Brevet FR2683652A1 — publié le 19930514

EXTENSION DU TABLEAU DE RARNAUGH EN CUBE TRANSPARENT. La présente invention permet en électronique numérique, une formulation optimale des fonctions de 5 à 7 variables. Elle peut être un outil de travail et un objet pédagogique. Le tableau de Karnaugh traditionnel est une représentation particulière dc la table de vérité d'une fonction de 4 variables. Ce tableau permet une formulation optimale de la fonction. Soit la fonction logique OU de deux ET: F = dcba + /dcba F = (d+/d)cba F = cba Conclusion: d qui est bimorphe disparait. Karnaugh a inventé un tableau qui permet de visualiser les simplifications d'une fonction logique. Ce tableau a de particulier que deux cases adjacentes ne diffe- rent que par l'inversion d'une seule variable. Les cases extrêmes d'une même ligne ou d'une meme colonne étant considérées comme adjacentes. A chaque case correspond un ET logique repéré par le nombre hexadécimal y figurant. Par exemple d/cba est repéré par B, /dcba est repéré par 7. Pour chaque ET, une fonction logique des variables a, b, c, d prend la valeur 0 ou 1 ou bien ç (indifférente). Les figures 1 et 2 a la planche 1/8 représentent le tableau de Karnaugh. La fonction représentée figure 2 se simplifie ainsi: Selon les colonnes, b à moitié sur le carré des 1 est bimorphe et disparait. Selon les lignes, d à moitié sur le carré des 1 est bimorphe et disparait. I1 reste F = ac. Les ç peuvent être assimilés aux 1 quand c'est necessaire, les 1 et les W peuvent être englobés plusieurs fois dans les simplifications. Par exemple figure 3 planche 2/8 on a F = /a + /c. On voit que le tableau de Karnaugh permet de simplifier des fonctions de 4 variables. On peut l'étendre à 5 variables en séparant les cases en 2, comme à la figure 4 planche 2/8 par exemple, où on a: F = ea + ca (dans ce dernier ET logique, e qui est bimorphe disparait). L'invention consiste en une extension du tableau de Karnaugh en un cube de plastique transparent comportant 4 tableaux de Karnaugh. Aux variables a, b, c, d, s'ajoutent e et f. En allant du bas vers le haut , nous trouvons les tableaux If/e, /fe, fe, f/e. Nous devons disposer de repères enfichables (par exemple noirs pour les 1 et blancs pour les 0, l'absence de repéres représentant les #). Le cube est représenté figure 5 planche 3/8. Dans chaque case, un trou à droite peut recevoir un repère lorsque g(la 7ième variable) vaut 0 et un trou à gauche peut recevoir un repére lorsque g vaut 1. Par exemple la fonction représentée figure 5 s'écrit: F = g + /f(en considérant le demi cube du bas) Dans les cases, à la place des trous, nous pouvons mettre des couples de diodes électroluminescentes (une rouge et une verte) qui figureront un 1 lorsque la rouge seule sera allumee, un 0 lorsque la verte seule sera allumée et un W lorsque le couple des deux diodes sera éteint. L'allumage ou l'extinction des diodes se fera à partir de 7 inverseurs "a", "b", "c", "d", "e", "f" et "g" qui séléctionneront une demie case, à partir du double inverseur "F" 3 positions (1, , 0) qui permettra d'allumer la diode rouge, d'éteindre les deux ou d'allumer la diode verte de la demie case, à condition d'appuyer sur l'inverseur poussoir "validation". Voir figures 6, PL 4/8 et 7, PL 5/8. Les renvois qui suivent concernent la figure 7, PL 5/8. Le systéme électronique d'interface entre les commandes manuelles et les diodes électroluminescentes est construit autour de la RAM 256 fois 1 bit MN5(CHOS 4720). On écrit dans cette RAM en enfoncant l'inverseur poussoir "validation", ce qui active la ligne Write de la RAM et seléctionne MN4(driver de bus adresses(CHOS 40244)). Un pôle commun du double inverseur 3 positions "F" est relié à l'entrée DONNEE de la RAM et l'autre pôle commun à l'entrée LSB du driver de bus adresses MN4. Une resistance RA ect câblée entre l'entrée DONNEE de la RAM et la masse et une resistance R5 entre ltentree LSB du driver de bus adresses MN4 et une sortie du compteur HN2. Ainsl lorsque les pâles communs de "F" sont en l'air (posltion un un O est écrit à deux adresses consécutives.Lorsque "F" est en "O" ou "1", on voit que l'entrée DONNEE est forcée à 1 alors que le LSB du bus adresses est forcé à O u 1. Les bits de poids 2, 4, 8, 16, 32, 64 et 128 du bus adresses dépendent respectivement de la position des inverseurs a, b, c, d, e, f et g. I1 est à noter qu'en enfoncant l'inverseur poussoir "validation", on inverse les deux sorties du systéme anti~rebonds(MN9(CMOS 4011), R7 et R8 ), ce qui séléctionne le driver de bus MN4 qui impose à la RAM une adresse manuelle en écriture(W à 1). Examinons maintenant le fonctionnement en lecture lorsque le poussoir "validation" n'est pas enfoncé. Un balayage des adresses de la RAM est alors effectué à travers le driver de bus HN3(CH0S 40244), par le compteur 8 bits MN2(CMOS 4520) piloté par l'horloge de 3,2 Khz issue de l'astable MN1(1/2 LM 556J equipe de C1 = 10 nF, C2 = 100 nF, R1 = 22 Kohms, R2 = 1 Kohm). La sortie Q de la RAM est câblée à l'entrée série du registre MN6(CH0S 4034) et chacune des 8 sorties B de ce registre à 32 anodes ae diodes électroluminescentes.Le décalage série du registre est effectué par l'horloge 3,2 Khz et le transfert parallèle par la sortie du monostable 0,1 ms MN1(1/2 LM 556J équipé de C3 = 10 nF, R3 = 9,1 Konms et C4 = 100 nF), déclenche lui même par une impulsion crée par C5 = 10 nF, R6 = 20 Kohms et la diode D1, à partir du front descendant de A2. L'entretient d'un clignotement des diodes séléctionnées se comprend lorsque l'on sait qu'en même temps 2 décodeurs 4 lignes par 16 lignes, MN7 et MN8 (TTL 54 LS 159) mettent à 0 l'une de leurs 32 sorties reliées chacune à 8 cathodes de diodes électroluminescentes . Les strobes /G1 et /G2 de MN7 sont reliés à A7 et ceux de MN8 à /A7(A7 inversé par une porte NAND de MN9). Les entrées A, B, C et D de MN7 et MN8 sont reliées respectivement à A3, A4, A5, et A6. Si on numérote les diodes selon leurs adresses en RAM de O à 255, les diodes de numéro pair seront vertes et celles de numéro impair rouges. Voir à la page suivante le branchement des 256 diodes. Tab@eau du branchement des diodes électroluminescentes. Sorties B du du registre MN6 Sorties du décodeur MN7 B8 B7 B6 B5 B4 B3 B2 B1 247 248 249 250 251 252 253 254(N des diodes) 0 255 U 1 2 3 4 5 6 1 7 8 9 lu 11 12 13 14 2 15 16 17 18 19 20 21 22 3 23 24 25 26 27 28 29 30 4 31 32 33 34 35 36 37 38 5 39 40 41 42 43 44 45 46 6 47 48 49 50 51 52 53 54 7 55 56 57 58 59 60 61 62 8 63 64 ó;; 66 67 68 69 70 9 71 7 73 74 75 76 77 78 10 79 80 81 82 83 84 85 86 11 87 88 89 90 91 92 93 94 12 95 96 97 98 99 100 101 102 13 103 104 105 106 107 108 109 110 14 111 Il 113 114 115 116 117 118 15 Sorties du decodeur MN8 119 120 121 122 123 124 125 126 0 127 128 129 130 131 132 133 134 1 135 136 137 138 139 140 141 142 2 143 144 14@ 46 147 148 149 150 3 151 152 1@ 154 155 156 157 158 4 159 160 161 162 163 164 165 166 5 167 168 169 170 171 172 173 174 6 175 176 177 178 179 180 181 182 7 183 184 165 186 187 188 189 190 8 191 192 193 194 195 196 197 198 9 199 200 201 202 203 204 205 206 10 207 208 209 210 211 212 213 214 11 215 216 217 218 219 220 221 222 12 223 224 225 226 227 228 229 230 13 231 232 233 234 235 236 237 238 14 239 240 241 242 243 244 245 246 15 Ce branchement particulier est du au fait que l'horloge arrive sur le registre avant la donnée issue de la RAM. EXEMPLE D'APPLICATION: @éalisation d'un sequenceur avec aftiche@r 7 segments, permettant de figurer le cycle 0, 1, 2, 3, 4, 5, 6, 7, 8, 9. O ect. On utilisera des portes ET, des portes OU et des bascules D. Les 7 segments a cathodes communes des afficheurs seront repérés par a, b , c, d, e, f, g. Voir figure 8. Il nous faut definir a * (# signifie: prend la valeur de droite au front contant de l'horloge.) b # ect... La séquence cyclique des 7 variables sera Celle de la figure 9. Prenons la séquence du segment a: Pour que l'afficheur passe de 9 à 0, il faut que a = 1 # gf/edcba(repére noir en 92F). Pour que l'afficheur passe de O à 1, il faut que a = O g/fedcba(repère blanc en g1F). Ect... A la mise sous tension les preset ou les clear des bascules D figure 0 (f est le seul segment eteint). Finalement aprés simplification a l'aide du cube, nous obtenons: a * id + g f + f c b $ e + /f + g b c # a + f d # /c + id + g/e + 9 f b e * /f/e + g/e a f $ /d + /g d + /e/b + f e b g # f/e + g f b + /e b a Le shèma du séquenceur est reprèsenté figure 10. REVENDICATIONS I. Dispositif pour simplifier les fonctions Booléennes de 5 à 7 variables, caractérisé en ce qu'il est formé d'un cube en plastique transparent comportant 4 plateaux, chacun divisé en 16 cases, chaque case étant divisée en 2 parties (g) et (g), tromées afin de pouvoir y en fic@e@ un "I" ou un "O" ( repères noirs ou blancs). 2. D positif selon la revendication I, caractérisé en ce que chaque trou est remplacé par un couple de diodes électroluminessentes (une rouge et une verte). 3. Dispositif selon la revendication 2, caractérisé en ce que l'allumage des diodes électrolumiescentes est commandé par 7 inverseurs simples (a),(b),(c),(d),(e),(f),(g), par le double inverseur 3 positions (F) puis par l'inverseur poussoir (validation). 4. Dispositif d'interface entre les diodes et les commandes selon es revendications 2 et 3, caractérisé en ce qu'il est construit autour d'une RAM 256 fois @hit (MN5). 5. Dispositif selon les revendications 3 et 4, caractérisé en ce qu@ l'on écrit ( poussoir(validation) appuié) dans la RAM (MN5) par le driver de bus (MN4) selectionné à une adresse déterminée par la position des inverseurs (F),(a),(b),(c),(d),(e),(f),(g) et du poussoir (validation), caractérisé en ce ue l'on écrit en LSB de ltadtesse de la RAM (MN5) muand (F) est en position (I), "O" en LSB quand (F)est en position (O) et cycliquement "O" et "I" quand (v) est en position (#)(par le fait qu'une résistance (R5) relié une sortie du compteur 8bi@s (MN2) et l'entrée driver sélectionné (MN4) du bus adresse. 6. Dispositif selon la revendIcation 4, caractérisé en ce que lorsque l'on n, a ppuie pas sur ''inverseur poussoir (validation) un balayage lecture de la RAM (MN5) est assuré à travers ;e driver sélectionné (MN3) du bus adresse par le compteur 8 bits (MN2) piloté par une horloge de 3,2 KHZ environ. 7. Dispositif selon les revendIcatIons 2,4 et 6, caractérIsé en ce nu'en balayage lecture de la RAM (MN5), la partie registre à décalage (A1 à A8) du registre (MN6) décale le bit de sortie @onnée de la RAM (Mm5) au rythme de l'horloge 3,2 KHZ et les 8 sorties paralèlles (B1 à B8) de (MN6) au rythme du front descendant du bit A2 de l'adresse par l'intermédiaire du monostable 0,1 ms (MN1), caractérisé en ce cue chacune des 8 sorties (3I àB8) de (MN6) est reliée à 32 anodes de diodes électroluminescentes, caractérisé en ce que synchroniquement un décodage des 5 bits de poids forts du jus adresse est assuré par les décodeurs (MN7) et (MN8) dont chaque sortie est reliée @ 8 cathodes de diodes électroluminescentes.