Brevet FR2676844A1 — publié le 19921127

DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS AVEC REDONDANCE La présente invention se rapporte à un dispositif de mémoire à semiconducteurs comportant une combinaison de redondance, et plus particulièrement à un dispositif pour sélectionner un mode de fonctionnement en redondance en déterminant si la puce est réparée ou non. D'une manière générale, un dispositif de mémoire à semiconducteurs est pourvu d'un réseau de cellules de réserve en plus d'un réseau de cellules normales Les cellules de réserve du réseau de cellules de réserve servent à remplacer les cellules normales lorsqu'un défaut dans les cellules normales est détecté Dans ce but, le dispositif de mémoire comprend le plus souvent des moyens de détection, tel qu'un circuit de fusible, capable de reconnaître une adresse défectueuse, et un décodeur de redondance pour sélectionner une ligne de mot redondant du réseau de cellules de réserve à partir de l'adresse défectueuse détectée De plus, le dispositif de mémoire doit être choisi de manière interne pour exécuter l'un ou l'autre du mode de fonctionnement normal et du mode de fonctionnement en redondance Une telle sélection est exécutée au moyen d'une adresse de ligne Comme cela est bien connu dans la technique, une adresse de ligne est utilisée pour décoder une ligne de mot du réseau de cellules de mémoire, et pour déterminer un temps de maintien de l'impulsion d'horloge en surtension utilisée pour élever le niveau de tension de la ligne de mot Si une cellule défectueuse nécessite d'être réparée, c'est-à-dire de fonctionner en redondance, le fusible est coupé électriquement à partir d'une borne de source de courant ou en utilisant un rayon laser, en sélectionnant par ce moyen le mode de fonctionnement en redondance à partir de l'adresse de ligne correspondante. La figure 1 représente un circuit classique pour effectuer le décodage en redondance ou le décodage de ligne normal en recevant une adresse entrée de l'extérieur dans un dispositif de mémoire, l'adresse entrée de l'extérieur XA est convertie en une adresse de ligne RA par la mise en oeuvre d'une mémoire tampon d'adresse de ligne 10 L'adresse de ligne RA est transférée, par l'intermédiaire d'un premier et5 d'un second circuits à retard 20 et 30, dans un générateur d'impulsions d'horloge en surtension 40 et d'un circuit d'activation de redondance 60, tandis qu'il est directement transféré à un circuit de fusible de ligne 50, pour détecter une adresse de ligne indiquant une cellule défectueuse, et10 pour envoyer un signal de fusible Fo correspondant à celle-ci au circuit d'activation de redondance 60 La raison pour laquelle la même adresse de ligne RA transite par deux trajets différents, c'est-à-dire, un trajet passant par le premier et le second circuits à retard 20 et 30, et l'autre trajet passant par le circuit de fusible de ligne 50, est pour faire en sorte que le premier et le second circuits à retard retardent le signal d'adresse de ligne pendant que le circuit de fusible de ligne 50 détecte l'adresse de ligne correspondant à la cellule défectueuse Ainsi, s'il existe une adresse de ligne correspondant à la cellule défectueuse, le circuit d'activation de redondance 60 produit un signal d'activation de redondance RRE pour effectuer la réparation de la cellule défectueuse (mode de fonctionnement en redondance) Le signal d'activation de redondance RRE désactive un décodeur d'impulsions d'horloge en surtension 70 décodant des impulsions d'horloge en surtension BST produites par un générateur d'impulsions d'horloge en surtension 40, en arrêtant par ce moyen le fonctionnement d'un décodeur de ligne normal 100 Par conséquent, un décodeur de ligne en redondance 90 reçoit le signal d'activation de redondance RRE et les impulsions d'horloge en surtension BST de manière à sélectionner la ligne de mot en redondance RWL correspondante dans le réseau de cellules normales D'autre part, s'il n'existe pas d'adresse de ligne correspondant à la cellule défectueuse, le décodeur de ligne de redondance 90 n'est pas mis en oeuvre Même dans ce cas, les premier et second circuits à retard 20 et 30 en même temps que le circuit de fusible de ligne 50 sont mis en oeuvre soit pour sélectionner le mode de fonctionnement en redondance soit pour5 sélectionner le mode de fonctionnement normal. Par conséquent, en ce qui concerne la performance de l'un ou l'autre du mode de fonctionnement en redondance et du mode normal, l'adresse de ligne sélectionnant une ligne de mot est retardée au moyen des premier et second circuits à retard 20 et 30, c'est-à-dire que le temps d'accès de l'adresse est retardé inutilement, même si la réparation de la mémoire n'est pas requise Ainsi le mode de fonctionnement normal nécessite un long temps d'accès, ce qui réduit la vitesse de fonctionnement global de la mémoire. C'est, par conséquent, un objectif de la présente invention de créer un dispositif avec redondance capable d'améliorer sa vitesse de fonctionnement en empêchant l'apparition d'un temps de retard indésirable pendant la détermination d'un mode de fonctionnement en redondance du dispositif de mémoire. Pour atteindre l'objectif et l'avantage de la présente invention, un dispositif de mémoire à semiconducteurs avec une combinaison de redondance pour le remplacement des cellules défectueuses par des cellules de réserve comportant un circuit d'activation de redondance, et un générateur de surtension, comprend un premier trajet de transfert pour transférer une adresse de ligne adaptée à un niveau de tension de CMOS (semiconducteur métal-oxyde complémentaire), un second trajet de transfert pour transférer ladite adresse de ligne à travers des moyens procurant un retard donné, et des moyens de sélection de trajet reliés auxdits premier et second trajets de transfert, pour sélectionner l'un ou l'autre desdits deux trajets en fonction d'un signal de détection de mode produit par la mise en ou hors circuit d'un fusible. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels5 La figure 1 est un schéma blocs représentant une partie d'un dispositif de mémoire classique avec redondance; La figure 2 est un schéma blocs représentant un mode de réalisation préféré d'un dispositif de mémoire selon la présente invention; et La figure 3 est un schéma de circuit détaillé d'une partie choisie de la figure 2. A la figure 2, est représenté le décodage de ligne de redondance et le décodage de ligne normal d'une mémoire comportant le circuit de l'invention A l'exception de la partie 200, indiquée par une ligne en pointillé, le reste du circuit a les mêmes composants que ceux du circuit de la figure 1, qui sont ainsi désignés par les mêmes références qu'à la figure 1 La partie 200 est une partie essentielle du circuit de l'invention, elle comprend un second circuit à retard 130, un circuit de détection de mode 110, et un circuit de sélection de trajet 120 Le second circuit à retard 130 reçoit une sortie du premier circuit à retard 20 par un second trajet de transfert 202 Le circuit de sélection de trajet 120 reçoit une sortie du premier circuit à retard 20 transmise par un premier trajet de transfert 201 et une sortie du second circuit à retard 130 reliée au second trajet de transfert 202 Le premier trajet de transfert 201 est utilisé pour transférer directement la sortie du premier circuit à retard 20 à la borne d'entrée du circuit de sélection de trajet 120 sans traverser le second circuit à retard 130, tandis que le second trajet de transfert 202 est utilisé pour transférer la sortie du premier circuit à retard à la borne d'entrée du circuit de sélection de trajet 120, par l'intermédiaire du second circuit à retard 130 Le circuit de sélection de trajet 120 sélectionne l'un ou l'autre du premier trajet de transfert 201 et du second trajet de transfert 202 en fonction d'un signal de détection de mode MD produit dans le circuit de détection de mode 110, pour transférer un signal sélectionné par la sélection de trajet au générateur d'impulsions d'horloge en surtension 40 et au circuit d'activation de redondance 60 Le circuit de détection de mode 110 est commandé par les impulsions d'horloge OR produites en fonction de l'activation d'un signal d'échantillonnage d'adresse de ligne RAS.10 La figure 3 représente le circuit de porte de la partie , le circuit de détection de mode 110 comprend trois inverseurs connectés en série 111, 112, 113 et une porte NON ET 114 afin de retarder l'impulsion d'horloge OR et d'ajuster sa la largeur d'impulsion L'impulsion d'horloge OR est activée (état logique "haut") par l'activation du signal d'échantillonnage d'adresse de ligne RAS et elle est retardée d'une impulsion à cause des inverseurs et de la porte NON ET, pour apparaître ainsi comme un état "haut" sur la borne de sortie de la porte NON ET 114 L'impulsion de sortie de la porte NON ET 114 est appliquée, par l'intermédiaire de l'inverseur 115, à une électrode de commande d'une porte de transmission 117 constituée de deux transistors MOS (à semiconducteurs métal-oxyde) à canal N. Le fusible 116 connecté à la borne de la source de courant VCC peut être coupé par un rayon laser Le canal de la porte de transmission 117, reliant le fusible 116 et la tension de la masse VSS, est rendu conducteur pendant la période o l'impulsion OR est dans l'état logique "haut". Egalement, un inverseur 118 est disposé entre l'autre électrode et le fusible 116, en parallèle avec le fusible 116 Une sortie MD de l'inverseur 119 qui inverse une sortie de l'inverseur 118 constitue un signal informant le circuit de sélection de trajet 120 que l'état actuel du dispositif est le mode en redondance après réparation ou le mode normal. Le circuit de sélection de trajet 120 comprend une première et une seconde portes de transmission CMOS 121 et 123 commandées par le signal de détection de mode MD Le signal de détection de mode MD est appliqué à la grille de type N de la première porte de transmission 121 et à la grille de type p de la seconde porte de transmission 123, tandis que les autres grilles reçoivent le signal de détection de mode MD inversé par l'inverseur 122 Ainsi le canal de la première porte de transmission 121 est connecté10 entre le premier trajet de transfert 201 et la borne d'entrée du générateur d'impulsions d'horloge en surtension 40, tandis que le canal de la seconde porte de transmission 123 est connecté entre le second trajet de transfert 202 et le générateur d'impulsions d'horloge en surtension 40 Ainsi, le circuit de sélection de trajet 120 sélectionne l'un ou l'autre du premier trajet de transfert 201 et du second trajet de transfert 202 en fonction de l'état logique du signal de détection de mode MD. Le premier circuit à retard 20 est constitué d'une porte NON OU pour recevoir des signaux d'adresse de ligne mis en mémoire tampon RAO, RAQ Le second circuit à retard 30 comprend une pluralité d'inverseurs 31, 32, 33 et 34 retardant une sortie de la porte NON OU d'un temps déterminé. Le nombre des inverseurs dans le second circuit à retard 30 peut être déterminé en fonction du besoin. Dans la suite le mode de fonctionnement de l'invention va être décrit en se référant à la figure 3 Si le dispositif de mémoire nécessite d'être réparé, le fusible 116 est coupé de la borne de la source de courant VCC par un rayon laser. Puis, puisque l'une des électrodes de la porte de transmission à canal N 117 reçoit un sig-nal à l'état "haut" par l'impulsion d'horloge OR qui se trouve à l'état "haut", la tension du noeud 102 relié au fusible 116 chute à l'état "bas", et l'autre électrode de la porte de transmission 117 reçoit un signal à l'état "haut" inversé par l'inverseur 118. Par conséquent, le signal de détection de mode MD vient à l'état "bas", représentant le mode de fonctionnement en redondance Par conséquent, dans le circuit de sélection de trajet 120, seul la seconde porte de transmission 123 est5 rendue conductrice, et la première porte de transmission 121 est bloquée, de sorte que les signaux d'adresse de ligne RAO, RAO, à travers le premier circuit à retard 20, le second circuit à retard 30 et la seconde porte de transmission 123, sont appliqués au générateur d'impulsions d'horloge en10 surtension 40 et au circuit d'activation de redondance 60. Par conséquent la réparation de la mémoire, c'est-à-dire, le passage au mode de fonctionnement en redondance, est effectuée. Au contraire, si aucune réparation n'est nécessaire, c'est-à-dire qu'il n'y a pas de cellule défectueuse dans le réseau de cellules normales, le fusible 116 n'est pas coupé de la borne de la source de courant, et la tension du noeud 102 est maintenue à l'état "haut" Par conséquent, le signal de détection de mode MD vient à l'état "haut", de sorte que le circuit de sélection de trajet 120 sélectionne le premier trajet de transfert 201 reliant le sortie du premier circuit à retard 20 à la première porte de transmission 121, en rendant conducteur la première porte de transmission 121. Puisque le mode de fonctionnement normal ne nécessite pas le retard du temps d'accès comme dans le mode de fonctionnement en redondance, le second circuit à retard 30 n'a pas besoin d'être utilisé. Dans le présent mode de réalisation, le temps d'accès du RAS (TRAC: le temps pendant lequel le RAS est activé et DOUT sort) est réduit de 2 ns par comparaison avec le circuit classique. Comme cela a été établi cidessus, le circuit de l'invention sélectionne l'un ou l'autre du mode de fonctionnement en redondance et du mode de fonctionnement normal avant le décodage de l'adresse de ligne, pour empêcher que le temps d'accès de l'adresse ne retarde unitilement le fonctionnement normal Ainsi la réduction du temps d'accès de l'adresse est réalisée. Bien que l'invention ait été particulièrement montrée et décrite en se référant à un mode de réalisation préféré de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que les modifications ci- dessus et d'autres modifications dans la forme et dans des détails peuvent être effectuées sans sortir de l'esprit et du domaine de l'invention. REVENDICATIONS 1 Dispositif de mémoire à semiconducteurs avec des moyens de redondance pour remplacer une cellule de mémoire défectueuse par une cellule de mémoire de réserve caractérisé en ce qu'il comprend: des premiers moyens de trajet de transfert ( 201) pour transférer un signal adapté à un niveau de tension de semiconducteur métal-oxyde complémentaire (CMOS); des seconds moyens de trajet de transfert ( 202) pour transférer ledit signal à travers des moyens de retard; et des moyens de sélection de trajet ( 120), connectés auxdits premiers ( 201) et seconds ( 202) moyens de trajet de transfert pour sélectionner l'un ou l'autre desdits premiers ( 201) et seconds ( 202) moyens de trajet de transfert en réponse à un signal de détection de mode (MD) produit par la mise en ou hors circuit d'un fusible ( 116). 2 Dispositif de mémoire à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que lesdits moyens de sélection de trajet comprennent: une première porte de transmission ( 121) ayant un canal connecté entre lesdits premiers moyens de trajet de transfert ( 201) et un circuit d'activation de redondance ( 60) ou un générateur de surtension ( 40), et dont une grille de commande reçoit ledit signal de détection de mode (MD); et une seconde porte de transmission ( 123) ayant un canal connecté entre lesdits seconds moyens de trajet de transfert ( 202) et lesdits circuits d'activation de redondance ( 60) ou ledit générateur de surtension ( 40), et dont une grille de commande reçoit ledit signal de détection de mode (MD). 3 Dispositif de mémoire à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que lesdits premiers moyens de trajet de transfert ( 201) sont sélectionnés lorsque ledit fusible ( 116) est connecté à une borne de source de courant (VCC), tandis que lesdits seconds moyens de trajet de transfert ( 202) sont sélectionnés lorsque ledit fusible ( 116) est coupé de ladite borne de source de courant (VCC). 4 Dispositif de mémoire à semiconducteurs tel que revendiqué dans la revendication 3, caractérisé en ce que ledit signal de détection de mode (MD) possède une première ou une seconde phase respectivement en fonction de la mise en ou hors circuit dudit fusible ( 116), ladite seconde phase étant opposée à ladite première phase. Dispositif de mémoire à semiconducteurs avec des moyens de redondance pour remplacer une cellule de mémoire défectueuse par une cellule de réserve, caractérisé en ce qu'il comprend: des moyens pour produire un signal de détection de mode (MD) ayant deux phases différentes en fonction de la mise en ou hors circuit d'un fusible ( 116); des premiers moyens de trajet de transfert ( 201) pour transférer un signal adapté à un niveau de tension de semiconducteur métal-oxyde complémentaire (CMOS); des seconds moyens de trajet de transfert ( 202) pour transférer ledit signal à travers des moyens de retard; et des moyens de sélection de trajet ( 120) pour sélectionner l'un des deux dits trajets ( 201, 202) en réponse à un signal de détection de mode (MD) produit par la mise en ou hors circuit dudit fusible ( 116), pour connecter ainsi des moyens de trajet sélectionnés à une borne de sortie, lesdits moyens de sélection de trajet étant connectables auxdits premiers ( 201) et seconds moyens de trajet de transfert; des moyens ( 40) pour augmenter une tension d'une ligne de mot sélectionnée par ladite adresse de ligne à un niveau donné, en recevant une sortie desdits moyens de sélection de trajet ( 120); et des moyens ( 90) pour activer ou ne pas activer une opération de décodage de redondance en réponse à la sortie desdits moyens de sélection de trajet ( 120). il 6 Dispositif de mémoire à semiconducteurs tel que revendiqué dans la revendication 5, caractérisé en ce que lesdits premiers moyens de trajet de transfert ( 201) sont sélectionnés lorsque ledit signal de détection de mode (MD) a5 une première phase. 7 Dispositif de mémoire à semiconducteurs tel que revendiqué dans la revendication 6, caractérisé en ce que lesdits moyens d'activation/non activation ( 90) produisent un signal de non activation de ladite opération de décodage de10 redondance lorsque lesdits premiers moyens de trajet de transfert ( 201) sont sélectionnés. 8 Dispositif de mémoire à semiconducteurs tel que revendiqué dans la revendication 5, caractérisé en ce que lesdits seconds moyens de trajet de transfert ( 202) sont sélectionnés lorsque ledit signal de détection de mode (MD) a une seconde phase. 9 Dispositif de mémoire à semiconducteurs tel que revendiqué dans la revendication 8, caractérisé en ce que lesdits moyens d'activation/non activation ( 90) produisent un signal d'activation de ladite opération de décodage de redondance lorsque lesdits seconds moyens de trajet de transfert ( 202) sont sélectionnés. Dispositif de mémoire à semiconducteurs tel que revendiqué dans la revendication 5, caractérisé en ce que lesdits moyens de sélection de trajet ( 120) comprennent: une première porte de transmission à semiconducteurs métal-oxyde complémentaire ( 121) comportant un canal connecté entre lesdits premiers moyens de trajet de transfert ( 201) et ladite borne de sortie, et dont une grille de commande reçoit ledit signal de détection de mode (MD); et une seconde porte de transmission à semiconducteurs métal-oxyde complémentaire ( 123) comportant un canal connecté entre lesdits seconds moyens de trajet de transfert ( 202) et ladite borne de sortie, et dont une grille de commande reçoit ledit signal de détection de mode (MD).