Brevet FR2680923A1 — publié le 19930305

Dispositif de démodulation cohérente à circuit numérique de récupé- ration d'onde porteuse La présente invention concerne un dispositif de démodulation cohérente et plus particulièrement les moyens pour récupérer l'onde porteuse dans le signal modulé que reçoit le dispositif de démodulation. Le dispositif de démodulation est inclus dans un récepteur d'un système de transmission numérique par exemple pour des communications numériques entre relais hertziens et/ou par satellite. Dans un émetteur d'un système de transmission, un signal numérique de données module une porteuse radioélectrique La modulation employée peut être une modulation multiphase ou une modulation multiamplitude. La modulation multiphase est une modulation de phase à N états ou symboles, o N est un entier égal à une puissance de 2; par exemple lorsque N est égal à 4, 8 ou 16, la modulation de phase est désignée par l'abréviation MDP 4, MDP 8, ou MDP 16 La modulation multiamplitude est connue sous le sigle MAQ signifiant "modulation d'amplitude en quadrature" et combine deux porteuses en quadrature modulées respec- tivement, par exemple à 2, 4 ou 8 états d'amplitude; une modulation multiamplitude offre ainsi par exemple 4, 16, ou 64 états ou symboles correspondant aux sigles MAQ 4, MAQ 16 ou MAQ 64. Ainsi quelle que soit la modulation utilisée, celle-ci fait appel à une modulation par deux signaux composants issus du signal numérique à moduler de deux ondes en quadrature de phase issues de la même onde porteuse La fréquence porteuse est supérieure à la fréquence d'émission des symboles, également appelée fréquence d'horloge 1/T, T étant la période d'horloge Le signal numérique modulé est généralement transposé à la fréquence d'émission dans l'émetteur du système de transmission. Dans le récepteur, des moyens de transposition de fréquence et de préamplification reçoivent le signal émis et appliquent le signal modulé multisymbole en fréquence intermédiaire au dispositif de démodulation. Les deux informations nécessaires pour restituer le signal numérique transmis par un émetteur sont la phase et la fréquence de l'onde porteuse. -2 - Les circuits de récupération de porteuse connus utilisent des techniques d'asservissement de phase Ces circuits sont réalisés sous la forme d'une boucle analogique à verrouillage de phase (PLL) incluant un comparateur de phase, un filtre et un oscillateur commandé en tension. Les inconvénients liés à de telles réalisations sont nombreux Sur le plan des performances, la compensation d'un écart de fréquence entre la fréquence d'onde porteuse de démodulation fournie par l'oscillateur commandé en tension et la fréquence de l'onde porteuse de modulation dans l'émetteur ne se fait qu'en contrepartie d'une erreur de phase proportionnelle à l'écart de fréquence entre ondes porteuses et inversement proportionnel au gain de boucle L'erreur de phase ayant des conséquences non négligeables sur les performances du système de transmission, elle doit être limitée à de faibles valeurs, typiquement quelques dixièmes de dégré, ce qui impose d'augmenter le gain de boucle. On ne peut cependant pas pour des raisons de stabilité de la boucle augmenter arbitrairement ce gain. Une autre conséquence induite par cette erreur de phase est la limitation de la plage fréquentielle d'acquisition à des valeurs de fréquence compatibles avec une erreur de phase statique admissible. Sur le plan de la mise en oeuvre d'une telle boucle de phase, des règlages astreignants sont nécessaires afin d'obtenir les performances souhaitées Par ailleurs une modification d'un des paramètres de boucle ou des paramètres du système de transmission, tels que rapidité de modulation, requiert une redéfinition complète de l'ensemble de la boucle. L'invention vise à rémédier aux inconvénients des boucles de phase analogiques connues en fournissant des moyens de récupération d'onde porteuse qui sont conçus entièrement sous la forme de circuits numé- riques Dans ces conditions, les moyens de récupération sont plus aisément intégrables d'une part, et présentent des caractéristiques de fonctionnement indépendantes de la rapidité de modulation du signal reçu d'autre part. A cette fin, un dispositif de démodulation cohérente recevant un signal modulé obtenu par modulation multisymbole de deux ondes porteuses de modulation en quadrature, ledit dispositif comprenant des moyens de -3démodulation à ondes porteuses de démodulation en quadrature pour démoduler le signal modulé en deux signaux composants analogiques démodulés, est caractérisé en ce que: les ondes porteuses de démodulation en quadrature ont une fréquence libre appartenant à une plage d'incertitude fréquentielle des ondes porteuses de la modulation, et le dispositif de démodulation comprend des moyens d'échantillonnage à fréquence d'horloge des symboles du signal modulé pour convertir les deux signaux analogiques démodulés en deux signaux numériques entrants, des moyens numériques de déphasage pour déphaser les signaux entrants par une phase de démodulation numérique en deux signaux numériques sortants, des moyens numériques de comparaison généralisée recevant les deux signaux numériques sortants pour produire des impulsions de signal d'erreur transmises, et des moyens de traitement numérique pour calculer la phase de démodulation numérique en fonction des impulsions de signal d'erreur afin de compenser a posteriori les différences de phase et de fréquence entre les ondes porteuses de modulation et les ondes porteuses de démodulation par déphasage des signaux entrants. Le dispositif de démodulation ne comprend que les moyens de démodulation à mélangeurs et oscillateur démodulant le signal modulé reçu par deux ondes porteuses de démodulation en quadrature, en tant que circuits analogiques L'oscillateur dans les moyens de démodulation est un oscillateur libre, et non plus un oscillateur commandé en tension. Ceci facilite l'intégration du dispositif et permet d'obtenir de meilleures caractéristiques. La boucle de phase essentiellement réalisée par les moyens de déphasage, les moyens de comparaison généralisée et les moyens de traitement est entièrement numérique Cette boucle de phase fonctionnant à la fréquence de modulation, celle-ci peut être utilisée pour des fréquences d'horloge de plusieurs dizaines de M Hz avec des technologies conventionnelles. Selon une caractéristique de l'invention, les moyens numériques de comparaison généralisée distinguent le régime de poursuite (ou -4"maintien") de fréquence au cours duquel une comparaison de phase entre ondes porteuses de modulation et ondes porteuses de démodulation est effectuée, et le régime d'acquisition de fréquence au cours duquel une comparaison de fréquence entre les ondes porteuses est effectuée En particulier, les moyens de comparaison généralisée comprennent des moyens numériques de comparaison de phase pour produire, à la fréquence d'horloge, des premières et secondes impulsions de signal d'erreur respectivement en réponse à des différences de phase négatives et positives entre les ondes porteuses de démodulation et les ondes porteuses de modulation, des moyens numériques de comparaison de fréquence pour produire, à la fréquence d'horloge, des troisièmes et quatrièmes impulsions de signal d'erreur respectivement en réponse à des différences de fréquence positives et négatives entre les ondes porteuses de démodulation et les ondes porteuses de modulation, et des moyens de détection d'état pour détecter des amplitudes des signaux numériques sortants comprises dans des intervalles d'amplitude res- pectifs prédéterminés, à la fréquence d'horloge, afin de produire un signal de commande pour activer les moyens de comparaison de fréquence et désactiver les moyens de comparaison de phase lorsque le compte cumulé des détections des amplitudes des signaux numériques sortants dans les intervalles prédéterminés pendant une période multiple de la période des symboles est supérieur à un premier seuil prédéterminé, et pour désactiver les moyens de comparaison de fréquence et activer les moyens de comparaison de phase lorsque le compte cumulé desdites détections d'amplitude est inférieur audit premier seuil. Les moyens de détection d'état qui contribuent à distinguer les deux régimes comprennent de préférence un circuit pour produire une impulsion de détection en réponse à une détection des amplitudes des signaux sortants dans les intervalles prédéterminés respectifs à la fréquence d'horloge, un compteur pour compter les impulsions de détection durant ladite période multiple, un comparateur pour comparer le compte d'impulsions de détection cumulé dans le compteur audit premier seuil prédéterminé afin de produire un signal logique de commande dont les deux états sont représentatifs respectivement de comptes d'impulsions de détection supérieur et inférieur audit premier seuil prédéterminé, et des moyens de commutation pour commuter des sorties d'impulsions de signal d'erreur des moyens de comparaison de phase et -5- de fréquence à des entrées des moyens de traitement numérique en fonction des états du signal de commande. Selon une autre caractéristique de l'invention, les moyens de traitement numérique comprennent un compteur-décompteur incrémenté et décrémenté respectivement par les premières et secondes impulsions de signal d'erreur transmises par les moyens de comparaison généralisé lorsque ledit compte d'im- pulsions de détection cumulé durant la période multiple dans ledit compteur est inférieur audit premier seuil prédéterminé, et incrémenté et décrémenté respectivement par les troisièmes et quatrièmes impulsions de signal d'erreur transmises par les moyens de comparaison généralisée lorsque ledit compte d'impulsions de détection cumulé durant ladite période multiple dans ledit compteur est supérieur audit premier seuil prédéterminé, des moyens d'addition-soustraction pour respectivement additionner le compte du compteur-décompteur à un premier paramètre prédéterminé en réponse à une première ou troisième impulsion et pour soustraire le compte du compteur-décompteur audit paramètre prédéterminé en réponse à une seconde ou quatrième impulsion, des moyens pour multiplier le résultat de l'opération effectuée par les moyens d'addition- soustraction par un second paramètre prédéterminé, et des moyens pour accumuler le produit fourni par les moyens pour multiplier à la fréquence d'horloge afin de produire une phase de démodulation. Le compteur-décompteur effectue une première intégration de signal d'erreur d'une manière analogue à un filtre de boucle, et les moyens pour accumuler réalisent une seconde intégration de signal d'erreur, d'une manière analogue à un oscillateur commandé en tension Cette double intégration permet d'obtenir une erreur statique de phase nulle, quel que soit l'écart de fréquence à compenser entre les ondes porteuses de modulation et de démodulation. Le dispositif de démodulation peut également comprendre des moyens pour sauvegarder périodiquement le contenu du compteur-décompteur lorsque ledit compte d'impulsions de détection cumulé durant la période multiple dans ledit compteur est inférieur audit premier seuil pré- déterminé, et pour transmettre le contenu sauvegardé dans le compteur-décompteur lorsque ledit compte d'impulsions de détection cumulé durant la période multiple dans ledit compteur est supérieur -6- audit premier seuil prédéterminé. Les moyens pour sauvegarder contribuent à obtenir une plage d'acquisition en fréquence voisine de la plage théorique maximale, avec des périodes d'acquisition très courtes. D'autres avantages et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante en référence aux dessins annexés correspondant dans lesquels: la Fig l A est un bloc-diagramme d'un dispositif de démodulation cohérente selon la technique antérieure; la Fig l B est un diagramme de Fresnel pour illustrer le principe de la démodulation cohérente; la Fig 2 est un bloc-diagramme d'un dispositif numérique de démodulation cohérente selon l'invention; la Fig 3 montre une représentation par réponse impulsionnelle pour une mise sous forme discrète de l'équation de fonctionnement d'une boucle de phase; la Fig 4 est un diagramme de Fresnel pour exposer le principe de démodulation numérique selon l'invention; la Fig 5 est un bloc-diagramme d'un déphaseur numérique inclus dans le dispositif de démodulation cohérente selon l'invention; la Fig 6 est un bloc-diagramme d'un circuit de comparaison de phase généralisée inclus dans le dispositif de démodulation cohérente selon l'invention; les Figs 7, 8 et 9 sont des bloc-diagrammes respectivement d'un comparateur de phase, d'un comparateur de fréquence et d'un détecteur d'état inclus dans le circuit de comparaison de phase généralisée; la Fig 10 est un diagramme de Fresnel représentant une constellation d'une modulation MAQ 16 pour exposer le principe de fonctionnement du détecteur d'état; la Fig 11 est un blocdiagramme d'un circuit de traitement numérique de boucle de phase inclus dans le dispositif de démodulation cohérente selon l'invention; et la Fig 12 est un diagramme de Fresnel pour exposer le principe de fonctionnement du circuit de traitement numérique de boucle de phase. -7- En référence à la Fig l A, un dispositif de démodulation cohérente inclus dans un récepteur d'un système de transmission numérique selon la technique antérieure comprend un circuit de démodulation CD et un circuit de récupération de porteuse CRP 1 Le dispositif de démodulation cohérente reçoit un signal modulé SI à onde porteuse de modulation transmis par un émetteur d'un système de transmission numérique. Le circuit de démodulation CD comprend deux mélangeurs lia et llb faisant office de démodulateurs, deux filtres passe-bas 12 a et 12 b, et un déphaseur de (n/2) 13 Le circuit de récupération de porteuse CR Pl comprend pour sa part un comparateur de phase 15, un filtre passe-bas de boucle 16 et un oscillateur commandé en tension (VCO) 17, et peut inclure selon certaines réalisations connues de l'homme du métier un moyen d'aide à l'acquisition de fréquence (MAA) 18 relié à l'entrée du filtre de boucle 16. Deux premières entrées respectives des mélangeurs lia et llb reçoivent le signal modulé SI Un signal de porteuse récupérée SP est appliqué à deux secondes entrées des mélangeurs lia et llb respectivement directement et à travers le déphaseur de (n/2) 13 Des sorties respectives des mélangeurs sont reliées à des entrées du comparateur 15 à travers des filtres 12 a et 12 b Les filtres 12 a et 12 b rejettent les harmoniques au voisinage de la fréquence double de la fréquence porteuse dans les signaux démodulés délivrés par les mélangeurs Le comparateur de phase produit un signal d'erreur E représentatif de l'erreur de phase instantanée entre le signal de porteuse de modulation récupérée SP et l'onde porteuse de modulation émise à estimer L'oscillateur 17 produit le signal de porteuse récupérée SP asservi à la fréquence et à la phase de l'onde porteuse de modulation en réponse au signal d'erreur E généré à la sortie du comparateur de phase 15 et appliqué à une entrée de commande de l'oscillateur 17 à travers le filtre de boucle 16. Le rôle du filtre de boucle 16 consiste en la limitation de l'influence du bruit sur le signal d'erreur E et en la réjection des composantes hautes fréquences afin d'asservir convenablement l'os- cillateur 17. Les signaux X et Y en bande de base issus des filtres respectifs 12 a et 12 b correspondent aux deux signaux composant modulant les deux ondes porteuses en quadrature dans l'émetteur Ces deux signaux sont -8 appliqués à un régénérateur, non représenté, qui, d'une part, discrimine les états dans les signaux démodulés, et d'autre part, compare les états à des seuils pour décoder les symboles, afin de reconstituer l'information numérique initialement émise Les instants d'échantil- lonnage dans le régénérateur sont établis par un circuit de régénération d'horloge par exemple à partir des signaux en bande de base X et Y. La Fig l B montre à titre d'exemple, sous la forme d'un diagramme de Fresnel, une modulation de phase à quatre états (MDP 4) Les quatre croix de symbole montrées sur le diagramme sont les lieux géométriques d'un vecteur OM associé au signal modulé La démodulation consiste à "projeter" le signal modulé SI sur les deux ondes porteuses de démodulation et pour cela, il faut préalablement récupérer la phase de l'une des ondes porteuses Ceci est réalisé par le comparateur 15 qui produit le signal d'erreur c pour asservir la phase QD du signal de porteuse récupérée SP = cos(c&bt++) appliqué aux deux secondes entrées des mélangeurs respectivement directement et à travers le déphaseur 13, à la phase de l'onde porteuse à estimer et à récupérer, ici cos u t L'établissement du signal d'erreur E représentatif du déphasage "D est réalisé à partir des composantes en bande de base (X,Y) du signal démodulé et de composantes (X, È) d'un signal reconstruit précisément à partir des composantes du signal démodulé. Le comparateur de phase 15 est remplacé dans certaines réalisations par un comparateur de phase/ fréquence pour obtenir précisément d'abord la fréquence porteuse, notamment lorsque celle-ci varie dans une large plage, puis la phase de l'onde porteuse Néanmoins, dans le cas o seul le comparateur de phase 15 est utilisé, le moyen d'aide à l'acquisition 18 est alors mis en oeuvre pour l'acquisition en fréquence Le moyen 18 produit un signal SAA qui balaye la fréquence nominale de l'os- cillateur asservi 17 dans la plage d'incertitude fréquentielle des ondes porteuses en quadrature transmises dans le signal reçu Le signal SAA est inhibé dès que l'acquisition en fréquence a lieu Le dispositif 18 permet notamment d'augmenter considérablement la plage fréquentielle d'acquisition. Les inconvénients d'un tel circuit selon la technique antérieure présentés ci-dessus ont été énumérés dans le préambule de la description. 9 - Nous présentons maintenant le dispositif de démodulation cohérente selon l'invention pour signaux modulés numériquement, incluant un circuit numérique de récupération de porteuse. En référence à la Fig l A, le signal d'erreur E fourni par le comparateur 15 est appliqué à l'entrée de démodulation ed à travers le filtre 16 et l'oscillateur commandé en tension 17 en série Le filtre 16 présente une impédance modélisée s'écrivant sous forme de transformée de Laplace: F(p) = ( 1 + 2 P)/i P- T 1 et t 2 sont des constantes déduites des caractéristiques du filtre 16. De même l'oscillateur commandé en tension 17 présente une impédance modélisée s'écrivant sous forme de transformée de Laplace: Z(p) = Ko/p, o K O est le gain de l'oscillateur 17. Le signal de porteuse récupérée SP présente donc une phase P pour démoduler le signal reçu SI s'écrivant sous forme de transformée de Laplace: 4 P(P) = (Ko/p)-l( 1 + c 2 P)/(Ti P)l-(P), soit: +(p) = lKo t 2/(tl p) + Ko /(T 1 p 2)l c(p) ( 1) Le fondement mathématique de la présente invention réside dans l'utilisation de l'équation ( 1) ci-dessus sous forme discrète Il est ainsi possible de réaliser une boucle de phase "numérique" pour circuit de récupération de porteuse conçue à partir de composants électroniques numériques et non analogiques tels que filtre et oscillateur commandé en tension. L'équation sous forme discrète déduite de l'équation ( 1) s'écrit: (> = m+ Ko T(T/It)((t 2/T) Em+ lffm) avec m = /m_ + Cm-l ( 2 a) T désigne la période d'échantillonnage ou période d'horloge correspondant à la période des symboles des signaux démodulés, Qn désigne la phase de démodulation à un instant d'échantillonage t=m T, et Wm est une variable intermédiaire. - La représentation par réponse impulsionnelle montrée à la Fig 3 permet de mieux appréhender la mise sous forme discrète de l'équation ( 1) A une impulsion E(n T) à l'entrée d'un système de transmittance H(p) est associée une réponse Sn T Ainsi à chaque instant t = n T, le signal Snt(t) issu du système en réponse au signal E(t) est approchée par la somme des réponses partielles relatives aux N impulsions appliquées entre t= O et t = n T soit: n Snt(t) = LT E(k T) H(t-k T) k= O o H(t) est la réponse du système à l'impulsion de Dirac. La mise sous forme discrète de l'équation ( 1) se déduit par exemple du résultat précité. Lestermes Ko T(T/tl) et ( 2 _ 2 + K, 1 /4)2 T B, T en utilisant les relations donnant les paramètres caractéristiques d'une boucle à verrouillage de phase: co = (Ko Ka/' I,) 1/2 = ('2/2) wt. BL = W,(l+ 1/4)/( 2 t) o cu et KO désignent respectivement la fréquence naturelle et le gain de l'oscillateur 17, Kd le gain du comparateur 15 de la boucle, et t le facteur d'amortissement de la boucle et BL sa bande de bruit. Ces relations sont par exemple divulguées dans le livre de GARDNER,- intitulé "Phaselock Techniques", John Wiley & Sons, Inc, ( 1966), New-York. Ainsi l'équation ( 2 a) s'écrit sous la forme: I 2/* -T En+) avec Wm = Wm-l + m 4-1 .l=+k E-me+ 1 f avec Wm= Wm 1 + - d(a* 1/4)2 là - En posant: ADD = B T et MUL = 242 ô l'équation 2 (a) s'écrit n+ 1 = An + MUL (ADD cm + Wm) ( 2 b) En référence à la Fig 2, un dispositif de démodulation cohérente selon l'invention comprend le circuit de démodulation CD et un circuit de récupération de porteuse CRP 2. Le circuit de démodulation CD comprend les deux mélangeurs lla et llb, les deux filtres 12 a et 12 b et le déphaseur de (n/2) 13 qui sont agencés de la même manière que dans la Fig l Le signal modulé à fréquence intermédiaire SI est appliqué aux deux premières entrées respectives des deux mélangeurs On notera qu'un signal modulé à porteuse ayant une fréquence nominale égale à la fréquence d'émission peut également être appliqué aux premières entrées des mélangeurs dans le cas o le signal reçu n'est pas transposé préalablement à une fréquence intermédaire. Le circuit de récupération de porteuse CRP 2 comprend un oscillateur local de réception 21, un circuit de récupération de rythme 22, deux convertisseurs analogiques-numériques 23 a et 23 b, un déphaseur numé- rique 24, un circuit de comparaison de phase généralisée 25 et un circuit de traitement numérique de boucle de phase 26 L'oscillateur local remplace l'oscillateur 17 de la Fig l et a ainsi une sortie qui est reliée aux secondes entrées des mélangeurs lia et llb, directement et à travers le déphaseur 13 L'oscillateur local 21 produit un signal sinusoïdal dont la fréquence appartient à une plage d'incertitude fréquentielle des ondes porteuses d'émission en quadrature Le circuit de récupération de rythme 22 reçoit le signal modulé SI et produit un signal d'échantillonnage à une fréquence 1/T égale à la fréquence d'émission des symboles modulants Le signal d'échantillonnage est appliqué à des entrées d'horloge d'échantillonnage des convertisseurs analogiques-numériques 23 a et 23 b. Les convertisseurs analogiques-numériques 23 a et 23 b numérisent deux signaux intermédiaires X* et Y* issus des filtres 12 a et 12 b du circuit de démodulation CD à la fréquence d'échantillonnage 1/T fournie par le circuit de récupération de rythme 22 Les deux convertisseurs 12 analogiques-numériques fournissent des signaux numérisés à des entrées parallèles de données ED 1 et ED 2 du déphaseur numérique 24 par deux bus d'entrée B El et BE 2 Les signaux numérisés transmettent des couples de signaux d'échantillon entrants, tels que XE et Y résultant de l'échantillonnage, des signaux intermédiaires analogiques X* et Y* à un instant t=n T. Le déphaseur numérique 24, le circuit de comparaison de phase généralisée 25 et le circuit de traitement numérique de boucle de phase 26 constituent une boucle de phase "numérique" Des sorties parallèles de données SD 1 et SD 2 du déphaseur numérique 24 sont reliées à des entrées du circuit de comparaison 25 par deux bus de sortie respectifs B 51 et B 52 Deux bornes de sortie BU et BD du circuit de comparaison sont reliées à deux entrées du circuit de traitement numérique 26 dont la sortie se présente sous la forme d'un bus d'adresse BA 4 connecté à des entrées de déphasage EJ du déphaseur numérique 24. Le fonctionnement général du dispositif selon l'invention montré à la Fig 2 est maintenant présenté, avant d'expliciter le fonctionnement détaillé des circuits inclus dans le circuit de récupération de porteuse CRP 2. L'oscillateur local de réception 21, dont la précision en fréquence est de préférence assurée par un quartz, fournit, comme déjà signalé, un signal sinusoïdal à une fréquence appartenant à la plage d'incertitude fréquentielle des ondes porteuses d'émission en quadrature Le signal reçu SI s'écrit sous la forme: SI = ai cos w Jt-bi sin u bt o porteuses en quadrature. Aux sorties des filtres 12 a et 12 b, les signaux intermédiaires X* et Y* s'écrivent, à une erreur de phase près, sous la forme X' = ai cos( 2 ii Af t), Y'= bi sin( 2 nt Af t), Af est l'écart de fréquence entre la fréquence générée par l'oscillateur local 21 et la fréquence des porteuses de modulation. Les signaux intermédiaires X* et Y* sont alors échantillonnés à la fréquence d'émission des symboles d'échantillonnage 1/T pour établir les signaux XE et YE respectivement en sortie des deux convertisseurs 13 - 23 a et 23 b. Les signaux numériques XE et YE aux sorties des convertisseurs sont déphasés dans le déphaseur numérique 24 avec une phase de démodulation 4 h établie par le circuit de traitement numérique de boucle de phase 26 en fonction de signaux discrets appliqués par des bornes de sortie BU et BD du circuit de comparaison de phase généralisée 25. Intuitivement, en se reportant à la Fig 4 et en désignant par (cos(ct + 2 n Af)t, sin (c Ut + 2 n Af)t) les deux signaux de démodulation appliqués aux deux secondes entrées des mélangeurs lla et llb, les deux ondes porteuses de modulation (cosot;sinnw O t) sont déduites des deux signaux de démodulation appliqués aux deux secondes entrées par une rotation de Rh = 2 r T Af n T à chaque instant d'échantillonnage t=n T C'est précisément le rôle du déphaseur 24, du circuit 25 et du circuit de traitement 26 d'établir à chaque instant d'échantillonnage t = n T le déphasage 4 Qh afin de mettre en phase a posteriori les signaux de démodulation sur les porteuses de modulation pour restituer la valeur des symboles transmis aux sorties SD 1 et SD 2 du déphaseur numérique 24. En référence à la Fig 5, le déphaseur numérique 24 comprend un registre d'entrée 241, un circuit de multiplication et d'addition 242, une mémoire morte ROM 243 et un registre de sortie 244 Les registres d'entrée 241 et de sortie 244 constituent desmémoires tampon pour respectivement stocker temporairement à la fréquence d'échantillonnage ou d'horloge 1/T les données reçues des deux convertisseurs analogiques-numériques 23 a et 23 b et les données transmises en sortie du circuit de récupération de porteuse vers le circuit de comparaison Ainsi le registre d'entrée 241 mémorise les couples de signaux échantillonnés d'entrée X et Y, à la fréquence 1/T et le registre de sortie 244 mémorise les couples de signaux échantillonnés de sortie Xs et Ys du signal démodulé. Le rôle du déphaseur 24 est de déphaser d'un angle Ph les signaux d'entrée Xn et YE pour établir les signaux de sortie Xf et Ys démodulés. La Fig 4 schématise le fonctionnement du déphaseur Les relations de rotation s'écrivent, à chaque instant t = n T: 14 - (X cos+R -sin 4 l X y J) sin ni +cos*)(y Ej Le circuit complexe 242 reçoit le couple (XE,Y ) du registre d'entrée 242, et transmet le couple (Xs,Ys) au registre de sortie 244 via des bus internes au déphaseur 24 Le circuit 242 qui calcule le couple (Xs Ys) contient ainsi quatre multiplieurs, un additionneur et un soustracteur Deux bus sortant de la mémoire ROM appliquent le couple de fonctions trigonométriques (cos 41, sinj) à des entrées du circuit 242 La mémoire ROM 243 contient sous une forme discrète les fonctions cost et sin 4 h, avec O de déphasage 'h des signaux d'entrée XE et y. Les opérations de transfert, de calcul et de lecture dans les registres 241 et 244, le circuit 242 et la mémoire 243 sont cadencées à la fréquence d'échantillonnage 1/T générée par le circuit de récu- pération de rythme 22. On notera que la programmation de la mémoire ROM 243 en harmonie avec le circuit de traitement numérique de boucle de phase 26, dépend essentiellement de la modulation retenue (MAQ 4, MAQ 16) et de la stabilité de boucle souhaitée en fonction précisément de la modulation retenue Les signaux numériques démodulés Xs et Ys sortant du registre de sortie 244 sont appliqués à un circuit de décodage, non représenté afin de reconstituer le signal numérique transmis, et également aux entrées du circuit de comparaison 25 pour établir la phase de démo- dulation o, à l'instant t = n T. Le circuit de comparaison de phase généralisée 25, comme montré à la Fig 6, comprend un comparateur de phase 251, un comparateur de fréquence 252, un détecteur d'état 253 et un circuit de commutation 254 Les deux comparateurs 251 et 252 ainsi que le détecteur d'état 253 recoivent chacun à des entrées respectives les signaux de sortie démodulés Xs et Ys à chaque instant t = n T Deux sorties U 1 et D 1 du comparateur de phase 251 et deux sorties U 2 et D 2 du comparateur de fréquence 252 sont sélectionnées dans le circuit de commutation 254 par un signal de commande Cl établi par le détecteur d'état 253 Le - signal de commande Cl est respectivement au niveau logique " 1 " pour relier les sorties U 1 et D 1 du comparateur de phase 251 aux bornes de sortie BU et BD du circuit de comparaison 25, et au niveau logique " O " pour relier les sorties U 2 et D 2 du comparateur de fréquence 252 aux bornes BU et BD Le comparateur de phase 251 est sélectionné en régime de poursuite, c'est-à-dire de maintien de fréquence, pour "recaler" la phase de démodulation cth sur la phase de modulation de la porteuse Le comparateur de fréquence 252 est sélectionné en régime d'acquisition de fréquence pour "recaler" la fréquence de démodulation sur la fréquence porteuse de modulation, c'est-à-dire inhiber l'écart de fréquence Af existant entre la fréquence de l'oscillateur local de réception 21 et la fréquence porteuse de modulation Les signaux aux sorties U 1, D 1, U 2 et D 2 des comparateurs 251 et 252, et le signal de commande de commutation Cl se présentent sous forme d'impulsions. Les fonctionnements du comparateur de phase 251, du comparateur de fréquence 252 et du détecteur d'état 253 sont maintenant détaillés en référence aux Figs 7, 8 et 9. Comme montré à la Fig 7, le comparateur de phase 251 comprend un circuit de calcul d'erreur de phase 251 a et un circuit de mise en forme 251 b. Le circuit de calcul d'erreur de phase 251 a peut être analogue aux "moyens de traitement de signaux" analogiques illustrés dans la Fig 7 de la demande de brevet FR-A-2 510331 Selon cette demande de brevet, les moyens de traitement de signaux produisent pour les deux voies de démodulation, des signaux analogiques respectifs (X-X) et (Y-Y), o X et Y désignent les signaux démodulés délivrés par les mélangeurs, et X et Y désignent les deux signaux reconstruits précisément à partir des signaux démodulés X et Y du signal démodulé notamment par discrimination par rapport à des seuils prédéterminés dépendant des symboles du type de modulation Les moyens de traitement produisent un signal d'erreur e( 4) de type ternaire afin d'asservir un oscillateur commandé en tension, tel que l'oscillateur 17 selon la technique antérieure e( 4) = sgnl sgn (X X) sgn(Y) sgn(Y Y) sgn(X)l, o sgn désigne la fonction "signe". 16 - Selon l'invention, le circuit de calcul d'erreur de phase 251 a produit à chaque instant t = n T un signal d'échantillon d'erreur Ecp, qui est analogue à un échantillon du signal e( S S Xs et Y dénotent les signaux d'échantillon reconstruits. Le signal sc? issu du circuit 251 a est appliqué à l'entrée du circuit de mise en forme 251 b Le circuit de mise en forme comprend deux comparateurs de seuil dont les sorties U 1 et D 1 délivrent les signaux Uc P et D P dont l'un présente à un instant t = n T une impulsion brève active à l'état " 1 ", respectivement en réponse à des états ternaires "+" et "-" du signal d'erreur Encp Aucun des signaux Ucp et Dcp ne comporte d'impulsion active lorsque le signal d'erreur Ep est égal à zéro Le rôle de cette mise en forme du signal d'erreur Ecp sera explicité ultérieurement lors de la description du circuit de traitement numérique de boucle de phase 26. En référence à la Fig 8, le comparateur de fréquence 252 comprend le circuit de calcul d'erreur de phase 251 a, un circuit de validation de zone 252 a, un circuit de validation de transition 252 b, une bascule D 252 c, un circuit de mise en forme 252 d et une porte ET à trois entrées 252 e Bien qu'illustré à la Fig 8, le circuit 251 a est en pratique commun aux deux comparateurs 251 et 252 Le circuit de mise en forme 252 d est analogue au circuit 251 b déjà présenté en référence à la Fig 7. Le signal d'erreur ternaire Ec P produit par le circuit de calcul d'erreur de phase 251 a est appliqué à l'entrée D de la bascule 252 c et n'est validé en sortie Q que lorsque certaines conditions sont satisfaites Pour cela, le circuit de validation de zone 252 a recevant les signaux d'échantillon démodulé Xs et Y, via les bus B 51 et B 52, le circuit de validation de transition 252 b recevant le signal d'erreur e U, et le circuit de récupération de rythme 22 ont des sorties reliées respectivement aux entrées de la porte ET 252 d dont la sortie est reliée à l'entrée d'horloge CL de la bascule 252 c. Le principe de fonctionnement du comparateur de fréquence 252 est sensiblement analogue à celui du moyen de traitement de signaux démodulés décrit dans la demande de brevet FR-A-2552959, et consiste à inhiber l'impulsion d'horloge 1/T appliqué à la bascule 252 c par le circuit de récupération de rythme 22, via la porte 252 e, et donc à maintenir l'état 17 - de la sortie Q de la bascule précédant l'impulsion d'horloge sous deux conditions Ces deux conditions sont établies par le circuit de validation de zone 252 a et le circuit de validation de transition 252 b. La sortie du circuit de validation de zone 252 a est à l'état bas " O " et l'état de la sortie du circuit de calcul d'erreur de phase 251 a n'est donc pas validé dans la bascule D 252 c lorsque: i Xs-Xsl > R, et j Ys-Yil > R o R est un nombre réel prédéterminé En pratique, ces relations permettent d'établir que les transitions du signal d'erreur ont une faible probabilité d'être significatives et qu'elles ne doivent pas être validées. La sortie du circuit de validation de transition 252 b n'est à l'état haut " 1 " que lorsque le signal d'erreur cc issu du circuit du calcul d'erreur de phase 251 a transite d'un état bas "-" à un état haut "+" ou inversement La différence de fréquence entre les ondes porteuses locales et les ondes porteuses de modulation est alors différente de zéro Le circuit 252 b permet en pratique, en se référant à la Fig 4, de maintenir la sortie de la bascule 252 c à un état haut "+" lorsque la différence de la fréquence porteuse de démodulation (cÀb/2 r + Af) et de la fréquence porteuse de modulation (cb/2 N) est positive, et à un état bas "-" lorsque la différence de la fréquence de démodulation et de la fréquence de modulation est négative. Selon la FR-A-2552959, le comparateur de phase utilisé est un comparateur délivrant un signal d'erreur binaire Le circuit de calcul d'erreur de phase 251 a selon l'invention fournit un signal d'erreur Ec de type ternaire La seconde condition est une condition supplé- mentaire qui consiste à produire un niveau " O " à la sortie du circuit de validation de transition 252 b pour des transitions du signal d'erreur ec à,+ entre l'instant t = n T et l'instant t = (n + 1)T respectivement du niveau "+" ou "-" au niveau 11 " O " Les plages d'acquisition en fréquence sont alors plus étendues. Le principe du détecteur d'état 253 dont le rôle est de commander le circuit de commutation 251 pour valider sélectivement soit les sorties du comparateur de phase 251, soit les sorties du comparateur de fréquence 252, est maintenant décrit en référence à la Fig 9 Le 18 - détecteur d'état 253 détecte les deux états de la boucle numérique de récupération d'onde porteuse: un premier état, dit "état accroché" correspond au régime de poursuite (ou maintien) de phase, au cours duquel le comparateur de phase 251 est sélectionné; un second état, dit "état décroché", correspond au régime d'acquisition de fréquence au cours duquel le comparateur de fréquence 252 est sélectionné Cette détection est réalisée en analysant l'emplacement des composantes de signal d'échantillon démodulé Xs et Ys que reçoit le détecteur d'état via les bus B 51 et B 52, dans le diagramme de Fresnel. Dans la Fig 10 il est montré à titre d'exemple une représentation de Fresnel, également appelée "constellation", relative à une modulation MAQ 16 Les croix "x" désignent les différents lieux géométriques d'un vecteur OM associés aux symboles du signal modulé SI En se référant maintenant à la Fig 4, il a été vu que la première étape de démodulation selon la présente invention pour produire un signal intermédiaire (X*, Y*) consiste à "projeter" le signal modulé reçu sur les signaux cos l(Ut + 2 n L Af)tl, et sin l(Ut + 2 Én\f)tl dont la fréquence diffère de Af par rapport à la fréquence de la porteuse de modulation (ucj/2 n) En revenant à la Fig 10 pour un écart de fréquence Af, les axes représentant les signaux lcos (Ut + 2 w Af)t, sin (c U-t + 2 r(Af)tl se déphasent conti- nuellement par rapport aux axes représentant les signaux de modulation lcos c Ktt, sin Attl et les "projections" réalisées pour obtenir les symboles transmis peuvent engendrer des couples de symboles n'existant pas dans la modulation MAQ 16 Des "zones interdites" ne contenant pas de symboles ou états de signaux modulés sont définies judicieusement dans le diagramme de Fresnel La position, la forme et la taille des zones interdites sont préprogrammées dans le circuit 253 a et dépendent des caractéristiques de la modulation Un exemple de zones interdites est indiqué par des zones hachurées situées sur les axes du diagramme dans la Fig l OB. En référence à la Fig 9 le détecteur d'état comprend, un circuit de détection de zones interdites 253 a, un compteur 253 b, un comparateur numérique à seuil 253 c et un diviseur de fréquence 253 d Le circuit de détection de zones interdites 253 a reçoit sur deux entrées les deux composantes de signal démodulé Xs et Ys et produit en sortie des impulsions d'incrémentation INC appliquées à une entrée d'incrémen- tation UP du compteur 253 b en réponse à l'appartenance desdites 19 composantes du signal démodulé aux zones interdites Cela traduit le fait que les amplitudes des composantes du signal démodulé (Xs,Ys) appartiennent à des couples d'intervalles d'amplitude respectifs prédéterminés Le diviseur de fréquence 253 d reçoit le signal d'échantillonnage de période T issu du circuit de récupération de rythme 22 pour produire un signal de période MT Ce signal de période MT est appliqué à une entrée de remise à zéro RS du compteur 253 b et à une entrée d'activation EA du comparateur 253 c A la fin de chaque période MT, le compteur 253 b applique le compte d'impulsions d'incrémentation à une entrée du comparateur 253 c, puis est remis à zéro Le comparateur 253 c compare le compte d'impulsions d'incrémentation à un premier seuil prédéterminé à chaque fin de période MT La sortie du comparateur 253 c. fournit le signal de commande Cl au circuit de l'organe de commutation 254. Lorsque le circuit de détection de zones interdites 253 a détecte dans le signal démodulé (Xs, Ys), des symboles appartenant aux zones interdites, une impulsion d'incrémentation INC présentant une tran- sition à un niveau haut " 1 " incrémente d'une unité le compteur 253 b. Cycliquement à la fréquence 1/(MT) définie par le diviseur de fréquence 253 d, le compte du compteur 253 b est comparé à un premier seuil numérique mémorisé dans le comparateur 253 c Si le compte du compteur est supérieur audit premier seuil numérique, le signal de commande Cl est à l'état logique " 1 " pour relier les sorties U 2 et D 2 du comparateur de fréquence 252 aux bornes BU et BD à travers le circuit de commutation 254 Si le compte du compteur 253 b est inférieur audit premier seuil numérique, le signal de commande Cl est à l'état " O " pour relier les sorties U 1 et D 1 du comparateur de phase 251 aux bornes BU et BD à travers le circuit de commutation 254 En référence à la Fig 4, le fait que le compte du compteur 253 c soit supérieur au premier seuil numérique prédéterminé traduit que l'écart de fréquence Af est trop élevé et qu'une étape d'acquisition doit être initialisée et donc que les sorties du comparateur de fréquence 252 doivent être validées. Le rôle du circuit de traitement numérique 26 est de "simuler" une boucle de phase dont l'équation discrète de fonctionnement est l'équation ( 2 b) déjà signalée En d'autres termes, le circuit 26 filtre les caractéristiques de signal d'erreur aux bornes BU et BD du circuit - de comparaison de phase généralisé 25 pour produire la phase de démodulation 4 h et ainsi jouer un rôle analogue au filtre de boucle 15 et à l'oscillateur VCO 17 selon la technique antérieure. Selon la réalisation illustrée à la Fig 11, le circuit de traitement numérique 26 inclut un compteur-décompteur 261, un circuit de sélection de polarité 262, un additionneur numérique 263, un registre d'incrément 264, un circuit de décalage de bus 265, et un accumulateur 266 Les bornes de sortie BU et BD du circuit de commutation 254 appliquent à chaque instant t = n T, soit les signaux t CJ Pet DP issus du comparateur de phase 251, soit les signaux Uc F et Dc F issus du comparateur fréquence a 252, respectivement à une entrée de commande de comptage UP et une entrée de commande de décomptage DOWN du compteur- décompteur 261 Des sorties de données du compteur-décompteur 261 et des premières entrées de l'additionneur 263 sont reliées par un bus bidirectionnel B 1 Des secondes entrées de données de l'additioneur 263 sont reliées à des sorties du registre d'incrément 264 par un bus B 2 L'additionneur 263 applique le résultat d'une addition ou soustraction au circuit de décalage de bus 265 via un bus de sortie BS Des sorties du circuit de décalage de bus sont reliées à des premières entrées de l'accumulateur 266 dont les sorties constituent le bus d'adresse BAI pour adresser la mémoire ROM 243 dans le déphaseur numérique 24 et sont rebouclées sur des secondes entrées de l'accumulateur. De l'équation ( 2 b) est déduite la phase de démodulation + à l'instant t = (m + 1)T compte-tenu de la phase de démodulation m à l'instant t = m T par addition d'une valeur d'incrémentation de phase VIP donnée par l'égalité: VIP = MUL (ADD em + Wm) o Em désigne le signal d'erreur à l'instant t = m T et avec Wm = Wm_ 1 + em-1 est une variable intermédiaire. Ainsi pour une valeur de variable intermédiaire Wm donnée, à l'instant t = m T la valeur d'incrémentation de phase VIP se déduit par addition à cette valeur Wm de la valeur ADD, -ADD ou " O " puisque le signal d'erreur em est égal à " 1 ", "-1 " ou " O ", puis par multiplication de la valeur du résultat de l'opération précédente par MUL. 21 - Les signaux issus du circuit de comparaison de phase généralisée et appliqués respectivement à l'entrée de comptage UP et l'entrée de décomptage DOWN du compteur 261 incrémentent et décrémentent un compte du compteur 261 afin que ce dernier soit égal à chaque instant d'échantillonnage à la variable intermédiaire Wm conformément à l'équation ci-dessus dans laquelle Em-1 est un signal d'erreur dont les valeurs possibles appartiennent à l'ensemble {-1, 0, 1} Le compteur/décompteur 261 réalise ainsi une première intégration du signal intermédiaire analogue à celle du filtre de boucle 16 L'addition ou la soustraction de la valeur ADD EM à cette valeur intermédiaire consiste à additionner ou soustraire la valeur ADD, ou bien à n'effectuer aucune opération puisque le signal d'erreur discret ternaire Em a les valeurs + 1, ou 1, ou bien 0 L' addition ou la soustraction est réalisée par le registre d'incrément 264, l'additionneur 263 et le circuit de sélection de polarité 262 A cette fin, le registre 264 mémorise une valeur binaire VADD sensiblement égale à ADD donnée par VADD = INT(ADD) = INT( B T) o INT désigne la fonction partie entière. Le circuit de sélection de polarité 262 possède deux entrées reliées aux bornes de sortie BU et BD du circuit de comparaison de phase généralisée, et une sortie reliée à une entrée de décision ED de l'additionneur 263 Le circuit 262 applique à l'entrée de décision ED un signal représentatif de l'opération, addition ou soustraction, à réaliser par l'additionneur 263 L'opération consiste en une addition en réponse au signal Ucp ou Uc F transmis par la borne BU du circuit de comparaison 25, et consiste en une soustraction en réponse au signal Dc Pou DF transmis par la borne BD du circuit de compararaison de phase 25 Aucune addition ou soustraction n'est effectuée en l'absence de signaux impulsionnels Uc, Dc P, U Cf et Dc F, c'est-à-dire lorsque le signal d'erreur discret em est égal à 0 Ainsi la valeur (VADD) est respectivement additionnée ou soustraite du contenu du compteur- décompteur 261 en fonction de la polarité choisi par le circuit 262. La multiplication par le coefficient multiplicateur MUL pour obtenir l'incrémentation de phase VIP est établie par le circuit de décalage de bus 265 Soit DIM la dimension du bus d'adressage BAI, 22 - c'est-à-dire le nombre de bits d'un mot d'adresse de lecture adressant la mémoire ROM 243 du déphaseur numérique 24 Le bus BA 4 convoie des mots binaires qui sont représentatifs de phases de démodulation com- prises dans l'intervalle lO,2 nl afin de recouvrir l'ensemble des incrémentations de phases possibles pour établir la phase de démodulation à chaque instant t = m T Chaque mot d'adresse dans le bus BA 4 adresse des valeurs discrètes trigométriques lcos Qn, sin cjl mémorisées dans la mémoire 243 pour des valeurs de in discrètes appartenant à l'intervalle l 0,2 nl Ainsi un mot d'adresse à DIM bits est tel que l'élément binaire de poids faible est représentatif d'un incrément de phase élémentaire q = Mo,- 2 DM Afin de "normaliser" l'incrémentation de phase par rapport au coefficient multiplicateur MUL, ce qui est équivalent à diviser VIP par MUL et donc à décaler les bits de poids fort du mot VIP vers la droite ou la gauche en fonction du signe de VIP, le mot VIP doit subir alors un décalage fonction non seulement de ADD mais également 2 DIM, soit un décalage de bus qui est la valeur entière la plus proche du rapport: 2 t/( 2 DIM-1 MUL) On en déduit donc que le décalage de bus DEB est défini par l'égalité: DEB = INTlLog 2 (U/( 2 DIM-1 MUL))l, dans laquelle INT désigne la fonction "partie entière" La valeur d'incrémentation de phase VIP en sortie du circuit de décalage de bus 265 est ainsi obtenu à chaque instant d'échantillonnage t=n T. La phase de démodulation 4 N + 1 à l'instant t = (m + 1) T est obtenue par addition de la valeur d'incrémentation de phase VIP à la phase de démodulation N à l'instant t = m T dans l'accumulateur 266. Ce dernier reçoit sur des premières entrées la valeur normalisée d'incrémentation de phase VIP et délivre une adresse de paire de valeurs trigonométriques discrètes lcos ó, sin N l Le bus BA portant l'adresse est rebouclé sur des secondes entrées de l'accumulateur 266 Les bits de poids faible dans la somme obtenue sont tronqués afin que les adresses 23 aient un nombre de bits constant L'accumulateur effectue ainsi une seconde intégration du signal d'erreur, analogue à celle réalisée dans l'oscillateur analogique VCO 17. Il a été montré comment est "implantée numériquement" une boucle de phase compte tenu de l'équation discrète de fonctionnement de celle-ci et donc de sa réalisation sous forme de circuit numérique Des analogies entre un tel circuit numérique et une boucle de phase analogique classique sont présentées ci-après Comme déjà dit, l'addition numérique de signaux d'échantillon d'erreur réalisée par le compteur-décompteur 261 est l'image de l'intégration analogique effectuée par le filtre de boucle de phase 16 de la Fig 1 (l/îlp); de même, l'incrémentation numérique réalisé par l'accumulateur 266 est l'image de l'intégration analogique effectuée par l'oscillateur commandé en tension 17 (KO/p). En référence aux Figs 6 et 11, des circuits et des liaisons représentées en traits discontinus courts n'ont pas été volontairement décrits jusqu'à présent Ces circuits et liaisons sont constitués des moyens de gestion de procédure d'acquisition en fréquence. En se référant à la Fig 11, les moyens de gestion de procédure d'acquisition comprennent un registre de sauvegarde 267, un circuit de détection de transition d'état 268, et un circuit logique 269 Un port d'entrée/sortie du registre de sauvegarde est relié au bus BI Des entrées du circuit logique 269 sont reliées au bus de sortie du circuit de décalage de bus 265 Une sortie du circuit logique 269 et la sortie de signal de commande Cl du détecteur d'état 253 sont reliées à des entrées du circuit de détection de transition d'état 268 La sortie du circuit 268 dessert une entrée de chargement LOAD du compteur-décompteur 261, et une entrée de lecture/écriture R/W du registre de sauvegarde 267. En référence à la Fig 12, l'établissement de la phase de démo- dulation 4 h>+ par le circuit de traitement numérique 26 à l'instant t = (n+l)T est déduite de la phase de démodulation óh à l'instant t=n T par addition de la valeur d'incrémentation de phase VIP à l'instant t=(n+l)T Ainsi pour un écart de fréquence Af fixe donné entre la fréquence de l'oscillateur local 21 et la fréquence des ondes porteuses en quadrature, le contenu du compteur-décompteur 261 est représentatif dudit écart de fréquence Af lorsque la boucle est accrochée Le 24 - compteur- décompteur mémorise en effet la valeur d'incrémentation de phase aux paramètres de somme et de produit ADD et MUL près comme vu précédemment Dans la plupart des applications, cet écart de fréquence Af varie très lentement dans le temps et peut donc être considéré comme fixe durant le temps moyen nécessaire à une resynchronisation de la boucle suite à un décrochage. Le registre de sauvegarde 267 est précisément mis en oeuvre pour réinitialiser le contenu du compteur-décompteur au début d'une phase d'acquisition en fréquence Pour cela, le registre 267 sauvegarde périodiquement le contenu du compteur-décompteur 261 lorsque la boucle est accrochée Lorsqu'un décrochage est détecté par le détecteur d'état 253, ce dernier applique le signal de commande transition d'état Cl au niveau logique " 1 " pour valider les sorties du comparateur de fréquence 252 Le signal Cl est également appliqué à l'entrée du circuit de détection de transition d'état 268 dont la sortie transite d'un état bas " O " à un état haut " 1 " et permet ainsi de réinitialiser le contenu du compteur-décompteur 261 avec le contenu du registre de sauvegarde 267 Ainsi la phase d'acquisition débute au voisinage proche de l'écart de fréquence Af recherché, impliquant ainsi des délais d'acquisition considérablement réduits. Des causes pertubatrices, telles que glissements de fréquence et bruits, ayant conduit à des décrochages indésirables de la boucle ne doivent pas être pris en compte lors des phases d'acquisition succédant auxdits décrochages indésirables Le circuit logique 269 vise préci- sément à limiter l'écart de fréquence Af autorisé autour de la fréquence du signal généré par l'oscillateur local 21 Pour cela, le circuit logique 269 reçoit à travers le bus de sortie du circuit de décalage de bus 265 une valeur normalisée d'incrémentation de phase et positionne sa sortie à l'état haut " 1 " lorsque cette valeur normalisée est supérieure à une deuxième valeur de seuil prédéterminée Un signal de dépassement correspondant SD est appliqué par la sortie du circuit logique 269 à l'entrée du circuit de transition d'état 268 qui commande alors une mise à zéro du contenu du compteur-décompteur 261 afin de réinitialiser une procédure d'acquisition en fréquence. - REVENDICATIONS 1 Dispositif de démodulation cohérente recevant un signal modulé (SI) obtenu par modulation multisymbole de deux ondes porteuses de modulation en quadrature, ledit dispositif comprenant des moyens de démodulation (CD) à ondes porteuses de démodulation en quadrature pour démoduler le signal modulé (SI) en deux signaux composants analogiques démodulés (X*, Y*), caractérisé en ce que: les ondes porteuses de démodulation en quadrature ont une fréquence libre appartenant à une plage d'incertitude fréquentielle des ondes porteuses de la modulation, et le dispositif de démodulation comprend des moyens ( 23 a, 23 b) d'échantillonnage à fréquence d'horloge ( 1/T) des symboles du signal modulé pour convertir les deux signaux analogiques démodulés (X*, Y*) en deux signaux numériques entrants gn Y) t des moyens numériques de déphasage ( 24) pour déphaser les signaux entrants par une phase de démodulation numérique (ai) en deux signaux numériques sortants (Xs Ys), des moyens numériques de comparaison généralisée ( 25) recevant les deux signaux numériques sortants (Xs Ys) pour produire des impulsions de signal d'erreur, et des moyens de traitement numérique ( 26) pour calculer la phase de démodulation numérique (ah) en fonction des impulsions de signal d'erreur afin de compenser a posteriori les différences de phase et de fréquence entre les ondes porteuses de modulation et les ondes porteuses de démodulation par déphasage des signaux entrants (X, Y ). 2 Dispositif conforme à la revendication 1, caractérisé en ce que les moyens numériques de déphasage ( 24) comprennent une mémoire ( 243) mémorisant des valeurs numériques de deux fonctions sinusoïdales en quadrature (cosó, sinch) pour plusieurs valeurs discrètes de phase de démodulation (eh-), et des moyens numériques de multiplication et d'addition rythmés à ladite fréquence d'horloge ( 1/T) pour multiplier un couple d'échantillons des signaux entrants (XS,YE) par une matrice de rotation dont les paramètres sont lus dans ladite mémoire ( 243) en fonction d'une adresse de lecture représentative d'une valeur de phase 26 - de démodulation (",) calculée par les moyens de traitement numérique ( 26) afin de produire un couple d'échantillons des signaux sortants (Xn Yn) 3 Dispositif conforme à la revendication 1 ou 2, caractérisé en ce que les moyens numériques de comparaison généralisée ( 25) comprennent des moyens numériques de comparaison de phase ( 251) pour produire, à la fréquence d'horloge, des premières et secondes impulsions de signal d'erreur (Ucp Dcp) respectivement en réponse à des différences de phase négatives et positives entre les ondes porteuses de démodulation et les ondes porteuses de modulation, des moyens numériques de comparaison de fréquence ( 252) pour produire, à la fréquence d'horloge, des troisièmes et quatrièmes impulsions de signal d'erreur (Uc F, DF) res- pectivement en réponse à des différences de fréquence positives et négatives entre les ondes porteuses de démodulation et les ondes porteuses de modulation, et des moyens de détection d'état ( 253,254) pour détecter des amplitudes des signaux numériques sortants (X^,Y^) comprises dans des intervalles d'amplitude respectifs prédéterminés (zones interdites), à la fréquence d'horloge, afin de produire un signal de commande (Cl) pour activer les moyens de comparaison de fréquence ( 252) et désactiver les moyens de comparaison de phase ( 251) lorsqu'un compte cumulé des détections des amplitudes des signaux numériques sortants (Xs Ys) dans les intervalles prédéterminés pendant une période (MT) multiple de la période des symboles (T) est supérieur à un premier seuil prédéterminé, et pour désactiver les moyens de comparaison de fréquence et activer les moyens de comparaison de phase ( 251) lorsque le compte desdites détections d'amplitude est inférieur audit premier seuil. 4 Dispositif conforme à la revendication 3, caractérisé en ce que les moyens de détection d'état ( 253,254) comprennent un circuit ( 253 a) pour produire une impulsion de détection en réponse à une détection des amplitudes des signaux sortants (Xs Ys) dans les intervalles prédéterminés respectifs à la fréquence d'horloge, un compteur ( 253 b) pour compter les impulsions de détection durant ladite période multiple (MT), un comparateur ( 253 c) pour comparer le compte d'impulsions de détection cumulé dans le compteur audit premier seuil 27 - prédéterminé afin de produire un signal logique de commande (Cl) dont les deux états sont représentatifs respectivement de comptes d'im- pulsions de détection supérieur et inférieur audit premier seuil prédéterminé, et des moyens de commutation pour commuter des sorties d'impulsions de signal d'erreur (Ul, D 1; U 2, D 2) des moyens de comparaison de phase et de fréquence ( 251,252) à des entrées des moyens de traitement numérique ( 26) en fonction des états du signal de commande (Cl). Dispositif conforme à la revendication 4, caractérisé en ce que les moyens de traitement numérique ( 26) comprennent un compteur-décompteur ( 261) ayant un contenu incrémenté et décrémenté respectivement par les premières et secondes impulsions de signal d'erreur (UP Dc") transmises par les moyens de comparaison généralisé ( 25) lorsque ledit compte d'impulsions de détection cumulé durant la période multiple (MT) dans ledit compteur est inférieur audit premier seuil prédéterminé, et incrémenté et décrémenté respectivement par les troisièmes et quatrièmes impulsions de signal d'erreur U F, DCF) transmises par les moyens de comparaison généralisée ( 25) lorsque ledit compte d'impulsions de détection cumulé durant ladite période multiple (MT) dans ledit compteur est supérieur audit premier seuil prédéterminé, des moyens d'addition-soustraction ( 262, 263, 264) pour respec- tivement additionner le contenu du compteur-décompteur à un premier paramètre prédéterminé (VINC) en réponse à une première ou troisième impulsion et pour soustraire le contenu du compteur-décompteur audit paramètre prédéterminé (VINC) en réponse à une seconde ou quatrième impulsion, des moyens ( 265) pour multiplier le résultat de l'opération effectuée par les moyens d'addition-soustraction par un second paramètre prédéterminé (MUL), et des moyens ( 266) pour accumuler le produit fourni par les moyens pour multiplier à la fréquence d'horloge ( 1/T) afin de produire une phase de démodulation ( 4 h). 6 Dispositif conforme à la revendication 5, caractérisé en ce qu'il comprend des moyens ( 267, 268) pour sauvegarder périodiquement le contenu du compteur-décompteur ( 261) lorsque ledit compte d'im- pulsions de détection cumulé durant la période multiple (MT), dans ledit compteur ( 253 b) est inférieur audit premier seuil prédéterminé, 28 - et pour transmettre le contenu sauvegardé dans le compteur-décompteur ( 261) lorsque ledit compte d'impulsions de détection cumulé durant la période multiple (MT) dans ledit compteur ( 253 b) est supérieur audit premier seuil prédéterminé. 7 Dispositif conforme à l'une quelconque des revendications 5 ou 6, caractérisé en ce que le contenu du compteur-décompteur ( 261) est réinitialisé à zéro lorsque le produit fourni par les moyens pour multiplier ( 265) excède un second seuil prédéterminé.