Brevet FR2683076A1 — publié le 19930430

"Mémoire tampon de sortie de données présentant des caractéristiques de bruit améliorées" La présente invention concerne un dispositif de mémoire à semi-conducteurs et plus particulièrement une mémoire tampon de sortie de données présentant des caractéristiques de bruit améliorées par réduction des courants continus ainsi que des courants de crête. Ainsi, la présente invention concerne une mémoire tam- pon de sortie de données comprenant un premier circuit d'entrée destiné à recevoir un signal d'entrée et un signal de validation de sortie, un second circuit d'entrée destiné à recevoir un signal d'entrée inverse et le signal de validation de sortie, un circuit de traction vers le haut destiné à faire monter un signal de sortie de données au niveau de la tension d'alimen- tation en réponse au signal de sortie du premier cir- cuit d'entrée, et un circuit de traction vers le bas destiné à faire descendre le signal de sortie de don- nées au potentiel de la terre en réponse au signal de sortie du second circuit d'entrée. Une mémoire tampon de données reçoit des données lues dans une cellule de mémoire, et amplifie le potentiel des données pour les fournir à l'exté- rieur d'un circuit intégré De plus, un étage de sor- tie ou étage final de la mémoire tampon de sortie de données comprend généralement des transistors MOS de grande taille. La tendance récente à utiliser des densités plus élevées et des vitesses de fonctionnement plus élevées dans un dispositif de mémoire à semi- conducteurs, s'accompagne nécessairement d'une augnen- tation du bruit de fonctionnement Ainsi, l'étage de sortie final constitué de transistors MOS de grande taille génère des impulsions de courant de crête pen- dant une transition entre les états logiques pour pas- ser par exemple d'un état logique bas à un état logi- que haut et vice versa Les courants de crête influen- cent les lignes d'alimentation de puissance du circuit intégré en provoquant non seulement du bruit mais en- core un mauvais fonctionnement du dispositif de mémoi- re à semi-conducteurs Par suite, les performances du dispositif de mémoire à semi-conducteurs peuvent se détériorer La principale raison de la production des impulsions de courant de crête est que l'étage de sor- tie final de la mémoire tampon de sortie de données est constitué de transistors MOS de grande taille et que, de plus, le potentiel à l'étage de sortie final effectue un balayage complet entre un niveau minimum correspondant à la tension de terre et le niveau maxi- mum de la tension d'alimentation de puissance Par suite, un dispositif récemment proposé permet de main- tenir l'étage de sortie final à un niveau moyen prédé- terminé se situant entre le niveau logique haut et le niveau logique bas, de manière à effectuer un balayage a partir de celui-ci au lieu d'effectuer un balayage complet entre le niveau logique bas et le niveau logi- que haut. En se référant aux figures 1 et 2 A à 2 C, celles-ci représentent une mémoire tampon de sortie de données connue comportant le niveau moyen et les dia- grammes des temps de fonctionnement de cette mémoire. Le dispositif connu est décrit dans la Publication de Brevet Japonaise No 1-149290 intitulée "CIRCUIT DE SORTIE DE MEMOIRE VIVE STATIQUE" A la figure 1, un étage de sortie final comprend un transistor PMOS Ml et un transistor NMOS M 2 De plus, un transistor NMOS (silicium métal oxyde) ml et un transistor PMOS m 2 sont utilisés pour maintenir le potentiel de sortie D. d'une ligne de sortie 7 à un niveau moyen avant l'opé- ration de sortie de données De plus, les signaux d'entrée S, S' sont les signaux qui sont générés en association avec les impulsions reçues d'un circuit de détection de transition d'adresse (DTA; non représen- té) et qui sont généralement reçus en provenance d'une cellule de mémoire. On décrira le fonctionnement de la mémoire tampon de sortie de données classique de la figure 1 en se référant aux diagrammes des temps des figures 2 A à 2 C Tout d'abord, dans le cas o les signaux d'en- trée S, S' sont tous deux dans l'état logique bas en réponse au signal de sortie du circuit de DTA, les transistors Ml et M 2 sont tous deux coupés De plus, le signal d'entrée S est appliqué à une entrée d'une porte NON-ET 4 par l'intermédiaire d'un inverseur 3, et le signal d'entrée S' est appliqué à une entrée d'une porte NON-OU 2. Par suite, lorsqu'on suppose qu'un état lo- gique précédent de la sortie de données D, est l'état logique haut, le signal de sortie de la porte NON-ET 4 passe dans l'état logique bas et, par conséquent, le transistor PMOS m 2 est allumé de sorte que le transis- tor NMOS M 2 peut être allumé pour faire descendre la tension de sortie Ds à un niveau moyen prédéterminé comme indiqué à la figure 2 C On remarquera que les tailles de jonctions des transistors ml et m 2 sont fa- briquées de façon que, lorsque les transistors ml et m 2 sont complètement conducteurs, les transistors Ml et M 2 soient légèrement conducteurs pour générer ainsi le niveau moyen de la sortie de données D Par suite, la sortie de données D, est maintenue au niveau moyen pendant une période de temps prédéterminée Pendant ce temps, si les signaux d'entrée S et S' passent respec- tivement dans l'état logique bas et dans l'état logi- que haut, un inverseur 1 destiné à commander la ten- sion de grille du transistor Ml génère l'état logique haut de façon que le transistor Ml soit coupé, et un inverseur 6 destiné à commander la tension de grille du transistor M 2, génère l'état logique haut de façon que le transistor M 2 soit complètement allumé Par suite, la sortie de données D 5 passe dans l'état logi- que bas. Ensuite, si l'on suppose que l'état logique précédent de la sortie de données D est l'état logi- que bas, et que les signaux d'entrée S, S' sont égale- ment dans l'état logique bas, le signal de sortie de la porte NON-OU 2, passe dans l'état logique haut de sorte que le transistor mn est allumé Ainsi, la ten- sion de grille du transistor Mi est abaissée pour ren- dre ce transistor Ml légèrement conducteur, de manière à générer le niveau moyen pendant une période de temps prédéterminée Au bout d'un certain temps, si les si- gnaux de sortie S, S' passent respectivement dans l'état logique haut et dans l'état logique bas, les transistors Ml et M 2 sont respectivement complètement allumés et complètement coupés de manière à faire pas- ser ainsi la sortie de données Ds au niveau logique haut. Comme décrit ci-dessus, étant donné que les états logiques de la mémoire tampon de sortie de don- nées représentée à la figure 1 changent en passant par un niveau moyen prédéterminé, les caractéristiques de bruit de même que la vitesse de fonctionnement de la mémoire tampon peuvent être comparativement amélio- rées Cependant, il est nécessaire, pour régler la sortie de données D, au niveau moyen, que les transis- tors Ml ou M 2 soient légèrement conducteurs et, en ou- tre, que les transistors correspondants ml ou m 2 soient complètement allumés A ce moment, des courants continus passent dans les voies source-drain des transistors ml ou m 2. Ainsi, lorsque les signaux d'entrée S, S' sont dans l'état logique bas et lorsque la sortie de données Ds se trouve dans l'état logique haut, le transistor m 2 est allumé du fait que la sortie d'une porte NON-ET 4 se trouve dans l'état logique bas En- suite, il est classique d'utiliser l'inverseur 6 géné- ralement constitué d'un transistor NMOS mn 2 et d'un transistor PMOS mp 2 branchés en série entre la tension d'alimentation de puissance V,, et la terre V,, Par suite, si le transistor m 2 est allumé, les courants continus doivent passer dans les jonctions source- drain du transistor m 2 et du transistor NMOS mn 2 de l'inverseur 6 De la même manière, lorsque les signaux d'entrée S, S' et la sortie de données D sont tous dans l'état logique bas, le transistor ml est allumé du fait que la sortie d'une porte NON-OU 2 se trouve dans l'état logique haut A ce moment, le courant con- tinu doit passer dans les jonctions source-drain d'un transistor PMOS compris dans l'inverseur 1, et du transistor ml Par suite, on comprendra que la mémoire tampon de sortie de données de la figure 1 est très efficace pour empêcher la production des impulsions de courant de crête dans l'étage de sortie de la mémoire tampon de sortie de données; cependant, les caracté- ristiques de bruit du dispositif ne peuvent toujours pas être considérablement améliorées du fait des cou- rants continus passant dans les jonctions des transis- tors ml ou m 2 pendant le niveau moyen de la sortie de données Ds. La présente invention a donc pour but de créer une mémoire tampon de sortie de données à grande vitesse permettant d'améliorer les caractéristiques de bruit en réduisant les courants continus. A cet effet, la présente invention concerne une mémoire tampon de sortie de données comprenant un premier circuit d'entrée destiné à recevoir un signal d'entrée et un signal de validation de sortie, un se- cond circuit d'entrée destiné à recevoir un signal d'entrée inverse et le signal de validation de sortie, un circuit de traction vers le haut destiné à faire monter un signal de sortie de données au niveau de la tension d'alimentation en réponse au signal de sortie du premier circuit d'entrée, et un circuit de traction vers le bas destiné à faire descendre le signal de sortie de données au potentiel de la terre en réponse au signal de sortie du second circuit d'entrée, mémoi- re tampon caractérisée en ce qu'elle comprend: des premiers moyens de commande destinés à recevoir le signal de sortie du premier circuit d'en- trée et un signal de validation de sortie inverse pour générer un premier signal de commande; des seconds moyens de commande destinés à recevoir le signal de sortie de données pour générer un second signal de commande; des moyens de traction vers le haut destinés à faire monter le signal de sortie de données à un ni- veau moyen prédéterminé en réponse au premier signal de commande et au second signal de commande; des troisièmes moyens de commande destinés à recevoir le signal de sortie de données pour générer un troisième signal de commande des quatrièmes moyens de commande destinés à recevoir le signal de sortie du second circuit d'en- trée et le signal de validation de sortie inverse pour générer un quatrième signal de commande; et des moyens de traction vers le bas destinés à faire descendre le signal de sortie de données à un niveau moyen prédéterminé; de sorte que la sortie de données est main- tenue à ce niveau moyen pendant les périodes d'activi- té du signal de validation de sortie et du signal de validation de sortie inverse. Selon une autre caractéristique de l'inven- tion, le signal de validation de sortie et le signal de validation de sortie inverse sont générés par un circuit de transition d'adresse. Selon une autre caractéristique encore de l'invention, le niveau moyen est sensiblement égal à la moitié de la tension d'alimentation. Selon une autre caractéristique encore de l'invention, les opérations des moyens de traction vers le haut et des moyens de traction vers le bas, sont effectuées en réponse au signal de validation de sortie et au signal de validation de sortie inverse. Selon une autre caractéristique encore de l'invention, les moyens de traction vers le haut com- prennent: un premier transistor MOS (silicium métal oxyde) dont la grille est branchée au premier signal de commande; un second transistor MOS dont la grille est branchée au second signal de commande; et la jonction source-drain du premier transis- tor MOS étant branchée en série avec la jonction sour- ce-drain du second transistor MOS entre la tension d'alimentation et la sortie de données. Selon une autre caractéristique enfin de l'invention, les moyens de traction vers le bas com- prennent: un troisième transistor MOS dont la grille est branchée au troisième signal de commande; un quatrième transistor MOS dont la grille est branchée au quatrième signal de commande; et la jonction source-drain du troisième transistor MOS étant branchée en série avec la jonc- tion source-drain du quatrième transistor MOS entre la sortie de données et la terre. Pour une meilleure compréhension de l'inven- tion et de la manière de la mettre en oeuvre, on se référera maintenant, à titre d'exemple, aux dessins ci-joints dans lesquels: la figure 1 représente une mémoire tampon de sortie de données selon l'art antérieur; les figures 2 A à 2 C représentent les dia- grammes des temps de fonctionnement de la mémoire tam- pon de sortie de données de la figure 1; la figure 3 représente une mémoire tampon de sortie de données selon la présente invention; et les figures 4 A à 4 J représentent les dia- grammes des temps de fonctionnement de la mémoire tam- pon de sortie de données de la figure 3. En se référant à la figure 3, un circuit préréglé 100 selon la présente invention est représen- té dans le cadre en pointillés Un premier circuit de commande constitué d'une porte NON-OU 21 et d'un in- verseur 22 reçoit le signal de sortie d'un premier circuit d'entrée 11 et le signal de validation de sor- tie inverse 00 E, tandis qu'un second circuit de com- mande constitué d'un inverseur 23 reçoit la sortie de données Ds Un étage de traction vers le haut consti- tué des transistors 27 et 28 sert à faire monter la sortie de données D à un niveau moyen dépendant des signaux de sortie du premier circuit de commande et du second circuit de commande Le niveau moyen est égal à la moitié de la tension d'alimentation, c'est à dire à VCC/2 Un troisième circuit de commande constitué des inverseurs 24 et 25 reçoit la sortie de données D, et un quatrième circuit de commande constitué d'une porte NON-OU 26 reçoit le signal de sortie d'un second cir- cuit d'entrée d'une porte NON-OU 12 et le signal de validation de sortie inverse 00 E Un étage de traction vers le bas constitué des transistors 29 et 30 sert à faire descendre la sortie de données au niveau moyen suivant les signaux de sortie du troisième circuit de commande et du quatrième circuit de commande De plus, un circuit de traction vers le haut constitué de transistors 14, 15 et d'un inverseur 13, fait monter la sortie de données Ds à la tension d'alimentation V,, en réponse au signal de sortie du premier circuit d'entrée 11 Un circuit de traction vers le bas cons- titué d'un inverseur 16 fait descendre la sortie de données Ds au potentiel de la terre Vs, en réponse au signal de sortie du second circuit d'entrée 12. On décrira maintenant plus en détails le fonctionnement de la mémoire tampon de sortie de don- nées de la figure 3 en se référant aux figures 4 A à 4 J Si des signaux d'adresse sont appliqués au circuit intégré à semi-conducteurs, un circuit de DTA (non re- présenté) détecte la transition des signaux d'adresse pour générer un signal de validation de sortie 00 E et un signal de validation de sortie inverse 00 E Lorsque le signal de validation de sortie 00 E se trouve dans l'état logique haut, le signal de sortie Ni du premier circuit d'entrée 11 et le signal de sortie N 2 du se- cond circuit d'entrée 12 sont tous deux bas, de sorte que le circuit de traction vers le haut constitué des transistors 14, 15 et le circuit de traction vers le bas constitué du transistor 16, sont tous deux coupés. Ensuite, le premier circuit de commande ( 21, 22) et le quatrième circuit de commande 26 reçoivent en commun le signal de validation de sortie inverse 00 E d'état logique bas Par suite, le signal de sortie N 3 du pre- mier circuit de commande ( 21, 22) passe dans l'état logique bas de manière à allumer le transistor de traction vers le haut 27 de l'étage de traction vers le haut ( 27, 28) De plus, le signal de sortie N 6 du quatrième circuit de commande 26 passe dans l'état lo- gique haut de manière à allumer le transistor de trac- tion vers le bas 30 de l'étage de traction vers le bas ( 29, 30). Dans ce cas, si la sortie de données D, se trouvait dans l'état logique haut avant que le signal de validation de sortie O OE et le signal de validation de sortie inverse 00 E soient activés, le transistor de traction vers le bas 29 de l'étage de traction vers le bas ( 29, 30) est allumé par le signal de sortie N 5 du troisième circuit de commande 24, 25, ce qui fait ain- si passer la sortie de données D, au niveau moyen On remarquera que la sortie de données D n'est maintenue au niveau moyen que pendant la période durant laquelle le signal de validation de sortie 00 E et le signal de validation de sortie inverse O OE sont activés Ensui- te, si le signal de validation de sortie inverse OE passe dans l'état logique haut, les signaux N 3 et N 6 passent respectivement dans l'état logique haut et dans l'état logique bas de sorte que le transistor de traction vers le haut 27 et le transistor de traction vers le bas 30 sont tous deux coupés. Si, au contraire, la sortie de données D, se trouvait dans l'état logique bas avant que le signal il de validation de sortie 00 E et le signal de validation de sortie inverse 00 E soient activés, le signal de sortie N 4 du second circuit de commande 23 passe dans l'état logique haut pour allumer le transistor de traction vers le haut 28, et le signal de sortie N 5 du troisième circuit de commande ( 24, 25) passe dans l'état logique bas pour couper le transistor de trac- tion vers le bas 29 Pendant ce temps, le signal de sortie N 3 du premier circuit de commande ( 21, 22) pas- se dans l'état logique bas pendant une période d'acti- vité (c'est à dire un état logique bas) du signal de validation de sortie inverse O OE, de sorte que le transistor de traction vers le haut 27 est allumé et que la sortie de données D, passe de l'état logique bas à l'état logique moyen Ensuite, si le signal de validation de sortie O O E et le signal de validation de sortie inverse O O E ne sont pas activés, c'est-à-dire se trouvent respectivement dans l'état logique bas et dans l'état logique haut, le transistor de traction vers le haut 27 et le transistor de traction vers le bas 30 sont tous deux coupés. On comprendra d'après les figures 4 A à 4 J qu'après la coupure du signal de validation de sortie 00 E et du signal de validation de sortie inverse O OE, l'état logique de la sortie de données Ds est détermi- né suivant les signaux d'entrée D, D générés par une cellule de mémoire Par exemple, si les signaux d'en- trée D et D sont respectivement dans l'état logique haut et dans l'état logique bas, et si le signal de validation de sortie O OE se trouve dans l'état logique bas, les transistors 14 et 15 compris dans le circuit de traction vers le haut sont allumés et le transistor 16 compris dans le circuit de traction vers le bas est coupé, de sorte que la sortie de données D branchée entre les transistors de traction vers le haut 14, 15 et le transistor de traction vers le bas 16, passe dans l'état logique haut Au contraire, si les signaux d'entrée D et D sont respectivement dans l'état logi- que bas et dans l'état logique haut, les transistors de traction vers le haut 14 et 15 sont coupés et le transistor de traction vers le bas 16 est allumé, de sorte que la sortie de données D passe dans l'état logique bas. On comprendra donc facilement, d'après les figures 4 A à 4 J, que la sortie de données D, n'est maintenue au niveau moyen que pendant la période d'ac- tivité du signal de validation de sortie 00 E et du si- gnal de validation de sortie inverse 00 E De plus, il apparaît clairement, d'après la description ci-dessus, qu'une mémoire tampon de sortie de données comportant le circuit préréglé 100 selon la présente invention, empêche la production des courants continus pendant que la sortie de données est maintenue au niveau moyen. R E V E N D I C A T I O N S ) Mémoire tampon de sortie de données com- prenant un premier circuit d'entrée ( 11) destiné à re- cevoir un signal d'entrée et un signal de validation de sortie, un second circuit d'entrée ( 12) destiné à recevoir un signal d'entrée inverse et le signal de validation de sortie, un circuit de traction vers le haut destiné à faire monter un signal de sortie de données au niveau de la tension d'alimentation en ré- ponse au signal de sortie du premier circuit d'entrée ( 11), et un circuit de traction vers le bas destiné à faire descendre le signal de sortie de données au po- tentiel de la terre en réponse au signal de sortie du second circuit d'entrée, mémoire tampon caractérisée en ce qu'elle comprend: des premiers moyens de commande destinés à recevoir le signal de sortie du premier circuit d'en- trée ( 11) et un signal de validation de sortie inverse pour générer un premier signal de commande; des seconds moyens de commande destinés à recevoir le signal de sortie de données pour générer un second signal de commande; des moyens de traction vers le haut destinés à faire monter le signal de sortie de données à un ni- veau moyen prédéterminé en réponse au premier signal de commande ( 21, 22) et au second signal de commande; des troisièmes moyens de commande destinés à recevoir le signal de sortie de données pour générer un troisième signal de commande ( 24, 25); des quatrièmes moyens de commande destinés à recevoir le signal de sortie du second circuit d'en- trée ( 12) et le signal de validation de sortie inverse pour générer un quatrième signal de commande ( 26); et des moyens de traction vers le bas destinés à faire descendre le signal de sortie de données à un niveau moyen prédéterminé; de sorte que la sortie de données est main- tenue à ce niveau moyen pendant les périodes d'activi- té du signal de validation de sortie et du signal de validation de sortie inverse. 2) Mémoire tampon de sortie de données se- lon la revendication 1, caractérisée en ce que le si- gnal de validation de sortie et le signal de valida- tion de sortie inverse sont générés par un circuit de transition d'adresse. 3) Mémoire tampon de sortie de données se- lon la revendication 1, caractérisée en ce que le ni- veau moyen est sensiblement égal à la moitié de la tension d'alimentation. 4 ) Mémoire tampon de sortie de données se- lon la revendication 1, caractérisée en ce que les opérations des moyens de traction vers le haut et des moyens de traction vers le bas, sont effectuées en ré- ponse au signal de validation de sortie et au signal de validation de sortie inverse. G) Mémoire tampon de sortie de données se- lon la revendication 1, caractérisée en ce que les moyens de traction vers le haut comprennent: un premier transistor MOS dont la grille est branchée au premier signal de commande; un second transistor MOS dont la grille est branchée au second signal de commande; et la jonction source-drain du premier transis- tor MOS étant branchée en série avec la jonction sour- ce-drain du second transistor MOS entre la tension d'alimentation et la sortie de données. 6 ) Mémoire tampon de sortie de données se- lon la revendication 1, caractérisée en ce que les moyens de traction vers le bas comprennent: un troisième transistor MOS dont la grille est branchée au troisième signal de commande; un quatrième transistor MOS dont la grille est branchée au quatrième signal de commande; et la jonction source-drain du troisième trans- istor MOS étant branchée en série avec la jonction source-drain du quatrième transistor MOS entre la sor- tie de données et la terre.