Brevet FR2681991A1 — publié le 19930402

Récepteur différentiel, amplificateur différentiel et procédé pour la réception de tensions d'alimentation différentes dans le récepteur différentiel La présente invention concerne un procédé pour construire un circuit fonctionnant normalement à une tension inférieure à 5 volts mais capable de tolérer une tension d'alimentation de 5 volts Elle concerne également un récepteur différentiel pouvant tolérer un signal logique d'entrée provenant d'un dispositif alimenté par une tension d'alimentation de 5 volts, et un amplificateur différentiel CMOS capable de relier un circuit logique ayant des niveaux de tension allant jusqu'à 5 volts à un circuit logique alimenté par une tension inférieure, égale à 3,3 volts, par exemple A toutes fins utiles, il est précisé que CMOS est formé des initiales de Complementary Metal Oxide Semiconductor, expression qui désigne des transistors métal- oxyde-semi-conducteur complémentaires. Du fait que les dispositifs CMOS sont devenus progressivement de plus en plus petits, les tensions d'alimentation ont été diminuées d'une manière correspondante, afin d'atténuer les effets préjudiciables de différences de tension sur des sections de lignes de plus en plus faibles Cependant, cette diminution d'une tension nominale de 5 volts à 3,3 volts n'a pas eu lieu chez tous les fabricants en même temps Elle n'a pas eu lieu non plus dans tous les dispositifs à semi-conducteurs avec lesquels d'autres dispositifs à semi-conducteurs doivent communiquer. Ainsi, une puce VLSI conçue pour fonctionner à une tension de 3,3 volts peut nécessiter une interface avec une autre puce qui fonctionne à une tension de 5 volts Il est précisé que VLSI est formé des initiales de Very Large Scale Integrated qui signifie à très haute densité d'intégration. La réalisation d'une interface correcte nécessite des techniques de circuits ou de dispositifs spéciales, afin d'éviter d'imposer des contraintes à des composants conçus pour fonctionner à une tension de 3, 3 volts L'autre solution possible entraîne des coûts additionnels afin de réaliser des étapes de fabrication supplémentaires nécessaires pour fabriquer des dispositifs qui puissent tolérer des tensions plus élevées Des variantes de conception peuvent également impliquer l'occupation d'une plus grande zone de puce par des circuits tampons. Un étage récepteur CMOS caractéristique est simplement un inverseur à rapport de capacité, conçu pour fonctionner avec des niveaux de tension prescrits (en général TTL, c'est-à-dire logique à transistor multiémetteur: niveau de tension maximal pour une logique O (V m) égal à 0,8 volt; niveau de tension minimal pour une logique 1 (V 11 in) égal à 2 volts) Un récepteur CMOS caractéristique de ce type est représenté sur la Figure 1 Cependant, la tension d'entrée maximale dans un système standard est susceptible de correspondre à l'alimentation de 5 volts Si une tension de volts est appliquée à l'étage récepteur de la Figure 1, un transistor Q 2 va avoir des tensions grille-source et grille- drain égales à 5 volts Dans le cas de dispositifs conçus pour fonctionner normalement à une tension de 3,3 volts, l'application d'une tension de 5 volts entre les bornes de ces jonctions peut entraîner une destruction immédiate du transistor. On a par conséquent besoin d'un étage récepteur CMOS qui puisse fonctionner normalement avec une tension d'alimentation de 3,3 volts, tout en étant capable de tolérer une tension d'alimentation de 5 volts. A cet effet, la présente invention propose, selon l'un de ses aspects, deux transistors d'entrée complémentaires limitant la différence de tension maximale entre les bornes du transistor qui reçoit le signal d'entrée de données L'invention propose également un groupe de transistors qui accélèrent un comportement en régime transitoire tout en protégeant les étages d'entrée du récepteur Elle propose aussi deux transistors correspondants pour recevoir une tension de référence et pour équilibrer la charge du courant dans le circuit. Selon un autre aspect, l'invention permet le raccordement de dispositifs logiques ayant des tensions d'alimentation disparates. Ce qui précède ainsi que d'autres buts, avantages et caractéristiques de la présente invention ressortiront plus clairement de la description détaillée suivante d'un mode de réalisation préféré de celle-ci, donnée à titre d'exemple nullement limitatif en référence aux dessins annexés dans lesquels: la Figure 1 représente un étage récepteur de l'art antérieur; la Figure 2 représente un étage récepteur CMOS tolérant vis-à-vis d'une tension, selon la présente invention; et la Figure 3 représente un mode de réalisation préféré de l'étage récepteur CMOS tolérant vis-à- vis d'une tension, selon l'invention. En se référant à la Figure 2 qui représente un étage récepteur comportant cinq transistors Q 1, Q 2, Q 3, Q 4 et Q 5, on peut voir que, dans cette configuration, le signal d'entrée logique est appliqué à un transistor Q 3, tandis qu'une tension de référence V REF (approximativement llV, + Vminl /21 ou environ 1,4 volt pour TTL) est appliquée à un transistor Q 4 Pour un dispositif alimenté par une tension de 3,3 volts, la tension de référence est nominalement de 1, 6 à 1,7 volt Pour un dispositif ECL (logique à couplage par les émetteurs), V REF est égale à environ -0,9 volt Tous les transistors représentés sur les Figures 1, 2 et 3 sont des dispositifs à effet de champ à mode d'enrichissement Ce circuit offre l'avantage que la tension au niveau d'un noeud 3 va avoir tendance à suivre la plus élevée de la tension d'entrée V IN et de la tension de référence V REF, pour ainsi limiter les différences de tension aux bornes de Q 3 On a cependant constaté qu'un transistor Ql limite le niveau haut maximal sur un noeud 1 et sur le noeud 3 à ( 3,3 v Vtp (la tension de seuil d'un dispositif PMOS, à savoir d'un dispositif MOS à canal P)) D'une manière plus importante, Qi limite le comportement en régime transitoire de telle façon que le noeud 1 et le noeud 3 sont déphasés en arrière par rapport à V IN, ce qui a pour effet d'engendrer des tensions excessives pendant la transitoire d'entrée d'une logique O à une logique 1. Un transistor Q 5 joue simplement le rôle d'un récepteur de courant à polarisation automatique. L'étage récepteur représenté sur la Figure 3 résout ce problème en incluant des transistors Q 6, Q 7 et Q 8 V IN alimente la combinaison parallèle de Q 3 et Q 6 Q 6 fournit une source de courant pour charger le noeud 3 pendant la transition à tension élevée d'une logique O à une logique 1 à V IN La largeur de grille de Q 6 est faible par rapport à la largeur de grille de Q 3 et de préférence égale à environ 10 % de la largeur de Q 3 La grille de Q 6 est juste suffisamment importante pour charger le noeud 3 assez rapidement afin de suivre une rampe d'entrée Cette action évite des différences de tension excessives aux bornes de Q 3, notamment lorsque le dispositif logique fournissant V IN fonctionne à une tension supérieure à 3,3 volts, telle qu'une tension de 5 volts par exemple Le drain de Q 6 est relié directement à l'alimentation de 3,3 volts et va rapidement, lors d'une transition d'une logique O à une logique 1, amener le noeud 3 à une tension de 3,3 volts. Le noeud 1 peut être chargé par l'intermédiaire de Q 3 et n'est pas limité par QI Le transistor Q 7 compense l'effet de Q 6 En d'autres termes, en ignorant pendant un moment les effets de Q 6 et Q 7, Q 3 et Q 4 jouent normalement le rôle d'un amplificateur différentiel Lorsque V IN et V REF sont élevées, Q 3 et Q 4 soutirent le même courant Maintenant, Q 6 étant en place, Q 7 doit équilibrer les charges de courant dans l'amplificateur Le fait d'ajouter Q 6 et Q 7 a un effet négligeable sur les caractéristiques de l'amplificateur dans la zone de fonctionnement normale (V IN 3,3 v) Cependant, lorsque V IN > 3,3 v, la tension plus élevée appliquée sur le noeud 3 entraîne des tensions supérieures sur le noeud 1, d'ou un effet de polarisation inapproprié sur Q 2, sauf pour l'effet de Q 8 Normalement, lorsque V IN > V REF, Q 4 est mis hors circuit et Q 2 augmente la sortie Dans ce cas, Q 4 est rendu non conducteur comme il convient, mais Q 2 a également tendance à se mettre hors circuit Le transistor Q 8 contre- carre cette tendance Lorsque V IN est faible ( 2 v), Q 8 renforce Q 2, et lorsque V IN est très élevée (> 3,3 v), Q 8 fournit la totalité de l'excitation au noeud de sortie Cela signifie que, lorsque V IN > 3, 3, le récepteur peut être considéré comme fonctionnant en dehors de sa bande de fonctionnement normale, et, dans ce cas, Q 8 a priorité sur l'action de l'amplificateur différentiel Dans ce cas, Q 8 relie l'alimentation de 3, 3 volts au noeud 2 et par conséquent à la tension de sortie V OUT. Bien que la description précédente ait porté sur un mode de réalisation préféré de la présente invention, il est bien entendu que celle-ci ne se limite pas à l'exemple particulier décrit et illustré ici, et l'homme de l'art comprendra aisément qu'il est possible d'y apporter de nombreux changements et variantes sans pour autant sortir du cadre de l'invention. REVENDICATIONS 1 Récepteur différentiel caractérisé en ce qu'il comporte des premier et second transistors (Q 1, Q 2) reliés en parallèle à une entrée de données; des troisième et quatrième transistors (Q 3, Q 4) reliés en parallèle à une ligne d'entrée de tension de référence; un cinquième transistor (Q 5) qui relie les premier, second, troisième et quatrième transistors à la terre; un sixième transistor (Q 6) qui relie le premier transistor à une alimentation de tension; et des septième et huitième transistors (Q 7, Q 8) destinés à relier les premier et second transistors à une sortie de données. 2 Récepteur différentiel selon la revendication 1, caractérisé en ce que les transistors sont des transistors à effet de champ. 3 Récepteur différentiel selon la revendication 1, caractérisé en ce que les sixième et septième transistors (Q 6, Q 7) sont des transistors à effet de champ à canal P, tandis que les autres transistors sont des transistors à effet de champ à canal N. 4 Récepteur différentiel selon la revendication 2, caractérisé en ce que la largeur de grille du second transistor (Q 2) est faible par rapport à la largeur de grille du premier transistor (Ql). Procédé pour la réception de l'une quelconque de différentes tensions l'alimentation dans un récepteur différentiel, caractérisé en ce qu'il comporte les étapes qui consistent à recevoir un signal logique d'entrée dans deux premier et second transistors (Q 1, Q 2) parallèles; à recevoir une tension de référence (V REF) dans deux troisième et quatrième transistors (Q 3, Q 4) parallèles; à relier les premier, second, troisième et quatrième transistors à la terre par l'intermédiaire d'un cinquième transistor (Q 5); à relier le premier transistor à une alimentation de tension de polarisation à l'aide d'un sixième transistor (Q 6); et à relier les premier et second transistors à une sortie de données à l'aide de septième et huitième transistors (Q 7, Q 8). 6 Amplificateur différentiel caractérisé en ce qu'il comporte une alimentation de courant de polarisation; une source de tension de référence; un premier transistor (Qi) apte à être relié à un signal logique d'entrée; un second transistor (Q 2) monté en parallèle avec le premier transistor, le drain du second transistor étant relié à l'alimentation de courant de polarisation; un troisième transistor (Q 3) monté en parallèle avec le premier transistor, le drain du troisième transistor étant relié à l'alimentation de courant de polarisation, tandis que la source du troisième transistor est reliée à un noeud de sortie; un quatrième transistor (Q 4) qui relie le drain du premier transistor à l'alimentation de courant de polarisation; un cinquième transistor (Q 5) relié à la source de tension de référence, le drain du cinquième transistor étant relié au noeud de sortie; un sixième transistor (Q 6) monté en parallèle avec le cinquième transistor, le drain du sixième transistor étant relié à l'alimentation de courant de polarisation; un septième transistor (Q 7) qui relie les sources des premier, second, cinquième et sixième transistors à la terre; et un huitième transistor (Q 8) relié, au niveau de sa grille, au drain du premier transistor, au niveau de son drain, à l'alimentation de courant de polarisation et, au niveau de sa source, au noeud de sortie. 7 Amplificateur différentiel selon la revendication 6, caractérisé en ce que les quatrième et huitième transistors (Q 4, Q 8) sont des transistors à effet de champ à canal P, tandis que les autres transistors sont des transistors à effet de champ à canal N. 8 Récepteur différentiel selon la revendication 6, caractérisé en ce que la largeur de grille du second transistor (Q 2) est faible par rapport à la largeur de grille du premier transistor (Q 1). 9 Récepteur différentiel selon la revendication 6, caractérisé en ce que la largeur de grille du sixième transistor (Q 6) est faible par rapport à la largeur de grille du cinquième transistor (Q 5).