Brevet FR2679723A1 — publié le 19930129

La présente invention est relative à un procédé de transmission de données numériques émises sous forme de trames de signaux différentiels de tension détectables par au moins deux modules électroniques entre des première et deuxième lignes d'un bus de communication de données interconnectant ces modules. Plus particulièrement, la présente invention est relative à un tel procédé conçu pour être mis en oeuvre dans un ensemble de modules électroniques multiplexés commandant diverses fonctions dans un véhicule automobile. Plus particulièrement encore, la présente invention concerne un tel procédé conçu pour résister à la présence éventuelle d'ouvertures accidentelles de circuits pouvant affecter la transmission d'informations entre modules. On étudie actuellement le remplacement du câblage électrique classique d'un véhicule automobile par un bus d'alimentation électrique et par un bus de transmission de données numériques interconnectant des modules électroniques de commande d'actionneurs ou d'acquisition de signaux reçus de capteurs. A titre d'exemple, l'avant-projet de norme française R13-708 correspondant au document de travail référencé ISO/TC22/SC3/WG1 N429 Part 2 publié par l'International Standardization Organization, décrit l'architecture générale d'un réseau de communication dit "VAN" conçu pour être embarqué dans un véhicule automobile. Comme schématisé à la figure 1 du dessin annexé, un réseau du type VAN comprend une pluralité de modules électroniques, A, B, C par exemple, interconnectés par un bus bifilaire DATA, DATA propre à transmettre des données numériques émises par un des modules électroniques sous forme de trames de signaux de tension détectables différentiellement entre les deux fils ou lignes du bus. Tout module couplé à ce bus comprend un émetteur, un récepteur ou un bloc émetteur/récepteur tel que celui référencé 1 à la figure 2 du dessin annexé, pour recevoir des informations transmises par le bus et pour émettre des informations sur ce bus. La partie réceptrice comprend classiquement, comme connu des documents US-A- 4 792 950 et FR-A-2 627 036, un premier comparateur RO dont les entrées sont connectées aux lignes DATA, DATA respectivement et des deuxième (ERR1) et troisième (ERR2) comparateurs "de mode commun" dont les entrées non inverseuses et inverseuses sont connectées aux lignes DATA, DATA respectivement et dont les entrées inverseuses et non inverseuses respectivement, sont connectées à une source de tension de référence Vref réglée à une valeur comprise dans l'excursion de la tension entre les deux lignes du bus. Deux filtres 3 et 4 sont disposés entre les lignes DATA et DATA respectivement et les entrées des comparateurs. Ces filtres ont pour objet de limiter l'influence des parasites qui peuvent affecter les signaux transmis sur les lignes. Il est clair que si les lignes ne sont affectées d'aucun défaut, le comparateur RO suffit à détecter la tension différentielle entre les lignes du bus pour délivrer sur sa sortie un signal binaire basculant avec le signe de la tension d'entrée. Cependant, grâce aux deux comparateurs ERR1 et ERR2, il est possible de tirer parti de la complémentarité des états logiques des lignes DATA, DATA pour que l'information circulant sur le bus soit transmise à un module fonctionnant en réception, quand bien même l'une des deux lignes souffrirait d'un court-circuit ou d'une ouverture de circuit. L'analyse des sorties des trois comparateurs permet de détecter le défaut et de sélectionner l'une des trois sorties, celle qui transmet correctement l'information. A cet effet, l'émetteur/récepteur de ligne 1 comprend des moyens 2 de diagnostic de défaut permettant de sélectionner une sortie de comparateur valide, ces moyens étant associés à des moyens de gestion d'un protocole de transmission particulier choisi pour la transmission des informations reçues du bus à une "application" telle qu'une commande d'actionneur ou une acquisition de signaux fournis par un capteur, par exemple. L'émetteur/récepteur comprend encore un émetteur de ligne 5 dont l'entrée unipolaire est connectée aux moyens 2 et dont la sortie, différentielle, est connectée aux lignes DATA, DATA, à travers des moyens de protection 6 éventuels. Tout ceci est bien connu dans la technique et n'a pas besoin d'être décrit plus avant. De ce qui précède, il résulte qu'un module émetteur peut se "relire" par sa partie réceptrice. Cette relecture autorise certains diagnostics de défauts comme on le verra plus loin. Parmi les défauts qui peuvent affecter le fonctionnement d'un réseau tel que celui représenté à la la figure 1, il faut noter l'apparition, fugitive ou permanente, d'ouvertures de circuits telles que celle schématisée en 7 par un interrupteur ouvert sur la ligne DATA par exemple, entre les modules B et C. De telles ouvertures de circuit peuvent être présentes lors de la transmission d'une trame de signaux, émise par exemple par le module B, alors que le comparateur sélectionné dans le module C pour lire les informations sur le bus est le comparateur RO, non fiable dans cette circonstance comme on l'a vu plus haut. Une première solution à ce problème est apportée par le procédé de transmission de données numériques qui fait l'objet de la demande de brevet français No. 91 03379 déposée le 20 mars 1991 par la demanderesse. Cette solution consiste à opérer un diagnostic de présence d'un circuit ouvert au cours de la lecture d'une trame émise sur le bus, sur au moins une séquence intermédiaire prédéterminée de signaux de passage du contrôle du bus d'un module émetteur vers un autre module, et à sélectionner en retour le comparateur adapté à une lecture correcte de cette trame, malgré la présence d'un circuit ouvert sur une des deux lignes du bus. Dans un réseau du type VAN, il faut cependant observer que l'accès au bus est asynchrone et que plusieurs modules peuvent émettre simultanément, la "contention" étant réglée par un arbitrage bit à bit sur un champ déterminé de la trame, suivant une procédure "d'évitement de collision" au profit du message le plus prioritaire. Les modules qui perdent l'arbitrage cessent alors immédiatement d'émettre. Si alors deux modules accèdent simultanément au bus en présence d'une ouverture du circuit d'une des lignes du bus entre ces modules, l'arbitrage bit à bit ne pourra être réalisé correctement car les trames émises sont relues sur les comparateurs différentiels RO des deux modules, comparateurs qui ne sont pas fiables en la circonstance, comme on l'a vu plus haut. L'arbitrage bit à bit peut alors ne pas avoir lieu sur la partie de trame prévue, ou se résoudre par l'attribution du bus au module émetteur du message le moins prioritaire, ce qui engendre des désordres tels que : taux élevé de trames incorrectes sur le bus, blocage de certains messages ou de certains modules, paralysie du réseau, etc... La présente invention a donc pour but d'assurer une transmission sure des trames de signaux émises sur le bus, malgré une éventuelle ouverture du circuit d'une des lignes du bus susceptible de perturber une phase d'arbitrage bit à bit entre plusieurs modules tendant d'accéder simultanément au bus. On atteint ce but de l'invention, ainsi que d'autres qui apparaîtront à la lecture de la description qui va suivre, avec un procédé de transmission de données numériques émises sous la forme de trames de signaux différentiels de tension détectables par au moins deux modules électroniques entre des première et deuxième lignes d'un bus de communication de données interconnectant ces modules, au moins l'un des modules comprenant un émetteur de trames et un récepteur conçu pour recevoir des trames de signaux émises sur le bus à travers l'un, sélectionné, de premier, deuxième et troisième comparateurs, les entrées du premier comparateur étant connectées aux deux lignes du bus, une des entrées des deuxième et troisième comparateurs étant connectée aux première et deuxième lignes du bus respectivement, alors que 1 ' autre entrée est connectée à une tension de référence située dans l'excursion de tension des lignes, la probabilité de prise de contrôle du bus simultanément par plusieurs modules étant minimisée par une procédure d'arbitrage bit à bit. Suivant l'invention, on détecte l'apparition d'une éventuelle ouverture du circuit d'une des lignes du bus et on complète alors la procédure d'arbitrage bit à bit par une procédure d'attribution, au moins partiellement aléatoire, de fenêtres temporelles d'émission particulières à chaque module, après chacune des trames de signaux successivement émises sur le bus aussi longtemps que celui-ci est affecté d'une ouverture de circuit. Grâce à cette disposition, on évite qu'en cas d'ouverture de circuit l'accès au bus soit strictement hiérarchisé ce qui interdirait pratiquement tout accès au bus par des modules du bas de la hiérarchie. Suivant une autre caractéristique avantageuse du procédé selon l'invention, la procédure d'attribution tient compte également du caractère plus ou moins prioritaire des messages contenus dans les trames émises sur le bus. D'autres caractéristiques et avantages du procédé suivant l'invention apparaîtront à la lecture de la description qui va suivre et à l'examen du dessin annexé, dans lequel - la figure 1 schématise un réseau de modules électroniques interconnectés par un bus différentiel et la figure 2 représente un émetteur/récepteur de ligne incorporé à un tel module, ces deux figures ayant été commentées en préambule de la présente description, - la figure 3 est un chronogramme des signaux de sortie des comparateurs des récepteurs des modules du réseau de la figure 1, ces chronogrammes étant utiles à l'explication de la détection d'un circuit ouvert sur une des lignes du bus, détection préalable à l'attribution aux modules de fenêtres d'émission particulières, suivant l'invention, et - la figure 4 est un chronogramme des mêmes signaux de sortie des comparateurs des modules et des émetteurs des modules du réseau de la figure 1, utile à l'explication du procédé d'attribution de fenêtres d'émission suivant l'invention. Comme on l'a vu plus haut la présente invention suppose que l'on dispose de moyens de détection d'une ouverture accidentelle du circuit d'une des lignes du bus (telle celle schématisée par l'interrupteur 7 sur la figure 1, qui affecte la transmission de données entre les modules A et B d'une part et C d'autre part, ces moyens de détection étant incorporés aux moyens de diagnostic et de gestion de protocole 2 du bloc émetteur/récepteur 1 de chaque module du réseau, par exemple. Ces moyens sont convenablement programmés de manière à pouvoir déduire une éventuelle ouverture d'une ligne du bus, de l'observation et de la comparaison des sorties des comparateurs lors de l'émission sur le bus d' au moins deux trames de signaux successives, comme on va maintenant l'expliquer en liaison avec l'examen des chronogrammes de la figure 3. On rappelle préalablement que, comme représenté schématiquement sur le chronogramme de la sortie du comparateur ERR1 du module A, une trame de signaux dans un protocole de communication du type VAN, comprend un certain nombre de champs successifs en tête desquels on trouve un champ SOF de "début de trame" ce champ présentant une configuration prédéterminée qui permet sa reconnaissance et sa distinction par rapport à d'éventuels signaux parasitant le bus, comme on l'explique dans la demande de brevet français No. 91 02592 déposée le 5 mars 1991 par la demanderesse. Le champ SOF précède un champ "identificateur", un champ de "commande", un champ de "données" et d'autres champs accessoires, schématisés ensemble par la zone hachurée qui suit le champ SOF. Supposons donc maintenant qu'en présence d'une ouverture de circuit 7 non encore détectée, le module C prenne le contrôle du bus pour émettre une trame de signaux (voir ligne "contrôle du bus", figure 3), cette émission étant suivie par celle d'une autre trame par le module A avant que le module C ne reprenne le contrôle du bus pour émettre une nouvelle trame. Les trois comparateurs du module C, n'étant pas affectés par l'ouverture de circuit 7, relisent tous la trame émise par l'émetteur 5 du module C pendant sa première prise de contrôle du bus, alors que cette trame n' est perçue que par les comparateurs ERR2 des modules A et B. Quand le module A prend ensuite le contrôle du bus, la trame qu'il émet est correctement relue par tous ses comparateurs et par ceux du module B (non affecté alors par l'ouverture de circuit 7), alors que le module C ne perçoit la trame que par son comparateur ERR2, le fonctionnement de ses comparateurs ERR1 et RO étant affecté par l'ouverture du circuit 7. Ainsi les modules A et B, en présence d'une telle ouverture de circuit, reçoivent une première trame sur un seul comparateur et la trame suivante sur les trois comparateurs. I1 en est de même pour le module C lorsqu'il reprend le contrôle du bus pour se relire alors complètement sur ses trois comparateurs, alors que seul son comparateur ERR2 avait perçu la trame précédente. Autrement dit, lors de 1 ' émission de deux trames successives par deux modules distincts placés de part et d'autre de l'ouverture du circuit, chaque module du réseau peut diagnostiquer (voir les flèches "diag", figure 3) la présence d'un circuit ouvert sur une ligne du bus s'il reçoit successivement la première trame sur un comparateur de mode commun (ERR1 ou ERR2) et la deuxième trame sur son comparateur RO (et, du même coup, sur les deux autres comparateurs de mode commun). Ayant ainsi détecté la présence d'un circuit ouvert sur le bus, on va prévenir, suivant la présente invention, l'éventuelle défaillance de la procédure d'arbitrage bit à bit des accès au bus par les modules qu'une telle ouverture de circuit peut entraîner, en complétant alors cette procédure, suivant la présente invention, par la procédure d'attribution aux modules de fenêtres d'émission distincts, que l'on décrira dans la suite en liaison avec les chronogrammes de la figure 4. Préalablement à cette description, il faut s 'arrêter sur deux notions indispensables à la compréhension du procédé suivant l'invention, à savoir celles de "module potentiellement émetteur" et de "priorité". Un "module potentiellement émetteur" est capable d'émettre spontanément des trames mais n' est pas cependant en permanence en situation d'émettre un message. Par ailleurs l'urgence de la transmission sur le bus d'un message émis par un module peut varier d'un type de message à un autre. On conçoit par exemple qu'un message relatif à un paramètre à variations fréquentes (régime du moteur, par exemple) peut se voir attribuer une priorité de passage sur le bus, devant un paramètre à variations lentes (température du moteur, par exemple). C'est d'ailleurs ce qui motive l'existence, en fonctionnement normal, d'une procédure d'arbitrage bit à bit des accès au bus, en fonction de la priorité de passage accordée aux messages émis par tel ou tel module. Dans le protocole VAN, cet arbitrage s'exerce sur des bits du champ "identificateur". Suivant une caractéristique essentielle du procédé selon l'invention, en présence d'une ouverture du circuit sur une des lignes du bus, chaque module potentiellement émetteur s'attribue une fenêtre temporelle pendant laquelle il peut émettre un message sur le bus, dans la mesure évidemment où il a besoin d'émettre un tel message et où aucun autre module n'a antérieurement pris le contrôle du bus. Chaque module est muni d'une logique interne dûment programmée pour exécuter les calculs de fenêtre en appliquant les règles suivantes. Comme représenté sur la ligne n des chronogrammes de la figure 4, à la fin de chaque trame émise sur le bus, (n+1) fenêtres successives de durées identiques d, sont déterminées par chaque module, les têtes de ces fenêtres de numéro d'ordre ni étant repérées par les créneaux référencés 0,1,2,3,4,5, etc... Le numéro d'ordre ni de la fenêtre que s'attribue un module A (i=l), B (i=2) ou C (i=3) est calculé par addition d'un nombre entier pi quantifiant la priorité du message que le module doit transmettre et d'un nombre ai tiré par le module de manière aléatoire parmi (A+1) nombres entiers (0 ni = pi + ai On va expliquer par un exemple numérique le procédé de distribution de fenêtres suivant l'invention, en liaison avec la figure 4 qui l'illustre. Comme on l'a vu plus haut, les allocations de fenêtres sont faites à chaque fin de trame vue sur le bus. En supposant l'existence de huit classes de priorités ( 7ème fenêtre) p2=2,a2=7^n2=9 (le module B s'alloue la 10ème fenêtre) p3=3,a3=4^n3=7 n3=7 (le module C s'alloue la p3=3 a =4 8ème fenêtre) 2ème allocation: p1=4,a1=3n1=7 (le module A s'alloue la 8ème fenêtre) p2=O,a2=5-n2=5 (le module B s'alloue la 6ème fenêtre) p3=3, a3 =l-n3=4 (le module C s'alloue la 5ème fenêtre) 3ème allocation: p1=4,al=2Xnl=6 (le module A s'alloue la 7ème fenêtre) p2=Oxa2=OXn2=O (le module B s'alloue la lère fenêtre) p3=5,a3=4-n3=9 (le module C s'alloue la 10ème fenêtre) Ainsi lors de la première allocation (voir figure 4) le module A ayant tiré la 7ème fenêtre (n1=6) commence à émettre le champ SOF et le début du champ identificateur sur lequel s'exerce l'arbitrage bit à bit (voir la ligne "données émises" DE). Le module B ayant à émettre un message de plus forte priorité (p2=2) que les modules A et C, s'accroche sur le champ SOF émis par le module A sur le bus et émet ledit message après avoir gagné la priorité sur le module A qui cesse d'émettre après l'arbitrage bit à bit des priorités opéré sur les champs "identificateurs" qui suivent les champs SOF, comme on l'a vu plus haut. A l'ouverture de la huitième fenêtre que s'était attribué le module C, celui-ci constate que le bus est occupé par le module B et ne peut donc émettre. Comme, par hypothèse, la ligne DATA du bus est en circuit ouvert, seul le comparateur ERR2 du module C lit la trame présente sur le bus. Quand le module B cesse d'émettre, le bus redevient libre et, suivant 1 invention, une nouvelle procédure d'allocation de fenêtre intervient. Grâce à la composante aléatoire ai qui intervient dans le calcul du numéro d'ordre ni des fenêtres attribuées alors aux 3 modules, la probabilité pour que la nouvelle attribution soit rigoureusement identique à la précédente (qu'elle remplace) est très faible. Ainsi l'accès au bus n'est pas ordonné ou hiérarchisé, en fonction des seules priorités pi des messages émis par les modules. Grâce à la présente invention, un message qui n'est pas fortement prioritaire a cependant la possibilité d'être émis sur la ligne avec une fréquence suffisante pour être utile, quand bien même une ouverture de circuit affecte les communications entre modules établies par le bus. Dans cette hypothèse, l'accès au bus est ainsi rendu pseudo-aléatoire, la composante aléatoire ai tempérant la rigidité d'accès qui serait déterminée par la prise en compte de la seule priorité pi du message. C'est ainsi que la deuxième allocation de fenêtres attribue une priorité de prise de contrôle du bus au module C (n3=4) qui se voit allouer la cinquième fenêtre, alors que le module B (n2=5) ne reçoit que la sixième fenêtre. Au créneau 5 où s'ouvre cette dernière fenêtre, le module B constate que le bus est contrôlé par le module C et reste alors muet (voir ligne DE). Ici encore, du fait du circuit ouvert de la ligne DATA, c'est par le comparateur ERR2 que le module B détecte l'occupation du bus par le module C. Quand celui-ci cesse d'émettre, une troisième allocation de fenêtres est opérée, dès que le bus est jugé "libre", le module B prenant alors le contrôle du bus dès l'ouverture de la première fenêtre (n2=O), et ainsi de suite, aussi longtemps qu'un défaut d'ouverture de circuit affecte une des lignes du bus. Bien entendu, les modules A, B et C fonctionnent indépendamment les uns des autres et procèdent chacun à un tirage aléatoire séparé de la valeur ai, il peut arriver que pour une même allocation, la même fenêtre soit attribuée à deux ou plusieurs modules différents. A l'ouverture de ladite fenêtre, une collision sera alors immédiatement détectée par les modules et une nouvelle procédure d'allocation de fenêtres lancée dès la fenêtre suivante. Cette nouvelle procédure opérée avec un nouveau tirage aléatoire de ai, n'a qu'une très faible probabilité de reproduire l'attribution malencontreuse précédente et l'accès au bus des modules sera alors débloqué. La durée d d'une fenêtre est choisie de manière à permettre à un module dont la fenêtre s'ouvre de différencier l'occupation du bus par un signal parasite de la prise de contrôle du bus par un autre module lors d'une fenêtre antérieure. On décrit une procédure à cet effet dans la demande de brevet français No. 91 02592 déposée le 5 mars 1991 par la demanderesse, à laquelle on pourra se référer pour plus de détail sur ce point. Cette procédure est essentiellement basée sur la reconnaissance du champ SOF de début de trame, champ auquel un module prioritaire peut se "raccrocher" comme on l'a vu plus haut dans la description de la première allocation de fenêtres. On comprend alors qu'il faut que la durée 9 d'une fenêtre soit au moins égale à la durée d'un champ SOF pour que celui-ci puisse être reconnu avant l'ouverture de la fenêtre suivante. La procédure d'accrochage sur champ SOF n'est cependant possible qu'entre des modules qui ne souffrent pas d'une ouverture du circuit d'une des lignes du bus, comme c'est le cas des modules A et B dans le cas de l'ouverture du circuit 7 représentée à titre d'exemple à la figure 1. Si un module potentiellement émetteur n'a pas de message à émettre au moment du calcul du numéro d'ordre de sa fenêtre d'émission, celui-ci est calculé en accordant une priorité moyenne au message virtuel. Si le module n'a toujours pas de message à émettre au moment où s'ouvre sa fenêtre, il n'émet pas. Par contre s'il a un message à émettre ensuite, il considère comme ouverte la première fenêtre qui suit la demande d'émission. I1 apparaît maintenant que le procédé de transmission de données suivant l'invention permet bien d'atteindre les objectifs annoncés. Ainsi, en cas de circuit ouvert, les accès simultanés au bus sont limités du fait que chaque module dispose d'une seule fenêtre pour lancer son émission. Les modules sont en outre peu sensibles aux bruits de mode commun car toute émission qui ne débute pas avec une fenêtre temporelle est assimilée à un bruit et rejetée comme telle. En outre le caractère seulement partiellement aléatoire de l'attribution des fenêtres, par la prise en compte de la priorité des messages, permet de ne pas trop accroître le délai d'émission des messages fortement prioritaires. Ainsi l'introduction de la composante aléatoire ai permet d'accorder deux fenêtres différentes à deux messages de même priorité et de faire "tourner" les priorités pour ne pas trop pénaliser les messages faiblement prioritaires. I1 est clair à cet égard que si tous les messages émis par les modules étaient de même priorité, l'attribution des fenêtres d'émission pourrait s'opérer par une procédure complètement, et non partiellement, aléatoire. Bien entendu, l'invention n'est pas limitée au mode de réalisation décrit et représenté qui n'a été donné qu'à titre d'exemple. Ainsi l'invention s 'étend à d'autres réseaux de communication, pour véhicules automobiles (tel le réseau CAN) ou autres applications. Le procédé décrit est adaptable à telle ou telle application car on peut jouer sur les diverses combinaisons possibles des paramètres ai et pi pour accroître le poids de la composante aléatoire ai par rapport à la priorité pi ou inversement. La durée de la fenêtre d est de même ajustée en fonction du compromis souhaité entre le retard que prend l'émission d'une trame (par rapport à la normale) et la sécurité requise dans la reconnaissance des signaux de trame par rapport aux parasites. REVENDICATIONS 1. Procédé de transmission de données numériques émises sous forme de trames de signaux différentiels détectables par au moins deux modules électroniques entre des première (DATA) et deuxième (DATA) lignes d'un bus de communication de données interconnectant ces modules, au moins l'un des modules comprenant un émetteur de trames et un récepteur conçu pour recevoir des trames de signaux émises sur le bus à travers l'un, sélectionné, de premier (RO), deuxième (ERR1) et troisième (ERR2) comparateurs, les entrées du premier comparateur (RO) étant connectées aux deux lignes du bus, une des entrées des deuxième (ERR1) et troisième (ERR2) comparateurs étant connectée aux première (DATA) et deuxième (DATA) lignes du bus respectivement, alors que l'autre entrée est connectée à une tension de référence située dans l'excursion de tension des lignes, la probabilité de prise de contrôle du bus simultanément par plusieurs modules étant minimisée par une procédure d'arbitrage bit à bit, caractérisé en ce qu'on surveille l'apparition d'une éventuelle ouverture du circuit d'une des lignes du bus et on complète alors à la procédure d'arbitrage bit à bit par une procédure d'attribution, au moins partiellement aléatoire, de fenêtres temporelles d'émission particulières à chaque module, après chacune des trames de signaux successivement émises sur le bus, aussi longtemps que celuici est affecté d'une ouverture de circuit. 2. Procédé conforme à la revendication 1, caractérisé en ce que la procédure d'attribution des fenêtres tient compte de la priorité des différents messages émis par les modules. 3. Procédé conforme à la revendication 2, caractérisé en ce qu'on tire aléatoirement dans chaque module un nombre entier (ai) formant partie d'une pluralité de tels nombres entiers consécutifs, lors d'une procédure d'attribution d'une fenêtre d'émission, et on calcule le numéro d'ordre (ni) de la fenêtre attribuée audit module en ajoutant un nombre entier (p,) quantifiant la priorité d'un message que le module doit éventuellement émettre, au nombre entier (ai) tiré aléatoirement par le module. 4. Procédé conforme à la revendication 3, caractérisé en ce que si un module n'a pas de message à émettre au moment du calcul du numéro d'ordre (ni) de la fenêtre qui lui est allouée, on réalise ce calcul en donnant une valeur moyenne au nombre (p,) quantifiant la priorité d'un message. 5. Procédé conforme à l'une quelconque des revendications 1 à 3, caractérisé en ce qu'on détecte une collision sur le bus lorsque deux modules au moins tentent de prendre le contrôle du bus après attribution d'une même fenêtre à ces deux modules et on relance la procédure d'attribution partiellement aléatoire à l'ouverture de la fenêtre qui suit celle pendant laquelle s'est produite la collision. 6. Procédé conforme à l'une quelconque des revendications 1 à 5, caractérisé en ce que chaque fenêtre présente une durée (d) au moins égale à celle d'un champ (SOF) placée en début de trame de signaux. 7. Procédé conforme à l'une quelconque des revendications 1 à 6, caractérisé en ce qu'on diagnostique la présence d'un défaut de circuit ouvert sur une ligne du bus entre deux modules quand un module détecte deux trames consécutives émises par deux modules distincts successivement sur un des deuxième (ERR1) et troisième (ERR2) comparateurs, et sur le comparateur (RO), respectivement.