Brevet FR2674387A1 — publié le 19920925

Cette invention se rapporte au domaine général des convertisseurs analogiques/numériques. En particulier, elle propose un nouveau convertisseur analogique/numérique amélioré à sous-traitement en deux étapes (dénommé "Two- step sub-ranging analog to digital converter" en langue anglaise,caractérisé par une architecture à appariement de gain pour la totalité de ces éléments constitutifs. La fonction dun convertisseur analogique/numérique est de convertir précisément un signal d'entrée analogique, échantillonné à partir dune source de tension analogique variable et maintenu constant pendant un laps de temps spécifié par des circuits échantillonneurs/bloqueurs, en une sortie numérique représentée par une configuration codée de signaux de bit binaire. Les informations binaires de sortie sont produites en traitant le signal d'entrée analogique par l'intermédiaire d'un certain nombre d'étapes de comparaison.Une sortie numérique à n bits peut entre produite en une étape avec ont comparateurs en parallèle (convertisseur analogique/numérique rapide) ou, à la limite, par n étapes séquentielles avec un seul comparateur (convertisseur analogique/numérique à approximations successives). Rapproche à une étape procure évidemment une vitesse très élevée de conversion, mais est limitée par des capacités d'entrée très importantes, une consommation de puissance et des contraintes de production du dispositif associes au nombre élevé de comparateurs dans les circuits. Ainsi, afin dexploiter partiellement les avantages des deux approches, les concepteurs ont développé des architectures utilisant un ou plusieurs convertisseurs analogiques/numériques à faible résolution et un convertisseur numérique/analogique avec contre-réaction pour réaliser un convertisseur analogique/numérique à résolution plus élevée (convertisseur analogique/numérique à - traitement). Un convertisseur analogique/numérique à contre-réaction à sous-traitement en deux étapes est l'un des types les plus habituellement utilisés parmi les convertisseurs analogiques/numériques à sous-traitement et est illustré sous forme schématique à la figure 1.Pendant la première étape, un signal de tension d'entrée analogique au noeud 110 provenant de la sortie d'un amplificateur échantillonneur/bloqueur (non représenté) est envoyé dans un convertisseur analogique/numérique rapide à faible résolution à m bits par l'intermédiaire dun commutateur 128 situé dans un réseau de soustracteur et d'amplificateur d'erreur 120. Le convertisseur analogique/numérique rapide à faible résolution convertit le signal analogique en m bits de poids fort de sa valeur numérique, qui sont mémorisés dans un réseau logique 140 et ensuite envoyés dans un convertisseur numérique/analogique de référence 150 de résolution à m bits.Le convertisseur numérique/analogique de référence reconvertit la première étape de valeur numérique à m bits en une valeur analogique, qui est renvoyée vers un circuit de soustraction 124 pour comparaison à l'entrée analogique pour produire une valeur de tension d'erreur analogique Cette tension d'erreur est amplifiée à travers un amplificateur différentiel 126 et, dans la seconde étape de la conversion analogique/numérique à contre-réaction à sous-traitement en deux étapes, envoyée de nouveau à travers le convertisseur analogique/numérique rapide à faible résolution 130 pour produire les m bits de poids faible de la valeur numérique d'entrée, La sortie de la seconde étape est ensuite combinée avec la première étape dans le réseau logique 140 pour produire une sortie numérique à haute résolution 115. Le séquencement des diverses étapes est cadencé et commandé par des circuits logiques appropriés 160. Théoriquement, l'utilisation d-une telle approche de sous-traitement en deux étapes rend possible de produire une sortie numérique avec une résolution à 2m bits avec un seul convertisseur numérique/analogique rapide à m bits, diminuant ainsi le nombre de comparateurs requis de 22m-i @ à 2m-i. Dans la pratique, cependant, d'autres facteurs qui affectent la performance du convertisseur à sous-traitement en deux étapes peut diminuer sa précision à des niveaux inacceptables à moins que des exigences spécifiques soient satisfaites pour chacun de ses éléments individuels.En particulier, le convertisseur numérique/analogique de référence doit avoir une résolution égale au convertisseur analogique/numérique rapide à faible résolution et une précision au moins égale aux exigences globales pour le convertisseur à sous-traitement en deux étapes global. En outre, la précision de l'amplificateur d'erreur doit être égale à celle du convertisseur analogique/numérique rapide à faible résolution. Enfin, les gains du convertisseur numérique/analogique de référence, de l'amplificateur d'erreur et du convertisseur analogique/numérique rapide à faible résolution doivent s'apparier avec une précision au moins aussi grande que celle du convertisseur analogique/numérique à structure parallèle à faible résolution.Bien qu'une conception et une sélection correcte des composants ont été faites pour satisfaire les spécifications de résolution et de précision, ces exigences d'appariement de gain ont continué à être un obstacle à l'utilisation optimale de la conversion analogique/numérique à sous-traitement en deux étapes. Divers types de convertisseurs analogiques/numériques à sous-traitement sont décrits dans plusieurs brevets U.S., tels que le n 4 612 531 de Dingwall et al (1986) ; le n 4 804 960 et le n 4 814 767 de Fernandes et al (1989) et le n 4 816 831 à Mizoguchi et al (1989). En particulier, dans le brevet U.S n 4 875 048 (1989), Shimizu et al décrivent un convertisseur analogique/numérique parallèle à deux étapes avec des exigences d'appariement de gain caractéristiques des convertisseurs analogiques/numériques à sous-traitement.Ils prévoient un circuit de correction de gain qui établit automatiquement un gain pour le convertisseur numérique/analogique de référence sur la base d'une tension de référence appliquée à un premier convertisseur analogique/numérique rapide à faible résolution utilisé pour produire les bits de poids fort de la sortie numérique De plus, un circuit de génération séparé de tensions de référence est prévu pour établir les tensions de référence supérieure et inférieure, sur la base de la tension de l'étape du convertisseur numérique/analogique de référence, d'un second convertisseur analogique/numérique rapide à faible résolution utilisé pour produire les bits de poids fort de la sortie numérique.Les circuits décrits mettent en oeuvre l'utilisation de boucles d'amplificateurs de commande pour forcer les divers gains à s'apparier. La technique antérieure ne décrit pas un convertisseur analogique/numérique à sous-traitement où l'appariement ou la concordance des gains des divers composants est obtenu par une architecture spéciale du convertisseur analogique/numérique lui-même, sans l'utilisation de circuits supplémentaires prévus à cette fin. En fait, la plupart des convertisseurs actuellement commercialisés de la technique antérieure sont constitués de convertisseurs analogiques/numériques à sous-traitement à résolution de 10 bits qui soit acceptent la non linéarité résultant du manque d'appariement des gains, soit la corrigent au moyen de circuits de commande supplémentaires. Ainsi, il existe toujours un besoin pour une architecture de convertisseur analogique/numérique à sous-traitement en plusieurs étapes qui par lui-mSme procure les caractéristiques d'appariement de gain requises avec un nombre minimal de composants et une faible complexité pour une mise en oeuvre à haute vitesses à précision élevée, à faible consommation de puissance et à faible coût. C'est par suite un but de cette invention de proposer une architecture pour un convertisseur analogique/numérique à sous-traitement qui assure loappariement des gains pour la totalité de ses éléments du convertisseur analogique/numérique à sous-traitement sans l'utilisation de circuits supplémentaires prévus à cette fin. Un autre but de lsinvention est d'être appropriée pour mise en oeuvre avec une étape de conversion analogique/numérique rapide à faible résolution constituée d'un convertisseur analogique/numérique à sous-traitement en deux étapes de sorte que le nombre total de comparateurs peut autre matériellement réduit. Un autre but de cette invention est que le convertisseur analogique/numérique soit approprié pour mise en oeuvre sur un substrat semi-conducteur sans traitement supplémentaire, Un autre but de l'invention est l'aptitude à appliquer le mme concept général dans une grande variété de conception et de modes de réalisation physiques pour s adapter aux processus de mise en oeuvre divers actuellement connus dans la technique.A cette fin, le dispositif décrit ici peut être mis en oeuvre dans des circuits en variante par les spécialistes de la technique par l'utilisation de transistors bipolaires ou autres dispositifs équivalents, tels que des transistors à effet de champ à jonctions, des transistors à effet de champ à métal-oxyde semi-conducteur, ou l'un quelconque des dispositifs généralement connus dans l'industrie des semiconducteurs à oxyde métallique. Un autre but encore de cette invention est l'obtention des buts mentionnés ci-dessus dune manière économique et commercialisable. Ceci est fait en utilisant des composants simples et des procédés de fabrication qui sont soit déjà connus sur le marché soit qui peuvent ?tre développés à des prix compétitifs En conformité avec ceux-ci et d'autres buts, le convertisseur analogique/numérique à sous-traitement de cette invention comprend une architecture de polarisation qui est constituée d'une seule chaîne de sources de courant à transistors utilisée pour produire les courants de bit du convertisseur numérique/analogique de référence, la tension d'échelle de référence du convertisseur analogique/numérique rapide à faible résolution et la tension de compensation bipolaire du convertisseur analogique/numérique.Les résistances du convertisseur numérique/analogique de référence, les résistances d'échelle de référence de tension à faible résolution, les résistances d'établissement du gain de l'amplificateur d'erreur et les résistances de compensation bipolaire sont toutes construites à partir du même matériau et utilisent la m?me construction physique, de sorte quelles peuvent s'apparier avec une haute précision et souligner sur tout le processus et en température.Dans un mode de réalisation, le convertisseur analogique/numérique rapide à faible résolution est lui-mEme mis en oeuvre comme un convertisseur analogique/numérique à sous-traitement en deux étapes, comprenant une échelle de référence de bits de poids fort et une échelle de référence de bits de poids faible et comporte un convertisseur numérique/analogique interne dont les courants de bit sont également délivrés par la même channe unique de sources de courant à transistors.De plus, une résistance de dérivation (constituée du merde matériau de résistance) incorporée aux bornes de celle de bits de poids faible du convertisseur numérique/analogique à faible résolution rend possible de le connecter en série directement à son échelle de référence de bits de poids fort, fournissant ainsi un appariement par nature des tensions de référence des deux échelles.Finalement, un réseau de résistances de compensation de courant de polarisation est prévu sur le coté entrée des comparateurs analogiques/numériques à faible résolution pour annuler les erreurs de courant de polarisation d'entrée Divers autres buts et avantages de loinvention deviendront clairs à partir de cette description dans les spécifications qui suivent et à partir des nouvelles caractéristiques particulièrement énoncées dans les revendications annexées. Par suite, pour obtenir les buts décrits ci-dessus, cette invention est constituée des caractéristiques illustrées ci-après sur les dessins, totalement décrites dans la description détaillée du mode de réalisation préféré et particulièrement énoncées dans les revendications.Toutefois, ces dessins et la description décrivent seulement certaines manières selon lesquelles l'invention peut être mise en pratique. La figure 1 est un schéma synoptique montrant une configuration caractéristique de un convertisseur analogique/numérique à sous-traitement utilisant un convertisseur analogique/numérique à faible résolution pour réaliser un convertisseur analogique/numérique à résolution plus élevée. La figure 2 est un schéma synoptique montrant une architecture de convertisseur analogique/numérique à soustraitement conformément à la présente invention dans lequel une channe unique de sources de courant à transistors est utilisée pour produire les courants de bits du convertisseur numériquefanalogique de référence, de la tension d'échelle de référence du convertisseur analogique/numérique rapide à faible résolution et de la tension de compensation bipolaire du convertisseur analogique/numérique. La figure 3 montre un schéma synoptique d'un mode de réalisation du dispositif convertisseur analogiquefnumérique de la figure 2, dans lequel le convertisseur analogique/numérique rapide à faible résolution est lui-même mis en oeuvre comme un convertisseur analogique/numérique à sous-traitement parallèle en deux étapes et comporte un convertisseur numérique/analogique interne dont les courants de bit sont également délivrés par la mme channe unique de sources de courant à transistors. La figure 4 montre un schéma synoptique plus détaillé des parties du convertisseur analogiqueinumérique et du convertisseur numérique/analogique du convertisseur analogique/numérique rapide à faible résolution de la figure 3. La figure 5 montre le schéma synoptique de la figure 4, dans lequel un réseau de résistances de compensation de courant de polarisation est prévu sur les cotés entres des comparateurs du convertisseur analogiquefnumériquea Le coeur de cette invention repose sur la nouvelle approche adoptée pour commander les gains des divers composants d'un convertisseur analogique/numérique à soustraitement afin de les amener à sFapparier. Au lieu de forcer chaque gain à s'apparier aux variations de tension dans l'échelle de référence à travers des réseaux de commande en tension, cette invention utilise une channe unique de sources de courant pour commander la totalité des composants du convertisseur analogique/numérique, de sorte que toutes les variations de tension dans le circuit et les changements de gain correspondants sont automatiquement réfléchis uniformément sur tout le circuit entier. En se référant aux dessins, la totalité des composants sont indiqués par trois chiffres numériques et les deux derniers chiffres sont utilisés sur tous les dessins pour indiquer des composante identiques dans les divers modes de réalisation représentés.La figure 2 illustre l'architecture de base de l'invention, dans laquelle le schéma classique de la figure 1 est mis en oeuvre en utilisant une chaîne unique 252 de sources de courant à transistors pour produire les courants de bit destinés au convertisseur numérique/analogique de référence de sortie en courant 250, le courant pour l'échelle de tensions de référence 232 du convertisseur analogique/numérique rapide à faible résolution 230 et le courant de compensation bipolaire pour le système. Le convertisseur analogique/numérique à sous-traitement de la figure 2 comporte un noeud d'entrée 210 auquel un signal de tension analogique provenant d'un amplificateur échantillonneur/bloqueur est appliqué.Le noeud d'entrée 210 est connecté par l'intermédiaire du noeud 221 à un réseau 220 qui comporte deux trajets de signaux alternés régis par un commutateur 228 qui est commandé par un réseau de cadencement et de commande classique représenté par le bloc 260. Le premier trajet est une connexion directe entre le noeud 221 et une première position du commutateur 228 (ou bien encore il peut comporter un amplificateur séparateur à gain unité pour le conditionnement des signaux) ; ; le second trajet entre le noeud 221 et une seconde position du commutateur 228 comporte une résistance de soustraction 224 en série avec l'entrée non inverseuse d'un amplificateur différentiel 226 dont l'entrée inverseuse est connectée à la masse 6 à travers une résistance de compensation bipolaire 222 La sortie du commutateur 228 est connectée au noeuds d'entrée non inverseurs de la chaîne des comparateurs 234 dans le convertisseur analogique/numérique rapide à faible résolution 230.Les noeuds d'entrée inverseurs de cette channe de comparateurs sont connectés de manière classique à une échelle de tensions de référence 232, qui comporte une série de résistances 236 de valeurs égales et de caractéristiques physiques identiques. L'échelle 232 est connectée entre une masse G et une source de courant à transistor dans le convertisseur numérique/analogique de référence de sortie en courant 250. Le nombre de comparateurs 234 et des résistances correspondantes 236 dans le convertisseur analogique/numérique rapide à faible résolution est fonction de la résolution souhaitée, conformément à la relation exponentielle 2m-i décrite cidessus. Ainsi, par exemple, 127 comparateurs sont nécessaires pour une résolution de 7 bits (m = 7 ; 27-i = 127). Le convertisseur analogique/numérique rapide à faible résolution 230 est couplé au réseau de cadencement et de commande 260 et envoie sa sortie numérique vers un réseau de logique classique 240 à travers un bus unidirectionnel 214. Ce réseau de logique, à son tour, délivre une sortie globale du convertisseur analogiquefnumerique à travers le bus unidirectionnel 215 et une sortie de contre-réaction à travers le bus unidirectionnel 216 qui envoie la sortie du convertisseur analogique/numérique rapide à faible résolution vers le convertisseur numérique/analogique de référence de sortie en courant 250.Ce convertisseur numérique/analogique est. constitué d'une channe classique 254 de commutateurs 253 qui délivrent des courants binairement pondérés pour une conversion numérique/analogique du signal numérique reçu depuis le réseau logique 240. La sortie provenant du convertisseur numérique/analogique de référence est connectée au noeud 225 entre la résistance de soustraction 224 et l'amplificateur différentiel 226 dans le second trajet du réseau 220.La totalité des courants destinés au convertisseur analogique/numérique comportant le courant de compensation bipolaire IOFF pour l'amplificateur différentiel 226, sont obtenus à partir de la chaîne unique 252 de transistors bipolaires du type n-p-n 251, dont les noeuds de base sont tous connectés à et commandés par le mBme circuit d'asservissement 270, assurant ainsi une intensité du courant proportionnelle à travers chaque transistor.Dans le mode de réalisation représenté sur les figures, le circuit d'asservissement 270 comporte une référence de tension 272, un amplificateur opérationnel 274, une résistance de proportionnalité de courant 276 et un transistor d'établissement 275. En utilisant une technique bien connue, grâce à la connexion du collecteur du transistor d'établissement 278 à l'entrée non inverseuse de l'amplificateur 274, le courant à travers le transistor est rendu égal au rapport de la tension de référence a la résistance de proportionnalité. En fonctionnement, pendant la première passe de la conversion à deux étapes, le signal d'entrée de tension analogique reçu au noeud 210 est transmis vers le noeud d'entrée non inverseur de chaque comparateur 234 dans le convertisseur analogique/numérique rapide à faible résolution 230 à travers le commutateur 228, qui est positionné de manière appropriée par le réseau de cadencement et de commande 260. Au mgme moment, les tensions de référence au noeud inverseur de chaque comparateur sont établies par le courant constant d'échelle de référence IREF tiré à partir d'un des transistors 251 dans la chaîne des sources de courant 252 et s'écoulant à travers la chaîne de référence 232 des résistances égales 236. Les signaux numériques produits par la channe des comparateurs pendant cette première passe de conversion rapide sont mémorisés et codés conformément au dispositif classique (non représenté sur les figures) et la sortie codée obtenue constitue les bits de poids fort de la sortie globale à résolution élevée, qui est traitée et conservée par le réseau logique 240. Cette sortie numérique à faible résolution est ensuite envoyée vers le convertisseur numérique/analogique de référence 250 où elle est reconvertie en un signal analogique en sommant les courants à partir des sources de courant 251 dans la channe 252 conformément à l'état des commutateurs 253.Le courant total à travers la totalité de ces commutateurs, IDAC, s'écoule à partir d noeud 225 et à travers la résistance de soustraction 224, produisant ainsi une chute de tension au noeud 225 correspondant à la valeur analogique des bits de poids fort obtenus à partir de la première passe à travers le convertisseur numérique/analogique rapide à faible résolution. Le résultat global est que la tension au noeud 225 représente la différence analogique entre la tension d'entrée bloquée au noeud 210 et la sortie provenant du convertisseur numérique/analogique de référence 250.Le courant de référence de compensation bipolaire IOFF provenant de l'amplificateur différentiel 226 et IREF sont produits similairement par les transistors 251 dans la chaîne 252 Cette différence, ou erreur, mesurée au noeud 225 est amplifiée par l'amplificateur différentiel 226 et envoyée de nouveau pour une seconde passe au convertisseur analogique/numérique rapide à faible résolution 230 à travers le commutateur 228, qui à ce moment est positionné par le réseau de cadencement et de commande 260 pour recevoir la sortie de l'amplificateur.Il est a noter que l'amplification de l'erreur produite au noeud 225 n'est pas nécessaire pour mettre en pratique cette invention, tant que les réglages appropriés sont etablis aux tensions de référence dans le convertisseur analogique/numérique rapide de faible résolution. Pendant la seconde passe du fonctionnement, le signal d'erreur est appliqué au convertisseur analogique/numérique rapide a faible résolution 230 et est converti en une sortie numérique qui correspond aux bits de poids faible de ia sortie à haute résolution globale du dispositif. Ce signal numérique est envoyé vers le réseau logique 240 où il est combiné avec les bits de poids fort provenant de la première passe pour produire une sortie à haute résolution produite au niveau du bus unidirectionnel 215.Ainsi, une sortie numérique de résolution à 2 n bits peut être produite avec cette architecture de convertisseur analogiquefnumbrique à soustraitement en utilisant un convertisseur analogique/numérique rapide de résolution de n bits en combinaison avec un convertisseur numérique/analogique de référence de n bits.Ainsi que les spécialistes de la technique pourront facilement le voir à partir du schéma de la figure 2, tout changement dans la température ou autre état qui sinon modifierait les courants à travers la chaîne 252 des transistors des sources de courant 251 affecteront nécessairement uniformément le courant d'échelle de référence IREF, le courant du convertisseur numérique/analogique de référence I et le courant de compensation bipolaire IOFF (il est à noter que ces courants peuvent tous être désignés comme courants de référence du fait qu'ils déterminent les tensions de référence correspondantes).Par suite, les fluctuations correspondantes des tensions s'alignent automatiquement et produisent un appariement continu des gains entre les éléments du convertisseur analogique/numérique global. Cette nouvelle caractéristique de conception produit un appariement des gains par nature sur tous les composants sans utiliser de circuits de commande de tension supplémentaires. Ainsi que décrit ci-dessus et comme cela est apparent à partir des schémas de la figure 2, la totalité des résistances 236 dans l'échelle de référence 232 sont de valeur égale et sont fabriquées à partir du même matériau, ce qui est particulièrement approprié pour une construction monolithique. Du fait que l'échelle de référence 232 est constituée de 2m-1 résistances pour une résolution de m bits dans le convertisseur analogique/numérique rapide à faible résolution, le nombre de résistances (et les comparateurs correspondant=) nécessaire tend à être très important. Par exemple, un convertisseur analogique/numérique rapide à résolution de 6 bits nécessite 63 résistances.De plus, ce nombre est habituellement accru par les exigences pour une correction d'erreur numérique supplémentaire, qui nécessite un certain degré de redondance dans le niveau de résolution du convertisseur analogique/numérique rapide à faible résolution. Par exemple, deux conversions à 7 bits sont caractéristiquement tout d'abord produites et ensuite combinées pour produire un niveau à 13 bits ou 12 bits de résolution. Il résulte de ce grand nombre de résistances requis pour la conversion rapide, que la tension d'incrément disponible pour chaque étage d'échelle de référence, à l'intérieur des contraintes des tensions d'alimentation positive et négative normalement utilises dans ce type de dispositif, devient inacceptablement petite pour une résolution élevée rapide.De plus, le nombre important correspondant de comparateurs résulte en une consommation de puissance élevée, un cout de fabrication élevé et un rendement faible. Afin de surmonter ces problèmes, un second mode de réalisation de cette invention, représenté à la figure 3, illustre un convertisseur analogique/numérique à sous-traitement en deux étapes où la rapidité de la résolution faible elle m?me met en oeuvre une conception à sous-traitement en deux étapes avec l'architecture de polarisation décrite cidessus. De plus, une résistance de dérivation est prévue qui permet l'utilisation du même matériau de résistance pour les deux échelles de référence correspondant aux bits de poids fort et aux bits de poids faible de la conversion à faible résolution. En se référant à la figure 3, le convertisseur analogique/numérique rapide à faible résolution 330 comprend une partie de poids fort, correspondant au segment 332 de l'échelle de référence de tension, une partie de poids faible correspondant au segment 333 dans l'échelle. Les deux segments sont réalisés à partir de la mgme conception classique que décrite à la figure 2 et comportent une chaîne de comparateurs 334 connectée à l'échelle de référence et à la source de signal dans le réseau 320, qui est équivalent au réseau 220 décrit cidessus. De plus, une résistance de soustraction du convertisseur analogique/numérique à faible résolution 338, construite avec le même matériau utilisé pour la résistance 336 dans l'échelle de référence, est prévue entre la sortie du réseau 320 au noeud 329 et l'entrée vers la chaîne des comparateurs au noeud 339.La sortie des comparateurs utilisée pour la conversion rapide des bits de poids fort est connectée à un codeur parallèle 335 et à un convertisseur numérique/analogique interne 337, qui est réalisé avec les mimes circuits de commutateurs classiques utilisés dans le convertisseur numérique/analogique de référence de sortie en courant 350. Chaque courant de bit IBIT dans le convertisseur numérique/analogique rapide 337 est prévu par la même architecture de polarisation utilisée pour le dispositif entier, ainsi qu'illustré par la chaîne 354 des sources de courant à transistors 351, qui est commandée par le m?me dispositif de circuit d'asservissement 370 commandant la totalité des sources de courant du dispositif.La partie de bits de poids faible du convertisseur analogique/numérique rapide à faible résolution 330, correspondant au segment 333 de l'échelle de référence de tension, est réalisée avec une résistance de dérivation 331 afin de produire une résistance équivalente pour le segment 333 égale à celle de chaque étage dans le segment de bits de poids fort 332. Par suite, la valeur de résistance 331 est établie, d'une manière évidente pour les spécialistes de la technique, par le nombre d'étages dans l'échelle de référence de la partie de bits de poids faible du convertisseur analogique/numérique rapide. ta résistance 331 est de nouveau réalisée avec le mme matériau utilisé pour la résistance de soustraction 338 et pour la totalité des résistances 334.Un courant de référence unique IREF s'écoule à travers l'échelle entière et est produit par la meme chaîne 352 de sources de courant à transistors 351 utilisée dans le premier mode de réalisation de l'invention. ainsi une seule chaîne (352 plus 354) de sources de courant à transistors 351 est utilisée pour produire des courants de bit pour le convertisseur numérique/analogique interne 337, les courants de bit pour le convertisseur numérique/analogique de référence 350, la tension pour l'échelle de référence (332 plus 333) du convertisseur analogique/numérique rapide à faible résolution 330 et le courant de compensation bipolaire pour le système. En fonctionnement, le dispositif de la figure 3 fonctionne de la meme manière que celui de la figure 2, avec la caractéristique supplémentaire que chaque passe de sous-traitement est constituée d'une procédure de soustraitement parallèle en deux étapes La tension d'entrée analogique au noeud 310 est appliquée au noeud 329 à travers un commutateur 328 qui est positionné de manière correcte par le réseau de cadencement et de commande 360 et ensuite au noeud 339 à travers la résistance de soustraction 338.Ce signal est envoyé vers le noeud d'entrée non inverseur de chaque comparateur 334 dans le convertisseur analogique/numérique rapide à faible résolution 330. Au m?me moment, les tensions de référence au noeud inverseur de chaque comparateur sont établies par le courant constant IREF tiré depuis une des sources de courant dans la chaîne 352 et circulant à travers l'échelle de référence constituée des segments 332 et 333.Pendant la première étape interne de la première passe à travers le convertisseur analogique/numérique rapide à faible résolution, les signaux numériques correspondant aux bits de poids fort sont produits par la chaîne de comparateurs connectée au segment 32 de l'échelle de référence et sont mémorisés et codés dans le réseau 335. Au mime moment, cette sortie numérique est envoyée vers le convertisseur numérique/analogique interne 337 pour reconversion en un signal analogique qui est soustrait à partir du signal d'entrée au noeud 29, produisant ainsi automatiquement au noeud 339 un signal résiduel analogique interne ou erreur, appliqué à la chaîne de comparateurs connectée au segment 333 de l'échelle de référence, où il est soumis à une seconde étape de conversion interne rapide. La sortie numérique de la seconde étape, correspondant aux bits de poids faible de la première passe, est combinée dans le réseau 335 avec les bits de poids fort produits pendant la première étape et envoyée à travers un bus unidirectionnel 314 vers le réseau logique 340. Comme dans le mode de réalisation décrit à la figure 2, cette sortie numérique de première passe, qui constitue les bits de poids fort de la sortie globale à haute résolution, est mémorisée dans la logique du système et renvoyée à travers le bus unidirectionnel 316 vers le convertisseur numérique/analogique de référence 350, od elle est reconvertie en un signal analogique par une série de commutateurs de passage de courant 353. Le courant total à travers ces commutateurs IDAC circule à partir du noeud 325 et à travers une résistance de soustraction 324, produisant ainsi une chute de tension au noeud 325 correspondant à la valeur analogique des bits de poids fort de la première passe. Le résultat global est de nouveau que la tension 325 représente la différence analogique entre la tension d'entrée bloquée au noeud 310 et la sortie en provenance du convertisseur numXrique/analogique de référence 350. Comme dans le premier mode de réalisation de la figure 2, le courant de compensation bipolaire IOFF et le courant d'échelle de référence IREF sont produits similairement par les transistors dans la channe 352 des transistors 351. L'erreur produite au noeud 325 est soit amplifiée par l'amplificateur différentiel 326, qui est mis à la masse a travers la résistance de compensation bipolaire 322 à son noeud inverseur, soit est directement envoyée de nouveau vers le convertisseur analogique/numérique rapide à faible résolution 330 à travers le commutateur 28, qui à ce moment est positionné pour connecter la sortie de l'amplificateur par l'intermédiaire du réseau de cadencement et de commande 360.Pendant cette seconde passe à travers le convertisseur analogiquefnumerique rapide à faible résolution, le signal d'erreur est tout d'abord converti par l'intermédiaire du segment de bits de poids fort 332 et ensuite par l'intermédiaire du segment de bits de poids faible 333 comme détaillé dans la première passe. La sortie obtenue à partir du codeur rapide 335, qui constitue les bits de poids faible de la sortie globale de résolution élevée du dispositif, est envoyée vers le roseau logique 340 où elle est combinée avec les bits de poids fort provenant de la première passe pour produire une sortie à haute résolution produite au niveau du bus unidirectionnel 315. De nouveau, du fait de l'architecture spéciale utilisée pour produire la totalité des courants dans le dispositif, tout changement dans la température ou autre condition qui devrait affecter les courants à travers les chaînes 352 et 354 des transistors de source de courant 351 devront nécessairement modifier de manière égale le courant d'échelle de référence IREF, les courants IBIT du convertisseur numérique/analogique interne rapide, le courant du convertisseur numérique/analogique de référence I et le courant de compensation bipolaire IOFF (tous référencés comme courant de référence). Par suite, les fluctuations de tension correspondantes s'alignent automatiquement et produisent un appariement des gains en continu entre les éléments du convertisseur analogique/numérique entier. Ainsi, comme dans le cas du premier mode de réalisation représenté à la figure 2, une sortie numérique de résolution à 2n bits peut être produite avec cette architecture de convertisseur analogique/numérique à soustraitement en utilisant un convertisseur analogique/ numérique parallèle rapide à résolution de n bits. Ru lieu d'avoir besoin des 2n-1 comparateurs et éléments de tension de référence, on obtient cependant le mEme niveau de résolution élevée avec beaucoup moins d'éléments du fait de la mise en oeuvre des deux étapes pour le convertisseur analogique/numérique rapide a faible résolution illustré à la figure .En supposant, par exemple, qu'un convertisseur analogique/numérique à sous-traitement de 12 bits est souhaité et qu'une certaine redondance de la résolution est requise pour la correction d'erreur, on devra implanter 127 comparateurs, conformément au mode de réalisation de la figure 2 ou 22 comparateurs conformément au dispositif rapide de résolution faible à deux étapes de la figure 3. Dans ce dernier cas, ainsi que représenté en détail à la figure 4, un convertisseur analogique/numérique rapide à faible résolution de 7 bits est construit avec une partie de bits de poids fort de 3 bits et une partie de bits de poids faible de 4 bits, qui est constitué de 7 (23-1) et 15 (24-1) étages de tension de référence, respectivement, pour un total de 22. La figure 4 illustre également une manière pour mettre en oeuvre les circuits de commutation du convertisseur numérique/analogique 337. La figure 5 montre un réseau de résistances de compensation de courant de polarisation d'entrée qui constitue un raffinement supplémentaire à l'architecture représentée à la figure 4. En fait, la différence dans les impédances entre les entrées inverseuse et non inverseuse de chaque comparateur 334 produit une erreur de courant de polarisation qui augmente avec le nombre de comparateurs dans le dispositif.Afin de corriger ce déséquilibre, un réseau de résistances identique à celui dans l'échelle de résistances de référence de tension est prévu, de sorte que l'impédance aux deux entrées de chaque comparateur est exactement la me5me et les erreurs de courant de polarisation d'entrée sont annulée. Il va de soi quen utilisant le m?me matériau pour les deux jeux de résistances, l'annulation de l'erreur est maintenue avec les changements de température et autres. On comprendra que de nombreuses conceptions de circuit détaillé équivalentes sont possibles à l'intérieur de la portée de la présente invention, avec des modifications correspondantes pour traiter les niveaux de courant et les exigences d'appariement des paramètres pour un fonctionnement correct du circuit. L'architecture des circuits électroniques décrits ici est appropriée pour la fabrication monolithique et peut être monte dans sa totalité en utilisant des composants actuellement disponibles.Par ailleurs, les spécialistes de la technique pourront facilement concevoir des circuits pour mettre en pratique l'invention avec des composants en variante, tels que des transistors à effet de champ et des transistors à effet de champ à semi-conducteurs à oxyde métallique ou tout dispositif équivalent tels que des transistors généralement appelés semi-conducteurs à oxyde metallique dans l'industrie. Ainsi, diverses modifications dans les détails, étapes et matériaux qui ont été décrits peuvent autre réalisées par les spécialistes de la technique à l'intérieur des principes et de la portée de l'invention ici illustrée et définie dans les revendications annexées. Bien que la présente invention a été représentée et décrite ici en ce qu'elle est considérée être le mode de réalisation le plus pratique et préféré, on reconnaîtra que des modifications peuvent entre apportées à celle-ci à l'intérieur de la portée de l'invention, qui n'est par suite pas limitée aux détails décrits ici mais doit être conformément à la portée totale des revendications embrasser l'une quelconque et la totalité des procédés et dispositifs équivalents. REVENDICATIONS 1. Convertisseur analogique/numérique à haute résolution à sous-traitement, caractérisé en ce qu'il comprend (a) un convertisseur analogique/numérique rapide à faible résolution pour soumettre tout d'abord un signal d'entrée analogique et ensuite un signal d'erreur analogique à conversion en premier et second signaux correspondant numériques à faible résolution, ledit convertisseur analogique/numérique à faible résolution comprenant une échelle de tensions de référence constituée d'une chaîne de résistances en série ;; (b) un convertisseur numérique/analogique de référence de sortie en courant d'une résolution égale a celle dudit convertisseur analogiquefnumerique à faible résolution pour reconvertir ledit premier signal numérique a faible résolution en un signal de contre-réaction analogique correspondant (c) un moyen de mesure d'erreur pour mesurer la différence entre ledit signal de contre-réaction analogique et ledit signal d'entrée analogique pour déterminer ledit signal d'erreur analogique ;; (d) un réseau logique pour combiner lesdits premier et second signaux numériques à faible résolution en un signal numérique a haute résolution et (e) un moyen de cadencement et de commande pour produire séquentiellement ledit premier signal numérique à faible résolution, ledit signal de contre-réaction analogique, ledit signal d'erreur analogique, ledit second signal numérique à faible résolution et ledit signal numérique à haute résolution dans lequel une chaîne unique de sources de courant commandée par le m?me circuit d'asservissement est utilisée pour produire au moins deux courants de réf érence 2.Convertisseur analogique/numérique selon la revendication 1, caractérisé en ce que la résistance de soustraction dans ledit moyen de mesure d'erreur, les résistances dans ladite échelle de tensions de référence à faible résolution, la résistance de proportionnalité de courant dans ledit circuit d'asservissement et la résistance de compensation bipolaire sont toutes réalisées avec le mme matériau. ta Convertisseur analogique/numérique selon la revendication 2, caractérisé en ce que la totalité des résistances dans ladite échelle de tensions de référence ont pratiquement la même valeur. 4. Convertisseur analogique/numérique selon la revendication 3, caractérisé en ce que ladite chaîne unique de sources de courant est constituée de jonctions de transistors bipolaires commandées par le même circuit d' asservissement. 5. Convertisseur analogique/numérique selon l'une quelconque des revendications 1 à 4, caractérisé en ce que ledit convertisseur analogique/numérique rapide à faible résolution est constitué d'un convertisseur analogique/numérique à sous-traitement parallèle en deux étapes comprenant :: (f) un convertisseur analogique/numérique rapide de bits de poids fort pour produire un signal numérique correspondant aux bits de poids fort de, tout d'abord, ledit signal d'entrée analogique et, ensuite, ledit signal d'erreur analogique, ledit convertisseur analogique/numérique rapide de bits de poids fort comprenant une échelle de références de tension de bits de poids fort constituée de résistances connectées en série ;; (g) un convertisseur numérique/analogique interne d'une résolution égale à celle dudit convertisseur analogique/numérique rapide de bits de poids fort pour reconvertir la sortie numérique de celui-ci en un signal de contre-réaction analogique correspondant (h) une résistance de soustraction dans ledit convertisseur analogique/numérique rapide a faible résolution pour mesurer la différence analogique entre l'entrée vers ledit convertisseur analogique/numérique rapide de bits de poids fort et le signal de contreréaction analogique produit par ledit convertisseur numérique/analogique interne (i) un convertisseur analogique/numérique parallèle de bits de poids faible pour produire un signal numérique correspondant aux bits de poids faible de, tout d'abord, ledit signal d'entrée analogique et, ensuite, ledit signal d'erreur analogique, ledit convertisseur analogique/numérique rapide de bits de poids fort comprenant une échelle de rEf6rences de tension de bits de poids fort connectée en série a ladite échelle de références de tension de bits de poids fort et constituée d'une résistance de dérivation connectée en parallèle à une chaîne de résistances en série et (j) un réseau logique pour combiner lesdits signaux numériques correspondant aux bits de poids fort et aux bits de poids faible de tout d'abord ledit signal dentée analogique et ensuite ledit signal d'erreur analogique pour produire la sortie dudit convertisseur analogique/numérique rapide à faible résolution ;; dans lequel ladite chaîne unique de sources de courant est également utilisée pour produire les courants de bit pour ledit convertisseur numérique/analogique interne. 6. Convertisseur analogique/numérique selon la revendication 5, caractérisé en ce que les résistances de soustraction dans ledit moyen de mesure d'erreur et dans ledit convertisseur analogique/numérique rapide à faible résolution, les résistances dans ledit convertisseur numérique/analogique de référence, les résistances dans ladite échelle de références de tension de bits de poids fort, les résistances dans ladite échelle de réfrences de tension de bits de poids faible et la résistance de compensation bipolaire sont toutes construites avec le me-me matériau. 7. Convertisseur analogique/numérique selon la revendication 6, caractérisé en ce que chaque résistance dans lesdites chaînes des résistances série dans les échelles de tensions de référence de bits de poids fort et de bits de poids faible ont pratiquement la même valeur. 8. Convertisseur analogique/numérique selon la revendication 7, caractérisé en ce que la valeur équivalente de ladite échelle de références de tension de bits de poids faible est connectée en série à l'échelle de références de tension de bits de poids fort est égale à la valeur de chaque résistance connectée en série dans ladite échelle de références de tension de bits de poids fort. 9. Convertisseur analogique/numérique selon la revendication 8, caractérisé en ce que ledit convertisseur analogique/numérique rapide de poids fort est constitué d'un convertisseur rapide à 3 bits et ledit convertisseur analogique/numérique rapide de bits de poids faible est constitué d'un convertisseur rapide à 4 bits et dans lequel leurs sorties numériques sont combinées pour produire une sortie à faible résolution à 7 bits. 10. Convertisseur analogique/numérique selon la revendication 9, caractérisé en ce qu'il comprend de plus : (k) un réseau de compensation de courants de polarisation dans ledit convertisseur analogique/numérique rapide à faible résolution constitué d'une channe de résistances série identique à celle dans lesdites chaînes des résistances série dans lesdites échelles de tensions de référence de bits de poids fort et de bits de poids faible et connecté à la chaîne de comparateurs dans ledit convertisseur analogique/numérique rapide à faible résolution de sorte que l'impédance aux deux entrées de chaque comparateur est exactement la m?me afin d'annuler les erreurs de courant de polarisation d'entrée. 11. Convertisseur analogique/numérique selon la revendication 10, caractérisé en ce que la totalité des résistances dans ledit réseau de compensation de courants de polarisation et la totalité des résistances dans lesdites chaînes de résistances série dans lesdites échelles de tensions de référence de bits de poids fort et de bits de poids faible sont pratiquement égales et réalisées avec le mUme matériau. 12. Convertisseur analogique/numérique selon la revendication 11, caractérisé en ce que ladite chaîne unique de sources de courant est constituée de jonctions de transistors bipolaires commandées par le mSme circuit d' asservissement. 13. Convertisseur analogiquefnumeriqlle selon la revendication 11, caractérise en ce que ladite chaîne unique de sources de courant est constituée de transistors à effet de champ à jonctions qui sont commandés par le m?me circuit d'asservissement. 14. Convertisseur analogique/numérique selon la revendication 11, caractérisé en ce que ladite chaîne unique de sources de courant est constituée de transistors à effet de champ à semi-conducteurs à oxyde métallique commandés par le meme circuit d'asservissement. 15. Convertisseur analogique/numérique selon la revendication 11, caractérisé en ce que ladite chaîne unique de sources de courant est constituée de transistors semi-conducteurs à oxyde métallique commandés par le même circuit d'asservissement. 16. Convertisseur analogique/numérique selon l'une quelconque des revendications 11 à 15, caractérisé en ce que lesdits au moins deux courants de référence comprennent le courant à travers ladite échelle de références de tension du convertisseur analogiquefnumérique rapide à faible résolution et les courants de bit pour ledit convertisseur numérique/analogique de référence. 17. Convertisseur analogique/numérique selon la revendication 16, caractérisé en ce que lesdits au moins deux courants de référence comprennent de plus les courants de bit pour ledit convertisseur numérique/analogique interne et le courant de compensation bipolaire pour le circuit. 18. Procédé pour convertir un signal analogique en un signal numérique à haute résolution en utilisant le convertisseur analogique/numérique défini dans l'une quelconque des revendications 1 à 17, caractérisé par les tapes suivantes : (a) passer un signal d'entrée analogique à travers un convertisseur analogique/numérique rapide a faible résolution pour conversion en un premier signal numérique à faible résolution correspondant aux bits de poids fort dudit signal numérique à haute résolution, dans lequel ledit convertisseur analogique/numérique à faible résolution comprend une échelle de références de tension constituée d'une chaîne de résistances série (b) passer ledit premier signal numérique à faible résolution à travers un convertisseur numerique/analogique de référence de sortie en courant d'une résolution égale à celle dudit convertisseur analogiquefnumerique à faible résolution pour reconvertir ledit premier signal numérique à faible résolution en un signal de contre-réaction analogique correspondant ;; (c) mesurer la différence entre ledit signal de contreréaction analogique et ledit signal d'entrée analogique pour déterminer un signal d'erreur analogique (d) passer ledit signal d'erreur analogique à travers ledit convertisseur analogique/numérique rapide à faible résolution pour conversion en un second signal numérique à faible résolution correspondant aux bits de poids faible dudit signal numérique à haute résolution ; (e) combiner lesdits premier et second signaux numériques à faible résolution en ledit signal numérique à haute résolution et (f) alimenter une seule chaîne de sources de courant pour produire au moins deux des courants dans l'ensemble comprenant : le courant à travers l'échelle de références de tension du convertisseur analogique/numérique rapide à faible résolution, les courants de bit pour ledit convertisseur numérique/analogique de référence et le courant de compensation bipolaire pour le circuit 19.Procédé selon la revendication 18, caractérisé en ce que chaque passage à travers ledit convertisseur analogique/numérique rapide à faible résolution pour traiter un signal analogique correspondant tout d'abord audit signal d'entrée analogique et ensuite audit signal d'erreur analogique, est constitué dune conversion analogiquefnumbrique à sous-traitement parallèle en deux étapes comprenant les étapes supplémentaires suivantes :: (g) passer ledit signal analogique vers ledit convertisseur analogique/numérique rapide à faible résolution à travers un convertisseur analogique/numérique rapide de bits de poids fort pour produire un premier signal numérique correspondant aux bits de poids fort dudit signal analogique ;; (h) passer ledit premier signal numérique correspondant aux bits de poids fort dudit signal analogique par l'intermédiaire d'un convertisseur numérique/analogique interne de sortie en courant d'une résolution égale à celle dudit convertisseur analogique/numérique rapide de bits de poids fort pour reconvertir ledit premier signal numérique à partir de celui-ci en un signal de contre-réaction interne analogique correspondant (i) produire un signal résiduel analogique interne mesuré par la différence entre ledit signal analogique audit convertisseur analogique/numérique rapide de poids fort et ledit signal de contre-rEaction interne analogique produit par ledit convertisseur numérique/analogiqe interne (j) passer ledit signal résiduel analogique interne par l'intermédiaire d'un convertisseur analogique/numérique rapide de bits de poids faible pour produire un second signal numérique correspondant aux bits de poids faible dudit signal analogique et (k) alimenter des sources de courant supplémentaires dans ladite chaîne unique de sources de courant pour produire également les courants de bit pour ledit convertisseur numérique/analogique interne.