Brevet FR2683060A1 — publié le 19930430

i CIRCUIT DE COMMANDE DE SORTIE DE DONNEE La présente invention se rapporte à des dispositifs de mémoire à semiconducteur ayant un code de correction d'erreurs (ECC), et plus particulièrement à un circuit de commande de sortie de donnée. Récemment, une demande accrue s'est manifestée pour des dispositifs de mémoire à semi-conducteur qui soient capables d'avoir un degré d'intégration élevé et une grande capacité de mémorisation A mesure que les dispositifs de mémoire à semi-conducteur sont intégrés de manière croissante pour obtenir une capacité de mémorisation plus grande, le nombre des défauts dans les cellules de mémoire augmentent de façon correspondante pour contribuer à un rendement faible dans la production de ces dispositifs de mémoire à semi-conducteur Afin de traiter les problèmes de défauts et de rendement faible, un dispositif de mémoire à semi-conducteur utilisant un code de correction d'erreurs (appelé dans la suite ECC) à récemment été proposé pour corriger les erreurs se produisant comme résultat de cellules mémoire défectueuses Un code de correction d'erreurs est un code redondant structuré de façon systématique, capable de corriger un bit erroné lorsqu'une erreur se produit dans les bits constituant le code d'un bloc Dans un dispositif de mémoire à semi-conducteur avec un circuit de code de correction d'erreurs, une intégration élevée de la puce doit être conservée de façon identique pendant la formation de la puce; et les caractéristiques de la puce, comme des fonctionnements à vitesse élevée, la suppression de la dissipation de courant et analogues, doivent être identiques dans un dispositif de mémoire à semi-conducteur sans le circuit ECC Le fonctionnement à vitesse élevée et la dissipation de courant de la puce sont principalement déterminés par un circuit de commande de sortie de donnée Par conséquent, la structure du circuit de commande de sortie de donnée peut exercer une influence importante sur les caractéristiques de la puce. Lorsqu'une puce est mise en oeuvre, un courant de fonctionnement produit dans la puce augmente lors des transitions entre l'information entrée et l'information sortie, c'est-à-dire, pendant une opération d'excursion de la donnée pour fournir une valeur importante du courant de mise en oeuvre aux bornes de sortie Une augmentation du courant de fonctionnement due à des variations indésirables au droit des bornes d'entrée/sortie est nuisible à l'efficacité de la puce La puce peut être sujette à un dysfonctionnement De plus, le problème est plus aigu si la puce est hautement intégrée, spécialement dans le cas de dispositifs de mémoire à octets ayant une pluralité de bornes d'entrée/sortie (I/O) (x 8, x 16, etc) De plus, la détérioration du temps d'accès est propagée inévitablement dans la puce avec l'état normal et l'état anormal corrigé par le circuit ECC, ou dans des cellules de mémoire avec des états normal et anormal d'une puce individuelle dus à des variations indésirables au droit des bornes d'entrée/sortie, ce dont il résulte un rendement faible. C'est par conséquent un objectif de la présente invention que de proposer un dispositif de mémoire à semi-conducteur amélioré. C'est un autre objectif que de proposer un dispositif de mémoire à semiconducteur avec un circuit de code de correction d'erreurs capable de supprimer des variations incrémentielles du courant de fonctionnement d'une puce tout en permettant un accès aux données à grande vitesse. C'est encore un autre objectif de la présente invention que de proposer un dispositif de mémoire à semi-conducteur avec un circuit de code de correction d'erreurs capable d'améliorer le rendement d'une puce. Selon l'un de ses aspects la présente invention propose un dispositif de mémoire à semi-conducteur avec un circuit de code de correction d'erreurs pour détecter et corriger les états anormaux d'une cellule de mémoire Le dispositif de mémoire à semi-conducteur avec un circuit de code de correction d'erreurs comprend un détecteur de signal d'entrée recevant un signal d'entrée externe transitant par une porte de puissance par l'intermédiaire d'une porte de puissance en entrée pour détecter un signal de transition, une unité de commande recevant le signal de sortie du détecteur de signal d'entrée et sélectionnant une porte de puissance en sortie de donnée pour délivrer un signal de commande, et une unité de commande de sortie de donnée recevant le signal de sortie de l'unité de commande pour produire un signal d'attaque pour attaquer la porte de puissance en sortie de donnée Le fonctionnement lors des transitions de la porte de puissance en sortie de donnée est effectué en fonction du signal de sortie de l'unité de commande de sortie de donnée De plus, le détecteur de signal d'entrée, l'unité de commande et l'unité de commande de sortie de donnée produisent un signal pour commander la porte de puissance en sortie de donnée. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre, à titre d'exemple en se référant aux dessins annexés, dans lesquels: la figure 1 est un schéma de circuit d'un circuit de commande de sortie de donnée classique avec des circuit de code de correction d'erreurs; la figure 2 est un chronogramme représentant le fonctionnement du circuit de commande de sortie de donnée classique de la figure 1; la figure 3 est un schéma fonctionnel représentant des signaux de commande d'un circuit de commande de sortie de donnée selon la présente invention; la figure 4 est un schéma de circuit d'un circuit de commande de sortie de donnée selon la présente invention; les figures 5 A à 5 C sont des schémas de circuit détaillés représentant les blocs du schéma fonctionnel de la figure 3; et, la figure 6 est un chronogramme représentant le fonctionnement du circuit de commande de sortie de donnée de la figure 4. En se référant maintenant aux dessins, la figure 1 est un schéma de circuit d'un circuit de commande de sortie de donnée classique Les blocs A et B ont la même structure et une pluralité de blocs tel que les blocs A et B sont inclus dans une puce Des blocs 40 A et 40 B sont des portes de puissance en sortie de donnée et reçoivent des signaux de sortie d'amplificateurs de détection 31 et 33 reliés respectivement aux cellules de mémoire De plus, les portes de puissance en sortie de donnée 40 A et 40 B sont commandées par un signal de validation de sortie donnée OE produit à partir d'un circuit de détection de transition d'adresse (dans la suite appelé circuit ATD) Les signaux de sortie des amplificateurs de détection 31 et 33 sont également délivrés à un circuit ECC Dans le circuit ECC, une opération de décodage est exécutée et les signaux de sortie P$ O et P$i des circuits ECC 35 et 36 sont transmis respectivement aux bornes d'entrée de portes OU-EXCLUSIF 3 et 18. La figure 2 est un chronogramme représentant un fonctionnement du circuit de commande de sortie de donnée de la figure 1. A la figure 1, si une adresse est délivrée et que le signal de validation de sortie OE est fourni, une cellule de mémoire est sélectionnée par l'adresse délivrée; et les amplificateurs de détection 31 et 33 détectent un état de la cellule de mémoire sélectionnée Par exemple, si l'état de la cellule de mémoire sélectionnée est " 1 " logique, la sortie de l'amplificateur de détection 31 peut être " 1 " logique, c'est-à-dire l'état logique "haut", et si l'état de la cellule de mémoire sélectionnée est "haut" logique, la sortie de l'amplificateur 31 peut être " O " logique, c'est- à-dire l'état logique "bas" Dans ce cas, l'état de sortie de l'amplificateur de détection peut être différent de celui de la cellule de mémoire par réglage du niveau logique De plus, les niveaux logiques "haut" et "bas" sont habituellement, respectivement, la représentation d'un niveau de tension de courant Vcc et d'un niveau de tension de masse la Vss Dans le cas du circuit de sortie de donnée avec le circuit ECC tel que représenté à la figure 1, les signaux de sortie S/Ai délivrés par les amplificateur de détection 31 et 33 sont transmis aux circuits ECC 35 et 36 qui sont, respectivement, un générateur de parité et un décodeur de parité Un signal P$i (qui peut être P$ O ou P$ 1) obtenu à partir du circuit ECC 35 ou 36 est délivré à une seule des bornes d'entrée des portes OU-EXCLUSIF 3 et 18 Donc, les sorties des portes OU-EXCLUSIF 3 et 18 sont modifiés en fonction de l'état du signal P$i Par exemple, si la cellule de mémoire et dans un état normal, le signal P$i devient un état logique "bas", et il en résulte que les valeurs de sortie des portes OU-EXCLUSIF 3 et 18 sont égales, respectivement, à celles des amplificateurs de détection 31 et 33 Si la cellule de mémoire est dans un état anormal (par exemple dû à la dissipation de courant), le signal P$i présente un état logique "haut" et les valeurs de sortie des portes OU-EXCLUSIF 3 et 18 sont l'opposé des signaux de sortie S/Ai délivrés par les amplificateurs de détection 31 et 33, pour transmettre par ce moyen les valeurs de sortie des portes OU-EXCLUSIF 3 et 18 à l'extérieur d'une puce par l'intermédiaire des portes de puissance en sortie de donnée 40 A et 40 B De cette façon, les circuits ECC 35 et 36 commandent la détection et la correction des états normal et anormal de la cellule de mémoire Puisque le signal de validation de sortie OE est fixé de manière continue à un état logique "haut", le signal OE valide toujours les portes NON-ET 7 et 22 et les portes NON-OU 8 et 23 des portes de puissance en sortie de donnée 40 A et 40 B, de sorte que le fonctionnement de transition des bornes d'entrée/sortie 32 et 34 est modifié en fonction des signaux délivrés par les amplificateurs de détection 31 et 33. Les signaux P$O, P$ 1 produits par les circuits ECC 35 et 36 sont délivrés avec un certain retard sélectionné, déterminé, respectivement, par une pluralité d'inverseurs 1, 2 et 16, 17 par rapport au signal de sortie S/Ai fourni par les amplificateurs de détection 31 et 33 Dans le même temps, lorsqu'une puce est mise en oeuvre, un courant de fonctionnement est produit dans la puce et il augmente pendant une transition entre la donnée d'entrée et la donnée de sortie, c'est-à- dire pendant une opération d'excursion de la donnée pour fournir une valeur importante de courant de fonctionnement au droit des bornes de sortie 32 et 34 Une augmentation du courant de fonctionnement dû à des variations indésirables aux droit des bornes d'entrée/sortie est nuisible pour l'efficacité de la puce. La puce peut être sujette à un dysfonctionnement De plus, le problème est plus aigu si la puce est hautement intégrée, spécialement dans le cas de dispositifs de mémoire à octets ayant une pluralité de bornes d'entrée/sortie (x 8, x 16, etc) De plus, la détérioration du temps d'accès est propagée inévitablement dans la puce avec l'état normal et l'état anormal corrigé par le circuit ECC, ou dans des cellules de mémoire avec des états normal et anormal d'une puce individuelle dus à des variations indésirables au droit des bornes d'entrée/sortie, ce dont il résulte un rendement faible. En se référant maintenant à la figure 3, une porte de puissance en entrée 50 A reçoit une adresse ou un signal de commande externe produit par le circuit ATD, etc, pour faire transiter par une porte de puissance le signal reçu pour fournir une paire de signaux de sortie complémentaires Ai et Ai Un détecteur 50 B détecte un signal souhaité parmi les signaux de sortie Ai et Ai de la porte de puissance en entrée 50 A Une unité de commande 50 C reçoit un signal de sortie S Pl du détecteur 50 B pour sélectionner une porte de puissance en sortie de donnée pour commander l'unité de commande de sortie de donnée 50 D L'unité de commande de sortie de donnée 50 D reçoit un signal de sortie OPZM de l'unité de commande 50 C pour produire un signal d'attaque OOE pour attaquer une porte de puissance en sortie de donnée. En se référant maintenant à la figure 4, le circuit de commande de sortie de donnée, tel qu'il est prévu par la présente invention a la même structure que celui de la figure 1, excepté que le signal d'attaque OOE produit à partir de l'unité de commande de sortie de donnée 50 D (montré à la figure 5 D), et délivré aux portes de puissance en sortie 90 A et 90 B est différent Bien qu'il ne soit pas montré dans les dessins, le même circuit de code de correction d'erreurs que celui représenté à la figure 1 est également prévu, et les signaux de sortie P$ O et P$ 1 des circuits de code de correction d'erreurs sont délivrés, respectivement, à une borne d'entrée des portes OU-EXCLUSIF 53 et 58 En réponse au signal d'attaque OOE, le fonctionnement du circuit de commande de sortie de donnée de la figure 4 est tout à fait différent de celui de la figure 1, comme on va le décrire ci-dessous en détail. Les figures 5 A à 5 C sont des schémas de circuit représentant en détail, respectivement, le détecteur 50 B, l'unité de commande 50 C et l'unité de commande de sortie de donnée 50 D, de la figure 3. A la figure 5 A, lorsqu'une transition des adresses d'entrée se produit, un signal de détection est produit à partir d'un circuit de transition d'adresse Des inverseurs connectés en série 101 à 105 sont mis en oeuvre en tant que circuit à retard, et des signaux sortie S Pl et S Pi B sont produits comme signaux impulsionnels lorsque la transition d'un signal d'entrée A Pl se produit Une pluralité de circuits ayant la structure montrée à la figure 5 A sont inclus dans une puce. En se référant maintenant à la figure 5 B, des signaux d'entrée SUM 1 et SUM 2 sont produits seulement lorsque le signal de sortie S Pl montré à la figure 5 A est déclenché; et le signaux d'entrée SUM 1 et SUM 2 sont obtenus en combinant les signaux de sortie S Pi, S Pi B avec le circuit de sélection par portes formé par la porte NON-ET 106, la porte NON-OU 107 ayant une entrée connectée à une première entrée de la porte NON-ET 131, l'inverseur 108 connecté entre la sortie de la porte NON-ET 106 et une seconde entrée de la porte NON-ET 131. TABLEAU 1 A Pl 106 107 108 131 132 Haut constant Haut Bas Bas Haut Bas Bas constant Haut Bas Bas Haut Bas Haut vers Bas Haut Haut Haut Bas Haut Bas vers Haut Bas Bas Haut Haut Bas En d'autres termes, comme le montre le tableau 1 ci-dessus, les signaux d'entrée SUM 1 et SUM 2 ne sont pas produits lorsque le signal de sortie S Pl n'est pas déclenché, et à ce moment, ils sont mis à un état logique "haut" L'unité de commande 50 C, montrée la figure 3, possède une première porte NON-ET 131, un premier convertisseur de signal 160 A et un second convertisseur de signal 160 B Le premier convertisseur de signal 160 A a un état logique qui produit un état "Haut" logique seulement lorsque les signaux d'entrée SUM 1 et SUM 2 sont tous dans des états "Haut" logiques Dans le premier convertisseur de signal 160 A, des inverseurs 133 et 135 sont connectés à une deuxième porte NON-ET 136, des condensateurs Cl, C 2 et C 3 et des résistances Rl et R 2 fonctionnent comme un circuit à retard Ici, les condensateurs Cl, C 2 et C 3 peuvent être retirés sans inconvénients Le second convertisseur de signal 160 B comprend une troisième porte NON-ET 140 pour recevoir le signal de sortie du premier convertisseur de signal 160 A et un signal produit par quatre inverseurs connectés en série 141 à 144 à partir du signal de sortie du premier convertisseur de signal 160 A, et un inverseur 145 pour recevoir le signal de sortie de la troisième porte NON-ET 140 pour fournir par ce moyen un signal donné OPZM. A la figure 5 C, l'unité de commande de sortie de donnée 50 D possède une quatrième porte NON-ET 166 pour recevoir le signal de sortie OPZM du second convertisseur de signal 160 B et un signal produit au moyen d'un circuit à retard 170 à partir du signal OPZM, un inverseur 167 pour recevoir un signal de sortie de la quatrième porte NON-ET 166, une cinquième porte NON-ET 168 pour recevoir le signal de sortie de l'inverseur 167 et un signal de validation de sortie OE, et un inverseur 169 pour recevoir le signal de sortie de la cinquième porte NON-ET 168 pour fournir le signal d'attaque OOE Le circuit à retard 170 comporte quatre inverseurs connectés en série 161, 162, 164 et 165 et un condensateur 163 Le signal de validation de sortie OE est produit à partir du circuit ATD et il est toujours mis à l'état "haut" logique De plus, le signal d'attaque OOE commande et attaque la porte de puissance en sortie de donnée Dans la structure ci-dessus, le détecteur 50 B de la figure 5 A produit un état "bas" logique pendant un fonctionnement normal, et l'unité de commande 50 C de la figure 5 B est mise à l'état "haut" logique pendant un fonctionnement normal De plus, l'unité de commande de sortie de donnée 50 D de la figure 5 C produit un état "haut" logique pendant un fonctionnement normal. Les caractéristiques de fonctionnement du circuit de commande de sortie de donnée de la figure 4 structuré sur la base des figures 5 A à 5 C va maintenant être décrit en se référant à la figure 6 Dans ce cas, on notera que, dans un circuit de commande de sortie de donnée, même si la donnée est lue à partir d'une cellule de mémoire et qu'elle atteint une borne d'entrée des portes de puissance en sortie de donnée 90 A et 90 B par l'intermédiaire des amplificateurs de détection 81 et 83, la donnée n'est pas produite à l'extérieur d'une puce jusqu'à ce que le signal de sortie OOE de l'unité de commande de sortie de donnée D de la figure 5 C soit validé. Si un signal d'entrée est appliqué de l'extérieur d'une puce et si une cellule de mémoire est sélectionnée, la donnée de la cellule de mémoire est détectée par les amplificateurs de détection 81 et 83 La sortie de la donnée est modifiée en fonction de l'état de la cellule de mémoire sélectionnée, c'est-à-dire de l'état normal ou anormal. D'abord, dans le cas de la sélection d'une cellule de mémoire dans un état normal, les traitements de sortie de la donnée sont décrit ci-dessous Dans ce cas, les signaux S Pi, OPZM et OOE sont produits par le signal d'entrée externe par l'intermédiaire des circuits montrés aux figures 5 A à 5 C Le signal d'attaque OOE est retardé d'un temps de retard par le circuit à retard 170 montré à la figure 5 C constitué d'un enchaînement de quatre inverseurs successifs Par conséquent, le signal d'attaque OOE est validé à l'instant o la sortie de donnée de cellule de mémoire issue des portes OU-EXCLUSIF 53 et 68, par l'intermédiaire des amplificateurs de détection 81 et 83 et d'un circuit ECC (non montré), est appliquée aux portes de puissance en sortie de donnée 90 A et 90 B Le temps de retard peut être modifié en réglant la capacité du condensateur 163 ou le nombre des inverseurs 161 à 165 montrés à la figure 5 C Puisque la cellule de mémoire est dans un état normal, les valeurs de sortie des portes OU-EXCLUSIF 53 et 68 sont identiques aux sorties des amplificateurs de détection 81 et 83, et elles sont transmises aux portes NON-ET 57 et 72 et aux portes NON-OU 58 et 73 des portes de puissance en sortie de donnée 90 A et B Et ensuite, après la validation du signal p OE, la donnée des bornes d'entrée/sortie 82 et 84 est produite comme montré à la figure 6. Ensuite, dans le cas de la sélection d'une cellule de mémoire dans un état anormal, les traitements de sortie de donnée de la donnée sont décrits ci-dessous Dans ce cas, les signaux S Pi, OPZM et OOE sont également produits par le signal d'entrée externe au moyen des circuits montrés aux figures 5 A à 5 C La donnée de la cellule de mémoire dans l'état anormal traverse le circuit ECC, et la valeur de sortie du circuit ECC est l'opposé de la donnée issue de la il cellule de mémoire dans l'état normal, par conséquent les valeurs de sortie des portes OU- EXCLUSIF 53 et 68 sont l'opposé de la sortie des amplificateurs détecteurs 81 et 83 Et ensuite, après la validation du signal OOE, les valeurs de sortie des portes OU-EXCLUSIF 53 et 68 sont produites en tant que donnée corrigée par l'intermédiaire des portes de puissance en entrée de donnée 90 A et 90 B A la figure 2, la donnée de la borne d'entrée/sortie est modifiée chaque fois que la sortie des portes OU- EXCLUSIF est modifiée Dans le mode de réalisation préféré décrit ci- dessus, cependant, la donnée des bornes d'entrée/sortie A et 90 B est modifiée de manière précise seulement lorsque le signal OOE est changé Par conséquent, la variation inutile pendant le fonctionnement est supprimé, et même si la donnée de la cellule de mémoire est la donnée corrigée fournie par le circuit ECC, le même temps d'accès que pour la donnée normale de la cellule de mémoire est obtenu. Comme décrit ci-dessus, dans un circuit de sortie de donnée, puisqu'une porte de puissance en sortie de donnée n'effectue pas l'opération de transition inutile par le réglage de l'instant de validation des signaux d'attaque de la porte de puissance en sortie de donnée, la dissipation de courant peut être supprimée et la détérioration du temps d'accès aux données peut être empêchée, en améliorant par ce moyen le rendement d'une puce. Bien que l'invention ait été particulièrement montrée et décrite en se référant à des modes de réalisation préférés de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées sans sortir de l'esprit et du domaine de l'invention. REVENDICATIONS 1 Dispositif de mémoire à semi-conducteur comportant un circuit de code de correction d'erreurs pour détecter et corriger des cellules de mémoire défectueuses, caractérisé en ce qu'il comprend: un moyen détecteur de signal ( 50 B) connecté pour recevoir un signal externe transitant par une porte de puissance, pour détecter une transition dudit signal externe transitant par une porte de puissance pour délivrer des signaux détectés (S Pi) représentatifs de la transition dudit signal externe transitant par une porte de puissance; un premier moyen d'unité de commande ( 50 C) connecté pour recevoir lesdits signaux détectés, pour sélectionner les unes d'une pluralité de porte de puissance en sortie pour délivrer un signal de commande (OPZM); et un second moyen d'unité de commande ( 50 D) connecté pour recevoir ledit signal de commande (OPZM), pour fournir un signal d'attaque (OOE) en fonction dudit signal de commande (OPZM) pour attaquer la porte de puissance en sortie sélectionnée. 2 Dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que ladite porte de puissance en sortie sélectionnée produit une donnée après la validation dudit signal d'attaque (OOE) issu dudit second moyen d'unité de commande ( 50 D). 3 Dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que ledit moyen détecteur de signal ( 50 B) comprend: un moyen de retardement ( 101 à 105) pour retarder ledit signal externe (A Pi) transitant par une porte de puissance d'un temps de retard prédéterminé pour délivrer un signal retardé; un moyen de porte NON-ET ( 106) pour combiner logiquement ledit signal externe (A Pi) transitant par une porte de puissance et ledit signal retardé pour fournir un signal intermédiaire (S Pi); un moyen inverseur ( 108) pour inverser ledit signal intermédiaire pour fournir un premier signal détecté; et un moyen de porte NON-OU ( 107) pour combiner logiquement ledit signal externe (A Pi) et ledit signal retardé pour fournir un second signal détecté (S Pi B). 4 Dispositif de mémoire à semi- conducteur selon la revendication 1, caractérisé en ce que ledit premier moyen d'unité de commande ( 50 C) comprend: un moyen de porte NON-ET ( 131) connecté pour recevoir lesdits signaux détectés (SUM 1, SUM 2), pour combiner logiquement lesdits signaux détectés (SUM 1, SUM 2) pour fournir un premier signal intermédiaire; un premier moyen convertisseur ( 160 A) pour fournir un signal déclenché en réponse audit premier signal intermédiaire; et un second moyen convertisseur ( 160 B) pour fournir ledit signal de commande (BPZM). Dispositif de mémoire à semi-conducteur selon la revendication 4, caractérisé en ce que ledit premier moyen convertisseur ( 160 A) comprend: un premier moyen inverseur ( 132) pour inverser ledit premier signal intermédiaire pour fournir un premier signal inversé; un deuxième moyen inverseur ( 133) pour inverser ledit deuxième signal intermédiaire pour fournir un deuxième signal inversé; un troisième moyen inverseur ( 135) pour inverser ledit deuxième signal inversé par l'intermédiaire d'un pluralité de circuit R-C (Résistance-Capacité) (RI, R 2, Cl, C 2, C 3) pour fournir un troisième signal inversé; et un moyen de porte NON-ET ( 136) pour combiner logiquement ledit troisième signal inversé et ledit premier signal inversé par l'intermédiaire d'un transistor pour fournir ledit signal déclenché. 6 Dispositif de mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que ledit second moyen d'unité de commande ( 50 D) comprend: un moyen de retardement ( 170) pour retarder ledit signal de commande (OPZM) pendant un temps de retard prédéterminé pour fournir un signal retardé; un premier moyen de porte NON-ET ( 166) pour combiner logiquement ledit signal de commande (ç 5 PZM) et ledit signal retardé pour fournir un premier signal intermédiaire; un moyen inverseur ( 167) pour inverser ledit premier signal intermédiaire pour fournir un signal inversé; et un second moyen de porte NON-ET ( 168) pour combiner logiquement ledit signal inversé et un signal de validation de sortie (OE) pour fournir ledit signal d'attaque (OOE) pendant une période de validation. 7 Dispositif de mémoire à semi-conducteur selon la revendication 5, caractérisé en ce que ladite période de validation dudit signal d'attaque (OOE) est commandée par ledit temps de retard prédéterminé. 8 Dispositif de mémoire à semi-conducteur comportant un circuit de code de correction d'erreurs pour corriger un état anormal de la donnée mémorisée dans une cellule de mémoire, ladite donnée étant transmise à une porte de puissance en sortie de donnée par l'intermédiaire dudit circuit de code de correction d'erreurs, ledit dispositif de mémoire à semi-conducteur étant caractérisé en ce qu'il comprend: un premier moyen de retardement ( 101 à 105) pour retarder un signal externe (A Pi) transitant par une porte de puissance d'un premier temps de retard pour fournir un premier signal retardé; un premier moyen de porte NON-ET ( 106) pour combiner logiquement ledit signal externe transitant par une porte de puissance et ledit premier signal retardé pour fournir un premier signal détecté représentatif d'une transition dudit signal externe transitant par une porte de puissance; un moyen de porte NON-OU ( 107) pour combiner logiquement ledit signal externe et ledit signal retardé pour fournir un second signal détecté; un deuxième moyen de porte NON-ET ( 131) pour combiner logiquement lesdits premier et second signaux détectés pour fournir un premier signal intermédiaire; un premier moyen convertisseur ( 160 A) pour fournir un signal déclenché en réponse audit premier signal intermédiaire; un second moyen convertisseur ( 160 B) pour fournir un signal de commande (OPZM) représentatif d'une porte de puissance en sortie désignée en fonction dudit signal déclenché; un second moyen de retardement ( 170) pour retarder ledit signal de commande (OPZM) d'un second temps de retard prédéterminé pour fournir un second signal retardé; un troisième moyen de porte NON-ET ( 166) pour combiner logiquement ledit signal de commande et ledit second signal retardé pour fournir un second signal intermédiaire; un quatrième moyen de porte NON-ET ( 168) pour combiner logiquement ledit signal inversé et un signal de validation de sortie (OE) pour fournir un signal d'attaque (OOE) pendant une période de validation pour attaquer ladite porte de puissance en sortie. 9 Dispositif de mémoire à semi-conducteur selon la revendication 7, caractérisé en ce que ladite porte de puissance en sortie produit la donnée lorsque ledit signal d'attaque (OOE) la valide. Dispositif de mémoire à semi-conducteur selon la revendication 7, caractérisé en ce que ladite période de validation dudit signal d'attaque est commandée par ledit second temps de retard. 11 Procédé pour corriger un état anormal de la donnée mémorisée dans une cellule de mémoire dans un dispositif de mémoire à semi-conducteur comportant un circuit de code de correction d'erreurs, ladite donnée étant transmise à une porte de puissance en sortie de donnée par l'intermédiaire dudit circuit de code de correction d'erreurs, ledit procédé étant caractérisé en ce qu'il comprend les étapes de retardement d'un signal externe (A Pi) transitant par une porte de puissance d'un premier temps de retard pour fournir un premier signal retardé; combinaison logique dudit signal externe (A Pi) transitant par une porte de puissance et dudit premier signal retardé pour fournir un premier signal détecté représentatif d'une transition dudit signal externe transitant par une porte de puissance; combinaison logique dudit signal externe (A Pi) et dudit signal retardé pour fournir un second signal détecté; combinaison logique desdits premier et second signaux détectés pour fournir un premier signal intermédiaire; fourniture d'un signal déclenché en réponse audit premier signal intermédiaire; fourniture d'un signal de commande (OPZM) représentatif d'une porte de puissance en sortie désignée en fonction dudit signal déclenché; retardement dudit signal de commande (OPZM) d'un second temps de retard prédéterminé pour fournir un second signal retardé; combinaison logique dudit signal de commande (OPZM) et dudit second signal retardé pour fournir un second signal intermédiaire; inversion dudit second signal intermédiaire pour fournir un signal inversé; et combinaison logique dudit signal inversé et d'un signal de validation de sortie (OE) pour fournir un signal d'attaque (OOE) pendant une période de validation pour attaquer ladite porte de puissance en sortie. 12 Procédé pour corriger un état anormal de donnée mémorisée dans une cellule de mémoire selon la revendication 11, caractérisé en ce que ladite porte de puissance en sortie produit la donnée lorsque ledit signal d'attaque (OOE) la valide. 13 Procédé pour corriger un état anormal de donnée mémorisée dans une cellule de mémoire selon la revendication 11, caractérisé en ce que ladite période de validation dudit signal d'attaque (OOE) est commandée par le dit second temps de retard.