Brevet FR2683353A1 — publié le 19930507

I L'invention concerne un multiplicateur analogique MOSFET à résistance variable et plus particulièrement un multiplicateur analogique MOSFET à résistance variable qui utilise des moyens MOSFET linéaires à résistance variable comprenant deux transistors MOSFET pour éliminer le courant non linéaire du dispositif MOSFET, ce qui permet d'améliorer considérablement la précision du multiplicateur. Récemment, dans le cadre du développement de la technologie VLSI (de l'anglais Very Large Scale Integra- tion, c'est-à-dire intégration à très grande échelle), il est apparu nécessaire d'introduire la technologie de l'intégration non seulement dans le système numérique, mais également dans le système analogique C'est pourquoi, la technologie numérique non seulement est utilisée à titre d'exemple dans des ordinateurs, mais est également appli- quée à un nouveau domaine permettant d'obtenir une humani- sation ou une réalisation d'un réseau neural des tech- niques des communications entre des systèmes télécommandés ou entre des connexions d'utilisateurs Dans ces condi- tions, des limites sont imposées au système numérique de la technologie VLSI de l'art antérieur à la fois au sens clas- sique du point de vue de l'algorithme, et du point de vue de la réalisation simulée, c'est-à-dire une connexion réelle à partir de l'extérieur Pour l'opération de multi- plication, qui est basée sur une procédure utilisant la technologie VLSI, il se pose des problèmes étant donné que la largeur requise pour les microplaquettes nécessaires augmente considérablement et que la vitesse de fonctionne- ment du système pour réaliser l'opération de synchronisa- tion de ce système est limitée. En outre, la technologie du circuit intégré ana- logique pose des problèmes pour la mise en oeuvre de la technologie VLSI en raison de sa précision limitée et de la difficulté dans le cadre de la conception même du système. C'est pourquoi, un but de la présente invention est de résoudre les problèmes indiqués précédemment et de fournir un multiplicateur analogique MOSFET qui permet une mise en oeuvre précise de la multiplication opérationnelle qui utilise à la fois la technologie VLSI, qui présente l'avantage d'être un système numérique, et un nouveau cir- cuit intégré analogique. En outre, un autre but de la présente invention est de fournir un type hybride analogique-numérique d'un système artificiel de synapse neurale pour réaliser un sys- tème pour une nouvelle génération dans la technologie des ordinateurs. On peut considérer que les objectifs précédents représentent simplement quelques-unes des caractéristiques et applications pertinentes de la présente invention On peut obtenir beaucoup d'autres résultats avantageux en ap- pliquant l'invention décrite d'une manière différente ou en modifiant l'invention dans le cadre de la description. C'est pourquoi, on aura la notion d'autres objectifs et une compréhension plus complète de l'invention en se référant à la fois à la présentation résumée de l'invention et à sa description détaillée, données ci-après, qui décrivent les formes de réalisation préférées de la présente invention en référence aux dessins annexés, qui représentent des formes de réalisation spécifiques d'un multiplicateur analogique MOSFET selon la présente invention. Pour résumer l'invention, on peut dire que cette dernière concerne un multiplicateur analogique MOSFET qui comprend des moyens MOSFET linéaires à résistance variable qui comprennent un premier transistor MOSFET à résistance variable comportant une électrode de grille raccordée à une première source de tension, une électrode de drain raccor- dée à une seconde source de tension, et une électrode de source Un deuxième transistor MOSFET comportant une élec- trode de source et une électrode de grille est raccordé à une troisième source de tension et comporte une électrode de drain, les deuxième et troisième sources de tension dé- livrant une tension d'entrée symétrique, en fonctionnement, tandis que l'électrode de source du premier transistor MOS- FET et l'électrode de drain du second transistor MOSFET sont raccordées à un noeud du circuit En fonctionnement, ce noeud délivre un courant à variation linéaire Ce multi- plicateur comprend une unité d'amplification opérationnelle qui comprend un amplificateur opérationnel servant à ampli- fier le courant de sortie à variation linéaire. L'amplificateur opérationnel possède une borne d'entrée in- verseuse raccordée au noeud des moyens MOSFET linéaires à résistance variable et une borne d'entrée non inverseuse raccordée à la masse, ainsi qu'une borne de sortie Un élé- ment de réaction est raccordé à la borne d'entrée inver- seuse et à la borne de sortie, cette dernière délivrant en fonctionnement une tension variable. Le multiplicateur analogique MOSFET peut en outre comporter un troisième transistor MOSFET intercalé de façon opérationnelle entre le noeud et la borne d'entrée inver- seuse de l'amplificateur opérationnel de l'unité d'amplification opérationnelle, le troisième transistor MOSFET possédant une électrode de grille permettant d'introduire un signal d'entrée d'un état neural. Le multiplicateur analogique MOSFET peut compor- ter en outre un quatrième transistor MOSFET intercalé de façon opérationnelle entre la deuxième source de tension de l'électrode de drain et du premier transistor des moyens MOSFET linéaires à résistance variable, et un cinquième transistor MOSFET intercalé de façon opérationnelle entre la troisième source de tension et l'électrode de source et l'électrode de grille du deuxième transistor MOSFET, les électrodes de grille des quatrième et cinquième transistors MOSFET étant interconnectées de manière à permettre l'introduction, par elles, d'un signal d'entrée d'un état neural. Dans le multiplicateur analogique MOSFET, les premier et second transistors MOSFET sont de préférence des transistors MOSFET du type à appauvrissement. Dans ce qui précède, on a souligné les caracté- ristiques les plus pertinentes et importantes de la pré- sente invention de manière que l'on puisse mieux comprendre la description détaillée de l'invention, qui va suivre, et que l'on puisse apprécier complètement la présente contri- bution à la technique. Les spécialistes de la technique noteront que la conception et la forme de réalisation spécifiques ici dé- crites peuvent être aisément utilisées en tant que base pour modifier ou concevoir d'autres structures destinées à assumer les mêmes buts que la présente invention En outre les spécialistes de la technique constateront que de telles réalisations équivalentes entrent dans le cadre de la pré- sente invention. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci- après prise en référence aux dessins annexés, sur lesquels: la figure l A représente un symbole d'un tran- sistor MOSFET; la figure 1 B représente un circuit équivalent dans une zone de non saturation du transistor MOSFET; la figure 2 représente un circuit de principe conforme à la présente invention; la figure 3 représente un circuit d'un multi- plicateur analogique MOSFET conforme à la présente inven- tion; la figure 4 représente une première forme de réalisation de la présente invention; et la figure 5 représente une seconde forme de réalisation de la présente invention. Des références identiques désignent des éléments identiques sur les différentes vues des dessins. La figure l A représente schématiquement un sym- bole d'un transistor MOSFET comportant une électrode de grille, une électrode de source et une électrode de drain. La figure 1 B représente un circuit équivalent d'un transistor MOSFET dans la zone de non saturation, dans laquelle la caractéristique du courant de drain dans la zone de résistance peut être exprimée par les relations suivantes: Cox W p V 2 ds I = ( 1) L 2 i R =à ( 2) (Cox W p)/L (Vgs Vt) dans lesquelles on a P: mobilité des porteurs majoritaires Cox: capacité de grille par unité de surface L: longueur du canal W: largeur du canal (direction perpendiculaire à L) Vds: tension entre l'électrode de drain et l'électrode de source Vgs: tension entre l'électrode de grille et l'électrode de source Vt: tension de seuil. La figure 2 montre une représentation schématique de la présente invention, sur laquelle, pour éliminer la composante de courant non linéaire de la relation ( 1), on utilise deux transistors MOSFET Qi et Q 2 (qui sont du type à appauvrissement) comme représenté, l'électrode de source du transistor MOSFET Qi étant raccordée à l'électrode de drain du transistor MOSFET Q 2 de manière à délivrer un cou- rant de sortie I L'électrode de grille du transistor MOS- FET Qi est raccordée à une source de tension Vi servant à recevoir un signal d'entrée opérationnel et son électrode de drain est raccordée à une source de tension V 2 servant à recevoir un signal d'entrée opérationnel de manière à faire circuler un courant Il depuis la source de tension V 2 en direction du transistor MOSFET Qi L'électrode de source du transistor MOSFET Q 2 est raccordée à la source de tension -V 2 pour recevoir un signal d'entrée opérationnel et est également raccordée à l'électrode de grille de ce transis- tor de manière à amener un courant I 2 à circuler depuis le transistor MOSFET Q 2 en direction du côté de la source de tension -V 2 Comme on le notera, les sources de tension V 2 et -V 2 envoient simultanément des tensions d'entrée symé- triques aux transistors MOSFET Qi et Q 2. C'est pourquoi, les caractéristiques entre la tension et le courant des transistors MOSFET Qi peuvent être exprimées par les relations indiquées ci-après. La caractéristique entre la tension et le courant du transistor MOSFET Ql est représentée comme suit Il = (Cox W u)/L l(Vgs -Vt) Vds V 2 ds/2 l ( 3), et et la caractéristique entre la tension et le courant du transistor MOSFET Q 2 est fournie par la relation suivante: I 2 = (Cox W u)/L l(-Vt) Vds V 2 ds/2 l ( 4). Par conséquent, la relation résultante entre la tension et le courant peut être calculée moyennant l'utilisation des relations ( 3) et ( 4), comme suit: Il = Il I 2 = (Cox W p)/L lVgs Vdsl = " Vgs Vs ( 5), avec a = (Cox X p)/L. A partir de ce qui précède, on peut voir que le terme quadratique est éliminé des résultats. La figure 3 représente un circuit d'un multipli- cateur MOSFET analogique conforme à la présente invention. En se référant au dessin, on y voit représenté des moyens MOSFET linéaires 20 à résistance variable, dans lesquels l'électrode de grille du transistor MOSFET Qi est raccordée à une source de tension Vl de manière à recevoir un signal d'entrée opérationnel, et son électrode de drain, qui est une borne d'entrée, est raccordée à une source de tension V 2 de manière à recevoir un signal d'entrée opérationnel. L'électrode de source du transistor MOSFET Q 2, qui est l'autre borne d'entrée, est raccordée à la source de ten- sion -V 2 de manière à recevoir un signal d'entrée opéra- tionnel et est raccordée à l'électrode de grille de ce transistor L'électrode de source du transistor MOSFET Ql est raccordée à l'électrode de drain du transistor MOSFET Q 2 et la connexion entre ces électrodes, c'est-à-dire le noeud A, est raccordée à une borne d'entrée inverseuse d'un amplificateur opérationnel U d'une unité d'amplification opérationnelle 10 La borne d'entrée non inverseuse de l'amplificateur opérationnel U est raccordée à la masse et la borne de sortie de cet amplificateur est raccordée au moyen d'un élément de réaction Z à la borne d'entrée inverseuse de cet amplificateur, une description du fonctionnement étant donnée plus loin. En référence au dessin, la tension de sortie Vo obtenue à partir des deux courants respectifs Il et I 2 cir- culant dans les transistors QI et Q 2, et l'élément de réac- tion Z possède une valeur qui est proportionnelle au pro- duit des tensions d'entrée délivrées respectivement par les- dites souroesde tension Vl(Vgs) et V 2 (Vds) Les résultats d'un tel fonctionnement peuvent être obtenus au moyen d'un nouveau circuit simple moyennant l'utilisation d'une carac- téristique primaire linéaire d'un transistor MOSFET, ce qui est manifestement à l'opposé du circuit de l'art antérieur. La figure 4 représente une première forme de réa- lisation de la présente invention, dans laquelle, en réfé- rence à la figure 3, un transistor MOSFET Q 3 est branché entre les moyens MOSFET linéaires 20 à résistance variable et la borne d'entrée inverseuse de l'amplificateur opéra- tionnel U de l'unité d'amplification opérationnelle 10, de manière à introduire le signal d'état neural au moyen de l'électrode de grille de ce transistor Conformément à la forme de réalisation mentionnée précédemment, si la tension d'entrée de la source de tension V 2 des moyens MOSFET li- néaires 20 est réglée à un niveau prédéterminé et que la tension d'entrée de la source de tension Vl agit en tant que poids de synapse d'un réseau neural, au cours du fonc- tionnement, on peut obtenir un nouveau circuit permettant de réaliser la structure de base d'un réseau hybride de sy- napse neural, qui mémorise l'état neural sous des formes électriques moyennant l'utilisation d'un condensateur de réaction non représenté. La figure 5 représente une seconde forme de réa- lisation de la présente invention En rapport avec la fi- gure 3, des transistors MOSFET Q 4 et Q 5 sont intercalés de façon opérationnelle entre les sources de tension V 2 et -V 2 et les moyens MOSFET linéaires 20 de manière à être alimen- tés par les sources de tension respectives V 2 et -V 2, et les électrodes de grille de ces transistors sont raccordées entre elles, ce qui permet l'introduction, par ces élec- trodes, du signal d'entrée de l'état neural C'est pour- quoi, s'il n'existe aucun signal d'entrée appliqué à ces électrodes, le courant d'utilisation existant dans les transistors MOSFET Qi et Q 2 peut être supprimé Selon la seconde forme de réalisation de la présente invention dé- crite ci-après, on peut obtenir un autre nouveau circuit de synapse neurale permettant de réduire la consommation d'énergie requise pour obtenir une haute intégrité du sys- tème. Comme décrit précédemment, conformément à l'invention, on peut obtenir des résultats de fonctionne- ment simples et précis en utilisant la caractéristique li- néaire primaire d'un transistor MOSFET On peut également réaliser un nouveau réseau de synapse neurale qui, bien qu'utilisant un petit nombre de transistors MOSFET, permet encore d'obtenir un fonctionnement complètement asynchrone à grande vitesse pour un traitement temporel. Bien que la présente invention ait été décrite dans sa forme de réalisation préférée avec un certain degré de particularisme, les spécialistes de la technique note- ront que la présente description de la forme de réalisation préférée a été indiquée uniquement à titre d'exemple et que l'on peut y apporter de nombreux changements du point de vue des détails de construction, de combinaison et d'agencement des éléments, sans sortir du cadre de la pré- sente invention. REVENDICATIONS 1 Multiplicateur analogique MOSFET, caractérisé en ce qu'il comporte: des moyens MOSFET linéaires à résistance variable servant à modifier linéairement le courant de sortie (I) en fonction d'une tension d'entrée symétrique délivrée par des sources de tension (V 2 et -V 2) et d'une tension d'entrée produite par une source de tension d'entrée (Vi) associée de façon opérationnelle à ladite tension d'entrée symétri- que délivrée par ladite source de tension (V 2 et -V 2), les- dits moyens linéaires MOSFET à résistance variable possé- dant un noeud (A) servant à délivrer ledit courant de sor- tie (I) à variation linéaire; et une unité d'amplification opérationnelle servant à amplifier ledit courant de sortie (I) à variation li- néaire et comportant un amplificateur opérationnel (U) pos- sédant une borne d'entrée inverseuse raccordée audit noeud (A) desdits moyens MOSFET linéaires, une borne d'entrée non inverseuse raccordée à la masse et une borne de sortie, la- dite unité d'amplification opérationnelle comprenant en outre un élément de réaction (Z) branché entre ladite borne d'entrée inverseuse et ladite borne de sortie dudit ampli- ficateur opérationnel (U). 2 Multiplicateur selon la revendication 1, ca- ractérisé en ce que lesdits moyens MOSFET linéaires com- prennent un transistor MOSFET (Qi) possédant une électrode de source raccordée audit noeud (A) desdits moyens MOSFET linéaires, une électrode de grille raccordée à ladite source de tension (Vi) et une électrode de drain raccordée à ladite source de tension (V 2); et un transistor MOSFET (Q 2) possédant une électrode de drain raccordée audit noeud (A), une électrode de grille et une électrode de source, lesdites électrodes de grille et de source étant raccordées en commun à ladite source de tension (-V 2). il 3 Multiplicateur analogique MOSFET selon la re- vendication 2, caractérisé en ce que lesdits transistors MOSFET (Q 1 et Q 2) sont des transistors MOSFET du type à ap- pauvrissement. 4 Multiplicateur selon la revendication 1, ca- ractérisé en ce qu'il comporte en outre un transistor MOS- FET (Q 3) intercalé de façon opérationnelle entre ledit noeud (A) desdits moyens MOSFET linéaires et ladite borne d'entrée inverseuse dudit amplificateur opérationnel (U) de ladite unité d'amplification opérationnelle, ledit transis- tor MOSFET (Q 3) comprenant en outre une électrode de grille servant à recevoir le signal d'entrée d'un état neural, de sorte qu'en fonctionnement, ledit transistor MOSFET (Q 3) fonctionne en tant que circuit hybride de synapse neurale lors de la réception dudit signal d'entrée dudit état neu- ral par l'intermédiaire de ladite électrode de grille dudit transistor MOSFET (Q 3). Multiplicateur selon la revendication 1, ca- ractérisé en ce qu'il comporte en outre un transistor MOS- FET (Q 4) intercalé de façon opérationnelle entre ladite source de tension (V 2) et lesdits moyens MOSFET linéaires à résistance variable pour recevoir ladite tension d'entrée provenant de ladite source de tension (V 2); et un transistor MOSFET (Q 5) intercalé de façon opé- rationnelle entre ladite source de tension (-V 2) et lesdits moyens MOSFET linéaires à résistance variable pour recevoir ladite tension d'entrée délivrée par ladite source de ten- sion (-V 2), chacun desdits transistors MOSFET (Q 4 et Q 5) comportant des électrodes de grille interconnectées l'une à l'autre de manière à permettre l'introduction d'un signal d'entrée d'un état neural, de sorte qu'en fonctionnement, chacun desdits transistors MOSFET (Q 4 et Q 5) fonctionne en tant que circuit hybride de synapse neurale lors de la ré- ception du signal d'entrée dudit état neural par l'intermédiaire de chacune desdites électrodes de grille desdits transistors MOSFET (Q 4 et Q 5). 6 Multiplicateur analogique MOSFET, caractérisé en ce qu'il comporte: des moyens MOSFET linéaires à résistance variable qui comprennent un transistor MOSFET (Qi) qui comporte une élec- trode de grille raccordée à une source de tension (Vl), une électrode de drain raccordée à une source de tension (V 2) et une électrode de source; un transistor MOSFET (Q 2) qui possède une élec- trode de source et une électrode de grille raccordées à une source de tension (-V 2) et une électrode de drain, lesdites sources de tension (V 2 et -V 2) délivrant des tensions d'entrée symétriques en fonctionnement, et ladite électrode de source dudit transistor MOSFET (Qi) et ladite électrode de drain dudit transistor MOSFET (Q 2) étant raccordées à un noeud (A) qui délivre, en fonctionnement, un courant (I) à variation linéaire; une unité d'amplification opérationnelle qui com- porte un amplificateur opérationnel (U) servant à amplifier ledit courant de sortie (I) à variation linéaire et compor- tant une borne d'entrée inverseuse raccordée audit premier noeud (A) desdits moyens MOSFET linéaires à résistance va- riable, une borne d'entrée non inverseuse raccordée à la masse et une borne de sortie; un élément de réaction (Z) raccordé à ladite borne d'entrée inverseuse et à ladite borne de sortie, la- dite borne de sortie délivrant, en fonctionnement, une ten- sion (Vo). 7 Multiplicateur analogique MOSFET selon la re- vendication 6, caractérisé en ce qu'il comporte en outre un transistor MOSFET (Q 3) intercalé de façon opérationnelle entre ledit noeud (A) et ladite borne d'entrée inverseuse dudit amplificateur opérationnel (U) de ladite unité d'amplification opérationnelle, ledit transistor MOSFET (Q 3) possédant une électrode de grille permettant l'introduction d'un signal d'entrée d'un état neural. 8 Multiplicateur analogique MOSFET selon la re- vendication 6, caractérisé en ce qu'il comporte en outre un transistor MOSFET (Q 4) intercalé de façon opérationnelle entre ladite source de tension (V 2) et ladite électrode de drain dudit transistor MOSFET (Qi) desdits moyens MOSFET linéaires à résistance variable; et un transistor MOSFET (Q 5) intercalé de façon opé- rationnelle entre ladite source de tension (-V 2) et les- dites électrodes de source et de grille dudit transistor MOSFET (Q 2), lesdites électrodes de grille desdits transis- tors MOSFET (Q 4 et Q 5) étant interconnectées de manière à permettre l'introduction, par ces électrodes, d'un signal d'entrée d'un état neural. 9 Multiplicateur analogique MOSFET selon la re- vendication 6, caractérisé en ce que lesdits transistors MOSFET (Q 1 et Q 2) sont des transistors MOSFET du type à ap- pauvrissement. 10 Multiplicateur analogique MOSFET, caractérisé en ce qu'il comprend: un transistor MOSFET (Ql) qui comporte une élec- trode de grille raccordée à une source de tension (Vl), une électrode de drain raccordée à une source de tension (V 2) et une électrode de source; un transistor MOSFET (Q 2) qui possède une élec- trode de source et une électrode de grille raccordées à une source de tension (-V 2) et une électrode de drain, lesdites sources de tension (V 2 et -V 2) délivrant des tensions d'entrée symétriques en fonctionnement, et ladite électrode de source dudit transistor MOSFET (Q 1) et ladite électrode de drain dudit transistor MOSFET (Q 2) étant raccordées à un noeud (A) qui délivre, en fonctionnement, un courant (I) à variation linéaire pour définir des moyens MOSFET linéaires à résistance variable; un amplificateur opérationnel (U) pour amplifier ledit courant de sortie (I) à variation linéaire et compor- tant une borne d'entrée inverseuse raccordée audit premier noeud (A) desdits moyens MOSFET linéaires à résistance va- riable, une borne d'entrée non inverseuse raccordée à la masse et une borne de sortie; et un élément de réaction (Z) raccordé à ladite borne d'entrée inverseuse et à ladite borne de sortie, la- dite borne de sortie délivrant, en fonctionnement, une ten- sion (Vo); et un transistor MOSFET (Q 3) intercalé de façon opé- rationnelle entre ledit noeud (A) et ladite borne d'entrée inverseuse dudit amplificateur opérationnel (U) de ladite unité d'amplification opérationnelle, ledit transistor MOS- FET (Q 3) possédant une électrode de grille permettant l'introduction d'un signal d'entrée d'un état neural. 11 Multiplicateur analogique MOSFET selon la re- vendication 10, caractérisé en ce que lesdits transistors MOSFET (Q 1 et Q 2) sont des transistors MOSFET du type à ap- pauvrissement. 12 Multiplicateur analogique MOSFET, caractérisé en ce qu'il comprend: un transistor MOSFET (Qi) qui comporte une élec- trode de grille raccordée à une source de tension (Vi), une électrode de drain raccordée à une source de tension (V 2) et une électrode de source; un transistor MOSFET (Q 2) qui possède une élec- trode de source et une électrode de grille raccordées à une source de tension (-V 2) et une électrode de drain, lesdites sources de tension (V 2 et -V 2) délivrant des tensions d'entrée symétriques en fonctionnement, et ladite électrode de source dudit transistor MOSFET (Qi) et ladite électrode de drain dudit transistor MOSFET (Q 2) étant raccordées à un noeud (A) qui délivre, en fonctionnement, un courant (I) à variation linéaire pour définir des moyens MOSFET linéaires à résistance variable; un amplificateur opérationnel (U) pour amplifier ledit courant de sortie (I) à variation linéaire et compor- tant une borne d'entrée inverseuse raccordée audit premier noeud (A) desdits moyens MOSFET linéaires à résistance va- riable, une borne d'entrée non inverseuse raccordée à la masse et une borne de sortie; et un élément de réaction (Z) raccordé à ladite borne d'entrée inverseuse et à ladite borne de sortie, la- dite borne de sortie délivrant, en fonctionnement, une ten- sion (Vo); un transistor MOSFET (Q 4) intercalé de façon opérationnelle entre ladite source de tension (V 2) et la- dite électrode de drain dudit transistor MOSFET (Qi) des- dits moyens MOSFET linéaires à résistance variable; et un transistor MOSFET (Q 5) intercalé de façon opé- rationnelle entre ladite source de tension (-V 2) et les- dites électrodes de source et de grille dudit transistor MOSFET (Q 2), lesdites électrodes de grille desdits transis- tors MOSFET (Q 4 et Q 5) étant interconnectées de manière à permettre l'introduction, par ces électrodes, d'un signal d'entrée d'un état neural. 13 Multiplicateur analogique MOSFET selon la re- vendication 12, caractérisé en ce que lesdits transistors MOSFET (Q 1 et Q 2) sont des transistors MOSFET du type à ap- pauvrissement.