Brevet FR2677158A1 — publié le 19921204

La présente invention est relative à un circuit de commande de colonnes pour un écran -matriciel. La figure 1 représente un écran matriciel piloté par un circuit de synchronisation (2), des circuits de commande ou "driver" de lignes (3), et des circuits de commande ou "drivers" de colonnes (1) objet de la présente invention. Les circuits de commande pour écran matriciel sont traditionnellement des circuits comportant peu 'd'intelligence" c'est à dire qu'il faut leur associer une circuiterie électronique annexe importante et notamment une mémoire. Un des buts de la présente invention est de proposer un de circuit de commande de colonnes pour écran matriciel intelligent ne demandant aucune circuiterie annexe. Notamment les drivers sont cascadables pour permettre la commande d'écran de largeur quelconque. Un autre but de l'invention est de permettre un affichage à une fréquence indépendante de la fréquence d'entrée des images. Un but supplémentaire de l'invention est d'obtenir une grande intégration et un faible coût pour des écrans matriciels de grande définition. Ces buts, ainsi que d'autres qui apparaitrons par la suite, sont atteints par le circuit de commande qui, selon la présente invention, est décrit cidessous. La figure 2 représente le schéma de principe d'un driver de colonnes (4) selon un mode de réalisation préféré de la présente invention. Le circuit comprend trois parties principales: une partie logique (8), la mémoire (7), l'interface de colonnes (6). Le circuit reçoit en entrée un bus (10) qui transmet le signal vidéo et les signaux de synchronisation (horloge point en entré, horloge de balayage des colonnes en affichage, resets...). La logique interne (8) mémorise, pour chaque ligne, à partir d'un top départ (11) les n valeurs consécutives correspondantes aux n colonnes (5) pilotées par le circuit. Lorsque les n valeurs sont mémorisées, la logique interne (8) génère un top fin de mémorisation permettant de cascader les circuits (4). La mémoire (7) est à double accès indépendant pour l'entrée (écriture) et l'affichage (lecture). La mémoire (7) enregistre au minimum les valeurs pour les n colonnes de toutes les lignes d'une image. L'adressage est géré en écriture par la logique interne (8) et en lecture par l'interface de colonnes (6) En affichage, à chaque nouvelle ligne, l'interface de colonnes (6) lit en mémoire la valeur des n points pour la ligne courante et la maintient sur les colonnes (5) jusqu'à la commande ligne suivante. REVENDICATIONS 1) Circuit de commande de n colonnes pour écran matriciel caractérisé en ce qu'il comprend une mémoire comprenant au moins les valeurs pour les n colonnes de toutes les Iignes d'une image. 2) Circuit de commande de n colonnes pour écran matriciel selon la revendication 1, caractérisé en ce que la mémoire est à double accès asynchrone pour la mémorisation et pour l'affichage. 3) Circuit de commande de n colonnes pour écran matriciel selon les revendications 1 et 2, caractérisé en ce que la mémorisation est déclenchée pour chaque ligne par un top départ, le circuit gérant la mémorisation à des n points suivants puis générant un top fin ce qui permet de cascader directement les circuits sans qu'il soit besoin d'autre circuiterie. 4) Circuit de commande de n colonnes pour écran matriciel selon les revendications 1, 2 et 3, caractérisé en ce qu'il présente aux sorties de commande des colonnes l'ensemble des valeurs pour une ligne entière. 5) Circuit de commande de n colonnes pour écran matriciel selon les revendications 1, 2, et 3, caractérisé en ce que la mémoire est entièrement gérée par le circuit par le signal de top départ (11), la logique (8) gérant la mémoire en écriture et l'interface (o) gérant la mémoire en lecture.