Brevet FR2680262A1 — publié le 19930212

CIRCUITS INTEGRES POUR CARTE A PUCE ET CARTE A PLUSIEURS PUCES UTILISANT CES CIRCUITS L'invention concerne les circuits intégrés, et plus particulièrement des circuits intégrés qui peuvent être associés entre eux pour être montés dans un boîtier commun capable de communiquer avec l'extérieur par un petit nombre de bornes. L'application visée principalement est celle des cartes à puces, mais l'invention peut trouver des applications ailleurs. Comme on le sait, les cartes à puces actuelles comportent un très petit nombre de contacts d'accès, le plus souvent entre 6 et 8, et elles ne contiennent qu'une puce de circuit intégré. Pour augmenter leurs possibilités fonctionnelles, on a pensé à placer plusieurs puces de circuit intégré dans une seule carte. Mais on est très vite limité à cause de la contrainte du petit nombre de bornes de connexion extérieure. Chaque puce supplémentaire exige des bornes de connexion extérieures individuelles spécifiques; certaines bornes peuvent sans trop de difficultés être communes à toutes les puces : par exemple les bornes d'alimentation Vcc et Vss, ou une borne d'horloge extérieure CLK. Mais d'autres bornes doivent être individualisées pour les différentes puces, sans quoi on ne pourrait pas faire exécuter des fonctions différentes aux différentes puces ou au moins échanger des données différentes avec les différentes puces. A titre d'exemple, si on sait faire une carte à puce comportant essentiellement une puce avec 256 kilobits de mémoire, il pourrait être intéressant de réaliser aussi une carte avec 1 mégabit de mémoire. Cela nécessite alors quatre puces, mais il n'est pas possible d'accéder indépendamment à chacune des quatre sans augmenter le nombre de bornes de connexion extérieures de la carte. La présente invention a pour but de proposer une astuce permettant, entre autres avantages, d'avoir plusieurs puces dans la même carte sans augmenter le nombre de bornes de connexion de la carte. L'invention porte d'une part sur la structure interne-originale des puces de circuit intégré qui permettent d'obtenir ce résultat, et d'autre part sur la structure de la carte qui comporte ces puces. Elle porte enfin sur le système dans lequel la carte est utilisée; c'est en effet ce système (notamment le lecteur de cartes dans lequel la carte sera insérée pour pouvoir communiquer avec l'extérieur) qui aura pour fonction de gérer les signaux électriques permettant d'utiliser les différentes puces de circuit intégré à l'intérieur de la carte. Tout d'abord le circuit intégré selon l'invention il comporte un plot d'entrée/sortie pour recevoir des données sous forme de signaux électriques binaires en série, parmi lesquelles des instructions exécutables par la puce, et il comporte en outre un deuxième plot d'entrée/sortie, une cellule de registre à décalage connectée entre les deux plots, un moyen de mémorisation pour mettre en mémoire dans la puce l'état de la cellule à la fin d'une instruction particulière dite "de désignation", des moyens pour contrôler le fonctionnement de la puce en fonction de l'état mémorisé, et des moyens internes à la puce pour court-circuiter et pour décourt-circuiter les deux plots. Cette constitution de puce est en d'autres termes caractérisée par le fait qu'elle possède deux entrées/sorties là où une seule suffirait, ces entrées/sorties étant d'ailleurs court-circuitées la plupart du temps et n'étant décourt-circuitées, pour permettre d'établir un registre à décalage avec plusieurs puces mises en cascade, que pendant une instruction de désignation. Les moyens de contrôle sont en principe agencés pour pouvoir simplement inhiber ou autoriser le fonctionnement de la puce, mais la même structure permet aussi de choisir un mode de fonctionnement parmi plusieurs modes de fonctionnement possibles de la puce. En pratique, les moyens pour court-circuiter et décourt-circuiter les deux plots sont contrôlés par un décodeur d'instructions de manière à court-circuiter les plots dans le cas général et à les décourt-circuiter pendant au moins une partie de la durée d'exécution de l'instruction de désignation. La carte à puce selon l'invention va comporter plusieurs puces possédant chacune une entrée/sortie amont et une entrée/sortie aval. Les puces sont susceptibles de recevoir des instructions sur ces entrées. Les puces sont mises en cascade par ces entrées, l'entrée/sortie aval de l'une étant reliée à l'entrée/sortie amont de la suivante. Les puces comportent des moyens pour court-circuiter les entrées/sorties amont et aval et pour les décourt-circuiter en réponse à une instruction de désignation reçue sur l'entrée amont de la première puce. Ainsi, la carte à puce a pour particularités le fait que les puces aient une entrée d'instructions dédoublée, le fait que les puces soient connectées en cascade par rapport à cette entrée/sortie dédoublée, et la possibilité que l'entrée/sortie dédoublée soit court-circuitée en une seule entrée/sortie en temps normal. L'entrée amont de la première puce peut être reliée à une borne de connexion extérieure (I/O) de la carte. L'instruction de désignation est alors reçue de cette borne. Mais elle peut aussi être reliée à un plot de sortie d'une puce de microprocesseur faisant également partie de la carte, le microprocesseur étant apte à fournir sur ce plot de sortie une instruction de désignation à l'intention d'une ou plusieurs autres puces de la carte. On en verra l'intérêt plus loin. Les puces peuvent comporter par ailleurs d'autres plots de connexion qui sont tous mis en parallèle avec les plots correspondants des autres puces. Pour faciliter le montage des puces dans la carte à puce, on prévoit de préférence que les puces comportent chacune, outre ladite entrée/sortie amont et ladite entrée/sortie aval, plusieurs plots de connexion dédoublés chacun en plot A et un plot B, le plot A et le plot B étant situés chacun d'un côté différent de la périphérie de la puce et étant court-circuités (en permanence) à l'intérieur de la puce, et l'ensemble des liaisons entre les broches de connexion extérieures de la carte et ces plots des puces s'effectuant à l'aide d'un seul niveau d'interconnexions sur la carte à l'extérieur des puces. Enfin, le système de carte à puce selon l'invention : sa caractéristique principale est le fait qu'il est capable de produire sur l'entrée amont de la première puce de la carte une instruction de désignation qui est constituée par un code opératoire suivi de données. Le code opératoire, reçu simultanément par toutes les puces, sert à décourt-circuiter les deux entrées court-circuitées des puces, pour établir un registre à décalage avec les cellules de registre décourt-circuitées des différentes puces. Les données qui suivent sont introduites dans le registre à décalage à partir de la première puce.A la fin de l'instruction, l'état des différentes cellules est mémorisé à l'intérieur des puces et les données ainsi mémorisées déterminent le fonctionnement des puces (et notamment l'inhibition des puces qui ne doivent pas fonctionner), ceci jusqu'à la prochaine instruction de désignation. Pour cela, le système selon l'invention comporte une carte à puce à plusieurs puces, chaque puce comportant une entrée/sortie amont et une entrée/sortie aval avec une cellule de registre à décalage entre ces deux entrées/sorties et un moyen pour court-circuiter ou décourt-circuiter ces deux entrées/sorties, les puces étant connectées en cascade par leurs entrées/sorties amont et aval à partir d'une borne de connexion extérieure (I/O) de la carte (ou éventuellement à partir d'une autre puce interne à la carte); le sytème comporte encore des moyens pour fournir des instructions aux puces (de l'extérieur de la carte et/ou de l'intérieur), parmi lesquelles une instruction de désignation, composée d'un code opératoire suivi de données à introduire dans les cellules du registre à décalage formé par la mise en cascade des cellules de registre; les puces comportent des moyens pour recevoir toutes simultanément le code opératoire et décourt-circuiter, en réponse à ce code, les cellules de registre, et enfin les puces comportent des moyens pour modifier leur fonctionnement en fonction du contenu de leur cellule de registre à décalage à la fin de l'instruction de désignation. De préférence, les puces comportent des moyens pour court-circuiter à nouveau les entrées/sorties amont et aval des puces à la fin de l'instruction de désignation. Dans le cas général, seule fonctionne la puce dont la cellule de registre avait la valeur appropriée à la fin de cette instruction. Les autres puces sont inhibées, et sont transparentes, c'est-à-dire que leur présence n'affecte en rien la liaison entre la puce sélectionnée et la borne de connexion extérieure de la carte avec laquelle elle va communiquer en fonctionnement normal. On aura compris des explications qui précèdent que l'invention est tout particulièrement intéressante dans le cas de puces ayant normalement une seule entrée/sortie fonctionnelle, susceptible de recevoir ou fournir des données sous forme de bits en série. Selon l'invention, cette entrée/sortie est dédoublée, mais la fourniture et la réception de données (qui peuvent être des instructions) reste en série, aussi bien en fonctionnement que pendant l'instruction d t adressage. Il peut y avoir dans chaque puce une seule cellule biniare de registre à décalage contenant soit un bit d'autorisation ou d'inhibition soit un bit de choix de mode de fonctionnement; mais il peut y avoir aussi plusieurs cellules binaires en cascade entre 11 entrée amont et l'entrée aval, définissant à la fin de l'instruction de désignation non seulement quelle est celle des puces qui doit fonctionner mais aussi un mode de fonctionnement pour cette puce. Le mot cellule de registre désigne par la suite de manière générale soit une cellule binaire soit plusieurs cellules en cascade. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels - la figure 1 représente une vue de la structure générale d'une carte à puce selon l'invention; - la figure 2 représente un schéma bloc des circuits d'une puce selon l'invention; - la figure 3 représente un schéma plus détaillé d'un mode de réalisation de la circuiterie placée entre une entrée amont et une entrée aval; - la figure 4 représente les connexions entre puces dans une carte, avec un perfectionnement pour faciliter le montage. La structure électrique générale d'une carte à puce selon l'ivention, visible à la figure 1, comporte plusieurs puces de circuit intégré CI1, CI2, etc., des bornes de connexion extérieures pour la communication entre la carte et un système d'utilisation de la carte, et des conducteurs électriques entre ces bornes et les puces. L'exemple donné à titre indicatif est celui de cartes à mémoire pour des transactions prépayées, dont les connexions extérieures sont normalisées et en nombre au plus égal à huit. Ces bornes sont désignées par des lettres qui rappellent leur fonction : VCC; VSS, VPP pour les alimentations, CLK pour une horloge extérieure, RST, FUSE et PROG pour des fonctions spéciales, et une entrée/sortie I/O par laquelle peuvent circuler, de la carte vers les puces ou des puces vers la carte, divers signaux de données tels que par exemple des instructions à exécuter par la carte. Ces instructions sont transmises en mode série puisqu'il n'y a qu'une borne pour les recevoir. Toutes les bornes de connexion extérieures sauf la borne I/O sont reliées en parallèle à toutes les puces; celles-ci possèdent des plots de contact correspondants. De plus, alors que les puces des cartes à puce classique comportent un plot I/O correspondant à la borne extérieure I/O, on a ici deux plots pour chaque puce, respectivement I/OA1 (entrée/sortie amont) et I/OB1 (entrée/sortie aval) pour la première puce; I/OA2 et I/OB2 pour la deuxième puce, etc. Le plot d'entrée/sortie de chaque puce est donc dédoublé, mais la carte ne comporte pas plus de bornes de connexion extérieures que dans l'art antérieur. Il s'agit essentiellement d'un dédoublement du plot d'entrée/sortie et non pas d'un plot supplémentaire tout-à-fait différent; en effet, en fonctionnement normal, les plots I/OA et I/OB d'une puce sont court-circuités à l'intérieur de la puce et agissent donc comme un plot unique. Ce n'est que dans une phase particulière de désignation d'une puce qu'ils seront déconnectés l'un de l'autre. Des circuits sont prévus à l'intérieur des puces pour court-circuiter ou au contraire déconnecter l'un de l'autre les plots dédoublés. Les puces sont reliées en cascade par leurs entrées I/O, et non pas en parallèle comme pour les autres plots des puces. Cela veut dire que le plot aval de chaque puce est relié au plot amont d'une puce suivante, et le plot amont de la première puce est relié à la borne de connexion extérieure I/O de la carte. Le plot aval de la dernière puce peut rester déconnecté. On aboutit ainsi à une structure originale de carte à puce à plusieurs puces. La structure interne d'une puce, CIl par exemple, est représentée à la figure 2. Elle comporte évidemment des circuits représentés par un bloc 10, accomplissant les fonctionalités normales de la puce, qui peuvent être les mêmes pour les différentes puces ou différentes selon les puces; la puce comporte également un registre d'instructions 12 pour recevoir des instructions par la borne d'entrée/sortie amont I/OA1 (ou éventuellement aval), et un décodeur d'instructions 14 pour commander le circuit 10 en fonction de l'instruction reçue dans le registre. De plus, la puce comporte une cellule de registre à décalage CRD1 placée entre l'entrée/sortie amont I/OA1 et l'entrée/sortie aval I/OB1. Une cellule similaire est prévue dans chaque puce, de sorte que lorsque les puces sont en cascade, ces cellules forment un registre à décalage dont l'entrée est la borne I/O de la carte. La cellule CRD1 peut être court-circuitée ou décourt-circuitée, sous la commande du décodeur 14, ce qui est figuré par un interrupteur 16. La cellule CRD1 est en principe contrôlée par l'horloge extérieure reçue par la borne CLK; comme cette borne est commune à toute les puces de circuit-intégré, la connexion des puces en cascade permet un fonctionnement synchronisé en registre à décalage. Enfin, les circuits 10 de la puce peuvent être inhibés ou non par le contenu de la cellule CRD1 à un moment donné. Ce moment est, dans l'exemple de réalisation préférentiel, la fin d'une instruction de désignation d'une cellule particulière. Il est prévu à cet effet une cellule de mémoire CRM1 dont l'entrée est connectée par exemple à l'entrée aval I/OB1 pour recevoir le contenu de la cellule de registre CRD1; elle pourrait aussi être connectée à l'entrée amont I/OA1. La cellule de mémoire est représentée connectée à sa sortie aux circuits 10 pour indiquer qu'elle peut inhiber ou faire fonctionner ces circuits selon son contenu; elle pourrait aussi modifier leur mode de fonctionnement. Enfin, la cellule de mémoire est représentée commandée par le décodeur d'instructions 14 pour indiquer que c'est à un moment précis, commandé directement ou indirectement par le décodeur d'instructions, que le contenu du registre CRD1 doit être chargé dans la mémoire CRM1. La carte à puce est destinée à être utilisée dans un système (comprenant notamment un lecteur de carte) qui fonctionne de la manière suivante : d'une part, d'une manière classique, le système peut fournir des instructions à une puce, par la borne de connexion extérieure I/O. Si ces instructions sont reçues sur la borne d'entrée/sortie correspondante de la puce, elles sont décodées à l'intérieur de la puce et exécutées par la puce. D'autre part, l'innovation selon l'invention réside dans le fait que le système est agencé pour pouvoir émettre une instruction particulière, qui est une instruction de désignation d'une puce particulière parmi les puces de la carte. En principe une seule puce sera désignée pour fonctionner, les autres étant alors inhibées; mais on peut aussi envisager dans des applications particulières, par exemple dans des tests, que deux puces à la fois puissent être désignées simultanément. On peut aussi envisager, comme on le verra plus loin, qu'une puce, par exemple un microprocesseur, fonctionne en permanence sans avoir besoin d'être désignée, et que l'instruction de désignation sert à désigner une autre puce qui fonctionnera en plus de la première. On peut également envisager alors une application de l'invention dans laquelle l'instruction de désignation n'est pas émise par un organe extérieur à la carte, mais par une des puces (une puce de microprocesseur par exemple) qui fonctionne en permanence. La borne amont de la première puce (parmi les puces à désigner) est alors connectée non pas nécessairement à une borne extérieure de la carte mais simplement à une borne de sortie de la puce de microprocesseur. Dans tous les cas, l'instruction de désignation comportera de préférence une première partie qui est un code opératoire et une deuxième partie consistant en données de désignation; le code opératoire est reconnu simultanément par les décodeurs d'instructions de toutes les puces qui fonctionnent en parallèle au moment où ce code est reçu. Le code opératoire a pour fonction de préparer les puces pour la phase de désignation qui va suivre. Les puces réagissent au code opératoire pour décourt-circuiter leurs entrées/sorties amont et aval et mettre donc en série entre l'entrée amont et 11 entrée aval la cellule de registre à décalage. L'instruction de désignation comporte alors 11 émission sur la borne I/O de données de désignation. Le plus simple, pour la désignation d'une seule puce, est d'envoyer une série de bits comportant n-1 "zéros" logiques et un "un" logique, la position du 1 parmi les zéros servant à désigner une puce déterminée. n est le nombre de puces en cascade. Les bits entrent dans le registre à décalage constitué par les puces en cascade. A la fin de l'émission des n bits, une seule des puces comporte un "un" logique dans sa cellule de registre à décalage; les autres comportent des zéros. Les contenus des cellules de registres sont placés alors dans la cellule de mémoire correspondante de la puce ("mémoire de désignation" CRM1 sur la figure 2). Seule fonctionnera par la suite la (éventuellement les) puce qui a un "un" dans sa mémoire de désignation. Les autres resteront inhibées jusqu'à la prochaine instruction de désignation. La fin de l'exécution de l'instruction de désignation comporte enfin la remise en court-circuit des entrées amont et aval des puces, y compris celle qui est désignée. Deux exemples intéressants d'application de l'invention peuvent être donnés. Dans le premier exemple, la carte à puce est essentiellement une carte à mémoire de grande capacité et on veut que la carte à puce ait une mémoire plus importante que ce que permet une seule puce. On utilisera alors par exemple quatre puces de mémoire de 256 kilobits chacune et la carte sera une carte de 1 mégabit. Le système extérieur devra désigner la puce avec laquelle il veut travailler. Dans une autre application très intéressante, la carte est une carte à microprocesseur; elle comporte une puce de microprocesseur et plusieurs puces de mémoire contenant des données adressables en écriture et/ou en lecture par le microprocesseur. La puce de microprocesseur fonctionne en permanence et n'a pas besoin d'être désignée, mais les puces de mémoire fonctionnent une à la fois et il faut désigner celle avec laquelle le microprocesseur doit travailler. Ce sont donc ces puces de mémoire qui comportent un plot d'entrée dédoublé, court-circuitable et pourvu d'une cellule de registre à décalage. C'est le microprocesseur qui émet les instructions en série sur une de ses bornes d'entrée/sortie, borne à laquelle les puces sont raccordées en cascade par leurs plots I/OA et I/OB.Le microprocesseur peut donc émettre notamment une instruction de désignation de puce pour désigner la puce de mémoire avec laquelle il va travailler au cours de la ou les instructions suivantes. Pour augmenter la confidentialité de traitement de l'information, on peut prévoir que les échanges de données entre le microprocesseur et les puces de mémoire sont cryptés par le microprocesseur. Cette solution dans laquelle les instructions de désignation de puce sont émises dans la carte elle-même est intéressante aussi dans le cas où la carte à microprocesseur ne comporte que deux puces qui sont la puce de microprocesseur avec de la mémoire interne à cette puce, et une puce d'extension de mémoire. Dans ce cas, l'instruction de désignation émise par le microprocesseur consiste - soit à désigner la puce en plaçant un "1" dans sa cellule de registre, puis dans sa mémoire de désignation, auquel cas le microprocesseur fonctionne avec l'extension de mémoire : les instructions de lecture et écriture de la mémoire sont exécutées par la puce de mémoire externe; - soit à ne pas désigner la puce, en plaçant un "0" dans sa cellule de registre puis dans sa mémoire de désignation, auquel cas la puce de microprocesseur travaille seulement avec sa mémoire interne. Cette solution est donc tout-à-fait intéressante pour réaliser un circuit à microprocesseur avec une extension de mémoire, que ce soit dans une carte à puce ou non. Par conséquent, l'invention concerne également une carte à puce à plusieurs puces dans laquelle il y a un microprocesseur et une seule autre puce susceptible d'être désignée; cette autre puce est la seule à comporter une entrée/sortie amont et une entrée/sortie aval avec une cellule de registre court-circuitable entre les deux. La "cascade" de puces se réduit donc à une seule puce mais le principe de fonctionnement est le même. L'instruction de désignation vient du microprocesseur. La figure 3 représente un exemple de circuiterie détaillée à l'entrée I/O d'une puce selon 11 invention; cette circuiterie correspond au schéma bloc de la figure 2. Elle fonctionne sous la commande de deux signaux : le signal d'horloge CLK et son complément CLK-; et un signal SEL et son complément SEL-, issus du décodeur d'instructions 14. Le signal SEL est normalement à zéro, passe à 1 à la fin de la réception du code opératoire de l'instruction de désignation, et repasse à zéro à la fin de l'instruction de désignation, lorsque les données de désignation ont été mises en place dans le registre à décalage formé par les puces en cascade. La cellule de registre à décalage CRD1 comporte deux éléments de circuit en cascade. Le premier élement comprend un interrupteur 20 actionné pendant CLK-, en amont de l'entrée d'une porte NAND 22 qui reçoit par ailleurs sur une autre entrée le signal de sélection SEL. Un inverseur 24, en série avec un interrupteur 26 commandé par CLK, reboucle la sortie de la porte NAND vers la première entrée de la porte NAND. Le deuxième élément de circuit, connecté à la sortie de la porte NAND, comporte un interrupteur 28, actionné par CLK, en série avec un inverseur 30 dont la sortie constitue la sortie de la cellule CRU1. La sortie de l'inverseur est par ailleurs reliée à une première entrée d'une porte NAND 32 dont une autre entrée reçoit le signal SEL. Enfin, la sortie de cette porte NAND est rebouclée à travers un interrupteur 34 actionné par CLK, sur l'entrée de l'inverseur 30. La sortie de la cellule CRD1 est reliée à travers un interrupteur 36 (actionné par le signal SEL) à l'entrée/sortie aval I/OB1 de la puce. Cette cellule ne fonctionne que pendant que SEL est à un niveau 1. Un bit en provenance de I/OA1 est stocké dans la première partie de la cellule pendant CLK-; il passe dans la deuxième partie pendant CLK. Si SEL = 0, les entrées I/OA1 et I/OB1 sont court-circuitées. La cellule CRD1 ne fonctionne pas. Quand SEL repasse de 1 à 0, l'état présent sur la sortie de la cellule CRD1 est mémorisé dans la cellule de mémoire CRM1 qui est essentiellement une bascule bistable commandée par la sortie de la celule CRD1 mais pourvue d'une entrée d'autorisation commandée par le signal SEL. Lorsque SEL passe à 0, la cellule ne peut plus basculer et garde le dernier état qu'elle avait. La sortie de la bascule est un signal CE qui sert à autoriser ou non le fonctionnement de la puce (plus pércisément des circuits 10 de la puce) à partir de ce moment. Le décodeur d'instructions est tout simplement constitué d'une manière classique par un réseau logique programmable (PLA). Il comportera, par rapport à celui d'une puce classique, une ligne de plus pour élaborer le signal SEL lors de la réception du code opératoire correspondant à l'instruction de désignation. La figure 4 représente enfin un perfectionnement supplémentaire. Là encore, bien que ce perfectionnement soit plus spécialement intéressant pour des cartes à puces de format classique de carte de crédit, il faut comprendre qu'il peut trouver d'autres applications, et on doit donc prendre le mot "carte" au sens large. Le perfectionnement concerne l'interconnexion entre les puces sur la carte. Comme il y a plusieurs puces identiques, elles ont des plots identiques qui doivent être connectés en parallèle par des connexions imprimées faisant partie de la carte. L'idée est de dédoubler presque tous les plots en les court-circuitant à l'intérieur de la puce, et de placer un des plots dédoublés d'un côté de la périphérie de la puce (côté orienté vers une puce adjacente), et l'autre d'un autre côté (tourné vers une autre puce adjacente). Bien entendu, le plot I/OA1 et le plot I/OB1 suivront un traitement particulier : ils ne sont pas court-circuités en permanence comme les autres plots dédoublés puisqu'on doit pouvoir les décourt-circuiter. Mais ils sont placés aussi chacun d'un côté de la périphérie de la puce. L'ordre des plots sur un côté de la périphérie est inverse de l'ordre des plots correspondants de l'autre côté. Avec ce dédoublement des plots qui sont communs à plusieurs puces, surtout dans le cas de puces identiques, on va pouvoir connecter les puces entre elles et connecter les puces aux bornes extérieures de la carte avec un seul niveau d'interconnexions, c'est-à-dire sans croisement d'interconnexions. La figure 4 représente un exemple possible. Les bornes extérieures de la carte sont les huit bornes VCC, VSS, RST, VPP, CLK, I/O, FUSE, PROG. Toutes les puces comportent huit plots correspondants. Sur ces huit plots, VCC et VSS n1 ont pas été dédoublées car ce n'était pas utile. I/O est dédoublée de la manière spécifique décrite précédemment. Les cinq autres plots sont dédoublés et mis en court-circuit permanent à l'intérieur des puces. Le problème du croisement des interconnexions est donc reporté à l'intérieur des puces qui comportent de toutes façons des croisements. REVENDICATIONS 1. Puce de circuit intégré, comportant un plot d'entrée/sortie (I/OA1) pour recevoir des données sous forme de signaux électriques binaires en série, parmi lesquelles des instructions exécutables par la puce, caractérisé en ce qu'il comporte en outre un deuxième plot d'entrée/sortie (1/OBi), une cellule de registre à décalage (CRD1) connectée entre les deux plots, un moyen de mémorisation (CRM1) pour mettre en mémoire dans la puce l'état de la cellule à la fin d'une instruction particulière dite "de désignation", des moyens (16) pour court-circuiter et pour décourt-circuiter les deux plots à l'intérieur de la puce, et des moyens (CE) pour contrôler le fonctionnement de la puce en fonction de l'étant mémorisé. 2. Circuit intégré selon la revendication 1, caractérisé en ce que les moyens de contrôle (CE) sont aptes à inhiber ou autoriser au moins en partie le fonctionnement de la puce en fonction de l'étant mémorisé de la cellule binaire. 3. Circuit intégré selon l'une des revendications 1 et 2, caractérisé en ce que la puce est apte à fonctionner selon plusieurs modes de fonctionnement et en ce que les moyens de contrôle (CE) sont aptes à contrôler le mode de fonctionnement. 4. Circuit intégré selon l'une des revendications 1 à 3, caractérisé en ce que les moyens (16) pour court-circuiter et décourt-circuiter les deux plots sont contrôlés par un décodeur d'instructions (14) de manière à court-circuiter les plots dans le cas général et à les décourt-circuiter pendant au moins une partie de la durée d'exécution de l'instruction de désignation. 5. Carte à plusieurs puces de circuit intégré, caractérisée en ce qu'ele comporte plusieurs puces (CI1, C12, ...) possèdant chacune une entrée/sortie amont (I/OA1) et une entrée/sortie aval (I/OB1) et susceptibles de recevoir des instructions sur ces entrées, en ce que les puces sont connectées en cascade par ces entrées, l'entrée aval de l'une étant reliée à l'entrée amont de la suivante, en ce que les puces comportent des moyens internes à la puce pour court-circuiter ou décourt-circuiter entrée amont et l'entrée aval en réponse à une instruction de désignation reçue sur l'entrée amont de la première puce. 6. Carte à puce selon la revendication 5, caractérisée en ce que entrée amont de la première puce est reliée à une borne de connexion extérieure (I/O) de la carte. 7. Carte à puce selon la revendication 5, caractérisée en ce que l'entrée amont de la première puce est reliée à un plot de sortie d'une puce de microprocesseur faisant également partie de la carte, le microprocesseur étant apte à fournir sur ce plot de sortie une instruction de désignation. 8. Carte à puce selon l'une des revendications 5 à 7, caractérisée en ce que les puces comportant une entrée amont et une entrée aval susceptibles d'être court-circuitées et décourtcircuitées comportent par ailleurs d'autres plots de connexion qui sont tous mis en parallèle avec les plots correspondants des autres puces. 9. Carte à puce selon l'une des revendications 5 à 8, caractérisée en ce que les puces comportant une entrée amont et une entrée ayal susceptibles d'être court-circuitées et décourt-circuitées sont des puces de circuit intégré selon l'une des revendications 1 à 4. 10. Carte à puce selon l'une des revendications 5 à 9, caractérisée en ce que les puces comportent chacune , outre ladite entrée/sortie amont et ladite entrée/sortie aval, plusieurs plots de connexion dédoublés chacun en plot A et un plot B, le plot A et le plot B étant situés chacun d'un côté différent de la puce et étant court-circuités à l'intérieur de la puce, et ltensemble des liaisons entre les broches de connexion extérieures de la carte et ces plots des puces s'effectuant à l'aide d'un seul niveau d'interconnexions sur la carte à l'extérieur des puces. 11. Système utilisant des cartes à puces, comportant une carte à puce à plusieurs puces (CI1, CI2 CI3, CI4), chaque puce comportant une entrée/sortie amont (I/OA1) et une entrée/sortie aval (I/OB1) avec une cellule de registre à décalage (CRD1) entre ces deux entrées/sorties et un moyen (16) pour courtcircuiter ou décourtcircuiter ces deux entrées/sorties, les puces étant connectées en cascade par leurs entrées/sorties amont et aval, en ce que le sytème comporte encore des moyens pour fournir des instructions pour les puces, parmi lesquelles une instruction de désignation, composée d'un code opératoire suivi de données à introduire dans les cellules du registre à décalage formé par la mise en cascade des cellules de registre (CRD1), en ce que les puces comportent des moyens pour recevoir toutes simultanément le code opératoire et décourt-circuiter, en réponse à ce code, les cellules de registre, et en ce que les puces comportent des moyens pour modifier leur fonctionnement en fonction du contenu de leur cellule de registre à décalage à la fin de l'instruction de désignation. 12. Système selon la revendication 11, caractérisé en ce que les puces comportent des moyens (16) pour que les entrées/sorties amont et aval soient court circuitées à la fin de l'exécution de l'instruction de désignation. 13. Système selon l'une des revendications 11 et 12, caractérisé en ce que les puces comportent des moyens (CE) pour inhiber ou autoriser leur fonctionnement en fonction du contenu de leur cellule de registre à décalage (CRD1) à la fin de l'exécution de l'instruction de désignation, jusqu'à la réception ultérieure d'une autre instruction de désignation. 14. Système selon l'une des revendications 11 à 13, caractérisé en ce que certaines puces comportent plusieurs modes de fonctionnement possibles, et en ce qu'elles comportent des moyens pour changer de mode de fonctionnement en fonction du contenu de leur cellule de registre à décalage (CRD1) à la fin de l'instruction de désignation. 15. Système selon l'une des revendications 11 à 14, caractérisé en ce que la carte à puce comporte une puce de microprocesseur ayant une mémoire interne et au moins une autre puce constituant une mémoire externe pour le microprocesseur, cette dernière puce possédant une entrée/amont (I/OA1) et une entree/aval (I/OB1) avec une cellule de registre (CRD1) entre les deux pour pouvoir être désignée par une instruction de désignation, en ce que le microprocesseur est apte à fournir cette instruction de désignation, et en ce que les instructions de lecture ou écriture de mémoire fournies par le microprocesseur après exécution de l'instruction de désignation sont exécutées par la mémoire externe ou par a mémoire interne selon que la puce de mémoire externe a ét ou non désignée par l'instruction de désignation. 16. Système selon l'une des revendications 11 à 15, caractérisé en ce que les cartes à puces sont des cartes selon l'une des revendications 5 à 10.