Brevet FR2679672A1 — publié le 19930129

"CIRCUIT DE TRANSMISSION DE DONNÉES AVEC DES LIGNES D'ENTREE/SORTIE SEGMENTEES". L'invention concerne une mémoire à accès aléatoire dynamique (DRAM) d'un dispositif semiconducteur et en particulier un circuit de transmission de données avec un temps d'accès aux données réduit. La tendance générale dans le domaine des dispositifs à semiconducteurs est une évolution vers des dispositifs à plus haute densité ainsi que vers des vitesses de fonctionnement plus élevées On sait toutefois que lorsque le dispositif semiconducteur répond aux exigences d'une densité plus élevée, sa vitesse de fonctionnement diminue; lorsque le dispositif semiconducteur est fabriqué pour augmenter la vitesse de fonctionnement, sa densité diminue. C'est pourquoi, de manière à satisfaire les deux exigences de densité élevée et de vitesse de fonctionnement élevée du dispositif semiconducteur, il faut considérer et sélectionner attentivement la structure du circuit de transmission de données et les éléments qui y sont utilisés. En référence aux figures 1 et 2, on décrit des circuits de transmission de données de type connu, dans lesquels le circuit de la figure 1 montre une structure compacte ayant des lignes d'entrée/sortie 5, 6 communes a travers lesquelles on transmet les données Le circuit de transmission de données de la figure 1 est une représentation détaillée d'une partie spécifique d'un réseau de cellules mémoires semiconductrices Dans cette structure, le circuit de transmission de données classique comporte des lignes de bit 1 et 2 couplées à une cellule mémoire (non représentée), les lignes d'entrée/sortie 5 et 6 communes, des transistors d'entrée/sortie 3 et 4 de connexion des lignes de bit avec les lignes d'entrée/sortie communes et un amplificateur de lecture 7 fonctionnant en réponse aux signaux de commande O OS 05 D Les transistors *d'entrée/sortie 3 et 4 fonctionnent en réponse à un signal de ligne de sélection de colonne (CSL) L'amplificateur de lecture 7 est de type connu et c'est pourquoi on ne le décrit pas plus complètement. D'après la figure 1, on comprend qu'une telle disposition compacte est favorable à une densité élevée du dispositif à semiconducteurs Cependant, la charge des lignes d'entrée/sortie communes est relativement plus faible que la charge des lignes de bit, de sorte que les faibles signaux des lignes de bite 1, 2 peuvent difficilement passer dans les lignes d'entrée/sortie communes C'est pourquoi on utilise un amplificateur détecteur 7 pour amplifier les faibles signaux et la durée nécessitée pour amplifier les signaux est appelée durée de perception La durée de perception effective de ce circuit classique est d'environ 5-i Ons, ce qui est assez long et la durée de perception influe grandement sur le temps d'accès aux données Ainsi, si la durée de perception est importante le temps d'accès aux données est également important En conclusion, le circuit de la figure 1 se prête à une haute densité de dispositif à semiconducteurs, mais ne permet pas de réaliser un temps d'accès aux données rapide. Sur la figure 2 on voit un autre circuit de transmission de données classique pour résoudre le problème précité Ce circuit utilisant la méthode de perception directe est décrit dans les "pages 1102-1109, IEEE Journal of Solid-State circuits, Vol 25, No 5, Octobre 1990 ". Dans cette structure, les transistors d'entrée/sortie 3, 4 et les lignes d'entrée/sortie communes 5,6 de la figure 1 sont respectivement remplacés par les transistors d'écriture 13, 14 et les lignes d'entrée/sortie de données , 16 Les transistors d'écriture 13, 14 sont alimentés à leurs grilles par le signal de ligne de sélection de colonne d'écriture (WCSL) En outre, des lignes 17 de lecture de données prévues en supplément sont couplées indirectement aux lignes de bit 1, 2 au moyen des transistors d'émission 21,22 et des transistors de détection 19, 20 de manière à ce que les tensions de ligne de bit ne soient pas directement couplées aux lignes de lecture de données 17, 18 Les transistors détecteurs 19, 20 et les transistors d'émission 21, 22 fonctionnent comme un préamplificateur Pour plus d'information, il faut se référer à l'article précité. Dans le circuit de la figure 2, comme on préamplifie les signaux de ligne de bit par les transistors détecteurs 19, 20 et les transistors d'émission 21, 22 avant de les appliquer aux lignes de lecture de données 17 et 18, même les signaux faibles provenant des lignes de bit 1, 2 peuvent être appliqués avec succès aux lignes de lecture de données 17 et 18 C'est pourquoi on n'a pas besoin de durée de perception et on peut ainsi réduire le temps d'accès aux données Toutefois ce circuit comporte des éléments supplémentaires pour obtenir le temps d'accès rapide, ce qui produit une faible densité d'intégration. Le but de la présente invention est de créer un circuit de transmission de données avec un faible temps d'accès aux données et également une densité d'intégration élevée. Selon la présente invention, un circuit de transmission de données pour commander la transmission de données dans un dispositif de mémoire à semiconducteurs ayant des cellules mémoires pour stocker les données, des lignes de bit pour émettre les données, un amplificateur détecteur pour amplifier le potentiel des lignes de bit et des lignes d'entrée/sortie de données, comprend: une paire de lignes d'entrée/sortie segmentées connectées aux lignes de bit, et un préamplificateur connecté entre les lignes d'entrée/sortie segmentées et les lignes d'entrée-sortie de données, pour amplifier les potentiels des lignes d'entrée/sortie segmentées et/ou les lignes d'entrée/sortie de données de manière à transmettre les potentiels entre elles. Pour une meilleure compréhension de l'invention et pour montrer sa mise en oeuvre, on fait maintenant référence à titre d'exemple aux dessins schématiques annexés, dans lesquels: la figure 1 est un mode de réalisation d'un circuit de transmission de données de type connu; la figure 2 est un autre mode de réalisation d'un circuit de transmission de données de type connu; la figure 3 est un mode de réalisation d'un circuit de transmission de données selon la présente invention; la figure 4 est une représentation détaillée du circuit représenté à la figure 3; la figure 5 est un diagramme temporel du circuit représenté à la figure 4; la figure 6 est un diagramme de circuit logique pour produire les impulsions d'horloge de la figure 5; la figure 7 est un autre mode de réalisation du circuit de transmission de données selon la présente invention. En référence à la figure 3, les références 35, 36 désignent des lignes d'entrée/sortie segmentées (parfois appelées sous- lignes d'entrée/sortie ou lignes d'entrée/sortie divisées) et la référence 101 désigne un préamplificateur selon la présente invention Sur le dessin, les potentiels aux lignes de bit 31, 32 sont couplés respectivement aux lignes d'entrée/sortie segmentées 35, 36 et transmis aux lignes d'entrée/sortie de données 37, 38 à travers le préamplificateur 101 Il faut noter à ce propos que pour procurer un temps d'accès aux données rapide, les charges de données d'une cellule mémoire sont réparties directement jusqu'aux lignes d'entrée/sortie segmentées et transmises aux lignes d'entrée/sortie à travers le préamplificateur de sorte que le temps nécessaire pour l'opération de détection ne correspond pas nécessairement à celui du circuit de la figure 2 En outre, selon la présente invention, comme le préamplificateur est placé à un emplacement de câblage, le circuit selon l'invention exige très peu de place supplémentaire pour le préamplificateur en comparaison du circuit classique de la figure 2. En référence à la figure 4, on décrit maintenant plus en détail le préamplificateur de la figure 3 Sur le dessin, la cellule mémoire et l'amplificateur détecteur sont les mêmes que les éléments classiques et ne seront pas détaillés Le préamplificateur comprend un préamplificateur de lecture et un préamplificateur d'écriture Le préamplificateur d'écriture est constitué d'un premier transistor d'écriture 39 dont le canal est connecté entre la première ligne d'entrée/sortie 37 et la première ligne d'entrée/sortie segmentée 35, la grille étant connectée au signal WCSL, et un deuxième transistor d'écriture 40 dont le canal est connecté entre la deuxième ligne d'entrée/sortie 38 et la deuxième ligne d'entrée/sortie segmentée 36, la grille étant connectée au signal WCSL Par ailleurs, le préamplificateur de lecture comprend un transistor de décharge 43 dont la grille est raccordée au signal RCSL (ligne de sélection de colonne de lecture) et une extrémité du canal étant mise à la masse, un premier transistor de lecture 41 dont le canal est connecté entre l'autre extrémité du canal du transistor de décharge 43 et la deuxième ligne d'entrée/sortie de données 38, et la grille est raccordée à la première ligne d'entrée/sortie segmentée 35, et un second transistor de lecture 42 dont le canal est connecté entre l'autre extrémité du canal du transistor de décharge 43 et la première ligne d'entrée/sortie de données 37, et la grille est raccordée à la deuxième ligne d'entrée/sortie segmentée 36 Comme on le voit sur la figure 4, on a placé deux transistors MOS 44, commandés par le signal RCSL entre les lignes d'entrée/sortie segmentées 35, 36 Ceci pour empêcher un état flottant des lignes d'entrée/sortie segmentées 35 ', 36 ' non sélectionnées représentées à la figure 3 En outre, un potentiel Vp correspondant à Vcc/2 est appliqué à la borne commune des deux transistors MOS 44, 45 Toutefois, on peut changer le niveau du potentiel Vp selon les caractéristiques des éléments mémoires. On va maintenant décrire en référence aux figures 5 et 6 l'opération de lecture du circuit de transmission de données de la figure 4 Les spécialistes connaissant bien les opérations de sélection d'une ligne de mot, puis de transmission d'une donnée à partir d'une cellule mémoire sélectionnée à la ligne d'entrée/sortie segmentée 35, ces opérations ne seront pas détaillées dans l'explication du circuit. Sur les figures 5 et 6 on voit que, lorsque le signal CSL est mis, le signal RCSL monte à un niveau logique "haut" Puis, l'état logique "haut" de la première ligne d'entrée/sortie segmentée 35 rend le premier transistor de lecture 41 passant, déchargeant ainsi le potentiel de la deuxième ligne de données 38 à la borne de masse à travers les transistors 41, 43 De ce fait, le courant ii O passant à travers le premier transistor de lecture 41 augmente comme représenté à la figure 5 Au contraire l'état logique "bas" de la deuxième ligne d'entrée/sortie segmentée 36 bloque le deuxième transistor de lecture 42, isolant ainsi le potentiel de la première ligne d'entrée/sortie 37 de la borne de masse C'est pourquoi le courant i 1 o passant à travers le deuxième transistor de lecture 42 passe pendant très peu de temps puis ne passe plus ensuite Il en résulte que les différences de potentiel entre les première et seconde lignes d'entrée/sortie 37, 38 augmentent et que le potentiel différencié est produit par l'amplificateur détecteur 46 Le temps d'accès aux données selon l'opération ci-dessus est plus rapide de 5 à i Ons que celui du dispositif de l'art antérieur et ceci peut satisfaire aux exigences d'un fonctionnement à grande vitesse Ceci étant noté, l'opération d'écriture de données est l'inverse de l'opération de lecture de données sauf qu'elle est effectuée par les transistors d'écriture 39, 40, et ne sera pas expliquée plus avant. Lorsqu'on utilise le circuit de transmission de données selon la présente invention dans un dispositif de mémoire à semiconducteurs dans lequel le réseau de cellules mémoires est divisé en blocs, selon des lignes et des colonnes, on a besoin d'un moyen spécifique supplémentaire au circuit de la figure 4 pour valider un bloc sélectionné et un tel dispositif est représenté sur la figure 7 En utilisant les moyens de validation, lorsqu'on accède à un nombre de blocs dans une colonne, on empêche que les lignes d'entrée/sortie de données de tous les blocs dans la même colonne soit connectées à un instant donné à la borne de masse en se déchargeant De ce fait, on doit prévoir en plus le moyen de validation 90 auquel on applique un signal de sélection de bloc Dans ce mode de réalisation, le moyen de validation comprend un transistor MOS 91 dont le canal est connecté entre la borne de masse et le canal d'un transistor de décharge 43 et dont la grille est commandée par le signal de sélection de bloc Les spécialistes comprennent aisément que le moyen de validation peut être modifié à volonté sans sortir du cadre de l'invention. Comme précité, le circuit de l'invention ne nécessite pas d'opération de détection de ligne de bit de sorte qu'on peut réduire le temps d'accès aux données En outre, le préamplificateur pour raccorder les lignes d'entrée/sortie segmentées aux lignes d'entrée/sortie de données peut être placé dans la zone de câblage dans la présente invention, ce qui assure une haute densité d'intégration. Bien que des réalisations particulières de l'invention aient été représentées et décrites, l'invention n'est nullement limitée aux éléments et moulages décrits Les spécialistes reconnaîtront que des éléments ou sous- ensembles particuliers peuvent être utilisés sans sortir du cadre ni de l'esprit de l'invention. En outre, l'invention s'applique particulièrement au cas d'une RAM pseudostatique sans multiplexage d'adresses. REVENDICATIONS 1 Circuit de transmission de données pour commander la transmission de données dans un dispositif de mémoires à semiconducteurs ayant des cellules mémoires pour stocker les données, des lignes de bit pour émettre les données, un amplificateur détecteur pour amplifier le potentiel des lignes de bit, et des lignes d'entrée/sortie de données, comprenant: une paire de lignes d'entrée/sortie segmentées ( 35, 36), un préamplificateur ( 101) connecté entre lesdites lignes d'entrée/sortie segmentées, ( 35, 36) et lesdites lignes d'entrée/sortie de données ( 37, 38), pour amplifier les potentiels des lignes d'entrée/sortie segmentées ( 35, 36) et des lignes d'entrée/sortie ( 37, 38) de données de manière à transmettre les potentiels entre elles. 2 Circuit de transmission de données selon la revendication 1, dans lequel ledit amplificateur détecteur est monté dans la zone de câblage. 3 Circuit de transmission de données selon la revendication 1, comprenant en outre des transistors de transmission pour connecter lesdites lignes d'entrée/sortie segmentées ( 35, 36) avec lesdites lignes de bit ( 31, 32), en réponse à un signal de sélection de colonne. 4 Circuit de transmission de données selon la revendication 1, dans lequel ledit préamplificateur comprend: un préamplificateur d'écriture comprenant: un premier transistor d'écriture ( 39) dont le canal est connecté entre une première ( 37) desdites lignes d'entrée/sortie de données et une première ( 35) desdites lignes d'entrée/sortie segmentées; et un deuxième transistor d'écriture ( 40) dont le canal est connecté entre une deuxième ( 38) desdites lignes d'entrée/sortie de données et une deuxième ( 36) desdites lignes d'entrée/sortie segmentées; un transistor de décharge ( 43) dont une extrémité de canal est raccordée à un potentiel de référence de masse et la grille est raccordée à une ligne de sélection de colonne de lecture; un préamplificateur de lecture comprenant: un premier transistor de lecture ( 41) dont le canal est connecté entre ladite deuxième ligne ( 38) d'entrée/sortie de données et l'autre extrémité du canal dudit transistor de décharge ( 43) et dont la grille est raccordée à ladite première ligne ( 35) d'entrée/sortie segmentée; et un deuxième transistor de lecture ( 42) dont le canal est connecté entre ladite première ligne ( 37) d'entrée/sortie de données et l'autre extrémité du canal dudit transistor de décharge ( 43) et dont la grille est raccordée à ladite deuxième ligne d'entrée/sortie segmentée ( 36). Circuit de transmission de données selon la revendication 4, dans lequel lesdits premier ( 39) et deuxième ( 40) transistors d'écriture, lesdits premier ( 41) et deuxième ( 42) transistors de lecture et lesdits transistors de décharge ( 43) sont respectivement des transistors NMOS. 6 Circuit de transmission de données pour commander la transmission de données dans un dispositif de mémoires à semi-conducteurs ayant un réseau de cellules mémoires divisé en blocs pour stocker des données, des lignes de bit pour transmettre des données, un amplificateur détecteur pour amplifier les potentiels des lignes de bit, et des lignes d'entrée/sortie de données, comprenant: une paire de lignes d'entrée/sortie segmentées ( 35, 36) raccordées auxdites lignes de bit ( 31, 32); un préamplificateur connecté entre lesdites lignes d'entrée/sortie segmentées ( 35, 36) et lesdites lignes d'entrée/sortie de données ( 37, 38), pour amplifier les potentiels des lignes d'entrée/sortie segmentées et des lignes d'entrée/sortie de données de manière à transmettre les potentiels entre elles; et un moyen de sélection d'un bloc qui contient une cellule mémoire sélectionnée. 7 Circuit de transmission de données selon la revendication 6, comprenant en outre un moyen ( 44, 45) dans un état flottant pouvant répondre à un signal de commande, connecté entre les lignes d'entrée- sortie segmentées ( 35, 36), ledit moyen étant pourvu d'un potentiel de polarisation (Vp) pour empêcher l'état flottant desdites lignes d'entrée/sortie segmentées ( 35, 36). 8 Circuit de transmission de données selon la revendication 7, dans lequel le moyen flottant comporte: des premier ( 44) et deuxième ( 45) transistors MOS connectés en série l'un à l'autre entre lesdites lignes d'entrée/sortie segmentées ( 35, 36), une borne commune aux deux étant alimentée sous un potentiel Vcc/2, lesdits transistors ( 44, 45) étant commandés par un signal de sélection de colonne de lecture (RCSL). 9 Circuit de transmission de données selon la revendication 6, dans lequel ledit préamplificateur comprend: un préamplificateur d'écriture répondant à un premier signal de commande comprenant: un premier transistor d'écriture ( 39) dont le canal est connecté à une première ligne ( 37) desdites lignes d'entrée/sortie de données ( 37, 38) et une première ligne ( 35) desdites lignes d'entrée/sortie segmentées ( 35, 36); et un deuxième transistor d'écriture ( 40) dont le canal est connecté entre une deuxième ligne ( 38) d'une dite ligne d'entrée/sortie de données ( 37, 38) et une deuxième ligne ( 36) d'une dite ligne d'entrée/sortie segmentée ( 35, 36), un transistor de décharge ( 43) dont une extrémité de canal est raccordée au potentiel de référence de masse et dont la grille est raccordée à une ligne de sélection de colonne de lecture; un préamplificateur de lecture répondant à un deuxième signal de commande comprenant: un premier transistor de lecture ( 41) dont le canal il est connecté entre ladite deuxième ligne ( 38) d'une ligne d'entrée/sortie de données et l'autre extrémité du canal dudit transistor de décharge et dont la grille est raccordée à ladite première ligne de la ligne d'entrée/sortie segmentée; et un deuxième transistor de lecture ( 42) dont le canal est connecté entre ladite première ligne ( 37) d'entrée/sortie de données et l'autre extrémité d'un canal dudit transistor de décharge ( 43), et dont la grille est raccordée à ladite deuxième ligne ( 36) d'entrée/sortie segmentée. Circuit de transmission de données selon la revendication 9, dans lequel lesdits premier et deuxième signaux de commande sont un signal de ligne de sélection de colonne d'écriture (WCSL) et un signal de ligne de sélection de colonne de lecture (RCSL). 11 Circuit de transmission de données selon la revendication 6, dans lequel ledit moyen de sélection comprend un transistor MOS ( 91) répondant à un signal de commande, dont le canal est connecté entre le potentiel de référence de masse et le transistor de décharge ( 43). 12 Circuit de transmission de données selon la revendication 11, dans lequel ledit signal de commande est un signal de sélection de bloc ( O BL Si).