Brevet FR2684822A1 — publié le 19930611

PROCEDE ET APPAREIL POUR CONVERTIR DES CODES REGULIERS EN DES CODES DE TAILLES VARIABLES ET POUR ASSURER LA COMMUNICATION EN SERIE DES CODES OBTENUS La présente invention vise une technique pour convertir des codes dits réguliers formés chacun par une combinaison de N bits de valeur O et/ou 1 en des codes de tailles ou de longueurs irrégulières et pour assurer une communication en série des codes irréguliers obtenus. L'invention vise, plus précisément, une technique de conversion de codes conçue pour assurer une compression des données transmises en série à partir d'un appareil de transmission vers un appareil de réception qui assure l'enregistrement direct des codes sur un support et/ou leur reconversion pour un traitement ultérieur. D'une manière générale, les machines électroniques de traitement de l'information numérique utilisent le plus souvent des codes binaires de longueur ou de taille régulière appelés par la suite codes réguliers. La longueur constante de ce type de codes représente un avantage dans la mesure où elle permet de réaliser facilement toutes sortes d'interfaçages, tels que codages, décodages, transcodages, etc. L'inconvénient des codes réguliers tient au fait que chaque code renferme plus ou moins de bits inutiles ou redondants. En effet, pour représenter le chiffre "1", il doit être utilisé autant de bits, par exemple 8, que pour le nombre "255". Il s'ensuit que la masse des données est considérablement augmentée, ce qui ralentit leur transmission. Pour éviter cet inconvénient, l'art antérieur a proposé d'utiliser des codes de longueurs ou de tailles irrégulières. Ces codes dits irréguliers sont plus rationnels, dans la mesure où ils utilisent un nombre de bits juste nécessaires et suffisants pour former les différentes combinaisons, telles que par exemple un seul bit pour le chiffre "O" ou "1", deux bits pour le chiffre "2" ou "3" et seulement sept bits pour le nombre "127". Si les codes irréguliers réduisent la masse des données, leur longueur variable rend difficile les taches d'interfaçage, ainsi que la séparation de deux codes consécutifs, dans la mesure où le nombre de bits change d'un code à l'autre. Pour séparer chaque code, l'état de la technique a proposé par le code HUFFMANN, de connaître la longueur de chacun des codes à l'aide d'un début de code spécifique. Dans le même sens, d'autres codes ont proposé d'ajouter à chaque combinaison une entête de trois bits indiquant leur longueur. L'adjonction de cet élément indicatif aux codes irréguliers ne donne pas satisfaction en pratique pour les raisons suivantes. En effet, il apparaît que certains codes de remplacement présentent en raison de cet élément ajouté, des tailles plus longues que celles des codes à remplacer, ce qui annihile l'effet recherché de réduction de la masse des données. De plus, ces codes interdisent d'utiliser toutes les combinaisons binaires imaginables pour une longueur choisie de codes. C'est la raison pour laquelle jusqu'à présent les codes irréguliers proposés, tels que HUFFMANN ou HUFFMANN modifié, ne sont pas encore suffisamment fiables pour pouvoir prétendre à un usage aussi répandu que celui des codes réguliers, même si les codes réguliers utilisent des bits inutiles. La présente invention vise donc à satisfaire ce besoin en proposant un procédé adapté pour convertir des codes réguliers formés chacun par une combinaison de N bits de valeur 0 et/ou 1 en des codes irréguliers permettant d'obtenir un gain réel en temps de transmission et en espace de stockage séquentiel. Un autre objet de l'invention est de proposer un procédé de conversion adapté pour être compatible avec les techniques de compactage ou de compression de données qui réduisent un fichier originel en un nombre plus faible de codes dont leur masse est réduite par le procédé selon l'invention, en un nombre plus faible de bits. Un objet encore de l'invention est d'offrir un procédé de communication compatible avec tous les types de transmission de données utilisées. Pour atteindre ces objectifs, le procédé selon l'invention consiste - pour les codes réguliers formés par une combinaison de bits O et 1, à supprimer dans les codes réguliers, le ou les bit(s) consécutif(s) présentant la même valeur et placé(s), pour tous les codes, soit à leur tête, soit à leur queue, de manière à obtenir des codes irréguliers correspondants, - et à transmettre successivement en série les codes irréguliers en émettant un signal de fin de code en relation de la transmission du dernier bit de chaque code irrégulier. Pour les codes réguliers formés uniquement de bits de valeur 0 et 1, le procédé selon l'invention conserve les bits pour obtenir des codes irréguliers correspondants de taille N. Selon une caractéristique avantageuse, le procédé selon l'invention consiste à transmettre les codes irréguliers formés chacun par une combinaison de 1 à N bits, selon un mode donné de transmission qui détermine l'instant de la transmission du signal de fin de code par rapport à celui de la transmission du dernier bit de chaque code irrégulier. Selon une autre caractéristique de l'invention, le procédé de conversion et de transmission assure également la réception et a conversion inverse des codes irréguliers transmis en vue de reconstituer les codes réguliers correspondants. L'objet de l'invention vise également un appareil comportant : - un circuit de contrôle assurant l'émission d'ordres de commande et de synchronisation, - un circuit transmetteur comportant .. un bloc tampon d'entrée destiné à recevoir en parallèle les bits formant chaque code régulier, .. un bloc de conversion de chaque code régulier reçu par le bloc tampon en des codes irréguliers correspondants pour chacun desquels sont supprimés le ou les bits consécutifs placés pour tous les codes, soit à leur tête, soit à leur queue et présentant une même valeur mais différente du bit suivant du code considéré, .. un bloc de transmission assurant la transmission en série des bits de chaque code irrégulier et l'émission d'un signal de fin de code en relation de la transmission du dernier bit de chaque code irrégulier. Diverses autres caractéristiques ressortent de la description faite ci-dessous en référence aux dessins annexés qui montrent, à titre d'exemples non limitatifs, des formes de réalisation de l'objet de l'invention. La fig. 1 est un tableau explicatif du procédé de conversion conforme à l'invention. La fig. 2 est un tableau expliquant un autre exemple de réalisation du procédé de conversion selon l'invention. La fig. 3 est un schéma bloc fonctionnel illustrant un appareil permettant de mettre en oeuvre le procédé selon l'invention. La fig. 4 est un schéma fonctionnel illustrant un circuit de transmission des codes irréguliers obtenus. Les fig. 4A à 4D sont des tableaux explicitant une phase caractéristique du procédé selon l'invention. La fig. 5 est une vue d'un circuit de réception des codes irréguliers. La fig. SA est un tableau illustrant une phase caractéristique du procédé relative à la réception des données. Le procédé de communication selon l'invention consiste à effectuer une opération de conversion de codes dits réguliers Ri formés chacun par une combinaison de N bits de valeur 0 et/ou 1. Tel que cela apparaît plus précisément à la fig. 1, chaque code régulier Ri présente une taille ou une longueur N, par exemple, égale à 4 bits pour simplifier la description qui suit. Dans l'exemple illustré, il a été considéré les 16 combinaisons possibles avec 4 bits. L'opération de conversion selon l'invention consiste, pour chaque code régulier, à supprimer dans chacun d'eux le ou les bit(s) consécutif(s) placé()s dans l'exemple illustré à leur tête et présentant une même valeur, mais différente de celle du bit suivant ou adjacent. Il est ainsi obtenu des codes dits irréguliers IRi correspondant chacun à un code régulier Ri. Ainsi, pour tous les codes réguliers formés par une combinaison de bits 0 et 1, le ou les bit(s) de tête ou de poids le plus fort (MSB) et présentant une même valeur binaire sont supprimés.Pour les codes réguliers formés uniquement de bits de valeur 0 ou 1, l'opération de conversion ntentraSne aucune suppression de bits, dans la mesure où ces codes réguliers possèdent un seul type de bit. L'opération de conversion selon l'invention permet donc d'obtenir, à partir des 2N combinaisons possibles de taille N, d'une part, deux codes irréguliers de taille égale à N et formés N uniquement de bits 0 ou 1 et, d'autre part, (2 )-2 codes irréguliers formant un jeu complet de codes de longueurs variables de 1 à N-1 bits. Ainsi, dans l'exemple illustré, il peut être obtenu deux codes irréguliers à 1 bit, 4 codes irréguliers à 2 bits, 8 codes irréguliers à 3 bits et 2 codes irréguliers à 4 bits. La fig. 2 illustre une variante de réalisation du procédé selon l'invention dans laquelle l'opération de conversion vise à supprimer les bits de queue ou de poids le plus faible (LSB) pour chaque code régulier Ri. Dans cet exemple, le ou les bits de poids le plus faible, qui présentent une même valeur mais différente de celle du bit suivant, sont supprimés. Il apparaît donc que la suppression des bits de queue pour tous les codes réguliers donnent deux codes irréguliers 4 bits et un jeu complet de codes irréguliers de 1 à 3 bits. La comparaison des fig. 1 et 2 conduit à constater que la suppression des bits de tête pour chaque code régulier donne un code irrégulier différent de celui obtenu par la suppression des bits de queue. Aussi, lors de la mise en oeuvre de l'operation de conversion, il convient de choisir pour tous les codes réguliers, soit la technique de suppression des bits de queue, soit celle des bits de tête. Il est à noter que pour les fichiers de texte ASCII, la suppression des bits de queue permet d'obtenir une meilleure réduction de la masse des données à transmettre. En tout état de cause, chaque code régulier correspond à un code irrégulier spécifique et inversement. Pour retrouver un code régulier à partir d'un code irrégulier, il convient de connaître la taille du code régulier et le type de suppression choisie relative, soit aux bits de queue ou de tête, de manière à compléter la combinaison restante par un nombre correspondant de bits présentant une valeur complémentaire à la valeur du bit qui est adjacent au premier bit à rajouter. Il est à noter que l'absence de préfixe ou d'entête attaché aux codes irréguliers permet d'utiliser comme unités d'information et de codage toutes les combinaisons possibles de bits pour une taille donnée de codes. Bien entendu, il peut être envisagé d'appliquer l'opération de conversion seulement sur certains des codes réguliers possibles parmi les 2N combinaisons. Le procédé consiste, ensuite, à transmettre successivement en série, les codes irréguliers en émettant un signal de fin de code en relation de la transmission du dernier bit de chaque code irrégulier. La mise en oeuvre d'un signal de fin de code permet de reconnaître le dernier bit de chaque code irrégulier transmis et par là même, de distinguer les codes irréguliers les uns des autres. La forme de ce signal de fin de code dépend du mode ou du type de transmission choisi. Ce signal de fin de code est donc différencié de la codification des bits 0 et 1, selon une technique de codage propre au mode de transmission considéré. Ainsi, dans le cas d'une communication par interface-série, du type RS-232C où il est possible de réserver trois fils pour le transport des informations, les deux premiers fils sont utilisés pour le retour commun et les bits de données, tandis que le troisième fil est utilisé pour la transmission du signal fin de code. Cette communication du type synchrone vise donc à émettre, sur le troisième fil, un signal de fin de code simultanément à la transmission du dernier bit de chaque code e irrégulier. Dans le cas de la mise en oeuvre d'une transmission similaire au mode asynchrone ou iso-synchrone qui nécessite l'adjonction d'un Start-bit et d'un Stop-bit pour encadrer chaque caractère à transmettre, le signal de fin de code est constitué par un Stop-bit du type RZ, c'est-à-dire avec remise à 0. Les autres types de bits, à savoir les bits 0 et 1, ainsi que le Start-bit, sont de format NRZ, à savoir non retour à 0, comme dans la méthode classique. Il est rappelé qu'un code de type NRZ est celui dont la polarité est la même pendant toute sa durée (16 coups d'horloge en général) et qu'un code de type RZ est celui qui comporte dans cet intervalle un retour à 0, d'une durée donnée, par exemple égale à cinq coups d'horloge. Dans le cas d'une liaison à modulation de fréquence, relative à des fréquences vocales utilisées sur le réseau téléphonique ou celles en HF, VHF ou UHF, modulant les faisceaux hertziens, il peut être envisagé de représenter le signal fin de code par une nouvelle fréquence de modulation. Dans les autres types de transmission, tels que les liaisons à modulation d'amplitude ou les systèmes de stockage séquentiels des données sur bandes ou disques magnétiques ou optiques, chaque technique utilise un codage spécifique pour représenter le signal fin de code. Le procédé selon l'invention permet donc d'utiliser toutes les techniques de transmission tout en offrant l'avantage de manipuler une masse de bits beaucoup plus réduite par la mise en oeuvre de codes irréguliers. En effet, par exemple, les 256 codes réguliers de 8 bits sont représentés par 2048 bits, tandis que les 256 codes irréguliers, définis selon l'invention, composés de 254 codes de 1 à 7 bits et de deux codes à 8 bits, n'utilisent que 1554 bits. Il doit être considéré que la masse des bits transmis peut encore être réduite par les techniques suivantes. Ainsi, il peut être envisagé d'utiliser, de préférence, les codes irréguliers présentant la taille la plus petite par rapport à la taille des codes réguliers à transmettre. Pour cela, il convient de remplacer le code régulier représentant un caractère donné par un code régulier ayant comme correspondant le code irrégulier souhaité. A titre d'exemple pour donner à la lettre C un code irrégulier de 3 bits par suppression des bits de queue, il faut substituer le code régulier actuel de la lettre C, à savoir 01000011 par le code Oxo1111 ou XX10000 où X peut être soit un 0 ou un 1. Cette substitution peut être fixe de manière à pouvoir être intégrée dans une mémoire morte ROM pour permettre aux appareils non assistés par ordinateur de faire la communication série avec des codes irréguliers.Cette substitution peut également être variable, de manière à offrir l'avantage de s'adapter à chaque fichier à transmettre, de sorte que le gain en masse des données à transmettre est améliore. Par ailleurs, les codes réguliers peuvent correspondre à des codes représentant des données ayant déjà subi une opération de compactage ou de compression, de sorte que l'objet de l'invention permet de réduire davantage le temps de communication ou l'espace de stockage séquentiel. Il doit être bien compris que la mise en oeuvre d'un logiciel de compactage ou de compression réduit un fichier originel en un nombre plus faible de codes, tandis que l'invention réduit la masse de ces codes en un nombre plus faible de bits. Pour améliorer encore le compactage des données, il peut être envisagé de soumettre les codes irréguliers obtenus selon l'invention à une nouvelle opération de conversion selon le procédé décrit ci-dessus. Il est rappelé que la première opération de conversion permet de remplacer les 2N codes réguliers N par deux codes irréguliers de N bits et par (2 )-2 codes irréguliers de 1 à N-1 bits. Pour N=8, les (2N)-2 codes irréguliers de 1 à N-1 bits sont composés de 2 codes à 1 bit, 4 codes à 2 bits, 8 codes à 3 bits, etc et de 128 codes à 7 bits. Chaque ensemble de codes de meme de longueur J constitue un jeu complet de codes réguliers de J bits. Aussi, pour les codes irréguliers, appartenant à au moins une catégorie de codes de taille égale à N-J avec, au maximum, J=N-2, il est possible de supprimer le ou les bit(s) consécutif(s) présentant la même valeur et placé(s) pour tous les codes, soit à leur tête, soit à leur queue, de manière à obtenir des codes irréguliers correspondants, dits de rang ultérieur. Un signal de fin de code est ensuite défini pour chaque code irrégulier de rang ultérieur de codes irréguliers, en vue de leur reconnaissance lors de leur transmission.Bien entendu, il peut être envisagé de recommencer les opérations de suppression et celles de définition d'un signal de code pour les codes irréguliers de rang ultérieur; Les fig. 3 et 4 illustrent un exemple de réalisation d'un appareil permettant de mettre en oeuvre le procédé de conversion et de communication selon l'invention. Tel que cela apparaît plus précisément à la fig. 3, l'appareil de communication 1 selon l'invention est destiné à être utilisé dans tous les systèmes de communication série, au même emplacement que les circuits assurant une fonction identique, à savoir l'USART (Universal Synchronous Asynchronous Receiver Transmitter) ou le circuit ACIA (Asynchronous Communication Interface Adapter). L'appareil de communication 1 selon l'invention comporte un circuit transmetteur 100, un circuit récepteur 200 et un circuit de contrôle 300 assurant l'émission d'ordres de commande et de synchronisation en direction des circuits 100 et 200. Le circuit transmetteur 100 est destiné à recevoir les codes réguliers les uns à la suite des autres par l'intermédiaire d'une liaison parallèle 101 adaptée pour assurer la transmission en parallèle de N bits, égal à 8 dans l'exemple illustré. Le circuit transmetteur 100 est constitué d'un bloc tampon d'entrée 110, d'un bloc de conversion 120 et d'un bloc de transmission 130. Tel que cela apparaît plus précisément à la fig. 4, le bloc tampon d'entrée 110 est constitué par un registre tampon d'entrée 111 associé à un indicateur d'état 112. Le registre 111 assure la mémorisation temporaire d'un code parallèle fourni par la liaison 101 et constituant, soit un code de commande destiné à être transmis par la liaison 115 au circuit de contrôle 300, soit un code régulier à transmettre au bloc de conversion 120 par l'intermédiaire d'une liaison parallèle 114. Le bloc de conversion 120 comporte un module de contrôle des entrées 121 relié à la liaison 114 et associé à un indicateur d'état 122. Le module 121 est connecté, par l'intermédiaire d'une liaison parallèle, à un registre à décalage universel 123 comportant N cellules ni, à savoir 8 dans l'exemple illustré. Le registre 123 comporte une entrée série pourvue d'un module 124 contenant le bit à introduire dans le registre et dont le fonctionnement sera mieux compris dans la suite de la description. Le registre 123 est connecté en sortie, par l'intermédiaire d'une liaison parallèle, à un module de contrôle des sorties 125. Le module 125 assure la conversion d'un code régulier en un code irrégulier et fournit, notamment, au bloc de transmission 130, par une ligne série 126, les bits de données correspondant aux codes irréguliers successifs à transmettre. Le bloc de transmission 130 comporte un module 131 de commutation et de transmission série des bits, relié en entrée, à un module de données 132. Le module 132 reçoit en entrée la ligne 126 et contient le bit sortant durant sa transmission. Le module 131 est également connecté en entrée, à un module 133 générant un signal Start-bit et, à un module 134 générant un signal Stop-bit. Le module 133 est connecté au module 125 par l'intermédiaire d'une liaison 127, assurant la fourniture d'un signal indiquant un code à transmettre. Le module 134 est relié au module de contrôle de sortie 125 par l'intermédiaire d'une liaison 128 par laquelle transite l'indicateur de fin de chaque code irrégulier à transmettre. Le module 131 fournit un signal de décalage 135 au registre 123 en passant par le module 125 et engendre, également, un signal 137 d'activation de l'indicateur 112 de l'état du registre 111. Le module 131 délivre en sortie, par sa liaison série 138, tous les bits à transmettre correspondants aux bits de données et aux bits permettant de reconnaître le début et la fin de chaque combinaison transmise. Tous ces bits sont codés en fonction du type de transmission choisie. L'appareil décrit ci-dessus fonctionne de la manière suivante. Lorsque le registre tampon d'entrée 111 est disponible, l'indicateur d'état 112 autorise le terminal transmetteur à y déposer un nouveau code de 8 bits qui est considéré comme devant être transmis par le bloc 130. A titre d'exemple et pour mieux comprendre le procédé selon l'invention, il est considéré que le code à transmettre est constitué par la combinaison 01000011correspondant au code ASCII de la lettre C. S'il est choisi de supprimer, par exemple, les bits de la combinaison placée à sa queue et présentant la même valeur, le code irrégulier correspondant à transmettre est 010000. Il est rappelé que les bits de queue ou LSB sont placés à droite de la combinaison, tandis que les bits de tête ou MSB sont situés à gauche du code. Avantageusement, le procédé selon l'invention vise à transmettre les codes irréguliers en commençant, pour chacun d'eux, par l'extrémité n'ayant pas de bit supprimé. Dans l'exemple pris, il convient donc de commencer la transmission par le bit placé du côté de la tête du code. Aussi, le code irrégulier doit être placé dans Le registre 123, de telle sorte que les bits de tête sortent de ce dernier en premier. Comme cela apparaît plus précisément à la fig. 4A, le registre à décalage 123 contient au chargement la combinaison inverse de celle correspondant au code de la lettre "C". Pour ce faire, il doit être considéré que le registre 123 est connecté au module 121, de sorte que la première cellule n1 du registre 123 se trouve reliée à la ligne de poids le plus fort et ainsi de suite, tandis que la cellule n8 est reliée à la ligne de transmission du bit du poids le plus faible. Le chargement de ce code dans le registre 123 est autorisé par l'indicateur 122 qui a été activé à la fin de la dernière séance de transmission dans un état signalant le registre disponible. Par un tel chargement, l'indicateur fin de code 128 passe à l'état inactif, tandis que la ligne 127 provoque l'émission par le module 133, d'un Start-bit transmis par le module 131. Le Start-bit constitue le premier élément du code sortant et dont le premier coup d'horloge du Start-bit remet le signal 127 à l'état de repos. A la fin de l'émission du Start-bit, le module 131 délivre un signal de décalage 135 provoquant dans le registre 123 un premier décalage assurant la sortie du bit contenu dans la première cellule n1. Le bit de valeur 0 dans le cas présent, est transmis par la ligne 126, au module 132, puis au module 131 qui assure sa transmission série par la ligne 138. L'émission d'un signal 135 permet de décaler d'un bit la combinaison placée dans le registre et d'introduire dans ce même registre, à l'opposé de sa sortie, à savoir dans la cellule n8, la valeur du bit continu dans le module 124 dont le fonctionnement sera décrit ci-après. Dans le cas présent, le module 124 contient le bit placé dans la cellule n8 du registre au chargement ou avant le premier décalage, à savoir la valeur 1. Après le premier décalage, le registre 123 contient la combinaison illustrée à la deuxième ligne de la fig. 4A. Lorsque le premier bit a été transmis par le module 131, ce dernier émet un signal subséquent de décalage 135 ayant pour conséquence de sortir le bit 1 de la première cellule n1. Un bit de valeur 1 est introduit dans la cellule n8, dans La mesure où le dernier bit de la combinaison obtenue après le premier décalage prend une valeur égale à 1. Les opérations de décalage et d'introduction sont continuées pour chaque bit successif du code, tant que tous les bits du code placé dans le registre 123 ne présentent pas une même valeur. Dans l'exemple illustré, après le sixième décalage, tous les bits du registre 123 présentent une valeur égale à 1. Dans ce cas, le module de sortie 125, qui comporte une porte OR exclusive, génère alors un indicateur de fin de code par la ligne 128, de manière à signaler que le bit en cours de transmission correspond au dernier bit du code à transmettre. Il est à noter que le module de contrôle d'entrée 121 est conçu pour distinguer, d'une part, les combinaisons de N bits de même valeur et, d'autre part, celles ayant à la fois des valeurs 0 et 1. Pour les combinaisons renfermant des 0 et 1, le module de contrôle d'entrée 121 active le module d'entrée série 124 à prendre, la valeur du bit placé dans la dernière cellule n8 du registre à décalage 123, comme déjà vu dans l'exemple précédent. Ainsi, tel que cela apparaît plus précisément sur la fig. 4B, si le code à transmettre concerne la combinaison 01001000, correspondant au code ASCII de la lettre "H", le module 124 est activé par le module 121 pour comporter un bit de valeur 0. Dans la mesure où il est choisi de supprimer les bits de queue, le code régulier est placé dans le registre 123, de sorte que les bits de tête sortent en premier.Au chargement, le registre 123 comporte la combinaison inverse de celle du code de la lettre "H", tandis que la partie à transmettre est uniquement 10010. Il apparaît qu'après le cinquième décalage, la combinaison du code irrégulier est transmise complètement, tandis que dans le registre 123, toutes les cellules comportent des bits de même polarité, ce qui provoque l'émission de l'indicateur de fin de code. Avantageusement, le module de contrôle des entrées 121 comporte des moyens pour détecter, lorsque la combinaison à transmettre est formée uniquement de bits présentant une même valeur. Cette combinaison correspond à l'un ou l'autre des deux codes extrêmes formés de N bits de valeur 0 ou 1. A cet effet, le module 121 comporte une porte logique OR exclusive à N entrées reliées aux N bits du code à transmettre. Dans le cas où le module 121 détecte un code de taille N formé par des bits de même valeur, le module 121 active, par une liaison 129, le module d'entrée série 124 en y plaçant le complément du type de bits formant le code et, par exemple, le bit placé dans la cellule n8 du registre à décalage 123. La fig 4C permet d'expliquer le procédé pour transmettre, par exemple, la combinaison 00000000. L'application de l'opération de conversion à ce code régulier donne un code irrégulier correspondant identique, dans la mesure où la combinaison ne comporte pas de bit de tête et de bit de queue de valeur différente. Les N cellules du registre 123 comportent au chargement un bit de valeur 0, tandis que le module d'entrée série 124 comporte un bit de valeur 1, puisque le module d'entrée 121 a placé dans le module 124 le-complément de la valeur des bits formant la combinaison. Le premier signal de décalage du registre entraîne la sortie du bit 0 de la première cellule et l'entrée du bit 1 dans la cellule n8, de manière à obtenir, après le premier décalage, la combinaison illustrée à la deuxième ligne de la fig. 4C.Lors du second décalage, le bit de la cellule n1, qui est le deuxième 0, sort du registre 123, tandis qu'un bit de valeur 1 est introduit dans la cellule n8. Les opérations de décalage et d'introduction pour chaque bit du code sont renouvelées tant que tous les bits contenus dans le registre 123 ne présentent pas une valeur identique. Au terme du huitième décalage, le registre contient uniquement des bits de valeur 1, de sorte que la transmission série des 8 bits 0 est terminée. D'après la description qui précède, l'objet de l'invention permet donc de transmettre automatiquement les deux codes extrêmes formés de N bits de valeur 0 ou 1. Selon une caractéristique avantageuse, le module d'entrée série 124 peut être piloté par un ordre de commande et de synchronisation SCCT-1 émis par le circuit de contrôle 300 et déclenché par une commande de l'opérateur pour assurer la transmission des codes, selon un mode asynchrone classique correspondant à une transmission de tous les bits du code régulier. A titre d'exemple, le code ASCII de la lettre "C", qui correspond à la combinaison 01000011, est à transmettre complètement. Le procédé selon l'invention est appliqué comme décrit ci-dessus. Ainsi, les bits de tête sont transmis en premier, de sorte que le registre 123 comporte, au chargement, la combinaison inverse de celle à transmettre, comme illustré à la fig 4D.Sollicité par une commande de l'opérateur, le signal SCCT-1 active donc le module 124, afin que ce dernier prenne une valeur complémentaire de celle contenue dans la cellule n8. Dans la mesure où le bit de la cellule n8 est un 1, le module 124 contient un bit de valeur 0. Au cours du premier décalage, le bit de la première cellule n1 est évacué du registre, tandis que le bit 0 rentre dans La dernière cellule n8 du registre. Après le premier décalage, le dernier bit du registre est un bit 0, de sorte qu'à l'opération d'introduction subséquente, le bit à introduire est également de valeur 0, le signal SCCT-1 n'affectant que le premier décalage après chargement du code dans le registre.Au terme de huit décalages, tous les bits contenus dans le registre présentent la même polarité, de sorte que la porte OR exclusive du module 125 devient active permettant d'indiquer la fin de transmission du code irrégulier de taille N. L'appareil selon l'invention permet donc d'assurer la transmission de codes irréguliers de taille 1 à N, tout en permettant, également, la transmission des codes réguliers avec leur taille N. La transmission des bits, à partir du bloc 130, s'effectue selon le mode choisi de transmission. Ces bits de données formant les codes sont transmis par le bloc 130, selon un codage approprié, au mode de transmission choisi. L'indicateur de fin de chaque code est, également, transformé en un signal de fin de code qui présente la forme adaptée au mode de transmission souhaité. Le bloc 130 génère, également, des bits signalant le début de la transmission des codes selon des critères qui dépendent du mode de transmission. Un des avantages de l'invention vise justement la possibilité de transmettre les codes selon n'importe quel mode de transmission, comme cela est décrit par exemple dans la suite de la description. Dans le cas où il est choisi une transmission en mode asynchrone, les codes irréguliers formés de 1 à 8 data-bits sont devancés chacun par un Start-bit et suivis chacun par un Stop-bit. Selon ce mode de transmission, le dépôt d'un nouveau code dans le registre tampon d'entrée 111 met le signal code à transmettre 127 à l'état haut et provoque l'émission, par le module 133, d'un Start-bit qui précéde l'émission des bits de données du code. Lors de la transmission du dernier data-bit, l'indicateur de fin de code 128 passe à l'état bas, ce qui entraîne la transmission, par le module 134, d'un signal de fin de code constitué par un Stop-bit qui suit le dernier data-bit. Ce Stop-bit présente un format avec retour à zéro (RZ) pour le différencier des bits de polarité 1 qui sont classiquement de format non retour à zéro (NRZ). Le Stop-bit de format RZ présente donc une polarité 0, par exemple entre le 6ème et le 10ème coups d'horloge, et une polarité 1 entre le 1er et le Sème coups d'horloge et entre le 11ème et le 16ème coups d'horloge. Bien entendu, la transmission choisie peut être le mode asynchrone classique qui assure la transmission des codes réguliers complets de taille N. Ce mode peut être mis en oeuvre pour permettre, par exemple, la communication avec un système recevant uniquement des codes réguliers. Selon ce mode, le module 134 est piloté pour générer des Stop-bits de format NRZ, par l'intermédiaire du même signal de commande et de chronométrage SCCT-1 du transmetteur, établi pour travailler en mode asynchrone avec des codes réguliers. Un signal SCCT-2, fourni par le bloc de contrôLe 300, permet de piloter le module 133 pour provoquer l'émission, à la fin du Stop-bit, d'un Start-bit pour le code suivant. Lorsque L'indicateur 112 signale que le registre tampon est vide, le Stop-bit met fin à là transmission en plaçant tout le système à l'état de repos ou de veille. Dans le cas où la transmission concerne le mode iso-synchrone des codes irréguliers, un Start-bit est transmis au début de chaque série de codes consécutifs et un Stop-bit est transmis à la suite de chaque code irrégulier. Le système étant au repos, si un code est présent dans le registre tampon 111, ce code est immédiatement chargé dans le registre à décalage 123, ce qui entraîne le passage à l'état haut de l'indicateur de fin de code 128 et du signal de code à transmettre 127. Le passage du signal 127 à l'état haut provoque la transmission par le module 131 d'un Start-bit pour une séquence de transmission. Le signal de synchronisation SCCT-2, établi pour le mode synchrone, neutralise le signal 127 qui, par conséquent, n'envoie plus de Start-bit pour les codes suivants.Lors de la transmission du dernier data-bit d'un code, l'indicateur fin de code 128 passe à l'état bas, ce qui entraîne la transmission d'un Stop-bit à la suite du dernier bit de données du code. Le signal SCCT-1 étant établi pour travailler en code irrégulier, le Stop-bit émis par le module 134 présente donc un format RZ pour le différencier du bit de polarité 1. Lors de la transmission du dernier bit de données du code, l'indicateur d'état 122 signale que le registre 123 est disponible. Si le mode de transmission choisi est celui appelé généralement synchrone, à trois fils, les codes irréguliers de 1 à 8 bits sont envoyés les uns à la suite des autres, tandis qu'un Start-bit est transmis au début de chaque série de codes consécutifs. Le dépôt d'un code dans le registre tampon d'entrée 111 provoque la mise à l'état logique bas de l'indicateur fin de code 128 et la mise à l'état logique haut du signal code à transmettre 127 qui entraîne l'émission par le module 133 d'un Start-bit destiné à être transmis par le module 131 pour annoncer une nouvelle séquence de transmission. Après l'émission du Start-bit, le signal de décalage 135 effectue l'échantillonnage du premier bit et son éjection hors du registre 123. Le signal 137 active L'indicateur 112 à son état registre disponible et le module 131 transmet le bit contenu dans le module 132. Lors de la transmission du dernier bit d'un code, L'indicateur fin de code 128 est actif et se trouve transmis par le troisième fil du système de transmission. Le même processus recommence pour transmettre tous les codes les uns après les autres avec l'émission d'un signal de fin de code apparaissant lors de la transmission du dernier bit de chaque code. D'après la description qui précède, il apparaît que le procédé selon l'invention peut être mis en oeuvre avec tous les modes de transmission pour assurer la transmission de bits d'un terminal transmetteur en direction d'un terminal récepteur constitué par exemple par une machine de traitement de l'information ou une mémoire de stockage séquentiel. Tel que cela apparaît plus précisément aux fig. 3 et 5, l'appareil de communication 1 selon l'invention comporte, avantageusement, un circuit récepteur 200 assurant la régénération ou la reconversion des codes transmis en des codes réguliers correspondants. Le circuit récepteur 200 comporte un bloc 210 assurant la réception série des bits transmis et l'identification de ces bits, un bloc de reconversion 220 assurant la mise en parallèle des bits série reçus et la régénération des codes irréguliers en des codes réguliers correspondants et un bloc tampon de sortie 230 transmettant en parallèle les bits de chaque code régulier. Le bloc de réception 210 comporte un module 211 d'échantillonnage et de comptage des bits, un module 212 d'identification des bits de données formant les codes transmis, un module 213 d'identification des Start-bits et un module 214 d'identification des signaux de fin de code. Les modules 212, 213 et 214 sont reliés, en entrée, à une ligne 215 de réception des codes série à décoder. Le module 211 transforme te signal Stop-bit en un signal 216 code à saisir et le signal Start-bit en un signal 217 de remise à 0. Le module 211 génère également un signal de décalage 218 et effectue, également, l'échantillonage et le comptage des bits de données et reconstitue la séquence série des bits de données par la ligne 219. Le bloc de reconversion 220 est constitué par un registre 221 à décalage à N sorties piloté par le signal de décalage 218 et par le signal 217. Le bloc 220 comporte aussi un module 222 de codage à N codeurs activés en groupe variable par le registre à décalage 221 et recevant les bits à coder par l'intermédiaire de la ligne 219, et un module 223 de régénération des codes réguliers à N cellules de mémoire. La fig. 5A permet de mieux comprendre le fonctionnement du module de reconversion 220. Dans cet exemple, le code irrégulier à recevoir est la combinaison 000010 qui correspond à la suppression des bits de la combinaison à 11000010. La réception du premier bit provoque un premier décalage du registre 221 qui active le module de codage 222 à placer, le bit de données reçu de la ligne 219 dans la cellule C1 du module 223 et la valeur complémentaire de ce bit, à savoir 1, dans les autres cellules C2 à C8. La réception du deuxième bit provoque un second décalage du registre 221 qui active le module de codage 222 à placer, le deuxième bit, un 1, dans la cellule C2 du module 223 et la valeur complémentaire de ce bit, à savoir 0, dans les cellules suivantes ième C3 à C8.D'une manière générale, la valeur du J bit est placée dans dans la Jième celui le du module 223, tandis que sa valeur complémentaire est placée dans les N-J cellules suivantes. Lors de la réception du sixième et dernier bit de la combinaison, qui est signalée par le signal de fin de code, le module de régénération de code 223 contient la combinaison 11000010 qui est le code régulier inversé. Ensuite, par des connexions croisées, ce code est déposé dans le bon ordre dans le registre tampon 231. Le retournement des bits s'effectue tout simplement en reliant la première cellule du module 223 à la dernière cellule du module 231 et ainsi de suite pour les autres.C'est donc la combinaison 01000011 correspondant au code ASCII de la lettre "C" qui est reçue dans le registre tampon de sortie 231 qui délivre ensuite ce code au terminal récepteur par une liaison parallèle 233 de N lignes. Le registre tampon 231, qui fait partie du module 230, est associé à un indicateur d'état 232. Le fonctionnement du bloc récepteur 200 découle directement de la description qui précède. Les codes série entrant par la ligne de réception 215 sont fournis au module de réception 210. Le système est en repos et le module d'identification 213 teste le bit entrant. Si le bit entrant correspond à un Start-bit, le signal 217 active le système en plaçant le registre à décalage 221 dans sa position de départ et met tous les compteurs à l'état 0. Les bits de données reçus par le module 212 sont échantillonnés et comptés par le module 211. Les bits de données sont envoyés par la ligne série 219 en direction du module de codage 222 qui est associé au registre 221 pour écrire le ou les bits nécessaires dans les cellules C1 à C8 du module de regénération 223, comme cela a été expliqué à la fig. SA. Bien entendu, la réception des bits s'effectue en fonction du mode de transmission choisi. Dans le cas où le mode de transmission est du type asynchrone pour codes irréguliers, chaque code de 1 à 8 bits est encadré par un Start-bit et un Stop-bit de format RZ. Après la détection du Start-bit et la transmission des bits de données du code, le module 214 est adapté pour détecter le Stop-bit. Bien entendu, le module 214 est configuré en accord avec le format du Stop-bit choisi à la transmission. La détection d'un signal Stop-bit de format RZ provoque l'apparition d'un signal 216 code à saisir, commandant le module 223 pour copier le code présent dans ce module dans le registre tampon 231. L'indicateur d'état 232 est activé par ce signal 216 pour signaler au terminal récepteur qu'un code régulier est disponible. A chaque réapparition d'un Start-bit, le processus décrit ci-dessus se renouvelle. Dans le cas où le mode de transmission est du type asynchrone classique transmettant des codes réguliers formés de N bits de données, le module 211 génère le signal 216 code à saisir, lorsque son compteur de bits atteint N coups de comptage (8 dans l'exemple illustré), de sorte que la combinaison contenue dans le module 221 est introduite dans le registre tampon de sortie 231. Dans le cas où le mode de transmission est du type iso-synchrone à deux fils, il est rappelé que la transmission d'une série de codes consécutifs commence par un Start-bit et que chaque code irrégulier présente une taille comprise entre 1 à N bits, suivi d'un Stop-bit de format RZ. Selon ce mode de transmission, le signal SCCR-1 est établi pour le mode synchrone: Ainsi, lorsqu'un Stop-bit de format RZ est détecté par le module 214, le caractère contenu dans le module 223 est copié dans le registre 231 et l'indicateur 232 est activé pour signaler cet état au terminal récepteur. Dans la mesure où le signal SCCR-1 est établi en mode synchrone, un signal 217 de remise à zéro permet de remettre le registre 221 au point de départ, dès la fin du Stop-bit, de manière à permettre la réception du premier bit de données d'un code suivant, au prochain coup d'échantillonnage.La réception en iso-synchrone s'achève après N coups d'échantillonnage sans rencontrer de Stop-bit RZ. Dans le cas d'un mode de transmission du type synchrone à trois fils, un Start-bit doit être reçu préalablement à la transmission des codes consécutifs se succédant les uns après les autres sans aucun élément séparateur. Un signal de fin de code apparaît sur une piste séparée simultanément avec le dernier bit de données de chaque code transmis. Un signal de fin de code 128 est donc appliqué directement au module d'échantillonnage et de comptage 211. Ce signal actif lors de la transmission du dernier bit de données, remplace par conséquent le RZ Stop-bit du mode iso-synchrone pour faire copier le contenu du module 223 dans le registre 231, activer l'indicateur d'état 232, puis émettre le signal 217 de remise à zéro pour permettre la réception du premier bit de données d'un code suivant au prochain échantillonnage.La réception synchrone 3 fils s'achève au coup d'échantillonnage suivant, si le signal 128 ne retourne pas à l'état inactif à la fin du dernier bit. En effet, le signal 128 doit faire un retour à l'état inactif à la fin du dernier bit d'un code, avant de revenir à l'état actif, au cas où le bit suivant est le dernier bit d'un code à un seul bit. Le circuit de contrôle 300 comporte un module 310 recevant du terminal transmetteur, par la ligne 115, un code de commande qui détermine, notamment, le mode de transmission synchrone ou asynchrone, le type de codes réguliers ou irréguliers à transmettre et les vitesses de transmission des bits. Le circuit 300 comporte aussi une base de temps 320 fournissant, notamment, les signaux de commande et de chronométrage SCCT-X pour le transmetteur et SCCR-X pour le récepteur. Il doit être considéré que les signaux de commande et de chronométrage sont nombreux, bien que, dans le texte, seuls les signaux SCCT-1, SCCT-2 et SCCR-1 se trouvent cités. L'invention n'est pas limitée aux exemples décrits et représentés, car diverses modifications peuvent y être apportées sans sortir de son cadre. REVENDICATIONS : 1 - Procédé pour convertir des codes réguliers formés chacun par une combinaison de N bits de valeur 0 et/ou 1 en des codes irréguliers correspondants destinés à être transmis, caractérisé en ce qu'il consiste - pour les codes réguliers (Ri) formés par une combinaison de bits 0 et 1, à supprimer dans les codes réguliers, le ou les bit(s) consécutif(s) présentant la même valeur et placé(s), pour tous les codes, soit à leur tête, soit à leur queue, de manière à obtenir des codes irréguliers correspondants (IRi), - et à transmettre successivement en série les codes irréguliers en émettant un signal de fin de code en relation de la transmission du dernier bit de chaque code irrégulier. 2 - Procédé selon la revendication 1, caractérisé en ce qu'il consiste, pour les codes réguliers formés uniquement de bits de valeur 0 ou 1, à conserver les bits pour obtenir des codes irréguliers correspondants de taille N. 3 - Procédé selon la revendication 1 ou 2, caractérisé en ce qu'il consiste à transmettre les codes irréguliers formés chacun par une combinaison de 1 à N bits, selon un mode donné de transmission déterminant l'instant de la transmission du signal de fin de code par rapport à celui de la transmission du dernier bit de chaque code irrégulier. 4 - Procédé selon la revendication 1 ou 3, caractérisé en ce qu'il consiste - pour les codes irréguliers appartenant à au moins une catégorie de codes de taille égale à N-J, avec J=1 à N-2 a à supprimer pour les codes d'une même catégorie, le ou les bits consécutifs présentant la même valeur et placés pour tous les codes, soit à leur tête, soit à leur queue, en vue d'obtenir des codes irréguliers correspondants, dits de rang ultérieur, à à définir un signal correspondant de fin de code, pour chaque rang de codes irréguliers, en vue de leur reconnaissance lors de leur transmission, - et pour les codes irréguliers, dits de rang ultérieur : a å recommencer éventuellement les opérations de suppression et celle de définition d'un signal de fin de code. 5 - Procédé selon la revendication 1 ou 3, caractérisé en ce qu'il consiste à transmettre les codes irréguliers en commençant, pour chacun d'eux, soit par le bit placé du côté de la tête du code, lors de la suppression du ou des bits de queue, soit par celui placé du côté de la queue du code, lors de la suppression du ou des bits de tête et en continuant, éventuellement, par le bit adjacent et ainsi de suite jusqu'au dernier bit non supprimé. 6 - Procédé selon la revendication 5, caractérisé en ce qu'il consiste, pour transmettre chaque code irrégulier présentant une taille comprise entre 1 et N-l, a) à placer le code régulier dans un registre à décalage (123) à N cellules, b) à décaler d'un bit le code placé dans le registre pour assurer la sortie et la transmission du premier bit à transmettre, correspondant, soit à celui placé du côté de la tête du code lors de la suppression du ou des bits de queue, soit à celui placé du côté de la queue du code lors de la suppression du ou des bits de tête, c) à introduire dans le registre, à l'opposé de sa sortie et après une opération de décalage, la valeur du dernier bit présenté par le code avant l'opération de décalage b), d) à continuer à réaliser les opérations de décalage b) et d'introduction c), pour chaque bit successif du code et tant que tous les bits du code placés dans le registre ne présentent pas une même valeur, e) à émettre un indicateur de fin de code (128), lorsque tous les bits du code placés dans le registre présentent une même valeur, cet indicateur étant destiné à être transformé en un signal de fin de code transmis selon le mode choisi de transmission, f) et à recommencer les opérations a) à e) pour chaque code irrégulier. 7 - Procédé selon la revendication 6, caractérisé en ce qu'il consiste, pour transmettre chaque code irrégulier : - à effectuer une détection pour déterminer si le code irrégulier doit être transmis avec une taille N, - à effectuer les étapes a) et b), - à introduire, pour les codes irréguliers devant être transmis avec une taille N, dans le registre à l'opposé de sa sortie et après une opération de décalage, le complément de la valeur du dernier bit présenté par le code avant l'opération de décalage, - à continuer, pour chaque bit successif du code et tant que tous les bits du code placés dans le registre ne présentent pas une même valeur, l'opération de décalage du registre et une opération d'introduction d'un bit dans le registre dont la valeur correspond à celle du dernier bit présenté par le code avant l'opération de décalage, - à effectuer l'étape e), - et à recommencer les opérations précédentes pour chaque code irrégulier suivant. 8 - Procédé selon la revendication 7, caractérisé en ce que la détection des codes irréguliers devant être transmis avec une taille N est réalisée, soit automatiquement par la reconnaissance des codes réguliers formés uniquement par des bits de valeur 0 ou 1, soit par une commande spécifique dans le cas où la transmission doit être compatible avec le mode de transmission du type asynchrone classique. 9 - Procédé selon la revendication 6 ou 7, caractérisé en ce que l'émission d'un indicateur de fin de code (128) entraÎne, après la transmission du dernier bit de chaque code irrégulier, la transmission d'un signal de fin de code destiné à être différencié de la codification des bits 0 et 1, selon une technique de codage propre au mode de transmission choisi. 10 - Procédé selon la revendication 9, caractérisé en ce qu'il consiste à transmettre un signal de fin de code (128) constitué par un bit-stop du type avec retour à zéro, afin de le différencier des bits de valeur 0 et 1. 11 - Procédé selon la revendication 6 ou 7, caractérisé en ce que l'émission d'un indicateur de fin de code (128) entraîne, simultanément à la transmission du dernier bit de chaque code irrégulier, la transmission d'un signal de fin de code sur une ligne parallèle à celle transmettant les bits des codes. 12 - Procédé de conversion, de transmission, de réception et de conversion inverse pour les codes réguliers, caractérisé en ce qu'il consiste : - à réaliser la conversion et la transmission des codes selon le procédé conforme à l'une des revendications 1 à 11, selon un mode donné de transmission, - à assurer la réception des codes bit par bit, dans un module de régénération de code 223 à N cellules de - ième mémoire, en plaçant la valeur du J bit reçu dans ième la J cellule et la valeur complémentaire dans les N-J cellules suivantes, - à détecter le signal de fin de code pour assurer, lors de sa présence, la prise en charge du code se trouvant dans le module (223) et correspondant au code régulier. 13 - Appareil pour convertir des codes réguliers formés chacun par une combinaison de N bits de valeur 0 et/ou i en des codes irréguliers correspondants et pour transmettre les codes irréguliers, caractérisé en ce qu'il comporte : - un circuit de contrôle (300) assurant l'émission d'ordres de commande et de synchronisation, - un circuit transmetteur (100) comportant .. un bloc tampon d'entrée (110) destiné à recevoir en parallèle les bits formant chaque code régulier, .. un bloc de conversion (120) de chaque code régulier reçu par le bloc tampon, en des codes irréguliers correspondants pour chacun desquels sont supprimés le ou les bits consécutifs placés pour tous les codes, soit à leur tête, soit à leur queue et présentant une même valeur mais différente du bit suivant du code considéré, .. un bloc de transmission (130) assurant la transmission en série des bits de chaque code irrégulier et l'émission d'un signal de fin de code en relation de la transmission du dernier bit de chaque code irrégulier. 14 - Appareil selon la revendication 13, caractérisé en ce que le bloc de conversion (120) comporte - un registre à décalage (123) à N cellules, relié en entrée au bloc tampon (110) et comprenant une entrée série, associé à un module (124) contenant le bit à introduire dans le registre, - et un module de contrôle des sorties (125) connecté aux sorties des N cellules du registre et assurant la sortie série des bits du registre après chaque opération de décalage qui survient à la suite d'un ordre de décalage émis par le bloc de transmission après la transmission de chaque bit, le module de contrôle (125) comportant des moyens pour détecter, lorsque toutes les valeurs des cellules du registre sont identiques, de manière à émettre un indicateur de fin de code vers le bloc de transmission. 15 - Appareil selon la revendication 14, caractérisé en ce que le bloc de conversion (120) comporte, également, un module de contrôle des entrées (121) interposé entre le bloc tampon (110) et le registre à décalage (123) et comportant des moyens pour détecter lorsque le code régulier est formé de bits uniquement d'une même valeur, de manière à introduire, dans le module (124) de l'entrée série du registre, le complément du type de bits composant le code. 16 - Appareil selon les revendications 13 et 14, caractérisé en ce que le circuit de contrôle (300) assure l'émission d'un ordre de commande en direction du module de l'entrée série (124) pour introduire dans ce module, après le chargement du code dans le registre (123), le complément de la valeur du dernier bit du code régulier de taille N à transmettre. 17 - Appareil selon la revendication 13, caractérisé en ce que le bloc de transmission (130) comporte - un module de commutation et de transmission (131) assurant la formation et la transmission série des bits selon un mode choisi de transmission, l'émission vers le registre à décalage du signal de décalage et l'envoi d'un signal pour piloter un module (112) d'indicateur d'état du bloc tampon (110), - un module de données (132) interposé entre le module de contrôle des sorties (125) et le module de transmission (131) et assurant la prise en compte de l'échantillon de chaque bit, - un module (133) générant des Start-bits suivant le mode de transmission choisi et piloté par un ordre de commande et de synchronisation, - et un module (134) générant les signaux de fin de code à la suite de l'émission des indicateurs de fin de code ou d'un signal de commande et de synchronisation. 18 - Appareil selon l'une des revendications 13 à 17, caractérisé en ce qu'il comprend, également, un circuit récepteur (200) comportant : - un bloc (210) assurant la réception série des bits et l'identification des bits, - un bloc de reconversion (220) assurant la mise en parallèle des bits reçus et la régénération des codes irréguliers en des codes réguliers correspondants, - et un bloc tampon de sortie (230) transmettant en parallèle chaque code régulier. 19 - Appareil selon la revendication 18, caractérisé en ce que le bloc de réception (210) comporte - un module (212) d'identification des bits de données formant les codes irréguliers, - un module (213) d'identification des Start-bits, - un module (214) d'identification des signaux de fin de code, -- et un module (211) d'échantillonnage et de comptage des bits formant les codes. 20 - Appareil selon les revendications 18 et 19, caractérisé en ce que le bloc (220) assurant la reconversion comprend - un registre à décalage (221) à N sorties, piloté par un signal de décalage émis par le module d'échantillonnage et de comptage (211), - un module de codage (222) comportant N codeurs dont l'activité en groupe variable est déterminée par le registre à décalage (221) et recevant l'ordre de codage donné par le module (211), pour placer dans le ième module (223) la valeur du J bit dans la cellule et la valeur complémentaire dans les N-J cellules suivantes, - et un module (223) de régénération du code régulier interposé entre le module de codage et le bloc tampon de sortie et constitué de N cellules de mémoire destinées à contenir les N bits du code régulier durant leur régénération.