Brevet FR2681450A1 — publié le 19930319

La présente invention concerne de façon générale des procédés et des appareils pour des opérations de calcul ou de traitement de signaux numériques. On désire quelquefois trouver la plus grande valeur parmi un ensemble de valeurs qui peuvent être enre- gistrées électriquement sous la forme d'un ensemble de mots numériques dans des éléments de mémoire tels que des registres, une mémoire vive (ou "RAM") ou une mémoire morte (ou "ROM") De plus, on désire souvent identifier la plus grande de ces valeurs, par exemple en trouvant son numéro d'index associé, qui peut être le numéro de l'élé- ment de mémoire dans lequel la plus grande valeur est enregistrée. Un procédé courant pour trouver la plus grande valeur parmi un ensemble de valeurs consiste à parcourir séquentiellement l'ensemble On charge la première valeur (et son index) dans un registre prévu pour enregistrer la plus grande valeur, et on compare le contenu du registre avec la seconde valeur Si la seconde valeur est plus grande, la seconde valeur et son index remplacent la première valeur et son index dans le registre On compare ensuite la troisième valeur avec le contenu du registre, et si elle est plus grande, la troisième valeur et son index remplacent la valeur et l'index qui sont enregistrés dans le registre Le processus se poursuit jusqu'à ce que toutes les valeurs suivantes dans l'ensemble aient été comparées avec le contenu du registre. Malheureusement, le temps nécessaire pour une telle recherche séquentielle est proportionnel au nombre de valeurs dans l'ensemble Par conséquent, une recherche séquentielle peut être trop lente lorsque l'ensemble est grand Comme décrit ci-dessous de façon plus détaillée, la présente invention procure un procédé et une forme de réalisation de circuit de recherche entièrement parallèle, utilisant des valeurs numériques présentées en série par bit, qui déterminent la valeur maximale et son index en une durée qui est indépendante du nombre de valeurs dans l'ensemble sur lequel porte la recherche. La présente invention est particulièrement utile pour des techniques de télécommunication à accès multiples par répartition par code (ou "AMRC") dans des systèmes de télécommunication radiotéléphonique de type cellulaire, commne la technique de démodulation AMRC perfectionnée basée sur des soustractions de signal successives, par ordre de niveau de signal, portant sur des signaux AMRC multiples, qui est décrite dans la demande de brevet des E.U A en instance N O 07/628359, déposée le 17 décembre 1990. Dans cette demande de brevet en instance, il est expliqué que d'excellents procédés d'étalement spectral d'un signal d'information, du type utilisé dans un système AMRC, emploient un codage correcteur d'erreurs Lorsqu'un seul bit d'information est développé en une séquence pseudo-aléatoire de R bits, la largeur de bande d'informa- tion est étalée sans gain de codage correcteur d'erreurs; cette technique peut être appelée "étalement simple". D'autre part, le fait de développer un bloc de M bits d'information, avec M > 1, en une séquence pseudo-aléatoi- re de M x R bits procure un gain de codage correcteur d'erreurs égal au rapport d'étalement R Cette technique, appelée "étalement intelligent", peut faire appel à un codage par bloc orthogonal ou bi orthogonal du signal d'information à émettre. Dans le codage par bloc orthogonal, M bits à émettre sont convertis en un codet parmi 2 codets ortho- gonaux à 2 M bits disponibles Le décodage fait intervenir l'opération qui consiste à corréler un signal reçu avec tous les membres de l'ensemble de codets orthogonaux, et l'index du codet qui donne la corrélation la plus élevée fournit l'information désirée Par exemple, si la corré- lation d'un signal avec seize codets à 16 bits ayant des numéros d'index allant de O à 15, produit la corrélation la plus élevée sur le dixième codet, l'information de signal désirée est le mot binaire à 4 bits 1010 (nombre décimal 10). Un processeur de comparaison peut déterminer la corrélation qui présente la valeur la plus élevée et il peut fixer ce signal à zéro en ouvrant un interrupteur correspondant De cette manière, le signal démodulé est effectivement soustrait du signal composite Le spectre restant, avec une composante supprimée, est traité et réembrouillé pour reconstruire les échantillons de signal d'origine, moins le signal qui vient d'être décodé La valeur du signal corrélé est représentative du niveau de signal et elle peut être enregistrée dans un processeur de tri en compagnie du code d'embrouillage correspondant pour le signal Le processeur ordonne les codes d'embrouillage conformément aux valeurs de signal corrélé, de la plus élevée à la plus faible, et le code correspondant à la valeur la plus élevée peut ensuite être émis vers le désembrouilleur pour la démodulation de signal suivante. Par conséquent, après que le processeur de comparaison a détecté des corrélations réelles et imagi- naires et a déterminé des valeurs de corrélations com- plexes en calculant la racine carrée de la somme des carrés des composantes réelles et imginaires, le proces- seur peut ensuite déterminer la corrélation complexe qui présente la valeur la plus élevée Les composantes réelles et imaginaires de la corrélation sélectionnée peuvent également être analysées dans le plan complexe, pour déterminer si la phase a changé. Dans un mode de réalisation, la présente inven- tion procure un comparateur électronique qui est destiné à sélectionner et à présenter en sortie la valeur la plus élevée parmi des première et seconde valeurs d'entrée électriques, codées en binaire, qui sont présentées en série par bit avec le bit de plus fort poids en premier, comprenant: des première et seconde bornes d'entrée; une porte logique OU-EXCLUSIF connectée fonctionnellement aux première et seconde bornes d'entrée pour former un signal indiquant une combinaison logique OU-EXCLUSIF des première et seconde valeurs d'entrée; une première bascule pouvant être restaurée, qui est connectée fonctionnellement à la porte logique OU-EXCLUSIF, une sortie de la première bascule étant commutée d'un état "O" à un état " 1 " lorsque le signal de la porte OU- EXCLUSIF indique que les première et seconde valeurs d'entrée sont inégales; une seconde bascule connectée fonctionnellement à la première bascule et à la première borne d'entrée, une sortie de la seconde bascule étant placée à un état " O " ou à un état " 1 " en correspondance avec la première valeur d'entrée, lorsque la sortie de la première bascule change d'état; et des moyens, connectés fonctionnellement aux première et seconde bornes d'entrée et à la seconde bascule, pour sélectionner l'une des valeurs d'entrée à titre de signal de sortie du comparateur, les moyens de sélection sélec- tionnant la première valeur d'entrée lorsque la seconde bascule est placée à l'état " 1 ", et les moyensde sélec- tion sélectionnant la seconde valeur d'entrée lorsque la seconde bascule est placée à l'état " O ". Dans un second mode de réalisation, la présente invention procure un comparateur électronique destiné à sélectionner et à présenter en sortie la plus grande valeur parmi des première et seconde valeurs d'entrée électriques codées en binaire qui sont présentées en série par bit, avec le bit de plus fort poids en premier, comprenant: des première et seconde bornes d'entrée; une porte logique OU-EXCLUSIF connectée fonctionnellement aux première et seconde bornes d'entrée pour former un signal indiquant une combinaison logique OU-EXCLUSIF des première et seconde valeurs d'entrée; une première bascule connec- tée fonctionnellement à la porte logique OU-EXCLUSIF pour enregistrer une valeur indiquant si des bits correspon- dants des première et seconde valeurs d'entrée sont égaux ou inégaux, la première bascule enregistrant la valeur en synchronisme avec un train d'impulsions d'horloge de bit qui sont appliquées à la première bascule; une seconde bascule pouvant être restaurée, connectée fonctionnelle- ment à la première bascule, une sortie de la seconde bascule étant commutée d'un état " O " vers un état " 1 " lorsque la valeur qui est enregistrée par la première bascule indique que les bits des deux valeurs d'entrée sont inégaux; une troisième bascule connectée fonctionnel- lement à la seconde bascule et à la première borne d'en- trée, une sortie de la troisième bascule étant placée à un état " O " ou à un état '1 " en correspondance avec le bit de la première valeur d'entrée lorsque la sortie de la seconde bascule change d'état; et des moyens, connectés fonctionnellement aux première et seconde bornes d'entrée et aux seconde et troisième bascules, pour sélectionner l'une des valeurs d'entrée à titre de signal de sortie du compa- rateur, les moyens de sélection sélectionnant le signal de la porte logique OU-EXCLUSIF pour le signal de sortie lorsque la seconde bascule est dans l'état " 0 ", les moyens de sélection sélectionnant la première valeur d'entrée pour le signal de sortie lorsque la troisième bascule est placée à " 1 ", et les moyens de sélection sélectionnant la seconde valeur d'entrée pour le signal de sortie lorsque la troisième bascule est placée à " 0 ". A d'autres égards, on obtient également des signaux de rappel de décision antérieure qui sont destinés à indiquer celle des première et seconde valeurs d'entrée qui a été sélectionnée par les moyens de sélection, et un signal indiquant que la valeur maximale a été identifiée. Les caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs La suite de la description se réfère aux dessins annexés dans lesquels: la figure 1 montre une structure d'arbre binaire que l'on utilise pour trouver la plus grande de huit valeurs; la figure 2 A est un schéma synoptique d'un mode de réalisation d'un comparateur fonctionnant en série par bit, avec le bit de plus fort poids en premier, conforme à la présente invention; la figure 2 B est un schéma synoptique d'une structure des comparateurs de la figure 2 A pour trouver la plus grande de huit valeurs; la figure 3 est un schéma synoptique d'un autre mode de réalisation d'un comparateur conforme à la présen- te invention; et la figure 4 est un schéma de moyens qui sont destinés à générer un signal indiquant que la valeur maximale a été identifiée. Bien que des parties de la description qui est faite ici soient présentées dans le contexte de systèmes de télécommunication cellulaires faisant intervenir des radiotéléphones portables ou mobiles et/ou des réseaux de télécommunication de type personnel, l'homme de l'art notera que la présente invention peut être utilisée dans d'autres applications De plus, on décrit des valeurs binaires qui sont toujours positives, la valeur la plus faible étant 00 0 et la valeur la plus élevée étant 11 1, mais on notera que la description peut être aisément adaptée à d'autres formats binaires. A titre d'aide à la compréhension de la présente invention, on peut se représenter un processus ou un appa- reil pour déterminer la plus grande valeur (ou la plus petite, pour le sujet envisagé ici) d'un ensemble de M valeurs, sous la forme d'un arbre binaire qui est N symétrique, ou régulier, lorsque M = 2 Par exemple, lorsque M = 8, comme représenté sur la figure 1, des paires des M valeurs d'entrée V -V 7 sont comparées dans un premier étage d'un arbre 10 ayant M/2 = 4 comparateurs 11-1 à 11-4; la plus grande valeur de chaque paire est sélectionnée et est transmise à un second étage ayant M/4 = 2 comparateurs 12-1, 12-2 Les plus grandes valeurs des deux paires sont transmises à un troisième étage, ou étage final, ayant M/8 = 1 comparateur 13, qui transmet la plus grande valeur VMAX à sa sortie On notera que le nombre d'étages qui est nécessaire pour examiner les M valeurs d'entrée est juste égal à N. Même des ensembles de valeurs d'entrée générant des arbres dissymétriques peuvent être traités efficace- ment par une structure d'arbre telle que celle qui est représentée sur la figure 1, mais dans laquelle certains comparateurs appropriés sont absents Par exemple, si seulement les valeurs d'entrée V 0-V 4 étaient présentées sur la figure 1, les comparateurs 11-3, 11-4 et 12-2 pourraient être éliminés, et la valeur d'entrée V 4 pour- rait être présentée directement au comparateur 13 Selon une variante, on peut rendre symétrique un arbre dissymé- trique, par remplissage avec un nombre suffisant de zéros d'entrée, ou d'autres valeurs connues Pour l'exemple précédent, les valeurs d'entrée V 5-V 7 pourraient être fixées à zéro et présentées à l'arbre 10 qui est repré- senté sur la figure 1. Selon un aspect de l'invention, la structure en arbre est avantageusement réalisée au moyen d'un nombre approprié de comparateurs, et chaque comparateur compare deux valeurs d'entrée présentées en série par bit, avec le bit de plus fort poids (ou "MSB") en premier, et il trans- met pratiquement sans aucun retard la plus grande des deux valeurs De tels comparateurs se distinguent nettement de comparateurs classiques qui sont basés sur une soustrac- tion en série par bit et qui comparent des valeurs présen- tées avec le bit de moindre poids en premier Selon un autre aspect de l'invention, chaque comparateur génère un bit de rappel de décision antérieure, pour identifier la plus grande de ses deux valeurs d'entrée, et il transmet des bits de rappel de décision antérieure pour identifier les comparateurs dans les étages précédents qui ont dû fournir les plus grandes valeurs d'entrée On notera que de tels comparateurs travaillant en série par bit avec le bit de plus fort poids en premier, peuvent être réalisés dans un circuit intégré approprié, par ailleurs classique. La figure 2 A montre un mode de réalisation d'un comparateur travaillant en série par bit avec le bit de plus fort poids en premier, 100, conforme à la présente invention, qui pourrait être utilisé pour réaliser l'arbre de la figure 1 Une paire de valeurs codées en binaire sont présentées en série par bit, avec le bit de plus fort poids en premier, sur des entrées A et B d'une porte OU- EXCLUSIF ("OU-EX") 102, par ailleurs classique, qui produit un signal de sortie à l'état logique HAUT ou " 1 " lorsque les valeurs sur les entrées A et B sont inégales. Du fait que les deux valeurs d'entrée sont présentées et sont comparées bit par bit, avec le bit de plus fort poids en premier, la valeur d'entrée ayant le " 1 " binaire sera reconnue comme étant la plus grande à la première occasion à laquelle deux bits inégaux seront rencontrés (On notera qu'aussi longtemps que les bits d'entrée sont identiques, on ne peut pas savoir quelle valeur est la plus grande, mais dans ce cas l'identité de celle des deux valeurs d'entrée qui est transmise à la sortie n'a pas d'impor- tance) Lorsque le signal de sortie de la porte OU-EX 102 passe à l'état HAUT, ce qui indique que les entrées A, B sont dans des états différents, cette condition instaure une bascule 104 qui reste instaurée pour les bits restants de la paire de valeurs d'entrée La bascule 104, qui peut être une bascule R-S classique, a également une entrée de restauration prévue pour un signal de commande approprié, dans le but d'initialiser la sortie de la bascule à l'état logique BAS, ou " O ", avant le premier ensemble et entre les ensembles de valeurs d'entrée La sortie de la bascule 104 est connectée à l'entrée d'horloge d'une bascule de type D 106; par conséquent, lorsque la sortie de la bascu- le 104 passe à l'état HAUT, la valeur présente sur l'une des entrées (par exemple l'entrée A) est chargée dans la bascule 106. Comme on le voit sur la figure 2 A, lorsque la valeur d'entrée A est supérieure à la V aleur d'entrée B (par exemple le bit de plus fort poids de A est un " 1 " et le bit de plus fort poids de B est un " O "), la sortie Q de la bascule 106 passe à l'état HAUT La sortie Q agit à la manière d'un signal de commande indiqué par la ligne en pointillés, sous l'effet duquel un commutateur de sélec- tion d'entrée 108, tel qu'un transistor à effet de champ (ou "FET"), commute vers la position " 1 ", comme indiqué, ce qui a pour effet de connecter l'entrée A à la sortie du comparateur pour le reste des paires de valeurs d'entrée. Dans le mode de réalisation qui est représenté sur la figure 2 A, la sortie Q de la bascule 106 n'est pas uti- lisée. D'autre part, si le signal d'entrée A est égal à " O " lorsque la sortie de la bascule 104 passe à l'état HAUT, le signal d'entrée A est à nouveau chargé dans la bascule 106, et la sortie Q passe à l'état BAS, ce qui a pour effet de commuter le commutateur de sélection d'en- trée 108 vers la position " O " Par conséquent, l'entrée B est connectée à la sortie pour le reste des paires de valeurs d'entrée Comme indiqué ci-dessus, du fait que les valeurs d'entrée sont présentées avec le bit de plus fort poids en premier, l'identité de la valeur d'entrée qui est appliquée à la sortie avant que la sortie de la porte OU-EX 102 ne passe à l'état HAUT, n'a aucune importance. On notera que la sortie Q de la bascule 106 indique celle des deux entrées qui a été sélectionnée (c'est-à-dire la valeur qui était égale à " 1 "), et par conséquent la sortie Q est utilisée à titre de sortie de signal de rappel de décision antérieure du comparateur, ou sortie C Le signal binaire de rappel de décision anté- rieure peut être utilisé à titre d'index de la plus grande valeur, en attribuant arbitrairement sa valeur O " à l'entrée A et la valeur "r 1 à l'entrée B, par exemple. Le comparateur 100 peut également comporter un commutateur de sélection de rappel de décision antérieure associé 110, qui peut avoir un ensemble de pôles (un seul est représenté sur la figure 2 A) L'état du commutateur est également commandé par la sortie Q de la bascule 106, et chaque pôle du commutateur 110 transmet un signal RAPPEL DE DECISION ANTERIEURE A ou RAPPEL DE DECISION ANTERIEURE B provenant de comparateurs dans des étages précédents de l'arbre Le nombre de pôles que comporte chaque commutateur de sélection de rappel de décision antérieure 110 dépend du nombre de signaux de rappel de décision antérieure qui doivent être transmis à partir de l'étage précédent, et de la position de son comparateur associé dans l'arbre binaire Ainsi, un arbre binaire peut être réalisé par un ensemble approprié de comparateurs 100 et de commutateurs 110 fournissant non seulement la plus grande valeur d'un ensemble de valeurs d'entrée, mais également l'index de la plus grande valeur. Par exemple, si l'on devait trouver la plus grande de M = 128 valeurs, l'arbre comporterait sept étages et le premier d'entre eux comporterait soixante- quatre comparateurs Les comparateurs du premier étage ne nécessiteraient pas de commutateurs de sélection de rappel de décision antérieure, mais chacun d'eux générerait un (premier) signal de rappel de condition antérieure Par conséquent, chacun des trente-deux comparateurs du second étage aurait un commutateur associé de sélection de rappel de décision antérieure, à un pôle, et chacun d'eux géné- rerait un second signal de rappel de décision antérieure. Chacun des seize comparateurs du troisième étage aurait un commutateur associé de sélection de rappel de décision antérieure à deux pôles, et chacun générerait un troisième signal de rappel de décision antérieure Ceci se poursui- vrait jusqu'au septième étage, dans lequel le comparateur unique aurait un commutateur de sélection de rappel de décision antérieure à six pôles et générerait un septième signal de rappel de décision antérieure Le mot de rappel de décision antérieure à 7 bits constitué par les signaux de rappel de décision antérieure qui sont transmis et générés par le septième étage,serait alors l'index de la plus grande des 128 valeurs d'entrée, avec les symboles " 1 " et b O " attribués aux entrées des comparateurs de la manière décrite ci-dessus. L'arbre symétrique 10 de la figure 1 qui est réalisé par de tels comparateurs et commutateurs de sélec- tion de rappel de décision antérieure, est représenté sur la figure 2 B Huit valeurs d'entrée V O à V 7 sont présen- tées à quatre comparateurs du premier étage 11-1 à 11-4, et aucun d'eux ne comporte un commutateur de sélection de rappel de décision antérieure, mais chacun d'eux génère l'un des premiers signaux de rappel de décision antérieure C-1 à Ci-4 Les signaux de sortie des comparateurs du premier étage sont appliqués aux entrées des deux compa- rateurs du second étage 12-1, 12-2, chacun d'eux compor- tant un commutateur de sélection de rappel de décision antérieure à un pôle, portant respectivement les réfé- rences 110-1, 110-2, pour transmettre l'une des paires de signaux de rappel de décision antérieure, respectivement C 1 i-1, C 1-2 et C 1-3, C 1-4, et générant des seconds signaux de rappel de décision antérieure C 2-1, C 2-2 Les signaux de sortie des comparateurs du second étage sont appliqués aux entrées du comparateur du troisième étage 13, qui comporte un commutateur de sélection de rappel de décision antérieure à deux pôles, 110-3, et qui génère le troisième signal de rappel de décision antérieure C 3 Un pôle du commutateur de sélection de rappel de décision antérieure -3 transmet l'un des signaux de la paire de signaux de rappel de décision antérieure C 2-1, C 2-2, et l'autre pôle transmet l'un des signaux de la paire de signaux de sortie provenant des commutateurs de sélection de rappel de décision antérieure 110-1, 110-2 de l'étage précédent Le signal de sortie VMAX du comparateur du troisième étage, 13, est la plus grande des valeurs d'entrée V 0 à V 7. On notera que l'appareil qui est représenté sur la figure 2 B présente en sortie et identifie la plus grande valeur d'entrée en une durée qui ne dépasse pas celle nécessaire pour présenter ces valeurs En fait, l'identification de la valeur maximale par le mot de rappel de décision antérieure peut être disponible en notablement moins de temps; par exemple, une seule valeur d'entrée de niveau élevé pourrait être identifiée de façon précoce Ces avantages sont potentiellement disponibles indépendamment du nombre de valeurs d'entrée qui doivent être examinées Cependant, il peut quelquefois être plus efficace, du point de vue de la taille et du coût du matériel, de diviser de grands ensembles de valeurs d'entrée en sous-ensembles, de trouver la valeur maximale de chaque sous-ensemble, et de trouver ensuite la valeur maximale de ces valeurs maximales de sous-ensembles. En pratique, un arbre binaire constitué par des comparateurs tels que celui qui est représenté sur la figure 2 A pourrait être affecté par des impulsions logi- ques parasites indésirables dues à des retards de propa- gation variables Par conséquent, la figure 3 montre un mode de réalisation préféré d'un comparateur 100 ' conforme à la présente invention, qui élimine de telles impulsions logiques parasites Une paire de valeurs d'entrée codées en binaire sont présentées en série par bit, avec le bit de plus fort poids en premier, sur des entrées A', B', à une porte OU-EX 102 ' qui est par ailleurs classique Au lieu d'être connectée directement à l'entrée INSTAURATION d'une bascule R-S 104 ', comme dans le comparateur 100, la sortie de la porte 102 ' est connectée à l'entrée D d'une seconde bascule de type D 103 ' L'entrée d'horloge de la bascule 103 ' est attaquée par un signal HORLOGE DE BIT qui est synchronisé avec la présentation des bits d'entrée Le signal de la sortie Q de la bascule 103 ' est appliqué à l'entrée INSTAURATION de la bascule 104 ', et le signal de sortie de cette dernière attaque l'entrée d'horloge d'une bascule de type D 106 ', comme dans le comparateur 100. Outre l'élimination avantageuse des effets de retards de propagation variables, par la synchronisation du fonctionnement du comparateur sur le signal HORLOGE DE BIT, la seconde bascule 103 ' a u Ln autre effet qui consiste à retarder légèrement le résultat de la décision prise par la porte 102 ', indépendamment du fait que les deux bits d'entrée soient identiques ou différents Par conséquent, si la bascule 103 ' était simplement introduite dans le comparateur 100, le commutateur de sélection d'entrée 108 ne prendrait pas l'état correct jusqu'à un instant légè- rement postérieur à celui auquel les bits d'entrée ont été présentés, et la mauvaise valeur d'entrée pourrait être temporairement présentée à la sortie du comparateur. Pour éviter de sélectionner temporairement la mauvaise valeur d'entrée sous l'effet de ce retard, on utilise un commutateur de sélection d'entrée 108 ' modifié, qui comprend cinq portes NON-ET classiques 108 '- 1 à 108 '-5 Le commutateur de sélection d'entrée 108 ' comporte trois états: 1) un état initial, dans lequel le commuta- teur 108 ' se comporte comme une porte OU; 2) un état de sélection A; et 3) un état de sélection B Dans l'état initial, la fonction OU du commutateur de sélection d'entrée a l'effet qui consiste en ce que la sortie du comparateur passe rapidement à " 1 " lorsque des valeurs d'entrée A et B différentes sont présentées Par consé- quent, la valeur de bit qui appartient à la plus grande valeur d'entrée est présentée à la sortie, sans attendre que le signal de sortie de la porte OU-EX 102 ' ne soit chargé dans la bascule 103 ' sous l'effet de l'horloge. Dans l'état de sélection A, la valeur A présente sur l'entrée A' est appliquée à la sortie du comparateur, et dans l'état de sélection B,la valeur B présente sur l'entrée B' est appliquée à la sortie du comparateur, dans les deux cas pour le reste de la paire de valeurs d'en- trée, comme décrit ci-dessus. Comme on le voit sur la figure 3, un commutateur de sélection d'entrée à trois états 108 ' approprié com- prend cinq portes NON-ET à deux entrées 108 '-1 à 108 '-5. Avec la bascule 104 ' initialisée (restaurée), les portes NON-ET 108 '-1, 108 '-2 reçoivent toutes deux un " O " prove- nant de la bascule, avant que des bits d'entrée différents ne soient rencontrés, ce qui force leurs sorties à " 1 " indépendamment des signaux de sortie de la porte 106 ' Par conséquent, les signaux de sortie des portes NON-ET 108 '-3, 108 '-4 sont simplement des formes inversées des signaux d'entrée A et B De plus, le signal de sortie de la porte 108 '-5 est l'inverse de ses signaux d'entrée (égaux), c'est-à-dire qu'il correspond à la fonction A ou B, et ce signal est identique aux deux signaux d'entrée A et B aussi longtemps que les signaux d'entrée A et B sont égaux. Lorsque le signal de sortie de la porte OU-EX 102 ' et lesignal de la sortie Q de la bascule 103 ' sont passés à l'état HAUT, la bascule 104 ' charge le signal d'entrée A dans la bascule 1061, par l'intermédiaire de l'entrée d'horloge, et elle place un " 1 " sur les entrées des portes 108 '-1, 108 '-2, ce qui a pour effet de trans- mettre aux portes 108 '-3, 108 '-4 l'information spécifiant celle des entrées A et B qui est à " 1 " Par conséquent, une forme inversée du signal de la sortie Q de la bascule 106 ' (c'est-à-dire A) est présentée aux entrées de la porte 108 '-4, et une forme inversée du signal de la sortie Q (c'est-à-dire A) est présentée aux entrées de la porte 108 '-3. Si l'entrée A est à " 1 ", ce " 1 " et un "l' sont présentés aux entrées de la porte 108 '-3,et sa sortie passe à l'état BAS Le signal de l'entrée B à O et un " O " sont présentés aux entrées de la porte 108 '-4, et sa sortie passe à l'état HAUT Par conséquent, la sortie de la porte 108 '-5 passe à l'état HAUT Si l'entrée A est à " O ", ce " O " et un " O " sont présentés aux entrées de la porte 108 '-3, et sa sortie passe à l'état HAUT Le signal de l'entrée B à " 1 " et un " 1 " sont présentés aux entrées de la porte 108 '-4, et sa sortie passe à l'état BAS Par conséquent, la sortie de la porte 108 '-5 passe à nouveau à l'état HAUT Dans un cas comme dans l'autre, le signal de sortie de la porte 108 '-5 continue à suivre le signal d'entrée qui était égal à " 1 " pour le reste de la paire de valeurs d'entrée. Comme décrit ci-dessus en relation avec la figure 2 A, le signal de la sortie Q de la bascule 106 ' indique celle des entrées A et B qui a été sélectionnée, et il est émis sous la forme du signal de rappel de déci- sion antérieure C' De plus, la figure 3 montre le signal de la sortie Q à titre de signal de commande pour un commutateur de sélection de rappel de décision antérieure à trois pôles, 110 ', qui transmet les signaux de rappel de décision antérieure A et B provenant de comparateurs précédents, comme décrit ci-dessus. Comme on l'a envisagé ci-dessus, l'identifica- tion de la valeur maximale par le mot de rappel de déci- sion antérieure peut devenir disponible au bout d'une durée notablement inférieure à celle qui est nécessaire pour présenter les valeurs d'entrée La figure 4 montre des moyens appropriés 112 pour générer un signal qui indi- que que la valeur maximale a été identifiée Ces moyens de génération 112 peuvent être associés aux comparateurs 100, 100 ' et aux sélecteurs de rappel de décision antérieure , 110 '. En se référant à la figure 4, on note que l'état d'un commutateur de sélection 114 est commandé par la sortie Q de la bascule de type D du comparateur (c'est-à- dire soit la bascule 106 dans le comparateur 100, soit la bascule 106 ' dans le comparateur 100 ') Le signal de sortie du commutateur 114 est présenté à une entrée d'une porte ET 116, et l'autre entrée de la porte 116 est con- nectée à la sortie INSTAURATION de la bascule du compara- teur (c'est-à-dire les bascules 104, 104 ' dans les compa- rateurs respectifs 100, 100 ') Ces signaux d'entrée déter- minent l'état du signal de sortie D de la porte ET Les signaux E, F qui sont présentés aux entrées du commutateur 114 sont les signaux de sortie provenant des portes ET 116 de l'étage précédent; on notera que les signaux E, F sont différents des signaux de rappel de décision antérieure sur lesquels travaillent les commutateurs de sélection , 1101. Les moyens de génération 112 sont réalisés d'une manière pratiquement similaire à la manière selon laquelle sont réalisés les commutateurs de sélection de rappel de décision antérieure Exactement comme le premier étage de l'arbre ne nécessite aucun commutateur de sélection 110, ', le premier étage de l'arbre ne nécessite aucun moyen de génération 112 Les signaux E, F qui sont appliqués aux commutateurs 114 respectifs dans les moyens de génération associés au second étage de l'arbre, sont simplement les signaux des sorties INSTAURATION des bascules 104 ou des bascules 104 ' des comparateurs respectifs 100 ou 100 ' du premier étage Lorsque la sortie de la porte ET 116 des moyens de génération du dernier étage passe à " 1 ", le mot de rappel de décision antérieure qui est présenté par le dernier étage de l'arbre est valide (c'est-à-dire que les bits de rappel de décision antérieure identifient la valeur maximale), et la recherche peut être arrêtée. Il est évidemment possible de mettre en oeuvre l'invention sous des formes spécifiques autres que celles décrites ci-dessus, sans sortir de l'esprit de l'inven- tion Les modes de réalisation décrits ci-dessus ne cons- tituent que des illustrations et ne doivent pas être considérés d'une manière restrictive quelconque. REVENDICATIONS 1 Comparateur électronique destiné à sélection- ner et à présenter en sortie la plus grande valeur parmi des première et seconde valeurs d'entrée électriques codées en binaire, présentées en série par bit, avec le bit de plus fort poids en premier, caractérisé en ce qu'il comprend: des première et seconde bornes d'entrée (A, B); une porte logique OU-EXCLUSIF ( 102) connectée fonctionnel- lement aux première et seconde bornes drentrée (A, B), pour former un signal indiquant une combinaison logique OU-EXCLUSIF des première et seconde valeurs d'entrée; une première bascule pouvant être restaurée ( 104) connectée fonctionnellement à la porte logique OU-EXCLUSIF ( 102), une sortie de la première bascule ( 104) étant commutée d'un état e" à un état " 1 " lorsque le signal de la porte OU-EXCLUSIF indique que les première et seconde valeurs d'entrée sont inégales; une seconde bascule ( 106) connec- tée fonctionnellement à la première bascule ( 104) et à la première borne d'entrée (A), la sortie de la seconde bascule ( 106) étant placée alternativement à un état " O ou à un état " 1 " en correspondance avec la première valeur d'entrée, sous l'effet du changement d'état de la première bascule ( 104); et des premiers moyens de sélection ( 108), connectés fonctionnellement aux première et seconde bornes d'entrée (A, B) et à la seconde bascule ( 106), pour sélec- tionner l'une des valeurs d'entrée à titre de signal de sortie du comparateur, les premiers moyens de sélection ( 108) sélectionnant la première valeur d'entrée lorsque la seconde bascule ( 106) est placée à l'état 'l", et les premiers moyens de sélection ( 108) sélectionnant la secon- de valeur d'entrée lorsque la seconde bascule ( 106) est placée à l'état " 0 ". 2 Comparateur électronique selon la revendica- tion 1, caractérisé en ce que la seconde bascule ( 106) génère un signal de rappel de décision antérieure pour indiquer celle des première et seconde valeurs d'entrée qui a été sélectionnée par les premiers moyens de sélec- tion ( 108). 3 Comparateur électronique selon la revendica- tion 2, caractérisé en ce qu'il comprend en outre des seconds moyens de sélection ( 110) qui réagissent au signal de rappel de décision antérieure en sélectionnant alterna- tivement soit un premier signal de rappel de décision antérieure associé à la première valeur d'entrée, soit un second signal de rappel de décision antérieure associé à la seconde valeur d'entrée, sur la base de la valeur d'entrée qui est sélectionnée par les premiers moyens de sélection ( 108). 4 Comparateur électronique selon la revendica- tion 3, caractérisé en ce qu'il comprend en outre des moyens ( 112), connectés fonctionnellement aux première et seconde bascules ( 104, 106), qui sont destinées à générer un signal qui indique que la plus grande valeur a été identifiée. 5 Comparateur électronique destiné à sélection- ner et à présenter en sortie la plus grande valeur parmi des première et seconde valeurs d'entrée électriques codées en binaire qui sont présentées en série par bit, avec le bit de plus fort poids en premier, caractérisé en ce qu'il comprend: des première et seconde bornes d'en- trée (A, B); une porte logique OU-EXCLUSIF ( 102 ') connec- tée fonctionnellement aux première et seconde bornes d'en- trée (A, B), pour former un signal indiquant une combi- naison logique OU-EXCLUSIF des première et seconde valeurs d'entrée; une première bascule ( 103 ') connectée fonction- nellement à la porte logique OU-EXCLUSIF ( 102 '), pour enregistrer une valeur indiquant si des bits correspon- dants des première et seconde valeurs d'entrée sont égaux ou inégaux, la première bascule ( 103 ') enregistrant la valeur précitée en synchronisme avec un train d'impulsions d'horloge de bit qui est appliqué à la première bascule; une seconde bascule pouvant être restaurée ( 104 '), connec- tée fonctionnellement à la première bascule ( 103 '), une sortie de la seconde bascule ( 104 ') étant commutée d'un état " O vers un état " 1 " lorsque la valeur qui est enre- gistrée par la première bascule ( 103 ') indique que les bits des deux valeurs d'entrée sont inégaux; une troisième bascule ( 106 ') connectée fonctionnellement à la seconde bascule ( 104 ') et à la première borne d'entrée (A), la sortie de la troisième bascule ( 106 ') étant placée alter- nativement à un état " O " ou à un état " 1 " en correspon- dance avec le bit de la première valeur d'entrée, sous la dépendance du changement d'état de la sortie de la seconde bascule ( 104 '); et des premiers moyens de sélection ( 108 '), connectés fonctionnellement aux première et seconde bornés d'entrée (A, B) et aux seconde et troisième bascules ( 104 ', 106 '), pour sélectionner l'une des valeurs d'entrée à titre de signal de sortie du comparateur, les premiers moyens de sélection ( 108 ') sélectionnant la combinaison logique OU des première et seconde valeurs d'entrée pour le signal de sortie lorsque la seconde bascule ( 104 T) est dans l'état " O ", les premiers moyens de sélection ( 108 ') sélectionnant la première valeur d'entrée pour le signal de sortie lorsque la troisième bascule ( 106 ') est placée à " 1 ", et les premiers moyens de sélec- tion ( 108 ') sélectionnant la seconde valeur d'entrée pour le signal de sortie lorsque la troisième bascule ( 106 ') est placée à " O ". 6 Comparateur électronique selon la revendica- tion 5, caractérisé en ce que la troisième bascule ( 106 ') génère un signal de rappel de décision antérieure pour indiquer celle des première et seconde valeurs d'entrée qui a été sélectionnée par les premiers moyens de sélection ( 108 '). 7 Comparateur électronique selon la revendica- tion 6, caractérisé en ce qu'il comprend en outre des seconds moyens de sélection ( 110 '), réagissant au signal de rappel de décision antérieure, qui sont destinés à sélectionner alternativement un premier signal de rappel de décision antérieure associé à la première valeur d'en- trée, ou un second signal de rappel de décision antérieure associé à la seconde valeur d'entrée, sur la base de la valeur d'entrée qui est sélectionnée par les premiers moyens de sélection ( 108 '). 8 Comparateur électronique selon la revendica- tion 6, caractérisé en ce qu'il comprend en outre des moyens ( 112), connectés fonctionnellement aux seconde et troisième bascules ( 104 ', 106 '), qui ont pour but de géné- rer un signal qui indique que la plus grande valeur a été identifiée. 9 Circuit logique électronique destiné à sélec- tionner et à présenter en sortie une valeur maximale parmi un ensemble de valeurs électriques codées en binaire, caractérisé en ce qu'il comprend un ensemble de moyens de sélection ( 11-1, 11-4, 12-1, 12-2, 13) qui sont desti- nés à sélectionner et à présenter en sortie la plus grande valeur parmi deux valeurs d'entrée (V 0, V 7) de ces moyens de sélection, l'ensemble des moyens de sélection ( 11-1, 11-4, 12-1, 12-2, 13) étant connecté en arbre pour former un arbre de moyens de sélection, et chaque moyen de sélection comprenant des moyens qui sont destinés à générer un signal de rappel de décision antérieure pour indiquer la valeur qui a été sélectionnée parmi les deux valeurs d'entrée des moyens de sélection, dans lequel des paires de l'ensemble de valeurs (V 0, V 7) sont présen- tées en série par bit, avec le bit de plus fort poids en premier, à des premiers moyens respectifs ( 11-1, 11-4) parmi les moyens de sélection disposés dans un premier étage de l'arbre, chaque premier moyen de sélection ( 11-1, 11-4) présentant en sortie la plus grande valeur parmi les deux valeurs d'entrée des moyens de sélection, à titre de signal de sortie du premier étage, et présentant en sortie son signal de rappel de décision antérieure, à titre de signal de rappel de décision antérieure du premier étage, les signaux de sortie du premier étage étant présentés en série par bit, avec le bit de plus fort poids en premier, à des seconds moyens respectifs ( 12-1, 12-2) parmi les moyens de sélection qui sont disposés dans un second étage de l'arbre, et ainsi de suite pour des étages suivants de l'arbre, jusqu'à ce que la valeur maximale parmi les valeurs d'entrée soit transmise sous la forme d'un signal de sortie à partir d'un dernier moyen de sélection ( 13) disposé dans un dernier étage de l'arbre, et les signaux de rappel de décision antérieure du premier étage étant présentés à des seconds moyens respectifs ( 110-1, 110-2) parmi les moyens de sélection qui sont disposés dans un second étage de l'arbre, chacun des seconds moyens de sélection ( 110-1, 110-2) comprenant des moyens qui sont destinés à sélectionner soit le premier signal de rappel de décision antérieure qui est associé à la première valeur d'entrée des moyens de sélection correspondant aux seconds moyens de sélection,soitle premier signal de rappel de décision antérieure qui est associé à la seconde valeur d'entrée desmoyens de sélec- tion correspondant aux seconds moyens de sélection, et ainsi de suite pour des étages suivants de l'arbre. Circuit logique électronique selon la reven- dication 9, caractérisé en ce qu'il comprend en outre des moyens ( 112), connectés fonctionnellement aux moyens de sélection et de présentation en sortie ( 11-1, 11-4, 12-1, 12-2, 13) qui sont destinés à générer un signal qui indique que la valeur maximale a été identifiée.