Brevet FR2676854A1 — publié le 19921127

PROCEDE POUR PRECHARGER DES LIGNES D'ENTREE/SORTIE D'UN DISPOSITIF DE MEMOIRE La présente invention se rapporte à un dispositif de mémoire et particulièrement à un procédé pour précharger les lignes d'entrée/sortie du dispositif de mémoire. Il y a différentes lignes de transmission de signal dans les dispositifs de mémoire à semiconducteur qui ont tendance à augmenter en degré d'intégration et en vitesse Par exemple, les lignes d'entrée/sortie pour transmettre les données d'entrée/sortie servent de trajet pour produire, à travers une mémoire de tampon de sortie, des données lues dans une cellule de mémoire sélectionnée, et habituellement servent de trajet pour délivrer des données externes à une cellule de mémoire sélectionnée Dans les dispositifs de mémoire qui sont couramment utilisés, puisque l'information est transmise par une paire de bits, les lignes d'entrée/sortie pour transmettre les données sont également constituées d'une paire de lignes correspondant à la paire de bits Dans la paire de lignes d'entrée/sortie, l'une des lignes représente l'information de la cellule de mémoire, tandis que l'autre ligne représente une valeur complémentaire de celle-ci Lorsque l'information de la cellule de mémoire sélectionnée apparaît sur de telles lignes d'entrée/sortie sous la forme de tensions, un amplificateur de détection détecte et amplifie la différence entre les deux tensions, en faisant ainsi en sorte qu'il soit possible de reconnaître l'information de manière valide Afin d'effectuer efficacement la transmission de signal mentionnée ci-dessus, les vitesses de transmission doivent être rapides non seulement dans les lignes de bit du réseau de mémoire, mais également dans les lignes d'entrée/sortie de celui-ci, et il doit être tenu compte de la vitesse à laquelle les lignes d'entrée/sortie sont séparées. La figure 1 représente un circuit de colonne d'un dispositif de mémoire, montrant le processus de transmission de l'information au moyen de lignes de bit, d'un amplificateur de détection et de lignes d'entrée/sortie, après lecture de l'information dans une cellule de mémoire d'un dispositif de mémoire Comme cela est montré dans le5 dessin, un amplificateur de détection de type p 20 et un amplificateur de type N 40 sont connectés entre une ligne de bit BL et une ligne de bit complémentaire IL qui sont connectées à un réseau de cellules de mémoire 10, tandis qu'une grille de séparation 30 est connectée entre10 l'amplificateur de détection du type p 20 et l'amplificateur de détection de type N 40, la grille de séparation 30 reliant respectivement la ligne de bit BL et la* ligne de bit complémentaire BL au réseau de cellules de mémoire 10. La grille de séparation 30 est commandée en fonction d'impulsions d'horloge de séparation OISO, tandis que les lignes de bit BL, EL sont connectées à travers une grille de colonne 50 aux lignes d'entrée/sortie IO et -È, alors que la grille de colonne 50 est commandée en fonction d'un signal de sélection de colonne CSL sorti d'un décodeur de colonne qui n'est pas représenté Entre la ligne d'entrée/sortie IO et la ligne d'entrée/sortie complémentaire 10 sont connectées en parallèle à un premier circuit de préchargement de ligne d'entrée/sortie 18 et à un second circuit de préchargement de ligne d'entrée/sortie 19 Le premier circuit 18 comprend des transistors NMOS (à semiconducteurs métal- oxyde de type N) 13 et 14 qui reçoivent un premier signal de préchargement OIOPR par l'intermédiaire de leurs grilles, tandis que le second circuit 19 comprend trois transistors NMOS 15, 16 et 17 qui reçoivent un second signal de préchargement OIOP par l'intermédiaire de leurs grilles Une tension de préchargement de ligne d'entrée/sortie VIOPR d'un niveau de ( 1/2)Vcc est délivrée à une connexion des canaux des deux transistors 13 et 14 dans le premier circuit de préchargement 18. Dans le second circuit de préchargement 19, les canaux des transistors NMOS 15 et 17 sont respectivement connectés entre une borne d'alimentation Vcc, et les lignes d'entrée/sortie Io et È, tandis que le canal du transistor5 NMOS 16 est connecté entre les lignes d'entrée/sortie Io, Dans le même temps, un amplificateur de détection d'entrée/sortie qui n'est pas représenté, capable de détecter et d'amplifier la différence de potentiel entre les lignes d'entrée/sortie, est connecté aux lignes d'entrée/sortie IO,10 10 Il est à noter qu'une telle structure est connue Il est à noter de plus que le circuit de colonne de la figure 1 est un circuit de base pour la description des procédés de préchargement de la présente invention. Les figures 2 A et 2 B représentent les modes de réalisation classiques pour produire les premier et second signaux de préchargement OIOPR, BIOP En se référant à la figure 2 A, le premier signal de préchargement OIOPR est obtenu en inversant un signal d'adresse de ligne R Ai En se référant à la figure 2 B, la largeur d'impulsion d'un signal de transition d'adresse de colonne ATS est ajustée par trois inverseurs 22, 23 et 24 et une porte NON OU 25, et le signal de sortie de la porte NON OU 25 en même temps qu'un signal d'activation de colonne OYE est appliqué à une porte NON ET 26 Le signal sorti de la porte NON ET 26 est appliqué à un inverseur 27 pour produire le second signal de préchargement OIOP Il est évident à partir des figures 2 A et 2 B que classiquement le premier signal de préchargement OIOPR est produit en fonction du signal d'adresse de ligne R Ai Il est en outre évident que le second signal de préchargement OIOP est activé à l'état "haut" seulement lorsque l'adresse de colonne est transmise à la condition que le signal d'activation de colonne OYE soit activé à l'état "haut", de manière à ce qu'il soit délivré au second circuit de préchargement 19 de la figure 1. Maintenant le fonctionnement du circuit de colonne de la figure 1 qui se rapporte au procédé de préchargement d'entrée/sortie classique va être décrit en se référant aux chronogrammes de fonctionnement de la figure 2 C D'abord,5 puisque le premier signal de préchargement OIOPR est à l'état "haut" avant qu'un signal d'échantillonnage d'adresse de ligne RAS soit activé à l'état "haut", la tension de préchargement de ligne d'entrée/sortie VIOPR est délivrée par l'intermédiaire du premier circuit de préchargement 18 aux lignes IO, TÈ, de sorte que les lignes d'entrée/sortie sont préchargées et égalisées au niveau de ( 1/2)Vcc Ensuite, si le signal RAS est activé à l'état "bas", et si le signal d'adresse de ligne R Ai est appliqué, le signal OIOPR est désactivé à l'état "bas" Lorsque l'information de la cellule de mémoire qui est sélectionnée par l'entrée du signal d'adresse de ligne R Ai apparaît sur les lignes de bit, les impulsions d'horloge de détection LA, LA sont activées de sorte que la différence de potentiel entre les lignes BL, EL est amplifiée d'une valeur atteignant i VO Dans ce cas, c'est un fait bien connu que les lignes de bit BL, BL sont égalisées au niveau de ( 1/2)Vcc. Lorsque les lignes de bit sont séparées par une différence de potentiel aussi grande que &VO par les amplificateurs de détection 20 et 40, le signal d'activation de colonne OYE et activé à l'état "'haut", de sorte que le signal de sélection de colonne CSL est activé à l'état "haut" Ainsi, les lignes de bit BL, BL qui sont séparées par une différence de potentiel aussi grande qu'une valeur donnée sont connectées aux lignes d'entrée/sortie IO, T= qui sont préchargées à un niveau de ( 1/2)Vcc, au moyen du premier signal de préchargement OIOPR Un partage de charge se produit entre les lignes d'entrée/sortie et les lignes de bit qui sont connectées par la grille de colonne 50. Comme résultat du partage de charge, le potentiel de la ligne de bit qui est plus élevé que le potentiel du niveau de préchargement ( 1/2)Vcc, est abaissé d'une valeur aussi grande que t V 1, tandis que le potentiel de la ligne de bit qui est inférieur à ce potentiel, est incrémenté d'une valeur aussi grande que a LV 2 comme cela est montré à la figure 2 C Par5 conséquent, immédiatement après la connexion entre la paire de lignes de bit BL et -BL et la paire de lignes d'entrée/sortie Io, -ITJ, la différence de potentiel entre les lignes de bit est réduite à AV O ( AVI + AV 2) = &V 3, puis, les potentiels des lignes de bit sont, respectivement,10 amenés à Vcc et 0 volt par l'amplificateur de détection de type p 20 et l'amplificateur de détection de type N 40 Dans le même temps, les lignes d'entrée/sortie IO, WIO sont également séparées en fonction de la variation de niveau des lignes de bit Dans ce cas, cependant, puisque la différence de potentiel AV 3 qui apparaît intialement sur les lignes d'entrée/sortie est faible, il faut beaucoup de temps pour former une différence de potentiel souhaitée, avec pour résultat le fait que le cycle de lecture global de la donnée est allongé C'est-à-dire que, lorsque la différence de potentiel entre les lignes de bit est transférée par la grille de colonne 50 aux lignes d'entrée/sortie, toute différence de potentiel non souhaitée doit être réduite au minimum. Au cours d'une telle opération, le second signal de préchargement OIOP commandant le second circuit de préchargement 19 est activé seulement lorsqu'il y a une transition dans l'adresse de colonne, c'est- à-dire, lorsque le signal de transition d'adresse de colonne ATS est déclenché de l'état "haut" à l'état "bas", comme décrit ci- dessus Par conséquent, comme cela a été décrit ci-dessus, lors de l'accès aux données en fonction du signal d'échantillonnage d'adresse RAS sans transition de l'adresse de colonne (état Tp RAC), le second signal de préchargement est maintenu à l'état "bas", c'est-à-dire que le second circuit de préchargement 19 de la figure 1 n'est pas commandé, avec pour résultat le fait que la vitesse de séparation des lignes d'entrée/sortie est retardée d'un cycle actif de RAS, et que la borne de tension de préchargement ( 1/2)Vcc devient instable pendant le préchargement des lignes d'entrée/sortie.5 En outre, selon le procédé classique, si le signal RAS est activé à l'état "haut", l'entrée du signal d'adresse de ligne R Ai est terminée, c'est-à-dire que le signal d'adresse de ligne R Ai est activé à l'état "bas", et par conséquent, le premier signal de préchargement OIOPR est activé à l'état "haut", avec pour résultat le fait que les lignes d'entrée/sortie Io, 10 sont préchargées au niveau de ( 1/2)Vcc Dans cet état, cependant, si la borne de tension de préchargement de ligne d'entrée/sortie VIOPR du niveau de ( 1/2)Vcc et les lignes d'entrée/sortie Io, 10 sont connectées, du courant issu de la ligne d'entrée/sortie IO (ou de la ligne d'entrée/sortie OU) ayant un potentiel plus élevé que le niveau de ( 1/2)Vcc s'écoule dans la borne de tension de préchargement VIOPR, et ensuite, le courant issu de la borne de préchargement VIOPR s'écoule dans la ligne d'entrée/sortie complémentaire 7 O (ou dans la ligne d'entrée/sortie IO) ayant un potentiel plus bas que le niveau de préchargement Par conséquent, apparaît le problème que le niveau de caractéristique de la tension de préchargement de ligne d'entrée/sortie VIOPR, c'est-à-dire, la valeur (l/2)Vcc devient instable. Par conséquent c'est un objectif de la présente invention de créer un procédé de préchargement des lignes d'entrée/sortie dans un dispositif de mémoire qui ait une vitesse de séparation rapide des lignes d'entrée/sortie dans l'état d'accès aux données par un signal RAS (état TRAC). C'est un autre objectif de la présente invention de créer un procédé de préchargement de ligne d'entrée/sortie dans lequel la borne de tension de préchargement puisse être maintenue dans un état stable lorsque les lignes d'entrée/sortie sont préchargées dans le cycle de préchargement RAS, dans le dispositif de mémoire. Selon un aspect de la présente invention, le procédé de la présente invention est appliqué à un dispositif de mémoire à semiconducteurs effectuant une lecture au moyen d'une information de lignes de bit mémorisée dans une cellule de mémoire en concordance avec une ligne de mot sélectionnée par un signal d'adresse, produisant l'information lue au moyen d'une ligne de colonne sélectionnée, et préchargeant ou égalisant les lignes d'entrée/sortie à un niveau prédéterminé en utilisant un premier et un second circuits de préchargement connectés entre les lignes d'entrée/sortie. La présente invention propose à cet effet un procédé de préchargement de ligne d'entrée/sortie, comprenant les étapes de: délivrance au premier circuit de préchargement d'un premier signal de préchargement en concordance avec le signal d'adresse pour sélectionner la ligne de mot, pendant un intervalle de temps avant que le signal d'adresse lui soit appliqué; délivrance au second circuit de préchargement d'un second signal de préchargement en concordance avec l'adresse et un signal pour sélectionner la ligne de colonne, pendant un intervalle de temps allant de la réception du signal d'adresse jusqu'à l'instant o le signal pour sélectionner la ligne de colonne est activé; connexion des lignes d'entrée/sortie aux lignes de bit avec entre elles une différence de potentiel prédéterminée, en concordance avec le signal pour sélectionner la ligne de colonne; délivrance au second circuit de préchargement du second signal de préchargement après que le signal pour sélectionner la ligne de colonne soit désactivé; et achèvement de la délivrance du second signal de préchargement lorsque le signal d'adresse est terminé, et délivrance au premier circuit de préchargement du premier signal de préchargement. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels: La figure 1 représente un circuit de colonne d'un dispositif de mémoire; Les figures 2 A et 2 B représentent un circuit pour produire un signal de préchargement de lignes d'entrée/sortie selon le procédé classique; La figure 2 C représente des chronogrammes de fonctionnement selon le procédé classique; Les figures 3 A et 3 B représentent un circuit pour produire un signal de préchargement de lignes d'entrée/sortie selon la présente invention; et La figure 3 C représente des chronogrammes de fonctionnement selon la présente invention. Le procédé de préchargement d'entrée/sortie selon la présente invention va être décrit en se référant aux figures 3 A à 3 C Dans l'application du procédé de la présente invention, un circuit de colonne de la figure 1 est pris comme base La figure 3 A représente un circuit pour produire un premier signal de préchargement OIOPR pour utilisation dans le procédé de la présente invention, et ce signal est obtenu par l'inversion du signal d'adresse de ligne R Ai, comme cela est montré à la figures 2 A Cependant, en se référant à la figure 3 B qui représente un circuit pour produire un second signal de préchargement OIOP, le signal d'adresse de ligne R Ai et un signal d'activation de colonne OYE qui est inversé par l'inverseur 32 sont combinés logiquement par une porte NON ET 33 contrairement au cas de la figure 2 B, et ensuite, le signal sorti de la porte NON ET 33 est inversé par un inverseur 34, pour obtenir par ce moyen le second signal de préchargement OIOP. Le second signal de préchargement OIOP selon la présente invention peut également être produit en réalisant un circuit différent du circuit de porte de la figure 3 B C'est-à-dire que le circuit de la figure 3 B peut être constitué par un circuit conçu pour être activé lorsque le signal d'adresse de ligne R Ai et le signal d'activation de colonne OYE sont, respectivement, à l'état "haut" et "bas", ou à l'état "bas"5 et "haut" comme cela est montré dans les chronogrammes de la figure 3 C. Les descriptions ci-dessous partiront d'un état dans lequel la différence de potentiel entre une paire de lignes de bit BL, i L; est a Vo, lorsque l'information d'une cellule de mémoire sélectionnée est détectée et amplifiée par les amplificateurs de détection 20 et 40 de la figure 1 Les procédures qui ont eu lieu avant l'état ci-dessus ont déjà été suffisamment décrites et par conséquent les personnes expérimentées dans la technique les comprendront suffisamment. En se référant à la figure 3 C, si le signal d'adresse de ligne R Ai est appliqué au circuit à l'état "haut" avant que le signal d'activation de colonne BYE ne soit activé à l'état "haut", le premier signal de préchargement OIOPR est désactivé à l'état "bas", et par conséquent, les lignes d'entrée/sortie Io, T O sont déconnectées de la borne de tension de préchargement VIOPR du niveau de ( 1/2)Vcc Puis, le second signal de préchargement OIOP est activé à l'état "haut", et par conséquent les potentiels des lignes d'entrée/sortie Io, 10 qui avaient été égalisés au niveau de ( 1/2)Vcc s'élèvent au niveau de Vcc Vtn Dans ce cas, Vtn est la tension de seuil d'un transistor NMOS 15 ou 17 dans le second circuit de préchargement 19, et le niveau ( 1/2)Vcc sera appelé un premier niveau de préchargement et le niveau Vcc Vtn un second niveau de préchargement. Lorsque le signal d'activation de colonne OYE est activé au niveau haut dans un état dans lequel les lignes d'entrée/sortie Io, I O sont égalisées au second niveau de préchargement, le second signal de préchargement OIOP est désactivé à l'état "bas" et un signal de sélection de colonne CSL est activé, de sorte que les lignes de bit BL, BL ayant une différence de potentiel de & VO sont connectées aux lignes I 0, -TM qui sont au second niveau de préchargement. Puisque le second niveau de préchargement est plus élevé que5 l'un quelconque des potentiels de la ligne de bit BL et de la ligne de bit complémentaire ïL, le potentiel de chacune des lignes de bit s'élève vers le second niveau de préchargement en raison du partage de charge avec les lignes d'entrée/sortie C'est-à-dire, comme cela est montré à la figure 3 C, que le potentiel de la ligne de bit BL (ou de la ligne de bit complémentaire EL) s'élève d'une valeur aussi grande que a Vl' et que la ligne de bit complémentaire DL (ou la ligne de bit BL) s'élève-d'une valeur aussi grande que &V 2 ' Par conséquent, la différence de potentiel entre la ligne d'entrée/sortie I O et la ligne d'entrée/sortie complémentaire Io devient àV 3 ', et la valeur ci-dessus 4 V 3 ' est beaucoup plus élevée que la valeur classique AV 3. Ensuite, à cause de l'amplificateur de détection d'entrée/sortie qui n'est pas représenté à la figure 1, connecté aux lignes d'entrée/sortie IO, I 0, la différence de potentiel entre les lignes d'entrée/sortie Io, T O est séparée jusqu'à une valeur plus grande que 4 V 3 ' A l'instant o les lignes de bit sont connectées aux lignes d'entrée/sortie, ou lorsque la détection et l'amplification pour les lignes d'entrée/sortie démarrent, une différence de potentiel suffisante est formée entre la paire de lignes d'entrée/sortie, et par conséquent la vitesse d'accès aux données par l'intermédiaire des lignes d'entrée/sortie devient plus rapide que celle du procédé classique, ceci devant être évident pour les personnes expérimentées dans la technique. En outre, selon le procédé de préchargement de lignes d'entrée/sortie de la présente invention, les données chargées sur les lignes d'entrée/sortie sont suffisamment amplifiées et transmises à une mémoire tampon de donnée qui n'est pas représentée, et ensuite le signal d'activation de colonne OYE est désactivé à l'état "bas", et par conséquent, le second signal de préchargement OIOP est activé à nouveau à l'état "haut" Ainsi, la paire de lignes d'entrée/sortie IO,5 10 séparées sont égalisées à une tension d'environ -Vcc, puisque la durée d'égalisation est très courte Ensuite, si l'entrée du signal d'adresse de ligne R Ai est terminée à l'état "bas", le second signal de préchargement p IOP est désactivé à l'état "bas"l, et le premier signal de10 préchargement OIOPR est activé, de sorte que les lignes d'entrée/sortie sont égalisées au premier niveau de préchargement. Dans cet état, puisque la ligne d'entrée/sortie IO, et la ligne d'entrée/sortie complémentaire IO sont égalisées à une tension autour du niveau de ( 1/2)Vcc avant l'activation du signal OIOPR, dans le cas o le signal OIOPR est activé à l'état "haut", la tension d'égalisation devient presque la même que celle de la borne de tension de préchargement VIOPR, de sorte que le courant qui s'écoule des lignes d'entrée/sortie vers la borne de tension de préchargement VIOPR a une plus petite valeur, en stabilisant grandement par ce moyen la tension de la borne VIOPR par comparaison avec le cas du procédé classique. A côté du mode de réalisation décrit ci-dessus, d'autres modes de réalisation pour atteindre les objectifs de la présente invention seront possibles, comme cela sera évident pour les personnes qui ont une expérience ordinaire dans la technique. Selon la présente invention telle qu'elle est décrite ci-dessus, on peut éviter le retard de l'accès aux données provoqué par une réduction indésirable de la différence de potentiel pendant la connexion des lignes d'entrée/sortie aux lignes de bit dans le cycle actif RAS, en permettant par ce moyen d'obtenir une détection et un accès à vitesse élevée sur les lignes d'entrée/sortie. il En outre, selon la présente invention, les potentiels courants des lignes d'entrée/sortie sont stabilisés et ensuite égalisés pendant le préchargement des lignes d'entrée/sortie en empêchant par ce moyen l'instabilité de la tension de la borne de tension de préchargement. Bien que l'invention ait été particulièrement montrée et décrite en se référant à un mode de réalisation préféré de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications de10 détails peuvent être effectuées sans sortir de l'esprit et du domaine de l'invention. REVENDICATIONS 1 Procédé de préchargement et d'égalisation des lignes d'entrée/sortie (IO,-1-) dans un dispositif de mémoire à semiconducteurs effectuant une lecture au moyen d'une information de lignes de bit mémorisée dans une cellule de mémoire en concordance avec une ligne de mot sélectionnée par un signal d'adresse (R Ai) prédéterminé, produisant l'information lue au moyen d'une ligne de colonne sélectionnée, et préchargeant et égalisant les lignes d'entrée/sortie (IO,-T-) à un niveau prédéterminé en utilisant un premier ( 18) et un second ( 19) circuits de préchargement connectés entre les lignes d'entrée/sortie (IO, IO), ledit procédé étant caractérisé en ce qu'il comprend les étapes de: (a) délivrance audit premier circuit de préchargement ( 18) d'un premier signal de préchargement (q IOPR) en concordance avec le signal d'adresse (R Ai) pour sélectionner ladite ligne de mot, pendant un intervalle de temps avant que ledit signal d'adresse (R Ai) lui soit appliqué; (b) délivrance audit second circuit de préchargement ( 19) d'un second signal de préchargement (OIOP) en concordance avec ledit signal d'adresse (R Ai) et un signal pour sélectionner la ligne de colonne, pendant un intervalle de temps allant de la réception du signal d'adresse (R Ai) jusqu'à l'instant o le signal pour sélectionner la ligne de colonne est activé; (c) connexion desdites lignes d'entrée/sortie (IO, IO) auxdites lignes de bit (BL, BL) avec entre elles une différence de potentiel prédéterminée, en concordance avec ledit signal pour sélectionner la ligne de colonne; (d) délivrance audit second circuit de préchargement ( 19) dudit second signal de préchargement (OIOP) après que ledit signal pour sélectionner la ligne de colonne soit désactivé; et (e) achèvement de la délivrance dudit second signal de préchargement (OIOP) lorsque ledit signal d'adresse (R Ai) est terminé, et délivrance audit premier circuit de préchargement ( 18) dudit premier signal de préchargement (OIOPR). 2 Procédé tel que revendiqué dans la revendication 1, caractérisé en ce que lesdites lignes d'entrée/sortie (IO, IO) sont préchargées et égalisées à un premier niveau de tension, pendant lesdites étapes (a) et (e). 3 Procédé tel que revendiqué dans la revendication 2, caractérisé en ce que lesdites lignes d'entrée/sortie (IO, IO) sont préchargées et égalisées à un second niveau de tension pendant lesdites étapes (b) et (d). 4 Procédé tel que revendiqué dans la revendication 3, caractérisé en ce que ledit premier niveau de tension est plus bas que ledit second niveau de tension. Procédé tel que revendiqué dans la revendication 1, caractérisé en ce que la différence de potentiel entre lesdites lignes d'entrée/sortie (IO, -IO) est amplifiée au cours desdites étapes (c) et (d).