Brevet FR2675311A1 — publié le 19921016

La présente invention concerne un dispositif semi-conducteur et un procédé destiné à sa fabrication et, de façon plus particulière, l'incorporation d'éléments BiCMOS, définis ci-après, tant de basse que de haute tensions, dans une microplaquette. Depuis peu, conformément à la tendance vers la vitesse élevée et la miniaturisation des produits électroniques, on a accéléré les développements des dispositifs semi-conducteurs à fonctions multiples qui se composent d'éléments semi-conducteurs à fonctions différentes et à tensions d'excitation différentes dans une microplaquette. De façon générale, un dispositif semi-conducteur qui comporte un transistor bipolaire et un transistor compatible, à grille isolée par oxyde métallique (ou CMOS) dans une seule microplaquette est appelé BiCMOS. Le BiCMOS classique d'un niveau de circuit intégré à très grande échelle (ou VLSI) a été approprié pour une intégration élevée et une vitesse de logique élevée puisqu'ils ont été prévus pour des mémoires et des logiques de haute performance excitée par une basse tension comme indiqué dans le ISSCC Digest of Technical Papers, Février 1986, p. 212 et CICC Tech. Dig., Mai 1986, p. 68. On a également développé des BiCMOS excités par une haute tension pour augmenter la puissance de sortie et améliorer la marge de bruit. Cependant, il existe un problème dans la réalisation du fonctionnement à haute vitesse et de la miniaturisation de produits électroniques puisque de tels produits électroniques qui utilisent à la fois des BiCMOS de haute et de basse tensions doivent être chargés de nombreux dispositifs semi-conducteurs et qu'il en résulte des difficultés pour parvenir au fonctionnement à haute vitesse et à la miniaturisation de ces produits électroniques. La présente invention a pour but de réaliser un dispositif semi-conducteur qui incorpore les dispositifs BiCMOS de basse et de haute tensions dans une microplaquette pour parvenir au fonctionnement à haute vitesse et à la miniaturisation. Un autre but de la présente invention est de fournir un procédé de fabrication d'un dispositif semiconducteur qui incorpore les dispositifs BiCMOS de basse et de haute tensions sur une microplaquette pour parvenir au fonctionnement à haute vitesse et à la miniaturisation. Selon le premier aspect de l'invention, il est réalisé un dispositif semi-conducteur caractérisé en ce qu'il comprend: un élément BiCMOS de haute tension composé d'une septième et d'une neuvième régions d'un deuxième type conducteur légèrement dopé formées sur un c8té d'un substrat semi-conducteur, une huitième région d'un premier type conducteur légèrement dopé formée entre lesdites septième et neuvième régions, une première, une deuxième et une troisième régions du même type conducteur légèrement dopé, en contact avec les parties inférieures desdites septième, huitième et neuvième régions, une région source/drain comportant une région fortement dopée, une région légèrement dopée entourant ladite région fortement dopée, ladite région fortement dopée étant formée sur une partie prédéterminée desdites septième et huitième régions d'un type conducteur opposé à celui desdites septième et huitième régions, une première couche de silicium polycristallin formée sur la surface entre lesdites régions de source et de drain après insertion d'une première couche d'oxyde de grille, des électrodes de source/drain et une source de grille en contact électrique avec lesdites régions de source/drain et ladite première couche de silicium polycristallin, des électrodes de contact pour appliquer une polarisation de substrat auxdites septième et huitième régions, une région de base d'un premier type conducteur légèrement dopé formée sur une surface prédéterminée de ladite neuvième région, une région émettrice ou d'émetteur d'un deuxième type conducteur fortement dopé formée sur ladite région de base, une région collectrice ou de collecteur d'un deuxième type conducteur fortement dopé formée au-dessus de ladite troisième région, séparée de ladite région de base par un oxyde de champ, et une électrode émettrice, une électrode collectrice, et une électrode de base en contact électrique avec lesdites régions émettrice, collectrice, et de base: et un élément BiCMOS de basse tension composé d'une dixième et d'une douzième régions d'un deuxième type conducteur légèrement dopé formées sur un autre côté dudit substrat semi-conducteur de premier type conducteur, une onzième région d'un premier type conducteur légèrement dopé formée entre lesdites dixième et douzième régions, une quatrième, une cinquième et une sixième régions du même type conducteur fortement dopé en contact avec les parties inférieures desdites dixième, onzième et douzième régions, une deuxième couche de silicium polycristallin formée sur la surface entre lesdites régions de source et de drain après insertion d'une deuxième couche d'oxyde de grille, une électrode de source, une électrode de drain et une électrode de grille en contact électrique avec lesdites régions de source et de drain, et ladite deuxième couche de silicium polycristallin, des électrodes de contact pour appliquer une polarisation de substrat auxdites dixième et onzième régions, une région de base d'un premier type conducteur légèrement dopé formée sur une surface prédéterminée de ladite douzième région, une région émettrice d'un deuxième type conducteur légèrement dopé formée sur ladite région de base, une région collectrice d'un deuxième type conducteur fortement dopé formée en contact avec ladite sixième région, séparée de ladite région de base par l'oxyde de champ, et une électrode émettrice, une électrode collectrice et une électrode de base en contact électrique avec ledit émetteur, ledit collecteur et ladite base. De préférence, ledit premier oxyde de grille est d'une épaisseur de 500 à 1500A et, de façon avantageuse, lesdites première, deuxième et troisième régions sont plus épaisses que lesdites quatrième, cinquième et sixième régions. Selon un deuxième aspect de l'invention, il est fourni un procédé de fabrication d'un dispositif semiconducteur caractérisé en ce qu'il comprend les étapes consistant à: former des régions d'implantation ionique de façon à former une première et une troisième régions d'un deuxième type semi-conducteur légèrement dopé dans une partie prédéterminée d'un côté d'un premier type conducteur, former des régions d'implantation ionique de façon à réaliser une cinquième région d'un premier type conducteur fortement dopé entre la quatrième et la sixième régions d'un deuxième type semi-conducteur fortement dopé dans une partie prédéterminée dudit substrat semi-conducteur de premier type conducteur, former les six premières régions par activation d'impuretés dans lesdites régions d'implantation ionique, former une couche épitaxiale sur toute la surface de la structure, former des régions d'implantation ionique d'un deuxième type conducteur légèrement dopé dans la couche épitaxiale sur lesdites première et troisième régions, former des régions d'implantation ionique d'un deuxième type conducteur légèrement dopé à la couche épitaxiale sur lesdites quatrième et sixième régions, former des régions d'implantation ionique d'un premier type conducteur légèrement dopé dans la région épitaxiale desdites troisième et cinquième régions, former les six régions, de la septième à la douzième, sur lesdites six premières régions par activation d'impuretés dans lesdites régions d'implantation ionique, injecter les impuretés d'un deuxième type conducteur fortement dopé dans une partie prédéterminée desdites neuvième et douzième régions pour former une région collectrice d'un transistor bipolaire, injecter les impuretés d'un premier type conducteur légèrement dopé et d'un deuxième type conducteur légèrement dopé dans les parties prédéterminées desdites septième et huitième régions pour former des régions de source et de drain légèrement dopées d'un transistor MOS à haute tension, former une première couche épaisse d'oxyde sur lesdites septième et huitième régions, puis former une première couche de silicium polycristallin au-dessus de ladite première couche épaisse d'oxyde, former une deuxième couche d'oxyde sur lesdites dixième et onzième régions, puis former une deuxième couche de silicium polycristallin au-dessus de ladite deuxième couche d'oxyde, former des régions d'implantation ionique pour des régions de source et de drain des transistors MOS de haute et de basse tensions, du premier et du deuxième types conducteurs et pour les régions émettrice et de base des transistors bipolaires de haute et de basse tensions, activer les impuretés dans lesdites régions d'implantation ionique et former des électrodes. Ledit premier processus comprend de préférence les étapes consistant à: former une épaisse couche d'oxyde de tampon et une couche de résine photosensible sur ledit substrat semi-conducteur de premier type conducteur, exposer une partie prédéterminée dudit substrat semi-conducteur, effectuer une implantation ionique d'une impureté du deuxième type conducteur, et enlever ladite couche épaisse d'oxyde de tampon et ladite couche de résine photosensible. On va maintenant décrire la présente invention de façon plus détaillée à l'aide d'un mode de réalisation préféré et en se référant aux dessins annexés. La Fig. 1 est une vue en coupe transversale d'un dispositif semi-conducteur conforme à la présente invention. Les Fig. 2(A) à 2(I) sont des vues en coupe transversale schématique représentant les étapes de fabrication d'un dispositif semi-conducteur et destinées à expliquer le procédé conforme à la présente invention. La Fig. 1 représente une vue en coupe transversale d'un dispositif semi-conducteur où ont été formés, dans une microplaquette, tant des BiCMOS de basse tension que des BiCMOS de haute tension. En premier lieu, un substrat semi-conducteur 1 de type p est divisé en deux régions: une région de basse tension (LV) et une région de haute tension (HV). Dans la région LV est formé un BiCMOS de basse tension alors qu'un BiCMOS de haute tension est formé dans la région HV. La dixième, la onzième et la douzième régions 50, 51 et 52, d'une épaisseur de 1,5 à 2,5 um, légèrement dopées en impuretés sont formées dans la région LV. Les dixième et onzième régions 50 et 51 sont des puits de type N et de type P, respectivement, où sont formés des transistors LV PMOS et NMOS. En revanche, la douzième région 52 est un puits de type N où est formé un transistor bipolaire LV NPN. A la surface de la dixième région 50 sont formées des régions 86 de source et de drain d'un transistor PMOS et des électrodes de source 116 et de drain 117 sont ensuite formées sur la surface de ces régions de source et de drain. Une deuxième couche 65 de silicium polycristallin est formée sur la surface entre les régions de source et de drain après insertion d'une deuxième couche 63 d'oxyde de grille et une électrode de grille 115 est formée sur cette deuxième couche 65 de silicium polycristallin. De plus, une électrode de contact 118 destinée à appliquer une tension de substrat appropriée à la dixième région 50 est séparée du transistor PMOS mentionné plus haut par une couche 54 d'oxyde de champ. Un transistor NMOS est formé sur la onzième région 51 et une électrode de contact 14 est formée, séparée de ce transistor NMOS par l'oxyde de champ 54. Le transistor PMOS est aussi séparé du transistor NMOS par l'oxyde de champ 54. Une région de base 90 d'un transistor bipolaire NPN est formée sur une partie de la surface de la douzième région 52 et une région émettrice 88 est formée dans cette région de base. De plus, une région collectrice 88 est formée sur l'autre partie de la surface de la douzième région 52, séparée de la région de base 90 par l'oxyde de champ 54. Au-dessous des dixième, onzième et douzième régions 50, 51 et 52 sont formées, respectivement, les quatrième, cinquième et sixième régions 24, 25 et 26 fortement dopées du même type conducteur. La quatrième et la cinquième régions 24 et 25 sont utilisées pour empêcher le verrouillage des transistors PMOS et NMOS, respectivement, alors que la sixième région 52 est utilisée comme couche enterrée pour le transistor bipolaire NPN. La cinquième région 25 améliore en outre la densité d'intégration en séparant électriquement la quatrième région 24 et la sixième région 26. Dans la région HV sont d'autre part formées les septième, huitième et neuvième régions 47, 48 et 49 d'une épaisseur de 1,5 à 2,5 pm. Au-dessous de ces régions sont formées la première, la deuxième et la troisième régions 8, 9 et 10 légèrement dopées du même type conducteur, d'une épaisseur de 3,5 à 5 um. La première et la septième régions 8 et 47, dans lesquelles est formé le transistor PMOS, sont des puits de type N et présentent une tension de rupture élevée en raison du faible dopage. Des régions de source et de drain du transistor PMOS 95 sont formées à la surface de la septième région 47. Ces régions de source et de drain 95 sont formées d'une première région 85 de type P fortement dopée entourée par une première région 73 de type P légèrement dopée pour empêcher la destruction lorsqu'est appliquée une tension élevée. Au-dessus de la surface entre les régions de source et de drain 95, une première couche 61 de silicium polycristallin est formée après insertion d'une première couche 59 d'oxyde de grille. Le premier oxyde de grille 59 est formé d'une épaisseur de 500 à 1500A. Sur la surface de la région 85 fortement dopée sont formées des électrodes de source et de drain 105 et 106. De plus, une électrode de grille 104 est formée sur la première couche 61 de silicium polycristallin. Une électrode de contact 107 destinée à appliquer la tension de substrat à la dixième région 47 est séparée du transistor PMOS par l'oxyde de champ 54. La destruction du transistor PMOS mentionné plus haut par une tension élevée appliquée à la première électrode de grille est impossible puisqu'il est épuisé à la première région 8. De plus, la deuxième et la huitième régions 9 et 48 doivent être les régions où est formé le transistor NMOS, et ce transistor NMOS est séparé des transistors PMOS par la couche 54 d'oxyde de champ. La troisième et la neuvième régions 10 et 49 sont les régions ou est formé un transistor bipolaire NPN à haute tension, et ce transistor NPN à haute tension est de la même structure que celle du transistor bipolaire NPN à basse tension sauf que le transistor bipolaire NPN à haute tension comporte la troisième région 10 au lieu de la couche enterrée. En outre, la région collectrice 67 est formée au-dessus de la troisième région 10. Le NPN de haute tension est épuisé à la troisième région 10 lorsque la haute tension est appliquée. Les Fig 2(A) à 2(I) représentent les étapes de fabrication du dispositif représenté à la Fig. 1. En se référant à la Fig. 2(A), une première couche 3 d'oxyde de tampon de 4000A d'épaisseur et une première couche 5 de résine photosensible sont formées sur un substrat semi-conducteur 1 de type P d'orientation et d'une résistivité de 2 à 20Q.cm. Puis, la région HV du substrat semi-conducteur 1 est exposée par le processus classique de photolithographie et les premières régions 6 et 7 d'implantation ionique sont formées par implantation ionique des impuretés de type N selon une dose de 1 X 1013 à 1 X 10'4/cm2 à environ 180rez. En se référant à la Fig. 2(B), après enlèvement de la première couche d'oxyde de tampon et de la première couche 5 de résine photosensible, une première et une troisième régions 8 et 10 de type N de 3,5 à 5 pm d'épaisseur, où doivent être formés des transistors PMOS et bipolaire NPN, sont formées par activation des impuretés dans les régions 6 et 7 d'implantation ionique. Le substrat entre la première et la troisième régions 8 et 10 devient une neuvième région 9 où doit être formé un transistor NMOS. A l'étape suivante, après une deuxième couche d'oxyde de tampon 11 épaisse de 200 à 500A, une première couche de nitrure 13 de 1000 à 1500A et une deuxième couche 15 de résine photosensible sont formées en séquence sur toute la surface du substrat semiconducteur 1, une partie prédéterminée de la deuxième couche d'oxyde de tampon 11 de la région LV est exposée par le processus classique de photolithographie. Subséquemment, l'impureté de type N, par exemple de l'arsenic, est implantée selon une dose de 1 X 10tus à 1 X 10'6/cm2 à environ 100Kev pour former des deuxièmes régions 16 et 17 d'implantation ionique. En se référant à la Fig. 2(C), après enlèvement de la deuxième couche 15 de résine photosensible, une troisième couche 19 d'oxyde de tampon épaisse est formée par oxydation thermique de la partie exposée de la deuxième couche 11 d'oxyde de tampon en utilisant comme masque la première couche 13 de nitrure. Subséquemment, une troisième couche 21 de résine photosensible est formée sur la région HV après enlèvement de la première couche 13 de nitrure et une troisième région 23 d'implantation ionique est formée en implantant l'impureté de type P, comme du bore sur toute la surface de la structure, selon une dose de 1 X 1012 à 1 X 1014/cm2 à environ 80Kev. En se référant à la Fig. 2(D), après enlèvement de la troisième couche 21 de résine photosensible, une quatrième et une sixième régions 24 et 26 fortement dopées de type N et une cinquième région 25 fortement dopée de type P sont formées par activation sur les impuretés des régions d'implantation ionique 16, 17 et 23. Puis, une couche épitaxiale 27 d'une épaisseur de 1,5 à 2,5 um est formée sur toute la surface après enlèvement de la deuxième et de la troisième couches d'oxyde de tampon 11 et 19. Après formation d'une quatrième couche 29 d'oxyde de tampon, une deuxième couche de nitrure 31 et une quatrième couche 33 de résine photosensible sont formées sur la couche épitaxiale 27, la quatrième couche 29 d'oxyde de tampon sur la première et la troisième régions 8 et 10 sont exposées par le processus classique de photolithographie. Puis, des quatrième régions 35 et 36 d'implantation ionique sont formées par implantation de phosphore sur toute la surface de la structure selon une dose de 5 X 1011 à 5 X 1012/cl2 à 180heu. En se référant à la Fig. 2(E), une cinquième couche 37 de résine photosensible est à nouveau formée après enlèvement de la quatrième couche 33 de résine photosensible. A l'étape suivante, après que la quatrième couche 29 d'oxyde de tampon sur la quatrième et la sixième régions 24 et 26 est exposée par le processus classique de photolithographie, des cinquièmes régions 39 et 40 d'implantation ionique sont formées par implantation de phosphore selon une dose de 1 X 1012 à 1 X 1013/cm2 à î80Kev. En se référant à la Fig. 2(F), après enlèvement de la cinquième couche 37 de résine photosensible, une cinquième couche épaisse 41 d'oxyde de tampon est formée par oxydation thermique de la partie exposée de la quatrième couche 29 d'oxyde de tampon. Après enlèvement de la deuxième couche 31 de nitrure, une sixième et une septième régions 43 et 44 sont formées sur la deuxième et la cinquième régions 9 et 25 par implantation de bore selon une dqse de 5 X 101l à 5 X 1012/cm2 à 60Kev. Ultérieurement, après formation d'une sixième couche 45 de résine photosensible sur la sixième région 43 d'implantation ionique par le procédé classique, la concentration en impuretés de la septième région 44 d'implantation ionique est augmentée par une implantation additionnelle de l'impureté comme du bore selon une dose de 5 X 1011 à 5 X 1012/cm2 à 60Kev. En se référant à la Fig. 2(G), après enlèvement de la sixième couche 45 de résine photosensible, les six régions, de la septième à la douzième 47, 48, 49, 50, 51 et 52, sont formées par activation des impuretés des quatre régions, de la quatrième à la septième, d'implantation ionique 35, 36, 39, 40, 43 et 44. Puis, après formation de la couche 54 d'oxyde de champ par le procédé classique d'oxydation locale de silicium (LOCLD), une huitième et une neuvième régions 55 et 56 d'implantation ionique destinées à former les régions collectrices des transistors bipolaires NPN de basse tension et de haute tension sont formées par l'implantation classique de phosphore selon une dose de 1 X 1015 à 1 X 1016/cm2 à î40Kev. A l'étape suivante, une dixième et une onzième régions 57 et 58 d'implantation ionique sont formées sur les parties prédéterminées de la dixième et de la onzième régions 47 et 48 par le même procédé que décrit plus haut. La dixième et la onzième régions 57 et 58 sont respectivement formées par implantation ionique en deux étapes de bore et de phosphore selon une dose de 1 X 1012 à 1 X 101'/cm2 à 60Kev. En se référant à la Fig. 2(H), une première couche 59 d'oxyde de grille et une première couche 61 de silicium polycristallin de 500 à 1500A sont formées par le procédé classique sur la surface entre la dixième et la onzième régions d'implantation ionique 57 et 58. Ultérieurement, la deuxième couche 63 d'oxyde de grille et la deuxième couche 65 de silicium polycristallin de 200 à 500A sont formées sur les parties prédéterminées de la dixième et de la onzième régions 50 et 51. A l'étape suivante, la douzième et la treizième régions 75 et 76 d'implantation ionique sont formées sur les parties prédéterminées de la huitième et de la onzième régions 48 et 51 par implantation de phosphore selon une dose de 1 X 1015 à 5 X 1015/cl2 à 60Kev. Ultérieurement, une quatorzième et une quinzième régions 77 et 78 d'implantation ionique sont formées sur les parties prédéterminées de la septième et de la dixième régions 47 et 50 par implantation de bore selon une dose de 1 X 1015 à 5 X 1015/cl2 à 60Kev. A cet instant, une seizième et une dix-septième régions 79 et 80 d'implantation ionique destinées à former les régions émettrices des transistors bipolaires NPN de basse et de haute tensions sont formées sur la neuvième et la douzième régions 49 et 52. A l'étape suivante, une dix-huitième et une dixneuvième régions 81 et 82 d'implantation ionique destinées à former les régions de base des transistors bipolaires NPN de basse et de haute tension sur les parties prédéterminées de la neuvième et de la douzième régions 49 et 52 sont formées, en recouvrement avec la seizième et la dix-septième régions 79 et 80 d'implantation ionique sur les parties prédéterminées. En se référant à la Fig. 2tu), les impuretés des douze régions d'implantation ionique, de la huitième à la dix-neuvième, 56, 57, 58, 59, 75, 76, 77, 78, 79, 80, 81 et 82 sont activées. Ainsi, la huitième et la neuvième régions 56 et 57 deviennent les régions collectrices 67 et 69 des transistors bipolaires NPN de basse et de haute tensions, alors que la dixième et la onzième régions 58 et 59 deviennent la première et la deuxième régions légèrement dopées 71 et 73 destinées à former les régions de source et de drain des transistors PMOS et NMOS de haute tension. De plus, la douzième et la quatorzième régions 75 et 77 d'implantation ionique deviennent la première et la deuxième régions 83 et 85 fortement dopées destinées à former les régions de source et de drain des transistors PMOS et NMOS de haute tension, en même temps que les régions 71 et 73 légèrement dopées. De plus, la treizième et la quinzième régions 76 et 78 d'implantation ionique deviennent les régions de source et de drain des transistors PMOS et NMOS de basse tension, alors que quatre régions d'implantation ionique, de la seizième à la dix-neuvième 79, 80, 81 et 82 deviennent les régions émettrice et de base des transistors bipolaires NPN de basse et de haute tensions. Après formation d'une couche d'oxyde 91 sur toute la surface par le procédé classique de dépôt chimique en phase vapeur (ou CVD), des fenêtres sont formées afin de former les électrodes. Finalement, après formation d'une couche métallique sur toute la surface de la structure, des électrodes 100 à 21 sont formées par le processus classique de photolithographie Comme mentionné jusqu'ici, puisque les transistors BiCMOS de haute tension et de basse tension sont formés dans le même substrat semi-conducteur, la présente invention permet d'effectuer non seulement les fonctions de mémoire et de logique de haute performance mais aussi les diverses fonctions, à des tensions d'excitation diverses, en raison de l'augmentation de la puissance de sortie et de l'amélioration de la marge de bruit. Ainsi, la présente invention permet de parvenir à la miniaturisation des produits électroniques afin de former les transistors BiCMOS de haute tension et de basse tension sur une seule microplaquette et permet de parvenir au fonctionnement à haute vitesse puisque le traitement de signaux est accéléré. REVENDICATIONS 1. Dispositif semi-conducteur caractérisé en ce qu'il comprend: un élément BiCMOS de haute tension composé d'une septième (47) et d'une neuvième (49) régions d'un deuxième type conducteur légèrement dopé formées sur un côté d'un substrat semi-conducteur (1), une huitième (48) région d'un premier type conducteur légèrement dopé formée entre lesdites septième (47) et neuvième (49) régions, une première (8), une deuxième (9) et une troisième (10) régions du même type conducteur légèrement dopé, en contact avec les parties inférieures desdites septième (47), huitième (48) et neuvième (49) régions, une région source/drain (95) comportant une région fortement dopée (85) , une région légèrement dopée (73) entourant ladite région fortement dopée, ladite région fortement dopée étant formée sur une partie prédéterminée desdites septième (47) et huitième (48) régions d'un type conducteur opposé à celui desdites septième (47) et huitième (48) régions, une première couche (61) de silicium polycristallin formée sur la surface entre lesdites régions de source et de drain après insertion d'une première couche (59) d'oxyde de grille, des électrodes de source/drain (105, 106) et une électrode de grille (104) en contact électrique avec lesdites régions de source/drain (95) et ladite première couche (61) de silicium polycristallin, des électrodes de contact (107) pour appliquer une polarisation de substrat auxdites septième (47) et huitième (48) régions, une région de base d'un premier type conducteur légèrement dopé formée sur une surface prédéterminée de ladite neuvième (49) région, une région d'émetteur d'un deuxième type conducteur fortement dopé formée sur ladite région de base, une région de collecteur d'un deuxième type conducteur fortement dopé formée au-dessus de ladite troisième (10) région, séparée de ladite région de base par un oxyde de champ, et une électrode d'émetteur, une électrode de collecteur, et une électrode de base en contact électrique avec lesdites régions d'émetteur, de collecteur et de base: et un élément BiCMOS de basse tension composé d'une dixième et d'une douzième régions (50, 52) d'un deuxième type conducteur légèrement dopé formées sur un autre côté dudit substrat semi-conducteur (1) de premier type conducteur, une onzième (51) région d'un premier type conducteur légèrement dopé formée entre lesdites dixième et douzième régions (50, 52), une quatrième, une cinquième et une sixième régions du même type conducteur fortement dopé en contact avec les parties inférieures desdites dixième, onzième et douzième régions (50, 51, 52), une deuxième couche (65) de silicium polycristallin formée sur la surface entre lesdites régions de source et de drain (86) après insertion d'une deuxième couche (63) d'oxyde de grille, une électrode de source (116), une électrode de drain (117) et une électrode de grille (115) en contact électrique avec lesdites régions de source et de drain (86) , et ladite deuxième couche (65) de silicium polycristallin, des électrodes de contact (118) pour appliquer une polarisation de substrat auxdites dixième et onzième régions (50, 51), une région de base (90) d'un premier type conducteur légèrement dopé formée sur une surface prédéterminée de ladite douzième région (52), une région d'émetteur (88) d'un deuxième type conducteur légèrement dopé formée sur ladite région de base, une région de collecteur (88) d'un deuxième type conducteur fortement dopé formée en contact avec ladite sixième région, séparée de ladite région de base par l'oxyde de champ (54), et une électrode d'émetteur, une électrode de collecteur et une électrode de base en contact électrique avec ledit émetteur, ledit collecteur et ladite base. 2. Dispositif selon la revendication 1, caractérisé en ce que ledit premier oxyde de grille (59) est d'une épaisseur de 500 à 1500A. 3. Dispositif selon la revendication 1, caractérisé en ce que lesdites première, deuxième et troisième régions (8 à 10)sont plus épaisses que lesdites quatrième, cinquième et sixième régions (24 à 26). 4. Procédé de fabrication d'un dispositif semiconducteur caractérisé en ce qu'il comprend les étapes consistant à: former des régions d'implantation ionique de façon à former une première et une troisième régions d'un deuxième type semi-conducteur légèrement dopé dans une partie prédéterminée d'un côté d'un premier type conducteur, former des régions d'implantation ionique de façon à réaliser une cinquième région d'un premier type conducteur fortement dopé entre la quatrième et la sixième régions d'un deuxième type semi-conducteur fortement dopé dans une partie prédéterminée dudit substrat semi-conducteur de premier type conducteur, former les six premières régions par activation d'impuretés dans lesdites régions d'implantation ionique, former une couche épitaxiale sur toute la surface de la structure, former des régions d'implantation ionique d'un deuxième type conducteur légèrement dopé dans la couche épitaxiale sur lesdites première et troisième régions, former des régions d'implantation ionique d'un deuxième type conducteur légèrement dopé à la couche épitaxiale sur lesdites quatrième et sixième régions, former des régions d'implantation ionique d'un premier type conducteur légèrement dopé dans la région épitaxiale desdites troisième et cinquième régions, former les six régions, de la septième à la douzième, sur lesdites six premières régions par activation d'impuretés dans lesdites régions d'implantation ionique, injecter les impuretés d'un deuxième type conducteur fortement dopé dans une partie prédéterminée desdites neuvième et douzième régions pour former une région de collecteur d'un transistor bipolaires injecter les impuretés d'un premier type conducteur légèrement dopé et d'un deuxième type conducteur légèrement dopé dans les parties prédéterminées desdites septième et huitième régions pour former des régions de source et de drain légèrement dopées d'un transistor MOS à haute tension, former une première couche épaisse d'oxyde sur lesdites septième et huitième régions, puis former une première couche de silicium polycristallin au-dessus de ladite première couche épaisse d'oxyde, former une deuxième couche d'oxyde sur lesdites dixième et onzième régions, puis former une deuxième couche de silicium polycristallin au-dessus de ladite deuxième couche d'oxyde, former des régions d'implantation ionique pour des régions de source et de drain des transistors MOS de haute et de basse tensions, du premier et du deuxième types conducteurs et pour les régions d'émetteur et de base des transistors bipolaires de haute et de basse tensions, activer les impuretés dans lesdites régions d'implantation ionique et former des électrodes. 5. Procédé selon la revendication 4, caractérisé en ce que ledit premier processus comprend les étapes consistant à: former une épaisse couche d'oxyde de tampon et une couche de résine photosensible sur ledit substrat semi-conducteur de premier type conducteur, exposer une partie prédéterminée dudit substrat semi-conducteur, effectuer une implantation ionique d'une impureté du deuxième type conducteur, et enlever ladite couche épaisse d'oxyde de tampon et ladite couche de résine photosensible.