Brevet FR2681998A1 — publié le 19930402

PROCEDE ET DISPOSITIF POUR L'ELABORATION DES SIGNAUX SYNCHRONISES NECESSAIRES AU TRAITEMENT DE LA JUSTIFICATION ET/OU DE LA DEJUSTIFICATION DANS UNE TRANSMISSION NUMERIQUE D'AFFLUENT SECONDAIRE La présente invention se rapporte à un procedé et à un dispositif pour 1 ' élaboration des signaux synchronisés nécessaires au traitement de la justification et/ou de la déjustification dans une transmission numérique d ' affluent secondaire de débit auxiliaire, en particulier une transmission d ' affluent secondaire de débit auxiliaire par une trame hertzienne de niveau hiérarchique supérieur. Dans le cas de systèmes de transmission par faisceau hertzien et plus particulièrement pour les affluents secondaires de débit auxiliaire normalisé (généralement 2, 048 Mbits/s ou 704 Kbits/s), les extra-bits alloués en conséquence par les trames hertziennes de niveau hiérarchique supérieur, dont le débit normalisé est par exemple de 34 ou de 140 Mbits/s, varient en nombre et en position relative dans la trame selon le matériel d'émission et/ou de réception utilisé. Ces extra-bits à relativement faible débit peuvent être soit des bits d'information (voies téléphoniques secondaires par exemple), soit des bits utilisés pour la surveillance et la qualité de la liaison. Par ailleurs, chaque matériel d'émission/réception fonctionne avec une structure de trame différente d'un matériel à l'autre : les signaux nécessaires au traitement de ces extrabits, tels que le signal de synchronisation et le signal d 'horloge, sont par suite spécifiques à chacun d' entre eux. Pour la réalisation de la justification (et multiplexage) de la trame à l'émission, et de la "dejustification" (et démultiplexage) de la trame à la réception, l'élaboration des signaux synchronisés, spécifiques à chaque matériel, nécessaires au traitement de la justification et/ou de la déjustification impose donc actuellement 1 étude, pour chacun de ces matériels d'émission et/ou de réception, d'un sous-ensemble approprié. Ce sous-ensemble est naturellement figé au niveau de sa conception et de sa réalisation, et en consequence les couts d'étude, d'industrialisation, et de gestion de chaque sous-ensemble sont multipliés par le nombre de matériels concernés, ce qui est très pénalisant. L'invention vise à remédier à cet inconvénient. Elle se rapporte à cet effet à un procédé et à un dispositif pour l ' élaboration des signaux synchronisés nécessaires au traitement de la justification et/ou de la déjustification du train binaire émis et/ou reçu dans une transmission numérique d'affluent secondaire de débit auxiliaire par trame de niveau hiérarchique supérieur, ce procédé consistant à extraire ces signaux synchronisés d'une mémoire programmable dont les adresses, spécifiques en particulier au matériel utilisé pour la transmiSsion et/ou spécifiques au débit à traiter1 sont fournies en partie par un adressage manuel et en partie par un adressage automatique qui est commandé par le signal d'horloge et par le signal de synchronisation nécessaires au traitement des extrabits qui forment cet affluent secondaire et qui sont tous deux délivrés pour ladite trame de niveau hiérarchique supérieur. De toute façon, l'invention sera bien comprise, et ses avantages et autres caractéristiques ressortiront, lors de la description suivante d'un exemple non-limitatif de realisation, en référence au dessin schematique annexé dans lequel Figure 1 est un schéma synoptique du dispositif d'élaboration des signaux synchronisés nécessaires au traitement de la justification à 1 'émission ; et Figure 2 est un schéma synoptique du dispositif d'élaboration des signaux synchronisés nécessaires au traitement de la dêjustification à la réception. En se référant à la figure 1, le bloc Cl est un séquenceur constitué par un compteur binaire synchrone qui reçoit sur son entrée de comptage 1 le signal d' horloge qui est celui du signal binaire justifié de l'affluent secondaire. Par exemple, cette horloge à une fréquence comprise entre 2 MHz et 2,5 MHz, selon le type de materiel utilisé. Elle provient soit directement de la carte de trame émission lorsque le train binaire justifié émis est unique soit d'un circuit d ' asservissement de phase lorsque le train binaire justifié est émis sur N fils. Dans ce dernier cas, l'horloge appliquée au compteur binaire C1 est alors multipliée par N, et un demultiplexage de 1 vers N est ensuite effectué sur le train binaire justifie afin de répartir les bits sur N fils. Ce compteur Cl est périodiquement remis à zéro sur son entrée de "RAZ" 2 par le signal de synchronisation de trame issu de la carte de trame émission (non représentée). Le compteur Cl délivre en conséquence, sur ses sorties binaires respectives S1,S2,. ..,Sn, les rangs de division successifs de l'horloge d'entrée, et ceci jusqu'à l'émission du top de synchronisation suivant. Les rangs binaires 2 ,2, ..., 2n sur ces sorties S1, S2, . . ., Sn, sont appliqués aux n adresses basses Al,A2,...,Ax-4, d'une mémoire programmable M1. Ces adresses basses sont celles des données, contenues dans la mémoire, nécessaires à l'élaboration des différents signaux (cadencement pour créer la trame, etc...) nécessaires à la justification du train binaire à émettre. Par ailleurs, un bloc R1, constitué par exemple par une roue codeuse ou analogue, permet de régler manuellement, en fonction du matériel utilisé et prealablement affecte d ' un chiffre binaire dans cette roue, ses quatre sorties binaires Sx-3 à Sx, qui sont appliquées aux quatre entrées respectives d 'adresses hautes Ax-3 à Ax de la mémoire M1 pour sélectionner dans cette mémoire le programme de justification particulier relatif au matériel considéré et/ou au débit numérique à traiter. Finalement, suite à ce double adressage, tournant Al à Ax-4, et fixe Ax-3 à Ax, la mémoire Ml émet, sur ses sorties respectives SS1, SS2, . . ., SSp, les signaux, synchronisés au rythme du débit numérique à traiter, qui sont nécessaires au traitement de la justification. En se reportant maintenant à la figure 2, l'élaboration des signaux SS'l i,..., SS'p nécessaires au traitement de la déjustification s effectue sur le meme principe que pour la justification dans la partie émission. Le dispositif utilise donc un compteur C2, identique au compteur C1, qui reçoit sur son entrée de comptage 1' le signal d' horloge associé au train binaire reçu à déjustifier et sur son entrée de remise à zéro 2' le signal de synchronisation de trame. Ce signal d'horloge et ce signal de synchronisation sont délivrés par la carte de trame réception. Ce compteur 2 délivre comme précédemment les mêmes adresses basses Al,A2,...,Ax-4 d'une mémoire programmable M2, semblable à la mémoire M1 mais contenant des données relatives à l'élaboration des signaux SS'l P,..., SS'n relatifs à la déjustification pour chaque matériel utilisé. L ' identification en soi de ce matériel et/ou le débit numérique normalise à traiter est fourni comme précédemment par une roue codeuse R'1, à réglage manuel et identique à la roue codeuse Rl, qui fournit les adresses hautes correspondantes Ax3 à Ax de la mémoire M2. En fait, ces deux roues codeuses peuvent être une seule et même roue codeuse Rl. Comme il va de soi, l'invention n' est pas limitée à 1' exemple de réalisation qui vient d' être décrit. L'utilisation, pour l'adressage "bas" automatique de la mémoire Ml ou M2 par les signaux d ' horloge et de synchronisation, aussi bien à l'émission qu'à la réception, d'un compteur binaire n'est qu'optionnelle, et peut être remplacée par un autre moyen équivalent, c'est à dire un séquenceur de même fonction, et il en est bien entendu de même pour les roues codeuses à réglage manuel R1 et R'1. REVENDICATIONS 1 - Procédé pour l ' élaboration des signaux synchronisés (SSl,...,SSp,SS'l,...,SS'p) nécessaires au traitement de la justification et/ou de la déjustification du train binaire émis et/ou reçu dans une transmission numérique d' affluent secondaire de débit auxiliaire (2,048 Mbits/s; 704 Kbits/s;...) par trame de niveau hiérarchique supérieur (34 Mbits/s;140 Mbits/s;...), caractérisé en ce qu'il consiste à extraire ces signaux synchronisés (SS1,.... ,SSp; SS'1),......SSp) d' une mémoire programmable (Mi; M2) dont les adresses, spécifiques en particulier au matériel utilisé et/ou au débit à traiter, sont fournies en partie (Ax-3,...,Ax) . .Ax) par un adressage manuel (R1,R'1) et en partie (A1,....(A1,...,Ax-4) par un adressage automatique (Cl,C2) qui est commandé d'une part par le signal d'horloge (1,1') et d'autre part par le signal de synchronisation (2,2') tous deux nécessaires au traitement des extra-bits qui forment cet affluent secondaire et tous deux délivrés par ladite trame de niveau hiérarchique supérieur. 2 - Dispositif pour la mise en oeuvre du procédé selon la revendication 1, caractérisé en ce qu'il comporte pour la justification du côté émission: une mémoire programmable (Ml) qui fournit sur ses sorties (SS1,. ..,SSp) les signaux synchronises nécessaires au traitement de la justification suite à un adressage dont les adresses basses (Al,..,Ax-4) lui sont fournies par un séquenceur (C1,C2) sont le signal d'avancee (1) est le signal d'horloge fourni par la carte de trame émission, et dont le signal de synchronisation qui est son signal fin de cycle (2) lui est fourni par cette même carte, et dont les adresses hautes (Ax-3, . .. ,Ax) lui sont fournies par un dispositif d1 adressage manuel (R1) réglé en fonction du matériel et/ou du débit numérique utilisés et/ou pour la déjustification du côté réception: des éléments (mémoire M2, séquenceur C2, adressage manuel R'1) analogues à ceux (Ml,Cl,R1) précités et relatifs au côté émission, les signaux d'horloge (1') et de synchronisation (2) étant fournis par la carte de trame réception. 3 - Dispositif selon la revendication 2, caractérisé en ce que le séquenceur (C1,C2) est un compteur binaire synchrone dont le signal d'avancée (1,1') est ledit signal d'horloge et dont le signal de remise à zéro (2,2') est ledit signal de synchronisation. 4 - Dispositif selon la revendication 2 ou la revendication 3, caractérisé en ce que le dispositif d' adressage manuel (Rl,R'l) est une roue codeuse. 5- Dispositif selon la revendication 4, caractérisé en ce qu'il est utilisé une seule et même roue codeuse (Rl) pour l'émission et pour la réception.