Brevet FR2680428A1 — publié le 19930219

DISPOSITIF DE MENOIRE A SEMI-CONDUCTEURS AYANT UNE FONCTION DE SELECTION DE BLOC AVEC DE FAIBLES CONSOMMATIONS DE COURANT La présente invention se rapporte à un dispositif de mémoire à semiconducteurs ayant une fonction de sélection de bloc de réseau de cellules de mémoire et plus particulièrement à un dispositif pour sélectionner des blocs de réseaux de cellules de mémoire avec de faibles consommations de courant. Les RAM (mémoires vives) dynamiques (DRAM) peuvent être largement divisées en une partie réseau de cellules de mémoire et une partie circuits périphériques Dans une telle DRAM, le rapport de la consommation de courant de la partie réseau de cellules de mémoire à la partie circuits périphériques est normalement de 100 à 30 Le courant consommé dans le réseau de cellules de mémoire est globalement utilisé par une opération d'écriture de données à écrire dans une cellule de mémoire, qui a été lue à partir d'une cellule de mémoire différente et elle est déterminée par les cycles de régénération et le nombre de blocs de réseau de cellules de mémoire distincts Lorsque le courant est consommé de façon brusque, des bruits dus au courant peuvent être produits. Par conséquent, il est très important de réduire la consommation de courant dans un dispositif de mémoire à semi-conducteurs ayant une vitesse élevée et une densité élevée. La figure l A montre la structure d'une puce de mémoire à semi-conducteurs connue, avec une fonction de sélection de bloc, dans laquelle quatre blocs principaux ULA, URA, LLA, LRA sont divisés, respectivement, en 32 sous-blocs Comme le montre la figure l A, le dispositif de mémoire à semi-conducteurs classique commande seulement un nombre spécifique de sous-blocs dans chaque bloc principal pour répartir la consommation de courant totale Par exemple, les sous-blocs SB 1 et SB 17 sont sélectionnés dans le bloc supérieur gauche ULA; les sous-blocs SB 33 et SB 49 dans le bloc supérieur droit URA les sous-blocs SB 65 et SB 77 dans le bloc inférieur gauche LLA; et les sous-blocs SB 96 et SB 112 dans le bloc inférieur droit LRA. Des dispositifs de mémoire à semi-conducteurs classiques utilisant la technique d'activation partielle telle qu'elle est montrée à la figure 1 A sont décrits dans les brevets US N 04 528 646 et 4 569 036 La figure 1 B montre un autre dispositif de mémoire à semi- conducteurs classique décrit dans le brevet US N 04 528 646 Il est clairement montré sur le dessin que le dispositif est activé partiellement par des premier à quatrième circuits de sélection qui sont commandés par un signal de commande de sélection Le premier circuit de sélection commande sélectivement le circuit gauche ou droit de précharge de ligne de bit pour activer une paire de lignes de bit correspondant à un sous-bloc sélectionné du réseau de cellules de mémoire gauche ou droit Le deuxième circuit de sélection active un amplificateur de détection correspondant à une cellule de mémoire du sous- bloc sélectionné Le troisième circuit de sélection active une ligne de bus de donnée correspondant au sous- bloc sélectionné, et le quatrième circuit de sélection active un circuit de précharge d'entrée/sortie correspondant au sous-bloc sélectionné A savoir, en commandant le circuit de précharge de ligne de bit, l'amplificateur de détection, la ligne de bus de donnée et le circuit de précharge d'entrée/sortie qui correspondent aux sous- blocs SB 1, SB 17, SB 33, SB 49, SB 65, SB 77, SB 96 et SB 112, le réseau de cellules de mémoire (qui correspond aux sous-blocs des blocs principaux respectifs de la figure 1) est activé partiellement. La figure 1 C montre un dispositif de mémoire à semi- conducteurs classique décrit dans le brevet US N 04 569 036 Le dispositif est légèrement différent du dispositif montré à la figure l B, mais un signal RSBS (signal de bit sélectionné de façon aléatoire), produit à partir d'un tampon d'adresse de rangée, est délivré à un circuit de commande, et les amplificateurs de détection correspondant au réseau de cellules de mémoire respectif sont commandés par le circuit de commande Il est à noter que le dispositif de la figure 1 C possède également une fonction d'activation partielle similaire à celle du dispositif de la figure l A. Le dispositif de mémoire ayant une fonction d'activation partielle présente l'avantage de réduire les bruits en répartissant la consommation de courant totale du réseau de cellules de mémoire Cependant, depuis peu on utilise, un plot double et une ligne métallique double, comme borne de tension d'alimentation en courant Vcc et/ou comme borne de tension de la masse Vss, en raison de la densité élevée du dispositif de mémoire De sorte que les bruits ne sont pas réduits de façon considérable par comparaison avec le dispositif dans lequel les consommations de courant des sous-blocs ne sont pas réparties Au contraire, puisque dans le cas o les sous-blocs sont répartis régulièrement des circuits périphériques supplémentaires sont nécessaires pour commander les sous blocs, les circuits périphériques entiers doivent être validés même si seulement quelques uns des sous- blocs dans chaque bloc principal sont activés, comme le montre la figure 1 Ceci augmentera non seulement la consommation de courant mais également le courant de pic des circuits périphériques De tels effets indésirables deviennent pire que l'augmentation de taille de la puce, puisque la charge des conducteurs d'un circuit de commande pour commander les sous-blocs est habituellement influencée par la capacité créée entre le métal et le substrat A savoir, à mesure que la taille de puce du dispositif de mémoire augmente, la longueur de transmission des signaux du circuit de commande devient plus grande et les superficies de métal et de substrat augmentent également La relation précédente peut être comprise à partir de l'équation C = A/d, dans laquelle A est la superficie de métal et de substrat, et d est la distance entre les conducteurs En outre, il peut être apprécié à partir des équations liées i = C(dv/dt), et p = iv que la consommation de courant augmente. C'est par conséquent un objectif de la présente invention que de proposer un dispositif de mémoire à semi-conducteurs ayant une pluralité de sous-blocs capables de réduire les consommations de courant des circuits périphériques lorsque les sous-blocs sont sélectionnés. La présente invention propose à cet effet un dispositif de mémoire à semi-conducteurs, divisé en un certain nombre de blocs principaux, chaque bloc principal comportant un certain nombre de sous- blocs, qui sélectionne un bloc principal unique et qui valide les sous- blocs du bloc principal sélectionné, de manière à réduire les consommations de courant Le dispositif de mémoire à semi-conducteurs, divisé en des premier à quatrième blocs principaux, chaque bloc principal comportant une pluralité de sous-blocs, comprend: un moyen de sélection de bloc pour sélectionner l'un desdits premier à quatrième blocs principaux à la réception de premier et second signaux d'adresse de rangée; un premier moyen de circuit amplificateur pour sélectionner les sous-blocs dudit premier bloc principal, à la réception des signaux d'adresse complémentaires, respectifs, desdits premier et second signaux d'adresse de rangée; un deuxième moyen de circuit amplificateur pour sélectionner les sous-blocs dudit second bloc principal, à la réception du signal d'adresse complémentaire dudit premier signal d'adresse de rangée et dudit second signal d'adresse de rangée; un troisième moyen de circuit amplificateur pour sélectionner les sous-blocs dudit troisième bloc principal, à la réception dudit premier signal d'adresse de rangée et du signal d'adresse complémentaire dudit second signal d'adresse de rangée; un quatrième moyen de circuit amplificateur pour sélectionner les sous- blocs dudit quatrième bloc principal, à la réception desdits premier et second signaux d'adresse de rangée; un premier moyen prédécodeur d'adresse de rangée pour sélectionner des lignes de mot des sous-blocs desdits premier et troisième bloc principaux, à la réception du signal d'adresse complémentaire dudit second signal d'adresse de rangée; et un second moyen prédécodeur d'adresse de rangée pour sélectionner des lignes de mot des sous-blocs desdits deuxième et quatrième blocs principaux, à la réception dudit second signal d'adresse de rangée. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels: la figure l A représente un schéma montrant la sélection de sous-bloc selon un dispositif de mémoire classique; la figure 1 B montre un mode de réalisation d'un dispositif de mémoire classique qui sélectionne les sous- blocs comme montré à la figure l A; la figure 1 C montre un autre mode de réalisation du dispositif de mémoire classique qui sélectionne les sous- blocs comme montré à la figure l A; la figure 2 représente un schéma montrant la sélection des sous-blocs selon la présente invention; la figure 3 A montre un mode de réalisation de sélection d'un bloc-principal selon la présente invention; les figures 3 B à 3 E montrent des vues détaillées des sélecteurs de bloc respectifs; les figures 4 A et 4 B montrent un mode de réalisation d'un décodeur d'adresse de rangée et d'un générateur d'horloge d'amplificateur selon la présente invention. La figure 2 montre un exemple dans lequel un bloc principal supérieur gauche ULA est sélectionné et des sous-blocs SB 1, SB 5, SB 9, SB 13, SB 17, SB 21, SB 25, SB 29 sont activés La figure 3 A montre un mode de réalisation de sélection d'un bloc principal individuel à partir de quatre blocs principaux ULA, URA, LLA, et LRA A savoir, les sélecteurs de bloc 31, 32, 33, 34 sélectionnent les blocs principaux correspondant en utilisant les signaux d'adresse de rangée et de colonne RA 8 à RA 12 et C A 11 à CA 12 Il doit être noté que les signaux d'adresse de rangée et de colonne RA 8 à RA 12 et CAII à CA 12 comprennent (bien que cela ne soit pas représenté dans les dessins), respectivement, leurs signaux d'adresse complémentaires Les combinaisons logiques des signaux d'adresse de rangée appliquées aux sélecteurs de bloc respectifs 31 à 34 sont décrits en détail aux figures 3 B à 3 E, à tire d'exemple Dans le mode de réalisation, les quatre combinaisons logiques différentes sont obtenues en utilisant les signaux d'adresse de rangée RA 10, RAIO, R A 11, RA Il. En se référant à la figure 3 B, il est à noter que lorsque les signaux d'adresse de rangée R Ai, RA Il sont au niveau logique haut, les portes ET 3 la à 3 le sont toutes validées et ainsi le bloc principal supérieur gauche ULA peut sélectionner les 32 sous-blocs (c'est-à- dire, 25) en fonction des signaux d'adresse de rangée et de colonne RA 8/RA 8, RA 9/RA 9, RA 12/RA 12, C A 11/CAII, CA 12/C A 12 A savoir, les signaux de sortie CA 12 UL, C All UL, RA 12 UL, RA 9 UL et RA 8 UL des portes ET 31 a à 31 e peuvent produire 32 signaux (c'est-à-dire, 25) de sélection de sous-bloc pour sélectionner les 32 sous- blocs De la même façon, à la figure 3 C le bloc principal supérieur droit URA est sélectionné par les signaux d'adresse de rangée RA 10, RA 11 il Lorsque les signaux d'adresse de rangée RA 10, R Ail sont validés, les 32 sous- blocs dans le bloc principal supérieur droit URA sont sélectionnés en fonction des signaux d'adresse CA 12/CA 12, C Al/CA-11, RA 12/RA 12, RA 9/RA 9, RA 8/RA 8 qui sont appliqués à l'entrée des portes ET 32 a à 32 e A la figure 3 D, le bloc inférieur gauche LLA est sélectionné par les signaux d'adresse de rangée RA 10, RAI 1 et le bloc inférieur droit LRA est sélectionné, à la figure 3 E, par les signaux d'adresse de rangée RA 10, RA 11 il Un tel traitement de décodage peut être compris à partir du tableau suivant. Tableau 1 SIGNAL D'ADRESSE DE RANGEE BLOC PRINCIPAL RA 10 RA 10 RA 1 ilR Ail ULA URA LLA LRA 0 1 O 1 SEL X X X 0 1 1 O X SEL X X 1 O O 1 X X SEL X 1 0 1 0 X X X SEL (dans lequel le terme "SEL" a été mis pour "sélectionné" et "X" pour "non sélectionné"). Bien entendu, il doit être noté que les signaux d'adresse de rangée ne sont pas limités aux signaux RA 10 et R Ail et d'autres signaux d'adresse peuvent être utilisés pour décoder les signaux de sélection de sous- bloc. A la figure 4 A sont décrits des modes de réalisation d'un décodeur de rangée et d'un circuit amplificateur qui sont conçus pour réaliser l'activation des sous-blocs et des blocs principaux selon la présente invention Les blocs principaux ULA, URA, LLA, LRA comprennent, respectivement, des circuits amplificateurs 41, 42, 43 et 44 Les lignes de mot des blocs principaux gauches ULA et LLA, et des blocs principaux droits URA et LRA partagent, respectivement, des décodeurs d'adresse de rangée communs 47 et 48 Les décodeurs d'adresse de rangée 47 et 48 reçoivent, respectivement, les signaux de sortie de prédécodeurs d'adresse de rangée 45 et 46 Il doit être noté que les signaux d'adresse RAO à R Ail ont des signaux complémentaires RAO à RAII Les circuits amplificateurs 41 et 43 comprennent des générateurs d'horloge d'amplificateur 50 et 51 et ils réalisent la fonction logique NON-OU des signaux d'adresse de rangée entrés, pour délivrer leurs signaux de sortie à un bloc principal correspondant Les portes NON-OU 41 a, 42 a, 43 a, 44 a incluses dans les circuits amplificateurs 41, 42, 43 et 44, et les portes ET 45 a, 45 b, 45 c 46 a, 46 b et 46 c incluses dans les prédécodeurs d'adresse de rangée 45 et 46, servent à décoder les signaux d'adresse de rangée entrés dans une combinaison logique prédéterminée. Cependant, en pratique, les portes NON-OU 41 a, 42 a, 43 a et 44 a sont chacune constituées, respectivement, de huit portes NON-OU, et donc huit signaux de sortie sont produits à partir des huit portes NON- OU comme signaux de commande de ligne de mot Puis, puisque 28 = 256, chaque circuit amplificateur peut commander ou sélectionner un sous-bloc ayant deux-cent-cinquante-six lignes de mot A savoir, les circuits amplificateurs respectifs commandent les sous-blocs correspondants A titre de référence, dans le cas des réseaux de cellules de mémoire des figures 1 et 2, un sous-bloc individuel possède 512 Kbits de capacité de mémoire ( 1 Kbit = 1 024 bits), puisque le sous-bloc comprend 512 lignes de mot (en incluant les lignes de mot fictives) et 1 096 lignes de bit (en incluant 72 lignes de bit redondantes) Par conséquent, un bloc principal individuel possède 512 K x 32 = 2 x 2 x 2 x 2 = 16 Mbits, et le dispositif de mémoire a un total de 16 Mbits x 4 = 64 Mbits de capacité de mémoire En outre puisque dix signaux d'adresse de rangée sont appliqués aux prédécodeurs d'adresse de rangée 45 et 46, chaque prédécodeur d'adresse de rangée réalise un nombre de combinaisons de: 210 = 1 024. Ce dont il résulte que le prédécodeur d'adresse de rangée gauche 45 sélectionne 1 024 lignes de mot à partir des sous-blocs respectifs dans les blocs principaux gauches ULA et LLA, et que le prédécodeur d'adresse de rangée droit 46 sélectionne également 1 024 lignes de mot à partir des sous-blocs respectifs dans les blocs principaux droits URA et LRA La figure 4 A montre des décodeurs d'adresse de rangée 47 et 48, seulement, respectivement, pour les blocs principaux gauche et droit Cependant, en pratique, 1 024 décodeurs d'adresse de rangée ayant la même structure que les décodeurs d'adresse de rangée 47 et 48 sont nécessaires En outre, les portes ET 45 a/46 a, 45 b/46 b et 45 c/46 c dans les prédécodeurs d'adresse de rangée 45 et 46 nécessitent en pratique, respectivement, huit, quatre et quatre portes ET Le générateur d'horloge d'amplificateur 51 reçoit les signaux d'adresse RA 10 relatifs en commun aux blocs principaux inférieurs gauche et droit LLA et LRA de manière à commander en commun les portes NON-OU 43 a et 44 a La porte NON-OU 43 a sert à sélectionner les sous- blocs dans le bloc principal inférieur gauche LLA et la porte NON-OU 44 a à sélectionner les sous-blocs dans le bloc principal inférieur droit LRA En outre les huit portes NON-OU 43 a reçoivent les signaux d'adresse de rangée RAO, RA 1, RA 2 et R Alil, le signal d'adresse de rangée R Ail étant appliqué en commun aux huit portes NON- OU 43 a Les huit portes NON-OU 44 a reçoivent les signaux d'adresse RAO, R Ai, RA 2 et R A 11, le signal d'adresse de rangée R A 11 étant appliqué en commun aux huit portes NON- OU 44 a Dans le même temps, les portes ET 45 a, 45 b et 45 c, du prédécodeur d'adresse de rangée gauche 45 pour commander le décodeur d'adresse de rangée 47 correspondant aux blocs principaux gauches ULA et LLA, reçoivent, respectivement, les signaux d'adresse de rangée de décodage de sous-bloc (RA 2, RA 3, RA 4), (RA 5, RA 6) et (RA 7, RA 8), le signal d'adresse de rangée RAUI étant appliqué en commun aux huit, quatre et quatre portes ET 45 a, 45 b et 45 c. La figure 4 B décrit en détail les états des signaux d'adresse de rangée qui sont appliqués au circuit amplificateur 41, 42, 43 et 44, et aux prédécodeurs d'adresse de rangée 45, 46 Le générateur d'horloge d'amplificateur 50 pour commander les portes NON- OU 4 la et 42 a reçoit le signal d'adresse de rangée RAIO qui se rapporte en commun à la sélection des blocs principaux ULA et URA La porte NON-OU 4 la sert à sélectionner les sous-blocs dans le bloc principal supérieur gauche ULA et la porte NON-OU 42 a à sélectionner les sous-blocs dans le bloc principal supérieur droit URA La porte NON- OU 41 a reçoit les signaux d'adresse de rangée RAO, RAI, RA 2, R All, le signal d'adresse de rangée R All étant connecté pour sélectionner le bloc principal supérieur gauche ULA. De façon similaire, la porte NON-OU 41 a est constituée pratiquement de huit portes NON-OU, et le signal d'adresse de rangée R All est appliqué en commun aux huit portes NON-OU et les autres trois signaux d'adresse de rangée RAO, R Ai et RA 2 sont appliqués aux huit portes NON-OU avec un combinaison logique prédéterminée De telles connexions sont réalisées pour les autres portes NON-OU 42 a, 43 a et 44 a A savoir la porte NON-OU 42 a est constituée pratiquement de huit portes NON-OU et les huit il portes NON-OU reçoivent en commun le signal d'adresse R A 11, et les trois signaux de décodage de sous-bloc RAO, RAI, RA 2 sont appliqués aux huit portes NON-OU avec une combinaison logique prédéterminée pour produire huit sorties de signal de combinaison logique Les portes ET 46 a, 46 b et 46 c, du prédécodeur d'adresse de rangée droit 46 pour commander le décodeur d'adresse de rangée 48 correspondant aux blocs principaux droits URA et LRA, sont constituées, respectivement, de huit, quatre et quatre portes ET, pour recevoir le signal d'adresse de rangée R Ali en commun, et les signaux d'adresse de rangée de décodage de sous-blocs (RA 2, RA 3, RA 4), (RA 5, RA 6) et (RA 7, RA 8) sont délivrés, respectivement, aux portes ET avec une combinaison logique prédéterminée. Comme on peut l'apprécier à partir des descriptions ci-dessus, un dispositif de mémoire à semi-conducteurs, comportant une pluralité de sous-blocs, selon la présente invention, active les sousblocs seulement dans un bloc principal individuel de manière à réduire les consommations de courant. REVENDICATIONS 1 Dispositif de mémoire à semi-conducteurs, divisé en un certain nombre de blocs principaux (ULA, URA, LLA, LRA), chaque bloc principal comportant une pluralité de sous-blocs (S Bl, SB 5,), caractérisé en ce qu'il comprend: un moyen de sélection de bloc ( 31, 32, 33, 34) pour sélectionner l'un desdits premier à quatrième blocs principaux (ULA, URA, LLA, LRA) à la réception de premier et second signaux d'adresse de rangée; un premier moyen de circuit amplificateur ( 41) pour sélectionner les sous-blocs (SB) dudit premier bloc principal (ULA), à la réception des signaux d'adresse complémentaires, respectifs, desdits premier et second signaux d'adresse de rangée; un deuxième moyen de circuit amplificateur ( 42) pour sélectionner les sous-blocs dudit second bloc principal (URA), à la réception du signal d'adresse complémentaire dudit premier signal d'adresse de rangée et dudit second signal d'adresse de rangée; un troisième moyen de circuit amplificateur ( 43) pour sélectionner les sous-blocs (SB) dudit troisième bloc principal (LLA), à la réception dudit premier signal d'adresse de rangée et du signal d'adresse complémentaire dudit second signal d'adresse de rangée; un quatrième moyen de circuit amplificateur ( 44) pour sélectionner les sous-blocs (SB) dudit quatrième bloc principal (LRA), à la réception desdits premier et second signaux d'adresse de rangée; un premier moyen prédécodeur d'adresse de rangée ( 45) pour sélectionner des lignes de mot des sous-blocs (SB) desdits premier et troisième bloc principaux (ULA, LLA), à la réception du signal d'adresse complémentaire dudit second signal d'adresse de rangée; et, un second moyen prédécodeur d'adresse de rangée ( 46) pour sélectionner des lignes de mot des sous-blocs (SB ) desdits deuxième et quatrième blocs principaux (URA, LRA), à la réception dudit second signal d'adresse de rangée. 2 Dispositif de mémoire à semi-conducteurs divisé en une pluralité de blocs principaux (ULA, URA, LLA, LRA), chaque bloc principal incluant une pluralité de sous-blocs (SB), caractérisé en ce qu'il comprend: un moyen de sélection de bloc ( 31, 32, 33, 34) pour sélectionner l'un desdits blocs principaux (ULA, URA, LLA, LRA) en réponse à des signaux d'adresse de rangée; un premier moyen de circuit amplificateur pour sélectionner les sous-blocs du bloc principal sélectionné en réponse aux signaux d'adresse de rangée; et un second moyen de circuit amplificateur conçu pour être invalidé en réponse aux signaux d'adresse de rangée. 3 Dispositif de mémoire à semi-conducteurs selon la revendication 2, caractérisé en ce que ledit second moyen de circuit amplificateur est validé en réponse à des signaux d'adresse de rangée distincts qui sont dans un état logique différent desdits signaux d'adresse de rangée. 4 Dispositif de mémoire à semi-conducteurs selon la revendication 2, caractérisé en ce qu'il comprend de plus: un premier moyen de décodage ( 45) pour sélectionner des lignes de mot des sous-blocs (SB) du bloc principal sélectionné en réponse auxdits signaux d'adresse de rangée; et un second moyen de décodage ( 46) qui est conçu pour être invalidé en réponse auxdits signaux d'adresse de rangée.