Brevet FR2682521A1 — publié le 19930416

La présente invention se rapporte à un dispositif intégré à mémoire à semiconducteurs, en particulier à un tel dispositif employant un circuit de test, capable d'écrire des données de test dans un lot o une ligne de transfert de donnée de test et un canal d'un transistor de commutation des données de test sont formés d'une couche en silicium polycristallin ou d'une couche en silicium amorphe Le circuit de test est également capable d'effectuer une comparaison entre les données de lecture et le circuit de test emploie des transistors en polysilicium ou des transistors en silicium amorphe pour l'opération logique. En général, tandis que progresse la miniaturisation des dispositifs à mémoire à semiconducteurs, la vitesse de dégradation du câblage par les lignes conductrices augmente, même en raison d'un défaut, étant donné le rétrécissement des pas entre les fils et le rendement des produits diminue avec l'augmentation de la capacité du dispositif à mémoire parce que le taux de défaut interne augmente alors que la pastille a une surface de plus en plus grande En particulier, dans la fabrication d'un dispositif intégré à mémoire à semiconducteurs de lecture-écriture employant des transistors à effet de champ comme élément principal, une opération de test est effectuée pendant la fabrication afin de vérifier la performance du circuit mémoire Les frais considérablement élevés du test d'un dispositif à mémoire de technologie récente de grande densité sont suffisants pour influencer le coût total de la fabrication La plus grande partie du coût total provient de la charge d'utilisation d'un appareil de test et le reste concerne la dépréciation et les frais accidentels. Par ailleurs, tandis que le temps de test augmente dans un dispositif intégré à mémoire, la densité du circuit doit être réduite pour améliorer la fiabilité de la fabrication ce qui contribue à une réduction non seulement du temps de test mais également à la dépendance entre la fiabilité du produit et le test. Etant donné les conditions ci-dessus mentionnées, la réduction du prix du test a été considérée sous ses divers aspects Par exemple, un test parallèle a été proposé avec des données multibits. Cependant, ce schéma présente un défaut parce qu'il nécessite un appareil coûteux de test avec fonctionnement très rapide ainsi que les frais qui en découlent. Par conséquent, plusieurs articles dans ce domaine ont été jusqu'à maintenant proposés, en tant qu'exemple dans un Rapport Technique de Recherche publié par le Japanese Institute of Electronics, Information et communication SDM 89-31, 32 (déposé le 21 Juin 1989) et dans SDM 90-199 (déposé le 27 Mars 1991), les deux introduisant les schémas de test en mode de ligne (LMT) et de test autonome (ST). En se référant maintenant à l'article SDM 89-31 ("A memory array architecture adaptable for a 16-Mb DRAM"; que l'on appellera "référence 1 ") que l'on peut voir à la figure 1, le circuit comprenant un circuit comparateur 1 et un registre à plusieurs buts 2 est utilisé pour le LMT afin d'accomplir le test en parallèle dans la pastille de la mémoire avec pour résultat une réduction de la durée du test LMT permet de tester toutes les cellules de mémoire qui sont connectées à un signal d'écriture discontinu et d'augmenter le nombre de bits de données à tester En employant le régistre 2 en tant que registre de données et registre des valeurs de données de calcul, on dispose d'un test avec un schéma aléatoire et on peut obtenir une réduction suffisante du temps de test. De même, dans l'article SDM 89-32 ("A 55-ns 16-Mb DRAM using a self test scheme"; que l'on appellera ci-après "référence 2 ", on souhaite écourter le temps de test en rassemblant les bits de données en partie Toutes les techniques révélées ci-dessus ont pour but de réduire le prix de l'opération de test. Pour diminuer le temps de test, on peut également simplifier l'opération de test, ce qui signifie que les étapes de test sont simplifiées Par exemple, le test autonome incorporé BIST permet d'effectuer automatiquement la fonction de test uniquement avec une horloge de validation de test appliquée à la sortie de la pastille Cela a pour résultat que l'on néglige le nombre de pastilles à tester Ainsi, un panneau de mémoire o sont noyées les pastilles de mémoire avec un circuit BIST peut avoir un temps plus court de test, ce qui permet de réduire le prix par substitution de la fonction partielle d'un testeur en intégration à grande échelle. L'architecture du circuit selon la référence 2 que l'on peut voir à la figure 2 comprend une mémoire morte ROM 21, qui stocke les étapes séquentielles de test, un compteur de programme 22 qui commande la mémoire morte 21, un compteur d'adresse 23 qui produit l'adresse de test, un générateur de données 24 qui produit les données de test, un comparateur de données 25 qui compare les données de test à des données lues des cellules de mémoire et un générateur d'horloge de test 26 qui produit un signal qui contrôle la temporisation de chaque circuit et un signal qui contrôle le corps principal de la mémoire pendant l'opération de test autonome. On décrira maintenant le fonctionnement du circuit de test autonome ayant la mémoire morte, ainsi que chaque fonction du circuit, avec un exemple d'un mode de test d'adaptation Le test d'adaptation est accompli sur douze étapes dans son ensemble, o chacune des étapes correspond à l'une des étapes dans le cycle de test, chaque étape indiquant: l'étape primaire d'initialisation du circuit de test, correspondant à un cycle de vidage; la première étape pour écrire la donnée " O " de base dans toutes les cellules de mémoire; les deuxième et troisième étapes de comparaison des données d'écriture de calcul " O " à des données de la cellule de mémoire et d'écrire la donnée " 1 " réservée de la donnée " O " dans la cellule de mémoire en répétant l'opération séquentielle par rapport aux bits comptés, du premier bit jusqu'au Nième bit; les quatrième et cinquième étapes d'accomplissement des deuxième et troisième étapes avec des données complémentaires; les sixième à dixième étapes d'accomplissement des étapes précédentes telles que la deuxième à la cinquième par rapport aux bits qui sont décomptés, c'est-à-dire du Nième jusqu'au premier et la onzième étape de production d'un drapeau terminant l'opération de test. Dans l'opération, bien qu'une erreur soit détectée pendant les étapes séquentielles, la séquence continue sans pause, permettant juste de connaître cette condition de l'extérieur. En se référant ensuite à l'article SDM 90-199 ("A 64-Mb DRAM in the scheme of merged match-line test"; (MMT) que l'on appellera ci-après "référence 3 "), dans une rapide description, la figure 3 A montre diverses caractéristiques du temps de test qui correspond à chaque production de la mémoire à accès aléatoire de données Un test bit par bit prend 10 secondes par extraire la donnée d'une mémoire à accès aléatoire de données de 64-Mb et un test d'expédition avec plusieurs dizaines prend plus d'une heure par pastille. Un schéma de test mutibit (MBT) capable de fonctionner avec quatre bits dans une mémoire à accès aléatoire de données de 1-Mb a été proposé et réellement utilisé Mais le schéma de MBT n'est pas suffisant pour l'adapter aux générations de 4 à 64 Mb Dans la pratique, la réduction suffisante du temps de test ne peut être obtenue parce que la taille des données de test ne peut outrepasser ce qui est nécessaire pour 16 à 64 bits De plus, il est nécessaire de prévoir plusieurs milliers de préamplificateurs pour tester plusieurs kilo bits en parallèle, ce qui est difficile du point de vue taille de la pastille. Etant donné ce problème, le schéma LMT, permettant un test discontinu de tous les bits sur une ligne de mots a contribué à une forte réduction du temps de test Cependant, le schéma LMT résultant présente un problème relativement à la taille de la pastille, étant donné la nécessité de lignes exclusives ou fils d'adaptation pour transférer les données de référence avec des comparateurs correspondants à chaque paire de lignes de bits. Dans le schéma MMT révélé à la référence 3, les lignes de sortie de données utilisées pour un mode normal normal sont fonctionnellement converties en lignes d'adaptation et le fonctionnement du circuit en amplificateur différentiel en mode normal de lecture est utilisé en tant que circuit OU câblé, donc la taille de la pastille résultante ne dépasse pas 0,1 % La figure 3 B montre les schémas caractéristiques de la comparaison entre les schémas LMT et MMT conventionnels Comme le schéma MMT, de manière identique à LMT, peut accomplir l'opération de test avec des données pour plusieurs kilobits dans un lot, la lecture d'un temps par rapport à une mémoire à accès aléatoire de données de 64 Mb peut être terminée en 614 us, c'est-à-dire un temps de cycle de 150 ns (voir figure 3 A). L'accélération du temps d'accès en même temps que la réduction du temps de test sont essentielles dans la conception d'un circuit d'une mémoire morte de données Afin d'obtenir l'accélération du temps d'accès dans le schéma MMT, l'architecture comprend des lignes de sortie et d'entrée de données et les données lues d'une cellule sélectionée de la mémoire sont amplifiées par un amplificateur de détection ainsi que par un amplificateur différentiel de manière que la totalité du temps d'accès soit établie à 45 ns. Malgré la performance attrayante de MMT, il reste de la place pour une amélioration du circuit de test MMT. Un circuit antérieur utilisant un transistor en film mince dont le canal est formé d'une couche en silicium polycristallin ou amorphe a été employé dans un cristal liquide ou SRAM (mémoire à accès aléatoire statique). Comme la plupart des éléments de circuit sont fabriqués sur un semiconducteur, l'addition d'éléments provoque une augmentation de la taille de la pastille. Donc si le prix unitaire par pastille pour la fabrication est suffisamment élevé pour augmenter le prix total du produit malgré le prix réduit de charge d'un appareil de test, on ne peut obtenir la réduction du prix total du test. En conséquence, la présente invention a pour objet de procurer un dispositif intégré à mémoire à semiconducteurs utilisant un circuit de test permettant de réduire suffisamment la durée du test. La présente invention a pour autre objet de procurer un dispositif intégré à mémoire à semiconducteurs utilisant un circuit de test permettant de réduire le prix du test. La présente invention a pour autre objet de procurer un dispositif intégré à mémoire à semiconducteurs utilisant un circuit de test permettant de réduire le prix total de la fabrication de la pastille malgré les éléments additionnels de circuit. L'invention sera mieux comprise et d'autres buts, caractéritiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention et dans lesquels: la figure 1 est un schéma de circuit illustrant un registre d'utilisation général et un comparateur selon un agencement conventionnel de mémoire; la figure 2 donne un schéma bloc d'une mémoire utilisant le schéma de test autonome conventionnel avec mémoire morte; la figure 3 A est un graphique de la durée du test dans chacune des générations de mémoire à accès aléatoire de données; la figure 3 B est un schéma illustrant la comparaison entre les schémas MMT et LMT conventionnels la figure 4 est un schéma de circuit de noyau illustrant un mode de réalisation de la présente invention; la figure 5 est une vue en coupe conceptuelle du circuit intégré selon la présente invention; et la figure 6 est une vue en plan illustrant la portion centrale du circuit de test selon un mode de réalisation de la présente invention. Le circuit LMT est plus simple que tout autre circuit de test mais étant donné qu'il est nécessaire de prévoir un transistor de commutation en mode de test, un circuit d'écriture et un circuit de test de sortie, l'augmentation de la taille de la pastille est inévitable. Etant donné que l'on peut utiliser des couches multiples de silicium polycristallin et de métal, il y a une couche de silicium polycristallin ou amorphe pour le canal d'un transistor à effet de champ (FET), une couche supérieure ou inférieure conductrice (comme une couche monocristalline, polycristalline, en siliciure et en métal) isolée par rapport à une couche d'une porte de commande Les fils peuvent être formés au moyen de l'une des couches conductrices. En conséquence, le circuit de test peut être dense sur la surface du circuit périphérique tel qu'un décodeur donc la règle d'agencement du circuit de test peut être libérée de la limite latérale sur une pastille, ce qui minimise la taille de la pastille. On peut s'attendre à ce que dans le canal du FET d'une couche en silicium polycritallin ou amorphe, la quantité de courant de fuite augmente et que la résistance de mise hors circuit soit diminuée quand le transistor à effet de champ est mis hors circuit et que la résistance de mise en circuit du transistor à effet de champ augmente Mais ce problème peut être ignoré dans la réalité par le choix des niveaux de la tension et du courant, de la fréquence et de l'amplitude des impulsions à utiliser pour le test. Par exemple, dan le circuit de test de sortie montré à la figure 4, comme le transistor à effet de champ à mettre hors circuit et le transistor à effet de champ à mettre en circuit forment un diviseur de tension, le rapport des données de sortie par rapport aux données d'entrée T Dsor/T Den augmente au-delà de la valeur de 38 % (une valeur idéale de 100 %) dans la condition o le nombre des transistors connectés en série est de 128 et o le rapport de la résistance de mise hors circuit par rapport à la résistance de mise en circuit dépasse la valeur de 10 000, ce qui permet d'effectuer la distinction avec un rapport de T Dsor/T Den dans le cas d'un trouble tel que des défauts d'inversion de données. Cela est vérifié par la caractéristique arithmétique qui suit: (T Dsor/T Den) (Rhc/Rec)/(Ns X Ns + Rhc/Rec)) = 0,379 o Rhc = résistance de mise hors circuit Rec = résistance de mise en circuit Ns = nombre de transistors connectés en série entre T Den et T Dsor. Comme autre caractéristique, dans le circuit d'écriture, on peut utiliser une valeur de résistance de mise hors circuit au-delà de dix fois et une valeur de résistance de mise en circuit inférieure à un dizième, respectivement, par rapport à la résistance en courant alternatif dans un amplificateur de détection, la valeur de résistance en courant alternatif résultant du rapport entre le niveau de la tension d'écriture et la valeur du courant moyen à charger ou à décharger à travers un condensateur dans l'amplificateur de détection Un rapport approprié de la résistance de mise hors circuit à la résistance de mise en circuit dans le FET de commutation est de l'ordre de 100, ce qui optimise la valeur de la résistance de mise en circuit. En se référant à la figure 4, chacun des amplificateurs de détection 1, 1 ' que l'on peut voir sur le dessin a la même structure. Le premier amplificateur 1 est couplé à la série de mémoires 4 par une paire de lignes de bits BL 2,2 ' BL 3,3 ' que l'on utilise à la fois pour l'entrée et pour la sortie et est couplé à un décodeur de colonne 5, ' Il faut noter que les caractéristiques des lignes de bits 2,3 et des amplificateurs de détection 1,1 ' selon la présente invention ne sont pas restreintes à l'architecture repliée montrée à la figure 4 et elle peut s'adapter à l'architecture de ligne ouverte Des lignes de rangées et des lignes de colonnes, sont prévues, les cellules de mémoire étant connectées entre chacune des lignes de rangées et de colonnes Les deux bornes du premier amplificateur de détection 1 sont couplées au circuit de test 10 par des transistors 11, 12, respectivement, le circuit de test 10 comportant un circuit d'écriture 20 appliquant simultanément une donnée de test à un certain nombre d'amplificateurs de détection 1, 1 ' et un comparateur 30 détectant si les sorties des amplificateurs 1, 1 ' sont égales ou non On suppose que tous les transistors sont des transistors à effet de champ à canal du type N comme cela est montré sur la figure 4. Pour inscrire les données de test dans la série de mémoires par l'amplificateur de détection 1,1 ', les transistors 11, 12 sont mis en circuit par un signal de validation de test TE à un état haut et un signal de validation d'écriture WE passe à un état haut Alors, des données complémentaires de test WD, WD sont appliquées au premier amplificateur 1 par les transistors 13, 14, 11 et 12 Le niveau de la donnée de test WD ou WD est déterminé selon le niveau du signal à inscrire et la ligne de bits à utiliser pour l'écriture. Ensuite, pour lire la donnée de test inscrite au préalable dans la série de mémoires par l'opération d'écriture ci-dessus mentionnée, le signal WE est inhibé par passage à l'état bas tandis que le signal TE est au niveau haut L'estimation du niveau du signal de détection T Den ou T Den est déterminée par le niveau de la donnée de test WD ou WD, par exemple, quand WD est au niveau haut à l'opération d'écriture, il faut que T Den soit au niveau haut Si WD est au niveau haut à l'opération d'écriture, alors il faut que T Den soit au niveau haut La détermination résultante pour savoir si la donnée lue de la série de mémoires est égale à la donnée de test inscrite au préalable dans la série de mémoires ou non est accomplie en détectant la valeur des niveaux de tension apparaissant aux bornes de sortie il T Dsor ou T Dsor Une trop faible valeur annonce que la pastille en test est mauvaise parce que la donnée n'atteint pas un niveau donné suffisamment élevé. Plusieurs des transistors employés dans le circuit d'écriture 20 et le comparateur 30 sont formés par des transistors en film mince 13 18 Les transistors 11 et 12 sont des transistors à effet de champ métal oxyde semiconducteur à canal du type N monocristallin, qui relient le premier amplificateur de détection 1 au circuit de test 10 quand le signal de validation de test TE est au niveau haut. La figure 5 montre un schéma des transistors en film mince tels que 13, 15, 17 et du transistor métal oxyde semiconducteur normal tel que 11 ou 12 Cette architecture s'applique à un circuit intégré à mémoire ayant des couches conductrices triples en silicium polycristallin et une couche conductrice en métal La troisième couche polycristalline 106 est utilisée pour la ligne de bits 2 ' Les données d'écriture WD pour le test simultané en parallèle sont transférées à travers la couche polycristalline mince 13 WD et le signal de validation d'écriture WE passe sur la couche en aluminium 13 WE Des lignes sont prévues pour la réception de données de test T Den, T Den et la ligne 33 de la masse par rapport à la valeur de tension. Le transistor 13 comprend un canal 13 ', une source 13 WD et un drain 13 WE, un connecteur 135 D fait d'une couche mince de silicium polycristallin 108 et un film d'isolement de porte 13 GI en Si 3 N 4 et une électrode de porte 13 G en aluminium 111 Il faut noter que la couche polycristalline mince 108 est mieux appropriée à la formation du transistor en film mince que le silicium amorphe Une portion de la couche mince en silicium polycristallin que l'on utilise pour le canal 13 ' du transistor 13 ainsi que la ligne 13 WD doivent être dopées d'une impureté Le procédé de dopage est en conséquence effectué par implantation d'ions après avoir formé le film d'isolement de porte 109 du transistor A ce point, la plage injectée des ions doit être contrôlée pour que le rapport d'attaque de Si 3 N 4 par rapport à Si O 2 pouvant former un isolant 110 sur le film d'isolement de porte 109 puisse être suffisamment différent. La figure 6 montre une vue en plan d'une portion centrale ou de noyau du circuit de test qui correspond au circuit de la figure 4 En se référant à la figure 6 et en même temps à la figure 5, on forme, du haut vers le bas, la couche de porte en aluminium 111, le film d'isolement de porte 109 du transistor en film mince, la couche mince en silicium polycristallin 108 (voir figure 5), une couche isolante 107 (voir également figure 5) et des lignes de bit 2 ' de la couche en silicium polycristallin 106. Chaque couche a un schéma donné et chaque couche isolante comprend un trou de passage 112, 113 pour connecter chaque couche conductrice à une autre La couche mince en silicium polycristallin 108 est divisée en deux parties de canal 108 CH non dopé et conducteur 108 SD dopé par une impureté. Bien que le mode de réalisation de l'invention qui est montré aux figures 4 à 6 soit décrit pour une structure avec trois couches en polysilicium, la présente invention peut s'étendre au cas o le décodeur de la figure 5 consomme trois couches en polysilicium pour lui-même Dans ce cas, la quatrième couche en polysilicium peut être utilisée en tant que ligne de bits Dans un autre cas d'utilisation d'une couche d'aluminium pour une ligne de bits de la série de mémoires, la couche en aluminium peut être connectée à une couche conductrice par un trou de passage. Comme on l'a décrit ci-dessus, la présente invention offre un dispositif intégré à mémoire qui comprend un circuit de test sans influencer l'augmentation de la taille de la pastille par l'emploi de transistors en film mince, ce qui permet la réduction du prix total de fabrication d'une pastille Par ailleurs, comme la donnée de test est inscrite dans et lue de la série de mémoires d'une manière discontinue, cela permet d'écourter le temps de test En particulier dans un dispositif à mémoire en utilisant une série de mémoires avec transistor en film mince, il n'est pas nécessaire d'ajouter une nouvelle couche. REVENDICATIONS 1 Dispositif intégré à mémoire à semiconducteurs capable d'accomplir une opération de lecture et d'écriture, caractérisé en ce qu'il comprend un circuit de test ( 10) o une ligne de transfert d'une donnée de test et un canal d'un transistor de commutation de la donnée de test sont formés d'une couche en silicium polycristallin ou d'une couche en silicium amorphe. 2 Dispositif intégré à mémoire à semiconducteurs caractérisé en ce qu'il comprend un circuit de test o un circuit logique pour comparer un signal de lecture à un signal de référence comprend un certain nombre de transistors en film mince ( 13-18) qui sont faits en silicium polycristallin ou silicium amorphe. 3 Dispositif intégré à mémoire à semiconducteurs caractérisé en ce qu'il comprend des lignes de rangées, chacune étant connectée à des cellules de mémoire pour activer lesdites cellules, des lignes de colonne (BL, 2,2 ', BL 3,3 ') chacune connectée à un certain nombre de cellules de mémoire pour inscrire la donnée d'entrée ou lire la donnée stockée des cellules de mémoire, un certain nombre de cellules de mémoire, chacune étant connectée entre une ligne de rangée et une ligne de colonne, une colonne d'amplificateurs symétriques de détection ( 1 1 '), chacune ayant une paire de lignes de signaux pour l'entrée et la sortie des signaux, les lignes de signaux comprenant une ligne réelle et une ligne de complément, chaque ligne étant connectée à un circuit de test ( 10) par un transistor, ledit circuit de test produisant un signal de vérification, le circuit générateur de signaux de vérification comprenant un certain nombre de transistors en film mince qui sont faits en silicium polycristallin ou silicium amorphe.