Brevet FR2683077A1 — publié le 19930430

"Circuit de transmission de données, et plus particu- lièrement pour un circuit de transmission de données hautement intégré pour traiter des données à grande vitesse " La présente invention a pour objet un circuit de transmission de données pour une mémoire dynamique à accès direct (DRAM), et plus particulière- ment pour un circuit de transmission de données hautement intégré pour traiter des données à grande vitesse. Récemment, les circuits intégrés à semi- conducteur se sont développés vers la haute intégra- tion des circuits et la haute vitesse d'opération.15 Toutefois lorsque la haute intégration du circuit est obtenue, la vitesse d'opération est réduite A contrario, lorsque la haute vitesse d'opération est obtenue, il est difficile de réaliser la haute inté- gration du circuit En conséquence, l'obtention20 simultanée de la haute vitesse d'opération et de la haute intégration du circuit est un des problème à résoudre dans le domaine des circuits intégrés à semi- conducteur En particulier, du fait qu'un circuit de transmission de données à utiliser dans un circuit25 intégré à semi-conducteur a une influence sur la vitesse opératoire et la haute intégration du circuit, la configuration du circuit de transmission de données et le choix correct de ses composants sont essentiels pour l'obtention d'une haute vitesse d'opération et d'une haute intégration du circuit intégré à semi- conducteur. La figure 1 représente un circuit de transmission de données conventionnel lequel comporte des cellules de mémoire 9 et 10, des lignes de mot 11 et 12, des lignes de bit 15 et 16, un amplificateur de lecture 7 connecté entre les lignes de bit 15 et 16, des transistors d'isolation 1, 2, 3 et 4 pour isoler les cellules de mémoire 9 et 10 des lignes de bit 15 et 16, des transistors d'entréesortie 5 et 6 ayant des canaux source-drain, les bornes des canaux source- drain étant respectivement connectées aux lignes de bit 15 et 16, les lignes communes d'entrée-sortie 13 et 14 étant respectivement connectées aux autres bornes des canaux source-drain des transistors d'entrée-sortie 5 et 6, et un amplificateur de lecture d'entrée-sortie 8 connecté aux lignes communes d'entrée-sortie 13 et 14. Le mode de fonctionnement de la figure 1 sera maintenant décrit en liaison avec les figures 2 A à 2 D Lorsqu'une donnée est lue dans la cellule de mémoire 9, les transistors d'isolation 1 et 2 connectés à la cellule de mémoire 9 sont passants, alors que les transistors d'isolation 3 et 4 sont non passants De plus, la ligne de mot 11 connectée à la cellule de mémoire 9 est validée de sorte que la donnée de la cellule de mémoire 9 est transférée à la ligne de bit 15 Alors, l'amplificateur de lecture 7 amplifie la différence de potentiel entre les lignes de bit 15 et 16 Si le signal de la ligne de sélection de colonne CSL est validé, la donnée sur les lignes de bit 15 et 16 est transférée aux lignes d'entrée-sortie 13 et 14 à travers les transistors d'entrée-sortie 5 et 6 La différence de potentiel de la donnée sur les lignes d'entrée-sortie 13 et 14, laquelle est amenée à l'état bas par la capacité parasite des lignes d'entrée-sortie 13 et 14, est à nouveau amplifiée par l'amplificateur de lecture d'entrée-sortie 8 Le dispositif principal de ce circuit de transmission de données réside dans le fait que les canaux source- drain des transistors d'entrée-sortie 5 et 6 sont respectivement connectés entre les lignes de bit 15 et 16 et les lignes d'entrée-sortie 13 et 14 Ainsi qu'on le voit sur les figures 2 B et 2 C, lorsque la différence de potentiel AVBL des lignes de bit 15 et 16 est approximativement 1 V, le signal de ligne de sélection de colonne CSL est validé avec un niveau logique haut En outre, du fait que le signal de ligne de sélection de colonne CSL doit être validé après que la différence de potentiel des lignes de bit 15 et 16 ait été suffisamment amplifiée, c'est là que se produit la perte de vitesse d'opération causée par le retard du signal de ligne de sélection de colonne CSL. De plus, du fait que la donnée transférée aux lignes d'entrée-sortie 13 et 14 passe à travers les transistors d'entrée-sortie 5 et 6, une chute de tension égale à la tension de seuil des transistors d'entrée-sortie 5 et 6 est générée En outre, lorsque les transistors d'entrée-sortie 5 et 6 sont passants, du fait que les lignes d'entrée-sortie 13 et 14 et les lignes de bit 15 et 16 sont connectées aux transistors d'entrée-sortie 5 et 6, la capacité parasite est accrue, et la différence de potentiel de la donnée transmise aux lignes d'entrée-sortie 13 et 14 est d'autant plus diminuée Il en résulte que la sensibilité de l'amplificateur de lecture 8 de la ligne d'entrée-sortie est dégradée. Sur la figure 3 est représenté un autre cir- cuit de transmission de donnée conventionnel dans lequel les problèmes du circuit de la figure 1 sont résolus Ce circuit de transmission de données est décrit dans le brevet coréen 91-13283, déposé le 31 juillet 1991 Dans le but d'obtenir une grande vitesse d'opération des données d'entrée-sortie, les grilles des premier et second transistors de sortie 31 et 32 sont respectivement directement connectées aux lignes de bit 23 et 24, et les canaux source-drain des pre- mier et second transistors d'entrée 33 et 34 sont respectivement connectés entre les lignes de donnée d'entrée-sortie 35 et 36 et les lignes de bit 23 et 24 De plus, dans le but d'obtenir un circuit à haute intégration, les lignes d'entrée-sortie 35 et 36 sont utilisées comme une paire de lignes d'entrée-sortie communes, ceci réduisant le nombre de transistors Les références numériques 37 à 44 constituent un circuit d'écriture et les blocs A et B montrés en traits points délimitent respectivement les étages de sortie. Le mode opératoire de la figure 3 sera maintenant décrit en référence aux figures 4 A à AD. Lorsqu'une donnée est lue dans la cellule de mémoire 21, une ligne de mots WL(L) est validée, et la donnée mémorisée dans la cellule de mémoire 21 est transférée sur la ligne de bit 23 Alors les poten- tiels des lignes de bit 23 et 24 deviennent respecti- vement le potentiel d'alimentation Vcc et le potentiel de référence Vss du fait de l'amplificateur de lecture 29 Ensuite, si un signal de lignes de sélection de colonne de lecture RCSL est validé, le transistor de décharge 30 est passant, et les premier et second transistors de sortie 31 et 32 réagissent comme un amplificateur de lecture usuel On comprendra que le potentiel de la ligne d'entrée-sortie 35 conserve son niveau, lorsque le premier transistor de sortie 31 est non passant Pendant ce temps, le potentiel de la li- gne d'entrée-sortie 36 diminue jusqu'au potentiel de référence à travers le transistor de décharge 30, puisque, à ce moment, le second transistor de sortie 32 est passant Alors, la différence de potentiel entre les première et secondes lignes d'entrée-sortie et 36 est plus grandement amplifiée par l'amplifi- cateur de lecture 45 de lignes d'entrée-sortie, et la sortie de l'amplificateur de lecture 45 est transmise vers l'extérieur de la mémoire Cette opération de lecture est réalisée à une vitesse supérieure en comparaison avec le cas o la donnée des lignes de bit est transférée aux lignes d'entrée-sortie à travers les canaux source-drain des transistors d'entrée- sortie tels que montrés dans la figure 1. Maintenant, l'opération d'écriture de données est décrite Si une donnée d'entrée est fournie aux portes non-et 37 et 38 et si un signal de validation d'écriture "WI est positionné au niveau logique haut, les étages de sortie A et B transfèrent respectivement la donnée d'entrée aux lignes d'entrée- sortie 35 et 36 Dans ce cas, l'amplificateur d'entrée de lignes d'entrée-sortie 45 se trouve dans l'état non validé Ensuite, si le signal de ligne de sélection de colonne d'écriture WCSL est validé, la donnée est transférée aux lignes de bit 23 et 24 à travers les premier et second transistors d'entrée 33 et 34 et mémorisée dans la cellule de mémoire 21 ou 22. Généralement, du fait que la capacité para- site des lignes de données d'entrée-sortie est supé- rieure à celle des lignes de bit d'environ 10 fois, les canaux sourcedrain des premier et second transistors d'entrée 33 et 34 devraient être de faible dimension dans le but d'obtenir un partage de charge satisfaisant Alors, les potentiels des lignes de bit 23 et 24 ne se modifient pas si rapidement jusqu'à l'état désiré et, de ce fait, il existe un certain temps pendant lequel les potentiels sont maintenus dans un état intermédiaire En conséquence un courant continu s'écoule dans la direction de la flèche de la figure 3, de sorte que la consommation de courant augmente En outre, du fait que les potentiels des lignes de bit sont maintenus dans un état intermédiai- re pendant un certain temps, la date de validation d'une opération d'écriture après une opération de lecture est retardée lorsqu'une opération de lecture- modification-écriture est réalisée, ainsi la caracté- ristique du dispositif de mémoire est dégradée Pour mémoire, l'opération de lecture-modification-écriture est un des modes opératoires d'une mémoire dynamique, pendant lequel une donnée d'entrée fournie à un terminal de donnée d'entrée est modifiée en donnée de sortie pour une borne de donnée de sortie. Résume de l'invention Le but de la présente invention est de procurer un circuit de transmission de données supprimant la génération d'un courant continu et améliorant la caractéristique d'une opération de lec- ture-modification-écriture. Selon un aspect de la présente invention, le circuit de transmission de données à utiliser dans un dispositif de mémoire à semi-conducteur comportant des première et seconde zones de mémoire chacune avec une pluralité de cellules de mémoire pour mémoriser des données d'entrée, une paire de lignes de bit chacune connectée en commun aux première et seconde zones de mémoire, des premier et second circuit à transistor d'isolation pour isoler et connecter les lignes de bit avec les première et seconde zones de mémoire, et un amplificateur de lecture de lignes de bit pour amplifier une différence de potentiel entre les lignes de bit est caractérisé en ce qu'il comporte en outre: une paire de lignes d'entrée-sortie communes pour le transfert en commun des données des première et seconde zones de mémoire, des moyens de lecture connectés entre une tension de référence et les lignes d'entrée-sortie communes pour lire une différence de potentiel entre les lignes de bit, des moyens d'entrée connectés entre les lignes de bit et les lignes d'entrée-sortie communes pour con- necter les lignes d'entrée-sortie communes aux lignes de bit en réponse à un premier signal de commande de transfert de données des lignes d'entrée-sortie commu- nes aux lignes de bit, et des moyens de sortie connectés entre les moyens de lecture et les lignes d'entrée-sortie communes pour transférer une donnée mémorisée dans une cellule de mémoire aux lignes d'entrée-sortie communes en réponse à un second signal de commande. Brève description des figures Les avantages et les dispositifs de la pré- sente invention apparaîtront clairement à la descrip- tion détaillée qui suit en référence aux dessins an- nexés dans lesquels: la figure 1 montre un diagramme d'un exemple d'un circuit de transmission conventionnel de données; les figures 2 A à 2 D sont les diagrammes de temps d'une opération de lecture de la figure 1; la figure 3 est un schéma électrique montrant un autre exemple d'un circuit de transmission conventionnelle de donnée; les figures 4 A à 4 D sont les diagrammes de temps d'une opération de lecture de la figure 3; la figure 5 est un diagramme d'un circuit de transmission de donnée montrant un mode de réalisation -5 de la présente invention; et les figures 6 A à 6 I sont les diagrammes de temps effectifs pendant une opération de lecture- modification-écriture de la figure 5. Description détaillée d'un mode de réalisation préféré En se référant à la figure 5, un bloc 100 entouré par une ligne en traits points représente les éléments améliorés en comparaison avec un circuit conventionnel, en conséquence, une description de la configuration générale est inutile sauf pour le bloc 100 Le bloc 100 comporte des premier et second transistors de lecture 59 et 60 dont les grilles sont respectivement connectées à une paire de lignes de bit 53 et 54 et dont les canaux source-drain ont chacun une borne connectée à la borne de la tension de référence Vss Il est aussi prévu des premier et second transistors de sortie 61 et 62 dont les grilles sont connectées en commun à un signal de ligne de sélection de colonne de lecture RCSL et dont les canaux source-drain sont respectivement connectés entre l'autre borne des canaux source-drain des premier et second transistor de lecture 59 et 60 et une paire de lignes d'entrée-sortie de donnée 65 et 66 Des premier et second transistors d'entrée-sortie 63 et 64 sont aussi prévus avec leur grille connectée en commun à un signal de ligne de sélection de colonne d'écriture WCSL et dont les canaux source-drain sont respectivement connectés entre les lignes d'entrée- sortie 65 et 66 et les lignes de bit 53 et 54 On notera que dans ce mode de réalisation conforme à la présente invention, les cellules de mémoire 51 et 52 sont implantées dans une zone de mémoire différence (non représentée) et un seul circuit de transmission de données commande en commun deux zones de mémoire. Le mode opératoire de la figure 5 sera décrit de manière détaillée avec référence aux figures 6 A à 6 I. On décrira tout d'abord une opération de lecture dans laquelle une donnée est lue à partir, par exemple, de la cellule de mémoire 51 Préalablement à cette description, il est présumé que lorsque ni la cellule de mémoire 51 ni la cellule de mémoire 52 ne sont sélectionnées, c'est-à-dire que, pour un état de pré-charge, un signal d'isolation ISOL appliqué aux grilles des transistors d'isolation 55 et 56 et un signal d'isolation ISOR appliqué aux grilles des transistors d'isolation 57 et 58 sont maintenus à la tension d'alimentation Vcc, et si la cellule de mémoire 51 est sélectionnée, le potentiel du signal d'isolation ISOL devient Vpp=Vcc+Vt et celui du signal d'isolation ISOR devient Vss=OV En conséquence, si la cellule de mémoire 51 est sélectionnée, du fait que les signaux d'isolation ISOL et ISOR ont respectivement des potentiels Vpp et OV, la ligne de mots WL(L) est validée et la donnée mémorisée dans la cellule de mémoire 51 est en partage de charge avec le potentiel de la ligne de bit 53 Alors l'amplificateur de lecture 67 de la ligne de bit détecte un accroissement de la différence du potentiel des lignes de bit 53 et 54 et respectivement modifie les potentiels des lignes de bit 53 et 54 en la tension d'alimentation Vcc et en la tension de référence Vss. Il s'en suit que le premier transistor de lecture 59 est passant Si le signal de ligne de sélection de colonne de lecture RCSL est validé pendant un petit moment, une différence de potentiel donnée est générée entre les lignes d'entrée-sortie 65 et 66 Dès lors, le moment de validation du signal de lignes de sélection de colonne de lecture RCSL peut être validé rapidement par rapport à la date montrée sur la figure 6 B En effet, si la donnée mémorisée dans la cellule de mémoire 51 a un niveau logique haut, le premier transistor de lecture 59 est passant et alors le potentiel de la ligne d'entrée-sortie 65 est abaissé jusqu'au niveau de référence Dans ce cas, une courbe illustrant la différence de potentiel des lignes d'entrée-sortie 65 et 66 est représentée à la figure 6 F, et la différence de potentiel entre les lignes d'entrée-sortie 65 et 66 est en outre augmentée par l'amplificateur de lecture d'entrée-sortie 69 Ainsi la donnée lue dans la cellule de mémoire 51 est sortie vers l'extérieur du circuit. Maintenant une opération d'écriture de donnée est décrite Si un signal de validation d'écriture "WI est appliqué au circuit d'écriture 68, les données d'entrée complémentaires DIO et DIO sont appliquées au circuit d'écriture 68 et respectivement transférées aux lignes d'entrée-sortie 65 et 66 Si le signal de la ligne de sélection de colonne d'écriture WCSL est positionné, la donnée des lignes d'entrée- sortie 65 et 66 est transférée respectivement aux lignes de bit 53 et 54 à travers les premier et second transistors d'entrée 63 et 64 Dans ce cas, du fait que le potentiel du signal d'isolation ISOL est Vpp, les transistors d'isolation 55 et 56 sont passants. Alors la donnée de la ligne de bit 53 est mémorisée dans la cellule de mémoire 51 à travers le transistor d'isolation 55 Durant l'opération d'écriture, du fait que les premier et second transistors de sortie 61 et 62 sont non passants, la génération d'un courant continu est supprimée En conséquence la date de il validation de l'opération d'écriture après l'opération de lecture n'est pas retardée ce qui améliore la ca- ractéristique du dispositif de mémoire. Ainsi que décrit ci-dessus, lors de l'exécu- tion d'une opération d'écriture après une opération de lecture, comme par exemple dans le mode lecture- modification-écriture, le circuit de transmission de donnée décrit supprime la génération de courant continu ce qui procure une haute vitesse d'opération 1 O d'entrée et sortie de donnée En outre un fonctionne- ment équilibré du circuit intégré est obtenu et un haut niveau d'intégration du circuit est facilement mis en oeuvre. Bien que la présente invention ait été décrite avec une structure spécifique, il sera clair pour l'homme du métier, au vu de cette publication que diverses modifications et altérations peuvent y être apportées En conséquence, ces modifications et altérations doivent être considérées comme inclues dans la portée de l'invention telle que définie dans les revendications ci-jointes. R E V E N D I C A T I O N S 1) Circuit de transmission de données à uti- liser dans un dispositif de mémoire à semi-conducteur comportant des première et seconde zones de mémoire chacune avec une pluralité de cellules de mémoire pour mémoriser des données d'entrée, une paire de lignes de bit chacune connectée en commun aux première et seconde zones de mémoire, des premier et second circuits à transistor d'isolation pour isoler et con- necter les lignes de bit avec les première et seconde zones de mémoire, et un amplificateur de lecture de lignes de bit pour amplifier une différence de potentiel entre les lignes de bit, caractérisé en ce qu'il comporte en outre: une paire de lignes d'entrée-sortie communes ( 65, 66) pour le transfert en commun des données des première et seconde zones de mémoire, des moyens de lecture connectés entre une tension de référence et les lignes d'entrée-sortie communes ( 65, 66) pour lire une différence de potentiel entre les lignes de bit, des moyens d'entrée connectés entre les lignes de bit et les lignes d'entrée-sortie communes pour con- necter les lignes d'entrée-sortie communes aux lignes de bit en réponse à un premier signal de commande de transfert de données des ligne d'entrée-sortie commu- nes aux ligne de bit, et des moyens de sortie connectés entre les moyens de lecture et les ligne d'entrée-sortie communes pour transférer une donnée mémorisée dans une cellule de mémoire aux ligne d'entrée-sortie communes en réponse à un second signal de commande. 2) Circuit de transmission de données selon la revendication 1 caractérisé en ce que les premier et second signaux de commande sont respectivement un signal de ligne de sélection de colonne d'écriture et un signal de ligne de sélection de commande de lecture. 3) Circuit de transmission de données selon la revendication 1 caractérisé en ce que les moyens de lecture comportent des premier et second transistors ( 59, 60) de lecture dont les grilles sont respectivement connectées aux ligne de bit ( 53, 54) et dont les bornes des canaux source-drain sont d'une part connectées en commun à le tension de référence et d'autre part connectées respectivement aux ligne d'entrée-sortie communes. 4) Circuit de transmission de données selon la revendication 3 caractérisé en ce que les moyens de sortie comportent des premier et second transistors de sortie ( 61, 62) dont les grilles sont connectées en commun au second signal de commande et dont les bornes des canaux source-drain sont respectivement connectées entre les bornes des canaux source-drain des premier et second transistors de lecture ( 59, 60), et les lignes d'entrée-sortie communes. ) Circuit de transmission de données selon la revendication 1 caractérisé en ce que les moyens d'entrée comportent des premier et second transistors d'entrée dont les grilles sont connectées en commun au premier signal de commande et dont les canaux source- drain sont respectivement connectés entre les lignes de bit et les ligne d'entrée-sortie communes. 6) Circuit de transmission de données selon la revendication 1 caractérisé en ce que la donnée des ligne d'entrée-sortie ( 65, 66) commune est isolée électriquement des moyens de lecture et des moyens de sortie pendant une opération d'écriture. 7) Circuit de transmission de données à utiliser dans un dispositif de mémoire à semi- conducteur comportant des première et seconde zone de mémoire avec une pluralité de cellules de mémoire chacune pour mémoriser une donnée d'entrée, une paire de ligne de bit chacune connectée en commun aux première et seconde zones de mémoire, des premier et second circuits à transistor d'isolation pour isoler et connecter les lignes de bit avec les première et seconde zones de mémoire, et un amplificateur de lecture de lignes de bit pour amplifier une différence de potentiel entre les lignes de bit, caractérisé en ce que il comporte en outre: une paire de lignes d'entrée-sortie communes pour transférer en commun les données des première et seconde zones de mémoire, des premier et second transistors de lecture dont les grilles sont respectivement connectées aux lignes de bit et dont les bornes des canaux source-drain sont d'une part connectées en commun à la tension de référence et d'autre part connectées respectivement aux lignes d'entrée-sortie communes, des premier et second transistors d'entrée dont les grilles sont connectées en commun au premier signal de commande et dont les canaux source-drain sont respec- tivement connectés entre les lignes de bit et les li- gnes d'entrée-sortie communes, et des premier et second transistors de sortie dont les grilles sont connectées en commun au second signal de commande et dont les canaux source-drain sont respec- tivement connectés entre les bornes des canaux source- drain des premier et second transistors de lecture et les lignes d'entrée-sortie communes. 8) Circuit de transmission de données selon la revendication 7 caractérisé en ce que les premier et second signaux de commande sont respectivement un signal de ligne de sélection de colonne d'écriture et un signal de ligne de sélection de colonne de lecture. 9) Circuit de transmission de données selon la revendication 7 caractérisé en ce que la donnée des lignes d'entrée-sortie communes est électriquement -5 isolée des premier et second transistors d'amplifica- tion et des premier et second transistors de sortie pendant une opération d'écriture.