Brevet FR2681176A1 — publié le 19930312

La présente invention concerne un dispositif de mémoire qui peut lire une donnée mémorisée et, en particulier, un appareil automatique d'inspection destiné à une charge préalable d'une ligne de donnée d'un dispositif de mémoire dans lequel l'état de charge préalable d'une ligne de donnée peut être inspecté automatiquement et la sortie de donnée peut être commandée automatiquement selon l'état de charge préalable de la ligne de donnée, afin d'améliorer la vitesse de la sortie de donnée. Les dispositifs de mémoire sont susceptibles d'écrire dans des cellules de mémoire interne une donnée amenée de façon externe et de lire la donnée mémorisée dans les cellules internes de mémoire. Classiquement, comme représenté à la Fig 1, des données sont écrites dans une mémoire 1 dans un mode d'écriture et sont envoyées, conformément à des adresses introduites de façon externe, pour être transférées après avoir été amplifiées par un amplificateur de détection 2. Les données envoyées au moyen de l'amplificateur de détection 2 sont amenées au moyen d'un transistor TR 1 à un élément 3 de tampon de sortie et sont envoyées vers l'extérieur au moyen d'un trajet de sortie (non représenté). Dans ces conditions, afin d'améliorer la vitesse de lecture de la donnée de la mémoire 1, la ligne de donnée prévue pour la lecture des données de la mémoire 1 doit être chargée au préalable avant la lecture des données de la mémoire 1. En d'autres termes, comme représenté à la Figure 2, un transistor MOS Ni est mis en fonction conformément à un signal d'horloge CK 1 qui est amené partout o l'adresse introduite au moyen des lignes d'adresse A 0-A 7 est modifiée Lorsque le transistor MOS Ni est mis en fonction, une tension d'alimentation Vcc qui est amenée au drain du transistor MOS Ni est envoyée à la source du transistor MOS Ni et la ligne de donnée qui est reliée à la source est chargée au préalable par la tension Vcc. Dans cette condition, si la ligne de donnée est chargée au préalable par le transistor MOS Ni, si la donnée " 1 " doit être lue après lecture de la donnée "", il faut un temps considérable avant que la donnée " 1 " ne soit lue après la charge préalable de la ligne de donnée. Si la dimension du transistor MOS Ni de charge préalable est accrue pour tenter de remédier au problème décrit ci-dessus, la ligne de donnée est chargée par une tension trop élevée, ce qui rend impossible la lecture de la donnée " O ". En outre, le temps de charge préalable du transistor MOS Ni est toujours maintenu constant et, par conséquent, l'état de charge préalable est poursuivi même après l'achèvement de la charge préalable, ce qui réduit la vitesse de traitement de donnée. La présente invention a pour but de remédier aux problèmes décrits ci-dessus de la technique classique. C'est donc un but de la présente invention que de réaliser un appareil automatique d'inspection de charge préalable d'une ligne de donnée dans un dispositif de mémoire dans lequel l'état de charge préalable est inspecté automatiquement et est arrêté après l'achèvement de la charge préalable, de façon à raccourcir le temps de charge préalable et à améliorer la vitesse d'ensemble de traitement de données. Pour parvenir à ce but, il est réalisé selon la présente invention un appareil automatique d'inspection destiné à la charge préalable d'une ligne de donnée dans un dispositif à mémoire dans lequel ladite ligne de donnée est chargée au préalable, avant la lecture de la donnée mémorisée dans une cellule de mémoire, caractérisé en ce qu'il comprend: un moyen de charge préalable destiné à être chargé au préalable simultanément avec ladite ligne de donnée par un signal d'horloge envoyé chaque fois que des adresses de ladite cellule de mémoire sont modifiées; un moyen détecteur relié audit moyen de charge préalable pour inspecter l'état chargé au préalable; et un moyen de mémorisation relié au côté de sortie dudit moyen détecteur pour mémoriser temporairement l'état détecté de charge préalable et des signaux de commande envoyés à un amplificateur de détection conformément aux signaux de sortie dudit moyen détecteur. Le moyen de charge préalable comprend de préférence: un moyen générateur de signaux de charge préalable pour recevoir une tension et un signal d'horloge chaque fois que des adresses envoyées à ladite mémoire sont modifiées; et un moyen de mémoire à charger au préalable par un signal envoyé par ledit moyen générateur de signaux de charge préalable dans une cellule de mémoire fictive. Le but de la présente invention ainsi que d'autres avantages qu'elle apporte ressortiront mieux de la description détaillée de son mode de réalisation préféré en se référant aux dessins annexés dans lesquels: la Fig 1 est un schéma fonctionnel représentant la structure du dispositif de mémoire habituel; la Fig 2 est un schéma de circuit représentant la structure, conforme à la présente invention, du circuit de charge préalable de ligne de donnée représenté à la Fig 1; et la Fig 3 est un schéma détaillé de circuit représentant la structure de l'appareil automatique, conforme à la présente invention, d'inspection de la charge préalable d'une ligne de donnée dans les dispositifs de mémoire. La Fig 3 représente un agencement de circuit de l'appareil automatique, conforme à la présente invention, d'inspection destiné à la charge préalable d'une ligne de donnée dans un dispositif de mémoire, par exemple une mémoire morte ou ROM. Dans cet appareil, le circuit de charge préalable comprend un élément générateur 11 de signaux de charge préalable destiné à recevoir une tension d'alimentation Vcc et à engendrer des signaux d'horloge ATDCK chaque fois qu'est modifiée une adresse à envoyer à une cellule de mémoire 1 reliée à un dispositif de mémoire comme la ROM représentée à la Fig 1, et un élément de mémoire 12 destiné à charger au préalable dans une cellule de mémoire fictive 1 ', qui est la copie de la cellule de mémoire 1, les signaux d'entrée provenant de l'élément générateur 11 de signaux de charge préalable. L'élément générateur 11 de signaux de charge préalable comprend des transistors MOS Ml, M 2 excités par les signaux d'horloge ATDCK et des signaux de sortie CHGSTB, et un inverseur INV 1 pour envoyer des signaux d'horloge inversés par rapport aux signaux d'horloge ATDCK lorsque les transistors MOS Ml, M 2 et l'inverseur INVI sont reliés à l'élément de mémoire 12. L'élément de mémoire 12 comprend des transistors MOS M 3, M 4, M 5, M 6, qui sont à exciter conformément à la sortie du transistor MOS M 2 de l'élément générateur 11 de signaux de charge préalable, et des transistors MOS M 7, M 8 et une cellule de mémoire fictive 1 ', à exciter conformément à la sortie de l'inverseur INV 1 de l'élément générateur 11 de signaux de charge préalable, qui sont reliés à une borne d'entrée d'un circuit détecteur 20. Les transistors MOS M 3 à M 8 sont de la même structure et reçoivent les mêmes charges que la cellule de mémoire 1 de la ROM. Le circuit détecteur 20 qui envoie des états de charge préalable conformes aux signaux de sortie de l'élément de mémoire 12 comprend les transistors MOS M 9 à M 12 reliés au côté de sortie de l'élément de mémoire 12 à exciter par les signaux de sortie de l'élément de mémoire 12, un transistor MOS M 13 à exciter par la tension Vcc entrée de façon externe et relié au côté de sortie du transistor MOS M 9; et un transistor MOS M 14 relié à la tension Vcc à exciter par les sorties du transistor MOS M 9. Un transistor MOS M 55 du circuit détecteur 20 est relié à une tension VCOMP entrée de façon externe et est excité par elle pour envoyer les signaux de sortie depuis l'élément de mémoire 12. Un transistor MOS M 16 du circuit détecteur 20 est excité par la sortie du transistor MOS M 15 et relié au côté de sortie de la tension Vcc Un transistor MOS M 17 du circuit détecteur 20 est excité en recevant la sortie de la tension VCOMP et est relié au côté d'entrée de la tension Vcc. Un circuit de mémorisation 30 transfère les sorties depuis le transistor MOS M 11 du circuit détecteur 20 vers un amplificateur de détection 2 et comprend un sas d'inverseurs INV 2, INV 3 pour mémoriser temporairement les signaux chargés au préalable. Le signal de sortie CHGSTB du circuit de mémorisation 30 commande les sorties des signaux de sortie pour charger au préalable le côté d'entrée de l'amplificateur de détection 2. On va maintenant décrire le fonctionnement de l'appareil selon la présente invention tel qu'il a été décrit ci-dessus. Alors que la ligne de donnée est chargée au préalable pour lire la donnée à partir de la cellule de mémoire fictive 1 ', le circuit de charge préalable est chargé au préalable de la même manière que la ligne de donnée, et l'état chargé au préalable qui est provoqué par le circuit de charge préalable 10 est détecté par le circuit détecteur 20. Le signal de sortie provenant du circuit détecteur 20 est amené à l'amplificateur de détection 2 après avoir été mémorisé temporairement par le circuit de mémorisation 30 et il commande les signaux d'horloge pour charger au préalable le côté d'entrée de l'amplificateur de détection 2. En effet, si l'achèvement de la charge préalable par le circuit de charge préalable 10 est détecté par le circuit détecteur 20, la charge préalable de la ligne de donnée est arrêtée, et la donnée de la cellule fictive de mémoire 1 ' est envoyée en conformité avec l'adresse qui est entrée par les lignes d'adresse AO à A 7. On va maintenant décrire de façon plus détaillée la présente invention. Si l'adresse envoyée à la cellule 1 ' de la mémoire fictive est modifiée, le signal d'horloge ATDCK du circuit 10 de chargement préalable et le signal CHGSTB qui est envoyé au côté d'entrée de l'amplificateur de détection 2 sont envoyés, de sorte que le transistor MOS Ml de l'élément générateur 11 de signaux de charge préalable est mis en fonction par le signal d'horloge ATDCK et le transistor MOS M 2 est mis en fonction par le signal CHGSTB. Dans ces conditions, le signal d'horloge ATDCK est inversé par l'inverseur INV 1 de l'élément générateur 11 de signaux de charge préalable. En outre, les transistors MOS Ml, M 2 sont simultanément mis en fonction, et leurs sorties sont amenées à l'élément de mémoire 12 du circuit 10 de charge préalable. En d'autres termes, le côté de sortie de l'élément générateur 11 de signaux de charge préalable est chargé au préalable de la même manière que la ligne de données. La sortie de l'élément générateur 11 de signaux de charge préalable est amenée à l'élément de mémoire 12 pour être mémorisée dans les transistors MOS M 3 à M 6, les transistors MOS M 3 à M 6 recevant les mêmes charges que celles de la mémoire 1. La sortie de l'inverseur INV 1 de l'élément générateur 11 de signaux de charge préalable est amenée aux transistors MOS M 7, M 8 de l'élément de mémoire 12, en mettant ainsi en fonction les transistors MOS M 7, M 8. Ainsi, en amenant les signaux d'horloge ATDCK et CK 1 et le signal CHGSTB, les transistors MOS Ml, M 2 de l'élément générateur 11 de signaux de charge préalable sont mis en fonction, et les transistors MOS M 3 à M 8 de l'élément de mémoire 12 sont tous mis en fonction. Si la tension qui est entrée dans l'élément de mémoire 12 n'est pas suffisamment chargée au préalable, la sortie du transistor MOS M 8 de l'élément de mémoire 12 devient basse et le signal bas envoyé par le transistor MOS M 8 est amené aux transistors MOS M 9, M 10 du circuit détecteur 20. Par ailleurs, la sortie haute de signal de l'inverseur INV 1 de l'élément générateur 11 de signaux de charge préalable est amenée aux transistors MOS Mll, M 12 du circuit détecteur 20. En outre, les transistors MOS M 9, M 12 sont mis en fonction et les transistors MOS M 10, Mil sont mis hors fonction par les signaux bas et haut qui sont amenés au circuit détecteur 20 tandis que la sortie de transistor MOS M 12 devient un signal bas. La sortie du transistor MOS M 12 du circuit détecteur 20 est amenée aux inverseurs INV 2, INV 3 du circuit de mémorisation 30 pour y être mémorisée temporairement. Le signal de sortie CHGSTB est maintenu dans l'état initial par le signal bas mémorisé dans le circuit de mémorisation 30 et, par conséquent, le côté d'entrée de l'amplificateur de détection 20 est maintenu dans l'état chargé au préalable et la charge préalable de la ligne de donnée est maintenue de façon continue. Par ailleurs, si le signal VCOMP est entré sous forme d'un signal haut depuis l'extérieur, le transistor MOS M 15 du circuit détecteur 20 est mis en fonction par le signal haut entré et la mise en fonction du transistor MOS M 15 provoque la mise en fonction du transistor MOS M 16 du circuit détecteur 20. Si le transistor MOS M 16 du circuit détecteur 20 est mis en fonction, la capacité du transistor MOS M 9 est augmentée de sorte que sa vitesse de traitement est accrue. Cette vitesse de traitement de signaux est commandée par l'état de fonctionnement du transistor MOS M 15 du circuit détecteur 20. Par conséquent, si le signal entré VCOMP est un signal bas, le transistor MOS M 17 du circuit détecteur est mis en fonction, de sorte que la composante de bruit du signal haut qui est introduite momentanément depuis l'extérieur est enlevée de façon efficace. Par ailleurs, si la tension qui est entrée dans l'élément de mémoire 12 est suffisamment chargée au préalable, le transistor MOS M 8 de l'élément de mémoire 12 peut fonctionner dans une mesure suffisante et, par conséquent, l'élément de mémoire 12 sort un potentiel qui est formé entre les résistances internes du transistor MOS M 8. Le signal haut qui est envoyé par le transistor MOS M 8 de l'élément de mémoire 12 est amené aux transistors MOS M 9, M 10 du circuit détecteur 20, de. sorte que le transistor MOS M 9 est mis hors fonction et que le transistor MOS M 10 est mis en fonction. Par ailleurs, le signal de sortie de l'inverseur INV 1 de l'élément générateur 11 de signaux de charge préalable est inversé pour devenir un signal bas et ce signal inversé est envoyé aux transistors MOS Mll, M 12 du circuit détecteur 20, de sorte que le transistor MOS Mil est mis en fonction et le transistor MOS M 12 est mis hors fonction. En d'autres termes, la sortie du transistor MOS M 12 devient un signal haut, et le signal de sortie haut du circuit détecteur 20 est mémorisé temporairement dans les inverseurs INV 2, INV 3 du circuit de mémorisation 30 avant d'être amené à l'amplificateur de détection 2. Par conséquent, si la charge préalable du côté de sortie de l'élément de mémoire 12 est réalisée, le circuit détecteur la détecte et le signal de détection du circuit détecteur 20 est temporairement mémorisé dans le circuit de mémorisation 20 avant d'être envoyé à l'amplificateur de détection 2. Dès lors, la sortie des signaux CHGSTB qui sont envoyés pour charger au préalable le côté d'entrée de l'amplificateur de détection 2 est arrêtée et la charge préalable de la ligne de données est par conséquent terminée. Selon la présente invention, telle qu'elle est décrite ci-dessus, l'entrée de signal destinée à charger au préalable l'amplificateur de détection est commandée conformément à l'état de charge préalable de la ligne de donnée, et la donnée de la mémoire est sortie selon l'adresse qui est entrée immédiatement après l'achèvement de la charge préalable de la ligne de donnée, de sorte que la vitesse de traitement de données est considérablement accrue et que la composante de bruit introduite momentanément est enlevée de façon efficace. il REVENDICATIONS 1 Appareil automatique d'inspection destiné à la charge préalable d'une ligne de donnée dans un dispositif à mémoire dans lequel ladite ligne de donnée est chargée au préalable, avant la lecture de la donnée mémorisée dans une cellule de mémoire, caractérisé en ce qu'il comprend: un moyen de charge préalable ( 10) destiné à être chargé au préalable simultanément avec ladite ligne de donnée par un signal d'horloge (ATDCK) envoyé chaque fois que des adresses de ladite cellule de mémoire ( 1) sont modifiées; un moyen détecteur ( 20) relié audit moyen de charge préalable ( 10) pour inspecter l'état chargé au préalable; et un moyen de mémorisation ( 30) relié au côté de sortie dudit moyen détecteur ( 20) pour mémoriser temporairement l'état détecté de charge préalable et des signaux de commande envoyés à un amplificateur ( 2) de détection conformément aux signaux de sortie dudit moyen détecteur ( 20) 2 Appareil selon la revendication 1, caractérisé en ce que le moyen de charge préalable ( 10) comprend: un moyen générateur ( 11)de signaux de charge préalable pour recevoir une tension (Vcc) et un signal d'horloge (ATDCK) chaque fois que des adresses envoyées à ladite mémoire ( 1) sont modifiées; et et un moyen de mémoire ( 12) à charger au préalable par un signal envoyé par ledit moyen générateur ( 11) de signaux de charge préalable dans une cellule de mémoire fictive.