Brevet FR2681193A1 — publié le 19930312

PROTECTION DES ETAGES DE SORTIE D'UN CIRCUIT INTEGRE CONTRE LES DECHARGES ELECTROSTATIQUES L'invention concerne les circuits intégrés et leurs protections contre les décharges électrostatiques. Elle s'applique en particulier à la protection des étages de sortie des circuits MOS. Les progrès technologiques conduisent vers des composants de plus en plus petits et rapides, mais aussi plus fragiles. Les étages de sortie des circuits MOS, technologiquement capables jusqu'ici de supporter des courants de décharges élevés, deviennent vulnérables. En particulier les diverses techniques d'amélioration des performances des circuits intégrés telles l'amincissement des couches d'oxyde de grille, la diminution de la largeur des canaux de conduction des transistors, ou encore le très faible dopage et la faible épaisseur des régions drain des transistors, entraînent en contre-partie une sensibilité accrue aux surtensions ou décharges, car les tensions de claquage des jonctions ou de perçage entre drain et source des transistors MOS deviennent plus faibles et car l'oxyde de grille est plus fragile. Un étage de sortie MOS comporte classiquement au moins un transistor MOS dont l'état en sortie est commandé par la tension de grille du transistor - quand la tension de grille est nulle, le transistor est bloqué et sa sortie est en haute impédance - quand la tension de grille est de l'ordre de cinq volts en valeur absolue, le transistor est passant et amène soit zéro volt, soit 5 volts (Vcc) en sortie selon le type de transistor et la polarisation utilisés. Dans la suite, on s'intéresse à un étage de sortie à un seul transistor MOS de type N. Dans cet exemple classique, le drain du transistor est connecté à un plot de sortie du circuit, la source est connectée à la masse électrique Vss du circuit et la grille de commande est connectée à une sortie d'un élément de circuit amont. Un tel étage de sortie est dit à drain ouvert avec deux états possible en sortie : haute impédance ou zéro volt (Vss). Quand le circuit n'est pas alimenté, le transistor de sortie est normalement bloqué : la tension de grille est à zéro volt. Une surtension peut alors se produire sur le plot de sortie, par exemple par simple contact avec une main humaine, par décharge électrostatique. Si une surtension négative par rapport à la tension de polarisation du substrat de circuit (Vss) est imposée sur le plot de sortie, le transistor de sortie étant bloqué, la jonction drain-substrat est polarisée en direct et elle écrète la tension sur le drain à environ 0,6 volt : le transistor s'auto-protège. Mais si la surtension est positive par rapport à la tension de polarisation du substrat, la jonction drain-substrat est polarisée en inverse : la conduction du transistor peut être forçée par perçage entre drain et source ("punch-through" dans la littérature anglo-saxonne) ou par avalanche de la jonction drain-substrat : la tension au drain Vd atteint au moins 15 à 20 volts ; comme la tension de grille Vg est à zéro volt (transistor bloqué), la tension drain-grille (Vd-Vg) atteint aussi au moins 15 à 20 volts. Dans un transistor fragilisé, c'est à dire à canal court, faible dopage de drain ou faible épaisseur d'oxyde de grille, la tension de rupture de l'oxyde de grille est de ce même ordre de grandeur (15-20 volts) : le transistor (bloqué Vg = zéro volt) dont la conduction est ainsi forcée risque donc d'être détruit par rupture de l'oxyde de grille en bord de drain. L'invention concerne un dispositif de protection des étages de sortie des circuits MOS contre de telles surtensions destructrices. Selon l'invention, en cas de surtension sur le plot de sortie, un dispositif de protection de l'étage de sortie associé permet de diminuer la tension drain-grille, de manière à éviter le claquage de l'oxyde de grille en bord de drain. Il permet aussi de rendre passant le transistor de sortie avant le déclenchement d'une conduction forcée par avalanche ou perçage qui pourrait être destructrices. L'invention concerne un circuit intégré MOS comportant des étages de sortie MOS, un étage de sortie ayant une entrée connectée à une sortie d'un élément de circuit et une sortie connectée à un plot de sortie du circuit intégré, dans lequel un dispositif de protection d'un étage de sortie contre des surtensions est caractérisé en ce qu'il comporte un élément de protection avec une borne d'entrée connectée à la sortie de l'étage de sortie et une borne de sortie connectée à l'entrée de l'étage de sortie pour détecter une différence de tension entre la sortie et l'entrée de l'étage de sortie supérieure en valeur absolue à une tension de seuil de déclenchement et pour imposer alors sur l'entrée de l'étage de sortie, la tension disponible sur la sortie de l'étage de sortie à une tension de seuil de déclenchement près. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit, faite à titre indicatif et non limitatif de l'invention et en référence aux dessins annexés, dans lesquels - la figure 1 est un schéma synoptique d'un dispositif de protection d'un étage de sortie d'un circuit intégré MOS selon l'invention ; - la figure 2 est une courbe de réponse courant/tension d'un dispositif de protection selon l'invention. La figure 1 est un schéma synoptique d'un dispositif de protection Epl d'un étage de sortie Esl d'un circuit intégré CI. L'étage de sortie Esl a son entrée gl connectée à une sortie yl d'un élément 1 du circuit intégré CI et sa sortie dl connectée à un plot de sortie P1 du circuit intégré. Dans l'exemple, l'étage de sortie est de type drain ouvert à 2 états. Il comporte un transistor MOS T1 de type N dont le drain est la sortie dl et la grille, l'entrée gl, de l'étage de sortie Esl. La source sl du transistor MOS T1 est reliée à la masse électrique (Vss) du circuit intégré CI. Quand le transistor MOS T1 est conducteur, un canal de conduction s'établit entre le drain dl relié au plot de sortie P1 et la source sl reliée à la masse électrique du circuit. Ainsi, si l'élément 1 de circuit applique une tension positive de l'ordre de cinq volts sur l'entrée gl de l'étage de sortie Esl, le canal de conduction s'établit et impose une tension nulle sur la sortie dl de l'étage de sortie Esl. Si l'élément 1 de circuit applique une tension négative ou nulle sur l'entrée gl, il n'y a pas de canal de conduction (transistor T1 bloqué) et la sortie dl de l'étage de sortie Esl est en haute impédance. L'étage de sortie Esl a donc deux états possibles - un état "inactif" correspondant à une haute impédance de sortie ; - un état "actif" correspondant à une tension de sortie nulle. Plusieurs étages de sortie Esl, Es2 peuvent être associés à un même plot de sortie P1. Un seul peut être actif à la fois et imposer zéro volt sur le plot de sortie sans perturber les autres étages de sortie qui sont en haute impédance. Un dispositif de protection D1 d'un étage de sortie Esl selon l'invention comporte un élément de protection Epl avec une entrée A et une sortie B. L'entrée A est reliée à la sortie dl de l'étage de sortie Esl. La sortie B est reliée à l'entrée gl de l'étage de sortie Esl. L'élément de protection Epl a un seuil positif Vs et un seuil négatif Vs' de déclenchement en tension. Pour une différence de potentiel positive à ses bornes VA-VB supérieure au seuil positif Vs, l'élément de protection impose sur sa sortie B la tension d'entrée VA moins la tension de seuil positive Vs. Pour une différence de potentiel négative VA-VB inférieure au seuil négatif Vs', l'élément de protection impose sur sa sortie B la tension VA moins la tension de seuil négative Vs'. L'élément de protection Epl est un circuit suiveur de tension : la tension en sortie suit la tension d'entrée au seuil de déclenchement près. Si le circuit intégré est hors-tension, l'entrée gl de l'étage de sortie est en principe à zéro volt et la sortie dl est en haute impédance. Si une tension Vp supérieure au seuil de déclenchement positif Vs de l'élément de protection Epl se produit sur le plot P1 (décharge électrostatique), l'élément de protection Epl se déclenche et impose sur sa sortie B, donc sur l'entrée gl de l'étage de sortie Epl, la tension VA-Vs=Vp-Vs, tandis que la tension de sortie Vd de l'étage de sortie Esl est égale à la tension Vp. Donc la tension grille-drain du transistor MOS de l'étage de sortie est forcée à la tension de seuil Vs, quelle que soit la valeur de la surtension Vp. L'élément de protection Epl permet au-delà du seuil de déclenchement de maintenir une différence de potentiel entre l'entrée et la sortie de l'étage de sortie constante et égale au seuil de déclenchement. Ainsi pour une tension de seuil Vs de l'ordre de six volts, la tension grille-drain est bien inférieure à la tension de claquage de l'oxyde de grille du transistor en bord de drain (région notée "O" sur la figure 1), de l'ordre de 15-20 volts. De plus, cette tension forcée rend conducteur le transistor T1 avant même qu'une conduction non contrôlée par perçage ou avalanche puisse se produire. En pratique la tension de seuil positive Vs doit être supérieure à la tension d'alimentation Vcc du circuit, en tenant compte des tolérances sur cette tension généralement admises. Une valeur de l'ordre de six volts pour la tension de seuil positive Vs pourra généralement convenir. C'est aussi la valeur de la tension de seuil négative Vs' que l'on retiendra. En effet, un tel élément de protection Epl peut aussi se déclencher pour une valeur de tension à ses bornes VA-VB supérieure en valeur absolue à Vs' (cas de surtensions négatives). Or, comme l'élément de protection Epl ne doit pas perturber le fonctionnement normal de l'étage de sortie, il ne doit pas en particulier se déclencher quand l'élément 1 de circuit impose une tension positive de l'ordre de cinq volts sur la grille gl du transistor T1 de l'étage de sortie Esl, la tension de drain étant alors amenée à zéro volt. En pratique, une valeur de - 6 volts pour le seuil de tension négatif Vs' peut être retenue. Quand le circuit est mis hors tension, il arrive qu'il reste des charges électriques dans le circuit qui peuvent commander la tension Vss (masse électrique du circuit) sur la grille gl de l'étage de sortie Esl. Si l'élément de protection se déclenche, il impose une tension élevée Vp-Vs sur cette même grille gl. Pour permettre au potentiel de la grille gl de monter à cette tension élevée Vp-Vs alors que la sortie yl est à zéro volts et pour protéger la circuiterie en amont de la sortie yl, un perfectionnement au dispositif de protection D1 de l'invention consiste à placer une résistance de très forte impédance (au moins dix kilo-ohms) entre la sortie yl de l'élément 1 de circuit et la sortie B de l'élément de protection Epl. Cette résistance R1 permet alors de maintenir la tension Vss sur la sortie yl de l'élément 1 de circuit tout en permettant au potentiel de la grille gl de monter en tension. On a décrit un dispositif de protection D1 aux décharges électrostatiques d'un étage de sortie Esl d'un circuit intégré MOS, comprenant un élément de protection Epl en parallèle sur l'étage de sortie et, en outre, dans un perfectionnement de l'invention, une résistance R1 de forte impédance entre la sortie de l'élément 1 de circuit et l'entrée gl de l'étage de sortie Esl. De tels dispositifs de protection sont à placer de préférence sur chaque étage de sortie de circuit. Pour des étages de sortie Esl et Es2 associés à un même plot de sortie P1, on utilisera de préférence un seul élément de protection Epl commun à ces étages de sortie Esl et Es2 de l'exemple et par contre, pour chacun de ces étages de sortie Esl et Es2, une résistance R1, R2 particulière placée entre la sortie de l'élément de circuit et l'entrée de l'étage de sortie associé. Ainsi dans l'exemple de la figure 1, la borne de sortie B de l'élément de protection Epl est connectée sur l'entrée g2 de l'étage de sortie Es2 et sur l'entrée gl de l'étage de sortie Esl. Une résistance R2 est placée en série entre une sortie y2 d'un élément 2 de circuit qui commande l'étage de sortie Es2 et l'entrée g2 de cet étage de sortie Es2. La résistance R1 est placée en série entre la sortie yl de l'élément 1 de circuit et l'entrée gl de l'étage de sortie Esl. Dans l'exemple, on a décrit un dispositif de protection d'un étage de sortie avec un transistor MOS de type N. Cet exemple n'est pas limitatif. Le dispositif de protection s'applique aussi bien à d'autres types d'étages de sortie MOS ou CMOS. La courbe de réponse en courant de l'étage de protection Epl selon l'invention en fonction de la différence de tension à ses bornes VA-VB est représentée sur la figure 2. Elle correspond à deux droites de charge, la première avec un seuil positif Vs, la seconde avec un seuil négatif Vs'. Une réalisation pratique de l'étage de protection consiste par exemple à placer deux diodes zener zl, z2 tête-bêche entre les bornes A et B (figure 1), avec un seuil de tension pour chacune de l'ordre de six volts. De telles diodes zener seront par exemple réalisées selon le principe décrit dans le brevet italien NO 22228A/89 déposé au nom de Sgs-Thomson Microelectronics s.r.l. le 31 octobre 1989. D'autres réalisations sont possibles, par exemple en utilisant à la place d'une diode zener, un transistor MOS à canal N court, dont on force la grille à zéro volt. En cas de surtension, une conduction se déclenchera alors par le phénomène de perçage. Les résistances R1, R2 seront elles classiquement réalisées avec des transistors déplétés dans une technologie NMOS, ou bien, dans un autre exemple non limitatif avec un caisson dans une technologie CMOS à caisson N. REVENDICATIONS 1. Dans un circuit intégré MOS comportant des étages de sortie MOS (Esl, Es2), un étage de sortie (Esl) ayant une entrée (gl) connectée à une sortie (yl) d'un élément de circuit (1) et une sortie (dl) connectée à un plot de sortie (P1) du circuit intégré (CI), un dispositif de protection (D1) d'un étage de sortie (Esl) contre des surtensions est caractérisé en ce qu'il comporte un élément de protection (Epl) avec une borne d'entrée (A) connectée à la sortie (dl) de l'étage de sortie (Esl) et une borne de sortie (B) connectée à l'entrée (gl) de l'étage de sortie (Esl) pour détecter une différence de tension entre la sortie (dl) et l'entrée (gl) de l'étage de sortie (Esl) supérieure en valeur absolue à une tension de seuil de déclenchement (Vs, Vs') et pour imposer alors sur l'entrée (gl) de l'étage de sortie, la tension disponible sur la sortie (dl) de l'étage de sortie à la tension de seuil de déclenchement près (Vs, Vs'). 2. Un dispositif de protection d'un étage de sortie selon la revendication 1, caractérisé en ce qu'il comporte en outre une résistance (R1) placée en série entre la sortie (yl) de l'élément de circuit (1) et l'entrée (gl) de l'étage de sortie (Esl) associé. 3. Un dispositif de protection d'un étage de sortie selon la revendication 1 ou 2 pour un circuit ayant plusieurs étages de sortie (Esl, Es2) associés à un même plot de sortie (P1), chaque étage de sortie étant commandé par un élément de circuit (1, 2), caractérisé en ce qu'un élement de protection (Epl) a sa borne d'entrée (A) connectée à ce plot de sortie (P1) et sa borne de sortie (B) connectée sur l'entrée (gl, g2) de chacun des étages de sortie (Esl, Es2) dont la sortie (dl, d2) est connectée à ce plot de sortie (P1). 4. Un dispositif de protection d'un étage de sortie selon la revendication 3, caractérisé en ce qu'il comporte autant de résistances (R1, R2) que d'étages de sortie (Esl, Es2) associés à ce plot de sortie commun (P1), chaque résistance étant connectée entre l'entrée (gl, g2) d'un des étages de sortie (Esl, Es2) et la sortie (yl, y2) de l'élément (1, 2) de circuit associé. 5. Un dispositif de protection d'un étage de sortie selon l'une quelconque des revendications précédentes, caractérisé en ce que la tension de seuil de déclenchement est en valeur absolue supérieure à une valeur nominale de la tension d'alimentation du circuit. 6. Un dispositif de protection d'un étage de sortie selon l'une quelconque des revendications précédentes, caractérisé en ce que l'élément de protection est réalisé par deux diodes zener (zl, z2) montées tête-bêche, chacune ayant un seuil de tension égal en valeur absolue à la tension de seuil de déclenchement du dispositif de protection. 7. Un dispositif de protection d'un étage de sortie selon l'une quelconque des revendications précédentes pour un circuit intégré (CI) ayant plusieurs plots de sortie, caractérisé en ce qu'à chaque plot de sortie est associé au moins un tel dispositif de protection.