Brevet FR2677793A1 — publié le 19921218

CIRCUIT POUR PRODUIRE UNE TENSION D'ALIMENTATION INTERNE La présente invention se rapporte à un circuit pour produire une tension d'alimentation interne pour utilisation dans un dispositif de mémoire à semiconducteurs à haute densité En particulier, la présente invention se rapporte à un circuit pour produire une tension d'alimentation interne dans lequel la tension de sortie produite augmente en réponse à une augmentation de la température. De manière récente, dans un dispositif de mémoire à semiconducteurs avec une capacité de mémoire élevée, il est nécessaire d'alimenter un transistor MOS (semiconducteur à grille isolée par oxyde métallique) d'un niveau unitaire inférieur au micron avec une tension d'alimentation basse, inférieure à la tension d'alimentation externe de 5 V qui est généralement fournie dans les systèmes d'ordinateur A cette fin, un générateur de tension d'alimentation interne doit être prévu dans les puces à semiconducteurs en plus d'un circuit de mémoire de manière à délivrer la basse tension d'alimentation interne Par exemple, un dispositif DRAM (mémoire vive dynamique) à semiconducteurs d'un niveau au dessus de 16 Mbit inclut nécessairement un générateur de tension d'alimentation interne afin d'obtenir une fiabilité élevée du dispositif de mémoire. Un générateur de tension d'alimentation interne de la technique antérieure et les caractéristiques de celui-ci sont bien décrites en se référant aux figures 1 à 3 En se référant à la figure 1, le générateur de tension d'alimentation interne classique 100 est composé d'un générateur de tension de référence 50, d'un comparateur 60 et d'un circuit de sortie 70 Les caractéristiques du générateur de tension d'alimentation interne de la figure 1 sont montrées à la figure 2, par comparaison avec la tension d'alimentation externe De plus, un autre mode de réalisation du générateur de tension de référence 50 de la figure 1 est décrit à la figure 3. En revenant à la figure 1, le générateur de tension d'alimentation interne 100 comporte le générateur de tension de référence 50 et le circuit de sortie 70 qui est constitué d'un transistor PMOS (semiconducteur de type P à grille5 isolée par oxyde métallique) 10 utilisé comme une résistance variable Les sorties de tension du générateur de tension de référence 50 et du circuit de sortie 70 sont alors comparées dans le comparateur 60 qui est un amplificateur différentiel pour commander la tension appliquée à la grille du transistor10 PMOS 10 Le générateur de tension de référence 50 possède une première et une seconde résistances R 1, R 2 connectées en série entre la tension d'alimentation externe et le niveau de la masse, pour produire une tension de référence Vref par l'intermédiaire d'un noeud de connexion 3 Le comparateur 60 possède un premier et un second transistors NMOS (semiconducteur de type N à grille isolée par oxyde métallique) 6, 7 formant un amplificateur différentiel, un troisième transistor NMOS 8 servant de source de courant constant, et un premier et un second transistors PMOS 4, 5 formant un étage de charge à miroir de courant De plus, le transistor PMOS 10 a sa source connectée à la tension d'alimentation externe VC Cext, et son drain connecté à la tension d'alimentation interne VC Cint d'un noeud de sortie 11 Sur la figure, la tension de référence Vref est appliquée à la grille du premier transistor NMOS 6 du comparateur 60 Dans le cas o le flux de courant de charge est formé à partir du noeud de sortie il vers le circuit de mémoire (non montré), une chute de tension se produit au transistor PMOS 10 du circuit de sortie 70 Ce dont il résulte, que la tension d'alimentation interne est établie à un niveau de tension inférieur à la tension d'alimentation externe Au même moment, le comparateur 60 commande la tension de grille du transistor PMOS 10 de manière à conserver le niveau de tension d'alimentation interne identique au niveau de tension de référence Vref. Le générateur de tension d'alimentation interne doit conserver une tension d'alimentation interne constante quelles que soient les variations de la tension d'alimentation externe afin d'obtenir une fiabilité élevée du5 dispositif de mémoire à semiconducteurs De manière indésirable, cependant, le générateur de tension d'alimentation interne classique 100 de la figure 1 présente une différence de tension A V telle que montrée à la figure 2, en réponse à une augmentation de la tension d'alimentation externe Le problème précédent est provoqué par le fait que la tension de référence Vref issue du générateur de tension de référence 50 est R 2 Vref = VC Cext; par conséquent, la tension de (RI + R 2) référence Vref augmente à mesure que la tension d'alimentation externe augmente, en augmentant par ce moyen la tension d'alimentation interne Par conséquent, la fiabilité des semiconducteurs peut se trouver réduite. En se référant à la figure 3, le générateur de tension de référence 50 est constitué d'un premier à un troisième transistors PMOS 12, 13, 14 connectés en série les uns aux autres, et d'un quatrième et d'un cinquième transistors PMOS , 16 connectés en série l'un à l'autre, les premier à troisième transistors PMOS étant connectés en parallèle aux quatrième et cinquième transistors PMOS Les grilles et les drains des premier à cinquième transistors PMOS 12 à 16 étant chacun connectés en diode et, en outre, la grille du quatrième transistor PMOS est connectée à la source du troisième transistor PMOS 14 La source du troisième transistor PMOS 14 est couplée de manière à établir le niveau de tension de grille du quatrième transistor PMOS 15 à VC Cext, la source du quatrième transistor PMOS 15 devenant un noeud de sortie 17 par lequel le générateur de tension de référence 50 produit la tension de référence Vref par l'intermédiaire du noeud de sortie 17 A mesure que la température augmente, cependant, la tension de seuil Vth des transistors PMOS respectifs dans le générateur de tension de référence 50 montré à la figure 3 est réduite Par conséquent, la tension de référence Vref sera aussi réduite. Si la tension de référence est réduite, la tension d'alimentation interne sera également réduite, en faisant ainsi en sorte que le dispositif de mémoire à semiconducteurs fonctionne à une vitesse faible.10 C'est par conséquent un objectif de la présente invention que de créer un circuit pour produire une tension d'alimentation interne qui permette à un dispositif de mémoire à semiconducteurs de fonctionner à une vitesse constante, stable, quelles que soient les variations de la température, et dont la tension de sortie augmente à mesure que la température augmente. Afin d'atteindre l'objectif ci-dessus et d'autres objectifs et caractéristiques de l'invention, un générateur de tension d'alimentation interne de l'invention comprend un circuit de partage de tension qui possède une première et une seconde résistances de charge variables connectées en série entre la sortie de tension d'alimentation et le niveau de la masse, une connexion commune des résistances de charge variables devenant un noeud de sortie de celui-ci, afin de faire en sorte que la sortie de tension d'alimentation interne augmente en réponse à une augmentation de la température. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels: La figure 1 montre un générateur de tension d'alimentation interne classique; La figure 2 montre les caractéristiques de sortie du générateur de tension d'alimentation interne de la figure 1; La figure 3 montre un autre mode de réalisation du générateur de tension de référence de la figure 1; La figure 4 montre un générateur de tension d'alimentation interne selon la présente invention; La figure 5 montre les caractéristiques de sortie du générateur de tension d'alimentation interne de la figure 4; La figure 6 montre un mode de réalisation du générateur de tension d'alimentation interne de la figure 4; et La figure 7 est un tableau pour montrer le taux de diminution de la puissance de commande des transistors MOS en réponse à la variation de la température. La figure 4 montre bien comment un circuit de partage de tension 80 est connecté à un comparateur 60 et à un circuit de sortie 70 Un générateur de tension de référence 50 auquel une tension d'alimentation externe est appliquée, produit une tension de référence Vref Le comparateur 60 connecté à la sortie du générateur de tension de référence 50, compare une première tension d'entrée couplée à la tension de référence Vref avec une seconde tension d'entrée La sortie du comparateur 60 est couplée à une borne d'entrée du circuit de sortie 70 pour produire la tension d'alimentation interne Le circuit de partage de tension 80, connecté à la sortie du circuit 70, produit la seconde tension d'entrée sur un noeud de sortie de celui-ci, en permettant par ce moyen au niveau de tension de sortie du circuit de sortie 70 d'augmenter en réponse à l'augmentation de la température Il doit être noté de plus que le circuit de partage de tension 80 possède une première et une seconde résistances de charge variables R 1 ', R 2 ',dont les résistances augmentent en réponse à l'augmentation de la température et dans lequel la valeur de résistance de la première résistance de charge variable R 1 ' est plus élevée que celle de la seconde résistance de charge variable R 2 ' De plus, le taux d'augmentation de la résistance en fonction de l'augmentation de la température, de la première résistance de charge variable R 1 ' est plus grand que celui de la seconde résistance de charge variable R 2 l La tension de sortie VC Cint du générateur de tension d'alimentation interne 100 de la figure 4, peut être écrite 1 t Ri' comme VC Cint = Vref, o le taux de variation de la R 2 ' résistance par rapport à la variation de température de R 1 ' est plus grand que celui de R 2 ' Il est par conséquent10 évident à partir de ce qui précède qu'à mesure que la température augmente le taux d'augmentation de la résistance de la première résistance de charge variable Ri' devient plus grand que celui de la seconde résistance de charge variable R 2 ', en augmentant par ce moyen la tension d'alimentation interne VC Cint. Comme cela est bien représenté à la figure 5, il est clair que la tension d'alimentation interne VC Cint augmente de façon stable pour se maintenir constante à mesure que la température augmente Par conséquent, le problème rencontré dans les circuits classiques, qui fait que la tension de référence Vref du générateur de tension de référence est réduite à mesure que la température augmente, ce dont il résulte une tension d'alimentation interne basse de façon indésirable, de même que le problème qui fait que la tension de référence augmente également à mesure que la tension d'alimentation externe augmente, ce dont il résulte une tension d'alimentation interne instable, sont tous les deux résolus. Un mode de réalisation du générateur de tension d'alimentation interne 50 de la figure 4 va maintenant être décrit en détail ci-dessous, en se référant à la figure 6 Le générateur de tension de référence 50 possède une source de courant constant 31 dont une entrée est couplée à la tension d'alimentation externe VC Cext, un noeud de sortie 38 couplé à la sortie de la source de courant constant 31, et un circuit connecté entre le noeud de sortie et le niveau de la masse, pour faire chuter le niveau de tension du noeud de sortie 38 à un niveau prédéterminé. Le circuit de chute de tension possède une première résistance 35 connectée au noeud de sortie 38, une autre extrémité de la première résistance 35 étant couplée en commun au collecteur et à la base d'un premier transistor bipolaire 32 dont l'émetteur est couplé au niveau de la masse Une seconde résistance 36 dont une extrémité est couplée au noeud de sortie 38, est couplée au collecteur d'un second transistor bipolaire 33 dont la base est couplée au collecteur du premier transistor bipolaire 32 et dont l'émetteur est connecté au niveau de la masse par l'intermédiaire d'une troisième résistance 37 De plus, le noeud de sortie 38 est connecté au collecteur d'un troisième transistor bipolaire 34, dont la base est connectée au collecteur du second bipolaire 33 et dont l'émetteur est couplé au niveau de la masse. Le comparateur 60 possède un premier transistor PMOS 39 dont la source est connectée à la tension d'alimentation externe, et un second transistor PMOS 40 dont la source est connectée à la tension d'alimentation externe La grille du premier transistor PMOS 39 est connectée en commun à la grille et au drain du second transistor PMOS 40 Puis, la grille d'un premier transistor NMOS 41 est couplée à une première tension d'entrée, c'est-à-dire, la tension de référence Vref En outre, le premier transistor NMOS 41 a son drain connecté au drain du premier transistor PMOS 39 et sa source connectée à la source d'un second transistor NMOS 43 dont le drain est connecté au drain du second transistor PMOS 40 et dont la grille est couplée à une seconde tension d'entrée Les sources du premier et du second transistors NMOS 41, 43 sont connectées au drain d'un troisième transistor NMOS 42 dont la source est connectée au niveau de la masse et dont la grille est couplée à la première tension d'entrée Le noeud de connexion 44 des drains du premier transistor PMOS 39 et du premier transistor NMOS 41 sert de noeud de sortie du comparateur 60. Le circuit de sortie 70 est constitué d'un transistor PMOS dont la source est connectée à la tension d'alimentation externe VC Cext et dont la grille est connectée au noeud de sortie 44 du comparateur 60 Le drain du transistor PMOS 45 est connecté à un noeud de sortie 49 par l'intermédiaire duquel la tension d'alimentation interne VC Cint est produite. Le circuit de partage de tension 80 est constitué d'un premier transistor PMOS 46 dont la source est connectée au noeud de sortie 49 du circuit de sortie 70, et dont la grille et le drain sont connectés en diode Un second transistor PMOS 47 a sa source connectée au drain du premier transistor PMOS 46 et sa grille et son drain connectés en diode au15 niveau de la masse De plus, un noeud de sortie 48 auquel le drain et la source du premier et du second transistors PMOS sont respectivement connectés, est couplé à la seconde tension d'entrée. Afin de produire une tension de référence constante Vref quelles que soient les variations de la température, le générateur de tension de référence 50 est constitué de transistors bipolaires A titre de référence, la tension de sortie du générateur de tension de référence de l'invention Rb Il I 52 50 est Vref = VBE + Vt In () , dans laquelle VBE Rc I 2 'si est une tension base-émetteur du troisième transistor bipolaire 34; Vt est la tension thermoélectrique; Rb et Rc sont respectivement les seconde et troisième résistances 36, 37; et IS, et I 52 sont les courants de saturation de collecteur des premier et second transistors bipolaires 32, 33, respectivement Le générateur de référence 50 est construit de telle façon que la tension base-émetteur VBE avec un coefficient de température négative de -2,2 m V/OC et que la tension thermoélectrique Vt avec un coefficient de température positive de 0,085 m V/OC soient combinées l'une avec l'autre de manière à obtenir un coefficient de température de zéro Contrairement au générateur de tension de référence classique utilisant des transistors PMOS ayant un coefficient de température négative de -3 m V/OC, le générateur de tension de référence 50 de l'invention peut produire une tension de référence constante, stable Vref quelles que soient les variations de la température. A côté de cela, le circuit de partage de tension 80 est connecté de manière à ce que la tension de référence Vref augmente, pour augmenter par ce moyen la tension d'alimentation interne VC Cint en fonction de l'augmentation de la température A cette fin, la conductance de canal 3 IDS g 1 ( =) du premier transistor PMOS 46 est rendue VDS inférieure à la conductance de canal g 2 du second transistor PMOS 47; par conséquent la résistance de canal du premier transistor PMOS 46 est plus grande que celle du premier transistor PMOS 47 Il est bien connu que la conductance est l'inverse de la résistance A partir de ce qui précède, il peut être compris que la puissance de commande est réduite pour un transistor MOS dont la résistance de canal est élevée En général, un transistor MOS dont la longueur de canal est grande subit une influence plus importante de la température qu'un transistor MOS avec une courte longueur de canal; par conséquent, la variation de la résistance de canal en fonction de la température du transistor MOS avec une grande longueur de canal est comparativement considérable. Le générateur de tension d'alimentation interne de la figure 6 fonctionnant à la température normale de 250 C va maintenant être considéré ci-dessus La tension de référence Vref issue du générateur de tension de référence 50 est appliquée aux grilles des premier et troisième transistors NMOS 41, 42 A ce moment, si cette tension est plus élevée que la tension appliquée à la grille du second transistor NMOS 43 du comparateur 60, une tension donnée sera chargée au noeud de sortie 49 du circuit de sortie 70 Dans le même temps, dans le cas o la tension de référence Vref est au même niveau que la tension de sortie du circuit de partage de tension 80, la tension d'alimentation interne VC Cint est5 maintenue constante par le circuit de partage de tension 80. Dans un cours instant, si la température est augmentée jusqu'à plus de 830 C, l'écoulement de courant dans le premier transistor PMOS 46 du circuit de partage de tension 80 sera réduit; par conséquent, une tension inférieure à celle pendant la température normale est appliquée à la grille du second transistor NMOS 43 du comparateur 60 Ainsi, le noeud de sortie 44 du comparateur 60 est chargé avec une tension inférieure à celle à laquelle il se trouve à la température normale, et par ce moyen, la tension au noeud de sortie 49, c'est-à-dire, la tension d'alimentation interne VC Cint, du circuit de sortie 70 sera augmentée De plus, à mesure que la température augmente de plus en plus, l'écoulement de courant formé dans le canal du premier transistor PMOS 46 du circuit de partage de tension 80 est de plus en plus réduit, de sorte que la tension d'alimentation interne du noeud de sortie 49 du circuit de sortie 70 augmente par rapport à l'augmentation de la température Ce dont il résulte que, puisque la détérioration du transistor MOS due à la variation de la température est empêchée, il peut être possible d'obtenir un dispositif de mémoire à semiconducteurs fonctionnant de manière stable. Pour une meilleure compréhension du circuit de partage de tension 80 selon la présente invention, un tableau à la figure 7 va être décrit cidessous, dans lequel le taux de diminution de la puissance de commande est montré en détail pour des transistors MOS dont la couche d'oxyde de grille est de 16 nm d'épaisseur Dans la suite, pour des raisons pratiques, le transistor PMOS sera décrit en même temps que le transistor NMOS; cependant, ce qui concerne le transistor PMOS sera écrit entre parenthèses Dans le tableau, la puissance de commande pour le transistor NMOS (PMOS) est mesurée dans un état dans lequel les tensions de grille et de drain qui lui sont appliquées sont toutes deux de + 4,0 V (- 4,0 V), et la tension substrat-source est de -2,0 V ( O V) Le taux de diminution de la puissance de commande à 850 C est représentée en comparaison avec le taux de diminution de la puissance de commande à 250 C Il sera compris par les personnes expérimentées dans la technique que le taux de diminution élevé de la puissance de commande reflète le taux d'augmentation élevé de la résistance de canal en réponse à l'augmentation de la température, du transistor MOS Par conséquent, comme la conductance du canal du transistor MOS est rendue faible, la résistance de canal de celui-ci est élevée, et ainsi, le taux d'augmentation de sa résistance est également élevé. A partir des descriptions qui précèdent, il est évident que le générateur de tension d'alimentation interne de l'invention peut compenser la diminution de puissance de commande due à l'augmentation de la température de même que la diminution de sa vitesse de fonctionnement résultant de la diminution de la puissance de commande Par conséquent, le dispositif de mémoire à semiconducteurs utilisant le circuit de l'invention peut être mis en oeuvre de façon stable quelles que soient les variations de la température. Bien que des structures et des procédures spécifiques de l'invention aient été représentées et décrites ici, ceci n'a pas pour but de limiter l'invention aux éléments et structures décrits Une personne expérimentée dans la technique reconnaîtra aisément que des éléments ou des sous- ensembles particuliers peuvent être utilisés sans sortir du domaine et de l'esprit de l'invention. il REVENDICATIONS 1 Circuit recevant une tension d'alimentation externe (VC Cext), pour produire une tension d'alimentation interne (VC Cint) plus petite que ladite tension d'alimentation externe (VC Cext), destinée à être appliquée à des moyens de mémoire par l'intermédiaire de moyens de sortie ( 70), caractérisé en ce qu'il comprend: des moyens de partage de tension ( 80) pour augmenter sa tension de sortie (VC Cint) en réponse à l'augmentation de la température, lesdits moyens de partage de tension ( 80) comprenant; des premiers et seconds moyens de résistance variable (R 1 ', R 2 ') couplés en série les uns aux autres entre lesdits moyens de sortie ( 70) et un niveau de masse, et un noeud de sortie formé à la connexion desdits premier et second moyens de résistance variable (RI', R 2 '). 2 Circuit tel que revendiqué dans la revendication 1, caractérisé en ce qu'un taux d'augmentation de résistance en réponse à l'augmentation de la température, desdits premiers moyens de résistance variable (RI') est plus élevé que celui desdits seconds moyens de résistance variable (R 2 '). 3 Circuit tel que revendiqué dans la revendication 1, caractérisé en ce que lesdits premiers et seconds moyens de résistance variable (R 1 ', R 2 ') comprennent: un premier transistor MOS ( 46) dont une extrémité du canal est couplée auxdits moyens de sortie ( 70), et dont l'autre extrémité de canal et la grille sont connectées en diode; et un second transistor MOS ( 47) dont une extrémité de canal est couplée au noeud de sortie ( 48), et dont l'autre extrémité de canal et la grille sont connectées en diode au niveau de la masse; et ledit premier transistor MOS ( 46) ayant un canal d'une plus grande longueur que celui dudit second transistor MOS ( 47). 4 Circuit recevant une tension d'alimentation externe (VC Cext), pour produire une tension d'alimentation interne (VC Cint) plus basse que ladite tension d'alimentation externe (VC Cext) pour utilisation dans un dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comprend: des moyens de production d'une tension de référence ( 50) connectés de manière à recevoir ladite tension externe (VC Cext) pour produire une tension de référence (Vref); des moyens de comparaison ( 80) connectés pour recevoir la sortie desdits moyens de production de tension de référence ( 50) pour comparer un signal appliqué à partir d'une première ligne d'entrée avec un signal issu d'une seconde ligne d'entrée de ceux-ci, la première ligne d'entrée étant couplée à la sortie de ladite tension de référence (Vref); des moyens de sortie ( 70) recevant la sortie desdits moyens de comparaison ( 60) pour produire sur un noeud de sortie de ceux-ci ladite tension d'alimentation interne (VC Cint); et des moyens de partage de tension ( 80) recevant la sortie desdits moyens de sortie ( 70), pour délivrer leur sortie à la seconde ligne d'entrée desdits moyens de comparaison ( 60); ce par quoi la valeur de sortie desdits moyens de' sortie ( 70) augmente en réponse à l'augmentation de la température. 5 Circuit tel que revendiqué dans la revendication 4, caractérisé en ce que lesdits moyens de production de tension de référence ( 50) comprennent: une première résistance ( 35) dont une extrémité est connectée à un noeud de sortie ( 38) desdits moyens de production de tension de référence ( 50); un premier transistor bipolaire ( 32) dont le collecteur et la base sont couplés en commun à l'autre extrémité de ladite première résistance ( 35), et dont l'émetteur est couplé au niveau de la masse; une seconde résistance ( 36) dont une extrémité est connecté au noeud de sortie ( 38) desdits moyens de production de tension de référence ( 50); un second transistor bipolaire ( 33) dont le collecteur est couplé à l'autre extrémité de ladite seconde résistance ( 36), et dont la base est couplée au collecteur dudit premier transistor bipolaire ( 32); une troisième résistance ( 37), dont une extrémité est couplée à l'émetteur dudit second transistor bipolaire ( 33), l'autre extrémité de celle-ci étant couplée au niveau de la masse; et un troisième transistor bipolaire ( 34) dont le collecteur est couplé au noeud de sortie ( 38) desdits moyens de production de tension de référence ( 50), dont la base est couplée au collecteur dudit second transistor bipolaire ( 33), et dont l'émetteur est couplé au niveau de la masse. 6 Circuit tel que revendiqué dans la revendication 4, caractérisé en ce que lesdits moyens de comparaison ( 60) comprennent: un premier transistor PMOS ( 39)dont la source est couplée à ladite tension d'alimentation externe (VC Cext); un second transistor PMOS dont la source est couplée à ladite source d'alimentation externe (VC Cext), dont la grille et le drain sont couplés en commun à la grille dudit premier transistor PMOS ( 39); un premier transistor NMOS ( 41) dont la grille est couplée à ladite première ligne d'entrée, et dont le drain est couplé au drain dudit premier transistor PMOS ( 39); un second transistor NMOS dont la grille est couplée à ladite seconde ligne d'entrée, et dont le drain est couplé au drain dudit second transistor PMOS ( 40); un troisième transistor NMOS ( 42) dont la grille est couplée à la première ligne d'entrée, dont la source est couplée au niveau de la masse, et dont le drain est couplé aux sources du premier et du second transistors NMOS; et un noeud de sortie ( 44) formé à la connexion des drains du premier transistor PMOS ( 39) et du premier transistor NMOS ( 41). 7 Circuit tel que revendiqué dans la revendication 4, caractérisé en ce que lesdits moyens de sortie ( 70) comprennent: un transistor PMOS ( 45) dont la source est couplée à la tension d'alimentation externe (VC Cext), et dont la grille est couplée au noeud de sortie desdits moyens de comparaison10 ( 60); et un noeud de sortie ( 49) couplé au drain dudit transistor PMOS ( 45). 8 Circuit tel que revendiqué dans la revendication 4, caractérisé en ce que lesdits moyens de partage de tension ( 80) comprennent: un premier transistor PMOS ( 46) dont la source est couplée au noeud de sortie ( 49) desdits moyens de sortie ( 70), et dont la grille et le drain sont connectés en diode; un second transistor PMOS ( 47) dont la source est couplée au drain dudit premier transistor PMOS ( 46), et dont la grille et le drain sont montées en diode au niveau de la masse; et un noeud de sortie ( 48) formé à une connexion commune du premier et du second transistors PMOS ( 46, 47).