Brevet FR2664744A1 — publié le 19920117

DIODE PIN A FAIBLE SURTENSION INITIALE La présente invention corcerne le domaine des diodes PIN qui sont des diodes destinées à laisser passer le courant appliqué selon une première polarité et à bloquer des courants appliques selon la polarité inverse. La figure 1 représente très schématiquement l'allure gérnrale d'une diode PIN Celle-ci comprend un substrat 1 faible- ment dopé, le niveau de dopage étant ocuramment désigrn par le symbole N ou par le symbole I pour indiquer que le dopage est proche du niveau intrinsèque, par exemple 5 1014 atomes par cm 3. La face arrière du substrat 1 comprend une couche N+ d'un niveau de dopage élevé, par exemple 1021 atomes par cm 3 Cette face est revêtue d'une métallisation de cathode 3 Dans la face avant est formée une région 4 de type P sur laquelle est formée une métal- lisation d'anode 5. Normalemient, une telle diode, quaind elle conduit du courant, présente une chute de tension à ses bornes de l'ordre de 0,6 à 0,7 volt Toutefois, si une tension est brutalement appli- quée en sens direct aux bornes de la diode, il apparaît un pic de surtension initiale (peak on) associé à la durée d'installation des charges dans la zone intrinsèque. La figure 2 illustre une courbe de tension en fcnction du temps quand une tension directe est brutalement appliquée aux bornes de la diode On voit que, dans un intervalle de l'ordre de ns, on peut avoir une surtension initiale Vp de l'ordre de quelques dizaines de volts avant de redescendrre à la chute de tension directe normale VF de la diode. Ce pbércmine de retard à la mise en conduction de la diode peut être particulièrement gênant, par exemple quaind une telle diode est associée en parallèle avec un composant de protection tel qu'un thyristor à déclecremnt par avalanche par suite de l'apparition d'une surtension à ses bornes. Ainsi, un objet de la présente invention est de prévoir une structure de diode PIN évitant le pheinène susmentionné de surtension initiale. Pour atteindre cet objet, la présente invention prévoit une diode PIN à faible surtension à la mise en conduction ompre- nant une région d'arnode de type P formée sur une première face d'un substrat de type N faiblement dopé, une région de cathode formée sur la deuxième face du substrat, et, sur une partie de la première face, une région supplémentaire de type N+ en contact avec la région d'anode pour former une jonction avec celle-ci, cette région supplémentaire étant coenectée à la région de cathode. Dans une application, cette diode est assemblée en une structure monolithique de facçn tête-bêche avec un thyristor à déclerncement par avalanche. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: la figure 1 représente, en coupe, l'allure classique d'une diode PIN; la figure 2 représente la tension en fonction du temps aux bornes d'une diode PIN à la mise en conduction; les figures 3 et 4 représentent des vues en coupe de diodes PIN selon la présente invention; la figure 5 représente une vue en coupe de la combi- naison monolithique d'un dispositif de déclerniceent et d'une diode PIN selon la présente invention; et la figure 6 représente le circuit équivalent de la structure de la figure 5. Conformement à l'usage dans le domaine de la représen- tation des composants semiocducteurs, les épaisseurs et les étendues latérales des diverses couches ne sont pas illustrées à l'échelle dans les vues en coupe des figures 1, 3, 4 et 5 Cer- taines dimensicns ont été arbitrairement dilatées pour faciliter la lisibilité et/ou le tracé de ces figures L'homme de l'art pourra se référer aux exemples numériques donnés dans la présente demande et aux dimensions usuelles dans la technique. La figure 3 représente un premier mode de réalisation de la présente invention En plus des couches et métallisations 1 à 5 déjà illustrées en figure 1, le dispositif de la figure 3 comprend, du côté de la surfaoe supérieure de la diode PIN une région diffusée 7 de type N fortement dopée formant une jonction avec une partie de la région 4 de type P Une métallisation 8 est solidaire de la surface supérieure de la région 7 Cette métalli- sation 8 est connectée à la métallisation d'anode de la diode. La figure 4 représente une variante de réalisation de la présente invention La couche 7 de type N+ est représentée comme située partiellement sous la région 4 Cela résulte d'étapes successives de masquage et de dopage, la région 7 étant forméne d'abord et la région 4 ensuite. Grâce à la présente invention, dès qu'une tension est appliquée entre les bornes d'anode et de cathode de la diode, la jorntion PN+ 4-7 conduit immédiatement et impose une tension basse aux bornes de dispositif Toutefois, cette jonction de faible étendue ne peut laisser passer un courant important et dès que des porteurs en iombre suffisant ont été injectes dans le substrat 1, la diode verticale PN-r N+ 4-1-2 prend le relais et le dispositif fnc-tionne comme une diode PIN classique dans laquelle on a évité le phênomrne de surtension à l'origine. L'une des applications d'une telle diode est d'être disposée en antiparallèle avec un thyristor sans gâchette à déeclerÈI-qnt par avalanche, oet ensemble étant disposé en série avec un ensemble de mnme type polarisé en sens inverse pour assu- rer une protection contre des surtensions positives ou négatives. L'association en parallèle d'un thyristor à délenche- ment par retourr Lnent avec une diode est connue en elle-même, l'invention résidant dans la modification de la diode Ainsi, la figure 5 représente dans sa partie gauche un thyristor comprenant une couche supérieure 10 de type N à courts-circuits d'émetteur, une couche 11 de type P, un substrat 12 de type N et une couche inférieure 13 de type P Une région 14 de type N+ est souvent prévue au niveau d'une partie de l'interface entre les couches 11 et 12 pour fixer la tension de retournement du thyristor La partie droite de la figure représente une diode PIN constituée à partir de la couche P 11, du substrat 12 et d'une couche inférieure 15 de type N+ Une métallisation supérieure 16 relie l'arnode de la diode à la cathode du thyristor et une métallisa- tion inférieure 17 relie la cathode de la diode à l'anode du thyristor En outre, on retrouve dans la partie droite de la figure la région N+ 7 selon l'invention avec sa métallisation 8 qui est reliée à la métallisation 17. La figure 6 représente le schéna équivalent du circuit de la figure 5 On peut y voir entre deux électrodes 16 et 17 un thyristor 20 correspondant à la partie gauche de la figure 5, une diode PIN 21 correspondant à la jonction 11/12 et une petite diode PN+ 22 corresponant à la jonction 11/7. L'hcrme de l'art notera que la présente invention est susceptible de diverses variantes et peut notamment bénéficier des divers perfectioninemnts généralement apportés à la réalisa- tion des diodes PIN qui ont été décrites ici seulement de façon schématique et rapide. REVENDICATIONS 1 Diode PIN à faibhle surtension à la mise en conduc- tion comprenant une région d'arnode ( 4) de type P formée sur une première face d'un substrat ( 1) de type N faiblement dopé et une région de cathode ( 2) formée sur la deuxiéme face du substrat, caractérisée en ce qu'elle comprend sur une partie de la première face une région supplémentaire ( 7) de type N+ en contact avec la région d'anode pour former une jonction avec celle-ci, cette région supplémentaire étant conrectée à la région de cathode. 2 Diode PIN selon la revendication 1, caractérisée en ce qu'elle est assemblée en une structure monolithique de façon tête-bêche avec un thyristor à déclernsheent par avalanche.