Brevet FR2666185A1 — publié le 19920228

-'1 CONVERTISSEUR ANALOGIOUE/NUMÉRIQUE A INTERPOLATION La présente invention concerne le dnomine des conver- tisseurs analogique/numérique rapides et plus particulièrement les convertisseurs analogique/numérique du type à interpolation. La figure 1 illustre très schmatiquenent l'organi- sation générale d'un convertisseur analogique/numérique à inter- polation à N bits. La grandeur analogique d'entrée Ve est cx Emarée dans p Comparateurs d'entrée Cl Ci Cp à des tensions de référence fournies par exemple par un pont de résistans étagées ri Les tensions de sortie si des Comparateurs Ci sont combinées en r groupes: la sortie si du comparateur Ci avec les sorties si-r, si-2 r et si+r, si+ 2 r et de même la sortie si+l du oempa- rateur Ci+l avec les sorties si+l+r, si+ 1 + 2 r,, et Si+l-r, si+l-2 r, etc, pour fournir des sorties combinées Sl Sr. Chacune des r sorties combinées Sl Sr résulte d'un repliement comme cela sera explicité en relation avec la figure 2, et est ensuite appliquée à r circuits d'interpolation Il Ir dont chacun réalise une interpolation en q+l sous-intervalles de tension dont chacun correspond à la division par q+l de l'inter- valle entre les tensions de référence appliquées à deux oompa- rateurs Ci successifs Les sorties si des comparateurs Ci et les sorties des interpolateurs Il à Ir sont appliquées à un circuit de mémorisation et de codage 10 pour fournir sur des conducteurs de sortie une valeur numérique correspondant à l'amplitude du signal analogique d'entrée Un tel convertisseur est par exemple décrit dans "An 8-bit 50 M Hz Video ADC with folding and interpo- lation techniques", R Van de Grift et al, PP 94-95, ISSOCC 87. Avec p comparateurs d'entrée et q interpolations, on réalise un convertisseur analogique/numérique à N bits tel que 2 N = p(q+l) en réduisant le nombre total de comparateurs qui, au lieu d'être égal à 2 N est égal à p (comparateurs d'entrée) + r(q+l) (comparateurs d'interpolation) Etant donné que r est généralement relativement faible, oeci conduit, dès que le nombre, N, de bits du convertisseur analogique/numérique devient élevé, par exemple supérieur à 8, à réduire notablement le nombre de comparateurs d'entrée, oette réduction du nombre de compara- teurs d'entrée étant bien supérieure au nombre de comparateurs supplémentaires nécoessaires dans les r circuits d'interpolation. La figure 2 représente un exemple classique de réalisa- tion et d'association de comparateurs successifs d'un même groupe parmi les r groupes de comparateurs On a supposé que r était égal à 4 et l'on peut voir en figure 2 les comparateurs succes- sifs Cl, C 5, C 9, C 13 Chaque comparateur comprend dans l'exem- ple illustré deux transistors NPN dont les émetteurs sont reliés ensemble et à la masse par l'intermédiaire d'une source de cou- rant Il La base du premier transistor reçoit la tension d'entrée et la base du deuxième transistor reçoit la tension de référence correspondant à ce comparateur Le collecteur du premier transis- tor (Tlj, T 51, T 91, T 131) de chacun des comparateurs est relié à une borne d'alimentation haute par l'intermédiaire d'une résis- tance R et le signal sur ce collecteur est recopié par un tran- sistor NPN (T 1, T 5, T 9, T 13) dont le collecteur est relié à une souroe de tension haute et l'émetteur constitue la borne de sortie Si En fait, on a représenté deux lignes de sortie Sla et Slb corenetées à la masse par des souroes de courant I 2 dont chacune est reliée à un transistor sur deux, de sorte que l'on obtient sur les lignes Sla et Slb des signaux quasicomplémen- taires Le collecteur du deuxième transistor (T 12, T 52, T 92, T 132) de chacun des comparateurs est relié au collecteur du premier transistor du comparateur suivant Ainsi, le ollecteur du deuxième transistor T 12 du comparateur Cl est relié au col- lecteur du premier transistor T 51 du comparateur C 5 La figure 3 représente l'évolution du signal Sla en fonction de la tension d'entrée Ve. Quand Ve est inférieur à Vl, les transistors Tll, T 51, T 91, T 131 sont bloqués tandis que les transistors T 12, T 52, T 92, T 132 sont passants Le transistor Tli étant bloqué, le transistor T 1 a sa base au potentiel haut, amenant la ligne Sla à haut niveau Par contre, les transistors T 5, T 13, dont les bases sont à bas niveau du fait de l'état passant des transistors T 12, T 52, T 92 imposent un niveau bas sur la ligne Slb. Quand la tension Ve est comprise entre Vi et V 5, le transistor Tll est passant La base du transistor T 1 est donc à un niveau bas Les transistors T 12 et T 51 sont faiblement conduc- teurs, la base du transistor T 5 est donc à un niveau haut et c'est la ligne Slb qui passe à haut niveau et les bases des tran- sistors T 52, T 92, T 132 restent à bas niveau Ainsi, à l'exoep- tion de celle du transistor T 5, toutes les bases des transistors T 1, T 9, T 13 sont à un niveau bas et la ligne Sla est à bas niveau Ensuite, la tension sur la ligne Sla alterne de bas à haut niveau tandis que la tension Ve croit Au voisinage de cha- cune des tensions VI, V 5, V 9, V 13, le signal change d'état. C'est dans cette zone qu'est effectuée l'interpolation. Cette interpolation sera de préférenoe réalisée en utilisant le signal Sla et son signal quasicomplémentaire Slb. En supposant toujours que r égale 4, c'est-à-dire qu'il existe quatre sorties Si, 52, 53 et 54 des oomparateurs d'entrée qui sont appliquées aux circuits d'interpolation I 1 I 4, la figure 4 A représente l'allure de oes sorties Si à 54 et plus particulièraement des sorties Sla à 54 a et la figure 4 B représente l'allure des courbes Sla et 52 a au voisinage des tensions V 1 et V 2 C'est au voisinage de ces changements d'état que l'on réali- sera les interpolations dans les interpolateurs I 1 Ir Toute- fois, l'étage différentiel utilisé, tel qu'illustré en figure 2 est fortement non-linéaire Il en résulte d'une part que les tensions VI et V 2 ne doivent pas être trop écartées et que l'on ne peut pas multiplier le nombre de points d'interpolation, le nombre 4 susmentionné semblant être un maximum. Or, il apparait que, si l'on veut réduire le nombre de ccmparateurs, et donc la surface et la consommation d'un conver- tisseur analogique/numérique, il conviendrait, quand le nombre de bits que l'on souhaite obtenir est élevé, par exemple égal à 10, d'augmenter le nombre de niveaux d'interpolation par interpo- lateur. Selon la présente invention, il est apparu que ceci pouvait être réalisé en choisissant de modifier les comparateurs/ cmbinateurs d'entrée pour obtenir une caractéristique linéaire de chacun de ces comnparateurs/combinateurs. Plus particulièrement, la présente invention prévoit un convertisseur analogique/numérique à interpolation à N bits comprenant un premier étage de p comparateurs dont les sorties sont associées par groupes de comparateurs décalés d'un incrément r donné, la sortie combinée de chaque groupe ayant la forme d'un signal variant périodiquement entre des niveaux haut et bas, les tensions de sortie de chaque groupe étant comparées au voisinage de leur transition dans des deuxièmes étages de q+ l comparateurs chacun (plq+ 1 l = 2 N) Chaque comparateur du premier étage est un comparateur à haute linéarité comprenant deux branches compre- nant chacune un premier et un deuxième transistor, la base du deuxième transistor de chaque branche étant reliée au point de jontion des transistors de l'autre branche par l'intermédiaire d'un moyen de décalage de tension, et les émetteurs des deuxièmes transistors de chaque branche étant interoennectés par une résistance. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: la figure 1, décrite précédernent, représente l'archi- tecture générale d'un convertisseur analogique/numérique à inter- polation classique; la figure 2, décrite prédenoennt, représente un exemple de o Emparateurs d'entrée associés à un circuit omubina- toire de repliement utilisé classiquement dans des circuits du type de celui de la figure 1; la figure 3, décrite précédeaxent, représente l'allure d'un signal replié obtenu par le circuit de la figure 2; la figure 4 A, décrite précédemxent, représente schéma- tiquement l'ensemble des signaux repliés obtenus aux sorties Si du circuit de la figure 1; la figure 4 B, décrite précédeundt, représente l'allure de signaux des figures 3 et 4 A, agrandis au niveau de leur chan- gement d'état; la figure 5 représente un circuit selon la présente invention destiné à remplacer le circuit de l'art antérieur illustré en figure 2; et la figure 6 représente un mode de réalisation parti- culier d'un comparateur de la figure 5. La figure 5 représente un mode de réalisation de la présente invention illustré dans un cas analogue à celui de l'art antérieur décrit précédemnent en relation avec la figure 2 On y retrouve trois comparateurs Cl, C 5, Cg, des lignes de sortie complémentaires Sla et Slb et des transistors de charge de ces lignes T 1, T 5, T 9 La différence entre le circuit de la figure 5 et celui de la figure 2 réside dans la structure des oemparateurs Cl, C 5, C 9 Ceux-ci sont réalisés de façon à présenter une ceractéris- tique tres li Miéaie au voisinage de leur région de commutation d'un état à l'autre On va décrire ci-après de façon détaillée le comparateur Ci, les autres comparateurs étant réalisés de façon identique. Le comparateur Ci comprend deux branches dont chacune est cormectée entre une tension haute par l'intermédiaire d'une résistance R et une tension basse par l'intermédiaire d'une source de courant I La première branche comprend, en série, des premier et deuxième transistors NPN T 101 et T 102 De même, la deuxième branche comprend, en série, des troisième et quatrième transistors NPN T 103 et T 104 Les émetteurs des transistors Ti Ol et T 103 sont respectivement connectes aux collecteurs des tran- sistors T 102 et T 104 Les émetteurs des transistors Ti 02 et T 104 sont interonnecatés par l'intermédiaire d'une résistance RES La base du transistor T 102 est reliée au collecteur du transistor T 104 par l'intermédiaire d'un moyen de décalage de tension E 2 et la base du transistor T 104 est reliée au collecteur du transistor T 102 par l'intermédiaire d'un moyen de décalage de tension El La tension d'entrée Ve arrive sur la base du transistor T 103 et la tension de référence Vl arrive sur la base du transistor T 1 Ol Ce premier comparateur Cl est connecte au comparateur suivant, C 5, de la façon illustrée, à savoir que le collecteur du troisième transistor d'un comparateur est relié au collecteur du premier transistor du comparateur suivant. Le calcul montre qu'un tel comparateur est parfaitement linéaire au voisinage de sa zone de comnutation, c'est-à-dire que, dans cette zone, le courant dans le collecteur du transistor Tio 11 est égal à I + (Ve-Vl)/RES. Du fait de cette linéarité des caractéristiques, il est possible d'augmenter le nombre d'interpolations entre deux tensions de référence et donc de diminuer le nombre total de comparateurs utilisés dans le circuit Cette réduction du nombre de comparateurs est obtenue au prix d'une augmentation de la complexité de chaque comparateur élémentaire mais l'homme de l'art notera que le bilan global est nettement en faveur de la solution proposée par l'invention. Bien entendu, la presente invention est sujette à diverses variantes et modifications qui apparaiîtront à l'homme de l'art. Ainsi, la figure 6 illustre un exemple de réalisation des moyens de décalage de tension E 1 et E 2 du comparateur Cl. Dans cette figure, des références numériques identiques à oelles de la figure 5 sont utilisées Le moyen de décalage de tension El comprend un transistor NPN T 105 et une résistan e R 105 Le tran- sistor T 105 est connecté en série avec la résistance R 105 et une source de courant I 3 entre la borne d'alimentation haute et la masse La base du transistor T 105 est co Enetee au point de raccordement des transistors T 1 Ol et T 102; la borne de la résis- tance R 105 opposée au transistor T 105 est reliée à la base du transistor T 104 Le transistor T 106 et la résistance R 106 sont montés de façon symétrique. REVENDICATION Convertisseur analogique/numérique à interpolation à N bits comprenant un premier étage de p coeparateurs (Cl Cp) dont les sorties sont associées par groupes de omnparateurs décalés d'un incrément r donné, la sortie combinée (Sla, Slb) de chaque groupe ayant la forme d'un signal variant périodiquement entre des niveaux haut et bas, les tensions de sortie de chaque groupe étant comparées au voisinage de leur transition dans des deuxièmes étages (Il Ir) de q+ 1 comparateurs chacun (plq+ll = 2 N), caractérisé en ce que chaque comnparateur du premier étage est un comparateur à haute linéarité comprenant deux branches comprenant chacune un premier et un deuxième transistor (Tiol, T 102; T 103, T 104), la base du deuxième transistor de chaque branche étant reliée au point de jonction des transistors de l'autre branche par l'intermédiaire d'un moyen de décalage de tension (El, E 2), et les émetteurs des deuxièmes transistors de chaque branche étant interonnectées par une résistance (RES).