Brevet FR2666677A1 — publié le 19920313

La présente invention concerne un contrôleur de signaux de validation de puce ("enable") d'un dispositif de mémorisation à double accès ou double port, qui com- mande le signal de validation de puce pour opérer pendant le transfert de données entre des passages d'accès ou ports de mémoire RAM (mémoire à accès aléatoire) et SAM (mémoire à accès en série). Le dispositif de mémorisation à double accès a été mis au point pour l'affichage graphique d'une lu mémoire VRAM ( RAM Vidéo) La mémoire VR Xi comportait au stade initial des passages d'accès " 64 ' x RAM " et " 256 K x SAM " et maintenant on a mis au point une mémoire " 256 K VRAM" comportant des passages d'accès " 64 K x 4 RAMI". En outre, la forme normalisée de la mémoire VRAM a été éta- blie par addition de fonctions WPB ( Ecriture par bit) et RTDT ( Transfert de données en temps réel) aux fonctions de la mémoire " 64 KA' x 4 VRAM" Présentement, une mémoire RAM de l M bits est divisée en deux types correspondant à " 256 K x 41 " et " 128 K x 3 ". D'autre part, lorsque les données sont transfé- rées d'un processeur à un dispositif périphérique dans une mémoire DRAM (mémoire RAM dynamique) conventionnelle, la donnée est d'abord transférée en mémoire et l'accès à la donnée est ensuite effectuée Dans ce cas, le processeur ne peut pas transférer la donnée en mémoire pendant que l'ac- cès à la donnée est effectué dans le dispositif périphéri- que. Cependant dans la mémoire VRAM, le dispositif périphérique ne peut pas établir l'accès à la mémoire par l'intermédiaire d'un second passage d'accès pendant que les données sont en train d'être transférées en mémoire par l'intermédiaire d'un premier passage d'accès Les premier et second passages d'accès représentent respectivement les passages d'accès SAM et RAM et le passage d'accès SAM a un temps d'accès rapide de sorte que la mémoire VRA 11 est appropriée pour un affichage rapide à haute résolution. Comme cycles de transfert de données pour le passage d'accès SAM, il intervient des cycles RT ( trans- fert pour lecture), UIT ( transfert pour écriture) et RTWT ( transfert pour écriture en temps réel) Dans le cycle RT, les données écrites dans le passage d'accès RAMI sont transférées au passage d'accès SAM pour établir un mode de LECTURE Au contraire, dans le cycle 'T, les don- nées écrites en provenance du dispositif périphérique dans le passage d'accès SAM sont transférées dans le passage d'accès RAM. La figure 1 représente un contrôleur de signaux de validation de puce d'un dispositif de mémorisation à double accès conventionnel Sur la figure 1, le contrôleur de signaux de validation de puce comprend une première por- te NON-OU NO et une seconde porte NON-OU N 02 ainsi qu'un premier inverseur Il et un second inverseur I 2. La figure 2 est un diagramme opérationnel du contrôleur de signaux de validation de puce conventionnel pour le transfert de données Dans le mode de transfert de données, une borne d'entrée de la première porte NONI-OU Nol reçoit le signal de validation de puce RAS en provenance de l'extérieur et l'autre borne d'entrée de la première porte NON-OU NO 1 est mise à la masse En conséquence, la première porte NON-OU NO fournit le signal inversé du signal RAS et ce signal inversé est appliqué à une borne d'entrée de la seconde porte NON-OU N 02 au bout d'un temps de retard d'une durée déterminée par les premier et second inverseurs Il et I 2 Egalement l'autre borne d'entrée de la seconde porte NON-OU N 02 est mise à la masse. En conséquence, la seconde porte NON-OU N 02 pro- duit un signal d'horloge CLK qui est inversé à partir de la sortie du second inverseur I 2 Le signal CLK provenant de la seconde porte NON-OU N 02 commande le transfert de don- nées entre les passages d'accès RAM et SAM, en servant de signal d'horloge pilote pour la puce. Le transfert de données entre les deux passages d'accès est effectué seulement dans la zone active du signal CLK, c'est-à-dire la zone active du signal RAS. En conséquence, dansle mode à double accès conventionnel, le temps de transfert de données est limité par la zone active du signal RAS de sorte que la marge du transfert de données est réduite En outre, si le temps de transfert de données est étendu à la zone inactive du signal RAS, la puce est préchargée avant la terminaison du transfert de données et une opération incorrecte est effectué>. Lla présente invention a pour objet de créer un contrôleur de signaux de validation de puce pour un dispo- sitif de validation à double accès, o la marge de trans- fert est augmentée par compensation du temps de transfert de données, ce qui évite le défauts Conformément à la présente invention, il est créé un contrôleur de signaux de validation de puce pour des dispositifs de mémorisation à double accès, comprenant un moyen de commutation qui reçoit à une 'corne d'entrée un signal de validation de puce,et un moyen formant bascule comportant deux bornes d'entrée dont l'une est connectée audit moyen de commutation par l'intermédiaire d'inverseurs tandis que l'autre borne d'entrée reçoit un premier signal d'horloge indiquant la fin d'untransfert de données, de manière à fournir un second signal d'horloge servant de signal d'horloge pilote pour la puce. D'autres caractéristiques et avantages de l'in- vention seront mis en évidence dans la suite de la descrip- tion, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: la figure 1 représente un schéma d'un contrôleur de signaux de validation de puce d'un dispositif de mémorisation à double accès conventionnel. La figure 2 est un diagramme opérationnel d'un contrôleur conventionnel tel que représenté sur la figure 1. La figure 3 représente un schéma d'un contrôleur de signaux de validation de puce pour dispositif de mémorisation à double accès correspondant à la présente invention. La figure 4 est un diagramme opérationnel du contrôleur conforme à l'invention, représenté sur la figure 3. La présente invention va maintenant être décrite de façon plus détaillée en référence à la figure 3 qui donne un schéma d'un contrôleur de signaux de validation de puce d'un dispositif de mémorisation à double accès qui est conforme à la présente invention Sur la figure 3, le contrôleur comprend une première porte NON-OU NO 1 compor- tant deux bouches d'entrée dont une reçoit un signal RAS et dont l'autre est mise à la masse, la figure représentant également un moyen formant bascule 10 qui est relié à la première porte NON-OU NO par l'intermédiaire d'un premier inverseur Il et d'un second inverseur I 2 Le moyen formant bascula 10 comprend une seconde porte NON-OU N 02 et une troisième porte NON-OU N 03 Des premières bornes d'entréecbs seconde et troisième portes NON-OU NJ 02 et N 03 reçoivent respectivement le signal de sortie du second inverseur I 2 -et un premier signal d'horloge CLK 1 indiquant la fin du transfert de donnéestandis que chacune des autres bornes d'entrée des portes NON-OU N 02 et N 03 est reliée à la borne de sor- tie respective des autres portes NON-OU N 03 et N 02 Le premier signal d'horloge CLK 1 comporte un premier front situé dans une zone active du signal RAS et il indique la terminaison du transfert de données par un second front Si le premier signal d'horloge CL Kl est actif à l'état bas, le premier front est un front descendant tandis que le second front est un front montant La seconde porte NON-OU N 02 produit un second signal d'horloge CLK 2 qui est utilisé comme un signal d'horloge pilote pour la puce. La figure 4 représente un diagramme opérationnel du contrôleur de signaux de validation de puce représenté sur la figure 3, dans le transfert de données Le fonction- nement du contrôleur de la figure 3 va être décrit en référence à la figure 4. Dans le mode de transfert de données, le signal de validation de puce RAS est appliqué de l'extérieur à une première borne d'entrée de la première porte NON-OU N Ol La porte NON-OU N Ol fournit à sa sortie le signal inverse du signal RAS et ce signal inverse est retardé d'un temps prédéterminé par le premier et le second inverseur Il et I 2 et il est appliqué à la première borne d'entrée de la seconde porte NON-OU N 02. D'autre part, la première borne d'entrée de la porte NON-OU N 03 reçoit le premier signal d'horloge CL Kl qui est produit dans la puce et qui indique la terminaison du transfert de données. En premier lieu, on suppose que le premier front du premier signal d'horloge CL Kl est situé dans la zone active du signal RAS et que le second front est situé dans la zone inactive du signal RAS Alors, quand le signal d'horloge CL Kl est au niveau haut, la porte NON-OU NO 3 délivre un niveau bas de sorte que le second signal d'hor- loge CLK 2 sortant de la porte NON-OU N 02 deviendra le signal inverse du signal de sortie du second inverseur I 2. Ensuite, lorsque le signal d'horloge CL Kl passe au niveau bas et est appliqué à la borne d'entrée de la porte NON-OU N 03, le signal de sortie de la porte NON-OU N 03 passe au niveau haut, sous l'effet de l'application du niveau bas du signal d'horloge CLK 2 à l'autre borne d'entrée de NO 3, et ce signal est appliqué à la borne d'entrée de la porte NON- OU N 02 En conséquence, le second signal d'horloge CLK 2 sortant de N 02 reste au niveau bas, indépendamment du signal RAS Il en résulte que, bien que le signal RAS devienne inactif au niveau haut, le signal d'horloge CLK 2 établit le niveau bas de sorte que l'intervalle actif est étendu En outre, lorsque lesecond front du signal d'horloge CL Kl se trouve dans la zone active du signal RAS, le signal d'horloge CLK 2 passe au niveau haut, en étant synchrone avec le passage à l'état inactif du signal RAS Ensui- te, quand le signal d'horloge CLK 1 passe au niveau haut, le signal de sortie de la porte NON-OU Ni 03 passe au niveau bas Il zn résulte que le signal d'horloge CL= 2 provenant de la porte NON-OU N 02 passe au niveau haut, c'est-à-dire qu'il devient le signal inverse du signal de sortie de l'inverseur I 2. Comme mentionné ci-dessus, puisque la zone active du signal d'horloge pilote est étendue par le signal d'horloge indiquant la terminaison du transfert de données, le temps de transfert de données entre les deux passages d'accès est compensé, ce qui augmente la marge de transfert Egalement, bien que le temps de transfert de données soit étendu jusque dans la zone inactive du signal RAS, la puce n'est pas soumise à une condition de précharge et le fonctionnement normal se déroule pendant un temps prédéterminé En conséquence la présente invention permet non seulement d'augmenter la marge de transfert par compensation du temps de transfert de données mais elle permet également un transfert stable des données. Bien entendu l'invention n'est pas limitée à l'exemnple de réalisation ci-dessus décrit et représenté, à partir duquel on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour cela sortir du cadre de l'invention. REVEIDICATIONS 1 Contrôleur de signaux de validation de puce pour des dispositifs de mémorisation à double accès, caractérisé en ce qu'il comprend: un moyen de commutation (N 101) recevant à une borne d'en- trée un signal de validation de puce (RAS); et un moyen formant bascule ( 10), comportant deux bornes d'entrée dont l'une est reliée audit moyen de commutation (NO 1) par l'intermédiaire d Lnverseurs t Il, I 2) tandis que l'autre borne d'entrée reçoit un premier signal d'horloge (CLK 1) indiquant la fin d'un transfert de données, de manie- re à produire un second signal d'horloge (CLK 2) servant de signal d'horloge pilote pour la puce. 2 Contrôleur selon la revendication 1, caractérisé en ce que ledit premier signal d'horloge (CL'Kll) comporte un premier front situé dans une zone active dudit signal de validation de puce (RAS) et un second front correspondant à la terminaison du transfert de données. 3 Contrôleur selon la revendication 2, caractérisé en ce que ledit second signal d'horloge (CLK 2) passe à l'état inactif en réponse à une synchronisation entre le second front dudit premier signal d'hor- loge (CLK 1) et la zone inactive du signal de validation de puce (RAS).