Brevet FR2662885A1 — publié le 19911206

Dispositif de multiplexage temporel de trains numériques plésiochrones La présente invention concerne un dispositif de multiplexage temporel de trains numériques plesiochrones. Dans un tel dispositif, on effectue, avant le multiplexage proprement dit des trains numériques entrants, qui s'effectue lui-même au rythme d'un signal d'horloge local lié au dispositif considéré, une mise en synchronisme de ces différents trains entrants par rapport à un signal d'horloge local dérivé du précédent, qui se traduit par une adjonction aux signaux constituant ces trains, dits signaux d'information, de signaux dits de justification permettant d'adapter le débit de ces signaux d'information au débit offert pour leur transmission sur le train numérique sortant de l'équipement considéré. Le débit du train numérique sortant est par ailleurs supérieur à la somme des débits des trains entrants ainsi justifiés, afin de permettre une insertion sur ce train numérique sortant de signaux dits d'insertion systématique tels que des signaux dits de verrouillage de trame, de service ou d'indication de justification. Les emplacements réservés aux signaux d'information, de justification et d'insertion systématique sont définis par un format de transmission qui est propre à un débit d'entrée et à un débit de sortie et qui détermine sur des intervalles de temps répétitifs appelés trames, les emplacements temporels réservés à ces différents signaux. Divers formats de transmission ont ainsi été recommandés par le CCITT pour divers débits d'entrée et de sortie d'un dispositif de multiplexage. I1 a par exemple été défini un format de transmission à 8448 kbit/s de signaux multiplex issus du multiplexage de quatre affluents numériques à 2048 kbit/s. I1 a également été défini un format de transmission à 34368 kbit/s pour la transmission de signaux multiplex issus du multiplexage de quatre affluents numériques à 8448 kbit/s. I1 n?a en revanche pas été défini de format pour la transmission à 34368 kbit/s de signaux multiplex issus directement du multiplexage de seize affluents numériques à 2048 kbit/s. Pour réaliser une telle opération, on réalise actuellement successivement les deux opérations indiquées ci-dessus. Suivant les principes rappelés ci-dessus, on utilise donc habituellement deux oscillateurs locaux, un à 8448 kHz fournissant un signal d'horloge de référence à cette fréquence de 8448 kHz pour la première opération et un à 34368 kHz fournissant un signal d'horloge de référence à cette fréquence de 34368 kHz pour la deuxième opération, le signal d'horloge de référence issu de chacun de ces oscillateurs locaux étant utilisé, d'une part après division de sa fréquence dans un rapport déterminé (égal ici à 4 pour chacune des opérations) pour constituer, après blocage des impulsions du signal d'horloge ainsi obtenu aux emplacement temporels réservés aux signaux d'insertion systématique, une référence en vue de la justification des différents trains plésiochrones à multiplexer pour l'opération considérée, et d'autre part directement pour commander le multiplexage synchrone des trains ainsi justifiés pour l'opération considérée. L'accroissement du nombre d'oscillateurs locaux dans les équipements de multiplexage numériques constitue cependant un inconvénient, car ces éléments, devant être d'une très grande précision, sont coûteux, et sont par ailleurs non intégrables. La présente invention a pour objet un dispositif de multiplexage numérique permettant d'éviter cet inconvénient. La présente invention a pour objet un dispositif de multiplexage temporel de trains numériques plésiochrones, ce dispositif comportant en cascade une série de moyens de formation de trains numériques multiplexés dont au moins un pour la formation de trains numériques multiplexés intermédiaires de débit compris entre le débit des trains numériques d'entrée et le débit du train numérique de sortie dudit dispositif, lesdits moyens de formation de trains numériques multiplexés comportant chacun des moyens de justification pour adapter le débit de leurs trains entrants au débit offert pour la transmission de ces trains sur leur train sortant, et des moyens de multiplexage en un train sortant des signaux issus des trains entrants ainsi justifiés ainsi que de signaux d'insertion systématique, lesdits moyens de formation de trains numériques multiplexés de la série étant commandés respectivement par des signaux d'horloge de référence, de fréquences correspondant respectivement aux débits des trains sortants de ces différents moyens de formation. Suivant l'invention ce dispositif est essentiellement caractérisé en ce que les signaux d'horloge de référence relatifs aux différents moyens de formation de trains numériques multiplexés sont issus d'un oscillateur unique, soit directement si la fréquence de cet oscillateur correspond exactement à la fréquence recherchée, soit à travers un moyen de génération de la fréquence recherchée à partir de la fréquence de cet oscillateur dans le cas contraire, et en ce que lesdits moyens de justification sont, pour les moyens de formation de trains numériques multiplexés situés le plus en amont de ce dispositif, des moyens de justification conditionnelle, soumise à une comparaison de phase permanente entre le signal d'horloge associé à chaque train entrant et un signal d'horloge issu du signal d'horloge de référence de ces moyens de formation situés le plus en amont, et pour les autres, des moyens de justification systématique, fonction uniquement de la différence, qui est fixe, entre le débit des trains à multiplexer et le débit offert pour leur transmission sur le train multiplexé. Suivant une autre caractéristique de l'invention, lesdits trains étant structurés en trames répétitives ayant un emplacement d'élément binaire d'opportunité de justification par trame, lesdits moyens de justification systématique comportent des moyens pour effectuer une justification "x" trames sur "y" trames de sortie des moyens de formation de trains numériques incluant ces moyens de justification, avec x = E - PE (E) y où "ds" désigne le débit des trains de sortie desdits moyens, "de" le débit des trains d'entrée desdits moyens, "n" le nombre de trains entrants multiplexés par lesdits moyens, M le nombre d'éléments binaires par trame du train de sortie desdits moyens, PE(E) la partie entière du nombre E, et x et y des nombres entiers. Suivant une autre caractéristique de l'invention, la fréquence de l'horloge issue dudit oscillateur unique étant égale à Fl, et ladite fréquence recherchée étant égale à F2, avec F2 Suivant une autre caractéristique de l'invention, les moyens de formation de trains numériques incluant des moyens de justification systématique comportent - "n" mémoires écrites avec les signaux constitutifs des trains d'entrée de ces moyens de formation ("n" désignant le nombre de ces trains d'entrée) au rythme d'un signal d'horloge de fréquence correspondant au débit de ces trains et obtenue à partir dudit oscillateur unique, - un moyen de multiplexage aux entrées duquel sont appliquées d'une part les signaux lus dans ces mémoires, d'autre part des valeurs binaires "o" et "1" pour la création des signaux d'insertion systématique correspondante, incluant des signaux de justification systématique, et en sortie duquel est obtenu le train sortant pour les moyens de formation considérée, - un moyen de commande de ce moyen de multiplexage, piloté par le signal d'horloge de référence des moyens considérés de formation de trains numériques multiplexés pour sélectionner l'une de ses entrées en fonction du format du train sortant considéré, la lecture de chacune des "n" mémoires étant par ailleurs commandée par la sélection de l'entrée de ce moyen de multiplexage recevant les signaux lus dans cette mémoire. D'autres objets et caractéristiques de la présente invention apparaîtront à la lecture de la description suivante d'un exemple de réalisation, faite en relation avec les dessins ci-annexés dans lesquels - la figure 1 est un schéma de principe d'un dispositif de multiplexage suivant l'invention - la figure 2 est un schéma des moyens de justification conditionnelle, inclus dans les moyens de formation de trains numériques multiplexés situés le plus en amont du dispositif - la figure 3 est un schéma des moyens de formation de trains numériques incluant des moyens de justification systématique - la figure 4 est un schéma d'un circuit de commande de multiplexage pour des moyens de formation de trains numériques incluant des moyens de justification systématique - la figure 5 est un diagramme illustrant la constitution des trames d'un train numérique à 34368 kbit/s - la figure 6 est un chronogramme de fonctionnement d'un circuit de commande de justification systématique inclus dans le circuit de commande représenté sur la figure 4 - la figure 7 est un tableau illustrant le mode de commande réalisé par le circuit de commande représenté sur la figure 4 - la figure 8 est un schéma de principe d'un circuit de génération de fréquence utilisé dans un dispositif suivant l'invention ; - la figure 9 est un schéma détaillé du circuit de génération de fréquence représenté sur la figure 8. A titre d'exemple, on décrit dans ce qui suit un dispositif assurant le multiplexage de 16 trains entrants à 2048 kbit/s en un train sortant à 34368 kbit/s, avec formation de 4 trains intermédiaires à 8448 kbit/s, le train sortant à 34368 kbit/s et les 4 trains intermédiaires à 8448 kbit/s respectant les formats de transmission à ces débits recommandés par le CCITT. Le dispositif de multiplexage représenté sur la figure 1 comporte des moyens 1 de formation de 4 trains numériques intermédiaires TI1 à TI4 à 8448 kbit/s à partir de 16 trains numériques entrants TE1 à TE16 à 2048 kbit/s et des moyens 2 de formation d'un train numérique sortant TS à 34368 kbit/s à partir des 4 trains numériques intermédiaires TI1 à TI4 à 8448 kbit/s issus des moyens 1. Ces moyens 1 et 2 sont respectivement pilotés par des signaux d'horloge de référence H8 et H34 à 8448 kHz et 34368 kHz respectivement obtenus à partir d'un oscillateur unique 7 à 34368 kHz. Les moyens 1 comportent un ensemble de 4 modules 11, 12, 1 14 sur lesquels sont appliqués les 16 trains entrants TE1... TE16 accompagnés de leurs signaux de rythme respectifs HEl...HE16 à raison de 4 trains entrants par module, et dont un seul, 11 par exemple, sur lequel sont appliqués les trains entrants TE1, TE2, TE3, TE4, est maintenant décrit, les autres étant identiques. Ce module 11 comporte des moyens de justification 31' 32' 33' 34 permettant chacun d'adapter le débit de l'un des trains entrants TE1, TE2, TE3, TE4, au débit offert pour sa transmission sur le train intermédiaire TI1 issu de ce module. Les moyens de justification 31 32' 33 34 sont des moyens de justification dite conditionnelle, c'est-à-dire soumise à une comparaison permanente entre la phase du signal d'horloge associé au train entrant correspondant et la phase d'un signal d'horloge lié au dispositif de multiplexage, les phases de ces deux signaux d'horloge étant en effet susceptibles de fluctuer de façon indépendante au cours du temps. Les moyens de justification 31' 32' 33 34 ont tous la même constitution. Les moyens 31 par exemple comportent, comme représenté sur la figure 2, une mémoire tampon 41 qui est écrite avec les signaux incidents issus du train TE1, au rythme d'un signal d'horloge d'écriture constitué par le signal de rythme HE1 associé à ces signaux, et qui est lue au rythme d'un signal d'horloge de lecture HL1 obtenu à partir d'un signal d'horloge HL'2 à 2048 kHz lié au dispositif considéré, en la bloquant, ou non, au moyen d'un circuit de blocage 51' suivant le résultat de la comparaison de phase entre l'horloge d'écriture HE1 et l'horloge de lecture HL1, effectuée par un comparateur de phase 61. Comme illustré sur la figure 1, le signal d'horloge HL'2 à 2048 kHz, qui est commun à l'ensemble des moyens de justification de l'ensemble des modules 1 12, 13, 14, est lui-même obtenu, à partir du signal d'horloge de référence H8 par - division par 4 de la fréquence du signal d'horloge H8, au moyen d'un diviseur de fréquence 9, - blocage, au moyen d'un circuit de blocage 10, du signal d'horloge HL"2 issu du diviseur de fréquence 9 aux emplacements correspondants aux signaux d'insertion systématique pour un train à 8448 kbit/s, ces emplacements étant indiqués par un circuit 11 d'indication d'emplacements réservés aux signaux d'insertion systématique sur lequel est également appliqué le signal d'horloge H8. Le signal d'horloge H8 à 8448 kHz est lui-même obtenu à partir du signal d'horloge H34 à 34368 kHz délivré par l'oscillateur 7, unique pour le dispositif de multiplexage considéré, au moyen d'un circuit de génération 8 qui sera décrit ultérieurement. Comme illustré sur la figure 1 le module 11 comporte également un moyen de multiplexage 121, à des premières entrées de données duquel sont appliqués les signaux sous forme série issus de la mémoire tampon 41, et à des deuxièmes entrées de données duquel sont appliquées des signaux logiques de valeurs "o" et "1" permettant de créer les valeurs souhaitées pour les signaux d'insertion systématique. Ce moyen de multiplexage 121 est commandé par un circuit de commande 13 qui est commun à l'ensemble des moyens de multiplexage 121, 122, 123, 124 des modules 11 12, 13, 14 et qui reçoit lui-même le signal d'horloge H8 à 8448 kHz issu du circuit de génération 8, et qui, de façon connue, à partir du format de trame des trains intermédiaires à 8448 kbit/s, détermine si l'emplacement temporel qui se présente sur la trame de chacun des trains intermédiaires à 8448 kbit/s à délivrer en sortie des moyens de multiplexage 121 à 124 respectivement, doit être occupé par un signal d'insertion systématique, et lequel, ou par un signal d'information ou de justification issu de la lecture des mémoires-tampons telles que Les trains intermédiaires à 8448 kbit/s issus des moyens de multiplexage 121, 122, 123, 124 sont appliqués à des entrées du moyen 2 de formation du train numérique sortant à 34368 kbit/s. Ce moyen 2 comporte, comme représenté sur la figure 3, un ensemble de quatre mémoires 141, 142, 143, 144 constituées par exemple par quatre registres à décalage, qui sont écrits respectivement avec les signaux issus des quatre trains intermédiaires TI1, TI2, TI3, TI4, et qui sont commandés par le signal d'horloge H8 à 8448 kHz issu du circuit de génération 8. Les sorties de ces registres à décalage sont appliquées à des premières entrées d'un moyen de multiplexage 15, à des deuxièmes entrées de données duquel sont appliquées des signaux logiques de valeurs "o" et "1" pour la création de signaux d'insertion systématique, et sur la sortie duquel est obtenu le train numérique sortant TS à 34368 kbit/s. Les trains numériques intermédiaires TI1, TI2, TI3, TI4 à 8448 kbit/s ayant été rendus synchrones par rapport à un signal d'horloge de référence dérivé du signal d'horloge local H34 à 34368 kHz, lors de l'étape de multiplexage précédente, la justification conditionnelle classiquement effectuée à chaque étape de multiplexage est ici remplacée par une justification systématique, et les signaux d'insertion systématique comprennent alors, outre les signaux de verrouillage de trame, de service, et d'indication de justification, des signaux de justification systématique. Les signaux de commande du multiplexeur 15 référencés A, B, C, D sont issus d'un circuit de commande 16 piloté par le signal d'horloge de référence H34 et qui est maintenant décrit en relation avec la figure 4. Ce circuit de commande comporte un compteur 17 modulo N, où N désigne le nombre d'éléments binaires par trame d'un train à 34368 kbit/s, fixé, suivant l'avis G751 du CCITT, égal à 1536. Ce compteur compte au rythme de la fréquence du signal d'horloge H34 à 34368 kHz issu de l'oscillateur 7. En sortie du compteur 17 est disposé un décodeur 18 des états de comptage du compteur 17 correspondant aux emplacements des signaux d'insertion systématique sur un train à 34368 kbit/s, à savoir, suivant l'avis G751 du CCITT, et ainsi qu'illustré à la figure 5, - les états O à 9 correspondant à l'emplacement du mot de verrouillage de trame (MVT), - les états 10 et 11 correspondant à l'emplacement des signaux de service : alarme distante (ALD) pour l'état 10 et élément binaire de réserve (EBR) pour l'état 11, - les états 384 à 387, 768 à 771 et 1152 à 1155 correspondant à l'emplacement des signaux d'indication de justification (IJ), - les états 1156 à 1159 correspondant à l'emplacement des signaux de justification (J), lorsque ceux-ci sont utilisés. Dans le cas présent, il s'agit d'une justification positive, c est-à-dire que de temps à autre, suivant le rapport de phase existant entre le signal d'horloge H8 associé aux trains intermédiaires entrants et le signal d'horloge de référence local H34, un élément binaire d'information de ces trains est remplacé par un élément binaire de bourrage. Ce rapport de phase n'étant pas ici susceptible de fluctuer dans le temps, la justification est systématique, c'est-à-dire les emplacements de ces éléments binaires de bourrage sont des emplacements prédéterminés dans le train sortant TS, que l'on détermine de la façon suivante. Le débit affecté sur un train sortant à un train intermédiaire entrant complété des éléments binaires additionnels d'insertion étant égal à 34368 kbit/s , soit 8592 kbit/s, et'le nombre 4 d'éléments binaires affectés, par trame sortante, à une trame intermédiaire entrante, y compris les éléments binaires additionnels d'insertion, étant en moyenne égal à 1536 , soit 384, éléments, 4 binaires, le nombre moyen d'éléments binaires additionnels d'insertion par trame intermédiaire entrante est égal à 384 x (8592-8448) = 384 x 144 = - - 8592 8592 8592 Or le nombre, par trame intermédiaire entrante, d'éléments binaires additionnels d'insertion autres que des éléments binaires de justification est de 6.On en déduit que le nombre moyen, par trame intermédiaire entrante, d'éléments binaires de justification est de 384 x 144 - 6, soit 78, ce qui signifie ici qu'un élément binaire de 8592 179 bourrage est inséré systématiquement 78 trames sur 179. Le circuit de commande 16 du multiplexeur 15 comporte ainsi un circuit 19 de détermination de trames intermédiaires entrantes à justifier qui, dans un exemple de réalisation, comporte un compteur modulo 179, référencé 20, qui reçoit un signal d'horloge HT de fréquence égale à la fréquence de trame du train numérique sortant TS (obtenu par exemple par décodage de l'état de comptage O du compteur 17 au moyen du décodeur 18), ainsi qu'un compteur modulo 26, référencé 21, qui reçoit sur son entrée d'horloge CK le signal d'horloge HT de fréquence égale à la fréquence de trame et sur son entrée de remise à zéro RAZ le signal de sortie d'un décodeur 22 d'états de comptage 156 à 179 du compteur 20. Un chronogramme de fonctionnement du circuit 19 est donné sur la figure 6. Sur ce chronogramme sont représentés le signal d'horloge HT, le signal S de sortie du décodeur 22 et le signal CJ de commande de justification obtenu en sortie du compteur 21, le signal CJ présentant donc, toutes les 179 trames, 6 créneaux de même niveau, par exemple le niveau logique "1", chacun de durée 13 trames. Les emplacements réservés aux éléments binaires d'insertion systématique dans le train sortant TS sont indiqués par un niveau logique "1" du signal de sortie C d'un circuit 23 de détection d'emplacements réservés aux éléments binaires d'insertion systématique, lequel opère à partir des états de comptage du compteur 20, décodés par le décodeur 18. Le circuit 23 comporte une porte "OU" 24, aux entrées de laquelle sont appliqués - les signaux E 0-3, E4, E5, E 6-9, E10, Exil, E 384-387, E 768-771, E 1152-1155 de sortie du décodeur 18 signalant respectivement le passage du compteur 17 par les états de comptage 0-3, 4, 5, 6-9, 10, 11, 384-387, 768-771, 1152-1155, - le signal de sortie d'une porte "ET" 25 qui reçoit elle même d'une part le signal CJ de commande de justification issu du circuit 19, d'autre part le signal E 1156-1159 signalant le passage du compteur 17 par les états de comptage 1156-1159. Les emplacements réservés aux éléments binaires d'insertion systématique de valeur "1" sont indiqués par un niveau logique "1" du signal de sortie D d'un circuit 26 de détection d'emplacements réservés aux éléments binaires d'insertion systématique de niveau logique "1". Ce circuit 26 comporte une porte "OU" 27 aux entrées de laquelle sont appliqués - les signaux E 0-3 et E5 de sortie du décodeur 18, - les signaux de sortie de trois portes "ET" 27, 28, 29 qui reçoivent d'une part le signal de commande de justification CJ et d'autre part respectivement les signaux E 1152-1155, E 384-387, E 768-771 de sortie du décodeur 18, - les signaux de sortie de deux portes "ET" 31 et 30 qui reçoivent d'une part respectivement les signaux E10 et Ell de sortie du décodeur 18 et d'autre part respectivement des signaux CALD et CEBR de commande de mise au niveau logique "1" de l'élément binaire d'alarme distante (ALD) et de l'élément binaire de réserve (EBR). Pour la commande du multiplexeur 15 sont également utilisés, outre les signaux logiques C et D commandant l'insertion des éléments binaires d'insertion systématique sur le train sortant TS, les signaux logiques A et B de sortie d'un compteur 32 par quatre, incrémenté par le signal d'horloge H34 à 34368 kHz issu de l'oscillateur 7 et remis à zéro par le signal logique C, les signaux logiques A et B commandant l'insertion des éléments binaires constitutifs des trains intermédiaires TI1 à TI4 sur le train sortant TS. Le tableau donné sur la figure 7 résume le mode de commande du multiplexeur 15 en indiquant pour les différents états des signaux A B C D, celle des entrées de ce multiplexeur, à savoir les entrées reliées aux sorties respectives des registres à décalage qui forment les mémoires 141, 142, 143, 144 et les entrées "O", "1", qui est sélectionnée pour être mise en relation avec la sortie de ce multiplexeur pour constituer le train numérique sortant TS. Dans ce tableau, le symbole "X" désigne que la valeur binaire du signal considéré est indifférente. Par ailleurs les signaux présents sur les sorties "série" des registres à décalage qui forment les mémoires 141, 142, 143, 144 sont lus respectivement par le multiplexeur 15 lorsque les entrées de celui-ci, connectées respectivement à ces mémoires, sont sélectionnées. On décrit maintenant le circuit 8 de génération du signal d'horloge H8 à 8448 kHz à partir du signal d'horloge H34 à 34368 kHz issu de l'oscillateur local 8. Un schéma de principe de ce circuit de génération est donné sur la figure 8. Ce circuit de génération comporte un diviseur de fréquence par un nombre entier, en l'occurence égal à 4, référencé 40, permettant d'obtenir le signal d'horloge H8 de fréquence 8448 kHz à partir d'un signal d'horloge H33 à 33792 kHz obtenu lui-même au moyen d'un circuit 41 de traitement du signal d'horloge H34 en vue de l'obtention de ce signal d'horloge H33. Ce circuit 41 comporte un circuit 42 pour soustraire des impulsions au signal d'horloge H34 d'une part à la fréquence de 572,8kHz d'un signal d'horloge HO,5728 et d'autre part à la fréquence de 3,2 kHz d'un signal d'horloge HO,0032, c'est-à-dire à la fréquence moyenne de 576 kHz égale à la somme des deux fréquences 572,8 kHz et 3,2 kHz. Les fréquences 572,8 kHz et 3,2 kHz sont choisies comme pouvant s'obtenir par division de fréquence par des nombres entiers à partir de la fréquence 34 368 kHz, plus particulièrement en utilisant un diviseur de fréquence par 60, référencé 44, opérant sur le signal H34 et fournissant le signal HO,5728 et un diviseur de fréquence par 179, référencé 45, opérant sur le signal HO,5728 et fournissant le signal HO,0032. Une réalisation plus détaillée de ce circuit de génération et notamment du circuit soustracteur d'impulsions 42 est donnée sur la figure 9. Le circuit 42 comporte deux bascules de type "D", 46 et 47, dont les entrées d'horloge CLK reçoivent le signal d'horloge H34, et dont les entrées D sont reliées respectivement à une sortie inverseuse, référencée S, du diviseur de fréquence 44, et à la sortie inverseuse S du diviseur de fréquence 45. Le circuit 42 comporte également deux portes "non OU" 48 et 49 dont les entrées sont reliées à la sortie Q de la bascule "D" 46 et à la sortie non inverseuse, référencée S, du diviseur de fréquence 44, pour la porte "non OU" 48, à la sortie Q de la bascule "D" 47 et à la sortie non inverseuse S du diviseur de fréquence 45, pour la porte "non OU" 49. Les signaux de sortie des portes "non OU" 48 et 49 sont appliqués à une porte "OU" 43 dont la sortie constitue la sortie du circuit soustracteur d'impulsions 42. On a décrit un exemple particulier de réalisation de l'invention dans le cadre d'une application particulière mais il est bien évident qu'elle n'est pas limitée à cet exemple ni à cette application. Notamment, en fonction en particulier des valeurs de fréquence des signaux d'horloge de référence, le nombre de signaux d'horloge appliqués, dans le circuit de génération de fréquence (8), au circuit de soustraction d'impulsions (42) pour commander la fréquence de soustraction d'impulsions pourra être plus grand que deux ou au contraire plus petit. Ainsi, par exemple, dans le cas de deux signaux d'horloge de référence à 8448 kHz et 2048 kHz pour un dispositif de multiplexage de trains entrants à 64 kbits/s, la fréquence à 2048 kHz pourra être engendrée, à partir de la fréquence à 8448 kHz, par division par quatre d'une fréquence à 8192 kHz elle-même obtenue par soustraction d'impulsions au signal d'horloge de référence à 8448 kHz, à la fréquence d'un signal d'horloge unique à la fréquence de 256 kHz obtenue par division par 33 de la fréquence à 8448 kHz. Par ailleurs, le dispositif de multiplexage selon l'invention pourrait comporter une série de moyens de formation de trains numériques multiplexés en nombre supérieur à deux avec toujours un oscillateur unique et avec les moyens de formation situés le plus en amont de la série effectuant une justification conditionnelle et les autres une justification systématique. REVENDICATIONS 1/ Dispositif de multiplexage temporel de trains numériques plésiochrones, dispositif comportant en cascade une série de moyens (1, 2) de formation de trains numériques multiplexés dont au moins un (1) pour la formation de trains numériques multiplexés intermédiaires de débit compris entre le débit des trains numériques d'entrée et le débit du train numérique de sortie dudit dispositif, lesdits moyens de formation de trains numériques multiplexés comportant chacun des moyens de justification pour adapter le débit de leurs trains entrants au débit offert pour la transmission de ces trains sur leur train sortant, et des moyens de multiplexage (12, 15) en un train sortant des signaux issus des trains entrants ainsi justifiés ainsi que de signaux d'insertion systématique, lesdits moyens de formation de trains numériques multiplexés de la série étant commandés respectivement par des signaux d'horloge de référence, de fréquences correspondant respectivement aux débits des trains sortants de ces différents moyens de formation, caractérisé en ce que les signaux d'horloge de référence relatifs aux différents moyens de formation de trains numériques multiplexés de ce dispositif sont issus d'un oscillateur unique (7), soit directement si la fréquence de cet oscillateur correspond exactement à la fréquence recherchée, soit à travers un moyen (8) de génération de la fréquence recherchée à partir de la fréquence de cet oscillateur dans le cas contraire, et en ce que lesdits moyens de justification sont, pour les moyens (1) de formation de trains numériques multiplexés situés le plus en amont de ce dispositif, des moyens (3) de justification conditionnelle, soumise à une comparaison de phase permanente entre le signal d'horloge associé à chaque train entrant et un signal d'horloge issu du signal d'horloge de référence de ces moyens de formation situés le plus en amont, et, pour les autres (2), des moyens de justification systématique, fonction uniquement de la différence, qui est fixe, entre le débit des trains à multiplexer et le débit offert pour leur transmission sur le train multiplexé. 2/ Dispositif selon la revendication 1, caractérisé en ce que lesdits trains étant structurés en trames répétitives ayant un emplacement d'élément binaire d'opportunité de justification par trame, lesdits moyens de justification systématique comportent des moyens pour effectuer une justification "x" trames sur "y" trames de sortie des moyens de formation de trains numériques incluant ces moyens de justification, avec x = E - PE(E) y où "ds" désigne le débit des trains de sortie desdits moyens, "de" le débit des trains d'entrée desdits moyens, "n" le nombre de trains entrants multiplexés par lesdits moyens, M le nombre d'éléments binaires par trame du train de sortie desdits moyens, PE(E) la partie entière du nombre E, et x et y des nombres entiers. 3/ Dispositif selon l'une des revendications 1 et 2, caractérisé en ce que, la fréquence de l'horloge issue dudit oscillateur unique (7) étant égale à F1, et ladite fréquence recherchée étant égale à F2, avec F2 4/ Dispositif selon l'une des revendications 1 à 3, caractérisé en ce que les moyens de formation de trains numériques (2) incluant des moyens de justification systématique comportent - "n " mémoires (14) écrites avec les signaux constitutifs des trains d'entrée de ces moyens de formation ("n" désignant le nombre de ces trains d'entrée) au rythme d'un signal d'horloge de fréquence correspondant au débit de ces trains et obtenue à partir dudit oscillateur unique (7), - un moyen de multiplexage (15) aux entrées duquel sont appliquées d'une part les signaux lus dans ces mémoires, d'autre part des valeurs binaires "o" et "1" pour la création des signaux d'insertion systématique correspondants, incluant des signaux de justification systématique, et en sortie duquel est obtenu le train sortant pour les moyens de formation considérés, - un moyen (16) de commande de ce moyen de multiplexage, piloté par le signal d'horloge de référence des moyens considérés de formation de trains numériques multiplexés, pour sélectionner l'une des entrées de ce moyen de multiplexage en fonction du format du train sortant considéré, la lecture de chacune des "n" mémoires étant par ailleurs commandée par la sélection de l'entrée de ce moyen de multiplexage recevant les signaux lus dans cette mémoire.