Brevet FR2660819A1 — publié le 19911011

EGALISEUR AUTOADAPTATIF NUMERIQUE L'invention concerne un égaliseur autoadaptatif numérique destiné à corriger les distorsions introduites par un canal de transmission sur les signaux numériques qu'il transmet, lorsque le débit est élevé, par exemple de l'ordre de quelques mégabits/seconde. Un tel égaliseur autoadaptatif, qui peut être exploité pour réaliser une annulation d'écho avec divers types de liaisons de transmission de différentes longueurs, est par exemple associé à une liaison de longueur relativement courte, inférieure au kilomètre, comportant une paire de fils torsadés qui dessert une installation privée de télécommunication. De manière connue, les possibilités de transmission d'informations, sous forme numérique et à haut débit, par une liaison dépendent des caractéristiques de réponse impulsionnelle de cette liaison, elles sont susceptibles d'être fortement limitées par l'apparition d'interférences intersymboles dont les effets perturbateurs croissent avec la longueur et avec le débit de la liaison considérée. Pour pallier ces inconvénients, des égaliseurs sont associés aux liaisons de transmission à hautes performances, ces égaliseurs sont préférablement choisis autoadaptatifs, lorsque la connaissance des caractéristiques de transmission des liaisons concernées est susceptible d'être imprécise. Il est connu de réaliser, à cet effet des égaliseurs autoadaptatifs numériques qui traitent les signaux numériques dégradés, reçus d'une liaison de transmission, au moyen de convertisseurs analogiquesnumériques et qui réalisent un filtrage numérique sur les signaux numériques issus des convertisseurs Ce filtrage implique notamment la réalisation de multiplications numériques pour assurer la convolution et la mise à jour des coefficients des filtres. 1 - 2 - Or les convertisseurs analogiques-numériques et les multiplieurs numériques connus sont des sous-ensembles qui exigent une surface de silicium relativement importante, ce qui est pénalisant lorsqu'ils sont prévus dans des circuits intégrés Ils sont donc assez coûteux et ne conviennent pas pour des liaisons numériques de transmission d'usage général destinées par exemple à desservir des terminaux numériques dans une installation de type commutateur multiservice du domaine des télécommunications privées, o le prix de revient est un facteur important. De plus le traitement des signaux reçus y est relativement lent et ne convient pas pour les débits envisagés ici. L'invention propose donc un égaliseur autoadaptatif numérique, rapide et intégrable à un coût réduit, qui est destiné à corriger les distorsions introduites par une liaison de transmission sur un signal numérique en code à "n" niveaux dont elle assure la transmission. Cet égaliseur, prévu pour des signaux reçus pour lesquels le nombre "n" de niveaux est égal ou supérieur à trois, est destiné à être relié en sortie d'une liaison par un dispositif correcteur recevant d'une part le signal transmis par la liaison et d'autre part un signal de correction de symbole provenant d'un filtre Le signal de sortie issu dudit dispositif correcteur est transcodé binairement par un dispositif de quantification, afin d'être traité par le filtre, ce dernier est apte à tenir compte des transcodages binaires, temporairement mémorisés, qui ont été effectués pour "i" symboles successifs du signal reçu, afin d'établir le signal de correction à appliquer, en fonction d'au moins un coefficient adaptateur initial, à chaque symbole arrivant via la liaison de transmission. Selon une caractéristique de l'invention, ledit égaliseur comporte un dispositif correcteur constitué par un soustracteur analogique recevant d'une part le signal 3 - provenant de la liaison de transmission et d'autre part le signal de correction de symbole fourni par un convertisseur, de type numérique-analogique, placé en sortie du filtre qui est doté d'une mémoire tampon de transcodages binaires et qui comporte une logique corrective constituée à l'aide de portes logiques binaires associant les bits de transcodage contenus dans la mémoire tampon pour "i" symboles successifs du signal reçu avec "i.q" bits correspondants à "i" coefficients adaptateurs successivement obtenus l'un de l'autre, à partir d'un coefficient initial par un dispositif d'actualisation en fonction d'un résultat de constatation d'erreur fourni sous forme binaire pour chaque symbole successif par le dispositif de quantification. L'invention, ses caractéristiques et ses avantages sont précisés dans la description qui suit, en liaison avec les figures répertoriées ci-dessous. La figure 1 présente un schéma de principe d'un égaliseur autoadaptatif connu. La figure 2 présente un schéma de principe d'un égaliseur autoadaptatif selon l'invention. La figure 3 présente un schéma détaillé de l'égaliseur présenté en figure 2. L'égaliseur autoadaptatif, de type classique, présenté sur la figure 1 comporte essentiellement un convertisseur analogique/numérique 1 recevant les signaux numériques transmis par une liaison de transmission 2, afin de reconstituer des signaux numériques exploitables par les circuits situés en aval. La liaison 2 relie par exemple un terminal téléphonique à un coupleur du commutateur multiservice qui le dessert. Le convertisseur 1 doit être très rapide pour permettre la reconstitution des symboles d'un signal reçu et il doit par conséquent travailler à une fréquence au moins égale à la fréquence de transmission de ces symboles, il est généralement composé de comparateurs en parallèle dont le 4 nombre est fonction de la résolution désirée, ceci se traduit donc par l'occupation d'une surface support relativement importante dans le cas d'un circuit intégré VLSI. Un filtre numérique O est positionné en aval du convertisseur 1, il est par exemple du type comportant un ensemble de bascules 3, ou de registres, disposées en série et formant une mémoire tampon, ainsi qu'une logique corrective constituée à l'aide de multiplieurs 4 associés à un sommateur 5 et à un dispositif d'actualisation 6. La sortie de chaque bascule 3 est reliée à un multiplieur 4, individuel, recevant aussi un coefficient multiplicateur provenant du dispositif d'actualisation 6. Les signaux obtenus des multiplieurs 4 sont transmis en parallèle à un premier sommateur 5 qui fournit le signal de sortie du filtre, ce dernier étant éventuellement rebouclé, si le filtre est de type à réponse impulsionnelle infinie. Le rebouclage s'effectue par l'intermédiaire d'un second sommateur 7,de type numérique, servant de dispositif correcteur, qui est positionné entre le convertisseur 1 et la première de série des bascules 3. Ce second sommateur 7 permet de corriger les signaux reçus avant leur transmission à une sortie Sl pour exploitation et au filtre pour interprétation. Un dispositif de quantification 8 est placé entre la sortie du second sommateur 7 et la première de série des bascules 3, il permet d'introduire une non-linéarité dans les signaux transmis à cette série de registres 3. Un soustracteur 9 connecté d'une part à l'entrée et d'autre part à la sortie du dispositif de quantification 8 permet de connaître l'erreur introduite. Comme indiqué plus haut, la nécessité de disposer de multiplieurs rapides implique que ceux-ci aient une structure de type parallèle et que par conséquent une surface étendue de circuit VLSI leur soit réservée, ce que - l'invention évite, ainsi qu'indiqué ci-dessous et présenté sur les figures 2 et 3. L'entrée de l'égaliseur auto-adaptatif selon l'invention qui est présenté en figure 2, est constituée par un dispositif correcteur réalisé sous la forme d'un soustracteur analogique 17, par exemple à l'aide d'amplificateurs opérationnels et de résistances. Ce soustracteur 17 se connecte en sortie de la liaison de transmission 2, éventuellement via un circuit de correction automatique de gain, classique, non représenté ici. De par sa constitution, ce soustracteur 17 est rapide et peu encombrant, il reçoit les signaux numériques transmis par la liaison 2 sur une première de ses entrées, sa sortie attaque une entrée d'un dispositif de quantification 18, constitué à l'aide de comparateurs, qui reçoit également par d'autres entrées des signaux de référence correspondants aux différents niveaux théoriques possibles des signaux numériques attendus, par exemple trois, quatre ou cinq niveaux. La mise en oeuvre dans le cas de signaux numériques codés sur trois niveaux est avantageusement simple. Dans l'exemple de réalisation ici envisagé, le code de transmission des signaux reçus de la liaison de transmission 2 est par exemple un code AMI et les niveaux théoriques attendus sont donc + 1, -1 et O. Une approximation est réalisée sur les signaux reçus de manière à faire apparaître à la sortie du dispositif de quantification 18 deux signaux correspondant respectivement à la valeur absolue de l'amplitude et au signe du signal reçu, amplitude et signe qui se codent chacun à l'aide d'un seul bit dans le cas d'un symbole du signal ternaire envisagé L'adaptation à un code comportant un plus grand nombre de niveaux est pratiquement immédiate pour les codes à faible nombre de niveaux usuellement mis en oeuvre. 6 - Une information indiquant le sens de l'erreur d'approximation qui affecte le signal de sortie, considéré à ici trois niveaux, du dispositif de quantification 18 est aussi fournie par une sortie SE de ce dernier. Un filtre numérique 10 est relié à la première sortie du dispositif de quantification 18, il comporte un ensemble de bascules 3, de type D, formant une mémoire tampon 13 pour les données fournies par le dispositif de quantification pour "i" transcodages binaires successifs de symbole du signal reçu. Le filtre numérique 10 comporte aussi une logique corrective 12, celle-ci est notamment composée d'un ou de plusieurs modules logiques 14 correspondants chacun à un dispositif multiplieur binaire,ainsi que d'un sommateur 15, elle est associée à un dispositif d'actualisation 16. Les modules 14 sont individuellement reliés chacun en sortie d'une bascule 3. Le sommateur 15 reçoit en parallèle les signaux de sortie provenant simultanément des modules 14, le signal somme qu'il fournit sous forme numérique, est converti sous forme analogique par un convertisseur 11 qui est placé en sortie du filtre 10. Le soustracteur analogique 17 qui reçoit les signaux numériques dégradés parvenant de la liaison de transmission 2 sur une première entrée reçoit aussi, en tant que signal de correction, le signal fourni par le convertisseur 11, de type numérique-analogique; il fournit lui-même des signaux corrigés au niveau d'une sortie 52 Chaque module 14 se substitue à un multiplieur 4 de l'art antérieur, puisque dans les conditions choisies, de simples additions ou soustractions se substituent aux multiplications habituellement effectuées. Les coefficients du filtre sont individuellement fournis par le dispositif d'actualisation 16 à la logique d'exploitation 12 afin d'y être exploités. 7 - Les résultats donnés sous forme numérique par cette dernière sont regroupés au niveau du sommateur 15 avant d'être mis sous forme analogique par le convertisseur 11. Ce dernier est par exemple réalisé à l'aide de résistances selon un agencement classique permettant d'obtenir une grande rapidité à un faible coût Le signal analogique obtenu est appliqué au soustracteur 17 et permet de corriger les signaux numériques dégradés qui sont reçus par ce soustracteur en provenance de la liaison de transmission 2 La figure 3 présente un exemple de réalisation d'un égaliseur autoadaptatif selon l'invention o, notamment, sont obtenus une réduction du nombre de composants au niveau du filtre et par conséquent une réduction en surface, dans le cas d'un circuit VLSI. L'égaliseur autoadaptatif proposé qui est de type récursif à décision dans la boucle, n'est pas linéaire et n'amplifie donc pas le bruit. Comme indiqué ci-dessus, cet égaliseur autoadaptatif reçoit les signaux numériques dégradés provenant de la liaison de transmission 2 par l'intermédiaire d'un classique circuit de correction automatique de gain, ici référencé 20, qui amène par exemple le niveau des signaux reçus entre zéro et cinq volts. Ce circuit de correction de gain 20 attaque une première entrée d'un soustracteur analogique 17 dont une seconde entrée reçoit le signal de correction fourni par un convertisseur 11, de type numérique-analogique, comme indiqué en liaison avec la figure 2. Le soustracteur 17 est réalisé par exemple autour d'un amplificateur opérationnel 21 dont l'entrée non-inverseuse est reliée au point commun d'un pont diviseur à résistances 22,23 en série entre la masse et la sortie du circuit de correction de gain 20 L'entrée inverseuse de l'amplificateur opérationnel 21 reçoit le signal de correction qui lui est appliqué via une résistance 24, -8 - soit directement par la sortie du convertisseur 11, soit au travers d'un amplificateur inverseur 26, le choix de l'une ou l'autre des voies s'effectuant, suivant le sens de la correction à apporter et par l'intermédiaire d'un commutateur 27, commandé d'une manière qui sera évoquée plus loin. Un signal égalisé apparaît en sortie de l'amplificateur opérationnel 21, il est simultanément appliqué en contre-réaction à l'entrée inverseuse de cet amplificateur opérationnel 21, via une résistance 28, à l'entrée d'une boucle à verrouillage de phase 31 pour la récupération de l'horloge contenue dans les signaux reçus de la liaison de transmission 2 et à l'entrée du dispositif de quantification 18. Ce dernier comporte un ensemble d'ici cinq comparateurs 32 à 36, réalisés à l'aide d'autant d'amplificateurs opérationnels identiquement reliés à la sortie de l'amplificateur opérationnel 21, chacun par son entrée non inverseuse respective, et individuellement reliés chacun à un potentiel de référence positif différent par son entrée inverseuse, les cinq potentiels étant ici répartis de manière égale à partir de zéro jusqu'à cinq volts. Le code de transmission des signaux reçus de la liaison de transmission 2 étant supposé à trois niveaux correspondants respectivement aux valeurs ternaires -1, O et + 1, il suffit d'un premier agencement associant deux comparateurs, ici les comparateurs 33 et 35, reliés chacun par sa sortie à une entrée différente d'une porte 37, de type OU exclusif, et un inverseur 38, inséré entre le comparateur 33 et la porte 37, pour quantifier en amplitude les signaux apparaissant en sortie de l'amplificateur opérationnel 21, les potentiels de référence des comparateurs 33 et 35 étant respectivement supposés l'un de 1,25 volt et l'autre de 3,75 volt. 9 - La quantification en signe pour les valeurs ternaires + 1 et -1 s'effectue simplement en tenant compte du signal binaire présent en sortie de l'inverseur 38. Un agencement complémentaire permet d'établir le signe de l'erreur introduite par la quantification en amplitude définie ci-dessus. Cet agencement complémentaire associe les trois comparateurs 32,34 et 36 mentionnés ci-dessus, dont les potentiels de référence respectifs sont ici de 0, 2,5 et 5 volts, une pluralité de portes 39 à 42 et deux inverseurs 43,44 aux amplificateurs 33, 35 et à l'inverseur 38 du premier agencement. La porte 40, de type OR, fournit ici une indication binaire de valeur un, dite d'erreur positive, lorsque le signal en sortie de l'amplificateur opérationnel 21 est supérieur au potentiel de référence associé au signal de valeur ternaire qui a été quantifié. La porte 40 fournit une indication binaire de valeur zéro, dite d'erreur négative, lorsque le signal en sortie de l'amplificateur opérationnel 21 est inférieur au potentiel de référence associé au signal de valeur ternaire qui a été quantifié. Dans le premier cas, la porte 40 a ses deux entrées au niveau binaire O sous l'action respective de la porte 39, de type ET et de la porte 41, de type OU, la porte 39 étant reliée par une première entrée à la sortie du comparateur 32 correspondant au seuil de valeur ternaire -1, c'est-à-dire O volt, et par une seconde entrée à la sortie du comparateur 33, via l'inverseur 38. Ce comparateur 33 indique la position du signal reçu par rapport au seuil médian de 1,25 volts qui permet la prise en compte d'un signal reçu avec une valeur ternaire -1 ou 0, suivant que ce signal est compris entre O et 1,25 volts ou entre 1,25 et 2,5 volts. A cet effet, la porte 40 qui est reliée en sortie des portes 39 et 41 est raccordée par cette dernière, d'une - part en sortie du comparateur 36 contrôlant la position du signal reçu par rapport au seuil de 5 volts correspondant à la valeur ternaire 1, d'autre part en sortie d'une porte 42, de type ET Cette dernière a trois entrées respectivement reliées en sortie du comparateur 34, en sortie du comparateur 35, via un inverseur 43, et en sortie du comparateur 36, via un autre inverseur 44. Les signaux apparaissant en sortie de la porte 37 et de l'inverseur 38, qui traduisent respectivement la valeur absolue de l'amplitude du signal reçu telle que rétablie et son signe, sont appliqués à l'ensemble 13 regroupant les bascules 3 de l'égaliseur autoadaptatif selon l'invention. Dans le cas du code de transmission ternaire envisagé ci-dessus, il est nécessaire de disposer de deux bits pour représenter les trois valeurs ternaires -1, 0, + 1 possibles pour un symbole. Ceci conduit donc à disposer de deux bascules 3 pour mémoriser temporairement les deux bits de transcodage, l'un dit d'amplitude et l'autre dit de signe, correspondants à chaque valeur ternaire et donc d'autant de fois deux bascules 3 qu'il y a de valeurs ternaires prises simultanément en compte pour la correction autoadaptative choisie, un nombre "i" égal à cinq valeurs ternaires successives du signal reçu étant choisi dans l'exemple proposé. La mémoire tampon 13 comporte un nombre "i" d'ici cinq étages et elle est composée de deux sous-ensembles comportant chacun une série de cinq bascules 3. Un premier de ces sous-ensembles est relié en sortie de la porte 37 et reçoit sur une entrée d'une bascule 3 A située en amont de sa série, les bits d'amplitude de symbole successivement définis à partir du signal reçu. Le second de ces sous-ensembles est relié en sortie de l'inverseur 38 et reçoit, sur une entrée d'une bascule 3 B il - située en amont de sa série, les bits successifs qui correspondent au signe des dits symboles. Dans une forme préférée de réalisation, toutes les bascules de la mémoire tampon 13 qui sont de constitution identique ont leurs entrées d'horloge qui sont commandées par la boucle à verrouillage de phase 31, celle-ci leur fournissant des signaux d'horloge bit CK à partir du signal reçu. Cinq paires de bits de transcodage correspondant à cinq symboles successifs sont donc simultanément conservées en mémoire tampon 13, au moyen des deux sous-ensembles de bascules de l'égaliseur. La fonction d'autoadaptation de l'égaliseur selon l'invention est obtenu en appliquant un coefficient adaptateur individuel au signal apparaissant en sortie de chacun des cinq étages, chaque coefficient étant susceptible de varier en fonction des variations affectant les symboles du signal reçu. L'algorithme de mise à jour des coefficients est ici du type dit algorithme du signe ou du gradient simplifié défini par la formule: C(n+l) =C(n)+alpha sgn(Er) Yq(n T-i T) ou: C(n=l) et C(n) sont les valeurs des coefficients aux instants successifs n+l et n, chacun de ces coefficients étant exprimé au moyen de "q" bits dont un de signe, "q" étant ici égal à neuf; alpha est une valeur fixée déterminant la vitesse de convergence de l'égaliseur; sgn(Er) correspond au signe de l'erreur affectant une valeur ternaire transcodée, tel que fourni initialement par l'inverseur 38; Yq(n T-i T) correspond à la quantification de la valeur ternaire transcodée envisagée ci-dessus telle que fournie par la porte 37 au temps précédent de "i" temps d'horloge CK le temps "n". 12 - A cet effet, les "i" bascules 3 A à 3 Y du premier sous-ensemble ont leur sortie respectives reliées à autant d'entrées individuelles d'un multiplexeur 45 adressé par un compteur 46 recevant un signal d'horloge i CK produit par la boucle à verrouillage de phase 31 à partir du signal d'horloge CK, le signal i CK ayant une fréquence qui est "i" fois celle du signal CK. Le multiplexeur 45 est relié à la logique corrective 12 qui comporte ici un seul module logique 14 qui est exploité "i" fois consécutivement pour la fourniture de chaque signal de correction de symbole Ce module 14 est composé de "q-l" portes 47, de type ET et d'une porte 50, de type OU exclusif, un sommateur 15 lui est fonctionnellement associé. Le signal de sortie du multiplexeur 45 attaque une première entrée de chacune des portes 47, parallèles. L'autre entrée de chaque porte 47 est reliée à une des différentes sorties d'un registre 48, du type premier entré-premier sorti, à "i" étages et "q" sorties parallèles. Le registre 48 est apte à contenir, dans chacun de ses "i" étages, les "ql" valeurs binaires définissant un coefficient à un instant donné, ainsi qu'une valeur supplémentaire correspondant au signe dont doit être affecté ce coefficient. Ces valeurs sont initialement fournies au registre 48 par un moyen extérieur, par exemple par un processeur externe, via une liaison 49. La porte 50 est montée parallèle aux portes 47, elle reçoit sur une première entrée le signal de signe fourni par le registre 48 et sur une seconde entrée celui que fournit un multiplexeur 51 relié aux sorties des bascules 3 B à 3 Z du second sous-ensemble dans lequel s'enregistrent temporairement les bits caractéristiques de signe obtenus du dispositif de quantification 18, par transcodage, pour des symboles successifs du signal reçu. 13 - Ce multiplexeur 51 et le multiplexeur 45 sont adressés par le compteur 46 de manière à simultanément fournir, à chaque temps d'horloge i CK, le bit de valeur absolue d'amplitude et le bit de signe obtenus lors du transcodage binaire d'un symbole. Les "q" bits simultanément fournis par les sorties des "q-1 " portes 47 et par la porte 50 sont appliqués à un premier groupe d'entrées correspondantes d'un circuit additionneur 52 du sommateur 15 qui incorpore aussi deux registres de verrouillage 53 et 54. Un second groupe de "q" entrées de l'unité 52 se rebouclent, via le registre de verrouillage 53, sur ses "q" sorties pour assurer l'addition de toute combinaison de bits apparaissant au niveau du premier groupe d'entrées de cette unité 52 avec la combinaison obtenue en sortie, lors de l'addition précédente. L'unité 52 et le registre 53 sont contrôlés par le signal d'horloge i CK, alors que le registre de verrouillage 54, dont les entrées sont en parallèle avec celles du registre 53, est contrôlé par le signal d'horloge CK. Ceci permet d'effectuer successivement les "i" additions nécessaires pour l'obtention d'un signal de correction de symbole, avec une période 1/CK et au moyen d'un même agencement très simple au lieu d'utiliser les "i" multiplieurs classiques, tant que la fréquence CK extraite des signaux reçus et le nombre "i" d'étages reste compatible avec les fréquences admises par les composants constituant l'égaliseur. Le résultat obtenu en sortie de l'unité 52 au bout de "i" additions effectuées par l'unité 52 en liaison avec le registre 53 au rythme d'horloge i CK est alors transmis à par le registre 54 actionné au rythme d'horloge CK. Ce registre fournit un bit de signe pour la commande du commutateur 27 que contient le soustracteur analogique 17. A chaque temps d'horloge CK, le convertisseur il reçoit simultanément "q1 " bits provenant du registre 54 en 14 - sortie duquel il est relié avec le commutateur 27 et il produit un signal, se présentant sous la forme d'une tension électrique, qui est appliqué pour action au soustracteur 17, au niveau d'une entrée inverseuse de l'amplificateur opérationnel 26 et via une résistance 30. Une mise à jour permanente des coefficients de l'égaliseur est assurée par l'intermédiaire d'un dispositif d'actualisation 16 apte à recevoir les "q" bits de définition d'un coefficient initialement fourni la l'égaliseur, via la liaison 49, et les deux bits de sortie respectivement fournis par la porte 40 et par le multiplexeur 51. Les "q-1 ' bits correspondant à la valeur absolue d'un coefficient et le bit relatif au signe affecté à ce coefficient sont individuellement transmis par la liaison 49 à un module logique 59 identique au module 14 et par conséquent composé de "q-1 " portes 58, de type ET, reliées chacune par une première entrée à un fil de individuel de la liaison 49, ces portes recevant en parallèle, sur une seconde entrée, le bit d'amplitude fourni par le multiplexeur 45 à chaque temps d'horloge i CK. Le bit de signe émanant de la liaison 49 est transmis à une entrée d'une porte 58, de type OU exclusif, dont une seconde entrée est reliée en sortie d'une autre porte 56, également de type OU exclusif, qui reçoit d'une part le bit de signe fourni par la porte 40 pour chaque transcodage effectué à parti d'un symbole arrivant, d'autre part le bit de signe fourni par le multiplexeur 51. Les "q" bits fournis à chaque temps d'horloge i CK par les portes 55 et par la porte 58 sont appliqués à un premier groupe d'entrées d'un sommateur 57 dont les "q" sorties sont reliées aux entrées du registre 48 dont les "q" sorties sont d'une part, comme on l'a vu, reliées aux entrées des portes 47 et 50 de l'ensemble rebouclées sur un second groupe d'entrées, de manière à additionner les "q" bits reçus sur le premier groupe d'entrées à chaque - temps d'horloge i CK avec les bits obtenus en sortie du sommateur 57 au temps d'horloge i CK précédent. Le dispositif d'actualisation 16 reçoit un bit relatif au signe de l'erreur affectant tout symbole transcodé par le dispositif quantificateur 18, au rythme d'horloge CK, et modifie le sens de la correction à effectuer en modifiant le bit de signe fourni par ce dispositif d'actualisation au sommateur 57, si besoin est. L'addition des "q" bits simultanément fournis par le dispositif d'actualisation 16 avec ceux présents en sortie du registre 48 qui s'effectue au rythme d'horloge i CK, permet d'actualiser successivement les "i" valeurs de coefficient, de "q" bits chacune, qui sont mémorisées dans le registre 48 et qui sont individuellement associées chacune à l'un des étages de la mémoire tampon 13. Le registre 48 fournit les "q" bits d'un coefficient au rythme de l'horloge i CK au module 14 de l'égaliseur de telle sorte que chacune des "i" additions effectuée par le circuit additionneur 52 puisse prendre en compte le calcul obtenu à partir d'une combinaison de deux bits de transcodage correspondants à un symbole et d'un des "i" coefficients actualisés correspondant. 16 - REVENDICATIONS 1) Egaliseur autoadaptatif numérique, destiné à corriger les distorsions introduites par une liaison de transmission ( 2) sur un signal numérique, transmis en code à au moins trois niveaux au rythme d'une horloge de fréquence "CK", ledit égaliseur étant relié en sortie de liaison par un dispositif correcteur ( 17) recevant le signal transmis et un signal de correction provenant d'un filtre ( 10), le signal de sortie du dispositif correcteur étant transcodé binairement par un dispositif de quantification ( 18), avant d'être traité par le filtre, ce dernier tenant compte des transcodages binaires qui ont été effectués pour "i" symboles successifs du signal reçus au rythme "CK" pour établir, en fonction d'au moins un coefficient adaptateur initial, le signal de correction à appliquer au symbole arrivant via la liaison, ledit égaliseur étant caractérisé en ce qu'il comporte un dispositif correcteur constitué par un soustracteur analogique, ce dernier recevant le signal de correction de symbole d'un convertisseur numérique-analogique ( 11), placé en sortie du filtre ( 10) qui contient une mémoire tampon ( 13) de transcodages binaires et une logique corrective ( 12) constituée à l'aide de portes logiques binaires ( 47,50) associant les bits de transcodage contenus dans la mémoire tampon pour "i" symboles successifs du signal reçu avec "i q' bits correspondant à "i" coefficients adaptateurs obtenus l'un de l'autre, à partir d'un coefficient initial, par un dispositif d'actualisation ( 16) en fonction d'un résultat de constatation d'erreur fourni sous forme binaire pour chaque symbole successif par le dispositif de quantification. 2) Egaliseur autoadaptatif numérique, selon la revendication 1, caractérisé en ce que la mémoire tampon ( 13) comporte au moins deux sous-ensembles parallèles de bascules ( 3) en série pour mémoriser dans un sous-ensemble 17 - "i" bits caractéristiques de la valeur absolue de l'amplitude des symboles du signal reçu qui sont obtenus du dispositif de quantification ( 18) pour "i" périodes successives d'horloge "CK", pendant que l'autre sous-ensemble mémorise "i" bits caractéristiques du signe simultanément fournis par le dispositif de quantification pour les mêmes symboles. 3) Egaliseur autoadaptatif numérique, selon la revendication 2, caractérisé en ce que la sortie de chacune des "i" bascules ( 3) de chaque sous-ensemble de mémoire tampon ( 13) est reliée à une entrée d'un multiplexeur ( 45 ou 51) affecté à ce sous-ensemble et commandé par un compteur ( 46), commun aux deux multiplexeurs, qui active simultanément les sorties de bascules de même rang dans les deux sous-ensembles à la fréquence "i CK" correspondant au multiple "i" de la fréquence "CK" du signal reçu. 4) Egaliseur autoadaptatif numérique, selon la revendication 2, caractérisé en ce que la logique corrective ( 12) comporte au moins un module logique ( 14) composé en premier lieu d'une porte ( 50), de type OU exclusif, reliée par une première entrée à une sortie du sous-ensemble mémorisant les bits de signe et par une seconde entrée à une sortie de bit de signe comportée par le dispositif d'actualisation ( 16) et en second lieu de "q-l" portes ( 47), de type ET, reliées en commun par une entrée à une sortie du sous-ensemble mémorisant les bits d'amplitude et individuellement à "q-l" sorties de bits de coefficient du dispositif d'actualisation qui fournit simultanément "q" bits par coefficient, toutes ces portes ( 47, 50) attaquant en parallèle le convertisseur ( 11), via un sommateur ( 15), pour produire un signal de correction de symbole au dispositif soustracteur ( 17) à chaque période d'horloge "CK". 5) Egaliseur autoadaptatif numérique, selon les revendications 3 et 4, caractérisé en ce que la logique 18 - corrective ( 12) comporte un seul module logique ( 14) composé en premier lieu d'une porte ( 50), de type OU exclusif, reliée par une première entrée à une sortie du multiplexeur ( 45),dit premier, relié au sous-ensemble mémorisant les bits de signe et par une seconde entrée à une sortie de bit de signe comportée par le dispositif d'actualisation ( 16) et en second lieu de "q-l" portes ( 47), de type ET, reliées en commun par une entrée à la sortie du premier multiplexeur ( 45) relié au sous-ensemble mémorisant les bits d'amplitude et individuellement à "q-l" sorties de bits de coefficient du dispositif d'actualisation qui fournit simultanément "q" bits par coefficient, toutes les portes ( 47, 50) attaquant en parallèle le convertisseur ( 11), via un sommateur ( 15), pour fournir un signal de correction de symbole au dispositif soustracteur ( 17) à chaque période d'horloge "CK", un circuit additionneur ( 52) du sommateur ( 15) combinant les "q" bits simultanément fournis par les portes ( 47, 50) avec les combinaisons de "q" bits précédemment fournies par ces mêmes portes pendant "i" cycles successifs pour chaque signal de correction de symbole, deux registres de verrouillage ( 53, 54) respectivement commandés en lecture au rythme d'une horloge de fréquence "i CK" et de l'horloge de fréquence "CK", étant insérés entre les I"q" sorties du circuit additionneur et d'une part "q" autres entrées de ce circuit pour le premier registre ( 53), d'autre part les "q" entrées du convertisseur ( 11) pour le second registre ( 54). 6) Egaliseur autoadaptatif numérique, selon la revendication 5, caractérisé en ce que le dispositif d'actualisation ( 16) comporte un registre ( 48), du type premier entré-premier sorti, à "i" étages et "q" sorties parallèles reliées d'une part aux entrées du module logique ( 14) de le logique corrective, d'autre part à un groupe d'entrées d'un sommateur ( 57) recevant sur un autre 19 - groupe d'entrées "q" bits de coefficient fournis par un module logique ( 59) qui est identique au module logique ( 14) de la logique corrective et qui reçoit les "q" bits de définition d'un coefficient initial sur "q-l" portes ( 55), de type ET, et sur une porte ( 58), de type OU exclusif, cette dernière étant aussi reliée à la sortie d'une autre porte ( 56), de même type, qui reçoit d'une part le bit de signe fourni par le dispositif de quantification( 18) pour chaque transcodage effectué à jg parti d'un symbole arrivant, d'autre part le bit de signe fourni par le multiplexeur ( 51), dit second, à chaque temps d'horloge "i CK", le premier multiplexeur ( 45) fournissant simultanément, à chaque temps d'horloge "i CK", un bit d'amplitude aux "q-l" portes, de type ET.