Brevet FR2671246A1 — publié le 19920703

SYNTHETISEUR DE FREOUENCE A RESOLUTION FRACTIONNAIRE ET PROGRAMMABLE ET SON APPLICATION A LA SYNTHESE DE FREOUENCES ELEVEES. L'invention se rapporte aux synthétiseurs de fréquence, en particulier à ceux qui sont destinés à engendrer des fréquences élevées, par exemple de l'ordre de plusieurs milliers de mégahertz, et plus spécialement à ceux qui font appel à une architecture à boucles multiples d'asservissement de phase. On a proposé, notamment dans le brevet GB 1 303 631, de réaliser un tel synthétiseur en lui faisant comporter un étage générateur d'une fréquence de la forme Fo + A N A représentant les petits pas de variation de la fréquence à synthétiser, et N un facteur constant de division, un étage d'addition d'une fréquence étalon P représentant le grand pas et un étage de multiplication du résultat par le même facteur N, de façon à obtenir une fréquence de sortie de la forme Fs = Fo + A + N P L'inconvénient d'un tel synthétiseur est que le bruit qui affecte les éléments de la boucle de sortie se trouve multiplié par le nombre N, qui prend des valeurs élevées lorsque l'on a besoin d'un grand nombre de pas P pour couvrir la gamme des fréquences de sortie, si bien que la pureté spectrale du signal obtenu devient médiocre. On a proposé différentes solutions pour pallier cet inconvénient et, en particulier, d'utiliser un facteur de multiplication du type fractionnaire N/R ou, plus généralement, d'utiliser un facteur de multiplication qui soit dans un rapport simple, constant dans toute la gamme, avec le facteur de division N de l'étage de tête. Ces solutions connaissent toutefois des limitations, soit en ce qui concerne la pureté spectrale du signal de sortie, soit en ce qui concerne le nombre des grands pas que l'on pourra obtenir sans dégrader excessivement ladite pureté spectrale. L'invention propose de s'affranchir de ces inconvénients en utilisant, dans un synthétiseur du type défini ci-dessus, un facteur de multiplication n'ayant aucun rapport simple et constant dans toute la gamme avec le facteur de division et, la résolution de l'étage de tête devant alors prendre des valeurs fractionnaires quelconques variables dans la gamme des fréquences de sortie, en engendrant ces valeurs au moyen d'un dispositif synthétiseur à résolution fractionnaire et programmable. Suivant un autre aspect de l'invention, les facteurs de division et de multiplication seront respectivement déterminés pour que les variations relatives respectives de la fréquence d'entrée de l'étage de sortie et de la fréquence de sortie de chacun des étages intermédiaires précédents soient suffisamment faibles pour que lesdites fréquences puissent être engendrées à l'aide d'oscillateurs de grande pureté spectrale. Cette condition ne peut évidemment être remplie que grâce au fait que lesdits facteurs n'obéissent pas à la contrainte d'avoir un rapport simple et constant entre eux. Elle impose, par contre, une variation relativement importante de la fréquence de sortie de l'étage de tête. Une autre particularité de l'invention est constituée par un synthétiseur à résolution fractionnaire et programmable du type analogique ou numérique. Le synthétiseur à résolution fractionnaire de type analogique est connu en soi et fait appel à un diviseur dont le taux de division passe de N à N + 1 avec un certain rapport cyclique déterminé par un signal de commande et engendre une fréquence moyenne de la forme fr étant une fréquence de référence, N1 et Q1 étant programmables et R1 étant fixe, Q1 étant le nombre de òis où la division est effectuée par N1 + 1 pendant R périodes de la fréquence de référence. Suivant l'invention, le diviseur de taux R1 est au contraire programmable et reçoit la fréquence de référence, et Qi est appliqué à un circuit logique qui revoit la fréquence de sortie du diviseur de taux R1 et fournit un signal de commande de rapport cyclique Q1/Rl au diviseur par N1. Le synthétiseur entièrement numérique est également connu en soi et comporte un accumulateur de phase qui fournit, à chaque période d'une horloge, un échantillon de phase égal au précédent incrémenté d'un incrément de phase déterminé par le choix de la fréquence à produire, des moyens de calculer la valeur numérique du sinus ou du cosinus des échantillons de phase successifs et un convertisseur numérique-analogique qui engendre le signal de sortie de fréquence H N 2P H étant la fréquence d'horloge, N1 un nombre lié à la fréquence à produire, et p le nombre de bits d'entrée et de sortie de l'accumulateur de phase. Suivant l'invention, on ajoute à l'entrée de l'accumulateur de phase, en plus du nombre N1, un nombre 1 engendré Q1 fois pendant R1 périodes d'horloge, Qi et R1 étant programmables, pour obtenir une fréquence de sortie comportant un terme fractionnaire et programmable. D'autres particularités, ainsi que les avantages de l'invention, apparaîtront clairement à la lumière de la description ci-après. Au dessin annexé : La figure 1 est un schéma de principe d'un syn thétiseur conforme à l'invention La figure 2 en illustre un mode d'exécution simple ; et Les figures 3 et 4 représentent respectivement un synthétiseur analogique et un synthétiseur numérique à division fractionnaire et program mable. A la figure 1, on a représenté un synthétiseur de fréquence comportant un bloc 1 destiné à la génération de petits pas et délivrant une fréquence F1 = (N1 + Ql/Rl ) P1 (i) N1, Q1 et R1 étant trois nombres entiers variables, avec Qi Le bloc 1 est suivi d'un bloc d'étages intermédiaires 2 délivrant la fréquence F2 = N2 P2 + Fl/R2 (2) N2 étant un nombre entier variable, R2 un nombre entier fixe, positif ou négatif, et P2 une fréquence fixe fournie par le bloc 6. Comme on l'expliquera dans la suite, le bloc 2 peut être supprimé, ce qui correspond dans l'équation (2) au cas où N2 = 0 et R2 = 1. Il peut également se réduire à un simple diviseur d'incréments renversant le spectre de fréquence de F2 lorsque R2 est négatif, ce qui correspond dans l'équation (2) au cas où N2 = 1. Le bloc 2 est suivi d'un diviseur d'incréments 3 délivrant la fréquence F3 = P3 + F2/M3 (3) P3 étant une fréquence fixe fournie par le bloc 6 et M3 un nombre entier variable, positif ou négatif. Le bloc 3 est suivi d'un générateur de grands pas 4 qui délivre la fréquence Fs = N3.F3/R3 (4) R3 étant un nombre entier fixe et N3 un nombre entier variable. Les nombres entiers variables N1, R1, Q1, N2, M3 et N3 sont fournis par un bloc de programmation 5. Il s'agit d'un microprocesseur ou d'une unité logique câblée effectuant les calculs des valeurs que doivent prendre ces nombres entiers pour que Fs ait la valeur à synthétiser. Des équations (1) à (4) ci-dessus, on tire Fs = P1 (N1 + Q1/R1) N3/(M3.R2.R3) + P2.N3.N2I(M3.R3) + P3.N3/R3 (5) On fera observer que le procédé de génération de la fréquence de sortie Fs qui vient d'être décrit comprend, dans tous les cas, la génération d'une fréquence (F2) qui comporte les petits pas, la division de cette fréquence par un nombre variable M3, l'addition des grands pas P3 et la multiplication du résultat par un nombre variable N3/R3 dont la loi de variation n' a aucun rapport simple avec celle de M3. Le petit pas Q1/Rl P1 de F1 est variable et se trouve divisé, dans la fréquence de sortie, par R2 R3 M3/N3. Il en résulte que, si l'on souhaite que la fréquence de sortie varie par exemple par pas ronds de 1 kHz, la fréquence F1 devra varier par pas de R2 R3 M3/N3 kHz, c'està-dire par pas qui ne seront ni ronds ni même constants dans toute la gamme des fréquences de sortie, puisque N3 et M3 varieront dans cette gamme. De tels pas fractionnaires et variables ne pourront être réalisés qu'au moyen de techniques particulières, dont on donnera ci-après deux modes d'exécution préférés. La figure 3 illustre une première technique, qui met en oeuvre, de manière originale, la technique connue en soi de synthèse de fréquence à division fractionnaire. Cette technique consiste à réaliser une boucle d'asservissement de phase dans laquelle le rang du diviseur (N1/1) peut prendre séquentiellement, Q1 fois toutes les R1 périodes de la référence P1, la valeur N1 + 1, alors que, pendant les R1 - Q1 fois qui restent, il prendra la valeur N1. La fréquence F1 synthétisée, moyennée sur les R1 périodes de la référence, est alors Dans les synthétiseurs à division fractionnaire connus, seul le nombre Q1 est programmable, le nombre R1 étant un entier fixe. Dans le dispositif de l'invention, R1 est appliqué à un second diviseur programmable (Ri/i) de taux R1, tandis que Q1 est appliqué à un multiplicateur de rythme binaire BRM. La boucle comporte en outre un oscillateur (F1) commandé en tension, un comparateur de phase et un filtre. A chaque cycle complet de comptage du diviseur (R1/l), c'est-à-dire pendant la durée de R1 périodes de la fréquence de référence P1, le multiplicateur de rythme binaire M reçoit une impulsion et, pendant ladite durée, produit Q1 impulsions uniformément réparties dans le temps à sa sortie, chacune de ces impulsions commandant le passage du rang du diviseur (Ni/i) de N1 à N1 + 1. La réalisation de chacun des blocs du circuit de la figure 3 est à la portée de l'homme du métier. Une deuxième technique utilisable pour la génération de pas fractionnaires et variables est illustrée par la figure 4. La partie supérieure du schéma correspond à un oscillateur numérique comportant, de façon connue en soi, un accumulateur de phase composé d'un additionneur z et d'un registre Reg de capacité 2P. La sortie du registre est rebouchée à une entrée de l'additionneur, dont l'autre entrée reçoit un nombre N1, tandis qu'une fréquence d'horloge P1 x 2P est appliquée au registre. L'accumulateur de phase ainsi constitué fournit à chaque période d'horloge un échantillon de phase incrémenté de Ni. Une mémoire morte ROM à p bits donne sous forme numérique la fonction sin. ou cos. du contenu du registre, qu'un convertisseur numérique-analogique, également à p bits, transforme en signal analogique qu'il suffit de filtrer pour obtenir la fréquence de sortie Fi. Une période complète de F1 est obtenue lorsque le registre est plein, ctest-à-dire au bout de 2P/N1 périodes d'horloge, si bien que la fréquence F1 est finalement N1 Pi. Dans le dispositif propre à l'invention, on utilise en fait un additionneur z à n bits (n étant le nombre des bits de N1), avec n > p. Un tel additionneur peut être considéré comme n additionneurs à 2 bits montés en cascade, chacun entrant la retenue du précédent et sortant un bit de somme et un bit de retenue. On applique aux p entrées de poids les plus forts de cet additionneur les p bits de poids forts du nombre N1. Les n - p bits de poids faibles de N1 sont appliqués aux n - p entrées restantes de l'additionneur. Seuls les p bits de poids forts de sortie du registre Reg sont appliqués à la ROM, les n - p bits de poids faibles de sortie dudit registre étant rebouclés sur les entrées correspondantes de l'additionneur sans être appliqués à la ROM. On a ainsi séparé l'accumulateur de phase (S, Reg) en une partie "poids forts" qui génère la fréquence F1 et une partie "poids faibles" dont la seule fonction est de fournir une retenue à l'additionneur de la partie "poids forts". L'additionneur incrémentera donc, à chaque période d'horloge, le contenu du registre "poids forts" de X1 ou de X1 + 1, suivant que ladite retenue est à 0 ou à 1, X1 étant le nombre constitué par les p bits de poids forts de Ni. L'accumulateur "poids faibles", tel que décrit jusqu'à présent, aurait une capacité fixe 2n-P et, par conséquent, N1 prendrait la valeur 1 au bout de 2n-P/Y périodes d'horloge, Y étant le nombre constitué par les (n - p) bits de poids de N1. Dans le dispositif de l'invention, on va en réalité conférer une capacité variable cycliquement à l'accumulateur "poids faibles". A titre d'exemple, ce résultat peut être obtenu en utilisant, comme dans le dispositif de la figure 3, un diviseur variable de taux programmable (Ri/i) recevant une fréquence de référence et dont la sortie est reliée à un multiplicateur de rythme binaire BRM commandé par un nombre programmable Q1. La sortie de BRM sera appliquée à l'additionneur "poids faibles", ce qui aura pour effet de remplacer le rapport cyclique fixe Y/2n-P ci-dessus par un rapport cyclique variable et programmable. La fréquence moyenne de sortie du dispositif devient alors F1 = P1 (N1 + Ql/Rl) Le rapport cyclique du dispositif ne dépend pas de la fréquence de référence appliquée au diviseur (Rl/l). Le plus simple est donc d'utiliser la fréquence d'horloge elle-même comme référence, ce qui a été figuré, ou un sous multiple. A titre d'exemple, pour une fréquence d ' horloge de 1024 kHz, n = 10 bits et p = 8 bits ; la résolution du dispositif qui vient d'être décrit sera 1024/210 kHz = 1 kHz. Il est possible de l'augmenter avec des techniques qui permettent de réaliser des circuits à capacité plus élevée. Dans le mode d'exécution décrit, c'est l'accumulateur "poids faibles" qui fournit à l'accumulateur "poids forts" une retenue de rapport cyclique variable et programmable. I1 doit être bien compris qu'une telle retenue pourrait être fournie par d'autres moyens, en particulier par un additionneur à base variable. Pour illustrer le fonctionnement d'un synthétiseur conforme à l'invention, on a représenté, à la figure 2, un synthétiseur complet dans lequel les oscillateurs sont désignés par F1, F2, F3 et Fs, les diviseurs de fréquence par leur taux de division et où l'on retrouve l'étage générateur de la fréquence F1 dans son mode de réalisation de la figure 3. L'étage générateur de la fréquence F2 effectue ici une simple transposition de fréquence avec division d'incrément : F2 = P2 + F1/R2, c'est-à-dire que l'on a pris N2 = 1. Après division de la fréquence F2 par un taux programmable M3, elle est appliquée à un comparateur de phase qui la compare à la différence entre la fréquence F3 de l'oscillateur (F3) et la fréquence étalon P3, pour asservir l'oscillateur F3, d'où F3 = P3 + F2/M3. La fréquence F3, après division par un taux programmable R3, est comparée à la fréquence de l'oscillateur Fs, divisée par 1/N3 dans un diviseur programmable, d'où Fs = N3 F3/R3. Il doit être bien compris que ce montage particulièrement simple n'est pas nécessairement celui qui sera utilisé en pratique si l'on veut optimiser les performances et est principalement destiné à faciliter la compréhension de l'invention. En particulier, l'étage générateur de Fs sera avantageusement du type, connu en soi, comprenant un mélangeur effectuant le battement entre les fréquences F3 et Fs, un premier échantillonneur effectuant le battement entre la fréquence issue du mélangeur et un harmonique du quotient de F3 par un premier rapport fixe, un second échantillonneur effectuant le battement entre la fréquence issue du premier échantillonneur et un harmonique du quotient de F3 par un second rapport fixe, et ainsi de suite, le dernier échantillonneur fournissant une tension ou un ou- rant de commande de l'oscillateur Fs. Un tel étage, décrit par exemple dans le brevet français No 84 08651, déposé le ler Juin 1984 par ADRET ELECTRONIQUE, permet de réduire le bruit de phase qui affecte la fréquence de sortie, sans pour autant réduire la couverture de fréquence. Revenant à la figure 2, on considérera, à titre d'exemple, un synthétiseur devant couvrir de façon continue la bande de 1000 à 2000 MHz, par pas de 1 kHz. On prendra par exemple P3 = 100 MHz et R3 = 5. Si M3 est positif, le diviseur d'incréments (M3, F3) fonctionnant en spectre direct, F3 est supérieur à P3 et l'on fixe une borne inférieure à F3, par exemple 105 MHz, qui permette un filtrage commode. L'équation (4) devient : Fs = N3 F3/5, tandis que l'équation (5) montre que la fréquence Fs va couvrir pour chaque valeur de N3, un grand pas de P3/R3, soit de 20 MHz. L'équation (4) donne : Fs min = N3 min F3 min/5, d'où N3 min = partie entière de 5000/105 = 47. A partir de sa valeur minimale F3 min, la fréquence F3 croît en même temps que Fs. Pour limiter au maximum sa variation, il faut évidemment que sa valeur maximum soit atteinte dans chaque intervalle de variation de Fs défini par une valeur donnée de N3, donc que F3 max = F3 min (N3 min + 1)/N3 min, d'où F3 max = 107,234 MHz. Ainsi, la fréquence F3 variera en dents de scie couvrant chacun desdits intervalles successifs. Le dernier intervalle correspondra évidemment à N3 max = partie entière de R3 Fs max/F3 min, d'où N3 max = 95. L'amplitude des dents de scie successives décroîtra dans les rapports successifs 48/47, 49/48 ... 96/95. Il doit être bien compris que ce choix du plan de fréquences, qui minimise la variation relative de F3 (2,11 t dans l'exemple considéré) et facilite ainsi l'obtention d'un signal à la fréquence F3 à l'aide d'un oscillateur de grande qualité, n'est pas le seul possible. On pourrait, en particulier, en variante, s imposer une borne supérieure à la variation de F3. Le raisonnement qui précède s'applique aux fréquences successives en remontant la chaîne. Ainsi, en s'imposant F2 max = 290 MHz, valeur qui permettra un filtrage commode si l'on a pris P2 = 300 MHz, et en faisant couvrir par F2 la totalité de sa plage de variation dans l'intervalle entre valeurs successives de M3, on obtient M3 max = partie entière de F2 max/F3 min - 100 = 290/5 = 58, M3 min = partie entière de F2 max/F3 max - 100 = 290/7,234 = 40, Et F2 min = F2 max.M3 min/(M3 min + 1) = 282,9268 MHz, ce qui correspond à une plage de variation d'environ 2,47 % pour F2. L'équation (2) donne F1 = R2 (N2 P2 - F2). Si l'on a pris R2 = 10, N2 = 1 et P2 = 300, on voit que F1 min = 100 MHz, tandis que F1 max = 170,7 MHz. Comme la fréquence P1 est grossièrement divisée par R2 R3 = 50 dans le montage, si l'on veut une résolution de 1 kHz pour Fs, on prendra P1 = 50 kHz. On a alors N1 = partie entière de F1/50.10-3 et Qi = partie entière de Rl/Pl (F1 - N1 P1) = partie entière de 20 R1 (F1 - N/20) (6) A titre d' exemple numérique, pour une valeur de Fs = 1251,417 MHz, les équations qui précèdent donneront N3 = 59 ; F3 - 106,053 MHz ; M3 = 47 ; F2 = 284,537 MHz F1 = 154,628 MHz ; N1 = 3092. Le coefficient N3/M3 qui intervient dans les deux premiers termes de l'équation (5) étant, en général, irréductible (dans l'exemple numérique N3/M3 = 59/47), on prendra avantageusement R1 = N3, ce qui permet de déduire de l'équation (6) la valeur Q1 = 33. On voit finalement que les fréquences F1, F2 et F3 varient en dents de scie dans la plage de variation de la fréquence de sortie Fs, chaque dent de scie de F3 couvrant les fréquences pour lesquelles N3 a une valeur déterminée et chaque dent de scie de F1 ou F2 couvrant les fréquences pour lesquelles M3 a une valeur déterminée. Le taux variable de division M3 et le facteur N3 de multiplication n'ont aucun rapport constant entre eux, N3 est déterminé, pour chaque valeur de la fréquence de sortie, en se fixant pour R3 et l'une des bornes de variations de F3 des valeurs compatibles avec la technologie de filtrage et avec l'amélioration du bruit sur F3, et en prenant la valeur entière de (R3 Fs/borne de F3).De même, M3 est déterminé, pour chaque valeur de la fréquence de sortie, en se fixant une fréquence étalon P3 et l'une des bornes de variation de F2 et en prenant la valeur entière de (borne de F2/F3 - P3). Ce mode de détermination de N3 et M3 n'est pas le seul possible, et tout autre mode de détermination qui permettrait de limiter à quelque % la variable relative de F3 et F2 tout en assurant la continuité de la variation de la fréquence de sortie, serait utilisable. Les plages de variation de F3 et F2 ayant été déterminées, le plan de fréquence impose, compte tenu de la résolution recherchée pour l'ensemble du synthétiseur, que F1 ait une résolution fractionnaire et programmable en fonction des valeurs de N3 et M3, d'où la nécessité, propre à l'invention, de l'engendrer au moyen d'un synthétiseur de tête du type à résolution fractionnaire et variable, dont on a donné deux modes d'exécution préf é- rés, mais non limitatifs. On notera que cet étage de tête aura une grande plage de variation et un bruit de phase relativement important. L'équation (5) pourra, en pratique, soit être simplifiée, par exemple en supprimant l'étage intermédiaire F2, ou au contraire compliquée, en multipliant les étages intermédiaires pour augmenter le facteur par lequel la résolution de l'étage synthétiseur de tête se trouve divisée à la sortie. En effet, plus ce facteur sera élevé, plus le bruit de phase dont est inévitablement affecté un tel étage synthétiseur de tête se trouvera réduit à la sortie de ltensemble. Il va de soi que les exemples numériques décrits ne sont pas limitatifs. Revendications 1. Synthétiseur de fréquence comprenant une boucle à verrouillage de phase de sortie (diviseur R3/1 et 1/N3, oscillateur Fs) agencée pour multiplier sa fréquence d'entrée (F3) par un facteur de multiplication (N3/R3) programmable en fonction de la fréquence (Fs) à produire et des moyens d'engendrer ladite fréquence d'entrée (F3) de façon qu'elle comporte un incrément (F1/M3 ou F2/M3) dans lequel les petits pas engendrés par les étages de synthèse précédents se trouvent divisés par un taux de division (M3) également programmable en fonction de la fréquence (Fs) à produire, caractérisé en ce que ledit facteur de multiplication (N3/R3) et ledit taux de division (M3) ne sont liés par aucune relation constante dans toute la gamme des fréquences (Fs) à produire, et que les moyens générateurs de petits pas (oscillateur F1, diviseur N1/l, R1/l, circuit logique Q1) sont du type à résolution fractionnaire et programmable en fonction des valeurs de (M3 et N3). 2. Synthétiseur selon la revendication 1, caractérisé en ce que les facteurs de division et de multiplication seront respectivement déterminés pour que les variations relatives respectives de la fréquence d'entrée de l'étage de sortie et de la fréquence de sortie de chacun des étages intermédiaires précédents soient suffisamment faibles pour que lesdites fréquences puissent être engendrées à l'aide d'oscillateurs de grande pureté spectrale. 3. Synthétiseur selon la revendication 1 ou 2, caractérisé en ce que lesdits moyens générateurs de petits pas comprennent un synthétiseur analogique à résolution fractionnaire, de type connu en soi, faisant appel à un diviseur dont le taux de division passe de N à N + 1 avec un certain rapport cyclique déterminé par un signal de commande et engendre une fréquence moyenne de la forme fr étant une fréquence de référence, N1 et Qi étant programmables et R1 étant fixe, Qi étant le nombre de fois où la division est effectuée par N1 + 1 pendant R périodes de la fréquence de référence, ledit synthétiseur analogique étant lui-même caractérisé en ce que le diviseur de taux R1 est programmable et reçoit la fréquence de référence, et Q1 est appliqué à un circuit logique qui reçoit la fréquence de sortie du diviseur de taux R1 et fournit un signal de commande de rapport cyclique Q1/Rl au diviseur par N1. 4. Synthétiseur selon la revendication 1 ou 2, caractérisé en ce que lesdits moyens générateurs de petits pas comportent un synthétiseur numérique, de type connu en soi, comportant un accumulateur de phase qui fournit, à chaque période d'une horloge, un échantillon de phase égal au précédent incrémenté d'un incrément de phase déterminé par le choix de la fréquence à produire, des moyens de calculer la valeur numérique du sinus ou du cosinus des échantillons de phase successifs et un convertisseur numérique-analogique qui engendre le signal de sortie de fréquence H N1 2P H étant la fréquence d'horloge, Ni un nombre lié à la fréquence à produire, et p le nombre de bits d'entrée et de sortie de l'accumulateur de phase, ledit synthétiseur numérique étant lui-même caractérisé par des moyens d'ajouter à l'entrée de l'accumulateur de phase, en plus du nombre Ni, un nombre 1 engendré Q1 fois pendant R1 périodes d'horloge, Q1 et R1 étant programmables, pour obtenir une fréquence de sortie comportant un terme fractionnaire et programmable. 5. Synthétiseur selon la revendication 3, caractérisé en ce que ledit circuit logique est un multiplicateur de rythme binaire. 6. Synthétiseur selon la revendication 4, caractérisé en ce que lesdits moyens d'ajouter le nombre 1 sont constitués par un diviseur de fréquence de taux R1 associé à un multiplicateur de rythme binaire programmé par Q1- 7. Synthétiseur selon la revendication 2, dans lequel la fréquence de sortie étant de la forme Fs = N3 F3/R3, N3 étant un entier programmable, R3 un entier fixe et F3 la fréquence d'entrée de l'étage de sortie, elle-même de la forme F3 = P3 + F2/M3, F2 étant une fréquence qui comporte les petits pas, P3 une fréquence étalon fixe et M3 un entier programmable, le plan de fréquence du synthétiseur comporte la fixation d'une borne supérieure ou inférieure pour F3 et F2 et les calculs successifs, pour chaque valeur de Fs, de N3 et de M3, par application des formules respectives N3 = valeur entière de (R3/Fs/borne de F3) et M3 = valeur entière de Borne de F2/(F3 - P3)1. 8. Synthétiseur selon la revendication 7, caractérisé en ce que ledit plan de fréquence impose que les fréquences F3 et F2 varient en dents de scie dont chacune couvre un intervalle de variation d'une unité des entiers respectifs N3 et M3. 9. Synthétiseur selon la revendication 8, dans lequel ladite fréquence intermédiaire F2 est de la forme N2 P2 + F1/R2, P2 étant une fréquence étalon, R2 un entier fixe et F1 la sortie du générateur à résolution fractionnaire et programmable, elle-même de la forme F1 = (N1 + Q1/R1 ) P1, caractérisé en ce que N1 est pris égal à la valeur entière de F1/P1, la valeur de F1 se déduisant elle-même de celle de F2. 10. Synthétiseur selon la revendication 9, caractérisé en ce que R1 = N3.