Brevet FR2663479A1 — publié le 19911220

CIRCUIT LOGIQUE COMPORTANT DEUX ENTREES ET UNE SORTIE La présente invention se rapporte à des circuits logiques pour un dispositif semiconducteur, particuliè- rement à des circuits NON ET et NON OU comportant deux entrées et une sortie utilisés pour l'intégration de niveau élevé d'un dispositif semiconducteur. D'une manière générale, les circuits logiques NON ET et NON OU sont largement utilisés pour des prédécodeurs, des décodeurs, etc Cependant, puisque la technologie de fabrication des dispositifs semiconducteurs demande des circuits de plus en plus hautement intégrés, il est souhaitable que la zone d'implantation dévolue aux prédécodeurs et décodeurs soit prise en compte. Les figures l A et 1 B représentent respectivement un exemple de circuits classiques NON ET et NON OU. En se référant à la figure l A, le circuit classique NON ET est constitué d'un premier et d'un second transistors MOS à canal P 3 et 4 connectés en parallèle entre une borne d'une source de tension et un premier noeud 1, et un premier et un second transistors MOS à canal N 5 et 6 connectés en série entre le premier noeud 1 et la masse. La grille du premier transistor MOS à canal P 3 et la grille du premier transistor MOS à canal N 5 sont connectées toutes les deux à la fois à une borne d'entrée A, tandis que la grille du second transistor MOS à canal P 4 et la grille du second transistor MOS à canal N 6 sont connectées toutes les deux à la fois à l'autre borne d'entrée B De plus, le premier noeud 1 est connecté à la première borne de sortie 10 Le fonctionnement de ce circuit logique classique est décrit en logique positive comme suit: Si au moins un des états logiques appliqués aux bornes d'entrée A et B représente un " O " logique, c'est-à-dire un état bas, au moins un du premier et du second transistors MOS à canal P 3,4 est conducteur et au moins un du premier et du second transistors MOS à canal N 5,6 est non conducteur, de sorte que la borne de sortie 10 prend le niveau logique " 1 ", c'est-à-dire, l'état élevé En d'autres termes, si les états logiques appliqués à la fois aux deux bornes d'entrée A et B représentent un état élevé, le premier et le second transistors MOS à canal P 3 et 4 sont non conducteurs, et à la fois le premier et le second transistor MOS à canal N 5 et 6 sont conducteurs, de sorte que la borne de sortie 10 prend un état bas De ce fait, la figure l A représente un circuit logique NON ET. En se référant à la figure 1 B, la porte NON OU classique est constituée d'un premier et d'un second transistors MOS à canal P 16, 17 connectés en série entre la borne de la source de tension et un premier noeud 15, et un premier et un second transistors MOS à canal N 18, 19 connectés en parallèle entre le premier noeud 15 et la masse. Les grilles du premier transistor MOS à canal P 16 et du premier transistor MOS à canal N 18 sont connectées à une borne d'entrée C, tandis que les grilles du second transistor MOS à canal P 17 et du second transistor MOS à canal N 19 sont connectées à l'autre borne d'entrée D Le premier noeud 15 est connecté à la borne de sortie 23 Le fonctionnement de ce circuit NON OU est décrit en logique positive comme suit: Si au moins un des états logiques appliqués aux bornes d'entrées C et D représente un niveau logique 'll", c'est-à- dire, un état élevé, au moins un du premier et du second transistors MOS à canal P 16, 17 est non conducteur, et au moins un du premier et du second transistors MOS à canal N 18, 19 est conducteur, de sorte que la borne de sortie 23 prend le niveau logique F'O", c'est-à-dire, l'état bas En d'autres termes, si à la fois les états logiques appliqués aux deux bornes d'entrée C et D représentent un état bas, le premier et le second transistors MOS à canal P 16, 17 sont tous les deux conducteurs, et le premier et le second transistors MOS à canal N 18, 19 sont tous les deux non conducteurs, de sorte que la borne de sortie 23 prend un état élevé, de ce fait, la figure 1 B représente un circuit logique NON OU. Comme décrit ci-dessus en référence aux figures l A et 1 B, puisque les circuits logiques classiques comportant deux entrées et une sortie destinés à être utilisés comme portes NON ET et NON OU sont constitués de deux transistors MOS à canal P et de deux transistors MOS à canal N, ceci limite la réduction possible de la zone d'implantation pour le dessin des circuits logiques NON ET et NON OU De ce fait, il est très difficile d'atteindre un niveau d'intégration élevé d'une puce semiconductrice en utilisant des circuits classiques NON ET et NON OU. L'objet de la présente invention est de créer un circuit logique comportant deux entrées et une sortie qui puissent réduire de manière considérable la zone d'implantation requise pour le dessin d'un circuit logique. En conformité avec la présente invention, il est créé un circuit logique comportant deux entrées et une sortie constitué d'un premier transistor à effet de champ à grille isolée ayant une grille connectée à une des deux bornes d'entrée, un drain connecté à l'autre borne d'entrée ou à la borne de sortie, et une source connectée à la borne de sortie ou à l'autre borne d'entrée; et un second transistor à effet de champ à grille isolée ayant un drain connecté à ladite borne de sortie, une grille connectée à ladite une borne d'entrée, et une source connectée à une source de tension ou à la tension de la masse. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés sur lesquels: La figure l A représente un exemple de circuit classique NON ET; La figure 1 B représente un exemple d'un circuit classique NON OU; La figure 2 A représente un exemple d'un circuit logique NON ET comportant deux entrées et une sortie en conformité avec la présente invention; La figure 2 B représente un exemple d'un circuit logique NON OU comportant deux entrées et une sortie en conformité avec la présente invention; La figure 3 A montre la table de vérité pour le circuit logique NON ET de la figure 2 A; et La figure 3 B montre la table de vérité pour le circuit logique NON OU de la figure 2 B. Les figures 2 A et 2 B représentent respectivement des circuits logiques NON ET et NON OU comportant deux entrées et une sortie en conformité avec la présente invention. Le circuit logique NON ET de la figure 2 A est constitué d'un transistor MOS à canal N 32 ayant une grille connectée à l'une des bornes d'entrée A et un drain et une source connectée entre l'autre borne d'entrée B et la borne de sortie 35, et d'un transistor MOS à canal P 33 ayant une grille connectée à l'une des bornes d'entrée A et une source et un drain connectés entre une source de tension 31 et la borne de sortie 35. Le circuit logique NON OU de la figure 2 B est constitué d'un transistor MOS à canal P 38 ayant une grille connectée à l'une des bornes d'entrées C et une source et un drain connectés entre l'autre borne d'entrée D et la borne de sortie 40, et d'un transistor MOS à canal N 39 ayant une grille connectée à l'une des bornes d'entrées C et un drain et une source connectés entre la borne de sortie 40 et la masse. En se référant aux figures 2 A, 2 B, 3 A et 3 B, le fonctionnement des circuits logiques de l'invention vont être décrits d'une manière plus précise. Premièrement, le circuit de la figure 2 A va être décrit en logique positive en se référant à la figure 3 A représentant une table de vérité. Si à l'une des bornes d'entrée A est appliqué un " O " logique, le transistor MOS à canal N 32 est non conducteur, tandis que le transistor MOS à canal P 33 est conducteur, de sorte que la sortie devient un M'1 logique sans tenir compte de l'état de l'autre borne d'entrée B qui est inversé. D'autre part, si à l'une des bornes d'entrée A est appliqué un " 1 " logique, le transistor MOS à canal P 33 est non conducteur et le transistor MOS à canal N 32 est conducteur Dans ce cas, si l'autre borne d'entrée B prend l'état logique " 1 ", la borne de sortie 35 prend l'état logique " O " Inversement, si à l'autre borne d'entrée B est appliqué un état logique " O ", la borne de sortie prend un état logique " 1 " Ainsi, le circuit de la figure 2 A constitue un circuit logique NON ET dont la borne de sortie prend l'état logique " O " seulement lorsqu'un état logique " 1 " est appliqué à la fois aux deux bornes d'entrées A et B. Ensuite, le circuit de la figure 2 B va être décrit en logique positive avec référence à la figure 3 B. Si à l'une des bornes d'entrée C est appliqué un état logique " 1 ", le transistor MOS à canal P 38 est non conducteur, et le transistor MOS à canal N 39 est conducteur, de sorte que la borne de sortie prend un état logique el" 10 sans tenir compte de l'état de l'autre borne d'entrée D qui est inversé. D'autre part, si à l'une des bornes d'entrée C est appliqué un état logique " O ", le transistor MOS à canal N 39 est non conducteur et le transistor MOS à canal P 38 est conducteur Dans ce cas, si l'autre borne d'entrée D qui est inversée prend l'état logique " 1 ", le transistor MOS à canal P 38 est conducteur, de sorte que la borne de sortie 40 prend un état logique " 0 " Inversement, si à l'autre borne d'entrée D est appliqué un état logique " O ", à la fois le transistor MOS à canal P et le transistor MOS à canal N 38 et 39 sont non conducteurs, de sorte que la borne de sortie prend un état logique " 1 " Ainsi, le circuit de la figure 2 B constitue un circuit logique NON OU dont la borne de sortie 40 prend un état logique " 1 " seulement lorsqu'un état logique " O " est appliqué à la fois aux deux bornes d'entrée C et D. Ainsi, la présente invention crée des circuits logiques NON ET et NON OU comportant deux entrées et une sortie qui utilisent seulement deux transistors à effet de champ à grille isolée, ce qui peut réduire d'une manière considérable la zone d'implantation pour le dessin des circuits logiques, en réalisant par là une puce semiconductrice avec un degré élevé d'intégration. REVENDICATIONS 1 Circuit logique comportant deux entrées et une sortie, caractérisé en ce qu'il est constitué: d'un premier transistor à effet de champ à grille isolée ( 32,38) ayant une grille connectée à l'une des deux bornes d'entrée (A,C), un drain connecté à l'autre borne d'entrée (B) ou à la borne de sortie ( 40), et une source connectée à la borne de sortie ( 35) ou à l'autre borne d'entrée (D); et d'un second transistor à effet de champ à grille isolée ( 33,39) ayant un drain connecté à ladite borne de sortie ( 35,40), une grille connectée à ladite une borne d'entrée (A,C), et une source connectée à une source de tension ( 31) ou à la tension de la masse. 2 Circuit logique tel que revendiqué à la revendication 1, caractérisé en ce que ledit premier transistor à effet de champ à grille isolée ( 32,38) est du type N ou du type P et ledit second transistor à effet de champ à grille isolée ( 33,39) est soit du type P soit du type N.