Brevet FR2668000A1 — publié le 19920417

à COMMANDE D'UNE MULTIPLICITE DE THYRISTORS L'invention concerne des circuits à thyristors, notamment le système de commande de gâchette pour la mise en conduction de thyristors. Les thyristors en général, tels que les redresseurs commandés et les triacs, ont besoin d'un circuit de commande, fournissant un courant de gâchette pour entrer en conduction Dans la suite du texte, "thyristor" désignera un composant de la famille du thyristor en général, comprenant notamment les triacs, sans se restreindre aux seuls redresseurs à allumage commandé Actuellement, les circuits de commande sont établis pour commander l'amorçage (la mise en conduction) du thyristor à un seul angle de phase Il en résulte que si l'on veut amorcer une multiplicité de thyristors à différents angles de phase, alors il faut utiliser une multiplicité de circuits de commande Il faut alors un grand nombre de composants, qui occupent beaucoup de place, et il en résulte des difficultés de montage, et une dépense plutôt élevée. L'objet de la présente invention est un dispositif pour la commande d'une multiplicité de thyristors à différents angles d'amorçage, en remédiant aux inconvénients cités plus haut. La réalisation préférée du circuit de commande d'une multiplicité de thyristors selon la présente invention comprend principalement les éléments suivants: un redresseur bi- alternance qui alimente d'une part un régulateur de tension, d'autre part une sortie ondulée non filtrée qui sert d'entrée à un bistable "trigger de Schmitt". ce bistable fournit à sa sortie un signal carré d'amplitude constante noté "B" sur la figure 2, aussi longtemps que la tension notée "A" sur la figure 2, est supérieure à un certain seuil. r 2 2668000 les circuits pour générer un nombre prédéterminé d'impulsions d'horloge durant le niveau haut du signal "B". un compteur binaire pour recevoir les impulsions d'horloge. Ce compteur ressort le nombre d'impulsions sur ses broches de sortie, en numération binaire Ce nombre binaire sert ensuite à adresser une mémoire, aussi dans la suite du texte, ce compteur sera appelé "compteur d'adresse". Une mémoire morte reçoit cette sortie numérique sur ses lignes d'adresses Elle place sur ses broches de sortie les données numériques pointées par les adresses ainsi reçues du compteur d'adresses. un commutateur multiple est chargé de commuter la multiplicité de lignes d'entrées, en provenance des broches de sortie de la mémoire morte, vers une multiplicité de jeux de lignes de sortie. Chacune de ces lignes de sortie commande la gâchette d'un des thyristors. Un décodeur, prend ses entrées sur celles des broches d'adresses de la mémoire morte, qui correspondent aux deux bits les plus lourds (les plus significatifs) de l'adresse, et il traduit ce nombre binaire en activant une des quatre lignes f 1 à f 4 (figure 1 B), qui commandent chacune au commutateur un des quatre groupes de ligne de sortie. Dans chaque groupe de lignes de sorties, il y a correspondance ligne pour bit entre le numéro du thyristor en amorçage, et le numéro du bit haut dans l'octet en mémoire. Les autres caractéristiques et avantages de l'invention seront mieux apparents dans la description détaillée de la réalisation préférée, qui fait référence aux figures ci-jointes: La table 1 donne le contenu de la mémoire morte selon la réalisation préférée, afin de donner un premier exemple de fonctionnement de la présente invention. La table 2 donne le contenu de la mémoire morte selon la réalisation préférée, afin de donner un second exemple de fonctionnement de la présente invention. Les figures l A et 1 B sont des schémas des circuits de la réalisation préférée. La figure 2 est un chronogramme temps- tension, qui montre les signaux observables à différents noeuds de la réalisation préférée. La figure 3 est un chronogramme montrant les amorçages de quatre thyristors à différents angles de phase selon le contenu de mémoire donné par la table 1. La figure 4 est un chronogramme montrant les amorçages successifs de huit thyristors à différents angles de phase selon le contenu de mémoire donné par la table 2. Un schéma des circuits de la réalisation préférée, comme illustré figures l A et 1 B, montre les blocs ou unités suivants: un transformateur et un redresseur (en pont ou à prise médiane) 1, un trigger de Schmitt 2, un monostable 3, un générateur d'impulsions 4, un compteur d'adresse 5, une unité de mémoire 6, un décodeur 7, et un commutateur multiple 8. Le circuit redresseur 1 reçoit la tension alternative et fournit deux sorties: une sortie continue régulée à la tension +V, et un signal simplement redressé en bi-alternance, non filtré, pulsé Après division de tensions dans un réseau de résistances, on observe au noeud (a), le signal de tension A selon les figures l A et 2. Le signal A est écrêté et mis en forme carrée par le trigger de Schmitt 2, sa sortie B, vue au noeud (b) est une impulsion d'amplitude constante Son niveau haut n'existe que quand la tension du signal A excède une certaine tension de seuil L'impulsion B a une durée Tl, un front montant bl, un front descendant b 2. Le signal B est ensuite mis à la durée et au retard voulus, par le monostable 3 L'impulsion de sortie C a une durée T 2 plus courte que Tl, un front montant cl retardé par rapport à bi, et un front descendant c 2 synchrone du front b 2. Le générateur d'impulsions 4 comprend un diviseur binaire (bascule "T") 41, un générateur d'horloge 42, et un compteur 43 Le front montant cl du signal C déclenche la bascule 41, ce qui met sa sortie Q à l'état logique haut Cet état Q haut active le générateur d'horloge 42, qui répond en générant le train d'impulsions D Le compteur 43 enregistre les impulsions produites par le générateur 42 Dans la réalisation montrée figure l A et l B, à l'entrée de la porte logique "ET" sextuple 44, on connecte les six broches 431, correspondant aux six bits les moins significatifs en sortie du compteur 43 Quand soixante quatre impulsions ont été reçues depuis l'horloge 42, tous les six bits 431 à l'entrée de la porte 44, sont au niveau logique haut, et la sortie E de 44 passe au niveau logique haut Ce signal E remet à zéro la bascule 41, et le compteur binaire 43 Cette remise à zéro de la bascule 41 inhibe le générateur d'horloge 42, qui ne pourra lancer un nouveau train d'impulsions que quand la bascule 41 sera de nouveau activée par le prochain front montant cl de la prochaine impulsion du signal C La figure 2 expose que les soixante quatre impulsions d'horloge dl à d 64 sont émises à l'intérieur de la durée T 2 de l'impulsion du signal C. Les figures l A et 1 B montrent que le train d'impulsions émises par l'horloge 42, sert d'entrée au compteur binaire d'adresse 5 Ce compteur d'adresses compte jusqu'à 4095 et sert donc sur douze lignes, Qll à QO, o Qil est le chiffre binaire le plus significatif, et QO le moins significatif Autrement à dit, ce compteur d'adresses peut adresser depuis 0000 0000 0000 jusqu'à lii 1111 1111, écrit en binaire, ou 000 à FFF, écrit en hexadécimal. L'unité de mémoire 6, à lecture seulement, se compose d'une PROM ou d'une EPROM, ou un dispositif similaire que l'on peut pré-programmer L'unité de mémoire 6 a douze lignes d'adresse Ail à AO, o Ail véhicule le chiffre binaire le plus significatif, et AO le moins significatif L'unité de mémoire 6 est de préférence de capacité 4 k octets (lk = 1024) Les lignes d'adresse All et Al O de l'unité de mémoire 6 sont connectées respectivement aux sorties QO et Qi du compteur d'adresse 5 Les autres lignes d'adresse A 9 à AO sont connectées aux sorties Qil à Q 2, dans cet ordre. L'espace mémoire total de l'unité de mémoire 6 est divisé en quatre secteurs de 1 k octets Ils occupent ainsi: le premier secteur, les adresses 000 à 3 FF (Ail A 1 O = 00), Le second secteur, les adresses 400 à 7 FF (Ail Al O = 01), Le troisième secteur, les adresses 800 à BFF (All Al O = 10). Le troisième secteur, les adresses COO à FFF (Ail A 1 O = 11). Quand une adresse de l'unité de mémoire 6 est sélectionnée, on peut lire sur les lignes de sortie D 7 à DO l'octet de données stocké à cette adresse-là. Le fait de connecter les lignes d'adresse Ail et Al O de l'unité de mémoire 6 respectivement aux lignes QO et Qi du compteur d'adresse 5, permet d'accéder séquentiellement aux quatre secteurs de mémoire Comme montré en figure 2, chaque impulsion dans chaque train de soixante quatre impulsions dl à d 64 du signal D, n'accède qu'à un seul des quatre secteurs mémoire Ainsi, chaque secteur mémoire est adressé seize fois par train de soixante quatre impulsions dl à d 64 du signal D. Le décodeur 7 est du type " 2 vers 4 ": il traduit le nombre binaire All A 1 O placé sur ses deux entrées en provenance de l'unité de mémoire 6, en quatre lignes de sortie fl à f 4 La figure 2 montre les impulsions de sortie sur les lignes fl à f 4 pour chaque train d'impulsions dl à d 64. Le commutateur multiple 8 a quatre groupes de sorties, chacun de huit lignes (huit bits en parallèle), 81 à 84, et a huit lignes d'entrées connectées aux lignes de sorties D 7 à DO de l'unité de mémoire 6 Chaque groupe de sorties de 8 bits est sélectionné par un niveau haut sur les lignes f 1 à f 4. Dès qu'un groupe de sorties particulier 81 à 84 est sélectionné, l'état logique des lignes D 7 à DO de l'unité de mémoire 6 est reflété sur les sorties du groupe sélectionné Chaque broche de sortie des quatre groupes 81 à 84 est connecté à la gâchette d'un thyristor 91, et lui fournit l'impulsion de courant requise pour mettre à l'état conducteur le thyristor 91 Chaque thyristor 91 commande le passage du courant fourni par une alimentation de puissance, vers un récepteur électrique 92 L'alimentation de puissance de ce récepteur électrique 92 se compose d'une source de courant alternatif, et d'un redresseur bi- alternance, dont la sortie pulsée est en phase avec la tension A du noeud (a), telle que notée sur le schéma l A, et cette tension est supérieure à la tension A. L'exemple suivant illustre le fonctionnement de la réalisation préférée de l'invention: Les soixante quatre premières sorties binaires du compteur d'adresse 5 sont 0000 0000 0000 à 0000 0011 1111 Chaque combinaison à l'entrée des lignes d'adresse All à AO adresse un octet particulier de l'unité de mémoire 6, qui place alors sur ses broches de données D 7 à DO l'octet de données adressé. Pour lire la table 1, il faut noter que comme Qil à Q 6 bits les plus significatifs en sortie du compteur d'adresse 5, sont toujours à zéro, les lignes d'adresses correspondantes A 9 à A 4 dans l'unité de mémoire 6, sont aussi à zéro C'est pourquoi il n'est pas tracé de colonnes A 9 à A 4 dans le groupe de colonnes pour les adresses dans la ROM ("Read Only Memory" = mémoire à lecture uniquement) Dans cet exemple, le contenu de l'unité de mémoire 6 a été programmé en sorte que quatre thyristors sont amorcés, respectivement aux impulsions dl, d 7, d 34, et d 48 du train d'impulsions D. ETAPES ( 1) Quand dl est reçu par le compteur d'adresse 5, l'unité de mémoire 6 est adressée dans le premier secteur, à l'adresse 000 (hexadécimal) Cette adresse 000 dans la ROM a été programmée pour contenir l'octet 1000 000 (noté en binaire), donc la ROM place un niveau logique " 1 " (ou "haut") sur sa ligne D 7 Un niveau logique " 1 " est détecté aussi sur la sortie fl du décodeur 7, ce qui fait activer le groupe de sorties 81 au commutateur multiple 8 L'octet de données D 7 à DO en sortie de l'unité de mémoire 6 est recopié sur les lignes 811 à 818 du groupe de sorties 81 Un niveau logique " 1 " sur la ligne 818 déclenche l'amorçage en conduction du premier thyristor 91, ce qui laisse passer le courant à travers le premier récepteur 92. ( 2) Quand d 7 est reçu par le compteur d'adresse 5, l'unité de mémoire 6 est adressée dans le troisième secteur, à l'adresse 801 (hexadécimal) Cette adresse 801 dans la ROM a été programmée pour contenir l'octet 0000 1000 (noté en binaire), donc la ROM place un niveau logique " 1 " (ou "haut") sur sa ligne de sortie D 3 Un niveau logique " 1 " est détecté aussi sur la la sortie f 3 du décodeur 7, ce qui fait activer le groupe de sorties 83 au commutateur multiple 8 L'octet de données D 7 à DO en sortie de l'unité de mémoire 6 est recopié sur les lignes 831 à 838 du groupe de sorties 83 Un niveau logique " 1 " sur la ligne 834 déclenche l'amorçage en conduction du second thyristor 91, ce qui laisse passer le courant à travers le second récepteur 92. ( 3) Quand d 34 est reçu par le compteur d'adresse 5, l'unité de mémoire 6 est adressée dans le second secteur, à l'adresse 408 (hexadécimal) Cette adresse 408 dans la ROM a été programmée pour contenir l'octet 0000 0001 (noté en binaire), donc la ROM place un niveau logique " 1 " (ou "haut") sur sa ligne de sortie DO Un niveau logique " 1 " est détecté aussi sur la sortie f 2 du décodeur 7, ce qui fait activer le groupe de sorties 82 au commutateur multiple 8 L'octet de données D 7 à DO en sortie de l'unité de mémoire 6 est recopié sur les lignes 821 à 828 du groupé de sorties 82 Un niveau logique " 1 " sur la ligne 821 déclenche l'amorçage en conduction du troisième thyristor 91, ce qui laisse passer le courant à travers le troisième récepteur 92. ( 4) Quand d 48 est reçu par le compteur d'adresse 5, l'unité de mémoire 6 est adressée dans le quatrième secteur, à l'adresse COB (hexadécimal) Cette adresse COB dans la ROM a été programmée pour contenir l'octet 0000 0010 (noté en binaire), donc la ROM place au niveau logique " 1 " (ou "haut") sur sa ligne de sortie Dl Un niveau logique " 1 " est détecté aussi sur la sortie f 4 du décodeur 7, ce qui fait activer le groupe de sorties 84 au commutateur multiple 8 L'octet de données D 7 à DO en sortie de l'unité de mémoire 6 est recopié sur les lignes 841 à 848 du groupe de sorties 84 Un niveau logique " 1 " sur la ligne 842 déclenche l'amorçage en conduction du quatrième thyristor 91, ce qui laisse passer le courant à travers le quatrième récepteur 92. La figure 3 montre le déclenchement des quatre thyristors 91 à différents angles de phase par les impulsions dl, d 7, d 34 à d 48 Il a été montré dans l'exemple précédent, que pour chaque train d'impulsions dl à d 64 arrivant sur le compteur d'adresse 5, et pour chaque thyristor 91 connecté au commutateur multiple 8 on dispose de seize angles d'amorçage en conduction différents, pour chaque impulsion demi- sinusoïdale de tension aux bornes du couple thyristor 91 et récepteur 92 C'est la programmation de l'unité de mémoire 6 qui permet ce choix d'angles d'amorçage pour chaque thyristor 91. Les composants mentionnées tout au long de ce texte comme "thyristors 91 " peuvent être, par exemple, aussi bien des triacs que des thyristors proprement dits (ou "SCR", "Silicom Controlled Rectifiers") Quand des SCR sont utilisés comme dispositifs du genre thyristor 91, ils restent dans l'état conducteur pour le restant de l'impulsion demi- sinusoïdale, même après la fin de l'impulsion de commande sur la gâchette, venant du commutateur multiple 8 Le SCR retourne à l'état bloqué quand la tension d'anode redescend en dessous du seuil de tension de maintien. Se référant à la table 2, on remarque que le premier secteur de mémoire de l"unité de mémoire 6 a été programmé afin que huit thyristors 91 connectés aux lignes de sortie 811 à 818, du premier groupe de sorties 81 du commutateur multiple 8, seront amorcés en conduction, en séquence La figure 4 illustre les déclenchements successifs à différents angles de phase, de huit thyristors 91 connectés aux lignes de sortie 811 à 818 du commutateur multiple 8 Cette disposition des déclenchements n'est pas à recommander pour des charges résistives (comme des lampes à incandescence), mais convient très bien à des charges inductives (comme des moteurs) Ceci parce que des charges inductives peuvent améliorer les conditions de courant fluctuant qui découlent de cet arrangement particulier. L'étendue de comptage du compteur d'adresse 5 va de 000 à FFF (en hexadécimal) Quand le numéro FFF est atteint, le numéro suivant est 000, ce qui signifie que l'adressage reprend au début le compteur d'adresse 5 et l'unité de mémoire 6 peuvent être choisis de plus grandes capacités au-delà des 12 bits et 4 k octets de la présente réalisation, allongeant ainsi le cycle des opérations. 11 2668000 REVENDICATIONS 1 Un dispositif pour déclencher une multiplicité de thyristors ( 91) en conduction, comprenant: un redresseur bi- alternance ( 1) dont la sortie est pulsée en demi-sinusoïdes; un bistable ( 2) trigger de Schmitt pour générer un signal pulsé d'amplitude constante quand lesdites impulsions en demi-sinusoïdes dépassent un certain niveau de déclenchement; caractérisé en ce qu'il comprend: un circuit d'horloge ( 4) qui génère un nombre défini d'impulsions d'horloge pendant la durée du niveau haut dudit signal pulsé d'amplitude constante; un compteur binaire d'adresse ( 5), qui traduit le décompte d'impulsions reçues, en un nombre binaire sur ses lignes de sorties; et une mémoire à lecture ( 6) ayant une pluralité de lignes d'adresse, et un jeu de lignes de sortie correspondant au format des données stockées adressables au moyen des lignes d'adresse; et o chacun des thyristors est amorcé en conduction par un des bits de données en sortie de ladite mémoire à lecture seule. 2 Un dispositif selon la revendication 1, caractérisé en ce qu'il comprend en plus un commutateur multiple ( 8) ayant une multiplicité de lignes d'entrées pour recevoir les bits de données en provenance de ladite mémoire à lecture seule ( 6), une multiplicité de jeux de lignes de sortie, o chacun desdits thyristors a son électrode gâchette connectée électriquement à l'une desdites lignes de sortie, et caractérisé en ce qu'il comprend un décodeur ( 7) connecté à un sous- ensemble desdites lignes d'adresse de ladite mémoire à lecture seule ( 6) pour aiguiller la recopie par ledit commutateur multiple desdites données d'entrées vers un desdits groupes de lignes de sortie, selon le nombre 12 2668000 binaire reçu par ledit sous-ensemble de lignes d'adresse. 3 Un dispositif selon la revendication 2, caractérisé en ce que ledit sous- ensemble de lignes d'adresse est celui dont les poids binaires sont les plus forts en tant que ligne d'adresse en entrée de ladite mémoire à lecture seule ( 6), et que ce dit sous- ensemble reçoit, en nombre égal, les lignes de poids binaire le plus faible en sortie dudit compteur binaire d'adresse ( 5).