Brevet FR2666708A1 — publié le 19920313

Les convertisseurs Sigma-Delta également connus sous le nom de convertisseurs Delta-Sigma, ont fait l'objet d'un grand nombre de publications depuis 1974 et sont actuellement l'objet d'une grande attention dans l'industrie des circuits intégrés à intégration très poussée. Avec l'avènement des technologies CMOS à intégration très poussée, les convertisseurs Sigma-Delta deviennent économiquement compétitifs par rapport à d'autres types de convertisseurs pour les mêmes spécifications de conversion. Ils rendent également possible l'intégration sur un seul circuit intégré de convertisseurs de linéarité élevée, ce qui n'était possible avant les convertisseurs Sigma-Delta qu'à l'aide de technologies hybrides coûteuses ou de techniques de réglage compliquées. Les convertisseurs analogique-numériques et numérique-analogiques Sigma-Delta sont basés sur le suréchantillonnage, c'est à dire un échantillonnage à une cadence bien supérieure à deux fois la fréquence maximale du signal à convertir (fréquence de Nyquist) et sur des structures à contre-réaction qui procurent une mise en forme spectrale du bruit de quantification sans affecter le signal à convertir dans la bande utile. Ils utilisent des convertiseurs analogique-numériques et numérique-analogiques à un seul bit ou à peu de bits. Ils nécessitent un filtrage numérique mais n'ont besoin que de peu de circuits analogiques. Ils permettent de tirer avantage de la densité et de la vitesse accrue des technologies à intégration très poussée tout en réduisant la difficulté de mise en oeuvre de fonctions analogiques avec une plage dynamique analogique réduite. Une chai ne de conversion numérique-analogique Sigma-Delta type utilise un modulateur numérique Sigma Delta suréchantillonné suivi d'un convertisseur numéri que-analogique suréchantillonné et d'un filtre passebas. Le modulateur numérique est constitué d'un filtre passe-bas et d'un quantifieur tous deux inclus dans une boucle de contre-réaction suréchantillonnée. Dans le quantifieur, un bruit du aux erreurs de quantification est ajouté au signal utile. Ce bruit est uniformément réparti dans une bande de fréquences allant de zéro à la moitié de la fréquence d'échantillonnage et une partie seulement de celui-ci se trouve en basses fréquences dans la bande du signal utile. Du fait que le filtre passe-bas se trouve dans la chaîne directe de la boucle, ce bruit de quantification est filtré par filtrage passe-haut tandis que le signal d'entrée est filtré par filtrage passe-bas. La sortie du modulateur est convertie en un signal analogique dans un convertisseur numérique-analogique suréchantillonné à un seul bit ou à peu de bits. Le bruit de quantification de sortie à haute fréquence est ensuite atténué par un filtre analogique passe-bas. On peut concevoir des modulateurs numériques à un seul bit de sortie. Dans ce cas, un convertisseur numérique-analogique à un seul bit peut être utilisé à la sortie du modulateur. L'avantage essentiel de cette solution est qu'un tel convertisseur est linéaire de façon inhérente. L'inconvénient d'un convertisseur à un seul bit provient du fait que le pas de quantification est égal à l'amplitude maximale du signal de sortie du convertisseur. Par conséquent, l'énergie de bruit de quantification hors bande est maximale et le filtrage analogique nécessaire pour l'atténuer jusqu'à un niveau spécifié devient plus important. Ceci constitue un inconvénient majeur dans la conception d'un convertisseur Sigma-Delta dont un des objectifs de base est la réduction du traitement analogique. Une autre approche consiste à concevoir des modulateurs à plusieurs bits de sortie. Dans ce cas, le convertisseur numérique-analogique doit avoir autant de niveaux analogiques que de valeurs numériques générées par le modulateur. La linéarité du convertisseur est alors liée à la précision des niveaux analogiques qu'il génère. Si on utilise des composants appariés, pour la réalisation de tels convertisseurs, leur linéarité sera limitée, par les défauts d'appariement. Dans le cas d'un convertisseur à deux bits (4 niveaux), une solution connue consiste à mettre en oeuvre la conversion à quatre niveaux à l'entrée d'un circuit différentiel à capacités commutées réalisant un filtrage passe-bas. Cette solution est décrite dans la demande de brevet français n" 89 01 556 déposée le 7 février 1989 par la Demanderesse. La conversion à deux bits est assurée sans nécessiter de capacités appariées. Elle met en oeuvre un circuit différentiel comportant une seule paire de capacités commutées qui reçoivent une référence de tension sur leurs entrées non-inverseuses et soit le niveau de la masse soit l'opposé de la même référence de tension sur leurs entrées inverseuses en fonction de la valeur binaire du code numérique d'entrée. Le signe de la tension analogique à générer est modifié en permutant les connexions des condensateurs aux entrées de l'amplificateur différentiel à l'aide d'interrupteurs. Dans ce montage, les principales causes de non-linéarité sont liées aux différences d'injection de charges, de transition d'horloge et d'impédance des noeuds lors de la modification de la configuration du circuit par les interrupteurs en fonction de l'amplitude du code numérique, pour connecter l'entrée "inverseuse" du réseau de capacités commutées soit à la masse, soit à la valeur opposée à la référence de tension. Ces différences sont liées aux défauts d'appariement électriques et physiques entre des paires de commutateurs ainsi qu'aux perturbations apportées à la tension de référence qui voit sa charge varier en fonction du signal à convertir. D'autre part, ce système ne permet pas d'utiliser la même tension de référence pour plusieurs convertisseurs, les perturbations de cette référence par chacun d'eux provoquant de la diaphonie entre les voies. Cette solution est satisfaisante pour la réalisation d'un convertisseur complet pouvant atteindre 60 dB de linéarité intégrale en technologie CMOS 5 volts. Mais elle ne permet pas d'atteindre une linéarité intégrale dans la gamme des 90 dB et au-delà sans provoquer des pertes de rendement en raison des défauts d'appariement rencontrés dans l'environnement normal de production. L'invention vise à créer un circuit de conversion numérique-analogique à deux bits ou plus qui fonctionne également avec un modulateur Sigma-Delta numérique à deux bits ou plus, mais qui n' ait pas les inconvénients cités plus haut. Elle a donc pour objet un circuit de conversion numérique-analogique pour convertisseur numériqueanalogique Sigma-Delta à suréchantillonnage comprenant un amplificateur opérationnel aux entrées duquel sont connectés des premiers condensateurs par l'intermédiaire d'un premier ensemble d'interrupteurs, lesdits condensateurs étant par ailleurs connectés entre des sources de tension de référence et la masse par l'intermédiaire d'un second ensemble d'interrupteurs, les entrées de l'amplificateur opérationnel étant en outre connectés aux sorties de polarité opposée de celui-ci par des seconds condensateurs d'intégration, caractérisé en ce que le premier ensemble d'interrupteurs comporte en outre un interrupteur supplémentaire de liaison entre les bornes des premiers condensateurs opposées à celles connectées aux entrées de l'amplificateur opérationnel et en ce qu'il comporte en outre un troisième ensemble d'interrupteurs de décharge des premiers condensateurs et des moyens de génération à partir de signaux d'horloge de base et du mot numérique à convertir, de signaux de commande des interrupteurs des premier, second et troisième ensembles en vue de provoquer séquentiellement la charge des premiers condensateurs à partir des tensions de référence et soit le transfert de leurs charges dans les seconds condensateurs d'intégration, soit leur décharge et ce en fonction des incréments de tension analogique à obtenir aux sorties de l'amplificateur opérationnel correspondant aux mots numériques générés par un modulateur Sigma-Delta numérique. Suivant une caractéristique particulière de l'invention, la variation de la tension différentielle de sortie de l'amplificateur opérationnel à la fin d'une séquence de commande des premier, second et troisième ensembles d'interrupteurs correspondant à la durée d'un mot numérique est donnée par la relation + k Vref(C1A + C1B)/ (C2A + C2B) dans laquelle k est un nombre entier et Vref est la tension de référence (VR +, VR-) à partir de laquelle sont chargés les premiers condensateurs. Pour simplifier l'écriture de cette relation, on va assigner la variable R pour désigner la valeur du rapport (C1A + C1B)/(C2A + C2B). La relation précédente s'écrit alors : +/- k Vref R. L'invention sera mieux comprise à l'aide de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels - la Fig.l est un schéma électrique d'un convertisseur numérique-analogique à deux bits connu; - la Fig.2 est un schéma d'un convertisseur numérique-analogique suivant 1' invention; - la Fig.3 est un diagramme représentant les différents incréments de tension analogique de sortie engendrés par le circuit de la Fig.2 à partir de signaux logiques de commande dans le cas d'un convertisseur à quatre niveaux; - la Fig.4 est un diagramme montrant un exemple de séquences d'horloges pour la production de plusieurs incréments de tension analogique de sortie dans le cas d'un convertisseur à 2 N niveaux;; - la Fig.5 est un schéma électrique d'un convertisseur numérique-analogique complet à n bits suivant l'invention, n étant un entier naturel supérieur ou égal à deux; - la Fig.6 est un diagramme de la tension en fonction du temps montrant une petite oscillation à la sortie du convertisseur de la Fig.5, dans le cas particulier d'un convertisseur à deux bits pour une configuration de mot d'entrée OO; - la Fig.6A est une vue partielle à plus grande échelle montrant un détail du diagramme de la Fig.6; - la Fig.7 est un diagramme en fonction du temps de la sortie du filtre de la Fig.5 dans le cas particulier d'un convertisseur à deux bits pour une configuration de mot d'entrée Ol;; - la Fig.8 est un schéma électrique d'une variante de connexion des condensateurs reliant la sortie du premier amplificateur à l'entrée du second amplificateur dans une cellule biquadratique afin d'obtenir un établissement de moyenne; - la Fig.9 est un schéma électrique d'un circuit convertisseur numérique-analogique incorporant un filtre passe-bas à établissement de moyenne; - la Fig.10 est un diagramme en fonction du temps montrant l'absence d'oscillation à la sortie du convertisseur de la Fig.9 dans le cas particulier du convertisseur à 2 bits pour une configuration de mot d'entrée 00; - la Fig. 10A est une vue à plus grande échelle montrant un détail de la Fig.iO;; et - la Fig.ll est un diagramme en fonction du temps de la sortie du filtre de la Fig.9 dans le cas particulier d'un convertisseur 2 bits pour une configuration de mot d'entrée 01. On se référera maintenant aux dessins et tout d'abord à la Fig.l qui représente un convertisseur numérique-analogique à deux bits connu. Le convertisseur numérique-analogique de la Fig.1 comporte un amplificateur opérationnel Ai, deux condensateurs commutés ClA, C1B, deux condensateurs d'intégration C2A, C2B et deux sources de tension VR+, VR-. Entre la référence VR+ et le condensateur, est inséré un premier interrupteur S1A tandis que la borne du condensateur CiA opposée à l'interrupteur SlA est connectée à la masse par un second interrupteur S2A. Cette même borne du condensateur CiA est connectée à la borne non inverseuse de l'amplificateur opérationnel Al par l'intermédiaire d'un interrupteur S4A et à l'entrée inverseuse de cet amplificateur par l'intermédiaire d'un interrupteur S5A. La borne du condensateur CiA connectée à la référence de tension VR+ est en outre connectée à la masse par un interrupteur S6A. Une seconde référence de tension VR- est connectée à l'entrée inverseuse de l'amplificateur opérationnel Al par l'intermédiaire d'un second condensateur CiB et des interrupteurs SlB,S2B, S4B, S5B et S6B interconnectés de façon similaire aux interrupteurs SlA, S2A, S4A, S5A et S6A associés au condensateur C1A. Des condensateurs C2A, C2B sont connectés entre les entrées et les sorties de polarités opposées de l'amplificateur Al. Le circuit de la Fig.l comporte en outre des interrupteurs S4A, S4B, S5A, S5B de modification du signe de l'incrément de tension de sortie en fonction du signe du mot binaire du code d'entrée à convertir. Comme déjà indiqué plus haut, les causes essentielles de non-linéarité de ce circuit sont liées aux différences physiques et électriques de la circuiterie active lorsque l'on actionne les interrupteurs S6A, S6B ou S7A, S7B selon le bit d'amplitude du code numérique, pour connecter l'entrée inverseuse des condensateurs commutés C1A, CiB soit à la masse soit à la référence opposée. Les défauts d'appariement électriques et physiques entre paires d'interrupteurs telles que S6A, S6B et S7A, S7B nuisent à la linéarité du convertisseur. La présente invention permet de réaliser un convertisseur à condensateurs commutés qui soit indépendant des défauts d'appariement électriques et physiques des condensateurs et des interrupteurs. Un tel convertisseur analogique-numérique à plusieurs bits suivant l'invention est représenté à la Fig.2. Sur cette figure, les numéros de référence désignant les mêmes composants que ceux de la Fig.l sont inchangés. Le circuit de la Fig.2 diffère essentiellement de celui de la Fig.l en ce qu'il comporte des interrupteurs S3A, S3B reliant respectivement à la masse les bornes des condensateurs C1A, CiB déjà reliées à la masse par les interrupteurs S2A, S2B. En outre, un seul interrupteur S6 connecte entre elles les bornes des condensateurs C1A, C2A opposées aux entrées de l'amplificateur opérationnel, tandis que les interrupteurs de liaison de ces bornes à la masse sont supprimés. De même, chacune de ces bornes est reliée par un interrupteur à une seule des tensions de référence, respectivement VR+ et VR-, les interrupteurs permettant de commuter la seconde tension de référence VR- et VR+ sur ces bornes étant supprimés. Ce circuit est en réalité un intégrateur à capacités commutées à entrées différentielles et sorties différentielles et à structure symétrique. Le signal analogique d'entrée est délivré par une source de tension différentielle continue Vref connectée entre les entrées VR+ et VR- du circuit. Le convertisseur reçoit également un code d'entrée à plusieurs bits d'un modulateur numérique (non représenté). I1 engendre des incréments de tension de sortie analogique différentielle entre les sorties 0+ et O- de l'amplificateur Al. La valeur de l'amplitude de l'incrément de la tension de sortie est donnée par la relation Vincrément = Vref (C1A + C1B)/(C2A + C2B)= VrefR Dans le cas d'un convertisseur numériqueanalogique à deux bits, on donne ci-après une description détaillée de la conversion. La loi de conversion est donnée dans le tableau de conversion suivant qui donne la valeur de l'incrément de la tension de sortie différentielle en fonction du code d'entrée. TABLEAU DE CONVERSION MOT D'ENTREE INCREMENT DE TENSION DE SORTIE SIGNE AMPLITUDE 1 O - 1 R Vref 0 O + 1 R Vref 0 1 + 2 R Vref 1 1 - 2 R Vref Le convertisseur de la Fig.2 comporte en outre un circuit logique L de génération de signaux de commande des interrupteurs à partir d'un signal d'horloge de base et du mot d'entrée à convertir. Le circuit logique L génère les signaux 1,2, 2+, 2-, 2c selon une séquence dont un exemple est représenté à la Fig.3, à partir des signaux d'horloge de base et des bits du mot codé à convertir. Les mots numériques d'entrée sont engendrés par un modulateur Sigma-Delta (non représenté) à une cadence égale à la moitié de la fréquence d'horloge de base du circuit et la génération d'un niveau de tension de sortie prend deux périodes d'horloge de base. Chaque mot numérique est échantillonné toutes les deux périodes de l'horloge de base et reste constant pendant ces deux périodes. Les différents incréments du niveau de sortie analogique sont engendrés par les séquences d'horloge représentées à la Fig.3. Le tableau figurant au bas de la Fig.3 donne les valeurs des incréments des niveaux de sortie obtenus. Les interrupteurs du circuit sont considérés comme fermés lorsque l'horloge est à l'état haut et ouverts lorsque l'horloge est à l'état bas. A chaque phase d'horloge 1, le condensateur CiA est chargé entre le côté positif de la tension de référence Vref et la masse car les interrupteurs S1A et S2A sont fermés au cours de la phase d'horloge 1 comme indiqué par la présence du chiffre 1 figurant dans les rectangles représentant les interrupteurs sur la Fig.2. Pour générer une valeur de niveau de tension +RVref, les charges stockées dans les condensateurs CiA et CiB sont transférées dans les condensateurs d'intégration C2A et C2B pendant la phase d'horloge 2 en rendant conducteurs les interrupteurs S4A, S4B et S6 avec les signaux de commande 2 et 2+, générés par le circuit logique L au cours d'une des deux périodes d'horloge de base correspondant à la période d'un mot numérique. Pendant l'autre période d'horloge de base les charges emmagasinées dans les condensateurs CiA et CiB durant la phase d'horloge 1 sont évacuées pendant la phase d'horloge 2 en rendant conducteurs les interrupteurs S3A, S3B et S6 par les signaux de commande 2 et 2C. A la fin des deux périodes d'horloge la variation de tension différentielle de sortie est + R Vref Pour générer un incrément de tension de + 2 RVref, les charges stockées dans les condensateurs CiA et ClB pendant la phase d'horloge sont transférées dans les condensateurs C2A et C2B au cours de la phase d'horloge 2 durant chacune des deux périodes d'horloge de base correspondant à la durée d'un mot numérique en rendant conducteurs les interrupteurs S4A, S4B et S6 au moyen des signaux de commande 2 et 2+. A la fin des deux périodes d'horloge, la variation de la tension différentielle de sortie est + 2 R Vref La génération de niveaux de tension - R Vref et -2 R Vref fait appel au même type de schéma de commande que pour +R Vref et + 2 R Vref, mais le transfert de charges est effectué à partir des condensateurs CiA et CîB dans les condensateurs C2B et C2A en rendant conducteurs les interrupteurs S5A, S5B et S6 à l'aide des signaux de commande 2 et 2- à la place des interrupteurs S4A, S4B, et S6. L'utilisation des signaux de commande 2 et 2c pendant l'une des deux périodes d'horloge de base produit une variation de tension de sortie égale à - R Vref L'utilisation des signaux d'horloge 2 et 2pendant les deux périodes d'horloge de base produit une variation de tension de sortie égale à - 2R Vref Le principal avantage de la solution qui vient d'être décrite est le suivant. En premier lieu la linéarité du convertisseur ne dépend pas de l'appariement des condensateurs. L'imprécision du rapport R = (C1A + C1B)/(C2A + C2B) ne joue que sur le gain absolu de conversion. En second lieu, la linéarité du convertisseur est également indépendante des défauts d'appariement entre les interrupteurs S4A, S4B et S5A,S5B. Cette solution utilise les mêmes interrupteurs analogiques dans les mêms conditions électriques quelle que soit l'amplitude du niveau à engendrer. Ceci supprime l'effet des défauts d'appariement électriques dus à l'injection de charges de canal et des transitions d'horloge sur la linéarité de la conversion. L'injection de charges et les transitions d'horloge sont indépendantes du code du signal d'entrée et par conséquent n'affectent plus la linéarité du convertisseur. Les défauts d'appariement entre les interrupteurs S4A, S4B et S5A, S5B peuvent seulement entraîner un décalage sur la tension différentielle de sortie du convertisseur. La tension de référence voyant une charge constante indépendante du niveau à engendrer n'introduit pas de non-linéarité et peut être commune à plusieurs convertisseurs. Tout ceci est un avantage fondamental vis à vis des convertisseurs de la technique antérieure et en particulier vis à vis de l'agencement décrit dans la demande de brevet français n" 89 01 556 précitée. Dans le cas d'une conversion à n bits, la fréquence d'horloge de base est égale à n fois la fréquence des mots d'entrée. Pendant chaque période de mot d'entrée, afin de générer un incrément de tension d'une valeur (k R Vref), les charges des condensateurs ClA, CiB sont transférées k fois dans les condensateurs d'intégration C2A, C2B et évacuées n-k fois selon le principe décrit plus haut dans le cas où n vaut deux. La Fig.4 montre un exemple de séquences d'horloges pour des incréments de tension de sortie de (n+l) R Vref et -(n-2) R Vref. Sur la Fig.5, on a représenté un convertisseur numérique-analogique associé à un filtre passe-bas analogique du second ordre. En utilisant le circuit de la Fig.2 comme premier étage d'une structure biquadratique de filtre passe-bas à capacités commutées, on aboutit comme représenté à la Fig.5 à un circuit complet de convertisseur numérique-analogique à n bits. Les caractéristiques passe-bas de la structure biquadratique suppriment les composantes haute fréquence contenues dans les mots numériques d'entrée. Cette structure agit aussi comme échantillonneur bloqueur pour le signal analogique engendré à une cadence égale à la fréquence de l'horloge de base. Le circuit représenté à la Fig.5 comporte une première partie constituée par un circuit identique à celui de la Fig.2. A ce premier circuit délimité par une ligne en trait mixte et désigné par le numéro de référence I, est connecté un second circuit désigné par la référence II et comprenant un amplificateur opérationnel A2. Une des bornes d'un condensateur C3A est connectée à la borne 0- de l'amplificateur opérationnel Al par l'intermédiaire d'une interrupteur S7A. L'autre borne du condensateur C3A est connectée à la masse par l'intermédiaire d'un interrupteur S9A et à l'entrée non inverseuse de l'amplificateur opérationnel A2 par un interrupteur S1OA. Le condensateur C3A est connecté par l'une de ses bornes à la borne 0- de sortie de l'amplificateur opérationnel Al par l'intermédiaire d'un interrupteur S7A. L'autre borne du condensateur C3A est connectée à la masse par l'intermédiaire d'un interrupteur S9A et à l'entrée non inverseuse de l'amplificateur opérationnel A2 par un interrupteur S1OA. Une des bornes du condensateur C3B est connectée à la sortie 0+ de l'amplificateur opérationnel Al du circuit I par l'intermédiaire d'un interrupteur S7B. L'autre borne du condensateur C3B est connectée à la masse par l'intermédiaire d'un interrupteur S9B et à l'entrée inverseuse I- de l'amplificateur opérationnel A2 par un interrupteur SNOB. Les points de jonction entre le condensateur C3A et l'interrupteur S7A d'une part et le conducteur C3B et l'interrupteur S7B d'autre part, sont interconnectés par l'intermédiaire d'un interrupteur S8. En parallèle entre l'entrée non-inverseuse I+ et la sortie inverseuse 0- de l'amplificateur A2 est connecté un condensateur C4A. De même, un condensateur C4B est connecté entre l'entrée inverseuse et la sortie non inverseuse 0+ de l'amplificateur A2. Aux bornes du condensateur C4A est connecté un condensateur commuté C5A. Une borne du condensateur C5A est reliée à l'entrée non inverseuse I+ de l'amplificateur opérationnel A2 par l'intermédiaire d'un interrupteur SîlA et à la masse par l'intermédiaire d'un interrupteur S12A. Par ailleurs, l'autre borne du condensateur C5A est reliée à la masse par l'intermédiaire d'un interrupteur S13A et à la sortie inverseuse O- de l'amplificateur A2 par l'intermédiaire d'un interrupteur S14A. Le condensateur commuté C5B est connecté de façon identique aux bornes du condensateur C4B et à la masse par l'intermédiaire d'interrupteurs SllB, S12B, S13B et S14B. La borne de sortie 0- de l'amplificateur opérationnel A2 est en outre reliée à l'entrée non inverseuse I+ de l'amplificateur opérationnel Al du circuit I par l'intermédiaire d'un condensateur commuté C6A. Une des bornes du condensateur C6A est connectée à la sortie 0- de l'amplificateur opérationnel A2 par l'intermédiaire de l'interrupteur S18A et à la masse par l'intermédiaire de l'interrupteur S17A. L'autre borne du condensateur C6A est connectée à l'entrée I+ de l'amplificateur opérationnel Al par l'intermédiaire d'un interrupteur S15A et à la masse par l'intermédiaire de l'interrupteur S16A. De même, la borne de sortie 0+ de l'amplificateur opérationnel A2, est reliée à l'entrée inverseuse I- de l'amplificateur opérationnel Al du circuit I par l'intermédiaire d'un condensateur commuté C6B auquel sont associés d'une manière similaire au montage du condensateur C6A, des interrupteurs S15B, S16B, S17B et S18B. Comme expliqué plus haut le circuit de conversion numérique analogique de la Fig.2 est intégré au premier étage d'un filtre passe-bas à capacités commutées de second ordre représenté à la Fig.5. Ce filtre comporte une chaîne de contre-réaction constituée par les condensateurs commutés C6A et C6B entre le second étage et le premier. Cette contre-réaction est échantillonnée de façon continue à la fréquence de l'horloge de base, tandis que les charges des condensateurs d'entrée ClA, CîB sont transférées dans les capacités d'intégration C2A, C2B à une cadence qui dépend de la valeur des mots numériques. Comme le circuit de la Fig.2, le convertisseur numérique analogique de la Fig.5 comporte un circuit logique de génération de signaux de commande séquentielle des interrupteurs des premier et second étages du convertisseur. Ce circuit n'est pas représenté sur la Fig.5, mais chacun des interrupteurs y est matérialisé par un rectangle qui contient un numéro désignant le signal de commande qu'il reçoit. Le circuit logique de commande est avantageusement le même que celui de la Fig.2. Dans le cas d'une conversion à deux bits, lorsque la valeur des mots numériques est 00 ou 10, le premier bit étant un bit de signe et le second, le bit d'amplitude, les charges des condensateurs CiA et CiB ne sont transférées dans les condensateurs d'intégration C2A et C2B que toutes les deux périodes d'horloge de base, tandis que les charges provenant des condensateurs de contre-réaction C6A, C6B sont transférées dans les condensateurs d'intégration C2A et C2B à chaque période d'horloge de base. De ceci résulte une faible oscillation à la sortie du premier étage pendant les configurations répétitives de 00 ou 10, comme représenté sur le diagramme des Fig.6 et 6A. Ce problème n' existe pas pour les configurations d'entrée Ol ou 11 comme représenté sur le diagramme de la Fig.7, puisque dans ce cas, les charges des condensateurs d'entrée ClA, ClB et celles des condensateurs de contre-réaction C6A, C6B sont transférées à la même cadence à chaque période de base. La Fig.8 représente une variante de connexion des condensateurs C3A et C3B. Par rapport au circuit de la Fig.5, les bornes des condensateurs C3A et C3B connectées aux sorties de l'amplificateur Al par l'intermédiaire des interrupteurs S7A et S7B ne sont pas interconnectées entre elles par l'interrupteur S8 qui est supprimé, mais sont connectées au moyen des interrupteurs S8A et S8B aux sorties de l'amplificateur opérationnel de polarités opposées à celles auxquelles ils sont connectés par les interrupteurs S7A, S7B. Cette variante de connexion a pour effet de modifier la fonction de transfert du deuxième étage qui est kl (1 + Z -1) Vs = Ve ------------------ k2 - z-l En choisissant le terme kl qui représente un rapport de capacités égal à 1/2, le numérateur de l'expression ci-dessus devient Ve kl (1 + Z-1)/2 et représente la valeur moyenne de deux échantillons successifs. Les capacités commutées C3A et C3B assurant la liaison entre la sortie du premier étage et l'entrée du deuxième étage, l'effet d'établissement de moyenne réalisé par ce montage annule en sortie du second étage l'oscillation présente en sortie du premier étage lors de configurations répétitives de séquences 00 ou 10. On a représenté sur la Fig.9, un circuit complet de conversion numérique-analogique à deux bits incluant la fonction d'établissement de moyenne. Ce circuit repose sur une structure biquadratique à capacités commutées. On y retrouve le convertisseur numériqueanalogique à deux bits utilisé dans le premier étage du filtre à capacités commutées suivi d'un deuxième étage comprenant le circuit d'établissement de moyenne à l'entrée du second étage, tel que celui représenté à la Fig.8. Les Fig.lO,lOA et 11 montrent que dans ce cas aucune oscillation n'est présente à la sortie du deuxième étage quelles que soient les configurations des mots numériques d'entrée. La contre-réaction du second étage vers le premier est assurée par les capacités commutées C6A et C6B. Le gain du système dépend uniquement du rapport (C6A + C6B)/(C1A + C1B) et les imprécisions de ce rapport n'affectent que le gain absolu du convertisseur. Les caractéristiques de filtrage passe-bas du système dépendent de la valeur des rapports de capacités (C6A + C6B) /( C2A + C2B)), (C3A + C3B) / (C4A + C4B) et (C5A + C5B)/ (C4A + C4B). Grâce à l'agencement décrit, on obtient un cirucit de conversion numérique-analogique pour convertisseur numérique-analogique Sigma-Delta à suréchantillonnage comprenant un intégrateur à entrées et sorties différentielles et symétriques à capacités commutées, dont les interrupteurs et les condensateurs utilisés pour chaque étape de conversion sont les mêmes quelle que soit l'amplitude du signal digital à convertir. En outre, la charge de la tension de référence est aussi indépendante du signal numérique à coder. REVENDICATIONS 1. Circuit de conversion numérique-analogique pour convertisseur numérique-analogique Sigma-Delta à suréchantillonnage comprenant un amplificateur opérationnel (Al) aux entrées duquel sont connectés des premiers condensateurs (ClA, ClB), par l'intermédiaire d'un premier ensemble d'interrupteurs (S4A, S4B, S5A, S5B), lesdits condensateurs étant par ailleurs connectés entre des sources de tension de référence (VR+, VR-)et la masse par l'intermédiaire d'un second ensemble d'interrupteurs (SlA,SlB, S2A, S2B), les entrées de l'amplificateur opérationnel étant en outre connectés aux sorties de polarité opposée de celui-ci par des seconds condensateurs d'intégration (C2A, C2B), caractérisé en ce que le premier ensemble d'interrupteurs (S4A, S4B, S5A,S5B) comporte en outre un interrupteur supplémentaire (S6) de liaison entre les bornes des premiers condensateurs (ClA, C1B) opposées à celles connectées aux entrées de l'amplificateur opérationnel et en ce qu'il comporte en outre un troisième ensemble d'interrupteurs (S3A, S3B, S6) de décharge des premiers condensateurs (ClA, C1B) et des moyens (L) de génération à partir de signaux d'horloge de base et du mot numérique à convertir, de signaux (1,2,2+, 2-, 2c) de commande des interrupteurs des premier, second et troisième ensembles (S4A, S4B, S5A, S5B, S6; SlA, SlB, S2A, S2B;S3A, S3B, S6) en vue de provoquer séquentiellement la charge des premiers condensateurs (C1A, C1B) à partir des tensions de références (VR+, VR-) et soit le transfert de leurs charges dans les seconds condensateurs d'intégration (C2A, C2B), soit leur décharge et ce en fonction des incréments de tension analogique à obtenir aux sorties de l'amplificateur opérationnel (Al) correspondants aux mots numériques générés par un modulateur Sigma-Delta numérique. 2. Circuit de conversion numérique-analogique suivant la revendication 1, caractérisé en ce qu'il constitue un intégrateur à entrées différentielles, sorties différentielles non inverseuses et à structure symétrique. 3. Circuit de convertisseur numérique-analogique suivant l'une des revendications 1 et 2, caractérisé en ce que la variation de la tension différentielle de sortie de l'amplificateur opérationnel à la fin d'une séquence de commande des premier, second et troisième ensembles d'interrupteurs correspondant à la durée d'un mot numérique est donnée par la relation + k Vref(ClA + C1B)/(C2A + C2B) dans laquelle k est un nombre entier et Vref est la tension de référence (VR+, VR-) à partir de laquelle sont chargés les premiers condensateurs (C1A, C1B). 4. Convertisseur numérique-analogique, caractérisé en ce qu'il est constitué d'un circuit de conversion (I) suivant l'une des revendications 1 à 3 qui constitue le premier étage du convertisseur et d'un second circuit (II) à amplificateur opérationnel (A2) et capacités commutées (C3A, C3B, C4A, C4B, C5A, C5B) commandés par les signaux de commande (1,2) issus de moyens de génération (L) ainsi que des chaînes de contre-réaction (C6A, C6B) entre le second étage et le premier, également commandés par les signaux de commande (1,2) issus des moyens de génération (L). 5. Convertisseur numérique-analogique suivant la revendication 4, caractérisé en ce qu'il comporte en outre des moyens (S8A, S8B) commandés par les signaux de commande (2) issus des moyens de génération (L), d'établissement de moyenne entre deux valeurs consécutives du niveau de sortie du premier étage avant de transférer le résultat au second étage. 6. Convertisseur numérique-analogique suivant la revendication 5, caractérisé en ce que lesdits moyens d'établissement de moyenne sont constitués par des interrupteurs (S8A, S8B) d'interversion des connexions des sorties du premier étage (I) sur les entrées du second étage (Il) commandés par le signal de commande (2) de l'interrupteur supplémentaire (S6) du premier ensemble d'interrupteurs du premier étage (I).