Brevet FR2672426A1 — publié le 19920807

PROCEDE DE FABRICATION D'UN DISPOSITIF A SEMICONDUCTEURS COMPRENANT UN PROCESSUS DE DE POT DE METAL La présente invention concerne un procédé de fabrication d'un dispositif à semiconducteurs, et elle porte plus particulièrement sur un procédé pour former un motif de dorure électrolytique dans un circuit intégré au GaAs de haute fréquence, et dans un circuit intégré à puissance de sortie élevée. La figure 8 est une vue en perspective montrant la structure d'un circuit intégré monolithique micro-onde (ou CIMM) classique. Sur la figure 8, la référence 100 désigne une puce de circuit intégré monolithique micro-onde et la référence 1 désigne un substrat en arséniure de gallium sur lequel sont disposés des premier et second éléments actifs 101 et 102 constitués par des transistors à effet de champ (ou FET), un élément 103 consistant en un condensateur, un élément 104 consistant en une inductance, un élément 105 consistant en une résistance, ou des éléments similaires. De plus, les références 131 à 135 désignent des plots de soudage qui sont disposés sur la périphérie du substrat semiconducteur 1, et les références 111 à 113 désignent des lignes de transmission de signal qui connectent les éléments les uns aux autres ou à un plot de soudage prédéterminé.De plus, les références 121 et 122 désignent des première et seconde interconnexions à pont d'air qui connectent les plots de soudage en passant res pectivement sur les premier et second éléments actifs 101 et 102, et la référence 106 désigne un trou de passage qui connecte un plot de soudage prédéterminé à une électrode 130 sur une surface arrière. Dans un dispositif tel que le circuit intégré micro-onde monolithique, pour obtenir une bonne caractéristique fonctionnelle dans une région de fréquence élevée telle que la région de la bande micro-onde, on forme une couche de métal à faible résistance sur les couches conductrices telles qu'une électrode de transistor à effet de champ, un plot de soudage et l'élément consistant en une inductance. La demanderesse de la présente invention a déjà appliqué un procédé de formation d'une électrode de grille ayant une partie supérieure à faible résistance, sur une électrode de grille de base, dans la demande de brevet du Japon ouverte à l'examen du public n0 Sho. 62-274673, à titre d'exemple de technique qui peut être appliquée à un tel dispositif fonctionnant dans la bande micro-onde. La figure 9(d) est une coupe selon la ligne IXd IXd de la figure 8, qui montre en détail le plot de soudage 133 connecté au transistor à effet de champ. Sur la figure 9(d), la référence 2 désigne une électrode de transistor à effet de champ qui est formée sur le substrat semiconducteur 1, la référence 3 désigne une couche de passivation qui est destinée à protéger la surface du substrat, la référence 9 désigne une couche de dorure électrolytique qui est formée sur l'électrode de transistor à effet de champ 2, avec interposition d'une couche d'adhérence métallique 5 et d'une d'alimentation en Au, 6. En ce qui concerne la couche d'adhérence métallique 5, on utilise une couche de Ti ou une couche de Cr, tandis que la couche d'alimentation en Au, 6, remplit la fonction d'une électrode de cathode pour l'application d'un courant au moment du dépot électrolytique.De plus, la référence 9a désigne une partie de la couche de dorure électrolytique 9 qui présente une morpho logie irrégulière. On va maintenant décrire le procédé de fabrication de ce dispositif. On forme chaque élément du circuit intégré micro-onde sur le substrat semiconducteur, et ensuite on forme séquentiellement la couche de métal de base et sa couche de dorure électrolytique supérieure du plot de soudage, ou les lignes de transmission de signal. On décrira ci-après en détail le procédé de formation de la couche de dorure électrolytique du plot de soudage. Après avoir formé l'électrode du transistor à effet de champ, on fait croître la pellicule de passivation 3 sur la totalité de la surface du substrat semiconducteur 1, et on l'enlève ensuite sélectivement par gravure ionique réactive ou gravure par plasma, pour mettre à nu la surface de l'électrode 2 du transistor à effet de champ. Ensuite, on lui applique une première couche de matière de réserve 4 et on définit un motif dans cette dernière, pour former une ouverture 4a au niveau de l'électrode 2 du transistor à effet de champ. On forme ensuite séquentiellement la couche d'adhérence en Ti, 5, et la couche d'alimentation en Au, 6, par dépôt par pulvérisation cathodique (figure 9(a)). Ensuite, on lui applique une seconde couche de matière de réserve 8 et on définit un motif dans celle-ci pour former une ouverture 8a dans une partie dans laquelle se trouve l'électrode 2 du transistor à effet de champ (figure 9(b)). Ensuite, on immerge le substrat dans une solution de dorure, et on applique un courant à l'électrode d'alimentation en Au, 6, qui fait fonction de cathode, pour former une couche de dorure électrolytique 9 dans l'ouverture 8a de la seconde couche de matière de réserve 8 (figure 9(c)). Ensuite, on enlève séquentiellement la seconde couche de matière de réserve 8, la couche d'alimentation en Au, 6, la couche d'adhérence 5 et la première couche de matière de réserve 4, et on obtient ainsi le plot de soudage ayant la structure, en coupe, qui est représentée sur la figure 9(d). Cependant, avec le procédé de dépôt ci-dessus, la surface de la couche de dorure électrolytique qui est en contact avec la couche de métal de base devient rugueuse et le défaut d'uniformité de ses propriétés de réflexion dégrade son aspect ou empêche de détecter le plot au moment du soudage automatisé. Sur la figure 8, des points indiquent que la surface est rugueuse. Plus précisément, dans le traitement thermique, par exemple pour la formation de la pellicule de passivation 3, lorsque la couche de métal de base 2 telle que l'électrode de transistor à effet de champ qui est formée par dépôt en phase vapeur, est de nature cristalline, la taille des grains cristallins augmente comme le montrent les figures 10(a) et 10(b). En d'autres termes, la surface de la couche de métal de base 2 devient rugueuse. Par conséquent, même lorsque la couche d'adhérence en Ti ou la couche d'alimentation en Au, 6, est formée entre la couche de dorure électrolytique 9 et la couche de métal de base 2, la phase initiale de la croissance de la couche de dorure électrolytique 9 se déroule conformément à l'état de la surface de la couche de métal de base 2 dans laquelle la taille des grains cristallins est augmentée (figure 10(c)). Ensuite, la taille des grains change de façon non uniforme à cause de la croissance cristalline avec une orientation préférentielle de la dorure selon la surface Il en résulte que les propriétés de réflexion de la lumière changent d'un motif à un autre ou dans un même motif, par exemple entre différentes lignes de transmission de signal ou dans une même ligne de transmission de signal, ce qui fait que le défaut d'uniformité précité des propriétés de réflexion entraîne une dégradation non seulement de l'aspect du dépôt, mais également de l'automatisation utilisant le soudage automatique dans le processus d'encapsulation. Dans le procédé de formation d'électrode cidessus, lorsqu'on enlève la couche d'adhérence en Ti, 5, et la couche d'alimentation en Au, 6, en procédant par attaque par voie humide, la couche de dorure électrolytique 9 est enlevée en même temps, ce qui fait que la surface de la couche de dorure 9 devient irrégulière. Cependant, la demanderesse de la présente invention a déjà utilisé, à titre de procédé visant à résoudre ce problème, un procédé d'attaque de la couche d'adhérence en Ti inférieure et de la couche d'alimentation en Au, avec la surface de la couche de dorure électrolytique 9 recouverte par la couche de Ti (voir la demande de brevet du Japon ouverte à l'examen du public n0 63-318145). La présente invention a été faite pour résoudre les problèmes ci-dessus, et l'un de ses buts est de procurer un procédé de fabrication d'un dispositif à semiconducteurs dans lequel le défaut d'uniformité des propriétés de réflexion d'une couche de dépôt électrolytique soit largement atténué, grâce à quoi il est possible de détecter aisément par des moyens mécaniques la position d'un plot d'électrode, l'automatisation utilisant le soudage automatique dans le processus d'encapsulation n'est pas dégradée, et l'aspect est amélioré. Ceci permet d'augmenter la valeur d'un dispositif tel qu'un circuit intégré monolithique micro-onde. Dans un procédé de fabrication d'un dispositif à semiconducteurs conforme à l'invention, un processus de dépôt pour la formation d'une couche de dépôt de métal sur une couche de métal de base comprend une étape de pré-dépôt consistant à former sur la couche de métal de base une couche tampon conductrice qui élimine les effets du caractère cristallin de la couche sous-jacente, et une étape de dépôt qui consiste à former sélectivement la couche de dépôt de métal sur la couche tampon conductrice, par dépôt électrolytique. En ce qui concerne la couche tampon conductrice, on utilise une couche dont la taille de grain de surface est maîtrisée de façon à être uniforme et inférieure ou égale à une valeur prédéterminée, dans une région de surface portant un motif plan prédéterminé, ou sur la totalité de la région de surface.On peut ainsi faire croître uniformément un cristal fin sans augmenter la taille de grain et sans faire apparaître un défaut d'uniformité de la taille de grain, lorsqu'on fait croître la couche de dépôt de métal, grâce à quoi on peut améliorer dans une large mesure le défaut d'uniformité des propriétés de réflexion de la couche de dépôt de métal. Il en résulte qu'on peut détecter aisément par des moyens mécaniques la position d'un plot d'électrode, l'automatisation utilisant le soudage automatique au cours du processus d'encapsulation n'est pas dégradée, et l'aspect peut être amélioré, grâce à quoi on peut améliorer la valeur d'un dispositif tel qu'un circuit intégré monolithique micro-onde. Conformément à un premier aspect de l'invention, l'étape de pré-dépôt ci-dessus comprend une première étape qui consiste à former une ouverture sur la couche de métal de base, en appliquant une première couche de matière de réserve sur le substrat semiconducteur et en définissant un motif dans cette dernière, une seconde étape qui consiste à appliquer séquentiellement, par pulvérisation cathodique, une couche d'adhérence métallique qui adhère fortement à la couche de métal de base, une couche métallique d'alimentation pour le dépit, qui fait fonction d'électrode de cathode pour l'application d'un courant au moment du dépôt électrolytique, et une couche d'activation en Pd qui remplit la fonction d'un catalyseur au moment du dépôt chi mique, une troisième étape qui consiste à former une ouverture sur la couche de métal de base en appliquant une seconde couche de matière de réserve sur la couche d'activation en Pd, et à former ensuite un motif dans la couche de matière de réserve, et une quatrième étape qui consiste à former une couche de dépôt amorphe, à titre de couche tampon conductrice, au niveau de l'ouverture de la seconde couche de matière de réserve, par dépôt chimique; et l'étape de dépôt ci-dessus comprend une étape de formation d'une couche de dorure dans l'ouverture de la seconde couche de matière de réserve, par dépôt électrolytique. Du fait que la couche amorphe est formée par dépôt chimique, à titre de couche tampon conductrice, la couche tampon conductrice peut aisément être formée par immersion dans une solution de dépôt. Conformément à un second aspect de l'invention, au lieu d'utiliser les seconde, troisième et quatrième étapes décrites ci-dessus, on utilise les étapes suivantes, à savoir une sixième étape qui consiste à déposer séquentiellement, par pulvérisation cathodique sur la totalité de la surface, une couche métallique d'adhérence qui adhère fortement à la couche de métal de base, une couche d'alliage amorphe qui fait fonction de couche tampon conductrice et une couche métallique d'alimentation pour le dépôt , qui fait fonction d'électrode de cathode pour l'application d'un courant au moment du dépôt électrolytique, et une septième étape qui consiste à former une ouverture sur la couche de métal de base, par l'application d'une seconde couche de matière de réserve sur la couche métallique d'alimentation pour le dépôt, et à définir un motif dans cette couche de matière de réserve. Du fait que la couche d'alliage amorphe est formée par dépôt par pulvérisation cathodique, une couche catalytique : pour le dépôt chimique n'est pas nécessaire. De plus, du fait que la couche métallique d'adhérence et la couche métallique d'alimenta tion pour le dépôt sont également formées par pulvérisation cathodique, ces couches métalliques peuvent être formées séquentiellement de manière aisée. Conformément à un troisième aspect de l'invention, au lieu d'utiliser les seconde, troisième et quatrième étapes décrites ci-dessus, on utilise les étapes suivantes, à savoir une huitième étape consistant à déposer séquentiellement sur la totalité de la surface, par pulvérisation cathodique, une couche métallique d'adhérence qui adhère fortement à la couche de métal de base, et une couche métallique d'alimentation pour le dépôt qui remplit la fonction d'une électrode de cathode pour l'application d'un courant au moment du dépôt électrolytique, une neuvième étape qui consiste à former une ouverture sur la couche de métal de base par l'application d'une seconde couche de matière de réserve sur la couche métallique d'alimentation pour le dépôt, et à définir ensuite un motif dans cette couche de matière de réserve, et une dixième étape consistant à former en outre une couche de dépôt amorphe consistant la couche tampon conductrice, au niveau de l'ouverture de la seconde couche de matière de réserve, par dépôt électrolytique. Du fait que la couche amorphe est formée par dépôt électrolytique, il n'est pas nécessaire d'utiliser la couche d'activation en Pd à titre de cathalyseur, et le processus peut passer sans difficulté à l'étape de formation de la couche de dorure électrolytique. Conformément à un quatrième aspect de l'invention, au lieu d'utiliser les neuvième et dixième étapes décrites ci-dessus, on utilise les étapes suivantes, à savoir une onzième étape consistant à former sur la couche de métal d'alimentation pour le dépôt, une couche de palladium dont la taille de grain en surface est définie de façon à avoir une valeur uniforme inférieure ou égale à 0,3 micron, par immersion dans une solution de PdCl2, dépôt par pulvérisation cathodique ou dépôt en phase vapeur, et une douzième étape consistant à former l'ouverture sur la couche de métal de base par l'application de la seconde couche de matière de réserve sur la couche de palladium, et ensuite par la définition d'un motif dans cette couche de matière de réserve.Par conséquent, on peut former aisément la couche tampon conductrice par un seul processus d'immersion dans une solution de PdCl2, de dépôt par pulvérisation cathodique ou de dépôt en phase vapeur. Conformément à un cinquième aspect de l'invention, au lieu d'utiliser la dixième étape décrite cidessus, on utilise l'étape suivante, à savoir une treizième étape consistant à former dans l'ouverture de la seconde couche de matière de réserve, une couche de palladium dont la taille de grain en surface est définie de façon à avoir une valeur uniforme inférieure ou égale à 0,3 micron, par immersion dans une solution de PdCl2. On peut donc former aisément la couche tampon conductrice par un seul processus d'immersion dans une solution de PdCl2, de dépôt par pulvérisation cathodique ou de dépôt en phase vapeur. Conformément à un sixième aspect de l'invention, au lieu d'utiliser les neuvième et dixième étapes décrites ci-dessus, on utilise les étapes suivantes, à savoir une quatorzième étape consistant à appliquer une couche de matière de réserve supplémentaire et à définir ensuite un motif dans cette couche, de façon à pouvoir laisser une partie rectangulaire ayant un côté d'environ 1 micron et disposée sous la forme d'une grille, une quinzième étape consistant à effectuer une implantation ionique en utilisant à titre de masque la couche de matière de réserve supplémentaire, et à enlever ensuite la couche de matière de réserve supplémentaire, et une seizième étape consistant à former une ouverture sur la couche de métal de base, par l'application d'une seconde couche de matière de réserve sur la couche métallique d'alimentation pour le dépôt, et à définir ensuite un motif dans cette couche de matière de réserve. La couche tampon conductrice peut donc également remplir la fonction de la couche de-métal d'alimentation pour le dépôt, ce qui permet de simplifier le processus de formation de couche. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés dans lesquels Les figures l(a) à l(e) sont des coupes montrant des étapes de processus de formation d'une électrode déposée, dans un procédé de fabrication d'un dispositif à semiconducteurs conforme à un premier mode de réalisation de l'invention; Les figures 2(a) à 2(d) sont des coupes montrant des étapes de processus de formation d'une couche amorphe par dépôt par pulvérisation cathodique, au lieu du dépôt chimique, dans les étapes de processus précitées pour la formation de l'électrode déposée, conformément à un second mode de réalisation de l'invention;; Les figures 3(a) à 3(d) sont des coupes montrant des étapes de processus de formation de la couche amorphe par dépôt électrolytique, au lieu du dépôt par pulvérisation cathodique, conformément à un troisième mode de réalisation de l'invention; Les figures 4(a) et 4(b) sont des coupes conformes à un quatrième mode de réalisation de l'invention, dans lequel on utilise une couche de Pd ayant un grain fin en surface, au lieu de la couche amorphe, dans les étapes de processus pour la formation de l'électrode déposée qui sont représentées sur les figures l(a) à l(e); Les figures 5(a) et 5(b) sont des coupes conformes à un cinquième mode de réalisation de l'invention, dans lequel l'ordre de l'étape de formation de la couche de Pd et de l'étape de formation du masque de dépôt est changé;; Les figures 6(a) à 6(d) sont des coupes conformes à un sixième mode de réalisation de l'invention, dans lequel une couche métallique d'alimentation pour le dépôt, dans laquelle une implantation ionique partielle est effectuée, est employée à la place de la couche amorphe dans les étapes de processus de formation de l'électrode revêtue qui sont représentées sur les figures l(a) à 1(e); Les figures 7(a) à 7(c) sont des coupes montrant des étapes de processus pour la formation d'une couche de dorure électrolytique dans le sixième mode de réalisation de l'invention; La figure 8 est une vue en perspective montrant une structure schématique d'un circuit intégré monolithique micro-onde classique;; Les figures 9(a) à 9(d) sont des coupes montrant des étapes de processus pour la formation d'une couche de dorure électrolytique dans un procédé classique de fabrication du circuit intégré monolithique micro-onde; et Les figures 10(a) à 10(c) sont des représentations schématiques montrant un mécanisme par lequel une surface dorée devient rugueuse dans les étapes de processus classiques pour la formation de la couche de dorure électrolytique. Les figures l(a) à l(e) sont des coupes des principales étapes de processus d'un procédé de fabrication d'un dispositif à semiconducteurs conforme à un premier mode de réalisation de l'invention. Sur la figure l(e), on utilise les mêmes références que sur la figure 9(d) pour désigner les éléments identiques ou correspondants. La référence 10 désigne une couche amorphe de Ni-P qui est formée par dépôt chimique entre la couche de dorure électrolytique 9 et la couche d'alimentation en Au, 6. La taille de grain en surface de la couche amorphe de Ni-P, 10, est uniformément de 0,3 micron ou moins, ce qui est une taille négligeable en comparaison avec la taille de grain de la couche de métal de base 2 (électrode de transistor à effet de champ).De plus, il ne se produit pas de croissance épitaxiale dans la couche amorphe de Ni-P, 10. La référence 7 désigne une couche d'activation en Pd qui est formée entre la couche amorphe de Ni-P, 10, et la couche d'alimentation en Au, 6, qui remplit la fonction d'un catalyseur de dépôt au moment du dépôt chimique de la couche amorphe de Ni-P, 10. On va maintenant décrire le procédé de fabrication de ce dispositif. Les étapes jusqu'à la formation de l'électrode de transistor à effet de champ, 2, sur le substrat semiconducteur, sont les mêmes que dans l'exemple classique. Ensuite, on fait croître la couche de passivation 3, telle qu'une couche d'oxyde de silicium ou une couche de nitrure, en procédant par dépôt chimique en phase vapeur (CVD), et on enlève ensuite par gravure une partie de cette couche pour mettre à nu la couche de métal de base 2. Ensuite, on applique sur cette structure la première couche de matière de réserve 4 et on définit un motif dans cette dernière pour former l'ouverture 4a sur l'électrode de transistor à effet de champ 2 (figure l(a)). Dans cette condition, on dépose séquentiellement la couche d'adhérence en Ti, 5, la couche d'alimentation en Au, 6, et la couche d'activation en Pd, 7, en procédant par dépôt par pulvérisation cathodique, et ensuite on applique la seconde couche de matière de réserve 8 et on définit un motif dans celle-ci pour former l'ouverture 8a sur l'électrode de transistor à effet de champ 2 (figure l(b)). On effectue ensuite une opération de dépôt chimique de Ni, en utilisant à titre de masque la seconde couche de matière de réserve 8, et en utilisant à titre de catalyseur la couche d'activation en Pd, 7, pour former la couche amorphe de Ni-P, 10, sur la surface à nu de la couche d'activation en Pd, 7, dans l'ouverture 8a (figure l(c)). A ce moment, du fait que de l'hypophosphine de sodium ou de l'hydrure de bore est mélangé dans un bain de dépôt de Ni, à titre d'agent réducteur, l'agent réducteur est décomposé par une réaction secondaire. Il en résulte que la couche déposée devient une couche amorphe de Ni-P ou Ni-B. On utilise dans ce cas la couche amorphe de Ni-P, 10. Ensuite, on immerge le substrat dans la solution de dorure, et on applique un courant à la couche d'alimentation en Au, 6, faisant fonction de cathode, pour former la couche de dorure électrolytique 9 sur la couche de dépôt chimique 10 (figure l(d)). On enlève ensuite séquentiellement la seconde couche de matière de réserve 8, la couche d'alimentation en Au, 6, la couche d'adhérence 5 et la première couche de matière de réserve 4, et on obtient alors le plot de soudage ayant la structure en coupe qui est représentée sur la figure l(e). De plus, on enlève les couches de matière de réserve 4 et 8 au moyen d'un agent de décollement, d'un solvant organique ou par l'action de l'oxygène. On enlève les couches déposées par pulvérisation cathodique, comme la couche d'adhérence en Ti, 5, et la couche d'alimentation en Au, 6, par érosion ionique, ou par attaque ionique réactive ou par l'utilisation conjointe des techniques précitées. Comme décrit ci-dessus, dans ce premier mode de réalisation de l'invention, du fait que la couche amorphe de Ni-P, 10, est formée entre l'électrode de transistor à effet de champ 2 et la couche de dorure électrolytique 9, même lorsque la taille des grains cristallins de l'électro- de de transistor à effet de champ 2 est augmentée, les effets de son caractère cristallin sont éliminés par la couche amorphe de Ni-P, 10, ayant des grains fins. En outre, lorsqu'on fait croître la couche de dorure électrolytique 9, une structure cristalline fine se développe uniformément, sans augmentation de sa taille de grain et sans que cette couche ne devienne irrégulière, ce qui permet de réduire le défaut d'uniformité des propriétés de réflexion de la surface de la couche de dorure électrolytique 9.Il en résulte qu'on peut détecter mécaniquement de manière aisée la position du plot d'électrode, et l'automatisation utilisant le soudage automatique au cours du processus d'encapsulation n'est pas dégradée, tandis que l'aspect est amélioré, ce qui conduit à une augmentation de la valeur du dispositif tel qu'un circuit intégré monolithique micro-onde. De plus, bien qu'on utilise Ni-P pour le matériau de la couche de dépôt chimique amorphe dans le premier mode de réalisation, il est possible d'utiliser un autre matériau métallique amorphe se prêtant au dépôt chimique, tel que Ni-B ou Co-P, en sélectionnant un bain de dépôt de façon appropriée. De plus, bien que la couche amorphe de Ni-P, 10, soit formée par dépôt chimique dans le premier mode de réalisation envisagé ci-dessus, le procédé de formation de la couche amorphe n'est pas limité à ceci, et on peut par exemple utiliser un dépôt électrolytique ou par pulvérisation cathodique. Les figures 2(a) à 2(d) sont des coupes correspondant aux principales étapes de processus d'un procédé de fabrication d'un dispositif à semiconducteurs, dans lequel une couche amorphe est formée par pulvérisation cathodique, conformément à un second mode de réalisation de la présente invention. Sur la figure 2(d), on utilise les mêmes références que sur la figure l(d) pour désigner les mêmes éléments. La référence 20 désigne une couche d'alliage amorphe formée par pulvérisation cathodique entre la couche d'adhérence en Ti, 5, et la couche d'alimentation en Au, 6, dont la taille de grain est inférieure ou égale à 0,3 micron, et dans laquelle il ne se produit pas de croissance épitaxiale. Cette couche est semblable à la couche amorphe de Ni-P. On n'utilise pas dans ce cas la couche d'activation en Pd, 7. On va maintenant décrire le procédé de fabrication de ce dispositif. En premier lieu, on forme une ouverture 4a dans la première couche de matière de réserve 4, comme dans le premier mode de réalisation décrit ci-dessus (figure 2(a)). Ensuite, on dépose séquentiellement, par pulvérisation cathodique, la couche d'adhérence en Ti, 5, la couche d'alliage amorphe 20 et la couche d'alimentation en Au, 6, après quoi on applique la seconde couche de matière de réserve 8 et on définit un motif dans celle-ci pour former l'ouverture 8a (figure 2(b)). On forme ensuite la couche de dorure électrolytique 9, par dépôt électrolytique, en utilisant la seconde couche de matière de réserve 8 à titre de masque (figure 2(c)).On enlève ensuite séquentiellement la seconde couche de matière de réserve 8, la couche d'alimentation en Au, 6, la couche d'alliage amorphe 20, la couche d'adhérence 5 et la première couche de matière de réserve 4, et on obtient alors le plot de soudage qui est représenté sur la figure 2(d). Dans ce second mode de réalisation de l'invention, du fait que la couche d'alliage amorphe 20 ayant des joints intergranulaires fins, c'est-à-dire des grains cristallins uniformément petits, est formée par pulvérisation cathodique, outre le fait qu'on obtient les effets du mode de réalisation ci-dessus, la couche d'activation en Pd, qui fait fonction de catalyseur pour le dépôt chimique, n'est pas nécessaire, et la couche d'alliage amorphe 20 peut être formée séquentiellement avec la couche d'adhérence en Ti, 5, et la couche d'alimentation en Au, 6, ce qui améliore la facilité de mise en oeuvre. Les figures 3(a) à 3(d) sont des coupes correspondant aux principales étapes de processus d'un procédé de fabrication d'un dispositif à semiconducteurs, dans lequel une couche amorphe est formée par dépôt électrolytique, conformément à un troisième mode de réalisation de l'invention. Sur fa figure 3(d), la référence 30 désigne une couche amorphe formée par dépôt électrolytique dont la taille de grain est inférieure ou égale à 0,3 micron, et qui est formée entre la couche d'alimentation en Au, 6, et la couche de dorure électrolytique 9, dans laquelle il ne se produit pas de croissance épitaxiale. La couche d'activation en Pd, 7, n'est également pas utilisée dans ce troisième mode de réalisation. Les autres éléments sont les mêmes que dans le premier mode de réalisation décrit précédemment. On va maintenant décrire le procédé de fabrication. Du fait que les étapes jusqu'à la formation de la couche d'alimentation en Au, 6 (figure 3(a)), sont les mêmes que dans le premier mode de réalisation de l'invention, leur description est omise . Après l'étape qui est représentée sur la figure 3(a), on applique la seconde couche de matière de réserve 8 et on définit un motif dans celle-ci pour former l'ouverture 8a (figure 2(b)). On immerge ensuite le substrat dans un bain de dépôt, tel qu'un bain de Ni, et on applique un courant à la couche d'alimentation en Au, 6, pour former la couche amorphe de dépôt électrolytique 30. On immerge ensuite le substrat 1 dans un bain de dorure, et on forme la couche de dorure électrolytique 9 (figure 3(c)). Dans ce cas, on connaît les composants suivants pour la couche amorphe pouvant être formée par dépôt électrolytique : Ni-P, Co-P, Fe-P, Co-Ni-P, Co-W, Fe-W, Cr-W, Fe-Mo, Cr-Fe, etc. On enlève ensuite séquentiellement la seconde couche de matière de réserve 8, la couche d'alimentation en Au, 6, la couche d'adhérence 5 et la première couche de matière de réserve 4, et on obtient alors le plot de soudage ayant la structure en coupe qui est représentée sur la figure 3(d). Dans ce troisième mode de réalisation de l'invention, du fait que la couche amorphe 30 ayant des joints intergranulaires fins est formée par dépôt électrolytique, outre le fait qu'on obtient les effets du premier mode de réalisation, la couche d'activation en Pd qui fait fonction de catalyseur pour le dépôt électrolytique n'est pas nécessaire, et le processus peut passer sans difficulté à l'étape de formation de la couche de dorure électrolytique 9, ce qui améliore sa facilité de mise en oeuvre. Bien que les premier à troisième modes de réalisation montrent un procédé de formation d'une couche amorphe entre l'électrode de transistor à effet de champ 2 et la couche de dorure électrolytique 9, à titre de couche tampon conductrice, il est possible d'utiliser une couche de Pd (palladium) pour la couche tampon conductrice. On va maintenant décrire des quatrième et cinquième modes de réalisation de l'invention, dans lesquels une couche de Pd est utilisée à titre de couche tampon conductrice. Les figures 4(a) et 4(b) sont des coupes correspondant aux principales étapes de processus du procédé de fabrication d'un dispositif à semiconducteurs conforme au quatrième mode de réalisation de l'invention. Sur la figure 4(d), la référence 40 désigne une couche de Pd à cristaux fins dont la taille de grain a une valeur uniforme de 0,3 micron ou moins, et dans laquelle il ne se produit pas de croissance épitaxiale. La couche de dorure électrolytique 9 est formée directement sur la couche de Pd à grains fins 40. Les autres éléments sont les mêmes que dans le premier mode de réalisation. Plus précisément, on forme séquentiellement sur la totalité de la surface la couche d'adhérence en Ti, 5, et la couche d'alimentation en Au, 6, par pulvérisation cathodique, après l'étape qui est représentée sur la figure l(a), et ensuite on immerge le substrat dans une solution de PdCl2 pendant environ deux minutes, pour former la couche de Pd à grains fins 40 (figure 4(a)). On utilise dans ce cas pour la solution de PdCl2 la substance Red Sumer (fabriquée par Nihon Kanizen Co. Ltd.), qui est diluée dans de l'eau pure dans un rapport de 5. De plus, on peut former la couche de Pd à grains fins 40 par pulvérisation cathodique ou dépôt en phase vapeur de Pd, au lieu de la former par immersion dans la solution de PdCl2.Ensuite, on applique la seconde couche de matière de réserve 8 et on définit un motif dans celle-ci, après quoi on forme la couche de dorure électrolytique 9 en utilisant cette couche de matière de réserve 8 à titre de masque, comme dans les modes de réalisation précédents de l'invention (figure 4(b)). Dans ce quatrième mode de réalisation de l'invention, du fait que la couche de dorure électrolytique 9 est directement formée sur la couche de Pd à grains fins 40 ayant un faible diamètre de grain, on peut omettre l'étape de formation de la couche amorphe de Ni-P, ce qui permet d'améliorer la productivité, en plus des effets du premier mode de réalisation. En outre, du fait que la durée d'immersion dans la solution de PdCl2 est d'environ deux minutes, ce qui ne permet pas la croissance d'un noyau cristallin de Pd, on peut former une couche de dorure électrolytique dont la surface ne présente aucun défaut d'uniformité des propriétés de réflexion, et un petit diamètre de grain. Bien que la durée d'immersion dans la solution de PdC12 soit environ de deux minutes dans le quatrième mode 2 de réalisation ci-dessus, il n'apparaît aucun problème même si cette durée dépasse 5 minutes. Plus précisément, lorsque la durée d'immersion augmente, le diamètre de grain augmente uniformément, mais il n'apparaît pas de défaut d'uniformité des propriétés de réflexion. Les figures 5(a) et 5(b) sont des coupes qui correspondent au cinquième mode de réalisation de l'invention. Après avoir formé la couche d'alimentation en Au, 6, on applique la seconde couche de matière de réserve 8 et on définit un motif dans cette dernière, après quoi on immerge le substrat dans la solution de PdCl2 (figure 5(a)), ceci étant le seul point qui diffère par rapport au quatrième mode de réalisation de l'invention. Ensuite, on forme la couche de dorure électrolytique 9 de la même manière que dans le quatrième mode de réalisation (figure 5(b)). Ce cinquième mode de réalisation permet d'obtenir le même effet que le quatrième mode de réalisation. Les figures 6 et 7 sont des coupes qui représentent un procédé de fabrication d'un dispositif à semiconducteurs conforme à un sixième mode de réalisation de l'invention. Les figures 6(a) à 6(d) montrent les étapes de formation de la couche tampon conductrice par implantation ionique, et les figures 7(a) à 7(c) montrent les étapes qui viennent à la suite. Sur la figure 7(c), la référence 60 désigne une couche tampon conductrice qui est formée entre la couche d'adhérence en Ti, 5, et la couche de dorure électrolytique 9, dont la structure cristalline est désordonnée par implantation partielle d'ions dans la couche d'alimentation en Au, 6. La référence 6a désigne une partie soumise à implantation ionique, qui est formée avec une configuration semblable à une grille sur la couche d'alimentation en Au, 6. La taille de grain de la partie 6a a une valeur uniforme de 0,3 micron ou moins. On va maintenant décrire le procédé de fabrication de ce dispositif. Du fait que les étapes jusqu'à la formation de la couche d'alimentation en Au, 6 (figure 6(a)), sont les mêmes que dans le premier mode de réalisation de l'invention, leur description est omise. Après l'étape de la figure 6(a), on applique une couche de matière de réserve 11 supplémentaire sur la totalité de la surface, et on forme un motif de matière de réserve par exposition et développement (figure 6(b)). Dans ce cas, on définit un motif dans la couche de matière de réserve 11 supplémentaire de façon qu'une partie restante de matière de réserve de forme rectangulaire, correspondant approxima tivement à un carré de 1 micron de côté, puisse être disposée de façon continue avec une forme semblable à une grille.On implante ensuite des ions 12, tels que des ions de Si, dans la couche d'alimentation en Au, 6, en utilisant la couche de matière de réserve supplémentaire 11 à titre de masque, pour former la partie 6a en forme de grille qui est soumise à implantation ionique, ce qui a pour effet de former la couche tampon conductrice 60 (figure 6(c)). On enlève ensuite la couche de matière de réserve 11 supplémentaire (figure 6(d)). Ensuite, on applique la seconde couche de matière de réserve 8 et on définit un motif dans celle-ci pour former le motif de matière de réserve (figure 7(a)), et on forme la couche de dorure électrolytique 9 en utilisant le motif ci-dessus à titre de masque (figure 7(b)). Ensuite, on enlève séquentiellement la seconde couche de matière de réserve 8, la couche tampon conductrice 60, la couche d'adhérence 5 et la première couche de matière de réserve 4, et on obtient alors le plot de soudage ayant la structure en coupe qui est représentée sur la figure 7(c). Dans ce sixième mode de réalisation de 1 'inven- tion, du fait qu'une implantation ionique est effectuée sélectivement sur la partie en forme de grille, sauf dans la partie restante rectangulaire de matière de réserve ayant approximativement la forme d'un carré de 1 micron de côté, sur la couche d'alimentation en Au, 6, qui fait fonction de couche de base pour la couche de dorure électrolytique, la taille de grain de la couche de dorure électrolytique 9 est de 1 micron ou moins dans sa phase initiale, et la croissance des grains cristallins, parmi des grains cristallins adjacents, est réduite. La taille des grains cristallins n'augmente donc pas considérablement, même après la croissance d'une couche de dorure d'environ 2 à 3 microns, ce qui permet d'obtenir une structure de dorure uniforme. De plus, bien que dans les premier à sixième modes de réalisation décrits ci-dessus, on ait décrit une couche de dorure pour la couche de dépôt métallique à faible résistance, cette couche de dépôt métallique à faible résistance n'est pas limitée à ce qui précède, et on peut par exemple utiliser une couche d'argenture ou une couche consistant en un dépôt de cuivre. Comme décrit ci-dessus, dans le procédé de fabrication d'un dispositif à semiconducteurs conforme à l'invention, une couche tampon conductrice qui fait disparaître l'effet du caractère cristallin de sa couche sous-jacente, est formée sur la couche de métal de base, la couche de dépôt métallique est formée sélectivement sur la couche tampon conductrice, et on utilise pour la couche tampon conductrice ci-dessus une couche dont la taille de grain en surface est définie d'une manière uniforme afin d'être inférieure ou égale à une valeur prédéterminée dans une région de la surface qui porte un motif plan prédéterminé, ou sur la totalité de la surface.On peut donc améliorer dans une large mesure le défaut d'uniformité des propriétés de réflexion de la couche de dépôt électrolytique, grâce à quoi il est possible de détecter aisément par des moyens mécaniques la position du plot d'électrode, et l'automatisation utilisant le soudage automatique au cours d'un processus d'encapsulation n'est pas dégradée, tandis que l'aspect est amélioré. Il en résulte qu'il est possible d'améliorer la valeur d'un dispositif tel qu'un circuit intégré monolithique micro-onde. De plus, du fait que la couche amorphe qui remplit la fonction de la couche tampon conductrice est formée par dépôt chimique, on peut former aisément la couche tampon conductrice en procédant seulement par immersion dans une solution de dépôt, en plus du fait que l'on obtient les effets ci-dessus. En outre, du fait que la couche d'alliage amorphe est formée par dépôt par pulvérisation cathodique, il n'est pas nécessaire d'employer une couche catalytique pour le dépôt chimique. En outre, du fait que la couche métallique d'adhérence et la couche métallique d'alimentation pour le dépôt sont formées par pulvérisation cathodique, il est possible de former aisément ces couches métalliques de façon séquentielle. De plus, du fait que la couche amorphe est formée par dépôt électrolytique, la couche d'activation en Pd qui fait fonction de catalyseur pour le dépôt chimique n'est pas nécessaire, et le processus peut passer sans difficulté à l'étape de formation de la couche de dorure électrolytique. De plus, du fait que la couche de palladium dont la taille de grain en surface est définie de manière uniforme, de façon à avoir une valeur inférieure ou égale à 0,3 micron, est formée à titre de couche tampon conductrice, on peut aisément former cette couche tampon conductrice par immersion dans la solution de PdCl21 par dépôt par pulvérisation cathodique ou par dépôt en phase vapeur. De plus, du fait que la couche tampon conductrice est formée par implantation d'ions dans la couche métallique d'alimentation pour le dépôt qui est formée sur la couche de métal de base, en utilisant un masque ayant un motif d'ouvertures en forme de grille, la couche tampon conductrice peut remplir la fonction de la couche métallique d'alimentation pour le dépôt, ce qui permet de simplifier le processus de formation de couche. Il va de soi que de nombreuses modifications peuvent être apportées au procédé décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé de fabrication d'un dispositif à semiconducteurs comportant un processus de dépôt destiné à former une couche de dépôt de métal à faible résistance (9) sur une couche de métal de base (2), caractérisé en ce que le processus de dépôt comprend : une étape de pré-dépôt consistant à former sur la couche de métal de base (2) une couche tampon conductrice (10) qui élimine l'effet du caractère cristallin de sa couche sous-jacente; et une étape de dépôt consistant à former sélectivement la couche de dépôt de métal (9) sur la couche tampon conductrice (10), par dépôt électrolytique, cette couche tampon conductrice (10) ayant en surface une taille de grain uniforme et faible, qui est définie de façon à être inférieure ou égale à une valeur prédéterminée, dans une région de surface portant un motif plan prédéterminé, ou sur toute la surface. 2. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 1, caractérisé en ce que la couche de métal de base (2) est une couche de métal d'une partie d'électrode, et une couche de métal d'interconnexion de niveau inférieur d'un transistor à effet de champ, et la couche tampon conductrice (10) est une couche amorphe. 3. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 2, caractérisé en ce que la couche amorphe (10) est formée par dépôt chimique. 4. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 3, caractérisé en ce que l'étape de pré-dépôt comprend une étape de formation d'une ouverture (4a) sur la couche de métal de base (2), par l'application d'une première couche de matière de réserve (4) sur le substrat semiconducteur (1) et par la définition d'un motif dans cette couche; une étape consistant à appliquer séquentiellement sur la totalité de la surface, par pulvérisation cathodique, une couche d'adhérence en métal (5) qui adhère fortement à la couche de métal de base (2), une couche métallique d'alimentation (6) pour le dépôt, qui fait fonction de cathode pour l'application d'un courant au moment du dépôt électrolytique, et une couche d'activation en Pd (7) qui fait fonction de catalyseur au moment du dépôt chimique; une étape de formation d'une ouverture (8a) sur la couche de métal de base (2), par l'application d'une seconde couche de matière de réserve (8) sur la couche d'activation en Pd (7), et ensuite par la définition d'un motif dans cette couche de matière de réserve; et une étape de formation d'une couche de dépôt amorphe (10) dans l'ouverture (8a) de la seconde couche de matière de réserve (8), par dépôt chimique; et en ce que l'étape de dépôt comprend une étape de formation d'une couche de dorure (9), à titre d'interconnexion ou de plot de soudage, dans l'ouverture (8a) de la seconde couche de matière de réserve (8), par dépôt électrolytique. 5. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 2, caractérisé en ce qu'on forme la couche amorphe (10) par pulvérisation cathodique. 6. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 5, caractérisé en ce que l'étape de pré-dépôt comprend une étape qui consiste à former une ouverture (4a) sur la couche de métal de base (2), par l'application d'une première couche de matière de réserve (4) sur le substrat semiconducteur (1), et ensuite par la définition d'un motif dans cette couche de matière de réserve; une étape qui consiste à appliquer séquentiellement sur la totalité de la surface, par pulvérisation cathodique, une couche d'adhérence en métal (5) qui adhère fortement à la couche de métal de base (2), une couche d'alliage amorphe (20) qui fait fonction de couche tampon conductrice, et une couche métallique d'alimentation (6) pour le dépôt, qui remplit la fonction d'une cathode pour l'application d'un courant au moment du dépôt électrolytique; et une étape consistant à former une ouverture (8a) par l'application d'une seconde couche de matière de réserve (8) sur la couche métallique d'alimentation (6) pour le dépôt, et ensuite par la définition d'un motif dans cette couche de matière de réserve; et en ce que l'étape de dépôt comprend une étape qui consiste à former une couche de dorure (9) à titre d'interconnexion ou de plot de soudage, dans l'ouverture (8a) de la seconde couche de matière de réserve (8), par dépôt électrolytique. 7. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 2, caractérisé en ce qu'on forme la couche amorphe (10) par dépôt électrolytique. 8. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 7, caractérisé en ce que l'étape de pré-dépôt comprend une étape qui consiste à former une ouverture (4a) sur la couche de métal de base (2), par l'application d'une première couche de matière de réserve (4) sur le substrat semiconducteur (1), et ensuite par la définition d'un motif dans cette couche de matière de réserve, une étape qui consiste à appliquer séquentiellement sur la totalité de la surface, par pulvérisation cathodique, une couche d'adhérence en métal (5) qui adhère fortement à la couche de métal de base (2), et une couche métallique d'alimentation (6) pour le dépôt, qui remplit la fonction d'une cathode pour l'application d'un courant au moment du dépôt électrolytique, une étape qui consiste à former une ouverture (8a) sur la couche de métal de base (2), par l'application d'une seconde couche de matière de réserve (8) sur la couche métallique d'alimentation (6) pour le dépôt, et ensuite par la définition d'un motif dans cette couche de matière de réserve, et une étape qui consiste à former une couche amorphe (30) dans l'ouverture de la seconde couche de matière de réserve (8), par dépôt chimique; et en ce que l'étape de dépôt comprend une étape qui consiste à former une couche de dorure (9) à titre d'interconnexion ou de plot de soudage, dans l'ouverture (8a) de la seconde couche de matière de réserve (8), par dépôt électrolytique. 9. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 1, caractérisé en ce que la couche de métal de base (2) est une couche de métal d'une partie d'électrode et une couche de métal d'interconnexion de niveau inférieur d'un transistor à effet de champ, et la couche tampon conductrice (40) est une couche de palladium dont la taille de grain en surface est définie de façon à être inférieure ou égale à 0,3 micron. 10. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, caractérisé en ce que l'étape de pré-dépôt comprend une étape de formation d'une ouverture (4a) sur la couche de métal de base (2), par l'application d'une première couche de matière de réserve (4) sur le substrat semiconducteur (1), et ensuite par la définition d'un motif dans cette couche de matière de réserve; une étape consistant à appliquer séquentiellement sur la totalité de la surface, par pulvérisation cathodique, une couche d'adhérence en métal (5) qui adhère fortement à la couche de métal de base (2), et une couche métallique d'alimentation (6) pour le dépôt, qui remplit la fonction d'une cathode pour l'application d'un courant au moment du dépôt électrolytique; une étape de formation de la couche de palladium (40) sur la couche métallique d'alimentation (6) pour le dépôt, par immersion dans une solution de PdCl21 par pulvérisation cathodique ou par dépôt en phase vapeur; et une étape de formation d'une ouverture sur la couche de métal de base (2), par l'application d'une seconde couche de matière de réserve (8) sur la couche de palladium et par la définition d'un motif dans cette couche de matière de réserve; et en ce que l'étape de dépôt comprend une étape qui consiste à former une couche métallique de dépôt (9), à titre d'interconnexion ou de plot de soudage, dans l'ouverture de la seconde couche de matière de réserve (8), par dépôt électrolytique. 11. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, caractérisé en ce que l'étape de pré-dépôt comprend une étape qui consiste à former une ouverture (4a) sur la couche de métal de base (2), par l'application d'une première couche de matière de réserve (4) sur le substrat semiconducteur (1), et ensuite par la définition d'un motif dans cette couche de matière de réserve; une étape qui consiste à appliquer séquentiellement sur la totalité de la surface, par pulvérisation cathodique, une couche d'adhérence en métal (5) qui adhère fortement à la couche de métal de base (2), et une couche métallique d'alimentation( 6) pour le dépôt, qui remplit la fonction d'une cathode pour l'application d'un courant au moment du dépôt électrolytique; une étape qui consiste à former une ouverture sur la couche de métal de base (2), par l'application d'une seconde couche de matière de réserve (8) sur la couche métallique d'alimentation pour le dépôt, et ensuite par la définition d'un motif dans cette couche de matière de réserve; et une étape qui consiste à former la couche de palladium (50) dans l'ouverture de la seconde couche de matière de réserve (8), par immersion dans une solution de PdCl2; et en ce que l'étape de dépôt comprend une étape qui consiste à former une couche métallique de dépôt (9) à titre d'interconnexion ou de plot de soudage, dans l'ouverture de la seconde couche de matière de réserve (8), par dépôt électrolytique. 12. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 1, caractérisé en ce que la couche de métal de base (2) est une couche de métal d'une partie d'électrode et une couche de métal d'intercon nexion de niveau inférieur d'un transistor à effet de champ, et la couche tampon conductrice (60) est formée par implantation d'ions dans la couche métallique d'alimentation (6) pour le dépôt, qui est formée sur la couche de métal de base (2), en utilisant un masque ayant un motif d'ouvertures en forme de grille. 13. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 12, caractérisé en ce que l'étape de pré-dépôt comprend une étape de formation d'une ouverture (4a) sur la couche de métal de base (2), par l'application d'une première couche de matière de réserve (4) sur le substrat semiconducteur (1), et ensuite par la définition d'un motif dans cette couche de matière de réserve; une étape qui consiste à déposer séquentiellement sur la totalité de la surface, par pulvérisation cathodique, une couche d'adhérence en métal (5) qui adhère fortement à la couche de métal de base (2), et une couche métallique d'alimentation (6) pour le dépôt, qui remplit la fonction d'une cathode pour l'application d'un courant au moment du dépôt électrolytique; une étape consistant à appliquer une couche de matière de réserve supplémentaire (11) et à définir ensuite un motif dans cette dernière, de façon à pouvoir laisser une partie rectangulaire correspondant à un carré de 1 micron de côté, disposée de façon à donner une forme semblable à une grille; une étape consistant à effectuer une implantation ionique en utilisant à titre de masque la couche de matière de réserve supplémentaire (11), et en enlevant ensuite cette couche supplémentaire (11); et une étape qui consiste à former une ouverture Sur la couche de métal de base (2), par l'application d'une seconde couche de matière de réserve (8) sur la couche métallique d'alimentation (6a) pour le dépôt, et ensuite par la définition d'un motif dans cette couche de matière de réserve; et en ce que l'étape de dépôt comprend une étape de formation d'une couche de dorure (9) dans l'ouverture de la seconde couche de matière de réserve (8), pa#r dépôt électrolytique.