Brevet FR2666464A1 — publié le 19920306

La présente invention concerne de façon générale des synthétiseurs de fréquence, et plus par- ticulièrement un synthétiseur de fréquence à N frac- tionnaire employant plus d'un accumulateur dans une configuration à mémorisation temporaire, de façon que des données ne doivent pas se propager en cascade à travers plus d'un accumulateur La configuration à mémorisation temporaire fonctionne de façon synchrone et elle permet au système de fonctionner à des fré- quences plus élevées, ce qui réduit les signaux para- sites On pourra se référer aux demandes de brevet conjointes des E U A N O 516 993 et 516 897, déposées le 30 avril 1990 et cédées à la demanderesse On pourra également se référer à la demande de brevet des E U A N O 576 333, déposée le 31 août 1990. La synthèse de fréquence par boucle de ver- rouillage de phase (ou PLL) est une technique bien connue pour générer un signal parmi un grand nombre de signaux liés, à partir d'un oscillateur commandé par tension (ou VCO) Dans un circuit utilisant une seule boucle de verrouillage de phase, un signal de sortie de l'oscillateur commandé par tension est appliqué à un diviseur de fréquence programmable qui divise la fréquence par un nombre entier sélectionné, de façon à appliquer un signal à fréquence divisée à un détecteur de phase qui compare le signal à fréquence divisée avec un signal de référence provenant d'un autre oscillateur à fréquence fixe, qui est souvent sélec- tionné pour présenter une grande stabilité de fréquen- ce dans le temps et en présence de changements des conditions d'environnement Toute différence de phase entre le signal à fréquence divisée et le signal de référence apparaît en sortie du détecteur de phase, elle est transmise par un filtre de boucle, et elle est appliquée à l'oscillateur commandé par tension d'une manière telle que le signal de sortie de l'os- cillateur commandé par tension change de fréquence de faç N à minimiser l'erreur de phase entre le signal à fréquence divisée et le signal de référence Du fait que le diviseur programmable divise seulement par des nombres entiers, le pas de fréquence de sortie doit nécessairement être égal à la fréquence du signal de référence Avec le circuit à une seule boucle de ver- rouillage de phase, il est nécessaire d'arriver à un compromis technique entre les exigences contradictoi- res de durée de verrouillage de la boucle, de pas de la fréquence de sortie, de performances de bruit et de génération de signaux parasites. Dans le but d'éliminer les limitations du circuit à une seule boucle de verrouillage de phase, on a développé des diviseurs de fréquence programma- bles capables de diviser par des nombres non entiers. On obtient des pas de fréquence de sortie qui sont des fractions de la fréquence du signal de référence, tout en maintenant une fréquence de référence élevée et une grande largeur de bande de boucle On peut trouver un examen de la synthèse à N fractionnaire dans le brevet des E U A N O 4 816 774 Comme décrit dans ce docu- ment, on utilise deux accumulateurs pour simuler l'accomplissement de la synthèse fractionnaire par commutation entre des diviseurs ayant des valeurs entières différentes, sans qu'une telle commutation ne génère les signaux parasites associés La technique à deux accumulateurs réduit les signaux parasites indé- sirables par annulation et réjection par le filtre de boucle. La fréquence du signal de référence pour le synthétiseur de fréquence à N fractionnaire est donc déterminée par le pas de la fréquence de sortie de l'oscillateur commandé par tension, multiplié par le dénominateur du diviseur de fréquence programmable La synthèse à N fractionnaire permet l'utilisation d'une fréquence de référence qui est très supérieure à l'écartement réel des canaux, et elle permet l'utili- sation de plus grandes largeurs de bande, à cause de la réduction des signaux de sortie parasites de basse fréquence De plus grandes largeurs de bande permet- tent d'avoir de courtes durées de verrouillage, et elle offrent la possibilité d'appliquer une modula- tion à large bande à l'entrée de référence ou à la structure de division fractionnaire. Malheureusement, le système n'est pas par- fait et il génère certains signaux de sortie parasites à une fréquence qui est égale à l'écartement entre canaux La pureté du signal de sortie désiré est meilleure qu'avec le système non fractionnaire, mais elle peut toujours être en elle-même insuffisante pour certains systèmes de haute qualité. Dans le but de minimiser les effets de ces signaux de sortie parasites, on a développé des systè- mes de synthèse à N fractionnaire à deux accumula- teurs, qui étalent les signaux parasites jusqu'à des fréquences auxquelles le filtrage est économique et simple En utilisant de tels systèmes avec plus de deux accumulateurs, on peut augmenter considérablement cet avantage. Les systèmes à accumulateurs multiples actuels ont tous un inconvénient qui consiste en ce que les accumulateurs font propager les données en cascade En d'autres termes, à chaque impulsion d'hor- loge, les données doivent agir sur l'ensemble de la structure du réseau numérique Ceci conduit à une valeur relativement basse pour la limite de fréquence de fonctionnement supérieure pour un système à accumu- lateurs multiples, à cause de retards de propagation dans les circuits numériques qui sont utilisés pour réaliser le système. Le schéma synoptique de la figure 1 repré- sente la structure de base d'un système à N fraction- naire à un seul accumulateur Un oscillateur commandé par tension 101 génère un signal de sortie qui est appliqué de façon caractéristique à un diviseur de fréquence programmable 103 dont une sortie attaque un détecteur de phase ( 0) 105 Le signal d'entrée de com- mande résulte de la sommation d'un réglage de canal grossier et du signal de sortie du réseau numérique qui fournit la partie fractionnaire de la division Le détecteur de phase 105 compare de façon classique la phase de la fréquence divisée, fv, avec la phase de la fréquence de signal de référence f qui provient d'un r oscillateur de référence 107, pour produire un signal qui est appliqué à un filtre de boucle 109, et ensuite à l'oscillateur commandé par tension 101, pour ver- rouiller la phase du signal de sortie de l'oscillateur commandé par tension. La sélection de la valeur de division du diviseur de fréquence variable 103 est effectuée par un réseau numérique 111 qui, dans des formes de réali- sation connues précédemment, comme celle qui est décrite dans l'équivalent à transformée en Z dans le brevet des E U A N O 4 758 802, comprend un addition- neur classique 113, un comparateur 115 (qui produit un signal de "sortie de report" lorsque le signal d'en- trée du comparateur 115 dépasse une valeur numérique donnée), et une logique de rétroaction 117 qui sous- trait le dénominateur (si un signal de sortie de report apparaît) à partir de la représentation numéri- que qui est émise par l'additionneur 113 et le compa- rateur 115, avant d'appliquer la représentation numé- rique à l'additionneur 113 Une seconde représentation numérique, qui dans un synthétiseur à N fractionnaire est l'équivalent numérique de la dérivée première de la phase décalée par rapport au temps (la fréquence décalée), est appliquée à une autre entrée du réseau numérique 111 L'effet global du réseau numérique 111 est d'intégrer la phase différentielle et d'appliquer à la boucle de verrouillage de phase un signal de com- mande (sous la forme d'un signal numérique de sortie de report) qui est un équivalent du premier ordre du décalage de phase L'additionneur 113 fait la somme des contenus antérieurs de l'additionneur 113 et d'une quantité d Wdt (un numérateur), à chaque apparition du signal de fréquence de référence f r Comme il est décrit dans le brevet des E U A N O 4 816 774, le signal de sortie de l'additionneur 113 est comparé avec un nombre (un dénominateur d'une partie fraction- naire du rang de division, lorsque le rang de division du diviseur de fréquence 103 est exprimé sous la forme d'une somme d'un nombre entier et d'une fraction numérateur) Si le contenu de l'additionneur 113 dénominateur dépasse le dénominateur, alors le signal de sortie de report passe à l'état actif et le conteu de l'addi- tionneur est réduit de la valeur du dénominateur dans la logique de rétroaction 117, avant l'apparition de l'impulsion de référence suivante. A titre d'exemple, on suppose que le dénomi- nateur est égal à 13 et que le numérateur est égal à 1 Une impulsion de référence sur treize, le contenu de l'additionneur 113 dépasse la valeur du dénomina- teur et l'additionneur génère un signal de sortie de report qui augmente d'une unité le rang de division du diviseur de fréquence 103 pour une impulsion de signal de référence fr Ceci supprime une impulsion dans le signal de sortie de l'oscillateur commandé par tension 101 et réduit donc de 360 degrés l'erreur de phase accumulée Ceci correspond à une division par 1/13 ajoutée au rang de division nominal de la boucle. Le schéma de transformée en Z de la figure 2 est un réseau numérique équivalent 111 ', dans le cadre d'une transformée en Z, du système d'accumulateur considéré ci-dessus, correspondant à celui qui est décrit dans le brevet des E U A N O 4 758 802 L'équa- tion de la transformée en Z pour le système à un seul accumulateur est DO Q 1 ( 1 ( 2-z) ( 2-z L'additionneur de transformée en Z 201 est attaqué par le numérateur (moins le dénominateur si un débordement se produit), et par le contenu antérieur de l'addi- tionneur, représenté par un bloc z-1 (retard) 203, 205 On considère que la comparaison correspond à un quantificateur numérique, avec une erreur de quantifi- cation Q ajoutée en 207 Le signal de sortie de l'ad- ditionneur 207 est le nombre qui est renvoyé vers l'additionneur 201, et le signal de sortie de report est prélevé à titre de signal de sortie Cependant, pour l'analyse par transformée en Z, il n'est pas nécessaire de faire une différence entre les signaux de sortie de rétroaction. Au point B, on peut écrire l'équation sui- vante B(z)=B(z)z 1 +A(z) ou B(z)=A(z)/( 1-z-) Mais: Données de Sortie = B(z)+Q, et A(z) = Données d'Entrée B(z)-Q En substituant ces relations et en résolvant l'équation vis-à-vis de B(z), on obtient: B(z)=Données d'Entrée/( 2-z-1) Q/( 2-z) Et en résolvant vis-à-vis de Données de Sortie, on obtient: Données de Sortie = Données d'Entrée/( 2- z-1 + Q( 1-z-1)/( 2-z-1) On peut maintenir convertir cette équation dans le domaine des fréquences (il faut noter que "V" est une fréquence normalisée par rapport à la fréquen- ce de repliement): I Données de sortie I |Données d'Entrée V 5-4 cos(i V) Données de Sortie 2-2 cos(rv) Q 5-4 cos(Trv) Ainsi, les données qui sont appliquées à l'additionneur 201 sont soumises à un léger filtrage passe-bas, et le bruit de quantification qui est introduit par le réseau numérique 111 ' est soumis à un filtrage passe-haut Le filtrage passe-haut du bruit de quantification a pour effet de réduire les signaux parasites qui apparaissent à la fréquence correspon- dant à l'écart de fréquence entre canaux adjacents de l'émetteur-récepteur, si les signaux parasites appa- raissent à une fréquence très inférieure au changement de pente du filtrage passe-haut En sélectionnant une réponse de boucle de verrouillage de phase avec une fréquence de changement de pente du filtrage passe-bas très inférieure à la fréquence du changement de pente du filtrage passe-haut, il est possible de rejeter la presque totalité du bruit Dans un système à un seul accumulateur, la pente du filtrage passe-haut est de d B/décade Par conséquent, la fréquence de réfé- rence doit être suffisamment élevée pour repousser le changement de pente du filtrage passe-haut jusqu'à des fréquences élevées, si on veut obtenir une atténuation suffisante du bruit (Ou bien le filtrage passe-bas de la boucle de verrouillage de phase doit être effectué avec une fréquence de coupure très basse, faisant perdre ainsi les avantages d'une grande largeur de ba bande) Pour améliorer le filtrage passe- haut de la structure à N fractionnaire de base, on connaît la technique qui consiste à utiliser la synthèse à N fractionnaire pour des systèmes utilisant plus d'un accumulateur Un synthétiseur à N fractionnaire à deux accumulateurs est décrit dans le brevet des E U A no 4 204 174 De plus, un exemple d'un synthétiseur à N fractionnaire et à accumulateurs multiples est repré- senté dans le schéma synoptique de la figure 3, dans lequel le réseau numérique 111 unique de la figure 1 est augmenté par des accumulateurs supplémentaires, soit dans ce cas l'accumulateur 303, l'accumulateur 305 et l'accumulateur 307. Dans un système à plusieurs accumulateurs, le contenu du premier accumulateur 111 devient les données d'entrée du second accumulateur 303 Le conte- nu du second accumulateur 303 devient les données d'entrée du troisième accumulateur 305 Une fois que les données sont établies à la sortie de l'addition- neur 114 de l'accumulateur 111, elle doivent être transférées vers l'entrée de données de l'additionneur 113 de l'accumulateur 303 Une fois que les données sont établies à la sortie de l'additionneur 113 de l'accumulateur 303, elles doivent être transférées vers l'entrée de données de l'accumulateur 305, etc. La totalité du transfert doit être accomplie en une seule impulsion d'horloge (qui est obtenue de façon caractéristique à partir de la sortie du diviseur de fréquence) On a appelé ce processus un processus de "propagation en cascade", et on appelle les accumula- teurs des accumulateurs "en cascade" Le processus de propagation en cascade impose évidemment une limite supérieure à la vitesse et/ou au nombre d'accumula- teurs. Le second accumulateur 303 possède sa propre erreur de quantification de transformée en Z, Q 2, en plus de l'erreur Ql du premier accumulateur Cepen- dant, la combinaison de ces erreurs sera considérable- ment réduite par rapport au cas d'un seul accumula- teur Le signal de sortie de report du second accumu- lateur 303 est appliqué à un élément logique de retard 309, et après la différentiation qui est produite par l'élément de retard 309, il est appliqué à l'addition- neur 311 Le signal de sortie de report du comparateur de l'accumulateur 305 est différentié deux fois par des éléments logiques de retard 313 et 315, et il est appliqué à l'additionneur 311 Le signal de sortie de report qui provient du comparateur de-l'accumulateur 307 est différentié trois fois par des éléments logi- ques de retard 317, 319 et 321, et il est appliqué à l'additionneur 311 Les signaux de sortie de report, différentiés de la manière décrite, sont additionnés et présentés en sortie sous la forme d'un signal de sortie de report effectif qui est appliqué au diviseur de fréquence 103 Par conséquent, le système à plu- sieurs accumulateurs a pour effet d'additionner le décalage de phase du premier ordre du signal de sortie de report de l'accumulateur 111, et le décalage de phase du second ordre du signal de sortie de report différentié de l'accumulateur 303, le décalage de phase du troisième ordre du signal de sortie de report deux fois différentié de l'accumulateur 305, et le décalage de phase du quatrième ordre du signal de sortie de report trois fois différentié de l'accumula- teur 307, pour donner le signal de sortie de report effectif. Pour simplifier, le schéma de la figure 4 montre le modèle de transformée en Z des premier et second accumulateurs DO 1 désigne les Données de Sortie du premier accumulateur D'après le calcul ci- dessus, on a: Données d'Entrée ( 1-z) D Ol=Données de Sortie 1 +Q 1 ( 2-z) ( 2-z) Di 2 désigne le contenu du premier accumula- teur: Di 2 = (Données d'Entrée D Ol) ( 1 z) Une équation similaire à celle ci-dessus, pour DO 2 est: Di 2 ( 1-z-1) DO 2 = Di 2 + Q 2 (-z -1 -1 ( 2-z) ( 2-z) En substituant dans cette équation l'expres- sion de Di 2, et en substituant ensuite l'expression de DO 1, on obtient: D 02 = Données d'entrée -1 -1 ( 2-z)( 1-z) -Q 1 l + Q 2 _ 2 12 -z) Données d'entrée -1 2 -1 ( 2 _z-1 z (lz-1) -1 Mais: D 03 = D 02 ( 1-z) et Données de Sortie = D Ol + D 03 Par conséquent, après quelques manipulations algébriques, on a: Données de sortie=Données d'Entrée 2 z + llz) ( 1-z 1 z 1) Ql 2 + Q 1 ( 2-z Q 2 (-z-l On convertit ensuite cette représentation en expressions dans le domaine des fréquences (on rappel- le que "'" est la fréquence normalisée vis-à-vis de la fréquence de repliement): Données de Sortie Données d'Entrée |Données de Sortie I Qi = Données de Sortie| | Q 2 | = V 13 12 cos(m r V) 4 cos(ur V) 2 2 cos(VV) 4 cos(Tr V) 2 2 cos(l Tv) V 5 4 cos( 7 V) -10 Dans ce cas, le changement de pente du fil- trage passe-haut apparaît approximativement à la même fréquence que dans le cas à un seul accumulateur, mais la réponse en fréquence de la caractéristique passe- haut vis-à-vis du bruit de quantification est de 40 d B/décade Ceci permet à la boucle de verrouillage de phase d'avoir une plus grande largeur de bande, c'est- à-dire que le système fractionnaire peut fonctionner à une fréquence inférieure, en comparaison avec le cas à un seul accumulateur, tout en maintenant l'atténuation désirée du bruit. On peut théoriquement augmenter le nombre d'accumulateurs jusqu'à n'importe quel ordre désiré. La pente résultante de la réponse de la caractéristi- que passe-haut vis-à-vis du bruit de quantification sera égale au produit du nombre d'accumulateurs par 20 d B/décade Les accumulateurs sont "recombinés" selon ce qu'on appelle un "procédé du triangle de Pascal", comme il est indiqué dans le brevet des E U A no 4 609 881 De façon générale, les accumulateurs d'ordre supérieur sont recombinés sous la forme l_ 1 ( n-1 l) (i-Z Les systèmes mentionnés ci-dessus exigent que les données se propagent en cascade en traversant tous les accumulateurs lorsqu'une impulsion d'horloge apparaît Pour un système d'ordre élevé, cette exi- gence limite la cadence d'horloge d'accumulateur maxi- male, et limite donc l'atténuation du bruit que l'on peut obtenir La raison de cette limitation consiste en ce que le retard de propagation de chaque accumula- teur s'ajoutera jusqu'à ce que les données ne puissent plus se propager en cascade à travers le système en une période d'impulsion d'horloge. Un synthétiseur à N fractionnaire accepte un nombre pour sélectionner une fréquence de signal de sortie d'oscillateur commandé Un diviseur de boucle, qui a un rang de division variable commandé par un signal d'entrée de commande, divise la fréquence du signal de sortie pour produire un signal de rétroac- tion qui est destiné à être comparé à un signal de référence On intègre le nombre précité et on génère un signal de sortie mémorisé temporairement et un premier signal de sortie de report sous l'effet d'une première apparition d'un signal d'horloge qui est produit On intègre le signal de sortie mémorisé tem- porairement et on génère un second signal de sortie de report sous l'effet d'une seconde apparition du signal d'horloge On différentie le premier signal de sortie de report et le second signal de sortie de report avant qu'ils ne soient combinés pour produire le signal d'entrée de commande. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemplesnon limitatifs La suite de la description se réfère aux dessins annexés dans lequels: La figure 1 est un schéma synoptique d'un synthétiseur à N fractionnaire du premier ordre. La figure 2 est un schéma de transformée en Z qui est l'équivalent du réseau numérique de la figure 1. La figure 3 est un schéma synoptique d'un synthétiseur à N fractionnaire à propagation en casca- de correspondant à unordre multiple. La figure 4 est un schéma de transformée en Z qui est l'équivalent du réseau numérique d'un accu- mulateur en cascade du second ordre. La figure 5 est un schéma synoptique d'un émetteur-récepteur de radiocommunication qui peut employer la présente invention. La figure 6 est un schéma synoptique d'un synthétiseur à N fractionnaire avec plusieurs accumu- lateurs à mémorisation temporaire, conforme à la présente invention. La figure 7 est une représentation sous forme de schéma synoptique d'un détail d'une structure d'accumulateurs en cascade ou à addition de retards. La figure 8 est une représentation sous forme de schéma synoptique d'un détail d'une structure d'accumulateurs à mémorisation temporaire, ou sans addition de retards, que l'on peut employer dans la présente invention. La figure 9 montre un schéma de transformée en Z qui est l'équivalent de l'accumulateur à mémori- sation temporaire de la figure 8. La figure 10 est un schéma de transformée en Z qui est l'équivalent d'un système à trois accumula- teurs, conforme à l'invention. La figure 11 montre l'atténuation qui est due au réseau numérique pour les termes de données d'entrée et de bruit de quantification, pour un systè- me à trois accumulateurs. La figure 5 montre un schéma synoptique de base d'un émetteur-récepteur de radiocommunication qui peut employer l'invention Un tel émetteurrécepteur de radiocommunication est de préférence un émetteur- récepteur de radiocommunication numérique utilisable dans un système de radiotéléphone numérique Le signal de sortie du synthétiseur 503 est utilisé à la fois par le récepteur 505 et l'émetteur 507, pour produire respectivement un signal d'oscillateur local et un signal d'émission La commande des fonctions de l'émetteur-récepteur, comme le canal de fréquence de fonctionnement, est assurée par une fonction de logi- que de commande 509, et l'information correspondante est appliquée au premier accumulateur d'un synthéti- seur à N fractionnaire, sous la forme de données d'entrée de Numérateur. La figure 6 représente un synthétiseur à N fractionnaire avec accumulateurs multiples à mémori- sation temporaire Le synthétiseur de fréquence utili- se un oscillateur commandé par tension (ou VCO) 101, qui fournit la fréquence de sortie désiréef 0, et qui attaque également l'entrée d'un circuit diviseur de fréquence numérique variable 103 La sortie du divi- seur de fréquence variable 103 attaque une entrée d'un circuit comparateur de phase 105, tandis que son autre entrée est attaquée par un oscillateur de référence 107 Le signal de sortie du comparateur de phase 105 est filtré par un filtre de boucle 109 pour éliminer des composantesde bruit indésirables Le signal de sortie du filtre de boucle 109 est ensuite renvoyé vers l'entrée de commande de l'oscillateur commandé par tension 101, de façon que ce dernier règle sa fréquence de sortie f à une valeur égale au produit de la fréquence de l'oscillateur de référence 107 par le rapport de division numérique du diviseur de fré- quence 103. Dans le mode de réalisation préféré, on fait varier le rapport de division, N du diviseur de fré- quence 103, avec une séquence périodique, de façon que la fréquence de sortie f de l'oscillateur commandé par tension 101 puisse être réglée par pas de fréquen- ce égaux à une fraction de la fréquence de l'oscilla- teur de référence 107 Cette séquence périodique est générée par un réseau numérique à plusieurs accumula- teurs 611 La figure 6 représente un réseau numérique de quatre accumulateurs. Des données de Numérateur, qui correspondent au décalage de fréquence, et qui peuvent contenir une information de modulation, proviennent d'un circuit de sélection de fréquence (non représenté), et elles sont appliquées au premier additionneur 113 de l'accumula- teur 615 Les données de sortie du premier accumula- teur 615 sont prélevées à la sortie de la logique de rétroaction 117, après traitement par le comparateur 115 Ces données de sortie sont disponibles après que le signal d'entrée d'horloge, obtenu à partir du divi- seur de fréquence 103, a actionné l'accumulateur 615. Une caractéristique importante de l'invention consiste en ce que les données qu'un accumulateur présente au suivant sont seulement transférées vers l'accumulateur suivant dans la chaîne pendant un cycle d'horloge, ce qui évite le problème d'avoir à réaliser une propaga- tion en cascade à travers tous les accumulateurs pen- dant une seule impulsion d'horloge Chaque accumula- teur au-delà du premier reçoit le contenu de l'accumu- lateur d'ordre immédiatement inférieur Chaque accumu- lateur accomplit une intégration numérique du contenun de l'accumulateur d'ordre immédiatement inférieur, tandis que le premier accumulateur 615 accomplit une intégration numérique des données de Numérateur d'entrée Le second accumulateur 617 accomplit une double intégration des données de Numérateur d'entrée, le troisième accumulateur 619 accomplit une triple intégration des données de Numérateur d'entrée, et le quatrième accumulateur 621 accomplit une quadruple intégration des données de Numérateur d'entrée. Le signal de sortie de chaque accumulateur est le signal de sortie de report ou de débordement. Pour le premier accumulateur 615, ce signal de sortie signifie que la fréquence de sortie f de l'oscilla- teur commandé par tension 101 a acquis une erreur de phase de 360 degrés par rapport à la fréquence du signal de sortie de l'oscillateur de référence 107. Dans le but de corriger cette situation, le rapport de division du diviseur de fréquence 103 est augmenté d'une unité pour l'intervalle d'horloge suivant, et le contenu interne de l'accumulateur 615 est réduit de sa capacité Cette action supprime effectivement un cycle de la fréquence de sortie f dans le signal d'entrée du détecteur de phase 105, et ceci conduit à une correction de phase de 360 degrés à la sortie de l'os- cillateur commandé par tension 101 Cette correction aura lieu seulement au point auquel la fréquence de sortie f O atteindrait une erreur de phase de 360 , en l'absence d'un filtre de boucle 109 Une telle condi- tion donnera à la sortie du détecteur de phase 105 une forme d'onde en dents de scie qui doit ensuite être filtrée par le filtre de boucle 109 Lavaleur moyenne de cette forme d'onde en dents de scie est le signal de commande correct pour sélectionner des fréquences qui sont espacées d'incréments fractionnaires du * signal de sortie de fréquence de référence de l'oscil- lateur de référence 107. Cependant, le contenu interne du premier accumulateur 615 représente l'erreur de phase intermé- diaire Des accumulateurs d'ordre supérieur sont incorporés pour traiter le contenu interne du premier accumulateur 615 de façon à apporter des corrections intermédiaires à l'erreur de phase, de façon que la forme d'onde en dents de scie puisse être subdivisée en fréquence, pour donner ainsi un plus faible bruit de sortie à la fréquence fondamentale de la forme d'onde en dents de scie d'origine. Les signaux de sortie des accumulateurs d'ordre supérieur sont transmis par l'intermédiaire de réseaux de retard numériques (respectivement 623, 625 627, 629), qui calculent les dérivées des signaux de sortie de report Du fait que ces signaux de sortie de report des accumulateurs résultent d'intégrations numériques du signal d'entrée de Numérateur, le résultat final consiste en corrections d'ordre supé- rieur apportées à la phase désirée. A titre d'exemple, le signal de sortie de report du second accumulateur 617 est apppliqué au réseau de retard numérique 625 dans lequel il est retardé par un élément de retard classique 631 et un élément de retard classique 633, avant d'être appliqué à un additionneur numérique classique 635 Dans l'additionneur 635, le signal de sortie retardé du second accumulateur 617 est additioné à l'opposé de sa valeur précédente, obtenue à partir du signal de sor- tie de l'élément de retard classique 637 Le résultat est une dérivée première, dans un sens numérique Du fait que le signal de sortie du second accumulateur 617 est l'intégrale seconde des données de Numérateur d'entrée, le résultat final de cette structure est une correction de phase du second ordre du décalage de fréquence fractionnaire (On notera que les données de Numérateur consistent en un décalage de fréquence qui est la dérivée de la phase) Le signal de sortie de report du troisième accumulateur 619 est appliqué au réseau de retard numérique 627, dans lequel il est retardé par l'élé- ment de retard 639 et il est additionné au double de l'opposé de sa valeur précédente, augmentée de sa seconde valeur précédente Ces valeurs précédentes sont respectivement obtenues à partir des signaux de sortie des éléments de retard 641 et 643 Ceci corres- pond à une dérivée numérique du second ordre Du fait que le signal de sortie du troisième accumulateur 619 représente l'intégrale troisième du signal d'entrée de données de Numérateur, l'effet d'ensemble est une correction du troisième ordre de la phase du décalage de fréquence fractionnaire. On peut mettre en oeuvre cette technique jusqu'à l'ordre de correction désiré, en ajoutant davantage de sections d'accumulateur au réseau numéri- que 611 Les coefficients de l'addition de chaque séquence correspondent aux facteurs dans le développe- -1 X ment de ( 1-z) , en désignant par X l'ordre de l'accumulateur considéré Il est également possible d'introduire d'autres coefficients dans lesquels la somme des coefficients est égale à un pour le premier accumulateur et à zéro pour tous les accumulateurs d'ordre supérieur Cependant, tout autre choix que celui des coefficients ci-dessus conduira à des per- formances de réjection de bruit inférieures à l'opti- mum. La figure 7 montre un schéma synoptique d'un accumulateur à propagation en cascade Si on connec- tait en cascade un ensemble de ces accumulateurs, comme représenté sur la figure 3, de façon que la sortie de données de l'un attaque l'entrée de données du suivant, le circuit résultant comporterait un groupe d'additionneurs branchés en cascade, d'une profondeur égale au nombre d'accumulateurs Une telle configuration exigerait un temps de stabilisation égal au retard du processus d'addition pour un accumula- teur, multiplié par le nombre d'accumulateurs Si on désire apporter à la phase une correction d'ordre élevé, il est nécessaire d'employer un grand nombre d'accumulateurs, avec une diminution correspondante de la cadence maximale de fonctionnement. Dans le mode de réalisation préféré, on uti- lise une configuration d'accumulateur à mémorisation temporaire telle que celle qui est représentée sur la figure 8, pour les accumulateurs 615, 617, 619 et 621. Le signal de sortie de données 801 de chaque accumula- teur est prélevé sous la forme du signal de sortie mémorisé d'un circuit de bascules classique 803 Une cascade de tels accumulateurs ne présentera qu'un seul retard d'additionneur à l'apparition de chaque impul- sion d'horloge (qui est appliquée au circuit de bascu- les 803 par la ligne 805), du fait que le circuit de bascules 803 isole l'additionneur 807 associé Avec cette configuration, chaque séquence de sortie de report d'accumulateur, provenant de l'additionneur 807, est retardée d'un cycle d'horloge par rapport à la séquence de sortie de l'accumulateur d'ordre immé- diatement inférieur. En se référant à nouveau à la figure 6, on note que dans un système comprenant par exemple quatre accumulateurs, la séquence de sortie de report du quatrième accumulateur 621, qui est appliquée au réseau numérique 629, sera retardée de trois cycles par rapport à la séquence de sortie de report du pre- mier accumulateur 615, la séquence de sortie de report du troisième accumulateur 619 sera retardée de deux cycles par rapport à la séquence de sortie de report du premier accumulateur 615, et la séquence de sortie de report du second accumulateur 617 sera retardée d'un cycle par rapport à la séquence de sortie de report du premier accumulateur 615 Pour aligner les séquences dans le temps, le signal de sortie du pre- mier accumulateur 615 est retardé trois fois par les éléments de retard 645, 647 et 649, le signal de sortie du second accumulateur 617 est retardé deux fois par les éléments de retard 631 et 633, et le signal de sortie du troisième accumulateur 619 est retardé une seule fois par l'élément de retard 639. Tous les autres retards sont associés aux processus de différentiation numériques. Dans le but de monter la nécessité de la vitesse de fonctionnement, la figure 9 présente un modèle équivalent 900 d'un accumulateur à mémorisation temporaire et d'un réseau de retard numérique associé, convenant pour l'analyse des performances de bruit du réseau numérique Ce modèle, basé sur la théorie de la transformée en Z classique, représente l'opération de mémorisation temporaire dans un circuit de bascules sous la forme d'un bloc de retard numérique ou de gain z, 901 L'additionneur dans l'accumulateur est représenté par le bloc additionneur 903 qui est asso- cié au bloc de retard 901 On utilise un second bloc additionneur 905 dans la boucle de sortie pour repré- senter la soustraction de la capacité de l'accumula- teur qui se produit chaque fois que l'accumulateur déborde Enfin, on utilise un troisième bloc addition- neur 907 pour représenter le bruit qui est occasionné par la quantification de l'erreur de phase. On définit deux fonctions de transfert pour cette structure d'accumulateur: Signal de Sortie de Report = z *Données d'Entrée + ( 1z)Q Données de Sortie = Données d'Entrée Suivantes = z *Données d'Entrée z *Q Pour simplifier, trois accumulateurs à mémo- risation temporaire et des réseaux de retard associés, représentant les trois ordres les plus bas de la figure 6, sont représentés dans le schéma équivalent de transformée en Z de la figure 10 Le signal de sortie de report de chaque accumulateur d'ordre supé- rieur est transmis par un nombre correspondant d'élé- ments de calcul de dérivées numériques, et il est ensuite recombiné dans un additionneur commun 1001. Chaque signal de sortie d'accumulateur d'ordre infé- rieur est retardé pour réaligner toutes les séquences. On peut calculer pour ce système une fonction de transfert globale qui s'exprime sous la forme sui- vante: -3 -1 -2 -2 -z 1 3 Ql+z_ 1 3 DO=z -3 ( 3-3 z -+z)DI+z ( 1-z-)3 Ql+z-( 1-z 1) Q 2 1 3 +( 1-z -1) Q 3 On peut reconvertir cette expression dans le domaine des fréquences en effectuant la substitution ej = z Ceci donne l'expression suivante pour DO (on notera que ceci est une expression d'amplitude terme à terme): \ f 19 + 6 (cos 2-Fi/ -3 cos&V -cosit Vcos 2 Tr V -sin 2-M DO + 3 sinrt V -sini V sin 21 r V +cos FV sin 2 i TVDI V -3 cosr YV sin Tr Y +cos 2 r V sin TV-1 cos 2 r V sin ZT/V)i 3 3 3 +l 2-2 cos-V l 2 Ql+ l 2-2 cost, Vl 2 Q 2 + 2 -2 cos Vl 2 Q 3 Dans l'expression ci-dessus, Vest la fré- quence normalisée vis-à-vis de la fréquence de replie- ment La fréquence de repliement est égale à la moitié de la cadence à laquelle fonctionnent les horloges des accumulateurs. La courbe d'atténuation en fonction de la fréquence qui est représentée sur la figure 11 montre le signal de sortie correspondant à chaque terme de cette expression On note que que le terme DI (ou les données d'entrée)est légèrement distordu à des fré- quences élevées pour fournir les données de sortie (DO), et que chacun des termes de bruit de quantifica- tion (Q) est soumis à un filtrage passe-haut Le terme passe-haut présente une pente d'atténuation de 60 d B/ décade, et le changement de pente du filtrage passe- haut est situé approximativement à la moitié de la fréquence de repliement. On peut interpréter deux résultats en consi- dérant la figure 11 En premier lieu, les données de décalage de fréquence désirées sont transmises avec peu de distorsion par le réseau numérique Secondement, on peut voir que pour chaque accumulateur ajouté, la réjection du bruit que procure le réseau numérique à des fréquences basses est amélioré, du fait que la pente de la caractéristique passe-haut pour le bruit de quantification sera égale à 20 fois le nombre d'accumulateurs, en d B par décade De plus, on doit faire fonctionner le réseau numérique à une cadence aussi élevée que possible, de façon que le changement de pente de la caractéristique passe-haut se trouve à une fréquence aussi élevée que possible Si la réjec- tion du bruit de basse fréquence est effectuée correc- tement dans le réseau numérique, le synthétiseur glo- bal peut avoir un faible bruit, du fait que la boucle de verrouillage de phase recevant des signaux par l'intermédiaire du réseau numérique est un réseau passe-bas qui rejettera toutes les composantes de bruit résiduelles de fréquence élevée, qui ne sont pas rejetées par le réseau numérique. Dans le mode de réalisation préféré, l'in- formation de modulation est appliquée au réseau numé- rique à plusieurs accumulateurs 611 du synthétiseur à N fractionnaire sous la forme des seize bits de moin- dre poids de données d'entrée de Numérateur consistant en un nombre à vingt-quatre bits, provenant de la logique de commande d'émetteurrécepteur 509 Du fait qu'un émetteur-récepteur qui utilise la présente in- vention peut être utilisé efficacement dans le système rédiotéléphonique numérique pan-européen GSM, un syn- thétiseur à N fractionnaire permet de réaliser des changements de fréquence rapides et une modulation, et il permet d'obtenir de faibles niveaux de bruit et de signaux parasites Pour la modulation, le synthétiseur à N fractionnaire utilise une table pour convertir le train de données à émettre en décalages de fréquence pour le synthétiseur à N fractionnaire La division qui est effectuée dans la boucle du synthétiseur est réglée conformément au train de données d'entrée, pour suivre le décalage de fréquence instantané qui est exigé pour le signal modulé GMSK Ceci peut correspon- dre à la fréquence décalée ou directement à la fré- quence principale. On fait fonctionner la configuration de synthétiseur à N fractionnaire avec accumulateurs à mémorisation temporaire, en employant de grands accu- mulateurs pour éliminer des signaux parasites, pour réaliser une correction N/A afin de réduire des si- gnaux parasites discrets, et afin de réaliser une modulation numérique directe de la boucle de verrouil- lage de phase Dans le système GSM, la cadence de don- nées est de 270,83333 kbit/s, avec un produit BT de 0,3 Ceci conduit à une fréquence d'environ 81 k Hz qui doit être transmise avec une faible distorsion par la boucle de verrouillage de phase, sous la forme d'une modulation. Les composantes réelles de décalage de fré- quence du signal GMSK s'étendent dans une gamme d'en- viron 10 Hz à environ 70 k Hz Cette gamme détermine la longueur des accumulateurs, du fait qu'il sera néces- saire de synthétiser des pas de moins de 10 Hz Dans le mode de réalisation préféré du système GSM, avec une fréquence de référence 26 M Hz, la longueur des accumulateurs est de 24 bits, mais cette longueur doit être au minimum d'au moins 22 bits. Les décalages de fréquence instantanée dési- rés qui sont dûs à la modulation sont évidemment bien au-dessous de la fréquence de coupure du filtre de boucle Par conséquent, la boucle du synthétiseur de fréquence n'atténue aucun des signaux parasites de "canalisation" de la fréquence fondamentale qui sont dûs à la modulation On peut cependant résoudre ce problème avec un système à plusieurs accumulateurs. Il est possible, et préférable, d'augmenter le fractionnement (la valeur du dénominateur de la partie fractionnaire de la division), de façon que tous les signaux de sortie parasites soient déplacés vers de très basses fréquences auxquelles les effets combinés de l'utilisation de grands nombres d'accumu- lateurs avec une cadence d'horloge élevée, procurent une forte atténuation du bruit de quantification du processus fractionnaire Par conséquent, un dénomina- teur élevé divise effectivement la fréquence de l'os- cillateur de référence, de façon que des signaux para- sites qui sont produits tombent bien en-dessous de la fréquence de coupure à trois décibels de la caracté- ristique passe-haut de la boucle L'utilisation d'un grand nombre d'accumulateurs augmente la pente de l'action de filtrage passe-haut L'augmentation de la cadence de fonctionnement déplace la fréquence de cou- pure du filtre passe-haut vers des fréquences supé- rieures. En considérant à nouveau le schéma synopti- que du synthétiseur à N fractionnaire avec accumula- teurs à mémorisation temporaire de la figure 6, on note que le signal de sortie du réseau numérique d'accumulateurs multiples à N fractionnaire, 611, est appliqué à l'entrée de commande de division du divi- seur de fréquence 103 Lorsque le réseau 611 augmente le rang de division d'une unité pour une période de référence d'horloge, une impulsion de sortie de l'os- cillateur commandé par tension 101 est effectivement supprimée par le diviseur de fréquence 103 Cette action correspond à un déphasage de 2 X radians à la fréquence de sortie de l'oscillateur commandé par ten- sion 101 Ce déphasage est ensuite divisé par le divi- seur de fréquence 103, de façon que le déphasage à l'entrée du détecteur de phase 105 soit égal à 2 Tr radians, divisé par le rang de division du diviseur de fréquence 103 De façon générale, le réseau 111 génère un rang de division qui varie dans le temps Par con- séquent, dans le cas général, on peut représenter le signal d'entrée du détecteur de phase 101 par l'ex- pression suivante: s NL c(n) dans laquelle: NL est le rang de division de boucle nominal c(n) est la composante de Fourier de la sé- quence numérique à la fréquence de décalage; et 1/s est introduit pour convertir la fréquen- ce en phase. Les composantes de Fourier de la séquence numérique s'expriment sous la forme suivante: N-1 i c(n) = 2 (i)cos( 2 N)-j sin( 2 ri i= O N N i=O dans laquelle: N est le nombre total de points dans une pé- riode de la séquence, @(i) est la forme d'onde temporelle de la séquence numérique i est la composante de temps, et n est la composante de fréquence. Après passage à travers le détecteur de phase 105, le signal est appliqué au filtre de boucle 109 La sortie du filtre de boucle 109 attaque l'en- trée de commande de l'oscillateur commandé par tension 101 Le module de la tension d'erreur de commande à l'entrée de l'oscillateur commandé par tension 101 s'exprime sous la forme suivante: 27 r K JF(o)J est le module de la réponse du fil- tre à la fréquence de décalage. Sous l'effet de cette tension de commande, l'oscillateur commandé par tension 101 émet une com- posante parasite qui s'exprime sous la forme suivante: 2 K K K f ar(t) = N v IF(w)Jc(n)>cos( wmt) L dans-laquelle: Do est la composante de fréquence parasite m de la séquence numérique, et K est le gain de conversion de l'oscilla- v 30 teur variable. teur variable. La caractéristique de rétroaction de la boucle de verrouillage de phase corrigera ceci, de façon que la composante parasite devienne: 2 lr K K N v IF(w))I Ic(n) cos(C Omt) par(t K O Kv IF(u)I' 1 + w N m L Pour de faibles composantes parasites, on peut prendre à titre d'approximation du niveau para- site la valeur P/2 dans laquelle 3 est la phase qui correspond à la fréquence calculée ci-dessus. = ffpar(t)dt On peut ainsi obtenir l'expression approchée suivante pour les niveaux parasites: r K Kv N-m i v F(co)J c(n)j NL W 2 K Kv I ()I +Cu N Um NL Pour des fréquences basses, F(w)o et m O On m obtient donc l'approximation suivante pour le niveau parasite: = 2 isc(n)I Par conséquent, si les composantes de Fourier du réseau numérique à accumulateurs multiples 611 ont une forme telle que toutes les composantes parasites ont de faibles valeurs, le signal de sortie de la boucle de verrouillage de phase contiendra également de faibles valeurs parasites Le réseau 611 se comporte comme un filtre passe-haut vis-à-vis du bruit de quantification En augmentant le fractionne- ment jusqu'à un nombre très élevé, tous les signaux parasites se trouveront à des décalages de fréquence auxquels le générateur de séquence fractionnaire atté- nue les niveaux parasites jusqu'à une valeur inférieu- re à celle du plancher de bruit de la boucle de ver- rouillage de phase Après avoir été transmis à la sor- tie de la boucle de verrouillage de phase, les signaux parasites conservent toujours le niveau qui a été établi par le générateur de séquence fractionnaire. Dans le mode de réalisation préféré, le détecteur de phase fonctionne à la fréquence de 26 M Hz qui est fournie par l'oscillateur de référence 107, et le fractionnement correspond à un nombre élevé ( 2 = 16 777 216) Les signaux parasites à N fractionnaire. apparaissent à des harmoniques et des sous-harmoniques de 1,54972 hertz Du fait que la référence est à une fréquence très élevée, la fréquence de coupure passe- haut du réseau numérique à plusieurs accumulateurs à et à N fractionnaire, 611, se trouve à environ 6,5 M Hz. L'atténuation des signaux parasites qui est occasion- née par le fractionnement est donc extrêmement élevée. L'élimination de signaux parasites par l'utilisation de la nature passehaut du réseau 611 présente d'importants avantages Premièrement, l'écar- tement entre canaux est très inférieur au pas de fré- quence minimal exigé pour une modulation à faible distorsion Secondement, la largeur de bande de boucle est extrêmement élevée, du fait qu'il n'y a pas de signaux parasites discrets au-dessus du plancher de bruit de la boucle de verrouillage de phase qui doi- vent être rejetés (à l'exception du signal parasite à la fréquence de référence qui est de 26 M Hz) Dans le mode de réalisation préféré, une fréquence de gain unité en boucle ouverte de 400 k Hz occasionne une erreur de phase d'une valeur de crête de 5 degrés et d'une valeur efficace de 3,5 degrés, pour le signal GMSK Ceci est une limite raisonnable, compte tenu des spécifications du système GSM, à savoir une valeur de crête de 20 degrés et une valeur efficace de 5 degrés. La valeur efficace de 3,5 degrés est très fiable dans la mesure o elle est déterminée par la grande largeur de bande de boucle. Il pourrait apparaître un problème avec un système conçu pour un fractionnement très élevé, dans la mesure o certains décalages de canal feraient apparaître un facteur commun du numérateur et du déno- minateur Ceci conduirait à un fractionnement effectif très inférieur à celui qui est désiré, et les signaux parasites discrets reapparaîtraient On peut éviter cette situation en instaurant le bit de moindre poids de l'accumulateur A titre d'exemple, on considère la situation ci- dessus dans laquelle un canal exige un décalage fractionnaire de 1/4 Ceci conduirait à des signaux de sortie parasites à des harmoniques et des sous-harmoniques de 6,5 M Hz Si le bit de moindre poids est instauré, le fractionnement devient 4 194 305/16 777 216, ce qui ramène les signaux para- sites dans la région de 1 Hz Ceci conduit à une faible erreur de fréquence, mais dans la plupart des cas cette sorte d'erreur est insignifiante. Un second procédé pour garantir un fraction- nement élevé consiste à décaler initialement les accumulateurs avec un nombre, ou un groupe de nombres, et à introduire ensuite les données de fréquence désirées Du fait de ce décalage initial, un accumula- teur à N fractionnaire, qui contient au moins deux accumulateurs internes, générera une configuration de signaux parasites correspondant à celle de sa longueur d'accumulateur complète, pour presque n'importe quelles valeurs des données d'entrée Dans un système à plusieurs accumulateurs, le décalage initial du bit inférieur (ou des bits inférieurs) conduira à la superposition d'une configuration fondamentalement aléatoire sur les données de décalage Ce procédé ne fera pas apparaître une erreur de fréquence, du fait que le décalage initial est supprimé une fois que les données sont appliquées au système On notera que ce procédé ne fonctionnera pas pour un système à un seul accumulateur, du fait que dans un système à un seul accumulateur la forme d'onde correspond à une simple configuration en dents de scie qui retourne à la même forme, indépendamment du décalage initial Avec de nombreux accumulateurs, le décalage établiraune multitude de configurations qui interagiront pour former de très longues séquences temporelles, avec des composantes spectrales de fréquence basse correspon- dante, qui seront rejetées dans le réseau numérique 111. Ainsi, dans un système à N fractionnaire du n-ième ordre donné, les accumulateurs peuvent avoir une configuration avec mémorisation temporaire, con- duisant à un système synchrone dans lequel des données n'ont pas besoin de se propager en cascade à travers plus d'un accumulateur enun seul cycle d'horloge Le signal de sortie du premier accumulateur, ou l'accumu- lateur d'ordre le plus bas, qui est appliqué au divi- seur de boucle variable, est retardé de n-i unités d'horloge, le signal de sortie de l'accumulateur sui- vant, à partir de l'accumulateur de rang le plus bas, est retardé de n-2 unités d'horloge, et ainsi de suite, jusqu'au dernier accumulateur, ou accumulateur de niveau le plus élevé, dont le signal de sortie n'est pas retardé Ceci réaligne les séquences tempo- relles pour permettre d'obtenir les performances de bruit d'un système ne comportant pas de mémorisation temporaire. Du fait de sa nature synchrone, le système est capable de fonctionner à des fréquences plus éle- vées, ce qui permet d'avoir une plus grande largeur de bande de la boucle de verrouillage de phase Ceci permet d'obtenir de plus courtes durées de verrouilla- ge et une modulation numérique à large bande par l'in- termédiaire du diviseur fractionnaire (ou une modula- tion analogique par l'intermédiaire du signal d'entrée d'oscillateur de référence qui est appliqué au détec- teur de phase), tout en maintenant des performances excellentes et prévisibles en ce qui concerne les signaux parasites. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'in- vention. REVENDICATIONS 1 Synthétiseur à N fractionnaire acceptant un nombre à plusieurs bits pour sélectionner une fré- quence de signal de sortie d'oscillateur commandé ( 101), et divisant la fréquence du signal de sortie au moyen d'un diviseur de boucle ( 103), ce diviseur de boucle ayant un rang de division variable qui est commandé par un signal d'entrée de commande, pour produire un signal de rétroaction à comparer avec un signal de référence, caractérisé en ce qu'il comprend: des moyens destinés à produire un signal d'horloge; des moyens ( 615) destinés à intégrer le nombre précité et à produire un signal de sortie mémorisé temporaire- ment et un premier signal de sortie de report sous l'effet d'une première apparition du signal d'horloge; des moyens ( 617) destinés à intégrer le signal de sortie mémorisé temporairement et à produire un second signal de sortie de report sous l'effet d'une seconde apparition du signal d'horloge; des moyens ( 623) des- tinés à retarder le premier signal de sortie de report jusqu'à la seconde apparition du signal d'horloge; des moyens ( 625) destinés à différentier le second signal de sortie de report; et des moyens ( 635) destinés à combiner le premier signal de sortie de report retardé et le second signal de sortie de report différentié, pour produire le signal d'entrée de commande. 2 Synthétiseur à N fractionnaire selon la revendication 1, caractérisé en outre par des moyens destinés à moduler le signal de sortie en faisant varier dans le temps au moins un bit du nombre préci- té. 3 Synthétiseur à N fractionnaire selon la revendication 1, dans lequel le rang de division variable a une valeur moyenne qui est représentée par la somme d'un nombre entier et d'un quotient d'un numérateur divisé par un dénominateur, et dans lequel le dénominateur du rang de division variable a une valeur élevée, de façon que la fréquence correspondant au quotient du signal de référence par le dénominateur, soit très inférieure à la fréquence de coupure d'une caractéristique passe-haut du synthétiseur à N frac- tionnaire, grâce à quoi dessignaux parasites présents dans le signal de sortie sont rejetés, caractérisé en outre par des moyens destinés à maintenir le dénomi- nateur précité pour des valeurs de numérateur multi- ples, par la sélection d'un état prédéterminé pour au moins un bit du nombre précité. 4 Radioémetteur employant un synthétiseur à N fractionnaire qui accepte un nombre à plusieurs bits provenant d'un dispositif de commande, pour sélection- ner une fréquence pour un signal de fonctionnement, et qui divise la fréquence du signal de fonctionnement au moyen d'un diviseur de boucle ( 103), le diviseur de boucle ayant un rang de division variable qui est commandé par un signal d'entrée de commande, pour produire un signal de rétroaction à comparer avec un signal de référence, caractérisé en ce qu'il comprend: des moyens destinés à produire un signal d'horloge; des moyens ( 615) destinés à intégrer le nombre précité et à produire un signal de sortie mémorisé temporai- rement et un premier signal de sortie de report sous l'effet d'une première apparition du signal d'horloge; des moyens ( 617) destinés à intégrer le signal de sor- tie mémorisé temporairement et à produire un second signal de sortie de report sous l'effet d'une seconde apparition du signal d'horloge; des moyens ( 623) des- tinés à retarder le premier signal de sortie de report jusqu'à la seconde apparition du signal d'horloge; des moyens ( 625) destinés à différentier le second signal de sortie de report; des moyens ( 635) destinés à com- biner le premier signal de sortie de report retardé et le second signal de sortie de report différentié, pour produire le signal d'entrée de commande; des moyens ( 101), fonctionnant sous la dépendance du signal d'entrée de commande, de façon à générer le signal de fonctionnement; et des moyens destinés à émettre le signal de fonctionnement. Radioémetteur selon la revendication 4, caractérisé en outre par des moyens destinés à moduler le signal de fonctionnement en faisant varier dans le temps au moins un bit du nombre précité. 6 Radioémetteur selon la revendication 4, dans lequel le rang de division variable a une valeur moyenne qui est représentée par la somme d'un nombre entier et d'un quotient d'un numérateur par un dénomi- nateur, et dans lequel le dénominateur du rang de division variable a une valeur élevée, de façon que la fréquence qui correspond au quotient du signal de référence par le dénominateur soit très inférieure à la fréquence de coupure d'une caractéristique passe- haut du synthétiseur à N fractionnaire, grâce à quoi des signaux parasites présents dans le signal de fonc- tionnement sont rejetés, caractérisé en outre par des moyens destinés à maintenir le dénominateur précité pour des valeurs de numérateur multiples, par la sélection d'un état prédéterminé pour au moins un bit du nombre précité. 7 Procédé de synthèse de signal dans un synthétiseur à N fractionnaire qui accepte un nombre à plusieurs bits pour sélectionner une fréquence de signal de sortie d'oscillateur commandé ( 101), et qui divise la fréquence du signal de sortie au moyen d'un diviseur de boucle ( 103), le diviseur de boucle ayant un rang de division variable qui est commandé par un signal d'entrée de commande, pour produire un signal de rétroaction à comparer avec un signal de référence, caractérisé par les étapes suivantes: on produit un signal d'horloge; on intègre le nombre précité et on génère un signal de sortie mémorisé temporairement et un premier signal de sortie de report sous l'effet d'une première apparition du signal d'horloge; on intègre le signal de sortie mémorisé temporairement et on génère un second signal de sortie de report sous l'effet d'une seconde apparition du signal d'horloge; on retarde le premier signal de sortie de report jus- qu'à la seconde apparition du signal d'horloge; on différentie le second signal de sortie de report; et on combine le premier signal de sortie de report retardé et le second signal de sortie de report diffé- rentié pour produire le signal d'entrée de commande. 8 Procédé selon la revendication 7, carac- térisé en outre par l'étape qui consiste à moduler le signal de sortie en faisant varier dans letemps au moins un bit du nombre précité. 9 Procédé selon la revendication 7, dans lequel le rang de division variable a une valeur moyenne qui est représentée par la somme d'un nombre entier et d'un quotient d'un numérateur par un déno- minateur, et dans lequel le dénominateur du rang de division variable a une valeur élevée, de façon que la fréquence qui correspond au quotient du signal de référence par le dénominateur soit très inférieure à la fréquence de coupure d'une caractéristique passe- haut du synthétiseur à N fractionnaire, caractérisé en outre par l'étape qui consiste à rejeter des signaux parasites présents dans le signal de sortie. Procédé selon la revendication 8, carac- térisé en outre par l'étape qui consiste à maintenir le dénominateur pour des valeurs de numérateur multi- ples, en sélectionnant un état prédéterminé pour au moins un bit du nombre précité.