Brevet FR2669490A1 — publié le 19920522

L'invention concerne d'une manière générale un système de transfert d'informations numériques (STIN), et plus particulièrement un procédé et un système pour la détection et la sélection automatique de vitesse en données numériques pour le transfert de données numériques entre des éléments de systèmes d'avionique d'aéronefs. On a utilisé divers agencements pour transférer des données numériques entre des éléments de systèmes d'avionique d'aéronefs Habituellement, ces agencements repectent les normes établies dans la spécification ARINC 429-11, intitulée "Mark 33 Digital Information Transfer System (DITS)", publiée le 29 août 1988 par Aeronautical Radio, Inc La spécification ARINC 429 facilite la mise en interface compatible de matériels qui peuvent être construits par divers fabricants différents. La spécification ARINC 429 établit des formats prédéfinis et généraux de données numériques et des exemples de codage Dans le système de données ARINC 429, le débit binaire pour un fonctionnement à vitesse élevée est défini comme étant de 100 kilobits par seconde +/-l % et un débit binaire pour un fonctionnement à basse vitesse est choisi dans une plage de 12,0 à 14,5 kilobits par seconde De plus, le débit choisi à faible vitesse doit être maintenu dans une tolérance en deçà de 1 %. Le brevet des Etats-Unis d'Amérique N O 4 280 221 décrit un système de transmission de données numériques comprenant une source de données, une interface de source et un bus de données numériques pour transférer des informations codées depuis la source de données vers un ou plusieurs récepteurs ayant chacun une interface. L'interface de la source et l'interface du récepteur peuvent être mises en oeuvre à la fois à un débit de données élevé, 100 kilobits par seconde, et un débit de données bas, de 12 à 14,5 kilobits par seconde L'interface de la source peut être adaptée pour régler les temps de montée et de descente des signaux sur le bus de données. Le brevet des Etats-Unis d'Amérique n 4 298 959 décrit un récepteur STIN destiné à établir un accès direct en mémoire (ADM) pour un processeur de signaux Le récepteur STIN stocke des données reçues de façon asynchrone sur plusieurs canaux d'entrée directement dans une mémoire vive (RAM) de données STIN, au moment o elles sont reçues Un premier multiplet ID du champ d'information de mot de données, qui indentifie la source de données, est utilisé en tant que pointeur d'adresse pour définir la position dans la RAM pour le stockage des bits de signaux suivants du mot de données Un réseau d'échan- tillonnage commun échantillonne les données reçues sur chaque canal d'entrée en échantillons de moins d'une durée de cellule de bits Le réseau d'échantillonnage réalise au moins un échantillonnage des signaux à la fois à haute vitesse et à basse vitesse durant la période de vitesse de chaque signal Les données échantillonnées sont multi- plexées en un flux de données en série et dirigées soit sur un premier registre d'adresse de multiplet, soit directe- ment vers la mémoire vive RAM de données. Le brevet des Etats-Unis d'Amérique N O 4 646 324 décrit un émetteur d'un système de transfert d'informations numériques destiné à émettre des mots en série d'une longueur prédéterminée à des vitesses choisies pour les délivrer en sortie sur plusieurs canaux en parallèle L'émetteur numérique est conçu pour présenter des données de test d'une simulation de paramètres de vol à partir d'une base de données, au récepteur STIN décrit dans le brevet no 4 298 959 précité Les mots choisis pour une transmission en série aux canaux de sortie en parallèle sont appliqués séquentiellement et de façon répétée à un multiplexeur qui fait avancer des bits choisis à partir de ces mots à des vitesses fixées, et variables et réglables, vers une combinaison choisie d'un registre à décalage et d'une bascule, pour une transmission en sortie. Dans une interface de récepteur STIN classique, il y a habituellement un registre de commande par canal pour chaque récepteur ARINC 429 Classiquement, chaque registre de commande est indépendant et programmable pour fonctionner à vitesse élevée ou à basse vitesse Un inconvénient de l'interface de récepteur STIN classique est que la vitesse de bus particulière à utiliser pour chaque canal d'entrée doit être programmée. Un objet de l'invention est de procurer une interface de récepteur STIN qui peut s'adapter à un grand nombre de récepteurs ARINC 429 sans qu'il soit nécessaire de programmer chaque récepteur pour une vitesse de canal. Un autre objet de l'invention est de procurer un procédé et un système pour la détection automatique de vitesse de données numériques, pour le transfert de données numériques entre des éléments de systèmes d'avionique d'aéronefs. Un autre autre objet de l'invention est de procurer un système et un procédé de commande de récepteur ARINC 429 qui éliminent les inconvénients des agencements de l'art antérieur. En bref, les objets et avantages de l'invention sont réalisés par un procédé et un système de transfert d'informations numériques pour la détection automatique de vitesse de données numériques, comprenant un récepteur destiné à recevoir des données numériques appliquées à un canal d'entrée d'un récepteur Premièrement, un bloc reçu valide ou non valide est identifié En réponse à un bloc valide identifié, les données reçues sont traitées. Autrement, une période de temps de cycle prédéfinie est identifiée en réponse à un bloc reçu non valide identifié. Ensuite, un signal d'activité est testé En réponse à un signal d'activité réelle identifié, une sélection de vitesse de données en cours est indentifiée et une vitesse prédéterminée opposée est choisie. Autrement, lorsqu'un signal de fausse activité est identifié avec une sélection de vitesse de données en cours est une basse vitesse, une valeur d'une horloge de basse vitesse est comparée à une fenêtre de mot de basse vitesse Lorsque la valeur d'horloge de basse vitesse est extérieure à la fenêtre de mot de basse vitesse, la sélection de vitesse de données en cours est alors changée en une haute vitesse. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemple nullement limitatif et sur lesquels: la Figure 1 est un schéma fonctionnel simplifié d'un système de contrôleur de récepteur de système de transfert d'informations numériques (STIN) selon l'inven- tion; la Figure 2 est une table illustrant une information de format de données ARINC 429 utilisée par un contrôleur du système de contrôleur de récepteur STIN de la Figure 1 pour exécuter le procédé de l'invention; et la Figure 3 est un organigramme illustrant des étapes logiques exécutées par le contrôleur du système de contrôleur de récepteur STIN de la Figure 1 conformément au procédé de l'invention. En référence à présent aux dessins, la Figure 1 illustre un système de contrôleur de récepteur STIN indiqué globalement par la référence numérique 10 et agencé conformément à l'invention Bien que l'invention soit illustrée et décrite au moyen d'un système 10 de contrôleur de récepteur STIN à utiliser avec des récepteurs ARINC 429, il est bien entendu que les principes de l'invention peuvent être utilisés dans diverses autres applications. L'un des constituants principaux du système 10 de contrôleur de récepteurs STIN comprend une partie 12 de récepteurs ayant plusieurs récepteurs 1-N, un contrôleur 14 couplé fonctionnellement à chacun des récepteurs 1-N, une partie 16 à mémoire destinée à stocker des données et des informations d'état, et une interface 18 de bus destinée à établir une interface avec un bus de sous-ensemble (non représenté) Le contrôleur 14, la partie 16 à mémoire tampon et l'interface 18 de bus sont couplés à la partie 12 de récepteurs par un bus bidirectionnel 20 de données, d'adresse et de commande. Comme représenté, les récepteurs 1-N dans la partie 12 de récepteur peuvent comprendre, par exemple, 64 canaux ou accès de la partie 12 de récepteurs pour la10 réception simultanée de données Le contrôleur 14 contrôle le flux de données ARINC 429 appliqué à chacun des accès d'entrée de données de la partie 12 de récepteurs afin de déterminer la vitesse des données La vitesse des données est déterminée à partir d'une information déduite du flux de données en série par le contrôleur 14 qui exécute, à cet effet, les étapes séquentielles illustrées et décrites en regard de la Figure 3. Divers microprocesseurs ou divers contrôleurs d'automates finis, disponibles dans le commerce, ayant des possibilités classiques, peuvent être utilisés pour le contrôleur 14 Une puce de circuits intégrés d'émetteur- récepteur ARINC 429 comprenant un récepteur peut être utilisée pour chacun des récepteurs 1-N. En référence à présent à la Figure 2, il est illustré un flux de données ARINC 429 désigné globalement par la référence numérique 200, comprenant un mot de données 202 ARINC 429 qui est suivi d'un intervalle entre mots 204 et d'un second mot de données 206 ARINC 429 Les mots de données 202 et 206 ARINC 429 comprennent un nombre prédéterminé de bits, par exemple 32 bits de données Une modulation bipolaire à retour à zéro (RZ) ou une modu- lation d'état à trois niveaux HAUT, NUL et BAS, est utilisée pour les mots de données 202 et 206 ARINC 429. Un intervalle entre mots 204 d'état NUL ayant une durée prédéterminée, par exemple un temps minimal de 4 bits, est utilisé pour la synchronisation de mots numéri- ques dans le flux de données 200 ARINC 429 Un bloc 208 désigné FR représentant un signal de bloc reçu, indique qu'un mot valide 202 a été reçu Ensuite, un bloc 210 désigné DONNEE PRESENTE indique un mot de données dans le flux 200 de données d'entrée Un bloc 212 désigné AUCUNE DONNEE indique l'absence de données d'entrée Un signal indiqué en un bloc 214 désigné ACTIF est établi à chaque fois que des données sont reçues et est restauré par un ordre arrivant par l'intermédiaire de l'interface de bus indiquée en un bloc 206 désigné RESTAURATION. En référence à présent à la Figure 3, il est montré un organigramme illustrant des étapes logiques exécutées par le contrôleur 14 du système 10 de contrôleur de récepteurs STIN Les étapes séquentielles pour la détection automatique de vitesse sont exécutées séquentiel- lement pour chacun des accès 1-64 de la partie 12 de récepteurs Les opérations séquentielles commencent comme indiqué en un bloc 300 désigné CYCLE Il est d'abord déterminé si un mot valide de 32 bits a été reçu comme indiqué en un bloc 302 désigné FR VALIDE? Lorsqu'il est déterminé qu'un mot valide de 32 bits a été reçu, le mot de données ARINC 429 reçu est traité alors comme indiqué en un bloc 304 désigné LIRE ET STOCKER Puis le compteur d'activité est positionné de façon à être égal à zéro comme indiqué en un bloc 306 désigné COMPTEUR ACTIVITE = 0 Les opérations séquentielles reviennent au bloc CYCLE 300 comme indiqué en un bloc 308 désigné RETOUR. Lorsqu'il est déterminé au bloc 302 qu'aucun mot valide de 32 bits n'a été reçu, une horloge d'activité destinée à identifier une période de temps de cycle prédéfinie est testée comme indiqué en un bloc 310 désigné HORLOGE ACTIVITE période de temps prédéterminée, les opérations séquentiel- les reviennent alors au bloc CYCLE 300 comme indiqué au bloc RETOUR 308 Autrement, lorsqu'il est déterminé au bloc 310 que l'horloge d'activité est supérieure ou égale à la période de temps prédéterminée, l'horloge d'activité est alors remise à zéro comme indiqué en un bloc 312 désigné HORLOGE ACTIVITE = O Ensuite, le signal ACTIF, qui est instauré lorsqu'un mot ARINC 202 ou 206 apparaît, est testé comme indiqué en un bloc 314 désigné ACTIF? pour déterminer si le canal a reçu des données ou est en cours de réception de données. Lorsque le test ACTIF donne une réponse positive, le registre ACTIF est remis à zéro et un compteur d'activité est incrémenté d'une unité comme indiqué en un bloc 316 désigné RESTAURATION ACTIF; COMPTEUR ACTIVITE = COMPTEUR ACTIVITE + 1 Ensuite, la valeur de comptage stockée dans le compteur d'activité est comparée à un nombre prédéterminé, tel que 8, comme indiqué en un bloc 318 désigné COMPTEUR ACTIVITE = 8 ? Lorsque la valeur de 8 du compteur d'activité est identifiée, le compteur d'activité est alors remis à zéro comme indiqué en un bloc 320 désigné COMPTEUR ACTIVITE = 0 Puis la vitesse en cours est identifiée comme indiqué en un bloc 322 désigné VITESSE? Lorsqu'une vitesse BASSE est identifiée au bloc 322, le réglage de vitesse en cours est modifié de vitesse BASSE à vitesse HAUTE comme indiqué en un bloc 324 désigné CHANGER EN VITESSE HAUTE Autrement, lorsqu'une vitesse HAUTE est identifiée au bloc 322, le réglage de vitesse en cours est alors changé de vitesse HAUTE à vitesse BASSE comme indiqué en un bloc 326 désigné CHANGER EN VITESSE BASSE Puis une horloge de mot de basse vitesse est restaurée comme indiqué en un bloc 328 désigné RESTAURATION HORLOGE MOT BASSE VITESSE Les opérations séquentielles reviennent ensuite au bloc CYCLE 300 comme indiqué au bloc RETOUR 308 La vitesse est modifiée car aucun bloc valide n'a été reçu sur ce canal, mais une donnée arrive ou est arrivée avec une activité trouvée sur une période supé- rieure, par exemple, à 10 ms. Autrement, lorsque le test du registre d'activité s'avère faux ou lorsqu'une réponse est NON au bloc 314, ou encore lorsque la valeur du compteur d'ac- tivité inférieure au nombre prédéfini 8 est identifiée au bloc 318, la vitesse en cours est alors identifiée comme indiqué en un bloc 330 désigné VITESSE? Lorsqu'une vitesse HAUTE est identifiée au bloc 330, les opérations séquen- tielles reviennent alors au bloc CYCLE 300 comme indiqué au bloc RETOUR 308 En variante, lorsqu'une vitesse BASSE est identifiée au bloc 330, l'horloge de mot de basse vitesse est testée comme indiqué en un bloc 332 désigné HORLOGE MOT BASSE VITESSE COMPLETE? L'horloge de basse vitesse contrôle la durée du signal DONNEES PRESENTES pour déterminer si le signal DONNEES PRESENTES est actif pendant le temps de mot à basse vitesse Lorsque la valeur d'horloge de mot à basse vitesse est identifiée comme n'étant pas complète ou que la réponse est NON au bloc 332, les opérations séquentielles reviennent alors au bloc CYCLE 300 comme identifié au bloc RETOUR 308 On détermine ensuite si l'horloge de mot est dans la fenêtre de mot à basse vitesse comme indiqué en un bloc 334 désigné COMPARER? Lorsqu'il est déterminé que l'horloge de mot n'est pas dans la fenêtre de mot de basse vitesse au bloc 334, la vitesse en cours est alors changée de vitesse BASSE à vitesse HAUTE comme indiqué en un bloc 336 désigné CHANGER EN VITESSE HAUTE Autrement, lorsqu'il est déterminé que l'horloge de mot est comprise dans la fenêtre de mot de vitesse basse au bloc 334, l'horloge de mot de vitesse basse est remise à zéro au bloc 328 Les opérations séquentielles reviennent alors au bloc CYCLE 300 comme indiqué au bloc RETOUR 308. Il va de soi que de nombreuses modifications peuvent être apportées au système décrit représenté sans sortir du cadre de l'invention. REVENDICATIONS 1 Système de transfert d'informations numériques, caractérisé en ce qu'il comporte un moyen récepteur ( 12) destiné à recevoir des données numériques appliquées à un canal d'entrée de récepteur, un moyen ( 14) couplé au moyen récepteur pour identifier un bloc reçu valide ou non valide ( 200), un moyen ( 14) couplé au moyen d'identification et qui, en réponse à un bloc valide identifié, est destiné à traiter ce bloc valide identifié, un moyen d'horloge couplé au moyen d'identification et qui, en réponse à un bloc non valide identifié, est destiné à identifier une période de temps de cycle prédéfinie, un moyen qui, en réponse au moyen d'horloge, est destiné à identifier un signal d'activité ( 214), un moyen qui, en réponse à un signal d'activité réelle identifié par ledit moyen d'identification de signal d'activité, est destiné à identifier une sélection de vitesse de données en cours, et un moyen qui, en réponse à une sélection de vitesse de données prédéterminée et identifiée par le moyen d'iden- tification de vitesse en cours, est destiné à sélectionner une vitesse prédéterminée opposée. 2 Système selon la revendication 1, carac- térisé en ce que le bloc valide comprend un mot ( 210) de données ayant un nombre prédéterminé de bits. 3 Système selon la revendication 1, carac- térisé en ce que la période de temps de cycle prédéfinie est d'environ 2,56 ms. 4 Système selon la revendication 1, carac- térisé en ce qu'il comporte en outre un moyen compteur qui, en réponse au moyen d'identification de signal d'activité, est destiné à compter un nombre prédéterminé de signaux d'activité réels, et en ce que le moyen d'identification d'une sélection de vitesse de données en cours réagit au nombre prédéterminé et identifié de signaux d'activité réels en identifiant la sélection de vitesse de données en cours et en sélectionnant une vitesse de données prédéter- minée et opposée. Système selon la revendication 1, carac- térisé en ce qu'il comporte en outre un moyen d'identifica- tion destiné à identifier une sélection de vitesse de données en cours; un moyen d'horloge de mot à basse vitesse qui, en réponse à une sélection de basse vitesse de données en cours, identifiée, est destiné à identifier une période de temps de mot à basse vitesse; un moyen comparateur destiné à comparer la période de temps de mot à basse vitesse identifiée à une fenêtre de mot à basse vitesse; et un moyen qui, en réponse à une période de temps de mot à basse vitesse identifiée, extérieure à la fenêtre de mot à basse vitesse, est destiné à sélectionner une vitesse de données haute, prédéterminée et opposée. 6 Système selon la revendication 1, carac- térisé en ce que la période de temps de mot à basse vitesse identifiée, extérieure à ladite fenêtre de mot à basse vitesse, indique l'absence dudit signal d'activité réelle identifié pendant une période de temps prédéterminée. 7 Système selon la revendication 1, carac- térisé en ce que le moyen récepteur comprend un moyen à registre destiné à stocker les signaux représentatifs d'un bloc reçu valide ou non valide et un signal d'activité réelle ou fausse.