Brevet FR2670919A1 — publié le 19920626

L'invention concerne des dispositifs pour le traitement de données numériques et, notamment, des systèmes multiprocesseurs- L'invention peut trouver son application dans les dispositifs de gestion du matériel technologique, les robots industriels ou dans la construction d'ordinateurs à grand débit. On connaît un système multiprocesseur (K"Veitsman, "Raspredelitelnye systemy mini i micro-EVM ("Systèmes de distribution des mini et micro-ordinateurs"), 1982, Finansy i statistika, (Moscou), pages 28 à 46), comportant plusieurs processeurs et une mémoire commune qui sont reliés entre eux par un bus Dans un tel système, l'échange d'informations entre les processeurs est réalisé par l'intermédiaire de la mémoire communes Le système multiprocesseur connu a pour inconvénients un grand temps effectif de transfert d'un message de l'un des processeurs à un autre, une mise au point compliquée de l'ensemble des logiciels de l'ordinateur et une aptitude insuffisante aux réparations et aux tests. Le temps nécessaire au transfert de l'information de l'un des processeurs à un autre (temps de réponse) peut être déterminé à l'aide de la formule T = Tl + T 2- n, o Tl est le temps mis par le processeur envoyeur à parvenir à accéder au bus système; T 2 est le temps mis par le processeur destinataire pour parvenir à accéder au bus système n est le nombre d'appels à la mémoire commune, faits par le processeur destinataire se trouvant en attente d'un message. Le nombre d'appels N est égal à 1 si avant l'appel du processeur destinataire à la mémoire commune, celle-ci contient déjà l'information nécessaire, et N est supérieur à 1 si le message nécessaire n'est pas présent dans la mémoire et s'il faut l'attendrez Dans le cas o le trafic par le bus système est intense, le temps total T peut être important. La dificulté de la mise au point de l'ensemble des logiciels est due au fait que chacun des processeurs ne peut être informé sur l'état d'un autre processeur que par la "trace" laissée par ce dernier dans la mémoire commune Dans le cas o l'un des processeurs n'a pas accédé à la mémoire commune, il est impossible de trouver la cause de ce manque d'accès qui peut advenir en résultat des erreurs des logiciels ou des défauts de la logique du processeur concerné. La basse aptitude aux réparations est due au fait que le processeur testant n'a pas d'accès aux ressources de la logique du processeur à tester, la réparation du matériel de processeur doit donc être réalisée à l'aide d'un équipement spécial de banc d'essais On connaît un système multiprocesseur (JP, A, -144859), o un processeur maître et des processeurs esclaves comportent chacun une porte d'entrée et de sortie, les données transférées entre les processeurs étant synchronisées à l'aide d'une horloge incorporée dans le processeur maître Avant de commencer l'échange, le processeur maître délivre l'adresse d'un processeur esclave Le processeur esclave, après acquisition de l'adresse, détermine si l'information lui est destinée ou non - Dans ce système multiprocesseur, la procédure d'échange exige une assistance logicielle, ce qui augmente le temps de transfert d'un message d'un processeur à un autre De plus, dans ce système, le processeur maître n'a pas d'accès direct aux ressources des processeurs esclaves, nécessaire au diagnostic des défaillances et permettant de simplifier la mise au point des logiciels du processeur-; On connaît un système multiprocesseur "Mikroprotsessornye sredstva i sistemy" ("Moyens et systèmes à microprocesseurs"), N 02, 1987, GKVTI SSSR, E"Ga Fleisher, "Organizatsia mikroprotsessornogo obmena v U Ch PU S podchinennymi kontrollerami" ("Organisation d'échange entre microprocesseurs dans des dispositifs à commande numérique programmée à contrôleurs asservis") pages 43 à 48), comportant un calculateur hôte, comprenant un processeur, une mémoire, un dispositif d'entrée-sortie, et une multitude de calculateurs esclaves reliés entre eux par un bus système et connectés à l'aide du bus système au calculateur hôte. Chaque calculateur esclave comprend un processeur, une mémoire, un dispositif d'entrée-sortie, deux basculeurs de bus, un automate d'accès direct et des registres de pages et de maintien d'adresse, reliés entre eux par un bus interne L'échange d'information entre le calculateur hôte et l'un des calculateurs esclaves se fait en régime d'accès direct à la mémoire du calculateur esclave, or un accès direct à l'ensemble des ressources internes de chaque calculateur esclave n'est pas possible Il s'ensuit que ce système multiprocesseur connu n'a qu'une rapidité médiocre Dans ce système connu, il faut disposer d'une assistance logicielle appropriée de la procédure d'échange et ce système n'assure pas l'accomplissement du cycle "ENTREE- MODIFICATION-SORTIE", ce qui rend difficile la mise au point des logiciels des calculateurs esclaves et réduit le débit total du système. L'invention vise à fournir un système multiprocesseur dont la configuration permette au calculateur hôte, en régime d'accès direct, d'accéder directement à tout l'ensemble des ressources de chacun des calculateurs esclaves à condition que l'espace d'adresse du calculateur hôte contienne l'espace d'adresse de chacun des calculateurs esclaves et que l'ensemble d'instructions des calculateurs esclaves constitue un sous-ensemble d'instructions du calculateur hôte, ce qui assure l'augmentation de la vitesse d'échange entre les processeurs, la simplification de la mise au point du système et l'augmentation du débit total du système. Le problème posé est résolu du fait que, dans un système multiprocesseur comportant un calculateur hôte, comprenant un processeur, une mémoire, un dispositif d'entrée-sortie, reliés entre eux par un bus système, et une multitude de calculateurs esclaves connectés par l'intermédiaire du bus système au calculateur h 8 te, chacun des calculateurs esclaves comprenant un basculeur de bus connecté au bus système, un processeur, une mémoire, un dispositif d'entrée-sortie réunis par un bus interne raccordé au basculeur de bus, selon l'invention, le calculateur hôte comporte une unité d'organisation d'accès direct aux calculateurs esclaves, dont un groupe d'entrées et de sorties est raccordé aux sorties et entrées de commande du processeur, et dont une sortie de demande d'accès direct, une sortie d'acquittement de sélection et une entrée d'acquittement d'accès direct sont raccordées, respectivement, aux entrées et aux sorties homonymes de tous les calculateurs esclaves, un décodeur qui a sa sortie raccordée à l'entrée d'autorisation de l'unité d'organisation d'accès direct, les entrées du décodeur étant raccordées, par l'intermédiaire d'un bus d'adresse, aux sorties d'adresse du processeur raccordées aux entrées homonymes de la mémoire, du dispositif d'entrée-sortie et aux entrées d'adresse de tous les calculateurs esclaves, dont chacun comporte une unité d'occupation de son bus interne, dont une entrée de la demande d'accès direct, une entrée d'acquittement de sélection et une sortie d'acquittement d'accès direct sont les entrées et les sorties homonymes du calculateur esclave, la sortie de commande de l'unité d'occupation de bus interne du calculateur esclave étant raccordée à l'entrée homonyme du basculeur de bus, un groupe d'entrées et sorties de l'unité d'occupation de bus interne, à l'aide d'un bus d'accès direct, étant raccordé aux sorties et aux entrées homonymes d'un processeur, un comparateur dont les premières entrées représentent un groupe d'entrées d'adresse du calculateur esclave, la sortie du comparateur étant raccordée à l'entrée d'autorisation de l'unité d'occupation du bus interne et un consigneur ou commutateur d'adresses dont les sorties sont raccordées aux deuxièmes entrées du comparateur. Il est avantageux que le calculateur hôte comporte un élément OU dont la premièe entrée est raccordée à la sortie de commande du processeur et la deuxième entrée est raccordée à l'entrée de commande du processeur, la sortie de l'élément OU étaant raccordée au bus système, et que l'unité d'organisation d'accès direct comporte une bascule qui a une entrée d'information raccordée à la sortie d'autorisation du décodeur et une entrée de synchronisation raccordée à la sortie de commande du processeur, trois éléments OU, une première entrée d'un premier élément OU étant raccordée à la sortie d'acquittement d'accès direct de l'unité d'occupation de bus interne de chaque calculateur esclave, une deuxième entrée du premier élément OU étant raccordée à l'entrée de synchronisation de la bascule et aux premières entrées des deuxième et troisième éléments OU, la troisième entrée du premier élément OU étant raccordée à la sortie du troisième élément OU et branchée à l'entrée de demande d'accès direct de l'unité d'occupation de bus interne de chacun des calculateurs esclaves, un élément ET qui a une première entrée raccordée à la sortie du premier élément OU, sa deuxième entrée étant raccordée à la sortie du deuxième élément OU et sa sortie étant raccordée à l'entrée d'acquittement de sélection de l'unité d'occupation de bus interne de chacun des calculateurs esclaves et à une deuxième entrée du deuxième élément OU, un premier élément NON-OU dont une première entrée est raccordée à une première entrée du troisième élément OU, une deuxième entrée est raccordée à la sortie inverseuse de la bascule, un élément à retard dont l'entrée est reliée à la sortie de l'élément ET et la sortie inverseuse est raccordée à une deuxième entrée du troisième élément OU dont la troisième entrée est raccordée à la sortie non inverseuse de la -bascule, un deuxième élément NON-OU qui a sa première entrée reliée à la sortie du premier élément NON-OU, sa deuxième entrée raccordée à la sortie de l'élément à retard et sa sortie raccordée à l'entrée de commande du processeur, l'unité d'occupation de bus interne de chaque calculateur esclave comportant trois éléments OU, une première entre d'un premier élément OU étant raccordée à la sortie de demande d'accès direct de l'unité d'organisation d'accès direct et à une première entrée du deuxième élément OU, la deuxième entrée du premier élément OU étant raccordée à une deuxième entrée du deuxième élément OU et à la sortie d'un comparateur, la sortie du premier élément OU étant raccordée à une première entrée de commande du processeur du calculateur esclave, une troisième entrée du deuxième élément OU étant réunie à une première entrée du troisième élément OU et raccordée à la sortie d'acquittement de sélection de l'unité d'organisation d'accès direct, la deuxième entrée du troisième élément OU étant raccordée à la deuxième entrée de commande de l'élément processeur, un élément ET, qui a une première entrée raccordée à la sortie du deuxième élément OU, une deuxième entrée raccordée à la sortie du troisième élément OU, et une sortie raccordée à la deuxième entrée de commande du processeur et à l'entrée de commande du basculeur de bus, un élément tampon à collecteur ouvert, dont l'entrée est raccordée à la première sortie de commande du processeur et dont la sortie est raccordée à l'entrée d'acquittement d'accès direct de l'unité d'organisation d'accès direct. Il est aussi possible que le calculateur hôte du système multiprocesseur comporte un registre, dont les entrées d'information sont raccordées au bus système, l'entrée de commande est raccordée à la première sortie de commande du processeur et les sorties sont raccordées à un bus d'adresse et au bus système, que l'unité d'organisation d'accès direct comporte trois éléments OU, une première entrée du premier élément OU étant réunie à l'entrée de commande du registre, à une première entrée du deuxième élément OU et à une première entrée du troisième élément OU, la deuxième entrée du premier élément OU étant raccordée à la sortie du troisième élément OU, à une première entrée de commande du processeur du calculateur hôte et à l'entrée de demande d'accès direct de l'unité d'occupation de bus interne de chacun des calculateurs esclaves, la troisième entrée du premier élément OU étant raccordée à la sortie d'acquittement d'accès direct de l'unité d'occupation de bus interne de chacun des calculateurs esclaves, un élément ET qui a une première entrée raccordée à la sortie du premier élément OU et sa sortie raccordée à la deuxième entrée du deuxième élément OU et à l'entrée d'acquittement de sélection de l'unité d'occupation de bus interne de chaque calculateur esclave, un élément à retard dont l'entrée est raccordée à la sortie de l'élément ET et la sortie est raccordée à une deuxième entrée du troisième élément OU, la troisième entrée de l'élément OU étant raccordée à la sortie du décodeur, que l'unité d'occupation de bus interne comporte trois éléments NON-OU, une première entrée d'un premier élément NON-OU étant raccordée à la sortie de demande d'accès direct de l'unité d'organisation d'accès direct et à une première entrée d'un deuxième élément NON-OU, la deuxième entrée du premier élément NON-OU étant raccordée à une deuxième entrée du deuxième élément NON-OU et à la sortie d'un comparateur, la troisième entrée du deuxième élément OU étant raccordée à une première entrée du troisième élément NON-OU et à la sortie d'acquittement de sélection de l'unité d'organisation d'accès direct, deux éléments OU, dont une première entrée du premier est raccordée à la sortie du deuxième élément NON-OU, la deuxième entrée du premier élément OU étant raccordée à la sortie du troisième élément NON-OU, la sortie du premier élément OU étant raccordée à une première entrée du deuxième élément OU, qui a sa deuxième entrée raccordée à la sortie du premier élément NON-OU, et sa sortie raccordée à l'entrée de commande du processeur, un inverseur dont l'entrée est raccordée à la sortie du premier élément OU et la sortie, à la deuxième entrée du troisième élément NON-OU et à l'entrée de commande d'un basculeur de bus, un élément NON-ET, dont une première entrée est raccordée à la sortie de commande d'un processeur, dont la deuxième entrée est raaccordée à la sortie du premier élément NON-OU et un élément tampon à collecteur ouvert dont l'entrée est raccordée à la sortie de l'élément NON-ET et la sortie est raccordée à l'entrée d'acquittement d'accès direct de l'unité d'organisation d'accès direct- De cette façon, l'invention permet de réaliser l'échange d'informations entre le calculateur hôte et l'un des calculateurs esclaves avec une rapidité maximale possible, et par ailleurs, cet échange est parfaitement transparent aux logiciels car toute la procédure d'occupation du bus interne du calculateur esclave sélectionné se produit au niveau de la logique et n'exige pas d'assistance des logiciels appropriés Cette particularité simplifie considérablement la mise au point des logiciels des calculateurs esclaves car le programme rangé physiquement dans la mémoire du calculateur esclave peut être mis au point à l'aide du calculateur hôte Par ailleurs, le calculateur hôte peut tester tout l'ensemble des ressources de n'importe lequel des calculateurs esclaves et détecter un ensemble en panne sans avoir à utiliser quelque matériel de test spécial, c'est-à-dire que le système multiprocesseur proposé se prête aisément aux réparations- L'inventiion sera mieux comprise et d'autres buts, détails et avantages de celle-ci apparaîtront mieux à la lumière de la description explicative qui va suivre d'un mode de réalisation donné uniquement à titre d'exemple non limitatif, avec références aux dessins non limitatifs annexés, dans lesquels: la figure 1 montre l'organigramme d'un système multiprocesseur selon l'invention; la figure 2 montre une partie du schéma fonctionnel du caalculateur hôte d'un système multiprocesseur se basant sur un bus système du type Q-BUS, selon l'invention; la figure 3 montre une partie du schéma fonctionnel d'un calculateur esclave du système multiprocesseur basé sur un bus système du type Q-BUS, selon l'invention; la figure 4 montre une partie d'un schéma fonctionnel de calculateur hôte d'un système multiprocesseur à base d'un bus système du type MULTIBUS-1, selon l'invention; la figure 5 montre une partie d'un schéma fonctionnel de calculateur esclave du système multiprocesseur à base d'un bus système du type MULTIBUS-1; la figure 6 montre un schéma fonctionnel d'un comparateur et d'un consigneur d'adresses, selon l'invention; la figure 7 montre un diagramme de distribution de l'espace d'adresse du calculateur hôte, selon l'invention; la figure 8 montre un chronogramme du cycle de lecture d'informations par le calculateur hôte dans un calculateur esclave d'un système multiprocesseur utilisant un bus système du type Q-BUS, selon l'invention; et la figure 9 montre un chronogramme de lecture, par le calculateur hôte, de l'information fournie dans un calculateur esclave d'un système multiprocesseur utilisant un bus système du type MULTIBUS-1, selon l'invention. Le système multiprocesseur de la figure 1 comporte un calculateur hôte 1, comprenant un processeur 2 destiné au traitement de l'information numérique, une mémoire 3 couplée par un bus système 4 au processeur 2, un dispositif d'entrée-sortie 5 couplé par le bus système 4 au processeur 2, une unité d'organisation d'accès direct 6, un décodeur 7 raccordé à un bus d'adresse 8, la sortie d'autorisation du décodeur 7 est raccordée à l'entrée homonyme de l'unité d'organisation d'accès il direct 6, dont un groupe d'entrées et de sorties 9 est raccordé aux sorties de commande et aux entrées de commande du processeur 2. Le système multiprocesseur comporte également une multitude de calculateurs esclaves 101, 102 " -,10 Nï Le décodeur 7 sert à la sélection, dans l'espace d'adresse commun du processeur 2, d'une zone d'espace d'adresse des calculateurs esclaves 101, Chaque calculateur esclave 101 1029 N comporte un basculeur de bus 11, un bus interne 12 raccordé au basculeur de bus 11, un processeur 13 une mémoire 14 et un dispositif d'entrée-sortie 15 branchés au bus interne 12, une unité 16 d'occupation du bus interne destinée à débrancher, du bus interne 12, le processeur 13 et à autoriser le fonctionnement du basculeur de bus au régime d'accès direct; un groupe d'entrées et sorties 17 de l'unité 16 est branché aux entrées et aux sorties du processeur 13 par l'intermédiaire d'un bus d'accès direct; la sortie de commande 18 de l'unité 16 est raccordée à une entrée homonyme du basculeur de bus 11; il comporte également un comparateur 19, dont le groupe 20 d'entrées est branché au bus d'adresse 8, un consigneur d'adresses 21, destiné à déterminer le numéro d'identification du calculateur esclave 101, 102 ' ' 10 N sélectionné et ayant des sorties connectées au groupe 22 d'entrées du comparateur 19, destiné à comparer l'adresse se trouvant au bus d'adresse 8 au code fourni par le consigneur d'adresses 21, pour déterminer le moment d'appel, par le calculateur hôte, à l'un des calculateurs esclaves 101, 102 10 N; la sortie 23 du comparateur 19 est connectée à l'entrée d'autorisation de l'unité 16 d'occupation du bus interne du calculateur esclave dont l'entrée d'acquittement de sélection est raccordée à la sortie homonyme 24 de l'unité 6 d'organisation d'accès direct, l'entrée de demande d'accès direct est raccordée à la sortie homonyme 25 de l'unité d'organisation d'accès direct 6, la sortie d'acquittement d'accès direct 26 de l'unité 16 étant raccordée à l'entrée homonyme de l'unité d'organisation d'accès direct 6 assurant la formation de signaux de commande régissant l'échange d'informations en régime d'accès direct entre le processeur 2 et l'un des calculateurs esclaves 10 i, 102 Aux figures 2 et 3 sont représentées des parties du système multiprocesseur selon l'invention, réalisé à base d'un bus système du type Q-BUS-. Le processeur 2 de la figure 2 est à base d'un microprocesseur 27 ("Mikroprotsessornye sredstva i sistemy" ("Moyens et systèmes à microprocesseurs"), N 04, 1986, GKVTI SSSR, pages 37 à 41) et le calculateur hôte 1 comporte un élément OU 28 dont la sortie est raccordée au bus système 4, dont une partie et représentée par un bus 41 d'adresse/données, une ligne de lecture de données 42 ' une ligne d'écriture de données 439 une ligne 44 d'indice d'écriture d'octets, une ligne 45 de synchronisation de réponse et une ligne 46 de synchronisation d'échange; la première et la deuxième entrées de l'élément OU 28 sont raccordées à la sortie de commande 29 et à l'entrée de commande 30 d'un microprocesseur 27. L'unité d'organisation d'accès direct 6 comporte une bascule 31, dont l'entrée d'information est raccordée à la sortie d'autorisation du décodeur 7, l'entrée de synchronisation étant raccordée à la sortie de commande 29 du microprocesseur 27, et des éléments OU 32, 33, 34 Une première entrée de l'élément OU 32 est raccordée à la sortie 26 d'acquittement d'accès direct de l'unité 16 d'ocupation de bus interne de chaque calculateur esclave 101, 102 ''1,ON; une deuxième entrée de l'élément OU 32 est raccordée à l'entrée de synchronisation de la bascule 31 et aux premières entrées des éléments OU 33 et 34; la troisième entrée de l'élément OU 32 est raccordée à la sortie de l'élément OU 34 et est branchée à l'entrée de demande d'accès direct de l'unité 16 d'occupation du bus interne de chaque calculateur esclave 101, 102 ', 1,10 N; un élément ET 35 a une première entrée raccordée à la sortie de l'élément OU 32, sa deuxième entrée est raccordée à la sortie de l'élément OU 33 et sa sortie, qui est la sortie 24 de l'unité 6, est raccordée à l'entrée d'acquittement de sélection de l'unité 16 d'occupation de bus interne de chaque calculateur esclave 101, 102,- '*,1 ON et à la deuxième entrée de l'élément OU 33; un élément NON-OU 36 a une première entrée raccordée à une première entrée de l'élément OU 34 et sa deuxième entrée raccordée à la sortie inverseurse de la bascule 31; un élément à retard 37 a une entrée raccordée à la sortie de l'élément ET 35 et sa sortie inverseuse est raccordée à une deuxième entrée de l'élément OU 34 dont la troisième entrée est raccordée à la sortie non inverseuse de la bascule 31 un élément NON-OU 38, dont une première entrée est raccordée à la sortie de l'élément NON- OU 36, la deuxième entrée est raccordée à la sortie de l'élément à retard 37 et la sortie est raccordée à l'entrée de commande 30 du microprocesseur 27; donc l'unité 16 d'occupation de bus interne de chaque calculateur esclave 101 Y 1029;,10 NP comporte, sur la figure 3, des élément OU 39, 40 et 41 une première entrée de l'élément OU 39 est raccordée à la sortie de demande d'accès direct 25 de l'unité 6 et à une première entrée de l'élément OU 40, la deuxième entrée de l'élément OU 39 étant raccordée à une deuxième entrée de l'élément OU 40 et à la sortie 23 du comparateur 19, la sortie de l'élément OU 39, qui est la sortie 17 de l'unité 16, étant raccordée à une première entrée de commande du processeur 13 réalisé comme un microprocesseur 42 ("Mnogoprotsessornye sredstva i sistemy") ("Moyens et systèmes multiprocesseurs"), N 04, 1984, GKVTI SSSR, page 12); La troisième entrée de l'élément OU 40 est raccordée à une première entrée de l'élément OU 41 et est branchée à la sortie d'acquittement de sélection 24 de l'unité d'organisation d'accès direct 6 La deuxième entrée de l'élément OU 41 est raccordée à une deuxième entrée de commande du microprocesseur 42. L'unité 16 d'occupation de bus interne comporte un élément ET 43 qui a une première entrée raccordée à la sortie de l'élément OU 40, sa deuxième entrée étant raccordée à la sortie de l'élément OU 41 et sa sortie, qui est la sortie 18 de l'unité 16, étant raccordée à la deuxième entrée de commande du microprocesseur 42 et à l'entrée de commande du basculeur de bus 11 et un élément tampon à collecteur ouvert 44 dont l'entrée est raccordée à la première sortie de commande du microprocesseur 42 et dont la sortie, qui est la sortie 26 de l'unité 16, est raccordée à l'entrée d'acquittement d'accès direct de l'unité d'organisation d'accès direct 6. Les figures 4 et 5 représentent des parties d'un système multiprocesseur selon l'invention, réalisé à base d'un bus système du type MULTIBUS-1. Le calculateur hôte 1 de la figure 1 comporte un registre 45, montré à la figure 4, dont les entrées d'information sont raccordées au bus système 4 représenté en partie par un bus d'adresse/données 41 par un bus d'adresse 42 ' par une ligne de lecture 43 et par une ligne d'écriture 4 - L'entrée de commande de registre 45 est raccordée à la sortie de commande 46 d'un microprocesseur 47 Dans l'exemple considéré, le processeur 2 est un microprocesseur 47 ("Component Data Catalog", US, Intel, 1982, pages 8/25 à 8/51)- Les sorties du registre 45 sont raccordées au bus d'adresse 8 et au bus d'adresse 42 du bus système 4. L'unité d'organisation d'accès direct 6 comporte des éléments OU 48, 49, 50 Une première entrée de l'élément OU 48 est raccordée à l'entrée de commande du registre 45, à une première entrée de l'élément OU 49 et à une première entrée de l'élément OU 50; une deuxième entrée de l'élément OU 48 est raccordée à la sortie de l'élément OU 50, à une première entrée de commande 51 du microprocesseur 47 et est réunie à l'entrée de demande d'accès direct de l'unité 16 d'occupation de bus interne de chaque calculateur esclave 101 l N -; La troisième entrée de l'élément OU 48 de la figure 4 est raccordée à la sortie d'acquittement d'accès direct 26 de l'unité 16 de chaque calculateur esclave 101, 10 N-_ L'unité 6 comporte également un élément ET 52, comme on peut le voir à la figure 4, dont une première entrée est raccordée à la sortie de l'élément OU 48, sa deuxième entrée est raccordée à la sortie de l'élément OU 49 et à l'entrée d'acquittement de sélection de l'unité 16 (figure 1) de chaque calculateur esclave 101,-;-,l ON un élément à retard 53, dont l'entrée est raccordée à la sortie de l'élément ET 52 et la sortie est raccordée à une deuxième entrée de l'élément OU 50, dont la troisième entrée est raccordée à la sortie du décodeur 7. L'unité 16 d'occupation de bus interne comporte, sur la figure 5, des éléments NON-OU 54, 55 et 56- Une première entrée de l'élément NON- OU 54 est raccordée à la sortie de demande d'accès direct 25 de l'unité d'organisation d'accès direct 6 et à une première entrée de l'élément NON-OU 55; une deuxième entrée de l'élément NON-OU 54 est raccordée à une deuxième entrée de l'élément NON-OU 55 et à la sortie 23 du comparateur 19, la troisième entrée de l'élément NON-OU 55 est raccordée à une première entrée de l'élément NON-OU 56 et à la sortie d'acquittement de sélection de l'unité d'organisation d'accès direct 6; des éléments OU 57, 58, une première entrée de l'élément OU 57 étant raccordée à la sortie de l'élément NON-OU 55, la deuxième entrée de l'élément OU 57 étant raccordée à la sortie de l'élément NON-OU 56, la sortie de l'élément OU 57 étantraccordée à une première entrée de l'élément OU 58, dont la deuxième entrée est raccordée à la sortie de l'élément NON-OU 54, et la sortie de l'élément OU 58, qui est la sortie 17 de l'unité 16 d'occupation de bus interne, est raccordée à l'entrée de commande du processeur 13 représentant un microprocesseur 59 (Component Data Catalog, UN, Intel, 1982, voir pages 7/1 à 7/9); un inverseur 60 a son entrée raccordée à la sortie de l'élément OU 57 et sa sortie, qui est la sortie 18 de l'unité 16, raccordée à la deuxième entrée de l'élément NON-OU 56 et à l'entrée d'autorisation du basculeur de bus 11; un élément NON-ET 61 a une première entrée raccordée à la sortie de commande du processeur 13, sa deuxième entrée étant raccordée à la sortie de l'élément NON-OU 54, un élément tampon 62 à collecteur ouvert dont l'entrée est raccordée à la sortie de l'élément NON-ET 61 et la sortie, qui est la sortie 26 de l'unité 16, est raccordée à l'entrée d'acquittement d'accès direct de l'unité d'organisation d'accès direct 6. Le comparateur 19 (figure 6) est destiné à déterminer la coïncidence des codes aux entrées 20 et 22. Dans le cas o les codes aux entrées 20 et 22 coïncident, à sa sortie apparaît un signal "O"- Les entrées 22 du comparateur 19 sont raccordées aux sorties du consigneur d'adresses 21 réalisé sous la forme d'un jeu de clés 631 63 r Le nombre des clés 631 63 r dépend du nombre de calculateurs esclaves 101, 102, ",1 i O N connectés au calculateur hôte 1 et est déterminé par la relation: Nr r = N - le consigneur d'adresses 21, à l'aide des clés 631 63 r, fournit le code d'adresse de référence, approprié à un calculateur esclave donné 101, 102,1 ou 10 N. La figure 7 représente un diagramme montrant la répartition de l'espace commun d'adresse Q du calculateur hôte 1 qui comprend l'espace d'adresse P des ressources internes du calculateur 1 et les espaces d'adresse Ri RN des calculateurs esclaves 101,-,O 10 N connectés au calculateur hôte 1; Le terme "ressources internes " désigne tous les dispositifs du calculateur hôte 1 soumis aux logiciels du processeur 2, ce sont, par exemple, la mémoire 3 ou le dispositif d'entrée-sortie 5 Pour Q = 4096 k-octets, P = 3072 k-octets, N est déterminé selon la formule: Q-P 4096-3072 N = = 16 R 64 Ainsi, pour l'exemple donné, le nombre de calculateurs esclaves 101,;,10 N dans le système multiprocesseur est égal à 16- Le système multiprocesseur fonctionne de la façon suivante. Le processeur 2 de la figure 1 du calculateur hôte 1 fournit, au bus d'adresse 8, une adresse du groupe d'adresses P, que l'on peut voir à la figure 7, par exemple, celle de la mémoire 3 ou du dispositif d'entrée-sortie 5, et le décodeur 7 analyse l'adresse mise au bus d'adresse 8 Vu que l'adresse fournie n'est pas celle de l'un des calculateurs esclaves 101, -Zl O W, à la sortie du décodeur 7 il n'y a pas de signal d'autorisation et l'unité d'organisation d'accès direct 6 reste au repos,; Pour chacun des calculateurs esclaves 101,,ON, le comparateur 19 effectue en continu la comparaison de l'adresse transmise par le bus d'adresse 8 à l'adresse de référence appropriée, dont le code est fourni par le consigneur d'adresses 21 i Vu que l'unité 6 n'a fourni à l'unité 16 aucun signal de demande d'accès direct, cette dernière, à son tour, ne demande pas d'accès direct, au bus interne 12 chez le processeur 13. Le processeur 13 continue l'échange avec ses propres ressources (la mémoire 14 et le dispositif d'entrée-sortie 15). Sur l'adresse fournie par le processeur 2, il se produit un échange avec une cellule choisie sélectionnée de la mémoire 3 ou avec un registre du dispositif d'entrée-sortie 5 (ni la cellule ni le registre ne sont montrés sur la figure). Si le processus 2 fournit au bus d'adresse 8 l'adresse attribuée à l'un des calculateurs esclaves 101,Y s,1 ON, le décodeur 7 forme un signal d'autorisation du fonctionnement de l'unité d'organisation d'accès direct 6-; Simultanément, les comparateurs 19 de tous les calculateurs esclaves 101,-z-'",10 N, en comparant l'adresse transmise par le bus d'adresse 8 au code fourni par le consigneur d'adresses 21, déterminent lequel des calculateurs esclaves 101,-;,10 N est appelé par le calculateur hôte 1 i Supposons que le calculateur hôte fait appel du calculateur esclave 101 Dans ce cas, à la sortie du comparateur 19 du calculateur esclave 101, sera formé un signal d'autorisation du fonctionnement de l'unité 16 d'occupation de bus interne de ce calculateur. L'unité d'organisation d'accès direct 6 interrompt, sur un signal venant de la sortie du décodeur 7, le travail du processeur 2 et forme un signal de demande d'accès direct qui, par la sortie 25, est fourni à tous les calculateurs esclaves 10 'ly;,'ON Vu que c'est le calculateur esclave 10 qui est appelé par le calculateur hôte 1, c'est seulement l'unité 16 de ce calculateur esclave 10 qui recevra, simultanément avec le signal d'autorisation issu du comparateur 19, le signal de demande d'accès direct fourni par l'unité 6 En résultat, l'unité 16 du calculateur esclave 101 forme le signal d'accès au bus interne 12 qui arrive dans le processeur 13 Le processeur 13 termine le cycle courant d'échange avec ses propres ressources et fournit, à l'unité 16, un signal d'acquittement d'occupation de bus interne, ce qui assure un régime d'accès direct aux ressources du calculateur esclave 101, l'unité 16 transmettant ce signal à l'entrée d'acquittement d'accès direct de l'unité 6 S Sur ce signal, l'unité 6 forme un signal d'acquittement de sélection, envoyé par la sortie 24 à l'unité 16, élabore un signal de poursuite du travail du processeur 2 et annule le signal de demande d'accès direct fourni par la sortie 25 aux calculateurs esclaves 101,- -;, 10 N; Sur le signal d'acquittement de sélectrion, l'unité 16 d'occupation de bus interne pour l'accès direct forme un signal d'autorisation passant au basculeur de bus 11 Le processeur 13 étant débranché de son bus interne 12, le fonctionnement du basculeur de bus 11 se trouve autorisé et étant donné que l'espace d'adresse du calculateur esclave 101:R 1 (figure 7) est inclus dans l'espace d'adresse Q du calculateur hôte 1 (figure 1), le processeur 2, par l'intermédiaire du bus système 4, peut accéder à toutes les ressources locales du calculateur esclave 101 sélectionné, c'est-à-dire que le processeur 2 peut effectuer l'échange d'information avec les ressources internes du calculateur esclave 101 aussi bien qu'avec ses propres ressources internes A condition que l'ensemble d'instructions du processeur 13 représente un sous-ensemble d'instructions du processeur 2, celui-ci peut accomplir le programme rangé dans la mémoire 14 du calculateur esclave 101, ce qui permet de simplifier sensiblement la mise au point des logiciels du calculateur esclave 101; La possibilité d'accès direct du processeur 2 à toutes les ressources internes du calculateur esclave 101 assure un dignostic profond de l'aptitude au travail du matériel de ce calculateur esclave 10 i 1 Ce diagnostic est possible même en cas de panne du processeur 13. Après que le processeur 2 a effectué l'échange d'information avec le calculateur esclave 101, le signal d'acquittement de sélection à la sortie 24 de l'unité d'organisation d'accès direct 6 est annulé, et en l'absence de ce signal à l'unité 16, cette dernière cesse de fournir le signal d'autorisation à l'entrée du basculeur de bus 11 et le bus interne 12 se branche de nouveau au processeur 13 '. Lors du cycle d'échange suivant, en fonction de l'adresse formée par le processeur 2, ce dernier peut effectuer un échange d'information avec ses ressources locales, ou avec les ressources internes de l'un des calculateurs esclaves 101,- -î;, 10 De cette façon, dans le système multiprocesseur selon l'invention, grâce au fait que la procédure d'échange d'informations entre le calculateur hôte et l'un des calculateurs esclaves est entièrement réalisée par la logique de ces calculateurs, et du fait que l'espace d'adresse du calculateur hôte comprend l'espace d'adresse de tous les calculateurs esclaves, on est assuré d'une rapidité maximale possible d'échange entre ces calculateurs et le degré d'aptitude aux réparations et au test du système croît, ce qui fait croître son débit total, et à condition que l'ensemble d'instructions des calculateurs esclaves constitue un sous-ensemble d'instructions du calculateur hôte, la mise au point du système se trouve sensiblement simplifiée; Aux figures 2 et 3 est représenté un système multiprocesseur selon l'invention réalisé à base d'un bus système du type Q-BUS' On suppose que le calculateur hôte 1 de la figure 1 doit effectuer la lecture de l'information contenue dans le calculateur esclave 101 Avant le commencement de l'échange, le microprocesseur 27 de la figure 2 forme une adresse montrée à la figure 8 au bus d'adresse/données 41 de la figure 2 faisant partie du bus système 4, et une adresse montrée à la figure 8 a au bus d'adresse 8 Dans ce cas, on aura "O" à la sortie du décodeur 7, à la sortie non inverseuse de la bascule 31 et à la sortie du comparateur 19. Après que le microprocesseur 27 a formé à sa sortie 29 un signal SYNC + montré à la figure 8 c, à la sortie de l'élément OU 34, le signal de demande d'accès direct de la figure 8 d devient disponible A cet état, le microprocesseur 27 se trouve en attente du signal SSYNC à son entrée 30-. Le signal de demande d'accès direct est appliqué à l'élément OU 39 de la figure 3 et, de la sortie de ce dernier, ce signal passe à l'entrée DMR du microprocesseur 42 Après l'acquisition de ce signal DMR, le microprocesseur termine le cycle courant d'échange utilisant son bus interne 12 et ensuite, forme un signal DMGO, arrivant, par l'intermédiaire de l'élément tampon 44 et représentant le signal d'acquittement d'accès direct de la figure 8 à la première entrée de l'élément OU 32-; La bascule formée des éléments OU 32, 33 et ET 35, se met à O si, aux trois entrées de l'élément OU, 32 sont présents des zéros, et se met à " 1 " lorsque le zéro est supprimé à l'une des entrées de l'élément OU 33; Le signal à la première entrée de l'élément OU 32 entraîne l'apparition du niveau "O" à la sortie de l'élément ET 35, car aux deuxième et troisième entrées de l'élément OU 32, le "O" est déjà présent- Le niveau "O" à la sortie de l'élément ET 35 sera maintenu tant que le zéro sera présent à la première entrée de l'élément OU 33 et ne dépendra pas de l'état des signaux aux entrées de l'élément OU 32; Le signal ainsi formé, montré à la figure 8 f, arrive de la sortie 24 de l'unité 6 aux entrées des éléments OU 40 et 41 de l'unité 16, ainsi qu'à l'entrée de l'élément à retard 37 Une bascule est formée des éléments OU 40 et 44 et ET 43, identique à celle formée dans l'unité 6, par conséquent, la sortie de l'élément ET 43 est remise à O Le signal provenant de la sortie de l'élément ET 43 arrive à l'entrée SACK du microprocesseur 42, et à l'entrée d'autorisation du basculeur de bus 11 en faisant fonctionner ce dernier; Le microprocesseur 42 sur le signal d'entrée SACK, débranche toutes ses entrées qui étaient branchées au bus interne 12; Lorsque le basculeur de bus 11 fonctionne, le bus interne 12 du calculateur esclave 101 se branche au bus système 4-; Simultanément, le signal provenant de la sortie de l'élément ET 35, retardé et inversé par l'élément à retard 37, interdit la formation du signal de la figure 8 d à la sortie 25 de l'unité 6 et met au niveau O le signal à la sortie de l'élément NON-OU 38 L'élément à retard 37 et l'élément OU 28 sont destinés à l'établissement d'adresse préalable par rapport au signal de synchronisation d'adresse transmis par la ligne 46 faisant partie du bus système 4- Le retard, que l'on peut voir aux figures 8 d, e, g, assuré par l'élément à retard 37, dépend de la rapidité de réponse du basculeur de bus Il et de la capacité du bus système 4 et du bus interne 12-; Le signal provenant de la sortie de l'élément NON-OU 38 est appliqué à l'entrée 30 SSYNC du microprocesseur 27 et à la deuxième entrée de l'élément OU 28- L'élément OU 28, sur le signal à sa première entrée, autorise le passage du signal d'échange de la figure 8 k de la sortie SYNC du microprocesseur 27 à la ligne 46 faisant partie du bus système 4. Le microprocesseur 27, en recevant le signal de la figure 8 g à l'entrée SSYNC, cesse de fournir l'adresse. Après que l'adressage est fini, le microprocesseur 27 délivre au bus système 4, par la ligne 42 ' le signal de lecture de la figure 81 montrant que le microprocesseur 27 est prêt à la lecture des données contenues dans la cellule de mémoire 14 sélectionnée ou du registre du dispositif d'entrée-sortie 15 (la cellule et le registre ne sont pas montrés sur le dessin) Les données demandées sont présentées au bus interne 12 et par le basculeur de bus 11 et le bus système 4, arrivent au bus 41 (figure 2) d'adresse/données du microprocesseur 27-; Simultanément avec les données, le calculateur esclave 10 forme et fournit, au bus système 4, par la ligne 4, le signal réponse de la figure 8 m par lequel le calculateur esclave 101 informe le processeur 27 de la délivrance des données au bus système 4 En recevant le signal réponse à son entrée RPLY, le microprocesseur 27 lit les données depuis le bus système 4 et annule successivement les signaux de lecture et le signal de synchronisation d'adresse Le basculement du signal du "O" au " 1 " à la sortie SYNC 29 entraîne l'annulation du signal d'acquittement de sélection à la sortie 24 de l'unité 6, autorisant par cela même le fonctionnement du microprocesseur 42 et débranchant le basculeur de bus il. Les figures 4 et 5 montrent un système multiprocesseur selon l'invention, réalisé à base d'un bus système du type MULTIBUS-1-; On suppose que le calculateur hôte 1 doive lire les données contenues dans le calculateur esclave 101-; Au départ, le microprocesseur 47 de la figure 4 fournit l'adresse des figures 9 a et 9 b par le bus système 4, qui est appliquée aux entrées d'information du registre 45. Ensuite, le microprocesseur 47 forme, à sa sortie 46 ALE, le signal de marquage d'adresse montre à la figure 9 c, et à l'issue d'un certain temps, le signal de lecture de la figure 9 k par la ligne 43 à la sortie RD Sur le signal de marquage d'adresse, dans le registre 45, se produit la mémorisation de l'adresse pour tout le cycle du canal-. Les poids faibles de l'adresse arrivent par le bus d'adresse 42 (figure 4) au bus système 4 Les poids forts passent par le bus 8 au décodeur 7 et aux premières entrées des comparateurs 19 de tous les calculateurs esclaves 10 l -' '1 ON A la sortie 23 du comparateur 19 du calculateur esclave 101 se forme le signal d'autorisation appliqué aux entrées des éléments NON-OU 54 et 55 de l'unité 16 A la sortie du décodeur 7, se forme le niveau "O" appliqué à la première entrée de l'élément OU 50. Simultanément, à la sortie de l'élément OU 50 et à la sortie 25 de l'unité 6 s'établit le signal de demande d'accès direct de la figure 9 d Le même signal se trouve appliqué à l'entrée du microprocesseur 47 (figure 4) et le met en régime d'attente-. Le signal de demande d'accès direct est appliqué à l'entrée de l'élément NON-OU 54 o il est inversé et, par l'élément OU 58, il arrive à l'entré de maintien du microprocesseur 59 En recevant le signal à l'entrée de maintien, le microprocesseur 59 termine le cycle d'échange courant sur son bus interne 12, met à l'état débranché toutes ses sorties débouchant au bus interne 12, puis, forme, à sa sortie HLDA, le signal d'acquittement de demande d'accès direct de la (figure 9 f, ce signal, par l'élément NON-ET 61, o il est validé par le signal arivant de la sortie de l'élément NON-OU 54, et par l'intermédiaire de l'élément tampon 62 à collecteur ouvert, passant à la sortie 26 de l'unité 16 d'occupation du bus. Les éléments OU 48, 49 et l'élément ET 52 forment une bascule qui est mise à trop si aux trois entrées de l'élément OU 48 sont présents des "O", et se met à " 1 " lorsque le "O" est supprimé au moins à l'une des entrées de l'élément OU 49 Le signal à la sortie 26 de l'unité 16 arrive à l'entrée de l'élément OU 48 et met à "O" la sortie de l'élément ET 52 et, respectivement, la sortie 24 de l'unité 6 Ce signal, montré à la figure 9 g, passe par la ligne d'acquittement de sélection aux entrées des éléments NON-OU 55 et 56 de l'unité 16, de même qu'à l'entrée de l'élément à retard 53; Les éléments NON-OU 55 et 56, l'élément OU 57 et l'inverseur 60 forment une bascule tout comme dans l'unité 6 de la figure 4- De ce fait, à la sortie de l'élément OU 57 de la figure 5, se forme le niveau " 1 " et à la sortie de l'inverseur 60, le niveau "O" Le signal à la sortie de l'élément OU 57, par l'intermédiaire de l'élément OU 58, passe à l'entrée de maintien du microprocesseur 59 Les signaux provenant des sorties des éléments 54 et 57 s'additionnent sur l'élément OU 58. Cette solution assure la sauvegarde, à l'entrée de maintien du microprocesseur 59, du niveau " O " lorsque le signal de la figure 9 d de la sortie 25 de demande d'accès direct de l'unité 6 est annulés Le signal de la sortie de l'inverseur 60 passe à l'entrée du basculeur de bus 11 et autorise son fonctionnement Le fonctionnement du basculeur 11 entraîne le branchement du bus interne 12 du calculateur esclave 101 au bus système 4. Simultanément, le signal provenant de la sortie de l'élément ET 52 (figure 4), retardé sur l'élément à retard 53, interdit la formation du signal de la figure 9 d à la sortie de l'élément OU 50 Sur un signal appliqué à l'entrée PRET 51 du microprocesseur 47, ce dernier est autorisé à continuer son cycle d'échange courant Lorsque ce signal est annulé à la sortie 25 de l'unité 6, l'unité 16 est informée de la fin de la phase de demande; Après le branchement du bus interne 12 du calculateur esclave 101 au bus système 4, le calculateur esclave 101 fournit, au bus d'adresse/données 41 du système 4, les données demandées, ; Le microprocesseur 47 les reçoit aux entrées/sorties bidirectionnelles ADO-AD 7 et annule successivement les signaux des figures 9 c et 9 k aux sorties ALE et RD. L'élément à retard 53 permet de rattrapper le temps nécessaire à l'établissement des données valides sur le bus système 4 L'annulation du signal à la sortie ALE du microprocesseur 47 entraîne l'annulation du signal "acquittement sélection" à la sortie 24 de l'unité 6 Par cela même se trouve autorisé le fonctionnement du microprocesseur 59 et le basculeur de bus 11 est débranché. Les exemples de réalisation du système multiprocesseur proposé montrent que, grâce au fait que l'assistance de la procédure d'échange entre le calculateur hôte et les calculateurs esclaves n'est due qu'à la logique des calculateurs, le plus grand effet peut être atteint dans le cas o, comme processeurs du calculateur hôte et des calculateurs esclaves, on utilise des microprocesseurs de différentes générations venant du même constructeur-; Dans chaque génération suivante de microprocesseurs, on utilise généralement les caractéristiques des processeurs de la génération précédente, aussi dans ce cas se trouve intacte la compatibilité des ensembles d'instructions et les pouvoirs fonctionnels du matériel se trouvent augmentés, notamment, l'espace d'adresse est élargi. De cette façon, la configuration proposée du système multiprocesseur assure la rapidité maximale possible d'échange entre le calculateur hôte et les calculateurs esclaves, et simplifie condidérablement la mise au point du système et augmente la profondeur du diagnostic du système; R E V E N D I C A T I O N S 1 Système multiprocesseur du type comportant un calculateur hôte, comprenant un processeur, une mémoire, un dispositif d'entrée-sortie réunis par un bus système, et une multitude de calculateurs esclaves, connectés par le bus système au calculateur hôte, et dans lequel chacun des calculateurs esclaves comporte un basculeur de bus connecté au bus système, un processeur, une mémoire, un dispositif d'entrée-sortie réunis par un bus interne raccordé au basculeur de bus, caractérisé en ce que le calculateur hôte ( 1) comporte une unité d'organisation d'accès direct ( 6) aux calculateurs esclaves, qui a un groupe ( 9) d'entrées et sorties raccordé aux sorties et entrées du processeur ( 2), une sortie de demande d'accès direct ( 25), une sortie d'acquittement de sélection ( 24) et une entrée d'acquittement d'accès direct, raccordées, respectivement, aux entrées et à la sortie homonymes de tous les calculateurs esclaves ( 101, - -,i ON), un décodeur ( 7) dont la sortie est raccordée à l'entrée d'autorisation de l'unité d'organisation d'accès direct ( 6), les entrées du décodeur ( 7) étant raccordées, par l'intermédiaire d'un bus d'adresse ( 8), aux entrées d'adresse du processeur ( 2) raccordées aux entrées homonymes de la mémoire ( 3), aux entrées du dispositif d'entrée-sortie ( 5) et aux entrées d'adresse de tous les calculateurs esclaves (i O î d'entrées ( 22) du comparateur ( 19). 2; Système multiprocesseur selon la revendication 1, caractérisé en ce que le calculateur hôte ( 1) comporte un élément OU ( 28) qui a une première entrée raccordée à la sortie de commande du processeur ( 2), une deuxième entrée raccordée à l'entrée de commande du processeur ( 2), sa sortie étant branchée au bus système ( 4), en ce que l'unité d'organisation d'accès direct ( 6) comporte une bascule ( 31), dont l'entrée d'information est raccordée à la sortie d'autorisation du décodeur ( 7) et dont l'entrée de synchronisation est raccordée à la sortie de commande du processeur ( 2), des éléments OU ( 32, 33, 34), une première entrée de l'élément OU 32 étant raccordée à la sortie ( 26) d'acquittement d'accès direct de l'unité ( 16) d'occupation de bus interne de chaque calculateur esclave (O 1 î,-î,10 N), une deuxième entrée de l'élément OU ( 32) étant raccordée à l'entrée de synchronisation de la bascule ( 31) et aux premières entrées des éléments OU ( 33, 34), la troisième entrée de l'élément OU ( 32) étant raccordée à la sortie de l'élément OU ( 34) et étant branchée à l'entrée de demande d'accès direct de l'unité ( 16) d'occupation de bus interne de chaque calculateur esclave ( 101,-,l ON), un élément ET ( 35) qui a sa première entrée raccordée à la sortie de l'élément OU ( 32), sa deuxième entrée raccordée à la sortie de l'élément OU ( 33) et sa sortie raccordée à l'entrée d'acquittement de sélection de l'unité ( 16) d'occupation de bus de chaque calculateur esclave ( 101, -,1 ON) et à la deuxième entrée de l'élément OU ( 33), un élément NON-OU ( 36) dont une première entrée est raccordée à une deuxième entrée de l'élément OU ( 34) et sa deuxième entrée est raccordée à la sortie inverseuse de la bascule ( 31), un élément à retard ( 37) dont l'entrée est raccordée à la sortie de l'élément ET ( 35) et sa sortie inverseuse est raccordée à une deuxième entrée de l'élément OU ( 34) dont la troisième entrée est raccordée à la sortie non inverseuse de la bascule ( 31), un deuxième élément NON-OU ( 38), dont une première entrée est raccordée à la sortie de l'élément NON-OU ( 36), la deuxième entrée est raccordée à la sortie de l'élément à retard ( 37) et sa sortie est raccordée à l'entrée de commande du processeur ( 2), en ce que l'unité ( 16) d'occupation de bus interne de chaque calculateur esclave ( 1015 -ON) comporte des éléments OU ( 39, 40, 41), une première entrée de l'élément OU ( 39) étant raccordée à la sortie de demande d'accès direct ( 25) de l'unité d'organisation d'accès direct ( 6) et à une première entrée de l'élément OU ( 40), la deuxième entrée de l'élément OU ( 39) étant raccordée à une deuxième entrée de l'élément OU ( 40) et à la sortie ( 23) du comparateur ( 19), la sortie de l'élément OU ( 39) étant raccordée à une première entrée de commande d'un processeur ( 13), la troisième entrée de l'élément OU ( 40) étant raccordée à une première entrée de l'élément OU ( 41) et branchée à la sortie d'acquittement de sélection de l'unité d'organisation d'accès direct ( 6) la deuxième entrée de l'élément OU ( 41) étant raccordée à une deuxième entrée de commande du processeur ( 13) et à l'entrée de commande du basculeur de bus ( 11) et un élément tampon ( 44) à collecteur ouvert, dont l'entrée est raccordée à la première entrée de commande du processeur ( 13) et la sortie est raccordée à l'entrée d'acquittement d'accès direct de l'unité d'organisation d'accès direct ( 6). 3-; Système multiprocesseur selon la revendication 1, caractérisé en ce que le calculateur hôte ( 1) comporte un registre ( 45), dont les entrées d'information sont raccordées au bus système ( 4), dont l'entrée de commande est raccordée à une première entrée de commande du processeur ( 2) et dont les sorties sont racordées au bus d'adresse ( 8) et au bus système ( 4), en ce que l'unité d'organisation d'accès direct ( 6) comporte des éléments OU ( 48, 49, 50), une première entrée de l'élément OU ( 48) étant raccordée à l'entrée de commande du registre ( 45), à une première entrée de l'élément OU ( 49) et à une première entrée de l'élément OU ( 50), une deuxième entrée de l'élément OU ( 48) étant raccordée à la sortie de l'élément OU ( 50), à la première entrée de commande du processeur ( 2) et à l'entrée de demande d'accès direct de l'unité ( 16) d'occupation de bus interne de chaque calculateur esclave ( 101, -,1 ON), la troisième entrée de l'lément OU ( 48) étant raccordée à la sortie d'acquittement d'accès direct ( 26) de l'unité ( 16) d'occupation de bus interne de chaque calculateur esclave (l O 1,,1 ON), un élément ET ( 52), dont une première entrée est raccordée à la sortie de l'élément OU ( 48), la deuxième entrée de l'élément ET ( 52) étant raccordée à la sortie de l'élément OU ( 49), la sortie de l'élément ET ( 52) étant raccordée à la deuxième entrée de l'élément OU ( 49) et à l'entrée d'acquittement de sélection de l'unité ( 16) d'occupation de bus interne de chaque calculateur esclave ( 1 Oî,,1 ON), un élément à retard ( 53), dont l'entrée est raccordée à la sortie de l'lément ET ( 52) et la sortie est raccordée à une deuxième entrée de l'élément OU ( 50), la troisième entrée de l'élément OU ( 50) étant raccordée à la sortie du décodeur ( 7), et en ce que l'unité ( 16) d'occupation de bus interne comporte des éléments NON-OU ( 54, 55, 56), une première entrée de l'élément NON-OU ( 54) étant raccordée à la sortie de demande d'accès direct ( 25) de l'unité d'organisation d'accès direct ( 6) et à une première entrée de l'élément NON-OU ( 55), la deuxième entrée de l'élément NON-OU ( 54) étant raccordée à une deuxième entrée de l'élément NON-OU ( 55) et à la sortie ( 23) du comparateur ( 19), la troisième entrée de l'élément NON-OU ( 55) étant raccordée à une première entrée de l'élément NON-OU ( 56) et à la sortie d'acquittement de sélection de l'unité d'organisation d'accès direct ( 6), des éléments OU ( 57, 58), une première entrée de l'élément OU ( 57) étant raccordée à la sortie de l'élément NON-OU ( 55), la deuxième entrée de l'élément OU ( 57) étant raccordée à la sortie de lélément NON-OU ( 56), la sortie de l'élément OU ( 57) étant raccordée à une première entrée de l'élément OU ( 58), dont la deuxième est raccordée à la sortie de l'élément NON-OU ( 54), la sortie de lélément OU ( 58) étant raccordée à l'entrée de commande du processeur ( 13), un inverseur ( 60), dont l'entrée est raccordée à la sortie de l'élément OU ( 57) et la sortie, à la deuxième entrée de l'élément NON- OU ( 56) et à l'entrée de commande du basculeur de bus ( 11), un élément NON-ET ( 61), dont une première entrée est raccordée à la sortie de commande du processeur ( 13), la deuxième entrée de l'élément NON-ET ( 61) étant raccordée à la sortie de l'élément NON-OU ( 54), un élément tampon ( 62) à collecteur ouvert dont l'entrée est raccordée à la sortie de l'élément NON-ET ( 61) et la sortie est raccordée à l'entrée d'acquittement d'accès direct de l'unité d'organisation d'accès direct ( 6).