Brevet FR2667961A1 — publié le 19920417

La présente invention concerne de façon générale un système de transfert d'information numérique, et elle concerne plus particulièrement un procédé et un système pour le transfert de données numériques entre des éléments5 d'un système d'avionique d'aéronef, par l'utilisation d'opérations d'accès direct en mémoire. On a employé diverses structures pour le trans- fert de données numériques entre des éléments de système d'avionique d'aéronef De telles structures sont de façon10 caractéristique conformes aux normes qui sont spécifiées dans la Spécification ARINC 429-11, intitulée "Mark 33 Digital Information Transfer System (DITS)", publiée le 29 août 1988 par Aeronautical Radio, Inc La Spécification ARINC 429 facilite l'association compatible d'équipements15 qui peuvent être réalisés par divers fabricants La Spécification ARINC 429 indique des formats de mots de données numériques généraux prédéfinis, et des exemples de codage. Dans le système de données ARINC 429, le débit binaire pour le fonctionnement à vitesse élevée est défini comme étant20 égal à 100 kilobits par seconde + 1 %, tandis qu'un débit binaire sélectionné pour le fonctionnement à faible vitesse est défini dans une plage de 12,0 à 14,5 kilobits par seconde De plus, le débit sélectionné pour le fonctionne- ment à faible vitesse doit être maintenu à 1 % près.25 Le brevet des E U A N O 4 280 221 décrit un système de transmission de données numériques comprenant une source de données, une interface de source et un bus de données numériques pour le transfert d'une information codée de la source de données vers un ou plusieurs récep-30 teurs, chacun d'eux comportant une interface de récepteur. L'interface de source peut être adaptée de façon à comman- der les temps de montée et de descente des signaux sur le bus de données, à un ensemble de fréquences différentes. L'interface de source et l'interface de récepteur peuvent35 fonctionner à la fois à une cadence de données élevée de kilobits par seconde, et à une cadence de données fai- ble de 12 à 14, 5 kilobits par seconde. Le brevet des E U A no 4 298 959 décrit un récepteur d'un système de transfert d'information numérique qui est destiné à permettre un accès direct en mémoire (DMA) pour un processeur de signal Le récepteur du système de transfert d'information numérique enregistre directement dans une mémoire vive (RAM) de données du système de trans- fert d'information numérique, des données reçues de façon10 asynchrone sur un ensemble de canaux d'entrée, les données enregistrées étant telles qu'elles sont reçues Un identi- ficateur de premier multiplet du champ d'information de mots de données, qui identifie la source de données, est utilisé à titre de pointeur d'adresse, pour définir la15 position dans la mémoire vive à laquelle doivent être enre- gistrés les bits de signal ultérieurs du mot de données Un réseau d'échantillonnage commun échantillonne les données qui sont reçues sur chaque canal d'entrée, pour former des échantillons ayant une durée inférieure à celle d'une cellule de bit Le réseau d'échantillonnage produit au moins un échantillon de signaux à vitesse élevée et de signaux à faible vitesse, pendant la période qui correspond à la vitesse de signal de chacun Les données échantillon- nées sont multiplexées en un train de données série et sont dirigées soit vers un registre d'adresse de premier multi- plet, soit directement vers la mémoire vive de données. Le brevet des E U A N O 4 646 324 décrit un émet- teur d'un système de transfert d'information numérique, qui est destiné à émettre des mots série de longueur prédéter-30 minée, à des vitesses sélectionnées, en vue de l'émission sur un ensemble de canaux parallèles L'émetteur numérique est conçu pour présenter au récepteur de système de trans- fert d'information numérique qui est décrit dans le brevet des E U A no 4 298 959, des données de test de simulation35 de paramètres de vol, provenant d'une base de données Les 3 mots qui sont sélectionnés pour l'émission en série sur les canaux de sortie parallèles, sont appliqués séquentiellement et de façon répétée à un multiplexeur qui dirige des bits sélectionnés provenant de ces mots, avec des vitesses 5 fixes et variables pouvant être réglées, vers une combinai- son sélectionnée d'un registre à décalage et d'un réseau de bascules, en vue de l'émission Les systèmes qui sont décrits dans les brevets des E U A N O 4 298 959 et 4 646 324 sont conçus pour la diffusion de données consistant en mots de 32 bits, qui sont émis à des intervalles périodi- ques, et qui contiennent de façon générale des signaux discrets et des signaux d'états d'instruments. Le protocole de transfert de données de fichier ARINC 429 classique utilise une logique d'interface ARINC 429 qui fonctionne sous la dépendance d'interruptions ou d'invitations à émettre, et qui exige un temps-système de traitement important pour un processeur d'entrée/sortie (E/S) commun dans le système Avec une structure fonction- nant sous la dépendance d'interruptions, le processeur d'E/S est interrompu pour chaque mot de données dans le transfert Chaque interruption ajoute un temps-système - notable et présente donc une charge de travail importante pour le processeur E/S Un temps-système de traitement encore plus élevé est nécessaire pour la logique d'inter-25 face d'invitation à émettre, dans laquelle un protocole "d'établissement de liaison" continu entre deux terminaux exige de contrôler constamment l'état d'un émetteur- récepteur d'interface Le processeur d'E/S suspend des tâches importantes pour assurer des transferts de fichier.30 La fréquence et la durée de ces interruptions sont particu- lièrement gênantes dans un système d'unité de gestion de données. Un but de la présente invention est de procurer un procédé et une unité de commande d'accès direct en mé- moire (DMA) de type perfectionné, permettant un transfert de données effectif, efficace et fiable. Un autre but de l'invention est de procurer un procédé et une unité de commande d'accès direct en mémoire utilisés dans un système de transfert d'information numé- rique, pour la mise en oeuvre du protocole de transfert de données de fichier ARINC 429, d'une manière pratiquement indépendante d'un processeur d'entrée/sortie (E/S). Un autre but de l'invention est de procurer un procédé et une unité de commande de récepteur ARINC 429 qui éliminent des inconvénients de structures de l'art anté- rieur. En résumé, on atteint les buts et avantages de l'invention au moyen d'un procédé et d'une unité de comman- de d'accès direct en mémoire pour un transfert de données15 numériques dans un système de transfert d'information numé- rique comportant un processeur d'entrée/sortie (E/S) En premier lieu, le processeur d'E/S identifie un mot d'ordre de départ Sous l'effet du mot d'ordre de départ qui est identifié, le processeur d'E/S initialise et valide une20 unité de commande d'accès direct en mémoire (DMA) L'unité de commande de DMA génère une interruption et elle l'appli- que au processeur d'E/S à la suite du transfert de tous les mots de données intermédiaires de l'enregistrement de don- nées Sous l'effet de l'impulsion qui est reçue pendant une25 fonction de réception de données, le processeur d'E/S exécute une procédure finale de contrôle d'erreur Le pro- cesseur d'E/S a ainsi la possibilité d'exécuter d'autres tâches pendant que l'unité de commande de DMA effectue chaque transfert d'enregistrement de données, et le proces-30 seur d'E/S est interrompu après la réception ou l'émission de chaque enregistrement de données complet. D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre35 d'exemple non limitatif La suite de la description se réfère aux dessins annexés dans lesquels la figure 1 est une représentation sous forme de schéma synoptique d'un système de transfert d'information numérique ARINC 429 qui est utilisé pour le transfert de5 fichiers basé sur la technique d'accès direct en mémoire, conforme à l'invention; la figure 2 est une représentation sous forme de schéma synoptique plus détaillé d'une unité de gestion de données du système de transfert d'information numérique10 ARINC 429 de la figure 1; la figure 3 est un organigramme qui illustre des étapes logiques qu'exécute un processeur d'entrée/sortie (E/S) du système de transfert d'information numérique ARINC 429 de la figure 1 pour la réception d'un fichier; et la figure 4 est un organigramme qui illustre les étapes logiques qu'exécute un processeur d'entrée/sortie (E/S) du système de transfert d'information numérique ARINC 429 de la figure 1 pour l'émission d'un fichier. En se référant maintenant au dessin, on voit sur la figure 1 une représentation sous forme de schéma synop- tique d'un système de transfert d'information numérique ARINC 429 qui est désigné de façon générale par la référen- ce 10 et qui est conçu conformément à l'invention Les principaux éléments constitutifs du système ARINC 429 por-25 tant la référence 10, comprennent un émetteur-récepteur ARINC 429, 12, un sous-système d'unité de gestion de don- nées 14, connecté fonctionnellement à l'émetteur-récepteur 12, une mémoire 16, telle qu'une mémoire vive statique (SRAM) pour l'enregistrement d'information de données et d'état, et un bus de données 18 pour établir des communica- tions bidirectionnelles entre l'émetteur-récepteur 12, le sous-système d'unité de gestion de données 14 et la mémoire vive statique 16 Le sous-système d'unité de gestion de données 14 comprend un processeur d'Entrée/Sortie (E/S) 20,35 une unité de commande d'interruption 22, une unité de com- mande d'accès direct en mémoire (DMA) 24, une logique de commande de DMA 26, une logique de gestion d'erreur 28 et l'émetteur-récepteur ARINC 429, 12, associé La fonction principale du sous-système d'unité de gestion de données 14 est de collecter et de contrôler diverses données qui sont générées dans un aéronef L'architecture du sous-système d'unité de gestion de données 14 est basée sur l'utilisa- tion d'éléments de traitement multiples qui résident sur un seul bus de système, avec des communications assurées par10 le processeur d'E/S 20 Le processeur d'E/S 20 utilise des liaisons de données série ARINC 429 de type standard avec d'autres systèmes de l'aéronef, comme par exemple un dis- positif d'entrée/sortie 30 qui est représenté. Le format pour le transfert de données numériques de fichier qui est défini par la norme ARINC 429 est divisé en enregistrements de données Chaque enregistrement de données contient de 1 à 126 mots de données intermédiaires qui suivent un mot initial ayant la signification "des don- nées suivent" Chaque enregistrement dans le fichier est20 transféré de façon consécutive en utilisant le protocole de transfert de données de fichier ARINC 429, de la manière suivante Un émetteur qui doit émettre les données vers un récepteur, émet un mot initial de demande d'émission (ou RTS) sur le bus qui le connecte au récepteur considéré Le25 récepteur réagit en émettant une réponse d'autorisation d'émission (ou CTS), sur le bus séparé qui est prévu pour le flux de données de retour L'émetteur émet ensuite le mot initial ayant la signification "des données suivent". Le mot initial ayant la signification "des données suivent"30 indique au récepteur le nombre de mots de données intermé- diaires qui seront émis au cours de l'émission d'enregis- trement de données qui suit Après la transmission des mots initiaux d'ordre/réponse entre l'émetteur et le récepteur, le transfert de l'enregistrement se poursuit avec la trans-35 mission des mots de données intermédiaires, qui sont suivis 7 par un mot final de contrôle d'erreur Le récepteur traite le mot final de contrôle d'erreur, et si aucune erreur n'est détectée, il met fin à la transaction en émettant vers le récepteur un mot (ACK) signalant que les données5 reçues étaient correctes Lorsque des erreurs sont détec- tées, le récepteur émet vers l'émetteur un mot (NAK) signa- lant que les données reçues étaient incorrectes L'acquit- tement ACK ou NAK qui provient du récepteur est attendu pendant un intervalle de temps prédéfini de 50 millisecon-10 des après le mot final de contrôle d'erreur. Conformément à la présente invention, on minimise les exigences de traitement du processeur d'E/S 20 pour le transfert de grands fichiers de données entre le sous- système d'unité de gestion de données 14 et d'autres systè-15 mes d'un aéronef, tels que l'unité de mémoire à disques 30, tout en utilisant le protocole de transfert de données de fichier ARINC 429 On utilise le protocole classique basé sur des interruptions ou des invitations à émettre, entre le processeur d'E/S 20 et l'émetteur-récepteur ARINC 429,20 12, pendant la transmission des mots initiaux d'ordre/ réponse, avant le transfert des mots de données intermé- diaires d'un enregistrement de données Après qu'un mot d'ordre prédéfini a été émis, comme par exemple le mot initial ayant la signification "des données suivent", le25 processeur d'E/S 20 valide l'unité de commande d'accès direct en mémoire (DMA) 24 pour prendre en charge le trans- fert de l'enregistrement de données Chacun des mots de données est transmis séquentiellement, dans des conditions dans lesquelles l'unité de commande de DMA 24 accomplit le30 transfert de l'enregistrement de données indépendamment du processeur d'E/S 20 L'unité de commande de DMA 24 appelle l'attention du processeur d'E/S 20, avec une interruption appliquée par l'intermédiaire de l'unité de commande d'in- terruption 22, à l'achèvement du transfert de l'enregistre-35 ment de données Le processeur d'E/S 20 accomplit alors les étapes finales de contrôle d'erreur qui achèvent le trans- fert L'unité de commande de DMA 24 accomplit à la fois l'émission et la réception de données. On peut utiliser pour l'émetteur-récepteur 22 une puce de circuit intégré émetteur-récepteur ARINC 429 de type classique, comprenant un émetteur et au moins un récepteur L'émetteur-récepteur ARINC 429, 12, qui est incorporé dans le sous-système d'unité de gestion de don- nées 14, comporte un seul accès de lecture/écriture à 810 bits pour le processeur d'E/S 20 Du fait qu'un mot ARINC 429 complet a une longueur de 32 bits, la logique de com- mande de DMA 26 permet l'accomplissement de quatre tran- sactions de DMA à 8 bits pour chaque transfert de mot de données ARINC 429 à 32 bits On peut réduire la complexité15 de la logique de commande de DMA 26 qui est exigée,dans le cas d'un émetteur-récepteur ayant un accès à 16 bits, ou bien on peut éliminer cette logique en utilisant un émetteur-récepteur avec un accès à 32 bits Un signal logique de récepteur correspondant à une combinaison logique "OU"20 des bits "trame prêtes" de tous les récepteurs de l'émet- teur-récepteur 12, est appliqué à la logique de commande de DMA 26, et à l'unité de commande d'interruption 22, comme l'indique une ligne portant la mention RCVR HIT Un signal logique d'émetteur qui retourne à l'état "" lorsque le25 premier multiplet de la trame suivante est chargé dans un registre "premier entré premier sorti" de l'émetteur- récepteur 12, est appliqué à la logique de commande de DMA 26 et à l'unité de commande d'interruption 22, comme l'in- dique une ligne portant la mention XMIT MT La logique de commande de DMA 26 applique des demandes de transfert de données à l'unité de commande de DMA 24 comme l'indique une ligne portant la mention DMA REQ(S). Le contrôle d'erreur est effectué par la logique de gestion d'erreur 28, en association avec la logique de commande de DMA 26 La logique de gestion d'erreur 28 iden- 9 tifie une condition d'erreur lorsque le nombre de mots de données intermédiaires qui sont transférés est inférieur à un nombre indiqué de façon erronée par le mot initial ayant la signification "des données suivent" La logique de 5 gestion d'erreur 28 génère une interruption d'erreur pour éviter un blocage de l'unité de commande de DMA 24 pendant que le processeur d'E/S 20 exécute d'autres tâches La logique de commande de DMA 26 peut appliquer à la logique de gestion d'erreur 28 un signal de commande indiqué par la10 ligne en pointillés portant la mention SSM VALID, pour valider l'échantillonnage des bits SSM sur le bus de don- nées 18 La logique de gestion d'erreur 28 contrôle les bits de données de matrice de signe/état SSM, 30 et 31, qui sont fixés de façon à identifier sans ambiguïté un mot de15 données parmi les mots initiaux d'ordre/réponse (les bits sont par exemple fixés à ( 01)1 et le mot final de contrôle d'erreur (les bits sont par exemple fixés à ( 10)) Pendant que le transfert de données de DMA est en cours, si les bits de données SSM sont différents d'une valeur prédéfi-20 nie, comme par exemple s'ils ont un niveau logique bas ( 00), la logique de gestion d'erreur 28 génère une inter- ruption d'erreur L'interruption d'erreur générée, qui correspond à une ligne portant la mention INT ERREUR, est appliquée par l'unité de commande d'interruption 22 au25 processeur d'E/S 20 Le processeur d'E/S 20 applique un signal d'acquittement d'erreur à la logique de gestion d'erreur 26, comme l'indique une ligne portant la mention ACK ERREUR Le processeur d'E/S 20 peut par ailleurs effec- tuer tous les contrôles d'erreur classiques sur l'enregis-30 trement de données qui est reçu. En se référant également à la figure 2, on voit deux unités de mémoire à disques 30 qui sont connectées au sous-système d'unité de gestion de données 14 Deux ensem- bles de lignes de signal différentielles ARINC 429, portant35 les mentions MDDU IN, PDL IN et MDDU OUT, PDL OUT, permet- tent un transfert de données bidirectionnel par l'intermé- diaire de l'émetteur-récepteur ARINC 429, 12, du sous- système d'unité de gestion de données 14 La mémoire vive statique SRAM 16 comprend un tampon de données d'émission5 XMIT attribué, et un tampon de données de réception RCVR, pour l'enregistrement en tampon de mots de données séquen- tiels dans des enregistrements de données qui sont reçus ou émis Des signaux de lecture, d'écriture et de commande ARINC 429 sont appliqués par l'unité de commande de DMA 24 à l'émetteur-récepteur 12, comme l'indique une ligne por- tant la mention SIGNAUX XCVR RD/WR/CS 429, par l'intermé- diaire d'une logique de commande de bus 31 de type classi- que. On peut utiliser pour l'unité de commande de DMA 24 divers microprocesseurs disponibles dans le commerce, offrant des possibilités classiques, comme par exemple le microprocesseur à 16 bits à haut niveau d'intégration 80 C 186 qui est fabriqué et commercialisé par Intel Corpo- ration, Santa Clara, Californie, comme représenté sur la figure 2 Les fonctions intégrées du microprocesseur 80 C 186 comprennent 2 canaux d'accès direct en mémoire (DMA) O et 1, qui sont des canaux rapides et indépendants, une unité de commande d'interruption programmable, 3 temporisateurs programmables à 16 bits, une unité d'interface de bus, une25 mémoire programmable et une logique de sélection de puces périphériques, comprenant des registres de commande pro- grammables Bien qu'on ne puisse programmer qu'un seul canal de DMA pour les fonctions de réception ou d'émission de données de l'unité de commande de DMA 24, on peut avan-30 tageusement programmer pour la réception l'un des canaux de DMA O ou 1 de l'unité de commande de DMA 80186 24, tandis que l'autre est programmé pour l'émission de données Les canaux de DMA O ou 1 permettent un fonctionnement en duplex intégral Chacun des canaux de DMA O et 1 comprend un35 ensemble de registres ADRESSE DE SOURCE, ADRESSE DE DESTI- il NATION, NOMBRE DE TRANSFERTS et REGISTRE DE COMMANDE, qui sont désignés de façon générale par les références respec- tives 36 et 38. Une logique de protection contre les erreurs 39 comprend une logique de reconnaissance de mot de commande , qui identifie la condition dans laquelle le nombre de mots de données qui sont reçus est inférieur au nombre programmé dans le registre NOMBRE DE TRANSFERTS du registre de commande de DMA 36 La logique de reconnaissance de mot10 de commande 40 contrôle les bits de données de matrice de signe/état SSM, 30 et 31, qui identifient sans ambiguïté un mot de données faisant partie des mots initiaux d'ordre/réponse et du mot final de contrôle d'erreur Pen- dant que le transfert d'un enregistrement de données avec15 DMA est en cours, lorsque les bits de données SSM ont une valeur autre que la valeur logique basse prédéfinie ( 00), la logique de reconnaissance de mot de commande 40 génère une interruption d'erreur L'interruption d'erreur générée, qui est indiquée sur une ligne portant la mention ERREUR20 ENREGISTREMENT, est appliquée au processeur d'E/S 20, par l'intermédiaire de l'unité de commande d'interruption 22. Un compteur de lecture ARINC 429, 42, et un comp- teur d'écriture ARINC 429, 44, remplissent la fonction de la logique de commande de DMA 26 de la figure 1, pour auto-25 riser quatre transactions de DMA à 8 bits pour chaque transfert de mot de données ARINC 429 à 32 bits par l'émet- teur-récepteur ARINC 429, 12 Le compteur de lecture ARINC 429, 42, peut appliquer un signal à la logique de recon- naissance de mot de commande 40, pour échantillonner les bits SSM 30 et 31 du dernier multiplet de chaque transfert de mot de données. Un signal logique de récepteur correspondant à une combinaison logique "OU" des bits "trame prête" de tous les récepteurs dans l'émetteurrécepteur 12, est appliqué à35 la logique de protection contre les erreurs 39, comme 12 l'indique une ligne portant la mention ANY RCVR HIT Des bits "trame prête" individuels provenant de chacun de deux récepteurs de l'émetteur-récepteur 12, sont appliqués à l'unité de commande d'interruption 22, comme l'indique une5 paire de lignes portant les mentions MDDU HIT et PDL HIT. Un signal de sortie d'émetteur qui change de niveau logique lorsque le premier multiplet de la trame suivante est chargé dans un registre "premier entré premier sorti" de l'émetteur-récepteur 12, est appliqué à la logique de pro-10 tection contre les erreurs 39 et à l'unité de commande d'interruption 22, comme l'indique une ligne portant la mention XMIT VIDE Les compteurs de lecture et d'écriture de multiplets 42 et 44 appliquent des demandes de transfert de données à l'unité de commande de DMA 24, comme l'indi-15 quent les lignes portant les mentions DMA RQO et DMA RQ 1. Lorsque l'émetteur-récepteur ARINC 429, 12, du sous-système d'unité de gestion de données 14 doit être utilisé pour émettre un fichier, le canal de DMA 1 de l'unité de commande de DMA 24 est initialisé par le proces-20 seur d'E/S 20, pour transférer des données de la mémoire 16 vers l'émetteur-récepteur 12 L'initialisation du canal 1 de l'unité de commande de DMA comprend la fixation de valeurs appropriées dans les registres de DMA 38 Le poin- teur de source de DMA est fixé à l'adresse du premier enre-25 gistrement de données dans la mémoire 16, et le pointeur de destination est fixé de façon à désigner l'émetteur- récepteur ARINC 429, 12 La taille de l'enregistrement est fixée dans le registre approprié de l'unité de commande de DMA (nombre de transferts), et un mot de total de contrôle30 est placé à la fin de l'enregistrement de données, pour être émis après les mots de l'enregistrement de données. L'émission de l'enregistrement du fichier de données com- mence ensuite dans des conditions dans lesquelles l'unité de commande de DMA 24 est invalidée, et les interruptions35 d'émetteur et de récepteur du processeur d'E/S 20 sont validées Les ordres/réponses initiaux, tels que les mots RTS, CTS et "des données suivent", sont émis L'interrup- tion qui est dirigée de l'émetteur-récepteur 12 vers le processeur d'E/S 20 est ensuite invalidée, et une interrup- tion provenant de l'unité de commande de DMA 24 est vali- dée Le processus de transfert de données de DMA est ensui- te validé pour se dérouler, avec l'unité de commande de DMA 24 synchronisée par l'émetteur de l'émetteur-récepteur 12. Lorsque le tampon d'émetteur XMIT de l'émetteur-récepteur 12 est vide, le mot de 32 bits suivant est transféré par l'unité de commande de DMA 24 vers le tampon d'émetteur XMIT, pour l'émission Pendant que ce transfert d'enregis- trement de données par DMA est en cours, le processeur d'E/S 20 est libre d'effectuer d'autres tâches Lorsque le15 transfert de l'enregistrement de données par DMA est terminé, l'unité de commande de DMA 24 interrompt le processeur d'E/S 20 qui vérifie ensuite la réponse ACK/NAK appropriée, provenant du récepteur au cours d'un intervalle de 50 mil- lisecondes Ce processus est répété jusqu'à ce que le20 transfert du fichier de données soit terminé L'interrup- tion du récepteur ARINC 429 reste validée pendant toute la transmission, et le processeur d'E/S 20 peut capturer n'importe quels messages d'erreur provenant du récepteur, comme le message ACK/NAK final, après chaque enregistrement25 de données. Lorsque l'émetteur-récepteur ARINC 429, 12, du sous-système d'unité de gestion de données 14 est utilisé pour recevoir un fichier, le canal de DMA O de l'unité de commande de DMA 24 est initialisé par le processeur d'E/S30 20, pour transférer des données vers la mémoire 16, à partir de l'émetteur-récepteur 12 Ceci comprend la fixa- tion de valeurs appropriées dans les registres 36, avec le pointeur de source de DMA désignant l'émetteur-récepteur 12, et le pointeur de destination désignant la mémoire 16. La taille d'enregistrement est placée dans le registre 14 approprié de l'unité de commande de DMA, après que cette information a été reçue dans le mot initial ayant la signi- fication "des données suivent" La réception de l'enregis- trement de données du fichier commence par le mot RTS pro-5 venant de l'émetteur de l'émetteur-récepteur 12 L'unité de commande de DMA 24 est initialement invalidée, tandis que les interruptions d'émetteur et de récepteur sont validées. L'utilisation de cette interface d'interruptions avec l'émetteur- récepteur 12 permet de traiter les transactions10 d'ordre/réponse initiales, comme les mots RTS/CTS et le mot initial ayant la signification "des données suivent". L'interruption pour le processeur d'E/S 20 qui provient de l'émetteurrécepteur 12 est ensuite validée, et une inter- ruption provenant de l'unité de commande de DMA 24 est15 validée Le processus de transfert de données par DMA est alors validé pour se dérouler avec l'unité de commande de DMA 24 synchronisée par le récepteur de l'émetteur-récep- teur 12 Par exemple, lorsque le tampon de récepteur RCVR de l'émetteur-récepteur 12 est plein, le mot de 32 bits est20 transféré par accès direct en mémoire vers la mémoire vive statique 16, par l'unité de commande de DMA 24. Pendant la fonction de réception, l'information SSM est échantillonnée par la logique de détection d'erreur 39, pour déterminer si un mot qui n'est pas un mot de don- nées a été reçu en utilisant la fonction de DMA Une erreur est identifiéelorsque le nombre de mots qui a été fourni à l'origine par la source du fichier et qui a été programmé dans le compteur de mots de réception de DMA, 42, ne con- corde pas avec le nombre réel de mots reçus, ou lorsqu'un30 mot de fin d'enregistrement (autre que des données) non attendu est reçu On note que cette fonction d'erreur n'est applicable que lorsque l'unité de commande d'E/S 24 reçoit un fichier La protection contre la détection d'erreur au cours de l'émission d'un fichier est assurée par le con-35 trôle du récepteur ARINC 429 Dans le cas o le dispositif récepteur trouve une erreur dans les données émises, un signal d'acquittement NAK signalant une erreur est renvoyé pour l'enregistrement. Pendant que le transfert de l'enregistrement de données par DMA est en cours, le processeur d'E/S 20 est libre d'effectuer d'autres tâches Lorsque le transfert de l'enregistrement de données par DMA est achevé, l'unité de commande de DMA 24 interrompt le processeur d'E/S 20. Ensuite, le processeur d'E/S 20 rétablit le protocole10 d'interruption avec le récepteur de l'émetteur-récepteur 12, et il exécute la procédure finale de contrôle d'erreur. Le processeur d'E/S 20 émet ou reçoit ensuite la réponse ACK/NAK appropriée, au cours d'un intervalle de 50 milli- secondes Ce processus est répété pour chaque enregistre-15 ment de données, jusqu'à ce que le transfert du fichier soit terminé. En considérant maintenant la figure 3, on voit un organigramme qui illustre des étapes logiques qu'exécute le processeur d'E/S 20 pour une fonction de réception de20 fichier Les étapes séquentielles commencent, comme indiqué par une case 300, par l'identification d'un mot d'ordre de départ qui est reçu par le processeur d'E/S 20, comme indi- qué à une case 302 L'unité de commande de DMA 24 est ini- tialisée et validée par le processeur d'E/S 20, comme25 l'indique une case 304, sous l'effet d'un mot d'ordre de départ identifié à la case 302 Ensuite, lorsque le proces- seur d'E/S 20 reçoit une interruption d'erreur, comme l'in- dique une case 306, le processeur d'E/S 20 émet un signal d'acquittement d'erreur NAK, comme l'indique une case 308.30 Dans le cas contraire, lorsque le processeur d'E/S 20 ne reçoit pas une interruption d'erreur à la case 306, l'unité de commande de DMA 24 applique une interruption d'enregis- trement de données complet au processeur d'E/S 20, à la suite du transfert de tous les mots de données intermédiai-35 res de l'enregistrement de données complet, comme l'indique 16 une case 310 Ensuite, le processeur d'E/S 20 exécute la procédure finale de contrôle d'erreur, comme l'indique une case 312, sous l'effet de la réception de l'interruption d'enregistrement de données complet, à la case 310 Ensui-5 te, comme l'indique une case 314, un message ACK ou NAK est émis par le processeur d IE/S 20, en correspondance avec l'opération particulière pour le transfert de fichier de données. En considérant maintenant la figure 4, on voit un organigramme qui illustre les étapes logiques qu'exécute le processeur d'E/S 20 pour une fonction d'émissison de fi- chier Les étapes séquentielles commencent, comme l'indique une case 400, par l'identification d'un mot d'ordre d'auto- risation d'émission, reçu par le processeur d'E/S 20, comme15 l'indique une case 402 L'unité de commande de DMA 24 est initialisée et validée, et l'ordre de départ et l'enregis- trement sont transférés par le processeur d'E/S 20, comme l'indique une case 404, sous l'effet d'un ordre d'autorisa- tion d'émission qui a été identifié à la case 402 Ensuite,20 lorsque le processeur d'E/S 20 reçoit une interruption inattendue, comme l'indique une case 406, le processeur d'E/S 20 exécute une procédure de traitement d'erreur, comme l'indique une case 408 Ensuite, les opérations séquentielles retournent à la case 402 pour réémettre l'en-25 registrement Dans le cas contraire, lorsque le processeur d'E/S 20 ne reçoit pas une interruption inattendue à la case 406, le processeur d'E/S 20 identifie une interruption d'enregistrement de données complet provenant de l'unité de commande de DMA 24, à la suite du transfert de tous les30 mots de données intermédiaires de l'enregistrement de don- nées complet, comme l'indique une case 410 Ensuite, le processeur d'E/S 20 vérifie la réception d'un message ACK, comme l'indique une case 412, sous la dépendance de l'in- terruption d'enregistrement de données complet émise, à la35 case 410 Lorsqu'un message ACK n'est pas reçu au cours d'un intervalle de temps prédéfini, tel que 50 millisecon- des, les opérations séquentielles retournent à la case 402 pour réémettre l'enregistrement Dans le cas contraire, sous l'effet d'un message ACK vérifié à la case 412, l'uni- té de commande de DMA 24 est conditionnée pour l'émission de l'enregistrement suivant Les étapes séquentielles sont ensuite répétées pour émettre l'enregistrement suivant, avec retour à la case 402. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1 Dispositif de transfert de données numériques dans un système de transfert d'information numérique, caractérisé en ce qu'il comprend: une unité de commande 5 d'accès direct en mémoire (DMA) ( 24); un processeur d'en- trée/sortie (E/S) ( 20), connecté à l'unité de commande de DMA ( 24), ce processeur d'E/S ( 20) comprenant des moyens destinés à identifier un mot d'ordre de départ qui est reçu par le processeur d'E/S ( 20), et des moyens qui réagissent10 au mot d'ordre de départ identifié en initialisant l'unité de commande de DMA ( 24); l'unité de commande de DMA ( 24) comprenant des moyens qui réagissent à l'initialisation qu'effectue le processeur d'E/S ( 20) en transférant un enregistrement de données, cet enregistrement de données15 ayant un nombre prédéterminé de mots intermédiaires, et des moyens ( 22) destinés à générer une interruption et à appli- quer l'interruption au processeur d'E/S; et le processeur d'E/S ( 20) comprenant des moyens pour exécuter une procédu- re finale de contrôle d'erreur pour l'enregistrement de20 données transféré, sous la dépendance de l'interruption reçue. 2 Dispositif selon la revendication 1, caracté- risé en ce qu'il comprend en outre des moyens logiques de détection d'erreur ( 28) destinés à échantillonner au moins25 un bit de données prédéterminé dans les mots de données intermédiaires, pour identifier une condition d'erreur. 3 Dispositif selon la revendication 2, caracté- risé en ce que les moyens logiques de détection d'erreur ( 28) qui effectuent un échantillonnage, échantillonnent des bits prédéterminés de matrice de signe/état (SSM); et le dispositif comprend en outre des moyens destinés à générer un signal d'erreur sous la dépendance d'une valeur échan- tillonnée prédéterminée des bits SSM échantillonnés, et des moyens pour appliquer un signal d'erreur généré au proces-35 seur d'E/S ( 20). 4 Dispositif selon la revendication 1, caracté- risé en ce que l'unité de commande de DMA ( 24) comprend un microprocesseur. Dispositif selon la revendication 1, caracté- risé en ce que les moyens de l'unité de commande de DMA ( 24) qui sont destinés à transférer un enregistrement de données comprennent un émetteur-récepteur ARINC 429 ( 12). 6 Dispositif selon la revendication 1, caracté- risé en ce qu'il comprend en outre des moyens logiques de commande ( 26) destinés à transférer séquentiellement un nombre prédéterminé de multiplets de données faisant partie de chaque mot de données intermédiaire.