Brevet FR2670943A1 — publié le 19920626

MOYEN DE REDONDANCE D'UN DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS ET PROCEDE S'Y RAPPORTANT La présente invention concerne un dispositif de mémoire à semiconducteurs, et plus particulièrement un moyen de redondance et un procédé pour remplacer une cellule de mémoire défectueuse d'un réseau de cellules de mémoire à semiconducteurs par une cellule de mémoire redondante. Un dispositif de mémoire à semiconducteurs comprend une pluralité de cellules de mémoire disposées en rangées et en colonnes, la capacité de la mémoire est fonction du nombre de ces cellules A mesure que le nombre de cellules de mémoire augmente, la probabilité de cellules de mémoire défectueuses augmente également Le dispositif de mémoire à semiconducteurs ne peut être utilisé même avec une seule cellule de mémoire qui est défectueuse. Classiquement, un réseau redondant de cellules de mémoire est disposé dans les colonnes et dans les rangées d'un réseau normal de cellules de mémoire de manière à faire fonctionner un dispositif de mémoire à semiconducteurs malgré une cellule de mémoire défectueuse, en augmentant ainsi la durée de vie des dispositifs de mémoire à semiconducteurs Un tel procédé de réparation classique par remplacement d'un réseau défectueux de cellules de mémoire par un réseau redondant de cellules est généralement réalisé avec un moyen de redondance laser ou électrique. Un moyen de redondance électrique pour un dispositif de mémoire à semiconducteurs est divulgué dans le brevet US NO 4,392,211, dans lequel un courant haute tension peut être utilisé afin de déconnecter un fusible, de sorte que la taille du transistor pour conduire le courant doit être suffisamment grande Par conséquent, la taille de la puce est augmentée, et le courant à haute tension provoque une détérioration de la puce. Afin de supprimer les inconvénients des moyens de redondance électriques, il a été proposé un moyen de redondance laser d'un coût élevé dans le brevet US NO 4,228,528, dans lequel un laser est utilisé pour déconnecter les fusibles des rangées ou des colonnes contenant une cellule défectueuse Dans ce cas, un fusible doit être disposé pour chacune des lignes de bit et chacune des lignes de mot connectées avec le réseau de cellules de mémoire De sorte que la ligne de mot ou la ligne de bit qui contient une cellule de mémoire défectueuse peut être déconnectée A mesure que la capacité de la mémoire est augmentée, l'intervalle entre les fusibles disposés dans les lignes de mot et les lignes de bit est réduit Par conséquent, la taille du spot laser pour déconnecter le fusible doit être diminuée, ou autrement les lignes de mot ou de bit normales adjacentes, ou les fusibles de celles-ci, peuvent être endommagés lors de l'opération de déconnexion du fusible d'une ligne de mot ou de bit reliée à une cellule de mémoire défectueuse. Par exemple, en supposant que le diamètre du spot soit de 4 à 5 microns dans le cas d'une DRAM (mémoire vive dynamique) de 256 K ( 256 kilo octets), il devra être de 2,5 à 4 microns dans une DRAM de 1 M ( 1 méga octets), et encore plus réduit pour une DRAM de 4 M, de sorte qu'un moyen laser doit être utilisé qui puisse fournir un spot plus petit avec une tolérance très réduite Il en résulte que le moyen laser est impossible à appliquer pratiquement à un dispositif de mémoire hautement intégré de l'ordre du méga octets. Dans un tel cas, il a été proposé un procédé pour décoder une cellule de mémoire de rechange, c'est-à- dire, une cellule de mémoire redondante par un adressage interne lorsqu'une cellule de mémoire normale présente un défaut. En se référant à la figure 1 qui montre un schéma-blocs d'un dispositif de mémoire à semiconducteurs utilisant un décodage d'adresse interne, sont disposés respectivement sur les côtés gauche et droit d'une grille d'isolation (ISO) 4 un réseau normal de cellules (NCA) gauche 1 avec un réseau redondant de cellules (RCA) gauche 3 et un réseau normal de cellules droit 5 avec un réseau redondant de cellules droit 7 Les groupes de cellules de mémoire possèdent également respectivement des amplificateurs de détection (SA) 2 et 6 Une grille d'entrée/sortie 8 est interposée entre les réseaux redondants de cellules de mémoire 7 et les lignes d'entrée/sortie Io et Io. Ainsi, chacun des réseaux normaux de cellules possèdent un réseau redondant de cellules correspondant qui est sélectionné par un décodeur correspondant 9 ou 10 en fonction d'un signal d'adresse de redondance R Ai issu d'un circuit de fusibles 11 En d'autres termes, si le réseau normal de cellules gauche 1 présente un défaut, le réseau redondant de cellules gauche 3 est utilisé, alors que si le réseau normal de cellules droit 5 présente un défaut, le réseau redondant de cellules droit 7 est utilisé Par conséquent, la taille d'une puce de mémoire à semiconducteur comprenant une pluralité de groupes de cellules de mémoire est augmentée de manière considérable puisque des réseaux redondants de cellules respectifs doivent être disposés sur chacun des deux côtés de la grille d'isolation 4 Ceci rend difficile la réalisation d'un dispositif de mémoire à semiconducteurs hautement intégré De plus, si un défaut se produit dans le réseau normal de cellules gauche 1, la détection de l'information dans le réseau redondant de cellules gauche 3 est effectuée par la transmission de l'information lue par l'intermédiaire de l'amplificateur de détection gauche 2, de la grille d'isolation 4, de l'amplificateur de détection droit 6, de la grille d'entrée/sortie 8, tandis que si un défaut se produit dans le réseau normal de cellules droit , la détection de l'information dans le réseau redondant de cellules droit 7 est effectuée par la transmission de l'information lue par l'intermédiaire de l'amplificateur de détection 6, de la grille d'entrée/sortie 8, ce dont il résulte une consommation de courant asymétrique Ceci pouvant provoquer une instabilité de l'ensemble de la consommation de courant. C'est un objet de la présente invention de créer un moyen de redondance qui convienne pour un dispositif de mémoire à semiconducteurs hautement intégré comprenant un réseau redondant de cellules de mémoire. C'est un autre objet de la présente invention de créer un moyen et un procédé pour fabriquer un dispositif de mémoire à semiconducteurs qui ait un rendement de redondance optimal. La présente invention propose à cet effet des moyens de redondance pour un dispositif de mémoire à semiconducteurs comprenant une pluralité de réseaux normaux de cellules chacun possédant un amplificateur de détection comprenant une grille d'isolation pour isoler ou pour connecter les lignes de bit entre les réseaux normaux de cellules adjacents en réponse à un signal d'isolation, un réseau redondant de cellules connecté seulement avec l'un des réseaux normaux de cellules adjacents, des moyens de production de signaux de commande pour produire le signal d'isolation et des signaux de détection pour commander les amplificateurs de détection correspondant respectivement au réseau normal de cellules connecté avec le réseau redondant de cellules et aux réseaux normaux de cellules non connectés avec le réseau redondant de cellules, et des moyens pour produire un signal de commande de redondance en réponse à un défaut d'un signal d'adresse entré de manière externe et un signal pour sélectionner une ligne de mot du réseau redondant de cellules. Selon l'un des aspects de la présente invention, dans un dispositif de mémoire à semiconducteurs comprenant une pluralité de réseaux normaux de cellules, chacun possédant un amplificateur de détection, un procédé de redondance pour remplacer un réseau normal de cellules présentant un défaut par un réseau interne redondant de cellules en réponse à un défaut d'un signal d'adresse entré de manière externe comprend les étapes de: connexion du réseau redondant de cellules seulement avec l'amplificateur de détection de l'un quelconque des réseaux normaux de cellules adjacents; disposition d'une grille d'isolation entre les lignes de bit du réseau normal de cellules connecté avec le réseau redondant de cellules et des réseaux normaux de cellules non connectés avec le réseau redondant de cellules, la grille d'isolation isolant ou connectant les lignes de bit en réponse à un signal d'isolation; et application à l'amplificateur de détection et à la grille d'isolation, respectivement, d'un signal de commande de détection correspondant à un signal de commande de redondance d'un premier ou d'un second état en réponse au défaut du signal d'adresse entré de manière externe et au dit signal d'isolation, ce par quoi l'information mémorisée dans le réseau redondant de cellules est sortie par l'intermédiaire de l'amplificateur de détection connecté avec le réseau redondant de cellules pendant que le signal de commande de redondance se trouve dans le second état. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels: la figure 1 est un schéma-blocs pour représenter un dispositif de mémoire avec un moyen de redondance classique; la figure 2 est un schéma- blocs pour représenter un dispositif de mémoire avec un moyen de mémoire de l'invention; la figure 3 est un schéma de circuit détaillé pour représenter la cellule de mémoire et l'amplificateur de détection de la figure 2; la figure 4 représente un circuit pour produire un signal de commande de redondance OPRE selon la présente invention; la figure 5 représente un circuit pour la production d'un second signal de commande de détection ( 103) selon la présente invention; la figure 6 représente un circuit pour la production qu'un quatrième signal de commande de détection ( 104) selon la présente invention; la figure 7 représente un circuit pour la production d'un premier et d'un troisième signaux de commande de détection ( 101, 102); la figure 8 représente un circuit pour la production d'un signal d'isolation OI 50 selon la présente invention; la figure 9 est un tableau montrant les états des signaux de commande selon la présente invention; et la figure 10 est un chronogramme pour représenter le fonctionnement des moyens de l'invention. En se référant à la figure 2, sur les côtés gauche et droit de la grille d'isolation (ISO) 22 se trouve disposés respectivement un premier réseau normal de cellules (NCA) et un second réseau normal de cellules 23 Un amplificateur de détection (SA) 21 connecté avec le premier réseau normal de cellules 20 est disposé entre le premier réseau normal de cellules 20 et la grille d'isolation 22. Entre le second réseau normal de cellules 23 et les lignes d'entrée/sortie IO et IO sont connectés de manière séquentielle un réseau redondant de cellules (RCA) 24, un amplificateur de détection 25 et une grille d'entrée/sortie 26 Bien que les amplificateurs de détection 21 et 25 soient utilisés dans le mode normal, l'amplificateur de détection de droite 25 connecté avec le réseau redondant de cellules 24 est seul mis en oeuvre pour amplifier l'information lue dans une cellule redondante dans le mode redondant Ceci est la caractéristique des moyens de l'invention. Les amplificateurs de détection gauche et droit 21 et reçoivent respectivement un premier et un second signaux de commande de détection 101 et 103, et un troisième et un quatrième signaux de commande de détection 102 et 104 issus d'un moyen de production de signaux de commande 30, qui à son tour reçoit un signal de commande de redondance 100 issu d'un circuit de fusibles 31 Une cellule du réseau redondant de cellules 24 est sélectionnée en fonction d'un signal de sélection de redondance 106 issu du circuit de fusibles 31 Le moyen de production de signaux de commande sert à produire le premier, le second, le troisième et le quatrième signaux de commande de détection 101, 103, 102 et 104 Le circuit de fusibles 31 sert à détecter un signal d'adresse défectueuse en réponse aux signaux d'adresse de redondance R Aa, R Al R An. La figure 3 montre la relation entre les réseaux normaux et redondants de cellules 20, 23 et 24, les amplificateurs de détection gauche et droit 21 et 25, la grille d'isolation 22, la grille d'entrée/sortie 29, et les circuits d'égalisation 27 et 28 des lignes de bit. Le circuit de l'amplificateur de détection gauche 21 comprend un premier amplificateur de détection 2 la et un second amplificateur de détection 21 b le premier amplificateur de détection 2 la est constitué de deux transistors PMOS (semiconducteur métal-oxyde de type P) du type à verrouillage, recevant le premier signal de commande de détection 101 Le second amplificateur de détection 21 b est constitué de deux transistors NMOS (semiconducteur métal-oxyde de type N) du type à verrouillage et un transistor NMOS de commande, recevant le second signal de commande de détection 103 Le circuit d'amplificateur de détection droit 25 comprend un troisième amplificateur de détection 25 a et un quatrième amplificateur de détection b Le troisième amplificateur de détection 25 a est constitué de deux transistors PMOS du type à verrouillage, recevant le troisième signal de commande de détection 102. Le quatrième amplificateur de détection 25 b est constitué de deux transistors NMOS du type à verrouillage et d'un transistor NMOS de commande, recevant le quatrième signal de commande de détection 104. La grille d'isolation 22 est constituée de transistors de transfert dont les canaux sont respectivement connectés entre les paires de lignes de bit interne et externe BLO/BLO, BLI/BLI et dont les grilles reçoivent en commun un signal d'isolation OISO Les circuits internes de l'amplificateur de détection et de la grille d'isolation sont bien connus comme étant des circuits classiques. Entre les paires de lignes de bit externes et internes BLO/BLO, BLI/BLI sont respectivement connectées les circuits d'égalisation 27 et 28 des lignes de bit. Habituellement le niveau d'égalisation des lignes de bit d'une DRAM est 1/2 Vcc appliqué au circuit d'égalisation 27 connecté entre la paire de lignes de bit externes BLO/BLO. Le réseau normal de cellules 20 est interposé entre le premier et le second amplificateurs de détection 2 la et 21 b, tandis que le second réseau normal 23 et le réseau redondant de cellules 24 sont interposés entre la grille d'isolation 22 et le troisième amplificateur de détection 25 a Une grille d'entrée/sortie 29 est interposée entre le circuit d'égalisation 28 des lignes de bit internes et les lignes d'entrée/sortie IO, lÈ Comme cela est montré à la figure 3, le réseau redondant de cellules 24 est seulement disposé sur le côté droit de la grille d'isolation 22, ce qui diffère de la figure 1 o chacun des réseaux normaux de cellules avait un réseau redondant de cellules correspondant. En se référant à la figure 4 qui représente un signal de commande de redondance 100 qui est produit par le circuit de fusibles 31 de la figure 2, les fusibles connectés entre la borne de sortie de signal de fusible OFF 01 et des transistors NMOS dont les grilles sont respectivement connectées aux signaux d'adresse de redondance R Al/R Al R An/RA n sont déconnectés lorsque les transistors NMOS correspondant sont commandés avec un signal d'adresse défectueuse Par conséquent, s'il y a un signal d'adresse défectueuse, le signal de fusible çFF 01 ou b FF 02 devient "haut" Le signal de commande de redondance est déterminé par le signal de fusible OFF 01 indiquant le défaut d'adresse. De la même façon, il est bien connu que le signal 106 pour sélectionner une ligne de mot du réseau redondant de cellules 24 est déterminé par les signaux de fusible OFF 01, OFF 02, ce qui n'est par représenté à la figure 4. En se référant à la figure 5 qui représente un circuit pour produire le second signal de commande de détection 103 et un premier signal de commande de pré-détection ORE selon la présente invention, le second signal de commande de détection 103 et le premier signal de commande de pré-détection ORE varient en fonction de la sortie d'une porte NON OU 51 recevant le signal de commande de redondance 100 produit par le circuit de la figure 4 Un signal de remise à zéro ORS est toujours à l'état "haut" pendant le fonctionnement, et R Ai, R Aj, R Ak représentent des signaux de redondance. En se référant à la figure 6 qui représente un circuit pour produire le quatrième signal de commande de détection 104 et un second signal de pré-détection ORC selon la présente invention, le quatrième signal de commande de détection 104 et un second signal de pré-détection ORC sont déterminés par le signal de commande de redondance 100 reçu par la porte NON OU 61. En se référant à la figure 7, le premier ou le second signal de prédétection ORE ou ORC entré dans un circuit à retard 71 est sorti par l'intermédiaire d'un transistor PMOS de commande 72 en tant que le premier ou le troisième signal de commande de détection 101 ou 102. En se référant à la figure 8, un signal d'isolation OISO appliqué à la grille d'isolation 22 réagit au signal de pré-détection normal ORE. Comme cela est montré aux figures 4 à 8, le premier, le second, le troisième et le quatrième signaux de commande de détection 101, 103, 102 et 104, et le signal d'isolation OISO sont fonction du signal de commande de redondance 100 formé à partir des signaux de fusible OFF 01, OFF 02 détectant une adresse défectueuse. En se référant à la figure 9, si le signal de commande de redondance 100 est dans l'état "haut" (l'état "bas" dans le mode de fonctionnement normal), les niveaux du premier signal de pré-détection ORE, du second signal de pré-détection ORC, du premier, du second, du troisième et du quatrième signaux de commande de détection 101, 103, 102 et 104, et du signal d'isolation OISO sont respectivement "haut" (H), "bas" (B), " 1/2 Vcc"; "bas", "haut"; "haut", et "bas" Les signaux font en sorte qu'il soit possible également de détecter l'information lue dans le premier ou le second réseau normal de cellules dans le mode de fonctionnement normal. En se référant à la figure 10 qui représente le fonctionnement du circuit de l'invention dans le mode redondant, la référence RAS représente le signal de lecture d'adresse de rangée, NWL le niveau de tension de la ligne de mot de redondance dans le réseau normal de cellules, RBL le niveau de tension de la ligne de bit (ou de la linge de bit interne BLI de la figure 3) connectée avec le réseau redondant de cellules 24, et NBL le niveau de tension de la ligne de bit (ou de la ligne de bit externe BLO de la figure 3) connectée avec le premier réseau normal de cellules. Ci-dessous, le fonctionnement de redondance selon la présente invention va être décrit en se référant à la figure 10. Si l'un des signaux d'adresse R Ai présente un défaut, le signal de fusible OFF 01 de la figure 4 devient "haut", de sorte que le signal de commande de redondance 100 devient "haut" Le signal de fusible OFF 01 à l'état "haut" fait en sorte que la ligne de mot de redondance RWL soit dans l'état "haut" A ce moment, la ligne de mot normale NWL n'est pas sélectionnée restant au niveau de la masse en raison du fait qu'un défaut s'est produit dans le signal d'adresse correspondant. Puisque le signal de commande de redondance 100 est à l'état "haut", la sortie de la porte NON OU 51 de la figure 5 devient "bas", et par conséquent le second signal de détection 103 et le premier signal de prédétection ORE deviennent respectivement "bas" et "haut". il Pendant ce temps, la sortie de la porte OU 61 de la figure 6 devient "haut" puisque le signal de commande de redondance 100 à l'état "haut", et le quatrième signal de commande de détection 104 et le second signal de pré-détection ORC deviennent respectivement "haut" et "bas" en raison du signal d'adresse de redondance R Aj ou R Ak à l'état "haut". Par conséquent, le premier et le troisième signaux de commande de détection 101 et 102 de la figure 7 deviennent respectivement "bas" et "haut". Puisque le premier et le second signaux de détection 101 et 103 sont respectivement à l'état " 1/2 Vcc" et "bas", le premier et le second amplificateurs de détection 2 la et 21 b de la figure 3 sont désactivés, tandis que le troisième et le quatrième amplificateurs de détection 25 a et 25 b connectés avec le réseau redondant de cellules 24 de la figure 3 sont activés A savoir, le premier ou le second réseau normal de cellules 20 ou 23 o un défaut s'était produit met en oeuvre seulement l'amplificateur de détection connecté avec le réseau redondant de cellules 24 de façon à remplacer la cellule normale défectueuse par la cellule redondante Naturellement, les amplificateurs de détection 21 a, 21 b, 25 a, 25 b servent à détecter l'information lue dans le réseau normal de cellules dans le mode de fonctionnement normal. Si le troisième et le quatrième amplificateurs de détection 25 a et 25 b effectuent l'opération de détection, les lignes de bit internes BLI, BLI connectées avec le réseau redondant de cellules 24 sont isolées, et les informations amplifiées de manière suffisante sont transmises à travers la grille d'entrée/sortie 29 aux lignes d'entrée/sortie I 0/I O Dans le même temps, le signal d'isolation OISO est dans l'état "bas" en raison du fait que le premier signal de pré-détection ORE est à l'état "bas" à la figure 8, de manière à isoler la paire de lignes de bit externes BLO, BLO et la paire de lignes de bit internes BLI, BLI. La raison pour laquelle l'information est détectée seulement à partir du réseau redondant de cellules 24, bien que le troisième et le quatrième amplificateurs de détection 25 a et 25 b soient connectés avec le second réseau normal de cellules 23 est que le signal de fusible OFF 01 de la figure 4 fait en sorte que la ligne de mot RWL soit sélectionnée et non pas la ligne de mot normale NWL. Dans le mode normal, le signal de commande de redondance 100 devient "bas", et le signal de fusible OFF 01 change d'état de manière à faire en sorte que la ligne de mot normale NWL soit sélectionnée et que la ligne de mot redondante RWL ne le soit pas, de sorte que le troisième et le quatrième amplificateurs de détection 25 a et 25 b amplifient l'information lue dans le réseau normal de cellules sélectionné. Comme cela a été décrit ci-dessus, il n'est pas nécessaire de pourvoir d'amplificateurs de détection chacun des réseaux normaux de cellules d'un réseau redondant de cellules distinct afin de remplacer une cellule de mémoire défectueuse dans un dispositif de mémoire (par exemple, à la figure 3, le premier réseau normal de cellules 20 est connecté avec le premier et le second amplificateurs de détection 2 la et 21 b, le second réseau normal de cellules 23 est connecté avec le troisième et le quatrième amplificateurs de détection 25 a et 25 b), selon la présente invention Dans la présente invention, un unique réseau redondant de cellules 24 effectue la redondance pour à la fois le premier et le second réseaux normaux de cellules 20 et 23, ceci permettant de diminuer la taille d'un dispositif de mémoire et par ce moyen d'améliorer son niveau d'intégration. REVENDICATIONS 1 Moyens de redondance pour un dispositif de mémoire à semiconducteurs comprenant une pluralité de réseaux normaux de cellules ( 20, 23) chacun possédant un amplificateur de détection ( 21, 25), caractérisés en ce qu'ils comprennent: une grille d'isolation ( 22) pour isoler ou pour connecter les lignes de bit entre les réseaux normaux de cellules ( 20, 23) adjacents en réponse à un signal d'isolation (OISO); un réseau redondant de cellules ( 24) connecté seulement avec l'un ( 23) des réseaux normaux de cellules adjacents; des moyens de production de signaux de commande ( 30) pour produire ledit signal d'isolation et des signaux de détection ( 101, 103; 102, 104) pour commander les amplificateurs de détection correspondant respectivement ( 25) au réseau normal de cellules ( 23) connecté avec le réseau redondant de cellules ( 24) et ( 21) aux réseaux normaux de cellules ( 21) non connectés avec le réseau redondant de cellules ( 24); et des moyens ( 31) pour produire un signal de commande de redondance ( 100) en réponse à un défaut d'un signal d'adresse entré de manière externe et un signal ( 106) pour sélectionner une ligne de mot du réseau redondant de cellules ( 24). 2 Moyens de redondance tels que revendiqués dans la revendication 1, caractérisés en ce que ledit réseau redondant de cellules ( 24) est disposé de manière à être proche d'une ligne d'entrée et de sortie (IO/10). 3 Moyens de redondance d'un dispositif de mémoire à semiconducteurs pour remplacer une cellule normale présentant un défaut par une cellule redondante interne en réponse à un défaut d'un signal d'adresse entré de manière externe, caractérisés en ce qu'ils comprennent un réseau redondant de cellules ( 24) connecté seulement avec l'un des réseaux normaux de cellules ( 23) adjacents comportant chacun un amplificateur de détection ( 21, 25), ledit réseau redondant de cellules ( 24) produisant l'information mémorisée au moyen de l'amplificateur de détection ( 25) du dit un réseau normal de cellules ( 23) dans le mode de fonctionnement redondant. 4 Moyens de redondance tels que revendiqués dans la revendication 3, caractérisés en ce qu'ils comprennent de plus: une grille d'isolation ( 22) pour isoler ou connecter les lignes de bit entre l'un des dits réseaux normaux de cellules ( 23) connecté avec ledit réseau redondant de cellules ( 24) et les autres réseaux normaux de cellules ( 20) non connectés avec ledit réseau redondant de cellules ( 24) en réponse audit signal d'isolation (OISO); des moyens de production de signaux de commande ( 30) pour produire ledit signal d'isolation (OISO) et de signaux de détection ( 101, 103; 102, 104) pour commander la détection des amplificateurs correspondant ( 21, 25) respectivement avec ledit un ( 23) des dits réseaux normaux de cellules connecté avec ledit réseau redondant de cellules ( 24) et les dits autres ( 20) des dits réseaux normaux de cellules non connectés avec ledit réseau redondant de cellules ( 24); et des moyens ( 31) pour produire un signal de commande de redondance ( 100) en réponse au défaut du dit signal d'adresse entré de manière externe et un signal ( 106) pour sélectionner une ligne de mot du dit réseau redondant de cellules ( 24). Moyens de redondance tels que revendiqués dans la revendication 3, caractérisés en ce que ledit réseau redondant de cellules ( 24) est disposé de manière adjacente au moins à une ligne d'entrée et de sortie (IO/1 È). 6 Dans un dispositif de mémoire à semiconducteurs comprenant une pluralité de réseaux normaux de cellules ( 20, 23), chacun possédant un amplificateur de détection ( 21, 25), un procédé de redondance pour remplacer un réseau normal de cellules présentant un défaut par un réseau interne redondant de cellules ( 24) en réponse à un défaut d'un signal d'adresse entré de manière externe caractérisé en ce qu'il comprend les étapes de: connexion du réseau redondant de cellules ( 24) seulement avec l'amplificateur de détection ( 25) utilisé dans l'un quelconque des réseaux normaux de cellules ( 23) adjacents; disposition d'une grille d'isolation ( 22) entre les lignes de bit de l'un des dits réseaux normaux de cellules ( 23) connecté avec ledit réseau redondant de cellules ( 24) et des autres réseaux normaux de cellules ( 20) non connectés avec le réseau redondant de cellules ( 24), la grille d'isolation ( 22) isolant ou connectant les lignes de bit en réponse à un signal d'isolation (f ISO); et application à l'amplificateur de détection ( 25) et à la grille d'isolation ( 22), respectivement, d'un signal de commande de détection correspondant à un signal de commande de redondance ( 100) d'un premier ou d'un second état en réponse au défaut du signal d'adresse entré de manière externe et au dit signal d'isolation (OISO), ce par quoi l'information mémorisée dans ledit réseau redondant de cellules ( 24) est sortie par l'intermédiaire de l'amplificateur de détection ( 25) connecté avec ledit réseau redondant de cellules ( 24) pendant que ledit signal de commande de redondance ( 100) se trouve dans le second état. 7 Procédé de redondance tel que revendiqué dans la revendication 6, caractérisé en ce que les lignes de mot du dit réseau normal de cellules ( 20, 23) sont désactivées et les lignes de mot sont seulement activées pendant que ledit signal de commande de redondance ( 100) est dans le second état. 8 Procédé de redondance tel que revendiqué dans la revendication 6, caractérisé en ce que seul l'amplificateur de détection ( 25) connecté au dit réseau redondant de cellules ( 24) est mis en oeuvre pendant que ledit signal de commande de redondance ( 100) se trouve dans le premier ou le second état, alors que ladite grille d'isolation ( 22) n'est pas mise en oeuvre pendant que ledit signal de commande de redondance ( 100) se trouve dans le second état.