Brevet FR2664081A1 — publié le 19920103

CELLULE MEMOIRE A TRANSISTORS BIPOLAIRES ET PROCEDE D'UTILISATION Cette invention se rapporte en général aux dispositifs de mémoire pour des calculateurs numériques à vitesse élevée et analogue, et plus particulièrement, à une cellule mémoire à transistors bipolaires et au procédé d'utilisation dans une mémoire à accès aléatoire. Trois types de cellules mémoire à accès aléatoire sont couramment utilisés pour fournir un fonctionnement de vitesse élevée avec des circuits périphériques bipolaires Ceux-ci incluent des cellules SCR (Thyristor au Silicium) couplées à un émetteur, des cellules à charge de collecteur commutées et des cellules à 6 transistors CMOS. Une cellule mémoire SCR standard est illustrée en Figure 1 Cette cellule a une paire de circuits SCR à couplage en croix 11, 12 qui maintiennent l'état de la cellule Des cellules de ce type sont communément employées dans les matrices de mémoire dans lesquelles un nombre de cellules similaires sont organisées en rangées représentant des mots de données et en colonnes représentant des bits individuels à l'intérieur des mots,avec les lignes de bits gauche et droite pour une colonne connectées directement aux émetteurs des transistors des circuits SCR. La cellule mémoire SCR standard a certaines limitations et certains inconvénients. Elle requiert une implantation de base profonde, qui demande un procédé de fabrication relativement o O complexe L'état bloqué réduit le courant de réserve dans la cellule et provoque un déséquilibre des courants des lignes de bits, ce qui aboutit à une sensibilité aux erreurs de logiciel, à un rendement faible et à des temps d'accès plus lents. L'invention fournit une cellule mémoire nouvelle et améliorée à transistors bipolaires et un procédé dans lequel une paire d'éléments d'états sont à couplage en croix de sorte qu'ils prennent des états opposés suivant les signaux qui leurs sont appliqués, une paire de transistors de passage bipolaires sont connectés aux transistors respec- tifs des éléments d'état pour appliquer des signaux aux éléments d'état, et le courant circulant à travers les transistors de passage est contr Slé pour déterminer les états des éléments d'état. La Figure 1 est un schéma de circuit de mémoire SCR couplé à un émetteur de l'art antérieur. La Figure 2 est un schéma de circuit d'un mode de réalisation d'une cellule mémoire zo à transistors bipolaires selon l'invention. La Figure 3 est un schéma de circuit d'un autre mode de réalisation d'une cellule mémoire à transistors bipolaires selon l'invention. Cormme illustré en Figure 2, la cellule mémoire 14 a une paire d'éléments d'état 16, 17 à couplage en croix sous la forme de circuits SCR qui prennent des états de sortie opposés en réponse aux signaux qui leur sont appliqués Le circuit SCR 16 comprend un transistor PNP 18 et un transistor NPN 19, avec le collecteur du transistor PNP connecté à la base du transistor NPN, et le collecteur du transistor NPN connecté à la base du transisi-or PNP Le circuit SCR 17 comprend un transistor PNP 21 et un transistor NPN 22, avec le collecteur du transistor PNP connecté à la base du transistor NPN, et le collecteur du transistor NPN connecté à la base du transistor PNP Les émetteurs des transistors PNP sont connectés à un noeud de ligne de mot supérieure 23, qui est connecté à une tension d'alimentation positive Vcc par l'inter- médiaire d'une résistance 24 Les émetteurs des transistors NPN sont connectés à un noeud de réserve inférieure 26 auquel un courant de réserve est appliqué Le noeud de la ligne de mot supérieure est commun à l'ensemble des cellules d'une rangée, et le noeud de réserve inférieure est cormmun à l'ensemble des cellules d'une matrice. Les circuits SCR sont couplés en croix en ce que la base du transistor PNP dans le SCR 16 est connectée à la base du transistor NPN du SCR 17, et la base du transistor PNP du SCR 17 est connectée à la base du transistor NPN du SCR 16 Ainsi, si l'un des circuits SCR est dans son état OFF (bloqué), l'autre sera dans son état ON (passant). Une paire de transistors de passage 28, 29 est connectée aux circuits SCR de la cellule. Dans le mode de réalisation illustré, les transistors de passage sont des transistors NPN avec leurs émetteurs connectés aux bases des transistors des circuits SCR Ainsi, l'émetteur du transistor de passage 28 est connecté aux bases des transistors 18, 22 des circuits SCR, et l'émetteur du transistor de passage 29 est connecté aux bases des transis- tors 19, 21 Les bases des transistors de passage sont connectées à l'un des noeuds de sélection des mots 31 dans la matrice de mémoire,::et les collec- tetirs de ces transistors sont connectés aux lignes de bits gauche et droite 32,33 pour une colonne de la matrice. Un détecteur de courant 36 est connecté aux transistors de passage pour contrôler le courant circulant dans ces transistors et ainsi déterminer l'état de la cellule Des détecteurs convenables incluent un détecteur cascode de courant de ligne de bits ou de préférence un miroir électrique différentiel Avec l'un ou l'autre de ces détecteurs, le basculement de tension de la ligne de bits dans le mode lecture est petit (par exemple, m V ou moins), ce qui permet un temps d'accès rapide. Une pluralité de cellules mémoire simi- laires à la cellule 14 sont disposées suivant une matrice rectangulaire pour former une mémoire à accès aléatoire La mémoire possède des lignes de mots supérieures séparées et des lignes de sélection de mots pour chaque rangée de la matrice, une paire de lignes de bits gauche et droite pour chaque colonne de la matrice et un noeud de réserve inférieur qui est commun à chaque cellule de la matrice. Une rangée de cellules est sélectionnée pour une opération de lecture ou une opération d'écriture en plaçant un signal de tension haute sur le noeud de sélection de la ligne de mot supérieure pour la rangée, par exemple le noeud 31. Si une rangée est sélectionnée, l'ensemble des cellules de la rangée aura un transistor de passage conducteur, et le courant circulera à travers les transistors de passage gauche ou droit des cellules respectives suivant les états des cellules Avec seulement une rangée de la matrice sélectionnée à un instant, une cellule seulement est sélectionnée pour chaque colonne, et puisque seulement un transistor de passage sera conducteur dans chaque cellule, la différence de courant circulant dans les lignes de bits gauche et droite indiquera l'état de la cellule mémoire sélectionnée, c'est à dire la cellule à l'intersection de la rangée sélectionnée et de la colonne choisie. Les cellules des rangées non sélectionnées ont une tension basse appliquée à leurs noeuds de sélection de ligne de mot, et tous les transistors de passage des cellules non sélectionnées sont dans le mode off (bloqué). Dans le mode lecture, les tensions sont appliquées aux lignes de bits de telle sorte qu'un des transistors de passage de la cellule sélectionnée soit dans un mode actif passant et l'autre transistor de passage de cette cellule soit dans le mode off. Les données sont écrites dans une cellule sélectionnée en abaissant la tension sur la ligne de bits gauche ou droite pour la colonne dans laquelle la cellule est située, en fonction de l'état çà écrire Quand la ligne de bits est suf- fisam-ment diminuée, le transistor de passage de la cel Lule sélectionnée conduira dans le mode inverse pour écrire dans la cellule. La cellule mémoire avec les transistors de passage a certains avantages par rapport à la cellule mémoire ECL standard illustrée en Figure 1. Le basculement de la tension de sélection des mots est faible (par exemple, 400 mv ou moins), ce qui permet un temps d'accès rapide, comme fait un détecteur cascade du courant des lignes de bits ou un détecteur à miroir électrique différentiel. Sélectionner la cellule pour une opération de lecture n'augmente pas les courants dans les transistors PNP et par conséquent n'augmente pas de façon significative la capacité de diffusion de la cellule Cela permet un temps d'écriture rapide Les basculements de tension dans le circuit sont rela- tivement faibles, ce qui signifie que la cellule peut fonctionner sous une tension d'alimentation réduite (par exemple, 4,0 volts ou moins), avec moins de dissipation d'énergie Les cellules non sélec- tionnées n'ont aucune conduction directe dans leurs jonctions basecollecteur et aucun courant à l'état bloqué pour réduire le courant de réserve et désé- quilibrer les courants de lignes de bits, ce qui peut aboutir à une sensibilité aux erreurs de logiciel, à un faible rendement et à des temps d'accès plus lents Sans courant à l'état bloqué, la cellule peut fonctionner à des courants de réserve plus élevés, avec une insensibilité accrue aux erreurs de logiciel. Ainsi, il n'est pas nécessaire d'implanter une base profonde pour réduire le courant à l'état bloqué, Z ce qui signifie que la cellule peut être fabriquée avec un procédé plus simple et moins coûteux. La cellule à transistor de passage est quelque peu plus grande qu'une cellule couplée à l'émetteur standard Cependant, elle demande moins de transistors dans l'ensemble des circuits périphériques qu'une cellule standard, avec le résultat qu'au niveau de 2 K bits, une RAM utilisant les cellules à transie- tor de passage occupe environ la même surface de puce qu'une RAM avec des cellules standards. La Table suivante résume les données comparatives pour des RAM de 4 K x 18 configurées à partir de 36 blocs de 2 K x 1 utilisant des cellules SCR standards et la cellule à transistor de passage de l'invention: Cellule Cellule à Standard Passage Durée du cycle de Lecture 3,2 ns 2,5 ns Durée du cycle d'Ecriture 5,0 ns 5,0 ns Durée de Régénération d'Ecriture 5,0 ns 1,0 ns Taille de cellule 255 microns 2 255 microns 2 Aire de la Matrice 0,67 cm 2 0,67 crr 2 Le mode de réalisation de la Figure 3 est semblable au mode de réalisation de la Figure 2, et les mêmes numéros de référence désignent les éléments correspondants dans les deux modes de réalisation Dans le mode de réalisation de la Figure 3, cependant, les transistors de passage 28, 29 ont leurs émetteurs connectés aux lignes de bits 32, 33 et leurs collecteurs connectés au X bases des transistors des circuits SCR Ces tran- sistors,ainsi, fonctionnent dans un mode de passage à l'état bloqué ou indirect plutôt que dans un mode de passage direct comme dans le mode de réalisation de la Figure 2. La cellule à passage indirect possède un avantage sur la cellule à passage direct en ce qu'elle a deux régions de collecteur, comparées au quatre régions semblables de la cellule à passage direct, ce qui signifie que la cellule à passage indirect peut être rendue plus petite et occupera moins de surface de puce que la cellule à passage direct Cependant, le temps d'accès en lecture n'est pas aussi rapide qu'avec la cellule à passage direct à cause des caractéristiques plus lentes des transistors de passage dans le mode indirect. Il est clair à partir de ce qui précède qu'une nouvelle cellule mémoire améliorée à transistors bipolaires et un procédé ont été fournis Tandis que seulement certains modes préférés de réalisation ont été décrits en détail, comme il sera apparent à ceux qui sont compétents dans la technique, certains changements et modifications peuvent être faits sans s'écarter de la portée de l'invention telle que définie par les revendications suivantes. REVENDICATIONS: l Cellule mémoire à transistors bipolaires, caractérisée en ce qu'ellé comprend une paire d'éléments d'état ( 16, -17) couplés en croix qui prennent des états opposés en fonction des signaux qui leur sont appliqués, une paire de transistors de passage bipolaires ( 28, 29) connectés aux transistors respectifs des éléments d'état, et des moyens de contr 8 le ( 36) du courant circulant à travers les transistors de passage pour déterminer les états des éléments d'état. 2 Cellule mémoire selon la revendication 1 caractérisée en ce que chacun des éléments d'état comprend un circuit SCR. 3 Cellule mémoire selon la revendication 1 dans laquelle chacun des transistors de passage ( 2, 29) a - un émetteur connecté à l'élément d'état, une base adaptée pour être connectée à une ligne de sélec- tion de mots dans une matrice de cellules mémoire et un collecteur adapté pour être connecté à une ligne de sélection de bits de la matrice. 4 Cellule mémoire à transistors - bipolaires pour utilisation dans une matrice de mémoire ayant des lignes de sélection de mots et des lignes de sélection de bits, caractérisée en ce qu' elle comprend une paire d'éléments d'état ( 16, 17) couplés en croix qui prennent des états opposés en fonction des signaux de qui leur sont appliqués, une paire de transistors de passage bi- polaires ( 28, 29) chacun ayant un de ses éléments émetteur et collecteur connecté à un des éléments d'état, des moyens pour connecter l'autre desdits éléments émetteur et collecteur à une ligne de sélection de bits dans la matrice de mémoire, et des moyens pour connecter les bases des transistors de passage à une ligne de sélection de mots dans la matrice de mémoire. Cellule mémoire selon la revendication 4, caractérisée en ce que chacun des éléments d'état ( 16, 17) comprend un circuit SCR. 6 Mémoire à transi'stors bipolaires, caractérisée en ce qu'elle comprend une pluralité de lignes de sélection de mots, une pluralité de lignes de sélection de bits, une pluralité de cellules de mémoire chacune ayant une paire d'éléments ( 16, 17) couplés en croix qui prennent des états opposés suivant les signaux qui leur sont appliqués et une paire de transistors de passage bipolaires ( 28, 29) chacun ayant un de ses éléments émetteur et collecteur connecté à un des éléments d'état, l'autre desdits éléments émetteur et collecteur connecté à une des lignes de sélection de bits, et sa base connectée à une des lignes de sélection de mots, et des moyens ( 36) pour contrôler le courant circulant à travers les transistors de passage pour déterminer les états des éléments d'états dans chaque élément des cellules mémoire. 7 Mémoire selon la revendication 6, caractérisée en ce que chacun des éléments d'état ( 16, 17) comprend un circuit SCR. 8 Procédé de lecture/écriture de données dans une cellule mémoire à transistors bipolaires ayant une paire d'éléments d'état ( 16, 17) couplés en croix qui prennent des états opposés suivant les signaux qui leur sont appliqués, caractérisé en ce qu'il comprend les étapes de: l'application de signaux aux éléments d'état à travers une paire de transistors de passage bipolaires ( 28, 29) connectés aux transistors respectifs des éléments d'état, et le contrôle du courant circulant à travers les transistors de passage pour déterminer les états des éléments d'état. 9 Procédé selon la revendication 8, caractérisé en ce que les émetteurs des transistors de passage ( 28, 29) sont connectés aux éléments d'état ( 16, 17), et les signaux- de sélection de mots et les signaux de sélection de bits sont appliqués aux bases et aux collecteurs des transistors de passage. Procédé de lecture/écriture de données dans une cellule mémoire à transistors bipolaires ayant une paire d'éléments d'état ( 16, 17) qui prennent des états opposés suivant les signaux qui leur sont appliqués, caractérisé en ce qu'il comprend l'appli- cation de signaux à chacun des éléments d'état à travers un transistor de passage ( 28, 29) ayant un de ses éléments émetteur et collec- teur connecté à l'élément d'état, l'application de signaux de sélection de bits à l'autre des éléments émetteur et collecteur, et l'application de signaux de sélection de mots aux bases des transistors de passage. 1 1