Brevet FR2662302A1 — publié le 19911122

* 1 La présente invention a trait à un procédé de fabrication d'un dispositif à semiconducteurs, et plus par- ticulièrement à un procédé de fabrication d'un condensateur d'un dispositif de mémoire à semiconducteurs à intégration à très grande échelle. Récemment, dans un dispositif de mémoire à semi- conducteurs tel qu'une DRAM, la DRAM 4 M a été fabriquée en série et la DRAM 16 M a été activement étudiée En d'autres termes, le stade submicronique représenté par la DRAM 4 M est ouvert et la structure d'un dispositif tridimensionnel estenvisagée en plus de la finesse par la réduction propor- tionnelle classique. Dans une DRAM, selon la structure de cellule de mémoire, les structures tridimensionnelles typiques telles que le type à tranchée et le type à empilage ont été étu- diées activement Le type à tranchée est fabriqué de telle manière qu'un condensateur soit formé à l'intérieur de la gorge pratiquée sur le substrat semiconducteur, et le type à empilage est réalisé de telle sorte qu'un condensateur soit formé par superposition tridimensionnelle des couches conductrices sur la surface du substrat semiconducteur Par comparaison au type à empilage, le type à tranchée possède une surface plus plane, se traduisant par un avantage en lithographie Mais il est désavantageux en ce que la tension de fonctionnement est modifiée par un courant de fuite et un claquage entre la tranchée et la tranchée voisine, et les paires électron-trou générées par des particules " trans- mises à l'intérieur du substrat Le type à empilage est réa- lisé en superposant des couches élémentaires sur le substrat, de sorte que la séquence des étapes de fabrication est plus simple que celle du type à tranchée, et ne présente pas ces inconvénients comme dans ledit type à tranchée En résultat, le type à empilage est plus avantageux en comparaison du type à tranchée. Pour obtenir la capacité effective requise dans la zone de cellule limitée, le type à empilage doit utili- ser au maximum la surface de condensateur Dans le type à empilage classique, une pellicule isolante mince recouvre la surface supérieure et la surface latérale de la couche d'électrode de mémoire et ensuite la couche de plaque d'électrode est formée au-dessus Par conséquent, pour maintenir égale la capacité effective ou plus dans la sur- face de cellule limitée basée sur la dimension de cellule réduite pour obtenir une intégration à très grande échelle, la hauteur des couches superposées doit être plus élevée. En résultat, ceci est désavantageux du fait que la topo- graphie du dispositif global est altérée. Un des buts de la présente invention est de propo- ser un procédé de fabrication d'un dispositif à semiconduc- teurs assurant une capacité effective plus grande dans le- quel la couche de plaque d'électrode entoure même la sur- face inférieure de la couche d'électrode de mémoire du con- densateur, et le problème de la technique classique peut être résolu. Un autre but de la présente invention est de pro- poser un procédé de fabrication du dispositif à semiconduc- teurs dans lequel la couche de plaque d'électrode entourant même la surface inférieure de la couche d'électrode de mé- moire simplement sans masque supplémentaire, peut être formée. Un autre but de la présente invention est de pro- poser un procédé de fabrication d'un dispositif à semiconduc- teurs qui permette de fabriquer une DRAM de 16 M bits ou plus. Pour atteindre ces buts, un procédé de fabrica- tion du dispositif à semiconducteurs possédant une plurali- té de cellules de mémoire, dont chacune est constituée d'un transistor et d'un condensateur à empilage, comporte les étapes consistant à: former ledit transistor sur un substrat semicon- ducteur par le procédé de fabrication classique d'un transistor et ensuite de déposer une couche isolante entre couches sur la totalité de la surface; déposer une première couche conductrice sur la totalité de la surface de ladite couche isolante entre couches et ensuite former un motif de gravure en utilî- sant un masque et simultanément graver verticalement la première couche conductrice pour former une configuration déterminée de celle-ci; surgraver horizontalement ladite configuration résultante de la première couche conductrice par gravure par voie humide, en utilisant la configuration de gravure utilisée pour graver verticalement ladite première couche conductrice; déposer une première pellicule isolante mince sur toute la surface de la structure dans laquelle ladite première couche conductrice surgravée horizontalement est formée, et ensuite déposer une seconde couche conductrice pour obtenir une épaisseur suffisante pour protéger ladite première pellicule isolante; graver verticalement ladite seconde couche con- ductrice, ladite première pellicule isolante mince et la- dite couche isolante entre couches en utilisant le masque utilisé lors de la gravure de ladite première couche con- ductrice de manière à former un premier trou de contact pour contacter ledit transistor; déposer de plus le même matériau que ladite seconde couche conductrice selon une épaisseur prédétermi- née sur toute la surface de la structure dans laquelle ledit trou de contact est formé; former un motif de gravure en utilisant un mas- que et graver verticalement ladite seconde couche conduc- trice pour former une configuration déterminée de celle-ci; surgraver horizontalement ladite seconde couche conductrice par gravure par voie humide en utilisant le motif de gravure utilisé pour graver verticalement ladite seconde couche conductrice; déposer une seconde pellicule isolante mince sur toute la surface de la structure après élimination du motif de gravure de ladite seconde couche conductrice, et ensuite déposer une troisième couche conductrice de manière à ob- tenir une épaisseur pour protéger ladite seconde pellicule isolante; mettre à nu une surface partielle de la première couche conductrice en gravant verticalement la troisième couche conductrice et la seconde pellicule isolante mince en appliquant ledit masque utilisé lors de la gravure de ladite seconde couche conductrice; et déposer les mêmes matériaux que la troisième couche conductrice selon une épaisseur prédéterminée sur toute la surface de la structure dans laquelle la surface partielle de ladite première couche conductrice est à nu. En adaptant le procédé de fabrication précité, avec le-même processus de masquage que le procédé classique, même la surface inférieure de la couche d'électrode de mémoire peut être utilisée en tant que surface effective de condensateur sans utiliser un masque supplémentaire. D'autres caractéristiques et avantages de l'in- vention ressortiront de la description qui va suivre en re- gard des dessins annexés. Les Figures l A à 1 H illustrent la sucession d'étapes de fabrication de la DRAM 4 M classique du type à empilage; et les Figures 2 A à 2 M illustrent la succession d'étapes de fabrication perfectionnée de la DRAM à intégra- tion à très grande échelle selon la présente invention. En référence à la Figure l A, sur un substrat semiconducteur 1 faiblement dopé en impuretés de type P, tel que du bore, un puits de type P 2 esformé par implan- tation ionique d'impuretés de type P Une région active 3 est définie par photolithographie Après qu'une implanta- tion ionique d'impuretés de type p dans la couche d'isole- ment 4 a été à nouveau effectuée, on fait croître la couche d'oxyde de champ 5 par oxydation thermique par le procédé LOCOS Grâce à cette oxydation thermique, le puits de type P 2 est plus profondément dilaté dans le substrat semicon- ducteur 1, et une couche ionique d'arrêt de canal P 6 est formée directement au-dessous de la couche d'oxyde de champ 5 Dans la région active 3, une couche de silicium polycristalin dopée en impuretés de type N,tel que du phosphore (P) formant la pellicule d'oxyde de grille mince 7, est déposée sur toute la surface La-couche de silicium polycristallin est gravée par photolithographie classique de manière à former le couche conductrice 8 de ligne de transmission de mots s'étendant le long de la direction verticale Cette couche conductrice de ligne de transmis- sion de mots 8 sert de couche d'électrode de grille dans la région active 3 et sertsur la couche d'oxyde de champ ,de couche condutrice pour relier les couches d'électrode de grille Une implantation ionique d'impuretés de type N tel que P,est effectuée sur toute la surface de la structure ayant la couche condutrice de ligne de transmis- sion de mots 8, de sorte que les couches d'ions N+ 9 a et 9 b autoalignées sur la couche d'électrode de grille sont formées dans la région active 3 Ainsi, la couche d'ions N 9 a entre la couche d'oxyde de champ 5 et la couche d'électrode de grille 8 sert de couche d'électrode de source et la couche d'ions N+ 9 b entre les couches d'électrode de grille 8 sert de couche d'électrode de drain Comme décrit ci-dessus, la couche isolante entre couches 10 telle que HTO est déposée sur toute la surface de la structure dans laquelle un transistor NMOS est formé sur la surface du puits de type P 2. En référence à la Figure 1 B, pour recouvrir de vernis photosensible toute la surface de la structure dans laquelle la couche isolante entre couches 10 est formée, et former le trou de contact 12 sur la surface de la couche d'ions N 9 a prévue en tant que couche d'électrode de source, la couche isolante entre couches 10 est verticalement gra- vée par photolithographie classique. En référence à la Figure l C, après formation du- dit trou de contact 12, le vernis photosensible 1 est éli- miné et ensuite la couche de silicium polycristallin 13 est déposée jusqu'à une épaisseur de 1500 à 2000 A selon le procédé LPVCD. En référence à la Figure 1 D, pour recouvrir toute la surface de la couche de silicium polycristallin 13 de vernis photosensible 14 et former la couche d'électrode de mémoire, la couche de silicium polycristallin 13 est gravée verticalement par photolithographie classique Par conséquent, la couche de silicium polycristallin 13 entre une paire de couches conductrices de ligne de transmission de mots 8, constituée de la couche d'électrode de grille disposée sur la région active 3 et'de la couche conductrice disposée sur la couche d'oxyde de champ 5 subsiste en tant que couche d'électrode de mémoire. En référence à la Figure l E, après formation de la couche d'électrode de mémoire, une pellicule isolan- te mince 15 est déposée selon une épaisseur de 60 à 80 A sur toute la surface de la structure Cette pellicule iso- lante 15 est constituée par la pellicule stratifiée de la pellicule d'oxyde thermique et de la pellicule de nitrure, par exemple, de la pellicule ONO (silice, nitrure de sili- cium, silice) Cette pellicule isolante joue le rôle de pellicule diélectrique du condensateur. En référence à la Figure 1 F, la couche de sili- cium polycristallin 16 dopée N+ est déposée selon une épais- o seur de 1500 à 2000 A sur toute la surface de la pellicule isolante 15 selon le procédé LPVCD Cette couche de sili- cium polycristallin 16 sert de couche de plaque d'élec- trode du condensateur. En référence à la Figure 1 G, pour isoler la cou- che de plaque d'électrode autour du trou de contact de la ligne de transmission de bits, le vernis photosensible 17 est appliqué sur la structure et la couche de silicium polycristallin 16 est ensuite gravée verticalement par photolithographie classique. En référence à la Figure 1 H, selon la succession de traitement de fabrication classique d'une DRAM 4 M, la couche de verre 18,telle qu'une pellicule de verre aux silicates de bore et de phosphore BPS Gest déposée pour aplanir la surface et le trou de contact de la ligne de transmission de bits 19 est formé sur la surface de la couche d'ions N+ 9 b par photolithographie classique Et ensuite, après formation de la ligne de transmission de bits 20 par métallisation classique, une pellicule de passiva- tion 21 est appliquée et ensuite la puce est achevée selon le processus de fabrication classique. La séquence d'étapes de fabrication précitée a été expliquée à propos des processus fondamentaux seule- ment pour obtenir la structure illustrée, mais certains processus ont été omis dans un but de simplicité. La succession des étapes de fabrication selon la présente invention sera à présent expliquéeen référence aux Figures 2 A à 2 L Dans la succession d'étapes de fabri- cation de la présente invention, en utilisant le même nombre de masques que celui utilisé dans le procédé de fabrica- tion d'un condensateur de cellule d'une DRAM 4 M, la couche de plaque d'électrode est disposée pour entourer même la surface inférieure de la couche d'électrode de mémoire en interposant la pellicule isolante entre elles de manière à accroître la capacité effective de la cellule de mémoire. Ainsi, une DRAM 16 M est facilement obtenue en appliquant la dimension proportionnellement réduite d'une DRAM 4 M. En référence à la Figure 2 A, après exécution de l'étape décrite en téférence à la Figure l A, une couche de silicium polycristallin 30 dopée N, servant de première couche conductrice,est déposée sur toute la sur- face de la structure résultante selon une épaisseur de o 1500 à 2000 A par-le procédé LPCVD. En référence à la Figure 2 B, pour former la couche de silicium polycristallin 30 selon la configuration pré- déterminée, un vernis photosensible 31 est appliqué sur la couche de silicium polycristallin 30, le masque de trou de contact est appliqué, et le vernis photosensible 31 ainsi que la couche de silicium polycristallin 30 sont gra- vés verticalement par photolithographie classique. En référence à la Figure 2 C, à la suite de la gravure verticale, la gravure horizontale est effectuée dans la couche de silicium polycristallin 30, de sorte que le côté mis à nu de la couche de silicium polycristallin mise à nu résultante 30 est gravé horizontalement à une profondeur prédéterminée tout en conservant le motif de gravure du vernis photosensible 31 dans l'état initial. Après la gravure, le motif subsistant de la couche de sili- cium polycristallin 30 est prévu en tant qu'électrode par- tielle de la couche de plaque d'électrode pour entourer la surface inférieure de la couche d'électrode de mémoire du condensateur de cellule. En référence à la Figure 2 D, après élimination du vernis 31, la première pellicule isolante mince 32 est déposée sur toute la surface de la structure résultante, et ensuite une couche de silicium polycristallin dopée N+ 33,servant de seconde couche conductriceest successivement déposée Dans ce cas, la première pellicule isolante 32 possède une épaisseur d'environ 60 à 80 A, et la couche de silicium polycristallin 33 a une épaisseur telle que o 300 à 500 A pour protéger la première pellicule isolante 32 au cours du processus de gravure suivant. En référence à la Figure 2 E, après dépôt de la couche de silicium polycristallin 33, le vernis photosensi- ble 34 est appliqué sur toute la surface, et ensuite la couche de silicium polycristallin 33,la pellicule isolante 32 et la couche isolante entre couches 10 sont successive- ment gravées dans le sens vertical en utilisant le masque de trou de contact utilisé dans le processus photolitho- graphique comme représenté sur la Figure 2 D, de sorte que le trou de contact 12 est formé pour amener la couche d'électrode de mémoire du condensateur de cellule en con- tact avec la couche d'électrode de source 9 a du transistor MOS A cet instant, la pellicule isolante 32 est protégée au cours du processus de gravure par la couche de silicium polycristallin 33 avec une épaisseur de 300 à 500 A. En référence à la Figure 2 F, après la formation du trou de contact 12 sur la couche d'électrode 9 a, le vernis 34 est éliminé, et ensuite la couche de silicium polycristallin 33 est déposée selon une épaisseur prédéter- minée telle que 1500 à 2000 A. En référence à la Figure 2 G, le vernis 35 est appliqué sur la couche de silicium polycristallin 33, et ensuite la couche de silicium polycristallin 33 est gravée verticalement à l'aide du masque de l'électrode de mémoire par photolithographie classique. En référence à la Figure 2 H, à la suite du pro- cessus de gravure verticale, la surface latérale de la couche de silicium polycristallin 33 mise à nu vers l'exté- rieur en exécutant la gravure horizontale par gravure par voie humide est horizontalement gravée à la profondeur pré- déterminée. En référence à la Figure 2 I, après la gravure par voie humide, le vernis 35 est éliminé et ensuite sur toute la surface de la structure subsistante, la seconde pelli- cule isolante mince 36 est déposée selon une épaisseur de o à 80 A, et ensuite une couche de silicium polycristallin dopée N+ 37 servant de troisième couche conductrice est o déposée-selon une épaisseur de 300 à 500 A, par exemple, pour protéger la seconde pellicule isolante précitée 36 au cours du processus de gravure. En référence à la Figure 2 J, le vernis 38 est * appliqué sur toute la surface de la couche de silicium po- lycristallin précitée 37 et ensuite, à l'aide du masque d'électrode de mémoire précité, une surface partielle du silicium polycristallin 30 est mise à nu par gravure ver- ticale de la couche de silicium polycristallin 37 et de la seconde pellicule isolante 36, par photolithographie classique. En référence à la Figure 2 K, après l'étape de mise à nu précitée, le vernis 38 est éliminé et ensuite une couche de silicium polycristallin 37 possédant une épaisseur de 1500 à 2000 A est dopée N sur toute la sur- face de la structure selon le procédé LPCVD pour venir en contact électrique de la couche de silicium polycristallin ayant sa surface partiellement mise à nu. En référence à la Figure 2 L, après le dépôt de la couche de silicium polycristallin précitée 37, le vernis 39 est appliqué sur toute le surface de la structure, et ensuite par application du masque de la couche de plaque d'électrode, les couches de silicium polycristallin 37 et 30/autour de l'emplacement o le contact de ligne de transmission de bits doit être disposé, sont gravées ver- ticalement par photolithographie classique. En référence à la Figure 2 M, après l'étape de gravure précitée, la ligne de transmission de bits 20 est formée par les mêmes processus que représentés sur la Figure 1 H, de manière à achever le processus de fabrication. Comme décrit ci-dessus, dans la présente inven- tion, pour fabriquer un condensateur de cellule d'une DRAM, le procédé de fabrication de la DRAM 4 M du type à empilage classique est appliqué, et la surface supérieure et la sur- face latérale ainsi que la surface inférieure de la couche d'électrode de mémoire est utilisée en tant que surface effective Ainsi, par le présent mode de fabrication d'une DRAM 4 M, la capacité de la cellule de mémoire peut être doublée en comparaison de la cellule classique, de sorte qu'une DRAM 16 M peut être facilement fabriquée De plus, aucun masque supplémentaire n'est nécessaire du fait de l'utilisation de la gravure horizontale par le procédé par voie humide R E V E N D I C A T I O N S 1 Procédé de fabrication d'un dispositif à semicon- ducteurs posédant une pluralité de cellules de mémoire dont chacune est constituée d'un transistor et d'un con- densateur du type à empilage, ledit procédé étant carac- térisé par les étapes consistant à former ledit transistor sur un substrat semicon- ducteur ( 1) selon le procédé de fabrication classique d'un transistor et ensuite déposer une couche isolante entre couches ( 10) sur toute la surface; déposer une première couche conductrice ( 30) sur toute la surface de ladite couche isolante entre cou- ches et ensuite former un motif de gravure en utilisant un masque et en gravant verticalement simultanément la première couche conductrice pour former une configuration déterminée de celle-ci; surgraver horizontalement ladite configuration résultante de la première couche conductrice par gravure par voie humide, en utilisant ledit motif de gravure uti- lisé pour graver verticalement ladite première couche con- ductrice; déposer une première pellicule isolante mince ( 32) sur toute la surface de la structure dans laquelle ladite première couche conductrice surgravée horizontale- ment est formée, et ensuite déposer une seconde couche conductrice ( 33) pour obtenir une épaisseur suffisante pour protéger ladite première pellicule isolante; graver verticalement ladite seconde couche con- ductrice, ladite première pellicule isolante mince et la- dite couche isolante entre couches en utilisant le masque utilisé pour graver ladite première couche conductrice de manière à former un premier trou de contact ( 12) pour venir en contact dudit transistor; déposer de plus le même matériau que ladite se- conde couche conductrice selon une épaisseur prédéterminée sur toute la surface de la structure dans laquelle est formé ledit trou de contact; former un motif de gravure en utilisant un masque et graver verticalement ladite seconde couche conductrice pour former une configuration déterminée de celle-ci, surgraver horizontalement ladite seconde couche conductrice par gravure par voie humide, en utilisant ledit motif de gravure utilisé pour graver verticalement ladite seconde couche conductrice; déposer une seconde pellicule isolante mince ( 36) sur toute la surface de la structure après élimination du motif de gravure de ladite seconde couche conductrice, et ensuite déposer une troisième couche conductrice ( 37) de manière à obtenir une épaisseur suffisante pour protéger ladite seconde pellicule isolante; mettre à nu une surface partielle de la première couche conductrice en gravant verticalement la troisième couche conductrice et la seconde pellicule isolante mince en appliquant ledit masque utilisé pour graver ladite se- conde couche conductrice; et déposer en outre les mêmes matériaux que la troi- sième couche conductrice selon une épaisseur prédéterminée sur toute la surface de la structure dans laquelle une sur- face partielle de ladite première couche conductrice est mise à nu. 2 Procédé de fabrication d'un dispositif à semicon- ducteurs selon la revendication 1, caractérisé en ce que lesdites première et seconde pellicules isolantes ( 32, 36) sont formées en superposant des pellicules d'oxyde thermique et des pellicules de nitrure. 3 Procédé de fabrication d'un dispositif à semicon- ducteurs selon la revendication 2, caractérisé en ce que lesdites première à troisième couches conductrices ( 30, 33, 37) sont constituées de silicium polycristallin dopé en impuretés. 4 Procédé de fabrication d'un dispositif à semicon- ducteurs selon la revendication 3, caractérisé en ce que lesdites première et seconde pellicules isolantes ( 32, 36) ont une épaisseur de 60 à 80 A. Procédé de fabrication d'un dispositif à semicon- ducteurs selon la revendication 4, caractérisé en ce que les épaisseurs des première ( 30) et troisième ( 37) couches conductrices sont d'environ 300 à 500 A qui peuvent proté- ger lesdites première et seconde pellicules isolantes. 6 Procédé de fabrication d'un dispositif à semicon- ducteurs selon la revendication 5, caractérisé en ce que les épaisseurs prédéterminées des première et troisième couches conductrices ( 30, 37) sont d'environ 1500 à 2000 A. 7 Procédé de fabrication d'un dispositif à semicon- ducteurs selon la revendication 1, caractérisé en ce que ledit transistor est un transistor MOS. 8 Procédé de fabrication d'un dispositif à semicon- ducteurs selon la revendication 7, caractérisé en ce que ledit procédé comporte en outre les étapes consistant à déposer une couche de verre fondu ( 18) sur toute la surface de ladite troisième couche conductrice; graver verticalement ladite couche de verre fondu, les troisième et première couches conductrices ( 30, 37) et la pellicule isolante entre couches ( 10), de manière à former un second trou de contact ( 19) pour venir en con- tact dudit transistor; et former une ligne de transmission de bits ( 20) de ladite cellule de mémoire sur la structure possédant ledit second trou de contact ( 19) par un processus de mé- tallisation.