Brevet FR2668856A1 — publié le 19920507

( 1) Domaine de l'invention La présente invention concerne une cellule de mé- moire dynamique à accès direct (DRAM) possédant une struc- ture en forme de tunnel et un procédé de fabrication d'une telle cellule, et plus particulièrement une cellule de mé- moire DRAM possédant une structure en forme de tunnel et un procédé pour fabriquer cette cellule, dans lesquels la ligne de transmission de bits est formée de manière à s'étendre entre une couche locale de raccordement et une structure de mémorisation possédant une forme en tunnel. ( 2) Description de l'art antérieur Il est nécessaire de maintenir constante la capa- cité de mémorisation, tandis que plus la densité des cel- lules de mémoire DRAM augmente, plus la surface de chaque cellule diminue En tant que système permettant de mainte- nir constante la capacité de mémorisation, il a été proposé d'utiliser un condensateur du type empilé. La figure 1, annexée à la présente demande, montre une vue en coupe verticale d'une cellule de mémoire DRAM classique Comme représenté sur cette figure, on fa- brique la cellule de mémoire DRAM classique de la manière suivante: on forme une couche d'oxyde de champ 102, des ré- gions semiconductrices 105 a, 105 b, une première couche iso- lante 103 et une ligne de transmission de mots 104 sur un substrat 101, ce qui forme un transistor; puis on forme successivement une seconde couche isolante 106, des structures de mémorisation 107-110, une couche diélectrique 112 du condensateur, enveloppant lesdites structures de mé- morisation 107-110, et des structures en forme de plaques 113 formant des électrodes tournées dans des directions op- posées, ce qui permet d'obtenir un condensateur empilé en forme d'ailette; puis on forme successivement une troisième couche isolante 117 et une ligne de transmission de bits 116. La cellule de mémoire DRAM décrite précédemment comporte quatre parties en forme d'ailette et on raccorde la structure finale de mémorisation 110 à la seconde région semiconductrice 105 b par l'intermédiaire d'un contact 111, tout en raccordant la première ligne de transmission de bits 116 à la première région semiconductrice 105 a, au moyen d'un contact 115. Cependant, dans cette cellule de mémoire DRAM classique, lorsqu'on raccorde la ligne de transmission de bits 116 à la première région semiconductrice 105 a, qui est formée sur le substrat 101, on forme le contact 115 et la ligne de transmission de bits 116 après avoir formé la structure en forme de plaque 113 du condensateur et la troisième couche isolante 117, si bien que la différence de hauteur entre la première région semiconductrice 105 a et la ligne de transmission de bits 116 est importante C'est pourquoi, il est difficile de raccorder la ligne de trans- mission de bits 116 à la première région semiconductrice a, et la surface de la cellule est accrue étant donné que la marge du contact 115 doit être maintenue suffisante pour l'établissement d'un contact entre la ligne de trans- mission de bits 116 et la première région semiconductrice a. En outre, on forme le contact 111 de manière à établir un contact entre la structure de mémorisation et la seconde région semiconductrice 105 b avant de former la structure de mémorisation 110, et par conséquent, on réduit les surfaces des structures respectives de mémorisation 105 à 108, conformément à un accroissement des dimensions du contact, ce qui permet de réduire en définitive la capacité de mémorisation. Pour apporter une solution au problème décrit plus haut, il est proposé un autre type tel que représenté sur les figures 2 A et 213 annexées à la présente demande, sur les- quelles la ligne de transmission de bits est formée avant que ne soit formé le condensateur. La figure 2 A représente l'agencement de la cel- lule DRAM, et la figure 2 B représente une vue en coupe prise suivant la ligne A-A' de la figure 2 A On fabrique la cellule DRAM de la figure 2 B de la manière suivante: on forme une couche d'oxyde de champ 202, une première couche isolante 203, une ligne de transmission de mots 204, et des première et seconde régions semiconductrices 205 a, 205 b, respectivement sur un substrat semiconducteur 201, ce qui conduit à la formation d'un transistor; et on forme succes- sivement une ligne de transmission de bits 206, une seconde couche isolante 207, des structures de mémorisation 208 à 210, une couche diélectrique 213 d'un condensateur et une électrode en forme de plaque 214, de manière à former un condensateur. Contrairement à la cellule DRAM de la figure 1, lors de la fabrication de la cellule DRAM décrite précédem- ment, on forme une ligne de transmission de bits avant de former le condensateur, et cette cellule comporte une structure à ligne de transmission de bits ensevelie, dans laquelle cette ligne de transmission de bits 206 passe au- dessous des structures de mémorisation 208 à 210 En outre, en référence à la figure 2 A (l'agencement), la ligne de transmission de bits 206 s'étend autour d'une région active 220 En outre, la cellule DRAM de la figure 2 forme, comme la cellule DRAM de la figure 1, le contact 211 servant à raccorder les structures de mémorisation et la seconde ré- gion semiconductrice 205 b avant la formation de la struc- ture finale de mémorisation 210 Par conséquent, il se pose certains problèmes décrits précédemment, consistant en ce que les surfaces des structures respectives de mémorisation sont réduites conformément à un accroissement des dimen- sions du contact, ce qui conduit en définitive à une réduc- tion de la capacité de mémorisation. La présente invention a pour objet d'éliminer les inconvénients décrits précédemment des cellules DRAM clas- siques. C'est pourquoi, un but de la présente invention est de fournir une mémoire DRAM possédant une structure en forme de tunnel et un procédé pour fabriquer une telle cel- lule, dans laquelle une ligne de transmission de bits s'étend entre la structure de mémorisation en forme de tunnel et une couche locale de raccordement, et les parties saillantes formées dans la région active classique pour raccorder la ligne de transmission de bits à la région ac- 1.0 tive sont supprimées, ce qui réduit la taille de la cellule et permet d'obtenir des contours rectilignes pour la ligne de transmission de bits, la région active et la ligne de transmission de mots. Pour atteindre l'objectif indiqué précédemment, la cellule DRAM conforme à la présente invention est carac- térisée en ce qu'elle comporte un substrat semiconducteur possédant un premier type de conductivité; une couche d'oxyde de champ formée sur le substrat semiconducteur de manière à définir une région active; des première et se- conde régions semiconductrices possédant un second type de conductivité et formées à l'intérieur de la région active; une couche isolante formée dans une zone de canal entre les première et seconde régions semiconductrices; une ligne de transmission de mots, formée sur la couche isolante; une couche d'oxyde qui sert à recouvrir ladite ligne de trans- mission de mots; une première entretoise formée -sur les parois la- térales de la ligne de transmission de mots et sur la couche d'oxyde recouvrant la ligne de transmission de mots; une couche locale de raccordement entourant la surface supé- rieure de la couche d'oxyde recouvrant la ligne de trans- mission de mots et la première entretoise intérieure, et placée en contact, au moyen d'un contact, avec la pre- mière région semiconductrice; une couche isolante d'aplanissement formée sur la couche locale de raccor- dement une seconde entretoise entourant la couche iso- lante d'aplanissement, la paroi 'latérale de la couche lo- cale de raccordement et la première entretoise extérieure; une ligne de transmission de bits et une couche d'oxyde re- couvrant la ligne de transmission de bits, formées sur la couche isolante d'aplanissement; une troisième entretoise formée sur la paroi latérale de la, ligne de transmission de bits et sur la couche d'oxyde recouvrant la ligne de transmission de bits; des structures de mémorisation for- mées sur la couche d'oxyde recouvrant la ligne de transmis- sion de bits; une couche diélectrique de condensateur, qui entoure les structures de mémorisation et la paroi latérale de la couche locale de raccordement; et une électrode en forme de plaque entourant les structures de mémorisation et la couche diélectrique de condensateur. Pour atteindre l'objectif indiqué précédemment, le procédé de fabrication de la cellule DRAM conforme à la présente invention est caractérisé en ce qu'il comprend l'étape consistant à former une couche d'oxyde de champ sur un substrat semiconducteur; l'étape consistant à former une couche isolante, une ligne de transmission de bits et une couche d'oxyde recouvrant la ligne de transmission de bits; l'étape consistant à former des première et seconde régions semiconductrices possédant un type de conductivité; l'étape consistant à former une première entretoise au moyen de 'l'exécution d'une rétro-corrosion après for- mation d'une couche d'oxyde sur l'ensemble de la surface du substrat; l'étape consistant à former une mince couche locale de raccordement après formation de la première entretoise; l'étape consistant à dépo- ser une couche isolante sur la couche locale de raccorde- ment, à aplanir cette couche en exécutant un reflux et à agencer en réseau la couche locale de raccordement et la couche isolante; l'étape consistant à former une seconde entretoise en effectuant une rétro-corrosion après formation d'une couche d'oxyde sur la structure aplanie; l'étape consistant à agencer en réseau une li- gne de transmission de bits et la couche d'oxyde recou- vrant cette ligne de transmission de bits, après empila- ge de ces éléments; l'étape consistant à former une troisième entretoise et à mettre à nu la couche locale de raccordement en même temps en exécutant une rétro- corrosion après formation de la couche d'oxyde sur les réseaux de la ligne de transmission de bits et de la couche d'oxyde recouvrant la ligne de transmission de bits; l'étape consistant à former la structure de mémo- risation par empilage d'une couche de polysilicium et agencement en réseau de cette couche; l'étape consistant à former une couche diélectrique de condensateur sur les structures de mémorisation; et l'étape consistant à for- mer une électrode en forme de plaque en empilant une cou- che de polysilicium sur la couche diélectrique du conden- sateur. Selon un autre aspect, pour atteindre l'objectif indiqué précédemment, la cellule de mémoire DRAM conforme à la présente invention est caractérisée en ce qu'elle comprend: un substrat semiconducteur possédant un prre- mier type de conductivité; une couche d'oxyde de champ formée sur le substrat semiconducteur de manière à défi- nir une région active; des première et seconde régions semiconductrices possédant un second type de conductivité formées à l'intérieur de la région active; une couche isolante formée sur une zone de canal entre les première et seconde régions semiconductrices; une ligne de trans- mission de mots formée sur la couche isolante; la couche d'oxyde recouvrant la ligne de transmission de mots; une première entretoise formée sur les parois latérales de la ligne de transmission de mots et sur la couche d'oxyde recouvrant la ligne de transmission de mots; une couche locale de raccordement entourant la partie supérieure de la couche d'oxyde recouvrant la ligne de transmission de mots et la première entretoise intérieure, placée en contact avec la première région semiconductrice, par l'intermé- diaire d'un contact; une couche isolante d'aplanissement formée sur la couche locale de raccordement; une seconde entretoise entourant la couche isolante d'aplanissement, la paroi latérale de la couche locale de raccordement et la première entretoise extérieure; une ligne de transmission de bits et une couche d'oxyde recouvrant la ligne de trans- mission de bits, formée sur la couche isolante d'aplanisse- ment; une troisième entretoise formée sur les parois laté- rales de la ligne de transmission de bits, sur la couche d'oxyde recouvrant la ligne de transmission de bits, sur une électrode inférieure en forme de plaque et sur une cou- che diélectrique du condensateur; une structure de mémori- sation formée sur la couche d'oxyde recouvrant la ligne de transmission de bits; une couche diélectrique du condensa- teur entourant la totalité de la surface de la structure de mémorisation et la paroi latérale de la couche locale de raccordement; et des électrodes en forme de plaques for- mées au-dessus et au-dessous de la structure de mémorisa- tion et entourant l'ensemble de la surface de la couche di- électrique du condensateur. Selon un autre aspect, pour atteindre l'objectif indiqué précédemment, le procédé de fabrication conforme à l'invention est caractérisé en ce qu'il comprend: l'étape consistant à former une couche d'oxyde de champ sur un sub- strat semiconducteur possédant un premier type de conducti- vité; l'étape consistant à former une couche isolante, une ligne de transmission de bits et une couche d'oxyde recou- vrant la ligne de transmission de bits; l'étape consistant à former des première et seconde régions semiconductrices possédant un second type de conductivité; l'étape consis- tant à former une première entretoise au moyen de l'exécu- tion d'une rétro-corrosion après formation d'une couche d'oxyde sur l'ensemble de la surface du substrat; l'éta- pe consistant à former une mince couche locale de raccor- dement après formation de la première entretoise; l'éta- pe consistant à déposer une couche isolante sur la couche locale de raccordement et à aplanir ensuite cette couche en exécutant un reflux et à agencer en réseau la couche locale de raccordement et la couche isolante; l'étape consistant à former une seconde entretoise en effectuant une rétro-corrosion après formation d'une couche d'oxyde sur le réseau aplani; l'étape consistant à agencer en réseau une ligne de transmission de bits, une couche d'oxyde recouvrant la ligne de transmission de bits et un matériau hétérogène après empilage de la ligne de trans- mission de bits et de la couche d'oxyde; l'étape consis- tant à former une troisième entretoise en exécutant une rétro-corrosion après empilage d'une couche d'oxyde sur les réseaux de la ligne de transmission de bits, de la couche d'oxyde recouvrant la ligne de transmission de bits, et du matériau hétérogène et à mettre à nu la cou- che locale de raccordement; l'étape consistant à agencer en réseau les structures de mémorisation et la couche lo- cale de raccordement après la formation au moyen de l'em- pilage d'une couche de polysilicium, puis de la structu- ration de la structure de mémorisation et de la couche locale de raccordement; l'étape consistant à éliminer le matériau hétérogène formé entre la structure de mémorisa- tion et la couche d'oxyde de revêtement de la ligne de transmission de bits, moyennant l'exécution d'une corro- sion sous-jacente; l'étape consistant à former une cou- che diélectrique d'un condensateur; et l'étape consis- tant à former des électrodes en forme de plaques au moyen de l'empilage d'une couche de polysilicium sur la couche diélectrique du condensateur. D'autres caractéristiques et avantages de la -9 présente invention apparaîtront à la lecture de la descrip- tion détaillée donnée ci-après, prise en référence aux des- sins annexés, sur lesquels: la figure 1, dont il a déjà été fait mention, est une vue en coupe verticale de la cellule de mémoire DRAM clas- sique; les figures 2 A-2 C représentent une vue en coupe ver- ticale et l'agencement d'une autre cellule de mémoire DRAM classique, qui est un perfectionnemient de-celle de la-fig re 1; les figures 3 A-3 C montrent un agencement et une vue en coupe verticale de la cellule de mémoire DRNM conforme à la présen- te invention; les figures 4 A-4 B, 5 A-5 B, 6 A-6 B, 7 A-7 B, 8 A-8 B, 9 A-9 B, l OA-1 OB, tl A-11 B, 12 A-12 B, 13 A-13 B, 14 A-14 B, représentent un mode de mise en oeuvre du procéié de fabrication de la cellule de mémoire DRPUA conforme à la présente invention; et les figures 15 A-15 B, 16 A-16 B, 17 A-17 B, 18 A-18 B repré- sentent un autre mode de mise en oeuvre du procédé de fabrication de la cellule de mémire DRAM conforme à la présente invention. DESCRIPTION DE LA FORME DE REALISATION PREFEREE Les figures 3 A à 3 C représentent une première for- me de réalisation de la cellule de mémoire DRAM conforme à la pré- sente invention, la figure 3 A représentant l'agencement de la cellule de méuoire DRAM conforme à la présente invention, tandis que les figu- res 3 B et 3 C sont respectivement des vues en coupe prises suivant les lignes A-A' et B-B' sur la figure 3 A. La cellule de mémoire DRAM conforme à la présente invention comprend: un substrat semiconducteur 30 possé- dant un premier type de conductivité; une couche d'oxyde de champ 1 formée sur le substrat semiconducteur 30; et une couche isolante 2 formée sur une région active 32 du sub- strat semiconducteur 30; des première et seconde régions semiconductrices 3 a, 3 b possédant un second type de conduc- tivité; une ligne de transmission de mots 4; une couche d'oxyde 5 recouvrant la ligne de transmission de mots; une première entretoise 6 formée sur les parois latérales de la ligne de transmission de mots 4 et de la couche d'oxyde 5 recouvrant la ligne de transmission de mots; une couche lo- cale de raccordement 7 placée en contact avec la région se- miconductrice 3 apar l'intermédiaire d'un contact 17 et en- tourant simultanément la première entretoise 6 formée sur la surface supérieure et l'intérieur de la couche d'oxyde 5 recouvrant la ligne de transmission de mots; une couche isolante d'aplanissement 8 formée sur la couche locale de raccordement 7; une seconde entretoise 9 formée de manière à entourer la première entretoise extérieure 6 et le côté de la couche locale de raccordement 7; une ligne de trans- mission de bits 10 et une couche d'oxyde 11 recouvrant la ligne de transmission de bits et formées sur la couche iso- lante d'aplanissement 8; une troisième entretoise 12 formée sur les parois latérales de la ligne de transmission de bits 10 et sur la couche d'oxyde 11 recouvrant la ligne de transmission de bits; une structure de mémorisation 13 pos- sédant une forme de tunnel et placée en contact avec la couche locale de raccordement 7; une couche diélectrique 14 de condensateur, qui entoure la structure de mémorisation 13 et la paroi latérale de la couche locale de raccordement 7; une électrode en forme de plaque 15 agencée de manière à avoir des parties se faisant face et entourant la structure de mémorisation 13 et la couche diélectrique 14 du conden- sateur. Comme représenté sur la figure 3 C, la cellule de mémoire DRAM conforme à l'invention est une structure en forme de tunnel, dans laquelle la couche locale de raccor- dement 7 et la structure de mémorisation 13 sont en contact En outre, elle est agencée de telle sorte que: la ligne de transmission de bits 10 passe au-dessous de la structure de mémorisation 13 et traverse le tunnel formé entre la structure de mémorisation 13 et la couche locale de raccordement 7; la structure isolante d'aplanissement 8, la couche d'oxyde 11 recouvrant la ligne de transmission de bits et la troisième entretoise 12 sont insérées entre la structure de mémorisation 13, la couche locale de raccorde- ment 7 et la ligne de transmission de bits 10. En se référant à la figure 3 B, la ligne de trans- mission de mots 4 formée sur la région active 32 est située entre la couche isolante 2 et la couche d'oxyde 5 recou- vrant la ligne de transmission de bits, tandis que la ligne de transmission de mots 4 formée sur la région de champ 31 est formée sur la couche d'oxyde de champ 1 et sur la couche d'oxyde 5 recouvrant la ligne de transmission de bits En référence à la figure 3 A, on voit que les formes de la région active 32, de la ligne de transmission de bits et de la ligne de transmission de mots 4 sont recti- lignes, contrairement aux formes représentées sur les figu- res 2 A à 2 C. En référence aux figures 3 B et 3 C, la structure de mémorisation 13 est raccordée à la couche locale de rac- cordement 7 et est en contact avec la première région semi- conductrice 3 a par l'intermédiaire d'un contact 17, tandis que la ligne de transmission de bits 10 est raccordée au moyen d'un contact 18 avec la seconde région semiconduc- trice 3 b. Les figures 4 A à 14 B illustrent la procédé de fa- brication pour la cellule de mémoire DRAM conforme à la première forme de réalisation de la présente invention, les figures 4 A à 14 A représentant des vues en coupe prises sui- vant la ligne A-A' sur la figure 3 A, et les figures 4 B à 14 B étant des vues en coupe prises suivant la ligne B-B' sur la figure 3 B. En référence aux figures 4 A et 4 B, sur le sub- strat semiconducteur 30 sur lequel est formé la couche d'oxyde de champ 1, on empile successivement une ligne de transmission de mots 4 et une couche d'oxyde 5 recouvrant la ligne de transmission de mots, puis on effectue une structuration en réseau Dans ces conditions, la ligne de trans- mission de mots 4 et la couche d'oxyde 5 recouvrant la ligne de transmission de mots sont formées successivement sur la couche d'oxyde de champ 1 dans la région de champ 31, tandis que dans la région active 32 on forme suc- cessivement, sur le substrat, une couche isolante 2, une ligne de transmission de mots 4 et une couche d'oxyde 5 re- couvrant la ligne de transmission de mots Puis on intro- duit par dopage des impuretés dans la région active 32 avec le second type de conductivité, de manière à former ries ré- gions semiconductrices 3 a et 3 b. En se référant aux figures 5 A et 5 B, on forme une couche d'oxyde sur l'ensemble de la surface du substrat en utilisant un procédé de dépôt chimique en phase vapeur (DCV), et on exécute une rétro-corrosion de manière à for- mer la première entretoise 6 sur les parois latérales de-la ligne de transmission de mots 4 et sur la couche d'oxyde 5 recouvrant cette ligne de transmission de mots Dans ces conditions, les régions semiconductrices 3 a et 3 b sont ou- vertes de sorte qu'on peut les raccorder directement à la couche locale de raccordement et à la ligne de transmission de bits, qui seront formées lors d'étapes ultérieures. En référence aux figures 6 A et 6 B, on dépose une couche de polysilicium de manière à former la couche locale de raccordement 7 après avoir formé la première entretoise 6, et on dépose par-dessus une couche 8 de BPSG (verre au silicate de bore et de phosphore) Puis on effectue un re- flux pour réaliser l'aplanissement et on exécute ensuite une structuration en réseau. En référence aux figures 7 A et 7 B, on applique une rétro-corrosion à la couche d'oxyde qui est formée sur l'ensemble de la surface de la structure conformément au procédé décrit précédemment, de manière à former une se- conde entretoise 9. Dans ces conditions, si l'on compare les figures 6 A, 6 B et 7 A, 7 B, on voit que la figure 7 A diffère de la figure 6 A en ce que la seconde entretoise 9 est formée sur la figure 7 A, tandis que la figure 7 B, qui est une vue en coupe prise suivant la ligne B-B ' de la figure 3 A, possède la même structure que celle de la figure 6 B. En référence aux figures 8 A à l OB on structure en réseau la ligne de transmission de bits et la couche d'oxyde recou- vrant cette ligne et on forme une entretoise sur les parois latérales de la ligne de transmission de bits et de la couche d'oxyde recouvrant cette ligne de transmission de bits Tout d'abord, comme cela est représenté sur la figure 8 A, on forme successivement la ligne de transmission de bits et la couche d'oxyde 11 recouvrant la ligne de transmis- sion de -bits, puis on réalise-la structuration en réseàu cattoela est illustré sur la figure 9 B On forme ensuite une couche d'oxyde sur l'ensemble de la surface de la structure et, en mettant en oeuvre une rétro-corrosion, on forme la troi- sième entretoise 12 sur les parois latérales de la ligne de transmission de bits et sur la couche d'oxyde 11 recouvrant la ligne de transmission de bits, comme représenté sur la figure l OB Pendant l'opération de rétro-corrosion servant à former la troisième entretoise, sous l'effet de la corro- sion de la couche 8 de BPSG, qui est une couche isolante d'aplanissement, une partie de la couche locale de raccor- dement 7 est mise à nu. En référence aux figures 8 A à l OB, lors du procédé de formation de la troisième entretoise 12 après formation de la ligne de transmission de bits 10 et de la couche d'oxyde Il recouvrant cette ligne de transmission de bits, on ne voit aucun changement sur les figures 8 A à 10 A, qui sont des vues en coupe prises suivant la ligne A-A' sur la figure 3 A Cependant, sur les figures 8 B à l OB, qui sont des vues en coupe prises suivant la ligne B-B' sur la f i- gure 3 A, il apparaît des modifications dans l'ordre des étapes de fabrication. La figure 8 B représente une vue en coupe montrant l'état obtenu après l'empilage de la ligne de transmission de bits 10 et de la couche d'oxyde 11 recouvrant la ligne de transmission de bits, et la figure 9 B représente une vue en coupe montrant l'état obtenu après la structuration de la ligne de transmission de bits 10 et de la couche d'oxyde 11 recouvrant la ligne de transmission de bits, tandis que la figure l OB représente une vue en coupe montrant l'état obtenu après la formation de la troisième entretoise 12 sur les parois latérales de la ligne de transmission de bits 10 et de la couche d'oxyde 11 recouvrant la ligne de transmis- sion de bits. Les figures 11 A à 123 illustrent les étapes -de formation de la structure de mémorisation et, comme cela es représenté sur la figure 11 Z on forme la structure de mémo- risation 13 en déposant une couche de polysilicium sur -la structure de la troisième entretoise 12 tout en structurant en réseau, comme représenté sur la f igure 12 A, la structure de mémorisation 13 et la couche locale de raccordement 7. En se référant en outre aux figures l A à 12 B, la couche locale de raccordement 7 et la structure de mémori- sation 13 sont interconnectées de manière à faormer un tun- nel, et la ligne de transmission de bits 10 passe dans le tunnel formé par la combinaison de la couche locale de rac- * cordement 7 et de la structure de mémorisation 13, tandis que la couche isolante d'aplanissement 8, la couche d'oxyde 11 recouvrant la ligne de transmission de bits et la troi- sième entretoise 12 sont insérées entre la couche locale de raccordement 7, la structure de mémorisation 13 et la ligne de transmission de bits 10 En outre, la structure de mémo- risation 13 est en contact avec la première région semicon- ductrice 3 a par l'intermédiaire de la couche locale de rac- cordement 7 et du contact 17, tandis que la ligne de trans- mission de bits 10 est en contact avec la seconde région semiconductrice 3 b par l'intermédiaire du contact 18. En référence aux figures 13 A, 13 B, la couche di- électrique 14 du condensateur est formée par oxydation de la structure de mémorisation 13 à nu et de la couche loca- le de raccordement 7 à nu Dans ces conditions, à la place de la couche d'oxyde, en tant que couche diélectrique de condensateur on peut utiliser une couche isolante ONO se présentant sous la forme d'une structure couche d'oxyde/ couche de nitrure/couche d'oxyde en formant une couche de nitrure et une couche d'oxyde sur la couche d'oxyde 14. En référence aux figures 14 A, 14 B, on forme l'é- lectrode en forme de plaque 15 sous la forme d'une électro- de recourbée en vis-à-vis d'elle-même en déposant une cou- che de polysilicium sur la structure de la couche diélec trique 14 du condensateur, ce qui achève la formation de la cellule de mémoire DRAM conforme à la présente invention. Les figures 15 A à 18 B illustrent le procédé de fa- brication pour la cellule de mémoire DRAM conforme au se- cond mode de mise en oeuvre de la présente invention, et on va décrire ci-après ce second mode de mise en oeuvre de la présente invention en référence aux figures 15 A à 18 B. Dans le second mode d'exécution de la présente in- vention, les phases de fabrication jusqu'à la formation de la couche isolante d'aplanissement 8 et de la seconde entre- toise 9 sont identiques à celles du premier mode de mise en oeuvre de la présente invention (figures 4 A à 9 B). On forme la couche isolante d'aplanissement 8 et la seconde entretoise 9 comme représenté sur la figure 9 A, puis, on empile une ligne de transmission de bits et une couche d'oxyde il recouvrant la ligne de transmission de bits comme représenté sur la figure 15 A Ensuite, on dépose un matériau hétérogène 16 comme par exemple une couche de nitrure, comme représenté sur la figure 15 A, puis on effec- tue une structuration en réseau. Ensuite, on forme une couche d'oxyde sur l'ensem- ble de la surface du substrat, puis on effectue une rétro-corrosion de manière à former une troisième entre- toise 12 sur les parois latérales de la ligne de transmis- sion de bits 10, de la couche d'oxyde il recouvrant la li- gne de transmission de bits et du matériau hétérogène 16. Lorsqu'on forme la troisième entretoise 12 en soumettant la couche d'oxyde à une rétro-corrosion, on corrode égale- ment partiellement la couche isolante d'aplanissement 8 de manière à mettre à nu la couche locale de raccordement 7. En référence aux figures 16 A, 16 B, on dépose une couche de polysilicium sur l'ensemble de la surface du sub- strat de manière à former une structure de mémorisation 13, puis on structure en réseau la couche locale de raccordement 7 et la structure de mémorisation 13 En référence aux figu- res 17 A, 17 B, après avoir structuré la structure de mémori- sation 13 et la couche locale de raccordement 7, on effectue une corrosion sous-jacente de manière à éliminer le matériau hétérogène 16 formé entre la structure de férnorisation 13 et la couche d'oxyde 11 recouvrant la ligne de transmission de bits. Ensuite, on forme une couche diélectrique 14 de condensateur en oxydant la structure de mémorisation 13 et la couche locale de raccordement 7 La couche diélectrique du condensateur peut prendre la forme d'une couche isolante ONO à la place de la simple couche d'oxyde comme dans le cas du premier mode de mise en oeuvre. En comparant les figures 13 A et 17 A, le matériau hétérogène 16 est éliminé et la partie inférieure de la structure de mémorisation 13 est mise à nu sur la figure 17 A Par conséquent, on peut voir que la couche diélectrique 14 du condensateur entoure complètement la structure de mé- morisation 13 Sur le dessin, la référence C indique la par- tie dans laquelle le matériau hétérogène 16 est éli- miné par corrosion. En référence aux figures 18 A, 18 B, si on forme les électrodes en forme de plaques sous la forme d'uoe-élec- trode en vis-à-vis d'elle-même, en déposant une couche de polysilicium, la couche de polysilicium est également dépo- sée sur la partie C dans laquelle le matériau hétérogène 16 est éliminé, de sorte que les électrodes en forme de plaques 15 a et 15 b sont formées au-dessus et au-dessous de la structure de mémorisation 13. En référence aux figures 18 A, 10 B, la structure de mé- morisation 13 et la couche locale de raccordement 7 sont interconnectées de manière à former un tunnel, et la ligne de transmission de bits 10 et l'électrode en forme de plaque inférieure 15 a s'étendent dans le tunnel Par consé- quent, la couche diélectrique mince du condensateur est formée entre l'électrode en forme de plaque inférieure 15 a -et -la structure de mémorisation 13, tandis que la couche isolante d'aplanissement 8, la couche d'oxyde 11 recouvrant la ligne de transmission de bits et la troisième entretoise 12 remplissent le reste de l'espace. Conformément à la présente invention telle que décrite précédemment, la ligne de transmission de bits passe au-dessous de la structure de mémorisation de sorte que la ligne de transmission de bits et la région active peuvent être réalisées avec une forme rectiligne En outre, les parties saillantes, qui sont prévues de façon classique de manière à raccorder la ligne de transmission de bits à la région active, sont supprimées, ce qui permet de réduire la surface de la cellule. REVEND I CATIONS 1 Cellule de mémoire dynamique à accès direct possédant une structure en forme de tunnel, caractérisée en ce qu'elle comporte: -un substrat semiconducteur ( 30) possédant un pre- mier type de conductivité; une couche d'oxyde de champ ( 1) formée sur ledit substrat semiconducteur ( 30) de manière à définir une ré- gion active; 1.0 des première et seconde régions semiconductrices ( 3) possédant un second type de conductivité et formées à l'intérieur de ladite région active ( 32); une couche isolante ( 2) formée dans une zone de canal entre lesdites première et seconde régions semicon- ductrices; une ligne de transmission de mots ( 4), formée sur ladite couche isolante; une couche d'oxyde ( 5) qui sert à recouvrir la- dite ligne de transmission de mots; une première entretoise ( 6) formée sur les parois latérales de ladite ligne de transmission de mots ( 4) et sur ladite couche d'oxyde ( 5) recouvrant la ligne de trans- mission de mots; une couche locale de raccordement ( 7) entourant la partie supérieure de ladite couche d'oxyde ( 5) recou- vrant la ligne de transmission de mots et ladite première entretoise intérieure ( 6), et placée en contact, au moyen d'un contact ( 17), avec ladite première région se- miconductrice ( 3 a); une couche isolante d'aplanissement ( 8) formée sur ladite couche locale de raccordement ( 7); une seconde entretoise ( 9) entourant ladite couche isolante d'aplanissement ( 8), la paroi latérale de ladite couche locale de raccordement ( 7) et ladite première entretoise extérieure ( 6); une ligne de transmission de bits ( 10) et une couche d'oxyde (il) recouvrant la ligne de transmission de bits, formées sur ladite couche isolante d'aplanissement ( 8); une troisième entretoise ( 12) formée sur la paroi latérale de ladite ligne de transmission de bits ( 10) et sur ladite couche d'oxyde ( 11) recouvrant la ligne de transmission de bits; une structure de mémorisation ( 13) formée sur la- dite couche d'oxyde ( 11) recouvrant la ligne de transmis- sion de bits; une couche diélectrique ( 14) du condensateur, qui entoure ladite structure de mémorisation ( 13) et la paroi latérale de ladite couche locale de raccordement ( 7); et une électrode en forme de plaque ( 15) entourant ladite structure de mémorisation ( 13) et ladite couche di- électrique ( 14) du condensateur. 2 Cellule de mémoire dynamique à accès direct selon la revendication 1, caractérisée en ce que ladite ligne de transmission de bits ( 10) passe dans un tunnel formé par la combinaison de ladite couche locale de raccor- dement ( 7) et de ladite structure de mémorisation ( 13). 3 Cellule de mémoire dynamique à accès direct selon la revendication 1, caractérisée en ce que ladite couche isolante d'aplanissement ( 8), ladite couche d'oxyde ( 11) recouvrant la ligne de transmission de bits et ladite troisième entretoise ( 12) sont insérées entre ladite struc- ture de mémorisation ( 13), ladite couche locale de raccor- dement ( 7) et ladite ligne de transmission de bits ( 10). 4 Cellule de mémoire dynamique à accès direct selon la revendication 1, caractérisée en ce que ladite structure de mémorisation ( 13) est placée en contact avec ladite première région semiconductrice ( 3 a) par l'intermé- diaire de ladite couche locale de raccordement ( 7) et d'un contact ( 17). Cellule de mémoire dynamique à accès direct selon la revendication 1, caractérisée en ce que ladite ligne de transmission de bits ( 10) est placée en contact avec ladite seconde région semiconductrice ( 3 b), par l'in- termédiaire d'un contact ( 18). 6 Cellule de mémoire dynamique à accès direct selon la revendication 1, caractérisée en ce que ladite ligne de transmission de bits ( 10), ladite région active ( 32) et ladite ligne de transmission de mots ( 4) possèdent une forme rectiligne. 7 Procédé pour fabriquer une cellule de mémoire dynamique à accès direct possédant une structure en forme de tunnel, caractérisé en ce qu'il comprend: une étape consistant à former une couche d'oxyde de champ ( 1) sur un substrat semiconducteur ( 30) possédant un premier type de conductivité; une étape consistant à former une couche isolante ( 2), une ligne de transmission de mots ( 4) et une couche d'oxyde ( 5) recouvrant la ligne de transmission de mots; une étape consistant à former des première et se- conde régions semiconductrices ( 3 a et 3 b) possédant un se- cond type de conductivité; une étape consistant à former une première entre- toise ( 6) au moyen de l'exécution d'une rétro-corrosion après formation d'une couche d'oxyde sur l'ensemble de la surface dudit substrat; une étape consistant à former une mince couche locale de raccordement ( 7) après formation de ladite pre- mière entretoise ( 6); une étape consistantà déposer une couche isolante ( 8) sur ladite couche locale de raccordement ( 7), à aplanir cette couche en exécutant Lri-eflux et à former en réseau ladite couche locale de raccordement ( 7) et ladite couche isolante ( 8); à former une seconde entre- une étape consistant toise ( 9) en effectuant une rétro-corrosion après formation d'une couche d'oxyde sur le réseau aplani une étape consistant à structurer une ligne de transmission de bits ( 10) et une couche d'oxyde ( 11) recou- vrant cette ligne de transmission de bits, après empilage de ces éléments; -une étame consistant à former une troisième entre- toise ( 12) et à mettre à nu ladite couche locale de raccor- dement ( 7) en exécutant une rétro-corrosion après formation de la couche d'oxyde sur les -réseaux de 'adite ligne de transmission de bits ( 10) et de ladite couche d'oxyde ( 11) recouvrant la ligne de transmission de bits; une étape consistant à former une structure de mé- morisation ( 13) par empilage d'une couche de polysilicium et formation en réseau de cette couche; une étape consistant à former une couche diélec- trique ( 14) de condensateur sur ladite structure de mémori- sation ( 13); et une étape consistant à former une électrode en forme de plaque ( 15) en empilant une couche de polysilicium sur ladite couche diélectrique ( 14) du condensateur. 8 Procédé pour fabriquer une cellule de mémoire dynamique à accès direct selon la revendication 7, caracté- risé en ce qu'on utilise un verre à base de silicate de bore et de phosphore (BPSG) en tant que matériau constitu- tif de ladite couche isolante d'aplanissement ( 8). 9 Procédé pour fabriquer une cellule de mémoire dynamique à accès direct selon la revendication 7, caracté- risé en ce que, lors de l'étape de formation de ladite couche locale de raccordement ( 7), on utilise une couche de polysilicium en tant que matériau constitutif de cette douche ( 7). Procédé pour fabriquer une cellule de mémoire dynamique à accès direct selon la revendication 7, caracté- risé en ce que, lors de l'étape de formation de ladite couche diélectrique ( 14) du condensateur sur la structure de mémorisation ( 13), on utilise une couche d'oxyde mince formée par oxydation de ladite structure de mémorisation ( 13) et ladite couche locale de raccordement ( 7) en tant que couche diélectrique ( 14) du condensateur. 11 Procédé pour fabriquer une cellule de mémoire dynamique à accès direct selon la revendication 7, caracté- risé en ce que, lors de l'étape de formation de ladite couche diélectrique ( 14) du condensateur sur la structure 1.0 de mémorisation ( 13), on utilise une couche isolante d'oxyde/nitrure/oxyde pour constituer ladite couche diélec- trique ( 14) du condensateur, et on forme ladite couche iso- lante ONO par empilage d'une couche de nitrure et d'une couche d'oxyde sur ladite couche d'oxyde, qui est formée par oxydation de ladite structure de mémorisation ( 13). 12 Cellule de mémoire dynamique à accès direct, possédant une structure en forme de tunnel, caractérisée en ce qu'elle comporte: un substrat semiconducteur( 30) possé- dant un premier type de conductivité; une couche d'oxyde de champ ( 1) formée sur ledit substrat semiconducteur ( 30) de manière à confiner une région active; des première et se- conde régions semiconductrices ( 30) possédant un second type de conductivité formé à l'intérieur de ladite région active ( 32); une couche isolante ( 2) formée sur une zone de canal entre lesdites première et seconde régions semiconductrices; une ligne de transmission de mots ( 4) formée sur ladite couche isolante; ladite couche d'oxyde ( 5) recouvrant la ligne de transmission de mots; une première entretoise ( 6) formée sur les parois latérales de ladite ligne de transmission de mots ( 4) et sur ladite couche d'oxyde ( 5) recouvrant la ligne de trans- mission de mots; une couche locale de raccordement ( 7) entourant la partie supérieure de ladite couche d'oxyde ( 5) recou- vrant la ligne de transmission de mots et ladite première entretoise intérieure ( 6), et placée en contact avec la- dite première région semiconductrice ( 3 a), par l'intermédiaire d'un contact ( 17); une couche isolante d'aplanissement ( 8) formée sur ladite couche locale de raccordement ( 7); une seconde entretoise ( 9) entourant ladite couche isolante d'aplanissement ( 8), la paroi latérale de ladite couche locale de raccordement ( 7) et ladite première entretoise extérieure ( 6); une ligne de transmission de bits ( 10) et une couche d-'oxyde ( 11) recouvrant la ligne de transmission de bits, formée sur ladite couche isolante d'aplanissement ( 8);- une troisième entretoise ( 12) formée sur les pa- rois latérales de ladite ligne de transmission de bits ( 10), sur ladite couche d'oxyde ( 11) recouvrant la ligne-de transmission de bits, sur une électrode inférieure en forme de plaque ( 15 a) et sur une couche diélectrique ( 14) du condensateur; une structure de mémorisation ( 13) formée sur la- dite couche d'oxyde ( 11) recouvrant la ligne de transmis- sion de bits; une couche diélectrique ( 14) de condensateur en- tourant la totalité de la surface de ladite structure de mémorisation ( 13) et la paroi latérale de ladite couche lo- cale de raccordement ( 7); et des électrodes en forme de plaques ( 15 a,15 b) for- mées au-dessus et au-dessous de ladite structure de mémori- sation ( 13) et entourant l'ensemble de la surface de ladite couche diélectrique ( 14) du condensateur. 13 Cellule de -mémoire dynamique à accès direct comportant une structure en forme de tunnel selon la reven- dication 12, caractérisée en ce que ladite ligne de trans- mission de bits ( 10) et ladite structure en forme de plaque inférieure ( 15 a) s'étendent dans un tunnel formé par la combinaison de ladite structure de mémorisation ( 13) et de ladite couche locale de raccordement ( 7). 14 Cellule de mémoire dynamique à accès direct comportant une structure en forme de tunnel selon la reven- dication 12, caractérisée en ce que ladite couche isolante d'aplanissement ( 8), ladite couche d'oxyde ( 11) recouvrant la ligne de transmission de bits, ladite troisième entre- toise ( 12) et ladite couche diélectrique ( 14) sont insérées entre ladite structure de mémorisation ( 13), ladite couche locale de raccordement 7) et ladite ligne de transmission de bits ( 10). Procédé pour fabriquer une cellule de mémoire dynamique à accès direct possédant une structure en forme de tunnel, caractérisé par le fait qu'elle comprend: une étape consistant à former une couche d'oxyde de champ ( 1) sur un substrat semiconducteur ( 3) possédant -un premier type de conductivité; une étape consistant à former une couche isolante ( 2), une ligne de transmission de mots ( 4)et une couche d'oxyde ( 5) recouvrant la ligne de transmission de mots; une étape consistant à former des première et se- conde régions semiconductrices ( 3 a et 3 b) possédant un se- cond type de conductivité; une étape consistant à former une première entre- toise ( 6) au moyen de l'exécution dlune rétro-corrosion après formation d'une couche d'oxyde sur l'ensemble de la surface dudit substrat; une étape consistant à former une mince couche lo- cale de raccordement ( 7) après formation de ladite première entretoise ( 6); une étape consistant à déposer une couche isolante ( 8) sur ladite couche locale de raccordement ( 7), à aplanir cette couche en exécutant un reflux et à structurer ladite couche locale de raccordement ( 7) et ladite couche isolante ( 8) une étape consistant à former une seconde entre- toise ( 9) en effectuant une rétro-corrosion après formation d'une couche d'oxyde sur ladite structure aplanie; une étape consistant à structurer une ligne de transmission de bits ( 10), une couche d'oxyde ( 11) recou- vrant la ligne de transmission de bits et un matériau hété- rogène ( 16) après leur formation; une étape consistant à former une troisième en- tretoise ( 12) et à mettre à nu ladite couche locale de rac- cordement ( 7) en exécutant une rétro-corrosion après empi- lage d'une couche d'oxyde sur les structures de ladite li- gne de transmission de bits ( 10), de ladite couche d'oxyde ( 11 > )recouvrant la ligne de transmission de bits, et dudit matériau hétérogène ( 16); une étape consistant à former une structure de - mémorisation ( 13) au moyen de l'empilage d'une couche de polysilicium, puis structuration à la fois de ladite struc- ture de mémorisation ( 13) et de ladite couche locale de raccordement ( 7); une étape consistant à éliminer ledit matériau hétérogène ( 16) formé entre ladite structure de mémorisa- tion ( 13) et ladite couche d'oxyde ( 11) recouvrant la ligne de transmission de bits, moyennant l'exécution d'une corro- sion sous-jacente; une étape consistant à former une couche diélec- trique ( 14) d'un condensateur; et une étape consistant à forrer des électrodes en forme de plaques ( 15 a, 15 b) au moyen de l'empilage d'une couche de polysilicium sur ladite couche diélectrique du condensateur. 16 Procédé pour fabriquer une cellule de mémoi- re dynamique à accès direct selon la revendication 15, ca- ractérisé en ce que, lors de l'étape de formation de ladi- te couche isolante d'aplanissement ( 8), on utilise du ver- re au silicate de bore et de phosphore en tant que matériau pour ladite couche isolante d'aplanissement ( 8). 17 Procédé pour fabriquer une cellule de mémoire dynamique à accès direct selon la revendication 15, carac- térisé en ce qu'on utilise une couche de polysilicium en tant que couche locale de raccordement ( 7) lors de l'étape de formation de cette couche. 18 Procédé pour fabriquer une cellule de mémoire dynamique à accès direct selon la revendication 15, carac- térisé en ce que, lors de l'étape de formation de ladite couche ( 16) de matériau hétérogène, on utilise une couche de nitrure en tant que matériau hétérogène ( 16). 19 Procédé pour fabriquer une cellule de mémoire dynamique à accès direct selon la revendication 15, carac- térisé en ce que, lors de l'étape de formation de ladite couche diélectrique ( 14) du condensateur sur la structure de mémorisation ( 13), on utilise une couche d'oxyde mince formée par oxydation de ladite structure de mémorisation ( 13) et ladite couche locale de raccordement ( 7) pour cons- tituer ladite couche diélectrique ( 14) du condensateur. Procédé pour fabriquer une cellule de mémoire dynamique à accès direct selon la revendication 15, carac- térisé en ce que, lors de l'étape de formation de ladite couche diélectrique ( 14) du condensateur sur la structure de mémorisation ( 13), on utilise une couche isolante oxyde/ nitrure/oxyde pour constituer ladite couche ( 14) du conden- sateur, et on forme ladite couche isolante ONO au moyen de l'empilage d'une couche de nitrure et d'une couche d'oxyde sur ladite couche d'oxyde qui est formée par oxydation de ladite structure de mémorisation ( 13).