Brevet FR2670937A1 — publié le 19920626

ECRAN EIJCTROOFTIQUE MATRICIEL A COMMANDE ACTIVE A SYSTEME DE TEST INTEGRE La présente invention concerne les écrans électrooptiques matriciels à commande active, plus particulièrement les écrans dans lesquels chaque point image est défini à l'intersection de deux réseaux de conducteurs orthogonaux appelés lignes et colonnes, au moins par un condensateur réalisé par un élément électrooptique. Elle concerne, de préférence, les écrans dans lequel l'élément optique est un cristal liquide et plus particulièrement ceux qui comportent en série avec le condensateur un élément actif de commande réalisé selon la technologie couche-mince.Toutefois la présente invention peut aussi s'appliquer à d'autres types d'écrans électrooptiques présentant les mêmes caractéristiques, notamment à des écrans pouvant être réalisés sur un substrat permettant la fabrication de composants semi-conducteurs. Ce type d'écran matriciel est, en général, constitué d'un très grand nombre (supérieur à 100) de lignes et de colonnes réalisées par dépôt métallique sur le substrat enfermant les éléments électrooptiques ou sur une couche de matériau isolant. Pour que l'écran fonctionne correctement, ces lignes et ces colonnes ne doivent présenter aucun défaut. Ainsi, elles doivent être continues et ne pas donner lieu à des courts-circuits, notamment au niveau des croisements. Pour vérifier ces deux conditions, on utilise actuellement des machines de test extérieures qui permettent d'appliquer certaines tensions sur les lignes et les colonnes de l'écran à tester. Ces types de machines sont peu pratiques à mettre en oeuvre et demandent un nombre de connexions très important. La présente invention a pour but de remédier aux inconvénients des machines de test extérieures et de proposer une solution permettant de tester simplement la continuité des lignes et des colonnes. En conséquence, la présente invention a pour objet un écran électrooptique matriciel à commande active, caractérisé en ce que les lignes et les colonnes de la matrice de conducteurs d'adressage sont connectées à des circuits de test réalisés sur le même substrat que ladite matrice. Dans ce cas, les circuits de test sont intégrés, c'est-à-dire réalisés en même temps que les lignes et l'élément actif de la matrice, et il nty a plus de problèmes de connexion, ce qui permet de réaliser très facilement les tests concernant la continuité des lignes et des colonnes et l'absence de court-circuit en appliquant simplement une tension à ltentrée de ces différents circuits. Selon un mode de réalisation préférentiel, les circuits de test sont constitués par deux registres à décalage à N étages connectés aux N lignes de la matrice et par deux registres à décalage à N' étages connectés aux N' colonnes de la matrice. De préférence, le registre à décalage est réalisé à l'aide de bascules D statiques ou dynamiques. Selon une autre caractéristique de la présente invention, dans le cas des circuits matriciels à commande active, les circuits de test sont réalisés en même temps que les éléments de commande de la matrice. De préférence, les circuits de test sont réalisés en utilisant une technologie couche-mince. D'autres caractéristiques et avantages de la présente invention apparallront à la lecture de la description de divers modes de réalisation faite avec référence aux dessins ci-annexés dans lesquels - la figure 1 est une vue schématique d'un écran électrooptique matriciel comportant des transistors de commande comme éléments de commande actifs selon l'art connu auquel peut s 'appliquer la présente invention - la figure 2 est une vue schématique d'un mode de réalisation d'un écran matriciel à circuits de test intégré s selon la présente invention - les figures 3A et 3B sont respectivement un schéma fonctionnel et un chronogramme d'un premier mode de réalisation d'un registre à décalage pouvant être utilisé dans la présente invention - les figures 4A et 4B sont respectivement un schéma fonctionnel et un chronogramme d'un deuxième mode de réalisation d'un registre à décalage pouvant être utilisé dans la présente invention - les figures 5A et 5B sont respectivement un schéma fonctionnel et un chronogramme d'un troisième mode de réalisation d'un registre à décalage pouvant être utilisé dans la présente invention - les figures 6A, 6B et 6C sont des schémas et des courbes expliquant le fonctionnement de la présente invention. La présente invention est expliquée ci-après en se référant à un écran matriciel à cellules de cristaux liquides. 1l est évident pour l'homme de l'art, qu'elle peut être mise en oeuvre pour réaliser des écrans matriciels à cellules faisant appel à des technologies autres que les cristaux liquides. Comme représenté schématiquement sur la figure 1, un écran permettant la mise en oeuvre de la présente invention est constitué par deux réseaux orthogonaux de lignes Li, L2, ... LN et de colonnes C1, C2, C3, C4, ..., CN'. A l'intersection de chaque ligne et de chaque colonne, est connecté un point image formé d'un élément actif de commutation T et d'un condensateur C. Dans le mode de réalisation représenté, l'élément actif de commutation T est constitué par un transistor réalisé selon la technologie couche-mince ou TFT pour Thin Film Transistor (en langue anglaise). En général le nombre N de lignes et N' de colonnes est très important, souvent supérieur à 100 et pouvant même aller jusqu'à 1000. De plus, pour que l'écran fonctionne, les lignes et les colonnes ne doivent présenter ni coupure ni court-circuit entre elles.Conformément à la présente invention, on prévoit donc sur le même substrat que le substrat servant à réaliser les transistors T en couche mince, un certain nombre de circuits de test qui sont connectés directement aux différentes colonnes et aux différentes lignes. De préférence, ces circuits de test sont fabriqués en même temps que les transistors T, comme cela sera expliqué de manière plus détaillée ci-après. Selon un mode de réalisation préférentiel représenté à la figure 2, les circuits de test sont constitués par des registres à décalage Ri, R2, R3, R4 connectés directement aux lignes et aux colonnes. De manière plus détaillée, les registres R1 et R3 qui sont connectés à chaque colonne C1, C2, C3, CN' sont des registres à N' étages dont chaque étage est connecté à une colonne. De même les registres à décalage R2 et R4 qui sont connectés aux lignes LI à LN sont des registres à décalage à N étages dont chaque étage est connecté à une ligne, comme représenté sur la figure 2.Dans ce cas, pour réaliser un test on applique sur un des registres une séquence de signaux permettant de faire fonctionner le registre choisi, les autres registres étant mis à OV et, soit on examine le niveau des tensions à la sortie de chaque étage, soit on mesure la consommation de courant sur les conducteurs d'alimentation, comme cela sera expliqué de manière plus détaillée ci-après. De préférence, chaque étage des registres à décalage Ri, R2, R3, R4 est constitué par une bascule D qui peut être une bascule D statique ou dynamique. On décrira ci-après, avec référence aux figures 3 à 5, différents modes de réalisation de registres utilisant des bascules D. Ces registres seront décrits à l'aide de quatre bascules. Toutefois, il est évident pour l'homme de l'art que ces registres seront réalisés avec N ou N' bascules en fonction du nombre de colonnes ou de lignes. Sur la figure 3A, l'on a représenté un registre à décalage statique constitué de quatre bascules D 1, 2, 3, 4 synchronisées sur un état horloge. Dans ce cas, les bascules 1, 2, 3, 4 sont connectées de telle sorte que les sorties Q, Q d'une bascule soient reliées respectivement aux entrées D, D de la bascule suivante. De plus, pour obtenir la synchronisation sur un état horloge, les bascules 1 et 3 reçoivent sur leur entrée-horloge le signal H tandis que les bascules 2 et 4 reçoivent sur leur entrée-horloge le signal H. Dans ce cas, l'on obtient sur les sorties D des différentes bascules, les impulsions DI, D2, D3, D4 représentées sur le chronogramme de la figure 3B. Ces impulsions sont maintenues pendant une période d'horloge H ou H. Sur la figure 4A, on a représenté un registre à décalage statique constitué de quatre bascules D 1', 2', 3', 4' synchronisées sur un front d'horloge. Dans ce cas, les entrées-horloge des quatre bascules D reçoivent le même signal horloge H'. Comme représenté sur la figure 4A, les bascules D connectées en série sont synchronisées sur le front descendant du signal d'horloge H' et commutent en fonction du signal d'horloge H'. Dans ce cas, l'on obtient sur les sorties D les impulsions Dl, D2, D3, D4 représentées sur le chronogramme de la figure 4B. Sur la figure 5A, l'on a représenté un troisième mode de réalisation d'un registre à décalage utilisable dans la présente invention. Dans ce cas, les bascules D 1", 2", 3", 4" sont des bascules dynamiques à deux phases. La sortie Q d'une bascule est reliée à l'entrée D de la bascule suivante et des impulsions j 1, 2 déphasées de T sont appliquées sur les entrées correspondantes des bascules. L'on obtient donc sur les sorties SI, S2, S3, S4, les impulsions S1, S2, S3, S4 représentées sur le chronogramme de la figure 5B. On expliquera maintenant avec référence aux figures 6A, 6B et 6C le fonctionnement des circuits de test conformes à la présente invention. Sur la figure 6A, on a représenté un écran à cristaux liquides à quatre colonnes et quatre lignes présentant une coupure au niveau de la troisième colonne et un court-circuit entre la quatrième colonne et la troisième ligne. D'autre part, les circuits de test sont constitués par des registres à décalage R1, R2, R3, R4 formés de bascules D statiques synchronisées sur un front d'horloge. Les registres R2, R3, R4 sont mis à la masse tandis que le registre R1 reçoit une séquence de signaux VDD, Vss > H, Do permettant son fonctionnement. Lorsque Do est appliqué sur le registre, on obtient successivement sur les colonnes reliées aux sorties S1, 1 ; S2 > î ; S3,l ; S4,1 les impulsions représentées sur le chronogramme de la figure 6B en fonction de l'impulsion-horloge H. Pour tester les coupures et/ou les courts-circuits au niveau des colonnes et des lignes, on contrôle le courant d'alimentation sur VDD ou Vss sur les quatre registres. Si le fonctionnement est normal, l'on détecte un courant I2 dû à la différence de tension entre la sortie activée du registre R1 (VDD) et la sortie non activée du registre R3. Si il y a une coupure, l'on détecte un courant I1 plus faible et si il y a un court-circuit, l'on détecte un courant I3 plus élevé. Une analyse temporelle du courant, comme représenté sur la figure 6C, permet de connaître la piste en défaut. On peut tester aussi l'écran en faisant fonctionner un registre parmi quatre et en détectant le signal avec un test à pointe à l'autre extrémité. Comme décrit dans le brevet français N087 07941 au nom de THOMSON-CSF, les registres R1, R2, R3, R4 formés des bascules D représentées sur les figures 3 à 5 peuvent être réalisés en utilisant une technologie couche-mince, c'est-à-dire une technologie identique à celle utilisée pour réaliser les transistors de commande T de l'écran à cristaux liquides. De ce fait, les registres à décalage utilisés pour former les circuits de test des lignes et des colonnes peuvent être réalisés en même temps que les transistors T à l'aide de cette technologie couche-mince. La technologie de réalisation de transistors en couche-mince est bien connue de l'homme de l'art et ne sera pas redécrite ici. En effet, pour mettre en oeuvre cette technologie, l'homme de l'art peut se référer notamment à l'article de la revue technique THOMSON-CSF, Vol. 18 n04 Décembre 1986 ou à d'autres revues. D'autre part, les circuits de test, à savoir les registres R1, R2, R3 et R4, peuvent être localisés dans un endroit spécifique sur le substrat qui permet de les couper à l'issue de la phase finale de la réalisation de l'écran. REVENDICATIONS 1. Ecran électrooptique matriciel à commande active, caractérisé en ce que les lignes (L1 à LN) et les colonnes (Cl à CN') de la matrice de conducteurs d'adressage sont connectées à des circuits de test (R1, R2, R3, R4) réalisés sur le même substrat que ladite matrice. 2. Ecran selon la revendication 1, caractérisé en ce que les circuits de test sont constitués par deux registres (R2, R4) à décalage à N étages connectés aux N lignes de la matrice et par deux registres (R1, R3) à décalage à N' étages connectés aux N' colonnes de la matrice. 3. Ecran selon la revendication 2, caractérisé en ce que chaque étage du registre à décalage est constitué par une bascule D statique ou dynamique. 4. Ecran selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les circuits de test sont réalisés en même temps que les éléments de commande de la matrice. 5. Ecran selon l'une quelconque des revendications 1 à 4, caractérisé en ce que les circuits de test sont réalisés en utilisant une technologie couche-mince. 6. Ecran selon l'une quelconque des revendications 1 à 5, caractérisé en ce que les circuits de test sont positionnés en un endroit permettant de couper lesdits circuits du reste de l'écran après sa phase finale de réalisation.