Brevet FR2665593A1 — publié le 19920207

Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test La présente invention concerne un circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test prévue notamment pour contrôler les signaux de communications entre les deux cellules précédentes. Les dispositifs électroniques actuels, particulièrement ceux qui traitent des signaux numériques, comprennent souvent un organe programmable tel qu'un microprocesseur associé à une mémoire de programme et un circuit d'application regroupant des circuits périphériques de l'organe programmable et des circuits logiques spécifiques aux fonctions que doivent remplir ces dispositifs Ils sont couramment implantés sur une carte électronique o l'organe programmable et sa mémoire sont deux composants standards tandis que le circuit d'application est généralement un circuit intégré à application spécifique L'ensemble des liaisons entre ces trois composants est donc apparent sur la carte et un équipement de test ou d'émulation peut donc y accéder afin de permettre les différentes phases de test et de mise au point intervenant dans le développement de tels dispositifs. L'évolution technologique de la microélectronique permet d'envisager d'intégrer dans un seul composant les différents éléments qui figuraient auparavant sur une telle carte L'organe programmable est la plupart du temps une cellule standard définie par le fabricant d'un tel composant alors que le circuit d'application est spécifié par le concepteur du composant La mémoire de programme qui est également fréquemment un sousensemble standard sera ici arbitrairement réunie avec le circuit d'application pour constituer ce qui sera maintenant dénommé la cellule d'application Dans ce mode de réalisation, les liaisons accessibles du dispositif qui sont seulement les broches du composant, sont en nombre réduit par rapport à une réalisation sur carte, car la plupart des liaisons de communication entre la cellule standard et la cellule d'application ne sont pas reliées à des broches. En effet, il n'est pas souhaitable d'augmenter significativement le nombre de broches, ce qui accroît les dimensions du composant et son coût Il peut même arriver que la technologie l'interdise Il s'ensuit - 2- une impossibilité de réaliser les tests et l'émulation de ce composant conformément à la méthode connue Les étapes successives qui consistaient à mettre au point la cellule d'application, développer le logiciel de la mémoire de programme, mettre au point ce logiciel et finalement mettre au point l'ensemble du dispositif ne peuvent plus être dissociées. Il est possible de simuler à l'aide d'un outil de conception assistée par ordinateur l'interaction de la cellule standard et de la cellule d'application Cela permet de vérifier essentiellement le fonctionnement des liaisons de communication entre ces deux cellules. Cependant, de telles simulations sont longues et coûteuses compte tenu de la puissance de calcul des outils de simulation Les temps de développement et de mise au point du composant deviennent incompatibles avec les contraintes industrielles. Il est également possible d'obtenir auprès de certains fabricants un kit de composants ou l'organe programmable et la cellule d'application sont des éléments discrets Le dispositif, en phase de test, est alors réalisé sous la forme d'une maquette o les liaisons entre ces deux éléments sont apparentes et peut donc faire l'objet d'un traitement similaire à celui effectué sur les cartes électroniques Dans ce cas, le coût de développement de la maquette s'ajoute au coût du composant entièrement intégré De plus, les performances du dispositif sous forme de maquette, notamment en matière de vitesse d'exécution, sont notablement réduites par rapport à celles que l'on peut attendre du même dispositif dans sa version intégrée Il n'est ainsi pas possible de reproduire intégralement cette version Le problème de limitation en vitesse apparaît de manière particulièrement aiguë lorsque l'organe programmable est un processeur de signal. Il existe par ailleurs une technique de test et d'émulation connue sous l'expression anglaise "Boundary scan" décrite notamment dans la norme 1149 1 de I'IEEE (abréviation du nom de l'organisme américain Institute of Electrical and Electronics Engineers) qui s'applique dans le cas d'un composant entièrement intégré Selon cette technique, une cellule de test est interposée entre la cellule standard et la cellule d'application Elle comprend, pour chaque liaison de communication, une - 3- unité de scrutation pourvue d'une mémoire élémentaire, ces mémoires élémentaires étant reliées de manière à former un registre à décalage connecté à des broches du composant Il est ainsi possible, par l'adjonction d'un nombre réduit de broches d'accès, d'enregistrer et de modifier les signaux de communication transitant sur les liaisons de communication Cette technique permet de réaliser la mise au point de la cellule d'application Elle présente cependant l'inconvénient de perturber les liaisons de communication pendant la circulation des informations mémorisées dans le registre à décalage du fait des connexions entre ces éléments. Un premier objet de la présente invention est la réalisation d'un circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test prévue pour contr 8 ler les signaux de communication entre les deux cellules précédentes au moyen d'un registre à décalage, les informations pouvant circuler dans ce registre à décalage sans modifier les signaux de communication concommittants. Lors de la procédure de test et d'émulation, il est par ailleurs nécessaire de pouvoir commander cette cellule de test suite à un état déterminé des différents signaux d'accès à la cellule standard. Ainsi la société américaine MOTOROLA a défini pour le processeur de signal portant la référence DSP 96000 une technique d'émulation dont la dénomination anglaise est "On chip emulation" Selon cette technique, le processeur de signal qui est alors une cellule standard est complété avec une interface série qui permet de relancer l'exécution après un point d'arrêt et de charger une instruction au moyen d'un ensemble de registres et de comparateurs d'adresse connectés sur les bus de cette cellule destiné à produire de tels points d'arrêt Il est prévu de relire l'état de ces bus par l'intermédiaire de l'interface série Cette solution ne concerne pas le cas d'un circuit comprenant également une cellule d'application mais uniquement le cas o la cellule standard est un processeur ouvert, c'est-à-dire dont le bus instruction est accessible ou bien lorsque la mémoire de programme est une mémoire réinscriptible de type RAM Elle ne permet pas non plus de relire les informations présentes sur les bus indépendemment du fonctionnement de la cellule standard. -4- Un deuxième objet de la présente invention est la réalisation d'un circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test qui peut être commandée consécutivement à un état déterminé des signaux d'accès à la cellule standard sans interrompre le fonctionnement de cette cellule et de la cellule d'application. D'autre part, lorsque le circuit intégré a été réalisé par le fabricant, il peut arriver qu'une erreur subsiste dans la mémoire de programme qui est souvent une mémoire morte de type ROM Cette erreur ne peut donc pas être corrigé dans la mémoire Pour pallier cet inconvénient, certains fabricants proposent d'adjoindre au circuit une mémoire supplémentaire réinscriptible de type EPROM ou EEPROM par exemple Cette mémoire supplémentaire fait appel à une technologie particulière qui peut amener une limitation des performances du circuit au niveau de sa vitesse de traitement et qui n'est pas nécessairement compatible avec la technologie employée pour le reste du circuit. Un troisième objet de la présente invention est la réalisation d'un circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test dans lequel il est possible de corriger une erreur de la mémoire de programme sans dégrader les performances, au moyen d'une technique compatible avec la fabrication de ce circuit. L'invention a donc pour but de présenter les moyens qu'il faut ajouter à un circuit intégré comprenant une cellule standard et une cellule d'application pour permettre son test et son émulation dans les mêmes conditions que si ce circuit se présentait sous la forme de composants discrets assemblés sur une carte. Le circuit intégré selon l'invention comprend une cellule standard, une cellule d'application et une cellule de test prévue notamment pour enregistrer ou pour modifier de l'extérieur du circuit intégré la valeur des signaux de communication transitant sur des liaisons de communication entre ladite cellule standard et ladite cellule d'application Cette cellule de test comprend, pour chacune des liaisons de communication, une unité de scrutation pourvue d'une mémoire élémentaire connectée à certains moments au moins sur cette liaison, ces -5- mémoires élémentaires étant reliées entre elles par un chemin de circulation pour former un premier registre à décalage Elle comprend de plus des moyens pour isoler sur commande le chemin de circulation desdites liaisons de communication. Dans un premier mode de réalisation du circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, une au moins des liaisons de communication est unidirectionnelle et est composée d'un canal d'entrée et d'un canal de sortie entre lesquels est connectée une unité de scrutation Cette unité de scrutation comprend un premier multiplexeur dont la première entrée est reliée au canal d'entrée, dont la sortie est reliée au canal de sortie et dont l'entrée de commande reçoit un premier signal de sélection, comprend un deuxième multiplexeur dont la deuxième entrée reçoit le canal d'entrée, dont l'entrée de commande reçoit un deuxième signal de sélection et dont la sortie est raccordée à l'entrée de donnée d'une mémoire élémentaire dont l'entrée de synchronisation reçoit un signal de synchronisation et dont la sortie est reliée à la deuxième entrée du premier multiplexeur, le chemin de circulation étant connecté d'une part à la première entrée du deuxième multiplexeur et d'autre part à la sortie de la mémoire élémentaire et étant ainsi isolé de la liaison de communication lorsque les premier et deuxième signaux de sélection sélectionnent respectivement les premières entrées des premier et deuxième multiplexeurs. De plus, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, l'unité de scrutation comprend un circuit de mémorisation dont l'entrée de donnée est reliée à la sortie de la mémoire élémentaire et dont l'entrée de synchronisation reçoit un signal de déclenchement, la deuxième entrée du premier multiplexeur étant raccordée non plus à la sortie de la mémoire élémentaire mais à la sortie du circuit de mémorisation. Dans un deuxième mode de réalisation du circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, l'une au moins des liaisons de communication est bidirectionnelle et est composée d'un premier canal d'entrée et d'un premier canal de sortie respectivement raccordés par l'intermédiaire d'une unité de scrutation à -6- un deuxième canal de sortie et à un deuxième canal d'entrée Cette unité de scrutation comprend un premier multiplexeur dont la première entrée est reliée au premier canal d'entrée, dont la sortie est reliée au deuxième canal de sortie et dont l'entrée de commande reçoit un premier signal de sélection, comprend un deuxième multiplexeur commandé par un deuxième et un troisième signaux de sélection dont la deuxième entrée est reliée au premier canal d'entrée dont la quatrième entrée est reliée au deuxième canal d'entrée et dont la sortie est reliée à l'entrée de donnée d'une mémoire élémentaire recevant un signal de synchronisation sur son entrée de synchronisation et dont la sortie est reliée à la deuxième entrée du premier multiplexeur et à la deuxième entrée d'un troisième multiplexeur dont la première entrée est reliée au deuxième canal d'entrée, dont la sortie est reliée au premier canal de sortie et dont l'entrée de commande reçoit le premier signal de sélection, le chemin de circulation étant raccordé d'une part à la première et à la troisième entrées du deuxième multiplexeur et d'autre part à la sortie de la mémoire élémentaire et étant ainsi isolé de la liaison de communication lorsque le premier signal de sélection sélectionne les premières entrées des premier et troisième multiplexeurs et lorsque les deuxième et troisième signaux de sélection sélectionnent la première ou la troisième entrée du deuxième multiplexeur. De plus, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, cette unité de scrutation comprend un circuit de mémorisation dont l'entrée de donnée est reliée à la sortie de la mémoire élémentaire et dont l'entrée de synchronisation reçoit un signal de déclenchement, les deuxièmes entrées des premier et troisième multiplexeurs étant raccordées non plus à la sortie de la mémoire élémentaire mais à la sortie du circuit de mémorisation. Dans un troisième mode de réalisation du circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, l'une au moins des liaisons de communication comprend un canal d'entrée et un canal de sortie entre lesquels est connectée une unité de scrutation qui est également reliée à un canal auxiliaire Cette unité de scrutation comprend un premier multiplexeur dont la première entrée 7- est reliée au canal d'entrée, dont la sortie est reliée au canal de sortie et dont l'entrée de commande reçoit un premier signal de sélection, comprend un deuxième multiplexeur dont la deuxième entrée est reliée au canal d'entrée dont l'entrée de commande est reliée à un 5 deuxième signal de sélection et dont la sortie est reliée à l'entrée d'une mémoire élémentaire dont l'entrée de synchronisation reçoit un signal de synchronisation et dont la sortie est reliée au canal auxiliaire et à la deuxième entrée du premier multiplexeur, le chemin de circulation étant connecté d'une part à la première entrée du deuxième multiplexeur et d'autre part à la sortie de la mémoire élémentaire et étant ainsi isolé de la liaison de communication lorsque les premier et deuxième signaux de sélection sélectionnent respectivement les premières entrées des premier et deuxième multiplexeurs. De plus, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, cette unité de scrutation comprend un circuit de mémorisation dont l'entrée de donnée est reliée à la sortie de la mémoire élémentaire et dont l'entrée de synchronisation reçoit un signal de déclenchement, la deuxième entrée du premier multiplexeur et le canal auxiliaire étant reliés non plus à la sortie de la mémoire élémentaire mais à la sortie du circuit de mémorisation. Selon une caractéristique additionnelle du circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, les liaisons de communication étant regroupées en bus de communication, deux de ces bus de communication étant l'un, un bus adresse d'instruction, et l'autre, un bus instruction, cette cellule de test comprend un deuxième registre à décalage comprenant au moins un premier registre de commande dont les sorties sont reliées chacune à un conducteur d'un premier bus de commande tandis qu'il est prévu dans ledit circuit intégré un module de comparaison auquel sont respectivement connectés, d'une part les bus de commande et d'autre part des bus de communication, produisant un signal de coïncidence en cas d'identité des signaux présents sur les bus qui lui sont respectivement connectés, ce signal de coïncidence servant à la commande de la cellule35 de test. -8- Avantageusement, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, cette cellule standard comprenant un module d'instruction et un module d'opération, le signal de coïncidence est aussi prévu pour interrompre le fonctionnement du module d'instruction. De plus, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, le module d'instruction délivrant un signal d'état, le module de comparaison comprend des moyens pour produire le signal de coïncidence si, de plus, il y a identité entre ce signal d'état et le signal présent sur un deuxième bus de commande issu d'un deuxième registre de commande. Dans une variante du circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, le module d'instruction comprenant un séquenceur, la cellule standard recevant de plus un signal de type de fonctionnement, celle-ci comprend un module de décodage produisant à partir de ce signal un signal de mode de fonctionnement déterminant selon son état l'un au moins des ensembles de commande qui suivent: le signal de coïncidence n'est produit en aucun cas, transfert des signaux présents sur les bus de commande au module de comparaison, production du signal de coïncidence lorsque le module de comparaison a détecté une identité, production du signal de coïncidence lorsque le module de comparaison a détecté une identité et interruption du fonctionnement du module d'instruction, interruption du fonctionnement du module d'instruction lors de l'instruction suivant l'instruction durant laquelle une identité a été détectée par le module de comparaison, interruption du fonctionnement du module d'instruction à la suite de chaque instruction, exécution de l'instruction présente sur le bus instruction et interruption de fonctionnement du module d'instruction, mise en fonctionnement du module d'instruction suite à une interruption produite par un autre état du signal de mode de -9- fonctionnement. Par ailleurs, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, le module de comparaison comprend des moyens pour produire le signal de coïncidence5 uniquement en l'absence du signal de déclenchement. En outre, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, le premier bus de commande est associé au bus adresse d'instruction. De manière avantageuse, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, les registres à décalage recevant sur leurs entrées un signal de substitution, la cellule de test comprend un commutateur d'horloge adressant le signal de synchronisation soit au premier soit au deuxième registre à décalage afin de les commander selon qu'un signal de commutation est respectivement dans un premier ou dans un deuxième état et comprend un multiplexeur de sortie produisant le signal de sortie soit du premier soit du deuxième registre à décalage selon que le signal de commutation est respectivement dans son premier ou dans son deuxième état. Il est de plus prévu dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test que, la cellule standard étant associée à une mémoire de programme non réinscriptible, il comprend des moyens de substitution pour remplacer une partie de la mémoire de programme par une mémoire de substitution.25 Ainsi, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, la dernière instruction exécutable de la mémoire de substitution étant un retour à la mémoire de programme, la cellule standard comprend de plus un circuit de déroutement produisant un signal de déroutement pour un état supplémentaire du signal de mode de fonctionnement si le signal de coïncidence est présent et un multiplexeur de déroutement dont la sortie est raccordée à la place du bus d'instruction au module d'instruction, dont une première entrée sélectionnée par le signal de déroutement reçoit une instruction de branchement à la mémoire de substitution et35 dont la deuxième entrée sélectionnée en l'absence du signal de - déroutement est raccordée au bus d'instruction. Selon une première option, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, la mémoire de substitution est accédée par le bus adresse d'instruction moyennant un circuit de décodage, l'écriture et la lecture se faisant par l'intermédiaire des unités de scrutation du premier registre à décalage associées au bus d'instruction. Selon une deuxième option, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, la mémoire de substitution est accédée directement par le module d'instruction, l'écriture et la lecture étant commandées par deux nouveaux état du signal de mode de fonctionnement. Par ailleurs, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, la cellule standard étant associée à une mémoire de programme non réinscriptible, il comprend des moyens de correction pour corriger une instruction erronée de la mémoire de programme. Ainsi, dans le circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test, la cellule standard comprend un circuit de déroutement produisant un signal de déroutement pour un état supplémentaire du signal de mode de fonctionnement si le signal de coïncidence est présent, le premier multiplexeur de chacune des unités de scrutation associées au bus instruction étant commandé non plus par le premier signal de sélection mais par la somme logique de ce signal et du signal de déroutement, les signaux de sortie des mémoires élémentaires des unités de scrutation remplaçant alors cette instruction erronée sur le bus instruction suite à l'apparition du signal de coïncidence. Les différents objets et caractéristiques de l'invention apparaîtront de manière plus précise dans le cadre d'exemples de réalisation donnés à titre non limitatif en se référant aux figures annexées qui représentent: la figure 1, un schéma par blocs du circuit intégré de l'invention, la figure 2, un schéma de ce circuit o la cellule de test apparaît de manière plus détaillée, il - la figure 3, le schéma d'un module de scrutation de cette cellule de test, la figure 4, un premier mode de réalisation d'une unité de scrutation d'un module de scrutation, la figure 5, un deuxième mode de réalisation d'une unité de scrutation d'un module de scrutation, la figure 6, un troisième mode de réalisation d'une unité de scrutation d'un module de scrutation, la figure 7, un schéma du circuit intégré de l'invention dont la cellule de test présente des caractéristiques additionnelles, la figure 8, le schéma des registres de cette cellule de test, la figure 9, le schéma d'une cellule standard connue, la figure 10, le schéma d'une cellule standard modifiée selon l'invention, la figure 11, le schéma d'une variante de cellule standard selon l'invention, la figure 12, un détail du circuit intégré selon l'invention. Les éléments présents dans différentes figures porteront une seule référence. Le circuit intégré 1 représenté schématiquement à la figure 1 comprend essentiellement une cellule d'application 2, une cellule de test 3 et une cellule standard 4 notamment du type programmable tel qu'un microprocesseur, un processeur de signal ou un circuit plus évolué qui est couramment dénommé microcontrôleur La cellule de test 3 est interposée entre les deux autres cellules de manière à contrôler les différents signaux qu'elles échangent Ces deux dernières cellules reçoivent un même signal d'horloge Ck. La cellule d'application 2 est raccordée par une liaison de raccordement 21 à l'extérieur du composant 1 Cette liaison de raccordement constitue l'ensemble des accès d'entrée et de sortie de cette cellule au dispositif sur lequel est monté le composant Ces accès correspondent donc à des broches Cette cellule est également reliée à la cellule de test 3 par une première liaison d'échange Ll, qui, en dehors de l'invention, serait raccordée directement à la cellule standard 2 Cette première liaison d'échange constitue donc l'ensemble 12 - des connexions entre la cellule standard et la cellule d'application qu'il est nécessaire de contr 8 ler Il peut s'agir, notamment, de bus de contr 8 le, de liaisons d'écriture, de lecture, de synchronisation, d'interruption, etc. La cellule standard 4 est reliée à la cellule de test 3 par une deuxième liaison d'échange L 2, qui, en dehors de l'invention, se confondrait avec la première liaison d'échange LI. La cellule de test 3 reçoit des signaux de commande et des informations de modification par une liaison de test 31 et produit des informations donnant l'état des signaux de communications transitant sur les liaisons d'échange, sur une liaison d'observation 32 En mode de fonctionnement normal du circuit intégré 1, la cellule de test établit la connexion entre ces liaisons d'échange et a la possibilité d'enregistrer les signaux de communication sans les modifier Tout se15 passe comme si elle n'existait pas pour la cellule standard et pour la cellule d'application En mode de test ou d'émulation du circuit intégré, la cellule de test a la possibilité d'injecter des données reçues par la liaison de test 31 sur l'une ou l'autre des liaisons d'échange Ll, L 2.20 La cellule de test 3 sera maintenant décrite avec plus de précision en se référant à la figure 2 Dans cet exemple de réalisation, la mémoire de programme de la cellule standard 4 fait partie de la cellule d'application 2 Elle produit l'instruction qui figure à l'emplacement identifié par une adresse d'instruction.25 Les deux liaisons d'échange Ll, L 2, qui véhiculent les signaux de communication sont composées de plusieurs bus de communication. Des modules de scrutation relient un bus de la première liaison d'échange Ll au bus correspondant de la seconde liaison d'échange L 2. Les différents modules de scrutation et les différents bus de30 communication sont répertoriés dans le tableau qui suit. 13 - h Il Module de N Liaison Ll | Liaison L 2 | scrutation N Il " Il Bus adresse d'instructions 3 A | 3 A 2 N 3 A 4 N II Bus instruction Il 3 B I 3 B 2 I 3 B 4 I Bus entrées de contrôle Il 3 C Il 3 C 2 | 3 C 4 l l Bus données I 3 D I 3 D 2 N 3 D 4 Il Bus sorties de contrôleI 3 E l 3 E 2 N 3 E 4 l h Bus adresse de données I 3 F I 3 F 2 3 F 4 Il Il Il 11 h Tous les bus sont unidirectionnels à l'exception des bus données 3 D 2, 3 D 4 qui sont bidirectionnels. Les modules de scrutation comprennent pour chaque conducteur du bus auquel ils sont associés, une mémoire élémentaire Ces mémoires élémentaires sont agencées de manière à former un registre à décalage dont l'entrée reçoit un signal de substitution 39 par la liaison de test 31 et dont la sortie est reliée à la liaison d'observation 32 Les modules de scrutation reçoivent de plus un signal de synchronisation 34 également véhiculé par la liaison de test 31. Les liaisons entre les différents modules de scrutation qui permettent de former le registre à décalage, liaisons de circulation 3 AB, 3 BC, 3 CD, 3 DE, 3 EF, sont identifiées par trois caractères, le premier étant le chiffre 3, le second étant la lettre de référence du module de scrutation amont, le troisième la lettre de référence du module de scrutation aval. Ainsi, à chaque impulsion du signal de synchronisation 34, l'ensemble des données stockées dans le registre à décalage progresse d'un bit, un nouveau bit en entrée étant fourni par le signal de substitution tandis que le bit sortant est produit sur la liaison d'observation 32. Les modules de scrutation dont la structure sera détaillée par la suite seront maintenant décrits en rapport à leurs fonctions. 14 - Le premier module de scrutation 3 A permet d'imposer une adresse d'instruction en injectant sur le bus adresse d'instruction 3 A 2 de la première liaison d'échange Ll les données enregistrées dans ses mémoires élémentaires Il peut également enregistrer dans ces mêmes mémoires l'adresse d'instruction fournie par la cellule standard 4 sur le bus adresse d'instruction 3 A 4 correspondant. Le deuxième module de scrutation 3 B permet d'imposer une instruction en injectant sur le bus instruction 3 B 4 de la deuxième liaison d'échange L 2 les données enregistrées dans ses mémoires élémentaires Il peut également enregistrer dans ses mêmes mémoires l'instruction fournie par la cellule d'application 2 sur le bus instruction 3 B 2 correspondant. Le troisième module de scrutation 3 C permet d'imposer un signal de contrôle en injectant sur le bus entrées de contrôle 3 C 4 de la deuxième liaison d'échange L 2 les données enregistrées dans ses mémoires élémentaires Il peut également enregistrer dans ces mêmes mémoires les signaux de contrôle fournis par la cellule d'application 2 sur le bus entrées de contrôle 3 C 2 correspondant Les signaux de contrôle peuvent être, par exemple, des interruptions, des indications, des demandes de bus ou de remise à zéro. Le quatrième module de scrutation 3 D qui est associé aux bus données bidirectionnels 3 D 2, 3 D 4 permet d'imposer ou d'enregistrer les données sur chacun de ces bus au moyen de ses mémoires élémentaires. Le cinquième module de scrutation 3 E permet d'imposer un signal de contrôle en injectant sur le bus sorties de contrôle 3 E 2 de la première liaison d'échange Ll les données enregistrées dans ses mémoires élémentaires Il peut également enregistrer dans ces mêmes mémoires les signaux de contrôle produits par la cellule standard sur le bus sorties de contrôle 3 E 4 correspondant Les signaux de contrôle peuvent être, par exemple, des signaux d'écriture, de lecture, d'activation d'autres bus, etc. Le sixième module de scrutation 3 F permet d'imposer une adresse de données en injectant sur le bus adresse de données 3 F 2 de la première liaison d'échange Ll les informations enregistrées dans ses mémoires élémentaires Il peut également enregistrer dans ces mêmes mémoires l'adresse de données produite par la cellule standard 4 sur le bus adresse de données 3 F 4 correspondant. Ces six modules de scrutation sont prévus pour que le cheminement des informations dans le registre à décalage puisse se faire sans modifier l'un quelconque des signaux présents sur les différents bus, ce qui ressortira plus précisément dans la suite de la description. Le premier module de scrutation 3 A sera maintenant exposé plus précisément en référence à la figure 3 Les deux bus adresse d'instruction 3 A 2, 3 A 4 des première Ll et deuxième L 2 liaisons d'échange comprennent chacun huit conducteurs portant comme référence celle du bus auquel ils appartiennent avec un indice qui est un chiffre compris entre 1 et 8: 3 A 41 à 3 A 48 et 3 A 21 à 3 A 28 Ce module de scrutation 3 A comprend pour chaque couple de conducteurs portant le même indice, une unité de scrutation Les huit unités de scrutation sont identifiées par une référence composée de la lettre A suivie d'un chiffre correspondant à l'indice des conducteurs des bus auxquels elles sont associées Chaque unité de scrutation reçoit le signal de synchronisation 34 La première Al reçoit le signal de substitution 39 et produit à destination de la deuxième un premier signal de transfert A 12 La deuxième A 2 produit à destination de la troisième un deuxième signal de transfert A 23 et ainsi de suite jusqu'à la huitième qui reçoit un septième signal de transfert A 78 et est reliée au deuxième module de scrutation 3 B par la première liaison de circulation 3 AB. La première unité de scrutation Ai est représentée à la figure 4 dans un mode de réalisation particulier qui ne doit pas être interprété comme une limitation de l'invention Elle comprend un premier multiplexeur Ml dont l'entrée O est reliée à un canal d'entrée de cette unité qui est le premier conducteur 3 A 41 du bus adresse d'instruction 3 A 4 de la deuxième liaison d'échange L 2, dont l'entrée 1 est reliée à la sortie d'un circuit de mémorisation R, dont l'entrée de commande reçoit un premier signal de sélection 35 véhiculé par la liaison de test 31, et dont la sortie est reliée au premier conducteur 3 A 21 du bus adresse d'instruction 3 A 2 de la première liaison d'échange Ll qui est le canal de sortie de cette unité Elle comprend un deuxième multiplexeur M 2 dont l'entrée O reçoit le signal de substitution 39, dont l'entrée 1 est 16 raccordée à l'entrée O du premier multiplexeur Ml, dont l'entrée de commande reçoit un deuxième signal de sélection 38 et dont la sortie est raccordée à l'entrée d'une mémoire élémentaire DFF Cette mémoire élémentaire prendra la forme, par exemple, d'une bascule connue sous le nom de bascule D Elle produit un signal de sortie qui a la valeur qu'avait le signal appliqué sur son entrée de donnée lors du précédent front montant appliqué sur son entrée de synchronisation Son entrée de synchronisation reçoit le signal de synchronisation 34, tandis que sa sortie produit le premier signal de transfert A 12 L'unité de scrutation comprend aussi un circuit de mémorisation R qui sera, par exemple, un élément connu sous le terme anglais de "latch" Il transmet directement son entrée de donnée sur sa sortie pendant l'intervalle de temps o son entrée de synchronisation est à un niveau bas, tandis qu'elle transmet sur sa sortie la valeur qu'avait le signal appliqué sur son entrée de donnée lors du précédent front montant appliqué sur son entrée de synchronisation pendant l'intervalle de temps o cette entrée de synchronisation est à un niveau haut Il reçoit sur son entrée de donnée le premier signal de transfert A 12, sur son entrée de synchronisation un signal de déclenchement 37 véhiculé par la liaison de test 31, et sa sortie est connectée à l'entrée 1 du premier multiplexeur Ml, comme cela a déjà été mentionné. Le signal de déclenchement 37 permet de reproduire la sortie de la mémoire élémentaire DFF sur la sortie du circuit de mémorisation R. Selon la valeur des deux signaux de sélection 35, 38, les opérations suivantes sont effectuées: premier Ml et deuxième M 2 multiplexeurs positionnés sur leurs entrées 0, la mémoire élémentaire DFF qui est le premier élément du registre à décalage comme cela apparaîtra par la suite, peut transmettre le signal de substitution 39 sur sa sortie en réponse au signal de synchronisation 34, les premiers conducteurs 3 A 41 et 3 A 21 sont raccordés et sont isolés du reste de l'unité de scrutation, il est ainsi possible de faire progresser le registre à décalage sans modifier le fonctionnement de la cellule standard 4 et de la cellule d'application 2, premier Ml et deuxième M 2 multiplexeurs respectivement positionnés sur leurs entrées O et 1, la mémoire élémentaire DFF peut enregistrer le 17 signal présent sur le premier conducteur 3 A 41 du bus adresse d'instruction 3 A 4 de la deuxième liaison d'échange L 2 en réponse au signal de synchronisation 34, les premiers conducteurs 3 A 41, 3 A 21 étant reliés comme dans le cas précédent, l'enregistrement se produisant donc sans perturbation, premier Ml et deuxième M 2 multiplexeurs respectivement positionnés sur leurs entrées 1 et 0, le premier conducteur 3 A 21 du bus adresse d'instruction 3 A 2 de la deuxième liaison d'échange est relié à la sortie du circuit de mémorisation R, la mémoire élémentaire DFF, comme dans le premier cas, peut transmettre le signal de substitution sur sa sortie en réponse au signal de synchronisation 34, premier Ml et deuxième M 2 multiplexeurs positionnés sur leurs entrées 1, le premier conducteur 3 A 21 du bus adresse d'instruction 3 A 2 de la première liaison d'échange Ll est relié à la sortie du circuit de mémorisation R, et la mémoire élémentaire DFF peut enregistrer le signal présent sur le premier conducteur 3 A 41 du bus adresse d'instruction 3 A 4 de la deuxième liaison d'échange L 2. On remarquera que seul le dernier cas justifie la présence du circuit de mémorisation R car il est nécessaire de disposer de deux informations mémorisées Dans les autres cas, une seule information mémorisée est requise et la mémoire élémentaire est donc suffisante. L'invention s'applique donc également si ce circuit de mémorisation est supprimé, l'entrée 1 du premier multiplexeur Ml étant alors directement raccordée à la sortie de la mémoire élémentaire DFF. La deuxième unité de scrutation est identique à la première, seuls certains de ces accès diffèrent: l'entrée O et la sortie de son premier multiplexeur sont reliées respectivement aux deuxièmes conducteurs 3 A 42, 3 A 22 des bus adresse d'instruction 3 A 4, 3 A 2 des deuxième L 2 et première Ll liaisons d'échange, l'entrée O de son deuxième multiplexeur reçoit le premier signal de transfert A 12, sa mémoire élémentaire produit comme signal de sortie le deuxième signal de transfert A 23. L'homme de l'art transposera aisément les modifications précédentes 18 pour définir les accès des unités de scrutation suivantes Ainsi la nième unité de scrutation diffère de la première uniquement par les points suivants: l'entrée O et la sortie de son premier multiplexeur sont reliées respectivement aux nièmes conducteurs 3 A 4 n, 3 A 2 des bus adresse d'instruction 3 A 4, 3 A 2, l'entrée O de son deuxième multiplexeur reçoit le (n l)ième signal de transfert A(n l)(n), sa mémoire élémentaire produit comme signal de sortie le nième signal de transfert A(n)(n + 1) sauf pour la huitième unité de scrutation o ce signal de sortie est injecté sur la première liaison de circulation 3 AB. Le deuxième module de scrutation 3 B est identique au premier 3 A si ce n'est qu'il faut remplacer les bus adresses d'instruction 3 A 4, 3 A 2 des deuxième L 2 et première Ll liaisons d'échange respectivement par les bus instructions 3 B 2, 3 B 4 des première Ll et deuxième L 2 liaisons d'échange, le signal de substitution 39 par le signal présent sur la première liaison de circulation 3 AB et cette première liaison de circulation par la deuxième liaison de circulation 3 BC. L'homme du métier transposera facilement ces modifications pour obtenir une définition complète des modules de scrutation suivants si ce n'est que le quatrième 3 D est raccordé à des bus bidirectionnels. Le sixième module de scrutation 3 F, d'autre part, présente la particularité d'être raccordé à la liaison d'observation 32 au lieu d'être raccordé à une liaison de circulation. Il sera admis, dans un premier temps, que les bus de données 3 D 2, 3 D 4 sont unidirectionnels, ce qui a pour conséquence de rendre le quatrième module de scrutation 3 D identique à tous les autres Dans ce cas, le registre à décalage est ainsi composé par la mise en série de toutes les mémoires élémentaires de la cellule de test 3 le long d'un chemin de circulation, au moyen des signaux de transfert transitant au sein d'une même unité de scrutation et au moyen de liaisons de circulation pour raccorder ces unités, lorsque le deuxième signal de sélection 38 positionne le deuxième multiplexeur de chaque unité de scrutation sur son entrée 0 Dans ce cas le chemin de circulation est isolé électriquement de chaque conducteur des bus des deux liaisons 19 - d'échange Li, L 2 Ce registre à décalage est commandé par le signal de synchronisation 34. Le cas particulier du quatrième module de scrutation 3 D sera maintenant examiné Ce module est raccordé à deux bus données 3 D 2, 3 D 4 bidirectionnels des première LI et deuxième L 2 liaisons d'échange qui comprennent chacun 16 conducteurs, huit conducteurs d'entrée portant comme référence celle des bus auquel ils appartiennent suivie d'un I et avec un indice qui est un chiffre compris entre 1 et 8: 3 D 2 11 à 3 D 2 18 et 3 D 4 11 à 3 D 4 18 y et huit conducteurs de sortie portant comme référence celle du bus auquel ils appartiennent suivi d'un O et avec un indice qui est un chiffre compris entre 1 et 8: 3 D 201 à 3 D 208 et 3 D 401 à 3 D 40 Le module de scrutation comprend une unité de scrutation pour chaque quadruplet de conducteurs portant le même indice. La première unité de scrutation Dl associée aux conducteurs d'indice 1 représentée à la figure 5 comprend un premier multiplexeur M 10 dont l'entrée O est connectée à un premier canal d'entrée de cette unité qui est le premier conducteur d'entrée 3 D 4 11 du bus données 3 D 4 de la deuxième liaison d'échange L 2, dont l'entrée 1 est reliée à la sortie d'un circuit de mémorisation RO identique à celui décrit précédemment, dont l'entrée de commande reçoit le premier signal de sélection 35 et dont la sortie est raccordée au premier conducteur d'entrée 3 D 2 11 du bus données 3 D 2 de la première liaison d'échange Ll qui est un deuxième canal de sortie de cette unité Elle comprend un deuxième multiplexeur M 20 dont les entrées O et 2 sont reliées à la troisième liaison de circulation 3 CD, dont l'entrée 1 est connectée à l'entrée O du premier multiplexeur M 10, dont l'entrée 3 est raccordée à un deuxième canal d'entrée de cette unité qui est le premier conducteur de sortie 3 D 201 du bus données 3 D 2 de la première liaison d'échange Ll, dont les deux entrées de commande reçoivent le deuxième signal de sélection 38 et un troisième signal de sélection 36, et dont la sortie est raccordée à l'entrée d'une mémoire élémentaire DFFO identique à celle décrite précédemment Elle comprend également un troisième multiplexeur M 30 dont l'entrée O est reliée à l'entrée 3 du deuxième multiplexeur M 20, dont l'entrée 1 est reliée à la sortie du circuit de mémorisation RO dont l'entrée de commande reçoit le premier signal de sélection 35 et dont la - sortie est reliée au premier conducteur de sortie 3 D 401 du bus données 3 D 4 de la deuxième liaison d'échange L 2 qui est le premier canal de sortie de cette unité. La mémoire élémentaire DFFO de cette cellule de scrutation Dl dont l'entrée est reliée à la sortie du deuxième multiplexeur M 20, reçoit le signal de synchronisation 34 sur son entrée de synchronisation et produit en sortie un premier signal de transfert D 12 à destination de la deuxième unité de scrutation D 2. Le circuit de mémorisation RO de la première cellule de scrutation Dl a son entrée de donnée raccordée à la sortie de la mémoire élémentaire DFFO, son entrée de synchronisation reçoit le signal de déclenchement 37 et sa sortie est reliée aux entrées 1 des premier M 10 et troisième M 30 multiplexeurs. Le troisième signal de sélection 36 permet d'agir soit sur les conducteurs d'entrée, soit sur les conducteurs de sortie en sélectionnant, soit le groupe d'entrées 0, 1, soit le groupe d'entrées 2, 3 du deuxième multiplexeur M 20 Dans le premier cas, le deuxième signal de sélection 38 sélectionne l'entrée O ou 1 de la même manière qu'il le fait pour les deuxièmes multiplexeurs des modules de scrutation, et dans le deuxième cas il sélectionne l'entrée 2 ou l'entrée 3 selon qu'il sélectionne respectivement l'entrée O ou l'entrée 1 pour les deuxièmes multiplexeurs de ces autres modules. Le troisième multiplexeur M 30 jouant un rôle parfaitement symétrique vis-à-vis du conducteur de sortie à celui que joue le premier multiplexeur MIO vis-à-vis du conducteur d'entrée, son fonctionnement ne sera pas plus détaillé. Les éléments d'une unité de scrutation du quatrième module de scrutation 3 D qui sont ajoutés à une unité de scrutation d'un des autres modules de scrutation étant maintenant décrits, le fonctionnement ne sera pas plus détaillé car il est identique à celui précédemment mentionné. Par ailleurs, la remarque précédente concernant le circuit de mémorisation RO s'applique ici aussi Sans sortir du cadre de l'invention, on peut supprimer ce circuit à condition de raccorder directement les entrées 1 des premier M 10 et troisième M 30 multiplexeurs 21 - directement à la sortie de la mémoire élémentaire DFFO. La deuxième unité de scrutation D 2 de ce quatrième module de scrutation 3 D est identique à la première Dl, seuls certains de ces accès diffèrent: l'entrée O et la sortie de son premier multiplexeur sont reliées respectivement au deuxième conducteur d'entrée 3 D 4 12 du bus données 3 D 4 de la deuxième liaison d'échange L 2 et au deuxième conducteur d'entrée 3 D 2 12 du bus données 3 D 2 de la première liaison d'échange LI, l'entrée O et la sortie de son troisième multiplexeur sont reliées respectivement au deuxième conducteur de sortie 3 D 202 du bus données 3 D 2 de la première liaison d'échange Ll et au deuxième conducteur de sortie 3 D 402 du bus données 3 D 4 de la deuxième liaison d'échange L 2, les entrées O et 2 de son deuxième multiplexeurs reçoivent le premier signal de transfert D 12, sa mémoire élémentaire produit comme signal de sortie un deuxième signal de transfert D 23. L'homme de l'art transposera aisément les modifications précédentes pour définir les accès des unités de scrutation suivantes Ainsi la nième unité de scrutation diffère de la première sur les points suivants: l'entrée O et la sortie de son premier multiplexeur sont reliées respectivement au nième conducteur d'entrée 3 D 4 I du bus données 3 D 4 de n la deuxième liaison d'échange L 2 et au nième conducteur d'entrée 3 D 2 I du bus données 3 D 2 de la première liaison d'échange Ll, l'entrée O et la sortie de son troisième multiplexeur sont reliées respectivement au nième conducteur de sortie 3 D 20 du bus données 3 D 2 de n la première liaison d'échange Ll et au nième conducteur de sortie 3 D 40 du bus données 3 D 4 de la deuxième liaison d'échange L 2, les entrées O et 2 de son deuxième multiplexeur reçoivent le (n l)ième signal de transfert D(n l)n, sa mémoire élémentaire produit comme signal de sortie le nième signal de transfert D(n)(n + 1) sauf pour la huitième unité de scrutation o ce signal de sortie est injecté sur la quatrième liaison de circulation 3 DE. Il apparait ainsi que la substitution d'un module de scrutation du 22 type unidirectionnel tel que le premier 3 A par un module que l'on peut qualifier de bidirectionnel tel que le quatrième 3 D, ne modifie en rien le registre à décalage qui permet d'enregistrer et de modifier les signaux transitant sur les liaisons d'échange Ll, L 2. Il peut être intéressant de définir un bus bidirectionnel dans la première liaison d'échange Ll alors que le bus qui lui correspond dans la deuxième liaison d'échange est unidirectionnel C'est le cas, par exemple, des bus instruction 3 B 2, 3 B 4 lorsque la mémoire programme dans laquelle sont enregistrés ces instructions est une mémoire réinscriptible, du type RAM notamment Il est en effet possible, dans ce cas, de modifier le contenu de cette mémoire au moyen de la cellule de test 3. Un exemple d'unité de scrutation correspondant à cette application est représenté à la figure 6 On considère qu'il s'agit de la première unité de scrutation Bl du deuxième module de scrutation 3 B Le bus instruction 3 B 4 de la deuxième liaison d'échange L 2 est unidirectionnel et le bus 3 B 2 de la première liaison d'échange Ll est bidirectionnel. Les notations utilisées précédemment seront reprises ici Cette unité de scrutation Bl comprend un premier multiplexeur Mll dont l'entrée O est raccordée à un canal d'entrée de cette unité qui est le premier conducteur de sortie 3 8201 du bus instruction 3 B 2 de la première liaison d'échange, dont l'entrée 1 est raccordée à la sortie d'un circuit de mémorisation Rl identique à ceux précédemment décrits, dont l'entrée de commande reçoit le premier signal de sélection 35 et dont la sortie est reliée au premier conducteur 3 B 4 du bus instruction 3 B 4 de la deuxième liaison d'échange qui est un canal de sortie de cette unité Elle comprend un deuxième multiplexeur M 21 dont l'entrée O est raccordée à la première liaison de circulation 3 AB, dont l'entrée 1 est connectée à l'entrée O du premier multiplexeur Mll, dont l'entrée de commande reçoit le deuxième signal de sélection 38, et dont la sortie est reliée à l'entrée de données d'une mémoire élémentaire DFF 1 identique à celles précédemment décrites Sa mémoire élémentaire DFF 1 reçoit sur son entrée de synchronisation le signal de synchronisation 34 et produit en sortie un premier signal de transfert B 12 Son circuit de mémorisation Rl reçoit sur son entrée de données, ce premier signal de transfert B 12, 23 - sur son entrée de synchronisation, le signal de déclenchement 37, et sa sortie est reliée au premier conducteur d'entrée 3 B 2 11 du bus instruction 3 B 2 de la première liaison d'échange LI qui est un canal auxiliaire de cette unité. Le fonctionnement de cette unité de scrutation Bl ne sera pas plus détaillé car il se déduit aisément de celui des deux autres unités présenté auparavant. Par ailleurs, les remarques précédentes concernant le circuit de mémorisation RI s'appliquent ici aussi Sans sortir du cadre de l'invention, on peut supprimer ce circuit à condition de raccorder directement l'entrée 1 du premier multiplexeur Mîl et le premier conducteur d'entrée 3 B 21 du bus instruction 3 B 2 de la première liaison d'échange Ll à la sortie de la mémoire élémentaire DFF 1. Les différents raccordements nécessaires à la réalisation complète de la cellule de test 3 ne seront pas non plus explicités car l'homme de l'art n'aura aucune difficulté à les réaliser conformément aux instructions données plus haut en rapport avec les autres types de module de scrutation. Ainsi est définie une cellule de test 3 qui permet d'enregistrer et de modifier les différents signaux transitant sur les liaisons d'échange Ll, L 2 au moyen d'un registre à décalage, la circulation des informations mémorisées dans ce registre pouvant se faire en concomittance avec l'échange de signaux entre la cellule standard 4 et la cellule d'application 2. On remarquera de plus qu'il est possible de vérifier que les informations fournies par le signal de substitution 39 n'ont pas été altérées par les différents modules de scrutation en les analysant sur la liaison d'observation 32 au fur et à mesure de leur progression dans le registre à décalage. Selon une caractéristique additionnelle, le circuit intégré 1 est également prévu pour modifier le fonctionnement de la cellule standard 4 lorsqu'il s'agit d'un organe programmable tel qu'un microprocesseur. Cette interruption nécessite la fourniture à la cellule standard 4 d'une condition d'arrêt et d'une adresse d'arrêt, ce qui sera explicité par la suite Les deux informations sont produites par des registres de 24 - commande comme cela apparaît à la figure 7. La cellule de test 3 comprend ici les éléments supplémentaires suivants: un registre de condition d'arrêt 3 G recevant en entrée le signal de substitution 39 et dont la sortie est raccordée à une liaison de transmission 3 GH, un registre d'adresse d'arrêt 3 H dont l'entrée est raccordée à cette liaison de transmission 3 GH et dont la sortie est reliée à une liaison de surveillance 30, _ un commutateur d'horloge 33 qui adresse le signal de synchronisation 34, soit aux différents modules de scrutation 3 A à 3 F, soit aux deux registres 3 G, 3 H selon qu'un signal de commutation 33 véhiculé par la liaison de test 31 est respectivement dans un premier ou un second état, un multiplexeur de sortie qui produit un signal de certification 302 prenant la valeur de son entrée raccordée à la liaison d'observation 32 ou de celle raccordée à la liaison de surveillance 30 selon que le signal de commutation 33 est respectivement dans son premier ou dans son second état. Dans ce cas, c'est évidemment le signal de certification 302 qui accède à l'extérieur du circuit intégré 1 à la place de la liaison d'observation 32 Ainsi lorsque le signal de commutation 33 est dans son premier état, la cellule de test se réduit à celle présentée auparavant tandis que lorsqu'il est dans son deuxième état la cellule de test se résume à l'ensemble des deux registres 3 G, 3 H. Les deux registres 3 G, 3 H apparaissent dans un mode de réalisation particulièrement simple à la figure 8 Le registre de condition d'arrêt 3 G se présente comme un ensemble de huit mémoires élémentaires M El à ME 8 du type de celles décrites précédemment Les sorties de ces mémoires sont reliées chacune à un conducteur d'un bus condition d'arrêt 3 G 4 qui est raccordé à la cellule standard 4 L'entrée de données de la première mémoire élémentaire M El reçoit le signal de substitution 39, tandis que l'entrée de donnée de chacune des autres mémoires élémentaires est reliée à la sortie de la mémoire élémentaire précédente Les entrées de synchronisation de ces mémoires élémentaires reçoivent toutes le signal de synchronisation 34. - Le registre d'adresse d'arrêt 3 H à une structure identique à celle du précédent Les sorties de ces mémoires élémentaires ME 9 à ME 16 sont reliées chacune à un conducteur d'un bus adresse d'arrêt 3 H 4 qui est raccordé à la cellule standard 4 L'entrée de sa première mémoire élémentaire ME 9 est reliée à la sortie de la huitième mémoire élémentaire ME 8 du registre de condition d'arrêt 3 G par la liaison de transmission 3 GH La sortie de sa huitième mémoire élémentaire ME 16 est raccordée à la liaison de surveillance 30 Les entrées de synchronisation de chacune de ses mémoires élémentaires reçoivent également le signal de synchronisation 34. Les bus condition d'arrêt 3 G 4 et adresse d'arrêt 3 H 4 sont des bus de commande. La succession des mémoires élémentaires de ces deux registres définit un deuxième registre à décalage du même type que celui formé par les modules de scrutation Il fonctionne de la même manière, avec les mêmes commandes, en alternance avec le premier, selon l'état du signal de commutation 33 Il permet de communiquer des informations à la cellule standard 4 qui est représentée dans la figure 9 On remarquera de plus qu'il est possible de vérifier que les informations fournies par le signal de substitution 39 n'ont pas été altérées par ces registres en les analysant sur la liaison de surveillance 30 au fur et à mesure de leur progression dans ce deuxième registre à décalage. Cette cellule standard 4 est composée d'un module d'opération 4 A et d'un module d'instruction 4 B pourvu d'un séquenceur et d'un décodeurd'instruction, cette structure étant connue sous le nom de structure de type "Harvard". Le module d'instruction 4 B reçoit par le bus instruction 3 B 4 une instruction de la mémoire de programme enregistrée à l'adresse qu'il produit sur le bus adresse d'instruction 3 A 4 Il est de plus relié au bus entrées de contr 8 le 3 C 4 Le séquenceur fonctionne en synchronisme avec le signal d'horloge Ck A l'aide des bus adresse de données 3 F 4 et contr 8 le de données 3 E 4 ce séquenceur permet l'échange des données entre une mémoire de données figurant dans la cellule d'application 2 et le module d'opération 4 A par le bus données 3 D 4 Le décodeur d'instruction élabore à chaque cycle un signal de commande 4 BA du module d'opération 26 - qui produit en retour un signal de situation 4 AB à destination du séquenceur. Les modifications apportées à la cellule standard 4 seront maintenant exposées en référence à la figure 10 Le module d'opération 4 A de cette cellule est identique à ceux connus dans ce type de dispositif, ce qui est un avantage de l'invention. Le module d'instruction 4 B, de manière connue également, accède aux bus adresse d'instruction 3 A 4, instruction 3 B 4, entrées de contrôle 3 C 4, sorties de contr 8 le 3 E 4, adresse de données 3 F 4 et est pourvu d'un accès d'interruption permettant d'arrêter son fonctionnement Dans le cadre de l'invention, ce module est de plus prévu pour délivrer un signal d'état 4 BD renseignant sur l'état du séquenceur, et un signal d'état d'avancement 43 signifiant l'état d'avancement de l'instruction en cours d'exécution Cette information est particulièrement utile lorsque l'instruction se déroule sur plusieurs cycles du séquenceur, ce qui est le cas par exemple de transferts de données lorsque ces données sont acheminées en plusieurs étapes sur le bus données Il est également prévu pour recevoir un signal de mode de fonctionnement 4 CBF déterminant son fonctionnement Cette opération se réalise aisément lors de la spécification du séquenceur et ne posera donc pas de difficultés particulières à l'homme de l'art En conséquence, le fonctionnement de ce module sera analysé en référence à ce signal de mode de fonctionnement 4 CBF dès que les autres éléments incorporés à la cellule standard 4 auront été exposés. Cette cellule standard 4 comprend un module de décodage 4 C qui reçoit un signal de type de fonctionnement 42 produit à l'extérieur du circuit intégré 1 sur quatre fils par exemple et le transforme pour générer le signal de mode de fonctionnement 4 CBF afin que celui-ci soit dans un format convenant au module d'instruction 4 B Ce module de décodage est une simple interface. La cellule standard 4 comprend également un module de comparaison 4 F qui effectue la comparaison entre des signaux issus du module d'instruction 4 B et les signaux provenant des registres de condition d'arrêt 3 G et d'adresse d'arrêt 3 H pour produire un signal de coïncidence 41 en cas d'égalité, pour certains des états du signal de 27 - mode de fonctionnement 4 CBF Ce signal de coïncidence 41 est injecté sur l'accès d'interruption du module d'instruction 4 B Dans l'exemple présenté donné à titre purement indicatif, ce module de comparaison comprend un premier comparateur 4 D qui reçoit le signal d'état 4 BD et le compare à l'état du bus condition d'arrêt 3 G 4 et un deuxième comparateur 4 E effectuant la comparaison des signaux présents sur le bus adresse d'instruction 3 A 4 et sur le bus adresse d'arrêt 3 H 4. Le signal de mode de fonctionnement 4 CBF peut prendre différents états parmi lesquels, ceux qui suivent produisent un fonctionnement particulier de la cellule standard 4 premier état: fonctionnement normal, la cellule standard se réduit à une cellule de type connu et son fonctionnement n'est pas modifié, deuxième état: transfert des données présentes sur les bus de condition d'arrêt 3 G 4 et d'adresse d'arrêt 3 H 4 au module de comparaison 4 F, troisième état: production du signal de coïncidence 41 lorsque les deux comparateurs 4 D, 4 E ont détecté une identité, _ quatrième état: production du signal de coïncidence 41 dans les mêmes conditions et interruption du fonctionnement du module d'instruction 4 B, cinquième état: interruption du fonctionnement module d'instruction 4 B dès l'instruction suivant l'apparition de cet état, sixième état: fonctionnement pas à pas, interruption du fonctionnement du module d'instruction 4 B après l'exécution de chaque instruction, septième état: exécution de l'instruction présente sur le bus instruction 3 B 4 et interruption du fonctionnement du module d'instruction 4 B, huitième état: retour au fonctionnement du module d'instruction 4 B suite à une interruption produite par un autre état. Selon une caractéristique optionnelle, le module de comparaison 4 F 28 ne produit pas le signal de coïncidence 41 si le signal de déclenchement 37 est présent lorsque le signal de mode de fonctionnement est dans l'un de ses quatrième à septième état, ce qui a pour effet d'empêcher une interruption du module d'instruction 4 B. Les modifications de la cellule standard présentées ci-dessus permettent, grâce au signal d'état d'avancement 43 et au signal de coïncidence 41, à l'équipement de test et d'émulation d'agir sur la cellule de test 3 en fonction de l'état des signaux auxquels accède le module d'instruction 4 B Cet équipement peut notamment produire les différents signaux véhiculés par la liaison de test 31 tels que les trois signaux de sélection 35, 36, 38 et le signal de déclenchement 37 en réponse au signal de coïncidence 41 Le signal de coïncidence étant produit au début de l'exécution d'une instruction, l'équipement de test et d'émulation peut déclencher l'enregistrement des signaux présents sur les différents bus reliant la cellule standard 4 à la cellule d'application 2 au cours ou à la fin de cette instruction et provoquer l'interruption du fonctionnement de la cellule standard à la fin de cette instruction. Il est ainsi possible, lorsque le programme enregistré dans la mémoire programme présente un fonctionnement anormal et n'atteint pas un point d'arrêt prévu, d'interrompre l'exécution de ce programme par la production du signal de mode de fonctionnement 4 CBF, dans son cinquième état L'état des différents bus et notamment celui du bus adresse d'instruction 3 A 4 est alors accessible, ce qui n'est pas le cas lorsque l'on procède, de manière connue, à une remise à zéro du composant. Il est également possible d'enregistrer dans la cellule de test 3, l'état de tous les bus de liaison entre la cellule standard 4 et la cellule d'application 2 sans modifier le fonctionnement du module d'instruction 4 B, ceci en réponse au signal de coïncidence 41. L'invention s'applique naturellement quel que soit le nombre de registres de commande et de bus de commandes, le module de comparaison 4 F étant agencé en conséquence. La mémoire de programme de la cellule standard 4 est couramment une mémoire non réinscriptible, du type ROM par exemple Dans ce cas il n'est donc pas possible de corriger une erreur du programme Dans une 29 variante de réalisation du circuit intégré, il est prévu d'adjoindre à cette mémoire, une mémoire de substitution réinscriptible de type RAM par exemple pour corriger une erreur éventuelle Les moyens de substitution qui permettent de remplacer une série d'instruction de la 5 mémoire programme par une série d'instruction de la mémoire de substitution apparaissent à la figure 11. Ils comprennent un circuit de déroutement 4 H qui produit un signal de déroutement 4 HG pour un neuvième état du signal de mode de fonctionnement 4 CBF lorsque le signal de coïncidence 41 est présent Ils10 comprennent également un multiplexeur de déroutement 4 G qui produit sur un bus complémentaire d'instruction 4 GB raccordé à la place du bus d'instruction 3 B 4 au module d'instruction 4 B, une instruction du branchement 4 GI si le signal de déroutement 4 HG est présent et qui raccorde directement le bus d'instruction 3 B 4 au bus d'instruction15 complémentaire 4 GB dans le cas contraire Dans l'exemple de réalisation présenté qui ne doit pas être considéré comme une limitation de l'invention, l'instruction de branchement 4 GI est une instruction de branchement absolu qui provient d'un circuit câblé. La mémoire de substitution qui n'est pas représentée dans la figure peut, dans une première configuration, être accédée par le bus adresse d'instruction 3 A 4 moyennant un circuit de décodage aiguillant l'adresse d'instruction soit vers la mémoire de programme, soit vers cette mémoire de substitution selon le format de l'adresse Ces moyens techniques étant à la portée de l'homme de l'art ne seront pas plus détaillés ici. L'écriture et la lecture peuvent alors se faire au moyen du deuxième module de scrutation 3 B de la cellule de test 3 Dans une deuxième configuration, cette mémoire de substitution peut être accédée directement par le module d'instruction 4 B en écriture et en lecture respectivement pour un dixième et un onzième état du signal de mode de30 fonctionnement 4 B Dans tous les cas, la dernière instruction exécutable de cette mémoire est un retour à la mémoire de programme. Il est clair qu'en utilisant des moyens similaires à ceux présentés cidessus et les connaissances de l'homme du métier, on peut réaliser un dispositif de déroutement capable de pallier plusieurs erreurs dans la35 mémoire programme sans sortir du cadre de l'invention. - Lorsque l'erreur présente dans la mémoire programme se limite à une seule instruction, il est possible de corriger cette erreur d'une manière plus simple, tel que cela apparait dans la figure 12. Dans ce cas le deuxième module de scrutation 3 B est modifié en un module auxiliaire 3 Ba de la manière suivante Le premier multiplexeur de chaque unité de scrutation Bl à B 8 de ce module est commandé non pas par le premier signal de sélection 35, mais par un signal qui est la somme logique de ce premier signal de sélection et du signal de déroutement 4 HG réalisée, par exemple, au moyen d'un opérateur logique OU. Par ailleurs, le multiplexeur de déroutement 4 G est supprimé, le bus instruction 3 B 4 et le bus complémentaire d'instruction 4 GB étant reliés directement. Il est ainsi possible de remplacer une instruction erronée par l'information présente en sortie des mémoires élémentaires de ce module de scrutation auxiliaire 3 Ba. L'invention a été présentée en relation avec un circuit intégré comprenant cinq bus unidirectionnels de huit conducteurs et un bus bidirectionnel de seize conducteurs qui relient la cellule standard 4 et la cellule d'application 2 Elle ne se limite pas à ce cas particulier et si l'on définit une liaison élémentaire entre ces deux cellules comme liaison de communication, c'est-à-dire un conducteur d'un bus unidirectionnel ou une paire de conducteurs d'un bus bidirectionnel, elle s'applique quel que soit le nombre de ces liaisons de communication et quelle que soit la manière dont elles sont agencées. Il va sans dire que l'invention concerne également le cas des circuits intégrés comprenant plusieurs cellules standard et/ou plusieurs cellules d'application, ce dernier terme devant s'entendre de manière très générale. 31 - REVENDICATIONS 1/ Circuit intégré ( 1) comprenant une cellule standard ( 4), une cellule d'application ( 2) et une cellule de test ( 3) prévue notamment pour enregistrer ou pour modifier de l'extérieur du circuit intégré la valeur des signaux de communication transitant sur des liaisons de communication entre ladite cellule standard et ladite cellule d'application, cette cellule de test comprenant, pour chacune desdites liaisons de communication, une unité de scrutation pourvue d'une mémoire élémentaire (DFF) connectée à certains moments au moins sur cette liaison, lesdites mémoires élémentaires étant reliées entre elles par un chemin de circulation pour former un premier registre à décalage, caractérisé en ce que ladite cellule de test comprend des moyens pour isoler sur commande ledit chemin de circulation desdites liaisons de communication. 2/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 1, caractérisé en ce que l'une au moins desdites liaisons de communications étant unidirectionnelle et composée d'un canal d'entrée ( 3 A 41) et d'un canal de sortie ( 3 A 21) entre lesquels est connectée une unité de scrutation (Al), ladite unité de scrutation comprend un premier multiplexeur (Ml) dont la première entrée est reliée audit canal d'entrée ( 3 A 41), dont la sortie est reliée audit canal de sortie ( 3 A 21) et dont l'entrée de commande reçoit un premier signal de sélection ( 35), comprend un deuxième multiplexeur (M 2) dont la deuxième entrée reçoit ledit canal d'entrée ( 3 A 41) dont l'entrée de commande reçoit un deuxième signal de sélection ( 38) et dont la sortie est raccordée à l'entrée de donnée d'une mémoire élémentaire (DFF) dont l'entrée de synchronisation reçoit un signal de synchronisation ( 34) et dont la sortie est reliée à la deuxième entrée dudit premier multiplexeur (Ml), ledit chemin de circulation étant connecté d'une part à la première entrée dudit deuxième multiplexeur (M 2) et d'autre part à la sortie de ladite mémoire élémentaire (DFF) et étant ainsi isolé de ladite liaison de communication lorsque lesdits premier ( 35) et deuxième ( 38) signaux de sélection sélectionnent respectivement les premières entrées desdits premier (Ml) et deuxième (M 2) multiplexeurs. 32 - 3/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 2, caractérisé en ce que ladite unité de scrutation comprend de plus un circuit de mémorisation (R) dont l'entrée de donnée est reliée à la sortie de ladite mémoire élémentaire (DFF) et dont l'entrée de synchronisation reçoit un signal de déclenchement ( 37), la deuxième entrée dudit premier multiplexeur (Ml) étant raccordée non plus à la sortie de ladite mémoire élémentaire (DFF) mais à la sortie dudit circuit de mémorisation (R). 4/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 1, caractérisé en ce que, l'une au moins desdites liaisons de communication étant bidirectionnelle et composée d'un premier canal d'entrée ( 3 D 4 11 et d'un premier canal de sortie ( 3 D 401) respectivement raccordés par l'intermédiaire d'une unité de scrutation (Dl) à un deuxième canal de sortie ( 3 D 2 I 1) et à un deuxième canal d'entrée ( 3 D 2 1)' ladite unité de scrutation comprend un premier multiplexeur (MIO) dont la première entrée est reliée audit premier canal d'entrée ( 3 D 4 I 1), dont la sortie est reliée audit deuxième canal de sortie ( 3 D 2 I) et dont l'entrée de commande reçoit un premier signal de sélection ( 35), comprend un deuxième multiplexeur (M 20) commandé par un deuxième ( 38) et un troisième ( 36) signaux de sélection dont la deuxième entrée est reliée audit premier canal d'entrée ( 3 D 4 I 1) dont la quatrième entrée est reliée audit deuxième canal d'entrée ( 3 D 2 1) et dont la sortie est reliée à l'entrée de donnée d'une mémoire élémentaire (DFFO) recevant un signal de synchronisation ( 34) sur son entrée de synchronisation et dont la sortie est reliée à la deuxième entrée dudit premier multiplexeur (MIO) et à la deuxième entrée d'un troisième multiplexeur (M 30) dont la première entrée est reliée audit deuxième canal d'entrée ( 3 D 2 1)' dont la sortie est reliée audit premier canal de sortie ( 3 D 4 O 1) et dont l'entrée de commande reçoit ledit premier signal de sélection, ledit chemin de circulation étant raccordé d'une part à la première et à la troisième entrées dudit deuxième multiplexeur (M 20) et d'autre part à la sortie de ladite mémoire élémentaire et étant ainsi isolé de ladite liaison de communication lorsque ledit premier 33 - signal de sélection ( 35) sélectionne les premières entrées desdits premier (M 10) et troisième (M 30) multiplexeurs et lorsque lesdits deuxième ( 38) et troisième ( 36) signaux de sélection sélectionnent la première ou la troisième entrée dudit deuxième multiplexeur (M 20). 5/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 4, caractérisé en ce que ladite unité de scrutation (Dl) comprend de plus un circuit de mémorisation (RO) dont l'entrée de donnée est reliée à la sortie de ladite mémoire élémentaire (DFFO) et dont l'entrée de synchronisation reçoit un signal de déclenchement ( 37), les deuxièmes entrées desdits premier (Mi O) et troisième (M 30) multiplexeurs étant raccordées non plus à la sortie de ladite mémoire élémentaire mais à la sortie dudit circuit de mémorisation (RO). 6/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 1, caractérisé en ce que l'une au moins desdites liaisons de communication comprenant un canal d'entrée ( 3 B 2 1) et un canal de sortie ( 3 B 41) entre lesquels est connectée une unité de scrutation (Bl) qui est également reliée à un canal auxiliaire ( 3 B 2 I), ladite unité de scrutation comprend un premier multiplexeur (Mll) dont la première entrée est reliée audit canal d'entrée ( 3 B 201), dont la sortie est reliée audit canal de sortie ( 3 B 41) et dont l'entrée de commande reçoit un premier signal de sélection ( 35), comprend un deuxième multiplexeur (M 21) dont la deuxième entrée est reliée audit canal d'entrée ( 3 B 2 1) dont l'entrée de commande est reliée à un deuxième signal de sélection ( 38) et dont la sortie est reliée à l'entrée d'une mémoire élémentaire (DFF 1) dont l'entrée de synchronisation reçoit un signal de synchronisation ( 34) et dont la sortie est reliée audit canal auxiliaire ( 3 B 2 Il) et à la deuxième entrée dudit premier multiplexeur (Mll), ledit chemin de circulation étant connecté d'une part à la première entrée dudit deuxième multiplexeur (M 21) et d'autre part à la sortie de ladite mémoire élémentaire (DFFI) et étant ainsi isolé de ladite liaison de communication lorsque lesdits premier ( 35) et deuxième ( 38) signaux de sélection sélectionnent respectivement les premières entrées desdits premier (Mll) et deuxième (M 21) multiplexeurs. 34 - 7/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 6, caractérisé en ce que ladite unité de scrutation (Bl) comprend de plus un circuit de mémorisation (Rl) dont l'entrée de donnée est reliée à la sortie de ladite mémoire élémentaire (DFF 1) et dont l'entrée de synchronisation reçoit un signal de déclenchement ( 37), la deuxième entrée dudit premier multiplexeur (Mîl) et ledit canal auxiliaire étant reliés non plus à la sortie de ladite mémoire élémentaire (DFF 1) mais à la sortie dudit circuit de mémorisation (Rl). 8/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon l'une quelconque des revendications précédentes, caractérisé en ce que, lesdites liaisons de communication étant regroupées en bus de communication, deux de ces bus de communication étant l'un, un bus adresse d'instruction ( 3 A 4), et l'autre, un bus instruction ( 3 B 4), ladite cellule de test ( 3) comprend un deuxième registre à décalage comprenant au moins un premier registre de commande ( 3 H) dont les sorties sont reliées chacune à un conducteur d'un premier bus de commande ( 3 H 4), tandis qu'il est prévu dans ledit circuit intégré un module de comparaison ( 4 F) auquel sont respectivement connectés, d'une part lesdits bus de commande et d'autre part des bus de communication, produisant un signal de coïncidence ( 41) en cas d'identité des signaux présents sur les bus qui lui sont respectivement connectés, ce signal de coïncidence servant à la commande de ladite cellule de test. 9/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 8, caractérisé en ce que ladite cellule standard ( 4) comprenant un module d'instruction ( 4 B) et un module d'opération ( 4 A), ledit signal de coïncidence ( 41) est aussi prévu pour interrompre le fonctionnement dudit module d'instruction ( 4 B). / Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 9, caractérisé en ce que, ledit module d'instruction ( 4 B) délivrant un signal d'état ( 4 BD), ledit module de comparaison ( 4 F) comprend des moyens ( 4 D) pour produire ledit signal de coïncidence si, de plus, il y - a identité entre ledit signal d'état ( 4 BD) et le signal présent sur un deuxième bus de commande ( 3 G 4) issu d'un deuxième registre de commande ( 3 G). 11/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 9 ou 10, caractérisé en ce que ledit module d'instruction ( 4 B) comprenant un séquenceur, ladite cellule standard ( 4) recevant de plus un signal de type de fonctionnement ( 42) celle-ci comprend un module de décodage ( 4 C) produisant à partir de ce signal ( 42) un signal de mode de fonctionnement ( 4 C B F) déterminant selon son état l'un au moins des ensembles de commande qui suivent: ledit signal de coïncidence ( 41) n'est produit en aucun cas, transfert des signaux présents sur lesdits bus de commande ( 3 G 4, 3 H 4) audit module de comparaison ( 4 F), production dudit signal de coïncidence ( 41) lorsque ledit module de comparaison ( 4 F) a détecté une identité, production dudit signal de coïncidence ( 41) lorsque ledit module de comparaison ( 4 F) a détecté une identité et interruption de fonctionnement dudit module d'instruction ( 4 B),20 interruption de fonctionnement dudit module d'instruction ( 4 B) lors de l'instruction suivant l'instruction durant laquelle une identité a été détectée par ledit module de comparaison ( 4 F), interruption de fonctionnement dudit module d'instruction ( 4 B) à la suite de chaque instruction, exécution de l'instruction présente sur ledit bus instruction ( 3 B 4) et interruption de fonctionnement dudit module d'instruction ( 4 B), mise en fonctionnement dudit module d'instruction ( 4 B) suite à une interruption produite par un autre état dudit signal de mode de fonctionnement ( 4 C B F).30 12/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon l'une quelconque des revendications 8 à 11, caractérisé en ce que ledit module de comparaison ( 4 F) comprend des moyens pour produire ledit signal de coïncidence uniquement en l'absence dudit signal de déclenchement ( 37). 13/ Circuit intégré comprenant une cellule standard, une cellule 36 d'application et une cellule de test selon l'une quelconque des revendications 8 à 12, caractérisé en ce que un desdits bus de communication connectés audit module de comparaison ( 4 F) est le bus adresse d'instruction ( 3 A 4) qui est associé audit premier bus de commande ( 3 H 4). 14/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon l'une quelconque des revendications 8 à 13, caractérisé en ce que, lesdits registres à décalage recevant sur leurs entrées un signal de substitution ( 39), ladite cellule de test ( 3) comprend un commutateur d'horloge ( 3 I) adressant ledit signal de synchronisation ( 34) soit au premier soit au deuxième desdits registres à décalage afin de les commander selon qu'un signal de commutation ( 33) est respectivement dans un premier ou dans un deuxième état. 15/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 14, caractérisé en ce que ladite cellule de test comprend de plus un multiplexeur de sortie ( 3 J) produisant le signal de sortie soit du premier soit du deuxième desdits registres à décalage selon que ledit signal de commutation ( 33) est respectivement dans son premier ou dans son deuxième état. 16/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 13, 14 ou , caractérisé en ce que, ladite cellule standard ( 4) étant associée à une mémoire de programme non réinscriptible, il comprend des moyens de substitution pour remplacer une partie de ladite mémoire de programme par une mémoire de substitution. 17/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 16, caractérisé en ce que la dernière instruction exécutable de ladite mémoire de substitution étant un retour à ladite mémoire de programme, ladite cellule standard ( 4) comprend de plus un circuit de déroutement ( 4 H) produisant un signal de déroutement ( 4 H G) pour un état supplémentaire dudit signal de mode de fonctionnement ( 4 C B F) si ledit signal de coïncidence ( 41) est présent et un multiplexeur de déroutement 37 - ( 4 G) dont la sortie est raccordée à la place dudit bus d'instruction ( 3 B 4) audit module d'instruction ( 4 B), dont une première entrée sélectionnée par ledit signal de déroutement ( 4 H G) reçoit une instruction de branchement ( 4 G I) à ladite mémoire de substitution et dont la deuxième entrée sélectionnée en l'absence dudit signal de déroutement ( 4 H G) est raccordée audit bus d'instruction ( 3 B 4). 18/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 16 ou 17, caractérisé en ce que ladite mémoire de substitution est accédée par ledit bus adresse d'instruction ( 3 A 4) moyennant un circuit de décodage, l'écriture et la lecture se faisant par l'intermédiaire desdites unités de scrutation (B 1) dudit premier registre à décalage associées audit bus instruction ( 3 B 2, 3 B 4). 19/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 16 ou 17, caractérisé en ce que ladite mémoire de substitution est accédée directement par ledit module d'instruction ( 4 B), l'écriture et la lecture étant commandées par deux nouveaux état dudit signal de mode de fonctionnement ( 4 C B F). 20/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 13, 14 ou , caractérisé en ce que ladite cellule standard ( 4) étant associée à une mémoire de programme non réinscriptible, il comprend des moyens de correction pour corriger une instruction erronée de ladite mémoire de programme. 21/ Circuit intégré comprenant une cellule standard, une cellule d'application et une cellule de test selon la revendication 20, caractérisé en ce que ladite cellule standard ( 4) comprend un circuit de déroutement ( 4 H) produisant un signal de déroutement ( 4 H G) pour un état supplémentaire dudit signal de mode de fonctionnement ( 4 C B F) si ledit signal de coïncidence ( 41) est présent, le premier multiplexeur (Mîl) de chacune desdites unités de scrutation ( 31) associées audit bus instruction ( 3 B 4) étant commandé non plus par ledit premier signal de sélection ( 35) mais par la somme logique de ce signal et dudit signal de35 déroutement ( 4 H G), les signaux de sortie des mémoires élémentaires 38 - (DFF 1) desdites unités de scrutation (B 1) remplaçant alors ladite instruction erronée sur ledit bus instruction ( 3 B 4) suite à l'apparition dudit signal de coïncidence ( 41).