Brevet FR2662875A1 — publié le 19911206

"Circuit d'accord avec boucle à régulation de phase et boucle à régulation de fréquence" La présente invention concerne un circuit d'accord avec boucle à régulation de phase et boucle à régulation de fréquence. Les circuits d'accord ou boucles de régulation de phase trouvent un grand nombre d'applications entre autres pour les filtres de poursuite, la modulation de fréquence et de phase et la démodulation, pour la régénération des porteuses, la génération de fréquence et de nombreuses autres applications Dans de nombreux cas, il est particulièrement important de réduire au minimum les temps d'établissement des boucles de régulation de phase. Pour faciliter l'accrochage de la boucle de régulation de phase, on utilise souvent des discriminateurs de fréquence et de phase, combinés Le discriminateur de fréquence réduit l'éventuelle différence entre la fréquence réelle et la fréquence de consigne jusqu'à ce que le discriminateur de phase puisse être mis en oeuvre et enfin à fréquence constante de l'oscillateur commandé en tension, qu'il faut réguler (cet oscillateur est appelé ci-après oscillateur VCO), on arrive à une relation de phase, fixe entre la fréquence VCO ou fréquence de référence et la fréquence de comparaison. Il est nécessaire le cas échéant pour certaines applications particulières, de bloquer la boucle de régulation et l'oscillateur VCO continue à fonctionner en roue libre à la fréquence qu'il vient d'atteindre Lorsqu'on établit un signal de libération, le filtre de la boucle de régulation de phase bloque la tension atteinte instantanément et maintient ainsi la fréquence de l'oscillateur VCO. Cette disposition offre la possibilité la plus simple de commuter entre deux fréquences de boucle à savoir entre la fréquence limite normale et la fréquence nulle Lorsque la boucle est ouverte, il faut toutefois compter avec une lente dérive de l'oscillateur VCO. L'ouverture de la boucle est par exemple avantageuse pour des boucles qui s'établissent très rapidement et dont la fréquence n'est utilisée ensuite que pendant un très court instant, par exemple comme cela est le cas pour la transmission par salves et par saut de fréquence lent Pendant le réglage, il n'est pas nécessaire que la fréquence soit spectralement pure, car elle n'est utilisée ni pour l'émission, ni pour la réception alors qu'elle doit satisfaire aux conditions usuelles de pureté spectrale après qu'elle ait atteint la valeur souhaitée et après ouverture de la boucle, ce qui peut par exemple se commander automatiquement par un signal de détection de verrouillage Dès que la boucle est ouverte, la pureté spectrale de la fréquence générée est seulement limitée par la stabilité à court terme de l'oscillateur VCO. Si la phase de régulation est uniquement assurée par le discriminateur de phase dans le cas de différences de phase importantes, on arrive à des temps d'établissement très longs Par l'adjonction d'un discriminateur de fréquence qui intervient dans la phase de régulation du fait des résistances correspondantes de l'intégrateur et accélère cette phase de régulation, on peut réduire de manière significative les temps de régulation pour des erreurs de fréquence importantes. Un discriminateur de fréquence-phase offre la plus grande pente de régulation pour des erreurs de phase de N et cette pente va en continu vers zéro à mesure que l'erreur de phase diminue De ce fait, il n'y a pas de fréquence de boucle constante, car la résistance efficace à long terme dans le filtre de la boucle est dans une certaine mesure détériorée par l'erreur de phase Cela signifie que pour des erreurs de phase importantes, il s'établit une fréquence limite plus élevée et par suite un asservissement plus rapide alors que cette fréquence limite tant vers zéro lorsque l'erreur de phase disparaît Dans le premier cas, la suppression des bandes latérales est mauvaise alors que dans le second cas, la suppression est notablement améliorée. La présente a invention a pour but de créer un circuit d'accord à durée transitoire réduite pour des transitoires diminués. Ce problème est résolu dans le cas d'un circuit d'accord du type cidessus, caractérisé en ce que pour une comparaison dans un intégrateur, le courant augmente progressivement avec le temps de fermeture ou avec l'erreur de phase de la branche correspondante d'un discriminateur de phase. Suivant une autre caractéristique de l'invention, le circuit comporte un circuit de résistances approprié pour régler une intensité progressive. Suivant une autre caractéristique de l'invention, le circuit comporte un réseau R/2 R. Suivant une autre caractéristique de l'invention, le circuit est formé par le branchement de résistances partielles appartenant au réseau de résistances 2 xp(n-m). Suivant une autre caractéristique de l'invention, les discriminateurs de phase sont des registres à décalage dont les sorties sont appliquées à une ligne collectrice par l'intermédiaire de réseaux à résistances appropriés et cette ligne est reliée à une entrée de l'intégrateur. Suivant une autre caractéristique de l'invention, les diodes sont remplacées par des interrupteurs ou autres semi-conducteurs appropriés en technique en circuit métal-oxyde silicium, (appelé dans la suite CMOS). Suivant une autre caractéristique de l'invention, un interrupteur est commandé en amont de l'intégrateur. Suivant une autre caractéristique de l'invention, l'interrupteur commandé peut être commandé par un signal dérivé du signal de libération FG. Suivant une autre caractéristique de l'invention, le signal de libération FG peut être modifié à la fin d'une comparaison continue. Suivant une autre caractéristique de l'invention, une progression quadratique, cubique ou analogue est réalisée avec des moyens pour une double intégration. Suivant une autre caractéristique de l'invention, il comporte un circuit de détection de verrouillage pour réduire le temps de réglage. Suivant une autre caractéristique de l'invention, des diviseurs initialisables qui, partant d'une tension de référence f Q créent une tension de référence f R et à partir de la tension fv VCO, on crée une fréquence de comparaison f T, les rapports de division étant variables par plusieurs pas et en ce que pendant l'ensemble de la phase de traction, on commute plusieurs fois les rapports de division et le circuit d'accord reste accroché, le- circuit d'accord fonctionnant de préférence dans une plage de défaut de phase comprise entre u et 2 n. Suivant une autre caractéristique, des moyens qui dérivent une impulsion de préréglage ou de remise à l'état initial R, P à partir du signal de libération FG et en ce que cette impulsion de préréglage ou de remise à l'état initial R, P est utilisée pour initialiser les diviseurs et/ou initialiser les discriminateurs. Suivant une autre caractéristique, une fréquence de référence f Q est appliquée à un diviseur initialisable, ce diviseur offrant deux rapports de division n A, n B qui se choisissent par un signal 2nd, et l'impulsion de préréglage P initialise le premier rapport de division n A et le signal 2nd dérivé du signal de sortie du diviseur initialise le second rapport de division n B pour le démarrer, et en ce que le signal de sortie du diviseur est appliqué à une entrée d'horloge d'un basculeur bistable dont la sortie inversée Q est appliquée à l'entrée D dont l'entrée de mise à l'état est reliée au potentiel de référence et en ce que la sortie Q non inversée du basculeur bistable est reliée à un discriminateur de phase dont la seconde entrée est reliée à un diviseur initialisable, programmé, un basculeur D et un circuit VCO comme source de fréquence de référence, la sortie du discriminateur de phase étant reliée à l'entrée du circuit VCO par l'intermédiaire d'un amplificateur et d'un filtre passe-bas et en ce que les diviseurs, les basculeurs bistables et le discriminateur de phase peuvent être initialisés par l'impulsion de préréglage P et en ce que les fréquences de référence f R, f B satisfont l'équation f R = Ifp fa I par rapport à la distance de trame (f R) souhaitée. Dans le cas d'un circuit d'accord selon l'invention avec une boucle de régulation de phase et une boucle de régulation de fréquence, le courant (intensité) augmente de manière progressive pour une comparaison dans un intégrateur, en fonction du temps de fermeture ou de l'erreur de phase de la branche concernée d'un discriminateur de phase En fonction de l'erreur de phase, croissante, le courant est augmenté progressivement suivant une courbe caractéristique quelconque, ou une courbe caractéristique quadratique, si bien que la pente réelle du discriminateur et ainsi la fréquence de la boucle varient en continu en fonction de l'erreur de phase Dans le cas d'erreur de phase importante, du fait de la fréquence de boucle, plus élevée, la vitesse de régulation est grande et cette vitesse diminue lorsque l'erreur de phase se réduit mais en même temps la suppression de la fréquence de référence est améliorée de manière considérable. On peut réaliser un circuit d'accord avec des moyens techniques réduits par un discriminateur de phase, progressif, quadratique, avec intégrateur supplémentaire De plus, on peut utiliser un circuit de détection de verrouillage pour accélérer le temps d'établissement du circuit PLL (boucle verrouillée en phase) qui utilise tout d'abord des rapports de division, réduits des deux côtés pour le diviseur de référence et le diviseur principal et après accrochage de la boucle au voisinage de la fréquence souhaitée, on commute sur les rapports de division exacts; il suffit alors de ne compenser que l'erreur résiduelle. Dans le cas le plus simple, le circuit de détection de verrouillage indique que l'erreur de phase se situe en-dessous d'une grandeur déterminée et qu'il n'y a pas d'erreur de fréquence. Par un choix approprié, un circuit diviseur rampant permet de toujours respecter la pente de régulation optimale pour l'opération de régulation. Grâce à l'amplitude du saut de fréquence souhaité et de la fréquence de diviseur utilisée, en tenant compte de la dynamique de la boucle, on peut déterminer les modifications du rapport de division qui sont possibles (en respectant le principe de l'initialisation du diviseur) sans que la boucle ne décroche Partant du fait qu'un décrochage en deux parties augmente la durée totale de réglage, selon l'invention, on commute le rapport de division en plusieurs pas pour que pendant l'ensemble de l'opération de traction, le circuit en boucle verrouillé en phase (PLL) reste accroché Pendant cette opération de traction, le circuit "PLL" travaille de préférence dans la zone comprise entre n et 2 N pour utiliser la pente élevée de régulation qui existe dans cet intervalle Une optimisation soigneuse permet ainsi de réduire la durée totale de réglage. Pour raccourcir la durée de réglage, on peut de préférence augmenter la fréquence de la boucle pendant l'opération de réglage, puis la réduire un fois le réglage effectué On résout ainsi le problème principal selon lequel la boucle accrochée avec une petite constante de temps décroche généralement de nouveau lors de la commutation sur la constante de temps importante, puis doit de nouveau être accrochée, ce qui annule le gain de temps au cours du réglage; ce problème est résolu en ce que le circuit de commutation de boucle ne se fait pas après accrochage au milieu d'une opération de comparaison et en outre il n'y a pas de modification de la tension de régulation en particulier pas de variation brutale ou de saut qui gênerait la résistance d'équilibre de régulation atteinte et pourrait provoquer un décrochage On utilise pour cela de manière avantageuse, une initialisation de division. Le circuit d'accord selon l'invention peut utiliser un synthétiseur à double boucle ou un synthétiseur à double boucle virtuelle pour générer la fréquence souhaitée comme somme de deux autres fréquences Du fait que l'on choisit les fréquences de comparaison à un niveau très supérieur que celui correspondant à la distance de trame souhaitée, les deux boucles sont beaucoup plus rapides. La présente invention sera décrite ci-après de manière plus détaillée à l'aide des dessins annexés, dans lesquels: la figure 1 montre graphiquement une caractéristique progressive. la figure 2 représente un discriminateur à caractéristique progressive. la figure 3 montre un circuit pour générer une caractéristique progressive quelconque. la figure 4 montre un discriminateur de phase, progressif, quadratique avec intégrateur complémentaire. la figure 5 montre un détecteur de verrouillage. la figure 6 est un schéma servant à expliciter le principe d'un circuit diviseur "rampant". la figure 7 montre un discriminateur de fréquence- phase. la figure 8 montre un synthétiseur en double boucle. la figure 9 montre un synthétiseur virtuel en double boucle. La figure 1 montre de manière qualitative la forme d'une courbe caractéristique (appelée en abrégé caractéristique) d'un discriminateur de phase, progressif, selon l'invention On obtient cette courbe non pas en faisant agir la charge Q=I*Tau pour chaque comparaison dans l'intégrateur, avec I= const, mais en faisant augmenter l'intensité I elle-même de manière progressive avec Tau ou l'erreur de phase delta Phi; dans le cas le plus simple, cela se fait de manière linéaire L'expression "Tau" représente le temps de fermeture de la branche correspondante dans le discriminateur de phase Il en résulte alors Tau Tau f Idt = > II*Tau/TR dt = I* 2 Tau 2/2 TR O La figure 2 montre un discriminateur à caractéristique progressive quadratique Une porte ET reçoit à la fois une fréquence de comparaison f T, un signal de libération FG comme indiqué ci-dessus et le signal de sortie inversé d'un basculeur bistable D 11 (appelé dans la suite flipflop) La sortie de la porte ET 10 est appliquée à l'entrée D du flip-flop D 11 Comme signaux de cadence, on applique au flip-flop D 11 une fréquence d'horloge correspondant à 2 n*f R; f R est égal à la fréquence de référence La sortie Q, non inversée du flip-flop D 11 est appliquée à l'entrée de cadence d'un flip-flop D 12 et à une entrée d'une porte OU 21 dont la sortie est reliée à l'entrée d'horloge (ou de cadence) d'un flipflop D La sortie Q inversée du flip-flop D 12 est reliée à l'entrée D de ce même flip-flop D 12 Le flip-flop D 12 est en outre relié à des flipflop D 13, 14 de structure appropriée. Les sorties Q non inversées des flip-flop D 12, 13, 14 sont reliées à un réseau de résistances; ainsi, la sortie du flip-flop D 12 est reliée à la masse par l'intermédiaire d'une résistance 15 a, 15 b, c et d'une résistance 16; la sortie du flip-flop D 13 est reliée par une résistance 18, 17 et la résistance 16 jusqu'à la masse; la sortie du flip- flop D 14 est reliée par une résistance 20, 19 et par les résistances 16, 17 jusqu'à la masse La sortie Q non inversée du flip-flop D 14 est d'une part reliée par l'intermédiaire d'un interrupteur commandé 36 à un intégrateur 37 et d'autre part à une entrée d'une porte ET 33; la sortie de l'intégrateur fournit la tension VCO. De façon correspondante, la chaîne des flip- flop D est conçue pour la fréquence de comparaison f R avec une porte ET 22, des flip-flop D 23-26 et des résistances 27 a, 27 b, 27 c et 28-32 L'entrée non inversée Q du flip-flop D 26 aboutit également à une entrée de la porte ET 33 Les résistances 20, 32 sont reliées toutes deux aux bornes opposées à la sortie non inversée Q des flip-flop D 14, 26 Le signal de libération FG est en outre appliqué à l'entrée D du flip-flop D 35 ainsi que par l'intermédiaire d'un inverseur à une entrée d'une porte OU 34 Une autre entrée de la porte OU 34 est reliée à la sortie de la porte ET 33 La sortie de la porte OU 34 fournit le signal de remise à l'état initial R pour tous les flip-flop D Les entrées de mise à l'état S des flip- flop D 11-14, 23-26, 35 sont reliées à un potentiel de référence La sortie Q non inversée du flip-flop D 35 il fournit un signal de commutation à l'interrupteur commandé 36. Selon le présent exemple, à mesure que l'erreur de phase augmente, on branche d'autres résistances L'exemple de la figure 1 fonctionne de manière particulièrement avantageuse si l'on choisit une fréquence d'horloge ou de cadence qui correspond à 2 n*f R et si l'on branche les résistances partielles avec une prise de division 2 n-1, 2 n-2 ETC Ces moyens permettent en particulier de réduire les flip-flop D 11-24, 23-26 qui fonctionnent comme interrupteurs. La figure 3 montre un circuit générant une caractéristique progressive quelconque. A la place des flip-flop D 11-14, 23-26 utilisés dans le cas de la figure 1, on peut prévoir des registres à décalage 40, 41 dont les sorties aboutissent à un réseau de résistances par l'intermédiaire d'une diode respective et sur une ligne collectrice commune La ligne collectrice du réseau de résistances 42 est alors appliquée par l'interrupteur commandé 36 qui reçoit un signal de passage DS, à l'intégrateur 37. Cette forme de circuit permet de réaliser des caractéristiques progressives quelconques A la place des diodes de découplage, on peut également utiliser des interrupteurs en technique CMOS ou des moyens analogues. Les exemples de réalisation des figures 2 et 3 permettent de réaliser un meilleur compromis entre les vitesses de régulation et la suppression des fréquences de référence que cela n'était possible dans les circuits connus, car la pente effective des discriminateurs et ainsi la fréquence rampante varient en permanence suivant l'erreur de phase Dans le cas d'erreur de phase importante, la vitesse de régulation est importante à cause de la fréquence de boucle plus élevée; elle diminue toutefois à mesure que l'erreur de phase diminue et en même temps cela améliore considérablement la suppression de la fréquence de référence. La figure 4 montre un discriminateur de phase, progressif, quadratique avec intégrateur complémentaire Cet exemple de réalisation correspond à un mode de réalisation simple du circuit de la figure 3 Les signaux QT, QR sont appliqués aux entrées d'une porte NON-OU (NOR) 60 par un circuit d'entrée non représenté; ce circuit peut comporter par exemple deux flip- flop D qui reçoivent la fréquence de référence f R ou f T et dont les sorties Q non inversées fournissent les signaux QT et QR En même temps, le signal QT sert de signal de commande pour un interrupteur commandé 70 et le signal QR constitue le signal de commande d'un interrupteur commandé 71 L'interrupteur 70 est relié par une borne à la tension de fonctionnement +U; l'interrupteur 71 est relié au potentiel de référence La seconde borne de l'interrupteur 70 est reliée par une résistance 67 à une borne d'un interrupteur commandé 66 qui peut être commandé par le signal de sortie de la porte NOR 60 Le signal de sortie de la porte NOR 60 est appliqué par un inverseur 61, comme signal de commande à un interrupteur commandé 62; l'entrée de cet interrupteur est reliée à un intégrateur 68 et sa sortie est reliée par une résistance 63 à un autre intégrateur 64 La sortie de l'interrupteur commandé 66 est reliée par une résistance 65 à la boucle de réaction de l'intégrateur 68 et la sortie de l'interrupteur 71 est reliée par une résistance 69 à l'entrée inversée de l'intégrateur 68. Les interrupteurs 70, 71 définissent la polarité suivant le sens nécessaire de la régulation; l'interrupteur 66 assure les conditions initiales; ainsi dans le cas d'une petite erreur de phase, la régulation se fait avec une pente minimale de discriminateur alors que pour une erreur de phase importante, on utilise une pente plus grande du discriminateur et on arrive à une vitesse de régulation plus élevée Selon un autre mode de réalisation du circuit, le démarrage peut se faire à partir d'un décalage fixe. De préférence, une autre intégration permet également d'obtenir une progression cubique En ajoutant d'autres intégrateurs, on peut également réaliser des progressions plus rapides De manière avantageuse, le discriminateur de phase, progressif offre la possibilité de réduire la difficulté liée à la réduction de la précision de réglage des circuits PLL rapides, résultant du bruit en bande large. La figure 5 montre un détecteur de verrouillage Les signaux QT 1 et QRI qui sont obtenus à partir de la fréquence de référence et de comparaison sont appliqués aux entrées d'une porte OU dont le signal de sortie est fourni à la fois à une entrée d'une porte ET 54, à une entrée D d'un flip- flop D 55 et par une résistance 51, un condensateur 52 branché sur le potentiel de référence et un élément de temporisation 53 qui est par exemple composé de deux inverseurs, à une seconde entrée de la porte ET 54 La sortie de la porte ET 54 est reliée à l'entrée d'horloge du flip-flop D 55. Les signaux QT 2 et QR 2 qui sont obtenus à partir de la fréquence de référence et de la fréquence de comparaison, sont appliqués par l'intermédiaire d'une porte OU 56 à l'entrée de mise à l'état du flip- flop D 55 L'entrée de remise à l'état initial du flip-flop D 55 est reliée au potentiel de référence. La sortie inversée du flip-flop D 55 fournit un signal de détection de verrouillage. Un circuit de détection de verrouillage met en oeuvre un procédé d'accélération connu pour le temps de réglage PLL; selon ce procédé, on utilise tout d'abord des rapports de division réduits des deux côtés et après l'accrochage de la boucle au voisinage de la fréquence souhaitée, on passe au rapport de division exact, si bien qu'il suffit alors de ne plus réguler que l'erreur résiduelle Dans le cas le plus simple, le circuit de détection de verrouillage signale que le défaut de phase se situe en-dessous d'une amplitude prédéterminée et qu'il n'y a pas d'erreur de fréquence. Pour un discriminateur de phase, progressif, on utilise avantageusement un circuit de détection de verrouillage Le flip-flop D 55 est alors toujours mis à l'état lorsque le défaut de phase dépasse une amplitude déterminée ou que l'un des flip-flop de défaut de fréquence est mis à l'état Le temps de comparaison pour la porte ET 54 s'obtient à l'aide de l'élément de temporisation 53 et au cas o cela est nécessaire, on augmente avec une constante de temps supplémentaire comprenant la résistance 51 et le condensateur 52 Le signal de détection de verrouillage n'est dans ces conditions actif que lorsque l'erreur de phase passe en-dessous d'une valeur prédéterminée. La figure 6 montre le principe d'un circuit diviseur "rampant" A partir de l'amplitude du saut de fréquence, souhaité et de la fréquence de division utilisée, on peut déterminer en tenant compte de la dynamique de la boucle, les variations de rapport de division qui sont possibles (en tenant compte du principe d'une initialisation de la division) sans que la boucle ne décroche Partant de la considération selon laquelle un décrochage passager augmente le temps de réglage global, le rapport de division selon l'invention est commuté en plusieurs étapes pour que pendant l'ensemble de la phase de traction, le circuit PLL reste accroché Le circuit PLL fonctionne pendant la phase de traction, de préférence dans la zone comprise entre i et 2 N pour y utiliser la pente de régulation plus raide correspondante En procédant à une optimisation soigneuse, on peut ainsi réduire le temps total de réglage. Selon la figure 6, en faisant un choix approprié des étapes partielles et des durées, on peut travailler avec la pente de régulation la plus importante, possible pendant la phase de régulation. Un procédé très efficace pour réduire le temps de réglage sera utilisé dans l'exemple de circuit suivant représenté à la figure 7 Pendant l'opération de réglage, on augmente la fréquence limite de la boucle et une fois le réglage effectué, on réduite de nouveau cette fréquence limite Le problème principal selon lequel la boucle accrochée avec la constante de temps la plus faible décroche de nouveau, habituellement lorsqu'on commute sur la constante de temps la plus grande, et nécessite un nouveau accrochage en annulant ainsi le gain de temps de la phase de réglage, se résout par des moyens de commutation consistant à produire la commutation de la boucle après l'accrochage, non au cours d'une opération de comparaison et que de plus on ne rencontre pas de modification de la tension de régulation et en particulier ni choc, ni à-coup, qui pourrait déranger l'état d'équilibre de régulation auquel on aboutit et provoquer ainsi un décrochage Il est avantageux d'utiliser pour cela une initialisation de division. La figure 7 montre un discriminateur fréquence-phase à initialisation de division et commutation de la fréquence de la boucle La fréquence de comparaison f T est appliquée aux entrées d'horloge des flip-flop D 80, 84 Les entrées de mise à l'état des flip-flop D 80, 84 sont reliées au potentiel de référence La sortie Q non inversée du flip-flop D 80 fournit un signal QTI qui est appliqué à l'entrée D du flip-flop D 84 et aux entrées d'une porte ET 104 et des portes OU 85, 103 Les entrées d'une porte ET 81 reçoivent la sortie Q inversée du flip-flop D 80, un signal de libération FG ainsi que la sortie Q inversée d'un flip-flop D 87 La sortie de la porte ET 81 est appliquée d'une part directement et d'autre part par l'intermédiaire d'un organe de temporisation 83 et un inverseur à une porte ET 82; la sortie de cette porte ET 82 est appliquée par une porte OU 105 aux entrées de remise à l'état initial des flip-flop D 80, 87 De plus, la sortie de la porte ET 82 est reliée aux entrées des portes ou 90, 92 Le signal de sortie de la porte ET 82 correspond en outre à une impulsion de mise à l'état préalable ou de remise à l'état initial R, P pour l'initialisation de division d'un diviseur non représenté La sortie Q non inversée du flip-flop D 84 est reliée aux autres entrées des portes OU 85, 92; l'entrée de la porte OU 92 est en même temps l'entrée d'une porte ET 91 La sortie de la porte OU 85 sert d'entrée de commande d'un interrupteur 86, commandé, relié à la tension d'alimentation et dont le second contact est relié à un autre interrupteur commandé 94 en étant relié par une résistance 95 au second contact de cet interrupteur. Le second contact de l'interrupteur 94 est couplé par une résistance 97 à l'entrée inversée d'un intégrateur 96 dont la sortie fournit la tension VCO. La sortie de la porte ET 91 est reliée à une entrée de la porte OU 90 dont la sortie est appliquée aux entrées de remise à l'état initial des flip-flop D 84, 88 La sortie de la porte OU 92 est reliée à l'entrée de remise à l'état initial d'un flip-flop D 93 dont la branche comporte la fréquence de référence f R La branche de la fréquence de référence f R est conçue de manière appropriée La sortie Q non inversée du flip- flop D 87 est reliée aux entrées de la porte OU 103, à une porte OU 111 à la porte ET 104 et à l'entrée D du flip-flop D 88; la sortie de la porte ET 104 est reliée à la porte OU 105 La sortie Q non inversée du flip-flop88 est reliée à l'autre entrée de la porte OU 111 ainsi qu'aux entrées de la porte OU 92 et de la porte ET 91 La sortie de la porte OU 103 est reliée directement à une entrée d'une porte ET 89 et à l'entrée D du flipflop D 93; la sortie de la porte OU 103 est également reliée par l'intermédiaire d'un élément de temporisation à l'autre entrée de la porte ET 89 La sortie de la porte ET 89 est reliée à l'entrée d'horloge du flip-flop D 93 La sortie de la porte OU 92 est reliée à l'entrée de remise à l'état initial du flip-flop D 93 L'entrée de commande de l'interrupteur 94 se commande par la sortie Q inversée du flip-flop D 93; de plus, elle est reliée à l'entrée de commande d'un autre interrupteur commandé 99 La sortie Q inversée du flip-flop D 93 fournit le signal de détection de verrouillage LD L'interrupteur 99 est relié par l'une de ses bornes, par l'intermédiaire d'une résistance 98 à l'entrée inversée de l'intégrateur 96 et par une résistance 110 à son second contact. Ce contact est relié au potentiel de référence par l'intermédiaire d'un interrupteur commandé 100 qui est actionné par le signal de sortie de la porte OU 111 Les entrées de mise à l'état des flip-flop D sont reliées à un potentiel de référence; les entrées D des flip-flop D 80, 87 sont ainsi mises à l'état logique " 1 ". Le signal de libération FG n'agit que lorsque les signaux QT 1, QR 1 sont au repos A ce moment, on crée une courte impulsion de remise à l'état initial ou de remise à l'état préalable pour initialiser la division; ce signal initialise également de lui-même le discriminateur. La figure 8 montre un synthétiseur en double boucle comprenant deux circuits PLL pour générer la fréquence Un oscillateur à quartz 128 fournit une fréquence de référence appliquée au diviseur initialisable 123, 132 Les diviseurs 123, 132 sont commandés par une impulsion de prémise à l'état ou remise à l'état initial R et P Le rapport de division est égal à m A: 1 La description faite ci-après se limitera à la branche supérieure A du synthétiseur, car la structure de la branche inférieure B est la même La fréquence de comparaison fm créée dans le diviseur 123 est appliquée à un discriminateur de phase 122 dont le signal de sortie forme, par l'intermédiaire d'un amplificateur 127 et d'un filtre passe-bas 126, une grandeur de réglage pour un oscillateur commandé en tension VCO 120 Le signal de sortie de l'oscillateur VCO 120 est appliqué par un diviseur programmable 121 suivant un rapport de division n A: 1 au discriminateur de phase 122 Le diviseur 121 peut être initialisé par un signal de préréglage PA Le rapport de division n A 1 est programmable Un discriminateur de phase 125 reçoit le signal de sortie de l'oscillateur VCO 120 de la branche supérieure et celui de l'oscillateur VCO 129 de la branche inférieure; le signal de sortie du discriminateur de phase traverse un filtre passe-bande 124 pour former le signal de sortie du synthétiseur à double boucle. Le synthétiseur à double boucle peut servir à générer la fréquence souhaitée comme somme de deux autres fréquences Du fait que l'on peut choisir des fréquences de comparaison f RA et f RB beaucoup plus élevées pour la branche inférieure que cela correspond à l'intervalle de trame souhaité, les deux boucles peuvent être également beaucoup plus rapides La seule condition à satisfaire est que l'on ait la relation Jf RA f RB = f R i dans cette relation, f R est la fréquence de trame ou de comparaison initiale. On a en outre: fv = fv A + fv B = (n A/m A + n B/m B) f Q fv = n A*f RA + n B*f RB ( 1) fv = n A*n*f R + (n+l)*n B*f R ( 2) Pour le cas N = 10, on en déduit la relation: fv= 10 (n A + n B) + n B * f R ( 3) Dans cette relation N = rapport de division A = indice correspondant à la branche supérieure B = indice correspondant à la branche inférieure. On voit que par un choix approprié des rapports de division n A et n B, on peut générer n'importe quelle fréquence multiple de f R Si le temps de réglage est normalement au voisinage de l'ordre de grandeur TE = 100 * TR avec TR = 1/f R, alors on peut utiliser pour ce circuit la valeur 1/n Ainsi pour une fréquence de référence de 10 k Hz, on arrive à un temps de réglage d'environ 1 ms et pour une fréquence de 200 k Hz, on arrive à environ 50 ps En combinaison avec les exemples de réalisation décrits cidessus, on peut réduire encore plus le temps de réglage. La figure 9 montre un synthétiseur à double boucle, virtuel qui fournit des résultats analogues à ceux du synthétiseur à double boucle décrit à la figure 8 mais cela avec un circuit réduit Un oscillateur à quartz 146 fournit une tension de référence FQ appliquée à un diviseur initialisable Le diviseur 145 présente deux rapports de division n A, n B qui se choisissent à l'aide d'un signal 2nd L'impulsion de préréglage P initialise le rapport de division n A et assure le démarrage; le signal 2nd déduit du signal de sortie du diviseur 145 est ainsi initialisé et il démarre le rapport de division n B Le signal de sortie du diviseur 145 est appliqué à l'entrée de cadence d'un flip-flop D 144 dont la sortie inversée Q est appliquée à l'entrée D et dont l'entrée de mise à l'état est reliée au potentiel de référence La sortie Q non inversée du flipflop 144 est reliée à un discriminateur de phase 143; la seconde entrée du discriminateur de phase 143 est reliée à un circuit analogue comprenant un diviseur 141, un flip-flop D 142 et un oscillateur VCO comme source de fréquence de référence La sortie du discriminateur de phase 143 est reliée par un amplificateur 148 et un filtre passe-bas 147 à l'entrée de l'oscillateur VCO 140 dont la seconde sortie donne la fréquence VCO Les diviseurs 141, 145, les flip-flop D 142 et 144 et le discriminateur de phase 143 peuvent être initialisés par la même impulsion de préréglage P. Les deux flip-flop D 142, 144 servent à l'addition des deux rapports de division dans les différentes branches Comme condition d'équilibre du circuit PLL, accroché, on a la relation ( 1) Par un choix approprié des rapports de division, on obtient de nouveau les relations selon ( 2) et ( 3). Dans le cas du synthétiseur à double boucle virtuel, on peut également obtenir la fréquence VCO, fv comme multiple quelconque de la fréquence de comparaison ou de trame dans la mesure o l'on a f V>> f R et que la fréquence de référence f Q de l'oscillateur à quartz 146 est un multiple entier de nfv et de (n+ 1)fv La fréquence de comparaison de boucle pour f RA et f RB se situe par exemple à l O*f R et ll*f R Le temps de mise en oscillation Ts est ainsi donné par la relation Ts z 10 O*TRA + l OO*TRB z l O*TR De façon correspondante, le temps de réglage efficace est sensiblement double de celui du synthétiseur à double boucle décrit cidessus avec addition des deux fréquences VCO mais les moyens mis en oeuvre sont sensiblement divisés par deux. Le principe du synthétiseur à double boucle virtuel peut notamment être combiné aux variantes de circuit décrites Les diviseurs peuvent être en principe compliqués; ils peuvent par exemple comporter des compteurs du type Swallov ou des moyens analogues. REVENDICATIONS 1 e) Circuit d'accord avec boucle à régulation de phase et boucle à régulation de fréquence, caractérisé en ce que pour une comparaison dans un intégrateur ( 37), le courant augmente progressivement avec le temps de fermeture (Tau) ou avec l'erreur de phase (delta phi) de la branche correspondante d'un discriminateur de phase ( 11-14; 23-26). 20) Circuit d'accord selon la revendication 1, caractérisé en ce qu'il comporte un circuit de résistances ( 15-20; 27-32) approprié pour régler une intensité progressive. ) Circuit d'accord selon la revendication 2, caractérisé en ce qu'il comporte un réseau R/2 R. ) Circuit d'accord selon la revendication 2, caractérisé en ce que le branchement de résistances partielles appartient au réseau de résistances ( 42) avec 2 exp(n-m). 5) Circuit d'accord selon la revendication 1, caractérisé en ce que les discriminateurs de phase sont des registres à décalage ( 40, 41) dont les sorties sont appliquées à une ligne collectrice par l'intermédiaire de réseaux à résistances appropriés ( 15-20; 27-32 ou 42) et cette ligne est reliée à une entrée de l'intégrateur ( 37). 6 ) Circuit d'accord selon l'une quelconque des revendications 2 à 5, caractérisé en ce que les diodes sont remplacées par des interrupteurs CMOS ou autres semi-conducteurs appropriés. ) Circuit d'accord selon l'une quelconque des revendications 2 à 6, caractérisé par un interrupteur commandé ( 36) en amont de l'intégrateur ( 37). 8 ) Circuit d'accord selon la revendication 7, caractérisé en ce que l'interrupteur commandé ( 36) peut être commandé par un signal dérivé du signal de libération (FG). ) Circuit d'accord selon la revendication 8, caractérisé en ce que le signal de libération (FG) peut être modifié à la fin d'une comparaison continue. ) Circuit d'accord selon l'une quelconque des revendications 1 à 9, caractérisé par une progression quadratique, cubique ou analogue réalisée avec des moyens ( 64, 68) pour une double intégration. ) Circuit d'accord selon l'une quelconque des revendications 1 à 10, caractérisé en ce qu'il comporte un circuit de détection de verrouillage pour réduire le temps de réglage. 120) Circuit d'accord selon l'une quelconque des revendications 1 à 11, caractérisé par des diviseurs initialisables qui, partant d'une tension de référence (f Q) créent une tension de référence (f R) et à partir de la tension (fv) VCO, on crée une fréquence de comparaison (f T), les rapports de division étant variables par plusieurs pas et en ce que pendant l'ensemble de la phase de traction, on commute plusieurs fois les rapports de division et le circuit d'accord reste accroché, le circuit d'accord fonctionnant de préférence dans une plage de défaut de phase comprise entre R et 2 E. ) Circuit d'accord selon la revendication 12, caractérisé par des moyens ( 81-83) qui dérivent une impulsion de préréglage ou de remise à l'état initial (R, P) à partir du signal de libération (FG) et en ce que cette impulsion de préréglage ou de remise à l'état initial (R, P) est utilisée pour initialiser les diviseurs et/ou initialiser les discriminateurs ( 84, 88). 14) Circuit d'accord selon l'une quelconque des revendications 1 à 13, caractérisé en ce qu'une fréquence de référence (f Q) est appliquée à un diviseur initialisable ( 145), ce diviseur ( 145) offrant deux rapports de division (n A, n B) qui se choisissent par un signal 2nd, et l'impulsion de préréglage (P) initialise le premier rapport de division (n A) et le signal 2nd dérivé du signal de sortie du diviseur ( 145) initialise le second rapport de division (n B) pour le démarrer, et en ce que le signal de sortie du diviseur ( 145) est appliqué à une entrée d'horloge d'un flip-flop D ( 144) dont la sortie inversée Q est appliquée à l'entrée D dont l'entrée de mise à l'état est reliée au potentiel de référence et en ce que la sortie Q non inversée du flip-flop ( 144) est reliée à un discriminateur de phase ( 143) dont la seconde entrée est reliée à un diviseur initialisable, programmé ( 141), un flip-flop D ( 142) et un circuit VCO ( 140) comme source de fréquence de référence, la sortie du discriminateur de phase ( 143) étant reliée à l'entrée du circuit VCO ( 140) par l'intermédiaire d'un amplificateur ( 148) et d'un filtre passe- bas ( 147) et en ce que les diviseurs ( 141, 145), les flip-flop ( 142, 144) et le discriminateur de phase ( 143) peuvent être initialisés par l'impulsion de préréglage (P) et en ce que les fréquences de référence (f R, f RB) satisfont l'équation f R = If RA f Bl par rapport à la distance de trame (f R) souhaitée.