Brevet FR2671647A1 — publié le 19920717

DESCRIPTION GENERATEUR PSEUDO-ALEATOIRE La présente invention a pour objet un généra- teur pseudo-aléatoire Elle trouve une application dans tous Les cas o l'on veut chiffrer et/ou déchiffrer une suite d'octets Il peut s'agir notamment des systè- mes dits à contrôle d'accès uti Lisés en téLévision10 à péage. La demande de brevet français FR-A-2 448 824 décrit un système de vidéographie dans lequel les don- nées sont verrouillées octet par octet à l'aide d'octets chiffrants délivrés par un générateur pseudo-aléatoire.15 Ce générateur est constitué par un ensemble de bascules et de portes OU-exclusif Un tel générateur possède des performances médiocres lorsqu'il est implanté en logiciel A titre indicatif, il faut environ 6 secondes pour déchiffrer une page télévisée contenant20 1 kilo-octet. Le brevet européen EP-A-O 083 998 (brevet américain correspondant US-A- 4 543 559) décrit un géné- rateur pseudo-aléatoire plus performant, notamment plus rapide, sans être plus complexe Par ailleurs,25 la période de la suite pseudo- aléatoire engendrée est augmentée jusqu'à environ 2,3 1030 octets Pour cela, le générateur comprend une entrée d'initialisation et trois sous-ensembles constitués chacun de portes logiques OU-exclusif, de divers registres et d'un30 additionneur Ces sous-ensembles définissent trois suites récurrentes Un circuit logique de sortie permet de combiner différents bits apparaissant dans ces trois sous- ensembles Ce circuit logique délivre 5 bits qui constituent les 5 bits de poids faible d'un octet chiffrant, les bits 6 et 7 étant forcés à O et le 8 ème bit étant un bit de parité ca Lculé par un additionneur. Bien que donnant satisfaction à certains égards, ce générateur présente l'inconvénient de ne délivrer que 5 bits pseudo-a Léatoires. La présente invention a pour objet un généra- teur plus performant en ce sens qu'il délivre 8 bits pseudo-aléatoires, c'est-à-dire un octet complet. Par ailleurs, la période de la suite pseudo-aléatoire engendrée est encore augmentée. A cette fin, le générateur de l'invention comprend quatre sous-ensembles (au lieu de 3), ces sous-ensembles étant fondés respectivement sur quatre polynomes irréductibles Q, R, S et T de la forme: Q: X 5 = 15 X 2 + 30 défini sur le corps de GALOIS d'ordre 31, R: X 7 =X+ 15 défini sur le corps de GALOIS d'ordre 31, S: X 5 = 2 X 2 + 125 défini sur le corps de GALOIS d'ordre 127, T: X 7 = 2 X+ 125 défini sur le corps de GALOIS d'ordre 127. Chaque sous-ensemble déLivre des séquences avec des périodicités respectives Tq, Tr, Ts, Tt égales à: Tq = ( 315-1)/15 = 2 5 11 17351, Tr = ( 317-1)/3 = 2 5 917087137, Ts = ( 1275-1)/g= 2 7 262209281, Tt = ( 1277-1)/9 = 2 72 43 86353 162789. Le générateur comp Let, qui combine ces quatre polynomes, engendre des séquences d'octets dont la périodicité est égale au plus petit commun multiple de Tq, Tr, Ts et Tt, ce plus petit commun multiple ayant pour valeur 1,36 1037. De façon précise, l'invention a pour objet un générateur pseudo-a Léatoire du genre de ceux qui comprennent: un circuit d'initia Lisation apte à recevoir un octet d'initialisation et à délivrer différents mots d'initialisation constitués par différentes sélections des bits formant l'octet d'initialisation, un circuit de calcul formé de différents sous-en- sembles constitués chacun par des registres à en- trées-sorties parallèles, ces entrées-sorties étant interconnectées à travers un additionneur et des portes logiques OU-exclusif, chaque sous-ensemble ayant une entrée recevant l'un des mots d'initialisa- tion et des sorties délivrant certains bits de cer- tains registres du sous-ensemble, un circuit logique de sortie possédant des entrées reliées aux sorties des différents sous-ensembles et comprenant des portes logiques aptes à effectuer des opérations logiques sur Les bits provenant des différents sous-ensembles, ce circuit de sortie délivrant une suite pseudo-aléatoire de mots, une horloge délivrant des impulsions commandant les différents registres. Selon l'invention, ce générateur est caracté- risé par le fait que: A) le circuit d'initialisation délivre 4 mots d'initialisation, le premier de 5 bits, le deuxième de 5 bits, le troisième de 7 bits, le quatrième de 7 bits, B) le circuit de calcul comprend: un premier sous-ensemble comprenant 5 registres de bits, soit Qo, Q 1, Q 2, Q 3, Q 4, ce premier sous-en- semb Le recevant le premier mot d'initialisation et correspondant à un po Lynome générateur égal à X 5 = 15 X 2 + 30 sur un corps de GALOIS de module 31, un deuxième sous-ensemble comprenant 7 registres de 5 bits, soit Ro, R 1, R 2, R 3, R 4, R 5, R 6, ce deuxiè- me sous-ensemble recevant le deuxième mot d'initiali- sation et correspondant à un polynome générateur égal à X 7 =X+ 15 sur un corps de GALOIS de module 31, un troisième sous-ensemble comprenant 5 registres de 7 bits, soit So, 51, 52, 53, 54, ce troisième sous-ensemble recevant le troisième mot d'initialisa- tion et correspondant à un polynome générateur égal à X 5 = 2 X 2 + 125 sur un corps de GALOIS de module 127, un quatrième sous-ensemble comprenant 7 registres de 7 bits, soit To, T 1, T 2, T 3, T 4, T 5, T 6, ce quatrième sous-ensemble recevant le quatrième mot d'initialisation et correspondant à un polynome générateur égal à X 7 = 2 X+ 125, L'état Xn du générateur à un instant défini par une impulsion d'horloge N étant défini par le contenu de tous Les registres à savoir respectivement 1 er sous-ensemble: QO, Q 1, Q 2, Q 3, Q 4 2 ème sous-ensemble: RO, R 1, R 2, R 3, R 4, R 5, R 6 3 ème sous ensemble: SO, 51, 52, 53, 54 4 ème sous ensemble: TO, T 1, T 2, T 3, T 4, T 5, T 6 les moyens composant ces 4 sous-ensembles étant par ailleurs interconnectés de te L Le sorte que L'état Xn+ 130 du générateur à l'instant n+ 1 devienne 1 er sous-ensemble: Q 1, Q 2, Q 3, Q 3 + QI, ( 16 Q 2 + QO)mod 31, 2 ème sous-ensemble: R 1, R 2 + RI, R 3, R 4, R 5, R 6, (R 1 + 16 RO)mod 31, 3 ème sous-ensemble: 51, 52, 53 +SI, 54, (( 2 52 + 2 SO)mod 127), 4 ème sous-ensemble: T 1, T 2 + TI, T 3, T 4, T 5, T 6, ( 2 T 1 + 2 TO)mod 127, C) Le mot déLivré par Le circuit Logique de sortie est un octet. De toute façon, Les caractéristiques et avan- tages de l'invention apparaîtront mieux à La Lumière de La description qui va suivre Cette description porte sur des exemp Les de réa Lisation donnés à titre explicatif et nu L Lement Limitatif et e L Le se réfère à des dessins annexés sur Lesque Ls: La figure 1 représente La structure générale du générateur de L'invention; La figure 2 montre Le circuit d'initia Lisa- tion; Les figures 3 A et 3 B montrent Le circuit de ca Lcu L; la figure 4 montre Le circuit Logique de sortie; La figure 5 montre un mode de réalisation d'un additionneur modulo 2 n-1. On voit sur La figure 1 un générateur compre- nant: un circuit d'initialisation CI recevant un octet d'initialiation In et délivrant quatre mots d'initia- Lisation QI, RI, SI, TI, un circuit de calcu L CC composé de quatre sous-en- semb Les SQ, SR, SS, ST recevant respectivement Les quatre mots d'initialisation QI, RI, SI, TI, un circuit de Logique de sortie CS re Lié aux quatre sous-ensembles précédents et délivrant un octet On, une horloge H déLivrant des impulsions dont Le rang est noté n. A L'instant n, l'état du générateur est noté Xn L'octet de sortie On est une fonction f de cet état soit: On = f(Xn). A L'instant suivant n+ 1, L'état Xn+ 1 du géné- rateur est une fonction g de L'état précédent Xn et de l'octet d'initia Lisation In soit: Xn+ 1 =g(Xn,In). Les figures 2, 3, 4 permettent de préciser La structure des mots d'initia Lisation appliqués aux quatre sous-ensemb Les ainsi que Les fonctions f et g. La figure 2, tout d'abord, montre Le circuit d'initialisation CI Te L que représenté, i L comprend un registre d'entrée E à 8 ce L Lu Les recevant L'octet d'initialisation In Les différents bits de cet octet sont notés, en partant du bit de poids fort: i 7, i 6, i 5, i 4, i 3, i 2, il, i O. L'octet In est formé se Lon Les caractéris- tiques du système dans Leque L s'insère Le générateur. Les documents cités p Lus haut décrivent des moyens de formation d'octets d'initialisation. Le circuit CI représenté comprend: un registre QI à 5 cel Lules recevant respec- tivement Les bits i 3, i 2, il, i O, i 7, un registre RI à 5 ce Llules recevant respec- tivement Les bits i O, i 7, i 6, i 5, i 4, un registre SI à 7 cel Lu Les recevant respec- tivement Les bits i 6, i 5, i 4, i 3, i 2, il, i O, un registre TI à 7 ce L Lules recevant respec- tivement Les bits i 7, i 6, i 5, i 4, i 3, i 2, il. Dans La pratique, ces registres QI, RI, SI, TI peuvent être fictifs puisqu'il suffit d'effectuer Les connexions appropriées à La sortie des cellu Less du registre d'entrée E pour obtenir Les sélections de bits souhaitées On supposera néanmoins dans La suite que ces registres existent pour faci Liter les notations telles que QI, RI, SI, TI qui expriment des mots d'initialisation entrant dans La définition de L'état du système. La figure 3 montre La structure et Les con- nexions des différents sous-ensembles SQ, SR, SS et ST constituant le circuit de calcul CC. Le premier sous-ensemble SQ comprend, outre ses 5 registres de 5 bits QO, Q 1, Q 2, Q 3, Q 4, un ad- ditionneur modu Lo 31 AQ à 2 entrées et une sortie et un jeu de 5 portes Logiques OU-exc Lusif PLQ à deux entrées et une sortie, ces moyens étant interconnectés de la manière suivante: Le jeu de portes Logiques PLQ reçoit sur une entrée Le premier mot d'initialisation QI, Le registre Q 3 a sa sortie reliée à une entrée du jeu de portes logiques PLQ, Le registre Q 2 est relié à la sortie du jeu de portes PLQ, Le registre Q 1 est relié au registre Q 2, Le registre QO est relié au registre Q 1, L'additionneur AQ a une entrée reliée au registre QO et l'autre entrée au registre Q 2, Le registre Q 4 a son entrée re Liée à la porte de l'additionneur AQ, ce premier sous-ensemble ayant 3 sorties, la première al re Liée au registre Q 2, la seconde c 3 au registre Q 1, La troisième d 2 au registre Q 3. Le deuxième sous-ensemble SR comprend, outre ses 7 registres de 5 bits R 1, R 2, R 3, R 4, R 5, R 6, un additionneur modu Lo 31 AR à deux entrées et une sortie, un jeu PLR de portes Logiques OU-exc Lusif à deux entrées et une sortie, ces moyens étant interconnectés de La manière suivante: Le jeu de portes Logiques PLR reçoit sur l'une de ses entrées Le deuxième mot d'ini- tia Lisation RI, Le registre R 1 est re Lié à La sortie des portes Logiques PLR, Le registre RO est re Lié au registre R 1, L'additionneur AR a l'une de ses entrée reliée aux sorties du registre RO après décalage circulaire d'un rang vers Les poids faibles et l'autre entrée re Liée au registre R 1, le registre R 6 est re Lié à La sortie de l'additionneur AR, le registre R 5 est relié au registre R 6, le registre R 4 est relié au registre R 5, Le registre R 3 est re Lié au registre R 4, Le registre R 2 est re Lié au registre R 3, La sortie du registre R 2 étant reliée à l'autre entrée du jeu de portes Logiques PLR, ce deuxième sous-ensemble ayant une première sortie bl reliée au registre R 1, une deuxième sortie a 2 reliée au registre R 5, une troisième sortie d 3 reliée au re- gistre R 3. Le troisième sous-ensemble SS comprend, outre ses 5 registres de 7 bits SO, 51, 52, 53, 54, un addi- tionneur modu Lo 127 AS à deux entrées et une sortie, un jeu de 7 portes logiques OU-exclusif PLS à 2 entrées et une sortie, ces moyens étant interconnectés de La manière suivante: le jeu PLS de portes logiques PLS reçoit sur l'une de ses entrées le troisième mot d'initialisation SI, le registre 52 est re Lié à la sortie du jeu de portes logiques PLS, le registre 51 est relié au registre 52, le registre SO est relié au registre 51, le registre 54 est relié à la sortie de l'additionneur AS, le registre 53 a son entrée reliée à 54 et sa sortie reliée à l'autre entrée du jeu de portes PLS, l'additionneur AS a l'une de ses entrées reliée aux sorties du registre SO après décalage circulaire de deux rangs vers les poids forts et L'autre au registre 52, ce troisième sous-ensemble SS ayant une première sortie a 3 reliée au registre 52, une deuxième sortie b 2 reliée au registre Sl et une troisième sortie cl reliée au registre 53. Le quatrième sous-ensemble ST comprend, outre ses 7 registres de 7 bits TO, T 1, T 2, T 3, T 4, T 5, T 6, un additionneur modulo 127 AT à deux entrées et une sortie et un jeu de 7 portes logiques OU- exclusif PLT à 2 entrées et une sortie, ces moyens étant intercon- nectés de la manière suivante: Le jeu PLT de portes Logiques reçoit sur L'une de ses entrées Le quatrième mot d'ini- tia Lisation TI, Le registre T 1 est re Lié à La sortie du jeu de portes Logiques PLT, Le registre TO est relié au registre T 1, L'additionneur AT a L'une de ses entrées re Liée aux sorties du registre TO après permutation circulaire d'un rang vers Les poids forts et L'autre entrée reliée au registre T 1, le registre T 6 est relié à La sortie de L'additionneur AT, Le registre T 5 est re Lié au registre T 6, Le registre T 4 est re Lié au registre T 5, Le registre T 3 est relié au registre T 4, Le registre T 2 est re Lié au registre T 3, ce quatrième sous-ensemble ST ayant une première sortie b 3 re Liée à La sortie du registre T 1, une deuxième sortie c 2 re Liée au registre T 5 et une troisième sortie dl re Liée au registre T 3. La figure 4 montre La structure du circuit Logique de sortie CS. -Tel que représenté, ce circuit comprend: un premier sous-ensemble Logique SLQ ayant 3 entrées re Liées aux 3 sorties al, a 2, a 3 des sous-ensembles SQ, SR, SS du circuit de ca Lcu L CC et comprenant deux portes ET P 1 Q, P 2 Q recevant respectivement al et a 2 et a 2 et a 3 et une porte OU P 3 Q ayant deux entrées re Liées aux deux portes ET et une sortie déLivrant un premier mot de 4 bits q, un second sous-ensemble Logique SLR iden- tique au premier SLQ P 1 R, P 2 R, P 3 R et re Lié aux sorties bl, b 2, b 3 des sous-ensemb Les SR, SS, ST du circuit de ca Lcu L et délivrant un deuxième mot de 4 bits r, un troisième sous-ensemble logique SLS identique au premier SLQ PIS, P 2 S,P 35 et relié aux sorties cl, c 2, c 3 des sous-en- sembles SQ, SS, ST du circuit de calcul et délivrant un troisième mot de 4 bits s, un quatrième sous-ensemble logique SLT identique au premier SLQ PIT, P 2 T, P 3 T et relié aux sorties dl, d 2, d 3 des sous-en- sembles SQ, SR, ST du circuit de calcul CC et délivrant un quatrième mot de 4 bits t, une première porte logique OU- exclusif PQR recevant les deux mots q et r et déLi- vrant un mot de 4 bits constituant les 4 bits de poids fort 0 ( 7),0 ( 6),0 ( 5), 0 ( 4) de l'octet On finalement délivré par le générateur, une deuxième porte logique OU-exclusif PST recevant les 2 mots S et t et délivrant un mot de 4 bits constituant les 4 bits de poids faible 0 ( 3), 0 ( 2), 0 ( 1), O ( 0) de l'octet On finalement délivré par le générateur. On vérifie aisément que, compte-tenu de la valeur des 'bits appliques à -L'entrée du circuit, les 8 bits de sortie, soit 0 ( 7), 0 ( 6), 0 ( 5), 0 ( 4), 0 ( 3), 0 ( 2), 0 ( 1), O ( 0), sont donnés par les relations logiques suivantes: o( 0)=C 53 ( 2) T 5 (O)+Q 1 ( 0) T 5 ( 0)I CT 3 ( 2) Q 3 ( 1)+R 3 ( 1) Q 3 ( 1)3 o( 1)= 53 ( 3) T 5 ( 1)+Q 1 ( 1) T 5 ( 1)3 VlT 3 ( 3) Q 3 ( 2)+R 3 ( 2) Q 3 ( 2)3 o( 2)= 53 ( 4) T 5 ( 2)+Q 1 ( 2) T 5 ( 2)J 3 DCT 3 ( 4) Q 3 ( 3)+R 3 ( 3) Q 3 ( 3) o( 3)=C 53 ( 5) T 5 ( 3)+Q 1 ( 3) T 5 ( 3) LCT 3 ( 5) Q 3 ( 4)+R 3 ( 4) Q 3 ( 4)l o( 4)=lQ 2 ( 1) R 5 ( 0)+ 52 ( 3) R 5 ( 0) OCR 1 ( 1) 51 ( 0)+T 1 ( 3) 51 ( 0) O( 5)=CQ 2 ( 2) R 5 ( 1)+ 52 ( 4) R 5 ( 1 I)(DR 1 ( 2) 51 ( 1)+T 1 ( 4) 51 ( 1 l o( 6)= Q 2 ( 3) R 5 ( 2)+ 52 ( 5) R 5 ( 2 Ze LR 1 ( 3) 51 ( 2)+T 1 ( 5) 51 ( 2)3 o( 7)=úQ 2 ( 4) R 5 ( 3)+ 52 ( 6) R 5 ( 3) OR 1 ( 4) 51 ( 3)+T 1 ( 6) 51 ( 34 Dans ces relations, et selon des conventions habituelles, le signe O représente l'opération OU-ex- clusif, le signe + l'opération OU, le point l'opération ET et la barre horizontale le complément logique. Dans le mode de réalisation illustré sur la figure 3, les sous-ensembles SQ, SR, SS, ST contien- nent des additionneurs, respectivement modulo 31 et modulo 127, c'est-àdire, de manière générale modulo 2 n-1 avec N égal soit à 5 soit à 7 Un additionneur modulo 2 n-1 peut être obtenu selon l'invention et conformément à la figure 5, par un additionneur à n bits dont la sortie de retenue sr est rebouchée sur l'entrée de retenue er Les deux entrées el, e 2 reçoivent des mots de N bits (c'est-à-dire à 5 ou 7 bits) et la sortie S délivre la somme modulo 2 n-1. REVENDICATIONS 1 Générateur pseudo-aléatoire comprenant: un circuit d'initialisation (CI) apte à recevoir un octet d'initialisation (In) et à déLivrer dif- férents mots d'initialisation constitués par différen- tes sélections des bits formant L'octet d'initia Li- sation (In), un circuit de calcu L (CC) formé de différents sous-en- sembles constitués chacun par des registres à en- trées-sorties parallèles, ces entrées-sorties étant interconnectées à travers un additionneur et des portes logiques OU-exclusif, chaque sousensemble ayant une entrée recevant L'un des mots d'initia Li- sation et des sorties délivrant certains bits de certains registres du sous-ensemble, un circuit logique de sortie (CS) possédant des en- trées reliées aux sorties des différents sous-en- sembles et comprenant des portes logiques aptes à effectuer des opérations logiques sur les bits pro- venant des différents sous-ensembles, ce circuit de sortie délivrant une suite pseudo-aléatoire de mots, une horloge (H) délivrant des impulsions (n) com- mandant les différents registres, ce générateur étant caractérisé par le fait que: A) Le circuit d'initialisation (CI) délivre 4 mots d'initialisation, le premier (QI) de 5 bits, Le deuxième (RI) de 5 bits, le troisième (SI) de 7 bits, le quatrième (TI) de 7 bits, B) Le circuit de calcul comprend: un premier sous- ensemble (SQ) comprenant 5 registres de 5 bits, soit Qo, Q 1, Q 2, Q 3, Q 4, ce premier sous-ensemble recevant le premier mot d'initialisation (QI) et correspondant à un polynome générateur (Q) éga L à X 5 = 15 X 2 + 30 sur un corps de GALOIS de modu Le 31, un deuxième sous-ensemble (SR) comprenant 7 registres de 5 bits, soit Ro, R 1, R 2, R 3, R 4, R 5, R 6, ce deuxiè- me sous-ensemble recevant le deuxième mot d'initia- lisation (RI) et correspondant à un polynome géné- rateur (R) égal à X 7 =X+ 15sur un corps de GALOIS de module 31, un troisième sous-ensemble (SI) comprenant 5 registres de 7 bits, soit So, 51, 52, 53, 54, ce troisième sous-ensemble recevant le troisième mot d'initia Li- sation (SI) et correspondant à un polynome générateur (R) égal à X 5 = 2 X 2 + 125 sur-un corps de GALOIS de module 127, un quatrième sous- ensemble (ST) comprenant 7 registres de 7 bits, soit To, T 1, T 2, T 3, T 4, T 5, T 6, ce quatrième sous-ensemble recevant le quatrième mot d'initialisation (TI) et correspondant à un po Lynome générateur (T) égal à X 7 = 2 X+ 125, l'état Xn du générateur à un instant défini par une impulsion d'horloge N étant défini par le contenu de tous les registres à savoir respectivement: 1 er sous- ensemble (SQ): QO, Q 1, Q 2, Q 3, Q 4 2 ème sous-ensemble (SR): RO, R 1, R 2, R 3, R 4, R 5, R 6 3 ème sous ensemble (SS): SO, 51, 52, 53, 54 4 ème sous ensemble (ST): TO, T 1, T 2, T 3, T 4, T 5, T 6 les moyens composant ces 4 sous-ensembles étant par ailleurs interconnectés de telle sorte que l'état Xn+ 1 du générateur à l'instant n+ 1 devienne: ler sous-ensemble (SQ): Q 1, Q 2, Q 3, Q 3 + QI, ( 16 Q 2 + QO)mod 31, 2 ème sous-ensemble (SR): R 1, R 2 + RI, R 3, R 4, R 5, R 6, (R 1 + 16 RO)mod 31, 3 ème sous-ensemble (SS): 51, 52, 53 +SI, 54, (( 2 52 + 2 SO)mod 127), 4 ème sous-ensemble (ST): T 1, T 2 + TI, T 3, T 4, T 5, T 6, ( 2 T 1 + 2 TO)mod 127, C) le mot délivré par le circuit logique de sortie (CS) est un octet (On). 2 Générateur selon la revendication 1, carac- térisé par le fait que le circuit d'initialisation (CI) recevant un octet d'initialisation (In) dont les 8 bits sont notés i 7, i 5, i 4, i 3, i 2, il, i O: le premier mot d'initialisation (QI) com- prend Les 5 bits i 3, i 2, il, i O, i 7, le deuxième mot d'initialisation (RI) com- prend les 5 bits i O, i 7, i 6, i 5, i 4, le troisième mot d'initialisation (SI) comprend les 7 bits i 6, i 5, i 4, i 3, i 2, il, i O, le quatrième mot d'initialisation (TI) comprend les 7 bits i 7, i 6, i 5, i 4, i 3, i 2, il. 3 Générateur selon la revendication 2, carac- térisé par le fait que: a) le premier sous-ensemble (SQ) du circuit de ca Lcul (CC) comprend, outre ses 5 registres de 5 bits (QO, Q 1, Q 2, Q 3, Q 4), un additionneur modulo 31 (AQ) à 2 entrées et une sortie et un jeu de 5 portes logiques OU-exclusif (PLQ) à deux entrées et une sortie, ces moyens étant interconnectés de la manière suivante: le jeu de portes Logiques (PLQ) reçoit sur une entrée le premier mot d'initialisa- tion (QI), le registre (Q 3) a son entree reliée au registre (Q 4) et sa sortie reliée à l'autre entrée du jeu de portes logiques (PLQ), le registre (Q 2) est re Lié au jeu de portes Logiques (PLQ), le registre (Q 1) est relié au registre (Q 2), Le registre (QO) est re Lié au registre (Q 1), L'additionneur (AQ) a une entrée re Liée au registre (QO) et L'autre entrée au regis- tre (Q 2), le registre (Q 4) a son entrée reliée à la porte de l'additionneur (AQ), ce premier sous-ensemble ayant 3 sorties, La première (a 1) reliée au registre (Q 2), la seconde (c 3) au registre (Q 1), la troisième (d 2) au registre (Q 3), b) Le deuxième sous-ensemble (SR) du circuit de calcul comprend, outre ses 7 registres de 5 bits (R 1, R 2, R 3, R 4, R 5, R 6), un additionneur modulo 31 (AR) à deux entrées et une sortie, un jeu (PLR) de portes logiques OU-exclusif à deux entrées et une sortie, ces moyens étant interconnectés de la manière sui- vante: le jeu de portes logiques (PLP) reçoit sur L'une de ses entrées le deuxièmme mot d'initialisation (RI), le registre (R 1) est relié à La sortie des 5 portes Logiques (PLR), le registre (RO) est relié au registre (R 1), l'additionneur (AR) a l'une de ses entrée reliée aux sorties du registre (R 0) après décalage circulaire d'un rang vers les poids faibles et l'autre entrée reliée au registre (R 1), le registre (R 6) est re Lié à la sortie de l'additionneur (AR), le registre (R 5) est relié au registre (R 6), Le registre (R 4) est relié au registre (R 5), Le registre (R 3) est re Lié au registre (R 4), le registre (R 2) est relié au registre (R 3), la sortie du registre (R 2) étant reliée à l'autre entrée du jeu de portes logiques (PLP), ce deuxième sous-ensemble ayant une première sortie (bl) re Liée au registre (R 1), une deuxième sortie (a 2) reliée au registre (R 6), une troisième sortie (d 3) reliée au registre (R 4), c) le troisième sous-ensemble (SS) du circuit de calcul (CC) comprend, outre ses 5 registres de 7 bits (SO), 51, 52, 53, 54), un additionneur modulo 127 (AS) à deux entrées et une sortie, un jeu de 7 portes logiques OU-exclusif (PLS) à 2 entrées et une sortie, ces moyens étant interconnectés de la manière suivan- te le jeu (PLS) de portes Logiques (PLS) reçoit sur l'une de ses entrées le troisième mot d'initialisation (SI), le registre ( 52) est relié à la sortie du jeu de portes logiques (PLS), le registre ( 53) a son entrée reliée au registre ( 54) et sa sortie à l'autre entrée du jeu de portes logiques (PLS), le registre ( 51) est relié au registre ( 52), le registre (SO) est relié au registre (S 1), L'additionneur (AS) a l'une de ses entrées re Liée aux sorties du registre (SO) après déca Lage ciru Laire de deux rangs vers Les poids forts et L'autre au registre ( 52), ce troisième sous- ensemble (SS) ayant une première sortie (a 3) reliée au registre ( 52), une deuxième sortie (b 2) reliée au registre ( 51) et une troisième sortie (cl) reliée au registre ( 53), d) le quatrième sous- ensemble (ST) du circuit de calcul comprend, outre ses 7 registres de 7 bits (TO, T 1, T 2, T 3, T 4, T 5, T 6), un additionneur modulo 127 (AT) à deux entrées et une sortie et un jeu de 7 portes logiques OU-exclusif (PLT) à 2 entrées et une sortie, ces moyens étant interconnectés de La manière suivante: le jeu (PLT) de portes Logiques reçoit sur L'une de ses entrées le quatrième mot d'initialisation (TI), le registre (T 1) est relié à la sortie du jeu de portes logiques (PLT), le registre (TO) est relié au registre (T 1), l'additionneur (AT) a l'une de ses entrées reliée aux sorties du registre (TO) après permutation circulaire d'un rang vers les poids forts et l'autre entrée reliée au registre (T 1), le registre (T 6) est relié à la sortie de l'additionneur (AT), Le registre (T 5) est relié au registre (T 6), Le registre (T 4) est relié au registre (T 5), le registre (T 3) est re Lié au registre (T 4), le registre (T 2) a son entrée re Liée au registre (T 3) et sa sortie à L'autre entrée du jeu de portes Logiques (PLT), ce quatrième sous-ensemb Le (ST) ayant une première sortie (b 3) re Liée à La sortie du registre (T 1) une deuxième sortie (c 2) reliée au registre (T 6) et une troisième sortie (dl) re Liée au registre (T 3). 4 Générateur se Lon La revendication 1, carac- térisé par Le fait que L'octet (On) déLivré par Le circuit Logique de sortie étant noté O ( 7), 0 ( 6), 0 ( 5), 0 ( 4), 0 ( 3), 0 ( 2), 0 ( 2), 0 ( 1), O ( 0), ce circuit Logique (CS) est pourvu de moyens aptes à former ces bits par Les combinaisons logiques suivantes o le chiffre entre parenthèses indique Le rang du bit préLevé dans Le registre correspondant: o( 0)=F 53 ( 2) T 5 ( 0)+Q 1 ( 0) T 5 ( 0)3 G CT 3 ( 2) Q 3 ( 1)+R 3 ( 1) Q 3 ( 1)3 o( 1)=C 53 ( 3) T 5 ( 1)+Q 1 ( 1) T 5 ( 1)3 d) lT 3 ( 3) Q 3 ( 2)+R 3 ( 2) Q 3 ( 2)J o( 2)=C 53 ( 4) T 5 ( 2)+Q 1 ( 2) T 5 ( 2)J Q) T 3 ( 4) Q 3 ( 3)+R 3 ( 3) Q 3 ( 3)l o( 3)=C 53 ( 5) T 5 ( 3)+Q 1 ( 3) T 5 ( 3)3) lT 3 ( 5) Q 3 ( 4)+R 3 ( 4) Q 3 ( 4)l o( 4)=CQ 2 ( 1) R 5 ( 0)+ 52 ( 3) R 5 (È)3 () lR 1 ( 1) 51 ( 0)+T 1 ( 3) 51 ( 0)l o( 5)=CQ 2 ( 2) R 5 ( 1)+ 52 ( 4) R 5 ( 1)3 () lR 1 ( 2) 51 ( 1)+T 1 ( 4) 51 ( 1)l o( 6)=CQ 2 ( 3) R 5 ( 2)+ 52 ( 5) R 5 ( 2)l G f R 1 ( 3) 51 ( 2)+T 1 ( 5) 51 ( 2)J o( 7)=CQ 2 ( 4) R 5 ( 3)+ 52 ( 6) R 5 ( 3)J) CR 1 ( 4) 51 ( 3)+T 1 ( 6) 51 ( 3)3. Générateur selon la revendication 4, carac- térisé par le fait que Le circuit de sortie (CS) com- prend: un premier sous-ensemble logique (SLQ) ayant 3 entrées reliées aux 3 sorties (al), (bl), (c 1) des sous- ensembles (SQ, SR, SS) du circuit de ca Lcu L (CC) et compre- nant deux portes ET (P 1 Q, P 2 Q) recevant respectivement (al et a 2) et (a 2 et a 3) et une porte OU (P 3 Q)ayant deux entrées reliées aux deux portes ET et une sortie délivrant un premier mot de 4 bits (q), un second sous-ensemble logique (SLR) iden- tique au premier (SLQ) (PIR, P 2 R, P 3 R) et relié aux sorties (bl), (b 2), (b 3) des sous-ensembles (SR, SS, ST) du circuit de ca Lcu L et délivrant un deuxième mot de 4 bits (r), un troisième sous-ensemble logique (SLS) identique au premier (SLQ) (PIS, P 25, P 35) et relié aux sorties (c 1), (c 2), (c 3) des sous-ensembles (SQ, SS, ST) du circuit de calcul et délivrant un troisième mot de 4 bits (s), un quatrième sous-ensemble Logique (SLT) identique au premier (SLQ) (PIT, P 2 T, P 3 T) et re Lié aux sorties (dl), (d 2), (d 3) des sous- ensembles (SQ, SR, ST) du circuit de calcul (CC) et déLivrant un quatrième mot de 4 bits (t), une première porte Logique OU-exclusif (PQR) recevant les deux mots (q et r) et délivrant un mot de 4 bits constituant Les 4 bits de poids fort ( O ( 7), 0 ( 6), 0 ( 5), 0 ( 4)) de l'octet On finalement déLivré par Le générateur, une deuxième porte Logique OU- exclusif (PST) recevant les 2 mots (s et t) et déLi- vrant un mot de 4 bits constituant les 4 bits de poids faible ( O ( 3), 0 ( 2), 0 ( 1), 0 ( 0))de l'octet On finalement déLivré par le générateur. 6 Générateur selon la revendication 3, carac- térisé par le fait que les additionneurs modulo 31 (AQ et AR) (respectivement les additionneurs modu Lo 127 (AS, AT)) sont constitués chacun d'un additionneur à 5 bits (respectivement 7 bits) avec une sortie de retenue et une entrée de retenue, ladite sortie étant rebouchée sur ladite entrée.