Brevet FR2662890A1 — publié le 19911206

DEMODULATEUR NUMERIQUE POUR SIGNAL MODULE PAR DEPLACEMENT DE PHASE A PLUSIEURS ETATS La présente invention concerne un nouveau circuit pour démoduler des signaux modulés par déplacement de phase à m états (m-MDP). La modulation par déplacement de phase (MDP) est lar- gement utilisée pour transmettre des données binaires au moyen de liaisons de communications telles que les liaisons hyperfréquences terrestres et par satellite et les liaisons entre ordinateurs Le circuit de démo- dulation imposé par ce type de modulation contribue dans une large mesure à la complexité générale des équipements de réception De plus, il est largement reconnu que la technologie numérique est préférable à la technologie analogique pour ce qui concerne l'in- sensibilité des performances à l'environnement, la re- productibilité des performances, le coût de produc- tion, le niveau d'intégration et la fiabilité C'est pourquoi un circuit de démodulation entièrement numé- rique est souhaitable pour démoduler des signaux modu- lés par déplacement de phase. Des circuits de démodulation numériques ont certes déjà été réalisés dans le passé Toutefois les techni- ques utilisées jusqu'à présent présentent une con- trainte capitale: la cadence d'échantillonnage et la fréquence d'horloge des circuits numériques synchrones doivent être d'au moins un ordre de grandeur (habi- tuellement seize à trente-deux fois) plus grandes que le débit des symboles à démoduler Inversement, le débit de symboles maximum qui peut être obtenu avec un circuit de démodulation numérique est d'au moins un ordre de grandeur plus petit que la cadence maximale des signaux d'horloge réalisable par une technologie donnée (CMOS, ECL, etc) En pratique, ce type de démodulateur entièrement numérique est utilisé pour des signaux de données à débit lent Des signaux de données à débit rapide nécessitaient des circuits de démodulation partiellement ou entièrement analogiques. Les démodulateurs connus pour signaux modulés par dé- placement de phase comprennent essentiellement un cir- cuit d'échantillonnage et de quantification pour échantillonner et quantifier le signal analogique et un circuit de reconstruction de la porteuse pour re- construire la porteuse devant servir à démoduler le signal reçu Les démodulateurs connus peuvent être rangés en deux catégories. La première catégorie comprend les démodulateurs qui traitent des signaux d'entrée ayant une fréquence cen- trale plus grande que le débit des symboles de modula- tion Une quantification à un bit du signal à fréquen- ce intermédiaire est compatible avec de faibles pertes de démodulation pourvu que la fréquence d'échantillon- nage soit d'au moins un ordre de grandeur plus grande que la fréquence porteuse Ce type de démodulateur ne nécessite pas de réglage automatique du gain et met en oeuvre une boucle de poursuite de la porteuse entière- ment numérique, laquelle boucle reconstruit la porteu- se en ajoutant ou en sautant des cycles de l'horloge- mère Le rapport de la fréquence d'horloge-mère au débit des symboles de modulation détermine la résolu- tion de phase de la boucle de poursuite de porteuse et affecte par conséquent les pertes de démodulation Un rapport de trente-deux donne lieu à une erreur de phase de porteuse qui atteint 11 degrés Bien que le circuit soit simple de réalisation, sa limitation ma- jeure réside dans le fait qu'il nécessite une horloge- mère plusieurs fois plus rapide que le débit des symboles de modulation. La seconde catégorie de démodulateurs numériques com- prend les démodulateurs qui traitent les composantes en phase I et en quadrature Q des signaux d'entrée en bande de base La principale limitation de ce type de démodulateur est qu'il doit comprendre des circuits analogiques externes tels que oscillateurs commandés en tension et amplificateurs commandés en gain De plus, ces circuits externes ont besoin de signaux de commande analogiques et requièrent donc des circuits de conversion numérique-analogique. Le but de la présente invention est de proposer un dé- modulateur numérique pour démoduler des signaux modu- lés par déplacement de phase, capable de travailler à une vitesse d'horloge qui n'est pas supérieure au débit de symboles de modulation sans nécessiter de circuits extérieurs ni pour le contrôle automatique de gain (CAG) ni pour le verrouillage de phase de la porteuse. Conformément à l'invention, il est proposé un démodu- lateur numérique comprenant un circuit d'échantillon- nage et de quantification pour échantillonner et quan- tifier la composante en phase et la composante en quadrature de phase du signal analogique modulé d'en- trée et un circuit de reconstruction de la porteuse pour reconstruire la porteuse servant à démoduler le signal d'entrée, lequel démodulateur est remarquable en ce que le circuit d'échantillonnage et de quantifi- cation quantifie les composantes précitées au moyen d'un nombre de seuils de quantification différents. Le démodulateur numérique est également remarquable en ce qu'il comprend en outre un circuit de logique combinatoire pour convertir, une fois par période du signal d'horloge, les valeurs quantifiées des compo- santes en phase et en quadrature de phase en deux valeurs entières en coordonnées polaires, associées bijectivement à chaque ensemble de valeurs quanti- fiées, et un circuit de réglage pour comparer un signal binaire représentant la valeur quantifiée d'am- plitude avec une valeur d'amplitude de référence et pour produire un signal de sortie servant au réglage dynamique des seuils de quantification. Un mode de réalisation exemplaire du circuit d'échan- tillonnage et de quantification comprend deux quanti- ficateurs ayant plusieurs étages de quantification d'amplitude, chaque étage du premier quantificateur recevant la composante en phase du signal d'entrée et une tension de seuil différente, et chaque étage du deuxième quantificateur recevant la composante en quadrature de phase du signal d'entrée et une tension de seuil différente. Dans le démodulateur numérique selon l'invention, le nombre d'étages de quantification d'amplitude est d'au moins trente-deuk, le nombre de seuils de quantifica- tion d'amplitude est d'au moins seize et le nombre d'étages de quantification de phase est d'au moins soixante-quatre Le nombre d'étages de quantification de phase est un multiple de quatre. Le démodulateur numérique conforme à l'invention se distingue par les avantages suivants: 1) une quantification uniforme de la phase du signal modulé d'entrée est réalisée par une quantification non uniforme de l'amplitude de chacune des compo- santes I et Q; 2) le contrôle automatique du gain est réalisé par un réglage dynamique des seuils de quantification; 3) les seuils de quantification pour les deux compo- santes I et Q du signal d'entrée sont engendrés par un réseau résistif unique et commun; 4) l'échantillonnage se fait à une vitesse faible de l'ordre d'un échantillon par symbole de modulation en mode poursuite; ) les échantillons de phase quantifiés sont traités entièrement en technologie numérique par des orga- nes fonctionnels élémentaires (compteurs, compara- teurs, additionneurs); 6) l'horloge-mère (qui détermine aussi bien le rythme d'échantillonnage que celui de traitement numérique du signal) peut être générée par un contrôle dyna- mique d'une des versions déphasées d'un oscillateur local à fréquence fixe et ce contrôle dynamique du déphasage entre l'horloge-mère et l'oscillateur local peut être réalisé par un circuit de récupéra- tion du rythme des symboles; 7) deux quantificateurs à quatre bits permettent d'ob- tenir une perte de démodulation inférieure à 0,5 d B sur la gamme de taux d'erreur binaire de 10 à -5 De plus, le circuit proposé se prête à une réalisation compacte sous la forme de circuit numérique à haute densité d'intégration (VLSI). L'invention est exposée en détail dans ce qui suit à l'aide des dessins joints. La figure 1 est un schéma par blocs du démodulateur numérique selon l'invention. La figure 2 est un schéma par blocs d'un mode de réa- lisation exemplaire de l'échantillonneur et quantifi- cateur de phase selon l'invention. La figure 3 est un diagramme illustrant le processus de quantification mis en oeuvre dans le démodulateur selon l'invention. La figure 4 est un schéma par blocs illustrant le pro- cessus de reconstruction de la porteuse mis en oeuvre dans un démodulateur exemplaire conforme à l'inven- tion. Se reportant à la figure 1, le démodulateur numérique selon l'invention comprend un circuit d'échantillon- nage et de quantification de phase 10 recevant les signaux analogiques SI et SQ qui sont les composantes en phase et en quadrature de phase du signal obtenu par amplification, filtrage et transposition de fré- quence du signal modulé reçu La fréquence centrale des signaux d'entrée est la fréquence f C Un mode de réalisation exemplaire du circuit d'échan- tillonnage et de quantification 10 est illutré à la figure 2 Le signal SI est appliqué à une entrée de plusieurs étages d'un premier quantificateur l A tan- dis que le signal SQ est appliqué à une entrée de plusieurs étages d'un second quantificateur 11 B. Chaque étage de chacun des quantificateurs est consti- tué d'un comparateur 12 L'entrée positive du compara- teur est connectée pour recevoir la tension d'entrée SI ou SQ et son entrée négative est connectée pour re- cevoir une tension de seuil Vsi différente. Chaque comparateur 12 produit un signal de sortie à l'état haut si et seulement si la tension appliquée à son entrée positive est plus grande que la tension de seuil appliquée à son entrée négative Dans le cas contraire, le signal de sortie est un état bas On désignera par Bi le signal de sortie du comparateur de l'étage i. Le signal de sortie Bi de chaque comparateur à partir de l'étage ayant la tension de seuil la plus basse et le signal de sortie inversé Bi+ 1 du comparateur de l'étage suivant sont combinés dans un circuit-ET 14 qui produit un signal Ci représentant le produit logi- que Ci = Bi ET Bi+ 1 En outre, le signal logique C(Na- 1)/2 de l'étage supérieur est égal au signal de sortie du comparateur de l'étage supérieur De cette manière, à tout moment un signal logique Ck et un seul est un état haut tandis que tous les autres sont des états bas Le nombre entier K dans la suite de l'exposé désignera la valeur quantifiée du signal d'entrée analogique. Les caractéristiques de transfert des deux quantifica- teurs sont identiques: les seuils non uniformes de la tension d'entrée sont fixés par la relation suivante: Vsi = 0,5 * A * (sin( 21 i/Np) + sin( 21 (i+ 1)/Np)) pour i = -(Na-1)/2, -(Na-1)/2 + 1, -1, 0, 1, 2, (Na-1) /2 o Na est le nombre impair d'étages de quantification A est un signal de mise en échelle Np est le nombre voulu d'étages de quantification de phase et est lié à Na par la relation Np = 4 (Na-1). De cette manière, les seuils Vsi se trouvent placés exactement au milieu entre les projections respectives sur un axe cartésien, de deux étages de quantification de phase successifs Pl = i * 2 ' /Np et Pi+ 1 Il faut noter que seuls les états de phase quantifiés dont la projection sur un axe cartésien est plus petite que sin( ' /4) en valeur absolue se trouvent séparés par des seuils de tension sur ledit axe Ainsi, chaque état de phase quantifié sur le cercle de rayon A dans le plan complexe est affecté à une paire unique d'états d'amplitude quantifiés sur les canaux en phase et en quadrature de phase. Etant donné que les deux quantificateurs 11 A et 11 B ont des caractéristiques de transfert identiques, cha- que quantificateur requiert un ensemble identique de tensions de seuils Vsi non uniformes Dans le montage exemplaire de la figure 2, les (Na-1) seuils de ten- sion de quantification Vsi sont engendrés par un divi- seur de tension comprenant (Na-2) résistances 13 con- nectées en série Les tensions appliquées aux deux extrémités du diviseur de tension sont +A et -A. Au cours du processus de quantification, l'échantil- lonnage se fait en synchronisme avec des signaux d'horloge d'échantillonnage HS engendrés, mis en for- mat et déphasés de façon convenable par un circuit de commande de cadence approprié 20. Les valeurs quantifiées et échantillonnées respectives KI et KQ des signaux analogiques SI et SQ sont syn- chronisées avec les signaux d'horloge Hs. Une fois par période des signaux d'horloge Hs, un cir- cuit de logique combinatoire 15 effectue sur les va- leurs KI et KQ une conversion de coordonnées carté- siennes en coordonnées polaires Ce circuit produit deux valeurs entières alpha (a) et gamma (y) associées bijectivement à chaque ensemble de valeurs quantifiées KI et KQ L'amplitude a est la somme des valeurs absolues de KI et KQ La valeur d'amplitude a est re- présentée par un mot binaire de D(Na) bits et la va- leur de phase y est représentée par un mot binaire de D(Np) bits Les nombres D(n) sont les nombres mini- ma de bits nécessaires pour représenter N valeurs dis- tinctes. La valeur de phase y est déterminée en considérant le cercle de rayon A dans le plan complexe Le plan complexe est divisé en Na 2 surfaces rectangulaires (voir figure 3), et chaque surface élémentaire est identifiée par deux valeurs d'amplitude KI et K A chaque point (x,y) en coordonnées cartésiennes dans une surface élémentaire donnée correspond une phase en coordonnées polaires et à cette surface élémentaire correspond une phase moyenne Les Np étages de quanti- fication de phase sont répartis uniformément le long de la circonférence Alors, la valeur de phase entière y associée à une surface élémentaire donnée (Ki, KQ) est définie par l'indice i de l'état de phase quantifié P le plus proche de la phase moyenne sur la 1- surface élémentaire considérée. La valeur y est une valeur entière comprise entre O et Np-1 La sélection des seuils de quantification Vsi définis précédemment assure qu'à chaque état de phase quantifié Pl sur le cercle d'amplitude A dans le plan complexe correspond une paire de valeurs d'ampli- tude (KI, KQ) unique. Le mot binaire d'amplitude a est appliqué à une entrée d'un comparateur 16 dans lequel il est comparé avec un mot d'amplitude de référence ao Le comparateur 16 est agencé pour produire un signal de sortie qui a un état haut lorsque a est inférieur à ao, un état bas lorsque a est supérieur à ao et peut produire indistinctement un état haut ou bas en cas d'égalité Ce signal de sortie est comparé ensuite à la tension moyenne entre les états logiques "haut" et "bas", inversé et intégré dans l'intégrateur 17 La constante de temps d'inté- gration est déterminée par le produit R * C La sortie +A de l'intégrateur 17 sert de tension supérieure appliquée au diviseur de tension 13 La sortie de l'intégrateur 17 est également appliquée à un inver- seur 18 à gain unitaire qui engendre la tension inver- se -A, celle-ci étant utilisée comme tension inférieu- re pour le diviseur de tension 13. Lorsque l'amplitude du signal d'entrée est plus petite que A, le nombre a est plus petit que ao et l'entrée de l'intégrateur 17 est positive En conséquence, le signal de sortie A décroît par suite de l'effet d'in- version, ce qui tend à réduire la différence entre la valeur absolue du signal d'entrée S et la valeur A. Dans le cas exemplaire d'un quantificateur de phase à il soixante-quatre étages (Np = 64), le nombre digital a comprend cinq bits Une valeur typique pour ao est alors 12,0 La constante de temps RC de la boucle de CAG est un paramètre du système, qui est sélectionné pour assurer un compromis satisfaisant entre une vi- tesse d'acquisition rapide de la boucle de CAG et un filtrage maximum du bruit affectant le signal d'en- trée. De fait, le circuit en boucle joue le rôle d'un régu- lateur automatique du gain Au lieu de régler le gain d'amplification des signaux d'entrée SI et SQ ainsi qu'il est courant dans les circuits de réglage automa- tique du gain connus, le circuit conforme à l'inven- tion réalise un réglage dynamique des tensions de seuils de quantification Vsi Ce circuit peut avanta- geusement être réalisé sous forme intégrée, il évite la nécessité d'un circuit de réglage externe et il mi- nimise l'effet d'une inégalité de gain entre les am- plificateurs recevant les composantes en phase et en quadrature du signal car les tensions de seuils de quantification Vsi sont communes aux deux quantifica- teurs l A et 11 B. Le circuit de quantification selon l'invention réalise approximativement un échantillonnage et une quantifi- cation uniformes de la phase modulo-2 'Â du signal d'entrée Lorsque le signal d'entrée consiste en un signal de la forme S = A cos ( 6 (t)), ce qui est le cas d'un signal modulé en MDP exempt de bruit, il existe une équivalence exacte entre la quantification de pha- se uniforme vdulue et le circuit selon l'invention, qui comprend deux quantificateurs à quantification d'amplitude non linéaire. Le nombre Np d'étages de quantification de phase est un paramètre de construction du circuit L'invention requiert que ce nombre soit un multiple de quatre Le nombre d'étages de quantification de phase joue un rô- le important dans les pertes globales du démodulateur. Dans le cas particulier de la modulation MPD 4 (MDP-4), des pertes inférieures à 0,5 d B peuvent être obtenues lorsque le nombre d'étages de quantification est supé- rieur ou égal à soixante-quatre De façon équivalente, il faut que le nombre de comparateurs de tension soit d'au moins trente-deux et le nombre de seuils de quan- tification soit d'au moins seize pour que les pertes de réalisation soit maintenues en dessous de 0,5 d B. A titre d'exemple, on considérera un quantificateur de phase comptant soixante-quatre étages et un signal d'entrée d'amplitude tification sont défin Sorties K 8 K = -7 K = -6 K = -5 K = -4 K = -3 K = -2 K = -1 K = O K = 1 K = 2 K = 3 K = 4 K = 5 K = 6 K = 7 K = 8 -A -A -A -A -A -A A -A +A +A +A +A +A +A +A +A A Les dix-sept is comme suit: Entrées S * 0 67075 * 0 59498 * 0 51348 * 0 42704 * 0 33648 * 0 24269 * 0 14655 * 0 04901 * 0 04901 * 0 14655 * 0 24269 * 0 33648 * 0 42704 * O 51348 * 0 59498 * O 67075 niveaux de quan- * 0 67075 * 0 59498 * 0 51348 * 0 42704 * 0 33648 * 0 24269 * 0 14655 * 0 04901 * 0 04901 * 0 14655 * 0 24269 * 0 33648 * 0 42704 * 0 51348 * 0 59498 * 0 67075 Dans le tableau ci-dessus, les valeurs de seuils ont été arrondies au cinquième chiffre pour la clarté La phase quantifiée est une fonction bijective des coor- données (Ki, KQ) comme l'illustre le diagramme de la figure 3. Revenant au schéma général du démodulateur selon l'in- vention (figure 1), le mot binaire de phase y représentant la phase quantifiée est complété avec des bits à l'état "bas" du côté de la position binaire de plus faible poids pour assurer une plus grande préci- sion du décalage de phase subséquent Le mot résultant y' comprenant D(Np') bits est introduit dans un circuit déphaseur 30 dans lequel il est additionné à un mot déphasé de correction de phase oméga (w) pro- duit une fois par période d'horloge Hs à la sortie d'un circuit de reconstruction de la porteuse qui sera décrit plus loin A la sortie du circuit 30 est obtenu un mot binaire delta ( 6) Les mots y', X et 6 ont la même représentation ils sont des entiers positifs prenant des valeurs k comprises entre O et Np'-1, et représentant les états quantifiés de phase *k * 21 /Np. De fait, le circuit numérique 30 effectue l'addition modulo-21 de la phase du signal d'entrée, représen- tée par le mot y' et du déphasage représenté par le mot w Sa fonction est de ramener le signal d'entrée de sa fréquence centrale fc dans la bande de base Ce dispositif s'accomode aussi bien de déphasa- ges positifs que de déphasages négatifs Un déphasage négatif -v est représenté par son équivalent positif modulo-21, soit k * 2 -v, o k est l'entier le plus petit pour lequel k * 21 -v devient positif. Le mot 6 obtenu à la sortie du circuit déphaseur représente les échantillons quantifiés de la phase du signal reçu et après déphasage Les données démodu- lées sont contenues dans les D(m) bits de plus fort poids du mot d Les bits restants servent à donner une estimation de l'erreur de phase ainsi qu'il sera expliqué plus loin. Les mots 6 successifs représentant les échantil- lons quantifiés de la phase du signal reçu sont appli- qués à un circuit de reconstruction de la porteuse 40. La fonction de ce dernier circuit est celle d'un cir- cuit de reconstruction de porteuse classique et dépend du mode d'opération en mode acquisition, le circuit 40 recherche la pré- sence d'un signal modulé dans le signal bruité reçu. Pour ce faire, il déplace la fréquence centrale du récepteur entre deux fréquences extrêmes fmin et fmax par pas de fréquences fs La forme d'onde du balayage de fréquence comprend une succession de rampes de fré- quences linéaires Lorsqu'un signal modulé se trouve détecté, le circuit 40 se reconfigure automatiquement pour passer du mode acquisition au mode poursuite; en mode poursuite, le circuit 40 estime et recons- truit la phase de la porteuse du signal modulé Il produit alors une suite de mots déphasés W qui représentent l'opposé de la phase de la porteuse re- construite Cette suite de mots X est utilisée pour commander le déphaseur numérique 30 précité Les fonctions combinées du déphaseur 30 et du circuit de reconstruction de porteuse 40 réalisent une boucle de verrouillage de phase numérique Le circuit de recons- truction de porteuse évalue de manière continue si la boucle est verrouillée ou non et il fournit l'erreur de phase estimée pour chaque symbole Cette erreur de phase estimée est une mesure du degré de fiabilité des données démodulées ou, en d'autres mots du degré de confiance que l'on peut accorder aux données démodu- lées En cas de perte de verrouillage persistant, le circuit se reconfigure automatiquement pour repasser en mode acquisition. Il est à remarquer que la spécificité du circuit de reconstruction de porteuse selon l'invention ne réside pas dans sa fonction mais dans le processus de traite- ment des données qu'il met en oeuvre Ce processus de traitement entièrement numérique, conforme à l'inven- tion, est illustré par le schéma par blocs de la figure 4. Au cours de ce processus de traitement se trouvent produits trois ensembles de mots binaires identifiés respectivement par les symboles X, Y et Z Les mots binaires Xi sont mis à jour une fois par période du signal d'horloge-mère Hs Les mots binaires Yi sont mis à jour une fois par période d'un signal d'horloge Hi obtenu par division de la fréquence de l'horloge- mère par Ni Le paramètre Ni est une constante d'inté- gration des échantillons quantifiés de la phase du signal reçu Les mots binaires Zi sont mis à jour une fois par période d'un signal d'horloge H 2 obtenu par division de la fréquence du signal Hi par N 2 Le para- mètre N 2 est une constante d'intégration utilisée dans le processus de poursuite de la fréquence. Une fois par période du signal d'horloge Hs le mot ô est tronqué de plusieurs de ses bits de plus fort poids MSB (étape 41) Le nombre de bits supprimés dé- pend du nombre d'états de phase de modulation, doit D(m) bits dans le cas d'une modulation par déplacement de phase à m états. Ni échantillons successifs du mot X 1 résultant sont accumulés (étape 42) et le résultat est mémorisé dans le mot X 2 Le nombre Ni est un paramètre du système de traitement et est de préférence égal à une puissance de deux Lorsque le mot X 2 est complet, il se trouve mémorisé dans le mot Y 3 (étape 43) Le mot Y 3 repré- sente la correction de phase moyenne. Une fois par période du signal d'horloge Hi, le mot Y 3 est traité pour produire un mot Y 5 représentant la correction de phase cumulée au cours d'une procédure de poursuite en réponse à une erreur de phase Le mot Y 5 est obtenu au moyen des opérations suivantes: Bloc 44: le mot Y 3 est tronqué d'un nombre D(Ni) de bits de plus faible poids LSB. Bloc 45: les bits restants de Y 3 sont conjugués. Bloc 46: Bloc 47: -Bloc 48: la longueur du mot résultant est étendue à l'aide de D(m) bits O en positions binaires de plus faible poids. addition d'une valeur constante 1 + 7 Np'/8 pour produire un mot Y 4. accumulation du mot Y 4 depuis le début du mode poursuite pour produire le mot Y 5. Le mot de correction de phase cumulée Y 5 est une des composantes du mot de correction de phase X utilisé dans le déphaseur numérique 30 La seconde composante du mot de correction de phase X est un mot X 13 repré- sentant la correction de phase cumulée depuis le début d'une procédure de poursuite en réponse à une erreur de fréquence Le mot X 13 est obtenu à l'aide des opé- rations suivantes: Bloc 49: Accumulation du mot Y 5 une fois par période du signal d'horloge H 2 pour produire un mot Z 6. Bloc 50: Conjugaison des bits du mot Y 5. Bloc 51: Addition d'une unité. Bloc 52: Bloc 53: Bloc 54: Addition de Y 5 et de Z 6 et production d'un mot Z 7. Accumulation du mot Z 7 dans le mot Z 8 repré- sentant une estimation de la fréquence por- teuse. Génération d'un signal de validation si la valeur absolue de Z 7 est supérieure à un seuil TH 7. Bloc 55: Génération d'une rampe de tension. Bloc 56: Formation et mémorisation de la valeur abso- lue de Z 8. Bloc 57: Elimination des bits de plus fort poids MSB et production d'un mot Z 9. Bloc 58: Processus de corrélation sur les bits de X 1 i. Bloc 59: Fonction OU sur les bits de Xl. Bloc 60: Comptage progressif/dégressif et production du mot de correction de phase X 13. Si X 12 est 1 et le bit de plus fort poids de Z 8 est 1, X 13 diminue d'une unité. Les mots de correction de phase X 13 et Y 5 sont addi- tionnés (étape 61) pour générer le mot de correction de phase X destiné au contrôle du déphaseur 30. D'autre part, le mot binaire Y 3 qui représente la cor- rection de phase moyenne est également utilisé pour contrôler le mode de fonctionnement du système à l'ai- de des opérations suivantes: Bloc 62 Bloc 63: Bloc 64: Accumulation de N 2 échantillons de Y 3 à la cadence d'une fois par période du signal d'horloge Hi. Elimination de quelques bits de plus faible poids LSB pour simplifier les circuits. Mémorisation du mot Z 15 représentant une me- sure de l'erreur de phase moyenne sur Ni N 2 échantillons du signal d'entrée. Bloc 65: Comparaison avec un seuil TH 15. Obtention de la valeur absolue des Ni échan- tillons de Y 3. Bloc 66: Accumulation des échantillons de Y 3 dans le mot Y 16. Mémorisation et génération du mot Z 17 repré- sentant une mesure de l'écart normal de l'erreur de phase. Bloc 69: Comparaison avec un seuil TH 17. Bloc 70: Comptage Z 18. Si Z 17 est supérieur à TH 17, Z 18 augmente de 1, sinon Z 18 est remis à 0. Z 18 indique le nombre de périodes d'horloge H 2 successives de la séquence de détection. Bloc 71: Comparaison de Z 18 avec un seuil TH 18. Si Z 18 est supérieur à TH 18, la détection de phase est satisfaisante et le système se re- configure automatiquement en mode acquisi- tion. Bloc 72: Commutation en mode Acquisition. Bloc 73: Fonction logique ET sur Z 15 et Z 17. Bloc 74: Commutation en mode Poursuite si la valeur de Z 15 est supérieure à TH 15 et si la valeur de Z 17 est inférieure à TH 17. En résumé, parmi les mots binaires générés dans le processus de traitement mis en oeuvre conformément à l'invention, lés mots suivants ont une signification particulière: Y 3 qui représente la correction de phase moyenne; Bloc 67: Bloc 68: Y 5 qui représente la correction de phase cumulée au cours d'une procédure de poursuite en réponse à une erreur de phase; X 13 qui représente la correction de phase cumulée au cours d'une procédure de poursuite en réponse à une erreur de fréquence; Z 8 qui représente une estimation de la fréquence por- teuse; Z 15 qui est une mesure de l'erreur de phase moyenne sur Ni N 2 échantillons du signal reçu; Z 17 qui est une mesure de l'écart normal de l'erreur de phase. Les mots binaires Y 5 et X 13 constituent les deux composantes du mot de correction de phase M qui commande le déphaseur numérique 30 mentionné précédem- ment. Le passage du mode Acquisition au mode Poursuite se fait automatiquement lorsque et uniquement lorsque les deux conditions suivantes sont remplies: a) la valeur de Z 15 est supérieure à un seuil entier positif fixé TH 15, et b) la valeur de Z 17 est inférieure à un seuil entier positif fixé TH 17. Une faible valeur pour Z 17 indique qu'un signal modulé est présent et que sa fréquence porteuse est située dans la bande d'acquisition de fréquences du circuit. De plus, lorsque Z 15 passe d'une valeur négative à une valeur positive, cela indique que la valeur du mot Z 8 (qui représente une estimation de la fréquence porteu- se) a juste dépassé la fréquence porteuse du signal modulé reçu Dès que ces deux conditions sont rem- plies, le circuit de reconstruction de la porteuse selon l'invention a la garantie que la fréquence por- teuse correcte a été acquise, c'est-à-dire reconsti- tuée automatiquement, et il se reconfigure lui-même automatiquement en mode poursuite Tous les registres et accumulateurs du circuit, à l'exception de l'accu- mulateur qui produit Z 8, se trouvent alors remis à zéro Le processus décrit permet l'acquisition de la fréquence porteuse correcte même lorsque le signal en- trant est modulé avec des données. Le mode de réalisation exemplaire décrit dans ce qui précède est un exemple donné à titre illustratif et l'invention n'est nullement limitée à cet exemple. Toute modification, toute variante et tout agencement équivalent doivent être considérés comme compris dans le cadre de l'invention. REVENDICATIONS 1 Démodulateur numérique pour démoduler un signal mo- dulé par déplacement de phase à m états, comprenant un circuit d'échantillonnage et de quantification pour échantillonner et quantifier la composante en phase (SI) et la composante en quadrature de phase (SQ) du signal analogique modulé d'entrée et un circuit de reconstruction de la porteuse pour reconstruire la porteuse servant à démoduler le signal d'entrée, ca- ractérisé en ce que le circuit d'échantillonnage et de quantification ( 10) quantifie les composantes (SI et SQ) au moyen d'un nombre (Na-1) de seuils de quantifi- cation (Vsi) différents. 2 Dispositif selon la revendication 1, caractérisé en ce que le circuit d'échantillonnage et de quantifica- tion ( 10) comprend deux quantificateurs (li A, 11 B) ayant plusieurs (Na) étages de quantification d'am- plitude, chaque étage du premier quantificateur (li A) recevant la composante en phase (SI) du signal d'en- trée et une tension de seuil (Vsi) différente, et cha- que étage du deuxième quantificateur ( 11 B) recevant la composante en quadrature de phase (SQ) du signal d'entrée et une tension de seuil (Vsi) différente. 3 Dispositif selon la revendication 2, caractérisé en ce que les tensions de seuils (Vsi) pour les deux quantificateurs (li A, 11 B) sont prélevées sur un divi- seur de tension ( 13) unique. 4 Dispositif selon l'une quelconque des revendica- tions précédentes, caractérisé en ce que le nombre d'étages de quantification d'amplitude (Na) est d'au moins trente-deux, le nombre de seuils de quantifica- tion d'amplitude (Vsi) est d'au moins seize et le nombre d'étages de quantification de phase (Np) est d'au moins soixante-quatre. 5 Dispositif selon la revendication 4, caractérisé en ce que le nombre d'étages de quantification de phase (Np) est un multiple de quatre. 6 Dispositif selon l'une quelconque des revendica- tions précédentes, caractérisé en ce qu'il comprend en outre un circuit de logique combinatoire ( 15) pour convertir, une fois par période du signal d'horloge (Hs), les valeurs quantifiées (KI, KQ) des composantes en phase (SI) et en quadrature de phase (SQ) en deux valeurs entières (ca, y) en coordonnées polaires, asso- ciées bijectivement à chaque ensemble de valeurs quan- tifiées (Ki, KQ); et un circuit de réglage ( 16-18) pour comparer un signal binaire représentant la valeur quantifiée d'amplitude (ca) avec une valeur d'amplitude de référence (ao) et pour produire un signal de sortie (A 1-A) servant au réglage dynamique des seuils de quantification (Vsi). 7 Dispositif selon l'une quelconque des revendica- tions précédentes, caractérisé en ce qu'il comprend un déphaseur numérique ( 30) agencé pour recevoir un si- gnal binaire représentant la valeur quantifiée de pha- se (y) et un mot binaire (w) de correction de phase de manière à générer un mot binaire ( 6) représentant les échantillons quantifiés de la phase du signal reçu et après déphasage, les bits de plus fort poids (MSB) du mot binaire (ô) contenant les données démodulées. 8 Dispositif selon la revendication 7, caractérisé en ce que les bits de plus faible poids (LSB) du mot bi- naire ( 6) représentant les échantillons quantifiés de la phase du signal reçu et après déphasage sont appli- qués à l'entrée d'un circuit de reconstruction de la porteuse ( 40) agencé pour traiter lesdits bits (LSB) afin de générer le mot de correction de phase (w) pré- cité. 9 Dispositif selon l'une quelconque des revendica- tions 7 et 8, caractérisé en ce que le mot de correc- tion de phase (w) est généré par addition d'un mot bi- naire (Y 5) représentant la correction de phase cumulée au cours d'une procédure de poursuite en réponse à une erreur de phase et d'un mot binaire (X 13) représentant la correction de phase cumulée au cours de la procédu- re de poursuite précitée en réponse à une erreur de fréquence.