Brevet FR2666917A1 — publié le 19920320

i La présente invention concerne un dispositif de mémorisation à double accès ou double port comportant des accès ou ports de mémoire RAM ( mémoire à accès aléatoire) et SAM ( mémdre à accès en série), plus particulièrement un dispositif de mémorisation à double accès qui comprend également un circuit redondant Le dispositif de mémorisa- tion à double accès comporte un ou plusieurs ports RAMI et SAM formés respectivement d'ensembles de cellules de mémo- risation Le dispositif de mémorisation à double accès a été conçu pour être utilisé comme une mémoire VRAM ( RAM Vidéo) pour des représentations graphiques. Dans une mémoire DRA M ( mémoire RAM dynamique conventionnelle, lorsqu'une donnée est transférée d'un processeur à un dispositif périphérique, la donnée est d'abord transférée en mémoire et ensuite le dispositif périphérique établit l'accès à la donnée transférée Dans ce cas, le processeur ne peut pas transférer la donnée en mémoire pendant que l'accès à la donnée est effectué dans le dispositif périphérique. Cependant, dans la mémoire à double accès, le dispositif périphérique assure l'accès à la donnée transfé- rée dans la mémoire par l'intermédiaire d'un second port, tandis que la donnée est transférée dans la mémoire par l'intermédiaire d'un premier port Les premier et second ports représentent respectivement les ports SAM et RAM. Le port SAM a un temps d'accès rapide de sorte qu'une mémoire VRAM peut être utilisée pour une représentation graphique à haute résolution et à grande vitesse Pour la réalisation du transfert fractionné avec ce dispositif de mémorisation à double accès, un moyen de mémorisation normal est divisé en des parties supérieure et inférieure. Lorsque la partie inférieure est une première mémoire normale et la partie supérieure une seconde mémoire normale, le composant SAM de la seconde mémoire normale effectue une opération de transfert de lecture RT ou une opération de transfert d'écriture I T tandis que le compo- sant SAM' de la première mémoire normale effectue une opé- ration de lecture ou une opération d'écriture En outre, le circuit redondant évite une réduction de l'efficacité omé- ratoire sous l'effet d'une défaillance du moyen de mémori- sation normal, qui peut être causée par l'intégration En conséquen- ce, si la défaillance est produite dans une certaine partis du moyen de mémorisation normal, le circuit redondant est connecté à la place du moyen de mémorisation normal d Jfec- tueux de facon à maintenir un fonctionnement normal. Pour l'application du mode de transfert fraction- né au dispositif de mémorisation à double accès convention- nel pourvu du circuit redondant, le moyen de mémorisation normal est divisé en une première et une seconde mémoire, l'opération de lecture ou l'opération décriture étant effec- tuée dans une partie tandis que l'opération RT ou l'opéra- tion ^T est effectuée dans l'autre partie En conséquence, un premier et un second signal de transfert sont nécessai- res en correspondance à la première et à la seconde mémoire normale pour le transfert fractionné dans le moyen de mémo- risation normal. Dans ce cas, un premier et un second circuit redondant sont également prévus pour le moyen de mémorisation redondant, respectivement de la même manière que pour le moyen de mémorisation normal, de telle sorte que le premier et le second circuit redondant du moyen de mémorisation redondant soient connectés à la place de la première et de la secon- de mémoire normale lorsque le moyen de mémorisation normal est défectueux, ceci afin de maintenir un fonctionnement normal. Il existe cependant un inconvénient du fait que la capacité du dispositif de mémorisation doit être augmen- tée, puisque le moyen de mémorisation redondant doit être pourvu respectivement des premier et second circuits redon- dants pour la compensation des défaillances des première et seconde mémoires normales dans le mode de transfert frac- tionné. En conséquence, la présente invention a pour but de créer un dispositif de mémorisation à double accès dans lequel il est prévu un seul circuit redondant pour compen- ser les défauts du moyen de mémorisation normal formé de la première et de la seconde mémoire normale. Conformément à cette invention, il est créé un dispositif de mémorisation à double accès comprenant: un moyen de mémorisation normal comprenant une partie 'A 11 comportant un premier zt un second composant RAM, une partie SAII comportant un Drerlier et un second composant SAM, une partie à porte comportant une première et une seconde porte pour un transfert en mémoire, et un générateur pour appliquer un premier et un second signal de transfert auxdites première et seconde portes pour un transfert en mémoire, de telle sorte que le transfert fractionné de données puisse être réalisé avec, dans une première mémoire normale, transfert à partir du premier composant RAIl et du premier composant SAM et dans une seconde mémoire normale, transfert à partir du second composant RAU et du second com- posant SAM; un moyen de mémorisation redondant comprenant un composant RAM redondant, un composant SAM redondant et une porte de transfert redondante de façon à remplacer une certaine partie défectueuse d'une desdites mémoires norma- les pendant le transfert de données; et un générateur redondant de signaux de transfert recevant à l'entrée le premier et le second signal de transfert provenant du géné- rateur de signaux de transfert en mémoire et transmettant sélectivement à ladite porte redondante le signal de trans- fert correspondant à ladite certaine partie défectueuse de mémoire normale. D'autres caractéristiques et avantages de l'in- vention seront mis en évidence dans la suite de la descrip- tion, donnée à titre d'exemple non limitatif, en référence a aux dessins annexés dans lesquels la figure 1 est un schéma blocs d'un dispositif de mémo- risation à double accès conforme à la présente invention, la figure 2 est un schéma de circuit détaillé du générateur de signaux de transfert redondant représenté sur la figure 1 et conforme à la présente invention. L'invention va maintenant être décrite de facon plus détaille en référence aux dessins ci-joints. La figure 1 représente le dispositif de mémorisa- tion à double accès conforme à la présente invention Sur la figure 1, le dispositif de mémorisation à double accès comprend au moins un moyen de mémorisation normal 10 et un moyen de mémorisation redondant 50 Le moyen de mémorisa- tion normal 10 comprend une partie RAM comportant un premier composant RAMI 20 et un second composant RAM 30, une partie SAM comportant un premier composant SAM 22 et un second composant SAM 32, une première et une seconde porte de transfert en mémoire 24, 34 respectivement inter- posées entre le premier composant RA>I et le premier compo- sant SAM ainsi qu'entre le second composant RAII et le second composant S At M, et un générateur 40 de signaux de transfert en mémoire pour produire des signaux de transfert et les appliquer à la première et à la seconde porte de transfert en mémoire 22, 32. D'autre part, un_ moyen de mémorisation redondant comprend un composant RAM redondant 60, un composant SAM redondant 62, une porte de transfert redondante 64 interposée entre le composant RAM redondant 60 et le compo- sant SAM redondant 62, et un générateur redondant 70 de signaux de transfert, interposé entre la porte de transfert redondante 64 et les première et seconde portes de trans- fert en mémoire 24 et 34. En fonctionnement, en premier lieu si la première mémoire normale est formée du premier composant RAM 20 et ? du premier composant SAMI 22 et si la seconde mémoire nor- male est formée du second composant RAM 30 et du second composant SAM 32, le premier composant S Al 22 se trouve dans l'état d'accès si le bit;l SD ( bit de poids fort) d'une adresse est " O " ( niveau logique bas), tandis que le second composant SAI'32 se trouve dans l'état d'accès si le Dit MSB de l'adresse est " 1 " ( niveau logique haut) pendant l'opération de transfert fractionné du dispositif de mémorisation à double accès. Quand le premier composant SAM 22 se trouve dans l'état d'accès, le transfert de données est effectué dans le second composant SAM 32 Au contraire, si le second composant SAM 32 se trouve dans l'état d'accès, le trans- fert de données est effectué dans le premier composant SAM 22 Egalement, les premier et second signaux de transfert engendrés par le générateur 40 de signaux de transfert en mémoire sont appliqués respectivement à la première et à la seconde porte de transfert en mémoire 24, 34. Dans ce cas, les premier et second signaux de transfert sont multiplexés avec le bit ll SB de l'adresse et sont appliqués à la première et à la seconde porte de transfert en mémoire 24, 34 En conséquence, le premier et le second signal de transfert, respectivement multiplexés avec le bit MSB de l'adresse, produisent respectivement une ouverture et une fermeture des portes de transfert en mémoire 24 et 34. Par exemple, si le bit M 53 de l'adresse est " 1 ", le premier signal de transfert est multiplexé en vue d'ouvrir la première porte de transfert en mémoire 24. Alors la première mémoire normale, formée du premier compo- sant RAM 20 et du premier composant SAM 22, effectue le mo- de RT ou le mode WT, tandis que la seconde mémoire normale, formée du second composant RAM 30 et du second composant SAM 32, effectue le mode de lecture ou l e mode d'écriture, et les signaux qui sont appliqués à la première et à la seconde porte de transfert en mémoire 24, 34 sont transmis au générateur redondant 70 de signaux de transfert. Dans le générateur redondant 70 de signaux de transfert, le premier signal de transfert servant à ouvrir la porte de transfert redondante 64 est sélectionné et transmis Ensuite, le moyen de mémorisation redondant 50, formé du composant RA Ml redondant 50 et du composant S Al redondant 62, effectue le transfert de données, en rempla- çant ainsi la certaine partie défectueuse de la premiere mémoire normale. La figure 2 est un schéma de circuit détaillé du générateur redondant 70 de signaux de transfert, représen- té sur la figure 1 et intervenant conformément à la présen- te invention Sur la figure 2, le générateur redondant 70 de signaux de transfert est formé d'un circuit à fusibles 72 et d'un circuit 74 de sélection de signaux de transfert. Le circuit à fusibles 72 fixe le bit MSB d'une adresse redondante RC Am toujours il" grâce au bit MSB d'une adresse fondamentale C Am, qui est validée et appliquée par un signal redondant de validation RE, qui est " 1 " lorsque le défaut se produit dans une certaine partie du moyen de mémorisation normal 10. Le circuit 74 de sélection de signaux de transfert sélectionne l'un ou l'autre des premier et second signaux de transfert en tant que signal de transfertredondant au moyen du bit MSB de l'adresse fondamentale C Am et du bit MSB de l'adresse redondante RC Am. On va maintenant décrire le fonctionnement du générateur redondant 70 de signaux de transfert En premier lieu, la première mémoire normale effectue le transfert de données si le bit MSB de l'adresse fondamentale C Am est " 1 " tandis que le transfert de données est interrcmpu et le signal RE est changé en " 1 " si le défaut se produit. Ensuite, le signal RE " 1 " est appliqué à chaque électrode de commande de deux transistors lt IOS, désignés par 11 et N 2,t tandis que le signal RE 11011 qui a été inversé par un inverseur I 2 est applique à chaque électrode de commande d'un transistor NMOS désigné par:I 5 et de deux transistors P 1 MOS désignés par Pl et P 2, de sorte que le transistor NI,10 S H 5 est bloqué tandis que les autres tran- sistors 1 l, N 2, Pl et P 2 sont rendus conducteurs pour éta- blir une valeur initiale. En conséquence le bit 'IISB de l'adresse fondamen- tale C Am fournit le bit MSB de l'adresse redon- dante RC Am à un noeud 77 par l'intermédiaire des transistors N 1 et Pl et d'un premier fusible F 1, ou bien par l'intermédiaire d'un inverseur Il, des transis- tors U 2 et P 2 et d'un second fusible F 2. Dans ce cas, puisque le bit MSB de l'adresse redondante RC Am doit être toujours " 1 ", le second fusible F 2 est coupé et le bit -ISB de l'adresse fondamentale C Am est transféré par l'intermédiaire du premier fusible Fi Le bit:ISD " 1 " de l'adresse redondante P C Am est appliqué à chaque borne d'entrée d'une porte NON-ET N Al et d'une porte OU OR. Egalement, le bit M 53 " 1 " de l'adresse fondamen- tale C Am est appliqué à chaque autre borne d'entrée de la porte NON- ET NA 1 et de la porte-OU OR En conséquence, la porte NON-ET NA 1 et la porte-OU OR appliquent respectivement un bit "O" et un bit " 1 " aux bornes d'entrée d'une porte NON-ET NA 2 La porte NON-ET NA 2 applique un signal de sortie de " 1 " à chaque électrode de commande d'un transistor PMOS P 3 et d'un transistor NMOS N 4. En outre, le signal de sortie de la porte NON-ET NA 2 est inversé par un inverseur I 3 et ce signal de sortie inversé est appliqué à chaque électrode de commande d'un transistor PMOS P 4 et d'un transistor NMOS N 3. En conséquence, les transistors P 4 et N 14 sont rendus conducteurs de façon à appliquer le premier signal de transfert à la porte de transfert redondante 64 Alors la porte de transfert redondante 64 est rendue passante de telle sorte que le composant RA I redondant 60 et le composant SAI 1 redondant 62 puissent effectuer le transfert de données à la place d'une certaine partie défectueuse de la première mémoire normale. D'autre part, quand la seconde mémoire normale effectue le transfert de données, le bit MSB "'0 " 1 de l'adre se fondamentale C Am est appliqué En conséquence, si le défaut s'est produit dans une certaine partie de la seconde mémoire normale, le fusille F 2 est coupé dans le générateur redondant 70 de signaux de transfert Alors le transistor PMOS P 3 et le transistor Lw 1 OOS Nj 3 sont rendus conducteurs pour appliquer le second signal de transfert à la porte de transfert redondante 54 La porte de transfert redondante 64 est rendue passante de sorte que le composant RAM redondant 60 et le composant SAM redondant 62 peuvent effectuer le transfert de données à la place de la certaine partie défectueuse de la seconde mémoire normale. Comme mentionné ci-dessus, dans le dispositif de mémorisation à double accès comportant la première et la seconde mémoire normale conformément à la présente inven- tion, si le défaut se produit dans une certaine mémoire normale, celui des premier et second signaux de transfert qui correspond à la mémoire normale défectueuse est sélec- tionné par le générateur redondant de signaux de transfert. Le signal de transfert ouvre la porte de transfert redon- dante pour effectuer le transfert de données entre le com- posant RAM redondant et le composant SAM redondant et pour remplacer la partie défectueuse de lanémoire normale En conséquence, la présente invention présente l'avantage qu'il est prévu un seul circuit redondant pour remplacer la partie défectueuse du moyen de mémorisation normal pendant le transfert fractionné de données, ce qui permet de réduire la taille du dispositif de mémorisation à double accès conforme à la présente invention. Bien entendu l'invention n'est Das limitée aux exemples de réalisation ci-dessus décrits et reprasentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour cela sortir du cadre de l'invention. O REVENDICATIONTS 1 Dispositif de mémorisation à double accès, caractérisé en ce qu'il comprend: un moyen de mémorisation normal ( 10) com Drenant une partie RAM comportant un premier ( 20) et un second ( 30) composant RAM, une partie SAM comportant un premier ( 22) et un second ( 32) composant SAL, une partie à porte ( 24, 34) comportant une première ( 24) et une seconde ( 34) porte pour un transfert en mémoire, et un générateur ( 40) pour appliquer un premier et un second signal de transfert auxdites première et seconde portes ( 24, 34) pour un trans- fert en mémoire, de telle sorte que le transfert fractionné de données puisse être réalisé avec, dans une première mémoire normale, transfert à partir du premier composant RAM ( 20) et du premier composant SA Ml ( 22) et, dans une seconde mémoire normale, transfert à partir du second composant RAM ( 30) et du second composant SAM ( 32); un moyen de mémorisation redondant ( 50) comprenant un composant RAM redondant ( 60), un composant SAM redondant ( 62) et une porte de transfert redondante ( 64) de façon à remplacer une certaine partie défectueuse d'une desdites mémoires normales pendant le transfert de données; et un générateur redondant ( 70) de signaux de transfert recevant à l'entrée le premier et le second signal de transfert provenant du générateur ( 40) de signaux de trans- fert en mémoire et transmettant sélectivement à ladite porte redondante ( 64) le signal de transfert correspondant à ladite certaine partie défectueuse de mémoire normale. 2 Dispositif de mémorisation à double accès selon la revendication 1, caractérisé en ce que ledit générateur redondant ( 70) de signaux de transfert comprend un circuit à fusibles ( 72; F 1, F 2) fixant le bit de poids fort (MSB) d'une adresse redondante à " 1 " indépendamment du bit MSB d'une adresse d'entrée validée par un signal redondant de validation lorsque le défaut s'est produit il dans une certaine partie de la mémoire normale pendant un transfert de données; et un sélecteur de signal redondant ( 74) pour sélectionner soit le premier, soit le second signal de transfert, en correspondance au bit Mi SB de l'adresse d'entrée et de celui de l'adresse redondante et pour le délivrer comme un signal de transfert redondant. 3 Dispositif de mémorisation à double accès selon la revendication 2, caractérisé en ce que ledit signal de validation redondant est toujours " 1 ", si le défaut se produit dans une certaine partie d'une mémoire normale pendant le transfert de données. 4 Dispositif de mémorisation à double accès selon la revendication 2, caractérisé en ce que le bit IMSB de l'adresse d'entrée est " O " ou " 1 ". Dispositif de mémorisation à double accès selon la revendication 4, caractérisé en ce que le bit MSB de l'adresse redondante est défini par une coupure d'un fusible (F 1) qui est connecté à un inverseur (I) lorsque le bit MSB de l'adresse d'entrée est " 1 " et est défini par une coupure d'un autre fusible (F 2) qui n'est pas connecté audit inverseur (Il) lorsque le bit M SB de l'adresse d'entrée est " O ".