Brevet FR2663784A1 — publié le 19911227

I PROCEDE DE REALISATION D'UN ETAGE D'UN CIRCUIT INTEGRE DESCRIPTION L'invention a trait à un procédé de réalisa- tion d'un étage d'un circuit intégré, cet étage étant constitué de Lignes d'interconnexion et de points de connexion qui relient les lignes d'interconnexion à des parties conductrices du circuit intégré situées sous l'étage Une couche de matériau diélectrique emplit Les volumes inoccupés par Les lignes et Les points. La figure 1 représente un tel étage de cir- cuit intégré, et Les étapes d'un procédé déjà connu pour sa fabrication sont exposées sur les figures 2 A et 2 B. La couche diélectrique 1 peut en fait être décomposée en deux sous-couches superposées 2 et 3 telles que les points de connexion 4 s'étendent dans la sous-couche inférieure 2 et les lignes d'inter- connexion 5 dans la sous-couche supérieure 3. Les points de connexion 4 relient Les lignes d'interconnexion 5 à des parties conductrices du cir- cuit intégré qui peuvent être en particulier des zones de sources ou de drains ou des grilles 6 situées en dessous de La couche diélectrique 1. Le procédé classique consiste tout d'abord à déposer la sous-couche inférieure 2, puis à déposer par-dessus une couche de résine 7 continue On procède ensuite à la Lithographie de la couche de résine 7 pour former des cavités 8 aux emplacements au-dessus des points de connexion 4, et réaliser ainsi un masque, après quoi il est possible de graver la souscouche inférieure 2 pour former des cavités 9 aux emplacements des points de connexion 4 On arrive à l'état de la figure 2 A Après avoir retiré Le masque, on dépose du matériau conducteur sur la sous-couche inférieure 2 de manière à combler les cavités 9 et créer ainsi les points de connexion 4 ainsi qu'une couche conduc- trice supérieure 10 qui recouvre la sous-couche infé- rieure 2 Ensuite, une gravure de La couche conductrice supérieure 10 permet de ne laisser subsister de cel Le- ci que les Lignes d'interconnexion 5 Cet état est représenté sur la figure 2 B Les intervalles entre Les lignes d'interconnexion 5 sont alors comblés par un dépôt diélectrique pour constituer la sous-couche supérieure 3 S'il le faut, les lignes d'intercon- nexion 5 sont recouvertes par une couche de passivation non représentée. L'inconvénient fondamental de cette façon de procéder est que la couche de recouvrement 10 ne peut être parfaitement p Lane et présente des creux au-dessus des points de connexion 4 Si les cavités 9 sont à facteur de forme (rapport profondeur/diamètre) élevé, le creusement est tel qu'il est impossible d'obtenir avec certitude des lignes d'interconnexion qui soient aptes à transmettre l'électricité de façon satisfaisante Ce procédé limite donc la densité d'intégration du circuit en empêchant de réduire la largeur des lignes d'interconnexion 5 et le diamètre des points de connexion 4 autant qu'on le souhaiterait. Plusieurs variantes du procédé ont été propo- sées pour remédier à ces inconvénients On a ainsi envisagé l'emploi, pour constituer les points de connexion 4 et Les lignes d'interconnexion 5 de cer- tains matériaux qui se prêtent à des dépôts dont la surface supérieure est automatiquement plane, notamment le tungstène ou Le silicium polycristallin par dépôt chimique en phase vapeur, mais La conductivité de ces matériaux est faible et il faut donc prévoir des lignes d'interconnexion 5 plus épaisses On a encore proposé, après avoir établi La couche de recouvrement avec ces procédés, de la supprimer entièrement par gravure pour ne laisser subsister que les points de connexion 4 On procède alors au dépôt de la sous-couche supérieure 3, à sa gravure aux emplacements des lignes d'interconnexion 5 et enfin à un dépôt d'un métal conducteur tel que l'aluminium de manière à recouvrir la sous-couche supérieure 3 gravée Il est ensuite facile de supprimer l'aluminium en dessus de la sous-couche supérieure 3 pour obtenir l'étage de la figure 1 Il est cependant clair que la nécessité de déposer le matériau conducteur en deux fois est désavantageuse. L'usage de l'invention permet essentiellement de réaliser un étage de circuit intégré qui ne présente pas de relief excessif et dont la fabrication n'implique cependant qu'un dépôt unique de matériau conducteur. Le procédé est caractérisé par la succession des étapes suivantes: dépôt d'une couche continue formant la couche diélectrique (c'est-à-dire que les sous-couches 2 et 3 sont déposées à cette étape); gravure au moins partielle de la couche diélectrique aux emplacements des points de connexion après avoir établi un premier masque sur la couche diélectrique; gravure finale de la couche diélectrique aux emplacements des points de connexion et de la souscouche supérieure aux emplacements des lignes d'interconnexion après avoir établi un second masque sur la couche diélectrique; dépôt d'un matériau conducteur sur la couche diélectrique de manière à combler les parties gravées et former ainsi Les points de connexion et Les lignes d'interconnexion; et élimination du matériau conducteur en dessus de La couche diélectrique. Une réalisation améliorée consiste à prévoir un premier masque qui comprend une couche de recouvre- ment directement sur la couche diélectrique Le second masque est alors établi sur la couche de recouvrement avant de commencer la gravure de la couche diélectrique aux emplacements des points de connexion La surface sur laquelle on établit le second masque est alors presque plane. Le matériau conducteur peut être choisi, comme on l'a vu, propre à former automatiquement une surface supérieure plane quand il est déposé. On va maintenant décrire plus en détail une mise en oeuvre possible du procédé, illustrative et non limitative, à l'aide des figures 3 A à 3 K annexées. On forme d'abord les deux sous-couches 2 et 3 continues formant la couche diélectrique I par le dépôt sur les grilles 6 ou les parties conductrices inférieures d'une couche d'oxyde de silicium enrichi au verre de boro-phospho-silicate d'une épaisseur totale de 1,5 micromètre et qui est ensuite recuite pour la rendre plane et arriver à l'état de la figure 3 A. Une couche de recouvrement 11, qui peut être du silicium polycristallin de 200 nanomètres d'épaisseur est ensuite déposée sur la sous-couche supérieure 3 (figure 3 B). Une couche de résine 12 continue est alors déposée sur la couche de recouvrement 11 puis soumise à une lithographie qui creuse des cavités 13 au-dessus des emplacements des points de connexion 4, jusqu'à arriver à la couche de recouvrement 11 (figure 3 C). L'étape suivante consiste à graver la couche de recouvrement 11 aux emplacements des cavités 13 (figure 3 D), après quoi la couche de résine 12 est éliminée (figure 3 E). Il est alors possible (figure 3 F) de former sur la couche de recouvrement 11 une seconde couche de résine 14 qui est soumise, après avoit été déposée, à une lithogravure de manière à former des cavités sur les emplacements des lignes d'interconnexion 5 qui seront bientôt établies. L'étape suivante, représentée sur la figure 3 G, consiste à graver la couche diélectrique 1 aux emplacements des points d'interconnexion 4, sur une profondeur partielle d'environ 700 nanomètres par exemple, pour y créer des cavités 16; la couche de recouvrement 11 fait office de premier masque en proté- geant les zones de la couche diélectrique 1 qu'elle recouvre Après cela, il est possible de procéder à une autre gravure en se servant de la seconde couche de résine 14 comme d'un second masque pour éliminer la couche de recouvrement 11 (figure 3 H) à l'emplace- ment des lignes d'interconnexion 5 La seconde couche de résine 14 est alors enlevée (figure 3 I), apres quoi une nouvelle gravure est effectuée pour créer dans la sous-couche supérieure 3 de la couche diélec- trique 1 des cavités 17 aux emplacements des lignes d'interconnexion 5 tout en approfondissant les cavités 16 jusqu'à parvenir aux parties conductrices en dessous de la couche diélectrique 1 qui doivent être connectées (figure 3 J) Les étapes menant aux figures 3 I et 3 J peuvent cependant être interverties. La figure 3 K représente l'état du circuit intégré après qu'on a déposé un matériau conducteur destiné à former les points de connexion 4 et les lignes d'interconnexion 5 sur les sous-couches diélec- triques 2, 3 et la couche de recouvrement 11 Le matériau conducteur remplit les cavités 16 et 17 pour former les points de connexion 4 et les lignes d'inter- connexion 5 et il se dépose au-dessus des lignes d'in- terconnexion 5 et de La couche de recouvrement 11 pour former une couche conductrice supérieure 18. Cette couche est plane dans certains cas, notamment si on dépose du tungstène ou du silicium polycristallin par voie chimique en phase vapeur. La dernière étape consiste à graver uniformé- ment ou "en plaque entière" la couche conductrice supérieure 18 pour la supprimer entièrement et arriver au produit fini représenté sur La figure 1. Une réalisation simplifiée du procédé consiste à ne pas employer de couche de recouvrement 11 mais uniquement la couche de résine 12 comme premier masque Après avoir creusé Les cavités 13, on procède immédiatement à la gravure à mi-profondeur des cavités 16, après quoi on retire la couche de résine 12 pour la remplacer par la seconde couche de résine 14 On effectue ensuite les étapes de formation des cavités ainsi que les étapes menant aux figures 3 H à 3 K. L'établissement de la seconde couche de résine 14 est toutefois rendu moins aisé car La résine pénètre dans les cavités 16 qui compromettent dans ces condi- tions la planéité de la couche. Le procédé constitutif de l'invention peut être mis en oeuvre avec les matériaux et les techniques de dépôt, gravure, etc usuels dans l'art Le circuit intégré ainsi fabriqué peut avantageusement être une mémoire à semi-conducteur à accès aléatoire (RAM) ou une mémoire morte à programmation électrique (EPROM), et d'une façon générale tout circuit intégré dont la densité d'intégration est limitée par les techniques existantes, notamment ceux dont les dimen- sions caractéristiques sont inférieures au micromètre. REVENDICATIONS 1 Procédé de réalisation d'un étage d'un circuit intégré constitué d'une couche diélectrique ( 1) enrobant des lignes d'interconnexion ( 5) et des points de connexion ( 4) reliant les lignes d'inter- connexion ( 5) à des parties conductrices ( 6) du circuit intégré situées sous la couche diélectrique ( 1), la couche diélectrique ( 1) étant composée d'une sous-couche inférieure ( 2) enrobant les points de connexion ( 4) et d'une sous-couche supérieure ( 3) enrobant les lignes d'interconnexion ( 5), caractérisé par la succession des étapes suivantes: dépôt de la couche diélectrique ( 1); gravure au moins partielle de la couche diélectrique ( 1) aux emplacements des points de con- nexion ( 4) après avoir établi un premier masque ( 11, 12) sur la couche diélectrique ( 1); gravure finale de la couche diélectrique ( 1) aux emplacements des points de connexion et de la sous-couche supérieure ( 3) aux emplacements des lignes d'interconnexion ( 5) après avoir établi un second masque ( 14) sur la couche diélectrique ( 1); dépôt d'un matériau conducteur sur la couche diélectrique de manière à combler les parties gravées et former ainsi les points de connexion et les lignes d'interconnexion; et élimination du matériau conducteur ( 18) en dessus de la couche diélectrique. 2 Procédé de réalisation d'un étage de circuit intégré suivant la revendication 1, caractérisé en ce que le premier masque comprend une couche de recouvrement ( 11) établie sur la couche diélectrique ( 1) et en ce que le second masque ( 14) est établi sur la couche de recouvrement ( 11) avant de commencer la gravure de la couche diélectrique ( 1) aux emplace- ments des points de contact ( 4). 3 Procédé de fabrication d'un étage de circuit intégré suivant L'une quelconque des revendica- tions 1 ou 2, caractérisé en ce que le matériau conduc- teur est propre à former automatiquement une surface supérieure plane quand il est déposé.