Brevet FR2664111A1 — publié le 19920103

Circuit de décodage de codes convolutionnels pour l'exécution de l'étape de stockage et d'exploration inverse des chemins survivants d'un algorithme de Viterbi Le domaine de la présente invention est celui du codage/ décodage des codes convolutionnels. Essentiellement, les codes convolutionnels (également appelés codes convolutifs ou codes récurrents) sont des codes générés à partir d'une suite de données numériques appliquées, sous forme d'un train de bits successifs, en entrée d'un codeur, ces données étant convoluées par des polynômes générateurs et les opérations étant toujours effectuées modulo 2 Une telle convolution peut être réalisée de façon simple au moyen d'un codeur comprenant un registre formé d'une série de v bascules D dont les sorties respec- tives sont combinées par des portes selon une configuration particu- lière, spécifique du codage que l'on souhaite effectuer, et donnant en sortie un train d'informations binaires codées Les bascules sont montées en registre à décalage, de sorte que le codage d'un bit d'information courant dépend non seulement de la valeur du bit d'entrée courant mais également de la valeur des v bits antérieurs. Un tel codeur peut être considéré comme un automate à nombre fini d'états, dont les états internes et les transitions entre états peuvent être représentés sous la forme d'un treillis Un chemin dans ce treillis général représentera une séquence codée, analogue d'un mot de code. Ces différents aspects de la question sont développés notamment dans l'ouvrage de A J Viterbi et J K Omura, Principes des communications numériques (traduction G Battail), Dunod, 1982, ainsi que dans les ouvrages de R E Blahut, Theory and Prac- tice of Error Control Codes, Addison-Westley, 1984 et J C Bic, B Duponteil et J C Imbeaux, Éléments de communications numéri- ques, Dunod, 1986, qui exposent de façon très complète et approfon- die ces principes de codage par codes convolutionnels. L'opération de codage d'un train numérique consiste donc à parcourir l'un des chemins possibles du treillis, chaque nouveau bit du train d'information déterminant une branche du chemin et provoquant l'émission simultanée de bits (" bits de parité ") corres- pondant à la branche suivie. Les trains de bits de parité sont ensuite émis sur un canal de transmission et parviennent à un récepteur et à son déco- deur. Les trains de parité reçus vont cependant comporter un certain nombre d'erreurs, produites par des défauts de transmission (bruit, brouillage, etc). Le décodage en réception consistera donc, à partir du train de bits de parité reçu, entaché de bruit, à reconstituer le che- min du treillis effectivement décrit par le codeur à l'émission et ainsi retrouver la séquence des bits d'information ayant provoqué, au niveau du codage, le parcours de ce chemin. Le procédé le plus performant pour effectuer un tel déco- dage d'un train numérique bruité est connu sous la dénomination d'" algorithme de Viterbi ", qui est l'algorithme de décodage du type à maximum de vraisemblance. Essentiellement, dans une première étape de cet algo- rithme, on compare tous les trains de parité correspondant à tous les chemins possibles du treillis aux trains effectivement reçus et on calcule pour chacun une distance entre deux bits de parité reçus et les bits correspondant de chaque branche Cette distance, intégrée sur la longueur des branches du chemin, définit une " métrique de branche ". L'étape suivante de l'algorithme de Viterbi consiste à déterminer une " métrique de chemin " qui sera la somme des métri- ques des branches correspondant à un chemin donné puis, parmi tous les chemins ainsi analysés, à ne retenir que celui possédant la métrique la plus faible. Ainsi, pour chaque couple de bits de parité reçus, le nom- bre de chemins possibles va doubler, ou plus (il sera multiplié par n si le code est de rendement l/n, mais n-1 chemins seront éliminés). i restera ainsi à chaque étape un nombre constant de chemins à prolonger; ces chemins seront appelés " chemins survivants ". Chaque prolongation d'un chemin se traduit par le choix de l'une de N branches possibles, et ce choix est caractérisé par un bit qui correspond en fait au bit d'information qui a été nécessaire pour faire effectuer au codeur la transition retenue c'est-à-dire le bit correspondant de l'information originelle que l'on cherche à reconstituer. L'étape finale de l'algorithme de Viterbi est celle consis- tant à stocker les chemins survivants ainsi obtenus et à les explorer en sens inverse, c'est-à-dire en partant de l'instant le plus récent pour aller vers les instants antérieurs, pour n'en retenir qu'un seul, qui correspondra à l'information recherchée (ou, plus exactement, à une estimation optimale au sens du maximum du vraisemblance de la séquence originelle émise). Cette étape, qui est celle qu'exécute le circuit de la pré- sente invention, est couramment appelé " étape de traceback " dans la technique. Diverses réalisations, matérielles et logicielles, ont été proposées pour mettre en oeuvre cette fonction. L'objet de la présente invention est de proposer une structure particulière de circuit permettant d'exécuter à grande vitesse, par matériel, cette étape de l'algorithme, permettant ainsi de traiter en temps réel un flux incident de données à débit élevé. Le principe du traceback, en lui-même connu, implique de conserver en mémoire les chemins survivants précédemment déterminés, mais en ne conservant en fait ces chemins que sur le nombre de branches ou ils sont différents, ce nombre étant appelé " longueur de troncature " L. En effet, comme les chemins survivants ne diffèrent en fait que sur leurs L dernières branches, si on les remonte au-delà d'un certain nombre de branches, ils convergent tous vers un chemin unique ne présentant aucune ambiguïté à lever. Le stockage est effectué dans une mémoire de profondeur 3, contenant 3 L mots de N bits (N = 2 v étant le nombre d'états du treillis et L étant la longueur de troncature pour le code considéré). Parmi ces trois blocs, l'un est utilisé en écriture et les deux autres en lecture; lorsque le bloc en écriture est plein il passe en lecture, et celui des blocs en lecture qui est le plus ancien à avoir été rempli repasse en écriture, et ainsi de suite. À chaque fois que l'on écrit un mot dans la mémoire, on en lit deux en même temps (c'est-à-dire que la lecture se fait deux fois plus vite que l'écriture), de sorte que le système de lecture des chemins remonte les chemins sur deux longueurs de troncature. Au bout de L noeuds, le chemin remonté aura rejoint le point de convergence de tous les chemins, et le chemin remonté sur la deuxième longueur de troncature sera donc bien le chemin uni- que recherché, pour lequel on pourra prendre sans ambiguïté une décision quant à la reconstitution des bits émis. L'implantation matérielle proposée jusqu'à présent pour mettre en oeuvre par matériel cette étape a été illustrée schémati- quement figure 1. La mémoire contenant les trois blocs de L mots de N bits a été représenté en 10; elle reçoit en entrée les données D, les adresses de lecture A, et les adresses d'écriture Ae. En sortie, la mémoire 10 délivre des mots D, formés de 2 v bits, que l'on peut noter: D = BO) Bi 1 * Bi B 2 y_-l Le bit Bl du mot de donnée D représente la décision concernant le noeud i Si l'on écrit i en binaire, sa valeur sera repré- sentée par un mot de v bits, noté par exemple: i = {AV_, Av_ 2 AO}- Dans l'exemple qui va suivre, on prendra v = 6, c'est-à- dire N = 26 = 64, qui est une valeur couramment utilisée (mais en aucune façon limitative). Les mots D sont alors formés des bits Bi: D =Bo B 1 Bi B 63- L'indice i pouvant être alors représenté par un mot de six bits de la forme: i = (A 5 A 4 Ao}. Comme le ième bit Bl correspond au bit d'information qui sort du codeur pour atteindre le noeud de rang i du treillis à partir d'un noeud j de l'étape précédente, il est aisé de connaître ce noeud antécédent j: son numéro sera obtenu simplement en divisant par deux le numéro du noeud de départ et en lui ajoutant le bit Bl multi- plié par 2 v-1: j = i/2 + Bi 2 v-l Comme N = 2 V, le numéro i est codé sur v bits que l'on peut ranger dans un registre à décalage L'opération que l'on vient d'indiquer consistera donc simplement en un décalage à droite du registre et en l'admission du bit Bl en entrée du registre dans la bas- cule la plus à gauche de celui-ci, c'est-à-dire dans celle portant le bit de poids le plus fort. A cet effet, dans l'implantation matérielle jusqu'à présent proposée (figure 1), on appliquait les bits Bo, B 1 aux 2 v entrées d'un multiplexeur 2 V-en-1 (dans l'exemple cité, multiplexeur 64-en-1, référencé 11 sur la figure) délivrant en sortie un bit S(t), qui sera le bit Bl sélectionné, à l'adresse de lecture appliquée à la mémoire 10, à l'instant t grâce au multiplexeur commandé par le mot {S(t-1), S(t- v)} (c'est-à-dire le mot de six bits {S(t-1), S(t-6)}, dans l'exemple considéré. Ce schéma utilise un registre à décalage 12, que l'on appellera par la suite " registre de traceback ", comprenant v bas- cules 13 montées en cascade (v = 6 bascules, dans l'exemple consi- déré) délivrant chacune l'un des bits du mot de commande du multi- plexeur, et la dernière bascule délivrant le bit d'information recher- ché (avec un retard, inhérent à l'algorithme, de v étapes). Cette implantation, malgré son apparente simplicité matérielle, présente le grave inconvénient que, lorsque v prend des valeurs assez élevées (par exemple v = 6, comme dans l'exemple con- sidéré) l'opération de multiplexage est assez longue et limite la vitesse maximale de fonctionnement de ce système. En effet, comme il s'agit d'un système bouclé, celui-ci sera très sensible aux retards internes (retard d'origine matérielle, essentiellement dûs au multiplexeur et dépendant donc de la tech- nologie employée), et le débit des données en entrée sera nécessaire- ment limité à une cadence compatible avec l'ensemble de ces retards internes, cumulés. Le but de la présente invention est de proposer une nou- velle architecture matérielle de mise en oeuvre de l'algorithme de traceback qui permette de s'affranchir de ce retard de multiplexage très pénalisant, et permettre donc un gain en vitesse de l'exécution de cette fonction de traceback. Le circuit de l'invention est un circuit du type précité, c'est-à-dire un circuit de décodage de codes convolutionnels pour l'exécution de l'étape d'un algorithme de Viterbi consistant à explo- rer en sens inverse une pluralité de chemins d'un treillis représenta- tif d'un diagramme des transitions possibles résultant d'un codage par un codeur à v bascules, chaque noeud du treillis étant représenté par un mot de N = 2 v bits, ce circuit opérant de manière à sélection- ner, parmi une pluralité de chemins survivants possibles, celui pré- sentant la métrique la plus faible, de manière à reconstituer ainsi le chemin du treillis effectivement décrit lors du codage et retrouver la séquence de bits d'information ayant provoqué le parcours de ce che- min. Essentiellement, l'invention propose de répartir l'opéra- tion de multiplexage en plusieurs multiplexages plus simples, dispo- sés entre les bascules du registre à décalage, en d'autres termes en imbriquant les circuits de multiplexage et les étages du registre de traceback, au lieu de se contenter de placer en bloc ce registre en aval d'un multiplexeur, comme on l'avait jusqu'à présent proposé. Le registre de traceback va donc présenter une structure répartie, avec au moins un circuit de multiplexage intercalé entre deux étages consécutifs de ce registre. On verra qu'une telle architecture permet de n'utiliser que des multiplexeurs beaucoup plus simples, donc plus rapides. Dans un premier mode de réalisation, le circuit de déco- dage selon l'invention comprend: -une mémoire stockant une pluralité desdits mots de N = 2 v bits, et -en sortie de cette mémoire, un montage en cascade de v groupes de multiplexeurs 2-en-1, réduisant progres- sivement les 2 v sorties de la mémoire en une sortie unique, une bascule D étant disposée en sortie de cha- que multiplexeur, la dernière bascule, unique, la plus en aval délivrant séquentiellement les bits d'information correspondant au chemin recherché, et le signal de sélection de chaque multiplexeur étant directement donné par la sortie de cette dernière bascule. Dans un second mode de réalisation, le circuit de déco- dage selon l'invention comprend: -une mémoire stockant une pluralité desdits mots de N = 2 V bits sous forme de N/M blocs sélectionnables distincts de M bits chacun, M étant un sous-multiple de N de la forme M = 29, les sorties de chaque bloc étant appliqués sur un bus commun de M bits de large, un circuit sélecteur, pour sélectionner l'un desdits blocs de M bits et l'appliquer sur le bus, -un multiplexeur M-en-1 recevant en entrée les M bits appliqués sur le bus, une bascule D étant interposée entre chaque ligne de bus et l'entrée correspondante du multiplexeur, et -un ensemble série de bascules D, montées en sortie du multiplexeur, la dernière bascule dudit ensemble série délivrant sé- quentiellement les bits d'information correspondant au chemin re- cherché, et les signaux de sélection du multiplexeur et les signaux de commande du circuit sélecteur étant directement donnés par les sorties respectives des bascules successives de cet ensemble série. On va maintenant décrire en détail deux modes de mise en oeuvre de l'invention, en référence aux dessins annexés. La figure 1, précitée, illustre le schéma d'implantation de l'étape de traceback de l'algorithme de Viterbi qui avait été proposé par la technique antérieure. La figure 2 illustre un premier mode de réalisation de l'architecture selon l'invention, pour l'implantation de cette même fonction. La figure 3 illustre un second mode de réalisation de l'architecture selon l'invention, pour l'implantation de cette même fonction. Sur la figure 2, la référence 20 désigne la mémoire de données, qui est une mémoire dont la structure est la même que la mémoire 10 de la figure 1 (c'est-à-dire une mémoire contenant trois blocs de L mots de N bits, recevant en entrée des données D', des adresses de lecture AI et des adresses d'écriture Ae), mais dans laquelle l'organisation du stockage des mots a été légèrement modi- fié. Plus précisément, dans le schéma proposé, la mémoire est constituée de mots D', formés de 2 v bits, qui seront de la forme: D' = B'O, B'1 B B' - avec B'J = Bl (le bit de la configuration conventionnelle) si et seulement si l'écriture en binaire de j est: j = lAo A 1 AV-1} et l'écriture en binaire de i est: i = {Av-1 Av-2 A O}). Avec l'exemple considéré (qui n'est en aucune façon limi- tatif) o N = 2 V = 64, on peut donc écrire que la mémoire est consti- tuée de mots D' de 64 bits de la forme: D'= B'0, B'1 B' B'63, avec B'J = Bl (le bit de la configuration conventionnelle) si et seulement si l'écriture en binaire de j est: j = {Ao A A 5} et l'écriture en binaire de i est: i = {A 5 A 4 Ao}. Le mot numérique D' ainsi configuré est appliqué en entrée à une pluralité de multiplexeurs 2-en-1, qui sont donc au nombre de N/2 = 2 v-1 = 32 dans cet exemple, qui font donc la sélec- tion entre les N/2 premiers bits du mot D' et les N/2 derniers bits de ce même mot. Le bit de commande de ces multiplexeurs, le même pour tous, est le bit S(t-v) du registre de traceback (on verra par la suite comment est constitué ce registre et la manière dont est obtenu le bit nécessaire). En d'autres termes, les N/2 multiplexeurs 21 ont pour entrées respectives les bits Bl et Bi+ 2 v-1, avec O l'on notera Bi( 1), avec i = { O ( 2 V-l-1)}. La sortie de chacun de ces multiplexeurs est appliquée à une bascule D respective 31, qui constituent le premier étage du registre de traceback Le nombre de ces bascules 31 qui, en paral- lèle, constituent le premier étage du registre de traceback est bien entendu le même que celui (N/2 = 32) des multiplexeurs. Les sorties respectives des bascules 31 sont appliquées à une seconde pluralité de multiplexeurs 2-en-1, référencés 22, au nombre de N/4 = 2 v-2 = 16 dans cet exemple, qui font la sélection entre la première et la deuxième moitié du groupe de N/2 bits Bi( 1) sélectionnés à l'étage précédent. Ces N/4 multiplexeurs 22 ont pour entrées respectives les bits Bi(l) et Bi+ 2 v-2 (l), avec 0 31, qui a retardé d'une phase d'horloge le signal appliqué) Ils déli- vrent en sortie un bit que l'on notera Bi( 2), avec i = { 0 ( 2 v-2- 1)}. Les bits de sortie Bi( 2) de ces N/4 multiplexeurs 22 sont appliqués à N/4 bascules D respectives 32 constituant, prises globa- lement, le second étage du registre de traceback. Les étages suivants sont configurés de la même manière, avec à chaque fois réduction de moitié du nombre des composants. Dans l'exemple illustré, le troisième étage comprend N/8 = 8 multi- plexeurs 23 et N/8 = 8 bascules D 33, le quatrième étage comprend N/16 = 4 multiplexeurs 24 et N/16 = 4 bascules D 34, et le cin- quième étage comprend N/32 = 2 multiplexeurs 25 et N/32 = 2 bas- cules D 35 Tous ces multiplexeurs 2-en-1 sont commandés par le même bit S(t-v). Le sixième et dernier étage ne comprend plus qu'un seul multiplexeur 2en-1 dont la commande est, comme pour tous les autres multiplexeurs, le bit S(t-v), qui sera le bit issu du dernier étage du registre de traceback, constitué par une bascule unique 36 disposée en sortie en ce dernier multiplexeur, cette bascule délivrant d'ailleurs également le bit d'information recherché. On a représenté sur la figure 3 une autre forme de réali- sation, permettant de réduire le nombre de multiplexeurs et de bas- cules, tout en conservant une vitesse de traitement suffisante. Dans ce circuit, au lieu d'imbriquer complètement les 1 il multiplexeurs et les étages du registre de traceback comme dans le cas de la figure 2, on ne ramène en amont des circuits de multi- plexage que le premier étage du registre de traceback, les autres étages étant configurés en un bloc homogène. À cet effet, on fractionne la mémoire 20 en une pluralité de blocs 20 a, 20 b, 20 h, stockant chacun des mots de 8 bits par exemple, et dont les sorties disposent d'un état à haute impédance (c'est-à-dire que l'on peut sélectionner isolément, par une commande externe, l'un ou l'autre de ces différents blocs) et sont reliées à un bus commun 40, de 8 bits de large Dans l'exemple illustré, on aura donc 8 blocs de 8 bits ainsi montés en parallèle. Un décodeur d'adresse 50 positionne en mode actif un seul des blocs, et tous les autres en état haute impédance (signaux de sélection C 51 C 58). Les huit bits présents sur le bus 40 sont alors appliqués à un ensemble de huit bascules 31 constituant le premier étage du registre de traceback, et les sorties de ces bascules sont appliquées à un multiplexeur 8-en-1, référencé 60, délivrant sur sa sortie unique le bit d'information S(t-1). En aval, on trouve les n-1 étages restants du registre de traceback, constitués de bascules 32 36 (au nombre de cinq dans l'exemple considéré) la dernière bascule délivrant le bit d'infor- mation S(t-6) recherché. Le multiplexeur 8-en-1 est commandé par les bits S(t-4), S(t-3), S(t-2) des trois étages du registre à décalage situés immédia- tement en aval du multiplexeur, de manière à sélectionner le bit utile parmi les 8 bits S(t) présélectionnés ' Le décodeur d'adresse, quant à lui, est commandé par les bits S(t-v), S(t-v+l) S(t-4), à savoir les bits S(t-4), S(t-5) et S(t-6) des trois derniers étages du registre de traceback, dans l'exemple considéré. En ce qui concerne le stockage des données dans les diffé- rents blocs constituant la mémoire 20, le bloc 20 a contient les bits Bo, B, B 16, B 24, B 32, B 40, B 48 et B 56, le second bloc 20 b contient les bits Bl, B 9, B 57, et ainsi de suite, le huitième bloc 20 h contenant les bits B 7, B 15, B 63- Dans l'un ou l'autre des modes de réalisation, le circuit de l'invention procure un gain considérable sur la vitesse d'exécution de l'algorithme de traceback de Viterbi. En pratique le gain de vitesse ainsi obtenu est dans un rapport pouvant aller, suivant le nombre d'états du codeur, de 2 à 10 par rapport aux circuits conventionnels proposés, correspondant au schéma de la figure 1 Typiquement, pour un nombre élevé d'états du codeur ( 64 états, comme dans les exemples considérés), le gain en vitesse est de l'ordre de 3 à 4. REVENDICATIONS 1 Un circuit de décodage de codes convolutionnels, pour l'exécution de l'étape d'un algorithme de Viterbi consistant à explo- rer en sens inverse une pluralité de chemins d'un treillis représenta- tif d'un diagramme des transitions possibles résultant d'un codage par un codeur à v bascules, chaque noeud du treillis étant représenté par un mot de N = 2 v bits, ce circuit opérant de manière à sélection- ner, parmi une pluralité de chemins survivants possibles, celui pré- sentant la métrique la plus faible, de manière à reconstituer ainsi le chemin du treillis effectivement décrit lors du codage et retrouver la séquence de bits d'information ayant provoqué le parcours de ce che- min, caractérisé en ce qu'il comprend: une mémoire ( 20) stockant une pluralité desdits mots (D') de N = 2 V bits, et en sortie de cette mémoire, un montage en cascade de v groupes de multiplexeurs 2-en-1 ( 21, 22, 23, 24, 25, 26), réduisant progressivement les 2 Y sorties de la mémoire en une sortie unique, une bascule D ( 31, 32, 33, 34, 35, 36) étant disposée en sortie de chaque mul- tiplexeur, la dernière bascule, unique, la plus en aval ( 36) délivrant séquentiellement les bits d'information (S(t-6)) correspondant au chemin recherché, et le signal de sélection de chaque multiplexeur étant directement donné par la sortie de cette dernière bascule. 2 Un circuit de décodage de codes convolutionnels, pour l'exécution de l'étape d'un algorithme de Viterbi consistant à explo- rer en sens inverse une pluralité de chemins d'un treillis représenta- tif d'un diagramme des transitions possibles résultant d'un codage par un codeur à v bascules, chaque noeud du treillis étant représenté par un mot de N = 2 V bits, ce circuit opérant de manière à sélection- ner, parmi une pluralité de chemins survivants possibles, celui pré- sentant la métrique la plus faible, de manière à reconstituer ainsi le chemin du treillis effectivement décrit lors du codage et retrouver la séquence de bits d'information ayant provoqué le parcours de ce che- min, caractérisé en ce qu'il comprend: une mémoire ( 20) stockant une pluralité desdits mots de N = 2 v bits sous forme de N/M blocs ( 20 a, 20 b h) sélectionnables distincts de M bits chacun, M étant un sous-multiple de N de la forme M = 2 v, les sorties de chaque bloc étant appliqués sur un bus com- mun ( 40) de M bits de large, -un circuit sélecteur ( 50), pour sélectionner (C 51, C 52, C 58) l'un desdits blocs de M bits et l'appliquer sur le bus, -un multiplexeur M-en-1 ( 60) recevant en entrée les M bits appliqués sur le bus, une bascule D ( 31) étant interposée entre chaque ligne de bus et l'entrée corres- pondante du multiplexeur, et -un ensemble série de bascules D ( 32, 33, 34, 35, 36), montées en sortie du multiplexeur, la dernière bascule ( 36) dudit ensemble série délivrant séquentiellement les bits d'information (S(t-6)) correspondant au chemin recherché, les signaux de sélection du multiplexeur (S(t-2), S(t-3), S(t-4)) et les signaux de commande du circuit sélecteur (S(t-4), S(t- 5), S(t-6)) étant directement donnés par les sorties respectives (S(t- 2), S(t-3), S(t-4), S(t-5), S(t-6)) des bascules successives de cet ensem- ble série.