Brevet FR2665301A1 — publié le 19920131

MEMDIRE EPRCM A DRAIN ET SOLRCE DE S'I u F DIFFERENTES La présente invention concerne les mémoires à semi- conducteur et plus particulièrement les ménoires à grille flot- tante, non volatiles et électriquement prograrnmables, ouraxmment appelées mêéoires EPROM. Pour obtenir des mémoires à grande capacité de stoc- kage, par exemple des mémoires capables de stocker jusqu'à 16 Mégabits, on doit réduire le plus possible la dimension de chacune des cellules constituant la mémoire Mais on est évidem- ment limité par des considérations physiques et notanmment par la finesse des motifs que permettent les étapes de photolithogra- phie On est limité aussi par les paramètres électriques para- sites qui sont dus au processus de fabrication et qui perturbent le fonctionnement de la mémoire. La figure 1 A représente un transistor T d'un point mémoire à grille flottante Ce transistor possède une grille flottante 1 et une grille de coummainde 2, ainsi que deux régions semiconductrices d'un premier type de conductivité (source 3 et drain 4) séparées par une région de canal d'un type de onducti- vité opposé recouverte par la grille flottante 1 et la grille de comriande 2. La grille de commande 2 est reliée à une ligne de mot LM Le drain 4 est relié à une ligne de bit LB La source 3 est reliée à la masse. Pour programmer, ou ecrire, un tel point m Dnoire, on charge la grille flottante 1 par injection de porteurs chauds, en appliquant à la grille de coimande 2, pendant que le transistor conduit un oeurant entre ses régions de souroe 3 et de drain 4, un potentiel suffisamoent élevé pour que les porteurs de charge (électrons) soient attirés et piégés dans la grille flottante. Cette opération d'écriture a pour effet d'augmenter le seuil de conduction du transistor qui, une fois programmé, ne condluira le courant que pour des valeurs de potentiel appliqué sur sa grille de oeamnde plus élevées qu'en l'absence de programmation. Lors de la lecture de l'information contenue dans un point mnnoire, on applique à la grille de commende du transistor de ce point mnmoire une tension à la fois supérieure à la tension de seuil de déclet de conduction à l'état non-programmâ et inférieure à la tension de seuil de déclencheoent de comduction à l'état progranué Si le transistor conduit quand une différenoe de potentiel adaptée est appliquée entre la souroe et le drain, le point mémoire est à l'état non-programmr Si le transistor ne conduit pas, le point mémoire est à l'état programme. Le potentiel appliqué à la grille de commande lorsqu'cn programme le point mémoire, ou potentiel de programmation VPP, est par exemple de 15 volts Le potentiel de drain Vo C est alors par exemple de 10 volts et le potentiel de souroe VSS est par exemple O volt ou la masse. Le potentiel appliqué à la grille de commanade lors de la lecture du point mémoire est par exemple de 5 volts Le poten- tiel de drain VOC est alors par exemple de 1,5 volts, et le potentiel de source VSS est par exemple O volt ou la mnasse. La figure l B représente une vue en ooupe d'un point mémoire implanté dans une tranche de silicium Le transistor coprerd une grille flottante 1, une grille de coernade 2, une région de source 3 et une région de drain 4 La source et le drain sont deux régions semiconductrices d'un premier type de conductivité, par exemple N+, séparées par une région de canal 7 d'un type de conductivité opposé, par exemple P-. La grille flottante 1 du transistor est réalisée par un premier niveau de silicium polycristallin (poly 1) Elle est séparée du substrat par une couche mince de dioxyde de silicium , appelée couche d'oxyde de grille Une couche de dioxyde de silicium 6 est présente entre les couches de grilles 1 et 2 La grille de commanrde 2 est réalisée par un deuxième niveau de sili- cium polycristallin (poly 2) La couche de dioxyde de silicium 6 est appelée couche d'oxyde interpoly. L'un des problèmes pour la réalisation de mémoires EPRIM comprenant un grand nombre de cellules du type de celle illustrée très schématiquement en figure l B est d'assurer avec le minimum de perte de surfaoe la connexion entre tous les drains des cellules d'une même colonne (ligne de drain ou de bit) et entre toutes les grilles de commiande d'une même rangée (ligne de mot), tout en reliant toutes les sources à la masse. Ceci doit être effectué non seulement en rendant mini- male la surface occupée, mais aussi en faisant que les connexions entre cellules soient suffisamment conductrices pour éviter des chutes de tension sur les lignes de mot, de bit ou de masse. En outre, c'est un objet de la présente invention de réaliser une telle structure dans laquelle les lignes de bits (drains) et les lignes de masse (sources) soient nettement différenciées. Pour atteindre ces objets, la présente invention prévoit une nouvelle structure de mémoire EPROM à différenciation de lignes de bit et de lignes de masse, ainsi qu'un nouveau procédé de fabrication d'une telle mémoire. Plus particulièrement, la présente invention prévoit une architecture de mémoire à cellules de type EPROM, chaque cellule comprenant une diffusion de drain, une diffusion de source et au-dessus de la région de canal une grille flottante et une grille de cmnmahxe, les cellules élémentaires étant alignées selon des colonnes dans l'ordre source, grille, drain, grille, souroe, grille, drain, etc, des lignes de bit reliant tous les drains des cellules d'une mnme colonne et des lignes de mot reliant toutes les grilles de cronande des cellules d'une même rangée, les colonnes étant généralement séparées les unes des autres par des régions d'oxyde de champ Dans oette structure, toutes les sources des cellules d'une même rangée sont intercon- nectées par une diffusion du mnme type que les souroes se prolon- geant selon une rangée; toutes les grilles de cemnahale des cellules d'uns même rangée sont reliées par une ligne de mot corresponant à un deuxième niveau de silicium polycristallin revêtu d'une couche de siliciure d'un métal réfractaire; et tous les drains d'une même colonne sont reliés par une ligne de bit correspoxdant à une métallisation ( 41) en un métal réfractaire rejoignant les diffusions de drain, oette métallisation étant séparée des ensembles de grille et des diffusions de souroe par une couche d'oxyde de silicium. La région d'oxyde de champ est absente entre des régions de source d'une mème rangée. La présente invention prévoit aussi un procédé de fabrication d'une architecture de mémoire comnrenant les étapes consistant à: former des colonnes d'oxyde épais délimitant des régions dans lesquelles seront formées les colonones de cellules de mémoire; former un empilement de grille comprenant une couche d'isolement de grille, un premier niveau de silicium polycristal- lin de grille flottante, une couche d'isolement entre grilles, un deuxième niveau de silicium polycristallin de grille de cxmmande associé à une couche de siliciure, et une couche iso- lante supérieure, former au-dessus de cet empilement une couche mince d'un troisième niveau de silicium polycristallin; graver cet ensable de couches pour définir des structures de grille, cette gravure s'effectuant jusqu'au sili- cium du substrat entre les colonnes d'oxyde épais; masquer les régions o les zones de drain sont apparentes; effectuer la gravure de la région d'oxyde de champ entre des sources d'une même rangée; implanter (N+) les régions de drains, de sources, et entre sources; disposer un isolant pour remplir les espaces entre ermpilements de grille au-dessus des sources et pour former des espaceurs latéraux sur les côtés des empilements tournes vers les drains; graver de façon anisotrope la couche d'isolant de remplissage pour dégager les surfaces apparentes de silicium au niveau des drains et de ladite couche de troisième niveau de silicium polycristallin; réoxeyder ladite couche de silicium polycristallin; graver la partie réoxydée jusqu'à obtenir le dénu- dement des régions de drain; déposer une couche conductrice de contact de drain en un métal réfractaire; et graver la partie réoxydée jusqu'à obtenir le dénu- dement des régions de drain; déposer une couche conductrice de contact de drain ( 41) en un métal réfractaire (figure 7); et réaliser les opérations finales classiques de métal- lisation. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: les figures 1 A et l B décrites précdment rappellent l'allure d'un point mémoire EPROM; la figure 2 représente de façon extrêmement schématique et symbolique une vue de dessus d'un ensemble de cellules selon la présente invention; la figure 3 représente une vue de dessus partielle de cellules selcn la présente invention; la figure 4 illustre une coupe A-A de la figure 3 après définition des grilles; les figures 5 A et 5 B illustrent des coupes B-B de la figure 3 lors d'étapes successives de définition des sources; les figures 6 à 8 représentent des coupes A-A de la figure 3 lors d'étapes successives de fabrication; la figure 9 représente une coupe C-C de la figure 3 après gravure du mntal; la figure 10 représente une oupe D-D de la figure 3 après gravure de mnétal; et la figure 11 représente en vue de dessus partielle d'un mode de réalisation particulier de la présente invention. On notera que, commre cela est usuel dans la représenta- tion des circuits intégrés, les dimensions latérales et d'épais- seur des diverses couches ne sont pas trazes à l'échelle ni à l'intérieur d'une figure donnée, ni d'une figure à l'autre, les diverses dimensions étant arbitrairaement dilatées ou contractées pour simplifier la lisibilité et le tracé des figures. La figure 2 est une vue de dessus symbolique et extrê- mement schématique d'un ensemble de cellules selon l'invention. Elle est uniquement destinée à faciliter la compréhension de la topologie de la memoire selon la présente invention On a désigné par S, G, D les régions de souroe, de grille et de drain d'un transistor élémentaire Chacun de ces transistors est orienté dans la direction des colonnes dans la représentation de la figure 2 Ainsi, verticalement, on trouve successivement une région de source S (diffusion N+), une région de grille G (grille flottante et grille de commande) puis une région de drain D (dif- fusion N+) et à nouveau une région de grille et une région de source, et ainsi de suite Les zones pointillés désignent des zones d'oxyde épais ou oxyde de champ séparant des colonnes de transistors adjacents sauf aux emplacaments des sources. Les diffusioes N+ de souge sont continues selon des rangées alors que les diffusions de drain sont en forme d'îlots isolés. On note dans la figure 2, un ensemble de colonnes répé- titives et une colonne 10 o la région d'oxyde est plus large La colonne 10 est destinée à reprendre des contacts de source comme on le verra ci-après. Toutes les grilles de cormmaxe d'une même rangée (hori- zontale dans la figure) sont in terconecées orme le verra ci- après par une ligne de mot LM corresp ant à un deuxième niveau de silicium polycristallin et à du siliciure. Tous les drains des transistors d'une même colonne (verticale) sont intercnnectés, comme on le verra ci-après, par une ligne de bit LB en un métal réfractaire formée au-dessus du deuxième niveau de silicium polycristallin. Il apparaitra à la lecture de la description ci-après que l'architecture de mémoire illustrée sch Inatiquement en figure 2 se prête à une réalisation hautement miniaturisée du fait que de nmnbreuses étapes suocessives peuvent être autoalignées et donc que l'on arrive aux dimensions minimales pour une techno- logie donnée. En pratique, on pourra réaliser une mémoire selon la présente invention en répétant horizontalement des groupes de 16 cellules élémentaires séparées par une colonne de reprise de source telle que la oolonne 10 de la figure 2 et, verticalement, on pourra trouver plus de 1000 transistors par colonne On notera d'ailleurs, ci-après que la présente invention permet de mini- miser le nombre de reprises de contact de drain sur le réfrac- taire susmentionné, éventuellement à un seul contact tous les 1000 transistors. Dans la description ci-après de la présente invention, on s'attachera tout particulièrement à la structure de la zone mémoire elle-mêmne Il sera clair pour l'homme de l'art que, sur la même puce de circuit intégré que oelle incorporant la mémoire, seront également prévus des transistors classiques, par exemple des transistors de déocdage de mémoire ou autres transistors faisant partie d'un composant Commae oela est conu de l'homme de l'art dans le domaine de la fabrication des circuits intégrés, oes autres transistors, qui compreront habituellement une seule grille de commande et pas de grille flottante, pourront être réalisés lors des mêmes étapes de fabrication que celles des transistors à grille flottante selon l'invention L'invention se prête d'ailleurs tout particulièrement à une telle combinaison. La figure 3 représente en vue de dessus une portion de mémoire selon la présente invention dans laquelle on peut voir deux colonnes 11 et 12 de transistors à côté d'une colonne 10 de reprise de cxntact de souroe Cette figure 3 est un peu plus réaliste que la figure 2 et est essentielleemnt destirnée à servir de repère pour les vues en coupe qui seront décrites ci-après. L'accolade 14 désigne les limites d'une oolcnne d'oxyde épais initialnement formée entre deux colonnes de transistors et l'accolade 15, les limites d'une colonne d'oxyde épais initia- lement formée dans une zone qui servira aux reprises de contact de source. Cette structure sera décrite ci-après en relation avec les diverses vues en coupe à divers stades de fabrication. La figure 4 représente une vue en coupe selon la ligne A-A de la figure 3 à un stade intermédiaire de fabrication alors que seules les zones d'oxyde épais ont été formées et que l'on a déposé et gravé de façon classique toutes les couches successives destirnes à former les grilles flottantes et de oenmmande. Plus particulièrement, on voit en figure 4, sur un substrat de silicium nmcocristallin 21 une première couche d'oxyde de grille 22, un premier niveau de silicium polycris- tallin (poly 1) 23 correspondant aux grilles flottantes, une couche d'oxyde mince 24 (couche d'oxyde interpoly), un deuxième niveau de silicium polycristallin (poly 2) 25 correspocdant aux grilles de ccmamnde, une couche d'un siliciure de métal réfrac- taire 26, une ouche d'oxyde de silicium épais 27, un troisième niveau de silicium polycristallin 28 et une oeuche de résine 29. Dans la représentation de la figure 4, le masque de résine 29 a été gravé selon un motif choisi pour délimiter des régions de source 31 et 32 et une région de drain centrale 33. (On retrouve également des régions de drain à l'extérieur des régions de source 31 et 32) La région de drain 33 est plus large que les régions de source 31 et 32, pour des raisons qui apparai- tront ci-après. On notera que l'une des originalités de la présente invention réside dans la prévision du troisième niveau de sili- cium polycristallin 28. Les figures 5 A et 5 B représentent des vues en coupe dans la méme direction que la figure 4, mais selon la ligne B-B de la figure 3 Cette coupe, au lieu de se situer au milieu d'une colonne de transistor, se situe légèrmant à l'écart de oette colonne dans une région o se trouve de l'oxyde de champ, 35. La figure 5 A représente l'état de la structure alors que l'on a gravé les couches de grille 22 à 29 mais avant de réaliser les implantations de drain et de source La gravure des couches de grille se prolongre jusqu'à la couche d'oxyde épais 35. Apres oette gravure, une couche de résine 37 masque les régions de drain Ensuite, comne le représente la figure 5 B, la couche d'oxyde épais 35 est gravée au niveau des sources, et les diffusions de source 31 et 32 sont effectuées en même temps que la diffusion de drain 33 illustrée en figure 4 La structure de la figure 5 B est également représentée après enlèvement des couches de résine supérieures 29 et 37. Les figures 6 à 8 représentent des coupes A-A à des phases successives de fabrication ultérieures à celles illustrées en figures 4 et 5. Comme le représente la figure 6, une couche d'oxyde 40 est déposée par voie chimique en phase vapeur de façon à remplir les intervalles relativement étroits entre les motifs de grille situés de part et d'autre d'une région de source et à former des espaceurs sur les parois verticales des motifs de grille de part et d'autre d'un motif de drain En effet, come on l'a vu précé- dament, les régions de drain sont nettement plus larges que les régions de source (à l'exception des régions de reprise de contact de source). A l'étape illustrée en figure 7, on a procédé à une attaque anisotrope verticale de la couche d'oxyde 40 pour l'enlever au-dessus des surfaoes de silicium et plus particuliè- rement au-dessus de la région de drain dopée N+ 33 Lors de cette étape d'enlèvement, la couche de silicium 28 (troisième niveau de silicium polycristallin) sert à arrêter la gravure au-dessus de l'empilement de couches de grille Apres quoi, on oxyde cette couche 28 (en même temps d'ailleurs que s'oxyde la partie apparente de la région de drain 33, cette partie apparente s'oxy- dant rnéanmoins moins vite du fait qu'il s'agit de silicium mnox et nrn polycristallin) La couche de troisième niveau de silicium polycristallin ayant une épaisseur faible et bien déterminée, son oxydation puis l'enlèvement de la couche d'oxyde formée simulta- nément sur la région de drain 33 se fait en consreant une épais- seur d'oxyde relativement bien détermirnée Il en résulte que l'épaisseur de la région d'oxyde 27 restante peut être déterminire avec précision Ceci constitue un avantage important par rapport aux structures de l'art antérieur, dans lesquelles cette épais- seur est mal déterminée à la suite des diverses étapes d'oxy- dation et de gravure d'oxyde Cette épaisseur, bien que non critique, doit être aussi faible que possible pour permet L Ltre une acclération du procédé de fabrication tout en étant suffisamment élevée pour maintenir à une valeur raisonnable, et de préférence ccanue, les capacités parasites entre les grilles de commarade et les métallisations déposées ensuite. A la figure 7, après l'élimination de la couche d'oxyde sur la région de drain et dans les régions de reprise de contact de source 10, on a illustré le dépôt d'une couche d'un mnétal conducteur, de préférence un mnétal réfr-ztaire tel que du tungs- tène 41 qui sera gravé selon des colonnes Cette liaison étant à haute conductivité, elle permet de réaliser seulement un petit nombre de reprises de contact entre les colonnes de drain et les colonres de reprise de contact de source avec une métallisation supérieure classique, oouranment en aluminium. On pourra ensuite de façcon relativement classique et coxmme le représente la figure 8, déposer une couche d'oxyde de planarisation 42, puis une couche d'un métal de reprise de contact 43, par exemple de l'aluminium En figure 8, on a repré- senté une ouverture dans la couche d'oxyde de planarisation 42 et un contact entre la couche d'aluminium 43 et la couche de tungs- tène 41. L'essentiel de la présente invention a été déc Frit dans ce qui précède Les figures suivantes sont notamment destinées à mieux faire comprendre l'architecture de la mémoire selon la présente invention. La figure 9 représente une vue en coupe selon la ligne C-C de la figure 3, c'est-à-dire perpendiculairement à des régions de drain On retrouve dans cette figure les régions de diffusion de drain 33, d'oxyde de champ 35, de métallisation de drain 41, d'isolement 42 et de métallisation 43 Dans le cas de la figure 9, on a représenté une situation o la coupe est effec- tuée en dehors de régions de contact entre les métallisations 43 et les métallisations de drain 41. La figure 10 représente une vue en coupe selon la ligne D-D de la figure 3, c'est-à-dire au niveau des grilles des cel- lules de mémoire Cette figure se comprernd d'elle-même à partir de la description précédente On y a seulement reporté les réfé- rences correspondant à celles des figures précédentes On notera que la liaison de grille de commande à grille de commande selon une rangée se fait par l'ensemble du deuxième niveau de silicium polycristallin 25 et du siliciure de métal réfractaire 26 Il s'agit donc d'une liaison à haute conductivité qui constitue directeent une ligne de mot. Enfin, la figure 11 représente une vue de dessus ana- logue à celle de la figure 3 mais dans le cadre d'un mode de réalisation particulier o l'on a représenté en plus, par des rectangles, des reprises de contact de drain et des reprises de contact de source, c'est-à-dire, en ce qui co aerne les drains, un contact entre la oouche de tungstène 41 et la couche d'alumi- nium supérieure et, en ce qui ccroer les sources, un contact entre la couche d'aluminium supérieure et la couche de tungstène de source qui est élargie, comme on l'a indiqué en relation avec la figure 2, une fois toutes les seize cellules Etant donné qu'il n'est pas rncessaire de reprendre un contact avec chaque région de reprise de source et chaque région de drain, il est possible, camne cela est représenté, d'élargir les zones de contact, ce qui simplifie le processus de fabrication. La présente demande est relativement suocinte en ce qui onerne les étapes de fabrication car celles-ci sont bien connues de l'homme de l'art Une architecture de mémoire selon la présente invention pourra être fabriquée en utilisant des tech- niques cannues de dépôt et de croissance thermique de couches et des techniques de masquage et de gravure anisotrope, par exaemple des gravures sèches assistées par plasma (RIE) En effet, on connait maintenant de tels procédés de gravure qui sont bien ani- sotropes et nettement sélectifs entre les divers matériaux men- tionnés précédemment, et notamment entre le silicium et l'oxyde de silicium. Par ailleurs, diverses couches d'isolement ont été mentionnées simplement cornme étant des oouches d'oxyde de silicium (Si O 2) L'homme de l'art saura choisir d'autres isolants ou combinaison d'isolants pour oertainres de ces couches par exemple des sandwich oxyde-nitrure-oxyde de silicium (ON). D'autres oucuhes isolantes pourront être dopées de façon à favo- riser leurs propriétés de fluage. A titre purement indicatif d'exemple de valeurs numé- riques, on pourra, dans la pratique, adopter pour les épaisseurs des diverses ouches les valeurs suivantes: Couche d'oxyde de grille 22: 10 nu Premier niveau de silicium polycristallin 23: 100 nu Couche d'oxyde interpoly 24: 10 nu Deuxième niveau de silicium polycristallin 25: 550 nu Couche de siliciure réfractaire 26: 150 nu Couche d'oxyde supérieure 27: 300 nu Troisième niveau de silicium polycristallin 28: 50 nm Couche d'oxyde de champ 35: 500 nrn De même, on pourra obtenir un pas dans la direction des lignes de 1,5 micromatres et dans la direction des oolonnes de 1, 15 micromatres, ce qui correspond à une surface de point mémoire de 1,725 micromatres carrés. REVENDICATIONS 1 Architecture de mémoire à cellules de type EPMRM, chaque cellule comprenant une diffusion de drain ( 33), une diffusion de source ( 31, 32), et au-dessus de la région de canal une grille flottante ( 23) et une grille de cornaale ( 25, 26), les cellules élémentaires étant alignées selon des colonnes dans l'ordre source, grille, drain, grille, souroe, grille, drain, etc, des lignes de bit (LB) reliant tous les drains des cellules d'une mnûe colonne et des lignes de mot (LM) reliant toutes les grilles de cxaalne des cellules d'une mne rangée, les colonnes étant généralement séparées les unes des autres par des régions d'oxyde de champ ( 35), caractérisée en ce que: toutes les sources des cellules d'une même rangée sont interconnactées par une diffusion ( 31 et 32) du même type que les sources se prolongeant selon une rangée, toutes les grilles de oemmande ( 25, 26) des cellules d'une même rangée sont reliées par une ligne de mot (LM) correspoxdant à un deuxième niveau de silicium polycristallin revêtu d'une couche de siliciure d'un métal réfractaire, et tous les drains ( 33) d'une même colonne sont reliés par une ligne de bit (LB) correspcxnant à une métallisation ( 41) en un mnétal réfractaire rejoignant les diffusions de drain, cette métallisation étant séparée des ensembles de grille et des diffusions de souroe par une couche d'oxyde de silicium ( 40). 2 Architecture de mémoire selon la revendication 1, caractérisée en ce que la région d'oxyde de champ est absente entre des régions de souroe d'une même rangée. 3 Architecture de mémoire selon la revendication 1, dans laquelle des contacts de source et de drain sont repris par une métallisation supérieure, caractérisée en ce que seul un petit rombre de tels contacts est établi, d'o il résulte que la dimension de ces contacts peut être plus importante. 4 Procédé de fabrication d'une architecture de mémoire selon la revendication 1, comprenant les étapes consistant à: former des colonnes d'oxyde épais ( 14) délimitant des régions dans lesquelles seront formées les colonnes de oellules de mémoire; former un empilement de grille comprenant une couche d'isolement de grille ( 22), un premier niveau de silicium poly- cristallin de grille flottante ( 23), une couche d'isolement entre grilles ( 24), un deuxième niveau de silicium polycristallin de grille de comnaride ( 25) associé à une couche de siliciure ( 26), et une couche isolante supérieure ( 27), caractérisé en ce qu'il comprend en outre les étapes suivantes: former au-dessus de oet empilement une couche mince d'un troisième niveau de silicium polycristallin ( 28); graver cet ensemble de couches pour définir des structures de grille, cette gravure s'effectuant jusqu'au sili- cium du substrat entre les colonnes d'oxyde épais; masquer les régions o les zones de drain sont apparentes (fig 5 A); effectuer la gravure de la région d'oxyde de champ entre des souroes d'une même rangée; implanter (N+) les régions de drains, de sources, et entre souroes (figure 4, 5 B); disposer un isolant ( 40) pour remplir les espaces entre empilements de grille au-dessus des sources et pour former des espaceurs latéraux sur les côtés des empilements tournes vers les drains (figure 6); graver de façon anisotrope la couche d'isolant de remplissage ( 40) pour dégager les surfaces apparentes de silicium au niveau des drains et de ladite couche de troisième niveau de silicium polycristallin; réoxyder ladite couche de silicium polycristallin; graver la partie réoxydée jusqu' à obtenir le dénu- dement des régions de drain; déposer une couche conductrice de contact de drain ( 41) en un mntal réfractaire (figure 7); et réaliser les operations finales classiques de métal- lisation.