Brevet FR2668640A1 — publié le 19920430

ta présente invention concerne une mémoire RAM (mémoire vive ou à accès sélectif) dynamique, appelée mémoire DRAM, et plus particulièrement une mémoire de ce type où le bruit de couplage est rendu minimal avec une petite surface de mémoire. Dans une DRAM classique, chaque cellule de mémoire comprend un condensateur et un transistor MOS et est connectée entre des lignes de bit et de mot formant une matrice. Les lignes de bit sont parallèles et ont la même longueur. Chaque paire de lignes de bit est connectée à un amplificateur de lecture de type basculeur bistahle. A mesure que l'on tente d'accroître la densité d'intégration de telles mémoires, les règles à respecter pour leur conception deviennent plus précises. L'espace entre les lignes de bit devient plus étroit et le condensateur de stockage de la cellule de mémoire devient plus petit. De ce fait, le fonctionnement de l'amplificateur de lecture risque d'être affecté par la capacité de couplage mutuel entre une ligne de bit d'un amplificateur de lecture activé et des lignes de bit situées au-dessus ou au-dessous pendant un accès à une cellule de mémoire et le fonctionnement de l'amplificateur de lecture. La figure 1 représente le schéma d'une structure de DRAM conventionnelle à lignes de bit repliées. Des cellules de mémoires MC1G à MC12 et MC20 à MC22 sont connectées aux intersections de lignes de bit BO, BO, ... , B2, B2 et de lignes de mot W1 et W2. De même, plusieurs paires de lignes de bit (BO, BO), (B1, B1) et (B2, B2) sont connectées à des amplificateurs de lecture SA0 à SA2 respectivement. Chaque cellule de mémoire comprend un transistor MOS désigné par M et un condensateur de stockage C qui est connecté en parallèle avec le circuit drain-source du transistor M.Le drain de chaque transistor MOS est connecté à une ligne de bit BO, BO, ... B2, B2 et la grille de chaque cellule de mémoire MC10 à MC12 et MC20 à MC22 est connectée à une ligne de mot W1 ou W2. Une borne du condensateur de stockage C est connectée à une borne de tension VP. En tant que capacités de couplage, des capacités CBS sont interposées entre les lignes de bit et le substrat et des capacités CBB sont interposées entre deux lignes de bit voisines. La capacité des condensateurs de stockage C est désignée par Cs. Lorsque les cellules de mémoire MC10 à MO12 sont sélectées par un signal appliqué à la ligne de mot Wl, les charges des condensateurs de stockage C des cellules sélectées sont transférées à travers les transistors MOS respectifs aux lignes de bit BO à B2. Ainsi, la tension de la ligne de bit BO à B2 en question est augmentée ou diminuée de t Vs par rapport à l'autre ligne de bit BO à B2 de la paire, la quantité #Vs = (Vs - Vb ) Cs CBS + 2CBB + Cs où Vs indique la tension du condensateur de stockage C et Vb indique la tension de la ligne de bit avant la sélection de la cellule de mémoire. Lorsque la tension des lignes de bit BO à B2 est accrue de A Vs par rapport aux autres lignes de bit BO à B2 par les cellules de mémoire MC10 à MC12, les amplificateurs de lecture SAO à SA2 sont activés pour abaisser la tension des lignes de bit BO à B2, tension qui est déjà inférieure de OVS à celle des lignes de bit BO à B2. A ce moment, la tension sur la ligne de bit B1 par exemple, est diminuée, sous l'effet de la capacité de couplage CBB, en réponse à l'abaissement de la tension sur les lignes de bit BO et B1 voisines.Cet effet devient un problème d'autant plus sérieux que l'espace entre les lignes de bit BO à B2 et BO à B2 et la capacité des cellules de mémoire MC10 à MC12 et MC20 à MC22 diminuent. Pour préciser ce problème, on utilisera une grandeur appelée taux de couplage CL, indiquant le degré du bruit de couplage entre les lignes de bit BO à B2 et BO à B2 r et qui est défini comme suit: CBB (%) . . . . . (1) CS + CBS + 2CBB Selon l'équation (1), Si l'espace entre les lignes de bit BO à B2 et BO à B2 est réduit, la capacité de couplage CBB est accrue, de sorte que le taux de couplage a est augmenté, et ce taux est augmenté aussi en réponse à la diminution de la capacité de stockage Os des cellules de mémoire MC10 à MC12 et MC20 à MC22. Comme mentionné précédemment , si le bruit de couplage entre les lignes de bit est accru, la marge de fonctionnement de l'amplificateur de lecture est réduite, avec le risque que les amplificateurs de lecture ne fonctionnent pas convenablement. Pour résoudre ce problème, on a mis au point un circuit de mémoire utilisant une structure de lignes de bit torsadées comme celle illustrée sur la figure 2. Dans le circuit conventionnel selon la figure 2, chaque paire de lignes de bit, telle que (BO, BO), (B1, Bl), (B2, B2) ou (B3, 33), est torsadée 2 N fois ou davantage (N est un entier) et les amplificateurs de lecture SAO à SA3 sont connectés chacun à l'extrémité d'une paire de lignes de bit (BO, 30), (31, B1), (B2, B2) ou (B3, B3).En torsadant ainsi chaque paire de lignes de bit (BO, BO), B1, B1), B2, B2) et (B3, B3) à tour de rôle, de manière que les lignes de chaque paire soient croisées, les paires de lignes de bit voisines ne sont pas torsadées simultanément à l'intersection avec la même ligne de mot et la capacité de couplage peut être réduite d'environ sa comparativement à celle de la structure à lignes de bit repliées illustrée sur la figure 1. Donc, bien que la capacité "d'intracouplagex' ou de couplage à l'intérieur d'une paire de lignes de bit soit maintenue, la capacité "d'intercouplage", c' est-à-dire de couplage entre différentes paires de lignes de bit voisines peut être supprimée complètement. Ainsi, la capacité de couplage totale de la ligne de bit est réduite d'environ 50 % et le bruit de couplage produit entre des lignes de bit voisines peut être réduit considérablement. Cependant, pour torsader successivement les différentes paires de lignes de bit de manière que les lignes de chaque paire soient croisées, il faut opérer plus de deux torsions. De ce fait, la surface occupée par les cellules de mémoire augmente considérabl#ement, de sorte qu'il devient difficile d'obtenir une haute intégration des cellules. L'un des buts de la présente invention est de procurer une mémoire à semi-conducteurs avec laquelle le bruit de couplage puisse être réduit et qui soit néanmoins réalisable sous une grandeur minimale. La présente invention apporte une mémoire à semi-conducteurs comprenant: des lignes de bit disposées en parallèle et qui sont torsadées au même endroit par groupe de plus de deux paires de lignes de bit voisines; des lignes croisant les lignes de bit; des amplificateurs de lecture connectés aux extrémités des paires de lignes de bit; et des cellules de mémoire connectées aux intersections des lignes de bit et des lignes de mot. D'autres caractéristiques et avantages de l'invention ressortiront plus clairement de la description qui va suivre d'exemples de réalisation préférés mais nullement limitatifs, ainsi que des dessins annexés, sur lesquels: - la figure 1 est le schéma d'une DRAM classique avec des lignes de bit repliées, déjà décrit; - la figure 2 est le schéma d'une DRAM classique avec des lignes de bit torsadées, également décrit déjà; et - la figure 3 est le schéma d'une DRAM avec des lignes de bit torsadées selon l'invention. La figure 3 montre le schéma d'un mode de réalisation préféré d'une DRAM ayant une structure à lignes de bit torsadées selon l'invention. Sur cette figure, des amplificateurs de lecture supérieurs SAU forment une rangée d'un côté de la matrice, du côté supérieur par exemple, et des amplificateurs de lecture inférieurs SAD forment une rangée sur le côté opposé de la matrice, le côté inférieur par exemple. Des lignes de bit (BOf BO) et (B2, B2) sont connectées aux amplificateurs de lecture supérieurs SAU respectifs, tandis que d'autres lignes de bit (B1, B1) et (B3, B3) sont connectées aux amplificateurs de lecture inférieurs SAD respectifs.Des cellules de mémoire MC10 à MCK3 sont connectées respectivement aux intersections des lignes de bit BO à B3 et BO à B3 et des lignes de mot W1 à WK; Les paires de lignes de bit (BO, BO) et (B2, B2) connectées aux amplificateurs de lecture supérieurs SAU et les autres paires de lignes de bit (B1, B1) et (B3, B3), connectées aux amplificateurs de lecture inférieurs SAD, sont mutuellement torsadées une seule fois aux même endroit.Plus exactement, les paires précitées de lignes de bit sont torsadées respectivement, au même endroit, de manière que les deux lignes de bit de chacune des paires (30, BO) et (B2, B2) s'étendent vers l'extérieur, après la torsion, et soient torsadées chacune par une partie centrale avec les lignes de bit des paires IB1, B1) et (B3, B3) respectivement. Donc, après cette torsion, les lignes de bit sont chacune situées à côté dune nouvelle ligne de bit. Après la torsion, les lignes de bit s'étendent de nouveau parallèlement, mais leur ordre de succession, de haut en bas sur la figure 3 par exemple, n'est plus le même qu'avant la torsion. Dans l'exemple particulier représenté sur la figure 3, une paire de lignes de bit, BO et BO par exemple, se trouve chaque fois entre deux lignes de bit séparées, (B1 et 31) d'une autre paire, avant ou après la torsion. Conformément à une autre caractéristique de l'invention, chacun des amplificateurs de lecture supérieurs SAU et inférieurs SAD est connecté, d'un côté et de l'autre de la matrice, à une paire de lignes de bit située entre les deux lignes de bit séparées d'une autre paire. il s'ensuit qu'aussi bien la capacité d'intracouplage que la capacité dtintercouplage sont réduites d'environ 50 %, si bien que la capacité de couplage totale est également réduite d'environ 50 %, avec le résultat que le bruit de couplage peut être diminué de manière efficace. De plus, comme les amplificateurs de lecture SAU et SAD sont disposés séparément sur deux côtés opposés de la matrice, la grandeur de chacun des amplificateurs peut être augmentée et la marge d'amplification peut être accrue. En outre, comme toutes les lignes de bit sont seulement torsadées une fois, par groupe de quatre lignes de bit, l'augmentation de l'aire de surface de la cellule de mémoire est réduite de moitié en comparaison avec l'augmentation résultant de la structure conventionnelle à lignes de bit torsadées. Le tableau suivant indique les rapports entre les bruits de couplage, les aires de cellules et les différentes structures des lignes de bit. structure des ! aire bruit de couplage entre lignes de bit lignes de bit de ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ puce bruit d'in-bruit d'in lignes de bit repliées 0 nN 2nN lignes de bit torsadées bit torsadées&verbar;; convention- nelles #A O lignes de bit torsadées se- #A A 1 a N lon l'inven- I tion (Tableau 1) Ainsi qu'il ressort de ce tableau, l'aire occupée sur la puce par la structure conventionnelle des lignes de bit torsadées est superieure de t A à celle de la structure à lignes de bit repliées, tandis que l'aire occupée sur la puce par la structure de lignes de bit torsadées selon l'invention dépasse celle de la structure à lignes de bit repliées de seulement Par ailleurs, le bruit d'intracouplage et le bruit d'intercouplage dans la structure à lignes de bit repliées correspondent à AN respectivement, de sorte que le bruit de couplage total devient Avec la structure conventionnelle à lignes de bit torsadées, il n'y a pas de bruit d'intercouplage et le bruit d'intracouplage correspond à QN. Avec la structure à lignes de bit torsadées selon l'invention, le bruit d'intracouplage et le bruit d'intercouplage correspondent chacun à 2 A N. Pour les deux structures à lignes de bit torsadées, la conventionnelle et la structure selon l'invention, la capacité de couplage totale correspond donc à A N. Jusqu'ici, l'invention a été expliquée pour la torsion des lignes de bit. Cependant, on peut obtenir les mêmes résultats, conformément à l'invention, par la torsion des lignes de mot. Dans un tel mode de réalisation, plusieurs amplificateurs de lecture supérieurs SAU sont disposés en une rangée d'un coté de la matrice, en haut par exemple, et plusieurs amplificateurs de lecture inférieurs SAD sont disposés en une rangée du côté opposé de la matrice. Les lignes de bit (BO, BO) et (B2, B2) sont connectées respectivement aux amplificateurs de lecture supérieurs SAU et les lignes de bit (31, B1), et (33, B3) sont connectées respectivement aux amplificateurs de lecture inférieurs SAD.Les cellules de mémoire MC10 à NECK3 sont connectées aux intersections des lignes de bit BO à B3 et BO à B3 et des lignes de mot W1 à WK, où les lignes de mot sont torsadées par groupe de quatre lignes de mot voisines, au même endroit, à la place des lignes de bit. Après cette torsion, chaque ligne de mot se trouve à côté d'une nouvelle ligne de mot. De plus, comme décrit pour les lignes de bit, les lignes de mot peuvent de nouveau être disposées parallèlement, après la torsion, mais dans un ordre qui diffère de celui d'avant la torsion. Selon encore un autre mode de réalisation de l'invention, quatre lignes de mot voisines et deux paires de lignes de bit sont torsadées simultanément. Plus exactement, selon ce mode de réalisation, les lignes de bit sont torsadées au même endroit par groupe de plus de deux paires de lignes de bit voisines, les lignes de mot sont torsadées au même endroit par groupe de plus de quatre lignes de mot voisines, et les amplificateurs de lecture sont connectés aux extrémités des paires de lignes de bit. Ainsi qu'il vient d'être décrit, l'invention permet de réduire efficacement le bruit d'intracouplage et le bruit d'intercouplage et l'augmentation de la surface occupée sur la puce peut être maintenue à un minimum grâce au fait que toutes les lignes de bit sont seulement torsadées une fois par groupe de plus de quatre lignes de bit voisines. L'invention n'est aucunement limitée aux modes de réalisation représentés et décrits et l'homme de l'art pourra y apporter diverses modifications, sans pour autant sortir du cadre de l'invention. REVENDICATIONS Mémoire semi-conducteurs comprenant des lignes de bit IBO à B3) disposées en parallèle, des lignes de mot (Wl à WK) croisant les lignes de bit, des cellules de mémoire (MC10 à MCK3) connectées aux intersections des lignes de bit et des lignes de mot, ainsi que des amplificateurs de lecture, caractérisée en ce que les lignes de bit sont torsadées au même endroit par groupe de plus de deux paires de lignes de bit (BO, BO; BI, B1; B2, B2; B3, B3) voisines et que les amplificateurs de lecture (SAU, SAD) sont connectés aux extrémités des paires de lignes de bit. 2. Mémoire à semi-conducteurs selon la revendication 1, dans laquelle, après la torsion, les lignes de bit tBO à B3) sont disposées en parallèle dans un ordre séquentiel qui diffère de leur ordre de succession avant la torsion. 3. Mémoire à semi-conducteurs selon la revendication 2, dans laquelle une paire de lignes de bit (30, BO; B2, B2) est disposée chaque fois, avant et après la torsion, entre deux lignes de bit séparées (B1, B1; B3, B3) d'une autre paire de lignes de bit. 4. Mémoire à semi-conducteurs selon la revendication 1, dans laquelle les amplificateurs de lecture sont partagés en deux séries (SAU, SAD) situées sur des côtés opposés de la mémoire, notamment sur le côté supérieur et le côté inférieur. 5. Mémoire à semi-conducteurs selon la revendication 2 ou 4, dans laquelle chacun des amplificateurs de lecture (SAU, SAD) est connecté à une paire de lignes de bit (BG, BO; B2, B2; B1, B1; BB, B31 située entre des lignes de bit séparées (B1, B1; B3, B3; BO, BO; B2, B2) sur les côtés opposés de la mémoire. 6. Mémoire à semi-conducteurs comprenant des lignes de bit (BO à B3) disposées en parallèle, des lignes de mot (W1 à WK) croisant les lignes de bit, des cellules de mémoire tMC10 à MCK3) connectées aux intersections des lignes de bit et des lignes de mot, ainsi que des amplificateurs de lecture, caractérisée en ce que les lignes de mot sont torsadées au même endroit par groupe de plus de quatre lignes de mot voisines et que les amplificateurs de lecture (SAU, SAD) sont connectés aux extrémités des paires de lignes de bit (BO, BO; B1, B1; B2, B2; B3, B3). 7. Mémoire à semi-conducteurs selon la revendication 6, dans laquelle, après la torsion, les lignes de mot sont disposées en parallèle dans un ordre séquentiel qui diffère de leur ordre de succession avant la torsion. 8. Mémoire à semi-conducteurs selon la revendication 7, dans laquelle les amplificateurs de lecture sont partagés en deux séries (SAU, SAD) disposées sur des côtés opposés de la mémoire, notamment sur le côté supérieur et le côté inférieur. 9. Mémoire à semi-conducteurs comprenant des lignes de bit (BO à B3) disposées en parallèle, des lignes de mot (W1 à WK) croisant les lignes de bit, des cellules de mémoire (MC10 à MCK3) connectées aux intersections des lignes de bit et des lignes de mot, ainsi que des amplificateurs de lecture, caractérisée en ce que les lignes de bit sont torsadées au même endroit par groupe de plus de deux paires de lignes de bit (BO, BO; B1, B1;B2, B2; B3, B3) voisines, que les lignes de mot sont torsadées au même endroit par groupe de plus de quatre lignes de mot voisines, et que les amplificateurs de lecture (SAU, SAD) sont connectés aux extrémités des paires de lignes de bit (30, BO; B1, B1; B2, B2; 33, B3).