Brevet FR2670925A1 — publié le 19920626

ARCHITECTURE INFORMATIQUE DISTRIBUEE UTILISANT UN RESEAU LOCAL DE TSPE CSMA/CD La présente invention concerne une architecture informatique distribuée utilisant un réseau local de type à méthode d'accès à test de porteuse et détection de collision, réseau désigné fréquemment par son sigle anglo-saxon CSMA/CD Elle est plus particulièrement applicable aux réseaux locaux de type ETHERNET ou CHEAPERNET Ceux-ci seront désignés, dans la suite du texte sous le nom global de réseaux ETHERNET. Les réseaux de communications sont constitués par une pluralité d'unités, généralement appelées "équipement terminal de traitement de données", en abrégé, ETTD (Data Terminal Equipment, en langue anglaise, en abrégé, DTE) Elles sont encore appelées terminaux ou stations par commodité de langage Un ordinateur relié à un réseau est considéré comme un terminal Les terminaux communiquent entre eux par l'intermédiaire d'un support de transmission qui peut être par exemple un câble coaxial, dans le cas des réseaux ETHERNET. Les différents terminaux d'un réseau émettent des messages d'information et reçoivent ceux émis par les autres Un message est constitué par un ensemble de blocs élémentaires d'informations comprenant un nombre déterminé d'informations binaires Ces blocs sont encore appelés trames (frame, en langue anglaise). Chaque trame est structurée et comporte des informations définissant le début et la fin de celle- ci, l'adresse du terminal auquel est destiné le message, l'adresse du terminal émetteur, la longueur des données, les données utiles, etc Les réseaux locaux (local area network, en langue anglaise, en abrégé LAN) sont des réseaux limités à un emplacement géographique de surface restreinte, les distances entre les différentes stations étant de l'ordre de quelques mètres à dizaines de mètres, voire pouvant atteindre quelques kilomètres. Les réseaux locaux de type CSMA/CD sont d'un usage fréquent dans la pratique courante Ils sont normalisés par le Comité IEEE de l'Institute of Electrical and Electronic Engineers, sous la forme d'une norme dite 802 3 (reprise par l'I S O, Organisation Internationale de Normalisation, sous la forme de la norme ISO 8 802 3). Cette norme définit un certain nombre de dispositions établissant le mode de communication entre les différents terminaux, ainsi que le format des trames et le protocole régissant le dialogue entre les différentes stations On rappelle qu'un protocole définit les règles d'accès aux différentes stations. Les réseaux ETHERNET ont un débit de transmission des données de 10 Mbits/s, et leur support de transmission normalisé est un câble coaxial d'impédance caractéristique 50 Ohms. On sait qu'un ordinateur est constitué d'une part, d'un ou de plusieurs processeurs centraux, de processeurs d'entrée/sortie, de mémoires vives et mémoires mortes associées à l'ensemble de ces processeurs, de contrôleurs d'entrée/sortie, d'autre part de différents organes périphériques tels que mémoires à disques ou périphériques d'entrée/sortie permettant l'échange de données avec l'extérieur (terminaux à écran, imprimantes, etc), ces organes périphériques étant associés à des contrôleurs de périphériques. L'ensemble des éléments constitutifs précités (en dehors des périphériques) est disposé sur un ensemble de cartes (boards en anglais) dont les dimensions sont normalisées. Ces cartes sont reliées généralement à un même bus de type parallèle qui assure les communications entre les différents processeurs et le transport des données entre les différentes cartes ainsi que l'alimentation électrique de celles-ci. Un bus couramment utilisé dans la pratique actuelle est le bus appelé MULTIBUS II dont la marque est déposée par la Société INTEL L'architecture d'un tel bus est structurée autour d'un bus principal de type parallèle normalisé suivant la norme IEEE 1296. La tendance du développement technologique des réseaux, l'utilisation de terminaux de plus en plus nombreux, conduisent à développer au sein même des ordinateurs, des serveurs de communication programmés, dont le rôle est de réduire la charge de l'unité centrale de l'ordinateur en effectuant une partie de la gestion, d'une part des messages émis par les différents éléments constitutifs de l'ordinateur vers le réseau de télécommunications auquel ce dernier est relié, et d'autre part des messages provenant des autres terminaux du réseau Dans la pratique courante, un tel serveur de communication est réalisé autour d'un microprocesseur connecté à une ou plusieurs mémoires, ce microprocesseur travaillant avec un logiciel de base (plus simple que celui de l'unité centrale) contenant des modules spécialisés permettant de gérer le bus commun aux différents éléments constitutifs de l'ordinateur et la ligne de transmission du réseau Un tel logiciel, qu'on peut appeler logiciel de communication, est par exemple le logiciel appelé CNS utilisé dans les produits de la série DN-7 XXX de la Société BULL S A, et également dans les produits CNS- Ao et CNS-Ai de la série d'ordinateurs DPS-7000 de la même Société. Le développement extrêmement rapide de la puissance et de la capacité de traitement des unités centrales des ordinateurs fait qu'il est possible de faire communiquer un nombre de plus en plus grand de périphériques d'entrée/sortie avec les processeurs centraux de l'ordinateur Ces périphériques d'entrée/sortie sont des terminaux synchrones ou asynchrones communiquant avec leur environnement extérieur par l'intermédiaire de lignes de transmission ayant des débits pouvant aller de 300 bits/s à 64 kbits/s Ces terminaux d'entrée/sortie d'un ordinateur communiquent avec l'extérieur par l'intermédiaire d'une grande diversité d'appareils dénommés Modem (contraction des deux mots modulateur-démodulateur) dont la fonction est d'adapter le signal électrique délivré par le terminal d'entrée/sortie au support de transmission qui relie le terminal à son environnement extérieur Ces Modem sont par exemple définis par les avis V-24, V-28, V-11, V-35, V-36 du CCITT (Comité Consultatif International Télégraphique et Téléphonique) Ces différents avis définissent également les modes de transmission et les protocoles sur les liaisons de transmission correspondantes. Celles-ci sont supportées physiquement par des supports de transmission qui ont en fait autant de câbles ou ensembles de fils distincts. Les grands systèmes informatiques modernes constitués donc par un ordinateur, son serveur de communication et les différents terminaux d'entrée/sortie qui lui sont connectés peuvent compter jusqu'à plusieurs centaines de terminaux qui sont donc reliés par autant de câbles ou ensembles de fils à l'ordinateur Lorsque les terminaux sont répartis dans un site géographique de surface restreinte, l'existence d'un grand nombre de câbles et de fils pose des problèmes mécaniques, physiques (diaphonies, etc) et d'encombrement trop importants. Dans la pratique, il est commode de relier chaque système informatique, d'une part à d'autres systèmes, et d'autre part aux terminaux d'entrée/sortie par l'intermédiaire d'un réseau ETHERNET. C'est un premier objet de l'invention que de déporter toutes les lignes de transmission transportées par ces câbles à l'extérieur de l'espace géographique occupé par l'ordinateur et son serveur de communication Le serveur de communication est relié alors aux différents terminaux par l'intermédiaire d'une pluralité d'adaptateurs dont la fonction est d'adapter le débit de transmission et le protocole de transmission du réseau ETHERNET aux débits et aux protocoles utilisés sur les différentes lignes de transmission propres à chaque terminal d'entrée/sortie De préférence, on peut regrouper une pluralité d'adaptateurs dans un même espace géographique constitué, par exemple, par un fond de panier contenant plusieurs de ceux-ci, par exemple une quinzaine, voire davantage. On constitue ainsi une architecture informatique distribuée contenant une pluralité de systèmes informatiques tels que ceux définis plus haut, chacun de ces systèmes étant constitué par un ordinateur, son serveur de communication, un groupement d'adaptateurs reliant l'ordinateur aux différents terminaux d'entrée/sortie Un système informatique peut également être constitué par un ensemble de serveurs de communication Un groupement d'adaptateurs est appelé système adaptateur. Selon l'invention, l'architecture informatique distribuée comprenant une pluralité de systèmes informatiques connectés chacun par l'intermédiaire de serveurs de communication à une pluralité de réseaux de communication de divers types, est caractérisée en ce que chaque système est relié à une pluralité de terminaux synchrones ou asynchrones par l'intermédiaire d'au moins un réseau de type CSMA/CD et d'adaptateur de terminaux pouvant former au moins un système adaptateur, dont chacun est connecté d'une part au réseau et d'autre part par au moins une liaison de transmission synchrone ou asynchrone à au moins un terminal, chaque serveur de communication gérant et effectuant le transfert des trames depuis au moins un système informatique vers le réseau et une pluralité d'adaptateurs et réciproquement, chaque adaptateur gérant et effectuant le transfert des trames depuis le réseau vers le(s) terminal(aux) associé(s) et réciproquement en réalisant l'adaptation des protocoles et des débits de transmission utilisés respectivement sur le réseau et sur la ligne de transmission. D'autres caractéristiques et avantages de la présente invention apparaîtront dans la description suivante donnée à titre d'exemple non limitatif et en se référant aux dessins annexés. Sur ces dessins la Figure 1 est un schéma très simplifié de l'architecture informatique distribuée selon l'invention, la Figure 2 est un schéma très simplifié d'un système informatique comportant un ordinateur et un serveur de communication et un système adaptateur comprenant une pluralité d'adaptateurs reliés chacun à une pluralité de terminaux d'entrée/sortie, la Figure 3 montre la structure matérielle d'un contrôleur de communication pour réseau ETHERNET appartenant au serveur de communication montré à la Figure 3, la Figure 4 montre la structure matérielle d'un adaptateur de terminaux appartenant au système adaptateur montré à la Figure 2, la Figure 5 montre la structure de l'ensemble logiciel/micrologiciel du contrôleur de communication montré à la Figure 3, la Figure 6 montre la structure de l'ensemble micrologiciel de l'adaptateur montré à la Figure 4, Les Figures 7 et 8 illustrent comment un serveur de communication et un adaptateur de terminal échangent des données, La Figure 9 montre un exemple préféré de réalisation d'un système informatique serveur selon l'invention. On considère la Figure 1 qui montre une architecture informatique distribuée ARCH comprenant d'une part une pluralité de systèmes informatiques SI, SIJ, SI 2,, S Ii, une pluralité de systèmes informatiques serveurs SIS, SI 51, SIS, faisant tous partie d'un réseau ETHERNET RE, dont le support de transmission est constitué par un câble coaxial CX. L'architecture ARCH comprend en outre une pluralité de systèmes adaptateurs, tels que le système SAD relié par l'intermédiaire du câble coaxial CX 1 au système informatique SI ou encore le système adaptateur SA Dj relié par l'intermédiaire du câble coaxial CX 2 au système informatique serveur SI Sj. De même, les systèmes informatiques SI 1, SI 2 peuvent être reliés respectivement aux systèmes adaptateurs SAD,, SAD 2, le système S Ii au système adaptateur SA Di, etc Les systèmes informatiques SI, SI 1 S Ii ont une structure analogue Ainsi le système SI comprend un ordinateur ORD et un serveur de communication SERV, le système informatique S Ii comprenant de la même façon un ordinateur OR Di et un serveur de communication SER Vi. Les systèmes informatiques serveurs SI Sj ont tous des structures analogues et comprennent par exemple un premier serveur de communication (SER Vj 1) un second serveur de communication (SER Vj 2). Tous les serveurs de communication SERV SER Vi SER Vi 1, SER Vj 2 etc ont la même structure. De la même façon, les systèmes adaptateurs SAD, SA Dj ont tous une structure analogue Ainsi, par exemple, le système adaptateur SAD comprend une pluralité d'adaptateurs de terminaux (AD, AD 1 A Dm) alors que le système adaptateur SA Dj comprend les adaptateurs de terminaux (A Dj, A Djm Chaque adaptateur AD, A Dm, A Djl, A Djm est associé à une pluralité de terminaux d'entrée/sortie synchrones ou asynchrones, 3 dans l'exemple de réalisation préféré de l'invention. Le serveur SERV peut être, suivant les besoins, c'est- à-dire suivant le nombre de terminaux synchrones ou asynchrones qui lui sont reliés, associé à d'autres systèmes adaptateurs que SAD, par exemple notamment le système adaptateur SA Dk représenté à la Figure 1 Il est évident qu'il peut en être de même pour le système informatique serveur SI Sj qui peut être connecté à d'autres systèmes adaptateurs que le système SA Dj, suivant le nombre de terminaux d'entrée/sortie auxquels ce système informatique serveur est relié. Ainsi qu'il a été dit plus haut, les systèmes informatiques S Ii ayant entre eux une structure identique, ainsi que les systèmes informatiques serveurs SI Sj et les systèmes adaptateurs SAD, SA Dj, on se limitera dans la suite de la description à décrire la structure et le fonctionnement du système informatique SI, du système adaptateur SAD et de l'adaptateur AD. On se reporte à la Figure 2. Cette dernière montre le système informatique SI qui comprend au moins un ordinateur ORD relié d'une part par l'intermédiaire du serveur SERV au réseau ETHERNET RE et au système adaptateur SAD et d'autre part par exemple à un ensemble de réseaux de type différent, (autres que de type ETHERNET) à savoir RE 1, RE 2, R Ek, par l'intermédiaire d'une pluralité de liaisons de type différent. Le serveur SERV gère et effectue le transfert des trames expédiées par l'ordinateur ORD vers les réseaux et réciproquement. Le serveur SERV comprend une unité centrale SCOM qui administre et gère le serveur Elle charge notamment tous les logiciels et micrologiciels associés à chacune des cartes constituant le serveur, dans celles-ci, lors de leur initialisation. le bus PSB de type parallèle, de préférence de type MULTIBUS II, un ensemble CCR de contrôleurs de communication permettant de relier le serveur (et par suite ORD) aux différents réseaux RE, RE,, R Ek Il comprend plus particulièrement le contrôleur de communication CCS permettant de le relier, au réseau ETHERNET RE. Le serveur SERV, dans son ensemble, est ici considéré comme terminal du réseau RE, communiquant avec les autres terminaux SERV 1 SERV, SI Sj, SAD. L'ordinateur ORD peut être relié soit directement au bus PSB, par exemple par l'intermédiaire d'un coprocesseur MPC 82389 (fabriqué par la Société INTEL), soit de préférence, par l'intermédiaire d'un coupleur central de communication (CCC), surtout dans le cas o plusieurs ordinateurs autres que ORD (non représentés pour simplifier à la Figure 2) sont reliés au serveur SERV (CCC est représenté en traits interrompus à la Figure 2) Dans ce cas, le coupleur CCC a une structure analogue à CCS et est donc relié à ORD par l'intermédiaire de sa partie périphérique (voir plus loin). il Le système adaptateur SAD comprend, ainsi qu'il a été dit plus haut, des adaptateurs de terminaux AD, ADJ, AD 2, AD 3 A Dm L'adaptateur AD est associé aux terminaux d'entrée/sortie synchrones ou asynchrones T 1, T 2, T 3, alors que l'adaptateur A Dm est associé aux terminaux d'entrée/sortie Tmîr Tm 2 et Tm 3- L'ensemble des adaptateurs AD, A Dm du système adaptateur SAD est de préférence disposé dans un même emplacement physique, constitué par exemple par un panier comportant un bus cuivre de type ETHERNET ou CHEAPERNET, à savoir BCE (BC Ej pour SA Dj) Chacun des adaptateurs du système SAD est connecté à ce bus BCE. Ce dernier est par ailleurs connecté au câble de liaison CX 1 On voit donc que, à son tour, le système SAD peut être considéré comme un terminal particulier du réseau ETHERNET RE. Les trames provenant de l'ordinateur ORD destinées au réseau RE parviennent par l'intermédiaire de PSB au contrôleur de communication CCS Ce dernier divise chacune de celles-ci en une pluralité de paquets de données (le terme anglo-saxon correspondant à "paquet de données' est "lbuffer"; l'un ou l'autre de ces termes sera indifféremment employé dans la suite du texte), forme à partir de ces buffers une pluralité de trames de type ETHERNET, gère et effectue le transfert de celles-ci soit vers le système d'adaptateurs SAD, soit vers les autres terminaux du réseau RE. Réciproquement, il reçoit les trames ETHERNET provenant soit du système SAD, soit des autres terminaux de réseau RE, les divise en une pluralité de buffers et à partir de ceux-ci forme des trames destinées à l'ordinateur ORD Il gère et effectue le transfert de celles-ci depuis le réseau RE vers l'ordinateur ORD. Le rôle de chaque adaptateur est le suivant: il reçoit les trames ETHERNET provenant du serveur SERV par l'intermédiaire du câble CX 1, les stocke, et forme des trames dont le format est spécifique à chacun des terminaux d'entrée/sortie auquel il est associé Il effectue ensuite le transfert de ces trames ainsi formées vers chacun de ces terminaux On peut donc dire qu'il transforme les trames de type ETHERNET en trames spécifiques à chacun des terminaux d'entrée/sortie en effectuant l'adaptation du protocole et du débit de transmission propres au réseau ETHERNET au protocole et au débit de transmission propre aux liaisons spécifiques de ces mêmes terminaux Le même travail est effectué dans l'autre sens, c'est-à-dire depuis les terminaux d'entrée/sortie vers le réseau ETHERNET. On considère la Figure 3 qui montre le contrôleur de communication CCS Celui-ci comprend une unité de base BA et une unité périphérique PER. L'unité de base BA, encore appelée plus simplement base, comprend: une interface IF 1 avec le bus PSB, de type MULTIBUS II, définie par la norme IEEE P 1296, par exemple constituée par le MPC 82389 (voir plus haut), un premier microprocesseur M Pl de type 68030 de la Société MOTOROLA, associé à une première mémoire vive MV 1, de 4 Mégaoctets de capacité, un second microprocesseur MP 2, par exemple de type 68000 de la Société MOTOROLA, associé à une seconde mémoire vive MV 2 de 512 Kilooctets de capacité. une interface IF 2 permettant le dialogue entre le premier et le second microprocesseur M Pl et MP 2, assurant l'adaptation physique des signaux transitant sur le bus interne BI 1 du premier microprocesseur M Pl avec ceux qui transitent sur le bus interne BI 2 du second microprocesseur M 2, un contrôleur de type DMA (accès direct mémoire, ou encore direct access memory en anglais). L'unité périphérique PER comprend un contrôleur de type ETHERNET, à savoir CONT, piloté par le second microprocesseur MP 2 de l'unité de base BA, un premier et un second dispositif de connexion physique aux câbles CX 1, CX, à savoir DAPR 1, DAPR. Le contrôleur CONT se compose en fait de deux contrôleurs CONT 1 et CONT 2 de type ETHERNET, dont le premier est connecté par l'intermédiaire du dispositif d'adaptation physique DAPR 1 au câble CX 1 et donc à SAD et dont le second est connecté par l'intermédiaire du dispositif d'adaptation physique DAPR aux autres terminaux du réseau RE. Le premier contrôleur CONT 1 comprend un circuit intégré CE 1 d'émission et de réception pour réseau de type ETHERNET, une troisième mémoire vive RAM 1 de 64 kilobits de capacité, connectée à CE 1 et au bus BI 2 par un bus du même type que ce dernier. Le circuit intégré CE 1 est dans un exemple de réalisation préféré de l'invention, constitué par un circuit de la firme NATIONAL SEMICONDUCTORS appelé circuit SNIC ayant la référence 83901 chez ce constructeur. Ce circuit intégré permet d'émettre des trames respectant la norme 8802 3 précitée ou de recevoir des trames provenant du réseau RE conformes à cette norme. En particulier, un tel circuit intégré permet de réaliser les dispositions essentielles de la norme concernant, d'une part les problèmes de l'émission, et d'autre part ceux de la réception de trames et de la détection des collisions Un tel circuit comprend donc un circuit d'émission, un circuit de réception, un circuit détecteur de porteuse et un circuit détecteur de collision, ainsi qu'un dispositif d'encodage et de décodage qui permet d'émettre les trames selon par un exemple un code de type Manchester, ou de recevoir des trames émises suivant ce code Pour plus de détails concernant la composition du circuit intégré CE 1, on se reportera aux fiches techniques du constructeur. Dans l'exemple de réalisation décrit ici, CE, est connecté à CX 1 par l'intermédiaire d'un transceiver de type CHEAPERNET normalisé, disposé sur la carte portant CCS, et d'un connecteur en T normalisé COC 1, lui- même relié au câble coaxial CX 1 COC 1 est extérieur à la carte portant CCS. Le transceiver CAC 1 constitue donc le dispositif d'adaptation physique DAPR 1. Le contrôleur CONT 2 identique à CONT 1 comprend un circuit intégré CE 2 pour l'émission ou la réception de trames de type analogue à CE 1, la quatrième mémoire vive RAM 2 connectée à la fois au circuit intégré CE 2 et au bus interne BI 2 du second microprocesseur MP 2 ' par un bus de même type que ce dernier, Le dispositif d'adaptation physique DAPR est identique au dispositif d'adaptation physique DAPR 1 et est donc constitué par un transceiver normalisé CHEAPERNET disposé physiquement sur la carte qui forme le contrôleur de communication CCS Ce transceiver est relié à un connecteur en T, à savoir COC, au câble coaxial CX. On considère désormais la Figure 4 qui montre la structure matérielle de l'adaptateur AD: L'adaptateur AD comprend une unité de base BAD et une partie périphérique PERT. L'unité de base BAD est strictement identique d'un adaptateur à l'autre, alors que la partie périphérique PERT diffère suivant le type de terminaux d'entrée/sortie auquel l'adaptateur est associé. L'unité de base BAD comprend: une interface IFC dont le rôle est identique au dispositif d'adaptation physique DAPR ou DAPR 1 du contrôleur de communication CCS Elle est donc constituée en fait par un transceiver de type CHEAPERNET, relié au câble CX 1 par l'intermédiaire d'un connecteur en T non représenté pour simplifier à la Figure 4, un contrôleur CEA de type ETHERNET, strictement identique au circuit intégré CE 1 ou CE 2, un microprocesseur MPA, associé d'une part à une mémoire vive MVA, de 512 Kilooctets de capacité et à une mémoire morte programmable MMA, les trois contrôleurs de communication série identique SCC 1, SCC 2, SCC 3 chacun de ceux-ci étant associé à un terminal particulier, le contrôleur SCC 1 étant associé au terminal T 1, le contrôleur SCC 2 au terminal T 2, le contrôleur SCC 3 au terminal T 3. Dans une exemple préféré de réalisation de l'invention, le microprocesseur MPA et les 3 contrôleurs SCC 1 à SCC 3 sont constitués par un microcontrôleur 68302 de la Société MOTOROLA (on sait qu'un tel microcontrôleur est en fait formé par l'association d'un microprocesseur de type 68000 et d'une partie périphérique formée de contrôleurs de communication série Le microprocesseur 68000 constitue donc le microprocesseur MPA alors que les 3 contrôleurs SCC 1 à SCC 3 constituent la partie périphérique du microcontrôleur 68302). La partie périphérique PERT est constituée de 3 adaptateurs de ligne DR 1, DR 2, DR 3 correspondant respectivement chacun aux terminaux T 1, T 2, T 3 et aux contrôleurs de communication série SCC 1 à SCC 3. Ainsi qu'on peut le voir à la Figure 4, les éléments CEA, MPA et MVA sont reliés au bus interne BIA du microprocesseur MPA, ce dernier étant par ailleurs relié aux mémoires MVA et MMA par un bus de même type que BIA. Les adaptateurs de lignes DR 1, DR 2 et DR 3 sont par exemple constitués par des éléments 3487 3486 de la Société NATIONAL SEMICONDUCTORS Rappelons que les adaptateurs de lignes ("line divers" en anglais) assurent l'adaptation électrique des niveaux de tension utilisés dans les circuits intégrés de type TTL ( O et Volts) tels que ceux constituant l'adaptateur AD, au niveau utilisé sur les liaisons permettant de relier les adaptateurs aux terminaux T 1, T 2, T 3. Il convient de préciser que chaque adaptateur tel que AD se voit attribuer par son constructeur une adresse ETHERNET sur 48 bits Cette adresse est inscrite dans la mémoire MMA et est donc accessible par le microprocesseur MPA. De même, chaque adaptateur, dès qu'il est inséré dans son panier, connaît, par l'intermédiaire du microprocesseur MPA, son emplacement géographique à l'intérieur du panier et le numéro de celui-ci qui est attribué arbitrairement par le constructeur Ceci constitue son adresse géographique qui est inscrite dans le fond du panier lui-même par un dispositif de codage approprié que vient lire le microprocesseur MPA dès l'insertion de l'adaptateur dans son panier. On considère d'abord le fonctionnement du serveur SERV à travers le fonctionnement du contrôleur de communication CCS. Ce contrôleur supporte, dans l'exemple de réalisation préféré de la Figure 2, 2 canaux de données C 1, C 2 correspondant chacun respectivement à l'ensemble des adaptateurs AD A Dm du système adaptateur SAD d'une part, et d'autre part aux autres terminaux du réseau RE, c'est-à-dire SI 1 S Ii SI Sj, Il peut exister plusieurs types différents de contrôleurs CCS Ces différents types de contrôleurs peuvent traiter: soit un seul canal de données correspondant à un système adaptateur SAD, soit deux canaux correspondant chacun à un système adaptateur, soit, comme il est indiqué plus haut, un canal C 1 correspondant à un système adaptateur et un canal C 2 correspondant aux autres terminaux du réseau RE (SI, S Ii SI Sj), soit un seul canal correspondant aux terminaux du réseau RE autres que SAD, (SI 1 S Ii SISP, soit comprendre deux canaux, voire davantage, exclusivement consacrés à des terminaux tels que SIJ, S Ii SIS. On considère que CCS supporte les deux canaux C 1 et C 2 définis plus haut. Le premier processeur M Pl commande le transfert des trames circulant sur le bus PSB destinées aux terminaux du réseau RE, y compris SAD à ce titre, il les reçoit et les stocke dans sa mémoire vive MV 1 en attendant qu'elles soient réellement transférées vers le réseau RE Réciproquement, il reçoit dans sa mémoire vive M Vi les trames provenant du réseau RE, avant de les envoyer via le bus PSB vers ORD. A l'émission, le premier processeur découpe chacune des trames en une pluralité de paquets de données (buffers) tels que BF 1, BF 2,, B Fn* MP, alloue à chacun de ceux-ci un emplacement physique déterminé dans la mémoire vive MV 1 Dès que l'un des deux canaux de données C 1 ou C 2 (voir plus haut) est disponible, le premier processeur demande au secondprocesseur MP 2 d'effectuer le transfert de chacune des trames, buffer par buffer, depuis la mémoire vive MV 1 vers le contrôleur CONT puis le réseau RE, dans le canal approprié, par exemple Cl, à travers les bus internes BI 1, BI 2 et l'interface IF 2, puis de constituer des trames ETHERNET à partir des buffers et de les envoyer sur le réseau RE En d'autres termes, le premier processeur gère le transfert de chacune des trames qu'il reçoit de PSB ou du réseau RE, à travers les deux canaux C 1 et C 2 affectés à chacune et ce, tant à l'émission qu'à la réception En réception, des emplacements physiques en MV, sont alloués, par MP 2, aux différents buffers constituant chaque trame, désignés par exemple par BF 101 à BFM, ces emplacements étant différents de ceux alloués à BF 1, B Fn. Le second processeur MP 2, ayant reçu la demande de transfert de la part du premier processeur MPJ, effectue le transfert de chaque trame, buffer par buffer, dans le canal C 1, depuis la première mémoire MVI jusqu'à la partie périphérique PER, o les buffers de celle-ci sont stockés dans l'une des deux mémoires vives RAM 1 ou RAM 2, suivant que la trame en question, que nous désignerons sous le terme générique de trame bus est destinée, soit à l'un des adaptateurs de SAD, soit à n'importe quel autre terminal de RE. A partir des différents buffers d'une trame bus,le second processeur MP 2 constitue des trames dites trames ETHERNET ayant une longueur comprise entre une longueur minimum et une longueur maximum fixée par la norme 8802 3 précitée Une telle trame est constituée à partir de plusieurs buffers stockés dans la mémoire MV 1 par le premier processeur MP 1 En effet, dans un exemple de réalisation préféré de l'invention, tout buffer stocké dans la mémoire MV 1 et formé par le premier processeur M Pl a une longueur donnée paramétrable, par exemple 200 octets, alors que la longueur maximum d'une trame ETHERNET est de 1500 octets Une trame ETHERNET peut donc être, par exemple, formée par l'association de huit buffers MP 2 dispose la suite de ces derniers, de telle sorte qu'ils soient disposés physiquement à la suite les uns des autres dans la mémoire RAM 1. Dès que le contrôleur CONT reçoit de la part du second processeur MP 2 l'ordre de transférer vers le réseau RE une trame ETHERNET, l'un ou l'autre des deux circuits intégrés CE 1 ou CE 2 va chercher les données formant ladite trame stockée dans la mémoire vive RAM 1 ou RAM 2 et les transfère vers SAD ou les autres terminaux de RE en respectant les dispositions de la norme 8802 3 précitée. En réception, le second processeur HP 2 effectue le transfert de la trame ETHERNET provenant du réseau RE dans le canal approprié en allant la chercher dans la mémoire vive RAM 1 RAM 2 o elle a été stockée par l'un des deux circuits intégrés CE 1, CE 2 Le second processeur redécoupe la trame ETHERNET reçue en un certain nombre de buffers dont la longueur maximale est de 200 octets, ces buffers étant envoyés par ce dernier depuis l'une ou l'autre des deux mémoires vives RAM 1, RAM 2 vers la première mémoire MV 1, dans les emplacements de cette dernière qu'il a alloués à cet effet. Le but de la présence des deux mémoires vives RAM 1 ou RAM 2 est en fait d'adapter les vitesses entre le débit ETHERNET sur le réseau RE qui est de 10 Mégabits/s et la vitesse de traitement des trames et des buffers les constituant par MF 1 et MP 2 * Ipso facto, elles assurent l'adaptation entre, d'une part les débits sur le réseau RE, et d'autre part sur le bus PSB. Le premier et le second processeur MP 1, MP 2, exécutent leur travail sur instructions respectivement d'un logiciel de communication CNS (voir plus haut) et d'un micrologiciel AML. Lors de la mise sous tension du contrôleur de communication CCS, le logiciel de communication CNS et le micrologiciel AML qui sont implantés sur les mémoires à disque MD du serveur SERV, sont chargés dans chacune des mémoires vives MV 1 et MV 2,' respectivement. Ce chargement s'effectue à travers le bus PSB Bien entendu, il a lieu une fois que la carte correspondant au contrôleur de communication CCS a été initialisée. Cette initialisation s'effectue sous la conduite d'un programme micrologiciel stocké dans une mémoire programmable de type PROM implantée dans l'unité de base BA et non représentée à la Figure 2 et à la Figure 3 pour simplifier. Le logiciel de communication est en fait le système d'exploitation du contrôleur de communication CCS (il constitue l'operating system selon la terminologie anglo-saxonne) Ce logiciel organise le travail de liaison entre le bus PSB et le micrologiciel AML qui est chargé plus spécialement d'effectuer le transfert de chacune des trames dans les canaux C 1, C 2 aussi bien à l'émission qu'à la réception. On considère la Figure 5 qui montre de façon fort schématique les liaisons existant entre le logiciel de communication CNS et le micrologiciel AML. Le micrologiciel AML comprend un noyau N Yk une interface de communication IC, permettant le dialogue entre le logiciel de communication CNS et le micrologiciel AML, ainsi qu'une pluralité de modules micrologiciels, encore appelés tâches, à savoir TC 0, TC 1, TC 2 Les modules TC 1, TC 2 correspondent chacun aux deux canaux C 1, C 2 définis plus haut Ils sont donc chargés d'effectuer le transfert des trames affectées à chacun de ces canaux depuis la mémoire MV 1 vers la partie périphérique PER et réciproquement La tâche TCO est propre à la carte portant le contrôleur CCS Elle est utilisée pour remettre à O l'ensemble des composants constituant la carte CCS. Chaque tâche correspondant à un canal est une tâche indépendante des autres Le déroulement des tâches est organisé en temps réel par le noyau NY. Le micrologiciel AML qui reçoit ses commandes du logiciel CNS, est vu par celui-ci comme un ensemble de trois tâches indépendantes Néanmoins, les tâches TCO, TC 1, TC 2, peuvent fonctionner simultanément sous la conduite du noyau NY Chacune d'elles a donc des liaisons directes avec ce dernier mais n'en a aucune avec les autres. Le module IC gère l'interface avec le logiciel CNS Il acquitte les demandes provenant de celui-ci et les aiguille vers les différentes tâches correspondant aux différents canaux pour que celles-ci soient exécutées. Symétriquement, il se charge des transferts d'état ou de données provenant des canaux correspondant à chacune des tâches, destinées au logiciel CNS. Les échanges entre l'unité de base BA et l'unité périphérique PER se définissent par des descripteurs de commande Un descripteur de commande correspond à une trame déterminée soit à l'émission, soit à la réception, et définit les opérations qui doivent être accomplies sur celles-ci (activation de canal, en réception et desactivation de ce dernier, émission de données, purge de commande lorsqu'une émission est stoppée). De plus amples détails sur la constitution des descripteurs de commande et sur la nature des opérations successives effectuées par la tâche TC 1 lors de l'émission d'une trame TR 1 et lors de la réception d'une trame T Rio, se trouvent dans la demande de brevet français N O 90 12826 déposée le 17 octobre 1990 par la Société demanderesse La description correspondante de cette demande de brevet est donc ici considérée comme faisant partie de la description de la présente demande. On considère la figure 6 qui montre la structure de l'architecture micrologicielle AMLA de l'un quelconque des adaptateurs de terminaux, par exemple l'adaptateur AD. Cette structure est similaire à la structure AML de l'architecture micrologicielle du contrôleur de communication CCS. La structure AMLA comprend le noyau NYA dont le rôle est identique à celui du noyau de l'architecture AML, la tâche d'administration ADM qui est un programme résident de l'adaptateur AD et est inscrit dans la mémoire morte programmable MMA Cette tâche joue un rôle lors de l'initialisation de l'adaptateur AD, comme on le verra plus en détail dans la suite de cette description, les 3 tâches TCT 1, TCT 2, TCT 3 spécifiques à chaque adaptateur, qui sont contenues dans la mémoire MVA Ces tâches sont par exemple mémorisées dans la mémoire à disque MD du serveur SERV et sont transférées depuis cette mémoire à disque vers la mémoire MVA via le contrôleur CCS, le câble coaxial CX 1, l'interface IFC, le circuit intégré CEA et le bus BIA, lors de l'initialisation de l'adaptateur AD Le rôle de ces tâches est de gérer, organiser et effectuer le transfert des trames de données depuis les terminaux T 1, T 2, T 3 vers le réseau RE, y compris SERV et réciproquement Le rôle de chacune des tâches TCT 1 à TCT 3 sera exposée plus en détails ci- après, dans la description détaillée de l'adaptateur AD. La tâche d'administration (ADM) et les trois tâches (TCT 1 à TCT 3) sont indépendantes les unes des autres, leur travail étant organisé en temps réel par le noyau (NYA). On considère désormais les Figures 7 et 8 qui illustrent le fonctionnement détaillé de l'adaptateur AD. Ce fonctionnement peut se décomposer en 6 opérations essentielles successives O 01 à OP 6 qui sont les suivantes Opération O Pl Cette opération débute dès la mise sous tension de l'adaptateur Ce dernier envoie un message de type "THELLOTT, ici désigné par HELLOAI, qui est envoyé à tous les serveurs des différents systèmes informatiques constituant l'architecture ARCH selon l'invention. Ainsi le serveur SERV reçoit ce message de type HELLO, ainsi que les serveurs SERVI, SER Vj Dans ce message, dont la structure détaillée sera décrite en relation avec la Figure 7, l'adaptateur dit qui il est, c'est-à- dire indique la nature de la fonction qu'il exerce dans le système informatique auquel il appartient, la position qu'il occupe et le numéro du panier dans lequel il se trouve, son type (pour un adaptateur exerçant la même fonction, il peut exister plusieurs versions successives de réalisation de celui-ci), son adresse ETHERNET mémorisée dans MMA, ainsi qu'il a été dit plus haut. Si aucun serveur ne répond au premier message HELLOA 1, l'adaptateur AD réémet un message HELLOA 2 identique au précédent, T 1 secondes après l'émission de celui-ci (ce temps T 1 défini par une horloge interne de l'adaptateur, est assez long, de l'ordre de quelques minutes). En réponse à ce second message HELLOA 2, l'un des serveurs, par exemple le serveur SERV (et par suite son contrôleur de communication CCS) s'estime prêt à prendre en compte tout type de message ultérieur envoyé par l'adaptateur AD A cet effet, il envoie à ce dernier un message de type HELLO, ici désigné HELLOS, message dont la structure est similaire à celle de l'un ou l'autre des deux messages HELLOAî-HELLOA 2 Dans ce message, le serveur indique qui il est, son type et son adresse ETHERNET. La structure détaillée d'un message de type HELLO apparaît à la Figure 8. Un tel message comprend les parties suivantes Hi à H 8 Partie H 1 Cette partie contient 6 octets de 8 bits On notera qu'à la Figure 8 les bits 1 à 8 de chaque octet occupent une disposition telle que le bit le moins signifiant est situé à droite et le bit le plus signifiant à gauche Cette partie H 1 contient l'adresse ETHERNET du système destinataire Lorsque le message est envoyé par un adaptateur (HELLO Al- HELLOA 2), H 1 est une adresse ETHERNET dite "Ibroadcast"l Cela signifie que tous les systèmes (c'est-à-dire tous les serveurs) des systèmes informatiques constituant l'architecture ARCH reçoivent ce message de type HELLO émis par l'adaptateur, ici AD En d'autres termes, cette adresse "'broadcast TI est un moyen pour prévenir tout le monde que l'adaptateur désire entrer en communication avec n'importe lequel des serveurs Dans un mode de réalisation de l'invention, pour un message tel que HELLO Al ou HELLOA 2, tous les bits des 6 octets constituant cette partie H 1 sont égaux à 1 Dans le cas o un serveur envoie un message tel que HELLOS à un adaptateur, cette partie H 1 contient l'adresse ETHERNET de l'adaptateur auquel ce serveur s'adresse. Partie H 2 Cette partie contient 6 octets de 8 bits et définit l'adresse ETHERNET du système émetteur Les 3 premiers octets sont attribués mondialement à un constructeur donné, alors que les 3 octets suivants sont attribués par ce même constructeur à chacun des systèmes qu'il fabrique Ainsi, le constructeur peut donner à chaque système qu'il fabrique, c'est-à-dire par exemple à chaque serveur ou à chaque adaptateur, sur les 3 octets précédemment définis, le numéro de série de fabrication de ce système Avant d'envoyer un message de type HELLO, l'adaptateur va chercher cette adresse ETHERNET dans MMA et l'insère dans le message. Partie H 3: Cette partie comprend 2 octets et définit la longueur totale en nombre d'octets du message, à partir de H 3, c'est-à-dire la longueur totale en nombre d'octets des parties H 4 à H 8. Le rôle et la structure de chacune des parties H 1 à H 3 sont définis par la norme ISO 8802 3. Partie H 4 Cette partie contient 3 octets Son rôle et sa structure sont définis par la norme ISO 8802 2 type 1. Elle indique si le constructeur a défini un protocole spécifique, dit protocole "proprietary" En effet, les normes ETHERNET laissent la possibilité à chaque constructeur d'établir à l'intérieur même de la norme ETHERNET des protocoles spécifiques, dits protocole "proprietaryl" Dans le cas o il en est ainsi, la valeur de chacun des 3 octets constituant cette partie H 4 est déterminée par la norme. Partie H 5 Cette partie imposée par la norme ISO 10178, annexe B ou la norme IEEE 802 1, supplément A, indique quel est le propriétaire du protocole "proprietary", ici par exemple, la Société demanderesse, et quel est le numéro du protocole chez ce même propriétaire En effet, un même propriétaire peut élaborer plusieurs protocoles. Cette partie H 5 indique donc quel est le protocole utilisé pour le message HELLO parmi tous les protocoles définis par le constructeur. Partie H 6 Cette partie comprend 2 octets, le premier indiquant quelle est la version du protocole indiqué dans la partie H 5 (un même protocole chez un même constructeur peut comporter plusieurs versions) Le second octet indique qu'il n'y a pas d'octet de remplissage après celui-ci pour retrouver une frontière entre deux mots. En effet, dans un mode de réalisation préféré de l'invention, il a été choisi de constituer un message par un nombre entier de mots de 32 bits, soit 4 octets de 8 bits Dans l'envoi d'un message, on envoie successivement des mots et il faut déterminer la frontière entre ces mots Le second octet de la partie H 6 permet donc de déterminer la frontière entre deux mots. Partie H 7 Cette partie dont le nombre d'octets est variable (dans la limite, évidemment, o le nombre total d'octets du message est compris entre une valeur minimum, soit 64 octets, et une valeur maximum, soit 1500 octets, conformément à la norme ETHERNET), définit les paramètres du message qui sont, dans l'ordre, les suivants: un identifiant fonctionnel du système qui envoie la trame: cet identifiant définit la nature du système informatique qui envoie la trame, c'est-à-dire soit un système de type SIX, soit un système de type S AD (= adaptateur), soit un système informatique serveur tel que SI Sj, le numéro de version de réalisation de l'identifiant fonctionnel défini ci-dessus En effet, un identifiant fonctionnel peut avoir plusieurs versions successives de réalisation par le même constructeur, le type d'attachement: cela définit la nature du réseau auquel attaché l'identifiant fonctionnel, dans le cas présent un réseau de type ETHERNET, mais ce peut être également un réseau de type FDDI (réseau fibre optique), le numéro de l'attachement un même système informatique peut avoir plusieurs attachements à un même réseau, ce paramètre définit les particularités spécifiques de l'adaptateur, c'est-à-dire son type, autrement dit la nature du (ou des) terminal(aux) auquel(auxquels) il est associé, ainsi que le dernier système auquel cet adaptateur a été connecté, ce dernier étant défini par son numéro d'attachement, son adresse ETHERNET et son identifiant physique qui est spécifique du type du système fabriqué par le constructeur Ainsi une machine de type DPS 7000 du constructeur BULL a un identifiant physique déterminé, alors qu'une machine de type DPS 6000 a un autre identifiant déterminé Dans cette partie, on indique également l'adresse géographique occupée par l'adaptateur (définie plus haut), le numéro de version de réalisation de l'adaptateur. Partie H 8 Cette partie contient les informations habituelles de fin de trame ETHERNET qui sont définies par la norme ISO 8802 3. Dès réception par l'adaptateur AD du message HELLOS émis par le serveur SERV, AD renvoie un message de type HELLO, à savoir HELLOA 3 dans lequel la partie H 1 contient l'adresse du serveur SERV Dès que ce dernier a reçu ce message, il décide de prendre en compte tous les messages émis par l'adaptateur AD L'opération OP 2 débute alors. Opération OP 2 Le serveur SERV (en fait le contrôleur CCS) envoie un message XID 1 à AD Ce message est un message de connexion, ou encore un message d'échange d'identité (identity exchange) La structure de ce message et le contenu de chacune des parties le constituant sont définis par la norme ISO 8885 A l'intérieur du champ de données (user data field) de ce message, défini par la norme précédente, on introduit l'identifiant du système émetteur, c'est-à-dire l'identifiant du serveur SERV, cet identifiant étant défini plus haut Le message XID 1 signifie que le serveur SERV demande à l'adaptateur d'ouvrir la procédure dite LAP définie par la norme ISO 7776, permettant le lien entre les couches 2 du modèle de référence OSI (défini également par l'ISO) relatives au serveur SERV et à l'adaptateur AD. Rappelons que la procédure dite LAP permet l'échange sécurisé d'informations entre deux systèmes avec contrôle de flux La procédure LAP de l'adaptateur AD est inscrite dans la mémoire MMA. En réponse au message XID 1, AD renvoie un message XID 2 de même structure générale que XID 1 Ce message signifie que l'adaptateur est prêt à mettre en oeuvre la procédure LAP On passe alors à l'opération OP 3. Opération OP 3: Cette opération se subdivise en trois sous-opérations sous-opération 1: le serveur SERV envoie un message SABME à l'adaptateur AD En réponse à ce dernier, l'adaptateur renvoie un message U 1 A au serveur Le premier de ces messages signifie que le serveur entame la procédure LAP, et le second signifie que l'adaptateur est également d'accord pour l'entamer. sous-opération 2: au cours de cette sous-opération, le serveur SERV transfère dans l'adaptateur AD o elle est stockée dans la mémoire MVA, d'une part la dernière version de la procédure LAP, conforme aux spécifications du constructeur BULL S A, connue sous le nom de DSA 77 Cette procédure contient également le fonctionnement relatif aux couches supérieures du modèle de référence OSI, lui aussi conforme aux spécifications DSA 77. Par ailleurs, lors de cette sous-opération 2, SERV envoie à l'adaptateur AD le programme de transfert de données de l'adaptateur vers le réseau et vice-versa, c'est-à-dire l'ensemble micrologiciel AMLA constitué par le noyau NYA et les tâches TCT 1 à TCT 3 Ceux-ci sont stockés dans la mémoire MVA. La procédure LAP, le fonctionnement des couches supérieures du modèle OSI, conforme aux spécifications DSA 77, ainsi que l'ensemble micrologiciel AMLA, tels que définis ci-dessus, sont transférés depuis la mémoire à disque MD vers l'adaptateur o ils sont chargés dans MVA Lorsque ce chargement en mémoire MVA est terminé, la sous- opération 3 débute: le serveur SERV envoie un message de déconnexion DISC à l'adaptateur AD Ce message signifie d'une part que le chargement de programme est terminé et d'autre part que l'adaptateur AD peut désormais mettre en oeuvre la procédure LAP contenue dans sa mémoire vive MVA En d'autres termes, cela signifie que la procédure LAP contenue dans la mémoire morte MMA n'est plus utilisée par l'adaptateur AD à partir du moment o ce dernier reçoit ce message DISC En réponse à ce dernier, l'adaptateur AD envoie un message UA au serveur On constate donc que pour l'adaptateur AD, toutes les opérations O Pl à OP 3 comprise, sont conduites en mettant en oeuvre (par l'intermédiaire du microprocesseur MPA) la procédure LAP inscrite dans la mémoire morte MMA On passe désormais à l'opération OP 4. Opération OP 4: L'adaptateur AD attend que le serveur lui demande de mettre en oeuvre la procédure LAP contenue dans sa mémoire vive MVA SERV met fin à cette attente en envoyant un message XID 3 indiquant qu'il demande à AD d'établir la procédure LAP contenue dans MVA. L'adaptateur répond en envoyant un message XID 2 (identique au message envoyé lors de l'opération OP 2). * On passe alors à l'opération OP 5. Opération OP 5: SERV envoie un message SABME (voir opération OP 3) à l'adaptateur qui renvoie un message UA Depuis le début de l'opération O Pl jusqu'à cet instant, le travail de AD est effectué par MPA sous la conduite de la tâche ADM SERV et AD procèdent alors à l'échange d'informations entre le système informatique et les trois terminaux T 1, T 2 T 3 La manière dont le serveur, par l'intermédiaire de son contrôleur CCS, gère et effectue le transfert des informations depuis l'ordinateur ORD vers le réseau et réciproquement a été décrite plus haut La manière dont l'adaptateur AD gère et effectue le transfert des informations depuis le réseau vers les terminaux et réciproquement est décrite plus loin (sous la conduite des tâches TCT 1 à TCT 3). Opération OP 6: Lorsque le serveur et l'adaptateur AD ont terminé leurs échanges, le serveur SERV envoie un message de déconnexion DISC (voir ci-dessus à la fin de l'opération OP 3) à l'adaptateur AD qui renvoie le message UA au serveur (voir également ci-dessus fin de l'opération OP 3). On considère désormais le fonctionnement de l'adaptateur AD, lors de l'échange d'informations avec le serveur SERV On suppose tout d'abord que le serveur SERV envoie une trame d'informations ETHERNET destinée au terminal T 1 Soit TE cette trame Elle passe par le transceiver IFC puis par le circuit intégré CEA qui vérifie que les principales dispositions de la norme ETHERNET sont respectées Une fois ceci effectué, il envoie la trame, à travers le bus BIA dans la mémoire vive MVA o elle est alors prise en compte par le microprocesseur MPA, sous la conduite de la tâche TCT 1. Le microprocesseur MPA examine les données d'encadrement de la trame TE, constate que les données de celle-ci sont destinées au terminal T 1, extrait les données utiles de la trame (hors données d'encadrement propres aux normes ETHERNET) et ajoute à ces données utiles des données d'encadrement propres à la nature de la liaison associée au terminal T 1 Une fois ceci effectué, il transmet les données au contrôleur de communication série SCC 1 qui transmet ces données en série vers le terminal T 1 par l'intermédiaire de l'adaptateur de ligne DR 1. Réciproquement, pour une trame envoyée par le terminal T 1 vers le serveur SERV, à savoir une trame TL, celle- ci passe par l'adaptateur de ligne DR 1 et est transmise au contrôleur de communication série SCC 1, lequel la transmet au microprocesseur MPA qui la stocke dans la mémoire MVA Il y lit les données d'encadrement de cette trame, constate qu'elle est destinée au serveur SERV, en extrait les données utiles et y ajoute des données d'encadrement de manière à constituer une trame ETHERNET Dès que ceci est terminé, la trame ETHERNET ainsi formée transite par l'intermédiaire du bus BIA du circuit intégré CEA et du transceiver IFC vers le coaxial CX 1 qui l'achemine vers le serveur. On constate que le fonctionnement de l'adaptateur AD est, dans ses grandes lignes, analogue au fonctionnement du contrôleur CCS, la mémoire MVA jouant à elle seule un rôle analogue à celui de l'ensemble des mémoires MV 1, MV 2 et RA Mi-RAM 2, le microprocesseur MPA jouant à lui seul un rôle analogue à celui de l'ensemble des microprocesseurs M Pl et MP 2 ' le circuit CEA jouant un rôle analogue à celui de CE 1 ou CE 2 De la même façon, le rôle joué par la procédure LAP inscrite dans MVA s'apparente à celui du logiciel CNS et le rôle de AMLA est similaire à celui de AML. Par ailleurs, tout comme dans CCS, le microprocesseur MPA définit pour chaque trame reçue ou à émettre des descripteurs de commande, et découpe chacune de celles- ci en une pluralité de buffers auxquels il alloue des emplacements parfaitement définis en mémoire MVA On se reportera donc utilement, pour plus de détails, à la demande de brevet français no 90 12826 précitée, pour connaître la structure des descripteurs de commande et la manière dont s'articulent entre eux descripteurs de commande et buffers, à l'intérieur de MVA. On considère la Figure 9 qui montre un système informatique serveur SI Sj permettant d'assurer le transfert d'informations depuis un système adaptateur SA Dj vers le réseau RE avec le maximum de sécurité, sans qu'à aucun moment le transfert de trame du réseau vers le système adaptateur ou réciproquement puisse être interrompu pour quelque raison que ce soit (mise hors d'usage d'un serveur, opération de maintenance, etc). Le système informatique serveur SI Sj comprend deux serveurs SER Vjl et SER Vj 2. Le serveur SER Vjl comprend deux contrôleurs de communication CC 51 et CC 52, alors que le serveur SER Vj 2 comprend deux contrôleurs de communication CC 53 et CC 54. Les quatre contrôleurs de communication CC 51 à CC 54 sont identiques au contrôleur de communication CCS montré à la Figure 3 Ainsi le contrôleur CC 51 comprend une base BA 1 et une partie périphérique PE Ri, le contrôleur CC 52 une base BA 2 et une partie périphérique PER 2 De même les contrôleurs CC 53 et CC 54 comprennent respectivement les bases BA 3 et BA 4 et les parties périphériques PER 3 et PER 4. Les quatre bases BA 1 à BA 4 sont reliées ensemble au réseau RE alors que les quatre parties périphériques PER 1 à PER 4 sont reliées ensemble au coaxial CX 2 qui relie le système informatique serveur SI Sj au système adaptateur SA Dj. Plus précisément, les bases BA 1 à BA 4 sont reliées au réseau RE par l'intermédiaire d'un contrôleur de communication ETHERNET du type de celui décrit dans la demande n 90 12826 précitée Les quatre bases BA 1 à BA 4 et la base de ce contrôleur ETHERNET sont donc reliées entre elles par un même MULTIBUS II alors que la partie périphérique de ce dernier est reliée au réseau RE. Ainsi on peut voir qu'une trame TE provenant du réseau RE transitant normalement par le contrôleur CC 51 peut, si ce dernier est défectueux ou absent, transiter par le contrôleur CC 52 Si ce dernier est à son tour défectueux, la trame TE peut transiter, soit par CC 53 ou CC 54 Un raisonnement identique peut être tenu pour l'un ou l'autre des deux contrôleurs CC 53 ou CC 54, au cas o la trame TE transite normalement par l'un ou l'autre de ces deux derniers. Ainsi, avec le système SI Sj de la Figure 9, la probabilité pour qu'une trame TE provenant du réseau RE neparvienne pas au système adaptateur SA Dj est pratiquement nulle. REVENDICATIONS 1 Architecture informatique distribuée (ARCH) comprenant une pluralité de systèmes informatiques (SI, S Ii, SI Sj, SAD, SA Dj) connectés chacun par l'intermédiaire de serveurs de communication (SERV, SER Vi, SER Vl, SER Vj 2) à une pluralité de réseaux (RE, RE', R Ek) de communication de divers types, caractérisé en ce que chaque système est relié à une pluralité de terminaux synchrones ou asynchrones (T 1, T 2, T 3, Tj 1, Tj 21 Tjm) par l'intermédiaire d'au moins un réseau (RE) de type CSMA/CD et d'adaptateurs de terminaux (AD, A Dm, A Djj, A Djm) pouvant former au moins un système adaptateur (SAD, SA Dj), dont chacun est connecté d'une part au réseau et d'autre part par au moins une liaison de transmission synchrone ou asynchrone à au moins un terminal (T 1, T 2, T 3, Tj 1, Tj 2, Tj 3), chaque serveur de communication gérant et effectuant le transfert des trames depuis au moins un système informatique vers le réseau et une pluralité d'adaptateurs et réciproquement, chaque adaptateur gérant et effectuant le transfert des trames depuis le réseau vers le(s) terminal(aux) associé(s) et réciproquement en réalisant l'adaptation des protocoles et des débits de transmission utilisés respectivement sur le réseau (RE) et sur la ligne de transmission. 2 Architecture informatique distribuée selon la revendication 1, caractérisée en ce que chaque serveur de communication comprend au moins un contrôleur de communication (CCS, CC 51, CC 52,) reliant le serveur d'une part à un ordinateur (ORD) par l'intermédiaire d'un bus (PSB) et d'autre part à ladite pluralité d'adaptateurs, ce contrôleur recevant, d'une part des données envoyées par l'ordinateur, formant une pluralité de trames CSMA/CD à partir de celles-ci et les envoyant vers les adaptateurs et recevant d'autre part les trames CSMA/CD envoyées par les adaptateurs, en formant des trames adaptées audit système informatique contenant le serveur et en les envoyant vers celui-ci. 3 Architecture informatique distribuée selon la revendication 2, caractérisée en ce que le contrôleur de communication supporte une liaison comportant au moins un canal de données (Cl, C 2,) et comprend une unité de base (BA) (ou encore base) reliée au bus (PSB), -une unité périphérique (PER) reliée à l'unité de base (BA), et au support de transmission (CX, CX 1, >, caractérisé en ce que l'unité de base (BA) comprend -un premier processeur (MP 1) commandant le transfert des données provenant de l'ordinateur vers le réseau et réciproquement, associé à une première mémmoire (MV 1) de stockage des trames avant leur transfert, un second processeur (MP 2) communiquant avec le premier et effectuant, à l'émission et à la réception, le transfert desdites données sous forme de trames de type CSMA/CD vers le réseau (RE) et les adaptateurs (AD, A Dm, A Dj) ou vers la première mémoire. la partie périphérique (PER) comprenant un contrôleur CSMA/CD (CONT), piloté par le second processeur (MP 2) et comprenant au moins une mémoire de stockage de trames CSMA/CD (RAM 1, RAM 2), ces dernières étant stockées dans cette mémoire avant émission vers le réseau par le contrôleur CSMA/CD, ou avant leur transfert vers la première mémoire en réception. 4 Architecture informatique selon la revendication 3, caractérisée en ce que à l'émission, le second processeur (MP 2) transfère les données, sur le canal, paquet par paquet (buffer par buffer) depuis la première mémoire (MV 1) jusqu'à la mémoire de stockage de trames (RAM 1, RAM 2). Architecture informatique selon l'une des revendications 3 ou 4, caractérisée en ce que le second processeur (MP 2) en réception, découpe chaque trame reçue (TR 101 o) en un nombre déterminé de paquets (buffers) (BF 101 à BF 108) avant de la transférer, buffer par buffer, sur le canal, depuis la mémoire de stockage de trame (RAM 1, RAM 2) jusqu'à la première mémoire (MV 1). 6 Architecture informatique selon l'une des revendications 3, 4, 5, caractérisée en ce que le premier processeur (MP 1) exécute son travail sur instruction d'un logiciel de communication (CNS) qui est inscrit, lors de l'initialisation du contrôleur (CCS) dans la première mémoire (MV 1). 7 Architecture informatique selon l'une des revendications 3, 4, 5, 6, caractérisée en ce que, à l'émission, le premier processeur (MP 1) reçoit les données venant du bus (PSB), les divise en une pluralité de paquets (BF 1,, BF 15) qu'il stocke de manière aléatoire dans la première mémoire (MV 1) en une pluralité d'emplacements physiques différents, avant que ces paquets ne soient transférés par le second processeur (MP 2) vers la mémoire de stockage et regroupés dans celle-ci par ce dernier, pour former au moins une trame de type CSMA/CD. 8 Architecture informatique selon l'une des revendications 3, 4, 5, 6, 7, caractérisée en ce que le second processeur (MP 2) exécute son travail sur instruction d'une architecture micrologicielle (AML) qui est inscrite lors de l'initialisation du contrôleur de communication dans une seconde mémoire (MV 2) associée au second processeur (MP 2). 9 Architecture informatique selon la revendication 8, caractérisée en ce que l'architecture micrologicielle (AML) comprend un noyau (NY), une interface de communication (IC), permettant le dialogue entre le logiciel de communication (CNS) et l'architecture (AML), et une pluralité de modules micrologiciels, ou tâches (TCO, TC 1, TC 2) en nombre au moins égal à celui des canaux, chaque canal étant associé à un module, lequel effectue le transfert des trames affectées à ce canal, depuis la première mémoire (MV 1) vers la partie périphérique (PER) et réciproquement, chaque module ou tâche étant indépendant des autres, son déroulement étant organisé en temps réel par le noyau (NY). Adaptateur pour architecture informatique selon l'une des revendications 1, 2, caractérisé en ce qu'il comprend: une unité de base (BAD) connectée au support de transmission (CX, CX 1) du réseau (RE) une partie périphérique (PERT) reliée d'une part à cette unité de base (BAD) et d'autre part aux terminaux d'entrée/sortie (Ti à T 3) associés à l'adaptateur par l'intermédiaire des lignes de transmission spécifiques à chacun de ces terminaux, L'unité de base de l'adaptateur recevant les trames CSMA/CD provenant du réseau (RE), les stockant et les transformant en trames spécifiques à chacune des liaisons propres à chacun desdits terminaux d'entrée/sortie et effectuant le transfert de celles-ci vers ces derniers à travers la partie périphérique (PERT), et réciproquement. 11 Adaptateur selon la revendication 10, caractérisé en ce que son unité de base (BAD) comprend: une interface (IFC) d'adaptation physique de type CSMA/CD avec le support de transmission (CX, CX 1, CX 2) du réseau (RE) un contrôleur (CEA) CSMA/CD recevant les trames provenant du réseau (ou les envoyant vers) par l'intermédiaire de l'interface (IFC), un microprocesseur d'adaptateur (MVA) associé à une mémoire vive d'adaptateur (MVA), des contrôleurs de communication série en nombre égal au nombre de terminaux d'entrée/sortie associés à l'adaptateur, affectés chacun à la liaison de transmission propre à l'un déterminé de ces derniers, Le contrôleur (CEA) CSMA/CD transmettant les trames CSMA/CD vers le réseau (RE) via l'interface (IFC) ou vers la mémoire d'adaptateur (MVA), sous la conduite du microprocesseur d'adaptateur (MPA), lequel stocke ces trames dans sa mémoire associée (MVA) puis les transforme en trames spécifiques aux liaisons propres auxdits terminaux d'entrée/sortie avant de les envoyer aux contrôleurs de communication série qui les envoient vers ces terminaux via la partie périphérique (PERT) et réciproquement. 12 Adaptateur selon l'une des revendications 10, 11, caractérisé en ce que la partie périphérique (PERT) comprend des adaptateurs de lignes (DR 1 à DR 3) correspondant chacun à l'un des contrôleurs de communication série et l'un desdits terminaux d'entrée/sortie. 13 Adaptateur suivant la revendication 11 caractérisé en ce qu'il comprend une architecture micrologicielle (AMLA) comprenant un noyau (NYA), une tâche d'administration (ADM) inscrite dans une mémoire morte programmable (m MA) contenue dans l'unité de base de l'adaptateur (B AD), plusieurs tâches (TCT 1, TCT 2, TCT 3) en nombre égal au nombre de terminaux d'entrée/sortie associés à l'adaptateur, chacune de ces tâches étant associée à un seul de ceux-ci, la tâche d'administration permettant à l'adaptateur d'établir le dialogue avec les différents systèmes composant l'architecture informatique, lors de l'initialisation de l'adaptateur, chaque tâche associée à un terminal d'entrée/sortie effectuant le transfert des trames de données, depuis ce dernier vers le réseau (RE) et réciproquement, chaque tâche étant indépendante des autres, son déroulement étant organisé en temps réel par le noyau (NY). 14 Procédé de mise en oeuvre de l'adaptateur selon la revendication 13, caractérisé en ce que 1 ) dès sa mise sous tension, il envoie un message de reconnaissance sur l'ensemble du réseau (HELLOA 1, HELLOA 2) indiquant son identité, son adresse dans le réseau (RE), le rôle qu'il exerce, l'un des serveurs de l'architecture (SERV) prenant en compte ce message de reconnaissance en renvoyant à l'adaptateur (AD) son propre message de reconnaissance (HELLOS) de structure similaire au message de l'adaptateur, 2 ) le serveur (SERV) envoie ensuite un premier message (XID 1) de connexion (d'échange d'identité) à l'adaptateur, demandant à celui-ci d'ouvrir la procédure dite LAP, l'adaptateur renvoyant au serveur un second message de connexion (XID 2) de structure identique à celui du serveur, 3 ) le serveur et l'adaptateur mettent en oeuvre la procédure LAP et le serveur envoie à l'adaptateur le contenu de l'architecture micrologicielle de ce dernier (noyau NYA et tâches TCT 1 à TCT 3) et le contenu de la dernière version de la procédure LAP que l'adaptateur inscrit dans sa mémoire vive (MVA), 4 ) le serveur envoie un troisième message de connexion (XID 3) demandant à l'adaptateur d'établir ladite dernière version de la procédure LAP, l'adaptateur manifestant son accord par envoi d'un message analogue au second message de connexion (XID 2), ) l'adaptateur et le serveur procédent à l'échange de données entre les terminaux d'entrée/sortie associés à l'adaptateur et le système informatique (SI) contenant le serveur, ) le serveur et l'adaptateur échangent des messages mettant fin à l'échange de données et repassent alors en 1 ). Système informatique serveur (SI Sj) pour architecture informatique selon la revendication 3, caractérisé en ce qu'il comprend au moins deux serveurs (SER Vjj, SER Vj 2) comprenant chacun au moins deux contrôleurs de communication (CC 51-CC 52, CC 53-CC 54) dont les quatre bases (BA 1 à BA 4) sont reliées ensemble au réseau (RE) alors que leurs quatre parties périphériques (PER 1 à PER 4) sont reliées ensemble à un ou plusieurs adaptateurs formant dans ce cas un système adaptateur (SAD, SA Dj).