Brevet FR2671256A1 — publié le 19920703

CIRCUIT ELECTRONIQUE DE LECTURE ET/OU D'EXPLOITATION DE SIGNAUX CAPTES PAR UN DETECTEUR MATRICIEL L'invention concerne un circuit électronique de lecture et/ou d'exploitation de signaux électriques. Ce circuit électronique est plus particulièrement adapté à l'exploitation et à la lecture de signaux électriques générés par des détecteurs, notamment des détecteurs matriciels. De manière encore plus spécifique, ce circuit électronique est destiné à servir de circuit de lecture et d'exploitation à un circuit de détection de signaux infrarouges. Par "circuit d'exploitation ou de lecture", on entend de manière connue un circuit permettant la lecture et le traitement décalé dans le temps et le multiplexage des différents signaux transitant par ce circuit. Bien que plus spécifiquement décrit en liaison avec un circuit détecteur infrarouge, l'invention ne saurait se limiter à cette seule forme de réalisation, et toute application intégrant ce circuit ne saurait se départir de la portée de la présente invention. Dans le cadre de la détection infrarouge, il est connu d'utiliser un ensemble bi-dimensionnel de photodétecteurs notamment de photodétecteurs à infrarouge, par exemple sous forme de matrice ou de barette linéai rye à compensation de retard, associé à un circuit de lecture et ce, afin de limiter voire de supprimer le balayage mécanique du système en vue de réaliser une image d'une scène. Ce circuit de lecture permet d'une part de simplifier la réalisation de l'ensemble, appelé généralement bloc de détection, et d'autre part de ré duire son coût de fabrication. De tels circuits de lecture et/ou d'exploitation sont généralement réalisés en silicium. Ce circuit de lecture comporte autant d'étages d'entrée que de photosites présents sur le détecteur auquel il est associé.Or, afin d'augmenter la sensibilité et la résolution de ces systèmes de détection, on augmente généralement le nombre de photosites, ce qui conduit, pour une surface de détecteurs donnée, à réduire le pas séparant deux photodétecteurs consécutifs. En outre, ces étages d'entrée du circuit de lecture et/ou d'exploitation destinés au couplage électrique des photodétecteurs sont au même pas que les photodétecteurs. Donc, toute augmentation de performances d'un détecteur, passant par l'augmentation du nombre de photosites conduit inexorablement à la réduction de la surface des différents détecteurs et donc des étages d'entrée correspondant du circuit de détection. Or, l'exploita- tion des signaux issus du détecteur passe par une première étape, à savoir le stockage temporaire des charges correspondantes. Or, plus la surface des étages d'entrée de ce circuit diminue et plus la capacité de stockage diminue également. On est donc limité par la taille de ces étages d'entrée, qui induisent en conséquence une limitation de la capacité et de la détection. On a représenté sur la figure 1 un schéma simplifié représentatif des étages d'entrée d'un circuit de lecture et d'exploitation conventionnel. On a tout d'abord représenté par la référence (1) les étages d'entrée proprement dit, rassemblés dans une zone (1) dite zone d'intrégration comprenant M x N étages d'entrée qui correspondent à M x N photosites du détecteur associé, ces derniers détectant le rayonnement photonique. Le pas séparant deux étages d'entrée d'une même ligne est représenté par la référence pO et correspond au pas des photosites correspondant. De même, les pas séparant deux étages d'entrée d'une même colonne sont représentés par la référence qO et correspondent également au pas correspondant des photosites du circuit de détection. Typiquement, ces étages d'entrée (1) sont constitués d'électrodes de stockage.Ils sont destinés tout d'abord à intégrer les charges électriques du signal (stockage) pendant un temps d'intégration dénommé Ti. En outre, ils sont également destinés à assurer un anti-éblouissement et/ou la remise à zéro des charges restantes ainsi que la polarisation du photosite correspondant. Une fois cette intégration réalisée, ces étages d'entrée peuvent également effectuer des fonctions optionnelles telles que l'ébasage des charges ainsi que leur partition selon un facteur ko compris entre 0 et 1, et ceci toujours dans le but de ne conserver qu'une partie représentative du signal détecté. Enfin, ces étages d'entrée sont destinés à assurer le transfert des charges éventuellement ébasées et partitionnées dans des étages dit de type 2, référencés par la référence générale (2). Typiquement, ces étages de type 2 sont constitués par des multiplexeurs, à savoir des circuits à transfert de charges, permettant notamment de transférer les charges des étages d'entrée vers une zone de sortie. Cette zone de sortie comprend en premier lieu un multiplexeur de type série (3), et est destinée à transférer les signaux issus des étages de type 2 (2) vers un étage de sortie (4), au niveau duquel les charges transférées sont converties en tension, susceptibles de délivrer un signal vidéo utilisable. Un seul étage de sortie peut suffire dans le cadre de tels circuits. Typiquement, il existe autant d'étages de sortie (4) que de multiplexeurs série (3). D'autres fonctions de traitement peuvent éventuellement être présentes au niveau de cette zone, telle que notamment la fonction TDI désignant l'expression anglaise "time delay integration" et représentative de l'introduction d'un décalage temporel au niveau du traitement des signaux issus d'une même ligne, tenant compte du décalage correspondant au temps de balayage du système. Comme déjà dit, la quantité de charges stockables dans les étages d'entrée (1) dépend de la surface maximum utilisable par ces étages et corrélativement du pas des photodétecteurs. Or, pour de nombreuses applications ce pas étant relativement limité, la quantité de charges stockables et donc la dynamique et la sensibilité de ces dispositifs restent également limitées.En effet, pour un temps de cycle Tc, correspondant au temps image de récurrence pour une matrice bidimensionnelle (et également appelé temps de trame), cette limitation conduit à réduire le temps d'intégration Ti jusqu'à une valeur très inférieure au temps Tc. Or, on a pu montrer que la dynamique et la sensibilité sont proportionnelles à f77. Dans ce cas, il devient impossible d'obtenir le fonctionnement optimal du circuit de lecture et d'exploitation qui correspondrait à l'utilisation d'un temps Ti pratiquement égal au temps Tc. En d'autres termes, le temps de stockage des charges au niveau de chacun des étages d'entrée devient un facteur limitant les possibilités de lecture et d'exploitation de tels détecteurs. L'invention vise à pallier cet inconvénient. Elle propose une architecture d'un circuit de lecture et d'exploitation susceptible de permettre la diminution voire l'annulation des limitations de la quantité maximale de charges stockables dans les étages d'entrée, notamment dans le cadre de dispositifs de détection bidimensionnelle, et donc susceptible d'augmenter la dynamique et la sensibilité des signaux de détection. Ce circuit électronique de lecture et d'exploitation de signaux captés par un détecteur matriciel à M lignes et N colonnes de capteurs unitaires, destiné à transformer les signaux reçus en charges électriques, les M lignes étant régulièrement espacées d'un pas qO et les N colonnes étant régulièrement espacées d'un pas Por le circuit électronique comprenant en correspondance avec les M x N capteurs unitaires une zone dite d'intégration formée de M lignes et de N colonnes contenant essentiellement des électrodes de stockage reliées électriquement ainsi que N multiplexeurs primaires destinés à transférer les charges stockées dans lesdites électrodes à un multiplexeur de sortie série puis de là à un étage de sortie comprenant en outre un convertisseur charges-tension, se caractérise - en ce que les multiplexeurs primaires de la zone d'intégration sont divisés en deux groupes distincts, respectivement un premier groupe comprenant les multiplexeurs primaires transférant les charges des colonnes paires ; un second groupe comprenant les multiplexeurs primaires transférant les charges des colonnes impaires - en ce que ces deux groupes de multiplexeurs primaires transfèrent les charges dans deux directions opposées symétriques par rapport à la zone d'intégration, chacun de ces multiplexeurs primaires transférant les charges de la colonne de la zone d'intégration correspondante à une zone de post-accumulation comprenant chacune une colonne d'électrodes de stockage dont le pas d'écartement respectif entre deux colonnes est au moins égal à 2xp, ;; - et en ce que lesdites charges de chacune de ces colonnes d'électrodes de stockage sont transférées par le biais de multiplexeurs secondaires vers un multiplexeur de sortie symétrique. En d'autres termes, l'invention consiste à munir la zone d'intégration contenant les différents étages d'entrée de deux zones de post-accumulation symétriques par rapport à cette zone d'intégration, dans lesquelles chacune des électrodes de stockage est apte à recevoir une quantité de charges beaucoup plus importante, l'adjonction de ces deux zones de post-accumulation symétriques permettant notamment d'augmenter le temps d'intégration effectif et corrolairement la dynamique et la sensibilité du système, tout en conservant une lecture séquencielle des photosites ou capteurs unitaires simultanée à l'intégration du signal de ces photosites. Avantageusement en pratique - le pas ql entre deux lignes des M lignes d'électrodes de stockage des zones de post-accumulation est compris entre qO/2 et qO ; néanmoins, si les contraintes technologiques le permettent, le pas ql peut être inférieur à qO/2 ; de même, q1 peut être supérieur à qO si la taille du circuit ne constitue pas un facteur rédhibitoire ; - les charges stockées sont, avant d'être transférées, partitionnées avec un coefficient de partition k inférieur à 1 ; - le nombre N de colonnes est pair. L'invention se rapporte également à un détecteur infrarouge comprenant un circuit de détection constitué d'une pluralité de photosites se présentant sous forme d'une matrice, associé à un circuit électronique de lecture et d'exploitation correspondant à la description ci-dessus. L'ensemble du bloc de détection constitué par l'ensemble circuit de détection-circuit de lecture et d'exploitation est en permanence en échange thermique avec le doigt froid d'un cryostat. La manière dont l'invention peut être réalisée et les avantages qui en découlent ressortiront mieux de l'exemple de réalisation qui suit, donné à titre indicatif et non limitatif à l'appui des figures annexées. La figure 1, comme déjà dit correspond à l'art antérieur, est une représentation d'un circuit conventionnel de lecture et d'exploitation. La figure 2 est une représentation schématique d'un circuit électronique de lecture ou d'exploitation conforme à l'invention. La figure 3 est une représentation schématique d'un chronogramme représentatif du fonctionnement du circuit de lecture et d'exploitation. La figure 4 est une représentation schématique destinée à assister la compréhension du calcul de la détermination de certaines caractéristiques d'un tel circuit. On a représenté schématiquement sur la figure 2 l'architecture du circuit électronique de lecture et d'exploitation conforme à l'invention. Tout d'abord et de manière conventionnelle, ce circuit de lecture et d'exploitation comporte une matrice d'électrodes de stockage portant les références générales (1) et correspondant à la matrice de photodétecteurs du circuit de détection associé. De la sorte, ce circuit comporte N colonnes de M lignes contenant essentiellement des électrodes de stockage référencées sur ce schéma par deux chiffres, le premier relatif à la ligne correspondante et le second à la colonne. Afin de simplifier le raisonnement, le nombre N de colonne est pris pair. Chaque colonne de cette matrice d'électrodes de stockage est séparée de la colonne suivante d'un pas pO correspondant au pas des colonnes des photosites du circuit de détection associé.Corrolairement, chaque ligne est séparée de la suivante d'un pas qO, correspondant également à l'espacement entre deux lignes successives de photodétecteurs du circuit associé correspondant. L'ensemble de ces différentes électrodes de stockage associé à d'autres fonctions constitue une zone d'intégration appelée en pratique zone 1. Cette zone 1 comprend en outre une série d'étages dit de type 2 et portant la référence numérique générale (2a, 2b) respectivement, ces étages de type 2 étant en fait constitués de circuits à transfert de charges jouant le rôle de multiplexeurs, aptes à transférer les charges stockées dans les électrodes de stockage (1) au niveau d'autres électrodes de stockage, selon les explications qui suivront. Plus précisément, chacune des colonnes impaires des électrodes de stockage de la zone 1 ou zone d'intégration, transfère les charges stockées par l'intermédiaire d'un multiplexeur (2a) selon une direction déterminée, en l'occurence vers le bas sur la figure 2, alors que chacune des colonnes paires d'électrodes de stockage transfère les charges stockées par l'intermédiaire des multiplexeurs (2b) selon la direction opposée, en haut sur la figure 2. De la sorte, la zone d'intégration comprend N/2 multiplexeurs (2a) et N/2 multiplexeurs (2b), en considérant bien entendu que le nombre N est pair. Dans le cas où l'on prend N quelconque, le nombre respectif des multiplexeurs (2a) et (2b) est alors par exemple (N - 1)/2 et (N + 1)/2 ou l'inverse. De manière connue, les étages de type (1), comportant les électrodes de stockage, assurent d'une part une fonction d'intégration des charges électriques correspondant aux signaux détectés pendant un temps T d'intégration ainsi que le transfert de ces charges dans les étage de type 2 autrement dit dans les multiplexeurs. Ces étages de type 1 permettent également de polariser les photosites et de jouer un rôle d'antiéblouissement et de remise à zéro des charges restantes. En outre, les électrodes de stockage peuvent également avoir un rôle d'ébasage et de partition des charges selon un facteur de partition k,, ko étant compris entre 0 et 1, ces deux fonctions étant obtenues de manière connue, en appliquant une tension déterminée aux différentes électrodes. Selon une caractéristique importante de l'invention, les charges transférées respectivement par les multiplexeurs (2a,2b), sont alors stockées au niveau d'électrodes, également de stockage, portant les références (5a,5b). Ces électrodes sont également réparties en colonnes, et de fait, on observe N/2 colonnes d'électrodes de stockage (5a) et N/2 colonnes d'électrodes de stockage (5b). Chacune de ces électrodes joue le même rôle que les électrodes de stockage (1).Compte tenu du décalage engendré par cette répartition symétrique, les N/2 multiplexeurs (2a) se trouvent par construction au pas 2xpo, de même que les N/2 multiplexeurs (2b), la largeur totale permise de chacun des groupes d'électrodes (5a,5b) devenant égale à 2xpo En revanche, le pas séparant deux lignes d'électrodes (5a) ou (5b) peut être fixé en fonction du choix de l'utilisateur et notamment en fonction de la place disponible pour le circuit de lecture, ce pas ql pouvant typiquement varier entre qO/2 et qO. Chacune de ces deux séries d'électrodes de stockage (5a) et (5b) constitue une zone dite de postaccumulation, au niveau de laquelle un stockage des charges électriques supplémentaires peut être instauré. En outre, ces deux zones de post-accumulation sont situées de part et d'autre de la zone (1) ou zone d'intégration selon une topologie symétrique par rapport à cette zone. Ces deux zones de post-accumulation comportent en outre des multiplexeurs dit multiplexeurs secondaires portant la référence numérique (6a,6b), destinés à transférer les charges électriques contenues dans les électrodes de stockage respectivement (5a,5b) au niveau d'un multiplexeur de sortie, respectivement (3a,3b). De plus, les électrodes de stockage (5a,5b) sont destinées d'une part et de manière optionnelle à partitionner les charges électriques qu'elles reçoivent selon un facteur k1 avec k1 compris entre 0 et 1, et d'autre part à transférer ces charges dans les multiplexeurs secondaires de transfert (6a,6b). De manière conventionnelle, les multiplexeurs série (3a,3b) sont destinés à transférer les charges issues des multiplexeurs (6a,6b) au niveau d'un étage de sortie, respectivement (4a,4b), ce dernier étant de manière tout à fait classique destiné à convertir les signaux électriques en signaux de tension selon un gain G déterminé. I1 apparait donc que l'architecture particulière conforme à l'invention permet d'augmenter le pas entre deux colonnes au niveau des électrodes de stockage (5a,5b) de sorte que l'on peut augmenter la place disponible de stockage des charges d'une part, et d'autre part introduire au niveau de ces électrodes deux multiplexeurs par étage permettant d'une part de séparer la fonction intégration des éléments de la fonction lecture sans pour autant augmenter les dimensions du circuit de lecture de manière rédhibitoire. En outre, le fait d'avoir deux sous-zones dites de post-accumulation symétrise le circuit de lecture et de fait rend plus simple la réalisation de l'enceinte contenant le détecteur, notamment dans le cadre d'un détecteur infrarouge. En effet, un tel détecteur requiert l'utilisation d'un cryogénérateur, impliquant des problèmes de centrage du circuit de lecture sur le doigt froid de celui-ci, complexes à surmonter en l'absence d'un circuit de lecture symétrique. De la sorte, cette architecture permet pour une surface de photosites donnée, d'augmenter la quantité de charges manipulables par découpage du cycle Tc de base en une multitude de temps d'intégrations élémentaires Ti, qui sont post-accumulés dans une zone de post-accumulation.En effet, pendant chacun des temps d'intégration T1, le circuit utilise la capacité de stockage des charges électriques des étages d'entrée (1) pour stocker le signal lu par les photosites (St). A la fin de chaque temps d'intégration Ti, le transfert des étages d'entrée (1) vers les multiplexeurs (2) intervient avec une partition adaptée au circuit selon un facteur k,, qui peut diminuer de façon significative la charge transférée par les multiplexeurs (2) si cela s'avère nécessaire vis-à-vis de la technologie silicium employée. Pendant le temps d'intégration Ti suivant, les charges sont décalées jusqu'à la zone de post-accumulation correspondante, puis le transfert des charges des multiplexeurs (2a,2b) au niveau des électrodes de stockage (5a,5b) intervient. Les opérations ainsi décrites se répètent autant de fois qu'il y a de temps d'intégration Ti pendant le temps de cycle T=. De fait, le temps de cycle Tc est pratiquement égal au temps de lecture des M x N éléments. Ceci est à comparer avec le système traditionnel connu à ce jour pour lequel on avait un seul temps d'intégration Ti par temps de cycle T=. Si l'on pose n = T=/Ti, la charge totale correspondante à la fin de post-accumulation, c'est-à-dire au temps n x Ti est de n x STi x ko , charge qui est stockée dans les électrodes (5a,5b) situées au niveau des zones de post-accumulation. Ces charges sont ensuite transférées par les multiplexeurs (6a,6b) avec, si le besoin s'en fait sentir, l'application d'une partition appropriée selon un facteur kl. De la sorte, les charges transférées au niveau des multiplexeurs de sortie (3a,3b) deviennent alors n x STi x ko x k1 . Ainsi, les (M x N)/2 paquets de charge signal sont décalés vers les étages de sortie (4a,4b) qui les convertissent en signaux tension selon un gain G. I1 est à noter néanmoins que le nombre d'étages de la zone de sortie dépend des limitations fréquentielles des multiplexeurs ainsi que d'autres contraintes extérieures au circuit, un seul étage multiplexeur série, et de la sorte un seul étage de sortie par zone (4a,4b) pouvant suffire. Soit Ns, ce nombre d'étages de sortie par zones de sortie, la cadence de sortie du signal vidéo de chaque zone de sortie est alors donnée par la relation suivante: M x N (Hz) 2 x Ns x Tc Cette faible fréquence de multiplexage n'est atteinte que grâce à l'utilisation des étages multiplexeurs (6a,6b) permettant ainsi de conserver au circuit de lecture une puissance dissipée raisonnable et de minimiser la dégradation des performances du circuit de lecture de par la diminution de sa bande passante électrique. On a schématiquement représenté ce séquencement dans le chronograme de la figure 3, dans lequel on a matérialisé des trames successives, tant de cycle que de lecture. On observe ainsi dans ce chronograme, que pendant le temps de cycle T=, le balayage électronique induit un découpage en n temps d'intégration T. Pendant chacun de ces temps d'intégration T1 et compte tenu de la fonction partition appliquée, on observe des transferts de charges des électrodes (1) au multiplexeur (2) matérialisé par la ligne 1 2, puis transfert du multiplexeur (2) aux électrodes (5) des zones de postaccumulation, matérialisé par la ligne 2 5, et enfin de celles-ci au multiplexeur (6), matérialisé par la ligne 5 6, qui transfère les charges dans le multiplexeur série (3).On observe ainsi que le temps de lecture est quasiment égal au temps de cycle. On observe également, que la capacité de stockage apparente des étages d'entrée, autrement dit des électrodes (1) est multipliée par un facteur n (avec un gain ko) et le temps d'intégration apparent pour le système devient donc Tc = n x Ti De même, le rapport signal sur bruit, donné de manière classique égal à So/Bo dans lequel Se représente le signal, et Bo le bruit, pour un étage d'entrée, notamment une électrode (1) devient n x Se x ko x k1 x G = fin x SO fi x Bo x ko x k1 x G- Bo cela sous réserve d'un dimensionnement approprié des différents étages d'un circuit de lecture. La sensibilité peut donc être augmentée par un facteur fn, n étant égal comme déjà dit au rapport T,/T,. La dynamique du signal prend en compte les mêmes paramètres et suit le même type de calcul et donc augmente également d'un facteur ffn. On a représenté sous la figure 4 le cheminement des calculs caractéristiques de chaque partie du circuit. Un exemple numérique pour une matrice de 64 lignes et 64 colonnes avec Ns = 1, soit un nombre de sortie totale égal à 2, fait apparaitre en considérant un temps de cycle égal à 5 millisecondes, que la fréquence réelle de sortie devient égale à 0,4 MHz, soit très basse compte tenu de tels dispositifs. Si la limitation des étages d'entrée conduit à avoir Ti = 200 Rs, il ressort que n = 25 soit un gain possible de sensibilité et de dynamique de 5 par rapport à une solution classique. I1 apparait donc que l'architecture particulière conforme à l'invention permet d'apporter à un dispositif de détection bi-dimensionnelle et notamment un détecteur infrarouge constitué d'un détecteur proprement dit constitué d'une matrice ou d'une barette linéaire à compensation de retard, les améliorations suivantes : - l'augmentation du temps d'intégration apparent n x Ti, tout en conservant la possibilité de travailler à temps de cycle égal au temps de lecture des signaux ; - la possibilité de travailler avec des ouvertures d'optique supérieures et donc de détecter plus de photons - la possibilité d'utiliser des détecteurs de longueur d'ondes supérieure ou ayant une bande passante en longueur d'ondes plus importante, ces deux solutions délivrant généralement plus de signal et donc beaucoup plus de charges à stocker ; par suite on obtient davantage de signal, qui peut être traité, et donc une précision supérieure. REVENDICATIONS 1/ Circuit électronique de lecture et d'exploitation de signaux captés par un détecteur matriciel à M lignes et N colonnes de capteurs unitaires, destinés à transformer les signaux reçus en charges électriques, les M lignes étant régulièrement espacées d'un pas qO et les N colonnes étant régulièrement espacées d'un pas pO, le circuit électronique comprenant en correspondance une zone dite d'intégration formée de M lignes et de N colonnes d'électrodes de stockage (1) reliées électriquement et en correspondance avec les M x N capteurs unitaires du détecteur et N multiplexeurs primaires (2a,2b), destinés à transférer les charges stockées dans lesdites électrodes à un multiplexeur de sortie (3a,3b) puis de là à un étage de sortie (4a,4b) comprenant en outre un convertisseur charges-tension, caractérisé - en ce que les multiplexeurs primaires (2a,2b) de la zone d'intégration sont divisés en deux groupes distincts, respectivement un premier groupe comprenant les multiplexeurs primaires (2a) transférant les charges des colonnes paires ; un second groupe comprenant les multiplexeurs primaires (2b) transférant les charges des colonnes impaires ; - en ce que ces deux groupes de multiplexeurs primaires (2a,2b) transfèrent les charges dans deux directions opposées symétriques par rapport à la zone d'inté giration; chacun de ces multiplexeurs primaires transférant les charges de la colonne de la zone d'intégration correspondante à une zone de post-accumulation comprenant chacune une colonne d'électrodes de stockage (5a,5b) dont le pas d'écartement par rapport à la colonne suivante (5a) respectivement (5b) est au moins égal à 2xpo ;; - et en ce que lesdites charges de chacune de ces colonnes d'électrodes de stockage (5a,5b) sont transférées par le biais de multiplexeurs secondaires (6a,6b) vers un multiplexeur de sortie (3a), respectivement (3b). 2/ Circuit électronique selon la revendication 1, caractérisé en ce que le pas ql entre deux lignes des M lignes d'électrodes de stockage (5a,5b) des zones de post-accumulation est compris entre qO/2 et qO 3/ Circuit électronique selon l'une des revendications 1 et 2, caractérisé en ce que les charges stockées au niveau des électrodes de stockages (1) de l'étage d'entrée sont, avant d'être transférées dans les multiplexeurs primaires (2a,2b), partitionnées avec un coefficient de partition ko inférieur à 1. 4/ Circuit électronique selon l'une des revendications 1 à 3, caractérisé en ce que les charges stockées au niveau des électrodes de stockage (5a,5b) des zones de post-accumulation sont, avant d'être transférées dans les multiplexeurs secondaires (6a,6b) partitionnées avec un coefficient de partition k1 inférieur à 1.