Brevet FR2672434A1 — publié le 19920807

FUSIBLE MOS A CLAQUAGE D'OXYDE La présente invention se rapporte aux fusibles qui permettent d'établir ou de couper des connexions dans les circuits intégrés connus sous le sigle MOS (Métal Oxyde Semiconducteur) afin de modifier de façon irréversible le fonctionnement d'un tel circuit. Il est connu d'utiliser dans un circuit intégré des fusibles qui permettent, quand ils sont claqués, par exemple de mémoriser des mots binaires permettant de personnaliser le circuit ou bien d'interdire le fonctionnement de ce circuit dans une configuration déterminée. De tels circuits intégrés sont plus particulièrement utilisés dans les cartes à mémoire, connues sous le nom de cartes "à puce". L'invention a plus particulièrement pour objet d'augmenter la sécurité de ces circuits et de ces cartes. Elle trouve également des applications intéressantes dans l'ajustement des caractéristiques électriques de certains composants et dans la personnalisation fonctionnelle des composants. Dans la plupart des circuits pour les cartes à puce, on personnalise une partie des données au cours de la phase de test du circuit. Cette personnalisation consiste à écrire certains mots dans la mémoire du circuit puis à interdire la reecriture de ces mots (avec une autre valeur) en claquant un fusible, ou en écrivant un dernier mot dont le rôle est de bloquer cette réécriture. Comme la mémoire est formée de cellules EPROM ou EEPROM, on peut toujours craindre un effacement par des moyens physiques (W, rayons X ...) du mot de blocage, ou même de toute la mémoire. L'invention permet de surmonter cette crainte en remplaçant les cellules EPROM ou EEPROM (ou une partie d'entre elles) par des cellules fusibles à claquage irréversible. On connaît différents types de fusibles et plus particulièrement ceux qui fonctionnent par claquage d'une couche d'oxyde dans un circuit de type MOS. Ce dernier type de fusible est notamment décrit dans la demande de brevet NO 89 09547 déposée le 13 juillet 1989. Dans cette demande le fusible est essentiellement composé d'une cellule mémoire de type MOS programmable électriquement (EPROM ou EEPROM) dont la grille de lecture/écriture est réunie électriquement à la grille qui est normalement flottante lorsque cette cellule est utilisée comme un point mémoire. Des circuits annexes permettent d'appliquer à la grille de lecture/écriture, et par conséquent à l'autre grille, une tension électrique qui permet de claquer la couche d'oxyde très mince existant entre cette autre grille et le drain de la cellule.La cellule est ainsi rendue conductrice de manière irréversible. On remarque que le terme "claquage" utilisé ici est relativement impropre puisqu'il désigne normalement l'interruption d'un circuit lorsque le fusible a claqué. Nous l'utilisons néanmoins car c'est maintenant une terminologie courante, mais il faut bien comprendre que le claquage dans le cas d'un fusible MOS consiste à obtenir une conduction irréversible de la cellule. Les circuits annexes utilisés pour programmer et pour lire la cellule sont relativement complexes et compliquent l'intégration de celle-ci dans le substrat formant le circuit intégré. Pour simplifier cette intégration, l'invention propose un fusible MOS à claquage d'oxyde du type comprenant une première zone diffusée sur un substrat semiconducteur, une première grille s'étendant au-dessus de la première zone, et une couche isolante séparant la première zone de la première grille et destinée à être claquée sous une tension élevée pour établir un courtcircuit entre la première zone et la première grille, principalement caractérisé en ce qu'il comprend en outre une deuxième zone diffusée sur le substrat pour former le drain d'un transistor MOS dont la source est la première zone. D'autres particularités et avantages de l'invention apparaîtront clairement dans la description suivante faite à titre d'exemple non limitatif, en regard des figures annexees qui représentent - la figure 1, une vue en coupe d'une cellule fusible selon l'invention; - la figure 2, le schéma électrique de la figure 1 avant claquage; - la figure 3, le schéma électrique de la figure 1 après claquage; - les figures 4 et 5, des schémas de plans mémoires utilisant des cellules selon la figure 1; - la figure 6, une vue en coupe d'un deuxième mode de réalisation de l'invention; - la figure 7, le schéma électrique de la figure 6; - la figure 8, une vue en coupe d'un troisième mode de réalisation de l'invention; - la figure 9, le schéma électrique de la figure 8; et - la figure 10, le schéma d'un registre utilisant des cellules selon la figure 8. Dans un premier mode de réalisation de l'invention, représenté en coupe sur le figure 1, on a diffusé dans un substrat en silicium de type P, deux zones A et S de type N+. Ce substrat est recouvert d'une couche d'oxyde de silicium SiO2 à l'intérieur de laquelle est noyée une grille G en silicium polycristallin. Cette grille recouvre largement la zone S, et la couche d'oxyde qui l'isole de cette zone est amincie pour former une fenêtre tunnel F d'épaisseur très faible, typiquement 10 nanomètres. Par ailleurs, la grille est limitrophe de la zone A tout en étant isolée de celle-ci. Les techniques permettant d'obtenir une telle structure sont celles largement connues qui servent à fabriquer les circuits intégrés MOS, plus particulièrement ceux qui forment les mémoires du type EEPROM. Dans ces conditions le schéma électrique équivalent de cette structure est représenté sur la figure 2. Les zones A et S forment avec la grille G un transistor T dont le drain est A et la source S et dont la zone active est comprise entre ces zones sous la grille G. En outre la grille G forme avec la zone S un condensateur C muni drune fenêtre tunnel qui est connecté en parallèle entre la grille et la zone S du transistor. Cette disposition est particulièrement remarquable en ce que le transistor et le condensateur sont étroitement imbriqués et ne forment pas deux composants distincts reliés par des connexions supplémentaires. Dans ce mode de réalisation, on ne prévoit que deux accès à la cellule, l'un sur la grille G, et l'autre sur la zone A. La zone S n'est pas accessible, ce qui permet de réduire au maximum les dimensions de la cellule, et donc la place qu'elle occupe sur le substrat. On obtient ainsi une très bonne densité d'intégration. Pour claquer le fusible représenté par la cellule, on applique brutalement entre les bornes A et B une tension très élevée (proportionnellement) qui détruit de manière irréversible la couche d'oxyde au niveau de la fenêtre tunnel et provoque un court-circuit entre la grille G et la zone S. La tension sur la grille débloque le condensateur et ramène la tension du drain sur la source, qui constitue l'une des électrodes du condensateur, dont l'autre est formée par la grille. On retrouve donc bien toute la tension nécessaire aux bornes du condensateur. De manière connue, une tension de 20V appliquée avec un front de montée de 100 microsecondes permet de claquer une couche d'oxyde de silicium épaisse de 10 nanomètres. Le schéma équivalent après claquage est représenté sur la figure 3, où l'on voit que le condensateur est remplacé par une résistance R. Dans ces conditions, lorsque l'on applique entre les bornes A et B une tension de faible valeur, celle de lecture (5V) d'une cellule mémoire par exemple, le transistor est débloqué, et comme sa source est alimentée par la résistance R il conduit et laisse passer un courant qui permet de déterminer que le fusible est bien claqué. Par contre, lorsque le fusible n'est pas claqué le transistor ne laisse passer aucun courant, bien qu'il soit débloqué, puisque sa source n'est pas alimentée. En considérant l'association de ces cellules pour former un plan mémoire, comme représenté dans la figure 4 dans un exemple limité à 4 cellules, les grilles sont reliées aux lignes de mots 401 et 402 et les zones A aux lignes de bits 403 et 404 (ces notations conventionnelles sont connues). L'écriture de la mémoire consiste à claquer à l'origine les cellules qui représentent un bit 1 ou 0 (selon la convention utilisée). Pour cela on sélectionne une rangée de cellules en appliquant une tension VPP égale à la tension du claquage sur la ligne de mots, et une tension VPP sur toutes les autres lignes de mots. Ensuite, on sélectionne la cellule à claquer en appliquant sur la ligne de bits correspondant à celle-ci une tension nulle, et la tension VPP est maintenue sur toutes les autres lignes de bits. Ainsi sur la rangée sélectionnée seule la cellule à claquer (la NO 1 sur la figure) reçoit la tension de claquage, qui claque effectivement le diélectrique de son condensateur, et les autres ne sont soumises qu'à une différence de potentiel nulle VPP-VPP et ne sont donc pas touchées. Les cellules des rangées non sélectionnées (les NO 3 et 4 sur la figure), n'étant pas adressées par la ligne de mot, ne sont pas non plus touchées, puisque leur transistor ne se débloque pas et ne permet donc pas à la tension VPP éventuellement appliquée à la ligne de bit correspondant (cellule NO 4 sur la figure) d'atteindre le condensateur. La mémoire ayant été ainsi écrite les cellules claquées comporteront une résistance à la place du condensateur, comme par exemple la cellule 1 dans la figure 5, correspondant à la figure 4 après l'opération d'écriture. Pour lire alors le contenu de la mémoire, on applique une tension de lecture VL (+5V en général) sur la ligne de mot correspondant au mot que l'on veut lire et une tension nulle (0) sur toutes les autres lignes de mots et sur toutes les lignes de bits. On adresse ainsi toutes les cellules de la rangée sélectionnée, soit généralement un mot de la mémoire. La lecture proprement dite se fait alors en détectant le courant qui passe (ou ne passe pas) dans la ligne de bit, selon une technique connue, à l'aide des détecteurs de courant 405 et 406. Le courant passera dans la cellule qui est claquée (NO 1) et ne passera pas dans celle qui est vierge (NO 2) et on aura en sortie des détecteurs un "1" ou un "0", selon la convention choisie. Dans un deuxième mode de réalisation de l'invention, représenté en coupe sur la figure 6, on a gardé sensiblement la même structure que dans la figure 1, mais on a divisé la grille G en deux parties. Une première partie G1, limitrophe des zones A et S permet de réaliser avec celles-ci un transistor MOS ordinaire, comportant une connexion de grille B. Une deuxième partie G2, séparée de G1, recouvre la plus grande partie de la zone A et comprend la fenêtre tunnel F. Cette deuxième partie comprend une connexion supplémentaire D qui permet de la relier de manière distincte aux circuits extérieurs. Ainsi donc le condensateur et le transistor, tout en étant encore fortement imbriqués et en ayant en commun la zone S, sont plus séparés que dans le premier mode de réalisation. Le schéma électrique équivalent de cette structure est représenté sur la figure 7 où l'on constate bien que l'on a trois bornes de connexion vers l'extérieur, A, B, et D. Cette structure permet un adressage plus souple, mais elle demande une surface plus grande sur le substrat, pour pouvoir correctement séparer G1 et G2. Le fonctionnement en claquage et en lecture est tout-à-fait similaire, mais on peut alors, selon les besoins, inverser les tensions de polarisation entre les bornes A et D. Dans un troisième mode de réalisation de l'invention, représenté en coupe sur la figure 8, on a utilisé la même structure que dans la figure 1, mais en agrandissant la zone S de manière à déborder de la grille G pour pouvoir placer une connexion supplémentaire AG qui permet de relier de manière distincte cette zone S aux circuits extérieurs. De cette façon, comme on le voit sur le circuit électrique équivalent de la figure 9, les trois électrodes du transistor T et les deux électrodes du condensateur C sont accessibles de l'extérieur, ce qui permet d'utiliser la cellule comme si elle était formée de deux composants distincts, réunis par des connexions. Bien entendu la structure reste toujours fortement intégrée, avec toutefois une légère perte de capacité par rapport au schéma de la figure 1, due à l'agrandissement de la zone S. On dispose ainsi de deux possibilité pour claquer la cellule - A et AG au zéro et B à VPP; - B au zéro, AG à VPP et A quelconque. La lecture s'effectue comme dans le premier mode de réalisation décrit ci-dessus, en portant B à la tension de lecture (+5V) et en mesurant le courant dans A qui est ramené à un potentiel intermédiaire (+2V) par le détecteur de courant. Pour cette lecture AG est laissé flottant. En contrepartie de ces facilités d'utilisation, on ne peut pas intégrer cette cellule dans un plan mémoire, puisqu'il faut pouvoir accéder séparément à la connexion AG de chaque cellule, ce qui ne permet pas un adressage matriciel. On peut alors utiliser une telle cellule, soit séparément, soit dans des registres de petite taille, qui sont communément utilisés à différents endroits dans les circuits intégrés, comme représenté sur la figure 10 dans le cas d'un registre de 4 bits. Dans ce registre, les quatre sorties Al à A4 des cellules sont reliées ensemble à un détecteur de courant, lui-même relié au 0 de l'alimentation. Pour claquer une cellule, il faut donc utiliser la variante où l'on relie l'une des entrées B1 à B4 au 0 et l'entrée correspondante AG1 à AG4 à VPP. L'entrée AG est ensuite laissée flottante en permanence, notamment pour la lecture de la cellule. La lecture du registre se fait séquentiellement en adressant successivement chacune des entrées B1 à B4 et en détectant à chaque fois le passage du courant dans le détecteur relié aux sorties A. On rappelle que le courant ne passe que lorsque la cellule est claquée et que son condensateur est donc remplacé par une résistance. Dans chacun des trois modes de réalisation décrits ci-dessus, on peut prévoir deux autres variantes de réalisation - Dans une première variante, on étend la fenêtre tunnel de manière à recouvrir toute la surface de la zone S au dessus de laquelle la grille s'étend. La capacité obtenue est plus grande, ce qui facilite le claquage du condensateur. - Dans une deuxième variante, au contraire, on ne réalise pas de fenêtre tunnel et on laisse à la couche d'oxyde l'épaisseur qu'elle présente dans un transistor MOS ordinaire. Il faut alors augmenter sensiblement la tension à appliquer pour claquer la cellule, mais le processus de fabrication est simplifié. L'invention permet dans ses deux premiers modes de réalisation de fabriquer des mémoires de type PROM (programmables une seule fois) de toutes tailles. Elle permet aussi de réaliser des mémoires présentant des zones de fonctionnalités différentes dont on peut faire varier la taille avec de telles cellules. Enfin, l'invention permet d'ajuster les paramètres électriques des circuits internes, par exemple en réalisant un détecteur de tension VPP, qu'il est actuellement à peu près impossible de réaliser avec des transistors seuls à cause de la dispersion des paramètres. On ajusterait alors le seuil de détection avec une série de cellules selon l'invention. REVENDICATIONS 1 - Fusible MOS à claquage d'oxyde du type comprenant une première zone (S) diffusée sur un substrat semi-conducteur, une première grille (G) s'étendant au-dessus de la première zone, et une couche isolante (silo2) séparant la première zone de la première grille et destinée à être claquée sous une tension élevée (VDD) pour établir un court circuit entre la première zone et la première grille, caractérisé en ce qu'il comprend en outre une deuxième zone (A) diffusée sur le substrat pour former le drain d'un transistor MOS dont la source est la première zone (S). 2 - Fusible selon la revendication 1, caractérisé en ce que la première couche isolante (silo2) comprend une partie amincie formant une fenêtre (F) entre la première grille (G) et la première zone (S). 3 - Fusible selon la revendication 2, caractérisé en ce que la fenêtre tunnel (F) s'étend sur une faible partie de l'espace séparant la première grille (G) de la première zone (S). 4 - Fusible selon la revendication 2, caractérisé en ce qui la fenêtre tunnel (F) s'étend sur tout l'espace séparant la première grille (G) de la première zone (S). 5 - Fusible selon la revendication 1, caractérisé en ce que l'épaisseur de la couche isolante (Si02) entre la première grille (G) et la première zone (S) est égale à celle de la couche isolante d'un transistor MOS. 6 - Fusible selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la première grille (G) s'étend au dessus du substrat entre la première zone (S) et la deuxième zone (A) pour former la grille du transistor MOS. 7 - Fusible selon la revendication 6, caractérisé en ce qu'il ne comprend qu'une connexion d'accès à la deuxième zone (A) et une connexion d'accès à la première grille (B). 8 - Fusible selon la revendication 6, caractérisé en ce qu'il comprend une connexion d'accès à la deuxième zone (A), une connexion d'accès à la première grille (B) et une connexion d'accès à la première zone (AG). 9 - Fusible selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la première grille (G2) ne déborde pas de la surface de la première zone (S) et qu'il comporte en outre une deuxième grille (G1) qui s'étend au dessus du substrat entre la première zone (S) et la deuxième zone (A) pour former la grille du transistor MOS.