Brevet FR2661770A1 — publié le 19911108

PROCEDE DE CONVERSION DE MODE POUR UN DISPOSITIF DE MEMOIRE A DEUX PORTS D'ENTREE/SORTIE La présente invention concerne un procédé de conversion de mode pour un dispositif de mémoire à deux ports d'entrée/sortie comprenant un port d'entrée/sortie d'une mémoire à accès direct (port RAM) et un port d'entrée/sortie d'une mémoire à accès séquentiel (port SAM), et plus particulièrement la conversion de mode pour le transfert de données dans une mémoire vidéo à accès direct (VRAM) comprenant un port RAM et un port SAM et pour le test des accès direct et séquentiel. Les mémoires VRAM pour affichage graphique avaient initialement un port RAM de 64 K X 1 et un port SAM de 256 K X 1, puis une mémoire VRAM de 256 K comportant un port de 64 K X 4 a été mise au point Depuis ce temps, des fonctions de transfert de données par écriture bit-par-bit et en temps réel ont été ajoutées à la mémoire VRAM en améliorant des fonctions de la VRAM de 64 K X 1, formant un type de VRAM de référence A présent qu'il existe une capacité d'intégration de l Mbit, il y a deux types de mémoire VRAM, à savoir 256 K X 4 et 128 K X 8 D'autre part, dans les mémoires RAM dynamiques classiques, quand les données sont transférées du processeur aux périphériques, les données sont d'abord transférées dans la mémoire, et les données en mémoire sont ensuite accessibles Dans ce cas, le processeur ne peut pas transférer les données à la mémoire pendant que les périphériques accèdent à la mémoire Cependant, dans les mémoires VRAM, quand le processeur transfère les données à la mémoire via le premier port d'accès, la mémoire peut être accessible en même temps par l'intermédiaire du deuxième port d'accès. Cette relation sera décrite en référence à la Fig 1. La Fig 1 représente une mémoire VRAM 10 comprenant un port RAM 1 et un port SAM 2 Le port RAM 1 est relié au port SAM 2 par l'intermédiaire d'une porte DTG de transfert de données Un premier port d'entrée/sortie Pl de la mémoire VRAM 10, relié au processeur, sert à l'accès direct, tandis qu'un second port d'entrée/sortie P 2, relié à un dispositif d'affichage à écran, sert à l'accès séquentiel Par ailleurs, un côté du port RAM 1 est relié au premier port d'entrée/sortie Pl par l'intermédiaire d'un décodeur 4 de colonnes, et l'autre côté de celui-ci est relié au décodeur de rangées, mais le décodeur de rangées n'est pas représenté ici, et 5 est un organe de commande Comme le port SAM 2 pour l'accès séquentiel permet un accès très rapide, la mémoire VRAM 10 est largement utilisée dans les systèmes d'affichage à haute résolution ou à grande vitesse. Dans ces conditions, pendant un cycle de transfert de lecture, les données au port RAM lsont inscrites au port SAM 2, et le mode pour extraire les données de la mémoire SAM 2 est établi De même, les données présentes au port SAM 2 sont inscrites au port RAM 1 pendant un cycle de transfert d'écriture, et le mode pour écrire les données est établi par le cycle de transfert d'écriture et par un mode PWT de pseudo-écriture Pendant le mode d'écriture, les données sont converties en mode de lecture de données au port SAM 2, le cycle de transfert de lecture doit être mis en oeuvre et les données présentes au port RAM 1 sont fournies au port SAM 2 de façon que le port SAM 2 ne puisse pas effectuer directement l'opération de lecture après l'écriture des données provenant du port SAM 2 Ainsi, en cas de production en série de mémoires VRAM, le test du port SAM lui-même est impossible, car le port SAM ne peut pas effectuer les opérations de lecture et d'écriture indépendamment du port RAM. La présente invention vise à réaliser un procédé de conversion de mode pour un dispositif de mémoire à deux ports d'entrée/sortie, dans lequel un port d'entrée/sortie d'une mémoire SAM lui-même puisse effectuer les opérations de lecture et d'écriture indépendamment d'un port d'entrée/sortie d'une mémoire RAM lors du test d'une mémoire VRAM. Cet objectif peut être atteint en mettant en oeuvre un mode PRT de transfert de pseudo-lecture pour interdire le transfert de données au port RAM quand un mode SW d'écriture séquentielle est converti en un mode SR de lecture séquentielle lors du test de la mémoire SAM. Selon la présente invention, on propose un procédé de conversion de mode pour un dispositif de mémoire à deux ports d'entrée/sortie qui comprend un port d'entrée/sortie d'une mémoire RAM (port RAM) et un port d'entrée/sortie d'une mémoire SAM (port SAM), comportant: la réalisation d'un cycle de transfert de lecture dans lequel les données au port RAM sont transférées au port SAM dans un mode de transfert de lecture ou un mode de transfert de lecture en temps réel et les données au port SAM sont transférées dans un mode de lecture séquentielle, la réalisation d'un cycle de transfert d'écriture dans lequel les données d'un périphérique sont directement enregistrées au port SAM à partir du périphérique dans un mode d'écriture séquentielle, et les données au port SAM sont transférées au port RAM dans un mode de transfert d'écriture, la mise en oeuvre d'un mode de transfert de pseudo-écriture qui réalise une conversion en mode d'écriture séquentielle sans transfert de données entre le cycle de transfert de lecture et le cycle de transfert d'écriture, et la mise en oeuvre d'un mode de transfert de pseudo-lecture qui réalise une conversion en mode de lecture séquentielle sans transfert de données entre le cycle de transfert de lecture et le cycle de transfert d'écriture. D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement de la description ci- après de formes de réalisation préférées en référence aux dessins annexés, sur lesquels: la Fig 1 est un schéma de principe d'une structure classique de mémoire VRAM; la Fig 2 est un chronogramme de chaque mode de fonctionnement d'un port d'entrée/sortie de la mémoire SAM dans la mémoire VRAM; la Fig 3 est un organigramme de conversion de mode représentant le fonctionnement de la mémoire SAM dans le dispositif classique de mémoire à deux ports d'entrée/sortie; et la Fig 4 est un organigramme de conversion de mode représentant le régime de fonctionnement de la mémoire SAM selon la présente invention. Le fonctionnement d'une mémoire VRAM 10 sera décrit en référence à la Fig 1 Un port d'entrée/sortie 1 d'une mémoire RAM présente dans la mémoire VRAM 10 est relié à un processeur (non représenté) par l'intermédiaire d'un premier port d'entrée/sortie Pi, tandis qu'un port d'entrée/sortie 2 d'une mémoire SAM présente dans la mémoire VRAM 10 est relié à un dispositif d'affichage 3 par l'intermédiaire d'un second port d'entrée/sortie P 2 Les données transférées depuis le processeur sont chargées directement au port RAM 1 par l'intermédiaire d'un décodeur 4 de colonnes et d'un décodeur (non représenté) de rangées Les données chargées au port RAM 1 sont transférées en une rangée au port SAM 2 dans un mode RT de transfert de lecture A cet instant, les données sont transférées au port SAM 2 via une porte DTG de transfert de données Le port SAM 2 possède des registres-série correspondant à une unité du port RAM 1, de façon que les données soient reçues ou fournies séquentiellement par l'unité. En mode SR de lecture séquentielle, les données chargées au port SAM 2 sont affichées sur le dispositif d'affichage 3 via le second port d'entrée/sortie P 2 Par ailleurs, en cas de chargement direct des données au port RAM 1 via le port SAM 2, à l'aide d'un dispositif d'introduction tel qu'un moyen d'écriture à plume et autres, le port SAM 2 fait d'abord l'objet d'une conversion en mode PWT de transfert de pseudo-écriture, puis d'une conversion en mode SW d'écriture séquentielle sans transfert des données, si bien que les données sont inscrites au port SAM 2 via le second port d'entrée/sortie P 2 Ensuite, en mode WT de transfert d'écriture, les données chargées au port SAM 2 sont transférées au port RAM 1, les données étant à cet instant transférées par l'intermédiaire de la porte DTG de transfert de données. Dans cette mémoire VRAM, la liste des modes de fonctionnement du port SAM est la suivante: mode RT de transfert de lecture mode RRT de transfert de lecture en temps réel mode SR de lecture séquentielle mode SW d'écriture séquentielle mode WT de transfert d'écriture mode PWT de transfert de pseudo-écriture La communication de données entre le port RAM et le port SAM ne se produit que dans les modes de transfert et quand le mode SR de lecture séquentielle ou le mode SW d'écriture séquentielle est établi Dans l'autre mode SR de lecture séquentielle ou mode SW d'écriture séquentielle, le port SAM fonctionne indépendamment du port RAM En particulier, dans le mode PWT de transfert de pseudo-écriture, le transfert de données entre le port RAM et le port SAM n'a pas lieu, seule la conversion de mode en mode SW d'écriture séquentielle ayant lieu Le fonctionnement de la mémoire SAM est obtenu par la corrélation de 6 modes, en effectuant la conversion de mode comme représenté sur la Fig 3 Sur la Fig 3, la conversion de mode se déroule uniquement dans le sens des flèches. Chacun des modes a les fonctions suivantes: ( 1) Mode RT de transfert de lecture Ce mode sert au transfert des données d'une rangée depuis le port RAM jusqu'aux registres-série du port SAM A cet instant, le dernier front montant d'un signal séquentiel SC d'horloge doit passer en avant du front actif d'un signal RAS d'échantillonnage d'adresse de rangée Après la mise en oeuvre du mode RT de transfert de lecture, le mode SR de lecture séquentielle est établi pour la lecture séquentielle des données à l'intérieur La Fig 2 (a) représente un chronogramme pour le mode RT de transfert de lecture. Sur la Fig 2, RAS est le signal d'échantillonnage d'adresse de rangée, et CAS est un signal d'échantillonnage d'adresse de colonne, AO à A 8 sont des signaux d'adresse, et SIO 1 à SI 04 sont des signaux d'entrée/sortie Par ailleurs, DT/OE est un signal d'horloge commandant le transfert de données et la sortie du port RAM, SC est un signal d'horloge pour l'accès séquentiel (lecture/écriture), et SE est un signal d'horloge de validation séquentielle. ( 2) Mode RRT de transfert de lecture en temps réel Ce mode sert à prendre en charge consécutivement un flot de données de dimensions supérieures à celles du registre- série La seule différence avec le mode RT de transfert de lecture est que la dernière impulsion d'horloge du signal SC et celle du signal DT/OE doivent être synchronisées l'une avec l'autre Par ailleurs, le signal DT/OE doit être synchronisé avec les signaux RAS et CAS Ce mode peut réaliser simultanément l'accès en temps réel et le transfert de données Un chronogramme de ce mode est représenté sur la Fig 2 (b). ( 3) Mode SR de lecture séquentielle Ce mode sert à lire rapidement les données présentes dans les registres-série, d'après le signal SC, après que le port SAM a été placé dans ce mode par le mode RT de transfert de lecture ou par le mode RRT de transfert de lecture en temps réel Un chronogramme de ce mode est représenté sur la Fig 2 (c). ( 4) Mode SW d'écriture séquentielle Ce mode sert à écrire rapidement les données successives dans les registres-série du port SAM Ce mode ne diffère aucunement du mode SR de lecture séquentielle pour ce qui concerne la synchronisation extérieure L'opération d'écriture séquentielle est effectuée selon la même synchronisation que le signal SC, car le mode est établi intérieurement après le mode de transfert d'écriture ou le mode PWT de transfert de pseudo-écriture Un chronogramme de ce mode est représenté sur la Fig 2 (d). ( 5) Mode WT de transfert d'écriture Ce mode sert à transférer au port RAM, par une unité de rangée, les données chargées dans le registre-série par le mode SW d'écriture séquentielle Par ailleurs, après ce mode, la mémoire SAM passe intérieurement au mode SW d'écriture séquentielle Un chronogramme de ce mode est représenté sur la Fig 2 (e). ( 6) Mode PWT de transfert de pseudo-écriture Le transfert de données du port SAM au port RAM est effectué par le mode WT de transfert d'écriture après l'inscription des données dans les registres-série Afin de mettre en oeuvre le mode SW d'écriture séquentielle après le mode SR de lecture séquentielle, le port SAM doit passer au mode SW d'écriture séquentielle En effet, les fausses données sont transférées au port RAM si le mode WT de transfert d'écriture est mis en oeuvre avant que le port SAM ne passe au mode SW d'écriture séquentielle Ainsi, les données ne doivent pas être transférées du port SAM au port RAM pendant la conversion du mode SR de lecture séquentielle au mode SW d'écriture séquentielle Le mode PWT de transfert de pseudo-écriture sert à convertir le mode SR de lecture séquentielle en mode SW d'écriture séquentielle sans transfert de données Un chronogramme de ce mode est représenté sur la Fig 2 (f) Le fonctionnement du port SAM est réalisé par les 6 modes ci-dessus dans l'ordre de la Fig. 3. La Fig 3 est un organigramme de modes montrant le fonctionnement du port SAM d'un dispositif classique de mémoire à deux ports d'entrée/sortie Sur la Fig 3, on trouve un cycle 6 de transfert de lecture, un cycle 7 de transfert d'écriture et un mode PWT de transfert de pseudo- écriture situé entre le cycle 6 de transfert de lecture et le cycle 7 de transfert d'écriture Le mode SR de lecture séquentielle n'est mis en oeuvre que lorsque l'opération de transfert de lecture ou de transfert de lecture en temps réel est d'abord terminée Dans la mémoire VRAM, le mode RT de transfert de lecture ou le mode RRT de transfert de lecture en temps réel est initialement choisi par une structure matérielle Ainsi, pour le transfert de données du port RAM au port SAM, les données présentes au port RAM sont transférées par une unité de rangée dans les registres-série du port SAM en mode RT de transfert de lecture ou en mode RRT de transfert de lecture en temps réel Les données chargées dans les registres-série sont lues rapidement dans le mode SR de lecture séquentielle et sont également transférées dans le dispositif d'affichage. D'autre part, afin de charger directement les données du périphérique dans le port SAM, le mode SW d'écriture séquentielle doit d'abord être établi Ainsi, pour la conversion du mode SR de lecture séquentielle en mode SW d'écriture séquentielle, le mode PWT de transfert de pseudo- écriture doit être mis en oeuvre En mode PWT de transfert de pseudoécriture, le transfert des données n'a pas lieu En mode SW d'écriture séquentielle, les données appliquées depuis le périphérique sont directement chargées au port SAM. En outre, afin de réextraire les données chargées au port SAM, le mode doit être converti en mode SR de lecture séquentielle, mais le mode ne peut pas être directement converti du mode SW d'écriture séquentielle en mode SR de lecture séquentielle, comme représenté sur la Fig 3 Ainsi, après la conversion du mode SW d'écriture séquentielle en mode WT de transfert d'écriture, les données présentes dans les registres-série du port SAM sont transférées au port RAM en mode WT de transfert d'écriture Pour retransférer au port SAM les données chargées au port RAM, après le chargement des données au port SAM par le mode RT de transfert de lecture, les données chargées au port SAM sont extraites en mode SR de lecture séquentielle Ainsi, lors du test de la mémoire SAM qui vérifie si le port SAM est normal ou anormal en comparant les données d'origine avec les données extraites du port SAM, le mode RT de transfert de lecture doit être mis en oeuvre, de façon que la communication de données entre le port RAM et le port SAM ait toujours lieu, si bien que le test de la seule mémoire SAM est impossible. La Fig 4 est un organigramme de conversion de mode montrant le fonctionnement de la mémoire SAM dans le dispositif de mémoire à deux ports d'entrée/sortie selon la présente invention Sur la Fig 4, le cycle 6 de transfert de lecture et le cycle 7 de transfert d'écriture sont les mêmes que sur la Fig 3 De plus, le mode PRT de transfert de pseudolecture et le mode PWT de transfert de pseudo-écriture interviennent entre le cycle 6 de transfert de lecture et le cycle 7 de transfert d'écriture Les opérations de base du cycle 6 de transfert de lecture et du cycle 7 de transfert d'écriture sont les mêmes que celles de la Fig 3, et le mode de transfert de pseudo-écriture pour convertir le cycle 6 de transfert de lecture en cycle 7 de transfert d'écriture est également identique à celui de la Fig 3. Mais, selon la présente invention, comme représenté sur la Fig 4, le port SAM peut faire l'objet d'une conversion du mode SW d'écriture séquentielle en mode SR de lecture séquentielle par le mode PRT de transfert de pseudo-lecture sans transfert de données en cas de comparaison des données extraites du port SAM lors du test de la mémoire SAM Ainsi, si le mode PRT de transfert de pseudo-lecture est mis en oeuvre après le chargement des données du périphérique au port SAM en mode SW d'écriture séquentielle, la mémoire SAM fait l'objet d'une conversion en mode SR de lecture séquentielle sans transfert de données Ainsi, les données chargées au port SAM sont extraites pour être comparées avec les données d'origine, de façon que le port SAM soit contrôlé pour que soit déterminé s'il est normal ou anormal. L'opération ci-dessus doit être expliquée en référence à la Fig 1 Après la production en série de la mémoire VRAM par des procédés de fabrication de semiconducteurs, le port RAM et le port SAM de la mémoire VRAM sont testés au stade de la tranche pour que soit déterminé s'ils sont normaux ou anormaux Le test de la mémoire RAM est le même que le test classique d'une mémoire RAM Afin de tester la mémoire SAM lors des procédés de fabrication pour la production en série de mémoires VRAM, des plots servant uniquement au stade de la tranche sont amenés à former un troisième port d'entrée/sortie P 3 En outre, le mode PRT de transfert de pseudo-lecture pour la conversion du mode SW d'écriture séquentielle en mode SR de lecture séquentielle est mis en oeuvre par les signaux d'horloge de commande de l'organe de commande 5 Quand les mémoires VRAM sont réalisées sur la tranche et que le port SAM est testé, le mode SW d'écriture séquentielle du cycle 7 de transfert d'écriture est d'abord mis en oeuvre A cet instant, les données de test sont chargées au port SAM 2 via le second port d'entrée/sortie P 2, il et le mode PRT de transfert de pseudo-lecture est mis en oeuvre en appliquant au troisième port d'entrée/sortie P 3 les signaux d'horloge de commande provenant de l'organe de commande 5 afin de fournir au second port d'entrée/sortie P 2 les données chargées au port SAM 2 Le port SAM fait alors l'objet d'une conversion en mode SR de lecture séquentielle sans transfert de données entre le port SAM et le port RAM. Les données chargées au port SAM sont extraites en mode SR de lecture séquentielle de façon que les données soient comparées avec les données d'origine pour vérifier si le port SAM est normal ou anormal. Comme indiqué jusqu'à présent, selon la présente invention, on peut facilement vérifier si le port RAM et le port SAM sont normaux ou anormaux au stade de la tranche lors de la fabrication en série du dispositif de mémoire à deux ports d'entrée/sortie comprenant le port RAM et le port SAM En particulier, selon la présente invention, il peut être vérifié facilement et d'une manière simple, lors du test de la mémoire SAM, si le port SAM est normal ou anormal, car le port SAM peut faire l'objet d'une conversion du mode SW d'écriture séquentielle en mode SR de lecture séquentielle par le mode PWT de transfert de pseudo-écriture sans transfert de données. L'invention ne se limite nullement à la forme de réalisation décrite cidessus Diverses variantes et modifications peuvent être apportées sans sortir ni du cadre ni de l'esprit de l'invention. REVENDICATIONS 1 Procédé de conversion de mode pour un dispositif de mémoire à deux ports d'entrée/sortie qui comprend un port d'entrée/sortie d'une mémoire à accès direct (port RAM), un port d'entrée/sortie d'une mémoire à accès séquentiel (port SAM) et un organe de commande pour produire des signaux de commande, caractérisé par le fait que: l'on réalise un cycle de transfert de lecture ( 6) dans lequel les données présentes au port RAM ( 1) sont transférées au port SAM ( 2) en mode de transfert de lecture (RT) et en mode de transfert de lecture en temps réel (RRT), et les données au port SAM sont transférées en mode de lecture séquentielle (SR), l'on réalise un cycle de transfert d'écriture ( 7) dans lequel les données d'un périphérique sont directement chargées au port SAM depuis le périphérique en mode d'écriture séquentielle (SW), et les données au port SAM sont transférées au port RAM en mode de transfert d'écriture (WT), l'on met en oeuvre un mode de transfert de pseudo- écriture (PWT) qui réalise une conversion en mode d'écriture séquentielle (SW) sans transfert de données entre le cycle de transfert de lecture ( 6) et le cycle de transfert d'écriture ( 7), et l'on met en oeuvre un mode de transfert de pseudo- lecture (PRT) qui réalise une conversion en un mode de lecture séquentielle (SW) sans transfert de données entre le cycle de transfert de lecture ( 6) et le cycle de transfert d'écriture ( 7). 2 Procédé selon la revendication 1, caractérisé par le fait que le -mode de transfert de pseudo-lecture (PRT) pour convertir le mode d'écriture séquentielle (SW) en mode de lecture séquentielle (SR) sans transfert de données entre le port RAM et le port SAM est mis en oeuvre par un signal de commande prédéterminé émis par un organe de commande ( 5). 3 Procédé selon la revendication 1, caractérisé par le fait que le mode de transfert de pseudo-lecture (PRT) pour convertir le mode d'écriture séquentielle (SW) en mode de lecture séquentielle (SR) sans transfert de données entre le port RAM et le port SAM est mis en oeuvre en ajoutant des plots sur la tranche sur laquelle est réalisé le dispositif de mémoire, lesdits plots recevant un signal prédéterminé pour tester le dispositif de mémoire, en particulier une mémoire VRAM.