Brevet FR2668011A1 — publié le 19920417

La présente invention a pour objet un système adaptatif de traitement d'image comprenant - une pluralité de moyens réglables de modification de l'image à traiter, - une pluralité de moyens réglables de détermination de grandeurs caractéristiques de l'image à traiter, et, - un moyen de réglage pour, en réponse aux résultats en sortie des moyens de détermination, régler les moyens de modification et les moyens de détermination afin que le traitement soit adapté auxdites grandeurs caractéristiques. Un tel système peut s'appliquer à toute sorte de traitement d'image, et plus particulièrement à la détermination de la position d'une cible contrastée dans une image bruitée, par exemple une image infra-rouge. Notamment un tel système peut être embarqué à bord d'un missile pour le traitement de l'image infra-rouge obtenue en sortie de la tête d'analyse de l'autodirecteur du missile. On connaît déjà un système du type défini ci-dessus, décrit dans la demande française publiée sous le numéro 2 633 747. Dans ce système, les circuits de modification et les circuits de détermination des grandeurs caractéristiques de l'image à traiter sont disposés en cascade pour former une unique chaîne. Un microprocesseur commande plusieurs passages successifs de l'image dans la chaîne, en réglant les circuits de modification et de détermination en fonction des résultats obtenus lors des passages précédents. L'image est lue sous forme d'un vecteur de pixels, et traitée à la volée par chacun des circuits. Ce dispositif a cependant pour inconvénient le fait que si, au cours du vol du missile, un ou plusieurs des circuits de modification et de détermination tombent en panne, le missile n'a pratiquement aucune chance d'atteindre la cible, car le bon fonctionnement du système est lié au bon fonctionnement de chacun de ses composants. La présente invention vise à pallier cet inconvénient en proposant un système dans lequel, en cas de défaillance en vol d'un des composants, les chances de voir le missile atteindre malgré tout sa cible sont très sensiblement augmentées par rapport aux systèmes de l'art antérieur. A cet effet, elle a pour objet un système du type défini ci-dessus, caractérisé par le fait que - chacun des moyens de modification et des moyens de détermination est pourvu d'un moyen d'épreuve pour éprouver son bon fonctionnement, pendant les temps morts de son fonctionnement en temps réel, et, - le moyen de réglage règle les moyens de modification et les moyens de détermination, en réponse aux moyens d'épreuve afin que le traitement, le cas échéant appauvri, ne mette en oeuvre que ceux des moyens de modification et des moyens de détermination dont le bon fonctionnement est éprouvé. Dans le système de l'invention, une panne en vol d'un des circuits composant le système n'a pas pour conséquence un traitement inexploitable de l'image, mais seulement un traitement appauvri, dit encore "dégénéré", mais exploitable. En effet, comme les circuits défectueux sont écartés du traitement, ce dernier est moins riche. Naturellement, si le circuit défectueux est un circuit qui détermine une grandeur caractéristique de l'image nécessaire dans la suite du traitement, la valeur aberrante de cette grandeur, déterminée par le circuit défectueux, est remplacée par une valeur indépendante de l'image réellement traitée, mais choisie par exemple parce qu'elle correspond à la valeur la plus probable.De même, si le circuit défectueux est un circuit qui modifie l'image, l'image après modification éventuellement nécessaire à la suite du traitement est prise identique à l'image avant modification. Cependant du fait que le traitement lui-même ne met en oeuvre que des circuits dont le bon fonctionnement est éprouvé, le résultat du traitement reste exploitable. Ainsi, en cas de panne en vol d'un des composants du système, les chances de succès du vol ne passent pas à zéro, mais sont seulement réduites. Dans la forme de réalisation préférée, chacun des moyens d'épreuve comprend des moyens de génération d'une excitation d'épreuve du moyen de modification ou de détermination dont il fait partie, et des moyens d'analyse de la réponse à cette excitation. Avantageusement, les moyens d'analyse de la réponse comprennent des moyens d'analyse de signature qui comparent la réponse à une réponse attendue mémorisée, le cas échéant après division polynomiale de cette réponse. Selon une variante, lorsque le moyen de modification ou de détermination éprouvé comprend plusieurs circuits, l'excitation d'épreuve est telle que les réponses attendues de chacun de ces circuits soient identiques, et les moyens d'analyse de la réponse comprennent des moyens de comparaison des réponses entre elles. Avantageusement encore, les moyens de génération d'une excitation d'épreuve comprennent des générateurs pseudoaléatoires. Avantageusement toujours, il est prévu des moyens d'épreuve de la liaison entre le moyen de réglage et chacun des moyens de modification et des moyens de détermination, et chaque moyen d'épreuve de la liaison comprend un registre dans lequel le moyen de réglage vient écrire et lire au moins un mot binaire déterminé. Enfin, selon un autre aspect de l'invention, chacun des moyens de modification est réglable pour devenir transparent, et il est prévu des moyens d'épreuve des liaisons entre les moyens de modification et des moyens de détermination, pour éprouver ces liaisons, les moyens de modification étant transparents. La présente invention sera mieux comprise grâce à la description suivante de la forme de réalisation préférée du système de l'invention, faite en se référant aux dessins annexes, sur lesquels - la figure 1 représente un système pour l'acquisition d'une cible par un missile, - la figure 2 représente de façon plus détaillée le circuit formant seuil du système de la figure 1, et, - la figure 3 représente de façon plus détaillée le circuit de calcul de la valeur moyenne et du barycentre du système de la figure 1. En se référant à la figure 1, un système d'acquisition et de poursuite d'une cible contrastée dans une image est maintenant décrit. L'image dont il s'agit ici est une image infra-rouge obtenue en sortie de la tête d'analyse d'un autodirecteur monté sur un missile, et la cible est par exemple un avion, qui, à cause de sa température beaucoup plus élevée que le fond de ciel sur lequel il se trouve, apparaît de façon contrastée sur l'image infra-rouge. Par acquisition, on entend la détermination de la position de la cible dans l'image, étant entendu que, à priori, la position de cette cible est quelconque. Comme cela est bien connu de l'homme de métier, la phase d'acquisition est la phase au cours de laquelle le missile recherche sa cible. A cet effet, la tête d'analyse infra-rouge est commandée pour balayer le champ le plus large possible. Dès que l'acquisition a eu lieu, c'est-à-dire dès que la cible a été détectée et sa position déterminée, le missile passe en phase de poursuite, au cours de laquelle les gouvernes sont commandées pour que la cible apparaisse au centre du champ et y reste, l'amplitude du balayage de la tête d'analyse étant alors sensiblement réduite. Le système d'acquisition et de poursuite de la figure 1 comprend, disposés en cascade à la sortie de la tête d'analyse non représentée car classique, un circuit de mémorisation 1, un circuit 2 formant masque, un circuit 3 formant seuil, un circuit 4 de détection des maxima locaux, un circuit 5 de calcul de statistiques, un circuit 6 de calcul du barycentre, un circuit de filtrage 7, un circuit 8 détecteur de jet, un circuit 9 de comparaison au bruit de fond, et un circuit 10 de mémorisation d'alarmes. Le circuit de mémorisation 1 est pourvu d'une entrée vidéo numérique sur laquelle il reçoit, en provenance de la tête d'analyse, un signal vidéo numérique IO, supporté par un bus 50, et comprenant une suite de mots binaires, associés à des signaux d'horloge, de synchronisation et de validation connus de l'homme de métier. Chacun de ces mots représente un pixel de l'image infra-rouge, et résulte de la conversion analogique-numérique du signal analogique représentant l'intensité du rayonnement infra-rouge mesurée pour ce pixel, éventuellement corrigée pour tenir compte des défauts de la tête d'analyse. Le circuit de mémorisation 1 est pourvu d'une sortie vidéo numérique qui délivre un signal Il, comprenant, comme le signal IO, une suite de mots binaires représentant chacun un pixel, associés à un signal d'horloge, un signal de validation et un signal de synchronisation. Le signal Il est supporté par un bus 51. Le circuit 2 formant masque est pourvu d'une entrée vidéo numérique, recevant le signal Il, et d'une sortie vidéo numérique délivrant un signal I2, supporté par un bus 52 identique au bus 51. De même, les circuits 3, 4, 5, 6, 7, 8 et 9 sont pourvus chacun d'une entrée vidéo numérique identique à celle déjà décrite, recevant respectivement le signal I2 et des signaux 13, I4, I5, I6, I7 et I8. Les circuits 3, 4, 5, 6, 7, 8 et 9 sont également pourvus chacun d'une sortie vidéo numérique identique à celle déjà décrite, délivrant respectivement les signaux I3, I4, I5, I6, I7, I8, et un signal I9. Les signaux I3, I4, I5, I6, I7, I8 et I9 sont supportés respectivement par des bus 53, 54, 55, 56, 57, 58 et 59, identiques aux bus 51 et 52. Enfin, le circuit 10 de mémorisation d'alarmes est pourvu d'une entrée vidéo numérique recevant le signal I9. Ainsi, les sorties vidéo numériques des circuits 1 à 9 sont toutes identiques, ainsi que les entrées vidéo numériques des circuits 2 à 10, et chacune de ces entrées pourrait donc recevoir le signal délivré par chacune de ces sorties. Comme cela apparaît sur la figure 1, chacun des circuits 1 à 10 est pourvu d'un accès relié à un microprocesseur 20 par l'intermédiaire d'un bus bidirectionnel 60. En effet, chaque circuit 1 à 10 agit sur l'image qu'il reçoit soit pour la modifier, soit pour déterminer une ou plusieurs grandeurs caractéristiques de cette image. A cet effet, chacun de ces circuits reçoit sur l'accès qui le relie au bus 60, des données de reconfiguration, c'est-à-dire de réglage des tâches qu'il doit effectuer sur le signal vidéo qui le traverse. Lorsque ces tâches sont effectuées, des données représentant le ou les résultats de ces tâches sont disponibles sur le même accès, ou elles sont lues par le microprocesseur 20. Chacun des circuits 1 à 10 est pourvu d'une sortie vidéo numérique supplémentaire, délivrant un signal identique à celui délivré sur la sortie vidéo numérique précédemment définie, reliée à un bus 70. Ce bus, dit bus d'essai, n'est pas utilisé en fonctionnement normal en temps réel, mais permet au cas où l'on détecte, au sol, un mauvais fonctionnement du système, de déterminer quel est le circuit défaillant en vue de son remplacement. Ainsi il apparaît que les circuits 1 à 10 sont disposés de façon à former une chaîne unique, dans laquelle peut passer, sous forme des signaux Il à I9, successivement, une image à traiter mémorisée dans le circuit de mémorisation 1, pour y être modifiée et pour que soient déterminées certaines des grandeurs caractéristiques de cette image, sous les ordres du microprocesseur 20. Le microprocesseur 20 est agencé pour commander plusieurs passages, ou "flots", successifs, dans la chaîne comprenant les circuits 2 à 10, de l'image mémorisée dans le circuit 1, c'est-à-dire de l'image à traiter. Au cours de chaque passage, l'image mémorisée dans le circuit 1 est tout d'abord lue, et le signal vidéo correspondant traverse successivement chacun des circuits 2 à 10. Entre un passage et le suivant, l'image mémorisée dans le circuit 1 est inchangée, mais les réglages des circuits 2 à 10 sont éventuellement modifiés. Lors d'un passage, les réglages dépendent des résultats relatifs aux grandeurs caractéristiques de l'image qui ont été déterminés au cours de passages précédents, c'est-à-dire que le système est adaptatif. Chacun des circuits qui effectuent des modifications sur le signal vidéo, comme le circuit 2 formant masque, le circuit 3 formant seuil, le circuit de filtrage 7, le circuit 8 détecteur de jet et le circuit 9 de comparaison au bruit de fond peut être commandé par le microprocesseur 20 pour être rendu "transparent". A cet effet, chacun de ces circuits est pourvu, en amont de sa sortie vidéo, d'un multiplexeur à deux entrées, l'une reliée à la sortie vidéo de ses circuits de travail, l'autre reliée directement à son entrée vidéo. Le microprocesseur 20 commande ce multiplexeur, par l'intermédiaire du bus 60, de façon à ce que le signal vidéo transite soit par l'intermédiaire des circuits de travail, soit directement vers la sortie. Dans le second cas, le microprocesseur 20 règle donc le circuit 4 afin qu'il soit "transparent". Les circuits de détermination de grandeurs caractéristiques, comme le circuit 4 de détection des maxima locaux, le circuit 5 de calcul des statistiques, le circuit 6 de calcul du barycentre, et le circuit 10 de mémorisation d'alarmes sont normalement "transparents" puisque le signal vidéo en sortie de l'un quelconque d'entre eux est, à un retard près, identique au signal vidéo à son entrée. Il en résulte que le microprocesseur peut, en rendant "transparent" un circuit de modification, ou en ne tenant pas compte des résultats délivrés par un circuit de détermination des grandeurs caractéristiques, éliminer virtuellement un quelconque des circuits 2 à 10 pour donner à la chaîne une configuration quelconque adaptée à la tâche à effectuer. Ainsi, et à titre d'exemple, en phase d'acquisition, la chaîne peut ne mettre en oeuvre que les circuits 1, 4, 5, 7, 9 et 10, les autres circuits étant "transparents". En phase de poursuite, la chaîne peut ne mettre en oeuvre que les circuits 1, 2, 3, 5, 6, 7 et 8. Un système comparable à celui dont la structure et le fonctionnement viennent d'être décrits fait l'objet de la demande de brevet français déjà citée, et publiée sous le numéro 2 633 747. La description de cette demande fournit notamment des détails complémentaires sur la structure et le fonctionnement de chacun des circuits 1 à 10, sur le nombre de passages dans la chaîne au cours de chacune des phases d'acquisition et de poursuite, ainsi que sur les tâches effectuées au cours de chacun de ces passages. Bien que les informations qui ont été données ici sur le système soient en principe suffisantes pour comprendre et mettre en oeuvre la présente invention, le lecteur qui le désire pourra donc se reporter à la demande française N. 2 633 747. Comme cela a déjà été indiqué, la présente invention prévoit, pour chacun des circuits 2 à 10, un ensemble de circuits d'épreuve, destinés à éprouver, en temps réel, son bon fonctionnement, et elle prévoit d'utiliser l'adaptabilité du système non seulement pour s'adapter aux grandeurs caractéristiques de l'image à traiter, mais aussi aux défaillances éventuelles, en cours de fonctionnement, de certains des circuits du système. A cet effet, le microprocesseur 20 est relié à la sortie des circuits d'épreuve de chacun des circuits 2 à 10, et commande, ou règle, ces circuits pour que le traitement ne mette en oeuvre que ceux, parmi les circuits 2 à 10, dont le fonctionnement est éprouvé. Comme il serait fastidieux et inutile de décrire les circuits d'épreuve de chacun des circuits 2 à 10, il a été choisi de décrire deux exemples typiques, correspondant respectivement au circuit 3 formant seuil et au circuit 6 de calcul du barycentre. Le circuit 3 formant seuil est caractéristique des circuits qui modifient le signal vidéo, c'est-à-dire l'image à traiter, tandis que le circuit 6 de calcul du barycentre est caractéristique des circuits qui calculent des grandeurs caractéristiques de l'image à traiter. En référence à la figure 2, le circuit 3 formant seuil est maintenant décrit. Il comprend tout d'abord un multiplexeur numérique 32 pourvu de deux entrées numériques, d'une sortie numérique et d'une entrée de commande pour commander le raccordement de l'une ou de l'autre des entrées numériques à l'unique sortie numérique. Une des entrées numérique du multiplexeur 32 est reliée au bus 52, l'autre étant reliée à la sortie d'un générateur 33. L'entrée de commande du multiplexeur 32 est reliée à un bus numérique 60a. Le générateur 33 est ici un générateur pseudoaléatoire pourvu d'une entrée de déclenchement reliée au bus 60a. Un circuit 31 est pourvu d'une entrée numérique reliée à la sortie du multiplexeur 32, d'une sortie numérique et d'une entrée de réglage reliée au bus numérique 60a. Il est agencé ici pour modifier certains des pixels de l'image représentée par son signal d'entrée, et délivrer un signal de sortie représentant l'image modifiée, en utilisant un des critères suivants - modification des pixels d'intensité inférieure à un seuil bas, pour rendre leur intensité nulle, par exemple, - modification des pixels d'intensité supérieure à un seuil haut, pour rendre leur intensité maximale, par exemple, et, - modification des pixels d'intensité comprise entre un seuil haut et un seuil bas, pour rendre leur intensité uniforme, par exemple. L'entrée de réglage permet le réglage de la valeur des seuils haut et bas. Un multiplexeur 38, identique au multiplexeur 32, est pourvu de deux entrées numériques recevant respectivement le signal d'entrée et de sortie du circuit 31, d'une sortie numérique reliée à la fois au bus de sortie 53 et au bus d'essai 70 par l'intermédiaire d'un registre 37 et d'un registre 37' respectivement. L'entrée de commande du multiplexeur 38 est reliée au bus 60a. Un circuit 34 d'analyse de signature est pourvu d'une entrée numérique, recevant le signal de sortie du circuit 31, et d'une sortie binaire. Le circuit 34 est agencé pour comparer le signal numérique en sortie du circuit 31, à un signal numérique déterminé, mémorisé dans le circuit 34, et qui correspond au signal numérique en sortie du circuit 31 lorsque celui-ci fonctionne bien et reçoit le signal vidéo pseudoaléatoire de sortie du générateur 33. Dans le but de réduire la taille du circuit 34, celui-ci peut effectuer une division polynomiale sur le signal numérique en sortie du circuit 31 et comparer seulement le reste de cette division à un reste mémorisé. Un circuit bidirectionnel 35 d'interface est pourvu d'un premier accès numérique relié au bus 60, d'un deuxième accès numérique relié au bus 60a et d'une entrée binaire reliée à la sortie du circuit 34 d'analyse de signature. Le bus 60a est relié à la fois à l'entrée et à la sortie d'un registre 36. Le circuit 3 qui vient d'être décrit fonctionne comme suit. En fonctionnement normal, les multiplexeurs 32 et 38 sont commandés par le microprocesseur 20 et par l'intermédiaire des bus 60 et 60a pour que le bus 52 soit relié à l'entrée du circuit 31, et pour que la sortie du circuit 31 soit reliée à la sortie du multiplexeur 38. Dans ce cas, le signal vidéo représentant l'image à traiter est modifié, au cours de son passage dans le circuit 3, par le circuit 31, comme cela a été indiqué. De façon connue, si l'on s'aperçoit que le fonctionnement du système est défaillant avant que le missile qu'il équipe ne soit lancé, le bus d'essai 70, qui permet de dériver le signal en sortie du circuit 31 pour l'envoyer vers un appareil d'analyse, permet de déterminer si c'est le circuit 3 qui est à l'origine de la défaillance.Si tel est le cas, le circuit 3 est en principe remplacé par un circuit identique, mais en ordre de marche. Au début du vol du missile, le système fonctionne donc de façon satisfaisante. Cependant, il est toujours possible qu'un ou plusieurs des circuits 2 à 10 tombent en panne en cours de vol, et c'est à ce moment que la présente invention s'avère particulièrement utile. A cet effet, le microprocesseur 20 commande, à chaque fois que cela est possible au cours du vol, les circuits 33, 32 et 34 pour que ceux-ci éprouvent le bon fonctionnement du circuit 3. Pour cela, le microprocesseur 20 commande le multiplexeur 32 pour que la sortie du générateur 33 se trouve reliée à l'entrée du circuit 31 et il déclenche le générateur 33 pour que celui-ci engendre la séquence pseudoaléatoire pour laquelle il est programmé. Cette séquence pseudoaléatoire constitue une excitation déterminée pour le circuit 31, à laquelle il doit, si son fonctionnement est satisfaisant, répondre d'une façon déterminée. Le circuit 34 d'analyse de signature est prévu pour analyser la réponse en comparant la réponse réelle du circuit 31 à cette réponse déterminée, ou attendue, qui s'y trouve mémorisée. La sortie binaire du circuit 34 permet d'informer le microprocesseur 20 du résultat de la comparaison et donc du bon ou mauvais fonctionnement du circuit 3. Naturellement l'épreuve doit avoir lieu pendant que le circuit 3 n'est pas en fonctionnement normal, ce qui est toujours possible en utilisant les inévitables temps morts au cours du vol, par exemple ceux qui correspondent au retour de l'antenne du dispositif d'analyse dans sa position de départ, après un balayage. En cas de mauvais fonctionnement du circuit 3, le microprocesseur commande un fonctionnement dégénéré de ce dernier. Ici, et par exemple, le microprocesseur commande le multiplexeur 38 pour relier l'entrée du circuit 31 à la sortie du multiplexeur 38 afin que le circuit 3 devienne "transparent". Il est en effet préférable de supprimer une partie du traitement plutôt que d'obtenir des résultats aberrants. Le registre 36 permet d'éprouver le bon fonctionnement du bus 60 entre le microprocesseur 20 et le circuit 3. Pour cela, le microprocesseur commande l'écriture, dans le registre 36, d'un mot binaire déterminé, et il vient lire ensuite ce mot binaire. Si le mot lu est identique au mot écrit, c'est que la liaison est en ordre de marche. Naturellement, pour augmenter la fiabilité de l'épreuve, le microprocesseur 20 peut procéder successivement à plusieurs cycles écriture-lecture du registre 36 avec des mots binaires différents. En référence maintenant à la figure 3, le circuit 6 de calcul du barycentre est maintenant décrit. Il comprend tout d'abord un multiplexeur numérique 62, identique au multiplexeur 32 de la figure 2. Une des entrées numériques du multiplexeur 62 est reliée au bus 55, l'autre étant reliée à la sortie d'un générateur 63. L'entrée de commande du multiplexeur 62 est reliée à un bus numérique 606. Le générateur 63 est un générateur pseudoaléatoire, identique au générateur 33, et pourvu d'une entrée de déclenchement reliée au bus 60b. La sortie du multiplexeur 62 est reliée à la fois au bus de sortie 56 et au bus d'essai 70 par l'intermédiaire d'un registre 67 et d'un registre 67', respectivement. Le bus 60b est relié au bus 60 provenant du microprocesseur 20 par l'intermédiaire d'un circuit bidirectionnel d'interface 65. Un circuit 61 de calcul de la valeur moyenne de l'intensité des pixels de chaque image est pourvu d'une entrée numérique reliée à la sortie du multiplexeur 62, et d'une sortie numérique reliée par l'intermédiaire d'un premier circuit d'interface unidirectionnel 69, au bus 60b. Un circuit 64 d'analyse de signature, identique au circuit 34 de la figure 1, est pourvu d'une entrée numérique recevant le signal de sortie du circuit 61 et d'une sortie binaire reliée par l'intermédiaire d'un deuxième circuit d'interface unidirectionnel 69, au bus 60b. Un circuit 61' de calcul de la projection du barycentre de chaque image sur l'axe parallèle aux lignes de cette image est pourvu d'une entrée numérique de données reliée à la sortie du multiplexeur 62, d'une entrée numérique d'adresses reliée à la sortie d'un multiplexeur 62', et d'une sortie numérique reliée par l'intermédiaire d'un troisième circuit d'interface 69, au bus 60b. Un circuit 61" de calcul de la projection du barycentre de chaque image sur l'axe parallèle aux colonnes de cette image est pourvu d'une entrée numérique de données reliée à la sortie du multiplexeur 62, d'une entrée numérique d'adresses reliée à la sortie du multiplexeur 62', et d'une sortie numérique reliée par l'intermédiaire d'un quatrième circuit d'interface 69, au bus 60b. Un comparateur numérique est pourvu de deux entrées numériques reliées respectivement à la sortie du circuit 61' et à la sortie du circuit 61", et d'une sortie binaire, reliée par l'intermédiaire d'un cinquième circuit d'interface 69, au bus 60b. Le multiplexeur 62' est identique au multiplexeur 62. Il est, comme lui, commandé par l'intermédiaire du bus 60b. Une de ses entrées est reliée à un générateur d'adresses 68, lui-même relié au bus 55 par une connexion de synchronisation 683. L'autre entrée du multiplexeur 62' est reliée à un générateur 63', ici pseudoaléatoire et identique au générateur 63. Le générateur 63' est déclenché par l'intermédiaire du bus 60b et relié, par l'intermédiaire d'une connexion de synchronisation 633, au générateur 63. Le bus 60b est relié à la fois à l'entrée et à la sortie d'un registre 36. Le circuit 6 qui vient d'être décrit fonctionne comme suit. En fonctionnement normal, les multiplexeurs 62 et 62' sont commandés par le microprocesseur 20 et par l'intermédiaire des bus 60 et 60b pour que le bus 55 soit relié à l'entrée des circuits 61, 61' et 61", et pour que la sortie du générateur d'adresses 68 soit reliée à l'entrée des circuits 61' et 61". Le circuit 61 calcule la valeur moyenne de l'intensité des pixels par sommation des intensités de chacun des pixels. Les circuits 61' et 61" calculent la projection du barycentre sur l'axe parallèle aux lignes et aux colonnes respectivement. Pour ce faire, ils calculent la somme des intensités de chacun des pixels, cette somme étant pondérée par l'abcisse de la position du pixel le long de l'axe considéré. Les circuits 61' et 61" ont donc besoin des adresses des pixels, et le générateur 68, synchronisé par l'intermédiaire de la connexion 683, fournit les valeurs de ces adresses, pour correspondre à l'ordre dans lequel arrivent les pixels du signal vidéo I5 sur le bus 55. Les résultats des calculs effectués par les circuits 61, 61' et 61" sont transmis au microprocesseur 20 par l'intermédiaire des circuits 69, du bus 60b et du circuit 65. Comme pour le circuit 3 de la fig. 2, si l'on s'aperçoit que le fonctionnement du système est défaillant avant que le missile ne soit lancé, le bus d'essai 70 permet de déterminer si c'est le circuit 6 qui est défaillant, en vue de son remplacement. Lorsque le vol est commencé, les circuits 63, 63', 62, 62', 64 et 64', commandés par le microprocesseur 20, permettent d'éprouver le bon fonctionnement du circuit 6, pendant les temps morts dont il a déjà été question à propos du circuit 3. Pour éprouver le fonctionnement du circuit 6, le microprocesseur 20 commande les multiplexeurs 62 et 62' pour que les signaux de sortie des générateurs 63 et 63' soient appliqués aux entrées des circuits 61, 61' et 61". Le circuit 64 d'analyse de signature compare la réponse réelle du circuit 61 à la réponse attendue mémorisée, et le circuit 64' compare la réponse du circuit 61' à celle du circuit 61" qui doivent ici être identiques. Si la réponse du circuit 61 n'est pas celle attendue, ou si la réponse du circuit 61' n'est pas identique à celle du circuit 61", le microprocesseur 20 commande un fonctionnement dégénéré, dans lequel la valeur défaillante n'est plus prise en compte. Le microprocesseur peut lire les valeurs de l'image infra-rouge et calculer des valeurs statistiques aussi simples que possible. Il est à noter que l'on peut placer, en sortie de chacun des circuits 61' et 61", un circuit d'analyse de signature comme le circuit 64, au lieu du comparateur 64'. Le comparateur 64' a toutefois l'avantage d'être moins encombrant et moins complexe que deux circuits 64 d'analyse de signature, et pourra être préféré à chaque fois que deux circuits, identiques entre eux ou non, sont soumis à des excitations d'épreuve telles que les réponses attendues des circuits soient identiques. Le registre 66 permet d'éprouver le bon fonctionnement du bus 60 entre le microprocesseur 20 et le circuit 5, en procédant pour celui-ci comme pour le circuit 3. Chacun des circuits 2 à 10 étant pourvu de circuits d'épreuve analogues à ceux qui viennent d'être décrits, le bon fonctionnement de chacun d'entre eux peut donc être essayé, ainsi que celui des liaisons avec le microprocesseur. Pour éprouver le bon fonctionnement des bus 51 à 59 qui permettent l'interconnexion des circuits 1 à 10 de la chaîne, il peut être prévu un générateur d'une séquence de mots binaires dans le circuit 1, et un comparateur dans le circuit 10. Pour l'essai, le microprocesseur règle tous les circuits 2 à 9 pour qu'ils soient transparents et déclenche la génération de la séquence de mots binaires. Le comparateur compare les mots réellement reçus à ceux attendus. A titre d'exemple, dans la mise en oeuvre préférée, chacun des circuits 1 à 10 est réalisé sous forme d'un circuit intégré à application spécifique, ou selon la terminologie anglo-saxonne, ASIC ("Application Specific Integration Circuit"). La surface occupée par les circuits d'épreuve est, pour chacun des circuits, de 10 à 15 % de la surface totale des circuits. Naturellement, la présente invention n'est pas limitée à la description qui vient d'être faite à titre d'exemple. C'est ainsi que les générateurs 33, 63 et 63' ne sont pas nécessairement des générateurs pseudoaléatoires. Toutefois, lorsque le circuit à éprouver s'y prête, un générateur pseudoaléatoire présente notamment, sur un générateur conventionnel, l'avantage d'une structure simple, d'un encombrement réduit, et d'une excitation à spectre large. De même, l'invention n'est pas limitée à l'application à un système dans lequel les circuits 2 à 10 sont disposés en une unique chaîne, système qui fait l'objet du brevet déjà cité N. 2 633 747, et elle peut s'appliquer à tout système adaptatif de traitement d'image, quelle qu'en soit la structure. Enfin, la présente invention n'est pas limitée à un système de traitement d'image embarqué à bord d'un missile, et peut être appliquée à tout autre système de traitement d'image, par utilisation des temps morts du fonctionnement en temps réel des circuits pour éprouver, ou tester, leur bon fonctionnement. Revendications 1. Système adaptatif de traitement d'image comprenant - une pluralité de moyens (2, 3, 7, 9) réglables, de modification de l'image à traiter, - une pluralité de moyens (4, 5, 6, 8, 10) réglables de détermination de grandeurs caractéristiques de l'image à traiter, et, - un moyen de réglage (20) pour, en réponse aux résultats en sortie des moyens de détermination (4, 5, 6, 8, 10), régler les moyens de modification (2, 3, 7, 9) et les moyens de détermination (4, 5, 6, 8, 10) afin que le traitement soit adapté auxdites grandeurs caractéristiques, système caractérisé par le fait que - chacun des moyens de modification (2, 3, 7, 9) et des moyens de détermination (4, 5, 6, 8, 10) est pourvu d'un moyen d'épreuve (33, 32, 34; 63, 63', 62, 62', 64, 64', 20) pour éprouver son bon fonctionnement, pendant les temps morts de son fonctionnement en temps réel, et, - le moyen de réglage (20) règle les moyens de modification (2, 3, 7, 9) et les moyens de détermination (4, 5, 6, 8, 10), en réponse aux moyens d'épreuve (33, 32, 34; 63, 63', 62, 62', 64, 64', 20) afin que le traitement, le cas échéant appauvri, ne mette en oeuvre que ceux des moyens de modification et des moyens de détermination dont le bon fonctionnement est éprouvé. 2. Système selon la revendication 1, dans lequel chacun des moyens d'épreuve comprend des moyens (33, 32; 63, 63', 62, 62') de génération d'une excitation d'épreuve du moyen de modification (3) ou de détermination (6) dont il fait partie, et des moyens d'analyse (34; 64, 64') de la réponse à cette excitation. 3. Système selon la revendication 2, dans lequel les moyens d'analyse de la réponse comprennent des moyens d'analyse de signature (34; 64) qui comparent la réponse à une réponse attendue mémorisée, le cas échéant après division polynomiale de cette réponse. 4. Système selon l'une des revendications 2 ou 3, dans lequel, lorsque le moyen de modification ou de détermination (6) éprouvé comprend plusieurs circuits (61, 61"), l'excitation d'épreuve est telle que les réponses attendues de chacun de ces circuits soient identiques, et les moyens d'analyse de la réponse comprennent des moyens de comparaison (64') des réponses entre elles. 5. Système selon l'une des revendications 2 à 4, dans lequel les moyens de génération d'une excitation d'épreuve comprennent des générateurs pseudoaléatoires (33; 63, 63'). 6. Système selon l'une des revendications 1 à 5, dans lequel il est prévu des moyens (36, 20; 66, 20) d'épreuve de la liaison (60, 35, 60a; 60, 65, 60k) entre le moyen de réglage (20) et chacun des moyens de modification (2, 3, 7, 9) et des moyens de détermination (4, 5, 6, 8, 10). 7. Système selon la revendication 6, dans lequel chaque moyen d'épreuve de la liaison comprend un registre (36; 66) dans lequel le moyen de réglage (20) vient écrire et lire au moins un mot binaire déterminé. 8. Système selon l'une des revendications 1 à 7, dans lequel chacun des moyens de modification (2, 3, 7, 9) est réglable pour devenir transparent, et il est prévu des moyens d'épreuve des liaisons entre les moyens de modification (2, 3, 7, 9) et des moyens de détermination (4, 5, 6, 8 et 10), pour éprouver ces liaisons, les moyens de modification (2, 3, 7, 9) étant transparents.