Brevet FR2666436A1 — publié le 19920306

MEMOIRE A SEMI-CONDUCTEURS A ACCES RAPIDE La présente invention se rapporte à un dispositif mémoire à semiconducteur et, particulièrement, un dispositif apte à effectuer une opération d'accès très rapide à la mémoire. Parallèlement à la tendance vers une densité croissante et une vitesse croissante des dispositifs à semi-conducteur, un certain nombre de mesures ont été proposées pour permettre de s'adapter à l'allongement du temps d'accès dû à l'accroissement de la capacité Dans un circuit tampon et décodeur d'adresse par exemple le nombre de portes qui doivent être commandées et la capacité parasite augmentent avec l'accroissement de la capacité et avec l'augmentation du nombre de réseaux divisés de la mémoire C'est ainsi que l'on parvient à un accès très rapide au décodeur à partir du tampon d'adresse en utilisant un circuit prédécodeur d'adresse et en supprimant la capacité parasite Le circuit prédécodeur d'adresse assure une performance de grande vitesse par l'utilisation de signaux provenant du prédécodeur vers l'entrée du décodeur et par la diminution de la capacité d'entrée. Dans un dispositif mémoire à semi-conducteur classique utilisant le circuit prédécodeur, une impulsion de détection de transition d'adresse (ATD) est appliquée à un circuit de précharge de ligne E/S afin de précharger les lignes d'entrée et de sortie pendant la durée de l'impulsion de détection de transition d'adresse et de positionner le prédécodeur pour une validation sur la fin de l'impulsion de détection de transition d'adresse du fait qu'il est nécessaire qu'une paire de lignes d'entrée et de sortie soit pleinement préchargée et égalisée avant le transfert d'une paire de données à la paire de lignes d'entrée et de sortie pour effectuer un transfert rapide et précis d'une paire de données ne comportant aucune erreurs. Le prédécodeur est validé simultanément à la fin de l'impulsion de détection de transition d'adresse afin de combiner les sorties du tampon d'adresse, les sorties combinées étant ensuite combinées par un décodeur principal de sorte qu'une porte d'entrée et de sortie est sélectionnée pour effectuer la transmission de données. L'impulsion de détection de transition d'adresse est envoyée au circuit de précharge des lignes d'entrée et de sortie, puis y est préchargée, avant la fin de l'impulsion de détection de transition d'adresse, le prédécodeur attendant ensuite la fin de celle-ci Le prédécodeur est ensuite validé pour combiner la sortie de l'amplificateur d'adresse puis la porte d'entrée et de sortie est sélectionnée par le décodeur principal. Il en résulte que le temps d'accès global de l'adresse de colonne est représenté par la somme du temps de maintien de l'impulsion de détection de transition d'adresse et des temps de décodage du prédécodeur ainsi que du décodeur principal C'est ainsi que le temps d'accès de l'adresse de colonne est retardé d'un temps égal au temps de maintien de l'impulsion de détection de transition d'adresse Un rétrécissement de la largeur de l'impulsion de détection de transition d'adresse pourrait servir à réduire le temps d'accès de l'adresse de colonne mais ceci est difficile à réaliser dans la pratique En d'autres termes, le circuit de détection de transition d'adresse est utilisé comme moyen pour détecter le front du signal d'adresse, celui-ci produisant l'impulsion dont la largeur est retardée par la mise en OU exclusif du signal d'adresse d'origine ainsi que du signal d'adresse retardé, ce qui rend difficile de rétrécir la largeur de l'impulsion en-dessous de 10 ns en tenant compte des contraintes du circuit. C'est par suite un but de la présente invention de créer un dispositif mémoire à semi-conducteur très rapide apte à diminuer le temps d'accès de l'adresse de colonne en utilisant un décodeur de colonne présentant des caractéristiques de retard prédéterminées indépendantes d'une impulsion de détection de transition d'adresse permettant de résoudre les problèmes décrits précédemment associés aux techniques classiques. C'est un autre but de la présente invention de créer un dispositif mémoire à semi-conducteur dont le circuit est de conception facile et dont il est possible de réduire le coût de fabrication en supprimant le câblage reliant le circuit de détection de transition d'adresse au décodeur de colonne. Pour atteindre ces buts et divers autres, le dispositif mémoire à semiconducteur conforme à la présente invention comprend: un moyen de détection de transition d'adresse servant à détecter la transition d'état des signaux d'adresse et à produire une impulsion d'une largeur prédéterminée, un moyen de précharge servant à précharger et à égaliser une paire de lignes d'entrée et de sortie en réponse à l'impulsion de sortie provenant du moyen de détection de transition d'adresse, un moyen de décodeur de colonne servant à décoder les signaux d'adresse et à produire un signal de sélection de colonne et un moyen de porte servant à relier la paire sélectionnée de lignes d'entrée et de sortie à une paire de lignes de bit en réponse au signal de sélection de colonne provenant du moyen de décodeur de colonne, dans lequel le moyen de décodeur de colonne présente des caractéristiques de retard de signal permettant de retarder les signaux de la transition d'état des signaux d'adresse à la fin de la précharge et de l'égalisation des lignes d'entrée et de sortie. Ceci permet d'effectuer le décodage indépendamment de l'impulsion de détection de transition d'adresse en dotant le moyen de décodeur de colonne de caractéristiques de retard de signal prédéterminées de sorte que le dispositif mémoire à semi- conducteur de la présente invention a pour avantages que le temps d'accès de l'adresse de colonne peut être raccourci et que le câblage entre le circuit de détection de transition d'adresse et le moyen de décodeur de colonne peut être supprimé. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels: la fig 1 est un schéma de circuit d'un circuit d'adresse de colonne d'un dispositif mémoire à semi-conducteur classique. la fig 2 est un chronogramme servant à expliquer le fonctionnement du dispositif représenté à la fig 1. la fig 3 est un schéma de circuit d'un circuit d'adresse de colonne d'un dispositif mémoire à semi-conducteur conforme à la présente invention. la fig 4 est un chronogramme servant à expliquer le fonctionnement du circuit représenté à la fig 3. la fig 5 est un schéma de circuit détaillé d'un circuit unitaire de prédécodeur représenté à la fig 3, et la fig 6 est un chronogramme servant à expliquer le fonctionnement du circuit représenté à la fig 5. Un circuit d'adresse de colonne de dispositif mémoire à semi-conducteur classique sera décrit en détail par référence aux fig 1 et 2 pour une meilleure compréhension de la présente invention. A la fig 1, un dispositif à semi-conducteur classique tel que par exemple un dispositif de mémoire vive dynamique, comprend une pluralité de réseaux de cellules mémoire 10 Chaque réseau de cellules mémoire 10 comporte une pluralité de cellules mémoire CE et au moins un amplificateur de détection SA disposé entre une paire de lignes de bit B/L et L La paire de lignes de bit B/L et B/L est reliée à une paire de lignes d'entrée et de sortie E/S et E/S par l'intermédiaire d'un moyen de portes d'entrée et de sortie 20 Ainsi lorsqu'une ligne de mot non représentée est sélectionnée par un signal d'adresse de ligne et si le moyen de portes d'entrée et de sortie 20 est sélectionné par un signal d'adresse de colonne, une cellule mémoire CE est sélectionnée pour permettre l'écriture de données dans la cellule mémoire ou l'extraction de données de celle-ci par l'intermédiaire de la paire de lignes d'entrée et de sortie E/S et E/S Du fait que la paire de lignes d'entrée et de sortie E/S et E/S opère comme bus de données commun à toutes les cellules mémoire du réseau de cellules mémoire, l'accroissement de la densité conduit à l'accroissement de la capacité de charge, ce qui réduit la vitesse de fonctionnement du dispositif Les lignes d'entrée et de sortie E/S et E/S sont de ce fait pourvues d'un moyen de précharge 30 destiné à précharger les lignes d'entrée et de sortie avant l'activation du moyen de portes d'entrée et de sortie 20 et à égaliser le niveau de tension entre la paire de lignes d'entrée et de sortie E/S et E/S. Le moyen de précharge 30 est constitué d'une paire de transistors NMOS M 3 et M 4 afin de délivrer une tension d'alimentation Vcc à chacune les lignes d'entrée et de sortie E/S et E/S et d'un transistor NMOS M 5 assurant l'interconnexion de la paire de lignes d'entrée et de sortie E/S et E/S Les trois transistors NMOS M 3, M 4 et M 5 sont commandés par une impulsion de détection de transition d'adresse ATS délivrée par un circuit de détection de transition d'adresse 40 Des signaux d'adresse de colonne C Al à CA 9 provenant des entrées d'adresse XAO à XA 9 sont mémorisés temporairement dans le moyen tampon d'adresse par un signal de sélection d'adresse de colonne CAS A cet instant le circuit de détection de transition d'adresse 40 détecte la transition d'état des signaux d'adresse de colonne puis produit l'impulsion de détection de transition d'adresse ATS ayant une largeur prédéterminée Le dispositif mémoire à semi-conducteur classique comprend un moyen de décodeur de colonne 60 auquel les signaux d'adresse de colonne sont délivrés par le moyen tampon d'adresse 50 afin de sélectionner le moyen de portes d'entrée et de sortie 20 Le moyen de décodeur de colonne comporte en général un ensemble de circuits CMOS à synchronisation interne et est ainsi constitué d'un groupe de prédécodeurs 61 et d'un groupe de décodeurs principaux 62 pour favoriser un accès rapide en diminuant le nombre d'éléments et en abaissant la charge des portes exerçant une influence sur les lignes d'adresse Le groupe de prédécodeurs 61 comprend quatre ensembles de prédécodeurs 61 A à 61 D comportant respectivement quatre entrées de signaux à deux bits (C Al, CA 2), (CA 3, CA 4), (CA 5, CA 6) et (CA 7, CA 8) sélectionnées parmi des entrées d'adresse de colonne à huit bits C Al à CA 8 et un prédécodeur 61 E comportant une entrée d'adresse de colonne à 1 bit CA 9. Chacun des prédécodeurs 61 A à 61 D comporte respectivement quatre circuits unitaires, et le prédécodeur 61 E en comporte deux Le groupe de décodeurs principaux 62 comprend cinq décodeurs principaux 62 A à 62 E correspondant respectivement aux prédécodeurs 61 A à 61 E dont ils décodent les sorties. Un circuit unitaire Al du prédécodeur 61 A comprend deux inverseurs INT 1 et INT 2 pour inverser respectivement une paire d'entrées d'adresse de colonne CAI et CA 2, une porte NON ET NA 1 servant à combiner les sorties des inverseurs INT 1 et INT 2, un inverseur INT 3 servant à inverser la sortie de la porte NON ET NA 1, une porte NON ET NA 2 et une porte NON OU NR 1 comportant respectivement trois entrées pour former un moyen de porte permettant de filtrer de manière exclusive les sorties de l'inverseur INT 3 et des trois autres signaux combinatoires (C Al, CA 2), (C Al, CA 2) et (CA 1, CA 2) et d'invalider le prédécodeur pendant la durée du temps de maintien de l'impulsion de détection de transition d'adresse ainsi que deux inverseurs INT 4 et INT 5 destinés à former un moyen d'amplificateur produisant une sortie de prédécodeur (DCA 1, 2) en amplifiant la sortie de la porte NON ET NA 2. La composition des autres circuits unitaires A 2, A 3 et A 4 est similaire à celle du circuit unitaire Ai excepté qu'il est possible de supprimer l'un des inverseurs INT 1 et INT 2, ou les deux, afin d'envoyer l'adresse de colonne CA 2 au circuit unitaire A 2, l'adresse de colonne C Al au circuit unitaire A 3 et l'adresse de colonne C Al et CA 2 au circuit unitaire A 4 sans qu'il soit inversé. Les sorties des circuits unitaires de chaque ensemble formé de la manière décrite sont délivrés à chacun des décodeurs principaux 62 A à 62 E Le décodeur principal 62 A est constitué de quatre portes NON OU comportant deux entrées et d'une porte NON ET NA 3 comportant quatre entrées pour filtrer de manière exclusive quatre signaux de prédécodage (DO Al 2), (DCAT 2), (DC Al 2) et (DCA 1 2) par rapport aux autres ensembles DCA( 3,4), DCA( 5,6), DCA( 7,8) et DCA( 9) Les sorties CSLO à CSL 3 de chaque porte NON OU NR 2 à NR 5 sont respectivement délivrées au moyen de portes d'entrée et de sortie correspondantes Ceci signifie que le signal de décodage principal CSLO est délivré au moyen de portes d'entrée et de sortie 20 et rend conducteurs les deux transistors NMOS Ml et M 2. On peut de cette manière former un maximum de 512 décodeurs pour les entrées d'adresse de colonne à 9 bits C Al à CA 9. Le fonctionnement de l'adressage de colonne du dispositif représenté à la fig 1 sera maintenant expliqué en référence à la fig 2, sur laquelle le signal d'adresse XA est mémorisé temporairement dans le moyen tampon d'adresse 50 sur le front arrière du signal de sélection d'adresse de colonne CAS Le circuit de détection de transition d'adresse 40 détecte la transition d'état du signal d'adresse de colonne mémorisé temporairement dans le moyen tampon d'adresse 50 et produit ensuite l'impulsion de détection de transition d'adresse ATS d'une largeur prédéterminée W L'impulsion de détection de transition d'adresse ATS est délivrée au moyen de précharge 30 et l'impulsion de détection de transition d'adresse inversée ATS est délivrée au prédécodeur 61 Trois transistors M 3 à M 5 du moyen de précharge 30 sont rendus conducteurs sur le front avant de l'impulsion de détection de transition d'adresse ATS et la tension d'alimentation Vcc est appliquée successivement à la paire de lignes d'entrée et de sortie E/S et E/S qui doivent être préchargées La paire de lignes d'entrée et de sortie E/S et E/S sont en outre égalisées par le transistor M 5 au niveau de tension de Vcc-VT o le symbole VT représente la tension de seuil du transistor NMOS Le signal d'adresse de colonne CA est par ailleurs maintenu à l'état invalidé par l'impulsion de détection de transition d'adresse inversée agi appliquée à la porte NON ET NA 2 du prédécodeur 61 A et est validée sur le front avant de l'impulsion de détection de transition d'adresse inversée XTS pour produire le signal de prédécodage DCA Le décodeur principal 62 A délivre ensuite le signal de sélection de colonne CSL au moyen de portes d'entrée et de sortie 20 Celui-ci est rendu conducteur par le signal de sélection de colonne CSL C'est ainsi que les données " O " et " 1 " sont transférées sur la paire de lignes d'entrée et de sortie E/S et E/S. Comme décrit précédemment, dans le fonctionnement de l'adressage de colonne du dispositif mémoire à semi-conducteur classique, le moyen de décodeur de colonne est maintenu à l'état invalidé pendant la durée du temps de maintien de l'impulsion de détection de transition d'adresse et est validé pour effectuer l'opération de décodage de colonne immédiatement après la fin de l'impulsion de détection de transition d'adresse Le temps d'accès de colonne est ainsi retardé pendant la durée du temps de maintien de l'impulsion de détection de transition d'adresse affectant ainsi défavorablement l'accès à haute vitesse. On décrira maintenant un dispositif mémoire à semi-conducteur en conformité avec la présente invention par référence aux fig 3 à 6. Le dispositif de la présente invention représenté à la fig 3 est pourvu d'un moyen de retard qui s'ajoute au circuit unitaire du groupe prédécodeur 61 est empêche que des impulsions de détection de transition d'adresse inversées soient délivrées D'autres caractéristiques étant similaires à celles du dispositif représenté à la fig 1 les mêmes numéros de référence seront utilisés ci-après. Comme représenté à la fig 3, le dispositif en conformité avec la présente invention comprend un condensateur C connecté entre une borne de sortie d'une porte NON ET N Al et une masse et qui permet de doter les circuits unitaires d'un prédécodeur de caractéristiques de retard prédéterminées, et un moyen de retard Le moyen de retard comprend une première résistance Rl connectée entre une borne de masse de la porte NON ET N Al et la masse ce qui permet d'allonger le temps de décharge du condensateur C et une seconde résistance R 2 qui est connectée entre une borne d'alimentation de l'inverseur INT 3 et une source d'alimentation ce qui permet de retarder la montée de la sortie de l'inverseur INT 3 Ceci empêche en outre l'impulsion de détection de transition d'adresse ATS d'être délivrée à la porte NON ET NA 2 des circuits unitaires. Le fonctionnement de l'adressage de colonne du mode de réalisation cidessus sera décrit en détail par référence à la fig 4. Une entrée d'adresse XA est mémorisée temporairement dans un moyen tampon d'adresse 50 sur le front arrière d'un signal de sélection d'adresse de colonne CAS Un circuit de détection de transition d'adresse 40 détecte en outre la transition d'état du signal d'adresse de colonne CA mémorisé temporairement dans le moyen tampon d'adresse 50 puis produit l'impulsion de détection de transition d'adresse ATS Au moment o les transistors M 3 à M 5 d'un moyen de précharge 30 sont rendus conducteurs sur le front avant de l'impulsion de détection de transition d'adresse ATS, une tension d'alimentation Vcc est appliquée à une paire de lignes d'entrée et de sortie E/S et E/S qui doivent être préchargées et sont égalisées au niveau de tension de Vcc-Vt Le signal d'adresse de colonne CA est ensuite appliqué à un prédécodeur 61 A pour être prédécodé à la montée de l'impulsion de détection de transition d'adresse ATS, un signal de prédécodage DCA retardé d'un temps prédéterminé par le moyen de retard étant délivré à un décodeur principal 62 A, un signal de sélection de colonne CSL étant enfin produit par le décodeur principal 62 A pour rendre conducteur le moyen de portes d'entrée et de sortie 20 Les caractéristiques de retard du prédécodeur 61 sont établies pour rendre conducteur le moyen de portes d'entrée et de sortie 20 immédiatement à la fin de la précharge et de l'égalisation des lignes d'entrée et de sortie E/S et E/S par l'impulsion de détection de transition d'adresse ATS Ainsi, lorsque le moyen de portes d'entrée et de sortie 20 est rendu conducteur lors de la délivrance de l'impulsion de détection de transition d'adresse au moyen de précharge 30, la capacité de charge des lignes d'entrée et de sortie est modifiée, les données recherchées étant transférées successivement sur les lignes d'entrée et de sortie E/S et E/S sur le front arrière de l'impulsion de détection de transition d'adresse ATS. Conformément à la présente invention, le fonctionnement du décodage de colonne est indépendant de l'impulsion de détection de transition d'adresse ATS ce qui permet que celui-ci se produise en même temps que la précharge et l'égalisation des lignes d'entrée et de sortie grâce à un ajustement approprié des caractéristiques de retard du prédécodeur, le temps d'accès aux colonnes pouvant ainsi être considérablement raccourci jusqu'à 10 ns par exemple. Les caractéristiques de retard du signal du prédécodeur seront décrites en détail par référence aux fig 5 et 6. Le condensateur C est chargé à la tension d'alimentation Vcc par des transistors M 6 et M 7 branchés à la tension d'alimentation avant que les deux signaux d'adresse de colonne C Al et CA 2 appliqués à la porte NON ET à deux entrées N Al du prédécodeur passent à l'état haut. Lorsque les deux signaux d'adresse de colonne CAI et CA 2 se trouvent à l'état haut, les transistors M 6 et M 7 branchés à la tension d'alimentation sont bloqués, de sorte que la charge stockée dans le condensateur C se décharge à travers les transistors de décharge M 8 et M 9 et à travers la première résistance Rl sur une masse Vss Ici, la constante de temps de décharge est fonction de la valeur du il condensateur C et de la résistance Ri en ignorant la résistance de conduction des transistors de décharge M 8 et M 9 Le niveau de tension d'un noeud Ni diminue ainsi progressivement en fonction de la constante de temps de décharge Un inverseur INT 3 qui reçoit le signal de tension du noeud Ni est relié à la tension d'alimentation Vcc à travers la seconde résistance R 2, de sorte que la sortie de l'inverseur INT 3, c'est-à-dire le niveau de tension VN 2 d'un noeud N 2 est progressivement amené à l'état haut à la transition à l'état bas de la tension de noeud VN 1. La tension de noeud VN 3 du noeud de sortie N 3 de la porte NON ET NA 2 représentée par une forme d'onde en ligne pleine est en outre retardée pendant une durée prédéterminée inférieure à celle représentée par la ligne en pointillé que l'on peut voir à la fig 6 Un signal de prédécodage DC Al * 2 présente un temps de retard td 2 plus long que le temps de retard td 1 classique Le temps de retard td 2 peut être optimalisé en ajustant la valeur de la résistance de la seconde résistance R 2. Conformément à la présente invention, la durée totale du temps de décodage du moyen de décodeur de colonne est établie pour rendre conducteur le moyen de portes d'entrée et de sortie immédiatement à la fin de la précharge et de l'égalisation des lignes d'entrée et de sortie en retardant le temps de prédécodage d'une durée prédéterminée à l'aide du condensateur C et des résistances Ri et R 2 de sorte que la sélection d'adresse de colonne peut être effectuée indépendamment de l'impulsion de détection de transition d'adresse C'est ainsi que la porte NON ET NA 2 des circuits unitaires du prédécodeur peut être constituée d'une porte à 2 entrées au lieu d'une porte à 3 entrées comme c'était le cas précédemment Il en résulte que le nombre de transistors peut être divisé par deux pour chaque porte et que le câblage de l'impulsion de détection de transition d'adresse inversée entre le circuit de détection de transition d'adresse et le prédécodeur peut être supprimé Ceci rend possible une conception simplifiée des circuits, de réduire le coût de fabrication et de raccourcir le temps d'accès à la colonne recherchée, ce qui permet un accès très rapide. Bien que l'invention ait été représentée et décrite à l'aide d'un mode de réalisation particulier dans lequel un moyen de retard est utilisé pour le prédécodeur, il convient de noter que de nombreux changements et modifications apparaîtront comme évidents aux spécialistes de la technique sans sortir de l'esprit et de la portée véritables de l'invention telle que définie dans les revendications annexées. REVENDICATIONS 1 Dispositif mémoire à semi-conducteur comprenant: un moyen de détection de transition d'adresse ( 40) servant à détecter la transition d'état des signaux d'adresse et à produire une impulsion d'une largeur prédéterminée; un moyen de précharge ( 30) servant à précharger et à égaliser une paire de lignes d'entrée et de sortie E/S, MS en réponse à l'impulsion de sortie provenant dudit moyen de détection de transition d'adresse ( 40); un moyen de décodeur de colonne ( 60) servant à décoder lesdits signaux d'adresse et à produire un signal de sélection de colonne, ledit moyen de décodeur de colonne ( 60) présentant des caractéristiques de retard de signal permettant que ledit moyen de décodeur de colonne ( 60) commence à décoder les signaux d'adresse d'entrée à la transition d'état desdits signaux d'adresse et délivre ledit signal de sélection de colonne immédiatement à la fin de la précharge et de l'égalisation de ladite paire de lignes d'entrée et de sortie E/S, v, et un moyen de porte ( 20) servant à relier ladite paire de lignes d'entrée et de sortie E/S, E/S à une paire sélectionnée de lignes de bit B/L, B/L en réponse audit signal de sélection de colonne provenant dudit moyen de décodeur de colonne ( 60), caractérisé en ce que ledit moyen de décodeur de colonne ( 60) présente des caractéristiques de retard de signal dans lesquelles la sortie dudit signal de sélection de colonne est retardée pendant la durée séparant la transition d'état desdits signaux d'adresse et la fin précise de la précharge et de l'égalisation desdites lignes d'entrée et de sortie E/S, E/S. 2 Dispositif mémoire à semi-conducteur selon la revendication 1, caractérisé en ce que ledit moyen de décodeur de colonne comporte un groupe de prédécodeurs et un groupe de décodeurs principaux et en ce que ledit groupe de prédécodeurs présente lesdites caractéristiques de retard de signal. 3 Dispositif mémoire à semi-conducteur selon la revendication 2, caractérisé en ce que chaque prédécodeur dudit groupe de prédécodeurs comprend: une porte NON ET servant à produire un signal de combinaison à partir de q ensembles de signaux de combinaison destinés aux entrées d'adresse à p-bits desdits signaux d'adresse; un inverseur servant à inverser les sorties desdites portes NON ET; un moyen de porte servant à filtrer exclusivement la sortie dudit inverseur à partir des signaux de combinaison restants parmi lesdits q ensembles de signaux de combinaison; un moyen d'amplificateur servant à amplifier la sortie dudit moyen de porte, et r ensembles de circuits unitaires, chaque ensemble desdits circuits unitaires étant constitué de q circuits unitaires et chacun desdits circuits unitaires comprenant un moyen de retard servant à retarder ledit signal de combinaison filtré pendant une durée prédéterminée dans lequel q r= 2 p. 4 Dispositif mémoire à semiconducteur selon la revendication 3, caractérisé en ce que ledit moyen de retard comprend: un condensateur connecté entre la borne de sortie de ladite porte NON ET et la masse; une première résistance connectée entre la borne de masse de ladite porte NON ET et une masse afin d'allonger le temps de décharge dudit condensateur, et une seconde résistance connectée entre la borne de tension d'alimentation dudit inverseur et une source d'alimentation pour retarder la montée de la sortie dudit inverseur. Dispositif mémoire à semi-conducteur selon la revendication 3, caractérisé en ce que ledit moyen de retard ajuste le temps de retard en faisant varier la valeur de résistance de ladite seconde résistance.