Brevet FR2664110A1 — publié le 19920103

SYSTEME ET PROCEDE POUR LA DETECTION D'ERREURS ET POUR REDUIRE LE BRUIT DE COMMUTATION SIMULTANEE La présente invention se rapporte d'une manière générale à des systèmes et à des procédés qui sont utilisés pour réduire la quantité de bruit causé par la commutation simultanée de broches de sortie de puces à circuits intégrés numérioues Plus spécifiquement, la présente invention se rapporte à des systèmes et à des procédés qui sont utilisés pour réduire la quantité de bruit causé par la commutation simultanée de broches de sortie de puces à circuits intégrés numériques et qui fournissent aussi des types multiples de détection d'erreurs. Dans le développement évolutionniste des puces à circuits intégrés ("IC") numériques, leurs possibilités se sont améliorées de manière spectaculaire Ces améliorations comprennent une nette augmentation de la vitesse à laquelle ces puces à IC traitent des données. Une diminution de la taille du bottier de ces puces est associée à ces améliorations. Un des problèmes qui a affecté le fonctionnement des puces à IC numériques évoluées est le bruit de commutation simultanée Ce bruit est généré par les broches de sortie d'une puce commutant d'un courant de commande à un courant de fuite, ou vice versa, en une période de temps très courte, par exem Dle en 1 à 3 ns (nanosecondes) Donc, plus le nombre de broches de sortie qui commutent simultanément dans cette courte période de temps est grand, plus le niveau de bruit est grand. Lorsque ce bruit de commutation simultanée devient assez grand, il peut causer des erreurs de transmission de données. Le bruit de commutation simultanée n'était pas un problème critique dans les conceptions de puces à IC numériques plus anciennes, parce que les temps de cycles étaient beaucoup plus longs et Les temps de montée et de descente de La commutation étaient plus lents que ceux pour les puces à IC numériques évoluées Puisque les temps de cycles dans ces conceptions de puces plus anciennes étaient beaucoup plus longs que ceux des puces à IC numériques évoluées, la commutation des broches de sortie pouvait être étalée sur ce long temps de cycle qui réduisait de beaucoup La probabilité pour que le bruit de commutation simultanée soit assez grand pour causer des erreurs de transmission de données. Ces temps de cycles plus longs se sont aussi prêtés à d'autres méthodes pour réduire les chances de générer assez de bruit de commutation simultanée pour causer des erreurs de transmission de données Par exemple, les temps de cycles plus longs pouvaient être divisés en portions qui étaient consacrées juste à la transmission de données et en d'autres consacrées juste à la commutation des broches de sortie Les portions consacrées à la commutation des broches de sortie étaient assez longues pour étaler la commutation de telle sorte qu'il y avait seulement une très petite possibilité pour que le bruit de commutation simultanée atteigne jamais un niveau suffisant pour causer des erreurs de transmission de données. Cette caractéristique de longs -temps de cyc Les n'est pas disponible dans les puces à IC numériques évoluées Les quelques nanosecondes durant lesquelles un nombre exigé de broches de sortie à commutation simultanée peuvent générer un niveau de bruit qui est suffisant Pour causer des erreurs de transmission de données peuvent être la moitié ou plus du temps de cycle de ces puces évoluées. En conséquence, il n'y a pas de temps de cycle suffisant pour résoudre le problème de commutation simultanée comme cela était fait dans les conceptions de puces à IC plus anciennes. Le bruit de commutation simultanée est proportionnel au nombre des broches de sortie qui changent durant une courte période de temps particulière. IL y a des situations dans Lesquelles changer d'un profil de sortie à un autre entraînera nécessairement que Le bruit de commutation simultanée soit à un niveau assez haut pour causer des erreurs de transmission de données. Par conséquent, il y a une certaine dépendance du profil pour générer des erreurs de transmission de données Ceci peut être empêché seulement en réduisant les bruits de commutation simultanée. Il y a eu un certain nombre de solutions suggérées au problème du bruit de commutation simultanée dans les puces à IC numériques évoluées; cependant, ces solutions exigent que la puce à IC numérique subisse une reconfiguration coûteuse, ou bien affectent de façon significative la largeur de bande de données effective ou la vitesse à laquelle les puces à IC numériques traitent l'information. Une suggestion pour reconfigurer les puces à IC numériques est de rendre toutes les broches de sortie différentielles De là, chaque bit est transmis par deux broches complémentaires de telle sorte que le courant de signalisation total pour ce bit est zéro Bien que le bruit de commutation simultanée soit réduit et que les vitesses maximales de transition soient permises, cette méthode utilise deux broches de sortie par bit, ce qui coupe de moitié la largeur de bande effective. Evidemnent, il faudra deux fois plus de temps ou deux fois D Lus de broches de sortie pour obtenir des signaux d'une puce qu'il ne le faudrait pour une puce configurée avec des broches de sortie simples Cette solution n'est pas souhaitable. Une autre suggestion est de reconfigurer les puces à IC numériques pour comprendre un plus grand nombre de broches de mise à la masse ou assurer que la puce a une couche au niveau de la masse Ceci a pour effet de réduire l'inductance aux broches de sortie simp Les et, par ce moyen, le bruit de commutation Même lorsque L'une ou l'autre de ces suggestions est fournie et que l'inductance est réduite, il y a encore une quantité sensible d'inductance restant à chaque broche de sortie. Donc, il faut simplement un nombre plus important de broches de sortie à commutation simultanée pour générer un bruit suffisant pour causer des erreurs de transmission de données. Puisque La plupart des sytèmes aujourd'hui sont des systèmes du type à commutation synchrone, une autre suggestion est d'attendre pour échantillonner la forme d'onde de sortie, après une période de temps qui assure que le bruit de commutation simultanée se soit évanoui. Evidemment, ceci exige nécessairement un allongement du temps de cycle qui, comme on L'a énoncé, est fortement indésirable dans un système en parallèle à commutation rapide tel que les puces à IC numériques évoluées. Un autre procédé suggéré est simplement d'étaler Le temps de commutation, mais pas jusqu'au point o cela était fait dans les conceptions de puces à IC numériques plus anciennes De nouveau, ceci exigera un allongement du temps de cycle qui n'est pas souhaitable. Dans le passé, un procédé de détection d'erreurs était utilisé pour Les transmissions à Longue distance de données série L Les Selon ce procédé, il est souhaitable d'éliminer la composante à courant continu de la transmission Ceci est fait en assurant qu'un nombre égal de " 1 " et de " O " est transmis dans Les données sérielles pendant une longue période de temps un procédé faisant la moyenne Ceci, cependant, ne serait pas trop efficace avec des réseaux de commutation en parallèle rapides de puces à IC numériques. Il y a un besoin de surmonter ces problèmes et de fournir un système et un procédé pour réduire le bruit de commutation simultanée, tout en fournissant en même temps une détection d'erreurs efficace, tout ceci sans changer de façon significative la largeur de bande de données effective. La présente invention est un système et un procédé pour réduire la quantité de bruit de commutation simultanée qui peut causer des erreurs de transmission de données et pour fournir une détection d'erreurs efficace. Selon Le système et le procédé de la présente invention, des signaux de données qui doivent être sortis depuis Les broches de sortie d'une puce à IC numérique sont codés de telle sorte qu'à chaque cycle ils contiennent un nombre égal de " 1 " et de " 0 ", permettant au courant de signalisation total d'être sensiblement de zéro Ceci réduit le bruit de commutation simultanée et toute pénalité de retard causée par inductance, minimalisant par ce moyen la possibilité de causer des erreurs de transmission de données basées sur le bruit de commutation simultanée Ceci est accompli sans augmenter de façon importante la largeur de bande de données effective et réduit le nombre de broches de retour à la masse qui sont exigées pour la conception de la puce. Le système et le procédé de la présente invention incorporent aussi des techniques multiples de détection d'erreurs pour détecter des erreurs dans la transmission codée et la transmission décodée. Le système et le procédé de la présente invention sont exposés en détail dans le reste de la demande et sont montrés dans les dessins complémentaires. La figure 1 montre une première méthode de codage représentative selon la présente invention. La figure 2 montre une deuxième méthode de codage représentative selon la présente invention. La figure 3 montre un groupement de bits pour le codage, qui comprend les bits de poids faible du mot de la figure 2 et des bits de détection d'erreurs. La figure 4 montre Les octets du mot de la figure 2 avec leurs bits de détection d'erreurs associés. La figure 5 montre une troisième méthode de codage représentative selon la présente invention. La figure 6 montre un groupement de bits pour Le codage, qui comprend Les bits de poids faible du mot de la figure 5 et des bits de détection d'erreurs. La figure 7 montre les octets du mot de la figure 5 et leurs bits de détection d'erreurs associés. La présente invention est un système et un procédé pour réduire la quantité de bruit de commutation généré par La commutation simultanée de sorties et pour fournir des types multiples de détection d'erreurs. Le système et le procédé de la présente invention sont utiles pour les puces à IC numériques, spécialement pour les dispositifs bipolaires et plus particulièrement encore pour les puces à IC de Logique à couplage d'émetteur ("ECL") Selon la présente invention, le bruit de commutation simultanée et les délais de traitement causés par inductance sont réduits par une méthode de codage qui a pour conséquence un courant de signalisation total d'environ zéro à chaque temps de cycle pour les réseaux de commutation en parallèle rapides de puces à IC numériques. La méthode de codage du système et du procédé de la présente invention est utilisée pour coder des broches de sortie simples de puces à IC numériques Selon cette méthode de codage, chaque mot codé a un nombre égal de " 1 " et de " 0 ", aussi il y aura un nombre égal de courants de commande et de courants de fuite, laissant un courant de signalisation total de zéro Selon cette méthode de codage, les expressions suivantes sont applicables N S = ( 1) ou, S = nombre de " 1 " dans Le mot codé. N = nombre total de bits dans Le mot codé. N T = ( 2) T = nombre N = nombre de " O " dans Le mot codé. total de bits dans Le mot codé. S = T ( 3) ou, S = nombre de " 1 " dans Le mot codé. T = nombre de " O " dans le mot codé. Beaucoup d'ordinateurs et, par conséquent, les puces à IC numériques qui sont des composants de ces ordinateurs, opèrent sur des mots de 32 bits Donc, aux fins de L'examen du système et du procédé de La présente invention, un mot de 32 bits sera considéré comme Le mot de Longueur standard IL faut comprendre que d'autres Longueurs de mots, à La fois plus Longues et plus courtes, sont considérées dans Le cadre de La présente invention. Le codage d'un mot de 32 bits binaires selon Le système et Le procédé de la méthode de codage de La présente invention sera examiné en se référant au tableau 1. No de bits à coder No de bits de codage Tableau 1 No de combos poss. utilisées pour Eff coder Les bits No de combos. utilisées pour coder les bits i 3 2 50 % 4 50 % 6 50 % 6 66 % o, 9 14 19 24 29 63 % % % 66 % % 71 % 79 %' % 81 % 78 % 83 % % % 82 % 86 % 83 % 81 % % 83 % 86 % 83 % 87 % 84 %" 89 % %o 88 % 86 % 88 % Dans le tableau 1, nombre de bits du mot de la première colonne est le 32 bits d'origine qui sont groupés pour le codage C'est-à-dire que le mot de 32 bits devant être codé doit être divisé en groupements de bits aux fins du codage Ces groupements de bits peuvent aller d'un groupement de 1 bit à un grou Dement de 32 bits La complexité pour coder augmente avec la taille du groupement. La deuxième colonne est Le nombre de bits qui est la conséquence de la méthode de codage. La troisième colonne est L'efficacité en largeur de bande de données effective du groupement avant et après le codage L'efficacité est déterminée par L'expression M Eff = ( 4) N ou, M = Nombre de bits de la première colonne. N = Nombre de bits de la deuxième-colonne. L'efficacité va de 50 % pour les petits groupements à 89 % pour des groupements plus importants. La quatrième colonne représente Le nombre de combinaisons possibles qui sont disponibles pour coder les bits de la deuxième colonne Et la cinquième colonne est le nombre de combinaisons qui sont utilisées pour coder les bits de la deuxième colonne. La méthode de codage du système et du procédé de la présente invention est basée sur l'existence d'un courant de signalisation total de zéro à chaque temps de cycle. Pour réaliser ceci, le mot codé doit comprendre des nombres égaux de " 1 " et de " O ". Selon la méthode de codage du système et du procédé de la présente invention, pour chaque groupement de bits de 1 à 32, qui est montré dans la première colonne du tableau 1, le nombre de combinaisons de codage qui est exigé pour ce groupement de bits est déterminé par l'expression M No de combos utilisées = 2 ( 5) ou, M = Nombre de bits de la première colonne. Ces combinaisons sont montrées dans la cinquième colonne du tableau 1. Pour chaque nombre des nombres pairs de bits de codage, le nombre possible de combinaisons de codage est déterminé par l'expression: NI Combos poss = ( 6) ( 1/2 N)I * ( 1/2 N)I ou, Combos poss = Nombre possible de combinaisons en fonction de N bits de codage. N = Nombre pair de bits de codage. Ces combinaisons sont montrées dans la quatrième colonne du tableau 1. Après que ces déterminations sont faites, le nombre de combinaisons pour les différents groupements de bits (selon l'expression ( 5)) est comparé avec le nombre possible de combinaisons de codage pour le nombre pair de bits de codage (selon l'expression ( 6)) Le nombre de bits de codage pour un groupement est ensuite déterminé comme étant Le nombre de bits de codage associé avec le plus grand nombre de combinaisons de codage possibles (selon l'expression ( 6)) que le nombre de combinaisons de codage (selon l'expression ( 5)) ne dépasse pas. Comme exemple, dans le tableau 1, un groupement de 6 bits exigera 64 combinaisons de codage (selon l'expression ( 5)) Le nombre possible de combinaisons de codage pour 6, 8 et 10 bits de codage est 20, 70 et 252, respectivement (selon l'expression ( 6)) Les 20 combinaisons codées pour 6 bits de codage sont inférieures à 64 et 70 combinaisons de codage sont juste au-dessus de 64, alors que 252 combinaisons de codage sont bien au-dessus de 64 Pour une utilisation efficace des bits de codage, 8 bits de codage seraient choisis pour coder des groupements de 6 bits du mot de 32 bits, puisque c'est le nombre le plus proche de combinaisons possibles qui est supérieur au nombre exigé de combinaisons. 1 1 Un nombre supérieur à 8 bits de codage pourrait être utilisé, tel que 10 bits de codage, mais l'efficacité en souffrira: 6 bits codés avec 8 bits a une efficacité de 75 %, alors que 6 bits codés avec 10 bits a une efficacité de 60 % Donc, 8 bits de codage seraient choisis pour coder des groupements de 6 bits du mot de 32 bits. La méthode de codage de la présente invention va maintenant être examinée en se référant aux figures et au tableau 1. En se référant à la figure 1, un premier codage représentatif d'un mot de 32 bits selon la présente invention est montré Comme il est montré dans la figure, un mot de 32 bits, 100, est divisé en huit groupements de 4 bits Ceux-ci sont en 102, en 104, en 106, en 108, en 110, en 112, en 114, et en 116 Selon la méthode de codage du système et le procédé de la présente invention décrits ci-dessus, chaque groupement de 4 bits sera codé avec 6 bits de codage (voir tableau 1) Selon l'expression ( 5) et la colonne 5 du tableau 1, chaque groupement de 4 bits peut avoir une parmi 16 valeurs et à chacune de ces 16 valeurs est assignée une des 20 combinaisons de codage possibles, à nombre égal de " 1 " et de " O ", qui sont montrées dans le tableau 2. Tableau 2 111000 000111 110100 001011 110010 001101 110001 001110 101100 010011 101010 010101 101001 010110 100110 011001 100101 011010 100011 011100 Le choix et l'assignation d'une des 20 combinaisons de codage pour une valeur particulière de 4 bits n'a pas à suivre un profil prédéterminé quelconque Par exemple, la valeur de 4 bits 0101 (ou 9) peut être aux bits et peut être codée avec la combinaison de codage à 6 bits de codage 011100, alors que la valeur de 4 bits 1111 (ou 15) peut être aux bits et peut être codée avec la combinaison de codage à 6 bits de codage 000111. Puisque chacun des huit groupements de 4 bits est codé avec 6 bits de codage, lorsqu'il est codé, le mot d'.origine de 32 bits a une longueur de 48 bits Ce mot codé de 48 bits a un nombre égal de " 1 " et de " 0 " Donc, le courant de signalisation total est approximativement de zéro, ce qui minimalise, sinon élimine, la chance qu'il y aura assez de bruit de commutation simultanée pour causer des erreurs de transmission de données, sans tenir compte du nombre de broches de sortie qui sous- commutent simultanément. Les figures 2 et 5 montrent d'autres groupements de bits du mot de 32 bits: la figure 2 montre des groupements de 6 bits et la figure 5 montre des groupements de 10 bits Le principe de codage décrit ci- dessus se rapportant à des groupements de 4 bits s'applique à chacun des autres groupements de bits dans la première colonne du tableau 1, les figures 2 et 5 étant juste deux groupements représentatifs. Un autre aspect de la présente invention est que la détection d'erreurs est associée avec la méthode de codage du système et le procédé de la présente invention. Les procédés de détection d'erreurs de la présente invention sont incorporés à la méthode de codage pour minimaliser le nombre de bits qui doivent être transmis pour tout mot de codage. Le premier type de détection d'erreurs est compris plus facilement en se référant à la figure 1 Dans la figure 1, Le mot de 32 bits est divisé en huit groupements de 4 bits Chaque groupement est codé avec 6 bits de codage Puisqu'il y a huit groupements de 4 bits, tous les 32 bits sont compris dans un des groupements. Comme énoncé, lorsque Le mot de 32 bits est codé, le mot codé résultant a une Longueur de 48 bits Ce mot de 48 bits comprend un nombre égal de " 1 " et de " O ", en accord avec les expressions 1, 2 et 3 ci-dessus Donc, du point de vue du décodage, au niveau d'un récepteur, le nombre de " 1 " et de " O " peut être compté pour déterminer s'ils sont égaux Si le nombre reçu de " 1 " égale le nombre reçu de " O ", alors il n'y a aucune erreur de transmission de données d'un seul bit dans Le mot codé. S'il y a une différence dans ces nombres, il y a une erreur de transmission de données du mot codé Ce procédé de détection d'erreurs est toujours disponible, parce la méthode de codage de la présente invention exige que Le mot codé contienne un nombre égal de " 1 " et de " O ". En se référant aux figures 2, 3 et 4, la réduction de bruit de commutation simultanée avec la détection d'erreurs par comptage des " 1 " et des " O " et la détection d'erreurs à un seul bit va être examinée. Un mot de 32 bits, 200, est divisé en cinq groupements de 6 bits et un groupement de 2 bits Ce sont en 202, en 204, en 206, en 208, en 210, et en 212 Puisque Le groupement en 212 est seulement de 2 bits, 4 bits sont ajoutés pour que ce dernier groupement ait 6 bits comme Les cinq autres groupements: en 202, en 204, en 206, en 208, en 210 Les 4 bits qui sont ajoutés peuvent être des bits "X" (indifférent) ou ils oeuvent être utilisés pour la détection d'erreurs a un seu L bit. En se référant spécifiquement à la figure 3 en 250, le dernier groupement de 6 bits est montré en 264 Ce groupement comprend Les 2 bits en 212 et Les 4 bits montrés en 252 Les bits en 252 sont les bits 274, 278, 282 et 286 Ce groupement de 6 bits, ainsi que les cinq autres groupements de 6 bits, sont tous codés avec 8 bits de codage Ceci signifiera que le mot de codage a une Longueur de 48 bits, la même que pour le mot codé de la figure 1. Les 4 bits qui sont ajoutés aux bits de poids faible d'un mot de 32 bits peuvent être des bits de parité Donc, chacun de ces bits peut être utilisé pour fournir une parité d'octet aux 4 octets du mot de 32 bits L'affectation des bits de parité en 252 des octets du mot de 32 bits est nontrée de manière générale en 270 dans la figure 4 Selon cette figure, le bit de parité 274 est affecté à l'octet en 272, le bit de parité 278 est affecté à l'octet en 276, le bit de parité 282 estaffecté à l'octet en 280, et le bit de parité 286 est affecté à en 284. Par conséquent, les groupements de 6 bits des bits du mot de 32 bits fournissent deux types de détection d'erreurs Le premier est la détection d'erreurs basée sur un nombre égal de " 1 " et de " O " dans le mot codé de 48 bits Le deuxième est la détection d'erreurs basée sur un bit de parité pour chaque octet du mot de 32 bits. En se référant aux figures 5, 6 et 7, la réduction de bruit de commutation simultanée avec la détection d'erreurs par comptage de " 1 " et des " O " et la détection complète d'erreurs à deux bits va être examinée. Un mot de 32 bits, 300, est divisé en trois groupements de 10 bits et un groupement de 2 bits Ces groupements, tels que montrés dans la figure 5, sont: en 302, en 304, en 306, et en 308. Pour compléter le dernier groupement, 8 bits sont ajoutés aux 2 bits de poids faible du mot de 32 bits Les bits qui sont ajoutés peuvent être des bits "X" (indifférent) mais sont probablement utilisés pour 1 5 fournir une détection complète d'erreurs à deux bits. En se référant d'une manière générale à La figure 6 en 350, un groupement de 10 bits est montré en 354 Ce dernier groupement comprend Les 2 bits en 308 plus les 8 bits montrés en 352 Les bits en 352 sont des paires de bits en 374, 378, 382 et 386 Le groupement 354 de 10 bits, et les trois autres groupements de 10 bits, sont tous codés avec 14 bits de codage Le mot codé a une longueur de 56 bits, qui est Légèrement plus longue que les mots codés des figures 1 et 2. Comme montré dans la figure 7, les 8 bits (ou 4 paires de bits) qui ont été ajoutés peuvent être des bits de parité Une paire de bits de parité est associée à chaque octet du mot d'origine de 32 bits pour fournir La détection complète d'erreurs à deux bits Selon la figure 7, l'assignation des bits de parité est la suivante: la paire de bits de parité en 374 est assignée à l'octet en 372, la paire en 378 à l'octet en 376, la paire de bits de parité en 382 à L'octet en 380, et la paire de bits de parité en 386 à en 384. Les groupements de 10 bits des bits du mot de 32 bits, par conséquent, autorisent deux types de détection d'erreurs Le premier est la détection d'erreurs basée sur le nombre égal de " 1 " et de " O " dans le mot codé de 56 bits Le deuxième est la détection d'erreurs basée sur La détection complète d'erreurs à deux bits (doublet). Il faut comprendre que lorsque deux bits par octet sont fournis, L'un peut être utilisé pour la détection d'erreurs à un seul bit, alors que l'autre peut avoir une utilisation sans relation. Les termes et Les expressions qui sont utilisés ci- inclus sont utilisés comme termes d'expressions et non de limitations Et il n'y a aucune intention, dans L'utilisation de ces termes et expressions, d'exclure les équivalents des caractéristiques montrées et décrites, ou des portions de celles-ci, étant reconnu que diverses modifications sont possibles dans Le cadre de cette invention. REVENDICATIONS 1 Système pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré, comportant un codeur qui code chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre Ml de bits binaires étant codée selon une combinaison de N bits binaires de codage, les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " O " binaires, avec P > O, M > 0, R > O, N un nombre pair > 1, et N un nombre pair > M. 2 Système selon la revendication 1, dans lequel le codeur code chaque combinaison du nombre M de bits binaires se Lon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression NI Combos de N bits = binaires de codage ( 1/2 N)l * ( 1/2 N)l o, N = Nombre pair de bits supérieur au nombre M de bits. 3 Système selon la revendication 2, dans lequel le codeur code chaque combinaison du nombre M de bits M binaires selon une des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 4 Système pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant un codeur qui code chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée selon une combinaison de N bits binaires de codage, le nombre M de bits binaires étant choisi de telle sorte qu'un groupement P du nombre M de bits binaires comprend des bits binaires du mot de R bits binaires de longueur et au moins un bit pour chaque octet dudit mot de R bits binaires de longueur, les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " 0 " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M. Système selon la revendication 4, dans lequel le codeur code chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression Combos de N bits = binaires de codage ( 1/2 N)l * ( 1/2 N)I ou, N = Nombre pair de bits supérieur au nombre M de bits. 6 Système selon la revendication 5, dans lequel le codeur code chaque combinaison du nombre M de bits M binaires selon une des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 7 Système selon la revendication 4, dans lequel le bit associé à chaque octet est un bit de détection d'erreurs à un seul bit. 8 Système selon la revendication 7, dans lequel le bit de détection d'erreurs à un seul bit comprend un bit de parité. 9 Système pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant un codeur qui code chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée selon une combinaison de N bits binaires de codage, le nombre M de bits binaires étant choisi de telle sorte qu'un groupement P du nombre M de bits binaires comprend des bits binaires du mot de R bits binaires de longueur et au moins deux bits pour chaque octet dudit mot de R bits binaires de longueur, les combinaisons de-N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " O " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M. Système selon la revendication 9, dans lequel le codeur code chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression: NI Combos de N bits = binaires de codage ( 1/2 N)I * ( 1/2 N)I ou, N = Nombre pair de bits supérieur au nombre M de bits. 11 Système selon la revendication 10, dans lequel le codeur code chaque combinaison du nombre M de bits M binaires selon une des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 12 Système selon la revendication 9, dans lequel au moins un des deux bits pour chaque octet est un bit de détection d'erreurs à un seul bit. 13 Système selon la revendication 12, dans lequel le bit de détection d'erreurs à un seul bit comprend un bit de parité. 14 Système selon La revendication 9, dans lequel les deux bits pour chaque octet sont des bits de détection d'erreurs à deux bits. 15 Système selon La revendication 14, dans lequel les bits de détection d'erreurs à deux bits sont des bits de parité. 16 Système pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant: un codeur qui code chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée selon une combinaison de N bits binaires de codage, les combinaisons de N bits binaires de codage comprenant un nombre égal de va Leurs " 1 " binaires et de valeurs "O" binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M; et un récepteur qui reçoit des mots codés par un codeur et compte les valeurs " 1 " binaires et les valeurs '0 ' binaires dans les mots codés reçus, pour déterminer si l'un quelconque desdits mots codés contient des erreurs de transmission de données. 17 Système selon la revendication 16, dans lequel le codeur code chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression NI Combos de N bits = binaires de codage ( 1/2 N)I * ( 1/2 N)I ou, N = Nombre pair de bits supérieur au nombre M de bits. 18 Système selon la revendication 17, dans Lequel le codeur code chaque combinaison du nombre M de bits M binaires selon une des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 19 Système pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant: un codeur qui code chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée se Lon une combinaison de N bits binaires de codage, Le nombre M de bits binaires étant choisi de telle sorte qu'un groupement P du nombre M de bits binaires comprend des bits binaires du mot de R bits binaires de Longueur et au moins un bit pour chaque octet dudit mot de R bits binaires de longueur, les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " O " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M; et un récepteur qui reçoit des mots codés par un codeur et compte Les valeurs " 1 " binaires et Les valeurs " O " binaires dans les mots codés reçus, pour déterminer si L'un quelconque desdits mots codés contient des erreurs de transmission de données. Système selon la revendication 19, dans lequel le codeur code chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression: NI Combos de N bits = binaires de codage ( 1/2 N)l * ( 1/2 N)I ou, N = Nombre pair de bits supérieur au nombre M de bits. 21 Système selon la revendication 20, dans lequel le codeur code chaque combinaison du nombre M de bits binaires selon une des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 22 Système selon la revendication 19, dans Lequel le bit pour chaque octet est un bit de détection d'erreurs à un seul bit. 23 Système selon la revendication 22, dans Lequel le bit de détection d'erreurs à un seul bit comprend un bit de parité. 24 Système pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant: un codeur qui code chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée selon une combinaison de N bits binaires de codage, le nombre M de bits binaires étant choisi de telle sorte qu'un groupement P du nombre M de bits binaires comprend des bits binaires du mot de R bits binaires de longueur et au moins deux bits pour chaque octet dudit mot de R bits binaires de longueur, les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " O " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M; et un récepteur qui reçoit des mots codés par un codeur et compte les valeurs " 1 " binaires et les valeurs " O " binaires dans les mots codés reçus, pour déterminer si l'un quelconque desdits mots codés contient des erreurs de transmission de données. Système selon la revendication 24, dans lequel le codeur code chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, dé-terminé par l'expression: NI Combos de N bits = binaires de codage ( 1/2 N)l * ( 1/2 N)l o, N = Nombre pair de bits supérieur au nombre M de bits. 26 Système selon la revendication 25, dans lequel le codeur code chaque combinaison du nombre Mr de bits M binaires selon une des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 27 Système selon la revendication 24, dans lequel au moins un des deux bits pour chaque octet est un bit de détection d'erreurs à un seul bit. 28 Système selon la revendication-27, dans lequel le bit de détection d'erreurs à un seul bit comprend un bit de parité. 29 Système selon la revendication 24, dans lequel les deux bits pour chaque octet sont des bits de détection d'erreurs à deux bits. 30 Système selon la revendication 29, dans lequel les bits de détection d'erreurs à deux bits sont des bits de parité. 31 Méthode pour fournir un courant de signalisation total sensiblement de zéro a chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré, comportant l'encodage de chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de Longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée selon une combinaison de N bits binaires de codage, les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " O " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M. 32 Méthode selon la revendication 31, dans laquelle le codage comprend de plus le codage de chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression NI Combos de N bits = binaires de codage ( 1/2 N)l * ( 1/2 N)I ou, N = Nombre pair de bits supérieur au nombre M de bits. 33 Méthode selon la revendication 32, dans laquelle le codage comprend de plus encore le codage de chaque combinaison du nombre M de bits binaires selon une M des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 34 Méthode pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant le codage de chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée selon une combinaison de N bits binaires de codage, Le nombre M de bits binaires étant choisi de telle sorte qu'un groupement P du nombre M de bits binaires comprend des bits binaires du mot de R bits binaires de longueur et au moins un bit pour chaque octet dudit mot de R bits binaires de Longueur, et les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " O " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M. 35 Méthode selon La revendication 34, dans laquelle Le codage comprend de plus le codage de chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression N I Combos de N bits = binaires de codage ( 1/2 N)l * ( 1/2 N)I o U, N = Nombre pair de bits supérieur au nombre M de bits. 36 Méthode selon la revendication 35, dans laquelle le codage comprend de plus encore le codage de chaque combinaison du nombre M de bits binaires selon une M des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 37 Méthode selon la revendication 34, dans laquelle la fourniture de la détection d'erreurs comprend la fourniture d'un bit de détection d'erreurs à un seul bit pour chaque octet. 38 Méthode selon la revendication 37, dans laquelle la fourniture de la détection d'erreurs comprend la fourniture d'un bit de parité pour chaque octet. 39 Méthode pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant Le codage de chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de Longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée selon une combinaison de N bits binaires de codage, le nombre M de bits binaires étant choisi de telle sorte qu'un groupement P du nombre M de bits binaires comprend des bits binaires du mot de R bits binaires de longueur et au moins deux bits pour chaque octet dudit mot de R bits binaires de longueur, et Les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " O " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M. Méthode selon la revendication 39, dans laquelle le codage comprend de plus le codage de chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par L'expression NI Combos de N bits = binaires de codage ( 1/2 NU * ( 1/2 N)l ou, N = Nombre pair de bits supérieur au nombre M de bits. 41 Méthode selon la revendication 40, dans laquelle le codage comprend de plus encore le codage de chaque combinaison du nombre M de bits binaires selon une M des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 42 Méthode selon la revendication 39, dans laquelle La fourniture de la détection d'erreurs comprend La fourniture d'au moins un bit de détection d'erreurs à un seul bit pour chaque octet. 43 Méthode selon La revendication 42, dans laquelle La fourniture de la détection d'erreurs comprend La fourniture d'un bit de parité pour chaque octet. 44 Méthode selon la revendication 39, dans laquel Le la fourniture de la détection d'erreurs comprend La fourniture de bits de détection d'erreurs à deux bits pour chaque octet. Méthode selon la revendication 44, dans laquelle la fourniture de La détection d'erreurs à deux bits comprend la fourniture de deux bits de parité. 46 Méthode pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant les étapes de: (a) codage de chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M 1 de bits binaires étant codée selon une combinaison de N bits binaires de codage, les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs '0 " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M; et (b) réception de mots codés selon l'étape (a) et comptage des valeurs " 1 " binaires et des valeurs "" binaires dans les mots codés reçus, pour déterminer s'il y a des erreurs de transmission de données dans lesdits mots codés reçus. 47 Méthode selon la revendication 46, dans laquelle l'étape (a) comprend de plus le codage de chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression NI Combos de N bits = binaires de codage ( 1/2 N)I * ( 1/2 N)U ou, N = Nombre pair de bits supérieur au nombre M de bits. 48 Méthode selon la revendication 47, dans laquelle l'étape (a) comprend de plus encore Le codage de chaque combinaison du nombre M de bits binaires se Lon une M des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 49 Méthode pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire le niveau de bruit de commutation simultanée des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant les étapes de: (a) codage de chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de Longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée selon une combinaison de N bits binaires de codage, le nombre M de bits binaires étant choisi de telle sorte qu'un groupement P du nombre M de bits binaires comprend des bits binaires du mot de R bits binaires de longueur et au moins un bit pour chaque octet dudit mot de R bits binaires de longueur, les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " O " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M; et (b) réception de mots codés selon L'étape (a) et comptage des valeurs " 1 ' binaires et des valeurs " O " binaires dans les mots codés reçus, pour déterminer s'i L y a des erreurs de transmission de données dans lesdits mots codés reçus. Méthode selon la revendication 49, dans laquelle l'étape (a) comprend de plus le codage de chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression NI Combos de N bits = binaires de codage ( 1/2 N)i * ( 1/2 N)I o, N = Nombre pair de bits supérieur au nombre M de bits. 51 Méthode selon la revendication 50, dans laquelle L'étape (a) comprend de plus encore le codage de chaque combinaison du nombre M de bits binaires selon une M des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec M > 0. 52 Méthode selon la revendication 50, dans laquelle la fourniture de la détection d'erreurs comprend la fourniture d'au moins un bit de détection d'erreurs a un seul bit pour chaque octet. 53 Méthode selon la revendication 52, dans laquelle la fourniture de la détection d'erreurs comprend la fourniture d'un bit de parité pour chaque octet. 54 Méthode pour fournir un courant de signalisation total sensiblement de zéro à chaque temps de cycle, pour réduire un niveau de bruit pour commuter simultanément des sorties d'une puce à circuit intégré et fournissant au moins un type de détection d'erreurs, comportant les étapes de: (a) codage de chacun parmi P groupements d'un nombre M de bits binaires d'un mot de R bits binaires de longueur en un nombre pair de N bits binaires de codage, chaque combinaison du nombre M de bits binaires étant codée selon une combinaison de N bits binaires de codage, le nombre M de bits binaires étant choisi de telle sorte qu'un groupement P du nombre M de bits binaires comprend des bits binaires du mot de R bits binaires de longueur et au moins deux bits pour chaque octet dudit mot de R bits binaires de longueur, les combinaisons de N bits binaires de codage comprenant un nombre égal de valeurs " 1 " binaires et de valeurs " O " binaires, avec P > 0, M > 0, R > 0, N un nombre pair > 1, et N un nombre pair > M; et (b) réception de mots codés selon l'étape (a) et comptage des valeurs " 1 " binaires et des valeurs " O " binaires dans les mots codés reçus, pour déterminer s'il y a des erreurs de transmission de données dans lesdits mots codés reçus. Méthode se Lon la revendication 54, dans laquelle L'étape (a) comprend de plus le codage de chaque combinaison du nombre M de bits binaires selon une combinaison de N bits binaires de codage choisie dans un ensemble de combinaisons de N bits binaires de codage, déterminé par l'expression NI Combos de N bits = binaires de codage ( 1/2 N)l * ( 1/2 N)l ou, N = Nombre pair de bits supérieur au nombre M de bits. 56 Méthode selon la revendication 55, dans laquelle l'étape (a) comprend de plus encore le codage de chaque combinaison du nombre M de bits binaires selon une M des 2 combinaisons de l'ensemble de combinaisons de N bits binaires de codage, avec Il > 0. 57 Méthode selon la revendication 54, dans laquelle La fourniture de la détection d'erreurs comprend La fourniture d'au moins un bit de détection d'erreurs a un seul bit pour chaque octet. 58 Méthode selon la revendication 57, dans laquelle la fourniture de la détection d'erreurs comprend la fourniture d'un bit de parité pour chaque octet. 59 Méthode selon La revendication 54, dans Laquelle La fourniture de La détection d'erreurs comprend la fourniture de bits de détection d'erreurs à deux bits5 pour chaque octet. Méthode selon la revendication 59, dans Laquelle la fourniture de la détection d'erreurs à deux bits conprend La fourniture de deux bits de parité.