Brevet FR2670035A1 — publié le 19920605

CIRCUIT DE PRODUCTION DE TENSION DE REFERENCE D'UN DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS La présente invention se rapporte à un circuit de production de tension de référence d'un dispositif de mémoire à semiconducteurs. Il est important de fournir une tension de mise en oeuvre interne stable dans un dispositif de mémoire à semiconducteurs pour garantir la fiabilité. Afin de faire en sorte que le dispositif de mémoire travaille d'une manière stable sans être affecté par la variation de la tension d'alimentation externe en courant, un circuit de production de tension de référence est requis pour délivrer une tension constante. Cependant, un tel circuit de production de tension de référence possède lui même des facteurs déstabilisants provoqués principalement par la variation de la température, les conditions de procédure, etc. En se référant à la figure 1, un circuit de production de tension de référence classique comprend une résistance connectée entre une borne d'alimentation en courant Vcc et le noeud 10 de tension de référence Bref1, et une pluralité de transistors PMOS montés en diode T1, T2, ..., TN connectés en série entre le noeud 10 et la borne de tension de la masse Vss. Le niveau de la tension de référence Vrefl est la somme des tensions de seuil de la pluralité des transistors PMOS, c'est-à-dire nV#. La tension de référence Vrefl est proportionnelle à la tension de seuil VW du transistor PMOS qui peut varier avec la température et les conditions du processus. Certain des facteurs qui peuvent faire en sorte que la tension de seuil du transistor MOS soit modifiée sont la concentration des impuretés contenues dans le substrat lors du processus de fabrication, et l'augmentation de température pendant le fonctionnement qui peut provoquer l'augmentation de la concentration des porteurs minoritaires dans la région de canal, de manière à abaisser la tension de seuil. Par conséquent, le circuit de la figure 1 est très sensible à la variation de la température et aux conditions du processus. En se référant à la figure 2, un autre mode de réalisation du circuit de production de tension de référence classique comprend le circuit de production de tension de référence 20 de la figure 1, un amplificateur différentiel 30, un diviseur de tension 40 et le transistor PMOS de sortie T23. La sortie 21 du circuit de production de tension de référence 20 et la sortie 41 du diviseur de tension 40 constituent les deux entrées de l'amplificateur différentiel 30 du type à entrée particulière à canal N, tandis que la sortie 31 de l'amplificateur différentiel 30 est appliquée à la grille du transistor PMOS T23 qui commande le passage de la tension d'alimentation en courant Vcc de manière à augmenter ou diminuer le niveau de la tension de référence VreS en fonction du niveau de la tension appliquée à la grille.A savoir, dans le circuit de la figure 2 le niveau actuel de la tension de référence est détecté par le diviseur de tension 40 et l'amplificateur différentiel 30 compare le niveau de tension de référence détecté avec un niveau de tension donné 21, de manière à ce que si le niveau de tension détecté est inférieur au niveau donné, le transistor PMOS T23 est rendu conducteur pour charger le noeud 42 de la tension de référence Vren, ou autrement le noeud 42 est empêché d'être chargé, conservant ainsi la tension de référence Vren constante. Ici, puisque le niveau de tension de la sortie 21 du circuit de production de tension de référence 20 est 2Vt, et la sortie 41 du diviseur de tension 40 est proportionnelle à R21/(R21 + R22). Ainsi la tension de référence Vrea est exprimée par l'équation suivante (1). VreQ = 2V/(R21/(R21 + R22)) = 2V(1 + R22/R21)...(1) Comme cela est vu à partir de l'équation (1), le circuit de la figure 2 présente l'avantage que la tension de référence Vref2 peut être commandée par la valeur des résistances R21 et R22. Cependant, puisque la tension de référence Vren est proportionnelle aux tensions de seuil Vtp des transistors PMOS (ou bien des transistors NMOS peuvent être utilisés) T1 et T2, il est impossible d'éviter l'instabilité provoquée par la variation de la température et des conditions du processus comme dans le cas du circuit de la figure 1. Afin de remédier à l'instabilité de la tension de référence provoquée par les variations de la température et des conditions du processus, il existe un mode de réalisation supplémentaire du circuit de production de tension de référence classique tel que représenté à la figure 3. Ce circuit introduit des transistors bipolaires au lieu des transistors MOS, formant un circuit de production de tension de référence à largeur de bande interdite (BGR), dans lequel la tension de référence est donnée par l'équation suivante (2). Vress = VBE + (R33/R34) . (kT/q) . ln Dans laquelle VBE est la tension base/émetteur du transistor bipolaire NPN Q3, q est la valeur de la charge d'électrons, k est la constante de Boltzmann, et T est la température absolue (K). Comme cela est vu à partir de l'équation (2), les résistances R32, R33 et R34 dont les valeurs sont déjà fixées n'affectent pas le niveau de la tension de référence Vress, mais VBE et kT/q peuvent provoquer la variation de celle-ci. La tension base/émetteur VBE du transistor bipolaire NPN Q3 est abaissée lorsque la température est augmentée. La raison en est que le nombre des porteurs minoritaires (des électrons puisque la base est de type P) produits par l'augmentation de la température dans la base est augmenté avec l'augmentation de la température du transistor bipolaire NPN Q3 de sorte que les électrons injectés à partir de l'émetteur ne contribuent pas au courant de base. En outre, kT/q est proportionnel à la température. Ainsi, les circuits de production de tension de référence de la figure 3 améliorent la stabilité de la tension de référence Vref3 puisque VBE et kT/q varient de manière complémentaire avec la température. Cependant, le circuit de production de tension BGR de la figure 3 utilise des transistors bipolaires et par conséquent un processus de masquage est requis de manière additionnelle lors de la fabrication du MOS. De plus, puisque les éléments actifs sont constitués de transistors bipolaires, la consommation de courant est plus grande que dans les circuits des figures 1 et 2. L'objet de la présente invention est de créer un circuit de production de tension de référence d'un dispositif de mémoire à semiconducteurs qui soit à peine sensible à la variation de la température et aux conditions de traitement, approprié pour nécessiter une consommation de courant faible, et qui ne nécessite aucune étape de fabrication supplémentaire. La présente invention propose à cet effet un circuit de production de tension de référence d'un dispositif de mémoire à semiconducteurs comprenant un circuit de tension de référence pour produire une tension constante, un amplificateur différentiel pour recevoir la tension constante comme l'une de ses entrées, un transistor MOS dont la grille est connectée à la sortie de l'amplificateur différentiel et dont le canal est connecté entre une borne d'alimentation en courant et une borne de sortie de tension de référence et un diviseur de tension dont une entrée et une sortie sont connectées respectivement à la borne de sortie de la tension de référence et à l'autre entrée de l'amplificateur différentiel, dans lequel le diviseur de tension comprend des moyens de charge du type MOS connectés entre la borne de sortie de la tension de référence et la sortie et une résistance connectée entre la sortie et une borne de tension de la masse, les moyens de charge de type MOS étant mis en oeuvre dans une région de saturation. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels la figure 1 est un schéma d'un circuit de production de tension de référence classique; la figure 2 est un schéma d'un autre circuit de production de tension de référence classique; la figure 3 est un schéma d'encore un autre circuit de production de tension de référence classique; la figure 4 est un premier mode de réalisation de circuit de l'invention; la figure 5 est un second mode de réalisation du circuit de l'invention; la figure 6A montre une structure détaillée d'un transistor PMOS qui représente les caractéristiques d'un diviseur de tension selon la présente invention; la figure 6B est un graphique représentant la relation entre la température et la tension de seuil; et la figure 6C est un graphique représentant la température et la mobilité des trous. En se référant à la figure 4, un circuit de production de tension de référence comprend un circuit de tension de référence 50, un amplificateur différentiel 60 et un diviseur de tension 70, un noeud de sortie de la tension de référence 81 et un transistor PMOS de commande de sortie 80 dont le canal est connecté entre le noeud de sortie de la tension de référence 81 et une borne d'alimentation en courant Vcc et dont la grille est connectée à la sortie 61 de l'amplificateur différentiel 60. Le circuit de tension de référence 50, l'amplificateur différentiel 60 et le transistor PMOS de commande de sortie sont les mêmes que ceux du circuit de la figure 2. Dans l'amplificateur différentiel 60, un signal SAE appliqué à une grille d'un transistor NMOS, connectée à la borne de tension de la masse Vss sert à mettre en oeuvre l'amplificateur différentiel. Le diviseur de tension 70 qui est la partie essentielle du circuit de l'invention comprend un transistor PMOS 71 dont le canal est connecté entre le noeud de sortie de la tension de référence 81 et une sortie 72 du diviseur de tension 70 et dont la grille est connectée à la sortie 72 et une résistance R71 connectée entre la sortie 72 et la borne de tension de la masse Vss. La sortie 72 et le noeud de sortie 51 du circuit de tension de référence 50 constituent les deux entrées de l'amplificateur différentiel 60. Ici, la résistance R71 peut être une résistance en silicium polycrystalin avec une épaisseur de 4.000 à 6.000 A ou une région de diffusion dans un substrat semiconducteur. La source du transistor PMOS 71 peut être connectée au substrat. En se référant à la figure 5 qui représente un second mode de réalisation de la présente invention, le circuit de production de tension de référence comprend également le circuit de tension de référence 50, l'amplificateur différentiel 60 et le transistor PMOS de commande de sortie 80, comme dans le cas de la figure 4. Cependant, le diviseur de tension 90 est différent de celui de la figure 4. A savoir, une résistance additionnelle R72 est disposée entre le transistor PMOS 71 connecté au noeud de sortie de la tension de référence 81 et la résistance R71 connectée à la borne de tension de la masse. Et la sortie 73 est connectée entre les deux résistances R71 et R72. Aux figures 4 et 5, le transistor PMOS 71 utilisé dans le diviseur de tension 70, 90 a la grille et le drain connectés l'un à l'autre, travaille dans une région de saturation de manière à servir d'élément résistant. Les figures 6A, 6B et 6C représentent respectivement une structure détaillée du transistor PMOS 71 utilisé dans les modes de réalisation des figures 4 et 5, un graphique des variations de la tension de seuil du transistor PMOS 71 en fonction de la variation de température et la relation entre la mobilité des trous du transistor PMOS 71 et la variation de température. Ci-dessous, le fonctionnement du circuit de l'invention va être décrit d'une manière précise. En se référant à la figure 4, le circuit de tension de référence 50 produit la sortie 51 de 2Vtp (Vtp : tension de seuil d'un transistor PMOS) au moyen de deux transistors PMOS montés en diode T1, T2. D'autre part, le diviseur de tension 70 produit la sortie divisée 72 obtenue au moyen de la résistance Rp du transistor PMOS 71 et de la résistance R71. Puisque le transistor PMOS 71 travaille dans une région de saturation, le courant drain/source Ids est donné par l'équation (3) suivante. Ids = (p Cox Wp)/2Lp) * (Vg -Vtp)z............... (3) dans laquelle p est la mobilité de trou, Cox la capacitance de l'oxyde de grille, Wp la largeur du canal, Lp la longueur du canal, Vg la tension de grille et Vtp la tension de seuil. Dans ce cas, puisque la grille du transistor PMOS 71 est connectée au drain, il est considéré que la tension de grille Vg est la tension de drain Vd qui est l'opposé (-Vtp) de la tension de seuil Vtp. Par conséquent, l'équation (3) peut être transformée comme suit Ids = (pp Cox Wp)/2Lp) * (Vg -Vtp)2............... (3) = ( p Ccx Wp)/2Lp) * (- Vtp - Vtp)2 = (pCcx Wp)/2Lp) * 4Vtp2 (p Ccx Wp 2Vtp)/ IIP Vtp Vtp~~~~~~~~~~~~~~~~ (4) La fraction de l'équation (4) représente l'inverse de la valeur de la résistance Rp du transistor PMOS 71.Par conséquent, la valeur de la résistance Rp est donnée par l'équation suivante (5) Rp = Lp/(pp COX Wp 2Vtp)........................... 5) D'autre part, la sortie de la tension de référence Vrefl peut être analysée de la même manière qu'à la figure 2, et par conséquent Vrefi = 2Vt(1 + Rp/R71) (6) En réalisant la substitution de l'équation (5) dans l'équation (6), Vrefl est défini comme suit Vrefl =2Vtp + (Lp/(pp COX Wp R71)) (7) Comme cela est vu à partir de l'équation (7), la tension de référence Vrefl est déterminée par la tension de seuil Vtp et la mobilité des trous (mobilité des électrons dans le cas de l'utilisation de transistors NMOS).En se référant à la figure 6A, la capacité de charge Ccx de la couche d'oxyde de grille dans l'équation (7) est fixée par l'épaisseur, la constante diélectrique Eox etc. de la couche d'oxyde de grille déterminée dans le processus de fabrication, et la largeur Wp et la longueur Lp du canal sont fixées de manière structurelle, de sorte qu'ils peuvent être considérés comme des constantes. Cependant, la tension de seuil Vtp, précédemment mentionnée en se référant à la figure 1, est abaissée avec l'augmentation de la température comme cela est montré à la figure 6B, ce qui est bien connu dans ce domaine technique. D'autre part, la mobilité des trous pp est diminuée de manière inversement proportionnelle à la température, c'est-à-dire dans le rapport de 1/Tm, comme cela est montré à la figure 6C. Ici, 1/Tm est déterminé par le type du substrat semiconducteur, c'est-à-dire, 0,25 dans le cas d'un substrat semiconducteur en silicium. D'une manière pratique la mobilité des électrons est affectée par la diffusion du réseau associée avec la variation de température et la diffusion de l'impureté. par conséquent, lorsque la température est augmentée, la mobilité des électrons est diminuée par la diffusion du réseau comme cela est montré à la figure 6C. Ainsi, la tension de seuil Vtp dans l'équation (7) est abaissée avec l'augmentation de la température, mais la mobilité des électrons pp est diminuée en raison de l'augmentation de Tm avec l'augmentation de la température, de sorte que la tension de référence Vrefi est maintenue stable par rapport à la variation de température en raison de la relation complémentaire des deux. Le circuit de production de tension de référence de la figure comporte une résistance supplémentaire R72 formée d'un film mince de silicium polycrystalin, et son fonctionnement a pratiquement le même effet que celui du circuit de la figure 4. La tension de référence Vren dans la figure 5 est Bref2 = 2Vtp(1 + R72/R71) + Lp/(#p COX Wp R71). Naturellement, même si la tension de seuil Vtp varie avec la concentration en impureté, etc. formée dans le substrat lors du processus de fabrication, la tension de référence n'est pas affectée par cela d'une manière considérable en raison de la relation complémentaire décrite ci-dessus entre la tension de seuil et la mobilité. Il sera rapidement apprécié par les personnes possédant une connaissance ordinaire dans ce domaine technique que d'autres sortes d'éléments peuvent être employés pour obtenir le même effet au lieu du transistor PMOS de charge décrit ci-dessus. Ainsi le circuit de production de tension de référence selon la présente invention maintient la tension de référence stable au moyen du caractère complémentaire de facteurs contraires dû à la température et aux conditions du processus. De plus, les moyens pour rendre complémentaires les facteurs contraires sont obtenus par des éléments MOS, de sorte que la consommation de courant est diminuée et le processus de fabrication classique peut être utilisé pour produire le circuit de l'invention. REVENDICATIONS 1. Circuit de production de tension de référence d'un dispositif de mémoire à semiconducteurs comprenant un circuit de tension de référence (50) pour produire une tension constante, un amplificateur différentiel (60) recevant ladite tension constante comme l'une de ses entrées, un transistor MOS (80) dont la grille est connectée à la sortie de l'amplificateur différentiel (60) et dont le canal est connecté entre une borne d'alimentation en courant (Vcc) et une borne de sortie de tension de référence (81), ledit circuit de production de tension de référence comprenant des moyens (70) pour diviser une tension appliquée à ceux-ci dont une entrée et une sortie (72) sont connectées respectivement à ladite borne de sortie de la tension de référence (81) et à l'autre entrée dudit amplificateur différentiel (60), ledit moyen (70) pour diviser une tension comprenant des moyens de charge du type MOS (71) connectés entre ladite borne de sortie de la tension de référence (81) et ladite sortie (72) et des moyens de résistance (R71) connectés entre ladite sortie (72) et une borne de tension de la masse (Vss), lesdits moyens de charge de type MOS (71) étant mis en oeuvre dans une région de saturation. 2. Circuit de production de tension de référence tel que revendiqué dans la revendication 1, caractérisé en ce que les dits moyens de résistance (R71) comprennent du silicium polycrystalin avec une épaisseur pas plus grande qu'environ 6.000 À, ou une région de diffusion formée dans un substrat semiconducteur. 3. Circuit de production de tension de référence tel que revendiqué dans la revendication 1, caractérisé en ce que les dits moyens de charge comprennent un transistor MOS (71) avec un canal et une grille, une extrémité du canal étant connectée à ladite borne de sortie de tension de référence (81) et la grille et l'autre extrémité du dit canal étant connectés en commun à ladite sortie (72). 4. Circuit de production de tension de référence tel que revendiqué dans la revendication 3, caractérisé en ce qu'une extrémité du dit canal est connectée au dit substrat semiconducteur. 5. Circuit de production de tension de référence tel que revendiqué dans la revendication 1, caractérisé en ce qu'il comprend de plus une autre résistance (R72) connectée entre les dits moyens de charge (71) et ladite sortie (73). 6. Circuit de production de tension de référence tel que revendiqué dans la revendication 5, caractérisé en ce que ladite autre résistance (R72) est une région de diffusion d'une épaisseur pas plus grande qu'environ 6.000 A formée dans ledit substrat semiconducteur. 7. Circuit de production de tension de référence d'un dispositif de mémoire à semiconducteur comportant un amplificateur différentiel (60), comprenant des moyens de circuit de tension (50) pour délivrer à l'une des entrées (51) du dit amplificateur différentiel (60) une tension constante; une borne de sortie de tension de référence (81), ayant une tension proportionnelle à ladite tension constante; et des moyens (70) pour diviser une tension appliquée à ceux-ci comprenant au moins des moyens de charge (71) connectés à ladite borne de sortie de tension de référence (81), les dits moyens de charge (71) ayant une valeur de résistance inversement proportionnelle à la tension de ladite borne de sortie de tension de référence (81), la sortie des dits moyens de division de tension (70) étant connectée à l'autre entrée du dit amplificateur différentiel (60). 8. Circuit de production de tension de référence tel que revendiqué dans la revendication 7, caractérisé en ce que les dits moyens de charge comprennent un transistor MOS (71) mis en oeuvre dans une région de saturation. 9. Circuit de production de tension de référence tel que revendiqué dans la revendication 7, caractérisé en ce que ladite tension (Vrefl, Vre) de ladite borne de sortie de tension de référence (81) est au moins plus grande que ladite tension constante et proportionnelle à celle-ci, et inversement proportionnelle à la résistance des dits moyens de charge (71). 10. Circuit de production de tension de référence tel que revendiqué dans les revendications 7, 8 ou 9, caractérisé en ce que les dits moyens de charge comprennent un transistor MOS (71) avec un canal et une grille, une extrémité du canal étant connectée à ladite borne de sortie de tension de référence (81) et la grille et l'autre extrémité du dit canal étant connectés en commun à ladite sortie desdits moyens de division de tension(70). 11. Circuit de production de tension de référence tel que revendiqué dans la revendication 7, caractérisé en ce qu'il comprend de plus un transistor PMOS (80) de commande dont la grille est connectée à la sortie du dit amplificateur différentiel (60) et dont le canal est connecté entre ladite borne de sortie de tension de référence (81) et la borne d'alimentation en courant (Vcc). 12. Circuit de production de tension de référence tel que revendiqué dans la revendication 7, caractérisé en ce qu'il comprend de plus une résistance (R71) qui est connectée entre la sortie (73) des dits moyens de division de tension et ladite borne de tension de la masse (Vss), ladite résistance (R71) étant formée d'une région de diffusion dans un substrat semiconducteur ou un silicium polycrystalin d'une épaisseur donnée.