Brevet FR2665568A1 — publié le 19920207

i La présente invention concerne un circuit d'entrée de données pour dispositifs de mémorisation à doub Le port d'accès comportant un port RAM (mémoire à accès aléatoire, ou mémoire vive) et un port SAM (mémoire à accès séquentiel). Les dispositifs de mémorisation à double port d'accès ont été mis au point pour l'affichage Classiquement, une VRAM (mémoire vive vidéo) possède un port RAM 64 K x 1 et un port SAM de 256 x 1, et, récemment, une VRAM de 256 K ayant un port RAM à 64 K x 4 a été mise au point De plus, la forme normalisée de la VRAM a été mise au point à partir de la VRAM à 64 K x 1 et, de plus, comporte une fonction d'écriture par bit et une fonction de transfert de donnée en temps réel, d'une mémoire à un registre séquentiel IL existe des types 256 K x 4 ou un type 128 K x 8, et autre, dans une VRAM de 1 Mbit. D'autre part, dans le cas o on utilise une DRAM (RAM dynamique), le processeur ne peut pas transférer Les données à la mémoire en même temps qu'i L est fait accès aux données par un dispositif périphérique. Toutefois, dans le cas o on utilise la VRAM, le dispo- sitif périphérique peut faire accès à la mémoire par L'intermé- diaire d'un deuxième port d'accès, même pendant que La donnée est transférée à la mémoire via un premier port d'accès Chaque port peut être le port DRAM ou le port SAM, et le port SAM possède un temps d'accès rapide, si bien que la VRAM est largement utilisée pour l'affichage d'images à haute résolution et à vitesse élevée. La VRAM tel Le que caractérisée ci-dessus possède non seulement un mode d'écriture normal NW, mais aussi plusieurs modes divers, te Ls qu'un mode d'écriture de bloc BW, un mode d'écriture éclair MW, et un mode de chargement de registre cou Leur CRL. Le mode NW sert à sélectionner une colonne par décodage d'une adresse de colonne et à écrire un signal d'entrée de donnée dans une cel Lu Le de mémoire Le mode BW sert à écrire les données dans quatre cellu Les de mémoire en même temps, par commande de quatre lignes de sélection de co Lonne à l'aide de quatre signaux d'entrée de donnée au lieu des deux bits inférieurs d'une adresse de colonne. Ca figure 1 représente un circuit d'entrée de données d'un dispositif de mémorisation à double port d'accès classique qui comprend un tampon d'entrée 10 et un générateur d'impulsion de verrouillage 20. Ca figure 2 est un diagramme illustrant le fonctionnement dudit circuit d'entrée de données du dispositif de mémorisation à double port d'accès classique dans le mode BW Sur la figure 2, après qu'une tension d'alimentation électrique Vcc a été appliquée afin d'exciter le dispositif, un signal d'échantillonnage d'adresse de rangée RAS et un signal d'échantillonnage d'adresse de colonne CAS sont séquentiellement activés dans un état bas du mode BW, et le signal CAS activé est fourni au générateur d'impulsion de verrouillage de donnée 20. De plus, un signal de validation d'écriture W de l'état actif bas appliqué depuis un circuit externe et un signal d'écriture de bloc 6 BW d'un état actif haut produit sur un circuit interne sont synchronisés avec le signal CAS et fournis au générateur d'impulsion de verrouillage de donnée 20 Ainsi, le générateur d'impulsion de verrouillage de donnée 20 produit une impulsion de verrouillage de donnée DLP de l'état actif bas devant être appliqué au tampon d'entrée 10, l'impulsion EïIP étant synchronisée avec le signal éBW et étant automatiquement basculée après un temps prédéterminé T 1. Le tampon d'entrée 10 reçoit des signaux d'entrée de donnée de 4 bits W Ii (i variant entre O et 3) Ces signaux d'entrée de donnée de 4 bits W Ii servent à sélectionner l'adresse de colonne dans le mode BW Dans ce cas, un certain signal d'entrée de donnée sélectionnant une adresse de colonne prédéterminée est synchronisé avec le signal CAS et est appliqué au tampon 10. Si l'impulsion DLP est dans l'état actif bas lorsqu'un premier signal d'entrée de donnée WIO pris parmi lesdits signaux d'entrée de donnée W Ii est synchronisé avec le signal CAS et est appliqué au tampon d'entrée 10, un premier signal de sélection de colonne CSO est produit dans l'état actif haut par verrouillage du premier signal de donnée WIO Toutefois, si certains ou l'ensemble des autres signaux de donnée WI 1 à WI 3 se trouvant dans un état indifférent sont reconnus comme correspondant à l'état actif haut, l'un des deuxième, troisième et quatrième signaux de sélection de colonne C 51 à C 53 ou bien tous ces signaux passent dans l'état actif haut lorsque l'impulsion f P passe dans l'état actif haut. Ainsi, il se pose un problème en ce qu'un phénomène de sélection multiple non valable, dit phénomène IMS, se produit jusqu'à ce que le signal 6 BW passe dans l'état actif bas. C'invention a pour objet de produire un circuit d'entrée de données pour un dispositif de mémorisation à double port d'accès, qui peut empêcher le phénomène IMS dans le mode BW. L'invention réalise ce but en verrouillant la largeur de l'impulsion de verrouillage de donnée qui verrouille les signaux d'entrée de donnée dans le mode BW aussi bien que la largeur du signal d'écriture de bloc 6 BW. Selon l'invention, il est proposé un générateur d'impulsion de verrouillage de donnée servant à produire une première impulsion de verrouillage de donnée ayant une largeur d'impulsion spécifiée en fonctionnement; un circuit de verrouil- lage servant à produire une deuxième impulsion de verrouillage de donnée par commande de la largeur de ladite première impulsion de verrouillage de donnée en fonction de l'application en entrée d'un signal d'écriture de bloc; et un tampon d'entrée servant à produire des signaux d'entrée de données ou des signaux de sélection de colonne en fonction des signaux d'entrée de données avec ladite deuxième impulsion de verrouillage de donnée. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexes, parmi lesquels: la figure 1 est un schéma d'un circuit d'entrée de données pour dispositif de mémorisation à double port d'accès classique; la figure 2 est un diagramme de fonctionnement du circuit d'entrée de donnée du dispositif à double port d'accès classique tel que représenté sur la figure 1; La figure 3 est un schéma d'un circuit d'entrée de données d'un dispositif de mémorisation à double port d'accès selon l'invention; et la figure 4 est un diagramme de fonctionnement du circuit d'entrée de donnée du dispositif de mémorisation à double port d'accès selon l'invention, tel que représenté sur la figure 3. Sur la figure 3, qui représente un circuit d'entrée de données pour un dispositif de mémorisation à double port selon l'invention, on a utilisé, pour désigner les mêmes parties, les mêmes symboles de référence que ceux du circuit de la figure 1 Le circuit d'entrée de données du dispositif de mémorisation à double port comprend un tampon d'entrée 10, un générateur d'impulsion de verrouillage de donnée 20 et un circuit de verrouillage 30 Ledit circuit de verrouillage 30 comprend deux portes NON-ET N Al et NA 2 et un inverseur IN. Le tampon d'entrée 10 sélectionne et produit un signal d'entrée de donnée DIN ou un signal de sélection de colonne C Si après avoir reçu une donnée d'entrée W Ii Ca sortie du circuit de verrouillage 30 est commandée par le générateur d'impulsion de verrouillage de donnée 20 en fonction de l'application d'un signal d'écriture de bloc 6 BW Ce tampon d'entrée 10 est amené à passer dans le mode BW par Le circuit de verrouillage 30 en réponse à un signal de sortie du générateur d'impulsion de verrouillage de donnée 20 lorsque le signal 6 BW existe. Ca figure 4 est un diagramme du fonctionnement dans le mode BW du circuit d'entrée de données du dispositif de mémorisation à double port d'accès selon l'invention On va maintenant expliquer le circuit représenté sur la figure 3 en relation avec le diagramme fonctionnel de la figure 4. Tout d'abord, une tension électrique d'alimentation Vcc est appliquée au dispositif et des signaux RAS et CAS sont séquen- tiellement activés dans un état bas Ce signal CAS est appliqué au générateur d'impulsion de verrouillage de donnée 20 De plus, un signal WE d'état actif bas qui est appliqué depuis une borne externe et un signal 6 BW d'état actif haut qui est synchronisé avec le signal CAS dans un circuit interne sont appliqués au générateur d'impulsion de verrouillage de donnée 20 Ensuite, le générateur d'impulsion de verrouillage de donnée 20 produit une première impulsion de verrouillage de donnée Di 5-Pl de l'état actif bas, qui est synchronisé avec le signal 6 BW et est basculé automatiquement après un temps prédéterminé T 1 L'impulsion DL Pl et le signal OBW sont fournis en commun au circuit de verrouillage 30. L'impulsion DL Pl et Ce signal 6 BW sont appliqués à chaque borne d'entrée des première et deuxième portes NON-ET NA 1 et NA 2. De plus, chaque signal de sortie de NA 1 et NA 2 est de nouveau fourni aux autres bornes d'entr&e de NA 2 et NA 1, respectivement. Ainsi, la porte NA 1 produit un signal de sortie inversé par verrouillage de la largeur de l'impulsion D-i P-1 correspondant à la largeur du signal 6 BW, et ce signal de sortie devient une deuxième impulsion de verrouillage de donnée DLP 2 à appliquer au tampon d'entrée 10, possédant une largeur T 2 dans l'inverseur IN Des signaux d'entrée de donnée à 4 bits W Ii (i variant de O à 3) sont également appliqués au tampon d'entrée 10. Dans ce cas, un certain signal d'entrée de donnée permettant de sélectionner une adresse de colonne prédéterminée est synchronisé avec le signal CAS qui est appliqué au tampon 10 Par exemple, si l'impulsion L-P 2 devient l'état actif bas lorsque le premier signal d'entree de donnde WIO pris parmi les signaux W Ii est synchronisé avec le signal CAS et est appliqué au tampon d'entrée 10, le signal WIO est verrouillé de manière à mettre dans l'état haut un premier signal de sélection de colonne CSO A cet instant, même si certain des signaux d'entrée de donnee indiffe- rents WI 1 à WI 3, ou l'ensemble de ces signaux, sont reconnus comme l'état actif haut, les signaux C 51 à C 53 sont empêchés de passer dans l'état haut du fait du basculement de l'impulsion D vers l'état haut, puisque le signal DFL possède la même largeur d'impulsion que le signal 6 BW. D'autre part, dans le mode NW, le signal 6 BW est dans un état non actif, si bien que le circuit de verrouillage n'effectue pas d'opération de verrouillage Ainsi, l'impulsion DL-P 2 appliquée au tampon d'entrée 10 a la même largeur d'impulsion que l'impulsion DLP 1, qui est Le signal de sortie du générateur d'impulsion de verrouillage de donnée 20 et, simultannément, le signal d'entrée de donnée W Ii est utilisé comme signal DIN. Comme mentionné ci-dessus, l'invention peut empêcher Le phénomène IMS provoqué par les nombreux signaux d'entrée de données d'état indifférent en verrouillant la largeur de l'impulsion FTP correspondant à celle du signal s BW lorsque le dispositif de mémo- risation à double port d'accès exécute le mode BW. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du circuit dont Ca description vient d'être donnée à titre simplement illustratif et nullement Cimitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1 Circuit d'entrée de données pour dispositif de mémori- sation à double port d'accès, caractérisé en ce qu'il comprend: un générateur d'impulsion de verrouillage de donnée ( 20) servant à produire une première impulsion de verrouillage de donnée ayant une largeur d'impulsion spécifiée en fonctionnement; un circuit de verrouillage ( 30) servant à produire une deuxième impulsion de verrouillage de donnée par commande de la largeur de ladite première impulsion de verrouillage de donnée en fonction de l'application en entrée d'un signal d'écriture de bloc; et un tampon d'entrée ( 10) servant à produire des signaux d'entrée de donnée ou des signaux de sélection de colonne en fonction de signaux d'entrée de donnée de ladite deuxième impulsion de verrouillage de donnéée 2 Circuit selon La revendication 1, caractérisé en ce que ladite deuxième impulsion de verrouillage de donnée possède la même largeur que ledit signal d'écriture de bloc dans un mode d'écriture de bloc. 3 Circuit selon la revendication 1, caractérisé en ce que ladite deuxième impulsion de verrouillage de donnée possède la même largeur que ladite première impulsion de verrouillage de donnée dans un mode d'écriture normal. 4 Circuit selon la revendication 1, caractérisé en ce que ledit circuit de verrouillage comprend deux portes NON-ET et un inverseur.