Brevet FR2662505A1 — publié le 19911129

Puce de circuit intégré à semiconducteurs possédant un circuit d'identification à l'intérieur. La présente invention a trait à une puce de circuit intégré à semiconducteurs, plus particulièrement à une puce de circuit intégré (CI) à semiconducteurs pos- sédant un circuit d'identification à l'intérieur de la puce pour trier les puces à l'aide d'un essai. Récemment, une tendance croissante s'est mani- festée selon laquelle des systématisations électroniques sont effectuées dans toutes les industries selon le développement des techniques de semiconduc- teurs Par conséquent, la caractérisation appropriée du système électronique est nécessaire pour satisfaire à la particularité de chaque domaine Pour cette raison, les fabriquants de semiconducteurs n'ont pas négligé l'effort de diversification des produits pour satisfaire les diver- ses demandes des usagers Par exemple, différents modes opératoires en plus d'un mode opératoire fondamental ont été développés conformément à l'accroissement à M bits de la capacité de mémoire d'une mémoire à accès sélectif dynamique (DRAM) C'est-à-dire que dans une DRAM 1 M ou 4 M, les modes opératoires sont divisés en 1 bit, 4 bits, 8 bits etc, selon le nombre de données de sortie et sont divisés en un mode de page rapide, un mode quartet, un mode de colonne statique, etc, selon un signal de commande d'entrée Par conséquent, afin de satisfaire les demandes de l'usager, les fournisseurs de DRAM proposent différen- tes DRAM accomplissant les différents modes conformément à divers modes sélectionnés en prévoyant facultativement les modes opératoires particuliers en plus d'un mode opé- ratoire fondamental de la DRAM durant le procédé de fabri- cation de celle-ci Par exemple, le mode en page rapide est considéré comme le mode opératoire fondamental dans une unique chaîne de fabrication de DRAM et la DRAM en mode quartet ou en mode à colonne statique est fabriquée en prévoyant facultativement le mode opératoire durant les étapes de fabrication, respectivement. Une telle prévision facultative est effectuée tranche par tranche et les DRAM fabriquées sont divisées en chaque mode Ensuite, après fabrication de la DRAM, durant un processus d'assemblage, la tranche est séparée en pavés ou puces individuels grâce à un processus de traçage, les pavés séparés sont conditionnés dans un bol- tier particulier grâce aux processus de montage d'un pavé, d'une liaison par fils et d'un moulage et la DRAM condi- tionnée sera expédiée en tant que produit final après marquage des données du produit, par exemple le numéro de série, la date de fabrication et de la chaîne de fabrica- tion jusqu'à l'essai du produit. Cependant, dans le cas de DRAM fabriquées par le processus précité, les pavés ou puces divisés en chaque mode sont souvent mélangés avec d'autres types de puces lorsqu'on fabrique les pavés ou puces sur une seule chai- ne Dans ce cas, les produits de différents modes opératoi- res sont contrôlés comme étant des puces erronées durant l'étape d'essai suivante et sont traités comme un article de qualité inférieure, se traduisant par un réduction du rendement. Egalement, pour empêcher que le même type de pavés soit mélangé avec d'autres types de pavés, une at- tention très soigneuse est nécessaire, réduisant ainsi le rendement de l'opération. Par conséquent, une technique a été rendue né- cessaire qui rende possible de trier ou d'identifier les mêmes types de puces durant l'étape d'essai, lorsque les puces possédant des modes différents sont mélangées avec un autre avant conditionnement. Une telle technique d'identification de puces semiconductrices a été divulguée dans les documents US NO 4 150 331 et 4 510 673 Dans le document US NI 4 150 331, est divulguée une technique qui identifie chaque puce en utilisant un dispositif de circuit programmable sur la surface de la puce Le dispositif de circuit a pour objet de programmer un code d'identification selon qu'une diode est formée ou non entre une broche d'essai et de diagnostic prévue de façon supplémentaire et une broche d'entrée/ sortie sélectionnée. Cependant, la technique précitée présente un défaut selon lequel la dimension du boîtier ayant un effet important sur le prix de la puce semiconductrice devient plus grand du fait de la prévision de la broche d'essai supplémentaire. Dans le document US NI 4 510 673 est divulguée une technique avec laquelle le repère d'identification particulier est indiqué sur la surface postérieure de la puce semiconductrice en utilisant un dispositif à laser et un opérateur ou une machine peut distinguer le repère d'identification en utilisant un laser ou un dispositif optique Cependant, cette technique présente le défaut qu'un dispositif à laser coûteux pour repérer l'indica- tion d'identification particulière, par exemple une chaîne de fabrication, une date de fabrication, doit être prévu. Un des buts de la présente invention est de pro- poser une puce de circuit intégré à semiconducteurs pos- sédant un nouveau circuit d'identification n'exigeant pas une broche supplémentaire d'essai et de diagnostic et résout les problèmes précités de l'art antérieur. Un autre but de la présente invention est de pro- poser une puce de circuit intégré à semiconducteurs possé- dant un circuit d'identification de structure simple et facilitant l'identification de la puce semiconductrice. Afin d'atteindre les buts précités de présente invention, on prévoit une puce de circuit intégré à semi- conducteurs possédant une paire de bornes d'alimentation en tension et une pluralité de bornes d'entrée et des moyens formant un circuit d'identification connectés en- tre l'une quelconque des bornes d'alimentation en tension et l'une quelconque des bornes d'entrée, dans laquelle lesdits moyens formant un circuit d'identifica- tion comportent: un limiteur de tension possédant un niveau de limitation de tension prédéterminé pour limiter la diffé- rence de potentiel d'entrée entre l'une desdites bornes d'alimentation en tension et l'une desdites bornes d'en- trée; et des moyens d'option connectés en série avec ledit limiteur de tension pour déterminer l'information d'identification de ladite puce selon qu'un trajet de courant est formé ou non durant le processus de fabrica- tion de ladite puce. Egalement, selon la présente invention, on pré- voit une puce de circuit intégré à semiconducteurs possé- dant une paire de bornes d'alimentation en tension et au moins trois bornes d'entrée et des moyens formant un circuit d'identification connectés à l'une desdites bornes d'alimentation en tension et connectés à trois desdites au moins trois bornes d'entrée, dans laquelle lesdits moyens formant un circuit d'identifica- tion comportent: un limiteur de tension possédant un niveau de limitation de tension prédéterminé pour limiter la diffé- rence de potentiel d'entrée entre ladite borne d'alimenta- tion en tension et l'une desdites trois bornes d'entrée et générant alors une tension de commande prédéterminée en divisant le niveau de tension limité; des moyens d'option connectés entre les deux au- tres desdites trois bornes d'entrée pour déterminer l'in- formation d'identification de ladite puce selon qu'un trajet de courant est formé ou non durant le processus de fabrication de ladite puce; et des moyens de commutation connectésen série avec lesdits moyens d'option, lesdits moyens de commutation étant fermés par ladite tension de commande délivrée par ledit limiteur de tension. Grâce à cette configuration, la présente inven- tion peut adopter un circuit d'indentification de puce sans ajouter une broche supplémentaire telle qu'une bro- che d'essai et de diagnostic. La Figure 1 est une représentation simplifiée d'un mode de réalisation d'une puce de circuit intégré à semiconducteurs possédant un circuit d'identification selon la présente invention; la Figure 2 est une représentation simplifiée d'un autre mode de réalisation d'une puce de circuit intégré à semiconducteurs possédant un circuit d'identi- fication selon la présente invention; la Figure 3 est un schéma de circuit représen- tant une modification des moyens d'option représentés sur la Figure 1 et la Figure 2; et la Figure 4 représente sous forme simplifiée un autre mode de réalisation d'une puce de circuit intégré à semiconducteurs possédant un circuit d'identification selon la présente invention. Un mode de réalisation préféré de la présente invention sera ci-après décrit en détail en référence aux dessins annexés. La Figure 1 représente sous forme schématique une puce de circuit intégré à semiconducteurs possédant un circuit d'identification selon la présente invention. Sur la Figure 1, une puce de circuit intégré 1 comprend un circuit intérieur 10, des circuits de protection d'en- trée PC 1 à P Cn, des circuits tampons de sortie Bl à Bn, des bornes d'entrée IN 1 à I Nn, des bornes de sorties OUTI à OU Tn et une paire de bornes d'alimentation en éner- gie Vdd et Vss La puce de circuit intégré est connectée à une source d'énergie non représentée ici de manière à recevoir une tension d'alimentation de par exemple 5 V par l'intermédiaire de la borne d'alimentation en tension Vdd et reçoit un potentiel de masse par l'intermédiaire de la borne d'alimentation en tension Vss Le circuit inté- rieur 10 recevant la tension de fonctionnement desdites bornes d'alimentation en tension Vdd et Vss, accomplit une fonction donnée en recevant des signaux d'entrée ap- pliqués aux bornes d'entrée In I à In 3 et génère des si- gnaux de sortie prédéterminés par l'intermédiaire des bornes de sortie OUT 1 à OU Tn Egalement, lesdites bornes d'entrée IN 1 à I Nn sont connectées au circuit intérieur 10 par l'intermédiaire des circuits de protection interne respectifs PC 1 à P Cn qui empêchent le claquage du circuit intérieur 10 par suite d'une tension de bruit, par exemple, une impulsion ou analogue appliquée aux bornes d'entrée. Les bornes de sortie OUTI à OU Tn sont connectées au circuit intérieur 10 par l'intermédiaire de circuits tampons de sortie Bl à Bn, respectivement. Un circuit d'identification 20 qui constitue la partie caractéristique de la présente invention est connecté entre une borne INI des bornes d'entrée et la borne d'alimentation en tension Vss de la puce de circuit intégré 1 Ce circuit d'identification comporte un limi- teur de tension 22 et un moyen d'option 24 Le limiteur de tension 22 est prévu pour limiter le niveau d'un signal d'entrée appliqué entre la borne d'entrée IN 1 et la borne d'alimentation en tension Vss à un niveau logique prédé- terminé qui doit être appliqué au circuit intérieur 10. Ce limiteur de tension 22 est constitué d'une pluralité de transistors MOS connectés en série Ml à Mn dont les grilles respectives sont reliées à leurs drains respectifs. Egalement, le limiteur de tension 22 peut fixer le ni- veau logique prédéterminé par la somme de la tension de seuil de chaque transistor MOS. Par exemple,'le niveau logique prédéterminé sera fixé à environ plus de 2, 5 V lorsqu'un niveau TTL est appliquéà la borne d'entrée; et approximativement plus de + 3 V lorsqu'un niveau CMOS est appliqué à la borne d'entrée. Bien que la configuration diode du transistor MOS soit utilisée dans ce mode de réalisation, on compren- dra qu'un dispositif quelconque à circulation de courant unilatérale possédant une tension de seuil prédéterminée, par exemple une diode à jonction PN ou une diode Zener ou analogue peut être utilisé en tant que limiteur de tension. Les moyens d'option 24 sont prévus pour détermi- ner une circulation de courant à travers le limiteur de tension 22 durant le processus de fabrication et est connecté en série avec le limiteur de tension 22 Pour constituer les moyens d'option 24, une technique de trai- tement d'option simple est utilisée dans laquelle une connexion ou une déconnexion d'un fusible ou fil de mé- tal formé durant le processus de fabrication détermine le mode de la puce Dans ce mode de réalisation, après quele fusible a été formé, l'information d'identification de puce est inscrite par le processus d'option dans lequel une fusion du fusible est déterminée par processus de modification par laser. Par exemple, durant le processus de fabrication de la puce, le fusible FU dans une puce est maintenu con- necté pour une DRAM de fonctionnement en mode à page ra- pide; et est fondu pour une DRAM à fonctionnement en mode quartet, rendant ainsi possible l'identification des puces Durant une étape d'essai de processus de fabrica- tion de puces pour la puce traitée par l'identification précitée, la borne d'entrée IN 1 est connectée à une source de tension élevée prédéterminée 2, par exemple, une source de tension d'environ 15 V et la borne d'alimentation en tension Vss est connectée à un ampèremètre 3 et il est ainsi possible de distinguer le mode de la DRAM Si le courant- circule, l'échantillon est identifié comme étant une DRAM pour un fonctionnement en mode à page rapide, tandis que si le courant ne circule pas, il est identifié comme étant une DRAM de fonctionnement en mode quartet, en contrôlant la circulation du courant à l'aide del'am- pèremètre 3. Ici, dans le cas du mode quartet, le fusible est fondu de sorte que le signal d'entrée est transféré au circuit intérieur 10 indépendamment de l'existence du circuit d'identification 20 durant le fonctionnement nor- mal de la puce; mais dans le cas du mode à page rapide, si le limiteur de tension 22 n'existait pas, la borne d'entrée IN 1 serait toujours dans l'état logique " O " par l'intermédiaire du fusible FU L'apparition de ce phénomène sera empêchée par le limiteur de tension 22. D'une manière plus détaillée, lorsqu'un " O " logique est appliqué à la borne d'entrée IN 1, un " O " logique est ap- pliqué au circuit intérieur 10 indépendamment de la con- nexion du circuit d'identification 20; mais lorsqu'un " 1 " logique est appliqué à la borne d'entrée IN 1, le cou- rant circule à travers le circuit d'identification 20, générant ainsi une différence de tension prédéterminée dans le limiteur de tension 22 qui fait que le circuit intérieur 10 reçoit un " 1 " logique. Le circuit d'identification 20 doit de préférence être connecté à la borne d'entrée INI par l'intermédiaire du circuit de protection d'entrée PC 1 qui protège les cir- cuits d'identification d'une détérioration d e à une im- pulsion extérieure ou analogue. La Figure 2 représente un autre mode de réalisa- tion de la puce de circuit intégré à semiconducteurs selon la présente invention, dans lequel la configuration de cir- cuit est la même que celle du premier mode de réalisation à l'exception que le circuit d'identification 20 est con- necté entre la borne d'alimentation en tension Vdd et la borne d'entrée IN 1 Puisque la tension de + 15 V appliquée à la borne d'entrée est supérieure à la tension de + 5 V délivrée depuis la borne d'alimentation en tension Vdd durant l'essai d'identification, les principes de base de fonctionnement de la puce sont les mêmes que celui du pre- mier mode de réalisation. La Figure 3 représente la modification des moyens d'option 24 pour identifier deux ou plus de deux types de puces Comme représenté sur la Figure 3, les moyens d'option 24 sont constitués d'une pluralité de transistors MOS M Al à M An dont les grilles sont reliées à leurs drains et une pluralité de fusibles FU 1 à F Un respectivement con- nectés aux transistors MOS respectifs Chaque combinaison d'un transistor MOS et d'un fusible est connectée en paral- lèle sur un autre sur le limiteur de tension 22 et la borne d'alimentation en tension Vss (ou Vdd). Afin d'identifier les puces par le circuit tel que réalisé ci-dessus, une information d'identification peut être fournie par les valeurs de courant traversant les moyens d'option comme représenté au tableau 1. Tableau 1 l l connexion des fusibles information 1-à FU 2 T F d'identificationi t F Ui FU> 2 I FU> 3 I Imode page rapide i connecté c connecté c Connecté Ilt +Ii +I 33 mode quartet fondu connecte connecté t Ia + 13 I imode colonne t fondu fondu connecté I I 3 I statique I l I | t autre mode fondu fondu fondu | O { à ____ 1 à__ La Figure 4 représente une variante du circuit d'identification pour identifier deux ou plus de deux types de puces Sur la Figure 4, les moyens d'identifica- tion 30 sont connectés à la borne d'alimentation en ten- sion Vss et à trois bornes d'entrée IN 1 à IN 3 Les moyens d'identification 30 comportent un limiteur de tension 32, un moyen d'option 34 et un moyen de commutation 36. Le limiteur de tension 32 est réalisé de telle sorte qu'il limite la différence de potentiel d'entrée appliquée entre la borne d'entrée IN 3 et la borne d'ali- mentation Vss au niveau logique reçu dans le circuit in- térieur 10 et divise le niveau logique donné pour générer une tension de commande prédéterminée VR Le limiteur de tension 32 comporte une pluralité de transistors MOS MB 1 à M Bn dont les grilles sont reliées à leurs drains et une résistance R est connectée aux transistors MOS, la- dite pluralité de transistors MOS et de résistances étant connectée entre la borne d'entrée IN 3 et la borne d'ali- mentation Vss La tension répartie entre deux bornes de la résistance R est appliquée aux moyens de commutation 36 en tant que tension de commande VR Les moyens de commu- tation 36 sont connectés en série avec les moyens d'option entre les bornes d'entrée INI et IN 2 pour provoquer la circulation de courant sous l'action de la tension de com- mande VR dudit limiteur de tension 32 Les moyens de commu- tation 36 sont constitués d'une pluralité de transistors MOS MC 1 à M Cn dans lesquels les drains de chaque transistor sont connectés à la borne d'entrée IN 1; les grilles re- çoivent la tension de commande VR; et les sources sont connectées aux fusibles correspondants des moyens d'option 34 décrits plus loin. Dans ce mode de réalisation, les moyens d'option 34 sont constitués d'une pluralité de fusibles FUA 1 à FU An dont chacun est relié au transistor MOS correspondant desdits moyens de commutation 36 Et chaque combinaison d'un transistor MOS et d'un fusible est connectée en pa- rallèle sur une autre entre les bornes d'entrée IN 1 et IN 2 Ici, la fusion des fusibles respectifs des moyens d'option est effectuée durant le processus de fabrication de la puce pour fournir l'information d'identification requise. Afin d'identifier les puces munies du circuit d'identification du mode de réalisation décrit ci-dessus, la borne d'entrée IN 1 est reliée à une source d'énergie V d'une tension prédéterminée de par exemple 5 V, la borne d'entrée IN 2 est reliée à un ampèremètre A et une source d'énergie de tension plus élevée de par exemple 15 V est connectée entre la borne d'entrée IN 3 et la borne d'ali- mentation Vss Lors de la mise en marche de ces sources d'énergie, un courant circule à travers le limiteur de tension 32 et une tension prédéterminée est répartie dans la résistance R générant la tension de commande VR à four- nir aux moyens de commutation 36 Grâce à la tension de commande VR, les transistors MOS respectifs MC 1 et M Cn des moyens de commutation 36 deviennent conducteurs Ainsi, la circulation du courant entre les bornes d'entrée IN 1 et IN 2 est indiquée sur l'ampèremètre A Ici, les valeurs de courant sont obtenues comme représenté sur le tableau 2 selon que les fusibles FU Al à FU An sont fondus ou non. Tableau 2 r état de connexion des fusibles tinformation t àL d'identification| I FUA 1 j FUA 2 | FUA 3 1 t + à + à I connecté 1 connecté | connecté 1 I I +I 2 +I 3 fondu connecté connecté I +I 3 i fondu | fondu c connecté t I 3 I t fondu | fondu | fondu j O 1 On remarquera sur le tableau 2 que les puces peuvent être inscrites avec l'information d'identification pouvant identifier quatre modes différents de puces. Lorsque la puce n'est pas en cours d'essai d'i- dentification de puce, la tension de masse est appliquée aux grilles de transistors MOS respectifs MC 1 à M Cn des moyens de commutation 36 par l'intermédiaire de la résis- tance R, assurant ainsi le fonctionnement normal de la puce. Comme décrit ci-dessus, selon la présente in- vention, l'information d'identification de la puce est inscrite par l'apport facultatif de la connexion ou de la déconnexion de ce simple circuit durant le processus de fabrication de la tranche, et l'information d'identifi- cation inscrite est détectée au cours de l'étape d'essai du processus d'assemblage usuel de la puce de sorte que le même type de puces puisse être détecté et traité sépa- rément au cours des processus ultérieurs. Dans la puce de la présente invention, l'essai d'identification de la puce est effectué par l'intermé- diaire des bornes d'entrée et de sortie existantes et des bornes d'alimentation à la différence du procédé classique, de sorte que le système de fabrication classi- que est utilisé au maximum sans changement quelconque de celui-ci ce qui est très économique et souhaitable. De plus, la puce de la présente invention n'exige pas une broche supplémentaire d'essai de diagnostic ni un équipement au laser coûteux ou analogue pour identifier la puce. Il faut remarquer que la puce selon la présente invention a été décrite comme étant utilisable pour les transistors MOS dans les modes de réalisation qui précèdent, mais peut être adoptée à différentes applications sur de- mande Ainsi, la présente puce peut être modifiée sous différentes formes en deçà de la portée de la présente invention définie dans les revendications annexées. R E V E N D I C A T I O N S 1 Puce ( 1) de circuit intégré à semiconducteurs possédant une paire de bornes d'alimentation en tension (Vdd, Vss) et une pluralité de bornes d'entrée (IN 1-I Nn) et des moyens formant un circuit d'identification ( 20) connectés entre l'une quelconque desdites bornes d'ali- mentation en tension et l'une quelconque desdites bornes d'entrée, caractérisée en ce que lesdits moyens formant le circuit d'identification ( 20) comportent: un limiteur de tension ( 22) possédant un niveau de limitation de tension prédéterminé pour limiter la différence de potentiel d'entrée entre l'une desdites bornes d'alimentation en tension et l'une desdites bornes d'entrée; et des moyens d'option ( 24) connectés en série avec ledit limiteur de tension pour déterminer l'informa- tion d'identification de la puce selon qu'un trajet de courant est formé ou non durant le processus de fabrication de la puce. 2 Puce ( 1) de circuit intégré à semiconducteurs selon la revendication 1, caractérisée en ce que ledit limiteur de tension ( 22) comporte une pluralité de tran- sistors MOS (Ml à Mn) connectés en série dont les grilles respectives sont connectées à leurs drains de telle sorte que ledit niveau prédéterminé de limitation de tension soit fixé pour être la somme des tensions de seuil des- dits transistors MOS. 3 Puce ( 1) de circuit intégré à semiconducteurs selon la revendication 1, caractérisée en ce que lesdits moyens d'option ( 24) sont constitués d'un fusible (FU) dont la connexion ou la déconnexion est effectuée durant le processus de fabrication de la puce. 4 Puce ( 1) de circuit intégré à semiconducteurs selon la revendication 1, caractérisée en ce que lesdits moyens d'option ( 24) sont constitués d'un fil de métal disposé entre la grille et la source d'un transistor MOS connecté audit limiteur de tension, la formation du- dit fil métallique étant effectuée durant la métallisa- tion du processus de fabrication de ladite puce. Puce ( 1) de circuit intégré à semiconducteurs selon la revendication 1, caractérisée en ce que lesdits moyens d'option ( 24) comportent une pluralité de combinai- sons d'un transistor MOS (M Al-M An) dont la grille est reliée au drain de celui-ci et d'un fusibld (F Ul-F Un) connecté à la source dudit transistor MOS, lesdites com- binaisons étant connectées en parallèle entre elles et l'information d'identification de ladite puce étant fixée selon le nombre desdits fusibles qui sont fondus. 6 Puce ( 1) de circuit intégré à semiconducteurs possédant une paire de bornes d'alimentation en tension (Vdd, Vss) et au moins trois bornes d'entrée (IN 1-IN 3) et des moyens formant un circuit d'identification ( 30) connectés à l'une desdites bornes d'alimentation en ten- sion et connectés aux trois desdites au moins trois bor- nes d'entrée, caractérisée en ce que lesdits moyens formant un circuit d'identification ( 30) comportent un limiteur de tension ( 32) possédant un niveau de limitation de tension prédéterminé pour limiter la dif- férence de potentiel entre ladite borne d'alimentation en tension et l'une desdites trois bornes d'entrée et géné- rant ainsi une tension de commande prédéterminée en divi- sant le niveau de tension limitée; des moyens d'option ( 34) connectés entre les deux bornes restantes desdites trois bornes d'entrée pour déterminer l'information d'identification de ladite puce selon qu'un trajet de courant est formé ou non durant le processus de fabrication de ladite puce; et des moyens de commutation ( 36) connectés en série avec lesdits moyens d'option, lesdits moyens de commu- tation étant rendus conducteurs par ladite tension de commande (VR) délivrée par ledit limiteur de tension. 7 Puce ( 1) de circuit intégré à semiconducteurs selon la revendication 6, caractérisée en ce que ledit limiteur de tension comporte: une pluralité de transistors MOS connectés en série dont les grilles respectives sont connectées à leurs drains respectifs; et une résistance (R) connectée à ladite pluralité des transistors MOS, ledit niveau de tension limitée étant la somme de la tension aux bornes de ladite résistance et des tensions de seuil desdits transistors MOS et ladite tension de commande étant ladite tension aux bornes de ladite résistance. 8 Puce ( 1) de circuit intégré à semiconducteurs selon la revendication 6, caractérisée en ce que lesdits moyens d'option ( 34) comportent une pluralité de fusibles (FU Al-FU An) et lesdits moyens de commutation ( 36) compor- tent une pluralité de transistors MOS, chacun de ladite pluralité de fusibles et chacun de ladite pluralité des- dits transistors MOS étant connectés en série entre eux, lesdits transistors MOS étant rendus conducteurs par la- dite tension de commande appliquée à leurs grilles, et ladite information d'identification de ladite puce étant déterminée selon le nombre desdits fusibles fondus.