Brevet FR2652968A1 — publié le 19910412

La présente invention concerne un démultiplexeur possé- dant une fonction d'ajustement de La synchronisation, servant à séparer un signal multiplexé dans un système de transmission, destiné à traiter un signal multipLexé à grande vitesse, par exemple un système de transmission optique. Ces dernières années, avec L'augmentation de la quantité d'information, on a inventé et fait passer dans l'utilisation pratique un système d'information à haute densité tel qu'un système de transmission par fibre optique. Dans un tel système, puisqu'on peut transmettre une grande quantité d'information même à l'aide d'une unique ligne de signal par unité de temps, les signaux de certains supports, par exemple des signaux de données d'image et de données d'ordinateur, sont multiplexés par division dans le temps. Ainsi, on utilise, comme dispositifs indispensables, un multi- plexeur servant à multiplexer des données par division dans le temps et un démultiplexeur servant à démultiplexer et distribuer Les données muLtiplexées en fonction du format initial des données. Le multiplexeur et le démuLtipLexeur ont été améliorés afin que leur vitesse de fonctionnement soit augmentée, et iL s'est posé un probLème d'appariement avec le système de transmission. Un exempLe d'un démuLtiplexeur cLassique est décrit dans 1988 Symposium on VLSI Circuits, Digest of Technical Papers, pages 87-88, "A 4 Gb/s GaAs 16-1 MultipLexer/1-16 DemultipLexer LSI", M. Ida et al., 1988. Le démuLtipLexeur décrit dans ce document est un démuLti- pLexeur 1: 16 constitué par combinaison de démultipLexeurs 1: 2, possédant chacun une bascule D (DFF) et une bascule à trois étages (TS-FF), en arbre. Un exempLe général de la DFF est une DFF du type maître- escLave (MS) dans laquelle deux bascuLes R-S (repositionnement- positionnement) (RS-FF) servent respectivement d'étage maître et d'étage escLave. La TS-FF est une bascule du type MS1S2 obtenue en ajoutant un autre étage esclave à La bascule de type MS ci-dessus présentée. Alors que La synchronisation d'entrée de cette TS-FF est la même que celle de La DFF, sa synchronisation de sortie présente / un décalage d'une demipériode par rapport au signal d'horloge (CK) On obtient le démuLtiplexeur ci-dessus indiqué en connec- tant, en arbre, plusieurs démultiplexeurs 1: 2 (ramifiés dans le rapport I: 2 en unités d'étages) dans lesquels une DFF et une TS- FF sont connectées en paire pour recevoir en commun un signal d'entrée de façon à se développer pour atteindre le rapport 1: 16. Pour traiter un signal à grande vitesse, on réduit de préférence le nombre des sections de traitement dans lesquelles le signal possédant la vitesse la plus élevée est traité au nombre le plus petit possible permettant d'obtenir un fonctionnement stable. Ceci est important, en particulier pour réduire le coût de fabrica- tion et la tailLe du dispositif grâce à l'utilisation d'un montage à circuit intégré. A cet effet, le montage de circuit présentement décrit convient. Dans un démultiplexeur I: 2 qui est l'élément de base, un signal 1/2 CK que l'on obtient en appliquant une division de fréquence 1/2 à un signal CK correspondant à un signal de données d'entrée est fourni à une TS-FF et une DFF, et la TS-FF et la DFF séparent les signaux de données en deux parties en effectuant indé- pendamment un verrouillage sur les flancs montant et descendant du signal 1/2 CK. La figure 1 est un diagramme temporel montrant le démul- tiplexeur I: 2 de base. Comme on peut le voir sur la figure 1, la TS-FF extrait une chaîne de données (a, c, e,...) puisqu'elle verrouille un signal d'entrée constitué d'une chaîne de données (a, b, c, d, e, f,...) sur le flanc montant (ou antérieur) d'un signal 1/2 CK. La DFF extrait une chaîne de données (b, d, f,...), puisqu'elle verrouille le signal d'entrée sur le flanc descendant (ou postérieur) du signal 1/2 CK. Puisque le signal de sortie de la TS-FF est retardé d'une demi-période par rapport au temps d'extrac- tion des données, les temps de sortie de la TS-FF et de la DFF sont adaptés entre eux. Ceci est la marche du démultiplexeur 1: 2 de base. Dans un démultiplexeur I: 16 dans lequel les démulti- plexeurs I: 2 ci-dessus indiqués se développent en arbre, les données sont modifiées en même temps sur toutes les lignes de signal reLativement à plusieurs signaux d'entrée dans les étages à partir du deuxième étape par exemple. Ainsi, l'opération de démul- tiplexage peut être effectuée par un signal 1/4 CK commun (que l'on obtient en effectuant la division de fréquence 1/2 sur le signal 1/2 CK), un signal 1/8 CK commun (que l'on obtient en effectuant La division de fréquence 1/2 sur le signal 1/4 CK), et un signal 1/16 CK commun (que l'on obtient en effectuant la division de fréquence 1/2 sur Le signal 1/8 CK). Un compteur associé à la divi- sion de fréquence du signal CK déLivre un signal de sortie d'un premier système pour chacun des signaux 1/2, 1/4, 118 et 1/16 CK. Les temps des signaux 1/2, 1/4, 1/8 et 1/16 CK doivent être ajustés en fonction du retard de La section de démuLtipLexage constituant Le circuit principal afin qu'il soit obtenu un fonctionnement optimal. Les données séparées sont séquentiellement délivrées à chaque borne de signal de sortie en fonction de L'ordre des données de la chaîne de données constituant le signal d'entrée. Un démuLtiplexeur est un dispositif servant à effectuer à répétition l'opération consistant à déterminer un nombre prédéter- miné de blocs pour des signaux de données qui sont transmis séquen- tiellement en série et à distribuer Les signaux de données conte- nant les blocs sur différentes bornes de sortie, de manière à séparer Les données. Les signaux à transmettre dans un système de transmission à haute densité tel qu'un système de transmission optique sont une chaîne de données à transmettre et un signal CK de synchronisation. Lorsqu'un signal est multiplexé par division dans Le temps, le signal reLatif à l'instant de départ d'un bloc de multiplexage n'est pas transmis, mais un signal de données présentant une confi- guration prédéterminée est transmis. On contrôLe cette configura- tion afin de déterminer et de corriger la position du bloc de multiplexage. La position de ce bloc est déterminée en fonction d'un signal divisé en fréquence qui est obtenu à partir d'un signal CK formé par le compteur du démultiplexeur décrit ci-dessus. Par exemple, dans le démultiplexeur 1: 16 ci-dessus mentionné, 16 types d'incertitudes sont présents dans la relation de phase entre les signaux divisés en fréquence des signaux CK de synchroni- sation et les signaux de données. Dans un démultiplexeur 1: 8, 8 types d'incertitudes sont présents dans la relation de phase entre les signaux divisés en fréquence des signaux CK de synchro- nisation et Les signaux de données. Comme représenté sur la figure 2, on suppose par exemple qu'une donnée d'un seul byte (a0 à a7, bo...) doit être transmise en série et subir une conversion parallèLe (cette opération est un type de démultiplexage simple). Lorsqu'une donnée d'un byte (a0 à a7, bo..) et un signal CK de synchronisation (signal de synchronisation de bit) sont appliqués simplement en entrée à un démultiplexeur 1: 8 (DEMUX), les données a0 à a7 ne sont pas toujours correctement fournies aux bornes de sortie D0 à D7. Par exemple, comme représenté sur la figure 3B, les données a0 à a2 sont délivrées par les bornes de sortie D5 à D7 à un certain instant, et les données a3 à a7 sont délivrées par les bornes de sortie Do0 à D4 à l'instant suivant. Pour permettre que les données délivrées en sortie présentent une signification dans Le système, il faut éLiminer l'incertitude ci- dessus mentionnée. Pour effectuer cette élimination, il faut que les relations entre les bits a0 à a7 de la donnée et les bornes de sortie D0 à D7 soient prédéterminées et que les bits a0 à a7 de la données soient fournis simultanément aux bornes de sorties DO à D7. Un traitement de données effectué de cette manière est appeLé une synchronisation de bloc. De façon générale, il n'existe, pendant la période ini- tiale d'un signal d'entrée, aucune mesure contre ce décalage des bits provoqué par l'incertitude, et l'incertitude reste la même. Ainsi, le système doit émettre un signal d'identification et effectuer une correction Lorsqu'il détermine l'amplitude d'un décalage de bit. Toutefois, un tel procédé de correction n'est pas couramment établi. Parmi les procédés simples possibles, il existe un procédé consistant à faire sauter au signal CK un nombre arbitraire de bits et un procédé consistant à connecter un séLec- teur matriciel 8 x 8 aux bornes de sortie, de manière à faire commuter les bornes de sortie par ce sélecteur. Toutefois, avec ce dernier procédé, utilisant le sélecteur, le système est trop compLexe. Le premier procédé, consistant à faire effectuer un saut au signaL CK, n'est pas adapté de manière satisfaisante à un fonctionnement à grande vitesse. En particulier, pour une fréquence proche de la limite de la vitesse de fonctionnement du DFF, il est très difficile de faire effectuer de manière appropriée un saut au signal CK à l'aide du procédé ci-dessus indiqué. Par conséquent, le procédé ci-dessus indiqué ne peut pas être utilisé en pratique dans les présentes conditions. Ainsi, une demande existe pour un procédé permettant de déLivrer, à l'aide d'un montage simple, le signal distribué par un démultiplexeur sur des bornes de sortie prédéter- minées. Ces dernières années, les efforts de normalisation des réseaux de transmission optiques ont progressé sur le plan inter- national. Parmi les réseaux de transmission optiques, on attend beaucoup du STS (système de transport synchrone) d'un réseau optique synchrone (SONET). Dans ce réseau, puisque Les données sont émises par unités de 8 bits, il faut effectuer non un multiplexage à 1 bit, mais un multiplexage à 8 bits. Puisque le traitement de signal s'effectue après qu'un signal a été réparti en 8 bits dans ce réseau, iL faut un démuLtipLexeur 1: 8. Dans le système STS, puisque Le contenu des données change Lorsqu'un décalage de bit se produit, il faut qu'une synchronisation de bloc soit effectuée de manière fiabLe par rapport à la chaîne de signaux de données. Dans la synchronisation de bloc, il est important de déLivrer 8 bits d'un signal au même instant à des bornes de sortie prédé- terminées. Comme cela apparaît clairement sur la figure 3B décrite cidessus, avec le procédé ci-dessus mentionné de commutation des signaux de sortie, même si des signaux peuvent être déLivrés à des bornes de sortie prédéterminées, les temps relatifs à certains des 8 bits sont décaLés et une série de signaux de 8 bits sont déLivrés par division en deux fois. Ainsi, un multiplexeur à grande vitesse doit émettre des signaux de sortie séparés à destination de bornes de sortie correctes voulues par Le système et réaliser la synchro- nisation de bLoc au même instant lorsque Le système s'applique au système STS ci-dessus. C'est un but de La présente invention de produire un démultiplexeur qui peut correctement délivrer des signaux de sortie obtenus par démuLtipLexage d'un signal multiplexé sur des bornes de sortie prédéterminées et qui possède une structure simple. Un autre but de L'invention est de produire un démulti- pLexeur qui peut correctement déLivrer des signaux de sortie obtenus par démultiplexage d'un signal multipLexé au même instant sur des bornes de sortie prédéterminées. Le démultiplexeur selon l'invention comprend un démulti- plexeur possédant un circuit principal que l'on obtient en combi- nant en arbre N démultiplexeurs 1: 2 et un diviseur de fréquence N d'horloge servant à effectuer La division de fréquence, par 1/2N, d'un signal d'horloge de synchronisation et à fournir le signal divisé en fréquence par 1/2N à un démultiplexeur 1: 2 du Nème étage de l'arbre cidessus indiqué, o un circuit d'inversion servant à inverser un niveau logique comme cela est nécessaire est ajouté pour le signal divisé en fréquence par 1/2 devant être fourni à chaque étage de l'arbre. On peut réaliser le circuit d'inversion ci-dessus indiqué par la simple insertion d'une porte OU exclusif dans le système d'alimentation du signal d'horloge divisé en fréquence. Avec le démultiplexeur selon l'invention, on effectue la correction d'un décalage de bit en autorisant l'un des N circuits d'inversion à jouer un rôle effectif. Dans le démultiplexeur 1: 2, est présente une incertitude sur 2 types de décalages de bit, et ces types d'incertitudes sont toujours corrigés par les actions des N circuits d'inversion. Par conséquent, on peut corriger le décalage entre les bornes de sortie de manière à déLi- vrer correctement des signaux à des bornes de sortie prédétermi- nées. La description suivante, conçue à titre d'illustration de L'invention, vise à donner une meiLLeure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: La figure 1 est un diagramme temporel servant à expliquer Les principes d'un démultiplexeur de la technique antérieure; la figure 2 est une vue simplifiée montrant une chaîne de données série pratique; les figures 3A à 3C sont des vues servant à expLiquer un probLème qui se pose avec un démultiplexeur de la technique anté- rieure; la figure 4 est un schéma de principe montrant la dispo- sition d'un démultiplexeur selon Le premier mode de réalisation de L'invention; la figure 5 est un diagramme temporel servant à expliquer le fonctionnement du démultiplexeur de la figure 4; la figure 6 est un schéma de principe montrant la dispo- sition pratique d'un diviseur de fréquence d'horLoge se trouvant dans le mode de réalisation de la figure 4; les figures 7, 8A et 8B sont des diagrammes temporels servant à expliquer le fonctionnement des circuits représentés sur les figures 4 et 6; la figure 9 est un schéma de principe montrant la dispo- sition pratique d'un diviseur de fréquence d'horloge selon le deuxième mode de réalisation de l'invention; les figures 10A et lOB sont des diagrammes temporels servant à expliquer le fonctionnement du circuit représenté sur la figure 9; et la figure 11 est un schéma de principe montrant la dispo- sition pratique d'un diviseur de fréquence d'horloge selon le troisième mode de réalisation de l'invention. Sur la figure 4, est représentée la disposition d'un démultiplexeur selon le premier mode de réalisation de l'invention. Le démultiplexeur représenté sur la figure 4 est conçu sous la forme d'un démultiplexeur 1: 8. Comme on peut le voir sur la figure 4, un signal 13 appliqué en entrée à partir d'une borne 1 d'entrée de signal de données est fourni à une bascule à trois étages (TS-FF) 8-1 et à une bascule D (DFF) 9-1 qui constituent un démultiplexeur 1: 2 dans le premier étage. Les signaux 14A et 14B déLivrés respective- ment par la TS-FF 8-1 et la DFF 9-1 sont respectivement fournis à une TSFF 8-2A et une DFF 9-2A, et à une TS-FF 8-28 et une DFF 9-2B, qui constituent un démultiplexeur 1: 2 dans l'étage suivant. Des signaux 15A et 15B déLivrés par la TS-FF 8-2A et la DFF 9-2A sont respectivement fournis à une TS-FF 8-3A et une DFF 9-3A et à une TS-FF 838 et une DFF 9-3B, qui constituent un démultiplexeur 1: 2 dans l'étage suivant. Des signaux 15C et 15D déLivrés par la TS-FF 8-28 et la DFF 9-2B sont respectivement fournis à une TS-FF 8-3C et une DFF 9-3C, et à une TSFF 8-3D et une DFF 9-3D, qui constituent un démuLtiplexeur 1: 2 dans l'étage suivant. Les signaux de sortie de la TS-FF 8-3A, la DFF 9-3A, la TS-FF 8-38, la DFF 9-3B, la TS-FF 8-3C, la DFF 9-3C, la TS-FF 8-3D et la DFF 9-3D sont respectivement fournis à des bornes de sortie de signaux de données 2A, 28, 2C, 2D, 2E, 2F, 2G et 2H. Le circuit principal du démultiplexeur possède donc la disposition ci-dessus indiquée. Un signal d'horloge (CK) fourni à une borne d'entrée de signal d'horloge 3 subit une division de fréquence par 1/2, 1/4 et 1/8 dans un diviseur de fréquence d'horloge 7 et est déLivré sous la forme de signaux CK 4', 5' et 6' possédant respectivement des fréquences divisées par 1/2, 1/4 et 1/8. Chacun des signaux CK 4', ' et 6' est appliqué en entrée à une première borne d'entrée de l'une, correspondante, de portes OU exclusif (EX-OR) 16-1 à 16-3. L'autre borne d'entrée de chacune des portes EX-OR 16-1 à 16-3 reçoit l'un, correspondant, dessignaux de commande fournis par des bornes d'entrée de signal de commande 10, 11 et 12. Le signal de sortie de la porte EX-OR 16-1 est fourni, au titre d'un signal 1/2 CK 4, à la TS-FF 81 et à la DFF 8-1 du premier étage, le signal de sortie de la porte EX-OR 16-2 est fourni, au titre d'un signal 1/4 CK 5, aux TS-FF 8-2A et 8-28 et aux DFF 9-2A et 9-28 du deuxième étage, et le signal de sortie de la porte EX-OU 16-3 est fourni, au titre d'un signal 1/8 CK 6, aux TS-FF 8- 3A, 8-38, 8-3C et 8-3D et aux DFF 9-3A, 9-38, 9-3C et 9-3D du troisième étage. Dans ce cas, les TS-FF 8-1, 8-2A, 8-28, 8-3A, 8-38, 8-3C et 8-3D verrouillent le signal d'entrée sur les flancs montants des signaux CK 4, 5 et 6, et les DFF 9-1, 9-2A, 9-28, 9-3A, 9-38, 9-3C et 9-3D verrouillent le signal d'entrée sur les flancs descendants des signaux CK 4, 5 et 6. Les portes EX-OR 16-1A à 16-3 peuvent inverser les signaux CK 4' à 6' déLivrés par le diviseur de fréquence d'horloge 7 en fonction des signaux de commande fournis, sous la forme de niveaux logiques "H"Chaut) ou "L" (bas), par les bornes 10 à 12. Ainsi, lorsque les signaux de commande fournis par les bornes 10 à 12 sont au niveau "L", les portes EX-OR 16-1 à 16-3 délivrent directement les signaux CK 4' à 6' venant du diviseur de fréquence d'horloge 7 respectivement au titre des signaux CK 4 à 6. Lorsque les signaux de commande sont au niveau "H", les portes EX-OR 16-1 à 16-3 inversent les signaux CK 4' à 6' et délivrent les signaux inversés au titre des signaux CK 4 à 6. Lorsque le signal CK divisé en fréquence a été inversé, dans le circuit principal, les temps relatifs aux signaux de données présents sur les Lignes de signaux des étages faisant suite à un étage auquel Le signaL CK inversé a été fourni, c'est-à-dire les temps relatifs aux signaux de données 14A, 14B, 15A, 15B, 15C et 15D sont décaLés. Toutefois, les temps des signaux CK divisés en fréquence devant être fournis aux étages suivants ne sont pas modifiés. Par conséquent, il est possible de donner une large marge temporelle pour les bascules devant être utilisées dans un démulti- plexeur. On note qu'il est possible de résoudre ce probLème en ajoutant un circuit servant à décaLer les temps des signaux divisés en fréquence dans les étages suivants en fonction de L'inversion du signal CK divisé en fréquence. Dans ce cas, le diviseur de fréquence doit être séparé du circuit servant à décaler les temps de manière à ne pas provoquer dans le diviseur de fréquence un saut dû à une opération de décalage de temps. On va décrire ci-dessous une opération consistant à changer la position de sortie par inversion du signal CK divisé en fréquence. La figure 5 est un diagramme temporel d'un démulti- plexeur 1: 2 simple. Comme on peut le voir sur la figure 5, la partie I montre le signal de sortie 14A de la TS-FF 8-1 et le signal de sortie 14B de la DFF 8-1 tels qu'iLs sont obtenus lorsque le signal 1/2 CK 4 non inversé est appLiqué au signal 13 de la chaîne de données en série, et la partie II montre le signal de sortie 14A de la TS-FF 8-1 et Le signal de sortie 14B de la DFF-8-1 tels qu'iLs sont obtenus lorsque le signal 1/2 CK 4 inversé est appliqué au signaL 13 de la chaîne de données en série. Dans le cas I, la chaîne de données [a, c, e,...] est fournie comme signal de sortie 14A et la chaTne de données Eb, d, f,...] est fournie comme signal de sortie 14B. Dans Le cas II, la chaîne de données Eb, d, f, .] est fournie comme signal de sortie 14A, et la chaîne de données [a, c, e,...] est fournie comme signal de sortie 14B. De cette manière, les bornes de sortie servant à déLivrer la chaîne de données ne sont pas les mêmes dans le cas I et le cas II. Ceci signifie qu'on peut sélectionner de manière correcte une borne de..DTD: sortie en appliquant sélectivement une inversion au signal CK. N Dans un démultiplexeur 1: 2N, cette opération s'effectue à répétition. On note que le premier décalage de la position de sortie s'obtient par inversion d'un signal CK 1/2 dans le premier étage, et 2(i-1) décalages sont répétés par inversion d'un signal eme CK divisé en fréquence dans le i eétage. Ainsi, on peut décaler d'un nombre arbitraire la position du signal de sortie en activant N circuits d'inversion relativement à 2N types d'incertitudes. La figure 6 représente un montage pratique du diviseur d'horloge 7 selon ce mode de réalisation. Le diviseur d'horloge 7 est constitué par connexion de trois diviseurs 1/2 (1/2 DIV) 7-1, 7-2 et 7-3 et il produit un signal 1/2 CK 4', un signal 1/4 CK 5' et un signal 1/8 CK 6'. Comme décrit ci-dessus, les signaux 4', 5' et 6' sont fournis, au titre des signaux de sortie CK divisés en fréquence 4, 5 et 6, au circuit principal via les portes EX-OR 16-1, 16-2 et 16-3 respectivement. En choisissant de manière voulue le signal de commande devant être délivré aux bornes 10, 11 et 12, on peut inverser le signal CK et on peut déterminer une borne voulue de sortie de signaL. La figure 7 montre le diagramme temporel d'un circuit utilisant le diviseur de fréquence 7 représenté sur la figure 6. Les formes d'onde des signaux 13, 4 à 6, 14A, 148 et 15A à 15D ainsi que les signaux de sortie des bornes 2A à 2H sont obtenus lorsque les trois signaux de commande d'inversion fournis aux bornes 10 à 12 sont au niveau "L". Dans ce cas, La relation temporelle entre Le signal 1/2 CK 4, le signal 1/4 CK 5 et le signal 1/8 CK 6 est importante. Comme on peut le voir sur la figure 5, les temps des signaux 14A et 14B sont déterminés par le signaL CK 4 et sont retardés d'une demi-période Lors de L'inversion du signal 4. De pLus, comme on peut le voir sur la figure 5, le temps de la donnée a est avancé, alors que celui de la donnée b est retardé. Comme représenté sur La figure 7, lorsque le flanc montant ou descendant du signal CK 5 est présent dans la dernière moitié de chaque période de donnée des signaux 14A et 14B, Le signal de la donnée b est délivré à La position occupée par La donnée a avant inversion dans le système dans son ensemble, et la position temporelle du signal de sortie est avancée d'une donnée. Lorsque le flanc montant ou descendant du signal CK 5 est présent dans la première moitié de chaque période de donnée des signaux 14A et 14B, la position temporelle du signal de sortie est retardée d'une donnée. De la même façon, le fait que la position temporelle du signal de sortie doive être avancée ou retardée de deux est déterminée par la relation temporelle existant entre les signaux A à 15D et le signal CK 6. Pour faciliter l'ajustement réaLisé par les signaux de commande fournis aux bornes 10 à 12, la sélec- tion de la relation temporelle ci-dessus indiquée doit être déter- minée avec une unité d'"avance" et de "retard". De plus, puisque L'intervalle admissible pour le temps du signal CK 5 ou 6 est très étroit, un dispositif tel qu'une DFF utiLisée pour réaliser cet intervalle doit fonctionner à grande vitesse. En résultat, l'avan- tage du montage en arbre des circuits de base 1: 2 se dégrade, et la marge conceptuelle d'un paramètre de circuit tel que le temps de retard diminue. Toutefois, dans ce cas, le montage du circuit est simplifié de manière avantageuse. Plus spécialement, on suppose que l'invention est appliquée à un démultiplexeur 1: 8 d'un système STS-192 faisant fonction de système de transmission optique d'une bande 10 Gbps. Dans ce système, Le signaL d'entrée est de 10 Gbps et La période est d'environ 100 ps. Comme dispositif, on utiLise un circuit Logique FET à coupLage de source (SCFL) utilisant un MESFET (transistor à effet de champ à pointe de Schottky mtétallique) sur un semiconducteur de GaAs. Puisque ce circuit peut fonctionner à vitesse éLevée et qu'on peut adopter une disposition verticalement empilée fonction- nant sur une base différentieLle, on peut aLors réaLiser facilement une porte EX-OR ou une DFF à L'aide d'un circuit simple. Lors d'un fonctionnement à 10 Gbps, les variations du signal 1/4 CK 5 sont éliminées de façon à être d'environ 40 ps eu égard aux temps de montée et de descente. IL est possible d'ajuster les temps des signaux CK 4 et 5 en ajoutant un circuit tampon sur la ligne de signal du signal CK 5 eu égard aux variations des temps de retard des bascules, c'est-à-dire les TS-FF 81 à 8-3D et les DFF 9-1 à 9-3D. Un tel circuit tampon a été omis des figures 4 et 6. Le temps de retard du tampon d'un seul étage, mesuré par un simulateur de circuit (par exemple, le simulateur appeLé "SPICE") est de 25 à ps. Cette variation est due à la différence entre les capacités des câblages intermédiaires. Dans un montage réel, si on utilise des bascules à grande vitesse, on ajoute deux étages de tampons au trajet de signal du signal CK 5 afin de réaliser un temps de retard de 50 ps, et la variation peut être éLiminée de façon à être 40 ps (+ 20 ps). Les figures 8A et 8B montrent les diagrammes temporels des signaux CK 4 à 6, la figure 8A montrant les formes d'onde obtenues lorsque le signal de commande de la borne 10 est au niveau "L", et la figure 8B montrant les formes d'onde obtenues lorsqu'il est au niveau "H". La figure 9 représente une section de division de signal d'horloge selon le deuxième mode de réalisation de la présente invention. Les dispositifs utiLisés dans le circuit de la figure 9 sont pour l'essentiel identiques à ceux utilisés dans le circuit de la figure 6. Toutefois, dans le circuit représenté sur la figure 9, des bascuLes D (DFF) 7-4 et 7-5 ont été prévues en supplément pour verrouilLer respectivement les signaux CK divisés en fréquence 5' et 6' à L'aide des signaux CK 4 et 5. La DFF 7-4 est connectée entre un diviseur 1/2 (1/2 DIV) 7-2 et une porte EX-OR 16-2 afin de déLivrer Le signal CK divisé en fréquence 5 dans le deuxième, étage du diviseur d'horloge. La DFF 7-5 est connectée entre un diviseur 1/2 7-3 et une porte EX-OR 16-3 afin de déLivrer Le signal CK divisé en fréquence 6 dans Le troisième étage. La DFF 7-4 connectée à La porte EXOR 16-2 est activée par Le signal CK divisé en fréquence 4, et la DFF 7-5 connectée à La porte EX-OR 16-3 est activée par Le signal CK divisé en fréquence 5. Dans ce circuit, Les temps de sortie des signaux 5 et 6 sont décalés par des opérations d'inversion effectuées par les signaux fournis sur Les bornes 10 et 11. Les figures 10A et lOB montrent les temps de sortie des signaux 4 à 6 du circuit de la figure 9, o La figure 10A représente les formes d'onde obtenues lorsque tous les signaux de commande d'entrée des bornes 10 à 12 sont au niveau "L", et la figure 10B montre le cas o seul le signal de commande appliqué à la borne 10 est au niveau "H". Comme cela apparat dans la compa- raison des figures 10A et 10B, les temps des signaux 5 et 6 sont décalés en fonction de l'inversion du signal 4. Lorsqu'on utilise le circuit ci-dessus, les contraintes imposées aux marges temporelles des bascules du circuit principal se relâchent. Toutefois, les marges des DFF 7-4 et 7-5 qui sont utilisées dans ce diviseur de fréquence d'horloge doivent être correctement estimées. La marge est à peu près la même que celle du circuit de la figure 6, et on peut réaliser le circuit de la figure 9 en utilisant de façon arbitraire un circuit tampon. Comme cela apparaît clairement dans ce mode de réalisation, les opéra- tions d'inversion des signaux de commande venant des bornes 10 à 12 n'ont pas d'influence sur les trois diviseurs 1/2 7-1 à 7-3 servant à produire les signaux CK divisés en fréquence de base. La figure 11 montre une section de division de fréquence d'horloge selon le troisième mode de réalisation de l'invention. Ce circuit comprend un diviseur 1/2 17, quatre RS-FF (bascules à repositionnement-positionnement) 18-1 à 18-4, quatre séLecteurs (S) 19-1 à 19-4, et deux portes EX-OR 20-1 et 20-2. Dans ce circuit, un signal de sortie est fourni par Le diviseur 1/2 17, et Les RS-FF 18-1 à 18-4 divisent en fréquence dans le rapport 1/4 le signal de sortie, si bien qu'on obtient des signaux 1/8 CK présentant des temps décalés. Ces signaux sont combinés par les portes EX-OR 20-1 et 20-2 afin de produire deux signaux 1/4, et l'un des signaux 1/4 est sélectionné par le sélecteur 19-1 pour produire un signal CK 5' De plus, l'un des signaux 1/8 CK à temps décaLés qui sont déLivrés par les RS-FF 18-1 à 18-4 est sélectionné par les sélecteurs 19-2 à 19-4 pour produire un signal CK 6'. De la même façon que pour le circuit de la figure 9, ce circuit décale les temps des signaux CK 5 et 6 par une opération d'inversion. Dans ce cas, la synchronisation du fonctionnement est la même que pour le circuit représenté sur la figure 9, et ce circuit fonctionne selon le diagramme temporel représenté sur les figures 10A et 10B. Au contraire du circuit de la figure 9, celui de la figure 11 n'effectue pas d'opérations de recalage de temps, comme celles effectuées par les DFF 7-4 et 7-5, et aucune section présen- tant une marge de temps stricte n'est présente, à l'exception du diviseur de fréquence d'horloge de base. De plus, aucune section ayant une marge de temps stricte n'est présente dans le circuit principal. Le circuit représenté sur la figure 11 extrait du divi- seur de fréquence de base plusieurs signaux divisés en fréquence ayant des temps différents et il déLivre un signal divisé en fréquence qui est sélectionné par les sélecteurs 19-1 à 19-4 à l'aide des signaux de commande d'inversion des bornes 10 à 12. Dans ce circuit, il n'y a pas lieu de considérer de façon stricte une marge de temps. Dans les modes de réalisation ci-dessus présentés, il a été utilisé un MESFET constitué de GaAs pour les éLéments semicon- ducteurs formant le circuit. Toutefois, un MIS (transistor à effet de champ métal-isolant-semiconducteur) formé de InP ou un MOSFET constitué de Si peuvent être utilisés. De plus, Le type de circuit Logique ne se Limite pas au SCFL (circuit Logique à FET à couplage de source), mais peut être un DCFL (circuit logique à FET à coupLage direct), ou bien un circuit Logique SLCF (circuit Logique à FET à condensateur de décaLage de niveau à diode de Schottky). On note que le démultiplexeur selon l'invention peut être formé sur un unique substrat semiconducteur et peut donc être logé dans un unique dispositif à semiconducteur. Bien entendu, l'homme de L'art sera en mesure d'imaginer, à partir du dispositif dont La description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. DémuLtiplexeur possédant un circuit principal (8-1, 8-2A, 8-2B, 8-3A,.. . 8-3D, 9-1, 9-2A, 9-2B, 9-3A,... 9-3D) que l'on obtient en connectant plusieurs étages de démultiplexeurs I: 2, servant chacun à répartir en deux parts des signaux multiplexés par division dans le temps, de manière à former un montage en arbre, caractérisé en ce qu'il comprend: un moyen (7) de division de fréquence d'horloge servant à diviser en fréquence un signal d'horloge d'entrée en plusieurs signaux d'horloge divisés en fréquence devant être fournis auxdits démultiplexeurs 1: 2 des étages respectifs dudit montage en arbre dudit circuit principal (8-1, 8-2A, 82B, 8-3A,... 8-3D, 9-1, 9-2A, 9-2B, 9-3A,... 9-3D); et plusieurs moyens d'inversion (16-1,... 16-3) servant à inverser les signaux d'horloge divisés en fréquence qui sont fournis par ledit moyen de division de fréquence d'horloge (7) aux étages respectifs dudit circuit principal (81, 8-2A, 8-2B, 8-3A,.. 8-3D, 9-1, 9-2A, 9-2B, 9-3A,... 9-3D), en unités d'étages. 2. Démultiplexeur selon la revendication 1, caractérisé en ce que chacun desdits moyens d'inversion est une porte OU exclu- sif (16-1; 16-2; 16-3) dont une première borne d'entrée reçoit un signal d'horloge divisé en fréquence et une deuxième borne d'entrée un signal de commande d'inversion. 3. Démultiplexeur selon la revendication 1, caractérisé en ce que ledit moyen de division de fréquence d'horloge comprend des moyens générateurs de signal divisé en fréquence (7-1,.. 7-3) servant à produire un signal divisé en fréquence sur la base du seul signal d'horloge, et des moyens de verrouillage (7-4, 7-5) servant à verrouiller le signal divisé en fréquence venant desdits moyens générateurs de signal divisé en fréquence (7-1,.. 7-3) à l'aide d'un signal divisé en fréquence inversé par lesdits moyens d'inversion (16-1,.. . 16-3) de l'étage précédant immédiatement ledit étage. 4. Démultiplexeur selon la revendication 1, caractérisé en ce que ledit moyen de division de fréquence d'horloge comprend des moyens générateurs de signal divisé en fréquence (17, 18-1,... 18-4) servant à produire plusieurs signaux divisés en fréquence dont les temps sont décaLés sur la base du seul signal d'horloge, et des moyens sélecteurs (19-1,... 19-4) servant à sélectionner un signal arbitraire à partir de plusieurs signaux divisés en fréquence ayant des temps décaLés qui sont produits par lesdits moyens générateurs de signal divisé en fréquence (17, 18-1,... 18-4) seLon le signal de commande d'inversion. 5. DémuLtiplexeur possédant un circuit principal (8-1, 8-2A, 8-2B, 8-3A,.. . 8-3D, 9-1, 9-2A, 9-2B, 9-3A,... 9-3D) que l'on obtient en connectant plusieurs étages de démultiplexeurs 1: 2, constitués chacun d'une bascule à trois étages (8-1; 8-2A; 8-2B; 8-3A;... 8-3D) et d'une bascule D (9-1; 9-2A; 9-2B; 9-3A; ... 9-3D), afin de répartir un signal multiplexé par divi- sion dans le temps, de manière à former un montage en arbre, carac- térisé en ce qu'il comprend: un moyen de division de fréquence d'horloge (7) servant à diviser en fréquence un signal d'horloge d'entrée afin de produire des signaux d'horloge divisés en fréquence devant être fournis auxdits démultiplexeurs 1: 2 des étages respectifs dudit montage en arbre dudit circuit principal (8-1, 8-2A, 8-2B, 8-3A,... 8-3D, 9-1, 9-2A, 9-2B, 9-3A,... 9-3D); et plusieurs moyens d'inversion (16-1,... 16-3) servant à inverser de manière arbitraire Les signaux d'horLoge divisés en fréquence qui sont fournis par ledit moyen de division de fréquence d'horloge (7) aux étages respectifs dudit circuit principal (8-1, 8-2A, 8-2B, 8-3A,... 8-3D, 9-1, 9-2A, 9-2B, 9-3A,... 9-3D). 6. DémuLtiplexeur selon la revendication 5, caractérisé en ce que chacun desdits moyens d'inversion est une porte OU exclu- sif (16-1; 16-2; 16-3) dont une première borne d'entrée reçoit un signal d'horloge divisé en fréquence et une deuxième borne d'entrée un signal de commande d'inversion. 7. Démultiplexeur selon la revendication 5, caractérisé en ce que ledit moyen de division de fréquence d'horloge comprend des moyens générateurs de signal divisés en fréquence (7-1,.. 7-3) servant à produire un signal divisé en fréquence sur la base du seul signal d'horloge, et des moyens de verrouillage (7-4, 7-5) servant à verrouiller le signal divisé en fréquence venant desdits moyens générateurs de signal divisé en fréquence (7-1,. 7-3) à l'aide d'un signal divisé en fréquence inversé par lesdits moyens d'inversion (16-1,.. . 16-3) de l'étage précédant immédiatement ledit étage. 8. Démultiplexeur selon la revendication 5, caractérisé en ce que ledit moyen de division de fréquence d'horloge comprend des moyens générateurs de signal divisé en fréquence (17, 18-1,... 18-4) servant à produire plusieurs signaux divisés en fréquence ayant des temps décalés sur la base du seul signal d'horloge, et des moyens sélecteurs (19-1,.. 19-4) servant à sélectionner un signal arbitraire parmi plusieurs signaux divisés en fréquence ayant des temps décalés qui sont produits par lesdits moyens générateurs de signal divisés en fréquence (17, 18-1,... 18-4) selon le signal de commande d'inversion. 9. Démultiplexeur possédant un circuit principal (8-1, 8-2A, 8-2B, 8-3A,.. . 8-3D, 9-1, 9-2A, 9-2B, 9-3A,.. 9-3D) que l'on obtient en connectant plusieurs étages de démultiplexeurs 1: 2, servant chacun à répartir des signaux multiplexés par division de temps en deux parties, de manière à former un montage en arbre, caractérisé en ce qu'il comprend: un moyen de division de fréquence d'horloge (7), compor- tant plusieurs diviseurs de fréquence de rapport 1/2 (7-1,... 7-3) qui sont couplés ensemble en série, afin de diviser en fréquence un signal d'horloge d'entrée en plusieurs signaux d'horloge divisés en fréquence devant être fournis auxdits démultiplexeurs 1: 2 des étages respectifs dudit montage en arbre dudit circuit principal (8-1, 8-2A, 8-2B, 8-3A,... 8-3D, 9-1, 9-2A, 9-2B, 9-3A,... 9-3D); et plusieurs moyens d'inversion (16-1,... 16-3) servant à inverser les signaux d'horloge divisés en fréquence qui sont fournis par ledit moyen de division de fréquence d'horloge (7) aux étages respectifs dudit circuit principal (8-1, 8-2A, 8-2B, 8-3A, 8-3D, 9-1, 9-2A, 9-2B, 9-3A,... 9-3D), en unités d'étages, chacun desdits moyens d'inversion comportant une porte OU exclusif (16-1; 16-2; 16-3) dont une première borne d'entrée reçoit un signal d'horloge divisé en fréquence et une deuxième borne d'entrée reçoit un signal de commande d'inversion.