Brevet FR2648924A1 — publié le 19901228

La présente invention concerne un dispositif de comparaison dynamique dune trame de données en série, émise sur un réseau de transmission de données, notamment de véhicule automobile. avec une consigne. Lorsque dans un réseau de communication, notamment de véhicule automobile, différentes stations réalisent des transmissions de données à destination d'autres stations, chacune d'elles doit analyser le champ d'adresse appartenant à la trame reçue, afin de déterminer si elle en est le destinataire ou non. Il peut étre nécessaire, pour le traitement interne des données reçues, de connaitre l'état de l'égalité entre l'adresse reçue et l'adresse locale. bien que la totalité du champ d'adresse ne soit pas encore transmise. Le champ d'adresse pouvant contenir des bits non attribués, ou des bits de controle non significa- tifs lors de la reconnaissance de l'adresse, il s'avec re nécessaire d étre en mesure de masquer un bit quelconque de la trame reçue lors de l'analyse de celleci. Le but de l'invention est donc de proposer un dispositif de comparaison dynamique, bit à bit. d'une trame de données reçues sous forme serielle, avec une consigne sérialisée en synchronisme avec la réception de cette trame. Ceci permet d obtenir en temps réel le résultat de la comparaison de chaque bit de la trame avec la consigne. et le résultat de la comparaison des n bits déà traités. De plus, ce dispositif permet de masquer trés simplement un bit quelconque de la trame reçue, afin d'inhiber la comparaison de celui-ci. A cet effet, l'invention a pour objet un dispositif de comparaison dynamique d'une trame de données en série, émise sur un réseau de transmission de données, notamment de véhicule automobile, avec une consigne, caractérisé en ce qu'il comporte une porte OU-exclusif recevant sur une entrée la trame de données et sur une autre entrée, la consigne, pour réaliser la comparaison bit a bit de la trame de données et de la consigne, la sortie de cette porte étant reliée à une entrée de moyens d ' échantillonnage-bloca- ge du signal de sortie de cette porte, une entrée de ces moyens d ' échantillonnage-blocage recevant un S1- gnal d'échantillonnage et la sortie de ces moyens délivrant le résultat de la comparaison bit à bit de la trame de données et de la consigne, Avantageusement, la sortie des moyens d'échantlllonnage-blocage est également reliée à des moyens de stockage d'erreurs de comparaison, recevant un signal de réinitialisation avant chaque comparaison, et dont la sortie délivre un signal représentatif des erreurs de comparaison, L'invention sera mieux comprise à l'aide de la description qui va suivre, donnée uniquement å titre d'exemple et faite en se référant aux dessins annexés, sur lesquels - la Fig.t représente un schéma synoptique illustrant le principe de fonctionnement d'un dispositif de comparaison selon l'invention; - les Fig.2,3 et 4 représentent trois modes de réalisation de dispositifs de comparaison selon l'invention, comportant des moyens d inhibition de la comparaison d'un bit; - la Fig.S représente un schéma synoptique d'un dispositif de sérialisation de données de l'état de la technique: - la Fig.6 représente un schéma synoptique d'un dispositif de génération d'un signal d'inhiber tion du traitement d'un bit, de l'état de la technique; - la Fig.7 représente un schéma synoptique d'un dispositif de génération d'un signal d'inhibition du traitement d'un bit entrant dans la constitution d'un dispositif selon l'invention; et - la Fig.8 représente un schéma de cåblage d'une partie du dispositif représenté sur la Fig.7. Ainsi qu'on peut le voir sur la Fig.t, qui représente un schéma synoptique d'un dispositif de comparaison selon l'invention, celui-ci comporte une porte OU-exclusif 1 dont une entrée reçoit un signal A constitué par une trame de données en série, émise par exemple par une station, sur un réseau de transmission de données, notamment de véhicule automobile. Sur une autre entrée. cette porte OU-exclusif 1 reçoit un signal B constitué par une consigne sous forme sérielle, la trame de données A reçue par la station étant à comparer avec cette consigne, comme expliqué précédemment. A cet effet, cette porte OU-exclusif réalise une comparaison bit à bit de la trame de données et de la consigne et la sortie de cette porte OU-exclusif est rellée à des moyens d' échantillonnage-blocage 2 du signal de sortie de cette porte. En effet, ces moyens d ' échantillonnage-blo- cage 2 reçoivent le résultat de la comparaison présent à la sortie de la porte OU-exclusif 1, l'échantillon- nent au rythme d'un signal a échantillonnage C et mémorisent la valeur obtenue jusqu'au prochain signal d'échantillonnage. Le résultat du traitement d un bit est pré sent à tout moment à la sortie de ces moyens d'échantillonnage-blocage, ce signal étant reférencé D sur cette figure. Le dispositif comporte également des moyens de stockage d'erreurs de comparaison 3 connectés a la sortie des moyens d ' échantillonnage-blocage 2 et recevant un signal de réinitialisation avant chaque comparaison, ce signal étant référencé par E sur cette figure. La sortie F de ces moyens de stockage délivre un signal représentatif des erreurs de comparaison pour les n bits déjà traites. Ainsi qu'on l'a mentionné précedemment. il s avère nécessaire dans certains cas, de masquer un bit quelconque d'une trame reçue, lors de l'analyse de celle-ci. Cette opération peut etre réalisée de différentes manières. Ainsi par exemple, on peut réaliser cette opération en effectuant une égalité artificielle du bit concerne appartenant à la trame a analyser, avec le bit correspondant de la consigne. Un dispositif mettant en oeuvre ce procédé est représenté sur la Fig.2. Le dispositif représenté sur cette figure. comporte les éléments 1.2 et 3 décrits en regard de la Fig.t. De plus, une porte ET 4 est interposée entre la sortie de la porte OU-exclusif 1 et l'entrée des moyens d'échantillonnage-blocage 2.. Cette porte reçoit donc sur une entrée, le signal de sortie de la porte OU-exclusif 1 et sur une autre entrée, un signal de masquage G permettant de réaliser l'égalité artifi- cielle du bit en cours de traitement avec le bit de la consigne correspondant. Ceci permet d'inhiber la comparaison de ce bit. Cependant, 1 inhibition peut également etre réalisée par la suppression du signal d'échantillonnage présenté aux moyens d' échantillonnage-blocage 2. comme cela est représenté sur la Fig.3. Le dispositif représenté sur cette figure comporte toujours les éléments 1,2 et 3 mentionnés précédemment et une porte ET, 5, recevant sur une entrée le signal d'échantillonnage C et sur une autre entrée, un signal de commande de masquage H. La sortie de cette porte ET 5 est reliée à 1' entrée d'échantillonnage des moyens d'échantillon- nage-blocage 2. Le signal de commande de masquage H permet de commander la suppression du signal d ' échan- tillonnage à la sortie de cette porte 5 et donc à l'entrée des moyens d'echantillonnage-blocage, pour inhiber la comparaison du bit. Le masquage peut également être obtenu en agissant directement sur ces moyens d'echantillonnage- blocage 2, comme cela est représenté sur la Fig.4. Le dispositif représenté sur cette figure comporte les éléments I , 2 et 3 mentionnés précédemment. Les moyens d' échantillonnage-blocage recolvent un signal de commande de masquage I permettant de forcer le signal de sortie de ces moyens d'échantillonnage-blocage 2 dans un état déterminé lors de la comparaison d'un bit, jusqu'au prochain bit à traiter, pour inhiber la comparaison du bit e cours. La Fig.5 représente un dispositif de l'état de la technique permettant d'émettre des données d'une trame, en série, lorsqu'il est nécessaire de connaitre le numéro du bit en cours de traitement. Ce dispositif comporte' un générateur de Si- gnaux de commande 6 assurant la fonction de comptage des bits traites. Ce générateur reçoit en entrée un signal d'horloge Al dont le front actif est synchrone du début des bits constituant la trame à analyser. Ce signal constitue une horloge communément appelée "horloge bit" Ce générateur reçoit également en entrée un signal 3 d'initialisation de l'état du groupe de sorties K de ce générateur. Le numéro du bit en cours'de traitement est visualisé sur le groupe de sorties K. P Ce générateur posséde P sorties avec 2 supérieur ou égal au nombre de bits constituant la trame å analyser. Ces sorties du générateur de signaux de commande sont reliées à des entrées d un convertisseur paralléle-série 7 recevant en entrée une consigne L sous forme paralléle. Ce convertisseur parallèie-série 7 présente à sa sortie c'est à dire en M, un signal appartenant au groupe de signaux de la consigne L, dont le rang est désigné par les signaux K présents à son entrée et engendrés par le générateur 6. Il existe plusieurs procédés de constitution d'un signal d'inhibition du traitement d'un bit. On décrira ci-aprés le procède le plus communément utilisé dans l'état de la technique, en regard de la Fig.6. Le signal d'inhibition du traitement pour un ième n bit de la trame à traiter, est obtenu par déco- iéme dage du n état du compteur cadençant la sérialisation de la consigne et dont le fonctionnement a été décrit précédemment. Sur la Fig.6, est représenté un schéma sysynoptique d'un dispositif de constltution d'un signal d'inhibition de l'état de 1a technique. Ce dispositif comporte un générateur de Signaux de commande 8 analogue au générateur 6 décrit en regard de la Fig.5 et recevant en entrée les signaux At et 0. Les signaux de sortie K de celui-ci sont connectés aux entrées d'un générateur 9 d'un signal d'inhibition du traitement d'un bit, ce signal étant présent à la sortie N de ce générateur, Ainsi le générateur 8 assure le comptage des bits traités. Le numéro du bit en cours de traitement est visualisé sur le groupe de sorties K et le générateur 9 recevant en entrée les signaux K, engendre à sa sortie un signal N indiquant qu'il y a lieu d'inhiber, lorsque celui-ci est actif, le traitement du bit en cours. Ceci est réalisé lorsqu'une identité est détectée entre la valeur binaire associée au groupe de signaux K et le numéro du bit, appartenant à la trame analysée, ne devant pas etre traite. Cependant, le nombre de portes logiques utilisées pour la constitution du générateur 9, croit très rapidement lorsque plus d'un bit est concerné. De plus, la complexité du dispositif augmente considérablement Si on veut avoir la possibilité de programmer à tout moment le numéro du ou des bits à ne pas traiter. Afin de palier ces inconvénients, une autre solution peut étre utilisée, comme celle représentée sur la Fig.7. Le dispositif représenté sur cette figure, comporte un générateur 10 analogue au générateur 8 décrit en regard de la Fig.6. Ce générateur 10 reçoit en entrée le signal Al et le signal J et présente à sa sortie le groupe de signaux K. Ce groupe de signaux est reliée à l'entrée d'un convertisseur parallele- série 11 qui sera décrit plus en détail par la suite. Le dispositif représenté sur cette figure comporte également un générateur de consigne programmable 12 recevant en entrée une consigne initiale 01 et un signal P de niveau variable en fonction du temps dont la fréquence est supérieure à la fréquence du signal Al dit d horloge bit". Ce' générateur de con signe programmable t2 est adapté pour présenter à sa sortie une consigne 02 programmée en fonction des masquages de bits souhaités, cette consigne 02 étant appliquée à des entrées du convertisseur 11 mentionné précédemment. Cette consigne û2 comporte autant de signaux qu'il y a de bits appartenant à la trame à traiter. Chacun des signaux appartenant à cette consigne, a une valeur égale à celle du signal de meme rang appartenant à la consigne 01 Si le bit associé appartenant à la trame analysée, doit être traité. Dans le cas contraire, cette valeur est égale à la valeur du signal variable P. Le signal O à la sortie du convertisseur 11, représentatif du bit sélectionné de la consigne 02, a donc pour chaque bit trois états possibles, à savoir un état logique 0, un état logique 1 ou variable en fonction du temps. Le dispositif représenté sur cette Fig.7 comporte également des moyens 13 de détection d'une transition du signal de sortie du convertisseur 11 et reçoivent donc ce signal sur une entrée et un signal de réinitialisation R à chaque nouveau bit, sur une autre entrée. Ces moyens 13 mémorisent toute transition du signal de sortie O du convertisseur durant l'analyse d'un bit. Si une transition est détectée, le signal S de sortie de ces moyens 13 est rendu actif et utilisé pour l'inhibition du traitement du bit concerné comme cela a été décrit précédemment, Le nombre de composants pour la réalisation de ce dispositif n'est pas fonction du nombre de bits non traités. Si la consigne est accessible à un utilisateur, il suffit pour adapter le dispositif aux souhaits de l'utilisateur, d'utiliser un dispositif tel que celui décrit en regard de la Fig.8, qui représente un exemple de réalisation d'un générateur de consigne programmable 12. Sur cette figure, on constate que chaque ligne de bit de consigne est connectée à une borne d'un élément résistif, par exemple 14, dont l'autre borne reçoit le signal P variable en fonction du temps. Si l'on souhaite inhiber la comparaison d'un bit, il suffit de ne pas connecter la ligne de la consigne Cl associée au bit ne devant pas étre traité. Ce dispositif permet de s affranchir des problèmes de mauvaise connexion pouvant entraîner des fonctionnements aléatoires suivant la technologie utilisée pour la réalisation de ce dispositif et des perturbations de l'environnement. Si la consigne n'est pas accessible, ou n est pas sujette à des modifications, il suffit pour les bits non traités, d'appliquer directement le signal P aux entrées concernées du convertisseur 11 sans utiliser d'éléments résistits. REVENDICATIONS 1. Dispositif de comparaison dynamique d'une trame de données en série, émise sur un réseau de transmission de données, notamment de véhicule automobile, avec une consigne. caractérisé en ce qu il comporte une porte OU-exclusif (1) recevant sur une entrée la trame de données (A) et sur une autre entrée la consigne (D), pour réaliser une comparaison bit à bit de la trame de données et de la consigne, la sortie de cette porte OLI-exlusif (1) étant reliée à une entrée de moyens d'échantillonnage-blocage (2) du signal de sortie de cette porte, une entrée de ces moyens d' échantillonnage-blocage recevant un signal d'échantillonnage (C) et la sortie (0 de ces moyens délivrant le résultat de la comparaison bit à bit de la trame de données et de la consigne, 2. Dispositif selon la revendlcatlon 1, ca- ractérisé en ce que la sortie des moyens d échantillonnage-blocage (2) est également relise à des moyens de stockage (3) d'erreurs de comparaison recevant un signal de réinitialisation (E) avant chaque comparaison, et dont la sortie (F) délivre un signal représentatif des erreurs de comparaison. 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce qu'une porte ET (4) est interposée entre la porte OU-exclusif (1) et les moyens d' échan- tillonnage-blocage (2), une entrée de cette porte ET (4) recevant la sortie de la porte OU-exclusif (1), la sortie de cette porte ET(4) étant reliée à l'entrée des moyens d'echantillonnage-blocage, l'autre entrée de la porte Etc4) recevant un signal de masquage (G) du bit de la trame en cours de comparaison, pou5 inhiber la comparaison de ce bit. 4. Dispositif selon la revendication 1 ou 2, caractérisé en ce qu'il comporte une porte ET (5) dont la sortie est reliée aux moyens d'échantillonnage-blo- cage (2) et recevant en entrée le signal d'échantillot nage (C) des moyens d'échantillonnage-blocage et un signal de masquage (H) du bit de la trame en cours de comparaison, pour inhiber la comparaison de ce bit. 5. Dispositif selon la revendication 1 ou 2. caractérisé en ce que les moyens d'échantillonnageblocage (2) reçoivent un signal de masquage (I) pour bloquer ces moyens d' échantillonnage-blocage (2) dans un état déterminé lors de la comparaison d un bit, afin de masquer celui-ci, pour inhiber la comparaison de ce bit. 6. Dispositif selon l'une quelconque des revendications 3 à 5, caractérisé en ce qu'il comporte un générateur de signaux de commande (10) recevant en entrée, un signal d'horloge (Al) dont le front actif est synchrone des bits de la trame (A), et un signal de réinitialsation (O) avant chaque comparaison. et dont le groupe de sorties est relié à un convertisseur paralléle-série (11) recevant en entrée la consigne (02) sous forme parallèle à partir d'un générateur de consigne programmable (12) recevant en entrée une consigne initiale (01) et un signal (P) de niveau variable en fonction du temps, ce générateur de consigne étant adapté pour délivrer une consigne programmée (02) en fonction des masquages de bits souhaités, la sortie du convertisseur parallèle-srie délivrant un signal (Q) représentatif du bit sélectionné de la consigne (02) et étant reliée à l'entrée de moyens de détection (13) de transition du signal de sortie du convertisseur (11) et de génération d'un signal d'inhibition du traitement d'un bit en cours. en réponse à la détection d'une transition dans ce signal. 7. Dispositif selon la revendication 6, caractérisé en ce que le générateur de consigne programmable (12) comporte des résistances (14) dont chacune reçoit sur une borne le signal variable (P) et dont l'autre borne est reliée à l'une des lignes de consigne correspondant å un bit à traiter, et en ce que les lignes de consigne correspondant à un bit à masquer ne sont pas reliées au convertisseur (12), afin d'inhiber la comparaison de ceux-ci. 8. Dispositif selon la revendication 6, caractérisé en ce que le signal variable (P) est appliqué directement aux entrées du convertisseur (11) correspondant à des bits à masquer afin d' inhiber la comparaison de ceux-ci.