Brevet FR2655747A1 — publié le 19910614

L'invention concerne des dispositifs de traitement ou processeurs de données rapides(processeurs d'opéra- tions séquentielles) permettant de traiter une instruc- tion d'opération spéciale (instruction d'opération sé- quentielle) différente d'une instruction d'exécution normale à des vitesses élevées. La Figure 9 des dessins annexés est un schéma de configuration de système représentant un exemple de pro- cesseur d'opérations séquentielles qui est un processeur de données classique Sur cette figure, la référence nu- mérique 1 indique une unité centrale de traitement (CPU) ayant une capacité de préfecture; la référence 2 indique une mémoire pour mémoriser une instruction d'exécution normale ou une instruction d'opération séquentielle qui est une instruction d'opération spéciale; la référence 3 indique un décodeur pour décoder une commande (instruc- tion) appliquée à partir de l'unité CPU 1 quand l'instruc- tion lue dans la mémoire 2 est une instruction pour une opération séquentielle; la référence 4 indique une sec- tion de commande d'opération séquentielle pour faire en sorte que l'opération séquentielle soit exécutée au moyen d'un signal décodé 5 provenant du décodeur 3 et d'une adresse et de données provenant de l'unité CPU 1; la référence 6 indique un registre d'opération séquen- tielle; la référence 7 indique une mémoire vive RAM de travail pour mémoriser le résultat de l'opération séquen- tielle; la référence 8 indique un bus d'adresse; et la référence 9 indique un bus de données. La Figure 10 des dessins annexés est un schéma d'opérations séquentiellesqui explique le fonctionnement du processeur d'opérations séquentielles représenté sur la Figure 9 Sur cette figure, les références numériques 201-220 indiquent les cycles de déroulement de son trai- tement d'opération. On va décrire le fonctionnement du processeur d'opérations séquentielles classique représenté sur la Figure 9 en se référant au schéma d'opérationsséquen- tiellesreprésenté sur la Figure 10 Une adresse appliquée par l'unité CPU 1 sur le bus d'adresse 8 permet de lire une instruction dans la mémoire 2, et l'instruction lue est reçue par l'unité CPU 1 Pendant le décodage et l'exécution de l'instruction lue, l'unité CPU 1, si elle est prête à effectuer la préfecture d'une instruction, lit une instruction suivante dans la mémoire 2 et la décode. Si l'instruction décodée par l'unité CPU 1 est une instruction pour une opération séquentielle, l'unité CPU 1 émet une commande prédéterminée en direction du déco- deur 3 pour l'opération séquentielle et demande le lance- ment de l'opération séquentielle La commande reçue fait en sorte que le décodeur 3 envoie un signal de décodage de cible 5 à la section de commande d'opération séquen- tielle 4 La section de commande d'opération séquentielle 4 exécute à son tour l'opération séquentielle en décodant le signal de décodage 5, l'adresse sur le bus d'adresse 8, et les données sur le bus de données 9, et mémorise le résultat de l'opération séquentielle dans la mémoire RAM de travail 7. En indiquant cette opération par le schéma d'opé- rationsséquentiellesreprésenté sur la Figure 10, les cy- cles 201-210 indiquent une opération de lecture d'instruction (FETCH, appelée dans la suite "F") par l'unité CPU 1, une opération de décodage d'instruction ( DECODE,appelée dans la suite "D"), et une opération d'exécution d'ins- truction (EXECUTE, appelée dans la suite "E"); les cycles 211-220 indiquent une opération de lecture d'instruction F, une opération de décodage d'instruction D, et une opé- ration d'exécution d'instruction E par l'unité CPU 1, et une opération d'exécution d'opération séquentielle E par le processeur d'opérations séquentielles. On va maintenant décrire le cycle d'exécution d'instruction par l'unité CPU 1 en prenant comme exemple les cycles 201-210 L'unité CPU 1 lit une instruction dans la mémoire 2 pendant le cycle 201, elle décode l'instruction de lecture pendant le cycle 202, et exécute l'instruction décodée pendant le cycle 203 Si elle est prête à effectuer la préfecture d'une instruction pendant les cycles de décodage et d'exécution d'une instruction, l'unité CPU 1 lit une instruction pendant le cycle 205, elle décode l'instruction lue pendant le cycle 204, et exécute différentes opérations pendant le cycle 206 quand elle est prête à exécuter l'instruction suivante Si elle est prête à effectuer la préfecture d'une autre instruc- tion à nouveau après avoir exécuté l'instruction, l'unité CPU 1 lit une instruction dans la mémoire 2 pendant le cycle 208 Avec les opérations cidessus, l'unité CPU 1 termine un groupe de cycles d'exécution d'instruction-. Les cycles 211-220 pendant lesquels le processeur d'opérations séquentielles exécute une opération séquen- tielle vont maintenant être décrits Si une instruction lue par l'unité CPU 1 pendant le cycle 211 est décodée comme étant une instruction d'opération séquentielle pen- dant le cycle 212, l'instruction d'opération séquentielle est exécutée en faisant en sorte que l'unité CPU 1 appli- que une commande, une adresse, et des données à la fois au décodeur 3 et à la section de commande d'opération séquen- tielle 4 en tirant avantage du cycle d'exécution d'ins- truction 213 L'unité CPU 1, non capable de lire une ins- truction pendant ce cycle d'exécution d'instruction d'opé- ration séquentielle, ne peut décoder qu'une instruction prélue correspondant à un nombre de pipelines à l'inté- rieur de l'unité CPU 1 parmi les instructions prélues pendant le cycle 214 quand le cycle 213 est en cours d'exécution et pendant le cycle 217 quand le cycle 216 est en cours d'exécution. La Figure 11 des dessins annexés est un schéma de configuration de système représentant un autre exemple de processeur d'opérations séquentielles qui est un processeur de données classique révélé, par exemple, dans la Publication de Brevet Japonais Non Examiné N 038902/ 1987 Sur cette figure, la référence numérique 11 indique une unité CPU ayant une capacité de préfecture; la réfé- rence 12 indique une unité arithmétique et logique à bits de données (ALU à bits); la référence 13 indique une mémoire morte de programme (ROM); la référence 14 indique un circuit de conversion de pseudo-instruction qui, si une instruction appliquée à partir de la mémoire ROM 13 est dirigée vers l'unité ALU à bits 12, convertit l'ins- truction en une instruction de non-exécution (NOP) et applique l'instruction NOP à l'unité CPU 11; la référence indique une ligne de signaux de commande qui informe l'unité ALU à bits 12 qu'une instruction alors appliquée à partir de la mémoire ROM 13 doit être dirigée vers l'unité ALU à bits 12, la ligne de signaux transmettant le bit de poids fort (MSB) de la mémoire ROM 13; la réfé- rence 16 indique un premier bus de données pour trans- mettre une instruction appliquée à partir de la mémoire ROM 13; la référence 17 indique un deuxième bus de données pour transmettre des données entre l'unité CPU 1, d'une part, et le circuit de conversion de pseudo-instruction 14, l'unité ALU à bits 12, et la mémoire RAM 18 destinée à mémoriser les résultats d'opération, d'autre part; la référence 19 indique un circuit d'interface externe (I/F) d'une unité de commande de séquence; et la référence 20 indique un bus d'adresse. Les Figures 12 et 13 des dessins annexés sont un schéma de disposition d'instructions et un schéma d'opé- rationsséquentielles qui expliquent le fonctionnement du processeur d'opérations séquentielles représenté sur la Figure 11 Sur ces figures, les références numériques 501-504 indiquent des instructions; et les références 50 la-501 c, 502 a-502 d,503 a-503 d,504 a-504 c indiquent des cycles de déroulement de son traitement d'opération. On va maintenant décrire le fonctionnement du pro- cesseur d'opérations séquentielles classique représenté sur la Figure 11 en se référant au schéma de configura- tionsd'instructionsreprésenté sur la Figure 12 et au schéma d'opérations séquentielles représenté sur la Figure 13 L'unité CPU 11 lit un programme écrit dans la mémoire ROM 13 Si le programme lu dans la mémoire ROM 13 n'est pas un programme pour faire fonctionner l'unité ALU à bits 12, c'est-à-dire, une instruction d'unité CPU, le bit MSB du programme est à "O" Même si ce programme est appliqué à la fois à l'unité ALU à bits 12 et au circuit convertisseur de pseudo-instruction 14 par l'intermédiaire de la ligne de signaux de commande 15, l'unité ALU à bits 12 n'est pas mise en fonctionnement pendant que le circuit convertisseur de pseudo-instruction 14 transmet directe- ment à l'unité CPU 11 ce programme appliqué par la mé- moire ROM 13, pour faire ainsi en sorte que l'unité CPU 11 décode et exécute l'instruction reçue. D'autre part, si le programme lu par l'unité CPU 11 dans la mémoire ROM 13 doit faire fonctionner l'unité ALU à bits 12, c'est-à-dire une instruction d'opération spéciale, le bit MSB du programme est à " 1 ", et le pro- gramme est appliqué à la fois à l'unité ALU à bits 12 et au circuit convertisseur de pseudo-instruction 14 par l'intermédiaire de la ligne de signaux de commande 15. A la réception du programme, l'unité ALU à bits 12 exécute un traitement de bits de données sur les données conte- nues dans la mémoire RAM 18 au moyen d'une instruction (données) appliquée par la mémoire ROM 13 En même temps, le circuit convertisseur de pseudo-instruction 14 con- vertit l'instruction d'opération spéciale appliquée par la mémoire ROM 13 en une instruction de non-exécution (NOP) pour l'unité CPU 11 et applique l'instruction NOP à l'unité CPU 11 L'unité CPU 11 décode et exécute alors l'instruction NOP, et passe à un cycle suivant en igno- rant tout accès de l'extérieur C'est-à-dire que l'unité ALU à bits 12 peut exécuter un traitement de bits de données alors que l'unité CPU 11 est en train d'exécuter un cycle de préfecture d'instruction. En indiquant l'opération ci-dessus sur le schéma de disposition d'instructionsreprésenté sur la Figure 12 et le schéma d'opérations séquentielles représenté sur la Figure 13, les références numériques 501, 504 indiquent des instructions d'unité CPU; et les références 502,503 indiquent des instructions d'opération spéciale sur la Figure 12 En décrivant la même opération relativement au schéma d'opérations séquentielles représenté sur la Fi- gure 13, en référence aux cycles pour l'instruction d'unité CPU 501, l'unité CPU 11 lit une instruction dans la mémoire ROM 13 pendant le cycle de lecture 501 a, elle décode l'instruction lue pendant le cycle de déco- dage 501 b, et exécute l'instruction décodée pendant le cycle d'exécution 501 c En ce qui concerne les cycles pour l'instruction d'unité CPU 504, des cycles similaires à ceux qui précèdent seront répétés pour exécuter l'ins- truction. En ce qui concerne les cycles pour exécuter l'ins- truction d'opération spéciale 502 par l'unité ALU à bits 12, l'unité CPU 11 ne lit qu'une instruction appliquée par la mémoire ROM 13 et la convertit en instruction NOP pendant le cycle 502 a, elle décode l'instruction NOP pen- dant le cycle 502 b, et exécute l'instruction NOP pendant le cycle 502 c, et, en même temps, fait en sorte que l'unité ALU à bits 12 exécute l'opération spéciale pen- dant le cycle dtexécution d'opération spéciale 502 d Ces opérations sont appliquées pareillement à l'instruction d'opération spéciale 503. Puisque le processeur d'opérations séquentielles selon la Figure 9,qui est un processeur de don- nées classique, est réalisé comme on l'a décrit plus haut, même si l'unité CPU 1 capable d'effectuer la pré- lecture d'une instruction est utilisée pour exécuter une opération séquentielle, c'est après que l'unité CPU 1 ait lu l'instruction et décodé l'instruction d'opération sé- quentielle que la section de commande d'opération séquen- tielle 4 exécute l'instruction Ainsi, pendant que l'ins- truction est lue par l'unité CPU 1, la section de com- mande d'opération séquentielle 4 ne peut pas exécuter l'instruction d'opération séquentielle, ce qui ne permet pas à l'unité CPU 1 de lire une instruction quand l'opé- ration séquentielle est exécutée par la section de com- mande d'opération séquentielle 4 Ainsi, cela a entraîné une plus longue période de temps de traitement d'opéra- tion séquentielle. A ce propos, afin de surmonter le problème ci- dessus de l'augmentation du temps de traitement d'opé- ration séquentielle, le processeur d'opérations séquen- tielles représenté sur la Figure 11, qui est révélé dans la Publication de Brevet Japonais Non Examiné NO 38902/ 1987, a été proposé Ce processeur d'opérations séquen- tielles exécute une opération spéciale, c'est-à-dire,une opération séquentielle, uniquement pendant le cycle de lecture d'instruction, en éliminant la nécessité pour l'unité CPU 1 d'établir des données pour le processeur d'opérations séquentielles pendant l'exécution de l'opé- ration spéciale, permettant ainsi l'exécution rapide d'une opération spéciale Cependant, si l'unité CPU 11 ayant une capacité de préfecture est utilisée pour amé- liorer les performances de traitement de données, le pro- cesseur de données exécute le traitement d'opération spé- ciale pour une instruction prélue avant qu'une instruc- tion ne soit exécutée par l'unité CPU 11 Il en ré- sulte que, si un traitement exceptionnel tel qu'un trai- tement d'interruption a lieu et si l'unité CPU 11, après avoir tenu compte de ce traitement exceptionnel, rev ienne de celui-ci, une instruction d'opération spéciale qui a été prélue mais non exécutée en tant qu'instruction de non-exécution par l'unité CPU 11 est réexécutée, ce qui rend incorrect le résultat de l'opération Ainsi,l'unité CPU 11 ne doit pas exécuter un retour immédiatement dans ce cas De plus, si une instruction d'opération spéciale est disposée après une instruction d'unité CPU dans une zone pouvant être prélue, et que l'instruction d'unité CPU est une instruction telle qu'elle met en oeuvre le résultat de l'opération spéciale, le résultat de l'opéra- tion spéciale qui doit être utilisé lors du décodage de l'instruction d'unité CPU est le résultat de l'opération spéciale exécutée par la préfecture de l'instruction. Ainsi, l'instruction qui suit est exécutée anormalement avant que l'instruction qui précède ne soit exécutée Il en résulte qu'aucune instruction d'opération spéciale ne peut être disposée juste après une instruction d'unité CPU Ainsi, les instructions doivent être disposées dans l'ordre: une instruction d'unité CPU, une instruction fictive, et une instruction d'opération spéciale, ce qui a entraîné la présence d'une mémoire d'instructions de grande capacité. L'invention a été faite en raison de ces circons- tances et a pour but de fournir un processeur de données capable non seulement de lire et d'exécuter simultanément une instruction d'opération spéciale, qui est une instruc- tion d'opération séquentielle, même si une unité CPU ayant une capacité de préfecture d'instructions est mise en oeuvre, de sorte que sa vitesse de traitement de don- nées peut être améliorée, mais également de faire en sorte que l'unité CPU exécute rapidement un retour d'un traitement exceptionnel tel qu'un traitement d'interrup- tion quand l'opération spéciale est exécutée, sans rendre incorrect le résultat de l'opération et sans exiger une mémoire d'instructions de grande capacité. Un premier aspect de l'invention fournit un pro- cesseur de données comprenant: une unité centrale de traitement CPU capable non seulement de lire, de décoder, et d'exécuter des instructions provenant d'une mémoire conformément à un cycle machine mais également d'effec- tuer au moins une préfecture d'une instruction; un décodeur pour juger si l'instruction lue dans la mémoire par l'unité CPU est une instruction d'exécution normale ou une ins- truction d'opération spéciale; un circuit de jugement d'adresse qui, si l'instruction est jugée comme étant une instruction d'exécution normale, fait en sorte que l'unité CPU lise, décode et exécute l'instruction d'une manière continue, et, si l'instruction est jugée comme étant une instruction d'opération spéciale, non seulement fait en sorte que l'unité CPU lise et exécute une ins- truction de non-exécution mais également juge si l'opéra- tion spéciale est ou non exécutée en jugeant l'adresse en mémoire o a été mémorisée l'instruction d'opération spéciale Si l'instruction d'opération spéciale est jugée comme exécutable par le circuit de jugement d'adresse, le processeur de données fait en sorte que l'unité CPU décode et exécute l'instruction d'opération spéciale, et les données contenues dans le processeur de données sont sau- vegardées en sortant de ou rechargées dans la mémoire. Un second aspect de l'invention fournit un proces- seur de données comprenant: une unité centrale de traite- ment capable non seulement de lire, de décoder et d'exé- cuter des instructions provenant d'une mémoire conformément à un cycle machine mais également d'effectuer au moins une préfecture d'une instruction; un moyen de jugement d'ins- truction d'opération spéciale pour juger si l'instruc- tion lue dans la mémoire est une instruction d'exécution normale ou une instruction d'opération spé- ciale, un moyen de jugement d'instruction d'invalidation d'opération spéciale pour juger si l'instruction lue dans la mémoire est ou non une instruction d'invalidation d'opération spéciale spécifiée, le moyen de jugement d'instruction d'invalidation d'opération spéciale faisant en sorte que l'unité centrale de traitement émette une commande de remise à l'état initial lorsque l'instruction est jugée être une instruction d'invalidation d'opération spéciale, ou maintenant un signal d'inva- lidation d'opération spéciale jusqu'à ce que l'unité cen- trale de traitement lise une instruction de reprise d'opération spéciale dans la mémoire; un moyen de jugement de coïncidence d'adresse pour juger si l'adresse en mé- moire à laquelle a été mémorisée l'instruction d'opération spé- ciale coïncide avec l'adresse à laquelle a été mémorisée une instruction d'opération spéciale ayant été exécutée un nombre prédéterminé de fois et pour sortir un signal de coïncidence d'adresse si les adresses coinci- dent entre elles Si l'instruction lue dans la mémoire est jugée comme étant une instruction d'exécution normale par le moyen de jugement d'instruction d'opération spé- ciale, le moyen de jugement d'instruction d'invalidation d'opération spéciale, et le moyen de jugement de coinci- dence d'adresse, le processeur de données fait en sorte que l'unité centrale de traitement lise, décode et exé- cute d'une manière continue l'instruction d'exécution normale Si l'instruction d'opération spéciale est jugée comme étant une instruction d'invalidation d'opération spéciale ou une instruction de reprise d'opération spé- ciale, le processeur de données fait en sorte que l'unité centrale de traitement lise et exécute une instruction de non-exécution; si le signal d'invalidation d'opération spéciale ou le signal de coïncidence d'adresse sont cor- rects, le processeur de données fait en sorte que l'unité centrale de traitement n'exécute pas l'opération spéciale Si le signal de dé- tection d'instruction d'opération spéciale est correct et si le signal d'invalidation d'opération spéciale et le signal de coïncidence d'adresse sont tous les deux incorrects, le processeur de données fait en sorte que l'unité centrale de traitement exécute l'opération spé- ciale. Le processeur de données selon le premier aspect de l'invention exécute une instruction d'opération il spéciale simultanément avec le décodage et l'exécution d'une instruction d'unité CPU, ce qui raccourcit le temps de traitement d'opération spéciale. De plus, dans le cas d'un traitement exceptionnel tel qu'un traitement d'interruption pendant l'exécution d'une opération spéciale, le processeur de données peut, au moyen de son circuit de jugement d'adresse et de son circuit de commande de pile d'opérations séquentielles, revenir facilement du traitement exceptionnel et exécuter ainsi rapidement l'opération spéciale. Quand il exécute l'instruction d'opération spéciale, le processeur de données selon le second aspect de l'in- vention fait en sorte que l'unité CPU exécute une ins- truction d'opération spéciale lue pour le processeur de données simultanément en faisant en sorte que l'unité CPU décode et exécute une instruction de non-exécution (NOP), en réduisant ainsi le temps de traitement d'opération spéciale Le moyen de jugement de coïncidence d'adresse du processeur de données, n'exigeant pas de traitement supplémentaire au moment o le processeur de données re- vient d'un traitement exceptionnel tel qu'un traitement d'interruption, permet d'exécuter rapidement et correcte- ment des opérations spéciales De plus, le moyen de juge- ment d'instruction d'invalidation d'opération spéciale du processeur de données, permettant de disposer une ins- truction d'opération spéciale juste après une instruction d'unité CPU qui met en oeuvre le résultat de l'opération spéciale, contribue à empêcher que la capacité de mémoire d'instructions augmente, même dans le cas o l'unité CPU peut effectuer une préfecture d'un grand nombre d'ins- tructions. D'autres caractéristiques et avantages de la pré- sente invention seront mis en évidence dans la descrip- tion suivante, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: la Figure 1 est un schéma de configuration de sys- tème représentant un processeur de données qui est un exemple de réalisation de l'invention; les Figures 2 et 3 sont des schémas d'opérations séquentielles qui expliquent le fonctionnement du processeur de données représenté sur la Figure 1; la Figure 4 est un schéma de configuration de sys- tème représentant un processeur de données qui est un autre exemple de réalisation de l'invention; les Figures 5 et 7 sont des schémas de disposition d'instructions servant à expliquer le fonctionnement du processeur de données représenté sur la Figure 4; les Figures 6 et 8 sont des schémas d'opérations séquentielles servant à expliquer le fonctionnement du processeur de données représenté sur la Figure 4; la Figure 9 est un schéma de configuration de sys- tème représentant un exemple de processeur d'opérations séquentielles qui est un processeur de données classique; la Figure 10 est un schéma d'opérations séquen- tielles servant à expliquer le processeur d'opérations séquentielles représenté sur la Figure 9; la Figure 11 est un schéma de configuration de sys- tème représentant un autre exemple de processeur d'opé- rations séquentielles qui est un processeur de données classique; la Figure 12 est un schéma de disposition d'ins- tructions servant à expliquer le fonctionnement du pro- cesseur d'opérations séquentielles représenté sur la Figure 11; et la Figure 13 est un schéma d'opérations séquen- tielles servant à expliquer le fonctionnement du pro- cesseur d'opérations séquentielles représenté sur la Figure 11. Sur ces figures, la référence numérique 1 indique une unité centrale de traitement (CPU); la référence 2 indique une mémoire; la référence 3 indique un décodeur; la référence 4 indique une section de commande d'opéra- tion séquentielle; la référence 5 indique un signal de décodage, la référence 6 indique un registre d'opération séquentielle; la référence 7 indique une mémoire vive RAM de travail; la référence 8 indique un bus d'adresse; la référence 9 indique un bus de données; les références 11 et ll A indiquent des unités CPU; la référence 12 indique une unité arithmétique et logique à bits de données (ALU à bits); la référence 12 A indique une section de traitement de données; la référence 13 indique une mé- moire morte de programme (ROM); la référence 13 A indique une mémoire d'instructions; la référence 14 indique un circuit convertisseur de pseudo-instruction; la référence indique une ligne de signaux de commande; la référence 16 indique un premier bus de données; la référence 17 indique un deuxième bus de données; la référence 18 in- dique une mémoire RAM; la référence 19 indique un circuit d'interface (I/F); la référence 20 indique un bus d'adresse; la référence 21 indique un moyen de jugement d'instruc- tion d'opération spéciale; la référence 22 indique un signal de détection d'instruction d'opération spéciale; la référence 23 indique un moyen de jugement d'instruction d'invalidation d'opération spéciale; la référence 24 in- dique un signal d'invalidation d'opération spéciale; la référence 25 indique un signal de détection d'instruction d'invalidation/de reprise d'opération spéciale; la réfé- rence 26 indique un moyen de jugement de coïncidence d'adresse; la référence 27 indique un signal de coinci- dence d'adresse; la référence 28 indique un moyen de commande de séquence; la référence 29 indique un signal sélecteur de données; la référence 30 indique un signal de début d'opération spéciale; la référence 31 indique un décodeur d'instruction; la référence 32 indique une section de commande d'opération sur des données; la référence 33 indique un registre d'opération; la référence 34 indique un signal de mise à jour de données d'adresse; la référence 35 indique un circuit RAM I/F; la référence 101 indique un circuit de détection d'ins- truction d'opération séquentielle; la référence 102 indique un signal de détection d'instruction d'opération séquentielle; la référence 103 indique un sélecteur de données; la référence 104 indique une instruction de non-exécution; la référence 105 indique un circuit de jugement d'adresse; la référence 106 indique un signal d'absence de coïncidence d'adresse; la référence 107 indique un décodeur d'instruction; la référence 108 indique un circuit de commande de pile d'opérations séquentielles; la référence 109 indique une mémoire de piles d'opérations séquentielles; lesréférences 201-220, 301-315, 401-420, indiquent des cycles; les références * 501-504 indiquent des instructions; les références 501 a- 501 c, 502 a-502 d, 503 a-503 d, 504 a-504 c, indiquent des cycles; les références 601-607, 610-613, 701-706, 710- 714 indiquent des instructions; et les références 601 a- 607 a, 610 a-613 a, 601 b-607 b, 610 b-613 b, 601 c-607 c, 610 c- 611 c, 602 d-607 d, 701 a-706 a,710 a-714 a, 701 b-705 b, 701 c- 705 c, 710 c-712 c, 704 d-705 d indiquent des cycles. Sur les figures, les mêmes références numériques indiquent les mêmes parties et les mêmes composants ou des parties et des composants semblables. La Figure 1 est un schéma de configuration de système représentant un processeur de données qui est un exemple de réalisation de l'invention Sur cette figure, la référence numérique 1 indique une unité centrale de traitement (CPU) qui est un microprocesseur ayant une capacité de préfecture; la référence 2 indique une mémoire pour mémoriser une instruction d'exécution normale ou une instruction d'opération spéciale; la ré- férence 101 indique un circuit de détection d'instruc- tion d'opération séquentielle, qui juge si une instruc- tion lue dans la mémoire 2 au moyen d'une adresse spéci- fiée par l'unité CPU 1 est une instruction d'exécution normale ou une instruction d'opération séquentielle et engendre un signal de détection d'instruction d'opération séquentielle 102 si l'instruction est jugée comme étant une instruction d'opération séquentielle; la référence 103 indique un sélecteur de données pour commuter les données à recevoir par l'unité CPU 1 soit en données provenant de la mémoire 2, soit en instruction de non- exécution 104 au moyen du signal de détection d'instruc- tion d'opération séquentielle 102; la référence 105 indique un circuit de jugement d'adresse pour juger, quand une instruction d'opération séquentielle est lue, si l'adresse en mémoire 2 dans laquelle est mémorisée l'instruction coïncide ou non avec l'adresse dans laquelle a été mémorisée une instruction d'opération séquentielle ayant été exécutée un nombre prédéterminé de fois; la référence 106 indique un signal d'absence de coïncidence d'adresse qui devient correct quand les adresses sont jugées comme en coinci- dence entre elles par le circuit de jugement d'adresse 105; la référence 107 indique un décodeur d'instruction pour déterminer le type d'opération séquentielle en verrouillant les données de la mémoire 2 quand le signal de détection d'instruction d'opération séquentielle 102 et le signal d'absence de coïncidence d'adresse 106 deviennent corrects; la référence 108 indique un circuit de commande de pile d'opérations séquentielles qui, non seulement, mémorise une instruction du décodeur 107, le contenu d'un registre d'opération séquentielle 6, le contenu d'une mémoire vive RAM de travail 7 à l'adresse spécifiée par une instruction d'opération séquentielle, et le contenu d'une adresse de mémoire 2 o a été mémo- risée l'instruction d'opération séquentielle, mais éga- lement, selon une instruction de l'unité CPU 1, sauve- garde ou recharge dans une mémoire de pile d'opérations séquentielles 109 l'instruction contenue dans le décodeur 107, le contenu du registre d'opération séquentielle 6, le contenu de la mémoire RAM de travail 7 à l'adresse spécifiée par l'instruction d'opération séquentielle, et le contenu de l'adresse de mémoire 2 dans laquelle a été mémorisée l'instruction d'opération séquentielle si l'unité CPU 1 exécute un traitement exceptionnel tel qu'un traitement d'interruption ou un retour de celui-ci. Les Figures 2 et 3 sont des schémas d'opérations séquentielles qui expliquent le fonctionnement du proces- seur de données représenté sur la Figure 1 Sur ces fi- gures, les références numériques 301-315 et 401-420 dési- gnent des cycles de déroulement de son fonctionnement. On va maintenant décrire une opération du proces- seur de données représenté sur la Figure 1 qui est un exemple de réalisation de l'invention en se référant aux schémas d'opérations séquentielles représentés sur les Figures 2 et 3 La mémoire 2 sort une instruction à une adresse correspondant à l'adresse envoyée par l'unité CPU 1 L'instruction sortie de la mémoire 2 est jugée pour déterminer si c'est une instruction d'unité CPU 1 normale ou une instruction d'opération séquentielle au moyen du circuit de détection d'instruction d'opération séquentielle 101 Si elle est jugée comme étant une ins- truction d'exécution normale, l'instruction provenant de la mémoire 2 est sélectionnée par le sélecteur de données 103, elle est envoyée à l'unité CPU 1, et elle est décodée et exécutée par l'unité CPU 1 D'autre part, si elle est jugée comme étant une instruction d'opération séquentielle, une instruction de non-exécution 104 est sélectionnée par le sélecteur de données 103, elle est envoyée à l'unité CPU 1, et elle est décodée et exécutée par l'unité CPU 1 A ce moment-là, le circuit de jugement d'adresse 105 juge si l'adresse en mémoire 2 dans laquelle a été mémorisée l'instruction coïncide ou non avec l'adresse dans laquelle a été mémorisée une instruction d'opération séquentielle ayant été exécutée un nombre prédéterminé de fois Si les adresses ne coïncident pas entre elles, l'instruction provenant de la mémoire 2 est envoyée au décodeur d'instruction 107 pour un décodage, et l'opéra- tion séquentielle est exécutée ensuite par la section de commande d'opération séquentielle 4 Son résultat est mémorisé dans la mémoire RAM de travail 7 De plus, en même temps que l'opération ci-dessus, des données telles que l'instruction appliquée au décodeur d'instruction 107, le contenu du registre d'opération séquentielle 6, le contenu de l'adresse en mémoire 2 dans laquelle a été mémorisée l'instruction d'opération séquentielle, et les données de la mémoire RAM de travail 7, qui sont toutes mainte- nues dans le circuit de commande de pile d'opérations séquentielles 108 sont mises à jour. Les données à l'intérieur du circuit de commande de pile d'opérations séquentielles 108 sont sauvegardées ou rechargées dans la mémoire de pile d'opérations sé- quentielles 109 en envoyant une commande au circuit de commande de pile d'opérations séquentielles 108. En indiquant cette opération par les schémas d'opé- rationsséquentielles des Figures 2 et 3, une instruction d'exécution normale est lue, décodée, et exécutée par l'unité CPU 1 pendant les cycles 301-315, alors qu'une opération séquentielle est exécutée par le processeur de données pendant les cycles 401-420 Quand l'unité CPU 1 exécute l'instruction d'exécution normale, l'ins- truction est lue en mémoire 2 pendant le cycle 301; l'ins- truction est décodée pendant le cycle 302; l'instruction décodée est exécutée pendant le cycle 303. L'unité CPU 1 effectue également la préfecture d'une instruction pendant les cycles 305-311 et attend pour décoder et exécuter l'instruction A ce moment-là, si un traitement exceptionnel tel qu'un traitement d'in- terruption a lieu comme on l'a représenté par le carac- tère de référence A sur la Figure 2, l'unité CPU 1 rejette l'instruction déjà décodée mais non encore exécutée pen- dant les cycles 305, 308, et lit à nouveau l'instruction et l'exécute lors du retour du traitement exceptionnel. En exécutant une instruction d'opération séquentielle, l'unité CPU 1 reçoit l'instruction lue en mémoire 2 en tant qu'instruction non exécutable 104 pendant le cycle 401, la décode pendant le cycle 403, et l'exécute pendant le cycle 407 de telle sorte que l'opération séquentielle peut être exécutée par le processeur de données pendant le cycle 402 alors que le cycle de lecture 401 est exécuté. L'unité CPU 1 exécute également la préfecture des instructions non exécutables 104 pendant les cycles 404, 409, et, en même temps, exécute les opérations séquen- tielles correspondant aux instructions prélues pendant les cycles 406,410 A ce moment-là, si un traitement exceptionnel tel qu'un traitement d'interruption a lieu comme on l'a représenté par le caractère de référence B sur la Figure 3, l'unité CPU 1 rejette l'instruction déjà prélue mais non encore exécutée pendant le cycle 414, et relit l'instruction, l'exécute, et reçoit une instruction non exécutable 104 lors d'un retour du traitement excep- tionnel Cependant, si l'adresse en mémoire 2 est jugée a ce moment-là comme coïncidant avec l'adresse dans laquelle a été mémorisée une instruction d'opération séquentielle ayant été exécutée un nombre prédéterminé de fois au moyen du circuit de jugement d'adresse 105, aucune opé- ration séquentielle n'est exécutée De plus, dans le cas de l'exécution de l'opération séquentielle pendant un traitement exceptionnel, l'état du système peut être facilement contrôlé en appliquant une commande de l'unité CPU 1 pour sauvegarder ou recharger les données dans le processeur de données. Dans un moyen de jugement de coïncidence d'adresse pour une instruction d'opération séquentielle constituée par le circuit de jugement d'adresse 105 de l'exemple de réalisation ci-dessus, l'adresse correspondant à l'ins- truction d'opération séquentielle est toujours jugée comme n'étant pas en coïncidence avec l'adresse en mé- moire 2 pendant un nombre prédéterminé de fois si une instruction d'initialisation a été émise par l'unité CPU 1. La Figure 4 est un schéma de configuration de sys- tème représentant un processeur de données qui est un autre exemple de réalisation de l'invention Sur cette figure, la référence numérique ll A indique une unité CPU ayant une capacité de préfecture; la référence 13 A indique une mémoire d'instructions pour mémoriser une instruction d'exécution normale ou une instruction d'opération spé- ciale; la référence 21 indique un moyen de jugement d'instruction d'opération spéciale qui juge si l'instruc- tion lue dans la mémoire d'instructions 13 A à une adresse spécifiée par l'unité CPU ll A est une instruction d'unité CPU ou une instruction d'opération spéciale, et sort un signal de détection d'instruction d'opération spéciale 22 si elle est jugée comme étant une instruction d'opé- ration spéciale; la référence 23 indique un moyen de jugement d'instruction d'invalidation d'opération spé- ciale qui juge si l'instruction lue dans la mémoire d'ins- tructions 13 A à une adresse spécifiée par l'unité CPU ll A est ou non une instruction d'invalidation d'opération spéciale spécifiée,et émet une commande de remise à l'état initial au moyen de l'unité CPU ll A lorsque l'instruction est jugée être une instruction d'invalidation d'opération spéciale ou sort un signal d'invalidation d'opération spéciale 24 jusqu'à ce que l'unité CPU 1 lise une ins- truction de reprise d'opération spéciale dans la mémoire d'instructiorisl 3 A, et sort un signal de détection d'ins- truction d'invalidation/de reprise d'opération spéciale 25 si l'instruction lue dans la mémoire d'instructions 13 A est une instruction d'invalidation d'opération spéciale ou une instruction de reprise d'opération spéciale; la référence 26 indique un moyen de jugement de coïncidence d'adresse qui juge si l'adresse correspondant à une instruction d'opération spéciale lue coïncide avec l'adresse dans laquelle a été mémorisée une instruction d'opération spéciale ayant été exécutée un nombre prédéterminé de fois, et qui, si les adresses coïncident entre elles, sort un signal de coïncidence d'adresse 27; la référence 28 in- dique un moyen de commande de séquence qui, si l'instruc- tion lue dans la mémoire d'instructions 13 A au moyen du signal de détection d'instruction d'opération spéciale 22, du signal d'invalidation d'opération spéciale 24, du signal de détection d'instruction d'invalidation/de re- prise d'opération spéciale 25, et du signal de coinci- dence d'adresse 27 est jugée comme étant une instruction d'exécution normale, fait en sorte que l'unité CPU ll A lise, décode et exécute l'instruction d'exécution normale, et, si l'instruction est jugée comme étant une instruc- tion d'opération spéciale, sort un signal sélecteur 29 à un circuit convertisseur de pseudo-instruction 14 de manière à faire en sorte que l'unité CPU li A lise une instruction NOP, et, si le signal de détection d'instruc- tion d'opération spéciale 22 est correct et si le signal d'invalidation d'opération spéciale 24 et le signal de coincidence d'adresse 27 sont tous les deux incorrects, et exécute un traitement de données en engendrant un signal de début d'opération spéciale 30 dans une section de traitement de données 12 A; la référence 31 indique un décodeur d'instruction qui est amené à décoder une ins- truction lue dans la mémoire d'instructions 13 A au moyen d'un signal de début d'opération spéciale 30 et sort une instruction d'exécution destinée à une section de commande d'opération sur des données 32; la référence 33 indique un registre d'opération, situé dans la section de commande d'opération sur des données 32, pour maintenir un résultat d'opération; la référence 18 indique une mémoire RAM dans laquelle sont mémorisées des données à utiliser pour exécuter une instruction d'opération spéciale; la référence 34 indique un signal de mise à jour de données d'adresse qui est envoyé par le moyen de commande de séquence 28 pour mettre à jour une adresse mémorisée dans le moyen de jugement de coïncidence d'adresse 26 quand une opération spéciale a été exécutée; et la référence 35 indique un circuit RAM I/F qui valide à la fois l'unité CPU 1 l A et la section de traitement de données 12 A pour avoir accès à la mémoire RAM 18 afin d'écrire et de lire des données. Les figures 5 et 7 sont des schémas de disposition d'instructions qui expliquent le fonctionnement du processeur de données représenté sur la figure 4. Les figures 6 et 8 sont des schémas d'opérations séquentielles qui expliquent le fonctionnement du même processeur de données. Sur ces figures, les références numériques 601-607, 610-613, 701-706, 710714 indiquent des instructions; et les références 601 a-607 a, 610 a-613 a, 601 b-607 b, 610 b-613 b, 601 c-607 c, 610 c- 611 c, 602 d-607 d, 701 a-706 a, 710 a-714 a, 701 b-705 b, 701 c-705 c, 710 c-712 c, 704 d-705 d, représentent des cycles de déroulement de son fonctionnement. On va décrire le fonctionnement du processeur de données représenté sur la figure 4, qui est un autre exemple de réalisation de l'invention La mémoire d'instructions 13 A sort une instruction de l'adresse correspondant à l'adresse envoyée par l'unité CPU ll A L'instruction sortie de la mémoire d'instructions 13 A est jugée pour déterminer si c'est une instruction d'unité CPU ou une instruction d'opération spéciale par le moyen de jugement d'instruction d'opération spéciale 21 Si elle est jugée comme étant une instruction d'unité CPU, ni le signal de détection d'instruction d'opération spéciale 22 n'est sorti, ni le signal sélecteur de données 29 n'est sorti du moyen de commande de séquence 28, et il en résulte que l'instruction appliquée par la mémoire d'instructions 13 A est sélectionnée par le circuit con- vertisseur de pseudo-instruction 14 et appliquée à l'unité CPU ll A L'unité CPU ll A lit cette instruction, et la décode et l'exécute Si l'instruction est jugée comme étant une instruction d'opération spéciale, le signal de détection d'instruction d'opération spéciale 22 est sorti, le signal sélecteur de données 29 étant ainsi appliqué par le moyen de commande de séquence 28, et il en résulte qu'une instruction NOP est sélectionnée par le circuit convertisseur de pseudo-instruction 14 et appliquée à l'unité CPU ll A L'unité CPU ll A lit l'ins- truction NOP, la décode et l'exécute A ce moment-là, le moyen de jugement de coïncidence d'adresse 26 juge si l'adresse dans laquelle a été mémorisée l'instruction d'opération spéciale coincide ou non avec l'adresse dans laquelle a été mémorisée une instruction d'opération spéciale ayant été exécutée un nombre prédéterminé de fois et, si les adresses coin- cident entre elles, le signal de coïncidence d'adresse 27 est sorti Le moyen de commande de séquence 28 sort le signal de début d'opération spéciale 30 en direction de la section de traitement de données 12 A quand le signal de détection d'instruction d'opération spéciale 22 est correct et le signal de coïncidence d'adresse 27 et le signal d'invalidation d'opération spéciale 24 sont tous les deux incorrects L'instruction provenant de la mémoire d'instructions 13 A est reçue et décodée par le décodeur d'instruction 31, et la section de commande d'opération sur des données 32 exécute ensuite un traitement de don- nées et son résultat est mémorisé dans la mémoire RAM 18 par l'intermédiaire du circuit RAM I/F 35, si nécessaire. Le moyen de commande de séquence 28 envoie également un signal de mise à jour de données d'adresse 34 au moyen de jugement de coïncidence d'adresse 26, et met à jour l'adresse dans laquelle a été mémorisée une instruction d'opération spéciale ayant été exécutée un nombre prédéterminé de fois. Si l'instruction lue dans la mémoire d'instructions 13 A est jugée comme étant une instruction d'invalidation d'opération spéciale, un signal de détection d'instruc- tion d'invalidation/de reprise d'opération spéciale 25 est sorti-, celui-ci faisant en sorte à son tour que le signal sélecteur de données 29 soit envoyé au circuit convertisseur de pseudo-instruction 14 par le moyen de commande de séquence 28 Il en résulte que l'unité CPU ll A reçoit une instruction NOP du circuit convertisseur de pseudo-instruction 14, et la décode et l'exécute. Ensuite, si une instruction d'opération spéciale est lue dans la mémoire d'instruction 13 A, le signal de détection d'instruction d'opération spéciale 22 est sorti du moyen de jugement d'instruction d'opération spéciale 21 Il en résulte que l'unité CPU ll A reçoit une instruction NOP, et la décode et l'exécute Cependant, puisque l'unité CPU ll A a reçu un signal d'invalidation d'opération spéciale 24, le moyen de commande de séquence 28 ne sort ni un signal de début d'opération spéciale 30, ni un signal de mise à jour de données d'adresse 34 Il s'ensuit que les contenusdu registre d'opération 33 et du moyen de jugement de coïncidence d'adresse 26 restent inchangés et qu'aucune opération spéciale n'est exécutée Le signal d'invalida- tion d'opération spéciale 24 est ensuite remis à l'état initial, soit par l'unité CPU 11 qui lit l'instruction de reprise d'opération spéciale dans la mémoire 13 A, soit directement par l'émission d'une commande pour remettre à l'état initial le signal d'invalidation d'opération spé- ciale 24 en direction du moyen de jugement d'instruction d'invalidation d'opération spéciale 23 et il en résulte que, lorsqu'elle est lue ensuite dans lamémoire d'ins- tructions 13 A, l'instruction d'opération spéciale est exécutée normalement. On va décrire le fonctionnement tel que ci-dessus en se référant aux schémas de disposition des instruc- tions et aux schémas d'opérations séquentielles repré- sentés sur les Figures 5 à 8 Sur la Figure 5, la réfé- rence numérique 601 indique une instruction d'unité CPU; les références 610-613 indiquent des instructions d'unité CPU pendant un traitement d'interruption; et les réfé- rences 602-607 indiquent des instructions d'opération spéciale En décrivant le fonctionnement ci-dessus en se référant au schéma d'opérations séquentielles représenté sur la Figure 6, on voit que l'unité CPU ll A lit une instruction dans la mémoire d'instructions 13 A pendant un cycle de lecture 601 a, la décode pendant un cycle 601 b, et l'exécute pendant un cycle 601 c A ce moment-là, en même temps qu'elle décode l'instruction lue pendant le cycle 601 b, l'unité CPU ll A lit une instruction d'opéra- tion spéciale pendant un cycle 602 a; en même temps qu'elle exécute l'instruction lue pendant le cycle 601 c, l'unité CPU ll A lit une instruction pendant le cycle 603 a, la décode pendant un cycle 602 b, et la section de traitement de données 12 A exécute un traitement de données pendant un cycle 602 d En conséquence, l'unité CPU ll A, en lisant et en décodant une instruction suivante alors qu'elle exécute une instruction lue, est maintenue prête à exé- cuter l'instruction suivante à l'achèvement de l'exécu- tion de l'instruction lue A ce moment-là, si un traite- ment exceptionnel tel qu'un traitement d'interruption a lieu comme on l'a indiqué par le caractère de référence A sur la Figure 6, l'unité CPU ll A, après avoir exécuté une instruction NOP pendant un cycle 603 c, rejette l'ins- truction et les données lues et décodées d'avance pendant les cycles 604 b et 605 a, respectivement, et exécute un traitement d'interruption pendant les cycles 610-613. Ensuite, quand elle revient des cycles de traitement d'interruption cidessus, l'unité CPU ll A relit une instruction 604 qui est une instruction suivant Pins- truction 603 qui a été exécutée avant d'entrer dans les cycles de traitement d'interruption Pour décoder et exécuter l'instruction 604, l'unité CPU ll A exécute à nouveau les cycles de lecture de post-traitement d'in- terruption 604 a et 605 a, un signal de détection d'ins- truction d'opération spéciale 22 étant ainsi émis et, à son tour, une instruction NOP étant ainsi envoyée à l'unité CPU ll A Cependant, puisque les cycles d'opéra- tion spéciale 604 d, 605 d correspondant aux cycles 604 a, 605 a ont déjà été exécutés avant le traitement d'inter- ruption, les adresses correspondant aux instructions 604, 605 sont mémorisées dans le moyen de jugement de coinci- dence d'adresse 26, et le signal de coïncidence d'adresse 27 est ainsi envoyé au moyen de commande de séquence 28 pendant un cycle de lecture quand l'unité CPU li A est revenue de son traitement d'interruption Il en résulte que ni le signal de début d'opération spéciale 30, ni le signal de mise à jour de données d'adresse 34 ne sont sortis, la réexécution de la même opération spéciale (cycles 604 d,605 d) n'étant ainsi jamais réalisée Ensuite, en ce qui concerne les instructions d'opération spéciale pendant les cycles 605,607, il n'y a pas de données d'adresse mémorisées dans le moyen de jugement de coin- cidence d'adresse 26 Il s'ensuite qu'aucun signal de coïncidence d'adresse n'est sorti et cela permet ainsi d'exécuter l'opération spéciale Comme on l'a décrit plus haut, même si un traitement exceptionnel tel qu'un traitement d'interruption a lieu alors qu'une opération spéciale est exécutée, les instructions d'opération spé- ciale 602-607 ne sont exécutées qu'une fois, de sorte qu'il n'y a pas de cas o leurs résultats d'opération deviennent incorrects De plus, il n'est pas nécessaire qu'une procédure fasse en sorte que l'unité CPU ll A revienne du traitement exceptionnel. Un cas o une instruction d'opération spéciale est disposée après une instruction d'unité CPU qui met en oeuvre le résultat de l'opération spéciale va main- tenant être décrit en se référant aux Figures 7 et 8. Sur la Figure 7, les références numériques 701, 706 indiquent des instructions d'unité CPU envoyées à l'unité CPU 1 l A; la référence 702 indique une instruction pour invalider une opération spéciale; la référence 703 in- dique une instruction de sous-programme (instruction SUB) qui permet à l'unité CPU ll A d'utiliser directement le résultat de l'opération spéciale; les références 704,705 indiquent des instructions d'opération spéciale dispo- sées à la suite de l'instruction SUB 703; la référence 710 indique une instruction d'unité CPU dans un sous- programme; la référence 711 indique une instruction de reprise d'opération spéciale; et la référence 712 indique une instruction de retour (instruction RET) du sous- programme On va décrire l'opération de traitement de données ci-dessus en se référant au schéma d'opérations séquentielles représenté sur la Figure 8 Comme on l'a décrit plus haut, l'unité CPU ll A lit une instruction d'unité CPU pendant un cycle 701 a, la décode pendant un cycle 701 b, et l'exécute pendant un cycle 701 c D'autre part, l'unité CPU ll A lit une instruction d'invalidation d'opération spéciale 702 dans la mémoire d'instructions 13 A en même temps qu'elle décode l'instruction d'unité CPU pendant le cycle 701 b A ce moment-là, le moyen de jugement d'instruction d'invalidation d'opération spé- ciale 23 envoie un signal de détection d'instruction d'invalidation/de reprise d'opération spéciale 25 et un signal d'invalidation d'opération spéciale 24 au moyen de commande de séquence 28 Le moyen de commande de séquence 28 envoie un signal sélecteur de données 29 au circuit convertisseur de pseudo-instruction 14 et une instruction NOP à l'unité CPU ll A Ensuite, alors qu'elle exécute l'instruction pendant le cycle 701 c, l'unité CPU ll A lit l'instruction SUB 703 pendant le cycle 703 a et, en même temps, décode l'instruction NOP pendant le cycle 702 b Alors que l'instruction NOP est exécutée pendant le cycle 702 c, l'unité CPU li A lit une instruc- tion d'opération spéciale pendant le cycle 704 a A ce moment-là, le moyen de jugement d'instruction d'opération spéciale 21 envoie un signal de détection d'instruction d'opération spéciale 22 au moyen de commande de séquence 28, et celui-ci fait en sorte que le signal sélecteur de données 29 soit envoyé au circuit convertisseur de pseudo- instruction 14, de sorte que l'unité CPU ll A lit l'ins- truction NOP Cependant, puisque le signal d'invalidation d'opération spéciale 24 a été envoyé au moyen de commande de séquence 28, ni le signal de début d'opération spéciale , ni le signal de mise à jour de données d'adresse 24 ne sont sortis et, en conséquence, le résultat de l'opé- ration spéciale et le contenu du moyen de jugement de coïncidence d'adresse 26 restent inchangés Cette opéra- tion est appliquée similairement au cycle 705 a pendant lequel une instruction pour l'exécution du cycle 703 c est lue Ensuite, l'unité CPU ll A entre dans un cycle de de traitement de sous-programme en exécutant le cycle 703 c, elle met en oeuvre le résultat de l'opération spé- ciale tandis qu'une instruction suivant l'instruction d'unité CPU 710 est exécutée, et elle lit ensuite l'ins- truction de reprise d'opération spéciale 711 pendant un cycle de lecture d'instruction de reprise d'opération spéciale en faisant ainsi en sorte que le moyen de juge- ment d'instruction d'invalidation d'opération spéciale 23 invalide lesignal d'invalidation d'opération spéciale 24 et valide le signal de détection d'instruction d'invali- dation/de reprise d'opération spéciale 25, de sorte que le signal de détection d'instruction d'invalidation/ de reprise d'opération spéciale 25 est envoyé au moyen de commande de séquence 28 Il en résulte que l'unité CPU ll A lit une instruction NOP, et devient prête ensuite à exécuter une opération spéciale quand arrive un cycle de lecture d'instruction d'opération spéciale Si l'unité CPU li A est revenue du traitement du sous-programme par le cycle 712 b pour décoder l'instruction RET 712 et par le cycle 712 c pour l'exécuter, l'unité CPU l A relit l'instruction d'opération spéciale 704 pendant le cycle 704 a A ce moment-là, comme on l'a décrit plus haut, le signal de détection d'instruction d'opération spéciale 22 est envoyé au moyen de commande de séquence 28 et aucun signal d'invalidation d'opération spéciale 24 ne lui est appliqué Il en résulte que l'unité CPU 1 l A non seulement reçoit une instruction NOP, en étant amenée à la lire et à l'exécuter, mais également exécute l'opération spéciale au moyen d'un signal de début d'opération spéciale 30 envoyé à la section de traitement de données 12 A De plus, lors de la sortie d'un signal de mise à jour de données d'adresse 34 en direction du moyen de jugement de coinci- dence d'adresse 26, l'unité CPU 1 l A met à jour les données d'adresse dans le moyen de jugement de coïncidence d'adresse 26 En outre, l'instruction d'opération spé- ciale 705 peut également être exécutée à des vitesses élevées sans augmenter la capacité de la mémoire d'ins- tructions 13 A en exécutant l'opération spéciale comme on l'a décrit plus haut. Ainsi qu'on l'a décrit dans les pages précédentes, le processeur de données de l'invention est pourvu: de l'unité CPU capable non seulement de lire, décoder, et d'exécuter une instruction provenant d'une mémoire selon un cycle machine, mais également d'effectuer la prélec- ture d'une instruction; du décodeur pour juger l'instruc- tion lue dans la mémoire par l'unité CPU comme étant une instruction d'exécution normale ou une instruction d'opé- ration spéciale; du circuit de jugement d'adresse qui, si l'instruction est jugée comme étant une instruction d'exécution normale, fait en sorte que l'unité CPU lise, décode et exécute l'instruction d'une manière continue, et, si l'instruction est jugée comme étant une instruc- tion d'opération spéciale, non seulement fait en sorte que l'unité CPU lise et exécute une instruction de non- exécution mais également juge si l'opération spéciale est ou non exécutée en jugeant l'adresse en mémoire dans laquelle a été mémorisée l'instruction d'opération spéciale Si l'instruction d'opération spéciale est jugée comme étant exécutable par le circuit de jugement d'adresse, le pro- cesseur de données fait en sorte que l'unité CPU décode et exécute l'instruction d'opération spéciale, et les données contenues dans le processeur de données sont sauvegardées de ou rechargées dans la mémoire Cela per- met à l'unité CPU de lire simultanément une instruction et d'exécuter une opération spéciale, en réduisant ainsi le temps de traitement d'opération spéciale De plus, dans le cas d'un traitement exceptionnel tel qu'un trai- tement d'interruption, l'opération spéciale peut être exécutée à des vitesses élevées sans avoir à émettre une commande ou l'équivalent si l'opération spéciale n'est pas exécutée pendant le traitement exceptionnel. Le second aspect de l'invention fournit un proces- seur de données qui est pourvu: de l'unité centrale de traitement capable non seulement de lire, décoder et d'exécuter une instruction provenant d'une mémoire selon un cycle machine,mais également d'effectuer la prélec- ture d'une instruction; du moyen de jugement d'instruc- tion d'opération spéciale pour juger si l'instruction lue dans la mémoire est une instruction d'exécution nor- male ou une instruction d'opération spéciale; d'un moyen de jugement d'instruction d'invalidation d'opération spéciale pour juger si l'instruction lue dans la mémoire est ou non une instruction d'invalidation d'opération spéciale spécifiée, le moyen de jugement d'instruction d'invalidation d'opération spéciale faisant en sorte que l'unité centrale de traitement émette une commande de remise à l'état initial lorsque l'instruction est jugée être une instruction d'invalidation d'opération spéciale, ou maintenant un signal d'invalidation d'opération spéciale jusqu'à ce que l'unité centrale de traitement lise une instruction de reprise d'opération spéciale en mémoire; du moyen de jugement de coïncidence d'adresse pour juger si l'adresse en mémoire dans laquelle a été mémorisée l'instruction d'opération spéciale coïncide ou non avec l'adresse dans laquelle a été mémorisée une instruction d'opération spéciale ayant été exécutée un nombre prédéterminé de fois et pour sortir un signal de coïncidence d'adresse si les adresses coïncident entre elles Si l'instruction lue en mémoire est jugée comme étant une instruction d'exécution normale par le moyen de jugement d'instruc- tion d'opération spéciale, le moyen de jugement d'instruc- tion d'invalidation d'opération spéciale, et le moyen de jugement de coïncidence d'adresse, le processeur de don- nées fait en sorte que l'unité centrale de traitement lise, décode et exécute l'instruction d'exécution normale d'une manière continue Si l'instruction d'opération spéciale est jugée comme étant une instruction d'invali- dation d'opération spéciale ou une instruction de reprise d'opération spéciale, le processeur de données fait en sorte que l'unité centrale de traitement lise et exécute une instruction de non-exécution; si le signal d'invali- dation d'opération spéciale ou le signal de coïncidence d'adresse sont corrects, il s'ensuit que l'unité centrale de traitement n'exécute pas l'opération spéciale Si le signal de détection d'instruction d'opération spéciale est correct et si le signal d'invalidation d'opération spéciale et le signal de coïncidence d'adresse sont tous les deux incorrects, le processeur de données fait en sorte que l'unité centrale de traitement exécute l'opé- ration spéciale Par conséquent, dans le cas d'un trai- tement exceptionnel tel qu'un traitement d'interruption alors que l'opération spéciale est exécutée, l'opération spéciale peut être exécutée rapidement et facilement, en permettant au processeur de données d'être pourvu d'une mémoire d'instructions de faible capacité. REVENDICATIONS 1 Processeur de données,caractérisé en ce qu'il comprend: une unité centrale de traitement (CPU) ( 1; 1 l A) capable non seulement de lire, de décoder et d'exécuter des instructions provenant d'une mémoire ( 2; 13 A) selon un cycle machine, mais également d'effectuer au moins une prélec- ture d'une instruction, l'unité centrale de traitement dirigeant: un moyen de jugement d'instruction d'opération spéciale ( 101; 21) pour juger si l'instruction lue en mémoire est une instruction d'exécution normale ou une instruction d'opération spéciale; un moyen de commande ( 103; 14,28) qui, si l'instruc- tion lue en mémoire est jugée comme étant une instruction d'exécution normale par le moyen de jugement d'instruc- tion d'opération spéciale, fait en sorte que l'unité centrale de traitement lise, décode, exécute d'une ma- nière continue l'instruction lue en mémoire; et, si l'ins- truction lue en mémoire est jugée comme étant une ins- truction d'opération spéciale, fait en sorte que l'unité centrale de traitement lise et exécute une instruction de non-exécution; un moyen de jugement de coïncidence d'adresse ( 105; 26) pour juger si l'adresse en mémoire dans laquelle a été mémorisée l'instruction d'opération spéciale coïncide ou non avec l'adresse dans laquelle a été mémorisée une instruction d'opération spéciale ayant été exécutée un nombre prédé- terminé de fois,et pour sortir un signal de coïncidence d'adresse si les adresses coïncident entre elles; un moyen de commande d'exécution d'opération spéciale ( 4; 28) qui, si le signal de coïncidence d'adresse est correct, n'exécute pas l'opération spéciale; si le signal de coïncidence d'adresse est incorrect, non seu- lement mémorise temporairement en mémoire l'instruction d'opération spéciale, le contenu d'un registre d'opération spéciale ( 6; 33), l'adresse en mémoire dans laquelle a été mémorisée l'instruction d'opération spéciale, et le contenu d'une mémoire vive RAM de travail ( 7; 18) à une adresse spéci- fiée par l'instruction d'opération spéciale,mais égale- ment exécute l'opération spéciale; et un moyen de commande de données ( 108; 32) qui, si une instruction destinée à sauvegarder les données in- ternes est émise par l'unité centrale de traitement, décharge dans une mémoire de pile d'opérations spéciales ( 109) des données internes telles que l'instruction d'opération spéciale, le contenu du registre d'opération spéciale et l'adresse correspondant à l'instruction d'opération spéciale; et, si une instruction destinée à recharger les données déchargées est émise par l'unité centrale de traitement, recharge intérieurement les don- nées dans la mémoire de pile d'opérations spéciales. 2 Processeur de données, caractérisé en ce qu'il comprend: une unité centrale de traitement (l;ll A) capable non seulement de lire, de décoder et d'exécuter des ins- tructions provenant d'une mémoire ( 2; 13 A) selon un cycle machine, mais également d'effectuer au moins une préfecture d'une instruction, l'unité centrale de traitement dirigeant: un moyen de jugement d'instruction d'opération spéciale ( 101; 21) pour juger si l'instruction lue en mémoire est une instruction d'exécution normale ou une instruction d'opération spéciale; un moyen de jugement d'instruction d'invalidation d'opération spéciale ( 23) pour juger si l'instruction lue en mémoire est ou non une instruction d'invalidation d'opération spéciale spécifiée, le moyen de jugement d'instruction d'invalidation d'opération spéciale faisant en sorte que l'unité centrale de traitement émette une commande de remise à l'état initial lorsque l'instruction est jugée être une instruction d'invalidation d'opération spéciale, ou maintenant un signal d'invalidation d'opération spéciale jusqu'à ce que l'unité centrale de traitement lise une instruction de reprise d'opération spéciale dans la mémoire; un moyen de jugement de coïncidence d'adresse ( 105; 26) pour juger si l'adresse en mémoire dans laquelle a été mémorisée l'instruction d'opération spéciale coïncide ou non avec l'adresse dans laquelle a été mémorisée une instruction d'opération spéciale ayant été exécutée un nombre prédé- terminé de fois et pour sortir un signal de coïncidence d'adresse si les adresses coïncident entre elles; et un moyen de commande de séquence ( 28) qui, si l'instruction lue en mémoire est jugée comme étant une instruction d'exécution normale par le moyen de jugement d'instruction d'opération spéciale, le moyen de jugement d'instruction d'invalidation d'opération spéciale, et le moyen de jugement de coïncidence d'adresse, fait en sorte que l'unité centrale de traitement lise, décode et exécute d'une manière continue l'instruction d'exécution normale; si l'instruction d'opération spéciale est jugée comme étant une instruction d'invalidation d'opération spéciale ou une instruction de reprise d'opération spé- ciale, fait en sorte que l'unité centrale de traitement lise et exécute une instruction de non-exécution; si le signal d'invalidation d'opération spéciale ou le signal de coïncidence d'adresse sont corrects, fait en sorte que l'unité centrale de traitement n'exécute pas l'opération spéciale; et, si un signal de détection d'instruction d'opération spéciale est correct et si le signal d'inva- lidation d'opération spéciale et le signal de coïncidence d'adresse sont tous les deux incorrects, fait en sorte que l'unité centrale de traitement exécute l'opération spéciale.