Brevet FR2650122A1 — publié le 19910125

Dispositif semi-conducteur à haute tension et son procédé de fabrication L'invention se rapporte à des dispositifs semi- conducteurs de puissance à haute tension tels que des transistors de puissance et à un procédé de fabrication de tels dispositifs. En particulier, l'invention se rapporte à un procédé utilisant la technologie des semi-conducteurs à plaque de champ résistive. D'une manière idéale, pour des dispositifs semi- conducteurs de puissance tels que des transistors de puissance, il est désirable que les dispositifs puissent fonctionner à des tensions élevées, proches de la tension de claquage théorique du semi-conducteur. Cependant, il est inévitable qu'au cours du processus de fabrication des défauts s'introduisent dans le semi- conducteur qui affecteront les propriétés semi-conductrices (par exemple la durée de vie des porteurs, la vitesse de recombinaison, la mobilité, etc.) et les propriétés du dispositif résultant. Par suite, la tension mesurée pour laquelle a lieu le claquage est considérablement inférieure à la tension de claquage théorique. Ainsi, la tension de fonctionnement de tels dispositifs est limitée, ce qui peut se révéler d'importance pour des dispositifs de puissance qui doivent dans certaines applications fonctionner jusqu'à des tensions de 800 à 900 V. Le silicium est le semiconducteur le plus communément utilisé, de sorte que, pour la commodité des explications, la description se poursuivra en utilisant le silicium comme exemple de matériau semi-conducteur. Nombre de procédés ont été développés en vue d'augmenter les capacités effectives de tension de claquage des dispositifs de puissance utilisant la.technologie planar. L'un de ces procédés met en oeuvre le traitement d'un dispositif possédant un anneau de garde, c'est-à-dire une électrode auxiliaire. Un tel procédé est bien connu dans la technique. Dans un transistor NPN, par exemple, un anneau de garde P+ est réalisé durant une étape de diffusion P+ et est positionné de façon qu'il y ait un espace bien défini entre cet anneau et l'électrode de collecteur du transistor NPN. L'anneau de garde abaisse le champ électrique à la jonction collecteur-base 26 50122 et, de ce fait, accroit les capacités en tension du dispositif. Cependant, des dispositifs réalisés suivant ce procédé ont des tensions de fonctionnement maximales qui se situent typiquement aux environs de 70% de la tension de claquage théorique. os05 Un autre procédé connu, qui permet d'augmenter les capa- cités en tension de dispositifs de puissance en utilisant des anneaux de garde, demande une étape de traitement de base additionnel à température très élevée, par exemple au-dessus de 1 200 C. Cependant, ce procédé nécessite deux étapes additionnelles de traitement et un domaine de température qui introduit des défauts dans le cristal et une variation de la durée de vie des porteurs minoritaires. Tous les procédés qui mettent en oeuvre des anneaux de garde présentent l'inconvénient que chaque anneau de garde augmente les dimensions de la puce d'une quantité pouvant aller jusqu'à 10 ou 15%. En outre, des problèmes peuvent apparaître durant le trai- tement de l'anneau de garde car il est extrêmement important que l'espace situé entre la jonction collecteur-base et l'anneau de garde soit clairement défini afin que le champ électrique puisse être suffisamment abaissé. Un autre inconvénient de ce procédé est que la tension mesurée à laquelle a lieu le claquage est toujours inférieure à la tension de claquage théorique. Un procédé différent qui aborde le problème de l'augmentation des capacités en tension des dispositifs de puissance à haute tension exige l'utilisation d'une plaque de champ. Dans ce cas, les dispositifs sont dotés d'une plaque de métal tel que l'aluminium, déposée sur un oxyde isolant. La plaque d'aluminium est attaquée par gravure de façon qu'elle s'étende seulement sur une tortion de l'oxyde isolant près de la jonction collecteur-base, ce qui réduit l'effet de courbure de jonction, c'est-àdire la courbure des lignes équipotentielles autour de la jonction collecteur-base. Cependant, au bord de la plaque d'aluminium, les lignes équipotentielles tendent à converger et, de ce fait, le champ électrique est accru. L'oxyde de silicium est la substance la plus communément utilisée à cause de son excellente compatibilité avec le silicium. Des expériences ont montré que, pour un tel dispositif à plaque de champ, il existe une relation entre l'épaisseur minimale d'oxyde de silicium et La résistivité de la couche épitaxiale de semi-conducteur afin d'obtenir la tension de claquage. Par contre, il est important aussi que l'épaisseur de l'oxyde de silicium entre la jonction collecteur-base et le bord de la plaque d'aluminium soit optimisée pour réduire le champ électrique au bord de la plaque d'aluminium. En tenant compte de ces deux exigences contradictoires, la valeur optimale pour ce paramètre est connue O10 expêrimentalement. Cependant, des dispositifs qui sont produits suivant ce procédé présentent des tensions de fonctionnement maximales qui sont typiquement seulement 60% environ de la tension de claquage théorique. On sait qu'un procédé perfectionné qui utilise une plaque de champ résistive a été développé. Ce procédé est similaire au procédé de la plaque de champ; cependant, un semi-conducteur polycristallin semiisolant tel qu'un silicium polycristallin (SIPOS) est déposé sur l'oxyde de silicium qui a été exposé par attaque par gravure de la plaque d'aluminium. Des dispositifs réalisés suivant un tel procédé peuvent supporter des tensions de fonctionnement ptus élevées; cependant, de tels dispositifs souffrent d'un nouveau problème lié à ce qu'on appelle l'effet de relâchement (walk out effect). L'effet de relâchement produit une variation graduelle de la tension de claquage mesurée qui affecte la stabilité des dispo- sitifs. Afin de remédier aux conséquences de l'effet de relâche- ment, une couche diélectrique additionnelle est déposée suivant la technique de dépôt chimique en phase vapeur (CVD) à haute tempéra- ture sur le semi-conducteur po'ycristallin. Typiquekent, cette seconde couche peut comprendre de l'oxyde de silicium, du nitrure de silicium ou un verre phosphosilicate. Cependant, bien que l'existence d'une seconde couche réalisée par dépôt CVD réduise l'effet de relâchement, la haute résistivité d'une telle couche compromet l'effet de la plaque de champ et, de ce fait, réduit con- sidérablement les capacités en tension de fonctionnement du dispo- sitif de puissance semi-conducteur. 2650 122 Ainsi, un but de la présente invention est de fournir un dispositif semiconducteur de puissance à haute tension amélioré ainsi qu'un procédé amélioré de fabrication d'un tel dispositif, d'o les inconvénients ci-dessus sont écartés. Dans un premier aspect, la présente invention a pour objet un dispositif semi-conducteur à haute tension comprenant: un substrat, une région épitaxiale sur ledit substrat, comprenant une région dopée d'électrode et une région dopée d'isolement, ladite région dopée d'électrode et ladite région dopée d'isolement étant séparées par une première distance, une couche d'isolement sur une partie de ladite région épitaxiale entre la région dopée d'isolement et la région dopée d'électrode, cette couche d'isolement couvrant 'une partie de l'extrémité de la région dopée d'électrode, une première couche de semi-conducteur polycristallin sur la couche d'isolement, et une couche de métallisation,. ledit dispositif semi-conducteur à haute tension étant caractérisé par: une seconde couche de semi-conducteur polycristallin sur ladite première couche de semi-conducteur polycristallin. La présente invention a également pour objet un procédé de fabrication d'un dispositif semi-conducteur à haute tension comprenant les étapes suivantes: choisir un substrat, former une région épitaxiale sur le substrat, former une première région dopée d'électrode dans ladite région épitaxiale, former une seconde région dopée d'électrode dans ladite première région dopée d'électrode et une région dopée d'isolement dans ladite région épitaxiale, former une couche d'isolement sur ladite région épitaxiale, le procédé étant caractérisé par les étapes suivantes: déposer des première et seconde couches de semi-conducteur polycristallin sur ladite couche d'isolement, former des première, seconde et troisième ouvertures dans les première et seconde couches de semi-conducteur polycristalLin et ladite couche d'isolement, déposer une couche de métallisation sur ladite seconde couche de semi-conducteur polycristallin et ladite région épitaxiale, graver ladite couche de métallisation pour former des première, seconde et troisième portions de métallisation dans les première, seconde et troisième ouvertures, ladite seconde portion de métallisation s'étendant sur une courte distance à partir de l'extrémité de ladite région dopée d'électrode en travers de ladite seconde couche de semi-conducteur polycristallin. Ainsi, puisque la plaque de champ est utilisée en conjonction avec une plaque de silicium polycristallin comportant deux couches, la résistivité de la seconde couche étant beaucoup plus grande que celle de la première couche, des dispositifs semi- conducteurs selon l'invention ont la capacité de supporter des tensions comprises entre 800 et 900 V ceci avec élimination de L'effet de relâchement. Un dispositif semi-conducteur à haute tension et un procédé pour sa fabrication vont maintenant être décrits, uniquement à titre d'exemples, en référence aux dessins annexés. La figure 1 représente une vue en coupe schématique simplifiée d'une portion d'un substrat d'un dispositif semi- conducteur à haute tension de l'art antérieur. La figure 2 représente une vue en coupe schématique simplifiée d'une portion d'un substrat d'un dispositif semi- conducteur à haute tension selon la présente invention. Les figures 3 à 10 représentent des vues en coupe schématiques simplifiées d'une portion d'un substrat semiconducteur au cours des différentes étapes du procédé de fabrication selon la présente invention. Dans la description qui va suivre et dans les figures 3 à , certaines régions sont identifiées comme correspondant à un matériau, à une conductivité et/ou à un type particulier. Cepen- dant, ceci est fait uniquement pour La commodité des explications et d'une manière nullement Limitative. Les spécialistes du domaine technique considéré comprendront, à la lecture de la description qui va suivre, que divers matériaux semi-conducteurs et diélec- triques peuvent être utilisés et que le dopage des différentes régions du substrat semi-conducteur peut être modifié afin d'obtenir différentes fonctions dans le dispositif. Dans une vue en coupe simplifiée d'une portion 2 d'un substrat semiconducteur d'un transistor à haute tension de l'art antérieur illustré à la figure 1, le transistor NPN à haute tension 2 comprend un substrat 4, une région épitaxiale 6 de type N comportant deux régions dopées 8 et 10 de type opposé qui y sont enterrées et une surface 12. Les régions dopées 8 et 10 sont séparées par une distance 14 qui peut être égale typiquement à pm. La région dopée 8 possède une concentration assez élevée en atomes accepteurs (c'est-à-dire P+) et forme l'électrode de base du transistor à haute tension (non représenté).-La région 10 est dopée avec une concentration élevée en atomes donneurs et forme le canal d'isolement qui fournit l'isolement électrique entre les différents composants du circuit. Les moyens de formation de telles couches et de telles régions sont classiques et bien connus dans la technique. Un masque dur 16 qui est formé sur la région épitaxiale 6 de façon à s'étendre par-dessus la surface libre 12 de la région épitaxiale entre le canal d'isolement 10 et une portion de la région d'électrode de base 8. Il est essentiel que le masque 16 suit résistant aux substances de gravure de la région semi- conductrice épitaxiale 6 ainsi qu'à l'oxydation. De tels matériaux- de masque sont bien connus dans la technique. Cependant, il convient que le masque 16 soit formé à partir d'oxyde de silicium par croissance thermique, avec une épaisseur typique 18 de 300 nm. Une couche de semi-conducteur polycristallin semi- isolant 20 est formée sur le masque 16 par dépôt CVD, dépôt CVD à basse pression (LPCVD) ou autres procédés bien connus dans la 26 50122 technique, avec une épaisseur 22 de l'ordre de 400 à 600 nm. Typiquement, on utilise du silicium polycristaLlin (SIPOS) ayant une concentration de 12% en oxygène. Le pourcentage d'oxygène détermine la résistivité qui, pour la concentration de 12%, est voisine de 108 Ocm, et la constante diélectrique, qui est voisine de 10, et ainsi la tension de fonctionnement du transistor à haute tension. Le silicium polycristallin possédant le pourcentage voulu de concentration est obtenu par dépôt LPCVD à des températures comprises entre 540 C et 680 C, par réaction entre du silane (SiH4) et du protoxyde d'oxygène (N20). La couche de silicium polycristallin 20 forme la plaque de champ résistive en coopération avec une couche de métallisation. Afin de réduire l'effet de relâchement qui apparaît avec une telle plaque de champ résistive, une couche diélectrique 24 est formée sur la couche de silicium polycristallin 20 par dépôt CVD à haute température. La couche diélectrique 24 a une épaisseur 26 de L'ordre de 500 à I 000 nm et peut comprendre de l'oxyde de silicium thermique, du nitrure de silicium, un verre phosphosilicate ou une combinaison de ces substances. La couche de métallisation, qui est généralement faite d'aluminium, est réalisée par dépôt sous vide sur la couche diélectrique 24 et les portions exposées 30A, 30B de la région semi-conductrice épitaxiale 6. Une opération de gravure est réalisée pour laisser une portion 28 couvrant une partie du canal d'isolement 10 et s'étendant sur une petite distance 32 en travers de la surface de la couche diélectrique 24. Une autre portion de la couche de métallisation, dont seule la partie 34 est représentée, couvre l'électrode de base 8 de la couche semi-conductrice épitaxiale et s'étend sur une petite distance 36 en travers de la surface de la couche diélectrique 24. La couche diélectrique 24 protège la région épitaxiale de l'environnement extérieur tel que de l'humidité de l'atmosphère et fournit une meilleure stabilité afin de réduire l'effet de rel che- ment. Cependant, en raison de la capacitance produite à l'interface de la couche diélectrique 24 et de la couche de silicium polycris- 2650 122 tallin 20, La couche diélectrique 24 réduit les capacités en tension de fonctionnement de 20% ou plus. En outre, à l'interface entre l'oxyde de silicium et la couche polycristalline 20, les charges interfaciales présentent un fort degré de dispersion et, par suite, introduisent une limitation des capacités en tension. En ce référant maintenant à la figure 2, dans une forme d'exécution préférée de la présente invention afin d'améliorer les capacités en tension de fonctionnement d'un transistor à haute tension, dont seulement la partie 42 est représentée, une seconde couche de silicium polycristallin 40 est déposée sur une première couche de silicium polycristallin 60. La structure du substrat de la figure 2 est similaire à celle du substrat de la figure I et les éléments de la figure 2 homologues de ceux de la figure 1 sont dotés des mêmes numéros de référence augmentés de 40. La portion 42 du transistor à haute tension comprend un substrat 44, une région épitaxiale 46 de type N sur le substrat, comportant un canal dopé d'isolement 50 et une électrode de base dopée 48, un masque d'oxyde de silicium 56 et une couche d'aluminium comportant des portions 68 et 74. Le masque d'oxyde de silicium est formé de façon à couvrir la surface libre 52 de la région épitaxiale 46 et une partie de l'électrode dopée de base 48. Une première couche de silicium polycristallin 60 est déposée sur le masque d'oxyde de silicium 56 par dépôt LPCVD, en utilisant le même appareillage, puis une seconde couche de silicium polycristallin 40 est déposée sur la première couche poly- cristalline. Les portions d'aluminium 68 et 74 sont formées de manière identique à celle qui a été décrite en référence à La figure 1. Puisqu'une seconde couche de silicium polycristallin 40 est déposée sur la première couche de silicium polycristallin 60, les problèmes d'interface qui apparaissent entre la couche de silicium polycristallin 20 et la couche diélectrique 24 du dispositif de la figure I sont écartés. En d'autres termes, la perte de tension due à la capacitance d'interface est éliminée en raison de ta compatibilité des deux couches. En plus de la seconde couche polycristalline destinée à améliorer la capacité de tension de fonctionnement, il est important d'optimiser certains paramètres afin d'obtenir des tensions de fonctionnement qui se situent dans la plage de 85Z à 95% de la tension de claquage théorique. Les capacités de tension de claquage dépendent de l'épaisseur 58 de la couche d'oxyde de silicium thermique 56 et sont optimales lorsque cette épaisseur est comprise entre 800 nm et 1 200 nm. Cela résulte du fait qu'une surface plus grande est nécessaire pour supporter une tension de claquage plus grande. La première couche de silicium polycristallin 60 est agencée de façon à présenter une proportion d'oxygène de 12% et une épaisseur 62 de l'ordre de 300 à 500 nm. Il est important que la seconde couche diélectrique ait une haute valeur de résistivité afin de maîtriser l'effet de relâchement et de réduire le courant de fuite. Ensuite, la seconde couche de silicium polycristallin 40 est agencée pour présenter une proportion d'oxygène de l'ordre de à 30%. Ceci peut être commodément obtenu en utilisant le même tube de dépôt LPCVD au cours de la même opération, mais en chan- geant les proportions des réactifs. Le résultat est une couche de silicium polycristallin possédant une résistivité supérieure à Ocm. L'épaisseur optimisée 41 pour la seconde couche de silicium polycristallin 40 se situe dans la plage 150 nm à 300 nm. Ainsi, on observera que, en utilisant une seconde couche de silici.4m polycristallin 40, en plus de l'élimination de la capa- citance interface, il n'est plus nécessaire d'utiliser un autre tube de dépôt LPCVD, ce qui est le cas lorsqu'on utilise un diélec- trique formé d'oxyde de silicium, de nitrure de silicium ou de verre phosphc.ilicate. Les première-et seconde couches de silicium polycristallin entre l'électrode de base 48 et le canal d'isolement agissent comme une plaque de champ de telle façon que les lignes équipotentielles sont obligées de s'étaler entre le bord de la portion d'aluminium 68 et le canal d'isolement 50. Ainsi, on obtient une réduction du champ électrique à la jonction collecteur- base. La tension de claquage dépend aussi de la géométrie de la plaque de champ, c'est-à-dire de ta géométrie des portions d'alumi- nium 68 et 74. La tension de claquage maximale mesurée est obtenue lorsque La distance optimale 43 mesurée du bord de l'électrode de base dopée 48 au bord de la portion d'aluminium 74 se situe dans la plage allant de 40 pm à 120 pm. Dans cette gamme, la tension de claquage mesurée est due à un effet d'avalanche en masse dans le silicium. IL est important aussi que la distance 54 entre l'élec- trode de base dopée P+ 48 et le canal d'isolement dopé 50 se situe dans la plage allant de 150 pm à 225 pm, puisque si la distance 54 est inférieure à 150 pm, la tension de claquage diminue à cause du claquage par effet de champ de surface. Un procédé de fabrication d'un transistor à haute tension selon la présente invention va maintenant être décrit en référence aux figures 3 à 10. Conformément à la figure 3, le procédé est mis en oeuvre sur un substrat 100 sur lequel on fait croître une région épitaxiale 101. La région épitaxiale 101, qui peut comprendre du silicium de type N, est ensuite masquée sélectivement à l'aide d'un masque d'oxyde de silicium 102. Puis, une région dopée 104 est formée par diffusion dans une portion non masquée prédéterminée de la région épitaxiale 101. La région 104 est dopée avec un type de conductivité P+. Une fois que la région dopée 104, qui constitue l'électrode de base du transistor, a été formée, la région épitaxiale 101 est masquée par un nouveau masque d'oxyde de silicium 106. Ensuite, deux régions prédéterminées 108 et 110, appartenant respectivement à la région épitaxiale 101 et à la région dopée P+ 104, sont formées par dit usion avec un type ce conductivité N+. La région dopée N+ 110 formée dans la région P+ 104 forme une électrode d'émetteur pour le transistor et la région dopée N+ 108 forme un canal d'isolement. Après la formation de l'électrode d'émetteur 110 et du canal d'isolement 108, le nouveau masque 106 est éliminé (figure 7). Puis, un masque dur 114 possédant une épaisseur prédéterminée est formé sur la région épitaxiale 101. Ce masque 114 est commodé- 2650 122 ment formé par croissance thermique d'oxyde de silicium suivant un procédé bien connu dans la technique. Une fois que le masque d'oxyde de silicium 114 a été formé, une première couche de silicium polycristallin 116, comportant une concentration de 12% d'oxygène et une épaisseur prédéterminée, et, à la suite, une seconde couche de silicium polycristallin 118, offrant une concen- tration de 30% d'oxygène et une épaisseur prédéterminée, sont déposées sur le masque d'oxyde de silicium 114. Les première et seconde couche de silicium polycristallin 116, 118 sont formées sur le masque 114 par dépôt LPCVD en une seule opération à des tempé- ratures comprises entre 540 C et 680 C en utilisant la réaction entre le silane (SiH4) et le protoxyde d'oxygène (N20). Des première, seconde et troisième ouvertures 120, 122, 124 sont maintenant formées. Ces ouvertures s'étendent toutes trois vers la région épitaxiale 101, la première ouverture 120 étant disposée au-dessus de l'électrode d'émetteur N+ 110, la seconde ouverture 122 étant disposée audessus de l'électrode de base P+ 104 et la troisième ouverture 124 étant disposée au-dessus du canal d'isolement N+ 108. Puis une couche de métallisation, en aluminium par exemple, est réalisée par dépôt sous vide sur la seconde couche polycristalline 118 et la région épitaxiale exposée 101. Puis est effectuée une gravure pour éliminer toutes les zones d'aluminium indésirables, de sorte qu'une portion 126 est formée dans la première ouverture 120 et s'étend sur une petite distance en travers de la seconde couche de silicium polycristallin 118. Une seconde portion 128 est formée dans la seconde ouverture 122 de manière à s'étendre sur une petite distance, comprise entre 40 pm et 120 Ipm, en travers de la seconde couche de silicum polycris- tallin 118.qui couvre la région entre l'électrode de base 104 et le canal d'isolement 108, et est.séparée de la première portion 126 par un espace 127. Une troisième portion 130 est formée dans la troisième ouverture 124 et s'étend sur une petite distance en travers de la seconde couche polycristalline 118 en direction de la seconde portion d'aluminium 128, comme montré à la figure 10. C'est donc un procédé de fabrication d'un transistor à haute tension selon la présente invention qui vient d'être décrit. Les opérations telles que masquage, dopage par diffusion, dépôt par épitaxie de matériaux semi-conducteurs sont bien connues dans la technique. En bref, grâce à l'utilisation d'une seconde couche de semi-conducteur polycristallin afin d'éliminer l'effet de rel che- ment et par optimisation de la géométrie et des propriétés élec- triques de la structure planar à haute tension, un dispositif semiconducteur à haute tension est obtenu grâce à la technique de la plaque de champ résistive. Les spécialistes observeront que, bien que l'exemple spécifique décrit cidessus se rapporte à un transistor bipolaire à haute tension, l'invention n'est pas limitée à ce type de dispo- sitif et peut être utilisée pour tout dispositif semi-conducteur à haute tension MOS ou bipolaire, tel que transistor et redresseur. REVENDICATIONS 1. Dispositif semi-conducteur à haute tension comprenant: un substrat (44) , une région épitaxiale (46) sur ledit substrat, comprenant une région dopée d'électrode (48) et une région dopée d'isolement (50), ladite région dopée d'électrode et ladite région dopée d'isolement étant séparée par une première distance (54), une couche d'isolement (56) sur une partie de ladite région épitaxiate entre la région dopée d'isolement et la région dopée d'électrode, cette couche d'isolement couvrant une partie de l'extrémité de la région dopée d'électrode, une première couche de semi-conducteur polycristallin (60) sur la couche d'isolement, et une couche de métallisation (68, 74), ledit dispositif semi-conduteur à haute tension étant caractérisé par: une seconde couche de semi-conducteur polycristallin (40) sur ladite première couche de semi-conducteur polycristallin. 2. Dispositif selon la revendication 1, caractérisé par le fait que ladite couche de métallisation (68, 74) est agencée de façon à recouvrir une partie de ladite région dopée d'isolement (50) en s'étendant sur une petite distance en travers de ladite seconde couche 'de semi-conducteur polycristallin et à recouvrir ladite région dopée d'électrode (48) en s'étendant sur une distance comprise entre 40 pm et 120 pm à partir de ladite extrémité de ladite région dopée d'électrode en travers de ladite couche de semi-conducteur polycristallin (40). 3. Dispositif selon la revendication 1 ou 2, caractérise par le fait que ladite couche d'isolement (56) possède une épaisseur comprise entre 800 nm et 1 200 nm. 4. Dispositif selon l'une quelconque des revendications 1 à 3, caractérisé par le fait que ladite première couche de semi- conducteur (60) possède une épaisseur comprise entre 300 nm et 500 nm. 5. Dispositif selon L'une quelconque des revendications 1 à 4, caractérisé par le fait que ladite seconde couche de semi- conducteur polycristalin (40) possède une épaisseur comprise entre nm et 300 nm. 6. Dispositif selon l'une quelconque des revendications 1 à , caractérisé par le fait que lesdites première et seconde couches de semi-conducteur polycristallin comprennent du silicium polycris- tallin comportant respectivement un premier et un second pourcen- tage de concentration d'oxygène. 7. Dispositif selon la revendication 6, caractérisé par le fait que le second pourcentage pour ladite seconde couche de semi- conducteur polycristallin (40) se situe dans la plage allant de 25% à 30%. 8. Dispositif selon l'une quelconque des revendications 1 à 7, caractérisé par le fait que ladite première distance (54) se situe dans la plage allant de 150 pm à 225 pm. 9. Dispositif selon la revendication 8, caractérisé par le fait que ladite région dopée d'électrode et ladite région dopée d'isolement sont dopées suivant des types opposés. 10. Procédé de fabrication d'un dispositif semi-conducteur à haute tension comprenant les étapes suivantes: choisir un substrat (100), former une région épitaxiale (101) sur ledit substrat (100), former une première région dopée d'électrode (104) dans ladite région épitaxiale (101), former une seconde région dopée d'électrode (110) dans ladite première région dopée d'électrode (104) et une région dopée d'isolement (108) dans ladite région épitaxiale (120, 122, 124) dans les première et seconde couches de semi- conducteur polycristallin et ladite couche d'isolement (114), déposer une couche de métallisation (126, 128, 130) sur ladite seconde couche de semiconducteur polycristallin (118) et Ladite région épitaxiale (101), graver ladite couche de métallisation pour former des première, seconde et troisième portions de métallisation (126, 128, 130) dans Les première, seconde et troisième ouvertures (120, 122, 123), ladite seconde portion de métallisation (128) s'étendant sur une petite distance à partir de l'extrémité de ladite région dopée d'électrode (104) en travers de ladite seconde couche de semi-conducteur polycristallin (118). 11. Procédé selon la revendication 10, caractérisé par le fait que la première électrode dopée (104) forme une électrode de base possédant une conductivité d'un premier type et que ladite seconde région dopée d'électrode (110) forme une électrode d'émetteur, ladite seconde électrode dopée et ladite région dopée d'isolement (108) ayant une conductivité d'un second type. 12. Procédé selon la revendication 10 ou 11, caractérisé par le fait que ladite petite distance se situe dans la plage allant de pm à 190 pm.