Brevet FR2649224A1 — publié le 19910104

SYSTEME DE TRAITEMENT DE L'INFORMATION CAPABLE DE PRENDRE FACILEMENT EN CHARGE LE TRAITEMENT D'UN PROCESSEUR DEFAILLANT Cette invention a pour objet un système de traitement de l'information qui est structuré en reliant plusieurs unités informatiques les unes aux autres. Récemment, le r8le d'un système de traitement de l'information est devenu de plus en plus important. Par conséquent, l'interruption du système de traitement de l'information a une sérieuse influence sur la société. Dans ces circonstances, une forte demande de la société actuelle concerne un système de traitement de l'information qui a une haute fiabilité et hautement résistant aux défaillances. En d'autres termes, un système fonctionnant vingt-quatre heures sur vingt- quatre et un système insensible aux défaillances sont nécessaires au système de traitement de l'information. Dans le but d'améliorer la fiablilité d'un système de traitement de l'information, beaucoup de systèmes ont été proposés qui ont plusieurs unités de traitement de l'information reliées les unes aux autres et qui peuvent être appelés systèmes multiprocesseurs. Dans ces systèmes multiprocesseurs, lorsqu'une des unités de traitement de l'information est défaillante pendant le traitement d'un signal de donnée restitué dans une unité de traitement de l'information défaillante, une autre unité de traitement de l'information prend en charge le traitement de l'unité de traitement de l'information défaillante et continue à exécuter le traitement à la place de l'unité de traitement de l'information défaillante. Grâce à cette structure, le système de traitement de l'information peut continuer le traitement en entier sans interrompre le traitement. Plus particulièrement, une unité de traitement de l'information classique comprend une unité de traitement de contrôle, une unité de mémoire, et une unité de traitement de communication qui sont toutes reliées les unes aux autres par l'intermédiaire d'une ligne de bus. L'unité de traitement de communication de chaque unité de traitement de l'information est connectée à l'unité de traitement de communication de l'autre unité de traitement de l'information par l'intermédiaire d'un chemin de communication. Dans ce cas, l'unité de traitement de contrôle d'une unité de traitement de l'information accède à l'unité de mémoire en réponse à un programme de contrôle et à un signal de donnée de contrôle sorti de l'unité de mémoire pour renouveler le contenu de l'unité de mémoire. Lorsque le contenu de l'unité de mémoire est renouvelé dans une unité de traitement de l'information, un message de communication et un signal de donnée de renouvellement sont stockés dans l'unité de mémoire sous le contôle de l'unité de traitement de contrôle. Ensuite, une demande de transfert est envoyée depuis l'unité de traitement de contrôle à l'unité de traitement de communication. Une fois la demande de transfert fournie, l'unité de contrôle de communication lit le message de communication et le signal de donnée de renouvellement hors de l'unité de mémoire pour les transférer d'une unité de traitement de l'information à l'autre unité de traitement de l'information par l'intermédiaire du chemin de communication. Dans l'autre unité de traitement de l'information, le message de communication et le signal de donnée de renouvellement sont stockés dans l'unité de mémoire de l'autre unité de traitement de l'information sous le contrôle de l'unité de traitement de communication. Par la suite, l'unité de traitement de communication informe l'unité de traitement de contrôle que la communication est achevée. L'unité de traitement de contrôle renouvelle le contenu de l'unité de mémoire de l'autre unité de traitement de l'information au moyen du message de communication et du signal de donnée de renouvellement de façon que les contenus des unités de mémoire coincident les uns avec les autres. L'unité de traitement de commande produit un message d'accusé de réception stocké dans l'unité de mémoire et fournit une demande de transfert du message d'accusé de réception vers l'unité de traitement de communication de l'autre unité de traitement de l'information. En réponse à la demande de transfert, l'unité de traitement de communication transfère le message d'accusé de réception vers l'unité de traitement de communication d'une unité de traitement de l'information. Dans une unité de traitement de l'information, l'unité de traitement de communication fait stocker par l'unité de mémoire le message d'accusé de réception et informe l'unité de traitement de contrôle de la réception du message d'accusé de réception envoyé à partir de l'autre unité de traitement de l'information. Ainsi, l'unité de traitement de commande d'une unité de traitement de l'information démarre un traitement suivant après voir reçu le message d'accusé de réception issu de l'autre unité de traitement de l'information. Il convient de remarquer que chaque unité de mémoire de l'une et de l'autre unités de traitement de l'information reçoit les signaux de donnée de contrôle nécessaires à l'une et à l'autre unités de traitement de l'information. Par conséquent, lorsque l'une des unités de traitement de l'information est défaillante, l'autre unité de traitement de l'information peut prendre en charge le traitement de la première unité de traitement de l'information. Gràce à cette structure, chaque unité de traitement de contrôle doit contrôler la communication de façon à transférer le message de communication et le signal de donnée de contrôle vers une autre unité de traitement de l'information conformément à la demande de transfert, comme cela est mentionné ci-dessus. De toute façon, une instruction d'entrée/sortie devrait être exécutée de façon à exécuter l'opération de transfert dans chaque unité de traitement de l'information. Par conséquent, un temps système devient important dans chaque unité de traitement de l'information, ce qui provoque une dégradation du débit de traitement. Dans un autre système multiprocesseur classique, deux unités de traitement de l'information sont reliées l'une à l'autre par l'intermédiaire d'une mémoire commune ou externe connectée aux deux contrôleurs de mémoire commune de l'une et de l'autre unités de traitement de l'information. Chacune des unités de traitement de l'information comprend une unité de traitement de l'information, une unité de mémoire et une unité de contrôle de mémoire externe. Dans ce cas, l'unité de mémoire a une première zone de mémoire pour stocker la première information de table utilisée par chaque unité de traitement de contrôle et une zone de mémoire supplémentaire pour stocker les informations de table supplémentaires envoyées à partir de l'autre unité de traitement de l'information. Dans une unité de traitement de l'information, l'unité de traitement de contrôle transfère la première information de table vers la mémoire externe par l'intermédiaire de l'unité de contrôle de mémoire externe lorsque la première information de table est renouvelée. Plus particulièrement, l'unité de traitement de contrôle émet une indication ou une commande d'opération vers l'unité de contrôle de mémoire externe au moment de transférer la première information de table vers la mémoire externe. En réponse à l'indication d'opération, l'unité de contrôle de mémoire externe a accès à l'unité de mémoire pour restituer la première information de table à partir de la première zone de mémoire et pour transférer de ce fait la première information de table à la mémoire externe. Une opération semblable est effectuée dans l'autre unité de traitement de l'information. Lorsqu'une des unités de traitement de l'information est défaillante, l'autre unité de traitement de l'information peut prendre en charge le traitement en cours d'exécution dans une unité de traitement de l'information, comme dans le système de traitement de l'information classique mentionné ci- dessus. Toutefois, chaque unité dé traitement de contrôle devrait exécuter la commande d'operation dans chaque unité de traitement de l'information de façon à transférer l'information de table vers la mémoire externe. Cela provoque une augmentation de la taille d'un programme. En outre, une connexion de la mémoire externe entraîne une réduction du débit du système de traitement de l'information et augmente le coût du système de traitement de l'information. De plus, il arrive souvent que l'exécution de cette commande d'operation détruise malencontreusement l'information d'adresse indiquée par la commande d'operation. Abrégé descriptif de l'invention: Un objet de cette invention est de fournir un système de traitement de l'information qui comprend plusieurs unités de traitement de l'information et qui peut présenter des résultats ou un débit élevés et une haute fiabilité même lorsque l'une ou l'autre des unités de traitement de l'information est défaillante. Un autre objet de cette invention est de fournir un système de traitement de l'information du type décrit, dans lequel il est possible de conserver de façon stable les informations stockées dans chaque unité de mémoire. Un système de traitement de l'information objet de cette invention comprend une première et une seconde unités de processeur dont chacune comprend une ligne de bus, une unité de mémoire reliée à la ligne de bus pour stocker un programme de contrôle traité dans chaque unité de processeur et un signal de donnée principal renouvelé de temps en temps conformément au programme de contrôle sortie de l'unité de mémoire, un processeur d'exécution relié à la ligne de bus pour effectuer le traitement conformément au programme de contrôle, et une unité de transfert d'informations reliée à la ligne de bus pour transférer le signal de donnée principal vers l'autre unité de processeur et pour transférer, vers l'unité de mémoire, un signal de donnée supplémentaire envoyé à partir de l'autre unité de processeur, l'unité de mémoire ayant une zone de programme de contrôle pour stocker le programme de contrôle, une zone de données pour stocker le signal de donnée principal et une zone de sauvegarde pour sauvegarder le signal de donnée de chaque unité de processeur et le signal de donnée supplémentaire, le signal de donnée principal étant transféré à partir de la zone de donnée vers la zone de sauvegarde sur la base du programme de contrôle sous le contrôle du processeur d'exécution avec le signal de donnée principal conservé dans la zone de données. L'unité de transfert d'informations comprend un moyen d'interface de bus relié à la ligne de bus pour recevoir le signal de donnée principal issu de l'unité de mémoire par l'intermédiaire de la ligne de bus lorsque le signal de donnée principal est transféré depuis la zone de données vers la zone de sauvegarde, un moyen de contrôle du traitement relié au moyen d'interface de bus pour effectuer le contrôle du transfert du signal de donnée principal envoyé depuis le moyen d'interface de bus et le signal de donnée supplémentaire envoyé à partir de l'autre unité de processeur, un moyen de g contrôle du transfert de sortie relié au moyen de contrôle du traitement pour transférer le signal de donnée principal vers l'autre unité de processeur sous le contrôle du moyen de contrôle du traitement, et un moyen de contrôle du transfert d'entrée relié au moyen de traitement et fourni avec le signal de donnée supplémentaire pour transférer le signal de donnée supplémentaire vers la zone de sauvegarde par l'intermédiaire de la ligne de bus sous le contrôle du moyen de contrôle du traitement. Brève description du dessin: La figure 1 représente un schéma fonctionnel d'un système de traitement de l'information classique; La figure 2 représente un format de mémoire pour décrire une unité de mémoire utilisée dans le système de traitement de l'information classique illustré dans la figure 1; Les figures 3(A) et (B) représentent un format de signal utilisé dans le système de traitement de l'information classique illustré dans la figure 2; La figure 4 représente un schéma fonctionnel d'un système de traitement de l'information selon cette invention; La figure 5 représente un schéma fonctionnel utilisé dans la description d'une opération de transfert effectuée dans le système de traitement de l'information selon une première réalisation de cette invention; La figure 6 représente un schéma fonctionnel d'une unité de transfert d'informations utilisée dans le système de traitement de l'information illustré dans la figure 5; La figure 7 représente un schéma fonctionnel d'une unité de transfert d'informations utilisée dans un système de traitement de l'information selon une deuxième réalisation de cette invention; La figure 8 représente un format de mémoire d'une unité de mémoire utilisée dans le système de traitement de l'information illustré dans la figure 7; La figure 9 représente un schéma fonctionnel utilisé dans la description d'une opération de transfert effectuée dans le système de traitement de l'information selon la deuxième réalisation de cette invention; La figure 10 représente un organigramme utilisé dans la description du fonctionnement du système de traitement de l'information selon la deuxième réalisation de cette invention; La figure 11 représente un schéma fonctionnel utilisé dans la description d'un système de traitement de l'information selon une troisième réalisation de cette invention; La figure 12 représente un format de mémoire d'une unité de mémoire utilisée dans le système de traitement de l'information selon la troisième réalisation de cette invention; La figure 13 représente un schéma fonctionnel utilisé dans la description d'une opération de transfert du système de traitement de l'information selon la troisième réalisation de cette invention; et La figure 14 représente un schéma fonctionnel utilisé dans la description d'une opération du système de traitement de l'information selon la troisième réalisation de cette invention. Description des réalisations préférées: En se référant aux figures 1 à 3, une description sera faite concernant un système de traitement de l'information classique qui peut fonctionner comme un système multiprocesseur et qui est spécifié par une première et une seconde unités de processeur 30a et 30b dans la figure 1. La première et la seconde unités de processeur 30a et 30b sont f semblables du point de vue du fonctionnement et de la structure. La première unité de processeur 30a comprend une première unité de processeur d'exécution (EPU) ou processeur de commande d'opération 31a, une première unité de mémoire 32a, une première unité de surveillance de bus 33a, et une première unité de communication 34a, dont toutes sont connectées à une ligne de bus 35a. De même, la seconde unité de processeur 30b comprend une seconde unité de processeur d'exécution 31b, une seconde unité de mémoire 32b, une seconde unité de surveillance de bus 33b, une seconde unité de communication 34b, et un bus 35b. Ainsi, les éléments correspondants de la première et de la seconde unités de processeur 30a et 30b se distingueront les unes des autres par les affixes a et b attachés aux références numériques, respectivement. La description suivante sera principalement faite au sujet de la première unité de processeur 30a pour une description plus brève. Comme cela est illustré dans la figure 1, la première et la seconde unités de processeur 30a et 30b sont connectées l'une à l'autre par l'intermédiaire de la première et de la seconde unités de communication 34a et 34b comprises dans la première et dans la seconde unités de processeur 30a et 30b. Ici, il est supposé que la première et la seconde unités de processeur 30a et 30b exécutent habituellement les opérations indépendamment l'une de l'autre. En se référant temporairement à la figure 2 ainsi qu'à la figure 1, la première unité de mémoire 32a de la première unité de processeur 30a a une zone de programme de contrôle 41a pour stocker un programme de contrôle, une zone d'informations de contrôle 42a pour stocker les signaux d'information de commande ou les signaux de données de contrôle, une première zone d'informations 43a pour stocker les signaux d'information produits par la première unité de processeur 30a, et une seconde zone d'informations 44a pour stocker les signaux d'information produits par la seconde unité de processeur 31b. Le programme de contrôle définit le processus de traitement de la première unité de processeur d'exécution 31a alors que les signaux d'informations de contrôle sont sollicités ou utilisés pendant l'exécution du programme de contrôle. Les signaux d'informations de contrôle illustrés comprennent un signal de commande 45a envoyés à la première unité de communication 34a et un signal de listage 46a produit une fois que la commande 45a est émise, comme cela deviendra plus clair au fur et à mesure de la description. En outre, les signaux d'information stockés dans la première zone d'informations 43a sont traités successivement par la première unité de processeur d'exécution 31a pour être renouvelés successivement. Dans la figure 2, les signaux d'information sont donnés en exemple par les premier, deuxième et troisième signaux d'information 47a, 48a et 49a qui sont produits ou renouvelés au cours du traitement et dont chacun est spécifié par une adresse et une longueur (c'est-à-dire un volume d'informations). D'autre part, la seconde zone d'informations 44a de la première unité de mémoire 32a reçoit des signaux d'information transférés à partir de la seconde unité de processeur 30b d'un manière décrite plus loin. A partir de ce fait, il est aisément compréhensible que la seconde unité de mémoire de la seconde unité de processeur 30b stocke les signaux d'information transférés à partir de la première unité de processeur a. Ainsi, les signaux d'information sont préservés à la fois dans la première et dans la seconde unités de processeur 30a et 30b. Par conséquent, lorsqu'une des unités de processeur est défaillante, l'autre unité de processeur peut prendre en charge le traitement d'une unité de processeur en utilisant les signaux d'information qui sont transférés à partir d'une unité de processeur et qui sont stockés dans l'autre unité de processeur. Dans la figure 1, la première unité de processeur d'exécution 31a exécute le traitement conformément au programme de contrôle pour renouveler les signaux d'information comme cela est donné en exemple par 47a à 49a dans la figure 2. Lorsque les signaux d'information son renouvelés ou mis à jour au cours du traitement, les signaux d'information renouvelés doivent être sortis de la première unité de mémoire et transférés vers la seconde unité de processeur 30b, comme on le comprend aisément d'après ce qui précède. A cette fin, la première unité de processeur d'exécution 31a produit le signal de listage 46a indiquant les volumes d'informations et les adresses des signaux d'information renouvelés. En outre, la première unité d'exécution de processeur 31a produit le signal de commande 45a indiquant un emplacement stocké du signal de listage. De toute façon, le signal de listage 46a et le signal de commande 45a sont produits en tant que signal d'indication. Dans les figures 3(A), le signal d'indication est constitué du signal de commande 45a et du signal de listage 46a suivant le signal de commande 45a. Le signal de commande 45a achemine un identificateur de destination représentatif d'une unité de processeur de destination, un code de commande indicatif de l'opération, un identificateur de transmission représentatif d'une unité de processeur de transmission, et d'un code supplémentaire représentatif d'un volume d'informations du signal de listage 46a. Le signal de listage 46a est constitué des volumes d'informations des trois premiers signaux d'information 47a à 49a et les signaux d'adresse qui spécifient les adresses des trois premiers signaux d'information 47a & 49a, comme cela est illustré dans la figure 3(B). En d'autres termes, les signaux de listage 46a indiquent les adresses de la liste constituée des trois premiers signaux d'information 47a à 49a. Le signal de commande 45a et le signal de listage 46a sont sortis de l'unité de mémoire 32a pour être envoyés à la première unité de communication 34a. La première unité de communication 46a analyse le signal de commande 45a et le signal de listage 46a pour sortir les trois premiers signaux de 47a à 49a de la première unité de mémoire 32a. Par la suite, les trois premiers signaux d'information 47a à 49a sont transférés vers la seconde unité de mémoire 32b de la seconde unité de processeur 30b. Gràce à cette structure, chacune des première et seconde unités de processeur d'exécution est illustrée dans les figures 3(A) et (B). Dans chaque unité de processeur 30a et 30b, le traitement doit être exécuté en réponse à l'indication et il est par conséquent achevé. Ainsi, le système de traitement de l'information classique présente des défauts, comme cela est souligné dans le préambule de la présente spécification. Tant qu'une combinaison d'un signal de commande et d'un signal de listage est utilisée, il est difficile d'éviter de tels défauts même lorsque les unités de communication, telles que 34a et 34b, sont conncectées par l'intermédiaire d'une mémoire communne. En se référant à la figure 4, un système de traitement de l'information selon une première réalisation de cette invention comprend une première et une seconde unités de processeur 30a et 30b structurées par des parties semblables désignées par les mêmes références numériques. Plus précisément, la première et la seconde unités de processeur 30a et 30b comprennent une première et une seconde unités de mémoire 50a et b ayant des zones de mémoire différentes de celles illustrées dans la figure 1 et une première et une seconde unités de transfert d'informations 51a et 51b qui peuvent fonctionner d'une manière différente de l'unité de communication illlustrée dans la figure 1. En se référant à la figure 5 en plus de la figure 4, la première unité de mémoire 501a a une première et une seconde zones de données de contrôle 501a et 502a. De même, la seconde unité de mémoire 50b a une troisième et une quatrième zones de données 501b et 502b qui ont une structure et un fonctionnement semblables à ceux de la première et de la seconde zones de données de contrôle 501a et 502a, respectivement. Chacune des première et troisième zones de données de contrôle 501a et 501b peut être semblable à la zone d'informations de contrôle 42a illustrée dans la figure 2 alors que les deuxième et quatrième zones de données de contrôle 502a et 502b fonctionnent pour sauvegarder les signaux de données de contrôle stockés d'une manière qui sera décrite plus loin et elles seront appelées les première et seconde zones de sauvegarde de données de contrôle, respectivement. En outre, il est inutile de dire que chacune des première et seconde unités de mémoire 50a et 50b a une zone de programme de contrôle pour stocker un programme de contrôle et une zone d'informations correspondant à la première zone d'informations qui est illustrée dans la figure 2 et qui stocke des signaux d'information produits dans chaque unité de processeur d'informations. Comme cela est montré dans la figure 5, la première zone de données de contrôle 50la mémorise un premier signal de données de contrôle 61 et un second signal de données de contrôle 62 qui peuvent être préparés pour les première et seconde unités de processeur 30a et 30b, respectivement, comme cela deviendra plus clair au - fur et à mesure de la description. De même, la troisième zone de contrôle 501b mémorise un troisième signal de données de contrôle 63 et un quatrième signal de données de contrôle 64 qui sont préparés pour les première et seconde unités de processeur 30b et 30a, respectivement. Chacun des quatre premiers signaux de données de commande 61 à 64 peut être un signal de données qui forme une table et qui peut par conséquent être appelé un signal de donnée de table. Dans cette connexion, le premier et le quatrième signaux de donnée de contrôle 61 et 64 peuvent être considérés comme les signaux de donnée principaux alors que le second et le troisième signaux de donnée de contrôle 62 et 63 peuvent être appelés signaux de donnée supplémentaires. Dans cette situation, le premier signal de donnée de contrôle 61 est référencé et renouvelé par la première unité de processeur d'exécution 31a alors que le troisième signal de données de commande 63 est référencé et renouvelé par la seconde unité de traitement d'exécution 31b. Pour une description plus brève, laissons renouveler le premier signal de données de contrôle 61 en un signal de données de contrôle renouvelé dans une première zone de données de contrôle 501a par la première unité de processeur d'exécution 31a. Dans ce cas, le signal de données de contrôle renouvelé est copié sous le contrôle de la première unité de processeur d'exécution 31a et est sauvegardé ou stocké dans la deuxième zone de données de commande, c'est-à- dire, la première zone de sauvegarde de données de contrôle 502a comme premier signal de données de contrôle copié 61'. En outre, le premier signal de données de contrôle copié 61' est transféré à partir de la première zone de sauvegarde de données de contrôle 502a vers la quatrième zone de données de contrôle, c'est-à-dire, la seconde zone de sauvegarde de données i5 de contrôle 502b et est stocké comme premier signal de données de contrôle transféré 61". Ce transfert du premier signal de données de contrôle copié 61' est effectué sans produire de commande d'entrée/sortie une fois que le premier signal de données de contrôle 61' est complètement stocké dans la première zone de sauvegarde de données de contrôle 502a. Le premier signal de données de contrôle transféré 61" est envoyé à partir de la seconde zone de sauvegarde de données de contrôle 502b comme troisième signal de données de contrôle 63 lorsque la première unité de processeur 30a est défaillante. En conséquence, la seconde unité de processeur 30b peut prendre en charge le traitement de la première unité de processeur 30a en utilisant le troisième signal de données de contrôle 63 envoyé à partir de la première unité de processeur 30a. De même, le quatrième signal de données de contrôle 64 est renouvelé par la seconde unité de processeur d'exécution 31b et il est sauvé ou mis en réserve dans la deuxième zone de sauvegarde de données de contrôle 502b comme cinquième signal de données de contrôle 65. Par la suite, le cinquième signal de données de contrôle 65 est transféré par l'intermédiaire de l'unité de transfert d'informations 51b et 51a (figure 4) vers la première zone de sauvegarde de données de contrôle 502a comme second signal de données de contrôle transféré 65'. Il convient de remarquer qu'aucune commande d'entrée/sortie n'est émise à partir de la seconde unité de processeur d'exécution 31b au moment du transfert ducinquième signal de données de contrôle 65. Le second signal de données de contrôle transféré 65' est déplacé depuis la première zone de sauvegarde de données de contrôle 502a comme second signal de données de contrôle 62 vers la première zone de données de contrôle 501a. En conséquence, la première unité de processeur d'exécution 31a peut accéder au signal de données de contrôle 62 pour prendre en charge le traitement de la secgnde unité de processeur 30b. En ce qui concerne la figure 6, une unité de transfert d'informations 51 est disponible comme chacune des première et seconde unités de transfert d'informations 51a et 51b. Dans cette connexion, des affixes sont omis dans la figure 6. L'unité de transfert d'informations illustrée 51 peut transférer chaque signal de données de contrôle entre les première et seconde unités de processeur 30a et 30b de la manière mentionnée cidessus. Plus précisémment, l'unité de transfert d'informations 51 comprend un contrôleur de bus 71 et un circuit d'extraction de données de contrôle 72 qui sont connectés à la ligne de bus 35 par l'intermédiaire des première et seconde lignes 73 et 74 et qui sera appelé collectivement un circuit d'interface de bus. L'unité de transfert d'informations illustrée 51 comprend en outre un contrôleur de traitement 73, un tampon de sortie 75, un contrôleur de transfert de sortie 76, un contrôleur de transfert d'entrée 77, et un tampon d'entrée 78. Le contrôleur de bus 71 est connecté au contrôleur de traitement 73, au contrôleur de transfert 74, au tampon d'entrée 78 pour contrôler une connexion entre la ligne de bus 35 et chaque contrôleur de transfert 74 et tampon d'entrée 78. Le circuit d'extraction de données de contrôle 72 est connecté à la fois au contrôleur de traitement 73 et au tampon de sortie 75 et il peut fonctionner pour extraire un signal de données de contrôle à partir de la ligne de bus 35 et pour envoyer un signal de données de contrôle extrait au tampon de sortie 75 sous le contrôle du contrôleur de traitement 73. Le contrôleur de traitement 73 surveille le contrôleur de bus 71 pour fournir au contrôleur de transfert 74 une indication qui représente si oui ou non le transfert du signal de données de contrôle doit être effectué. Le contrôleur de transfert 74 est connecté au contrôleur de transfert de sortie 76 et au contrôleur de transfert d'entrée 77 pour contrôler les tampons de sortie et d'entrée 75 et 78. En conséquence, le tampon de sortie 75 fournit le signal de données de contrôle à une autre unité de transfert d'informations par l'intermédiaire d'une ligne de données de sortie 81 sous le contrôle du contrôleur de transfert de sortie 76. Dans ce cas, le contrôleur de transfert de sortie 76 produit un signal d'indication de transfert par l'intermédiaire d'une ligne d'indication de sortie 82. Le signal d'indication de transfert indique le transfert du signal de données de contrôle. Une combinaison du contrôleur de transfert de sortie 76 et du tampon de sortie 75 peut s'appeler un circuit de sortie. D'autre part, le tampon d'entrée 78 stocke un signal de données de contrôle envoyé à partir d'une autre unité de transfert d'informations par l'intermédiaire d'une ligne de données d'entrée 83 lorsque le contrôleur de transfert d'entrée 77 reçoit le signal d'indication de transfert à partir d'une autre unité de transfert d'informations par l'intermédiaire d'une ligne de transfert d'entrée 84. Une combinaison du contrôleur de transfert d'entrée 77 et du tampon d'entrée 78 peut s'appeler un circuit d'entrée. Dans les figures 4 à 6, laissons le premier signal de données de contrôle 61 (figure 5) être transféré depuis la première unité de processeur 30a (figure 4) vers la seconde unité de processeur 30b par l'intermédiaire des première et seconde unités de transfert d'informations 51a et 51b comme ie montre la figure 6. Dans ce cas, le premier signal de données de contrôle 61 est stocké comme premier signal de données de contrôle copié 61' dans la première zone de sauvegarde de données de contrôle 502a (figure 5) d'une part et il est envoyé par l'intermédaire de la ligne de bus 35a d'autre part. Dans la première unité de transfert d'informations 51a, le contrôleur de traitement 73 fait surveiller la ligne de bus 35a par le circuit d'extraction de données de contrôle 72. Lorsque le premier signal de données de contrôle 61 est détecté par le circuit d'extraction de données de contrôle 72 de la première unité de transfert d'informations 51a, le tampon de sortie 75 stocke temporairement le premier signal de données de contrôle 61 et envoie par la suite le même signal au tampon d'entrée 78 de la seconde unité de transfert d'informations 51b dans la seconde unité de processeur b. Par conséquent, le premier signal de données de contrôle 61 est automatiquement stocké dans le tampon d'entrée 78 de la seconde unité de transfert d'informations 51b. Lorsque le premier signal de données de contrôle 61 est complètement stocké comme premier signal de données de contrôle copié 61' dans la première zone de sauvegarde de données de contrôle 502a de la première unité de mémoire 50a, la première unité de processeur d'exécution 31a envoie une commande d'écriture à la première unité de) transfert d'informations 51a. La commande d'écriture est fournie par le contrôleur de bus 71 au contrôleur de traitement 1s 73. Fourni avec la commande d'écriture, le contrôleur de traitement 73 contrôle le contrôleur de transfert 74 et le contrôleur de transfert de sortie 76 pour produire le signal d'indication de transfert qui est envoyé au contrôleur de transfert d'entrée 77 de la seconde unité de transfert d'informations 51b. Dans la seconde unité de processeur 30b, le contrôleur de traitement 73 met en service le contrôleur de transfert 74 et le contrôleur de transfert d'entrée 77. En conséquence, le premier signal de données de contrôle 61 est sorti du tampon d'entrée 78 de la seconde unité de transfert d'informations 51b et il est envoyé à la seconde unité de mémoire 50b de la seconde unité de processeur 30b par l'intermédiaire du contrôleur de bus 71 et à la ligne de bus 35b (figure 4) de la seconde unité de processeur 30b. Ainsi, le premier signal de données de contrôle 61 est stocké comme premier signal de données de contrôle transféré 61" dans la deuxième zone de sauvegarde de donnees de contrôle 502b de la seconde unité de mémoire 5Ob. Une opération semblable est effectuée lorsque le signal de données de contrôle est transféré à partir de la seconde unité de processeur 30b vers la première unité de processeur 30a. Par conséquent, la description du transfert du signal de données de contrôle à partir de la seconde unité de processeur 30b vers la première unité de processeur 30a sera omise. En ce qui concerne la figure 7, un système de traitement de l'information selon la deuxième réalisation de cette invention a une structure et un fonctionnement semblables a ceux illustrés dans la figure 4 excepté que chacune des première et seconde unités de mémoire 50a et 50b stocke des informations quelque peu différentes de celles illustrées dans la figure 5 et que les première et seconde unités de transfert d'informations illustrées dans la figure 7 sont de structure différente de celles illustrées dans la figure 4. Par conséquent, seules les première et seconde unités de transfert d'informations sont montrées dans la figure 7 et sont désignées par 51a' et 51b' dans la figure 7. Les première et seconde unités de transfert d'informations ont une structure semblable et comprennent par conséquent des composants semblables ou des composants qui se distinguent par a et b à la suite des références numériques. Plus précisément, la première unité de transfert d'informations 51a' comprend un premier contrôleur de bus 91a, un premier contrôleur de traitement 92a connecté au premier contrôleur de bus 91a, un premier contrôleur de transfert de sortie 93a connecté au premier contrôleur de traitement 92a, un premier contrôleur de transfert d'entrée 94a contrôlé par le premier contrôleur de traitement 92a, et une première unité de stockage 95a connectée à la fois au premier contrôleur de transfert d'entrée 94a et au premier contrôleur de bus 91a. De même, la seconde unité se transfert d'informations 51b' comprend un second contrôleur de traitement 92b, un second contrôleur de transfert 93b, un second contrôleur de transfert 94b et une seconde unité de stockage 95b. En outre, le premier contrôleur de transfert 93a est connecté au second contrôleur de transfert d'entrée 94b par l'intermédiaire d'un premier chemin dé transmission 101 alors que le second contrôleur de transfert 93b est connecté au premier contrôleur de transfert d'entrée 94a par l'intermédiaire d'un second chemin de transmission 102. Les première et seconde unités de transfert d'informations 51a' et 51b' fonctionnent en coopération avec les unités de mémoire 50a et 50b (figure 4) et les unités de traitement d'exécution 31a et 31b. En ce qui concerne la figure 8, une unité de mémoire 50 (affixe omis) est disponible pour chacune des première et seconde unités de mémoire 50a et elle est divisée en huit zones de un à huit constituées d'une zone de programme de contrôle 111, d'une zone d'informations de contrôle 112, d'une première zone de table 113, d'une zone de table subsidiaire 114, d'une première zone de travail 115, d'une zone de travail subsidiaire 116, d'une première zone de sauvegarde 117 et d'une zone subsidiaire de sauvegarde 118. Plus précisément, la zone d'informations de contrôle 112 sert à stocker un signal de données DT et un signal d'état ST qui sont utilisés pour transmettre des informations entre les première et seconde unités de transfert d'informations 51a' et 51b'. La principale zone de table 113 sert à stocker un signal d'informations de table traité par l'unité de processeur d'exécution 31 d'une unité de processeur d'informations qui comprend l'unité de mémoire 5D illustrée et qui peut être appelée unité de processeur autonome. Dans cette connexion, la principale zone de table 113 peut être appelée une zone de table autonome et sert à stocker les tables qui sont données en exemple par les trois premières tables T1, T2 et T3 dans la figure 8 et qui sont renouvelées à chacune des tables. Les tables sont produites sous la forme de signaux d'informations de table comme le signal de données de contrôle illustré dans la figure 5. D'autre part, la zone de table subsidiaire 114 sert à stocker un signal d'information de table qui est représentatif des tables utilisées par l'autre unité de processeur, c'est-à-dire, un processeur général et qui est envoyé à partir de l'unité générale de processeur. Cependant, la principale zone de travail 115 illustrée dans l'unité de mémoire 50 doit être utilisée conjointement avec la principale zone de table 113 pour transférer le signal d'information de table sorti de la principale zone de table 113. Plus précisément, le signal d'information de table est envoyé depuis la principale zone de table 113 vers la principale zone de travail. La zone de travail subsidiaire 116 doit être utilisée conjointement avec la zone de table subsidiaire 114 pour déplacer, depuis la zone de sauvegarde subsidiaire 118 vers la zone de travail subsidiaire 116, le signal d'information de table envoyé depuis l'autre unité de processeur et pour déplacer par la suite le signal d'information de table vers la zone de table subsidiaire 114. En ce qui concerne la figure 9 outre les figures 7 et 8, la première unité de mémoire 50a de la première unité de processeur 30a a, comme la zone de programme de contrôle 111, la zone d'informations de contrôle 112, et la principale zone de table 113 (figure 8), une première zone de programme de contrôle 111a, une première zone d'informations de contrôle 112a et une première zone de table 113a qui sont attribuées à la première unité de processeur 30a, respectivement. De même, une seconde zone de table 114a, une première zone de travail 115a, une seconde zone de travail 116a, une première zone de sauvegarde 117a et une seconde zone de sauvegarde 118a sont présente dans la première unité de mémoire 50a comme la zone de table subsidiaire 114, la principale zone de travail 115, la zone de travail subsidiaire 116, la principale zone de sauvegarde 117 et la zone de sauvegarde subsidiaire 118, respectivement. De même, la seconde unité de mémoire 50b a une seconde zone de programme de contrôle 111b et une seconde zone d'informations de contrôle 112b qui sont attribuées à la seconde unité de processeur 30b. En outre, la seconde unité de mémoire 50b a une première zone de table 113b, une seconde zone de table 114b, une première zone de travail 115b, une seconde zone de travail 116b, une première zone de sauvegarde 117b et une seconde zone de sauvegarde 118b qui sont semblables à celles de la première unité de mémoire o50a, respectivement. Les zones entre parenthèses servent à stocker les informations copiées comme cela deviendra plus évident plus loin. Or, on suppose que la première unité de processeur d'exécution 31a dans la première unité de processeur 30a exécute le programme de contrôle sorti de la première zone de programme de contrôle 1M1a de l'unité de mémoire 50a et renouvelle les tables stockées dans la première zone de table 113a. Dans ce cas, les trois premières tables T1 à T3 (figure 8) sont supposées être renouvelées en devenant les trois premières tables renouvelées par la première unité de processeur d'exécution 31a. Après achèvement du renouvellement des trois premières tables T1 à T3, la première unité de processeur d'exécution 30a exécute une instruction de transfert pour déplacer les trois premières tables renouvelées T1 à T3 vers la première zone de travail 115a. Par la suite, la première unité de processeur d'exécution 31a produit une indication pour l'unité de transfert d'informations 51a et écrit l'indication dans la zone d'informations de contrôle 112a comme signal de donnée DT. Au moment de la détection de l'indication envoyée depuis la première unité de processeur d'exécution 31a, la première unité de transfert d'informations 51a produit le signal d'état ST représentatif de l'état dans la première unité de transfert d'informations 51a pour récrire le signal d'état ST et déplace ensuite les trois premières tables renouvelées vers la première zone de sauvegarde 117b de la seconde unité de mémoire 50b. De même, la seconde unité de mémoire 50b de la seconde unité de processeur 30b déplace les tables depuis la seconde zone de table 114b vers la seconde zone de travail 116b. Par la suite, les tables sont transférées depuis la seconde zone de travail 116b vers la seconde zone de sauvegarde 118a de la première unité de mémoire 50a. Ainsi, les signaux d'information de table des première et secohde unités de mémoire 30a et 30b sont sauvegardés dans les autres unités de mémoire 30b et a, respectivement. En ce qui concerne la figure 10, une description sera faite au sujet d'une opération des première et seconde unités de processeur d'exécution 31a et 31b, les première et seconde unités de transfert d'informations 51a' et 51b' et les première et seconde unités de mémoire 50a et 50b. Pour une description plus brève, laissons la première unité de - processeur d'exécution 31a fonctionner conjointement avec la première unité de transfert d'informations 51a' et la première unité de mémoire 50a. Dans ces circonstances, la première unité de processeur d'exécution 31a démarre l'opération et avance jusqu'à la première étape Si pour renouveler les tables T1 à T3 stockées dans la première zone de table 113a de la première unité de mémoire 50a. Par la suite, les tables renouvelées sont déplacées vers une deuxième étape S2 à partir de la première zone de table 113a vers la première zone de travail 115a de la première unité de mémoire 50a. La deuxième étape S2 est suivie par une troisième étape S3 o l'indication est envoyée à l'unité de transfert d'informations 51a' pour indiquer le transfert des tables renouvelées. Cette opération est effectuée dans la pratique en écrivant l'indication dans la première zone d'informations de contrôle 112a comme signal de donnée DT (figure 8). Dans cette situation, la première unité de processeur d'exécution 31a attend la réception du s ignal d'état ST à partir de la première unité de transfert d'informations Sla' en une quatrième étape S4. Au moment de la réception du signal d'état ST, le traitement suivant est effectué par la première unité de processeur d'exécution 31a. A partir de là, il est aisément compréhensible que la première unité de processeur d'exécution 31a peut produire l'indication de transférer les tables et peut stocker l'indication dans la première unité de mémoire 30a. Cette opération peut être rapidement effectuée si on la compare à la méthode classique d'exécution d'une instruction d'entrée/sortie. D'autre part, la première unité de transfert d'informations 51a' surveille la première unité de mémoire 50a d'une manière qui va être décrite ci- dessous. En une cinquième étape S5, la première unité de transfert d'informations 51a' détecte si oui ou non les tables sont complètement déplacées depuis la première zone de table 113a vers la première zone de travail 115b en surveillant un signal d'adresse attribué à la première zone de travail 115a. Lorsque les tables renouvelées son complètement déplacées vers la première zone de travail 115Sa, la première unité de transfert d'informations 51a' détecte automatiquement un signal d'adresse et le signal d'information envoyés par l'intermédiaire de la ligne de bus 35A même lorsque la première unité de processeur d'exécution 31a ne produit aucune indication. Par la suite, la première unité de transfert d'informations 51a' transfère le signal d'adresse et le signal d'information de table vers la seconde unité de transfert d'informations 51b' de la seconde unité de processeur 30b en une sixième étape S6. Le signal d'adresse et le signal d'information de table sont envoyés vers la seconde unité de processeur 30b et stockés temporairement dans la seconde unité de stockage 95b (figure 7) de la seconde unité de transfert d'informations 52b' en une septième étape S7, comme cela est montré par une ligne discontinue. Lorsque la première unité de transfert d'informations 51a' détecte que le signal d'adresse et que le signal d'information de table sont complètement transférés vers la seconde unité de transfert d'informations 51b', la première unité de transfert d'informations 51a' analyse le signal de donnée DT. Si le signal de donnée DT indique le transfert du signal d'adresse et du signal d'information de table, la première unité de transfert d'exécution 31a permet à la première unité de transfert d'informations 51a' de transférer de manière formelle le signal d'adresse et le signal d'information de table en-une huitième étape S8. Par la suite, la première unité de transfert d'informations 51a' écrit le signal d'état ST (figure 8) dans la première zone d'informations de contrôle 112a en une neuvième étape S9 une fois que le signal d'information de table est complètement stocké dans la seconde unité de stockage 95b. La première unité de processeur d'exécution 31a sort le signal d'état ST de la première zone d'informations de contrôle 112a et détecte l'état de la première unité de transfert d'informations 51a'. Ainsi, la première unité de transfert d'informations 51a' renvoie un signal de réponse à la première unité de processeur d'exécution 31a. Par la suite, la première unité de transfert d'informations 51a' fournit un signal de début d'écriture à la seconde unité de transfert d'information 51b' en une dixième étape S10. Dans la seconde unité de transfert d'informations 51b, le signal d'information de table est envoyé à partir de la seconde unité de stockage 95b vers la seconde unité de mémoire 50b et il est stocké dans la première zone de sauvegarde 117b (figure 9) de la seconde unité de mémoire 50b, comme le montre une onzième étape Sll. En une douzième étape S12, la première unité de transfert d'informations 51a' détecte si oui ou non l'opération de transfert est achevée. Ensuite, l'opération est renvoyée à une étape A. Les première et seconde unités de transfert 51a' et 51b' illustrées dans la figure 7 peuvent effectuer l'opération de transfert mentionnée ci- dessus. Les première et seconde unités de transfert 51a' et 51b' ont un fonctionnement semblable. Par conséquent, une description sera faite au sujet de la première ou de la seconde unités de transfert 51a' et 51b' en omettant les suffixes a et b. Le contrôleur de traitement 92 sert à contrôler toute une opération de l'unité de transfert d'informations 51. A cette fin, le contrôleur de traitement 92 fournit une indication au contrôleur de bus 91 pour mettre en service le contrôleur de bus 91. Lorsque le signal d'adresse et le signal d'information de table sont détectés depuis la zone de travail 115 de l'unité de mémoire 50, le contrôleur de traitement 92 commande au contrôleur de transfert 93 de transmettre le signal d'adresse et le signal d'information de table à l'autre unité de transfert d'informations par l'intermédiaire du chemin de transmission 101 ou 102. D'autre part, un signal d'adresse et un signal d'information de table envoyés depuis l'autre unité de transfert d'informations sont reçus par le contrôleur de transfert d'entrée 94 et ils sont ensuite stockés dans l'unité de stockage 95. Lorque le contrôleur de transfert d'entrée 94 reçoit une indication issue de l'autre unité de transfert d'informations, le contrôleur de traitement 92 contrôle le contrôleur de bus 91 en réponse au signal d'adresse stocké dans l'unité de stockage 95 pour transférer le signal d'information de table vers la mémoire principale 50 et pour de ce fait écrire le signal d'information de table dans la zone de sauvegarde. Dans la mesure o la zone de travail est comprise dans l'unité de mémoire 50, il est possible de changer une adresse du signal d'information de table en une autre adresse. Dans la figure 7, le contrôleur de bus 91 sert de circuit d'interface de bus semblable à la combinaison du contrôleur de bus 71 et au circuit d'extraction de donnée de contrôle 72 illustré dans la figure 6. En ce qui concerne les figures 11 et 12, un système de traitement de l'information selon une troisième réalisation de cette invention comprend des parties semblables désignées par les mêmes références numériques illustrées dans la figure 4, bien que chacune des première et seconde unités de mémoire 50a et 50b stocke des informations différentes de celles illustrées dans la figure 4 et les unités de transfert d'informations illustrées dans la figure 11 sont quelque peu différentes en structure et en fonctionnement de celles illustrées dans la figure 4 et elles sont présentées en 50a" et 50b". La description sera tout d'abord destinée à chaque unité de mémoire 50 (suffixe omis) illustrée dans la figure 12 avant que les première et seconde unités de transfert d'information 50a" et 50b" soient décrites en référence à la figure 11. Dans la figure 12, l'unité de mémoire 50 est semblable à celle illustrée dans la figure 8 excepté qu'aucune zone de travail n'est présente dans l'unité de mémoire 50 illustrée dans la figure 12. En d'autres termes, l'unité de mémoire illustrée 50 a une zone de programme de contrôle 111, une zone d'informations de contr1le 112, une zone principale d'informations 113, une zone d'informations subsidiaire 114, une zone de sauvegarde principale 117, et une zone de sauvegarde subsidiaire 118, comme dans la figure 8. Il convient de remarquer dans la figure 12 que la zone d'informations de contrôle 112 stocke un signal d'acceptation SS, un signal de réponse RP et un signal d'état ST qui sont utilisés pour transférer un signal de données entre l'unité de processeur d'exécution 31 (suffixe omis) illustrée dans la figure 4 et l'unité de transfert d'informations 51 d'une manière décrite plus loin. En outre, les quatre premiers signaux d'indication de zones A1 à A4 sont stockés dans la zone d'informations de contrôle 112 et peuvent être des signaux d'adresse, comme cela deviendra évident plus loin. Comme dans la figure 8, la zone principale d'informations 113 stocke les trois premiers signaux d'information 47 à 49 produits dans une unité de processeur d'informations elle-même alors que la zone d'informations subsidiaire 114 stocke les signaux d'information envoyés depuis une autre unité de processeur d'informations. D'autre part, la première zone de sauvegarde 117 stocke les signaux d'information copiés des signaux d'information 47 à 49 stockés dans la zone principale d'informations 113. Les signaux d'information copiés peuvent être appelés signaux d'information. La zone de sauvegarde subsidiaire 118 stocke, comme les signaux d'information sauvegardés, les signaux d'information envoyés depuis une autre unité de processeur d'information. Si l'on revient à la figure 11, les première et seconde unités de transfert d'informations 51a" et 51b" ont une structure semblable. Par conséquent, la description sera uniquement consacrée à la première unité de processeur d'information 51a" sans suffixes. L'unité de transfert d'informations illustrée 51" comprend un contrôleur de bus 120 pour contrôler le transfert d'informations entre la ligne de bus 35 et chaque unité de processeur d'exécution 31 (figure 4) et l'unité de mémoire 50. Une unité de traitement 121 contrôle la totalité de l'unité du transfert d'informations 51" en réponse à un signal envoyé à partir du contrôleur de bus 120. A cette fin, l'unité de traitement illustré 121 est connecté au contrôleur de bus 120. Ici, il est supposé que, lorsque l'unité de processeur d'exécution 31 exécute une demande de transfert de mémoire ou une demande de démarrage, l'unité de traitement 121 détecte cette exécution d'une demande en réponse au signal délivré par l'intermédiaire du contrôleur de bus 120. Dans ce cas, l'unité de traitement 121 accède à l'unité de mémoire par l'intermédiaire du contrôleur de bus 120 et de la ligne de bus 35 pour sortir les signaux d'information (décrits plus loin) de l'unité de mémoire et stocke ceux-ci dans les première, seconde et troisième mémoires de données d'adresse 126, 127 et 128. Par la suite, l'unité de traitement 121 entraîne un contrôleur de transfert 129 connecté à un contrôleur de sélection d'informations 131. Le contrôleur de sélection d'informations 131 sélectionne les trois premières mémoires de données d'adresse 126 à 128 pour fournir de façon sélective un signal de donnée d'adresse au contrôleur de transfert de sortie 129. Ce signal de donnée d'adresse est envoyé comme signal d'information de transfert depuis le contrôleur de transfert de sortie 129 vers l'autre unité de transfert d'informations 50b". D'autre part, un signal d'information de transfert envoyé depuis l'autre unité de transfert d'informations 50b" est reçu par un contrôleur de transfert d'entrée 132a et est stocké dans une mémoire d'informations 133. Dans ce cas, l'unité de traitement 121 qui est connecté au contrôleur detransfert d'entrée 132 est fournie avec une indication envoyée à partir de l'autre unité de transfert d'informations b". En réponse à l'indication, l'u:té de traitement 132 met en service la mémoire d'informations 133 pour que la mémoire d'informations 133 transfère le signal d'information de transfert vers une quatrième mémoire de données d'adresse 134. Ensuite, le signal d'information de transfert est envoyé par l'intermédiaire du contrôleur de sélection d'informations 131 au contrôleur de bus 120. Le contrôleur de bus 120 contrôle la ligne de bus 35 conformément au signal d'information d'adresse pour effectuer une opération d'écriture dans la zone de sauvegarde 118 (figure 12) de l'unité de mémoire 50. Dans la figure 11, les quatre premiers registres 136 à 139 sont destinés à stocker les signaux d'indication de zones A1 à A4. Précisément, les signaux d'indication de zone stockés dans les premier et second registres d'adresse 136 et 137 définissent une zone d'adresse o un signal d'information peut être reçu par le contrôleur de bus 120 depuis la ligne de bus 35. Dans l'exemple illustré, le premier registre 136 reçoit un signal d'adresse minimum alors que le second registre 137 reçoit un signal d'adresse maximum. Les signaux d'adresse minimum et maximum définissent la zone de sauvegarde principale 117 et indiquent les premier et second signaux d'indication de zones A1 et A2. Un signal d'information d'adresse stocké dans la première mémoire de données d'adresse 126 est comparée par un détecteur d'adresses 141 aux signaux d'adresse minimum et maximum stockés dans les premier et second registres d'adresse 136 et 137. Le détecteur d'adresse 141 fournit à l'unité de traitement 121 un signal de résultat représentatif d'un résultat de comparaison. En réponse au signal de résultat, l'unité de traitement 121 contrôle le contrôleur de transfert de sortie 129 pour lui faire effectuer le contrôle de sortie. De même, les troisième et quatrième registres d'adresse 138 et 139 indiquent la zone de sauvegarde subsidiaire utilisée lorsque l'unité de transfert d'informations 51" effectue une opération d'écriture dans l'unité de mémoire 50. Précisément, les troisième et quatrième registres d'adresse 138 et 139 stockent les signaux d'adresse minimum et maximum qui sont représentatifs des adresses minimum et maximum déterminées pour la zone de sauvegarde subsidiaire, respectivement. Lorsqu'un signal d'information d'adresse est sorti de la mémoirte d'information 133 et stocké dans la quatrième mémoire de données d'adresse 134, le signal d'information d'adresse est comparé par le détecteur d'adresses 141 aux signaux d'adresse manimum et maximum stockés dans les troisième et quatrième registres d'adresse 138 et 139. Le détecteur d'adresses 141 fournit à l'unité de traitement 121 le signal de résultat représentatif du résultat de comparaison. L'unité de traitement 121 effectue un contrôle d'entrée conformément au signal de résultat. En outre, le contrôleur de transfert de sortie 129a de l'unité de transfert d'informations 51a" est connecté au contrôleur de transfert d'entrée 132b de l'unité de transfert d'informations 51b" par l'intermédiaire d'un premier chemin de transmission 146 alors que le contrôleur de transfert d'entrée 132a est connecté au contrôleur de transfert de sortie 129b par l'intermédiaire d'un second chemin de transmission 147. En ce qui concerne les figures 13 et 14 ainsi que la figure 11, une description sera faite au sujet des première et seconde unités de processeur 30a et b. Dans la figure 13, laissons la première unité de processeur d'exécution 31a exécuter le programme de contrôle stocké dans la première unité de mémoire 50a et renouveler les trois premiers signaux d'information 151, 152 et 153 stockés dans la zone principale d'informations 113a de la première unité de mémoire a. Dans ces circonstances, lorsque la première unité de processeur d'exécution 31a sort le signal d'état ST de la zone d'informations de contrôle 112a et détecte que la première unité de transfert 51a" est disponible, les trois premiers signaux d'information 151 à 153 sont transférés vers la principale zone de sauvegarde 117a avec les trois premiers signaux d'information TS1 à 153 laissés dans la zone principale d'informations 113a et sont stockés comme les trois premiers signaux d'information copiés 151' à 153' dans la zone de sauvegarde principale 117a, respectivement. Afin d'effectuer cette opération de transfert, la zone de sauvegarde principale 117a est définie par le programmne de contrôle. Plus particulièrement, la zone de sauvegarde principale 113a est déterminée par une adresse de démarrage principale, c'est-à-dire, l'adresse minimum 161 et une adresse de fin principale, c'est-à-dire, l'adresse maximum 162 qui sont stockées dans la zone d'informations de contrôle 112a comme A1 et A2. En outre, la zone de sauvegarde subsidiaire 118a est déterminée par une adresse de démarrage subsidiaire, c'est-à-dire, l'adresse minimum 163 et une adresse de fin subsidiaire, c'est-à-dire, l'adresse maximum 164 qui sont stockées dans la zone d'informations de contrôle 112a et A4. Une opération de transfert semblable est effectuée dans la seconde unité de processeur 30b. Pour cela, la zone de sauvegarde principale 117b de l'unité de mémoire 50b est définie par une adresse de démarrage principale 166 et une adresse de fin principale 167 alors que la zone de sauvegarde subsidiaire 118b est définie par une adresse de démarrage subsidiaire 168 et une adresse de fin subsidiaire 169, comme le montre la figure 13. Il est possible pour chaque unité de transfert d'informations 50a" et 50b" de détecter si oui.ou non ces zones de sauvegarde sont disponibles en surveillant le signal d'acceptation SS écrit dans chaque zone d'informations de contr8le 112a et 112b par chaque unité de processeur d'exécution 31. Ici, la description sera essentiellement consacrée à l'opération de transfert de la première unité de processeur 30a pour une description plus brève. Dans la figure 13, laissons les trois premiers signaux d'information 151 à 153 être transférés comme les trois premiers signaux d'information copiés 151' à 153' dans la zone de sauvegarde principale 117a. Dans ce cas, la première unité de transfert d'informations 51a" détecte si oui ou non les trois premiers signaux d'information 151 à 153 sont certainement transférés vers la zone de sauvegarde principale 117a en utilisant l'adresse de démarrage principale 161 et l'adresse de fin principale 162 de la manière décrite ci-dessus. Si les trois premiers signaux d'information 161 à 163 sont transférés hors de la zone de sauvegarde principale 117a, la première unité de transfert d'informations 51a" ne fait rien du tout et est arrêtée. Autrement, la première unité de transfert d'informations 51a" extrait les trois premiers signaux d'information 161 à 163 de la ligne de bus 35a lorsque les signaux d'information 161 à 163 sont transférés vers la zone de sauvegarde principale 117a. Par la suite, la première unité de transfert d'informations 51a" transfère en outre les trois premiers signaux d'information 151 à 153 vers la zone de sauvegarde principale 117b de l'unité de mémoire 50b au moment de détecter que ces signaux d'information doivent être transférés comme les trois premiers signaux d'information transférés 151" à 153" vers la principale zone de sauvegarde 117b définie par l'adresse de démarrage principale 166 et l'adresse de fin principale 167, une fois excités par l'unité de processeur d'exécution 31a. De même, les quatrième et cinquième signaux 171 et 172 stockés dans la zone d'informations subsidiaire 114b de l'unité de mémoire 30b sont transférés vers la zone de sauvegarde subsidiaire 118b de l'unité de mémoire 30b comme quatrième et cinquième signaux d'informations copiés 171' et 172' et vers la zone de sauvegarde subsidiaire 118a de l'unité de mémoire 118a comme quatrième et cinquième signaux d'information transférés 171" et 172". Ainsi, les signaux d'information renouvelés à l'intérieur de chaque unité de mémoire 50a et 50b sont conservés dans l'autre unité de mémoire comme les signaux d'information transférés ou sauvegardés. Par conséquent, même lorsque soit la première ou la seconde unité de processeur 30a et 30b est défaillante, l'autre unité de processeur peut continuer le traitement effectué dans l'unité de processeur défaillante en utilisant les signaux d'information sauvegardés. L'opération sera décrite de façon plus détaillée en référence à la figure 14 également. Premièrement, l'unité de processeur d'exécution 31a définit les zones de sauvegarde principale et subsidiaire 117a et 188a. A cette fin, l'adresse de démarrage principale 161, l'adresse de fin principale 162, l'adresse de démarrage subsidiaire 163 et l'adresse de fin subsidiaire 164 sont écrites comme les quatre premiers signaux d'indication de zones A1 à A4 dans la zone d'information de contrôle 112a en une première étape S1. Par la suite, le signal d'acceptation SS est également écrit dans la zone d'informations de contrôle 112a en une deuxième étape S2. Lorsque la première unité de transfert d'informations 51a" détecte le signal d'acceptation SS en une troisième étape S3, l'adresse de démarrage principale 161, l'adresse de fin principale 162, l'adresse de démarrage subsidiaire 163 et l'adresse de fin subsidiaire 164 sont sorties de la zone d'information de contrôle 112a et stockées dans les quatre premiers registres d'adresse 136a à 139a (figure 11) en une quatrième étape S4. Ensuite, la première unité de transfert d'informations 51a" produit le signal de réponse RP en une cinquième étape S5 et de ce fait informe la première unité de processeur d'exécution 31a de l'achèvement du traitement. Par la suite, la première unité de transfert d'inforamtions 51a" est mise dans un état d'attente et attend l'acceptation suivante. Lorsque la première unité de processeur d'exécution 31a détecte le signal de réponse RP et connaît l'achèvement du traitement en une sixième étape S6, les trois premiers signaux d'information renouvelés 151 à 153 sont produits en une septième étape S7 et surveille le signal d'état ST en une huitième étape S8. La première unité de processeur d'exécution 31a détecte que le signal d'état ST est normal et que l'unité de transfert d'informations 51a" est en conséquence disponible. Dans ce cas, la première unité de processeur d'exécution 31a produit les trois premiers signaux d'information renouvelés 151 à 153 et transfère ceux-ci vers la zone de sauvegarde principale 117a comme les trois premiers signaux d'information copiés 151' à 153' en une neuvième étape S9. Cette opération de transfert est surveillée par l'intermédiaire de la ligne de bus 35a par la première unité de transfert d'informations 51a". Lorsque le transfert est détecté en une dixième étape S10, la première unité de transfert d'informations 51a" juge si oui ou non le transfert est effectué dans la zone de sauvegarde principale 117a en une onzième étape Sll. Lorsque les signaux d'information sont transférés vers la zone de sauvegarde principale 117a, la première unité de transfert d'informations 51a" extrait automatiquement les trois premiers signaux d'information renouvelés 151 à 153 à partir de la ligne de bus 35a et transfère ceux-ci vers la seconde unité de transfert d'informations 51b de la seconde unité de processeur b en une douzième étape S12. Les signaux d'information transférés sont stockés temporairement dans la seconde mémoire d'information 133b de la seconde unité de transfert d'informations 51b" en une treizième étape S13. D'autre part, lorsque la première unité de traitement d'exécution 31a de la première unité de processeur 30a achève le transfert des trois premiers signaux d'information 151 à 153 vers la zone de sauvegarde principale 117a en une quatorzième étape S14, le signal d'acceptation SS est écrit dans la zone d'informations de contrôle 112a par la première unité de processeur d'exécution 31a en une quinzième étape S15. L'opération d'écriture mentionnée ci-dessus est détectée par la première unité de transfert d'informations 51a" en une seizième étape S16. Au moment de détecter le signal d'acceptation SS, la première unité de transfert d'informations 51a produit et stocke le signal de réponse RP dans la zone d'informations de contr8le 112a en une dix-septième étape S17. Lorsque le signal de réponse RP est détecté en une dix-huitième étape S18, la première unité de processeur d'exécution 31a achève le traitement en question et passe au traitement suivant, comme cela est montré en une dixneuvième étape S19. Au cours du traitement suivant de la première unité de processeur d'exécution 31a, la première unité de transfert d'informations 51a" fournit la seconde unité de transfert d'informations 51b" avec une indication d'écriture des signaux d'information tranférés stockés dans la mémoire d'information 133a, comme cela est montré en une vingtième étape S20. La seconde unité de transfert d'informations 51b" détecte que les signaux d'information transférés doivent être transférés dans la zone de sauvegarde principale 117b déterminée par l'adresse de démarrage principale 166 et l'adresse de fin principale 167 en une vingt-et-unième étape S21. En d'autres termes, le jugement d'une zone est fait par la seconde unité de transfert d'informations 51b" de la façon mentionnée auparavant. Par la suite, les signaux d'information transférés sont stockés dans la zone de sauvegarde principale 117b de la seconde unité de mémoire 50b comme les trois premiers signaux d'information 151", * 152" et 153", comme cela est montré en une vingt- deuxième étape S22. Lorsque l'unité de processeur d'informations 30a détecte l'achèvement du traitement dans la seconde unité de processeur d'information 30b en une vingt- troisième étape S23, le signal d'état est produit par la première unité de processeur d'informations 30a et stocké dans la zone d'informations de contrôle 112a en une vingt-quatrième étape S24. Ensuite, l'opération est renvoyée à la dixième étape S10 de façon à attendre l'acceptation suivante donnée par l'unité de processeur d'exécution 31a. Jusqu'ici, il est généralement nécessaire de préparer diverses sortes de signaux d'information de surveillance outre un programme de contrôle qui définit la procédure d'exécution de l'instruction d'entrée/sortie. Selon l'opération mentionnée ci-dessus, aucune instruction d'entrée/sortie n'est exécutée dans chaque unité de processeur d'information. Par conséquent, il est possible de traiter l'opération de transfert à une vitesse élevée. Alors que cette invention a été jusqu'à présent décrite conjointement avec quelques réalisations de celle-ci, il sera aisément possible aux hommes de l'art de mettre cette invention en pratique de plusieurs autres manières. Par exemple, plus de deux unités de processeur peuvent être comprises dans le système de traitement de l'information. REVENDICATIONS 1. Un système de traitement de l'inforamtion comprenant une première et une seconde unités de processeur dont chacune d'elles comprend une ligne de bus, une unité de mémoire couplée à ladite ligne de bus pour stocker un programme de contrôle traité dans chaque unité de processeur et un signal de donnée principal renouvelé de temps en temps conformément au programme de contrôle sorti de ladite unité de mémoire, un processeur d'exécution couplé à ladite ligne de bus pour effectuer le traitement conformément audit programme de contrôle et une unité de transfert d'informations couplée à ladite ligne de bus pour transférer ledit signal de donnée principal vers l'autre unité de processeur et pour transférer, vers ladite unité de mémoire, un signal de donnée supplémentaire envoyé à partir de l'autre unité de processeur, ladite unité de mémoire ayant une zone de programme de contrôle pour sterner ledit programme de contrôle, une zone de données pour stocker ledit signal de donnée principal et une zone de sauvegarde pour sauvegarder le signal de donnée de chaque unité de processeur et ledit signal de donnée supplémentaire, ledit signal de donnée principal étant transféré à partir de ladite zone de donnée vers ladite zone de sauvegarde sur la base dudit programme de contrôle sous le contrôle dudit processeur d'exécution avec ledit signal de donnée principal conservé dans ladite zone de données; ladite unité de transfert d'informations comprenant: une interface de bus couplée à ladite ligne de S bus pour recevoir ledit signal de donnée principal à partir de ladite unité de mémoire recevant ledit signal de donnée principal à partir de ladite unité de mémoire par l'intermédiaire de ladite ligne de bus lorsque ledit signal de donnée principal est transféré depuis ladite zone de données vers ladite zone de sauvegarde; un moyen de contrôle du traitement couplé à ladite interface de bus pour effectuer le contrôle de transfert du signal de donnée principal envoyé à partir de ladite interface de bus et dudit signal de donnée 1S supplémentaire envoyé à partir de l'autre unité de processeur; un moyen de contrôle de transfert couplé audit moyen de contrôle du traitement pour transférer le signal de donnée principal vers l'autre unité de processeur sous le contrôle dudit moyen de contrôle de traitement; et un moyen de contrôle de transfert d'entrée couplé audit moyen de traitement et fourni avec ledit signal de donnée supplémentaire pour transférer ledit signal de donnée supplémentaire vers ladite zone de sauvegarde par l'intermédiaire de ladite ligne de bus sous le contrôle dudit moyen de contrôle de traitement. 2. Un système de traitement de l'information selon la revendication 1, o ladite unité de mémoire a en outre une zone d'informations de contrôle pour stocker un signal d'état représentatif de l'état de ladite unité de transfert d'informations; ledit processeur d'exécution exécutant le programme de contrôle en se référant audit signal d'état pour transférer ledit signal de donnée principal vers ladite zone de sauvegarde. 3. Un système de traitement de l'information selon la revendication 2, o ladite zone d'informations de contrôle reçoit un signal de réponse représentatif d'une réponse de ladite unité de transfert d'informations. 4. Un système de traitement de l'information selon la revendication 1, lesdits signaux de donnée principal et supplémentaire étant accompagnés par les adresses principale et supplémentaire, respectivement, o ladite zone de sauvegarde a une première zone de sauvegarde pour ledit signal de donnée principal et une seconde zone de sauvegarde pour ledit signal de donnée supplémentaire, ladite première zone de sauvegarde étant définie par une première adresse minimum et une première adresse maximum alors que ladite seconde zone de sauvegarde est définie par une seconde adresse minimum et une seconde adresse maximum; ladite unité de mémoire ayant une zone d'informations de contrôle pour stocker lesdites première et seconde adresses minimum et maximum; ledit moyen d'interface de bus comprenant: un moyen de comparaison d'adresses pour comparer ladite adresse principale auxdites premières adresses minimum et maximum pour détecter si oui ou non ledit signal de donnée principal est transféré dans ladite première zone de sauvegarde et pour produire un signal de résultat représentatif d'un résultat de comparaison; et un moyen pour fournir ledit signal de résultat audit moyen de contrôle de traitement pour que ledit moyen de contrôle de traitement contrôle ledit moyen de contrôle de transfert conformément audit signal de résultat. 5. Un système de traitement de l'information selon la revendication 4, o ledit moyen de contrôle de transfert d'entrée comprend: un moyen de stockage pour stocker ladite seconde adresse minimum et ladite seconde adresse maximum pour envoyer à la fois la seconde adresse minimum et la seconde adresse maximum audit moyen de comparaison d'adresses et pour que ledit moyen de comparaison d'adresses compare ladite adresse supplémentaire à ladite seconde adresse minimum et à ladite seconde adresse maximum; ledit moyen de comparaison d'adresses fournissant ledit signal de résultat audit moyen de contrôle de traitement pour déterminer si oui ou non ledit signal de donnée supplémentaire est transféré dans ladite seconde zone de sauvegarde. 6. Un système de traitement de l'information comprenant plusieurs processeurs qui sont connectés l'un à l'autre et qui sont structurés de façon que, lorsqu'un des processeurs est défaillant et bloqué, le processeur restant prend en charge et exécute le traitement du processeur défaillant de peur qu'une opération du système ne soit pas complètement interrompue dans tout le système de traitement de l'information, chacun desdits processeurs comprenant: une unité de mémoire pour stocker un programme de contrôle, un signal d'information de contrôle et un signal d'information de table; une unité de traitement de contrôle d'opération pour exécuter le programme de contrôle sorti de ladite unité de mémoire pour traiter une opération conformément au programme de contrôle et pour renouveler le signal d'information de contrôle et le signal d'information de table dans ladite unité de mémoire; un bus pour connecter ladite unité de mémoire et ladite unité de traitement de contrôle d'opération; et une unité de transfert d'information couplée à l'autre processeur par l'intermédiaire d'un chemin de transmission de sortie et d'un chemin de transmission d'entrée; ladite unité de transfert d'information comprenant: un moyen de contrôle de bus pour effectuer un contrôle de connexion audit bus pour extraire ledit signal d'information de table; un moyen de contrôle de traitement sensible audit signal d'information de table pour produire un signal d'indication nécessaire pour transférer le contrôle dudit signal d'information de table; un moyen de transfert de sortie sensible audit signal d'indication pour effectuer le contrôle d'interface dudit chemin de transfert de sortie; un moyen de contrôle de transfert d'entrée sensible audit signal d'indication pour effectuer un contrôle d'interface dudit chemin de transfert d'entrée; et un moyen de stockage d'information stockant le signal d'information de table envoyé à partir de l'autre unité de traitement d'information par l'intermédiaire dudit moyen de contrôle de transfert d'entrée; ladite pluralité d'unités de traitement d'information étant couplée par l'intermédiaire de ladite unité de transfert d'informations à une autre de façon que le signal d'information de table de l'unité de mémoire d'une unité de traitement de l'inforamtion soit mise en réserve dans l'unité de mémoire de l'autre unité de traitement de l'information.