Brevet FR2655218A1 — publié le 19910531

La présente invention a pour objet un circuit retar- dateur à retard réglable mettant en oeuvre une bascule de com- mutation. Selon l'art antérieur, un tel circuit met en oeuvre une bascule de type D associée à une horloge Le retard est déterminé par un produit résistance-capacité RC, ce qui rend difficile l'obtention d'un retard variable dans un circuit in- tégré. Il est également connu de réaliser un circuit à re- tard réglable à l'aide d'un registre à décalage cadencé par une horloge numérique. Dans ce cas, le retard obtenu ne peut être modifié que pas à pas et non de manière continue. L'invention a pour objet un circuit retardateur dont le retard est réglable de manière continue, et qui est suscep- tible d'être réalisé sous forme d'un circuit intégré L'idée de base consiste à décaler le point de fonctionnement de la bascule de commutation pour obtenir le retard désiré. Le circuit selon l'invention est ainsi caractérisé en ce qu'il comporte un amplificateur différentiel présentant une première et une deuxième sortie bouclées chacune en réac- tion respectivement sur une première et une deuxième entrée, de manière à réaliser ladite bascule de commutation, le bou- clage étant réalisé par un premier et un deuxième additionneur ayant chacun une première, une deuxième et une troisième en- trée, lesdites premières entrées étant connectées aux sorties correspondantes de l'amplificateur différentiel pour réaliser ledit bouclage en réaction, lesdites deuxièmes entrées étant destinées à être connectées respectivement à une première et une deuxième borne délivrant un signal à retarder et les troisièmes entrées étant agencées de manière à recevoir des premier et deuxième signaux de commande pour produire respec- tivement une première et une deuxième tension de commande, le- dit retard étant fonction de l'écart entre la première et la deuxième tension de commande, et les sorties des premier et deuxième additionneurs étant connectées respectivement aux première et deuxième entrées de l'amplificateur différentiel. Selon un mode de réalisation préféré, au moins un desdits additionneurs comporte un premier et un deuxième tran- sistors dont la base est connectée respectivement à la borne correspondante et à la sortie correspondante de l'amplifica- teur différentiel et dont le trajet de courant principal est disposé en série avec successivement respectivement une pre- mière résistance et une première source de courant pour le premier transistor et une deuxième résistance et une deuxième source de courant pour le deuxième transistor, et en ce qu'il comporte une branche série comportant une troisième et une quatrième résistance connectées d'une part au point commun à la première résistance et à la première source de courant et d'autre part au point commun à la deuxième résistance et à la deuxième source de courant Les première et deuxième résistan- ces peuvent avoir la même valeur La première et la deuxième source de courant peuvent avoir la même valeur de courant. La première et la deuxième tension de commande ont avantageusement pour valeur respectivement Vo + AV et Vo AV, AV étant une variable dont la valeur absolue est inférieure à celle de la constante Vo. L'invention sera mieux comprise à la lecture de la description qui va suivre donnée à titre d'exemple non limita- tif en liaison avec les dessins qui représentent la figure 1, un circuit selon l'invention, la figure 2, une illustration de la fonction de retard re- cherchée, et les figures 3 a, 3 b et 4 un mode de réalisation préféré de l'invention. Selon la figure 1, un amplificateur différentiel A présente deux entrées et deux sorties délivrant des signaux respectivement V 2 et V 2 Ces deux sorties sont bouclées en ré- action sur les entrées correspondantes à travers deux addi- tionneurs à plusieurs entrées respectivement AD 1 et AD 2 Ce bouclage en réaction réalise ainsi une bascule de commutation. Outre l'entrée de réaction recevant le signal V 2, l'additionneur AD 1 présente une entrée de signal recevant un signal Vi et une entrée de commande recevant un niveau de tension continue V 3 que l'on peut faire varier. Outre l'entrée de réaction recevant le signal V 2, l'additionneur AD 2 présente une entrée de signal recevant un signal V 1 et une entrée de commande recevant un niveau de tension continu V 3 que l'on peut faire varier. Les signaux V 1 et V 1 sont représentatifs des deux polarités du signal d'entrée à retarder Les signaux V 3 et V 3 sont mis en oeuvre pour obtenir le fonctionnement décalé de la bascule de commutation et leur valeur influe sur la valeur du retard At La figure 2 illustre la valeur de retard At pour les signaux carrés. On peut poser par exemple V 3 = VO + AV V 3 = Vo AV Vo = tension constante. AV = tension variable (positive, négative ou nulle) de valeur absolue inférieure à celle de VO. Les signaux de commande peuvent être directement des tensions de commandes injectées aux troisièmes entrées d'additionneurs de tension. Les figures 3 a et 3 b représentent un mode de réali- sation préféré des additionneurs AD 1 et AD 2, pour lesquels les tensions V 3 et V 3 interviennent par l'intermédiaire de sources de courant Les signaux de commande sont alors par exemple des tensions commandant l'intensité des sources de courant. Selon la figure 3 a, l'additionneur AD 1 comporte deux transistors npn Ti et T 2 dont le collecteur est connecté à une source de tension d'alimentation Vccr dont la base reçoit les signaux respectivement V 1 et V 2 et dont l'émetteur est connecté à une branche comportant en série, pour le tran- sistor Tl une résistance RI et une source de courant variable Il, et pour le transistor T 2 une résistance R 4 en série avec une source de courant variable I 2. Entre le point commun A à la résistance R 1 et à la source de courant variable Il et le point commun B à la résis- tance R 4 et à la source de courant variable I 2, sont disposées deux résistances en série R 2 et R 3 dont le point commun C, qui délivre le signal Vi+ est connecté à une entrée de l'amplifi- in cateur A. Le courant des sources de courant Il et I 2 peut être commandé par une tension, de préférence la même tension. Ceci permet une réalisation sous forme de circuit intégré. Selon la figure 3 b, l'additionneur AD 2 comporte deux transistors npn T 3 et T 4 dont le collecteur est connecté à la source de tension d'alimentation Vcc, dont la base reçoit les signaux respectivement V 2 et V 7 et dont l'émetteur est connecté à une branche comportant en série, pour le tran- sistor T 3 une résistance R 5 et une source de courant variable I 3, et pour le transistor T 4 une résistance R 8 et une source de courant variable I 4. Entre le point commun D à la résistance R 5 et à la source de courant variable I 3 et le point commun E à la résis- tance R 8 et à la source de courant variable I 4, dont disposées deux résistances en série R 6 et R 7 dont le point commun F, qui délivre le signal V est connecté à l'autre entrée de l'ampli- in ficateur A Le courant des sources de courant I 3 et I 4 peut être commandé par une même tension. La figure 4 montre un mode de réalisation préféré dans lequel les additionneurs AD 1 et AD 2 sont l'un et l'autre conformes aux modes des figures 3 a et 3 b (avec les mêmes si- gnes de référence) et dans lequel l'amplificateur A est cons- titué par un étage différentiel à deux transistors Tjo et Tli dont les émetteurs couplés sont connectée à une source de cou- rant I Les collecteurs des transistors T 10 et Tii sont reliés à la source de tension d'alimentation Vcc à travers des ré- sistances respectivement R 10 et Rll et leurs bases sont con- nectées respectivement aux points C et F Le collecteur du transistor T 10 qui délivre le signal de sortie Vi est connecté à la base du transistor T 3 et le collecteur du transistor T 11 l, qui délivre le signal de sortie V 2 est connecté à la base du transistor T 2. L'idée de base de l'invention consiste à faire va- rier le point de repos des entrées de l'amplificateur diffé- rentiel pour faire varier le retard At En d'autres termes, les points C et F sont portés à des potentiels continus que l'on peut faire varier, et le retard dépend, ainsi qu'on va maintenant le montrer, de l'écart entre ces potentiels. Soit Ia (Fig 3 a) le courant traversant la résis- tance R 1. Soit VBE 1 la tension base-émetteur du transistor T 1, et VBE 2 celle du transistor T 2. On a, en négligeant les résistances de base et les courants de base. V±V -R I-(I -I)(RR V -R( + I- 1 + BE 1 i a a 1)(R 2 +R 3) = 2 VVBE 2 R 4 1 2 a et Ia VBE 1 VBE 2 = VT Logi 1 + 12 Ia VT = 26 m V. d'o V 2 V si I 211 + 12 VBE 1 = VBE 2 siIa 2 cette condition sera explicitée plus loin. On choisit par hypothèse: R 1 =R 4 R 2 = R 3 I 1 = I 2 = IO + AI On a alors: v V+ 2 I (R+R V + I = 11 22 1 2 + R a* 2 (Rl + R 2) 2 (R 1 + R 2) + I V V 1 Rj I R 2 (Ia I 1) -V in 1 a B El V+ + V+ in 2 2 Ri(I O +AI) VBE 1 ( 1) ceci correspond à une valeur de V 3 V+ = 2 R 1 (Io + AI) (l'additionneur AD 1 a un gain de 0,5) VBE 1 VBE 2 si Ia I 1 soit (V+ V+)" 2 (RI+Rz)I De la même façon, on obtient pour le schéma de la figure 3 b et avec les hypothèses Rs=R 8 et R 6 =R 7 I 31 =IO=I-AI V_ V_ V. = 1 + Rs(Io AI) VBE 4 ( 2) ini 2 Br 4 d'o VY = -2 R 5 (Io -AI) (additionneur de gain 0,5). VBE 3 VBE 4 si (VM VP) " 2 (R 5 + R 6) I 3 VBE 3 et VBE 4 désignant les tensions base-émetteur des transistors T 3 et T 4. Les équations ( 1) et ( 2) donnent alors (en choisissant Ri=Rs) Av = Vt V= V + = 2 R 1 AI +( ( 3) 1 in in in 2 2 (VBE 4 VBE 1) A Vin représente le décalage du point de fonctionnement de la bascule de commutation Il varie linéairement en fonction de AI. On a, suivant les équations régissant les étages différen- tiel: V 2 + V 2 th (in V in 2 = 2 2 V Tv avec R 10 = R 11, th = fonction tangente hyperbolique. A l'équilibre de l'étage différentiel (V+n = Vin), VI n'est pas égal à V- En effet, on a alors: V+ V = 4 R 1 AI + 2 VT Log IOAI 1 1 T IO +AI L'écart entre V+ et V à l'équilibre de l'étage différentiel i 1 dépend uniquement de AI, c'est-à-dire de l'écart entre les courants dans les additionneurs des figures 3 a et 3 b. La formule donnant le temps de réponse à 50 % dénom- mé t 5 o de l'amplitude est la suivante: 4 VT __+R 1 __A t 50 = R-I T Log ( 2 + R 104+ -RI AV) Rj O I 4 VT VT AV 1 t 50 peut être pris comme valeur caractéristique du retard. avec AV 1 = amplitude crête-crête du signal à retarder. et T = temps de réponse intrinsèque de l'étage différentiel. R 10 (RI + R 2) C R 10 + R 1 + R 2 C = capacité de l'étage différentiel dans son schéma équiva- lent. (une capacité C pour chacun des collecteurs de T 10 et Til). Les calculs ci-dessus ont été effectués avec cer- taines hypothèses (Ri=R 4 =Rs=R 8, R 2 =R 3 et R 6 =Ri), mais il ne s'agit pas là bien entendu de conditions nécessaires En par- ticulier, les rapports entre R 1 et R 4, R 5 et R 8 d'une part, et entre R 2 et R 3 et R 6 et R 7 d'autre part influent sur la symé- trie de la forme d'onde, c'est-à-dire permettent d'obtenir un temps de montée égal ou différent du temps de descente Si AD 1 et AD 2 sont différents, on peut en effet obtenir des temps de réponse différents sur chaque entrée. Pour R 2 l'entrée correspondante et un retard de phase pour R 2 >R 3. Pour Ri l'entrée correspondante et un retard de phase pour Ri>R 4. Des raisonnements similaires s'apliquent aux rap- ports entre R 5 et R 8 d'une part, et R 6 et R 7 d'autre part. En effet, les valeurs desdites résistances influent sur la valeur de l'écart entre V+ et V d'une part et sur la ln ln valeur de T d'autre part. Dans l'hypothèse o les deux cellules AD 1 et AD 2 sont structurellement identiques, on a en effet: AV = vt V = R 3 + R 4 l(V±V-)-Rl(Il-I 3) in in in R 1 +R 2 +R 3 +R 41 1 R 1 + R 2 -(VBE 1 -VBE 2)l + RI+R 2 +R 3 +R 2 l(V±V 2)-R 4 (I 2-I 4)-(VBE 3-VBE 4) l (BEîl VBE 2)+ Rj+R 2 +R 3 +R 4 L 22 Z BE 3 BE 4 J et I 1 I 3 = I 2 I 4 = 2 AI. En inversant la formule citée plus haut et donnant V+ V en fonction de Vt on a: 2 2 in Vin' Vt -V 7 = 2 V arc th 2 2 in in T R 1 o I arc th = fonction arc tangente hyperbolique. d'o: V+ V = 2 (R 1 +R 2 +R 3 +R 4) V arc th 1 1 R 3 + R T 2 (V+ V) R 2 2 I R 10 I Ri + R 2 l(V+ V-) R 4 (I 2 14) (V V)l R 3 + R 2 2 VBE 3 VBE 4 + Ri R l(Il-I 3) + (VBE 1VBE 2)l R 3 +R 4 E La condition d'hystérésis s'écrit: d(V+ V) 1 _ = d(VI v o 2 2 soit 2 V (V+ v)hy-t= R 10 I 1 T 1 2 2 hyst i R 1 OI ( 1 + R 3 + RR 4) Rj + R 2 d'o la condition de fonctionnement 1 + R 3 + R 4 RI + R 2 2 V+ REVENDICATIONS 1 Circuit retardateur à retard réglable mettant en oeuvre une bascule de commutation caractérisé en ce qu'il com- porte un amplificateur différentiel (A) présentant une premiè- re et une deuxième sortie bouclées chacune en réaction respec- tivement sur une première et une deuxième entrée, de manière à réaliser ladite bascule de commutation, le bouclage étant réa- lisé par un premier (A Di) et un deuxième (AD 2) additionneur ayant chacun une première, une deuxième et une troisième en- trée, lesdites premières entrées étant connectées aux sorties correspondantes de l'amplificateur différentiel pour réaliser ledit bouclage en réaction, lesdites deuxièmes entrées étant destinées à être connectées respectivement à une première et une deuxième borne délivrant un signal à retarder (V+, V 1) et les troisièmes entrées étant agencées de manière à recevoir des premier et deuxième signaux de commande pour produire res- pectivement une première et une deuxième tension de commande (Vf, V-), ledit retard étant fonction de l'écart entre la première et la deuxième tension de commande (V+, V-), et les et les sorties des premier et deuxième additionneurs (AD 1, AD 2) étant connectées respectivement aux première et deuxième entrées de l'amplificateur différentiel (A). 2 Circuit selon la revendication 1 caractérisé en ce qu'un au moins desdits additionneurs comporte un premier (T 1) et un deuxième (T 2) transistors dont la base est connectée respectivement à la borne correspondante et à la sortie cor- respondante de l'amplificateur différentiel et dont le trajet de courant principal est disposé en série avec successivement respectivement une première (R 1) résistance et une première source de courant (Il) pour le premier transistor (Tl) et une deuxième (R 4) résistance et une deuxième source de courant (I 2) pour le deuxième transistor (T 2), et en ce qu'il comporte une branche série comportant une troisième (R 2) et une qua- trième (R 3) résistance connectées d'une part au point commun à la première résistance (R 1) et à la première source de courant (Il) et d'autre part au point commun à la deuxième résistance (R 4) et à la deuxième source de courant (I 2). 3 Circuit selon la revendication 2, caractérisé en ce que les première (Rl) et deuxième (RO> résistances ont la même valeur et en ce que la première (Il) et deuxième (I 2) sources de courant ont la même valeur de courant. 4 Circuit selon une des revendications 2 ou 3 carac- térisé en ce que les troisième (R 2) et quatrième résistances ont la même valeur. 5 Circuit selon une des revendications précédentes caractérisé en ce que les première et deuxième tension de com- mande ont pour valeur respectivement V O + AV et VO AV, AV étant une variable dont la valeur absolue est inférieure à vo.