Brevet FR2660129A1 — publié le 19910927

CONVERTISSEUR ANALOGIQUE-NUMERIQUE COMPRENANT UN CIRCUIT DE CORRECTION D'ERREURS La présente invention concerne de façon générale les convertisseurs annIogigue-nueerigue de type parallèle, et plus particulièrement les circuits destinés à corriger automatiquement cErtaines erreurs logiques pouvant survenir de tacon aléatoire dans certains éléments constituant ces convertisseurs. De façon générale, un convertisseur analogiquenumérique est un dispositif éiectbnique qui reçoit en entrée un signal analogique et fournit en sortie un signal numérique codé sur un nombre déterminé de bits, N. Classiquement, un convertisseur analogique-numérique de type parallèle produisant un signal codé sur N bits est constitué essentiellement d'un moyen pour générer une série de 2N ten sions de référence de valeur croissante, d'un ensemble de 2N canparateurs, chacun effectuant la ccnparaison entre une des tensions de référence et la tension du signal analogique, ainsi que d'un circuit de cordage produisant, à partir des états logiques en sortie des caparateurs, le signal numérique codé sur N bits. La figure 1 représente, de façon très simplifiée, la structure générale d'un convertisseur analogique-numérique classique. On distingue une rangée de résistances 1 produisant 2N tensions de référence de valeur croissante, une rangée de opppa- rateurs 2 chacun comparant l'une des tensions de référenoe avec un signal d'entrée analogique VE, et un circuit de codage 3 produisant le signal numérique codé sur N bits à partir des états logiques des sorties S des comparateurs. La figure 2 montre les états logiques pris par les sorties S des comparateurs 2. Les comparateurs sont au nombre de X et leurs sorties sont désignées par S1 à SX. La sortie Sn est celle du comparateur qui compare la tension de référence immedia- tement inférieure à la tension du signal d'entrée VE. Les sorties S1 à Sn présentent toutes un premier état logique 1 et les sorties Sn+l à SX présentent toutes l'autre état logique 0. En fonctionnement normal, on voit donc que les sorties S sont réparties en deux groupes, un premier groupe A dont toutes les sorties sont à l'état logique 1 et un second groupe supérieur B dont toutes les sorties sont à l'état logique 0. Dans les convertisseurs classiques, on constate fréquemment des anomalies dans 'état logique des sorties S de certaines comparateurs, en particulier de la sortie Sn et des sorties voisines. On a représenté en figure 3 un exemple d'erreur se produisant fréquemment. Cette erreur réside dans le fait que, au-delà du groupe des sorties S1 à Sn qui sont toutes à l'état logique 1, la sortie immediatement supérieure Sn+l est à l'état logique O et la sortie suivante Sn+2 est à l'état logique 1. Cette erreur concernant la sortie Sn+2 pourrait a priori sembler mineure, mais elle entraine en fait un défaut de fonctionnement relativement important. En effet, le circuit de codage 3 ne peut pas interpréter une telle combinaison de signaux des sorties S. La présente invention vise à pallier l'inconvénient décrit ci-dessus. L' invention concerne donc un conertisseur analogiquenumérique recevant en entrée un signal analogique et fournissant en sortie un signal numérique codé sur N bits, oe convertisseur ccmprenant : un moyen pour générer une série de 2N tensions de référence, de valeurs croissantes ; un ensemble de 2N oompara- teurs, dont chacun effectue la comparaison entre l'une des tensions de référence et la tension du signal analogique et produisant en sortie 1 'état logique ; et un circuit de codage produisant le signal numérique codé sur N bits à partir des états logiques des comparateurs. Dans un tel convertisseur, l'invention prévoit un circuit de oarrection d'erreur constitué d'un ensemble de circuits logiques, chacun étant associé à un oomparateur, recevant en entrées la sortie du oomparateur associé, la sortie du oompara- teur inférieur et la sortie du carparateur supérieur, chaque circuit logique produisant en sortie un état logique oerrpspon- dant à la somme logique entre, d'une part, la sortie du oompara- teur supérieur et, d'autre part, le produit logique de la sortie complémentaire du comparateur supérieur, de la sortie du oompara- teur associé et de la sortie du oomparateur inférieur, les sorties de chaque circuit logique étant reliées aux entrées du circuit de codage. Selon un mode de réalisation de la présente invention, il est prévu au moins un autre circuit de correction d'erreur identique au premier dont les entrées sont reliées aux sorties du premier. Selon un mode de réalisation de la présente invention, dans lequel les sorties correspondent à un codage de type cicculaire, il est prévu un moyen d'inversion de toutes les entrées et un moyen d' inversion de toutes les sorties du circuit de correc- tion d'erreur, ces moyens d'inversion n'étant activés que lorsque les entrées correspondent aux valeurs supérieures de cordage, pour lesquelles les entrées inférieures prennent l'état logique (0) et les entrées supérieures prennent I 'état logique (1). Ces objets, caracéristiques et avantages, ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles la figure 1 est un schéma logique d'un convertisseur analogique-numérique de type parallèle classique, et a été commentée précédemment;; la figure 2 est un tableau illustrant des états logiques susceptibles d'apparaître aux sorties des camparateurs de la figure 1 la figure 3 est un tableau comparable à celui de la figure 2, présentant une erreur dans les états logiques la figure 4 est un tableau donnant les états logiques après ccrrention d'erreur, selon l'invention la figure 5 représente schématiquement un convertisseur selon l'invention la figure 6 représente le schéma logique drune partie du dispositif selon l'invention ; la figure 7 représente le schéma logique d'une partie d'une variante de réalisation du dispositif selon l'invention; ; la figure 8 représente un schéma de câblage d'une partie du dispositif selon l'invention la figure 9 représente, schématiquement, une variante de réalisation du dispositif selon l'invention ; la figure 10 est un tableau illustrant un mcde de oodage circulaire ; et la figure 11 représente une autre variante de réalisation du dispositif selon l'invention. La figure 5 représente un convertisseur analogiquenumérique modifié selon la présente invention. Entre la rangée de comparateurs 2 et le circuit de codage 3, est intercalé un circuit de correction d'erreur 6 pour corriger des erreurs logiques susceptibles de survenir au niveau des sorties S des ccmparateurs 2.Ce circuit de correction d'erreur 6 regoit en entrée les sorties S des comparateurs 2 et comporte des sorties E reliées aux entrées du circuit de codage 3. le circuit 6 est constitué d'un certain nombre de circuits logiques 7, tous identiques, chacun de ces circuits logiques 7 recevant en entrées la sortie Sn d'un des comparateurs, la sortie Sn-1 du comparateur précédent et la sortie Sn+l du comparateur suivant et comportant une sortie En reliée à l'entée correspcndante du circuit de codage 3. Comme cela est représenté en figure 6, chaque circuit logique 7 est constitué d'une porte ET et d'une porte w. La porte ET présente trois entrées, la première étant reliée à la sortie Sn du comparateur de rang n, la seconde entrée étant inversée et reliée à la sortie Sn+l du comparateur de rang supérieur, et la troisième entrée étant reliée à la sortie Sn-l du comparateur de rang inférieur. La porte OU présente deux entrées, la première reliée à la sortie Sn+l et la seconde à la sortie de la porte ET. La sortie de la porte w constitue la sortie En du circuit 7. En genéral, la sortie de chaque comparateur est reliée à l'entrée d'une mémoire constituée par exemple d'une bascule D, carme cela est représenté en figure 7. Dans ce cas, on peut utiliser directenent la sortie inversée Q* de la bascule D pour fournir le signal inversé Sn+1* à l'entrée de la porte ET. le circuit logique 7 présente, dans ce cas, quatre entrées A, B, C et D recevant respectivement les sorties Sn+1, sn+l*, Sn Sn et Sn-1. La figure 8 représente, à titre d'exemple, un certain nombre de bascules D recevant chacune une des sorties S et délivrant en sortie Q l'état logique de la sortie S à l'instant d'un signal d'horloge H sur leurs entrées CL. La figure 9 représente la transformation logique qu'opère un circuit de correction d'erreur 6 selon l'ineention composé d'une rangée de circuits logiques 7. On a représenté en 10 les états logiques pris par les sorties Q de la rangée de bascules D. les sorties S1 à Sn sont toutes à l'état logique 1, de façon normale mais la sortie Sn+3 est aussi à l'état logique 1, intercalée entre les autres sorties Sn+l, Sn+2 et Sn+4 qui sont à l'état logique 0. Le circuit de correction d'erreur 6 transforme des états logiques de la façon représentée en 11. Cette transformation consiste à remplacer l'état logique erroné de la sortie Sn+3 en un état logique 0 et à faire passer à l'état logique 1 la sortie Sn+2 inférieure à la sortie erronée Sn+3. Le circuit de correction d'erreur 6 tel que décrit précédemment effectue la correction suivante : si une sortie Sn est à l'état logique 1 alors que la sortie inférieure Sn-l est à l'état logique 0, la sortie Sn est mise à l'état logique 0 et la sortie Sn-l est mise à l'état logique 1. En d'autres termes, toute sortie à l'état logique 1 intercalée entre des sorties à l'état logique 0 est décalée d'un cran vers les valeurs inférieures.Le circuit de correction d'erreur décrit prdrment permet donc de corriger le type d'erreur tel que représenté en figure 3, c'est-à-dire comportant un groupe de sorties normales S1 à Sn à l'état logique 1, suivi d'une sortie supérieure Sn+l à l'état logique 0, puis d'une sortie erronée Sn+2 à l'état logique 1 et d'un groupe de sorties supérieures Sn+3 à SX à l'état logique 0. Le circuit de correction d'erreur 6 permet de transformer ces sorties S en un groupe de sorties eremptes d'erreur, comme cela est représenté en figure 4, tsrprenant un premier groupe de sorties El à En+l toutes à l'état logique 1 suivi d'un groupe supérieur des sorties En+2 à EX toutes à l'état logique 0. Dans le cas illustré par la référece 10 en figure 9, la sortie Sn+3 situee trois rangs au dessus de la sortie normale Sn présente une anomalie. En ce cas, le circuit de oerrcction d'erreur 6 produit des sorties E présentant encore une anomalie. En effet, on voit que la sortie En+2 est à l1état logique 1, tandis que la sortie En+1 est à O. BDur remédier à ce problème, il suffit, selon l'invention, de disposer en série un second circuit de correction d'erreur 6', de logique identique à celle du circuit de correction d'erreur 6, pour produire alors un ensemble de sorties F, illustré en 12, exempt d'erreur. En effet, on voit que les sorties F forment un premier groupe de sorties F1 à Fn+l toutes à l'état logique 1 et un second groupe de sorties Fn+2 à FX toutes à l'état logique 0. On pourrait envisager de disposer ainsi en série un plus grand nombre de circuits de correction d'erreur mais, dans la pratique, cela n'apparaît pas utile parce que le plus grand nombre d'erreurs logiques apparaissant au niveau des sorties S se produit au voisinage de la sortie SQ correspondant à la transition entre les sorties à l'état logique 1 et les sorties à l'état logique 0. Le ou les circuits de correction d'erreur 6, 6' tels que décrits précédemment permettent d'effectuer des corrections d'erreurs lorsque les sorties S oerrespment à un codage de type thermométrique. Or, parfois, les sorties S correspondent à un codage classique de type circulaire, tel que représenté symboli- quement en figure 10.On voit dans cette figure qu'un premier groupe de valeurs V1 prises par le signal VE correspond à un codage de type thermométrique semblable à celui décrit précédem- ment et pour lequel le circuit de correction d'erreur 6 fonction- ne, mais qu'un secnd groupe des valeurs supérieures V2 oorrespond à un codage de type therinétrique inversé c'est-à dire pour lequel les valeurs inférieures sont à 1' état logique 0 et les valeurs supérieures à l'état logique 1, et pour lequel le circuit de correction d'erreur 6 ne fonctionne pas. On a représenté en figure 11 un circuit permettant de faire fonctionner toutefois ce circuit de correction d'erreur 6 dans le cas d'un codage de type circulaire. Ce circuit comprend, entre les sorties S et le circuit de correction d'erreur 6, des portes w Exclusif et en sortie du circuit de correction d'erreur d'autres portes OU Occlusif. les secondes entrées de toutes ces portes au Exclusif sont reliées à un signal prenant une valeur 0 lorsque la valeur mesurée se trouve dans le premier groupe des valeurs inférieures V1 et prenant la valeur 1 lorsque la valeur mesurée se trouve dans le seond groupe des valeurs supérieures V2. Ce circuit fonctionne de la manière suivante. Tant que l'on se trouve dans les premières valeurs V1, les portes w F9nlusif n' n'opèrent aucune transformation ni en amant ni en aval du circuit de correction d'erreur 6, et celui-ci fonctionne de façon normale. Lorsque l'on se trouve dans le second groupe des valeurs supérieures V2, les portes OU Exclusif en amont du circuit de correction d'erreur 6 effectuent une inversion de toutes les sorties S, permettant ainsi de faire fonctionner correctement le circuit de correction d'erreur 6, puisque les sorties S inférieures sont alors à l'état logique 1 et les sorties S supérieures à l'état logique 0, et les portes au Exclusif en aval du circuit de correction d'erreur effectuent une inversion de tous les signaux de sortie pour retrouver des sorties E corrigées et codes correctement selon le type de codage circulaire. REVENDICATIONS 1. Convertisseur analogique-numérique recevant en entrée un signal analogique (VE) et fournissant en sortie un signal numérique (5) codé sur N bits, ce convertisseur comprenant - un moyen pour générer une série de 2N tensions de référence, de valeurs croissantes - un ensemble de 2N comparateurs (2), dont chacun effectue la comparaison entre 1 une des tensions de référence et la tension du signal analogique (VE) et produisant en sortie l'état logique (S) ; et - un circuit de codage (3) produisant le signal numé- rique (5) codé sur N bits à partir des états logiques (S1 à SX) des comparateurs ; cara3berisé en ce qu'il comprend un circuit de correc- tion d'erreur (6) constitué d'un ensemble de circuits logiques (7), chacun étant associé à un comparateur, recevant en entrées la sortie du comparateur associé (Sn), la sortie du comparateur inférieur (Sn-l) et la sortie du comparateur supérieur (Sn+l), chaque circuit logique (7) produisant en sortie (En) un état logique correspondant à la somme logique entre, d'une part, la sortie du ccmparateur supérieur (Sn+l) et, d'autre part, le produit logique de la sortie complémentaire du comparateur supérieur (Sn+l*), de la sortie du comparateur associé (Sn) et de la sortie du ccmparateur inférieur (Sn-l), les sorties (En) de chaque circuit logique (7) étant reliées aux entrées du circuit de codage (3). 2. Convertisseur analogique-numérique selon la redndl- cation 1, caractérisé en ce qu'il comprend au moins un autre circuit de correction d'erreur (6') identique au circuit de oorrec- tion d'erreur (6) et dont les entrées sont reliées aux sorties (E) du circuit de correction d'erreur (6). 3. Convertisseur analogique-numérique selon l'une des revendications 1 ou 2, dans lequel les sorties (S) correspondent à un rodage de type circulaire, caractérisé en ce qu'il comprend un moyen d'inversion de toutes les entrées (S) du circuit de correction d'erreur et un moyen d'inversion de toutes les sorties (E,F) du circuit de correction d'erreur, ces moyens d'inversion n'étant activés que lorsque lesdites entrées (S) correspondent aux valeurs supérieures (V2) de oodae, pour lesquelles les entrées inférieures prennent un premier état logique (0) et les entrées supérieures prennent l'autre état logique (1).