Brevet FR2654529A1 — publié le 19910517

Cette invention concerne un système de traitement de l'information et, de façon particulière, un système de traitement de l'information comportant une unité de traitement des demandes. Un système de traitement de l'information comporte habituellement une unité de traitement des demandes. L'unité de traitement des demandes traite chacune des demandes successivement extraites d'une source de demandes. Les demandes comprennent une demande de mémorisation et une demande d'opération. La demande de mémorisation est une demande d'indication d'une adresse de demande de mémorisation, d'un dispositif de mémoire, et de mémorisation des données -mémoire à l'adresse de demande de mémorisation. La demande d'opération est une demande d'indication d'une adresse de demande d'opération du dispositif de mémoire, et de traitement par une unité arithmétique et logique d'un opérande mémorisé à l'adresse de la demande d'opération. Le dispositif de mémoire comporte une unité de mémoire principale et une antémémoire d'opérande. On supposera que la source de demandes génère la demande d'opération après la génération de la demande de mémorisation. On supposera en outre que la demande d'opération indique l'adresse de la demande d'opération qui coincide avec l'adresse de la demande de mémorisation indiquée par cette demande de mémorisation. Selon les circonstances, dans un système conventionnel de traitement de l'information, l'opérande est lu dans le dispositif de mémoire après mémorisation des données à mémoriser dans le dispositif de mémoire. Par conséquent le système conventionnel de traitement de l'information est désavantageux dans la mesure où il existe un temps perdu,nécessaire pour la décision de l'opérande. Un but de cette invention est de proposer un système de traitement de l'information qui puisse fonctionner sans temps perdu. D'autres buts de cette invention apparaitront dans la description qui va suivre. En décrivant l'essentiel d'un aspect de cette invention, il est possible de comprendre qu'un système de traitement de l'information comporte une unité arithmétique et logique, un dispositif de mémoire et une unité de traitement des demandes pour traiter chacune des demandes successivement extraites d'une source de demandes. Les demandes comprennent une demande de mémorisation pour mémoriser les donnéesmémoire à une adresse de demande de mémorisation du dispositif de mémoire indiquée par la demande de mémorisation, ainsi qu une demande d'opération pour faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à une adresse de demande d'opération des dispositifs de mémoire indiquée par la demande d'opération. La demande d'opération est extraite après l'extraction de la demande de mémorisation. Selon cette invention, l'unité de traitement des demandes mentionnée ci-dessus comporte des moyens de retenue de l'adresse de mémorisation pour retenir l'adresse de la demande de mémorisation en tant qu'adresse retenue, et des moyens de comparaison reliés aux moyens de retenue de l'adresse-mémoire pour comparer ladite adresse retenue avec ladite adresse# de demande d'opération pour produire un signal de résultat de comparaison.Le système de traitement de l'information mentionné ci-dessus comporte des moyens de retenue des donnéesmémoire pour retenir les données-mémoire en tant que données retenues, et des moyens de sélection reliés aux moyens de retenue des donnéesmémoire au dispositif de mémoire, et à l'unité arithmétique et logique et sensibles au signal de résultat de comparaison pour sélectionner soit les données retenues soit l'opérande, en tant que données sélectionnées. Les moyens de sélection envoient les données retenues en tant que données sélectionnées à l'unité arithmétique et logique si le signal de résultat de comparaison indique que l'adresse retenue coincide avec l'adresse de demande d'opération.Les moyens de sélection envoient l'opérande en tant que donnée sélectionnée à l'unité arithmétique et logique si le signal de résultat de comparaison indique que l'adresse retenue ne coincide pas avec l'adresse de demande d'opération. En décrivant l'essentiel d'un autre aspect de cette invention, il est possible de comprendre qu'un système de traitement de l'information comporte une unité arithmétique et logique, un dispositif de mémoire, une source de demandes pour générer successivement des demandes comprenant une demande de mémorisation pour mémoriser des donnéesmémoire à une adresse de demande de mémorisation du dispositif de mémoire indiquée par la demande de mémorisation ainsi qu'une demande d'opération pour faire en sorte que l'unité arithmétique et logique traite un opérande mémorisé à une adresse de demande d'opération du dispositif de mémoire indiquée par ladite demande d'opération. La demande d'opération est générée après la génération de la demande de mémorisation. Selon cette invention, le système de traitement de l'information mentionné ci-dessus comporte des moyens de retenue des données-mémoire pour retenir les données-mémoire en tant que données retenues, ainsi que des moyens de retenue de l'adressemémoire pour retenir l'adresse de demande de mémorisation en tant qu'adresse retenue. Reliés aux moyens de retenue de l'adresse-mémoire, des moyens de comparaison comparent l'adresse retenue avec l'adresse de demande d'opération pour produire un signal de coïncidence si l'adresse retenue coïncide avec l'adresse de demande d'opération. Reliés aux moyens de retenue des données-mémoire et à l'unité arithmétique et logique, des moyens d'envoi envoient les données retenues en tant qu'opérandes à l'unité arithmétique et logique en réponse au signal de coïncidence. En décrivant encore un autre aspect encore de cette invention, il est possible de comprendre qu'un système de traitement de l'information comporte une unité arithmétique et logique, un dispositif de mémoire, et une source de demandes pour générer successivement des demandes comprenant une demande de mémorisation pour mémoriser des donnéesmémoire a' une adresse de demande de mémorisation du dispositif de mémoire indiquée par la demande de mémorisation, ainsi qu'une demande d'opération pour faire en sorte que l'unité arithmétique et logique traite un opérande mémorisé à une adresse de demande d'opération du dispositif de mémoire indiquée par ladite demande d'opération. La demande d'opération est générée après la génération de la demande de mémorisation. Selon cette invention, le système de traitement de l'information mentionné ci-dessus comporte des moyens de retenue des données-mémoire pour retenir les données-mémoire en tant que données retenues, ainsi que des moyens de retenue de l'adresse-mémoire pour retenir l'adresse de demande de mémorisation en tant qu'adresse retenue. Reliés aux moyens de retenue de l'adresse-mémoire, des moyens de comparaison comparent l'adresse retenue avec l'adresse de la demande d'opération pour produire un signal de colncidence si l'adresse retenue coincide avec l'adresse de demande d'opération. Reliés aux moyens de retenue des données-mémoire et à l'unité arithmétique et logique, des moyens de bypass contournent le dispositif de mémoire pour envoyer les données retenues, en tant qu'opérande, à l'unité arithmétique et logique en réponse au signal de coïncidence. Tout au long de la description qui va suivre, on comprendra par le terme de "bypass", un circuit de dérivation. La figure 1 est un diagramme par blocs d'un système de traitement de l'information conforme à une réalisation de la présente invention ; et La figure 2 est un diagramme employé pour décrire le fonctionnement d'un circuit de commande d'indication de bypass inclus dans le système de traitement de l'information représenté sur la figure 1. En se reportant à la figure 1, un système de traitement de l'information conforme à une réalisation de la présente invention comporte une unité 10 de traitement des demandes reliée à une source de demandes 12. La source de demandes 12 génère successivement des demandes. En d'autres termes, l'unité 10 de traitement des demandes traite chacune des demandes successivement extraites de la source de demandes 12. Chacune des demandes indique un code de demande RC et une adresse de demande RA d'un dispositif de mémoire que l'on va décrire ici. Le système de traitement de l'information comporte en outre une unité arithmétique et logique (ALU) 14, une antémémoire des opérandes 16 et une unité de mémoire principale (MMU) qui n'est pas représentée. L'antémémoire des opérandes 16 et l'unité de mémoire principale sont collectivement dénommées le dispositif de mémoire. Les demandes comprennent une demande de mémorisation et une demande d'opération. La demande de mémorisation indique une adresse de la demande de mémorisation et un code de demande de mémorisation en tant qu'adresse de la demande RA et que code de la demande RC, respectivement. La demande d'opération comporte une adresse de demande d'opération et un code de demande d'opération en tant qu'adresse de la demande RA et que code de la demande RC, respectivement. La demande de mémorisation est une demande de mémorisation des données-mémoire à l'adresse de la demande de mémorisation du dispositif de mémoire. La demande d'opération est une demande de traitement par l'unité arithmétique et logique 14 d'un opérande mémorisé à l'adresse de la demande d'opération du dispositif de mémoire. Le système de traitement de l'information comporte en outre une mémoire-tampon (SAB) 18 de l'adresse -mémoire, une mémoire-tampon 20 des données-mémoire et un registre général (GR) 22 qui est un registre rendu visible par le logiciel. La mémoire-tampon (SAB) 18 de l'adresse mémoire est reliée àa' l'unité 10 de traitement de la demande et à l'unité principale de mémoire par l'intermédiaire d'un registre de balayage 24 des adresses-mémoire . La mémoire-tampon 18 de l'adresse-mémoire mémorise temporairement l'adresse de la demande de mémorisation dont le traitement pour le dispositif de mémoire n'est pas achevé. La mémoire tampon 20 des données-mémoire est reliée à l'unité arithmétique et logique 14 par l'intermédiaire d'un registre 26 des donnéesmémoire et à l'unité principale de mémoire par l'intermédiaire d'un registre de balayage 28 des données-mémoire . La mémoire-tampon 20 des donnéesmémoire mémorise temporairement les donnéesmémoire qui sont nécessaires pour la demande de mémorisation dont le traitement pour le dispositif de mémoire n'est pas achevé. -Le registre de balayage 24 des adressesmémoire est relié à l'antémémoire des opérandes 16 par l'intermédiaire d'un registre 30 d'adresses en antémémoire. Le registre 30 d'adresses en antémémoire est relié à la source des demandes 12. Le registre de balayage 28 des données-mémoire est relié à l'antémémoire des opérandes 16 par l'intermédiaire d'un registre 32 des données d'écriture en antémémoire. L'antémémoire des opérandes 16 est reliée à l'unité arithmétique et logique 14 par l'intermédiaire d'un registre 34 des données lues et d'un sélecteur des données 36. Le registre 34 des données lues est relié à l'unité de mémoire principale. Le registre 34 des données lues contient un opérande fourni soit par l'unité de mémoire principale soit par l'antémémoîre des opérandes 16. Si l'adresse de la demande d'opération pour la demande d'opération est contenue dans le registre 30 d'adresses en antémémoire, l'antémémoire des opérandes 16 fait l'objet d'une recherche au titre de l'adresse de la demande d'opération contenue dans le registre 30 d'adresses en antémémoire. Si l'opérande nécessaire pour la demande d'opération est trouvé dans l'antémémoire des opérandes 16, cet opérande est lu dans l'antémémoire des opérandes 16 puis retenu dans le registre 34 des données lues. Sinon, l'opérande est lu dans l'unité de mémoire principale puis retenu dans le registre 34 des données lues. Le registre 26 des données-mémoire est relié à l'unité arithmétique et logique 14 par l'intermédiaire d'un chemin de bypass 38 et du sélecteur de données 36. Le registre 26 des donnéesmémoire retient, en tant que données retenues, un résultat arithmétique fourni par l'unité arithmétique et logique 14. Sensible à un signal de commande de sélection fourni par l'unité 10 de traitement des demandes, le sélecteur des données 36 sélectionne, en tant que données sélectionnées, soit les données retenues dans le registre 26 des données-mémoire, soit 1t opérande retenu dans le registre 34 des données lues. Les données sélectionnées sont fournies à l'unité arithmétique et logique 14. Le registre général 22 est relié à l'unité arithmétique et logique 14 par l'intermédiaire d'un registre de lecture 40. Le registre de lecture 40 retient des données lues dans le registre général 22. L'unité 10 de traitement des données comporte un registre 42 de réception du code de la demande pour recevoir le code de la demande RC extrait de la source des demandes 12 et un registre 44 de retenue de l'adresse de la demande pour retenir l'adresse de la demande RA extraite de la source des demandes 12. Le registre 42 de réception du code de la demande est relié à un registre 46 de réception du code de la demande de mémorisation. Si le code de la demande RC est le code de la demande de mémorisation, le registre 46 de réception du code de la demande de mémorisation reçoit le code de la demande de mémorisation provenant du registre 42 de réception du code de la demande. Le registre 44 de retenue de l'adresse de la demande est relié à un registre 48 de retenue de l'adresse de la demande de mémorisation.Si l'adresse de la demande RA est l'adresse de la demande de mémorisation, le registre 48 de retenue de l'adresse de la demande de mémorisation retient l'adresse de la demande de mémorisation retenue dans le registre 44 de retenue de l'adresse de la demande. L'adresse de la demande de mémorisation est envoyée, par le registre 44 de retenue de l'adresse de la demande, à la mémoiretampon 18 de l'adresse-mémoire. L'unité 10 de traitement des demandes comporte une bascule 50 du bit de validité reliée à la source de demandes 12. Quand l'adresse de la demande de mémorisation est retenue dans le registre 48 de retenue de l'adresse de la demande de mémorisation, un bit de validité, d'un niveau logique "1", est activé dans la bascule 50 du bit de validité. Lorsque le traitement, pour le dispositif de mémoire, de la demande de mémorisation est achevé, le bit de validité est désactivé dans la bascule 50 du bit de validité. Par conséquent la bascule 50 du bit de validité retient le bit de validité tant que le traitement de la demande de mémorisation, pour le dispositif de mémoire, n'est pas achevé. Supposons que la demande de mémorisation soit extraite et que la demande d'opération soit extraite ensuite. Le registre 42 de réception du code de la demande et le registre 46 de réception du code de la demande de mémorisation sont reliés par un circuit 52 de commande d'indication de bypass pour juger si, oui ou non, le dispositif de mémoire peut être contourné en accord avec le code de demande de mémorisation retenu dans le registre 46 de réception du code de la demande de mémorisation et avec le code de la demande d'opération retenu dans le registre 42 de réception du code de la demande, et ceci d'une façon qui sera décrite plus en détail dans la suite de la description. Le circuit 52 de commande de l'indication de bypass produit un signal de validation de bypass de niveau logique "1" si le dispositif de mémoire peut être contourné. Le registre 44 de retenue de l'adresse de la demande, le registre 48 de retenue de l'adresse de la demande de mémorisation et la bascule 50 du bit de validité sont reliés à un comparateur 54 pour comparer l'adresse de la demande de mémorisation retenue dans le registre 48 de retenue de l'adresse de la demande de mémorisation avec l'adresse de la demande d'opération retenue dans le registre 44 de retenue de l'adresse de la demande. Si le bit de validité est activé dans la bascule 50 du bit de validité, le comparateur 54 produit un signal de résultat de comparaison.Si l'adresse de la demande de mémorisation retenue dans le registre 48 de retenue de l'adresse de la demande de mémorisation coincide avec l'adresse de la demande d'opération retenue dans le registre 44 de retenue de l'adresse de la demande, le comparateur 54 produit le signal de résultat de comparaison d'un niveau logique "1" en tant que signal de coïncidence. Sinon, le comparateur 54 produit le signal de résultat de comparaison d'un niveau logique "O". Le signal de validation de bypass et le signal de résultat de comparaison sont envoyés dans un circuit ET 56. Le circuit ET 56 calcule une intersection logique du signal de validation de bypass et du signal de résultat de comparaison pour produire un signal résultant de l'intersection logique. Ce signal résultant de l'intersection logique est envoyé à une bascule 58 d'indication de bypass. La bascule 58 d'indication de bypass fournit un signal de commande de sélection au sélecteur de données 36. Par conséquent la bascule 58 d'indication de bypass produit le signal de commande de sélection d'un niveau logique "1" quand le dispositif de mémoire peut être contourné et aussi quand l'adresse de la demande de mémorisation retenue dans le registre 48 de retenue de l'adresse de la demande de mémorisation coincide avec l'adresse de la demande d'opération retenue dans le registre 44 de retenue de l'adresse de la demande. Sinon, la bascule 58 d'indication du bypass produit le signal de commande de sélection d'un niveau logique 0. Dans tous les cas, une combinaison du circuit ET 56 et de la bascule 58 d'indication de bypass est utilisé comme un arrangement produisant un signal de commande de sélection afin de produire le signal de résultat de comparaison en tant que signal de commande de sélection en réponse au signal de validation de bypass. Sensible au signal de commande de sélection de niveau logique "1", le sélecteur de données 36 envoie à l'unité arithmétique et logique 14 les données retenues dans le registre 26 des donnéesmémoire en tant que données sélectionnées. Sensible au signal de commande de sélection de niveau logique "0", le sélecteur de données 36 fournit à l'unité arithmétique et logique 14 l'opérande retenu dans le registre 34 des données lues en tant que données sélectionnées. Dans tous les cas, une combinaison du chemin de bypass 38 et du sélecteur de données 36 agit comme un arrangement d'envoi pour fournir à l'unité arithmétique et logique 14 les données retenues en tant qu'opérande en réponse au signal de commande de sélection de niveau logique "1". En d'autres termes, la combinaison du chemin de bypass 38 et du sélecteur de données 36 est utilisé comme arran gemment de bypass pour contourner, en réponse au signal de commande de sélection de niveau logique le dispositif de mémoire pour envoyer les données retenues, en tant qu'opérande, à l'unité arithmétique et logique 14. En se reportant à la figure 2, on va décrire le fonctionnement du circuit 52 de commande d'indication de bypass. Le code RD de la demande indique une longueur réelle des données et une longueur limite des données. Supposons que la demande de mémorisation soit extraite de la source de demandes 12 et qu'ensuite la demande d'opération soit extraite de la source de demandes 12. Le côté gauche de la figure 2 illustre la longueur réelle des données et la longueur limite des données indiquées par trois codes de demande de mémorisation. Le côté droit de la figure 2 illustre la longueur réelle des données et la longueur limite des données indiquées par quatorze codes de demande d'opération. La figure 2 (a) représente à gauche le code de demande de mémorisation indiquant une longueur limite de huit octets et une longueur réelle de quatre octets (4B) situés dans la première moitié d'un champ de huit octets. Le côté droit de la figure 2 (a) représente trois codes de demande d'opération de longueurs réelles de quatre octets (4B), de deux octets (2B) et de deux octets différents (2B). Si le registre 42 de réception du code de la demande (figure 1) est chargé avec l'un des trois codes de demande d'opération, le dispositif de mémoire peut être contourné avec le code de demande de mémorisation retenu dans le registre 46 de réception du code de la demande de mémorisation (figure 1). Le côté gauche de la figure 2(b) représente le code de la demande de mémorisation indiquant une longueur limite de huit octets et une longueur réelle de quatre octets situés dans la seconde moitié du champ de 8 octets. Le côté droit de la figure 2(b) représente trois codes de demande d'opération dans lesquels le dispositif de mémoire peut être contourné avec le code de demande de mémorisation représenté du côté gauche de la figure 2(b). Le côté gauche de la figure 2(c) représente le code de demande de mémorisation indiquant une longueur limite de huit octets et une longueur réelle de huit octets (8B) situés dans le champ de 8 octets. Le côté droit de la figure 2(c) représente huit codes de demande d'opération dans lesquels le dispositif de mémoire peut être contourné avec le code de demande de mémorisation représenté du côté gauche de la figure 2 (c). On va maintenant décrire le fonctionnement du système de traitement de l'information représenté sur la figure 1. Supposons ce qui suit. La demande de mémorisation est extraite de la source de demandes 12 et ensuite la demande d'opération est extraite de la source de demandes 12. La demande d'opération indique l'adresse de la demande d'opération qui coincide avec l'adresse de la demande de mémorisation indiquée par la demande de mémorisation. Les demandes de mémorisation et d'opération présentent les codes de demande de mémorisation et de demande d'opération qui indiquent que le dispositif de mémoire peut être contourné. La source de demandes 12 génère la demande de mémorisation présentant le code de la demande de mémorisation et l'adresse de la demande de mémorisation. Le registre servant de réception du code de la demande reçoit le code de la demande de mémorisation, tandis que le registre 44 de retenue de l'adresse de la demande retient l'adresse de la demande de mémorisation. Ensuite la source de demandes 12 génère la demande d'opération présentant le code de la demande d'opération et l'adresse de la demande d'opération. Le registre 42 de réception du code de la demande reçoit le code de la demande d'opération tandis que le registre 44 de retenue de l'adresse de la demande retient l'adresse de la demande d'opération. L'adresse de la demande d'opération est retenue dans le registre 30 d'adresses en antémémoire. Le registre 46 de réception du code de la demande de mémorisation reçoit le code de la demande de mémorisation tandis que le registre 44 de retenue de l'adresse de la demande de mémorisation retient l'adresse de la demande de mémorisation. Le code de la demande de mémorisation est envoyé, par le registre 44 de retenue de l'adresse de la demande, à la mémoire tampon 18 de l'adressemémoire. Simultanément le bit de validité est activé dans la bascule 50 du bit de validité. Le résultat arithmétique pour la demande de mémorisation est envoyé, par l'unité arithmétique et logique 14, au registre 26 des données-mémoire. Le résultat arithmétique est retenu dans le registre 26 des données-mémoire en tant que donnée retenue Le code de la demande d'opération est envoyé, par le registre 42 de réception du code de la demande, au circuit 52 de commande d'indication de bypass. L'adresse de la demande d'opération est envoyée, par le registre 44 de retenue de l'adresse de la demande, au comparateur 54. Le code de la demande de mémorisation est envoyé, par le registre 46 de réception du code de la demande de mémorisation, au circuit 52 de commande d'indication de bypass. L'adresse de la demande de mémorisation est envoyée, par le registre 48 de retenue de la demande de mémorisation, au comparateur 54. Le circuit 52 de commande d'indication de bypass juge si oui ou non, le dispositif de mémoire peut être contourné en accord avec le code de la demande de mémorisation et avec le code de la demande d'opération. Si le dispositif de mémoire peut être contourné, le circuit 52 de commande d'indication de bypass produit le signal de validation de bypass. Le comparateur 54 compare l'adresse de la demande de mémorisation avec l'adresse de la demande d'opération pour produire le signal de coïncidence quand l'adresse de la demande de mémorisation coincide avec l'adresse de la demande d'opération. Recevant le signal de validation de bypass et le signal de coïncidence, le circuit ET 56 produit le signal de conjonction logique de niveau logique "1". Recevant le signal de conjonction logique de niveau logique "1", la bascule 58 d'indication de bypass fournit le signal de commande de sélection de niveau logique "1" au sélecteur de données 36. Si le traitement, pour le dispositif de mémoire, de la demande de mémorisation n'est pas achevé, un opérande erroné est lu soit dans l'antémémoire des opérandes 16, soit dans l'unité de mémoire principale et retenu dans le registre 34 des données lues. Le sélecteur de données 36 reçoit l'opérande erroné retenu dans le registre 34 des données lues ainsi que les données retenues dans le registre 26 des données-mémoire, par l'intermédiaire du chemin de bypass 38. Sensible au signal de commande de sélection de niveau logique "1", le sélecteur de données 36 fournit les données retenues dans le registre 26 des données-mémoire, en tant que données sélectionnées, à l'unité arithmétique et logique 14. Il en résulte qu'il est possible de traiter, sans perte de temps, la demande d'opération présentant l'adresse de la demande d'opération qui coincide avec l'adresse de la demande de mémorisation. Bien que l'on ait jusqu'ici décrit cette invention en liaison avec seulement l'une de ses réalisations préférées, il sera maintenant facile à l'homme de l'art de développer diverses autres réalisations de cette invention. Par exemple l'unité de traitement des demandes peut facilement être adaptée à un système de traitement de l'information qui comporte deux ou plusieurs registres de retenue de l'adresse de la demande à mémoriser et deux ou plusieurs registres des donnée#-mémoire. REVENDICATIONS 1. Système de traitement de l'information comportant une unité arithmétique et logique (14), un dispositif de mémoire et une unité (10) de traitement des demandes pour traiter chacune des demandes successivement extraites d'une source de demandes, lesdites demandes comprenant une demande de mémorisation pour mémoriser des donnéesmémoire à une adresse de demande de mémorisation, dudit dispositif de mémoire, indiquée par ladite demande de mémorisation, ainsi qu'une demande d'opération pour faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à une adresse de demande d'opération, dudit dispositif de mémoire, indiquée par ladite demande d'opération, ladite demande d'opération étant extraite après extraction de ladite demande de mémorisation, système caractérisé en ce que ladite unité (10) de traitement des demandes comporte:: des moyens (18) de retenue de l'adressemémoire pour retenir ladite adresse de demande de mémorisation en tant qu'adresse retenue; et des moyens de comparaison (54) reliés auxdits moyens de retenue de l'adresse-mémoire pour comparer ladite adresse retenue avec ladite adresse de demande d'opération pour produire un signal de résultat de comparaison; ledit système de traitement de l'information comportant des moyens (20) de retenue des donnéesmémoire pour retenir les données-mémoire en tant que données retenues; et des moyens de sélection (36) reliés auxdits moyens de retenue des données-mémoire, audit dispositif de mémoire, et à ladite unité arithmétique et logique, et sensibles audit signal de résultat de comparaison pour sélectionner soit lesdites données retenues soit ledit opérande, en tant que données sélectionnées, lesdits moyens de sélection fournissant lesdites données retenues en tant que dites données sélectionnées à ladite unité arithmétique et logique quand ledit signal de résultat de comparaison indique que ladite adresse retenue coincide avec ladite adresse de demande d'opération, lesdits moyens de sélection fournissant ledit opérande en tant que dite donnée sélectionnée à ladite unité arithmétique et logique quand ledit signal de résultat de comparaison indique que ladite adresse retenue ne coincide pas avec ladite adresse de demande d'opération. 2. Système de traitement de l'information comportant une unité arithmétique et logique (14), un dispositif de mémoire et une unité (10) de traitement des demandes pour traiter chacune des demandes successivement extraites d'une source de demandes, lesdites demandes comprenant une demande de mémorisation pour mémoriser des donnéesmémoire à une adresse de demande de mémorisation, dudit dispositif de mémoire, indiquée par ladite demande de mémorisation, ainsi qu'une demande d'opération pour faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à une adresse de demande d'opération, dudit dispositif de mémoire, indiquée par ladite demande d'opération, ladite demande d'opération étant extraite après extraction de ladite demande de mémorisation, système caractérisé par le fait que ladite unité (10) de traitement des demandes comporte:: des moyens (18) de retenue de l'adresse de mémorisation pour retenir ladite adresse de demande de mémorisation en tant qu'adresse retenue; des moyens (80) de retenue du bit de validité pour retenir un bit de validité tant que le traitement de la demande de mémorisation pour le dispositif de mémoire n'est pas achevé; et des moyens de comparaison (54) reliés auxdits moyens de retenue de l'adresse-mémoire et auxdits moyens de retenue du bit de validité pour comparer ladite adresse de retenue avec ladite adresse de demande d'opération pour produire un signal de résultat de comparaison si lesdits moyens de retenue des bits de validité retiennent ledit bit de validité; ledit système de traitement de l'information comportant des moyens (20) de retenue des donnéesmémoire pour retenir les données-mémoire en tant que données retenues; et des moyens de sélection (36) reliés auxdits moyens de retenue des données-mémoire, audit dispositif de mémoire, et à ladite unité arithmétique et logique, et sensibles audit signal de résultat de comparaison pour sélectionner soit lesdites données retenues soit ledit opérande, en tant que données sélectionnées, lesdits moyens de sélection fournissant lesdites données retenues en tant que dites données sélectionnées à ladite unité arithmétique et logique quand ledit signal de résultat de comparaison indique que ladite adresse retenue coincide avec ladite adresse de demande d'opération, lesdits moyens de sélection fournissant ledit opérande en tant que dites données sélectionnées à ladite unité arithmétique et logique quand ledit signal de résultat de comparaison indique que ladite adresse retenue ne coincide pas avec ladite adresse de demande d'opération. 3. Système de traitement de l'information comportant une unité arithmétique et logique (14), un dispositif de mémoire et une unité (10) de traitement des demandes pour traiter chacune des demandes successivement extraites d'une source de demandes, lesdites demandes comprenant une demande de mémorisation et une demande d'opération, ladite demande de mémorisation présentant un code de demande de mémorisation et une adresse de demande de mémorisation, ladite demande d'opération présentant un code de demande d'opération et une adresse de demande d'opération, ladite demande de mémorisation ayant pour but de mémoriser des données-mémoire, à l'adresse de la demande de mémorisation dudit dispositif de mémoire, ladite demande d'opération ayant pour but de faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à l'adresse de la demande d'opération dudit dispositif de mémoire, ladite demande d'opération étant extraite après extraction de ladite demande de mémorisation, système caractérisé par le fait que ladite unité de traitement comporte des moyens (18) de retenue de l'adressemémoire pour retenir ladite adresse de demande de mémorisation en tant qu'adresse retenue; des moyens (80) de retenue du bit de validité pour retenir un bit de validité tant que le traitement de la demande de mémorisation pour le dispositif de mémoire n'est pas achevé;; des moyens de comparaison (54) reliés auxdits moyens de retenue de l'adresse-mémoire et auxdits moyens de retenue du bit de validité pour comparer ladite adresse de retenue avec ladite adresse de demande d'opération pour produire un signal de résultat de comparaison si lesdits moyens de retenue des bits de validité retiennent ledit bit de validité; des moyens (42) de retenue du code de demande de mémorisation pour retenir ledit code de demande de mémorisation en tant que code retenu; des moyens (52) de commande d'indication de bypass reliés auxdits moyens de retenue du code de mémorisation pour juger, si oui ou non, ledit dispositif de mémoire peut être contourné en accord avec ledit code retenu et avec ledit code de demande d'opération, lesdits moyens de commande d'indication de bypass produisant un signal de validation de bypass si ledit dispositif de mémoire peut être contourné;; et des moyens (58) de production du signal de commande de sélection reliés auxdits moyens de commande d'indication de bypass et auxdits moyens de comparaison pour produire ledit signal de résultat de comparaison en tant que signal de commande de sélection en réponse audit signal de validation de bypass; ledit signal de traitement de l'information comportant des moyens (20) de retenue des données mémoire pour retenir les données-mémoire en tant que données retenues; et des moyens de sélection (36) reliés auxdits moyens de retenue des données-mémoire audit dispositif de mémoire, et à ladite unité arithmétique et logique, et sensibles audit signal de commande de sélection pour sélectionner soit lesdites données retenues soit ledit opérande, en tant que données sélectionnées, lesdits moyens de sélection fournissant lesdites données retenues en tant que dites données sélectionnées à ladite unité arithmétique et logique quand ledit signal de commande de sélection indique que ladite adresse retenue coincide avec ladite adresse de demande d'opération, lesdits moyens de sélection fournissant ledit opérande en tant que dites données sélectionnées à ladite unité arithmétique et logique quand ledit signal de commande de sélection indique que ladite adresse retenue ne coincide pas avec ladite adresse de demande d'opération. 4. Système de traitement de l'information comportant une unité arithmétique et logique, un dispositif de mémoire et une source de demandes pour générer successivement des demandes comprenant une demande de mémorisation pour mémoriser des donnéesmémoire à une adresse de demande de mémorisation, dudit dispositif de mémoire, indiquée par ladite demande de mémorisation, ainsi qu'une demande d'opération pour faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à une adresse de demande d'opération, dudit dispositif de mémoire, indiquée par ladite demande d'opération, ladite demande d'opération étant générée après la génération de ladite demande de mémorisation, système caractérisé en ce qu'il comporte des moyens (20) de retenue des données mémoire pour retenir lesdites données mémoire en tant que données retenues;; des moyens (18) de retenue de l'adressemémoire pour retenir ladite adresse de demande de mémorisation en tant qu'adresse retenue; des moyens de comparaison (54) reliés auxdits moyens de retenue de l'adresse-mémoire pour comparer ladite adresse retenue avec ladite adresse de demande d'opération pour produire un signal de coïncidence si ladite adresse retenue coïncide avec ladite adresse de demande d'opération, et des moyens d'envoi (36) reliés auxdits moyens de retenue des données-mémoire et à ladite unité arithmétique et logique et sensibles audit signal de coincidence pour envoyer lesdites données retenues, en tant que dit opérande, à ladite unité arithmétique et logique. 5. Système de traitement de l'information comportant une unité arithmétique et logique, un dispositif de mémoire et une source de demandes pour générer successivement des demandes comprenant une demande de mémorisation pour mémoriser des données mémoire, à une adresse de demande de mémorisation, dudit dispositif de mémoire, indiquée par ladite demande de mémorisation, ainsi qu'une demande d'opération pour faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à une adresse de demande d'opération, dudit dispositif de mémoire, indiquée par ladite demande d'opération, ladite demande d'opération étant générée après la génération de ladite demande de mémorisation, système caractérisé en ce qu'il comporte des moyens (20) de retenue des données mémoire pour retenir lesdites données mémoire en tant que données retenues;; des moyens (18) de retenue de l'adresse mémoire pour retenir ladite adresse de demande de mémorisation en tant qu'adresse retenue; des moyens (50) de retenue du bit de validité pour retenir un bit de validité tant que le traitement de la demande de mémorisation pour le dispositif de mémoire n'est pas achevé; des moyens de comparaison (54) reliés auxdits moyens de retenue de l'adresse-mémoire et auxdits moyens de retenue du bit de validité pour comnarer ladite adresse retenue avec ladite adresse de demande d'opération pour produire un signal de coincidence si ladite adresse retenue coïncide avec ladite adresse de demande d'opération et si lesdits moyens de retenue du bit de validité retiennent ledit bit de validité; et des moyens d'envoi (36) reliés auxdits moyens de retenue des données-mémoire et à ladite unité arithmétique et logique et sensibles audit signal de coïncidence pour fournir lesdites données retenues, en tant que dit opérande, à ladite unité arithmétique et logique. 6. Système de traitement de l'information comportant une unité arithmétique et logique, un dispositif de mémoire, et une source de demandes pour générer successivement des demandes comprenant une demande de mémorisation et une demande d'opération, ladite demande de mémorisation présentant un code de demande de mémorisation et une adresse de demande de mémorisation, ladite demande d'opération présentant un code de demande d'opération et une adresse de demande d'opération, ladite demande de mémorisation ayant pour but de mémoriser des donnéesmémoire à l'adresse de la demande de mémorisation dudit dispositif de mémoire, ladite demande d'opération ayant pour but de faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à l'adresse de la demande d'opération dudit dispositif de mémoire, ladite demande d'opération étant générée après la génération de ladite demande de mémorisation, système caractérisé par le fait qu'il comporte des moyens (20) de retenue des donnéesmémoire pour retenir lesdites donnéesmémoire en tant que données retenues; des moyens (18) de retenue de l'adresse mémoire pour retenir ladite adresse de demande de mémorisation en tant qu'adresse retenue;; des moyens (50) de retenue du bit de validité pour retenir un bit de validité tant que le traitement de la demande de mémorisation pour le dispositif de mémoire n'est pas achevé des moyens de comparaison (54) reliés auxdits moyens de retenue de l'adresse-mémoire et auxdits moyens de retenue du bit de validité pour comparer ladite adresse retenue avec ladite adresse de demande d'opération pour produire un signal de coïncidence si ladite adresse retenue coincide avec ladite adresse de demande d'opération et si lesdits moyens de retenue du bit de validité retiennent ledit bit de validité des moyens (42) de retenue du code de demande de mémorisation pour retenir ledit code de demande de mémorisation en tant que code retenu des moyens (52) de commande d'indication de bypass reliés auxdits moyens de retenue du code de mémorisation pour juger, si oui ou non, ledit dispositif de mémoire peut être contourné en accord avec ledit code retenu et avec ledit code de demande d'opération, lesdits moyens de commande d'indication de bypass produisant un signal de validation de bypass si ledit dispositif de mémoire peut être contourné des moyens (58) de production du signal de commande reliés auxdits moyens de commande d'indication de bypass et auxdits moyens de comparaison pour produire un signal de commande en réponse audit signal de validation de bypass et audit signal de coincidence ; et des moyens d'envoi (36) reliés auxdits moyens de retenue des données-mémoire et à ladite unité arithmétique et logique et sensibles audit signal de commande pour fournir lesdites données retenues en tant que dit opérande à ladite unité arithmétique et logique. 7. Système de traitement de l'information comportant une unité arithmétique et logique, un dispositif de mémoire et une source de demandes pour générer successivement des demandes comprenant une demande de mémorisation pour mémoriser des donnéesmémoire à une adresse de demande de mémorisation, dudit dispositif de mémoire, indiquée par ladite demande de mémorisation, ainsi qu'une demande d'opération pour faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à une adresse de demande d'opération, dudit dispositif de mémoire, indiquée par ladite demande d'opération, ladite demande d'opération étant générée après la génération de ladite demande de mémorisation, système caractérisé en ce qu'il comporte des moyens (20) de retenue des donnéesmémoire pour retenir lesdites donnéesmémoire en tant que données retenues; ; des moyens (18) de retenue de l'adressemémoire pour retenir ladite adresse de demande de mémorisation en tant qu'adresse retenue; des moyens de comparaison (54) reliés auxdits moyens de retenue de l'adresse-mémoire pour comparer ladite adresse retenue avec ladite adresse de demande d'opération pour produire un signal de coïncidence si ladite adresse retenue coincide avec ladite adresse de demande d'opération; et des moyens de bypass (38) reliés auxdits moyens de retenue des données-mémoire et à ladite unité arithmétique et logique et sensibles audit signal de coincidence pour contourner ledit dispositif de mémoire pour envoyer lesdites données retenues en tant que dit opérande à ladite unité arithmétique et logique. 8. Système de traitement de l'information comportant une unité arithmétique et logique, un dispositif de mémoire et une source de demandes pour générer successivement des demandes comprenant une demande de mémorisation pour mémoriser des donnéesmémoire à une adresse de demande de mémorisation, dudit dispositif de mémoire, indiquée par ladite demande de mémorisation, ainsi qu'une demande d'opération pour faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à une adresse de demande d'opération, dudit dispositif de mémoire, indiquée par ladite demande d'opération, ladite demande d'opération étant générée après la génération de ladite demande de mémorisation, système caractérisé en ce qu'il comporte des moyens (20) de retenue des donnéesmémoire pour retenir lesdites donnéesmémoire en tant que données retenues des moyens (18) de retenue de l'adressemémoire pour retenir ladite adresse de demande de mémorisation en tant qu'adresse retenue des moyens (50) de retenue du bit de validité pour retenir un bit de validité tant que le traitement de la demande de mémorisation pour le dispositif de mémoire n'est pas achevé des moyens de comparaison (54) reliés auxdits moyens de retenue de l'adresse-mémoire et auxdits moyens de retenue du bit de validité pour comparer ladite adresse retenue avec ladite adresse de demande d'opération pour produire un signal de coincidence si ladite adresse retenue coincide avec ladite adresse de demande d'opération et si lesdits moyens de retenue du bit de validité retiennent ledit bit de validité; et des moyens de bypass (38) reliés auxdits moyens de retenue des .données-mémoire et à ladite unité arithmétique et logique et sensibles audit signal de coincidence pour contourner ledit dispositif de mémoire pour envoyer lesdites données retenues en tant que dit opérande à ladite unité arithmétique et logique. 9. Système de traitement de l'information comportant une unité arithmétique et logique, un dispositif de mémoire, et une source de demandes pour générer successivement des demandes comprenant une demande de mémorisation et une demande d'opération, ladite demande de mémorisation présentant un code de demande de mémorisation et une adresse de demande de mémorisation, ladite demande d'opération présentant un code de demande d'opération et une adresse de demande d'opération, ladite demande de mémorisation ayant pour but de mémoriser des données mémoire à1' adresse de la demande de mémorisation dudit dispositif de mémoire, ladite demande d'opération ayant pour but de faire en sorte que ladite unité arithmétique et logique traite un opérande mémorisé à l'adresse de la demande d'opération dudit dispositif de mémoire, ladite demande d'opération étant générée après la génération de ladite demande de mémorisation, système caractérisé par le fait qu'il comporte des moyens (20) de retenue des donnéesmémoire pour retenir lesdites donnéesmémoire en tant que données retenues; des moyens (18) de retenue de l'adressemémoire pour retenir ladite adresse de demande de mémorisation en tant qu'adresse retenue; des moyens (50) de retenue du bit de validité pour retenir un bit de validité tant que le traitement de la demande de mémorisation pour le dispositif de mémoire n'est pas achevé ;; des moyens de comparaison (54) reliés auxdits moyens de retenue de l'adresse-mémoire et auxdits moyens de retenue du bit de validité pour comparer ladite adresse retenue avec ladite adresse de demande d'opération pour produire un signal de coïncidence si ladite adresse retenue coincide avec ladite adresse de demande d'opération et si lesdits moyens de retenue du bit de validité retiennent ledit bit de validité des moyens (42) de retenue du code de demande de mémorisation pour retenir ledit code de demande de mémorisation en tant que code retenu des moyens (52) de commande d'indication de bypass reliés auxdits moyens de retenue du code de mémorisation pour juger, si oui ou non, ledit dispositif de mémoire peut être contourné en accord avec ledit code retenu et avec ledit code de demande d'opération, lesdits moyens de commande d'indication de bypass produisant un signal de validation de bypass quand ledit dispositif de mémoire peut etre contourné des moyens (58) de production du signal de commande reliés auxdits moyens de commande d'indication de bypass et auxdits moyens de comparaison pour produire un signal de commande en réponse audit signal de validation de bypass et audit signal de concidence ; et des moyens de bypass (38) reliés auxdits moyens de retenue des données-mémoire et à ladite unité arithmétique et logique et sensibles audit signal de coïncidence pour contourner ledit dispositif de mémoire pour envoyer lesdites données retenues en tant que dit opérande à ladite unité arithmétique et logique.