Brevet FR2651591A1 — publié le 19910308

APPAREIL DE TRAITEMENT D'IMAGE ET CIRCUIT DE REDUCTION D'IMAGE POUR CET APPAREIL La présente invention concerne un appareil de traitement d'rimage et un circuit de réduction d'image incorporé dans cet appareil, pour un système d'archivage d'informations d'image et analogues dans lequel l'infor- mation lue par un dispositif de lecture d'image, par exemple un analyseur d'image, est comprimée et codée pour être mémorisée dans un support d'enregistrement tel qu'un disque optique, ou bien l'information d'image comprimée et codée est expansée de manière à redonner l'information d'image originalepour affichage ou copie matérielle lors- que c'est nécessaire. Dans le but de rationnaliser l'informatique de gestion, de plus en plus utilisée, on a proposé et mis en pratique depuis peu des systèmes dits d'archivage d'in- formations d'image. Le système d'archivage d'informations d'image est généralement une unité, par exemple un modèle SOF-M88 de Sanyo Electric Co., Ltd, qui permet de mémo- riser des documents, des dessins et analogues, dans un support d'enregistrement de grande capacité, en pages d'information d'image (fichiers), et de lire l'informa- tion d'image mémorisée pour l'afficher sur un dispositif de visualisation ou produire des copies matérielles de l'information, si nécessaire. Dans un tel système d'archivage d'informations d'image, l'information d'image à archiver est fournie par lecture optique de documents, dessins et analogues d'ima- ges originales, au moyen d'un dispositif de lecture d'in- formation d'image tel qu'un analyseur d'image qui conver- tit les images en données de points. L' information d'i- mage est ensuite traitée pour édition, et comprimée et codée pour être stockée sur un disque optique. Actuellement, un format d'image utilisé dans le domaine des dits systèmes d'archivage électronique est le format A3 et le standard de résolution de l'analy- seur d'image est de 400dpi (points par pouce ou 25,4 mm) environ. Toutefois, la résolution d'un tube à rayons ca- thodiques du dispositif d'affichage est inférieure à 400 dpi. Par conséquent, lorsqu'on affiche l'image originale sur le tube cathodique ou qu'on produit une copie maté- rielle, il est nécessaire de réduire le nombre de points, c'est-à-dire d'effectuer un traitement de réduction. Un tel traitement de réduction d'une image est réalisé jus- qu'à présent par un circuit intégré à grande échelle spé- cialisé, par exemple un modèle MN8617 de MATSUSHITA ELECTRONICS Co., Ltd et analogue. Dans le cas de l'affichage, sur un dispositif de visualisation tel qu'un tube cathodique, de l'informa- tion d'image luepar l'analyseur d'image, on mémorise gé- néralement d'abord l'information d'image dans une mémoire d'image et l'information d'image est ensuite réduite par le circuit intégré LSI spécialisé et affichée. Par exemple, lorsqu'on réduit une information d'image de format A3 ayant une résolution de 400dpi (4864 x 6560 points) en une information d'image de format A4 ayant une résolution de 200dpi (1728 x 2304 points) si on suppose que le temps nécessaire à la lecture d'une ligne de balayage principal par l'analyseur d'image est de 1 ms et que la vitesse du traitement de réduction par l'unité MN8617 est de 0,3 gs/bit, alors le temps nécessaire pour la lecture est de 1 ms x 6560 lignes = 6,56 s et le temps nécessaire pour le traitement de réduc- tion est de (4864 x 6560 + 1728 x 2304) x 0,3 x 10-6 = 10,8s. Par suite, le temps total depuis le début de la lecture de l'image originale jusqu'au début de l'affichage de l'information d'image est de 18s environ. Afin d'afficher une image réduite, codée et mémorisée dans un support d'enregistrement tel qu'un disque optique, il faut expanser et décoder cette informa- tion d'image comprimée, codée et stockée dans le disque optique, pour retrouver l'information d'image originale, et la réduire ensuite pour afficher l'image. Dans ce cas, le traitement de décodage demande plusieurs secondes, en plus du traitement de réduction qui demande 10,8 s en- viron comme indiqué plus haut. Cette durée représente un temps d'attente gênant pour l'utilisateur du système d'archivage d'informations d'image et réduit le rendement de l'informatique de gestion. Sur la base de cette situation, les Publica- tions de Brevet Japonais N 64-32383 (1989), N 64-32384 (1989) et N 1-276275 (1989) ont été proposées. L'invention de la première Publication de Brevet Japonais N 64-32383 (1989) est sensiblement la même que le N 64-32384 (1989) et comprend: "des premiers moyens de mémoire pour stocker des informations mémorisées; des premiers moyens de traitement pour extraire une information mémorisée désirée des informations mémo- risées stockées dans les premiers moyens de mémoire; des deuxièmes moyens de mémoire pour stocker temporairement l'information mémorisée extraite par les dits premiers moyens de traitement; des moyens d'affichage pour afficher l'infor- mation mémorisée extraite par les premiers moyens de traitement; des moyens d'enregistrement pour enregistrer et sortir l'information mémorisée extraite par les pre- miers moyens de traitement; et des deuxièmes moyens de traitement pour comman- der simultanément une opération de stockage de l'informa- tion mémorisée, extraite par les premiers moyens de trai- tement, dans les deuxièmes moyens de mémoire, et une opé- ration d'affichage de l'information mémorisée, par les moyens d'affichage, et une opération d'enregistrement et de sortie de l'information mémorisée, par les moyens d'en- registrement". En outre, les premiers moyens de traitement comprennent des moyens de décodage pour décoder l'in- formation mémorisée extraite des moyens de mémoire, et les deuxièmes moyens de traitement comprennent des moyens d'agrandissement/réduction pour agrandir/réduire l'in- formation mémorisée extraite par les premiers moyens de traitement. Plus concrètement, l'invention ci-dessus exécu- te en parallèle un traitement de restauration de l'in- formation codée déjà comprimée, codée et mémorisée dans une unité de disque optique qui constitue les premiers moyens de mémoire,en une information d'image par des mo- yens de décodage, et de mémorisation de l'information d'image restaurée dans les deuxièmes moyens de mémoire, qui sont une mémoire de pages, et un traitement d'af- fichage de l'information d'image restaurée sur des mo- yens d'affichage en une forme réduite affichable, et un traitement d'impression de sortie de l'information d'ima- ge restaurée, par des moyens d'enregistrement qui sont une imprimante. Toutefois, dans l'invention ci-dessus, les moyens d'agrandissement/réduction ne sont pas directement connectés à un bus et ils sont prévus dans les deuxièmes moyens de traitement, de sorte que leur usage est limité. Par exemple, dans le cas de l'enregistrement de l'image originale, les opérations des moyens d'agrandissement/ réduction utilisés pour l'affichage de l'image originale sur le dispositif d'affichage ne sont pas exécutées en parallèle, de sorte qu'il y a un temps d'attente, de fa- çon usuelle. En outre, dans l'invention ci-dessus, lorsque certains composants fonctionnent en parallèle, il faut initialiser chaque composant en ce qui concerne le logi- ciel, et un temps de traitement de signal est donc né- cessaire. L'invention de la troisième Publication de Brevet Japonais N 1276275 (1989) décrit des traitements d'information d'image dans lesquels, lorsqu'on décode une information d'image comprimée, codée et mémorisée et lorsqu'on lit l'image originale pour la comprimer et la coder, un traitement simultané d'agrandissement/réduction réduit le nombre de temps d'accès à la mémoire d'image afin d'augmenter la vitesse de traitement. Toutefois, dans le système de cette invention, l'information d'i- mage est traitée seulement suivant un chemin qui passe par les moyens de décodage de code, les moyens d'agran- dissement/réduction et l'affichage d'image (impression de sortie) ou suivant un chemin qui passe par un disposi- tif de lecture de l'image originale, les moyens d'expan- sion/compression et les moyens de décodage de code. Par conséquent, on ne peut pas effectuer des traitements en parallèle d'une manière telle qu'une image originale lue est traitée par les moyens d'agrandissement/réduction pour être affichée et simultanément comprimée et co- dée pour être stockée dans un disque optique. La présente invention vise à éviter les incon- vénients ci-dessus. Par conséquent, un objet principal de l'invention est de procurer un appareil de traitement d'image dans lequel une image originale peut être rapide- ment affichée lorsque des données comprimées codées pro- duites par la lecture de l'image originale sont mémorisées dans un disque optique, et également une image peut être rapidement affichée par un traitement simultané d'agran- dissement/réduction lorsqu'une information d'image compri- mée, codée et mémorisée est décodée. Un autre objet de l'invention est de procurer une configuration de circuit pour agrandir/réduire une in- formation d'image comme indiqué plus haut. L'appareil de traitement d'image suivant l'in- vention comprend un circuit de compression/expansion ou un analyseur à balayage, qui constituent des premiers moyens de traitement d'information d'rimage connectés à un bus, des moyens d'agrandissement/réduction qui cons- tituent des deuxièmes moyens de traitement d'information d'image connectés au bus, une mémoire connectée au bus, des moyens de génération de demande de transfert pour une demande d'entrée/sortie d'information d'image à par- tir des premiers moyens de traitement d'information d'i- mage et des deuxièmes moyens d'information d'image et pour produire une demande de transfert d'information d'image à partir des premiers moyens de traitement d'in- formation d'image vers la mémoire ou à partir de celle- ci vers les premiers moyens de traitement d'information d'image, et des moyens de commande de transfert pour transférer une information d'image en réponse à une de- mande de transfert produite par des moyens de décision. Les moyens d'agrandissement/réduction, qui constituent les deuxièmes moyens de traitement d'information d'image, reçoivent une information d'image pour la traiter lors- que l'information d'image est transférée des premiers moyens de traitementd'information d'image vers la mémoire ou de celle-ci vers les premiers moyens de traitement d'information d'image par les moyens de commande de transfert. Ainsi, lors de la lecture de l'image originale par l'analyseur, lors de l'expansion et du décodage de l'information d'image comprimée, codée et mémorisée, et lors de la compression et du codage d'une image lue pour la mémoriser, on peut rapidement obtenir l'information d'image réduite pour affichage. En outre, un circuit de réduction d'image sui- vantl'invention comprend des moyens de compression dans la direction de balayage principale, pour réduire l'in- formation d'image dans sa direction de balayage principa- le conformément à un taux de réduction spécifié, des mo- yens de mémoire pour stocker les informations dans la di- rection de balayage principale respectives réduites par les moyens de réduction dans la direction de balayage principale, et des moyens de réduction dans la direction de balayage secondaire pour exécuter des opérations logi- ques, par périodes correspondant au taux de réduction, de l'information d'image dans la direction de balayageprin- cipale mémorisée dans les moyens de mémoire et des infor- mations d'image dans la direction de balayage principale respectives réduites par les moyens de réduction dans la direction de balayage principale, afin de stocker les résultats des opérations dans les moyens de mémoire. Les objets et caractéristiques ci-dessus de l'invention, ainsi que d'autres, apparaîtront mieux à la lumière de la description détaillée ci-après, avec référence aux dessins annexés dans lesquels: la figure 1 est un schéma de principe d'un mode de réalisation d'un système d'archivage d'informa- tions d'image comportant un appareil suivant l'invention; la figure 2 est un chronogramme dans le cas d'un traitement d'entrée combinée; la figure 3 est un schéma de principe illus- trant un circuit de réduction d'image suivant l'invention; la figure 4 est un chronogramme dans le cas d'un simple traitement-de compression d'un appareil de traitement d'image suivant l'invention; la figure 5 est un chronogramme dans le cas d'un traitement de verrouillage de compression d'un ap- pareil de traitement d'image suivant l'invention; la figure 6 est un chronogramme dans le cas d'un traitement de verrouillage d'expansion d'un appa- reil de traitement d'image suivant l'invention; la figure 7 est un schéma de principe illus- trant un autre mode de réalisation de l'invention; et la figure 8 est un chronogramme illustrant les opérations de l'appareil représenté sur la figure 7. On décrit maintenant en détail la réalisation préférée de l'invention, avec référence aux dessins annexés. La figure 1 est un schéma de principe illus- trant un mode de réalisation d'un système d'archivage d'informations d'image comportant un appareil conforme à l'invention. Sur la figure 1, le repère 1 désigne un circuit de commande, composé par exemple d'un micro- processeur, qui commande l'ensemble de l'appareil suivant l'invention. Le circuit de commande 1 émet un signal de commande MD pour verrouillercommander un circuit 12 de réduction dans la direction de balayage principale, décrit plus loin. Le signal de commande MD spécifie les opéra- tions du circuit 12 de réduction dans la direction de balayage principale, en fonction de sa valeur établie, comme suit: MD = 0: pas de verrouillage avec un autre trai- tement; MD = 1: verrouillage avec un traitement d'en- trée d'image; MD = 2: verrouillage avec un traitement de décodage; MD = 3: verrouillage avec un traitement de décodage et fonctionnement continu; MD = 4: verrouillage avec un traitement de compression et de codage. Le circuit de commande 1 est connecté à un bus de système 2, composé d'un bus de données 2D et d'un bus de commande 2C, et il transmet et reçoit des données (information d'image) et des signaux de commande à desti- nation et en provenance des divers composants de l'appa- reil de l'invention, comme décrit plus loin. Le repère 3 désigne une mémoire d'image, qui est composée d'une mémoire vive RAM dynamique ayant une capacité de stockage de plusieurs mégaoctets. Cette mémoire d'image 3 comporte une zone de mémoire de page, pour stocker une information d'image initiale d'affichage par points, et une zone de tampon de code pour stocker une information d'image comprimée et codée. Le repère 4 désigne un analyseur d'image quie est connecté au bus de système 2 par uneinterface d'ana- lyseur 5. L'analyseur d'image 4 lit optiquement une image originale de façon à la convertir en une image de points et il fournit cette image sous la forme d'une information d'image comprenant des données sérielles. Cette informa- tion d'image à données sérielles fournie par l'analyseur d'image 4 est convertie en données parallèles par l'in- terface d'analyseur 5 et les données parallèles sont stockées dans la mémoire d'image 3, par l'intermédiaire du bus de système 2, au moyen d'un troisième contrôleur d'accès direct à la mémoire DMA 20. L'interface d'analy- seur 5 comporte une partie de commande DMA 5A, pour un transfert DMA. Le repère 6 désigne une imprimante à faisceau laser, qui est connectée au bus de système 2 par une in- terface d'imprimante 7. L'imprimante à faisceau laser 6 convertit les données d'image parallèles, contenues dans la zone de mémoire de page de la mémoire d'image 3, en données sérielles, au moyen de l'interface d'imprimante 7, afin d'enregistrer les données sous une forme prédé- terminée pourproduire des copies matérialisées. Le repère 10 désigne une mémoire d'écran et le repère 9 désigne un affichage à tube à rayons catho- diques (TRC), qui sont tous deux connectés au bus de sys- tème 2 par un contrôleur de TRC 8. Le contrôleur de TRC 8 engendre un signal de synchronisation pour l'affichage TRC 9, afin de lire l'information d'affichage stockée dans la mémoire de trame ou d'écran 10 en synchronisme avec le signal et d'afficher une image sur le TRC 9. Le contrôleur de TRC 8 transfère en outre une information d'image (information d'affichage) à destination et en provenance de la mémoire d'image 3, d'un circuit 13 de réduction dans la direction de balayage secondaire dé- crit plusloin et de la mémoire d'écran *10. Le repère 11 désigne un circuit de compression/ expansion, qui comprime et code l'information d'image originale et qui expanse et décode l'information d'image comprimée et codée afin de restaurer l'information d'ima- ge originale. Le circuit de compression/expansion 11 comporte une partie de commande DMA du côté code l1C, connectée au bus de système 2 par un sous-bus de données 31, et une partie de commande DMA du côté image 11I con- nectée au bus de système 2 et au circuit de réduction dans la direction de balayage principale 12 par un sous- bus de données 30. Le sous-bus de données 30 comporte un transmetteur de bus interposé 25 qui commande le trans- fert des données du bus de système 2 vers le circuit de compression/expansion 11 et le circuit de réduction dans la direction de balayage principale 12, ou dans le sens inverse. Le repère 12 désigne le circuit deréduction dans la direction de balayage principale déjà cité, qui comprend une partie de commande DMA du côté source 12S connectée au sous-bus de données 30 sur un côté d'entrée d'information d'image, et une partie de commande DMA du côté destination 12D connectée au circuit de réduction dans la direction de balayage secondaire 13 sur un côté de sortie d'information d'image. Le circuit de réduction dans la direction de balayage principale 12 reçoit une il information d'image lue par l'analyseur d'image 4 ou sto- ckée dans la mémoire d'image 3, par l'intermédiaire du transmetteur de bus 25, ou bien regoit directement une information d'image expansée et décodée par le circuit de compression/expansion 11, chacune par l'intermédiaire de la partie de commande DMA du côté source 12S, pour réduire l'information d'image dans la direction de bala- yage principale. L'information d'image réduite dans la direction de balayage principale est envoyée par la par- tie de commande DMA du côté destination 12D au circuit de réduction dans ladirection de balayage secondaire 13. Le repère 13 désigne le circuit de réduction dans la direction de balayage secondaire, déjà cité, qui réduit dans la direction de balayage secondaire l'infor- mation d'image réduite par le circuit de réduction dans la direction de balayage principale 12 dans la direction de balayage principale. Une borne de sortie du circuit de réduction dans la direction de balayage secondaire 13 est connectée au bus de système 2. Le repère 14 désigne un premier contrôleur d'accès direct à la mémoire DMA, qui commande le trans- fert d'information d'image à destination et en provenan- ce du circuit de compression/expansion 11, de la mémoire d'image 3 et d'une interface de disque optique 17 dé- crite plus loin, et qui commande également le transfert d'information d'image expansée et décodée par le circuit de compression/expansion 11 au circuit de réduction dans la direction de balayage principale 12. Le premier con- trôleur DMA 14 comporte une partie d'interface de bus 14B, connectée au bus de système 2, et une partie d'arbitrage de demande DMA 14D qui transmet et reçoit différents si- gnaux décrits plus loin,afin d'arbitrer les demandes de transfert. Le repère 15 désigne un deuxième contrôleur DMA, qui commande le transfert d'information d'image du circuit de réduction dans la direction de balayage principale 12 au circuit de réduction dans la direction de balayage secondaire 13. Ce deuxième contrôleur DMA comporte une partie d'interface de bus 15B, qui est connectée au bus de système 2, et une partie d'arbitrage de demande DMA 15D qui émet et reçoit un signal décrit plus loin. Le repère 20 désigne un troisième contrôleur DMA qui commande le transfert d'information d'image en- tre l'interface d'analyseur 5 et la mémoire d'image 3, ou le circuit de réduction dans la direction de balayage principale 12. Ce troisième contrôleur DMA 20 comporte une partie d'interface de bus 20B, connectée au bus de système 2, et une partie d'arbitrage de demande DMA 20D qui émet et reçoit un signal décrit plus loin. Le repère 18 désigne une unité de disque op- tique qui est connectée au bus de système 2 par l'inter- face de disque optique 17. L'unité de disque optique 18 fonctionne comme des moyens d'enregistrement d'informa- tion d'image qui stockent une grande quantité d'infor- mation d'image comprimée et codée, en utilisant le dis- que optique comme support d'enregistrement. Les repères 21,22,23 et 24 désignent une pre- mière, une deuxième, une troisième et une quatrième por- tes, respectivement. La première porte 21 effectue le traitement logique d'un signal RQSCN de demande de transfert DMA, émis par la partie de commande DMA 5A de l'interface d'analyseur 5, ou un signal RQBs de validation d'entrée d'information d'image émis par la partie de commande DMA du côté source 12S du circuit de réduction dans la direction de balayage principale 12, en réponse à une valeur établie du signal de commande MD, pour fournir le signal traité à la partie 20D d'arbitrage de demande DMA du troisième contrôleur DMA 20, sous la forme d'un signal RQa de demande de transfert DMA. La deuxième porte 22 choisit un signal AKa de validation de transfert DMA venant de la partie d'arbitra- ge de demande DMA 20D du troisième contrôleur DMA 20, ou un signal AKc de validation de transfert DMA venant de * la partie 14D d'arbitrage de demande DMA du premier con- trôleur DMA 14, en réponse à une valeur établie du si- gnal de commande MD, pour fournir le signal de commande de direction D au transmetteur de bus 25 par addition du signal choisi au signal de lecture/écriture R/W sur le bus de commande. La troisième porte 23 traite logiquement un signal RQCoI de demande d'entrée d'information d'image venant de la partie 11I de commande DMA du côté image du circuit de compression/expansion 11 ou un signal RQBS de validation d'entrée d'information d'image venant de la partie 12S de commande DMA du côté source du circuit de réduction dans la direction de balayage principale 12, en réponse à une valeur établie du signal de commande MD, pour fournir le signal traité à la partie 14D d'ar- bitrage de demande DMA dupremier contrôleur DMA 14, sous la forme d'un signal RQc de demande de transfert DMA. La quatrième porte 24 sélectionne le signal AKa de validation de transfert DMA venant de la partie 20D d'arbitrage de demande DMA du troisième contrôleur DMA 20 ou le signal AKc de validation detransfert DMA venant de la partie 14D d'arbitrage de demande DMA du premier contrôleur DMA 14, en réponse à une valeur éta- blie du signal de commande MD, pour fournir un signal AKCoI de validation de transfert DMA sous la forme d'une sortie Y1 à la partie 11I de commande DMA du côté image du circuit de compression/expansion 11, ou pour fournir un signal AKBS de validation de transfert DMA sous la forme d'une sortie Y2 à la partie 12S de commande DMA du côté source du circuit de réduction dans la direction de balayage principale 12. En outre, chaque signal Y de sortie de porte, correspondant à chaque valeur établie du signal de com- mande MD, est le suivant. D'autre part, "X" indique que la sortie n'est pas valable et "." signifie un produit logique. * MD = 0 (traitement de compression simple) 1ère porte 21 Y = RQscN 2ème porte 22 Y = D (direction a) 3ème porte 23 Y = RQcoi 4ème porte 24 Y1= AKc Y2= X * MD = 1 (traitement de verrouillage d'entrée) 1ère porte 21 y = RQsCN RQBS 2ème porte 22 Y = D (direction a) 3ème porte 23 Y = RQO 4ème porte 24 Y1= X Y2= AKa * MD = 2 (traitement de verrouillage d'expansion) 1ère porte 21 Y = RQscN 2ème porte 22 Y = D (direction b) 3ème porte 23 Y = RQCOI RQBS 4ème porte 24 Y1= AKc Y2= AKc * MD = 4 (traitement de verrouillage de compression) lère porte 21 Y = RQscN 2ème porte 22 Y = D (direction a) 3ème porte 23 Y = RQcoI * RQBS 4ème porte 24 AKc Y2= AKc On récapitule maintenant les signaux émis et reçus entre les composants de l'appareil de l'invention, comme suit. BRQ1: un signal de demande d'acquisition de bus de système, que le premier contrôleur DMA 14 émet lors- qu'il demande l'utilisation du bus de données 2D du bus de système 2. BACK1: un signal de réponse de bus de système qui notifie l'autorisation d'utilisation du bus de sys- tème 2 allant du circuit de commande 1 au premier con- trôleur DMA 14 lorsque le premier contrôleur DMA 14 émet le signal de demande d'acquisition de bus de système BRQ1. BRQ2: un signal de demande d'acquisition de bus de système que le deuxième contrôleur DMA 15 émet lorsqu'il demande l'utilisation du bus de système 2. BACK2: un signal de réponse de bus de système qui notifie l'autorisation d'utilisation du bus de sys- tème 2 du circuit de commande 1 au deuxième contrôleur DMA 15 lorsque le deuxième contrôleur DMA 15 émet le si- gnal de demande d'acquisition de bus de système BRQ2. BRQ3: un signal de demande d'acquisition de bus de système que le troisième contrôleur DMA 20 émet lorsqu'il demande l'utilisation du bus de système 2. BACK3: un signal de réponse de bus de système qui notifie l'autorisation d'utilisation du bus de sys- tème 2 du circuit de commande 1 au troisième contrôleur DMA 20 lorsque le troisième contrôleur DMA 20 émet le si- gnal de demande d'acquisition de bus de système BRQ3. RQscN: un signal de demande de transfert DMA qui est généré par l'interface d'analyseur 5. Le signal est envoyé par l'interface d'analyseur 5 à la première porte 21 pendant qu'il y a un transfert de données dans l'interface d'analyseur 6. AKSCN (AKa): un signal de validation de transfert DMA fourni parletroisième contrôleur DMA 20 à l'interface d'analyseur 5 en réponse au signal RQScN de demande de transfert DMA. RQcoc (RBQb): un signal de demande de trans- fert DMA qui est généré par la partie 11C de commande DMA du côté code du circuit de compression/ expansion 11. Le signal est émis lorsque le circuit de compression/ expansion 11 demande une entrée/sortie d'information de code du fait d'un transfert DMA. AKCoc (AKb): un signal de validation de transfert DMA émis par le premier contrôleur DMA 14 vers la partie 11C de commande DMA du côté code du circuit de compression/expansion 11 en réponse au signal RQCoc de demande de transfert DMA. Le circuit de compression/ expansion 11 est activé pour exécuter le transfert DMA, à la partie 11C de commande DMA du côté code pen- dant que ce signal est actif, et lit/écrit des données en synchronisme avec un signal de lecture/écriture R/W à ce moment. RQcoI: un signal de demande de transfert DMA qui est engendré par la partie 11I de commande DMA du côté image du circuit de compression/expansion 11. Le si- gnal est émis lorsque le circuit de compression/expan- sion 11 demande une entrée/sortie d'information d'image du fait d'un transfert DMA. AKcoI: un signal de validation de transfert DMA émis par le contrôleur DMA en réponse au signal RQcoi de demande de transfert DMA. Le circuit de compression/ expansion 11 est activé pour effectuer le transfert DMA, à la partie 11I de commande DMA du côté image pendant que ce signal est actif, et il lit/écrit les données en synchronisme avec un signal de lecture/écriture R/W à ce moment. RQBS: un signal de validation d'entrée d'in- formation d'image qui est engendré par la partie 12S de commande DMA du côté source du circuit de réduction dans la direction de balayage principale 12. Le signal est émis lorsque le circuit de réduction dans la direc- tion de balayage principale 12 demande une entrée d'in- formation d'image du fait du transfert DMA, et il est in- troduit dans lapremière porte 21 et la troisièem porte 23. AKBS: un signal de validation de transfert DMA qui estémis par le premier contrôleur DMA 14 en ré- ponse au signal RQBS de demande de transfert DMA et qui est appliqué au circuit de réduction dans la direction de balayage principale 12 par l'intermédiaire de la qua- trième porte 24. Le circuit de réduction dans la direc- tion de balayage principale 12 est activé pour exécuter le transfert DMA, à la partie 12S de commande DMA du côté source pendant que ce signal est actif, et il reçoit des données en synchronisme avec un signal de lecture/ écriture R/W à ce moment. RQBD (RQd): un signal de demande de transfert DMA qui est engendré par la partie 12D de commande DMA du côté destination du circuit de réduction dans la direc- tion de balayage principale 12. Le signal est émis par le circuit de réduction dans la direction de balayage principale12 vers le deuxième contrôleur DMA 15 lors- que le circuit de réduction dans la direction de bala- yage principale 12 demande la sortie d'une information d'image réduite dans la direction de balayage principale du fait du transfert DMA. AKBD (AKd): un signal de validation de trans- fert DMA qui est fourni par le deuxième contrôleur DMA 15 en réponse au signal RQBD de demande de transfert DMA. Le circuit de réduction dans la direction de balaya- ge principale 12 est activé pour effectuer le transfert DMA,à la partie 12D de commande DMA du côté destination lorque ce signal est actif, et il fournit l'information d'image réduite dans la direction de balayage princi- pale au circuit de réduction dans la direction de bala- yage secondaire 13 en synchronisme avec un signal de lecture/écriture R/W à ce moment. RQa: un signal de demande de transfert DMA envoyé au troisième contrôleur DMA 20. Il est traité et émis par la porte 21 sur la base du signal RQscN de demande de transfert DMA et du signal RQBD de valida- tion d'entrée d'information. AKa: un signal de validation de transfert DMA que le troisième contrôleur DMA 20 fournit en répon- se au signal RQa de demande de transfert DMA. Le signal est fourni à l'interface d'analyseur 5 comme signal AKScN de validation de transfert DMA et il est égale- ment appliqué à la deuxième porte 22 et à la quatrième porte 24. RQb: un signal de demande de transfert DMA qui est fourni par la partie 11C de commande DMA du côté code du circuit de compression/expansion 11 au pre- mier contrôleur DMA 14 comme signal RQcoc de demande de transfert DMA. AKb: un signal de validation de transfert DMA que le premier contrôleur DMA 14 émet en réponse au signal RQb de demande de transfert DMA. Le signal est envoyé au circuit de compression /expansion 11 comme signal AKCoc de validation de transfert DMA. RQc: un signal de demande de transfert DMA au premier contrôleur DMA 14. Il est traité et émis par la troisième porte 23 sur la base des signaux RQcoi de demande de transfert DMA venant de la partie 11I de commande DMA du côté image du circuit de compression/ expansion 11 et du signal RQBs de validation d'entrée d'information d'image venant du côté source du circuit de réduction dans la direction de balayage principale 12. AKc: un signal de validation de transfert DMA que le premier contrôleur DMA 14 émet en réponse au signal de demande de transfert DMA RQc. Le signal est appliqué à la deuxième porte 22 et il est également appliqué au côté image de la partie 11I de commande DMA du côté image du circuit de compression /expansion 11 par l'intermédiaire de la quatrième porte 24 comme signal AKcoI de validation de transfert DMA, et il est appliqué à la partie 12S de commande DMA du côté source du circuit de réduction dans la direction de balayage principalel2 comme signal AKBS de validation de trans- fert DMA, respectivement. RQd: un signal de demande de transfert DMA envoyé au deuxième contrôleur DMA 15. Ce signal est le signal RQBD de demande de transfert DMA venant de la par- tie 12D de commande DMA du côté destination du circuit de réduction dans la direction de balayage principal 12. AKd: un signal de validation de transfert DMA que le deuxième contrôleur DMA 15 envoie à la partie 12D de commande DMA du côté destination du circuit de réduc- tion dans la direction de balayage principale 12 comme signal de validation de transfert DMA AKBD en réponse au signal de demande de transfert DMA RQd. R/W: un signal de lecture /écriture que le circuit de commande 1 ou chaque contrôleur DMA émet pour lire/écrire des données. MD: un signal de mode que le circuit de comman- de 1 émet pour spécifier le mode de fonctionnement ver- rouillé ou combiné. On décrit maintenant un traitement d'image typique par l'appareil de l'invention. Les opérations du système, lorsqu'un traite- ment d'entrée d'image au moyen de l'analyseur d'image 4 et un traitement de réduction sont effectués simultané- ment, c'est-à-dire les opérations dans le cas d'une en- trée interconnectée, sont décrites avec référence à un chronogramme représenté sur la figure 2. Dans ce cas, le signal de commande MD émis par le circuit de commande 1 est établi à "MD = 1". Lorsqu'une image originale est lue par l'ana- lyseur d'image 4 et peut être fournie comme information d'image par l'interface d'analyseur 5, l'interface d'a- nalyseur envoie le signal RQ SCN de demande de transfert DMA à la première porte 21, comme indiqué sur la fi- gure 2(a). D'autre part, lorsqu'il est activé pour re- cevoir une information d'image, le circuit de réduction dans la direction de balayageprincipale 12 envoie le signal RQBs de validation d'entrée d'information d'i- mage à la première porte 21, comme indiqué sur la figure 2(b). A ce moment, dans la porte 21, le signal de commande MD = 1 est établi, de sorte que la première porte 21 exécute le produit logique du signal RQScN de demande de transfert DMA et du signal RQBS de valida- tion d'entrée d'information d'image pour fournir le pro- duit logique comme signal RQa de demande de transfert DMA au troisième contrôleur DMA 20, comme indiqué sur la figure 2(c). Lorsqu'il reçoit le signal RQa de demande de transfert DMA, le troisième contrôleur DMA 20 émet le signal BRQ3 de demande d'acquisition de bus de système, comme indiqué sur la figure 2(d). En réponse au signal BRQ3 dedemande d'acquisition de bus de système venant du troisième contrôleur DMA 20, lorsque le signal BACK3 de réponse du bus de système est fourni par le circuit de commande 1 comme indiqué sur la figure 2(e), le troi- sième contrôleur DMA 20 commence le transfert DMA. Plus précisément, le troisième contrôleur DMA 20 émet le signal AKa de validation de transfert DMA, comme indi- qué sur la figure 2(f),et émet simultanément le signal de lecture/écriture R/W comme indiqué sur la figure 2(g). Ce signal de lecture/écriture R/W est appliqué comme si- gnal d'écriture à la mémoire d'image 3 d'une part et con- verti en un signal de lecture pour être appliqué à l'in- terface d'analyseur 5 d'autre part. La conversion du si- 34 gnal d'écriture en signal de lecture est effectuée par des moyens de conversion (non représentés sur la figure 1) prévus sur la ligne de signal de lecture/écriture. L'in- terface d'analyseur 5 reçoit le signal de lecture et le signal AKa de validation de transfert DMA pour fournir l'information d'image au bus de système 2, comme indiqué sur la figure 2(h). L'information d'image appliquée sur le bus de système 2 est enregistrée dans une zone de mé- moire de page à l'intérieur de la mémoire d'image 3, par le signal d'écriture. De cette manière, on effectue le transfert d'information d'image de l'interface d'analy- seur 5 à la mémoire d'image. A la réception du signal de commande MD = 1, du signal AKa de validation de transfert DMA et du signal d'écriture pour la mémoire d'image 3, la deuxième porte 22 fournit le signal de commande de direction D (direction a), ce qui commande le transmetteur de bus 25 d'une ma- nière telle que le signal traverse le transmetteur de bus dans le sens d'une flèche a sur la figure 1, l'infor- mation d'image qui a été transmise de l'interface d'a- nalyseur 5 au bus de système 2 allant ainsi à la partie 12S de commande DMA du côté source du circuit de réduc- tion dans la direction de balayage principale 12 par l'in- termédiaire du transmetteur de bus 25. L'information d'image qui atteint ainsi la par- tie 12S de commande DMA du côté source du circuit de ré- duction dans la direction de balayage principale 12 est reçue dans le circuit de réduction dans la direction de balayageprincipale 12 en synchronisme avec l'opéra- tion de transfert de données de l'interface d'analyseur 5 à la mémoire d'image 3 par le troisième contrôleur DMA 20. Plus concrètement, la partie 12S de commande DMA du côté source du circuit de réduction dans la direction de balayage principale 12 a reçu le signal AKBs (AKa) de validation de transfert DMA fourni par le troisième contrôleur DMA 20 par l'intermédiaire de la quatrième porte 24, de sorte que le circuit de réduction dans la direction de balayage principale 12 reçoit les données de la partie 12S de commande DMA du côté source en syn- chronisme avec le signal de lecture/écriture R/W. Le circuit de réduction dans la direction de balayage principale 12 réduit l'information d'image d'une ligne dans la direction de balayage principale, confor- mément à un coefficient de réduction K établi par le cir- cuit de commande 1. L'opération de réduction du circuit de réduction dans la direction de balayageprincipale 12 est mieux expliquée ci-après avec référence à la figure 3 qui représente la configuration du circuit 12. L'information d'image introduite dans la partie 12S de commande DMA du côté source est d'abord appliquée, par données d'une ligne, à un circuit de conversion parallèle /série P/S 31 puis fournie par ce circuit séquentiellement bit par bit en synchronisme avec une horloge A et appliquée à une borne d'entrée d'une porte OU 32. L'autre borne d'entrée de la porte OU 32 reçoit une sortie de la borne Q d'une bascule 34 de type D décrite ci-après. La bascule 34 de type D reçoit la sortie de la porte OU 32 à une borne D et elle reçoit l'horloge A à une borne d'horloge (CLK). Par conséquent, la bascule 34 de type D fournit une entrée à la borne D, venant de la borne Q, en synchronisme avec l'horloge A. Ainsi, la porte OU 32 fournit une somme logique de sa propre sortie et de la sortie du circuit de conversion P/S 31. Autrement dit, la sortie de la porte OU 32 est un ré- sultat de l'opération logique OU d'un bit présentement émis par le circuit de conversion P/S 31 et d'un bit précédent. La sortie de la porte OU 32 est appliquée à un circuit de conversion S/P 33 qui reçoit la sortie de la porte OU 32 en synchronisme avec une horloge B. Ainsi, si la durée de l'horloge B est prévue plus longue que la durée de l'horloge A, on peut réduire une information d'image d'une ligne fournie par le circuit de conversion P/S 31. En pratique, lorsque la durée de l'horloge B est le double de la durée de l'horloge A, un seul de deux bits émis par le circuit de conversion P/S 31 est reçu par le circuit de conversion S/P 33, de sorte qu'on obtient une information d'image en données parallèles réduite dans le rapport 1/2 dans le circuit de conver- sion S/P 33. D'autre part, un circuit de commande d'horloge commande les fréquences de production des impulsions d'horloge à la fois de l'horloge A et de l'horloge B con- formément au coefficient de réduction k. En outre, le signal RQBS de validation d'en- trée d'information d'image au premier contrôleur DMA 14 est émis lorsque le circuit de conversion P/S 31 devient libre, et le signal RQd de demande de transfert DMA au deuxième contrôleur DMA 14 est émis lorsque le cir- cuit de conversion S/P 33 reçoit l'information d'image. Lorsque la réduction d'information d'image par le circuit de réduction dans la direction de balayage principale 12 est terminée, c'est-à-dire lorsquel'in- formation d'image est entrée dans le circuit de conver- sion S/P 33, le circuit de réduction dans la direction de balayage principale 12 envoie le signal RQd de demande de transfert DMA au deuxième contrôleur DMA 15. En répon- se à ce signal RQd de demande de transfert DMA, le deu- xième contrôleur DMA 15 transmet le signal AKd de vali- dation de transfert DMA au circuit de réduction dans la direction de balayage principale 12 et transfère simul- tanément au circuit de réduction dans la direction de balayage secondaire 13 l'information d'image réduite con- formément au coefficient de réduction k fixé par le circuit de commande 1 (information d'image réduite dans la direction de balayage) afin que le circuit 13 lise l'information d'image. Dans ce cas, le circuit de ré- duction dans la direction de balayage principale 12, uti- lisant ses moyens internes pour calculer un coefficient k de réduction dans la direction de balayage secondaire, indique au circuit de réduction 13 si le circuit 13 doit ou non amincir une ligne d'information d'image à trans- férer. Bien que le circuit de réduction dans la direction de balayage secondaire 13 ne soit pas représenté en dé- tail, il est constitué d'une mémoire à deux voies d'ac- cès utilisant une RAM dynamique (moyens de mémoire d'ima- ge réduite) et d'un circuit de commande de mémoire qui effectue la commande et la régénération pour le stockage de l'information d'image dans la mémoire ci-dessus, une voie d'accès de la mémoire étant reliée au circuit de réduction dans la direction de balayage principale 12 et l'autre voie d'accès étant reliée au bus de système 2. L'autre voie d'accès est configurée de sorte qu 'elle peut effectuer une opération de lecture avec modifica- tion et écriture et lorsque, par exemple, trois lignes sont réduites en une seule ligne, la première ligne est écrite par l'opération d'écriture normale et les deuxième et troisième lignes sont écrites avec une somme logique (lecture avec modification et écriture)à la même position que la première ligne de sorte que les trois lignes sont superposées en une seule ligne pour réduire l'informa- tion d'image dans la direction de balayage secondaire. La raison pour laquelle le circuit de réduc- tion dans la direction de balayage secondaire 13 exécute l'écriture de somme logique est que cela évite l'amin- cissement ou la cassure d'une ligne lors de la réduction de l'information d'image par un traitement d'amincisse- ment. Un moded'écriture du circuit de réduction dans la direction de balayage secondaire 13 est déterminé ligne par ligne par une instruction de réduction de ligne ve- nant du circuit de réduction dans la direction de balayage principale 12 qui indique le mode d'écriture normale ou d'écriture de somme logique à exécuter. En outre, l'opération de somme logique est employée dans l'exemple cidessus, mais on peut utili- ser d'autres opérations logiques pour réduire l'infor- mation d'image et on peut également utiliser pour cela une opération d'amincissement simple sans l'opération logique. De cette manière, l'information d'image peut être réduite par utilisation du circuit de réduction dans la direction de balayage principale 12 et du cir- cuit de réduction dans la direction de balayage secon- daire 13, de sorte qu'on peut obtenir un écran d'in- formation d'image réduite dans le circuit 13. Ensuite, l'information d'image réduite du circuit 13 est trans- férée à une mémoire de trame ou d'écran 10, par l'inter- médiaire du bus de système 2, par un contrôIeur de TRC 8 pour afficher une image sur l'affichage à TRC 9. A ce moment, la réduction de l'information d'image est effectuée simultanément lorsque l'informa- tion d'image fournie par l'analyseur d'image 4 est trans- férée à la mémoire d'image 3, de sorte que l'information d'image lue est affichée sur l'affichage à TRC 9 après un petit temps d'attente. * Comme déjà indiqué, la lecture d'une image originale par l'analyseur d'image 4 et son affichage sur le TRC 9 sont effectués et en même temps l'informa- tion d'image est stockée dans la mémoire d'image 3. L'information d'image stockée dans la mémoire d'image 3 peut être éditée lorsque c'est nécessaire. On explique maintenant une opération de com- pression simple et une opération de compression com- binée, dans lesquelles l'information d'image stockée dans la mémoire d'image 3 est comprimée, codée puis mémorisée dans l'unité de disque optique 18, avec réfé- rence aux chronogrammes des figures 4 et 5. En premier lieu, le circuit de commande 1 agit sur le premier contrôleur DMA 14 pour transférer l'information d'image de la mémoire d'image 3 au cir- cuit de compression/expansion 11 afin de comprimer et coder l'information d'image stockée dans la mémoire d'ima- ge 3. Dans ces cas, les opérations sont différentes suivant une valeur fixée du signal de commande MD. Dans le cas de la compression simple, dans lequel on ne pro- duit pas d'image réduite pendant la compression et le co- dage de l'information d'image, le signal de commande MD = O est établi; d'autre part, dans le cas de la compression combinée ou verrouillée, dans lequel une image réduite est simultanément produite, le signal de commande MD = 4 est établi. Dans le cas du traitement de compression sim- ple déterminé par le signal de commande MD = O, le si- gnal RQCoi de demande d'entrée d'information d'image émis par le circuit de compression/expansion 11 et ap- pliqué à la troisième porte 23 est directement entré au premier contrôleur DMA 14 comme signal RQc de demande de transfert DMA, comme représenté sur la figure 4(a).En outre, le signal AKc de validation de transfert DMA émis par le premier contrôleur DMA 14 et appliqué à la quatrième porte 24 est entré seulement au circuit de compression/expansion 11 comme signal AKcoIde validation de transfert DMA par la quatrième porte 24, comme in- diqué sur la figure 4(d). D'autre part, lors de la réception du signal de commande MD = 0,du signal AKc de validation de trans- fert DMA et du signal de lecture pour la mémoire d'image 3, la deuxième porte 22 fournit le signal de commande de direction D (direction a), de sorte que le transmetteur de bus 25 est commandé pour transmettre les signaux dans le sens de la flèche a sur la figure 1. Lorsque le signal RQcoi de demande d'entrée d'information d'image émis par le circuit de compres- sion/expansion 11 est appliqué au premier contrôleur DMA 14 par l'intermédiaire de la troisième porte 23, le contrôleur 14 émet le signal de demande d'acquisition de bus de système BRQ1 comme indiqué sur la figure 4(b). En réponse à ce signal, comme indiqué sur la figure 4(c), le circuit de commande 1 fournit le signal de réponse de bus de système BACK1, de sorte que le premier contrô- leur DMA 14 obtient un droit d'utilisation du bus de système 2, et il fournit ensuite le signal AKc de vali- dation de transfert DMA, et il fournit le signal de lecture/écriture R/W pendant que le signal AKc devali- dation de transfert DMA est émis, comme indiqué sur la figure 4 (e). Ce signal de lecture/écriture R/W est envoyé comme signal de lecture à la mémoire d'image 3 et également converti en un signal d'écriture à appli- quer au circuit de compression/expansion 11. En ré- ponse à ce signal de lecture émis par le premier contrô- leur DMA 14, l'information d'image stockée dans la mé- moire d'image 3 est placée sur le bus de système 2, com- me indiqué sur la figure 4(f). Le signal AKc de valida- tion de transfert DMA est entré dans le circuit de compression/expansion 11 par la quatrième porte 24, comme signal AKcoI de validation de transfert DMA. Lorsque le circuit de compression/expansion 11 reçoit le signal AKcoI de validation de transfert DMA et le signal d'écriture émis par le premier contrôleur DMA 14, la partie 11I de commande DMA du côté image reçoit l'information d'image extraite de la mémoire d'image 3 en synchronisme avec le signal d'écriture. Comme indiqué plus haut, chaque fois que le circuit de compression/expansion 11 produit un mot de données codé à partir de l'information d'image introduite dans la partie 11I de commande DMA du côté image par l'in- termédiaire du transmetteur de bus 25, le circuit de compression/expansion 11 fournit le signal RQb de deman- de de transfert DMA au premier contrôleur DMA 14 pour transférer l'information d'image codée, comme indiqué sur la figure 4(g). En réponse à ce signal, le premier contrôleur DMA 14 transmet le signal de demande d'ac- quisition de bus de système BRQ1 au circuit de commande 1 et reçoit de celui-ci le signal de réponse de bus de système BACK1 pour obtenir un droit d'uti 1 i sation du bus de système 2 comme indiqué sur les figures 4(b) et 4(c). Ensuite, comme indiqué sur la figure 4(h), le premier contrôleur DMA 14 fournit le signal AKb de validation de transfert DMA au circuit de compression/expansion 11 et fournit le signal de lecture/écriture R/W pendant que le signal AKc de validation de transfert DMA est émis comme indiqué sur la figure 4(e). Ce signal de lec- ture /écriture R/W est appliqué comme signal d'écriture à la mémoire d'image 3 et converti en un signal de lec- ture à appliquer au circuit de compression/expansion 11. La partie 11C de commande DMA du côté code du cir- cuit de compression/expansion 11 fournit une information d'image codée au bus de système 2 en réponse à un signal ET du signal AKb de validation de transfertDMA et du signal de lecture/écriture R/W, comme indiqué sur la figure 4(f). La mémoire d'image 3 stocke l'information d'image, sur le bus de système 2, dans une zone de tampon de code en réponse au signal de lecture/écriture R/W. Lorsque la compression et le codage de l'infor- mation d'image et le transfert de l'information d'image comprimée et codée à la mémoire d'image 3 sont terminés comme un écran d'information d'image, l'information d'image compriméeetcodée est transférée à l'unité de disque op- tique 18 par l'intermédiaire de l'interface de disque optique 17 pour être enregistrée sur le disque optique. Dans le cas du traitement de compression ver- rouillée ou combinée, déterminée par le signal de com- mande MD = 4, un signal résultant d'un produit logique du signal RQCoi de demande d'entrée d'information d'image émis par le circuit de compression/expansion 11 et ap- pliqué à la troisième porte 23 comme indiqué sur la figure 5(a) et du signal RQBS de validation d'entrée d'information d'image émis par le circuit de réduction dans la direction de balayage principale 12 comme indiqué sur la figure 4(b) est introduit dans le premier contrô- leur DMA 14 comme signal RQc de demande de transfert DMA comme indiqué sur la figure 4(c). Plus précisément, lorsque le signal RQCoI de demande d'entrée d'information d'image fourni par le circuit de compression/expansion 11 est introduit dans la troisième porte 23, l'entrée de l'information d'image dans le circuit de réduction dans la direction de balaya- ge principale 12 est possible et le signal RQBs de vali- dation d'entrée d'information d'image a déjà été appli- qué à la troisième porte 23, la troisième porte 23 four- nit le signal RQc de demande de transfert DMA au premier contrôleur DMA 14. Le premier contrôleur DMA 14, qui a reçu le signal de demande de transfert DMA RQc, fournit le signal de demande d'acquisition de bus de système BRQ1 comme indiqué sur la figure 5(d). En réponse à ce signal, le circuit de commande 1 fournit le signal de réponse de bus de système BACK1 comme indiqué sur la figure 5(e) et, en réponse au signal BACK1, le premier contrôleur DMA 14 fournit le signal AKc de validation de transfert DMa comme indiqué sur la figure 5(g) et fournit simulta- nément le signal de lecture/écriture R/W comme indiqué sur la figure 5(f) pendant l'émission du signal AKc de validation de transfert DMA. Ce signal de lecture/écriture R/W est fourni comme un signal de lecture à la mémoire d'image 3 et converti en un signal d'écriture à appliquer au circuit de compression/expansion 11. La mémoire d'i- mage 3 fournit une information d'image au bus de système 2 en réponse à ce signal de lecture/écriture R/W comme in- diqué sur la figure 5(h). En outre, le transmetteur de bus 25 est com- mandé pour transmettre ce signal dans le sens de la flèche a, comme dans le cas du traitement de compression sim- ple (MD= 0). Le circuit de compression/expansion 11 re- çoit l'information d'image sur le bus de système 2 en ré- ponse à un signal ET du signal AKCOI de validation de trans- fert DMA comme signal AKc de validation de transfert DMA et du signal de lecture/écriture R/W. A ce moment, en synchronisme avec une opération de transfert dans laquelle le premier controleur DMA 14 commande le circuit de compression/expansion, pour re- cevoir l'information d'image venant de la mémoire d'i- mage 3, le circuit de réduction dans la direction de ba- layage principale 12 reçoit l'information d'image venant de la partie 12S de commande DMA du côté source. Cette opé- ration de réception d' information d'image par le cir- cuit de réduction dans la direction de balayage princi- pale 12 est la même que le cas ci-dessus du signal de commande MD = 1, et le circuit 12 reçoit les données à sa partie 12S de commande DMA du côté source en synchronisme avec le signal de lecture/écriture R/W pendant que le pre- mier contrôleur DMA 14 émet le signal AKBs(AKc) de vali- dation de transfert DMA. Chaque fois que le circuit de compression/ expansion 11 produit un mot de données de code, le cir- cuit 11 fournit le signal RQb de demande de transfert DMA au premier contrôleur DMA 14, comme représenté sur la figure 5(i). En réponse à ce signal, le premier con- trôleur DMA 14 transmet le signal BRQ1 de demande d'ac- quisition de bus de système au circuit de commande 1 et reçoit de celuici le signal BACK1 de réponse de bus de système, pour acquérir un droit d'utilisation du bus de système 2. Ensuite, le premier contrôleur DMA 14 fournit le signal AKb de validation de transfert DMA, comme signal de réponse représenté sur la figure 5 (j), et fournit simultanément le signal de lecture/écriture R/W comme représenté sur la figure 5(g). Ce signal de lecture/écriture R/W est fourni comme signal d'écriture à la mémoire d'image 3 et converti en un signal de lecture à fournir au circuit de compression/expansion 11. En réponse à un signal ET de ce signal de lecture et du signal AKb de validation de transfert DMA, le circuit de compression/expansion 11 fournit des données de code au bus de système 2. Pendant queles données de code sont fournies au bus de système 2, en réponse au signal d'écriture transmis à la mémoire d'image 3, la mé- moire d'image 3 reçoit les données de code dans sa zone de tampon de code. De cette manière, lorque la compression et le codage de l'information d'image d'un écran et le transfert de l'information d'image comprimée et codée à la mémoire d'image 3 sont terminés, une image réduite est produite dans la mémoire,au circuit de réduction dans la direction de balayage secondaire 13. Ensuite, l'information d'image codée est transférée à l'unité de disque optique 18 par l'interface de disque optique 17, pour être stockée sur le disque optique. On décrit maintenant, avec référence à un chronogramme de la figure 6,un traitement pour l'expan- sion d'une information d'image comprimée et codée, - mémorisée sur le disque optique dans l'unité de disque optique 18, afin de la décoder en image originale, et un traitement pour l'expansion de l'information d'image décodée afin de la stocker dans la mémoire d'image 3, c'est-à-dire le traitement de verrouillage ou de combi- naison d'expansion. Dans ce cas, le signal de commande est établi à MD = 2. L' information d'image désirée (qui est com- primée et codée) stockée sur le disque optique dans l'unité de disque optique 18 est lue et stockée dans la zone de tampon de code de la mémoire d'image 3, par l'intermédiaire de l'interface de disque optique 17. Lorsque le signal RQb de demande de transfert DMA émis par le circuit de compression/expansion 11 est envoyé au premier contrôleur DMA 14 comme indiqué sur la figure 6(a), le contrôleur 14 fournit le si- gnal de demande d'acquisition de bus de système BRQ1 comme représenté sur la figure 6(b). En réponse à ce signal BRQ1, le circuit de commande 1 fournit le signal de réponse de bus de système BACK1 au premier contrô- leur DMA 14, comme indiqué sur la figure 6(c). A ce mo- ment, le premier contrôleur DMA 14 envoie le signal AKb de validation de transfert DMA au circuit de com- pression/expansion 11 comme représenté sur la figure 6(d) et simultanément le signal de lecture/écriture R/W est émis pendant que le signal AKb de validation de trans- fert DMA est émis comme représenté sur la figure 6(e). Ce signal de lecture/écriture R/W est appliqué comme un signal de lecture à la mémoire d'image 3 et converti en un signal d'écriture à appliquer au circuit de compression/expansion. Par suite, l'information d'image comprimée et codée est extraite de la mémoire d'image 3 et placée sur le bus de système 2 en réponse au signal de lecture. En réponse à un signal ET du signal AKb de validation de transfert DMA et du signal d'écriture, le circuit de compression/expansion 11 reçoit les données comprimées et codées placées sur le bus de système 2, pour effectuer le transfert DMA. Le circuit de compression/expansion 11 expanse et décode un mot d'information d'image ainsi transférée. Afin de transférer une information d'image décodée, le circuit de compression/expansion 11 fournit le signal RQcoI de demande de transfert d'information d'image au premier contrôleur DMA 14 par l'intermédiaire de la troi- sième porte 23 comme indiqué sur la figure 6(g). A ce mo- ment, lorsque le signal RQBS de validation d'entrée d'in- formation d'image, qui indique que l'information d'image codée est activée pour être entrée, a été appliqué à la troisième porte 23 à partir du circuit de réduction dans la direction de balayage principale 12 comme repré- senté sur la figure 6(h), la troisième porte 23 fournit le signal RQc de demandede transfert DMA au premier contrôleur DMA 14 comme représenté sur la figure 6(i). Lorsqu'il reçoit une demande de transfert d'in- formation d'image décodée, le premier contrôleur DMA 14 transmet le signal de demande d'acquisition de bus de système BRQ1 au circuit de commande 1 et reçoit de celui- ci le signal de réponse de bus de système BACK1 pour acquérir un droit d'utilisation du bus de système 2, com- me indiqué sur les figures 6(b) et 6(c), et, ensuite, le contrôleur 14 fournit le signal AKc de validation de transfert DMA à la deuxième porte 22 et à la quatrième porte 24, comme représenté sur la figure 6(j), et il émet simultanément le signal de lecture/écriture R/W com- me représenté sur la figure 6(e). Ce signal de lecture/ écriture R/W est envoyé comme signal d'écriture à la mémoire d'image 3 et converti en un signal de lecture à appliquer au circuit de compression /expansion 11. A la réception du signal de commande MD = 2, du signal AKc de validation de transfert DMA et du signal d'écriture pour la mémoire d'image 3, la deuxième porte 22 émet le signal de commande de direction D (direction b), de sorte que le transmetteur 25 est commandé pour transmettre le signal dans la direction de la flèche b. En outre, à la réception du signal AKc de validation de transfert DMA, la quatrième porte 24 fournit le signal AKcoI de validation de transfert DMA au circuit de compression /expansion 11 et fournit le signal AKBs de validation de transfert DMA au circuit de réduction dans la direction de balayage principale 12, répondant ainsi à un signal ET du signal AKcoI de validation de transfert DMA et du signal de lecture, le circuit de compression/expansion 11 fournit l'information de l'image décodée au bus de système 2 et, simultanément, la mémoire d'image 3 stocke dans sa zone de mémoire de page les données appliquées au bus de système 2 par l'intermé- diaire du sous-bus 30 en synchronisme avec le signal d'écriture. A ce moment, le circuit de réduction dans la di- rection de balayage principale 12 reçoit l'information d'image en synchronisme avec le transfert de données du circuit de compression/expansion 11 à la mémoire d'image 3, effectué par le premier contrôleur DMA 14. Dans cette opération de réception d'information d'image exé- cutée par le circuit de réduction dans la direction de balayage principale 12, le circuit 12 vole un transfert de données des moyens de traitement d'image (dans ce cas, le circuit de compression/expansion 11) à la mé- moire d'image 13, par utilisation du signal de valida- tion de transfert fourni par le contrôleur DMA et du signal de lecture/écriture de la même manière que dans les cas du signal de commande MD = 1 (traitement de verrouillage d'entrée) et du signal de commande MD = 4 (traitement de verrouillage de compression). L'information d'image introduite dans le cir- cuit de réduction dans la direction de balayage princi- pale 12 est d'abord réduite dans la direction de balayage principale comme indiqué ci-dessus, puis réduite dans la direction de balayage secondaire par le circuit de réduc- tion dans la direction de balayage secondaire 13. De la manière ci-dessus, l'information d'image qui a été comprimée, codée puis mémorisée dans le disque optique estséquentiellement décodée par le circuit de compression/expansion 11 et l'information d'image dé- codée est enregistrée dans la mémoire d'image 3, et si- multanément un écran d'information d'image réduite est produit dans le circuit de réduction dans la direction de balayage secondaire 13. Ensuite, l'information d'image réduite dans le circuit 13 est transférée à la mémoire d'écran 10 par le contrôleur de TRC 8, pour être affichée sur le TRC 9. Lorsqu'un opérateur désire lire séquentiellement l'information d'image enregistrée sur le disque optique dansl'unité optique 18 et afficher l'image réduite sur le TRC 9, le signal de commande est établi à MD = 3. Dans ce cas, les traitements de lecture de l'information d'image à partir de l'unité de disque optique 18, de décodage et de compression et le transfert de l'information d'image à la mémoire d'écran 10 sont effectués en parallèle. A ce moment, lorsqu'une pluralité de zones de tampon de code sont établies dans la mémoire d'image 3 et que deux pages de zone pour le circuit de réduction dans ladirection de balayage secondaire 13 sont préparées, le traitement peut être effectivement réa- lisé. En outre, lorsque l'opérateur désire seulement vérifier l'information d'image stockée dans l'unité de disque optique 18, il a seulement besoin d'afficher l'in- formation d'image déco0dée sur le TRC 9. On explique ci- aprèsles opérations dans un tel cas. Lorsque le premier contrôleur DMA 14 peut ef- fectuer un transfert DMA à un espace autre qu'un espace de système (un espace dans lequel les données sont trans- férées par l'intermédiaire du bus de système 2), par exemple un espace de mémoire affecté au premier contrô- leur DMA 14 lui-même, et en outre lorsque l'information d'image expansée et décodée est transférée à un tel es- pace virtuel et une information d'image réduite est pro- duite simultanément, l'information d'image décodée n'est pas stockée dans la mémoire d'image 3 et on obtient seu- lement 1' information d'image réduite. Un tel traitement est appelé traitement d'expansion combinée virtuelle. Conformément à un tel traitement d'expansion combinée virtuelle, il n'est pas nécessaire de préparer une zone de stockage de l'information d'image décodée dans la mémoire d'image 3 et la mémoire 3 peut donc être efficacement utilisée. En outre, lorsque l'information d'image déco- dée est transférée, le bus de système 2 n'est pas uti- lisé et d'autres composants peuvent donc l'utiliser. Une configuration de circuit pour exécuter un tel traitement d'expansion combinée virtuelle est repré- sentée en schéma de principe sur la figure 7. Une dif- férence entre les configurations de circuit des figures 1 et 7 est qu'une porte 32 est prévue sur le chemin du signal de lecture/écriture R/W entre le premier contrôleur DMA 14 et le bus de commande 2C du bus de système 2 de la figure 7. Cette porte 32 est prévue pour interrompre le passage d'un signal de lecture/écriture R/W du premier contrôleur DMA 14 au bus de commande 2C si nécessaire. La figure 8 est un chronogramme du traitement d'expansion combinée virtuelle permis par l'utilisation de la configuration représentée sur la figure 7. Ce chro- nogramme est essentiellement le même que celui du trai- tement d'expansion combinée représenté sur la figure 6. Lorsqu'on compare les deux traitements d'ex- pansion combinée, les deux opérations de transfert des données de code de la mémoire d'image 3 au circuit de compression/expansion 11 sont les mêmes sauf que l'infor- mation d'image expansée et décodée par le circuit de compression/expansion 11 (données décodées) est transfé- rée à une destination de transfert virtuelle. A ce-mo- ment, le premier contrôleur DMA 14 ne fournit pas le signal de demande d'acquisition de bus de système BRQ1, et, par suite, le signal de réponse de bus de système BACK1 n'est pas non plus produit. La deuxième porte 22 est pourvue de moyens de commande (non représentés) qui ferment la porte 23 et le transmetteur de bus 25 pendant que le signal de réponse de bus de système BACK1 n'est pas émis. Les moyens de commande précités sont commandés par la ligne de signal de validation 33. Comme le montre la description ci-dessus,le cir- cuit de compression/expansion 11 fournit des données dé- codées (information d'image) au sous-bus de données 30 en synchronisme avec le signal de lecture/écriture R/W comme indiqué sur la figure 8(e) pendant que le signal AKc de validation de transfert DMA est émis comme indiqué sur la figure 8(j). Simultanément, lorsque le circuit de réduction dans la direction de balayage principale 12 a reçu le signal AKc de validation de transfert DMA comme signal AKBS de validation de transfert DMA, le cir- cuit 12 reçoit, en synchronisme avec le signal de lec- ture/écriture R/W, l'information d'image fournie par le circuit de compression/expansion 11 au sous-bus de données 30. Comme indiqué plus haut,le traitement d'ex- pansion combinée virtuelle, c'est-à-dire un traitement de réduction d'information d'image par utilisation du circuit de réduction dans la direction de balayage prin- cipale 12 et du circuit de réduction dans la direction de balayage secondaire 13 sans stocker l'information d'image dans la mémoire d'image 3, peut être réalisé. Comme déjà indiqué, conformément à l'invention, une information d'image lue par un analyseur d'image ou une information d'image obtenue par décodage d'une infor- mation d'image comprimée et codée mémorisée sur un dis- que optique est enregistrée dans une mémoire d'image et elle est envoyée simultanément à un circuit de réduction dans la direction de balayage principale et à un circuit de réduction dans la direction de balayage secondaire pour subir un traitement de réduction, et par conséquent la lecture et la réduction d'un écran d'information d'image ou le décodage et l'expansion d'une information d'image codée peuvent être effectués en parallèle. Ainsi, le temps nécessaire à l'archivage est réduit et le temps d'attente de l'opérateur est diminué, et on obtient égale- ment une facilité d'utilisation et une accélération d'une unité d'archivage d'informations d'image. Comme la présente invention peut être mise en oeuvre sous diverses formes sans sortir de l'esprit de ses caractéristiques essentielles, le présent mode de réalisation est donc illustratif et non limitatif puisque la portée de l'invention est définie par les revendica- * tions annexées et non par la description qui les précède, et il est donc entendu que toutes les modifications qui entrent dans les limites des revendications ou dans leur équivalence sont couvertes par les revendications. REVENDICATIONS 1.- Appareil de traitement d'image, caractérisé en ce qu'il comprend: un bus (2) pour transmettre l'information d'i- mage; des premiers moyens de traitement d'image(4,5,11), connectés audit bus, pour traiter l'information d'image et pour fournir des données traitées; des deuxièmes moyens de traitement d'image,(12,13), connectés audit bus, pour recevoir l'information d'image et traiter l'information d'image reçue; une mémoire (3), connectée audit bus, pour stocker l'information d'image entrée; des moyens de génération de demande de trans- fert (5A,11C,llI,12S,12D) pour engendrer une demande de transfert d'information d'image desdits premiers moyens de traitement d'image à ladite mémoire, lors de la ré- ception d'une demande de sortie d'information d'image (ou d'un signal de validation de sortie) provenant des dits premiers moyens de traitement d'image et de la réception d'une demande d'entrée d'information d'image (ou d'un signal de validation d'entrée) provenant des dits deuxièmes moyens de traitement d'image; et des moyens de commande de transfert de don- nées (14,15,20) pour transférer une information d'image desdits premiers moyens de traitement d'image à ladite mémoire par l'intermédiaire dudit bus lorsque lesdits moyens de génération de demande de transfert engendrent une demande de transfert d'information d'image, de sorte que lesdits deuxièmes moyens de traitement d'image reçoivent l'information d'image en synchronisme avec le transfert d'information d'image par lesdits moyens de commande de transfert de données. 2.- Appareil de traitement d'image suivant la revendication 1, caractérisé en ce que: lesdits moyens de commande de transfert de données (14,15,20), après réception d'une demande de transfert (RQa,b,c,d), obtiennent un droit (BACK1, 2,3) d'utilisation dudit bus afin d'émettre un signal de validation de transfert (AKa,b,c,d) et simultanément un signal de lecture/écriture (R/W); lesdits premiers moyens de traitement d'image placent une information d'image sur ledit bus (2) en réponse à un signal de validation de transfert et à un signal de lecture/écriture émis par lesdits moyens de commande de transfert de données; ladite mémoire (3) reçoit, en synchronisme avec ledit signal de lecture/écriture, l'information d'image placée sur ledit bus; et lesdits deuxièmes moyens de traitement d'image reçoivent, en synchronisme avec ledit signal de lecture/ écriture, l'information d'image placée sur ledit bus pen- dant que lesdits moyens de commande de transfert de données émettent un signal de validation de transfert. 3.- Appareil de traitement d'image suivant la revendication 1, caractérisé en ce que: lesdits premiers moyens de traitement d'image sont des moyens (11) pour le codage de compression/ décodage d'expansion d'information d'image; et ledits deuxièmes moyens de traitement d'image sont des moyens (12,13) pour l'agrandissement/réduction d'information d'image. 4.- Appareil de traitement d'image suivant la revendication 1, caractérisé en ce que: lesdits premiers moyens de traitement d'image sont des moyens (4,5) de lecture d'une image originale pour la convertir en information d'image; et lesdits deuxièmes moyens de traitement d'image sont des moyens (12,13) pour l'agrandissement/réduction d'information d'image. 5.- Appareil de traitement d'image suivant la revendication 1, caractérisé en ce qu'il comprend en outre des moyens de sélection (1,21, 22,23,24) qui peuvent choisir si lesdits deuxièmes moyens de traitement d'image reçoivent ou non l'information d'image lorsque lesdits moyens de commande de transfert de données transfèrent l'information d'image. 6.- Appareil de traitement d'image,carac- térisé en ce qu'il comprend: un bus (2) pour-la transmission d'information- d'image; des premiers moyens de traitement d'image,con- nectés audit bus, pour recevoir une information d'image et traiter l'information d'image reçue; des deuxièmes moyens de traitement d'image, connectés audit bus, pour recevoir une information d'ima- ge et traiter l'information d'image reçue; une mémoire, connectée audit bus, pour fournir une information d'image; des moyens de génération de demande de trans- fert pour engendrer une demande de transfert d'informa- tion d'image de ladite mémoire auxdits premiers moyens de traitement d'image, lors de la réception de demandes d'entrée d'information d'image (ou de signaux de vali- dation d'entrée) provenant à la fois desdits premiers moyens de traitement d'image et desdits deuxièmes moyens de traitement d'image; et des moyens de commande de transfert de données pour transférer une information d'image de ladite mémoire auxdits premiers moyens de traitement d'image par l'in- termédiaire dudit bus lorsque les dits moyens de géné- ration de demande de transfert engendrent une demande de transfert d'information d'image, de sorte que lesdits deuxièmes moyens de trai- tement d'image reçoivent l'information d'image en synchro- nisme avec le transfert d'information d'image par les dits moyens de commande de transfert de données. 7.- Appareil de traitement d'image suivant la revendication 6, caractérisé en ce que: lesdits moyens de commande de transfert de données, après réception d'une demande de transfert, ob- tiennent un droit d'utilisation dudit bus afin d'émettre un signal de validation de transfert et simultanément un signal de lecture/écriture; lesdits premiers moyens de traitement d'image placent une information d'image sur ledit bus en réponse à un signal de validation de transfert et à un signal de lecture/écriture émis par lesdits moyens de commande de transfert de données; ladite mémoire reçoit, en synchronisme avec ledit signal de lecture/écriture, l'information d'image placée sur ledit bus; et lesdits deuxièmes moyens de traitement d'image reçoivent, en synchronisme avec ledit signal de lecture/ écriture, l'information d'image placée sur ledit bus pendant que lesdits moyens de commande de transfert de données émettent un signal de validation de transfert. 8.- Appareil de traitement d'image suivant la revendication 6, caractérisé en ce que: lesdits premiers moyens de traitement d'image sont des moyens pour le codage de compression/décodage d'expansion d'information d'image; et lesdits deuxièmes moyens de traitement d'image sont des moyens d'agrandissement/réduction d'information d'image. 9.- Appareil de traitement d'image suivant la revendication 6, caractérisé en ce qu'il comprend en outre des moyens de sélection qui permettent de choisir si lesdits deuxièmes moyens de traitement d'image re- çoivent ou non l'information d'image lorsque lesdits moyens de commande de transfert de données transfèrent l'information d'image. 10.- Appareil de traitement d'image, carac- térisé en ce qu'il comprend: un bus pour la transmission d'information d'image; des premiers moyens de traitement d'image, connectés audit bus, pour recevoir une information d'image, traiter l'information d'image revue et fournir des données traitées; des deuxièmes moyens de traitement d'image, connectés audit bus, pour recevoir une information d'image et traiter l'information d'image reçue; une mémoire, connectée audit bus, pour recevoir, stocker et fournir une information d'image; des moyens de génération de demande de trans- fert pour engendrer une demande de transfert d'informa- tion d'image desdits premiers moyens de traitement d'ima- ge à ladite mémoire dans un premier cas de réception d'une demande de sortie d'information d'image (ou d'un signal de validation de sortie) provenant desdits pre- miers moyens de traitement d'image et d'une demande d'en- trée d'information d'image (ou d'un signal de validation d'entrée) provenant desdits deuxièmes moyens de traitement d'image respectivement, et pour engendrer une demande de transfert d'information d'image de ladite mémoire aux dits premiers moyens de traitement d'image dansun deu- xième cas de réception à la fois de demandes d'entrée d'information d'image (ou de signaux de validation d'entrée) provenant à la fois desdits premiers moyens de traitement d'image et desdits deuxièmes moyens de traitement d'image; et des moyens de commande de transfert de données pour transférer une information d'image desdits premiers moyens de traitement d'image à ladite mémoire par l'in- termédiaire dudit bus lorsque lesdits moyens de généra- tion de demande de transfert engendrent une demande de transfert d'information d'image dans ledit premier cas, et pour transférer une information d'image deladite mé- moire auxdits premiers moyens de traitement d'image par l'intermédiaire dudit bus lorsque lesdits moyens de géné- ration de demande de transfert engendrent une demande de transfert d'information d'image dans ledit deuxième cas, de sorte que lesdits deuxièmes moyens de trai- tement d'image reçoivent l'information d'image en syn- chronisme avec le transfert d'information d'image par lesdits moyens de commande de transfert de données. 11.- Appareil de traitement d'image suivant la revendication 10, caractérisé en ce que: lesdits moyens de commande de transfert de données, après réception d'une demande de transfert, obtiennent un droit d'utilisation dudit bus afin d'é- mettre un signal de validation de transfert et simulta- nément un signal de lecture/écriture; lesdits premiers moyens de traitement d'image sortent/entrent une information d'image sur ledit bus en réponse à un signal de validation de transfert et à un signal de lecture/écriture émis par lesdits moyens de com- mande de transfert de données; ladite mémoire reçoit/fournit, en synchronisme avec ledit signal de lecture/écriture, l'information d'image placée sur ledit bus; et lesdits deuxièmes moyens de traitement d'image reçoivent, en synchronisme avec ledit signal de lecture/ écriture, l'information d'image placée sur ledit bus pendant que lesdits moyens de commande de transfert de données émettent un signal de validation de transfert. 12.- Appareil de traitement d'image suivant la revendication 10, caractérisé en ce que: lesdits premiers moyens de traitement d'image sont des moyens pour le codage de compression/décodage d'expansion d'information d'image; et lesdits deuxièmes moyens de traitement d'image sont des moyens d'agrandissement/réduction d'information d'image. 13.Appareil de traitement d'image suivant la revendication 10, caractérisé en ce qu'il comprend en outre des moyens (22,25) pour inverser le sens de trans- fert de données (a,b) dudit bus de sorte qu'une infor-* mation d'image est transférée desdits premiers moyens de traitement d'image (11) à ladite mémoire (3) ou deladite mémoire auxdits premiers moyens de traitement d'image en réponse à une demande de transfert (AKa,AKc) engen- drée par lesdits moyens de génération de demande de trans- fert (20,14). 14.- Appareil de traitement d'image suivant la revendication 10, caractérisé en ce qu'il comprend en outre des moyens de sélection qui permettent de choisir si lesdits deuxièmes moyens de traitement d'image re- çoivent ou non l'information d'image lorsque lesdits moyens de commande de transfert de données transfèrent 1'information d'image. 15.- Appareil de traitement d'image, carac- térisé en ce qu'il comprend: un bus de système (2) pour la transmission de signaux comprenant des signaux d'information d'image (2D) et des signaux de commande (2C); un sous-bus (30) connecté audit bus de sys- tème; des premiers moyens de traitement d'image pour traiter une information d'image et pour fournir des données traitées; des deuxièmes moyens de traitement d'image, connectés auxdits premiers moyens de traitement d'image par ledit sous-bus, pour recevoir une information d'ima- ge et traiter l'information d'image regue; une destination de transfert virtuelle de l'information d'image; des moyens de génération de demande de transfert pour engendrer une demande de transfert d'in- formation d'image desdits premiers moyens de traitement d'image à ladite destination de transfert virtuelle d'information d'image, lors de la réception d'une demande de sortie d'information d'image (ou d'un signal de validation de sortie) provenant desdits premiers mo- yens de traitement d'image et de laréception d'une de- mande d'entrée d'information d'image (ou d'un signal de validation d'entrée) provenant desdits deuxièmes moyens de traitement d'image; des moyens de commande de transfert de données pour placer une information d'image sur ledit sous-bus afin de transférer l'information d'image desdits premiers moyens de traitement d'image àladite destination de trans- fert virtuelle lorsque lesdits moyens de génération de demande de transfert engendrent une demande de transfert d'information d'image; et des moyens de porte (22,25), prévus entre le dit bus de système et le sous-bus, pour isoler les deux bus pendant le transfert de données, de sorte que lesdits deuxièmes moyens de trai- tement d'image reçoivent l'information d'image en syn- chronisme avec le transfert d'information d'image par lesdits moyens de commande de transfert de données. 16.- Appareil de traitement d'image suivant la revendication 15, caractérisé en ce que: lesdits premiers moyens de traitement d'image sont des moyens pour le codage de compression/décodage d'expansion d'information d'image; et lesdits deuxièmes moyens de traitement d'image sont des moyens d'agrandissement/réduction d'information d'image. 17.Appareil de traitement d'image suivant la revendication 15, caractérisé en ce que: lesdits moyens de commande de transfert de données, après réception d'une demande de transfert, utilisent ledit bus pour fournir un signal de validation de transfert et simultanément un signal de lecture/ écriture; lesdits premiers moyens de traitement d'image placent une information d'image sur ledit sous-bus en réponse à un signal de validation de transfert et à un signal de lecture/écriture émis par lesdits moyens de com- mande de transfert; lesdits deuxièmes moyens de traitement d'image reçoivent, en synchronisme avec ledit signal de lecture/ écriture, ladite information d'image placée sur ledit sous-bus pendant que lesdits moyens de commande de trans- fert de données émettent un signal de validation de trans- fert; et lesdits moyens de porte interrompent l'infor- mation d'image dudit sous-bus vers ledit bus de système. 18.- Circuit de réduction d'information d'image,caractérisé en ce qu'il comprend: des moyens de compression dans la direction de balayage principale (12) pour réduire l'information d'image dans sa direction de balayage principale, con- formément à un coefficient de réduction spécifié (k); des moyens de mémoire pour stocker les infor- mations respectives dans la direction de balayage prin- cipale réduites par lesdits moyens de réduction dans la direction de balayage principale; et des moyens de réduction dans la direction de balayage secondaire (13) pour effectuer des opérations lo- giques, par périodes correspondant audit coefficient de réduction, de l'information d'image dans la direction de balayage principale, stockée dans lesdits moyens de mé- moire, et de l'information d'image respective dans la di- rection de balayage principale, réduite par lesdits moyens de réduction dans la direction de balayage principale, afin de stocker les résultats des opérations dans lesdits moyens de mémoire.