Brevet FR2656710A1 — publié le 19910705

"Microcontrôleur pour l'exécution rapide d'un grand nombre d'opérations décomposable en séquences d'opérations de même nature". La présente invention concerne un microcontrôleur pour l'exécution rapide d'un grand nombre d'opérations décom- posable en séquences d'opérations de même nature, comportant une unité centrale (CPU) pour la gestion et l'exécution d'un programme de traitement de données; un ensemble de mémoires comprenant au moins une mémoire de programme pour le stockage d'un programme à exécuter par l'unité centrale, et au moins une mémoire de travail du type lecture et écriture, pour le stockage des données à traiter et des résultats successifs issus du processus de traite- ment, mémoire de travail qui est munie de ports d'adresses et de ports de données; un organe de traitement spécialisé pour effectuer des sé- quences d'opérations sur une pluralité d'opérandes présentés à ses entrées, opérandes parmi lesquels v opérandes sont va- riables et k opérandes ont un caractère de paramètre du fait qu'ils sont maintenus constants durant une séquence d'opéra- tions; t un séquenceur associé à l'organe de traitement spécialisé pour déterminer le déroulement d'une séquence d'opérations une unité de registres "état et commandes" associé à l'orga- ne de traitement spécialisé et au séquenceur, et un arrangement de bus internes pour échanger notamment des adresses et des données entre les éléments concernés du mi- crocontrôleur. D'une manière générale, il est relativement aisé de traiter rapidement un grand nombre de données au moyen d'un ordinateur, lorsque des restrictions ne sont pas imposées sur la taille et donc sur la puissance de l'ordinateur à uti- liser pour cette tâche. Cependant, on constate qu'une part notable des dé- veloppements actuels, en matière de traitement de l'informa- tion, concerne des systèmes de petite taille utilisant le plus possible des dispositifs intégrant des fonctions multiples et relativement complexes Un exemple particulièrement significa- tif, dans le domaine des dispositifs de traitement miniaturi- sés et portatifs, est représenté par les cartes intelligentes (aussi appelées "cartes à puce") susceptibles d'applications multiples, par exemple: échange de données bancaires, contrô- le d'accès, authentification de signature, etc Pour des raisons de coût et en vue d'une très large diffusion dans le public, une carte intelligente fonctionne au moyen d'un dispositif semiconducteur intégré unique dont la structure interne prend généralement la forme d'un microcon- troleur assurant à lui seul les fonctions de gestion d'un pro- gramme, de mémorisation, de traitement des données introduites aux entrées de la carte, et d'émission sur ses sorties des données traitées. Lorsque le traitement de données à effectuer com- porte un grand nombre d'opérations semblables, qui peuvent no- tamment être décomposées en séquences d'opérations de même na- ture, sur des opérandes à format réduit ( 8 bits par exemple) il est avantageux de prévoir, à côté d'une unité centrale à qui on réserve plutôt des tâches de gestions assez globales, un organe de traitement spécialisé, du type logique cablée, susceptible d'effectuer à grande vitesse, un certain type d'opérations arithmétiques et/ou logiques, de manière relati- vement autonome par rapport à l'unité centrale, au moins pen- dant la durée d'une séquence d'opérations ou série de cycles élémentaires de traitement successifs. Un microcontroleur de ce genre conforme à la défi- nition donnée dans le paragraphe introductif est connu du do- cument FR-A-2 613 861. S'agisant d'un microcontrôleur destiné à être in- corporé dans une carte intelligente, on attache le plus grand soin à concilier la faible capacité en mémoires imposée par des raisons technologiques d'intégration et de coût, la vites- se d'horloge limitée également par la technologie actuellement réalisable, le format nécessairement réduit (par exemple 8 ou 16 bits) des données traitées par opération, avec la rapidité d'exécution du traitement Pour être utilisable en pratique, la durée du traitement ne doit pas dépasser une limite de l'ordre de grandeur de la seconde, qui correspond à un temps d'attente acceptable pour l'utilisateur. En d'autres termes, un microcontrôleur destiné à produire une donnée résultant d'un très grand nombre d'opéra- tions élémentaires du type arithmétique et/ou logique sur des mots à format réduit, doit être agencé de manière à produire la plus grande efficacité de traitement possible malgré les sévères limitations des moyens mis en oeuvre, et plus précisé- ment la taille du dispositif semiconducteur utilisé, exprimée en mm 2 de surface de silicium. A cet égard, une analyse détaillée du microcontrô- leur proposé dans le document cité plus haut, montre que son fonctionnement comporte nécessairement des temps d'arrêts de l'organe de traitement spécialisé, notamment pour le recharge- ment par l'unité centrale, de nouvelles données à traiter, et également des temps d'arrêt de l'unité centrale lorsque l'ac- cès à la mémoire de travail est requis par l'organe de traite- ment et prive l'unité centrale de l'accès aux bus internes d'adresses et de données Ces temps d'arrêts entraînent un ralentissement très significatif du fonctionnement du micro- contrôleur connu. L'invention a pour objet de proposer un microcon- trôleur dont la structure permette, par une plus grande indé- pendance entre l'unité centrale et l'organe de traitement, d'éviter au maximum les temps d'arrêts de chacun d'eux, et par là-même d'accroître considérablement l'efficacité (la rapidi- té) du traitement. En effet, selon l'invention, un microcontrôleur du genre défini en préambule, est caractérisé en ce que l'arran- gement de bus comporte, en complément au bus de données lié à l'unité centrale, un bus local spécialisé réservé au transfert de données entre l'organe de traitement et les ports de don- nées de la mémoire de travail, en ce que ledit bus local ainsi que le bus de données lié à l'unité centrale accèdent chacun auxdits ports de la mémoire de travail via un multiplexeur de commutation de données, et en ce que les ports d'adresses de la mémoire de travail sont alimentés à travers un multiplexeur de commutation d'adresses lui-même alimenté à partir du bus d'adresses lié à l'unité centrale via une pluralité de regis- tres pointeurs d'adresses, dont au moins une partie est arran- gée en files d'attente série, le nombre de ces files d'attente étant au moins égal à v + 1 correspondant au nombre v d'opé- randes variables augmenté d'une file d'attente pour l'adresse d'un résultat d'opération à inscrire en mémoire de travail. Dans ce qui précède on a utilisé l'expression 'opé- rande à caractère de paramètre" pour désigner un fragment ou mot à format de travail (par exemple à 8 bits) qui est extrait d'une donnée opérande, de format beaucoup plus grand, et qui est utilisé sans changement pendant plusieurs opérations élé- mentaires successives formant une séquence d'opérations, mais est susceptible de prendre une valeur différente lors d'une séquence différente Par l'expression "opérande variable", on désigne de manière analogue, un fragment à format de travail qui est extrait d'une donnée opérande de format beaucoup plus grand, mais la position du fragment dans la donnée opérande complète (et donc la valeur du mot extrait) variant successi- vement au cours d'une séquence d'opérations. Le microcontrôleur selon l'invention présente l'a- vantage que l'organe de traitement spécialisé a accès à la mémoire de travail sans interrompre le fonctionnement de l'u- nité centrale durant une série d'opérations formant une séquence, et que pendant ce laps de temps, l'unité centrale est libre d'effectuer d'autres tâches complémentaires, et plus particulièrement, de modifier le contenu des registres de pointeurs d'adresses situés en amont des files d'attente en vue des données à traiter lors de la séquence suivante L'or- gane de traitement, pour sa part, utilise les registres poin- teurs situés en aval des files d'attente, registres qui sont incrémentés (ou décrémentés) automatiquement par le séquenceur durant une séquence d'opérations. Cet avantage équivaut à un gain de temps très si- gnificatif étant donné que l'unité centrale opère le charge- ment d'un pointeur d'adresse en un temps qui est de l'ordre de 8 fois plus élevé que celui qui correspond à une opération de l'organe de traitement. Selon un mode préféré de mise en oeuvre de l'inven- tion, le microcontrôleur est caractérisé en ce que le bus lo- cal alimente l'organe de traitement via une pluralité de re- gistres de données, dont au moins une partie est arrangée en files d'attente série, le nombre de ces files d'attente étant au moins égal à v. L'adresse des opérandes variables étant fournie par les registres pointeurs en aval des files d'attente il est avantageux de placer les données d'opérandes variables dans des files d'attente de manière à pouvoir effectuer les trans- ferts simultanés au sein des files d'attente de données en une seule période d'horloge rythmant l'organe de traitement. Un mode de réalisation de l'invention particulière- ment avantageux qui s'applique au cas o le nombre k d'opéran- des à caractère de paramètre est supérieur à 1, se caractérise par le fait que le séquenceur et l'organe de traitement com- portent des moyens de séquencement en cycles élémentaires ré- pétitifs et des moyens de mémorisations, propres à imposer que chacun des k opérandes à caractère de paramètre soit utilisé successivement par l'organe de traitement au cours d'un cycle élémentaire de traitement à k pas, cycle élémentaire au cours duquel seulement une donnée de résultat est à inscrire dans la mémoire de travail. Dans ce mode de réalisation, une séquence d'opéra- tions se décompose maintenant en une série de cycles élémen- taires successifs au cours desquels plusieurs fragments ou mots tirés d'un opérande complet sont pris en compte cyclique- ment, par exemple les opérandes Pi, Pji Pki Pi, Pji Pk; Pi etc, les indices i à k représentant le rang du mot dans la donnée opérande complète La suite d'opérations utilisant Pi, Pj et Pk définit un cycle élémentaire d'o- pérations utilisant un jeu d'opérandes variables Au cycle élémentaire suivant, d'autres opérandes variables sont utili- sés et ainsi de suite jusqu'à épuisement complet des données opérandes variables complètes L'ensemble de ces cycles élé- mentaires successifs forme alors ce que l'on a appelé précé- demment une séquence d'opérations. Comme il sera exposé en détail par la suite, cette disposition permet une accélération considérable du processus de traitement, et est avantageusement associée à des moyens d'initialisation propres à effectuer, au début de chaque série de cycles élémentaires, un cycle particulier d'initialisation au cours duquel l'organe de traitement charge les registres de données des k opérandes à caractère de paramètre à partir d'un registre pointeur d'adresses, qui est incrémentable par l'or- gane de traitement. Ainsi, lorsqu'on choisit un nombre ik d'opérandes à caractère de paramètre tel que k-1 = v, (y étant le nombre d'opérandes variables), le bus local peut être utilisé sans interruption durant une séquence d'opérations:l'organe de traitement effectue une opération de base à chaque pas, pen- dant lesquels les v opérandes variables sont rechargés succes- sivement puis une donnée de résultat est inscrite Le tout forme un cycle élémentaire d'opérations Le fonctionnement de l'organe de traitement est alors optimal et ne contient aucun temps d'arrêt durant une séquence formée d'une suite de cycles élémentaires d'opérations Il ne se produit pas non plus de temps d'arrêt avant le début de la séquence suivante lorsque l'unité centrale a disposé du temps nécessaire pour recharger indépendamment les pointeurs d'adresses relatifs à cette pro- chaine séquence. D'autres modes particuliers de mise en oeuvre de l'invention, détails et avantage seront mis en évidence par la description qui va suivre en regards des dessins, le tout don- né à titre d'exemples non limitatifs, dans lesquels: La figure 1 représente un schéma bloc de la struc- ture générale d'un microcontrôleur selon l'invention. La figure 2 représente sous forme de schéma bloc, une partie du microcontrôleur de la figure 1 ainsi qu'une va- riante de raccordement de cette partie dans la structure géné- rale. La figure 3 représente le détail d'une autre partie du microcontrôleur selon l'invention, et La figure 4 représente la structure d'un microcon- trôleur selon une variante de réalisation de l'invention. La structure générale d'un microcontrôleur selon un premier exemple de réalisation de l'invention est représentée à la figure 1 Ce microcontrôleur est constitué d'une unité centrale (CPU) 10 pour la gestion et l'exécution d'un program- me de traitement de données, un ensemble de mémoires compre- nant au moins une mémoire de programme (ROM,) 11 pour le stoc- kage d'un programme à exécuter par l'unité centrale 10, et au moins une mémoire de travail (RAM) 12 du type lecture et écri- ture, pour le stockage des données à traiter ainsi que des ré- sultats successifs issus du processus du traitement La mémoi- re de travail 12 est munie de port d'adresses 120 et de port de données 121. Le microcontrôleur comporte encore un organe de traitement 13 spécialisé pour effectuer des séquences d'opéra- tions sur une pluralité d'opérandes OPll vl et OP'l 1 kl présentés à ses entrées, un séquenceur 22 associé à l'organe de traitement 13 pour déterminer le déroulement des séquences d'opérations, et une unité de registres métat et commandes' 23 associée à l'organe de traitement 13. L'unité centrale 10 communique au moyen d'un arran- gement de bus internes avec les principaux éléments du micro- contrôleur Sur la figure 1 un bus d'adresses 20 et un bus de données 21, ont été représentés. Pour la clarté de la figure, le bus de commande n'a pas été représenté. Le microcontrôleur selon l'invention comporte en outre, en complément au bus de données 21 qui est lié à l'uni- té centrale, un bus local 25 qui est spécialisé et réservé au transfert de données entre l'organe de traitement 13 et les ports de données 121 de la mémoire de travail 12 Ledit bus local 25 ainsi que le bus de données 21 peuvent accéder sépa- rément auxdits ports 121 de la mémoire de travail 12 via un multiplexeur de commutation de données 26 Les ports d'adres- ses 120 de la mémoire de travail 12 sont connectés à la sortie d'un multiplexeur de commutation d'adresses 28 dont les en- trées communiquent avec le bus d'adresses 20 via une pluralité de registres pointeur d'adresses 31-34, 41-44 Au moins une partie de ces registres pointeur d'adresses est arrangée en files d'attente série telles que les files d'attente 31, 41 32, 42. Comme il a déjà été indiqué, les opérandes OPll vl et OP'l 1 kl représentent des extraits à format ré- duit (mots de 8 ou 16 bits par exemple) de données opérandes à grand format, étant donné qu'un microcontrôleur ne peut trai- ter à un instant donné que des mots véhiculables par les bus de données 21, 25, eux-mêmes à format limité Le microcontrô- leur selon l'invention, étant destiné à traiter rapidement un grand nombre d'opérations qui peuvent être décomposées en opé- rations élémentaires successives de même nature, et chaque sé- rie d'opérations élémentaires formant ce que l'on a appelé une séquence d'opérations, on peut le plus souvent organiser le traitement à effectuer par cycle d'opérations élémentaires au cours desquels (un ou) plusieurs opérande(s) OPl 1 vl (prend) prennent une valeur spécifique qui est différente à chaque pas du traitement tandis que un (ou plusieurs) opérande(s) OP'l 1 kl conserve(nt) la même valeur durant une séquence dé- terminée C'est le cas notamment de la multiplication de deux grandes nombres qui peut être considérée comme une suite de multiplications entre des opérandes du multiplicande -dits va- riables puisqu'ils sont pris successivement à chaque pas de calcul par un opérande du multiplicateur, ce dernier étant maintenu constant pendant cette série d'opérations et appelé opérande à caractère de paramètre pour cette raison Dans le microcontrôleur selon l'invention, il est prévu que le nombre de files d'attente de pointeur d'adresses 31, 41; 32, 42; est au moins égal à v+ 1, y correspondant au nombre d'opérandes variables auquel on ajoute une file d'attente 34, 44 destinée à pointer l'adresse du résultat de chaque cycle d'opérations Il est alors possible de faire charger par l'u- nité centrale 10 l'adresse du début des opérandes variables et l'adresse du début des résultats à inscrire en prévision de la prochaine séquence de traitement, tandis que pendant la sé- quence en cours les registres 41, 42, 44 sont incrémentés automatiquement (ou décrémentés) sous le contrôle du séquen- ceur 22 Sur la figure, la commande d'incrémentation des re- gistres 41, 42, 44 a été symbolisée par la flèche 36 A la fin d'une séquence de traitement, les valeurs d'adresses con- tenues dans les registres de tête 31, 32, 34 des files d'at- tente de pointeurs d'adresses peuvent être transférées dans les registres aval 41, 42, 44 de ces files d'attente en un seul cycle d'horloge Le temps d'attente correspondant au re- chargement des pointeurs 31, 32, 34 par l'unité centrale 10 se trouve essentiellement économisé puisque ce chargement est ef- fectué pendant que l'organe de traitement 13 est occupé à traiter les données d'une séquence. La présence du bus local 25 et du multiplexeur de commutation de données 26 permet à l'organe de traitement 13 d'accéder directement à la mémoire de travail 12 tandis que pendant le même temps, l'unité centrale 10 est libre de disposer du bus de données 21, par exemple pour y prélever des données dans la mémoire de programme 11 Cette disposition permet d'accroître considérablement l'efficacité de traitement du microcontrôleur selon l'invention. Selon un mode de mise en oeuvre avantageux de l'in- vention, le bus local 25 alimente l'organe de traitement 13 via une pluralité de registres de données 51, 52 54, 55, 56, 57, 61, 62 dont au moins une partie est arrangée en file d'attente série 51, 61; 52, 62; le nombre de ces files d'attente étant au moins égal à v, (y représentant le nombre d'opérandes variables) Dans le mode de réalisation schématisé à la figure 1, le registre de données 58 est réservé à la mé- morisation d'un résultat partiel issu de l'organe de traite- ment 13 Tandis que le bus local 25 sera occupé pour le trans- fert de ce résultat depuis le registre 58 vers la mémoire de travail 12, de nouveaux opérandes variables OPl 1 vl peuvent être transférés au sein des files d'attente 51, 61; 52, 62; en vue de l'utilisation de ces nouveaux opérandes dans l'opération suivante S'il est nécessaire de faire varier les opérandes variables OPll vl à chaque pas de traitement de l'organe de traitement 13 il sera donc nécessaire de dispo- ser de v temps de cycle du bus local 25 pour recharger les v registres de données 51, 52 en plus du temps de cycle d'horloge réservé à l'écriture du résultat. Il y a lieu d'observer que la plupart du temps il est possible d'organiser le travail de traitement des données de manière à n'avoir qu'une seule donnée de résultat à mémori- ser dans la mémoire de travail à la suite de plusieurs pas élémentaires de traitement C'est le cas notamment de l'exem- ple typique de la multiplication de deux grands nombres, cas dans lequel des résultats intermédiaires peuvent être immédia- tement recyclés au cours du pas de traitement qui suit Diver- ses applications, importantes en pratique, peuvent être orga- nisées selon ce type de traitement. 1 1 Dans un mode particulièrement avantageux de mise en oeuvre de l'invention, le microcontrôleur est agencé pour uti- liser un nombre k d'opérandes à caractère de paramètres supé- rieur à 1, le séquenceur 22 comporte des moyens de séquence- ment en cycles élémentaires répétitifs et l'organe de traite- ment 13 comporte des moyens de commutation qui sont propres à imposer que chacun des k opérandes à caractère de paramètre soit utilisé successivement par l'organe de traitement 13 au cours d'un cycle élémentaire de traitement à k pas, cycle élé- mentaire au cours duquel seulement une donnée des résultats est à inscrire dans la mémoire de travail 12. Le détail du fonctionnement peut être expliqué maintenant à l'aide d'un premier exemple dans lequel on suppo- se v = 2 et k = 3 Les registres de données 54, 55, 56 sont utilisés pour la mémorisation des opérandes à caractère de pa- ramètre OP'l 1 l, OP'l 2 l, OP'l 3 l Les données mémorisées dans ces registres sont utilisées successivement au cours d'un cy- cle élémentaire de traitement ayant une durée de 3 pas élémen- taires ou cycle d'horloge Durant ce cycle élémentaire à 3 pas, on effectue successivement les opérations consistant à combiner OP'l 1 l avec les opérandes variables OPl 1 l et OPl 2 l, puis, au pas suivant, la combinaison de l'opérande OP'l 2 l avec les opérandes variables OPl 1 l et OPl 2 l, puis enfin, la combi- naison de l'opérande OP'l 3 l avec les opérandes variables OPl 1 l et OPl 2 l Au cycle élémentaire suivant les opérandes variables OPl 1 l et OPE 2 l seront renouvelés tandis que les opérandes à caractère de paramètre OP'l 1, 2, 3 l sont maintenus durant la suite de cycles élémentaires formant une séquence d'opéra- tions On constate qu'il est possible d'utiliser le bus local 25 à chaque pas c'est-à-dire deux pas pour le rechargement des registres des données 51 et 52 et un pas pour le chargement en mémoire de travail 12 de la donnée de résultat précédemment mémorisée dans le registre de donnée 58 Au cours de ces trois pas élémentaires de traitement, trois traitements différents ont été exécutés et les résultats intermédiaires de deux opérations de traitement ont été recyclés au sein de l'organe de traitement 13 par des moyens propres qui seront explicités ultérieurement. Dans cet exemple, il est clair que le chargement OS des deux opérandes dans les deux registres de données 51 et 52 situés en amont des files d'attente, peut être effectué à par- tir des registres de pointeur d'adresses situés en aval des files d'attente 41 et 42, à incrémentation (ou décrémentation) automatique, tandis que l'adresse correspondant à la donnée de résultat à mémoriser dans la mémoire de travail 12 est obtenue à partir du registre de pointeur 44 situé en aval de la file d'attente 34, 44 des pointeurs d'adresse Le séquenceur 22 est muni de moyens appropriés pour commander le multiplexeur de commutation d'adresses 28 de manière à ce qu'il communique l'adresse appropriée aux ports d'adresses 120 de la mémoire de * travail 12 au cours d'un cycle élémentaire d'opérations Puis- que l'organe de traitement 13 effectue un traitement à chaque pas de cycle d'horloge du bus 25 il travaille avec une effica- cité maximale Bien entendu d'autres valeurs peuvent être uti- lisées en ce qui concerne le nombre d'opérandes variables v et le nombre d'opérandes à caractère de paramètre k mais il est facile de constater que l'efficacité maximale est toujours ob- tenue lorsque les nombres k et v sont liés par la relation k 1 = v Pour le chargement des k opérandes à caractère de paramètre dans les registres 54, 55, 56, au début de chaque séquence d'opérations, il est avantageux de prévoir dans le séquenceur 22 des moyens propres à effectuer un cycle particu- lier d'initialisation au cours duquel ces k opérandes sont chargés à partir d'un registre pointeur d'adresses 33 lequel peut être incrémenté sous la commande du séquenceur 22 de ma- nière à fournir en trois cycles d'horloge les trois valeurs de ces opérandes qui ont été mémorisées dans la mémoire de tra- vail 12 à trois adresses consécutives Puisque les k opérandes à caractère de paramètre à utiliser au cours de la séquence qui va suivre sont mémorisés à des adresses qui suivent immé- diatement les adresses des k opérandes en cours d'utilisation, le registre pointeur 33 ne demande qu'une incrémentation pour pointer correctement la prochaine adresse de l'opérande en question, à charger au début de la séquence qui suit. Ainsi, l'unité centrale 10 n'a pas à intervenir pour recharger le registre pointeur 33 tant que tous les opé- randes OP'l 1 kl mémorisés dans la mémoire de travail 12 n'ont pas été exploités. Au moyen d'un deuxième exemple, on va illustrer une variante avantageuse de mise en oeuvre de l'invention Le nom- bre k d'opérandes à caractère de paramètre est porté à quatre tandis que le nombre y d'opérandes variables est maintenu à 2 Sur la figure 1 on a représenté en pointillé un registre de données 57 supplémentaire qui est nécessaire dans ce cas Le microcontrôleur est donc agencé de manière à permettre un cy- cle élémentaire de traitement à quatre pas effectuant quatre opérations de traitement au cours desquelles le bus local 25 est occupé pendant deux temps de cycle pour le rechargement dans les registres 51 et 52 des deux opérandes variables et un temps de cycle pour l'écriture dans la mémoire de travail 12 du résultat contenu dans le registre 58 Comme le cycle élé- mentaire d'opérations est à quatre pas, il y a un temps de cy- cle d'horloge pour lequel le bus local est inoccupé Il peut néanmoins être très avantageux, dans certaines applications, de prévoir un microcontrôleur susceptible d'opérer des traite- ment sur six opérandes (deux opérandes variables et quatre opérandes à caractère de paramètre) au cours de certaines sé- quences de traitement, tandis qu'au cours d'autres séquences le nombre d'opérandes utilisés est réduit à cinq (deux opéran- des variables et trois opérandes à caractère de paramètre), cas o lefonctionnement est alors optimal comme on l'a vu précédemment Selon cette variante de mise en oeuvre, l'unité de registres 'état et commandes" 23 et le séquenceur 22 sont munis de moyens de commande de séquencement permettant de fai- re fonctionner l'organe de traitement 13 durant une série de cycles élémentaires successifs soit avec quatre opérandes à caractère de paramètre et un cycle élémentaire à quatre pas soit avec trois opérandes à caractère de paramètre et un cycle élémentaire à trois pas, le tout sous la commande de l'unité centrale 10. Plus généralement le microcontrôleur selon l'inven- tion est agencé pour accepter un nombre k d'opérandes à carac- tère de paramètre tel que k 1 > v et en ce qu'il comporte des moyens de commande permettant le fonctionnement soit en cycles élémentaires à k pas, soit avec * opérandes à caractère de paramètre et un cycle élémentaire à p pas, le nombre étant inférieur à k et au moins égal à v + 1. A l'aide de la figure 2 on va maintenant décrire un exemple d'organe de traitement 13 Il est précisé qu'un tel organe de traitement fait l'objet d'une demande de brevet français déposée par la Demanderesse simultanément avec la présente demande, sous le titre: "Organe de traitement arithmétique à associer à une unité centrale de microproces- seur" L'organe de traitement 13 comporte les entrées 71 et 72 communiquant avec les registres de données 61 et 62 o sont mémorisés les opérandes variables OPl 1 l et OPl 2 l ainsi que les entrées 74, 75, 76 et 77 communiquant avec les registres de données 541 55, 56, 57 (figure 1) o sont mémorisés les opé- randes OP'l 1 l, OP'l 2 l OP'l 4 l Les entrées 74 à 77 sont appliquées à un multiplexeur 80 effectuant la commutation sé- lectionnant l'un des opérandes à caractère de paramètre OP'l 1 kl à un instant du traitement, sous la commande du sé- quenceur 22, commande qui est symbolisée par l'entrée de com- mande 81 et les lignes en traits mixtes 82 On a symbolisé sur la figure 2 par une double commande (lignes en traits mixtes 82 ') le fait que le multiplexeur 80 est commandé par le sé- quenceur non seulement pour le choix de l'opérande à caractère de paramètre à sélectionner à un instant donné du traitement mais encore pour que le cycle élémentaire soit effectué sur trois opérandes ou sur quatre opérandes. Dans l'exemple indiqué sur la figure 2, l'organe de traitement 13 a été étudié pour réaliser un calcul correspon- dant à la formule générale B = a X + A dans laquelle B est un grand nombre et correspond à un résultat (intermédiaire en général) dont les valeurs sont mémorisées successivement dans la mémoire de travail 12 via le registre 58, X est un grand nombre dont les extraits successifs sont présentés à l'entrée de données 72, A est un grand nombre dont les extraits successifs sont présentés à l'entrée de donnée 71, et a est un opérande à caractère de paramètre dont les extraits OP'E 1 kl sont présentés aux entrées 74 à 77. Pour effectuer ce type d'opération, l'organe de traitement comporte essentiellement un multiplieur 84 de 8 x 8 bits fournissant un résultat à 16 bits en sortie 85, suivi d'un premier additionneur 86 de 16 + 8 bits, lequel est suivi d'un second additionneur 87 également de 16 + 8 bits Les 16 bits de sortie du second additionneur 87 sont partagés en par- tie haute sur la sortie 88 correspondant aux poids forts du résultat de la seconde addition, et en partie basse sur la sortie 89 correspondant aux poids faibles de cette addition. La partie haute du résultat en sortie 88 est mémorisée dans un registre tampon 90 Cette valeur est normalement recyclée sur l'entrée 92 du deuxième additionneur 87 pou; le pas de calcul suivant, via un multiplexeur 91, quand cette valeur aura at- teint le rang de poids correspondant Cependant, à chaque pre- mier pas d'un cycle de trois pas, le multiplexeur 91 est com- muté de manière à prélever l'opérande variable disposé à l'en- trée 71 et le transmet à l'entrée 92 du deuxième additionneur 87 C'est également lors de chaque premier pas de cycle que la partie basse ( 8 bits de poids faibles) en sortie 89 du second additionneur 87 est placée dans le registre 58 via la sortie de données 94, en tant que résultat de ce cycle d'opérations. Enfin, c'est encore au cours de chaque premier pas de cycle que la donnée précédemment mémorisée dans le registre tampon 90 est transférée via un multiplexeur 96, en tête d'une série de registres tampons 97, 98, 99, pour son utilisation à l'en- trée du deuxième additionneur 87, au moment opportun, c'est-à- dire au dernier pas du même cycle. En dehors des premiers pas de cycles, le multi- plexeur 96 est positionné de manière à ce que le registre 97 reçoive la donnée de poids faibles en sortie 89 du deuxième additionneur 87 Après quoi, les données contenues dans chacun des registres 97, 98, 99 sont transmises dans le registre qui le suit dans cette pile (La donnée contenue dans le registre 99 a été utilisée et se trouve éliminée). De cette manière, on obtient un recyclage convena- ble des données intermédiaires de calcul à l'entrée 100 du premier additionneur 86. Il est à noter que si l'organe de traitement 13 doit travailler sur trois opérandes à caractère de paramètre (k = 3 et entrée 74 non utilisée), le recyclage correct des données intermédiaires au moyen de la pile de registres 97-99 est obtenu lorsque l'un des registres, par exemple le registre 98, est évité; ce qui, pour la simplicité, a été représenté symboliquement sur la figure 2 par une liaison 981, bien qu'en réalité cet effet soit obtenu au moyen d'un multiplexeur (non représenté). Comme indiqué sur la figure 2, par des lignes en traits mixtes, les multiplexeurs 91 et 96 sont actionnés par le séquenceur 22 à partir de l'entrée de commande 81. A la fin d'une séquence de traitement et lorsque les données des opérandes variables présentées sur les entrées 71 et 72 ont été épuisées, on place des zéro sur ces entrées (les registres 51 et 52 figure 1 sont forcés à zéro) en attendant que les valeurs mémorisées dans les registres tam- pons de l'organe de traitement 13 soient recyclées et évacuées sous forme de résultats en sortie 94 Il y a lieu de noter que les cycles d'un tel "vidage' de l'organe de traitement 13 obéissent à la même loi de séquencement que les autres cycles de calcul travaillant sur des opérandes non nuls. La figure 2 montre également une variante de la structure du microcontrôleur de la figure 1 visant à économi- ser des emplacements de mémorisation dans la mémoire de tra- vail 12, et qui s'applique lorsque le traitement des données à effectuer par le microcontrôleur comporte au moins une séquen- ce pour laquelle un certain nombre de données de poids forts des résultats sont à réutiliser au cours de la séquence sui- vante en tant qu'opérandes à caractère de paramètre A cet ef- fet, la sortie de l'organe de traitement 94 est mémorisée dans un registre de données 58 mais, contrairement à ce qui a été représenté à la figure 1, ce registre 58 est relié au bus lo- cal 25 par un multiplexeur 580 Le résultat peut aussi être empilé dans des registres tampons 581, 582 et 583 Les regis- tres 581, 582 et 583 forment une file d'attente de registres de données à (k 1) positions pour les données de résultat, l'usage ou non de cette attente ést déterminée par le multi- plexeur 580 Au cours d'une séquence d'opérations, les résul- tats successifs sont mémorisés dans la mémoire de travail 12 à partir du registre de données 58, le multiplexeur 580 étant commuté dans la position d'accès direct au bus local 25 A la fin de la séquence, les 4 derniers mots de résultat des poids les plus forts se trouvent également mémorisés dans les regis- tres 58, 581, 582 et 583 Avant le début de la séquence d'opé- rations suivantes, le multiplexeur 580 est alors commuté sur son entrée correspondant à la sortie de la file d'attente (re- gistres 581, 582, 583) et les 4 dernières données de résultats peuvent être transférées via le bus local 25, successivement, dans les registres de données 54, 55, 56, 57 (voir figure 1) sans intervention de l'unité centrale 10. Dans certaines applications, il n'est pas nécessai- re de mémoriser en mémoire de travail 12 les quatre mots de résultat de poids forts en question de sorte que la séquence est interrompue quatre cycles auparavant, et la mémoire de travail peut être réduite de quatre octets Ainsi, le nombre de cycles à effectuer et le mode de fonctionnement de l'organe de traitement 13 sont déterminés par le séquenceur 22 à partir d'un mot de commande chargé par l'unité centrale 10 dans un registre de commande faisant partie de l'unité de registres 'état et commandes' 23 qui va maintenant être décrit. La figure 3 donne le schéma d'un exemple d'unité de re- gistres état et commandes tel qu'indiqué à la référence 23 de la figure 1 La liaison avec le bus de données 21 lié à l'uni- té centrale 10 est symbolisée au repère 130 Cette liaison permet à l'unité centrale 10 de charger un registre amont 131 de compteur de cycles lequel possède un registre image 132 dont la valeur est initialisée avec le contenu du registre 131 puis décrémentée sous la commande du séquenceur 22 La comman- de de transfert et de décrémentation est symbolisée par la li- gne en traits mixtes 133 faisant partie de la liaison audit séquenceur symbolisée sur la figure au repère 140 L'unité centrale 10 peut encore charger par la liaison 130, trois re- gistres 135, dits registres de limites dont le contenu peut être transféré dans des registres images 136 (notés sur la fi- gure LIM A, LIM B et LIM C) Le transfert des registres de li- mite 135 vers les registres images 136 est effectué par la commande 137 en provenance du séquenceur 22 via la liaison de commande 140 L'unité de registres état et commandes 23 com- porte encore un registre de commande 141 et son registre image 142, le transfert de contenu étant commandé par le séquenceur 22 et symbolisé par la liaison 143, ainsi qu'un registre de statut 144 relié au bus 21 par la liaison 130 et à l'organe de traitement 13 par la liaison 145. Le contenu du registre compteur de cycles 132 est com- paré à l'une des limites LIM A, LIM B ou LIM C au moyen d'un comparateur 151, par l'intermédiaire d'un multiplexeur 150 sé- lectionnant, au moyen de la commande 152, le type de limite à surveiller Au moyen du comparateur 151 on peut donc agir sur le mode de fonctionnement de l'organe de traitement 13 pour exécuter une séquence déterminée Le registre double de com- mande 141, 142 contient les informations nécessaires à la com- mande de fonctionnement de l'organe de traitement 13, par exemple, un bit pour le lancement de l'organe de traitement 13, un bit pour indiquer lequel des modes de fonctionnement est à utiliser (le nombre d'opérandes à caractère de paramètre à mettre en jeu) un bit indiquant si les opérandes à caractère de paramètre doivent être chargés à partir de la mémoire de travail 12 ou à partir de la file d'attente des registres de stockage des données de résultat, (registres 58, 581, 582, 583) Le registre de statut 144 complète le registre de com- mande 142, dans lequel on peut réserver par exemple un bit pour indiquer que l'organe de traitement a terminé une série de cycle d'opérations, un bit pour la présence d'une retenue au sein des résultats en cours de traitement par l'organe de traitement 13 et éventuellement des bits réservés à la comman- de de désactivation de lecture ou d'écriture de certains opé- randes ainsi que la mise à zéro de ces opérandes dans les re- gistres de données correspondants. La figure 4 est une vue schématique d'un autre mode de mise en oeuvre du microcontrôleur selon l'invention Sur cette figure, les éléments correspondants aux éléments de la figure 1 sont indiqués avec les mêmes signes de référence De plus, à la figure 4, et pour plus de clarté, le séquenceur, l'unité de registre d'état et commandes n'ont pas été repré- sentés ni les liaisons de commande entre les différents élé- ments du microcontrôleur Le microcontrôleur de la figure 4 se différencie de celui représenté à la figure 1, en premier lieu, par le fait que les adresses et les données transitent à partir de l'unité centrale 10 à l'aide d'un seul bus 201 o les adresses et les données sont multiplexées temporellement. Pour la clarté de la figure, l'ensemble des registres des don- nées interposé entre le bus local 25 et l'organe de traitement 13 a été symbolisé par le bloc 500 Ces registres de données, y compris des files d'attente, peuvent être essentiellement identiques à ceux précédemment décrits à propos de la figure 1. Le microcontrôleur de la figure 4 se distingue éga- lement de celui précédemment décrit par le fait qu'il utilise deux mémoires de travail, une mémoire RAM 12 et une mémoire non volatile par exemple une EEPROM 220 En ce qui concerne la mémoire RAM 12, ses ports d'adresses 120 sont reliés au bus interne 201 lié à l'unité centrale 10 de la même manière que ce qui a été décrit à la figure 1, c'est-à-dire via un multi- plexeur de commutation d'adresses 28 et un ensemble de regis- tres pointeurs d'adresses y compris un certain nombre de files d'attente, l'ensemble de ces registres pointeurs d'adresses étant symbolisé par le bloc 400 L'architecture entourant la mémoire EEPROM 220 est très semblable à celle qui entoure la mémoire RAM 12 c'est-à-dire que ses ports d'adresses 221 sont liés au bus 201 via un autre multiplexeur de commutation d'a- dresses 228 et un ensemble de registres pointeurs d'adresses 300 comportant également des files d'attente L'ensemble de pointeurs d'adresses 300 est très comparable à l'ensemble de pointeurs d'adresses 400 lié à la mémoire RAM 12 En ce qui concerne les ports de données 222 de la mémoire EEPROM 220, ces ports peuvent être reliés soit au bus interne 201 (lié à l'unité centrale 10) soit au bus local 25, par l'intermédiaire d'un multiplexeur de commutation de données 226 associé à cet- te mémoire EEPROM 220 Du fait que l'opération d'écriture dans une mémoire EEPROM est comparativement lente il est préférable de réserver l'accès à cette mémoire par l'organe de traitement 13 uniquement pour des opérations de lecture qui sont aussi rapides que les lectures effectuées dans la mémoire RAM 12. La description donnée à titre d'exemple et particu- lièrement la description de l'organe de traitement 13 indiquée au regard de la figure 2, sont plus spécialement orientées vers une application o l'essentiel du traitement peut être décomposé en une opération du type B = a X + A Néanmoins il est clair que le microcontrôleur selon l'invention est d'ap- plication beaucoup plus générale, notamment en modifiant la composition de l'organe de traitement 13 et en l'optimisant spécifiquement aux problèmes du traitement recherché L'inven- tion n'est donc pas limitée aux exemples de réalisations dé- crits ci-dessus et on pourra prévoir d'autres modes et d'au- tres formes de réalisation sans pour cela sortie du cadre de l'invention. REVENDICATIONS 1 Microcontrôleur pour l'exécution rapide d'un grand nombre d'opérations décomposable en séquences d'opérations de même nature, comportant: une unité centrale (CPU) pour la gestion et l'exécution d'un programme de traitement de données; un ensemble de mémoires comprenant au moins une mémoire de programme pour le stockage d'un programme à exécuter par l'unité centrale, et au moins une mémoire de travail du type lecture et écriture, pour le stockage des données à traiter et des résultats successifs issus du processus de traite- ment, mémoire de travail qui est munie de ports d'adresses et de ports de données; un organe de traitement spécialisé pour effectuer des sé- quences d'opération sur une pluralité d'opérandes présentés à ses entrées, opérandes parmi lesquels v opérandes sont va- riables et k opérandes ont un caractère de paramètre du fait qu'ils sont maintenus constants durant une séquence d'opéra- tions; un séquenceur associé à l'organe de traitement spécialisé pour déterminer le déroulement d'une séquence d'opérations; une unité de registres "état et commandes" associé à l'orga- ne de traitement spécialisé et au séquenceur, et un arrangement de bus internes pour échanger notamment des adresses et des données entre les éléments concernés du mi- crocontrôleur; caractérisé en ce que l'arrangement de bus comporte, en com- plément au bus de données lié à l'unité centrale, un bus local spécialisé, réservé au transfert de données entre l'organe de traitement et les ports de données de la mémoire de travail, en ce que ledit bus local ainsi que le bus de données lié à l'unité centrale accèdent chacun auxdits ports de la mémoire de travail via un multiplexeur de commutation de données et en ce que les ports d'adresses de la mémoire de travail sont ali- mentés à travers un multiplexeur de commutation d'adresses alimenté luimême à partir du bus d'adresses lié à l'unité centrale via une pluralité de registres pointeurs d'adresses, dont au moins une partie est arrangée en files d'attente sé- rie, le nombre de ces files d'attente étant au moins égal à v + 1 correspondant au nombre y d'opérandes variables augmenté d'une file d'attente pour l'adresse d'un résultat d'opération à inscrire en mémoire de travail. 2 Microcontrôleur selon la revendication 1, caracté- risé en ce que le bus local alimente l'organe de traitement via une pluralité de registres de données, dont au moins une partie est arrangée en files d'attente série, le nombre de ces files d'attente étant au moins égal à v. 3 Microcontrôleur selon la revendication 2 dans le- quel le nombre k d'opérandes à caractère de paramètre est > 1, caractérisé en ce que le séquenceur et l'organe de traitement comportent des moyens de séquencement en cycles élémentaires répétitifs et des moyens de mémorisations, propres à imposer que chacun des k opérandes à caractère de paramètre soit uti- lisé successivement par l'organe de traitement au cours d'un cycle élémentaire de traitement à k pas, cycle élémentaire au cours duquel seulement une donnée de résultat est à inscrire dans la mémoire de travail. 4 Microcontrôleur selon la revendication 3, caracté- risé en ce qu'il contient des moyens d'initialisation propres à effectuer, au début de chaque séquence d'opérations, un cy- cle particulier d'initialisation au cours duquel l'organe de traitement charge les registres de données des k opérandes à caractère de paramètre à partir d'un registre pointeur d'a- dresses, à incrémentation automatique. Microcontrôleur selon l'une des revendications 3 ou 4, caractérisé en ce qu'il utilise un nombre ik d'opérandes à caractère de paramètre tel que k-1 = v, (v étant le nombre d'opérandes variables). 6 Microcontrôleur selon l'une des revendications 3 ou 4, caractérisé en ce qu'il est agencé pour accepter un nombre k d'opérandes à caractère de paramètre tel que k-1 > v et en ce qu'il comporte des moyens de commande de séquencement permettant de faire fonctionner l'organe de traitement durant une séquence de traitement et sous le contrôle de l'unité cen- trale, soit avec k opérandes à caractère de paramètre et un cycle élémentaire à k pas, soit avec P opérandes à caractère de paramètre et un cycle élémentaire à P pas, le nombre P étant inférieur à k et au moins égal à v + 1. 7 Microcontrôleur selon l'une quelconque des revendi- cations 3 à 6, caractérisé en ce que les données de résultat, en sortie de l'organe de traitement, transitent vers le bus local via un registre de données en série avec une file d'at- tente de registre de données dont le nombre de positions est égal à k-1, et en ce que ladite file d'attente peut être évi- tée au moyen d'une commutation commandée par le séquenceur. 8 Microcontrôleur selon la revendication 7, caracté- risé en ce que les moyens d'initialisations sont agencés pour procurer au début d'une séquence d'opérations, un autre cycle particulier d'initialisation au cours duquel l'organe de trai- tement charge les registres de données des k opérandes à ca- ractère de paramètre à partir de la file d'attente de regis- tres de données prévue en sortie de résultats, et via le bus local. 9 Microcontrôleur selon l'une quelconque des revendi- cations 1 à 8, caractérisé en ce que l'unité centrale, la mé- moire de programme, le multiplexeur d'adresses et le multi- plexeur de données échangent des adresses et des données au moyen d'un seul bus multiplexé. Microcontrôleur selon l'une quelconque des revendi- cations 1 à 9 caractérisé en ce que les adresses et les don- nées transitent sous un format unique à 8 bits. 11 Microcontroleur selon l'une quelconque des revendi- cations 1 à 10, caractérisé en ce que la mémoire de travail se compose d'une portion du type mémoire RAM ainsi que d'une au- tre portion d'un type non volatile, en ce que les ports de données de ces portions de mémoire peuvent être mis en commu- nication soit avec le bus de données lié à l'unité centrale, soit avec le bus local, au moyen d'un multiplexeur de commuta- tion de données propre à chacune de ces portions de mémoire, et en ce que les ports d'adresses de ces portions de mémoire sont alimentés à travers un multiplexeur de commutation d'a- dresses, propre à chacune de ces portions de mémoire, à partir du bus d'adresses lié à l'unité centrale, via une pluralité de registres pointeurs d'adresses, incluant pour chacune desdites portions de mémoire, un nombre de files d'attente au moins égal à v + 1.