Brevet FR2649564A1 — publié le 19910111

La présente invention concerne un dispositif pour contrôler l'état de réception de signaux d'un récepteur en radiodiffusion de données. Plus particulièrement, la présente invention concerne un circuit de correction de signaux d'horloge RDS destiné à corriger un signal d'hor- loge de démodulation (qui est appelé signal d'horloge RDS dans la description suivante) reçu par un récepteur dans un système de transmission série tel qu'un système de radiodiffusion de données multiples en MF (système de données radio qui est simplement appelé RDS dans la des- cription suivante). En radiodiffusion RDS, une station de radiodif- fusion code et émet des informations par la mise en oeuvre d'une fonction de génération. Un récepteur repro- duit un signal d'horloge RDS et un signal de données (qui sont appelés un signal de données RDS dans la des- cription suivante) à partir d'un signal de modulation et il décode les informations codées (bits d'information) à partir de ces.données de manière à restituer les infor- mations. Les signaux d'horloge et de données RDS les plus parfaits ont respectivement des phases constantes. Les données RDS sont échantillonnées par une croissance du signal d'horloge RDS et les bits d'information sont décodées. Cependant, une erreur de réception de signal tend à se produire à cause d'un bruit dû à l'environne- ment de réception des signaux, etc. et de la variation d'intensité d'une onde radioélectrique. Par conséquent, il est très difficile d'obtenir les -bits d'information à 100%, de sorte que l'état de réception du signal RDS est mauvais. I1 existe un procédé courant pour détecter une anomalie dans un signal d'horloge de reproduction bien que ce procédé ne concerne pas directement le récepteur de radiodiffusion RDS. La demande de brevet japonais Japanese Patent Application Laying Open (KOKAI) N 61-172440 indique un dispositif pour détecter une omission d'un signal sonore comme procédé de détection. Comme le décrit la demande de brevet japonais de KOKAI N 61-41243, un signal de sortie d'un circuit à boucle à blocage de phase (PLL) est retardé et l'état anormal du signal d'horloge de reproduction dû à un bruit, etc. est détecté par un récepteur mettant en oeuvre une bascule de type D et un multivibrateur monostable du type redéclenchable de manière à exécuter une commande silen- cieuse par rapport aux autres circuits. En radiodiffusion RDS, les signaux d'horloge et de données RDS à 1,1875 kHz sont reproduits à partir du signal de modulation et les bits d'information sont dé- codés à partir de ces données. Cependant, comme on l'a mentionné plus haut, une erreur tend à se produire dans ce signal d'horloge RDS à cause de la variation d'inten- sité de l'onde radioélectrique, etc. au temps de récep- tion de signal. Un dispositif courant pour détecter l'état anor- mal du signal d'horloge de reproduction est indiqué, par exemple, dans les demandes de brevet japonais Japanese Patent Application Laying Open (KOKAI) N 61-41243 et N 61-172440. Dans le dispositif indiqué dans la demande de brevet japonais (KOKAI) N 61-41243, des données ne peuvent pas du tout être reçues au temps anormal et, par conséquence, on ne détecte qu'un état anormal. Pareille- ment, dans le dispositif indiqué dans la demande de bre- vet japonais (KOKAI) N 61-172440, on ne détecte qu'un état anormal, de sorte que ce dispositif ne peut pas être utilisé pour améliorer le rapport de réception de signaux des données RDS. Un but de la présente invention est donc de four- nir un dispositif de correction de signaux d'horloge RDS pour améliorer le rapport de réception de signaux des données RDS reçues et démodulées dans un récepteur du signal RDS de manière à obtenir des informations pendant un temps court. Le but ci-dessus de la présente invention peut être atteint au moyen d'un dispositif de correction de signaux d'horloge de démodulation destiné à contrôler l'état de réception de signaux d'un récepteur en radio- diffusion de données dans lequel un signal de données reçu est décodé par un signal d'horloge démodulé reçu pour obtenir des informations, le dispositif comprenant un moyen de contrôle de rapport cyclique de validation de registre à décalage pour produire un signal d'horloge synchronisé avec le signal d'horloge modulé et convena- blement modulé et contrôlé en largeur d'impulsion; un moyen de production de signaux d'horloge internes pour produire un signal d'horloge interne corrigé en un signal d'horloge démodulé plus précis selon le signal d'horloge démodulé et le signal d'horloge produit par le moyen de contrôle de rapport cyclique de validation de registre à décalage; et un moyen pour verrouiller et échantillonner le signal de données reçu par la mise en oeuvre du signal d'horloge interne produit par le moyen de production de signaux d'horloge internes. Dans la présente invention, le moyen ou circuit de contrôle de rapport cyclique de validation de registre à décalage (qui est simplement appelé moyen ou circuit de contrôle de rapport SREGEN DUTY dans la description suivante) engendre un signal d'horloge de base synchro- nisé avec le signal d'horloge RDS reçu et convenablement modulé par le contrôle du rapport cyclique vis-à-vxs.de la largeur d'impulsion. Le moyen ou-circuit de production de signaux d'horloge internes (qui est appelé moyen ou circuit de production de signaux d'horloge INTERNE dans la description suivante) produit le signal d'horloge in- terne (qui est appelé signal d'horloge INTERNE dans la description suivante) selon ce signal d'horloge de base et le signal d'horloge RDS démodulé. Ainsi, le signal d'horloge RDS démodulé est cor- rigé en un signal d'horloge plus précis comme signal d'horloge INTERNE. Le récepteur du signal RDS de la présente inven- tion décode les données RDS par la mise en oeuvre de ce signal d'horloge INTERNE au lieu du signal d'horloge RDS démodulé. Dans le cas du signal RDS, même quand un seul signal d'horloge est omis, les informations situées avant et après les présentes informations sont fournies d'une façon incorrecte, de sorte qu'il est difficile de fournir des informations correctes. Cependant, dans la présente invention, par exemple, quand le signal d'horloge est effectivement omis, le signal d'horloge INTERNE est pro- duit par les opérations du circuit de contrôle de rapport SREGEN DUTY et du circuit de production de signaux d'hor- loge INTERNE dans un état o le signal d'horloge est ajouté au dispositif. Les bits d'information changés par un bruit sont produits quand le signal d'horloge INTERNE est approximativement confondu avec le signal d'horloge émis, ce qui facilite la collecte d'erreurs(contrôle de parité mettant en oeuvre une fonction de génération) quand les données sont décodées. Ainsi, dans le récepteur du signal RDS, le signal d'horloge RDS démodulé est corrigé, de telle sorte que le rapport de réception de signaux est amélioré après que les données RDS reçues aient été démodulées. D'autres caractéristiques et avantages de la pré- sente invention seront mis en évidence dans la descrip- tiOn suivante, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: la Figure 1 est un schéma fonctionnel d'un circuit de contrôle de rapport SREGEN DUTY inclus dans un dispo- sitif de correction de signaux d'horloge de démodulation de la présente invention; la Figure 2 est un schéma fonctionnel d'un cir- cuit pour reproduire un signal d'HORLOGE INTERNE dans le dispositif de correction de signaux d'horloge de démodu- lation de la présente invention; la Figure 3 est un diagramme des temps représen- tant le fonctionnement de chacun des signaux d'horloge dans le dispositif de correction de signaux d'horloge RDS des Figures 1 et 2; et la Figure 4 est un schéma fonctionnel représentant le fonctionnement et la réalisation d'un registre à déca- lage dans un récepteur RDS. On va maintenant décrire en détail les exemples de réalisation préférés d'un dispositif de correction de signaux d'horloge de démodulation selon la présente in- vention en se référant aux dessins annexés. La Figure 1 est un schéma fonctionnel représentant la réalisation d'un circuit de contrôle de rapport SREGEN DUTY inclus dans le dispositif de correction de signaux d'horloge de démodulation de la présente invention. Comme le montre la Figure 1, ce circuit de con- trôle est constitué par un premier compteur 1, un premier multiplexeur 2, un premier générateur d'impulsions 3, un deuxième compteur 4, un deuxième multiplexeur 5 et un deuxième générateur d'impulsions 6. Quand un signal d'horloge RDS démodulé est corrigé en un signal d'horloge INTERNE, le signal d'horloge INTERNE doit être en synchronisation avec le signal d'hor- loge RDS démodulé. Il en est ainsi car, quand les phases de ces signaux sont différentes entre elles, les phases d'un signal de données RDS et du signal d'horloge INTERNE sont décalées entre elles ou déphasées, de sorte que les données RDS ne peuvent pas être correctement décodées. Dans cet exemple de réalisation, les phases du signal d'horloge INTERNE et du signal d'horloge RDS démodulé sont mises en conformité entre elles au moyen du premier compteur 1, du premier multiplexeur 2, et du premier générateur d'impulsions 3 de la Figure 1. Le premier compteur i divise une fréquence d'horloge de système de 3,8 MHz (qui est simplement apr pelée PH12 dans la description suivante) et engendre en sortie un signal dont la fréquence est divisée qui esten- voyé au premier multiplexeur 2 comme signal-d'horloge de base. Dans le premier multiplexeur 2, la valeur de di- vision de fréquence du signal d'horloge de base du pre- mier compteur 1 est changée par des signaux de sélection SEL 2 et SEL 3 sélectionnés par un utilisateur en fonc- tion de l'état de réception réel du signal RDS. Ainsi, le rapport de division de fréquence est réglé de telle sorte-que les phases des signaux ci-dessus sont exacte- ment en conformité entre elles. Le premier générateur d'impulsions 3 produit un signal d'horloge de référence au moyen du signal d'hor- loge de base dont la valeur de division de fréquence est réglée provenant du premier multiplexeur 2 et du signal d'horloge RDS démodulé (qui est simplement appelé signal EXCLK dans la description suivante), de telle sorte que la phase du signal d'horloge de référence est en confor- mité avec celle du signal EXCLK. Ce signal d'horloge de référence est sorti vers le deuxième compteur 4. Le deuxième compteur 4 divise la fréquence PH12 en une valeur de 1,1875 kHz par rapport au signal d'hor- loge RDS. Un signal ayant cette fréquence divisée est synchronisé par le deuxième compteur 4 avec le signal d'horloge de référence ayant la même phase que celle du signal EXCLK émis par le premier générateur d'impulsions 3 et il est transmis au deuxième multiplexeur 5. Le deuxième multiplexeur 5 contrôle la largeur d'impulsion (rapport cyclique) du signal d'horloge de référence émis par le deuxième compteur 4 en fonction de signaux de sélection SEL 1 et SEL 0 sélectionnés par un utilisateur selon l'état de réception réel dusignal RDS. Ensuite, le deuxième multiplexeur 5 produit un signal de validation de registre à décalage (qui est simplement appelé SREGEN dans la description suivante) par l'inter- médiaire du deuxième générateur d'impulsions 6. La Figure 2 est un schéma fonctionnel d'un cir- cuit pour produire le signal d'horloge INTERNE. Ce circuit de production est constitué par un troisième multiplexeur 7 et un troisième générateur d'im- pulsions 8 et il produit le signal d'horloge INTERNE selon les signaux SREGEN et EXCLK produits par le fonctionne- ment du circuit de contrôle de rapport SREGEN DUTY de la Figure 1. On va maintenant décrire une opération de produc- tion du signal d'horloge INTERNE en se référant au dia- gramme des temps de la Figure 3. Les signaux d'horloge et de données RDS les plus parfaits ont,par exemple, respectivement des phases cons- tantes comme on l'a indiqué par les item RDS CLOCK A et données RDS sur la Figure 3. Les données RDS sont échan- tillonnées par une croissance du signal d'horloge RDS et les bits d'information sont décodés. Cependant, une erreur de réception de signal tend à se produire à cause d'un bruit dû à l'environnement de réception des signaux, etc. et à la variation d'intensité d'une onde radioélectrique. Par conséquent, il est très difficile d'obtenir les bits d'information à 100%, de sorte que l'état de réception du signal RDS est mauvais. L'élément RDS CLOCK B de la Figure 3 représente un signal d'horloge RDS déphasé par un bruit, etc.. Le signal d'horloge RDS est omis et augmenté exces- sivement par le déphasage comme on l'a indiqué par le repère (*). Quand le signal d'horloge RDS représenté par l'élément RDS CLOCK B de la Figure 3 est reçu, un signal d'horloge RDS transmis attendu est fourni comme on l'a représenté par l'élément HORLOGE TRANSMIS sur la Figure 3. Cependant, il est impossible d'empêcher l'omission du signal d'horloge RDS et qu'il augmente excessivement puisque la phase de ce signal d'horloge RDS transmis est déphasée par rapport à celle d'un signal de données RDS reçu. Par conséquent, les données RDS reçues ne sont pas décodées correctement, de sorte que la correction faite vis-à-vis de l'omission et de l'augmentation excessive en fonction du signal d'horloge RDS transmis attendu est sans signification. Pour corriger l'omission et l'augmentation exces- sive du signal d'horloge RDS représenté par l'élément RDS CLOCK B de la Figure 3, il est nécessaire de synchro- niser un signal d'horloge INTERNE avec le signal d'hor- loge RDS démodulé au moyen des signaux de sélection SEL2 et SEL3 et de changer la largeur d'impulsion (rapport cyclique) du signal SREGEN au moyen des signaux de sélec- tion SELO et SELl de manière à fournir le signal d'hor- loge INTERNE pour qu'ilserappToche plus exactement du signal d'horloge RDS démodulé. Les éléments SREGEN en Mode 1 et HORLOGE INTERNE en Mode 1 de la Figure 3 sont des diagrammes des temps représentant la production du signal d'horloge INTERNE en Mode 1 dans le cas o les niveaux de tension des signaux de sélection SELl et SELO sont respectivement égaux à un niveau bas et à un niveau haut. Le signal SREGEN produit par lecircuit de con- trôle de rapport SREGEN DUTY de la Figure 1 est sorti avec un rapport cyclique de 1%. Le circuit de production de signaux d'horloge INTERNE corrige le signal d'horloge RDS démodulé selon ce signal SREGEN représenté par l'élé- ment SREGEN en Mode 1 de la Figure 3 et produit le signal d'horloge INTERNE représenté par l'élément HORLOGEINTERNE en Mode 1 de la Figure 3. C'est-à-dire que, lorsqu'une croissance du signal d'horloge RDS est détectée pendant une période o le niveau de tension du signal SREGEN est haut, le signal d'horloge INTERNE augmente simultanément avec le signal d'horloge RDS. Quand la croissance du signal d'horloge RDS ne peut pas être détectée pendant la période o le niveau de tension du signal SREGEN est haut, le signal d'horloge INTERNE augmente au moyen d'une chute du signal SREGEN. Ce cas correspond à celui o le signal d'horloge RDS est omis comme on l'a indiqué par le repère *1 dans l'élément RDS CLOCK B de la Figure 3. Quand la croissance du signal d'horloge RDS est détectée pendant une période o le niveau de tension du signal SREGEN est bas, ce signal d'horloge RDS est né- gligé. Ce cas correspond à celui o le signal d'horloge RDS a augmenté excessivement comme on l'a indiqué par le repère *2 dans l'élément RDS CLOCK B de la Figure 3. Les élémentsSREBEN et HORLOGE INTERNE en Mode 2,3 de la Figure 3 sont des diagrammes des temps représen- tant une opération du dispositif pour produire le signal d'horloge INTERNE selon le signal d'horloge RDS démodulé représenté par l'élément RDS CLOCK B de la Figure 3 et des signaux SREGEN en Mode 2 dans le cas o les niveaux de tension des signaux de sélection SELl et SELO sont respectivement haut et bas, et dans le Mode 3 dans le cas o les niveaux de tension des signaux de sélection SELl et SELO sont respectivement haut et haut. Le fonc- tionnement du dispositif dans chacun de ces modes 2 et 3 est semblable à celui dans le mode 1 et les signaux d'horloge INTERNE sont respectivement produits avec des rapports cycliques de 50% et de 99%. Comme on l'a mentionné plus haut, le signal d'horloge RDS reçu et démodulé est corrigé comme signal d'horloge INTERNE par les opérations du circuit de con- trôle de rapport SREGEN DUTY et du circuit de production de signaux d'horloge INTERNE. La Figure 4 est un schéma fonctionnel représen- tant le fonctionnement d'un registre à décalage (réali- sé avec 26 positions de bit) 9 pour décoder les données RDS reçues par la mise en oeuvre d'un signal d'horloge ainsi corrigé comme signal d'horloge INTERNE (HORLOGE INTERNE en Mode 3 sur la Figure 3). Par exemple, quand les données RDS reçues indi- quées par l'item (b) de la Figure 3 sont échantillonnées par la mise en oeuvre du signal d'horloge INTERNE indiqué par l'item HORLOGE INTERNE en Mode 3 de la Figure 3, ces données sont verrouillées dans le registre à décalage 9 de la Figure 4 par la croissance du signal d'horloge INTERNE (HORLOGE INTERNE en Mode 3) et elles sont échan- tillonnées en ayant la valeur 0110110. En conséquence, ces données échantillonnées sont égales aux données échan- tillonnées normales fournies par le signal d'horloge RDS normal d'item RDS CLOCK A surla Figure 3. Cependant, quand les données ci-dessus sont échantillonnées par la mise en oeuvre du signal d'horloge RDS démodulé d'une façon classique d'item RDS CLOCK B sur la Figure 3, ces données sont échantillonnées en ayant la valeur 011010, ce qui donne des informations incorrectes. Comme on l'a mentionné plus haut, selon la pré- sente invention, les bits d'information démodulés qui sont changés par un bruit sont corrigés de telle sorte que les données de ces informations sont à peu près égales aux données émises, ce qui facilite la collecte d'erreurs (contrôle de parité par la mise en oeuvre d'une fonction de génération) quand les données sont décodées comme signal d'horloge INTERNE. Il est possible de sélectionner le signal EXCLK reçu et le signal d'horloge INTERNE produit comme on l'a indiqué sur la Figure 2 par un multiplexeur, etc. selon l'état de réception de signal, de telle sorte que le - signal EXCLK reçu ou le signal d'horloge INTERNE est uti- lisé comme signal d'horloge RDS pour améliorer l'état de réception de signal réel. Selon la présente invention, dans le récepteur du signal RDS, il est possible de corriger le signal il d'horloge RDS après qu'un signal RDS erroné reçu ait été démodulé. Par conséquent, le rapport de réception de si- gnal des données RDS est amélioré et il est possible de collecter des informations pendant un temps court. On peut réaliser beaucoup d'exemples de réalisa- tion très différents de la présente invention sans sortir de l'esprit et du cadre de la présente invention. On doit remarquer que la présente invention n'est pas limitée aux exemples de réalisation spécifiques décrits précédemment, excepté comme elle est définie dans les revendications annexées. REVENDICATIONS 1. Dispositif de correction de signaux d'horloge de démodulation pour contrôler un état de réception des signaux d'-un récepteur en radiodiffusion de données, dans lequel un signal de données reçu est décodé par un signal d'horloge démodulé reçu pour obtenir des informations, le dispositif comprenant: un moyen de contrôle de rapport cyclique de valida- tion de registre à décalage (1 à 6) pour produire un signal d'horloge synchronisé avec le signal d'horloge modulé,et modulé et contrôlé d'une façon appropriée en largeur d'impulsion; un moyen de production de signaux d'horloge in- ternes (7,8) pour produire un signal d'horloge interne corrigé en un signal d'horloge démodulé plus précis selon le signal d'horloge démodulé et le signal d'horloge pro- duit par le moyen de contrôle de rapport cyclique de validation de registre à décalage; et un moyen (9) pour verrouiller et échantillonner le signal de données reçu par la mise en oeuvre du signal d'horloge interne produit par le moyen de production de signaux d'horloge internes. 2. Dispositif de correction de signaux d'horloge de démodulaticn selon la revendication 1, dans lequel le récepteur décode les données en mettant en oeuvre le signal d'horloge interne au lieu du signal d'horloge démodulé. 3. Dispositif de correction de signaux d'horloge de démodulation selon la revendication 2, dans lequel, quand le signal d'horloge est omis et augmenté excessive- ment, le signal d'horloge interne est produit par les opérations du moyen de contrôle de rapport cyclique de validation de registre à décalage (1 à 6) et du moyen de production de signaux d'horloge internes (7,8). 4. Dispositif de correction de signaux d'horloge de démodulation selon la revendication 3, dans lequel les bits d'information changés par un bruit sont produits quandiesignal d'horloge interne est très voisin du signal d'horloge transmis.