Brevet FR2654865A1 — publié le 19910524

La présente invention concerne un dispositif de mémoire (mémoire RAM dynamique) et plus particuliè- rement un procédé d'écriture rapide qui permet des opérations d'écriture à grande vitesse lorsqu'il s'agit de tester un dispositif de mémoire à haute densité. A mesure que le niveau d'intégration des dispositifs de mémoire devient plus élevé, des processus plus élaborés sont nécessaires pour former les diffé- rentes couches et structures Le taux de cellules défectueuses dans un dispositif de mémoire est déterminé par la présence de particules étrangères, des poussières par exemple, ou d'autres polluants dans l'environnement de fabrication C'est surtout parce que le taux de cellules défectueuses augmente avec le niveau d'inté- gration, qu'il est devenu nécessaire depuis peu, d'in- corporer le circuit d'essai dans les circuits de mé- moire. Cependant, même si l'essai d'une mémoire à accès sélectif (RAM} est effectué à l'intérieur même du dispositif de mémoire, il reste le problème que le temps nécessaire pour l'essai augmente avec la haute densité d'intégration Selon l'art antérieur, pour tester une RAM à grande vitesse, on utilise un facteur de multi- plication x (de 4, 8 ou 16 par exemple) pour tester des bits de mémoire en réponse à un signal d'essai Plus exactement, selon l'art antérieur, x bits sont inscrits à travers une ligne d'E/S, x bits sont lus à travers une ligne d'E/S et les résultats sont contrôlés sur la présence d'erreurs Donc, le temps nécessaire à l'essai est égal au niveau d'intégration divisé par x bits, ce qui signifie que le temps d'essai est plus long à mesure que la densité d'intégration est plus élevée. De même, dans le procédé d'écriture rapide connu, lequel vise à réduire le temps d'essai, une grande quantité de données peut être inscrite simulta- nément dans les cellules de stockage parce que, à la sélection d'une ligne de mot, les lignes de bit de toutes les cellules de stockage connectées à cette ligne de mot sont reliées simultanément à une ligne d'E/S. Toutefois, même avec le procédé d'écriture rapide, il n'est pas possible d'inscrire la même infor- mation ( 1 ou 0) dans toutes les cellules de stockage connectées à une ligne de mot, sélectée en fonction de l'emplacement de la cellule de stockage, même si seule- ment une information d'essai ( 1 ou 0) est introduite, puisque les dispositions relatives des lignes de bit B/L et Bl L des différentes paires de lignes de bit connec- tées à un amplificateur de lecture, n'est pas uniforme dans tout le dispositif de mémoire, notamment dans le cas d'une-mémoire RAM dynamique, en raison de la struc- l ture d'une telle mémoire Les lignes de bit B/L et B/L sont en effet disposées dans l'ordre B/L-B/L dans certaines régions du dispositif de mémoire et dans l'ordre B/L-B/L en d'autres régions du dispositif, bien que ces deux dispositions relatives différentes soient répétées selon un schéma régulier dans la mémoire Il s'ensuit qu'une ligne de mot est connectée à la fois à un certain nombre de lignes de bit B/L et à un certain de ligneb de bit B/L. L'un des buts de la présente invention est de procurer un procédé perfectionné d'écriture rapide pour tester une RAM, au moyen duquel la même information puisse être inscrite, intérieurement, dans toutes les cellules de stockage connectées à une ligne de mot sélectée pendant l'essai à grande vitesse de la RAM En appliquant le procédé d'essai selon la présente inven- tion, il est possible d'inscrire la même information, intérieurement et extérieurement, dans les cellules de stockage, à l'application d'une information d'essai à la RAM devant être testée. Pour atteindre cet objectif, la présente invention apporte un procédé perfectionné d'écriture rapide pour tester une mémoire à accès aléatoire (RAM), qui est caractérisé en ce qu'il consiste à agencer les lignes de bit B/L et B/L de manière qu'elles alternent uniformément et que les positions relatives des lignes de bit B/L et B/L dans une paire de lignes de bit soient uniformes (B/L-B/L) dans tout un ensemble de cellules de stockage, comprenant des premières zones de mémoire et des secondes zones de mémoire, dans un dispositif de mémoire (RAM) qui possède un moyen de transfert pour transférer des signaux d'adresse de rangée à l'ensemble de cellules de stockage, ce moyen de transfert compor- tant un tampon d'adresse de rangée et un décodeur de rangée, un moyen d'alimentation en données pour fournir des données à inscrire dans les cellules de stockage de l'ensemble, ce moyen d'alimentation comportant un circuit d'attaque d'entrée/sortie et un circuit d'ali- mentation en données, l'ensemble de cellules de stockage comportant une pluralité de premières zones de mémoire et une pluralité de secondes zones de mémoire, possédant chacune leurs amplificateurs de lecture et des cellules de stockage, ainsi qu'une pluralité de portes pour relier les premières et secondes zones de mémoire au moyen d'alimentations en données, les portes étant connectées entre les lignes d'entrée/sortie et les lignes de bit. D'autres caractéristiques et avantages de l'invention ressortiront plus clairement de la descrip- tion qui va suivre d'un exemple de réalisation non limitatif, ainsi que des dessins annexés, sur lesquels: la figure 1 est le schéma d'un circuit d'écriture rapide classique pour tester des RAM; et la figure 2 est un schéma semblable d'un circuit d'écriture rapide pour tester des RAM selon l'invention. L'invention sera ci-après décrite en détail en référence aux dessins annexés. La figure 1 est le schéma d'un circuit d'écriture rapide classique pour tester une RAM Il comprend un moyen de transfert, servant à transférer des signaux d'adresse de rangée, comportant un tampon d'adresse de rangée 6 et un décodeur de rangée 5; ainsi qu'un moyen d'alimentation en données, destiné à fournir des données à inscrire dans les cellules de stockage, qui comporte un circuit 8 ' d'alimentation en données et deux circuits d'attaque d'entrée/sortie 9, 10 Dans l'ensemble de cellules de stockage, sont formées une pluralité de zones de mémoire, telles que la première zone de mémoire 1 et la seconde zone de mémoire 2, comportant chacune des moyens constituant des portes pour relier les zones de mémoire à des lignes d'entréel sortie désignées respectivement par E/S et E/S; comme on peut le voir sur la figure 1, les portes sont formées par des transistors MOS désignés par MC 1, MC 2 Les transistors MC 1, MC 2 sont commandés par des signaux de sélection de colonne CL 1, CL 2 et ils sont reliés aux circuits d'attaque d'entrée/sortie 9, 10 du moyen d'alimentation en données à travers le bus d'entrée/sortie 4 Ainsi que le montre la figure 1, dans la première zone de mémoire 1 et dans la seconde zone de mémoire 2 de l'ensemble de cellules de stockage, les lignes de bit B/L et B/L sont disposées à certains endroits dans l'ordre B/L-B/L et, à d'autres endroits, dans l'ordre B/L-B/L Avec la configuration montrée par la figure 1, lorsqu'un signal d'adresse de rangée venant de l'unité de contrôle 7 du système est appliqué au décodeur de rangée 5 à travers le tampon d'adresse 6, le signal d'adresse de rangée est appliqué à la ligne de mot sélectée (WO, Wl,) en vue de la sélection de cellules de stockage correspondantes En réponse au signal de l'unité de contrôle du système 7, en vue de l'inscription de données dans les cellules, le circuit d'alimentation en données appliquera une information ( 1 ou ui a travers les circuits d'attaque d entrée/sortie 9 et 10 aux lignes d'entrée/sortie E/S et ÉW/ Les lignes d'entrée/sortie E/S et E/S acheminent toujours deux informations de type opposé En réponse aux signaux de sélection de colonne CL 1, CL 2, les lignes de bit B/L et B 7 L sont ensuite connectées aux lignes d'entrée/ sortie E/S et E/S, de sorte que l'information d'essai est inscrite dans les cellules de stockage. Lors de ce processus, la ligne de bit B/L est 1 o connectée à la ligne d'entrée/sortie E/S et la ligne de bit B/L est connectée à la ligne d'entrée/sortie E/S pour l'inscription des données acheminées par les lignes d'entrée/sortie dans les cellules de stockage connectées à la ligne de mot sélectée Cependant, comme on peut le voir dans la première zone de mémoire 1 et dans la seconde zone de mémoire 2, une ligne de mot, WO par exemple, est connectées à deux sortes de lignes de bit (B/L et 7 L) à travers différentes cellules de stockage. Cela signifie que lorsqu'une ligne de mot est sélectée, l'information 1 " 1 " sera inscrite dans les cellules connectées à la fois à la ligne de mot et la ligne de bit B/L, tandis que l'information " 10 " sera inscrite dans les cellules connectées à la même ligne de mot mais en plus à la ligne de bit B/L. Par exemple, lorsque la ligne de mot WO est sélectée, l'information " 1 ", fournie par la ligne d'entrée/sortie E/S, sera inscrite dans les cellules de stockage Si et 55, mais l'information 110 "', fournie par la ligne d'entrée/sortie E/S, sera inscrite dans les cellules de mémoire 59 et 513 parce que ces dernières sont connectées à la ligne de bit B/L Par conséquent, pendant l'essai à écriture rapide, un " 1 " sera enregis- tré dans certaines cellules, tandis qu'un "O" sera enregistré dans les autres cellules, malgré le fait que le circuit d'alimentation en données ait seulement fourni, au départ, un type d'information Donc, l'information ainsi inscrite est seulement la même d'un point de vue "extérieur". Bien entendu, une information est inscrite dans toutes les cellules connectées à une ligne de mot, du fait que toutes les lignes de bit sont reliées aux lignes d'entrée/sortie correspondantes, par l'applica- tion d'un niveau haut H à tous les signaux de sélection de colonne CLI, CL 2 pendant l'opération d'écriture rapide. La figure 2 représente un schéma pour l'exé- cution d'un test à écriture rapide selon l'invention La première zone de mémoire 1 et la seconde zone de mémoire 2 ont la structure d'une mémoire RAM dynamique standard, mais qui se répète systématiquement En d'autres termes, la première zone de mémoire 1 possède la même structure que la seconde zone de mémoire 2, comportant toutes deux une pluralité de cellules de stockage. Dans la première zone de mémoire 1, une cellule de stockage Si, comprenant un transistor MOS Ml et un condensateur Ci, est connectée à la ligne de bit B/L et à la ligne de mot WO, et une autre cellule de stockage 52 est connectée à la fois à la ligne de bit B/L et à la ligne de mot suivante Wl La cellule de stockage 53 est connectée à la ligne de bit B/L et à la ligne de mot W 2, tandis que la cellule de stockage 54 est connectée à la ligne de bit B/L et à la ligne de mot W 3. Un amplificateur de lecture (S/Ai) est prévu entre les deux lignes de bit B/L et B/L pour détecter et amplifier la différence de tension entre les deux lignes et des transistors MOS MC 1 et MC 2 sont prévus sur les lignes de bit B/L et B/L respectivement pour connecter chacune des deux lignes de bit aux lignes d'entréel sortie E/S et E/S respectivement du bus d'E/S 4. Selon une disposition analogue, la zone 2 représentée comporte des amplificateurs de lecture S/A 2, S/A 3 et S/A 4, des lignes de bit B/L et /i/L, des portes MC 3 à MC 4, commandées par des signaux de colonne CL 2 à CL 4, ainsi que des cellules 55 à 516. Bien que la figure 2 ne montre qu'une première zone de mémoire et une seconde zone de mémoire, un plus grand nombre de zones de mémoire peut être prévu, selon la capacité de mémoire nécessaire Il est à noter particulièrement que les lignes de bit B/L et B/-L sont disposées selon l'ordre uniforme B/L-B/L-B/L-B/L dans la première zone de mémoire 1 et dans la seconde zone de mémoire 2 L'unité de contrôle 7, servant à contrôler l'entrée/sortie de données dans ou depuis les cellules de stockage des zones de mémoire, est connectée au tampon d'adresse de rangée 6 et au contrôleur de données 8 pour contrôler les données à inscrire, et le tampon 6 est connecté en outre à travers le décodeur de rangée 5 aux lignes de mot WO, Wl, W 2 des première et seconde zones de mémoire 1 et 2 De plus, le con- trôleur de données est relié au bus d'entrée/sortie 4 à travers les circuits d'attaque d'entrée/sortie 9 et 10 pour l'application de données aux lignes d'entrée/sortie E/S et E/S. I De même, le moyen de transfert pour transférer les signaux d'adresse de rangée comporte un tampon d'adresse de rangée 6 et un décodeur de rangée 5, et le moyen d'alimentation en données pour fournir des données à inscrire dans les cellules de stockage, comporte un contrôleur de données 8 et des circuits d'attaque d'entrée/sortie 9 et 10 L'ensemble de cellules de stockage comprend une pluralité de premières zones de mémoire 1 et une pluralité de secondes zones de mémoire 2 Chacune d'elles possède des portes pour sa connexion à des lignes d'entrée/sortie E/S et E/S Les portes sont formées par des transistors MC 1, MC 2,, comme repré- senté sur la figure 2, qui sont commandés par les signaux de sélection de colonne CL 1, CL 2 Ces transistors MC 1, MC 2 sont reliés aux circuits d'attaque d'entrée/sortie 9 et 10 du dispositif d'ali- rnentation en données par le bus d'entrée/sortie 4 Comme déjà mentionné, dans le procédé selon l'invention, les positions relatives des deux lignes de bit B/L et B/L de chaque paire sont uniformes dans tout l'ensemble de cellules de stockage; autrement dit, les lignes de bit B/L et B/L alternent selon un motif constant dans tout l'ensemble Cela signifie que seulement un type de lignes de bit, BL ou B/L, est connecté à une ligne de mot donnée. Pour commencer, le principe des opérations d'écriture et de lecture est le même que celui des mémoires RAM dynamiques classiques Ces opérations seront décrites ci-après en utilisant la première zone de mémoire comme exemple Lorsque les transistors MOS MC 1 et MC 2 sont rendus passants en réponse au signal de sélection de colonne CL 1, le jeu de lignes d'entrée/ sortie E/S et E/S sur le côté gauche est sélecté, de sorte que ces deux lignes sont connectées à l'amplifi- cateur de lecture S/Ai à travers les lignes de bit B/L et B/L Si l'on désire inscrire une information dans la cellule de stockage Si, le transistor MC 1 est rendu passant par le signal de sélection de colonne CL 1, de sorte que le signal d'état sur la ligne d'entrée/sortie E/s est appliqué à la ligne de bit B/L. Le transistor MOS Ml de la cellule est rendu passant par un signal de niveau haut sur la ligne de mot WO sélectée, avec le résultat que le condensateur Cl est chargé par le signal d'état sur la ligne de bit B/L. Lorsqu'on désire lire l'information contenue dans la cellule Si, le transistor Mi est d'abord rendu passant par application d'un niveau haut à la ligne de mot WO. La charge emmagasinée dans le condensateur Cl est alors déchargée sur la ligne de bit B/L et le signal d'état sur cette ligne est détecté et amplifié par l'amplificateur de lecture Le signal amplifié est délivré à la ligne d'entrée/sortie E/S à travers le transistor MC 1, sélecté par un signal de sélection de colonne Bien qu'il ait été question seulement de la cellule SI reliée à l'amplificateur de lecture S/AI, à titre d'exemple, les opérations d'écriture et de lecture qui viennent d'être décrites sont les mêmes pour toutes les autres cellules de stockage 52, 53 Le processus d'inscription de données dans la RAM pendant l'opération d'écriture rapide sera décrit ci-après Lors de cette opération, le contrôleur 7 du système fournit le signal d'adresse de rangée pour les cellules de blocage désirées à travers le tampon d'adresse de rangée 6 au décodeur de rangée 5, lequel sélecte la ligne de mot correspondant aux cellules à tester Si la ligne de mot WO est sélectée, en conf or- mité avec le signal d'adresse de rangée, tous les signaux de sélection de colonne CL 1, CL 2, CL 3 passent au niveau haut et sont appliqués aux portes formées par les transistors MOS, ce qui relie les lignes de bit B/L et B/IL aux lignes d'entrée/sortie E/S et E/S du bus d'entrée/sortie, de sorte que des données peuvent être inscrites dans toutes les cellules SI, 55, 59 connectées à la ligne de mot WO S'il s'agit d'inscrire l'information " 1 I", le contrôleur de données 8 commande les circuits d'attaque d'entrée/sortie 9 et 10 de manière que l'information " 1 " soit transmise par la ligne d'E/S, de sorte que l'information " 1 " est inscrite dans les cellules Sl, 55, 59 sélectées par la ligne de mot WO Si la ligne de mot W 2 dans la première 1 et la seconde zone de mémoire 2 est sélectée, en conformité avec un autre signal d'adresse de rangée, l'information '1 " est enregistrée dans les cellules 57, Sll, 515 connectées à la ligne de mot W 2, à travers la ligne de bit B/L Dans ce cas, la ligne E/S transmet l'informa- tion " O " Le contrôleur de données 8 reçoit le signal d'adresse de rangée délivré à la sortie du tampon d'adresse de rangée 6 En cas de sélection des lignes de mot W 2, W 3, W 6, W 7, auxquelles les seules lignes de bit B/L sont connectées à travers les cellules de stockage, le contrôleur de données 8 constate que les lignes de bit B/L sont connectées cette fois-ci, de sorte qu'il commande les circuits d'attaque d'entrée/ sortie 9 et 10 de manière que l'information " 1 " soit appliquée à la ligne E/S Par conséquent, il est pos- 1 sible d'écrire chaque fois la même information (" 1 " ou " O ") "intérieurement" dans les cellules. Lorsque l'information " 1 " ou " O ", qui est extérieurement la même, doit être inscrite, l'opération est la même que celle décrite ci-dessus, sauf que le programme commandant le contrôleur de données 8 est rendu inopérant lorsque les lignes de mot W 2, W 3, W 6, W 7 sont sélectées au tampon d'adresse de rangée Donc, les lignes E/S et E/S transmettent deux informations de type opposé, telles que délivrées en sortie par le contrôleur de données à travers les circuits d'attaque 9 et 10 et, pendant que l'information " 1 " est enregistrée dans les cellules sélectées par les lignes de mot WO et Wl, l'information " O " est enregistrée dans les cellules sélectées par les lignes de mot W 2 et W 3, de sorte que l'information inscrite est la même seulement du point de vue extérieur. Comme décrit, conformément à l'invention, la même information peut être inscrite dans toutes les cellules de stockage connectées à une ligne de mot sélectée puisque les lignes de bit des cellules con- nectées à cette ligne de mot sont seulement, soit des lignes de bit B/L, soit des lignes de bit Bl L Il n'y a donc plus, comme c'était le cas dans l'art antérieur, deux types différents de lignes de bit connectées à une même ligne de mot. Il L L De plus, un contrôleur de données est prévu, en tant que circuit d'alimentation en données, pour former la configuration de données à introduire dans la cellule de stockage définie par le signal d'adresse de rangée, de sorte que l'information à stocker peut être appliquée en conséquence à la ligne d'entrée/sortie. Ainsi qu'il a été décrit précédemment, le contrôleur 8 est commandé par le tampon 6 Parmi une pluralité de signaux d'adresse de rangée délivrés par ce tampon, un signal d'adresse de rangée est appliqué chaque fois aux circuits d'attaque 9, 10 comme un signal de commande par lequel une configuration de données est fournie à une cellule de stockage Donc, il est possible de n'inscrire qu'un seul type d'information (O ou 1) dans toutes les cellules de l'ensemble, soit extérieurement, c'est-à- dire de manière que seulement un type d'information puisse être sorti de toutes les cellules, soit inté- rieurement, de manière que toutes les cellules puissent être chargées ou ne pas chargées, pendant une opération d'écriture rapide. Ainsi qu'il a été mentionné précédemment, il est possible de réduire le temps nécessaire pour l'essai en inscrivant seulement un type d'information ( 1 ou 0) dans toutes les cellules, soit extérieurement, soit intérieurement Pour cette raison, si l'invention est appliquée à une mémoire RAM vidéo, toutes les cellules de la mémoire peuvent être traitées (testées) dans le temps le plus court possible. L'invention n'est aucunement limitée au mode de réalisation décrit dans ce qui précède et l'homme de l'art pourra y apporter diverses modifications ou concevoir d'autres modes de réalisation, sans sortir du cadre de l'invention. REVENDICATIONS i Procédé d'écriture rapide pour tester des mémoires à accès aléatoire (RAM) dans un dispositif de RAM comportant un moyen de transfert pour transférer des signaux d'adresse de rangée à un ensemble de cellules de stockage, ce moyen de transfert possédant un tampon d'adresse de rangée ( 6) et un décodeur de rangée ( 5); un moyen d'alimentation en données pour fournir des données à inscrire dans chaque cellule (Sl/516) de l'ensemble, ce moyen d'alimentation en données possédant des cir- cuits d'attaque d'entrée/sortie ( 9, 10) et un circuit d'alimentation en données ( 8); un ensemble de cellules de stockage ( 51-516), ensemble qui possède des zones de mémoire, telles que des premières zones de mémoire ( 1) et des secondes zones de mémoire ( 2), chacune des ces zones de mémoire possédant des amplificateurs de lecture (S/A 1-S/A 4) et des cellules de stockage (Sl-516); de même que des moyens formant des portes (MC 1-MC 9) pour connecter les premières et secondes zones de mémoire de l'ensemble au moyen d'alimentation en données, les portes étant interposées entre des lignes de bit (B/L et B/L) et des lignes d'entrée/sortie (E/S et E/S), carac- térisé en ce qu'il comprend la disposition des lignes de bit (B/L et B/L) de manière alternante, par paire, de sorte que les positions relatives des paires de lignes de bit (B/L et B/L) dans les premières et secondes zones de mémoire ( 1, 2) soient les mêmes dans tout l'ensemble de cellules de stockage. 2 Procédé d'écriture rapide pour tester des mémoires RAM selon la revendication 1, dans lequel le circuit d'alimentation en données, faisant partie du moyen d'alimentation en données, constitue un contrôleur de données ( 8) commandé par un tampon d'adresse de rangée ( 6) et un signal d'adresse de rangée d'une pluralité de signaux d'adresse de rangée, délivrés par le tampon d'adresse de rangée, est appliqué aux circuits d'attaque d'entrée/sortie ( 9, 10) comme un signal de commande par lequel une configuration de données est fournie à une cellule de stockage ( 51-516).