Brevet FR2648622A1 — publié le 19901221

PROCEDE DE FABRICATION D'UN CIRCUIT INTEGRE COMPORTANT UN TRANSISTOR A EFFET DE CHAMP A DOUBLE IMPLANTATION DESCRIPTION La présente invention a pour objet un procédé de fabrication d'un circuit intégré comportant au moins un transistor à effet de champ à double implanta- tion. ElLe s'applique en particulier dans le domaine des circuits intégrés de type nMOS, pMOS, CMOS et BICMOS et plus spécialement aux circuits intégrés dont les dimensions des grilles des transistors sont inférieures à 2 micromètres. Ces circuits sont en particulier des microprocesseurs, des microcontrôleurs, des mémoires, des circuits d'application spécifique (ASIC).-- Avec la réduction aes dimensions critiques des circuits intégrés, et plus particulièrement de la longueur de la grille des transistors MOS, les technoLogues ont été amenés à modifier le procécé de réalisation des source et drain de ces transistors. En effet, plus la dimension de la grille est petite, plus la diffusion latérale de l'implanta- tion source-drain sous La grille devient importante, et donc gênante, et plus le transistor MOS est sensible au phénomène de perçaye entre la source et le drain, correspondant au courant de fuite entre la source et le drain pour une tension de grille nulle. Enfin, la diminution de cette longueur ae grille entraîne un vieillissement prématuré du transistor MOS par injection de porteurs chauds dans l'oxyde de grille. Ce phénomène est d'autant plus important que la concen- tration de dopants au Dord ce la grille du transistor est élevée. Pour toutes ces raisons, les transistors de type n et aussi de type p sont maintenant réalisés avec un procédé à double implantation appelé LDD (Low Doped Drain en terminologie anglo-saxonne) qui permet pour les technologies dont la dimension de grille est typiquement inférieure à 2 micromètres de résoudre Les problèmes mentionnés ci-dessus. Ce procédé devient absolument indispensable et primordial dans les technologies submicroniques. Sur les figures la-lg, on a représenté schématiquement, en coupe longitudinale, les différentes étapes du procédé communément utilisé aujourd'hui pour fabriquer un circuit intégré nMOS comportant un transistor à effet de champ à double implantation. Ce procédé connu consiste, en référence à la figure la, à former sur un substrat en silicium 2 ce type p, l'oxyde de champ 4 du circuit intégré par oxyoation locale des régions 2a du substrat 2 (technique LOCOS) puis à former, aussi par oxydation thermique, une mince couche d'oxyde de grille 6. L'oxy- de de champ 4 présente une épaisseur d'environ 600 nm et l'oxyce de grille une épaisseur d'environ 25 nm. L'étape suivante consiste à déposer une couche conductrice de silicium polycristallin 8 dopé ce 400 nm d'épaisseur par la technique ce cépôt chimi- que en phase vapeur (CVD). On réalise ensuite par photolithographie un premier masque ce résine.10 destiné à masquer la région de la couche de silicium 8 dans laquelle la grille du transistor doit être réalisée, contigûe à l'oxyae de champ, audessus ae l'oxyde de grille 3U 6. On élimine alors les régions de la couche de silicium 8 non recouvertesue résine afin de former, comme représenté sur la figure lb, la grille 8a du transistor. Ceci peut être réalisé par une attaque chimique, par une gravure ionique réactive ou tout autre type de gravure sèche. Après élimination du masque de résine 10t on réalise généralement une isolation électrique 9 de la griLLe 8a du transistor en oxydant tnermiquement le silicium p-olycristallin constituant la griLle. Cette oxydation thermique est réalisée à une température de l'ordre de 950 C. On réalise ensuite, comme représenté sur la figure lc, un second masque de résine 12 par photo- lithographie sur la structure obtenue, servant à défi- nir l'emplacement de la source et du drain du transis- tor nMOS, en protégeant la partie du circuit intégré ne comportant pas de transistor nMOj.S. En particulier, ce masque 12 présente une ouverture 14 en regard de la région 2b du substrat dans laquelle doit être réalisé le transistor. Ce masque présente une épaisseur de 1,2 à 1,5 micromètres environ. Ce masque ne présente un intérêt que lorsque Le circuit intégré comprend d'autres composants que ces transistors nMOS. On effectue ensuite une implantation 16 d'ions de type n, à faible dose, notamment de phosphore avec une énergie ae 60keV et une dose ae 1013ions/cm2, afin ae former, à l'aplomo de la grille 8a et dans Le substrat semi-conducteur 2, deux régions 18 et 20 de type n-, correspondant respectivement à La source et au drain du transistor. La couche de résine 12, l'oxyde de champ 4 ainsi que la grille 8a revêtue de l'isoLant électrique 9 servent oe masque à cette implantation ionique. Cette implantation à faible dose permet de diminuer considérablement la concentration de do- pants à L'apLomb ae la griLLe au transistor et donc de résoudre Les problémes électriques mentionnés ci-dessus. Cependant, cette implantation ne suffit pas à elLe seuLe pour remplir le rôle de source et de drain au transistor car la résistance de la source et du drain est trop importante. Une implantation de type n+ (forte dose) est toujours nécessaire, mais il faut l'écarter physiquement du bord de grille pour qu'elle ne se superpose pas à la zone n'. Ceci conduit donc à la fabrication d'espaceurs ou bandes d'espacement. Aussi, après l'implantation à faible dose et l'élimination au masque de résine 12, on dépose généralement sur l'ensemble de la structure, comme représenté sur la figure lo, une couche d'oxyde de silicium 22 de 500 nm environ d'épaisseur. Cette couche d'oxyde est déposée de façon isotrope, notamment par la technique de dépôt chimique en phase vapeur, assistée ou non par plasma; ce dépôt isotrope permet d'obtenir une même épaisseur d'oxyde sur les flancs 11 et sur le dessus de la grille 8a. On effectue ensuite une gravure "pleine plaque" de La couche 22 (c'est-àdire sans masque) afin de former sur les flancs isolés 11 de la grille 8a des espaceurs ou liserés d'oxyde 24, comme représen- té sur la figure le, cette gravure entraînant aussi la consommation (50 à 100 nm environ) de l'oxyde de champ. Cette gravure est réalisée par une technique de gravure anisotropique (gravure ionique réactive, gravure par plasma ou tout autre type ae gravure sèche anisotropique). Les espaceurs 24 présentent une largeur à la base d'environ 200 à 300 nm et sont destinés à repousser l'implantation forte dose des bords de la grille. On forme ensuite comme représenté sur la figure lf, un troisième masque de résine 26 identique au second masque de résine 12, par pnotolithographie, dans le cas d'un circuit intégré comportant d'autres composants que des transistors nMOS. En particulier, ce masque 26 comporte une ouverture 26 située au-dessus de la région du substrat 2: dans LaqueLLe on réalise le transistor nMUS. Un effectue alors une implantation 30 de type n à forte dose, par exemple d'arsenic à une dose de Sx1015ions/cm2 et une énergie oe 100keV, afin de former respectivement sous la source 18 et le drain du transistor deux régions respectivement 32 et 1U 34 de type n+. Ces deux régions 32 et 34 constituent les secondes jonctions au transistor. Après élimination du masque de résine 26 (figure lg), on effectue un recuit de la structure obtenue pour guérir les défauts introduits lors des implantations. Les étapes suivantes au procédé, non représentées, sont identiques à celles utilisées en technologie MOS sans LDD. Elles consistent notamment à déposer une couche d'isolant, par exemple d'oxyde de silicium sur l'ensemble de la structure, à former dans celle-ci des trous de contact électrique, et à déposer une couche conductrice par exemple en aluminium que l'on grave afin de former les différentes connexions du transistor. Par exemple en technologie CMOS, utilisant des transistors nMOS et des transistors pMOS intégrés sur un même substrat, le second masque de lithographie 12 sert en particulier à protéger tous les transistors pMOS de l'imolantation de type n à faible dose. De même, le troisième masque de résine 26 sert à protéger en particulier tous les transistors pMOS de l'implantation de type n à forte dose. La fabrication aes transistors pMOS est similaire à celle des transistors nMOS. En technoiog'e CMOS, elle consiste à former, par exemple Juste après o l'impLantation n, un masque photolithographique définissant l'emplacement de ces transistors pMOS et masquant en particulier l'empLacement des transistors nMOS à réaLiser et à implanter, à travers ce masque, des ions de type p à faible dose (par exemple des ions de bore à une énergie de 40keV et une dose de 2x1013ions/cm2). Après élimination de ce masque d'implantation, on procède à la fabrication des espaceurs. L'implantation à forte dose des transistors pMOS est réalisée après l'implantation de type n à forte dose et juste après La formation d'un autre masque photolitnographique identique au précédent masque d'implantation ces ions ae type p. Elle est effectuée en implantant par exemple des ions de BF2 à une énergie de 40keV et une dose de 4xlO15ions/cm2. Ce procédé connu présente l'inconvénient d'être relativement complexe. En particulier, iL com- prena plusieurs étapes de masquage (10, 12, 20). Par exemple, on voit qu'en technologie CMOS utilisant des transistors LDD, il faut quatre masques d'implanta- tion pour la réaLisation des jonctions de source et drain de ces transistors alors qu'il n'en faut que deux pour une technologie CMOS sans LDD. Ces étapes de masquage sont relativement longues (dépôt d'une couche de résine, insolation à travers un photo-masque, développement). Elles sont inévitablement source de réduction des performances des circuits, notamment par l'introduction ae particules supplémentaires. La complexité de ce procéaé augmente donc les risques de mauvaise fabrication et donc de circuits intégrés ae mauvaise qualité électrique ainsi que. le coût de ces circuits. Aussi, tout procédé permettant de réduire le nombre ce niveaux ae masquage est très précieux. En outre, dans le cas d'espaceurs en oxyde, ce procédé conduit à une consommation de L'oxyde de champ lors ae la fabrication des espaceurs, modifiant ses propriétés électriques et pouvant favoriser la création de transistors parasites dans les isolations latérales. La présente invention a justement pour objet un nouveau procédé de fabrication d'un circuit intégré comportant au moins un transistor à effet de champ à double implantation, permettant de remédier aux différents inconvénients donnés ci-dessus et en particulier, d'économiser deux niveaux ce masquage dans une technologie CMOS avec des transistors LDD, c'est-à-dire que le nombre total de niveaux de masquage est identique à celui a'une technologie CMOS avec des transistors sans double jonction. il est connu par l'article de E. Bassous et T.H. Ning "Self-aligned polysilicon gate MOSFETS with tailored source and arain profi les", IBM Technical Disclosure Bulletin, vol. 22, n 11, d'avril 1980, p. 5146-5147 de réduire le nombre ce masques en utili- sant le même masque pour les deux implantations du même type de conductivité. Mais, ce procéaé présente encore des inconvénients tels que la consommation de l'oxyde de champ lors de la fabrication des espa- ceurs et la réoxydation importante de la gri lle des transistors. De façon plus précise, L'invention a pour objet un procéoé ae fabrication d'un circuit intégré dans un substrat semi-conducteur, comprenant au moins un transistor MIS d'un premier type, à doubles jonctiors, formé dans une région du substrat, isolé électriquement par une isoLation latérale, caractérisé en ce qu'il comprend les étapes successives suivantes a) réalisation de l'isolation lat érale et de l'isolant de grille du transistor du premier type, b) réalisation de la grille du transistor au premier type dans une couche conductrice, c) dépôt d'une couche de protection en un premier matériau sur toute La structure obtenue en b) ce matériau étant apte à être gravé sélectivement par rapport à l'isolation latérale, d) réalisation de bandes d'espacement sur les flancs de la grille en un second matériau apte à être gravé sélectivement par rapport au premier matériau, e) première implantation d'ions à une dose donnée et d'un premier type de conductivité, pour former les source et drain du transistor du premier type, les bandes d'espacement, la grille et l'isolation latérale servant de masque à cette première implanta- t ion, f) élimination des bandes d'espacement, g) deuxième implantation d'ions du même type de conductivité que le premier type, à une dose plus faible que celle de la première implantation, pour former les doubles jonctions, h) élimination de la coucne protectrice et recuit de la structure obtenue. Selon une mise en oeuvre préférée du procédé selon l'invention, le circuit intégré comprenant des composants d'un second type *à doubles jonctions, on réalise avant la première implantation, un masque sur la structure obtenue en o) comportant une ouverture en regard de ladite région du substrat et servant à protéger ces composants du second type, ce masque étant éliminé après la deuxième implantation. On entend par composants d'un second type, par exemple les transistors pMOS (respectivement nMOS) lorsque le transistor MIS du premier est un transistor nMOS (respectivement MOS), en technologie CMOS. Le fait de réaliser les bandes d'espacement avant La première implantation permet une simplifica- tion importante au procédé par réauction du nomDre oe niveaux de masquage lorsque le circuit comporte plusieurs types de transistors. En particulier, on forme les bandes d'espacement en effectuant un adépôt isotrope de second matériau sur l'ensemble de la structure et en effectuant une gravure anisotrope ae ce dépôt. L'utilisation des bandes d'espacement permet d'effectuer les implantations à forte dose et faible dose successivement, sans étape intermédiaire de masquage lithographique. L'utilisation conformément à l'invention d'une couche protectrice recouvrant toute la structure obtenue en b) (y compris les flancs de la grille), qui peut être gravée sélectivement par rapport à l'iso- lation électrique latérale servant à l'isolement des transistors, en général ae l'oxyde de champ, et par rapport aux bandes d'espacement, permet de protéger cet oxyde ce champ, lors de la gravure des bandes d'espacement, et en particulier d'éviter sa consommation lorsque les produits de gravure utilisés pour graver les bandes d'espacement sont aussi aptes à graver cet oxyde ae champ; ceci est en particulier le cas lorsque les bandes d'espacement ont la même composition que l'oxyde ce champ. En outre, cette couche protectrice permet une bonne détection de fin d'attaque de gravure (analy- se de raies d'émission du plasma de gravure par exemple) de la couche servant à former les bandes d'espacement. Par ailleurs, elle permet de protéger les zones actives source-drain en fin de gravure (ou formation) aes espaceurs (aans l'art antérieur, La gravure des espaceurs s'arrête dans le substrat de silicium); elle permet donc de supprimer l'étape de nettoyage utilisée oans l'art antérieur pour éLimi- ner les résidus de gravure des zones actives et supprimer tout risque de contamination à cette étape de gravure. Selon une mise en oeuvre préférée du procédé selon l'invention, le premier matériau étant conducteur, on recouvre avant le dépôt de la couche de protection, la grille et les régions du substrat dans lesquelles on réalise la source et le drain du transistor, par une couche d'isolation électrique apte à être graveée sélectivement par rapport au substrat, Le premier matériau étant apte à être gravé sélectivement par rapport à la couche d'isolation électrique. Selon une autre mise en oeuvre du procédé de l'invention, le premier matériau étant isolant et apte à être gravé sélectivement par rapport au substrat, la couche de protection est déposée directement sur la structure obtenue en b). L'invention s'applique à un grand nombre de substrats semi-conducteurs tels que le silicium dope de type n ou p, le GaAs, l'inP, le HgCdTe, etc. En outre, la grille peut être réalisée en un grand nombre de matériaux comme par exemple le silicium polycristallin ou amorphe dope, les métaux réfractaires tels que Mo, Ti, Ta, W et leurs siliciures ou un empilement de deux ou plus oe ces matériaux. De même, les isolants électriques peuvent être réalisés en un grand nombre de matériaux tels que l'oxyde de silicium, le nitrure de silicium, l'oxy- nitrure de silicium. Par isolation latérale, il faut comprendre aussi bien une isolation de surface du type oxyae de champ qu'une isolation en profondeur par tranchée d'isolement. De façon préférentielle, Le procédé selon L'invention comprend Les étapes successives suivantes: A) réalisation de L'isoLaticn latérale et de L'isolant de grille du transistor du:remier type, B) réalisation de la grille du transistor du premier type dans une couche conductrice en silicium dopé, C) recouvrement de la grille et des régions du substrat dans lesquelles la source et le drain du transistor du premier type seront réalisés, par une couche d'isolant électrique apte à être gravée sélectivement par rapport au substrat, D) dépôt, sur la structure obtenue en C, de la couche ce protection en un premier matériau apte à être gravé sélectivement par rapport à l'isola- tion latérale et à L'isoLant formé au cours ce L'étape C), E) réalisation des bandes c'espacement de second matériau apte à être gravé sélectivement par rapport à la couche de protection déposée en D), F) premièere implantation c'ions à forte dose des source et drain du transistor du premier type, G) élimination des bandes d'espacement, H) deuxième implantation d'ions, à une dose plus faible que celle de la première implantation, pour former les doubles jonctions, I) élimination de la couche de protection et recuit de la structure obtenue. Avantageusement, L'invention s'applique au circuit intégré MIS ou MOS utilisant comme suostrat du silicium monocristallin, comme grille du silicium polycristallin dopé n ou p et comme isoLant des couches d'oxyde de si licium ou de nitrure de si icium. Par ailleurs, la couche protectrice peut être réalisée en silicium polycristallin, en nitrure de silicium, en oxynitrure de silicium ou en métaL tel que le titane, l'aluminium. En l'absence de couche d'isolant électrique sous la couche de protection, cette dernière est réalisée en un matériau isolant électrique afin d'éviter toute. contamination du substrat par un métal et donc une modification non contrôlée de ses propriétés électriques. Par élimination de la couche protectrice, il faut comprendre son attaque chimique ou sa transfor- mation en une autre couche par réaction chimique (par exemple transformation du silicium en SiO2 ou Si3N4). Enfin, les bandes d'espacement (ou espaceurs) peuvent être réalisées en oxyde de silicium, en nitrure de silicium ou en silicium polycristallin. Dans le cas de la grille du transistor et au substrat réalisés en silicium, l'isolation électri- que de cette grille et des zones actives peut être obtenue par oxydation thermique au silicium. Dans ce cas, la couche de protection permet de résoudre un certain nombre de problèmes. En effet, cette couche de protection permet de limiter l'épaisseur de l'oxydation de la grille et de l'oxydation des zones actives du substrat au minimum nécessaire C fonctionnement de ces transistors. Par ailleurs, dans le cas de gri L les de transistors composées a'un bicouche silicium polycristallin-siliciure (ce qui est généralement le cas dans les technologies submicroniques), cette étape de réoxydation entralne également une augmentation (avec l'épaisseur de l'oxydation) de la résistance carrée de la grille de ces transistors, d'o une perte de vitesse de fonctionnement. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif. La description est faite en référence aux figures. annexées dans lesquelles: - tes figures la-lg, déjà décrites, représen- tent schématiquement, en coupe longitudinale, les différentes étapes de fabrication, selon l'art anté- rieur, d'un circuit intégré comportant un transistor à effet de champ à double implantation, et - les figures 2a-2g représentent schématique- ment, en coupe longitudinale, les différentes étapes de fabrication, selon l'invention, d'un circuit intégré comportant un transistor à effet de champ à double implantation. La description qui suit se rapporte à la faorication c'un transistor à effet de champ MOS à double implantation, à canal n, dans un substrat en silicium de type p. Mais bien entendu, comme on l'a dit précédemment, l'invention est d'application beau- coup plus générale. En particulier, ''invention s'applique à un transistor à canal p forre dans un substrat en siLicium de type n, à La fabrication de circuits CMOS comportant des transistors à canal n et des transistors à canal p intégrés sur un même substrat ainsi qu'à aes circuits BICMOS comportant en outre des transistors bipolaires. Comme pour le procédé de L'art antérieur, décrit précédemment, on forme tout d'abord sur un substrat en silicium monocristaLlin 52 de type p, représenté sur la figure 2a, un oxyde de champ 54, par oxydation localisée du substrat 52, en particu- lier par la technique LOCOS bien connue de l'homme de l'art. Cet oxyde de champ 54 sert à isoler électri- quement les différents composants actifs du circuit intégré. Il présente une épaisseur de 600 nm environ. La région du substrat dans laquelle est formé l'oxyde de champ porte la référence 52a et la région dans laquelle sera formé le transistor MOS porte la référence 52b. Les régions 52a et 52b sont juxtaposées. Apres formation de l'oxyde de champ 54, on forme dans la région 52b du substrat une mince couche d'oxyad de silicium 56, qui servira d'oxyde oe grille du t nsistor. Cet oxyde de grille est obtenu par oxydation thermique de la région 52b du substrat, à une température de l'ordre de 950 C, pendant 20 min environ. Il présente une épaisseur de 2U nm envi- ron. On dépose ensuite sur l'ensembLe de la struc- ture une couche conductrice 58 notamment en silicium polycristallin dopé avec des.dopants de conductivité inverse de celle du substrat. Cette couche conductrice 58 dopée n est obtenue par exemple par le dépôt chimique en phase vapeur à basse température (615 C) de silicium polycristallin intrinsèque, par pyrolyse de SiH4, suivi d'une étape de dopage du silicium au four par du POCl3 à 900 C. Cette Couche 58 présente une épaisseur de 400 nm environ. On forme ensuite sur la couche de silicium 58, par photolithographie, un masque de résine positive représentant l'image de la grille au transistor à réaliser dans la couche 58, c'est-à-dire masquant la région de la couche conductrice 58 qui servira de grille. On effectue alors, comme représenté sur la figure 2b, une gravure de la couche 58 afin de former la grille 58a du transistor en utilisant la résine 60 comme masque à cette gravure. L'élimination des régions de la couche 58 non recouvertes de résine peut être réalisée par une gravure ionique réactive en utilisant un plasma d'hexafluorure de soufre ou tout autre gravure par pla ma ayant des caractéristiques d'anisotropie élevée. La griLLe 58a obtenue présente généralement une Largeur l de moins de 2 micromètres. Après élimination au masque ce résine o0 avec un pLasma d'oxygène isotrope, on forme une isola- tion électrique 59 sur la grille 58a du transistor et sur les régions du substrat dans lesquelles seront formés respectivement les source et drain du transis- tor. Cette isolation électrique 59 est réalisée par oxydation thermique du silicium constituant la grille 58a et Le substrat 52. Cette oxydation peut être réali- sée à 900 C pendant 20 min environ. L'isolation électrique 59 présente une épaisseur de 10 à 20 nm environ sur le substrat. L'étape suivante au procédé consiste, comme représenté sur la figure 2c, à déposer sur l'ensemble de la structure une couche mince protectrice 62 qui doit être gravée sélectivement par rapport à l'isolant 59 et à L'oxyde de champ 54. Cette couche 62 présente une épaisseur de 30 à 50 nm et est réalisée de préférence en silicium polycristaLlin éventuellement dopé de type n. Cette couche 62 est obtenue par le aépôt chimique en phase vapeur à basse 'pression (LPCVD) de silicium, par pyrolyse du silane à une température de 615 C environ, suivi éventuellement d'une étape de dopage par du POCL3 à 900 C. On dépose ensuite sur toute la couche 62 une couche 64 destinée à être gravée sélectivement par rapport à la couche 62. Cette couche 64 est de préférence une couche d'oxyde de silicium de 4U00 nm d'épaisseur environ. Cette couche 64 est déposée par la technique de dépôt chimique en phase vapeur basse pression (LPCVD), par pyroLyse de tétraéthylorthosilicate (TEOS) à 800 C. On effectue ensuite la gravure anisotrope de la couche d'oxyde de silicium 64, la couche de siLicium 62 servant de couche c'arrêt de gravure. Cette gravure est une gravure pleine plaq-ue. Elle peut être réalisée en mode ionique réactif en utilisant comme agent de gravure un plasma de triou tétrafluorométhane ou par tout autre procédé oe gravure sèche anisotropique. On obtient ainsi, sur les flancs protégés 65 de la grille 58a du transistor, des bandes ou liserés d'oxyde 66 jouant le rôle d'espaceurs. la structure obtenue est représentée sur la figure 2d. Ces espaceurs 66 sont des résidus volontaires qui résultent des surépaisseurs d'oxyde ae silicium sur les flancs 65 des motifs de grille. L'étape suivante du procédé, comme représenté sur la figure 2e, consiste à former un nouveau masque de résine 68 permettant de définir l'emplacement de la source et du orain du transistor à réaliser. En particulier, ce masque 68, réalisé par les techniques classiques de photolithographie (photorépétition direc- te sur tranche), comporte une ouverture 69 en regard de la région 52b du suostrat dans laquelle sera réalisé le transistor. On effectue alors une première implantation ionique 70 à forte dose par exemple d'ions d'arsenic à une dose de Sx1015ions/cm2 avec une énergie ce 80keV. Cette implantation ionique 70 permet ae former, de part et d'autre ces espaceurs 66, deux régions respec- tivement 72 et 74 de type n+ correspondant respective- ment à la source et au drain du transistor. La source 72 et le drain 74 présentent une épaisseur de l'ordre de 350 nm. L'implantation ionique 70 est réalisée en utilisant la résine 68, l'isolation latérale 54, les espaceurs 66 et la grille 58a du transistor revêtue de l'isolation 59 et de la couche de protection 62 comme masque. Les espaceurs permettent d'éviter l'extension des régions 72 et 74 sous Le canal au transistor (c'est-à-dire sous la grille 58a). Cette implantation ionique 7U est aonc autopositionnée par rapport aux espaceurs 66 entourant la grille 58a. On effectue ensuite l'élimination ces espa- ceurs 60 par gravure chimique dans un bain de FH-FNH4 ou par tout autre procédé, sec ou humide, isotropique, sélectif par rapport à la couche protectrice ce sili- cium polycristallin 62 et par rapport à la résine de masquage 68. Cette opération ce gravure n'est pas critique puisque le circuit intégré est protégé par la fine couche ce silicium 62. La structure obtenue est alors représentée sur la figure 2f. Toujours à l'aide du masque 68, on réalise alors une seconde implantation d'ions 76 à faible dose de phosphore servant à former deux régions 78 et 80 à proximité respectivement des zones actives 72 et 74 et des flancs isolés 65 de la grille 5 a, réalisant ainsi les aoubles jonctions au transistor. Cette seconde implantation est autopositionnée par rapport à la première implantation. Les régions 78 et 80 présentent La même conductivité que les régions 72 et 74 mais n-. L'implantation d'ions de phosphore 76 peut être réalisée à une dose de L'orare de 2x1013ions/cm2 et à une énergie de 80keV; ceci permet la pénétration des ions phosphore dans le substrat Jusqu'à une pro- fondeur de l'ordre de 20U nm. L'étape suivante du procédé selon l'invention consiste à éliminer le masque de résine 68 à l'aide d'un plasma d'oxygène isotrope puis à éliminer la couche ae silicium polycristallin 62. Cette élimination consiste à soumettre la structure obtenue à un plasma d'hexafluorure de soufre. Apres cette élimination, on effectue alors un recuit de la structure afin de permettre une diffu- sion des ions implantés ainsi qu'une guérison des céfauts créés lors des implantations. Ce recuit peut être réalisé à une température de 9000C pendant quel- ques dizaines de minutes (30 min), sous atmosphère d'azote. La structure est alors celle représentée sur la figure 2g. Le transistor réalisé porte la référence 82. Au Lieu d'éliminer la couche de silicium par attaque plasma, il est possible de l'oxyder thermi- quement par exempLe à 900 C en présence d'oxygène pendant 30 min. Cette oxydation thermique permet d'évi- ter le recuit d'implantation. Une couche isolante dopée (phosphore PSG ou bore et phosphore BPSG) est ensuite déposée, fluée et gravée avec la couche 59 et la couche de protection, lorsque cette dernière est oxydée, afin de former les différents trous de contact électrique. On dépose ensuite sur cette couche isolante une couche conductrice généralement en aluminium que l'on grave afin de former Les différentes connexions du circuit intégré. La description donnée ci-dessus n'a bien entendu été donnée qu'à titre iLLustratif, toute modi- fication, sans pour autant sortir du cadre de l'inven- tion, peut être envisagée notamment en ce qui concerne la nature des couches, leur épaisseur, leur technique de dépôt et de gravure. Dans le cadre de la réalisation d'un circuit CMOS, on effectue successivement Les implantations du type n destinées à la fabrication des transistors nMOS et Les implantations au type p destinées à La fabrication des transistors pMOS. Dans ce dernier cas, l'a première implantation à forte dose (figure 2e) est réaLisée avec des ions ae BF2 à une dose de 4x1015ions/cm2 et une énergie de 45keV et La seconde implantation à faible dose (figure 2f) est réalisée aussi avec au BF2 mais à une dose de 2xl1013ions/cm2 et une énergie de 40keV. Ces deux implantations succes- sives sont réalisées à travers un masque d'implantation équipé d'ouvertures en regard ces régions du substrat dans LesqueLLes on forme les transistors pMOS, Les régions destinées aux transistors nMOS étant protégées de l'implantation de type p. De même, Le masque 68 comporte des ouvertures en regara des régions 52b destinées aux transistors nMOS et masque Les régions destinées aux transistors pMOS. Le procédé selon L'invention grâce à un enchaînement d'étapes particulier permet ce réduire Le nombre de ses étapes et en particulier, Le nombre d'étapes ae masquage. Ceci est principalement lié à La réalisation des espaceurs, situés de part et d'autre de La grille du transistor à effet de champ, avant d'effectuer les deux implantations ioniques nécessaires pour former la source et le drain du transistor et à La réalisation de l'implantation forte dose avant ceLLe de l'implantation faible dose. Ceci permet en outre La réalisation des deux dopages successifs ou substrat pour former Les doubles jonctions du transistor à l'aide du même masque de résine. REVENDICATIONS 1. Procédé de fabrication d'un circuit inté- gré dans un substrat semi-conducteur comprenant au moins un transistor MIS (82) d'un premier type, à deux doubles jonctions, formé dans une région (52b) du substrat, isolé électriquement par une isolation latérale (54), caractérisé en ce qu'il comprend les étapes suivantes: a) réalisation de L'isolation latéraLe (54) et de l'isolant de grille (56) du transistor (82) du premier type, b) réalisation de la grille (58a) du transis- tor du premier type dans une couche conductrice (58), c) dépôt d'une couche de protection (62) en un premier matériau sur toute la structure obtenue en b), ce matériau étant apte à être gravé sélective- ment par rapport à l'isolation latérale (54), d) réalisation ce bandes d'espacement (60) sur les flancs (65) de la grilLe (5 a) en un second matériau apte à être gravé sélectivement par rapport au premier matériau, e) première implantation d'ions (70) à une dose donnée et d'un premier type de conductivité, pour former tes source et drain (72, 74) du transistor du premier type, les bandes d'espacement (66), La grilLe (56) et l'isolation latérale servant de masque à cette première implantation, f) élimination des bandes d'espacement (66), g) deuxième implantation d'ions (76) du même type de conductivité que le premier type, à une dose plus faible que celle de la première implantation, pour former Les doubLes jonctions (78, 80), h) élimination de la couche protectrice (62) et recuit de la structure obtenue. 2. Procédé selon la revendication 1, caractérisé en ce que le premier matériau étant conducteur, on recouvre avant le dépôt de la couche de protection (62), la grille (56) et les régions du substrat dans lesquelles on réaLise la source et le drain du transistor, par une couche d'isoLation électrique (59) apte à être gravée sélectivement par rapport au substrat, le premier matériau étant apte à être gravé sélectivement par rapport à La couche d'isolation électrique. 3. Procéoé selon la revendication 1, caractérisé en ce que le premier matériau étant isolant et apte à être gravé sélectivement par rapport au substrat, la couche de protection (b2) est déposée directement sur la structure obtenue en b). 4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que Lts bandes d'espacement (66) sont en oxyde ce silicium. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la couche de protection (62) est réalisée en silicium poLycristallin. 6. Procaédé selon l'une quelconque des reven- dications 1 à 5, caractérisé en ce que le substrat (52) est en silicium. 7. Procédé selon l'une quelconque des reven- dications 1 à 6 de fabrication d'un circuit intégré dans un substrat en silicium dope, comprenant les étapes successives suivantes: A) réalisation de l'isolation latérale (54) et de l'isolant de gri lle (56) du transistor du premier type, B) réalisation de la grille (58a) du transis- tor du premier type dans une couche conductrice en silicium dopé, C) recouvrement de la grille (58a) et des 2648622? régions du substrat oans lesquelles la source et le drain au transistor au premier type seront réalisés, par une couche a'lsolant électrique (59) apte à être gravée sélectivement par rapport au substrat, D) dépôt, sur la structure obtenue en C, de la couche de protection (62) en un premier matériau apte à être gravé sélectivement par rapport à l'isola- tion latérale (54) et à l'isolant (59) formé au cours de l'étape C), E) réalisation des bandes d'espacement (66) de second matériau apte à être gravé sélectivement par rapport à la couche de protection déposée en D), F) première implantation d'ions (7U) à forte aose des source et arain (72, 74) du transistor au premier type, G) élimination des bandes d'espacement (66), H) deuxième implantation d'ions (70), à une oose plus falcLe que celle ae la première implantation, pour former les doubles jonctions (7, 21) EU), 1I) élimination de la couche de protection (62) et recuit de la structure obtenue. S. Procéaé selon l'une quelconque des revendications 1 à 7 de fabrication d'un circuit intégré comprenant en outre des transistors a'un second type à doubles jonctions, caractérisé en ce que l'on réalise avant la première implantation, un masque (08) sur la structure obtenue er a) comportant une ouverture (09) en regard ae la région L52b) ou suDstrat 3u dans laquelle est formé le transistor du premier type et servant à protéger ces composants au second type, ce masque étant éLiminé après la aeuxième imolantation. 9. Procédé selon la revendication 7, caracté- risé en ce que l'étape C est réalisée par oxydation thermique ae la grille (5ba) et desaites régions au substrat. 10. Procédé selon la revendication 9, carac- térisé en ce que l'oxyde (59) formé sur les régions source et drain au cours de l'étape C a une épaisseur d'au plus 3DU nm. 11. Procédé selon l'une quelconque des reven- dications précédentes, caractérisé'en ce que l'isolant de grille (56) est de l'oxyde de silicium. 12. Procédé selon l'une quelconque des reven- 1U dications précédentes, caractérisé en ce que l'on forme les bandes d'espacement (66) en effectuant un dépôt isotrope (64) de second matériau sur l'ensemble de la structure et en effectuant une gravure anisotrope de ce dépôt.