Brevet FR2652174A1 — publié le 19910322

La présente invention concerne des systèmes in- formatiques et plus particulièrement des agencements ser- vant à manipuler des nombres avec un format de nombre unique, utilisé dans une section arithmétique matri- cielle d'un accélérateur graphique à fonctionnement extrêmement rapide. Lors de la conception de systèmes informa- tiques, on cherche en permanence à faire fonctionner de tels systèmes plus rapidement afin qu'ils puissent exécuter une quantité de travail plus importante. Des ordinateurs comportant des systèmes d'affichage graphique peuvent exécuter une plus grande quantité de travail que les or- dinateurs qui présentent uniquement des nombres et des textes. Malheureusement, la présentation de graphiques par un ordinateur requiert une part importante de la puissance de traitement de ce système. Par exemple, la présentation d'une seule trame d'un graphique sur le dispositif d'affichage de sortie d'une station de travail possédant des performances à peu près standard re- quiert la mémorisation d' informations concernant envi- ron un millier de pixels dans une direction horizontale et environ un millier de pixels dans une direction verti- cale, c'est-à-dire l'affichage d'environ un million de pixels pour chaque trame à afficher. Dans un système en couleurs, chacun de ces pixels contient huit bits ou un plus grand nombre de bits d'informations numériques définissant chaque pixel. Par conséquent, il faut traiter et mémori- ser environ huit millions de bits d'informations pour chaque trame devant être présentée sur le dispositif d'affichage de sortie. Etant donné que les trames sont répétées trente fois par seconde sur le dispositif d'af- fichage, la quantité totale d'informations devant être présentées sur le dispositif d'affichage de sortie, et ce simplement pour le fonctionnement du dispositif d'affi- chage lui-même, est un nombre très élevé. Le simple fait 2 2652174 de traiter une telle quantité importante d'informations pour présenter une sortie graphique requiert une partie importante du temps disponible pour une unité centrale de traitement (CPU) et peut ralentir sensiblement le fonc- tionnement même du plus rapide de tels processeurs. C'est pour cette raison qu'il est devenu usuel d'inclure, dans des systèmes informatiques, des accéléra- teurs graphiques aptes à assister l'unité centrale de traitement dans ses opérations en se chargeant d'une cer- taine partie de la fonction de traitement des données concernant l'affichage de graphiques. Ce déchargement de l'unité centrale de traitement de certaines des fonctions de traitement de graphiques au bénéfice d'un accéléra- teur graphique permet d'accroître sensiblement la vi- tesse avec laquelle n'importe quel système informatique particulier peut traiter des informations graphiques. Des tentatives ont été faites pour concevoir des accélérateurs graphiques très rapides. L'une des fonctions principales pouvant 8tre accomplies par un ac- célérateur graphique, est le traitement du système arithmétique matriciel nécessaire pour déplacer les images graphique sur le dispositif d'affichage de sortie de l'ordinateur. De telles opérations matricielles sont nécessaires pour le traitement de figures graphiques à la fois bidimensionnelles et tridimensionnelles de ma- nière à faire tourner, translater, changer d'échelle et manipuler d'une autre manière les figures graphiques particulières devant être affichées sur le dispositif d'affichage de l'ordinateur. Un accélérateur gra- phique- peut être très utile pour exécuter ces opérations étant donné qu'il peut décharger l'unité centrale de trai- tement de la nécessité de recalculer en série différents sommets des figures devant être manipulées lors de chaque manipulation de la figure devant être affichée. Un accé- lérateur graphique peut réaliser les nombreuses opé- 3 2652174 rations nécessaires à l'aide d'une manipulation maté- rielle (par opposition à logicielle) des données et accélérer fortement le fonctionnement du système informatique utilisant un tel système. Cependant, il subsiste encore un problème es- sentiel pour l'obtention de fonctionnements extrêmement ra- pides. Ce problème résulte de la nécessité pour un accélérateur graphique de manipuler des données dans une pluralité de formats de nombres différents. Par exemple,l'information manipulée par l'unité centrale de traitement apparaît normalement selon un format entier et doit apparaître sous ce format lorsqu'elle est utilisée par un dispositif d'affichage de sortie, étant donné qu'un tel dispositif d'affichage ne traite pas les fractions de pixels. D'autre part, de nombreuses manipulations faites avec des nombres très élevés,utilisées dans le traitement scientifique requiert l'utilisation d'un format & virgule flottante. De tels nombres doivent être traités lors de la présentation de graphiques pour de telels applications scien- tifiques. Il est évident que de tels nombres du type à virgule flottante doivent en définitive être convertis dans le format entier pour leur présentation sur un dis- positif d'affichage de sortie d'un ordinateur. En outre, d'autres formats tels que ceux décrits par le sigle FRACT peuvent être particulièrement utiles pour la manipulation d'un type particulier de dispositif d'affichage gra- phique. Tous ces formats sont différents et, dans des systèmes de l'art antérieur, il faut convertir en permanence des nombres entre un format et un autre format. Dans des systèmes informatiques de l'art anté- rieur, l'unité centrale de traitement (CPU) était exploitée pour accomplir la plupart des conversions de nombres. C'est pourquoi, bien que l'on puisse traiter un nombre à virgule flottante moyennant l'utilisation d'un co- processeur à virgule flottante, il faut en défini- 4 2652174 tive qu'il soit converti par un processeur du système en étant amené sous un format entier afin de pouvoir être utilisé pour l'affichage d'une sortie graphique particulière sur un dispositif d'affichage de sortie d'un ordinateur. La conversion de nombres entre différents formats de nombres par un processeur est exécutée en sé- rie, prend beaucoup de temps et ralentit de façon consé- quente le fonctionnement de n'importe quel système infor- matique. Afin d'accélérer le fonctionnement d'un accélé- rateur graphique, il a été envisagé d'utiliser un nouveau format de nombres pour son utilisation interne dans un circuit de transformation matricielle. La demande de brevet copendante ayant pour titre "Dispositif de conversion de nombres", déposée au nom de la Deman- deresse avec la même date de priorité que la présente de- mande décrit un circuit pour convertir des nombres sous un format entier, un format à virgule flottante et un format FRACT et ce de manière à aboutir à ou en partant de nombres indiqués dans ce nouveau format (désigné sous le terme de format de nombre modulo 256 à points d'ac- cès multiples, désignés ci-après par "modulo 256"). Cependant il est encore nécessaire de disposer du circuit unique et des processus uniques permettant d'exécuter les opéra- tions de transformation matricielle dans le format de nombre modulo 256, dans lequel toutes les manipulations internes peuvent être exécutées. C'est pourquoi un but de la présente invention est d'accélérer le fonctionnement d'un système informa- tique en prévoyant des dispositions permettant d'exécuter rapidement les opérations de transformation matricielle pour des nombres indiqués dans le format de nombre mo- dulo 256 à points d'accès multiples. Ces buts et d'autres buts de la présente inven- tion sont obtenus à l'aide d'un circuit arithmétique ma- 2652174 triciel, caractérisé en ce qu'il comporte des moyens pour mémoriser des nombres modulo 256 avec un format de nom- bre à points d'accès multiples, des moyens pour multi- plier deux nombres mémorisés modulo 256 avec un format de nombre à points d'accès multiples, des moyens pour normaliser le résultat de la multiplication des deux nombres, des moyens pour additionner le résultat normalisé fourni par la multiplication des deux nombres et un second nombre modulo 256 avec un format de nombre à points d'accès multiples. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur les- quels: - la figure 1 montre une illustration d'un sys- tème de transformation matricielle; - la figure 2 représente une illustration du format de nombres modulo 256 à points d'accès multiples, utilisé de façon interne par le circuit de transformation matricielle conforme à l'invention; - la figure 3 représente un schéma-bloc illus- trant le circuit du système de transformation matricielle conforme à la présente invention; et - la figure 4 représente un schéma-bloc illus- trant l'utilisation d'un dispositif de décalage à tam- bour. On va maintenant certaines parties des descrip- tions détaillées sous la forme d'algorithmes et des re- présentations symboliques d'opérations effectuées sur des bits de données dans une mémoire d'ordinateur. Ces des- criptions et représentations sous forme d'algorithmes sont les moyens utilisés par les spécialistes de la tech- nique de traitement des données pour faire comprendre de la manière la plus efficace la nature de leur travail à d'autres spécialistes de la technique. 6 2652174 Un algorithme est ici, et d'une manière géné- rale, conçu comme étant une séquence autocohérente d'étapes aboutissant à un résultat désiré. Les étapes sont celles nécessitées par des manipulations physiques effectuées sur des grandeurs physiques. Habituellement, mais non nécessairement, ces grandeurs possèdent la forme de signaux électriques ou magnétiques aptes à être mémo- risés, transférés, combinés, comparés et manipulés d'une autre manière. Il s'est avéré approprié parfois, princi- palement en raison de l'usage commun, de se référer à ces signaux sous le terme de bits, de valeurs, d'éléments, de symboles ou de caractères, de termes, de nombres ou ana- logues. Cependant, il faut se rappeler que tous ces termes et d'autres termes similaires peuvent être asso- ciés aux grandeurs physiques appropriées et sont simple- ment des appellations commodes appliquées à ces gran- deurs. En outre, les manipulations exécutées sont sou- vent désignées sous la forme de termes tels que additions ou comparaisons, qui sont habituellement associés à des opérations mentales effectuées par un opérateur humain. Dans la plupart des cas, aucune capacité de ce type d'un opérateur humain n'est nécessaire ou souhaitable dans n'importe laquelle des opérations décrites ici, qui font partie de la présente invention; les opérations sont des opérations machine. Des machines utiles pour exécuter les opérations conformes à la présente invention incluent des ordinateurs à usage général ou d'autres dispositifs sem- blables. Dans tous les cas, on conservera en mémoire la distinction existant entre les opérations relatives à un procédé pour le fonctionnement d'un ordinateur et le pro- cédé de calcul lui-même. La présente invention concerne un dispositif et des étapes opératoires pour faire fonc- tionner un ordinateur pour qu'il traite des signaux élec- triques ou d'autres signaux physiques (c'est-à-dire méca- 7 2652174 niques, chimiques) pour produire d'autres signaux phy- siques désirés. La figure 1 représente, sous la forme d'un schéma-bloc, l'agencement de base du circuit conforme à la présente invention. Comme cela est représenté sur la figure 1, un bus de transmission de données délivre des signaux d'entrée représentant des nombres entiers, des nombres selon le format dit "FRACT", et des nombres pos- sédant un format à virgule flottante à une unité de conversion d'entrée 12. Naturellement, on comprendra que d'autres formats de nombres, qui peuvent être utilisés dans des systèmes informatiques, peuvent être convertis en le format modulo 256. Dans le système, dans lequel la présente invention est utilisée, les nombres entiers sont envoyés à une adresse de sorte qu'ils peuvent être trai- tés par l'unité de conversion d'entrée 12, lorsqu'on sait qu'ils sont présents sous ce format. De façon analogue, des nombres apparaissant dans le format FRACT et dans le format d'entrée à virgule flottante sont adressés à des adresses de telle sorte qu'ils sont identifiés par l'unité de conversion d'entrée 12 comme apparaissant avec ces formats. Par conséquent, les nombres présents dans chaque format sont convertis et normalisés de la manière décrite dans la demande de brevet copendante pour chacun de ces formats. Les nombres présentés à l'unité de conversion d'entrée 12 sont convertis dans le format modulo 256 et sont transférés au moteur ou système de transformation 14 de l'accélérateur graphique. Le système de transforma- tion 14 traite les nombres conformément aux enseignements de la présente invention à l'aide d'un circuit adapté pour le traitement du format unique de nombres et envoie un signal de sortie à l'unité de conversion de sortie 16. L'unité de conversion de sortie 16 convertit des nombres possédant le format modulo 256 en les amenant à avoir 8 2652174 chacun des formats de nombres entiers, FRACT et à virgule flottante, en vue de leur utilisation ultérieure par le système. Par exemple le format de nombres entiers est le format selon lequel des nombres entiers doivent être uti- lisés pour leur mémorisation dans le tampon d'images de sortie. D'autre part, le format FRACT, le format à vir- gule flottante et le format interne modulo 256 peuvent être utilisés par le système informatique pour exécuter d'autres opérations qui ne concernent pas la mémorisation dans le tampon d'images. La figure 2 représente le format de nombre mo- dulo 256 à points d'accès multiples, utilisé par la pré- sente invention. Ce format prévoit trente-six positions binaires individuelles. Les quatre bits les plus à gauche représentent un exposant. Les huit bits suivants sont utilisés pour représenter un composant entier pourvu d'un signe, et les trente-deux bits les plus à droite repré- sentent des puissances positives de deux en commençant par 20 et en augmentant vers la gauche à partir de la virgule binaire, les bits de la partie fractionnelle re- présentant des puissances négatives de deux en commençant par 2-1 et en augmentant vers la droite à partir de la virgule. Ce format de nombres est binaire, mais est uti- lisé quelquefois d'une manière différente de n'importe lequel des autres formats de nombres habituellement uti- lisé par des systèmes informatiques. Pour lire un nombre représenté dans le format modulo 256, la mantisse affectée d'un signe est multi- pliée par 256 élevé à la puissance décimale indiquée par les quatre bits de l'exposant moins huit (le un dans le bit de rang élevé de l'exposant). Le bit de rang élevé de l'exposant est normalement un un de manière à permettre la conversion aisée en direction et en provenance du for- mat IEEE, selon lequel un un est utilisé pour représenter des nombres supérieurs à ce qui peut être représenté dans 9 2652174 le nombre donné de bits; le un dans le bit de rang élevé du format modulo 256 permet une conversion plus facile en direction et à partir du format IEEE. La nécessité d'uti- liser un un dans la position binaire élevée requiert ce- pendant de soustraire huit pour atteindre la valeur ex- ponentielle correcte. Par exemple, on va considérer un nombre binaire présent dans la mantisse avec la virgule binaire dans la position représentée sur la figure 2. Si les quatre bits de l'exposant sont 1000, la virgule binaire reste dans sa position initiale comme représenté sur la figure 2, huit bits étant situés à droite du bit de poids le plus faible de l'exposant. Si les bits de l'exposant sont 1001 ce qui indique un exposant un, la virgule binaire est effective- ment déplacée de huit bits vers la droite jusque dans la position représentée sur la figure 2. Si l'exposant est 1010, ce qui indique un exposant égal à deux, la virgule binaire est déplacée effectivement de seize bits vers la droite jusque dans la position représentée sur la figure 2. L'exposant 1011, c'est-à-dire trois, conduit à un dé- placement- effectif de la virgule binaire sur vingt-quatre bits à droite de la position représentée sur la figure 2, immédiatement à droite de la position binaire de rang le plus faible. Les spécialistes de cette technique constate- ront qu'un procédé apte à traiter des nombres dans le format de précision simple IEEE ne permet pas de manipu- ler des nombres dans un autre format de nombres pour le format modula 256. C'est pourquoi, le but de l'invention est de fournir des dispositifs et procédés pouvant être utilisés pour manipuler des nombres indiqués dans le for- mat de nombres modulo 256 pour réaliser la transformation requise d'un système de transformation comme par exemple un cadrage d'échelle, une rotation et une translation. Les agencements décrits ici permettent d'utiliser de fa- 2652174 çon interne le format de nombres modulo 256 par le sys- tème de transformation 14 de l'accélérateur de graphiques pour réaliser toutes les opérations arithmétiques matri- cielles. Les nombres délivrés en utilisant ce nouveau format de nombres sont obtenus de façon appropriée dans chacun des autres formats de nombres utilisés par le sys- tème une fois que les manipulations faites par le système de transformation ont été accomplies. La figure 3 représente sous la forme d'un schéma-bloc l'agencement de base du circuit selon la pré- sente invention. La figure 3 représente un système de transformation 14 pouvant être utilisé dans la présente invention pour exécuter les fonctions matricielles parti- culières nécessaires pour un accélérateur graphique. Le système de transformation 14 inclut une mémoire à ac- cès direct (RAM) 20 qui mémorise, dans le format modulo 256, les différents nombres reçus à partir de l'unité centrale de traitement ou d'une autre unité de traite- ment. Les opérations de transformation accomplies par un système de transformation sont essentiellement les opérations de multiplication et d'addition. Lorsque des opérations de multiplication sont effectuées dans un for- mat quelconque, il est nécessaire de multiplier les man- tisses et d'ajouter les exposants. D'autre part, lors de l'addition de deux nombres, les exposants doivent possé- der le même niveau. La mémoire RAM 20 fournit des signaux de sortie à trente-deux bits, dont chacun représente la mantisse d'un nombre modulo 256 sur chacune des bornes AM et BM et des signaux de sortie à quatre bits représentant chacun l'exposant d'un nombre modulo 256 au niveau de chacune des bornes AE et BE. Les signaux présents sur les bornes AM et BM sont transférés à un multiplicateur réa- lisant une multiplication de trente-deux par trente-deux bits avec un signe. Les signaux présents sur les bornes 11 2652174 AE et BE sont transférés à un additionneur d'exposants 23. L'additionneur d'exposants 23 additionne les expo- sants présents sur chacune des bornes AE et BE. Le multi- plicateur 22 réalisant une multiplication avec signes peut être agencé de manière à réaliser une multiplication matricielle d'une manière bien connue dans la technique. Dans une forme de réalisation préférée de l'invention, on utilise un multiplicateur réalisant une multiplication de trente-deux bits par trente-deux bits avec un signe, nu- méro de pièce DMB 2440A, fabriqué par LSI Logic. Le mul- tiplicateur 22 réalisant la multiplication avec signe dé- livre un seul signal de sortie à soixante-quatre bits. Ce signal est normalisé par un circuit de normalisation 32. Le nombre à soixante-quatre bits est normalisé après chaque multiplication de manière à obtenir une meilleure disposition des bits dans l'espace fourni par le format modulo 256, sous l'effet de son déplacement aussi loin que possible vers la gauche, selon des incréments de huit bits et au moyen de la réduction de l'exposant d'une unité pour chaque incrément de huit bits de ce type. Le circuit de normalisation 32 envoie un signal à un circuit 34 de normalisation des exposants, qui ajoute ou sous- trait des changements de normalisation au résultat fourni par le circuit additionneur d'exposants 23 de manière à indiquer le nombre de décalages de huit bits qui ont été effectués lors du processus de normalisation. Le signal de sortie du circuit 34 de normalisa- tion des exposants est envoyé à un circuit 25 de commande des exposants. Le signal de sortie du circuit de normali- sation 32 est envoyé à un second circuit de normalisation 33, puis à un additionneur à trente-deux bits 24. L'addition des deux nombres requiert que leurs exposants possèdent la même valeur. Le circuit 25 de commande des exposants et le circuit 33 de normalisation fournissent ce résultat. Le circuit 25 compare les exposants des deux 12 2652174 nombres au niveau de son entrée, détermine lequel possède l'exposant le plus faible et commande le circuit de nor- malisation 33 pour qu'il décale la mantisse de ce nombre inférieur selon des incréments de huit bits vers la droite jusqu'à ce que les exposants possèdent la même va- leur. Les deux nombres sont transférés à l'additionneur 24 et sont additionnés l'un à l'autre. Le signal de sor- tie de l'additionneur 24 est transféré dans un autre cir- cuit de normalisation 36, qui fonctionne de la même ma- nière que le circuit 32 pour transférer le résultat de manière à obtenir une adaptation à l'espace fourni par le format modula 256. Dans la plupart des cas, aucune action n'est requise après l'additionneur 24. Cependant, dans le cas d'un report ou retenue au niveau du bit de poids fort, le nombre doit être décalé vers la droite de huit bits pour s'insérer dans l'espace prévu pour la partie formant le nombre entier et l'exposant accru de un. Le circuit de normalisation 36 commande un circuit 37 de commande des exposants pour qu'il modifie la valeur de l'exposant. La mantisse et l'exposant sont ensuite envoyés à un registre * de verrouillage 39, à partir duquel ils peuvent être ren- voyés à la mémoire à accès direct 20 et à l'additionneur à trente-deux bits 24 de manière à faciliter les diffé- rentes additions matricielles nécessaires au système de transformation 14. L'additionneur utilisé dans la forme de réalisation préférée de l'invention est décrit dans la demande de brevet US N de série 07/2 184 110, ayant pour titre "Procédé et dispositif pour un additionneur parallle générateur de retenue, déposée au nom de Priem le 14 décembre 1988. Le format de nombre utilisé dans le circuit selon la présente invention permet un traitement par un accélérateur de graphiques, avec une cadence d'exécution extrêmement rapide. Tout d'abord, la présente invention permet d'effectuer simultanément des additions et des 13 2652174 multiplications, ce qui réduit le temps nécessaire pour accomplir ces actions multiples selon un logiciel séquen- tiel par l'unité CPU. Par exemple, il a été établi que des opérations sur des nombres à virgule flottante en- voyés à l'accélérateur de graphiques conforme à l'inven- tion, sont exécutées un peu plus rapidement que les mêmes opérations exécutées par un coprocesseur à virgule flot- tante, du type largement décrit dans l'art antérieur. Une économie substantielle de temps de traite- ment fourni par l'utilisation du format interne modulo 256 est due à l'exigence de normalisation dans chacun des étages formés par le multiplicateur 22 et l'additionneur 24. Lors de la normalisation, qu'il s'agisse du format IEEE ou du format modulo 256, la virgule binaire du nombre est décalée sur un nombre prédéterminé de bits, de manière à être alignée avec le format de nombres, habi- tuellement au moyen d'un dispositif de décalage à tam- bour. Un dispositif de décalage à tambour (voir figure 4) est un système matériel permettant de décaler des nombres et ce sur un nombre sélectionné de bits à la fois. Un dispositif de décalage à tambour est constitué par un certain nombre d'étages de multiplexeurs et possède un nombre de lignes de commande égal au nombre de bits né- cessaire pour exprimer dans le format binaire le nombre maximum de bits devant être décalés. Pour décaler un nombre sur trente-deux bits dans un format à virgule flottante à précision simple IEEE, il est nécessaire d'utiliser cinq lignes de commande; il en résulte que cinq échelons de retard sont mis en oeuvre. Le décalage selon des échelons de huit bits requiert seulement trois lignes de commande et conduit à seulement trois étages de retard. Un nombre présent sous le format modulo 256 peut être commandé par deux lignes de commande étant donné que chaque décalage déplace le nombre binaire de huit posi- tions binaires. Ceci conduit à une économie de trois re- 14 2652174 tards pour chaque normalisation dans le cas d'utilisation du format modulo 256 à la place du format à virgule flot- tante à précision simple. Etant donné que la normalisa- tion s'effectue lors de chaque multiplication et deux fois lors de chaque addition, le dispositif selon la pré- sente invention permet de réaliser une économie de temps substantielle. Le système conforme à la présente invention permet une autre économie de temps étant donné qu'il n'utilise pas le procédé standard de traitement de nombres entiers. Dans la plupart des systèmes, les nombres entiers ou les nombres dans le format FRACT sont convertis en des nombres à virgule flottante à double précision, le traitement arithmétique est réalisé au moyen de l'unité CPU du coprocesseur à virgule flottante, puis les nombres sont ramenés par conversion sous la forme de nombres entiers. Cette conversion n'est pas re- quise dans la présente invention étant donné que tous les nombres sont traités de façon interne dans le format mo- dulo 256, qui maintient la précision complète des nombres entiers et des nombres dans le format FRACT. On obtient une économie supplémentaire de temps étant donné que l'addition est exécutée avec des nombres complémentaires deux et qu'elle peut êtreréalisée par conséquent avec un additionneur rapide. La mantisse dans la format IEEE est toujours formée par un nombre positif et un bit de signe. Ces nombres doivent tout d'abord être convertis dans le système de complémentation à deux, être additionnés par un additionneur rapide, puis être conver- tis en retour en un nombre positif et en un bit de signe. Dans la présente invention, la conversion IEEE intervient seulement dans des unités de conversion 12 et 16 et non lors de chaque addition. Bien que la présente invention ait été décrite sur la base d'une forme de réalisation préférée, on no- 2652174 tera que les spécialistes de la technique peuvent y ap- porter de nombreuses modifications et changements sans sortir du cadre de la présente invention. 16 2652174 REVENDICATIONS 1. Circuit arithmétique matriciel, caractérisé en ce qu'il comporte des moyens (20) pour mémoriser des nombres modulo 256 avec un format de nombre à points d'accès multiples, des moyens (22) pour multiplier deux nombres mémo- risés modulo 256 avec un format de nombre à points d'accès mul- tiples, des moyens (32,33) pour normaliser le résultat de la multiplication des deux nombres, des moyens (24) pour additionner le résultat normalisé fourni par la multipli- cation des deux nombres et un second nombre modulo 256 avec un format de nombre à points d'accès multiples. 2. Circuit arithmétique matriciel selon la re- vendication 1, caractérisé en ce que les moyens (32,33) pour normaliser le résultat fourni par la multiplication des deux nombres incluent des moyens pour décaler le ré- sultat, d'incréments de huit bits, aussi loin que cela est possible vers la gauche de l'espace disponible du format, et des moyens pour réduire d'une unité l'exposant du résultat pour chaque décalage de ce type. 3. Circuit arithmétique matriciel selon la re- vendication 2, caractérisé en ce que les moyens pour dé- caler le résultat selon des incréments de huit bits aussi loin que possible vers la gauche de l'espace disponible du format incluent un dispositif de décalage à tambour. 4. Circuit arithmétique matriciel selon la re- vendication 1, caractérisé en ce que les moyens servant à additionner le résultat normalisé de la multiplication des deux nombres et un second nombre modula 256 avec un format de nombre à points d'accès multiples comprenant un circuit servant à comparer les exposants des deux nombres, et les moyens pour rendre égaux les exposants en décalant le nombre possédant l'exposant le plus faible vers la droite selon des incréments de huit bits. 5. Circuit matriciel arithmétique selon la re- vendication 4, caractérisé en ce que les moyens servant à 17 2652174 rendre égaux les exposants au moyen du décalage du nombre possédant l'exposant le plus faible vers la droite selon des incréments de huit bits comprennent un disposi- tif de décalage à tambour. 6. Circuit arithmétique matriciel selon la re- vendication 4, caractérisé en ce que les moyens (24) ser- vant à additionner le résultat normalisé de la multipli- cation des deux nombres et un second nombre modulo 256 avec un format de nombre à points d'accès multiples incluent en outre des moyens (36) pour normaliser le résultat de l'addi- tion. 7. Circuit arithmétique matriciel selon la re- vendication 6, caractérisé en ce que les moyens servant à normaliser le résultat de l'addition comprennent des moyens pour décaler le résultat, selon des incréments de huit bits, aussi loin que cela est possible vers la gauche de l'espace disponible du format, et des moyens pour réduire d'une unité l'exposant du résultat, pour chaque décalage de ce type. 8. Circuit arithmétique matriciel selon la re- vendication 7, caractérisé en ce que les moyens servant à décaler selon des incréments à huit bits le résultat aussi loin que cela est possible vers la gauche de l'espace disponible du format incluent un dispositif de décalage à tambour.