Brevet FR2650694A1 — publié le 19910208

La présente invention concerne de façon générale des mémoires, et plus précisément une mémoire statique à accès direct (SRAM). L'un des éléments fondamentaux d'un microprocesseur ou d'un ordinateur analogue de traitement de données est la mémoire à accès direct ou RAM. Dans une mémoire à accès direct, les données sont mémorisées à plusieurs' empla- cements d'adresse à l'un de deux niveaux logiques séparés, les niveaux logiques 1 et 0. Un signal logique peut être "lu" à l'un quelconque des emplacements d'adresse par adressage de l'emplacement auquel le signal mémorisé doit être lu. En outre, un nouveau signal logique peut être écrit à tout emplacement choisi d'adresse par utilisation d'une opération analogue d'adressage pour la sélection de l'emplacement voulu d'adresse auquel le niveau de signal logique doit être écrit afin qu'il remplace un signal logique antérieurement mémorisé à cet emplacement. Deux types de mémoires vives à accès direct sont couramment utilisés. Un premier type de mémoire à accès direct est constitué par la mémoire dynamique ou DRAM. Dans un exemple de mémoire dynamique, chaque emplacement d'adresse comporte une cellule de mémoire constituée d'un seul transistor MOS et d'un condensateur connecté au tran- sistor. L'absence ou la présence d'une charge sur le condensateur représente un état logique mémorisé 0 ou 1 respectivement. Pendant une opération de lecture, la charge du condensateur est transmise par le transistor concerné à la ligne de colonne à laquelle la cellule est connectée. La ligne de colonne est connectée à un amplificateur de détec- - tion qui est aussi par exemple connecté à une cellule fac- tice et qui crée un signal amplifié en fonction du signal de données de la ligne de colonne. Comme la charge du condensateur diminue au cours du temps, il est nécessaire de régénérer périodiquement les données des cellules des mémoires vives dynamiques. A cet effet; les mémoires vives dynamiques utilisent des circuits de régénération et des circuits associés d'horloge qui sont relativement complexes. L'autre type classique de mémoire vive à accès direct est la mémoire statique ou SRAM dans laquelle des données sont représentées par des niveaux de tension à deux noeuds de données dans une bascule. La bascule est couplée par des transistors d'accès à des lignes de colonne ou de bit qui sont elles-mêmes couplées à un amplificateur de détection. Comme les données mémorisées dans une bascule ne présentent pas de décroissance, aucun circuit supplémen- taire de régénération n'est nécessaire dans une mémoire de type statique. La cellule classique de mémoire vive sta- tique nécessite par exemple au moins six transistors MOS, par rapport à un seul transistor MOS et un condensateur couramment utilisés dans une cellule de mémoire dynamique. Etant donné les dispositions respectives des cel- lules de mémoire comme décrit précédemment, les mémoires vives statiques et dynamiques présentent plusieurs avan- tages et inconvénients importants lesunes par rapport aux autres. Plus précisément, les mémoires dynamiques quz nécessitent qu'un seul transistor MOS et un condensateur jour la formation d'une cellule de mémoire, donnent une densité plus élevée puisqu'ils nécessitent une surface ré- duite, habituellement de l'ordre du dixième, pour la fabri- cation et en outre leur coût par bit de données mémorisées est réduit par rapport à celui des mémoires statiques. Cependant, étant donné qu'elles nécessitent une régénéra- tion, les mémoires dynamiques doivent utiliser une opéra- tion de régénération et une horloge externe. Les mémoires dynamiques nécessitent ainsi de nombreux circuits périhé- riques relativement complexes et de nombreux ci- d'horloge relativement complexes si bien qu'elles travail- lent habituellement avec un temps d'accès plus élevé que celui des mémoires statiques. D'autre part, les mémoires statiques peuvent être utilisées plus facilement car elles ne nécessitent pas d'opérations de régénération et d'hor- loge externe et elles ont de plus courts temps d'accès. Leurs inconvénients vis-à-vis des mémoires dynamiques sont leur plus faible densité et leur coût plus élevé par bit. Cette situation a prévalu- pendant de nombreuses années. Malgré leur plus faible vitesse de fonctionnement, les mémoires dynamiques, étant donné leur plus grande den- sité et leur plus faible coût, sont plus souvent utilisées que les mémoires statiques. Ainsi, dans la plupart des applications qui nécessitent une mémoire à accès direct, les mémoires statiques, malgré leur plus grande vitesse propre de fonctionnement, ne sont pas choisies par les concepteurs des systèmes à microprocesseurs étant donné leur densité relativement faible et leur coût relativement élevé. De nombreux chercheurs dans le domaine de la concep- tion des mémoires ont essayé de donner certains des avan- tages des mémoires dynamiques à une mémoire statique. Des exemples de ces efforts sont décrits dans les articles suivants: "A 256K CMOS SRAM with Internal Refresh", de S. Hanamura et al., Proceedings of the 1987 IEEE International Solid-State Circuits Conference, p. 250, "Static RAMs" de Schuster et al., Proceedings of the 1984 IEEE International Solid-State Circuits Conference, p. 226, "A 30-pA Data Rétention Pseudostatic RAM with Virtually Static RAM Mode" Je Sawada et al., IEEE Journal of Solid State Circuits, Vol. 23, n 1, février 1988, "I-Mbit Virtually Static RAM", de Nogami et al., IEEE Journal of Solid-State Circuits, vol. sc-21, n 5, octobre 1988, et "A 288K CMOS Pseudo- static RAM", de Kawamoto et al., IEEE Journal of Solid- State Circuits, vol. sc-18, no 5, octobre 1984. On a constaté que cette situation était acceptable dans la mesure o le microprocesseur fonctionnait à des vitesses relativement faibles. Cependant, les réalisations récentes de microprocesseurs, tels que le microprocesseur "Intel" 8386, ont rendu nécessaire la disponibilité de mémoires ayant des vitesses accrues, notamment sous forme de mémoires caches. On a utilisé, pour remplir cette condi- tion d'utilisation de mémoires ayant une vitesse accrue, une mémoire vive statique avec un microprocesseur, comme mémoire cache en coopération avec une mémoire vive dynamique DRAM. Le but de cette réalisation était de tirer avantage de la plus grande vitesse de fonctionnement de la mémoire statique et d'utiliser la mémoire dynamique pour sa densité élevée et son coût réduit. Cette utilisation combinée d'une mémoire statique et d'une mémoire dynamique augmente cependant encore la complexité de l'ensemble du système relatif à l'adressage et à la commande des deux types de mémoires à accès direct. L'invention a donc pour objet la réalisation d'une cellule de mémoire vive statique qui nécessite un nombre réduit de transistors et qui peut ainsi être réalisée sur une plus faible surface. L'invention a de façon générale pour objet la réali- sation d'une cellule de mémoire destinée à une mémoire vive statique dont la densité et le coût sont plus proches de ceux des mémoires vives dynamiques existantes, mais qui travaille à une vitesse supérieure à celle des mémoires vives dynamiques existantes, si bien qu'une mémoire vive statique de vitesse élevée peut être utilisée dans applications dans lesquelles on a utilisé jusqu'à présent des mémoires vives dynamiques de plus grande densité et de plus faible coût. A cet effet, l'invention concerne une cellule de mémoire vive statique qui ne nécessite que quatre -transis- tors MOS, par rapport aux six transistors MOS utilisés habituellement dans la cellule de mémoire vive statique:-e la technique actuelle. Deux des transistors sont conne--.r sous forme d'une bascule croisée et jouent le rôle de tran- sistors récepteurs de courant. Les deux autres transistors jouent le rôle de résistances de charge au cours d'une opération de régénération de données et de transistors de passage au cours d'une opération de lecture ou d'écriture. Les gains des deux derniers transistors sont inférieui ceux des transistors récepteurs de courant. Le fonctionne- ment de la cellule, en mode de régénération et de lecture- écriture, est commandé par un niveau différent d'une tension de ligne de commande ou de mot appliquée aux bornes de commande des deux transistors à gain réduit. Pendant une opération de lecture, les transistors récepteurs de courant sont couplés par les transistors de passage aux lignes de données ou de bits. Suivant les don- nées conservées dans la cellule, la tension de l'une des lignes de bits passe à un faible niveau par rapport à la tension de l'autre ligne de bit. Cette différence de ten- sion est détectée dans un amplificateur de détection et représente les données de la cellule concernée. Au cours d'une opération d'écriture, en plus du passage de la ligne de mot à son niveau supérieur, les transistors connectés aux lignes de bits sont commandés afin qu'ils réduisent la tension de l'une des lignes de bits, selon qu'un signal de niveau logique 1 ou 0 est écrit dans la cellule de mémoire. Au cours d'une opération de régénération, la tension- appliquée à la ligne de mot est à son niveau inférieur si bien que les transistors supérieurs de la cellule de mé- moire jouent le rôle de résistances de charge pour la cel- lule et non celui de transistors de passage, comme pendant une opération de lecture ou d'écriture. Si la tension des noeuds de données de la cellule de mémoire présente une certaine diminution après une régénération antérieure, du fait d'un courant de fuite, les tensions des noeuds de don- nées sont régénérées ou rétablies aux niveaux voulus pour les niveaux logiques 1 et 0. La dimension des transistors couplés aux lignes de bits est choisie afin qu'une opéra- tion d'écriture ne puisse pas être réalisée accidentelle- ment dans une cellule qui est en cours de régénération. D'autres caractéristiques et avantages de l'inven- tion ressortiront mieux de la description qui va suivre, faite en référence aux dessins annexes sur lesquels: la figure I est un diagramme synoptique d'un exemple d'organisation d'une pastille de mémoire; la figure 2 est un schéma du circuit d'une cellule classique de mémoire vive statique; la figure 3 est un schéma du circuit d'une cellule de mémoire vive statique dans un mode de réalisation de l'invention; la figure 4 représente les formes d'ondes de signaux utilisés pendant les opérations-de régénération et de lec- ture de la cellule de mémoire de la figure 3; - la figure 5 représente des formes d'ondes de signaux utilisés dans une opération d'écriture dans la cellule de mémoire de la figure 3; les figures 6(a), 6(b) et 6(c) représentent schéma- tiquement des décodeurs d'adresses de ligne de mot et de régénération et un circuit de pilotage de ligne de mot qui peuvent être utilisés pour l'exécution d'une opération de lecture-écriture et de régénération sur une cellule de mémoire vive statique selon l'invention; la figure 7 est un schéma d'un mode de réalisation de générateur de référence de ligne de mot qui peut être utilisé pour la réalisation de la cellule de mémoire vive statique selon l'invention; la figure 8 est un schéma d'un mode de réalisation de circuit de pilotage de ligne de données qui peut être utilisé pour la mise en oeuvre de la cellule de mémoire vive statique selon l'invention; et la figure 9 est un schéma d'un mode de réalisation d'un générateur de référence de ligne de données qui peut être utilisé pour la mise en oeuvre de la cellule de mémoire vive statique selon l'invention. La figure 1 représente un exemple de mémoire à accès direct à 16 kbit du type dans lequel la cellule de mémoire vive statique selon l'invention peut être avantageusement utilisée. La configuration de mémoire qui est représentée est indiquée, pour la commodité de la description, comme étant accessible bit par bit. Par exemple, la mémoire peut comprendre un nombre différent de cellules de mémoire, par exemple 32 000, 64 000, etc., et peut être rectangulaire au lieu d'être carrée comme représenté. Il faut en outre noter que, bien que la mémoire schématiquement représentée sur la figure 1 puisse être utilisée à la fois.avec des mémoires vives dynamiques et des mémoires mortes programmables, elle est représentée dans le cas d'une mémoire vive statique perfectionnée qui est l'objet de la présente demande. La mémoire de la figure 1 comprend plusieurs bits disposés suivant une matrice à 128 lignes et 128 colonnes, chaque bit représentant un bit mémorisé de -données binaires, à un état logique 1 ou 0. Les signaux d'adresse de ligne de mot qui sont appliqués à 128 lignes de mots Wn (W1W128) qui adressent les bits ou colonnes verticales, sont produits dans un décodeur et circuit de pilotage 10 de ligne de mot. Ce dernier travaille en fonction des niveaux logiques d'une adresse de ligne de mot à 7 bits, appliquée : à son entrée afin que l'un des 128.signaux de ligne de mot allant vers les valeurs positives, correspondant à la colonne de l'adresse du bit choisi, soit formé. De même, l'une des 128 lignes horizontales de données Dm (D1-D128) est sélectionnée par l'un des 128 signaux de sortie allant vers les valeurs positives Sm (Sl-S128) produits par le décodeur et sélecteur de ligne de. données 20. Les transis- tors Qn de sélection de données (Q1-Q128) sont connectés entre une ligne commune de données D et l'une- des 128 lignes respectives de ligne de la mémoire. Les grilles des transistors Q1-Q128 sont couplées respectivement aux sor- ties du sélecteur 20 de ligne de données. Le signal Sn allant vers les valeurs positives met le transistor associé NMOS Qn de sélection de données à l'état conducteur. Une seule des lignes de données D1-D128 est sélectionnée, c'est-à-dire qu'un seul signal Sn de décodage de sortie devient positif à un moment quelconque en fonction de l'adresse de ligne de données à 7 bits appliquée à l'entrée du décodeur 20. Les signaux choisis ou positifs Wn de ligne de mot et Dn de ligne de données établissent l'adresse, c'est-à- dire la ligne et la colonne du bit choisi, celui-ci se trouvant à l'intersection de la ligne verticale choisie de mot et de la ligne horizontale choisie de données. Bien que les lignes de données Dn de la figure 1 soient représentées sous forme de lignes simples par raison de simplicité, il est courant qu'elles comportent en fait deux lignes complé- mentaires de données pour chaque bit. Dans cette configura- tion, deux transistors NMOS de sélection de données sont incorporés pour chaque ligne de données à la place du seul transistor de données représenté dans la mémoire de la figure 1. Le bit de données qui est adressé est connecté à la ligne commune D qui est connectée à l'entrée d'un amplifi- cateur de détection 12. Le signal de sortie de l'amplifica- teur de détection parvient à l'entrée d'un circuit tampon 14 de sortie dont la sortie est connectée à un ensemble 16 de sortie de données. La ligne commune D de données est aussi connectée à la source d'un transistor d'écriture NMOS N5 dont le drain est connecté à la sortie d'un circuit tampon 18 d'entrée de données. L'entrée du circuit tampon 18 est connectée à un dispositif d'entrée de données 22. La grille du transistor N5 reçoit le signal d'écriture. Pendant l'exécution d'une opération de lecture dans la mémoire 1, une ligne de mot Wn est mise à un niveau élevé, l'un des transistors NMOS Qn de sélection de données est choisi, c'est-à-dire mis à l'état conducteur, et les données conservées dans le bit choisi sont appliquées à T'amplificateur 12 de détection à partir duquel les données lues sont transmises par le circuit tampon 14 de sortie de manière qu'elles commandent une capacité externe de valeur élevée par exemple. Au cours d'une opération d'écriture, une ligne de mot Wn correspondant à la colonne ou au bit auquel les nouvelles données doivent être écrites, est mise à l'état élevé, le transistor N5 est mis à l'état conducteur par un signal d'écriture qui passe à un niveau élevé et l'un des transistors choisis de passage Qn, correspondant à la ligne du bit auquel les nouvelles données doivent être écrites, est mis à l'état conducteur. Les données provenant du cir- cuit tampon d'entrée 18 sont alors transmises par le transistor N5 et le transistor choisi de passage Qn au bit choisi si bien que le bit choisi est mis à l'état logique 1 ou 0 d'une manière nette. Comme noté précédemment, chacun des bits de la mémoire de la figure 1 peut appartenir à une mémoire vive statique ou dynamique. Une mémoire vive statique de la technique antérieure telle que représentée sur la figure 2 comprend six transistors MOS, deux transistors abaisseurs NMOS T1 et T3, deux transistors élévateurs PMOS T2 et T4, et deux transistors d'accès NMOS T5 et T6. Comme représenté sur la figure 2, les grilles des transistors Tl et T2 sont connectées de même que les grilles des transistors T3 et T4. Les sources des transistors T2 et T4 sont connectées & une alimentation de tension positive telle que +5 V, et leurs drains sont connectés aux sources des transistors T1 et T3 et à la grille de l'autre transistor PMOS. Les sources des transistors Tl et T3 sont connectées à la masse. Des noeuds complémentaires de mémorisation de don- nées d et d sont établis aux connexions communes des drains du transistor NMOS T3 et du transistor PMOS T4, et du-tran- sistor NMOS Nl et du transistor PMOS T2 respectivement. Ces noeuds de données sont aussi couplés respectivement aux drains des deux transistors NMOS d'accès T5 et T6. Les grilles des transistors T5 et T6 sont connectées à une ligne de mot Wn, et leurs sources sont connectées respecti- vement aux lignes de données ou de bits équilibrés D et D qui sont couplées par les transistors de sélection de don- nées aux entrées d'un amplificateur de détection (non représenté sur la figure 2). Etant donné que six disposi- tifs NMOS sont nécessaires, par rapport à une cellule de mémoire vive dynamique qui ne nécessite qu'un seul disposi- tif MOS et un condensateur, la mémoire vive statique clas- sique telle que représentée sur la figure 2 nécessite une plus grande surface que la mémoire vive dynamique' et ne peut donc pas être aussi dense. L'invention a pour objet la réalisation d'une cellule de mémoire vive statique qui nécessite un plus petit nombre de dispositifs MOS et qui peut ainsi être réalisée avec une densité accrue qui est plus comparable à celle d'une mémoire'vive dynamique. A cet effet, comme représenté sur.la figure 3, la cellule 30 de mémoire statique de mode de réalisation représenté est sous forme d'une bascule à couplage croisé formée de quatre transistors NMOS Ni, N2, N3 et N4. Plus précisément, comme l'indique la figure 3, les drains des transistors N1 et N2 sont connectés respectivement aux grilles des transistors N4 et N3, et leurs sources sont connectées respectivement aux lignes de données complémen- taires Dn et Dn. Les drains des transistors N3 et N4 sont aussi connectés respectivement aux sources des transistors Ni et N2, et les sources des transistors N3 et N4 sont toutes deux connectées à la masse. Les grilles des transis- tors Ni et N2 sont connectées chacune à la ligne de mot W qui reçoit le signal de ligne de mot Wn du circuit décodeur et de pilotage de ligne de mot (10 sur la figure 1). Les données mémorisées dans la cellule sont représentées par le signal du noeud d, et son complément logique est représenté au noeud d. Les lignes de données Dn et Drn sont connectées res- pectivement par les circuits source-drain des dispositifs NMOS de passage de sigtaux N5 et N6 aux lignes de données D et D. Les grilles des dispositifs N5 et N6 reçoivent cha- cune le signal de détection de lignes de données Sn du sélecteur de lignes de données '(20 sur la figure 1). Les lignes de colonne Dn et'Dn sont aussi connectées aux drains des transistors PMOS P1 et P2 respectivement. Les sources des transistors Pi et P2 sont connectées chacune à une alimentation à +5 V et leurs grilles sont chacune mises à la masse afin que les transistors soient toujours à l'état conducteur. Les rapports largeur-longueur (W/L) des transistors Ni et N2 de la cellule de mémoire vive statique de la figure 3 sont de préférence les mêmes et de préférence de l'ordre du cinquième de celui des transistors N3 et N4 qui il sont aussi de préférence les mêmes. Etant donné ces dimen- sions relatives des transistors, la résistance des transis- tors Ni et N2 à l'état conducteur est de préférence de l'ordre de cinq fois supérieure à celle des transistors N3 et N4. Ainsi, lorsque le signal de la ligne de mot est élevé, les transistors Ni et N2 sont mis à l'état conduc- teur, si bien que le bit ou la cellule 30 peut être consi- déré comme une bascule à couplage croisé dans laquelle les transistors Ni et N2 sont des résistances de charge pour les potentiels positifs des lignes de données Dn et Dn. Les lignes de données D et D sont couplées à la sortie d'un circuit de pilotage 40 de lignes de données ainsi qu'à l'entrée d'un amplificateur différentiel de détection 50. Le circuit 40 de pilotage de lignes de don- nées reçoit un signal d'entrée d'un circuit tampon d'entrée de données (18 sur la figure 1) et le signal d'écriture. Le signal de sortie de l'amplificateur de détection 50 est appliqué à un circuit tampon de sortie de données (14 sur la figure 1). Le rapport W/L des transistors Pl et P2 est avanta- geusement choisi afin que la résistance de chacun d'eux, lorsqu'ils sont à l'état conducteur, soit inférieure à la résistance à l'état conducteur des transistors Ni et N3 et - des transistors N2 et N4 qui sont connectés en série. Ainsi, même si un bit est mis à l'état conducteur lorsque sa ligne de mot Wn devient positive (niveau élevé), les lignes de données Dn et Dn ne peuvent pas passer à un très faible niveau, de préférence qui n'est pas inférieur de plus de 2 V à 5 V à cause de leur connexion par l'intermé- diaire des transistors Pl-et P2 à +5 V. Les transistors PMOS P1 et P2 sont mis à l'état conducteur en permanence et ils ont pour rôle de mettre les lignes de données Dn et Dn à +5 V lorsque le bit n'est pas adressé ou concerné par le passage à un niveau élevé de sa ligne de mot Wn. Lorsque la cellule 30 n'est pas concernée (dans une opération réelle de la mémoire, une cellule n'est pas concernée habituellement), la ligne de mot Wn est à 0 V et les transistors Ni et N2 sont mis à l'état non conducteur. Le fait qu'un signal logique O ou 1 est mémorisé dans la cellule est déterminé par les valeurs de la tension aux noeuds d et d. On suppose par exemple qu'un 1 est mémorisé lorsque le noeud de est à une tension élevée dépassant la tension de seuil Vtn du transistor NMOS et le noeud d est à O V, et qu'un O est mémorisé lorsque le noeud d est à un niveau élevé et le noeud d à O V. Lorsque la ligne de mot Wn est à un faible niveau, l'une quelconque de ces deux conditions est stable, mis à part le courant de fluide, car lorsque l'un des noeuds d et d est élevé et l'autre est à un faible niveau, seules les fuites de drain peuvent décharger le noeud à tension élevée et le noeud à tension plus basse est déjà totalement déchargé à O V. Etant donné les pertes dues à ces fuites, la cellule de mémoire vive statique 30 doit être régénérée périodiquement afin que les données mémorisées soient conservées. La présente invention assure une telle régénération de la cellule de la manière décrite dans une partie ultérieure du présent mémoire. On peut maintenant décrire le fonctionnement de la cellule de mémoire vive statique selon l'invention, dans le mode de réalisation de la figure 3, pour l'exécution des opérations de lecture, de régénération et d'écriture, en référence aux formes d'ondes des figures 4 et 5. Opérations de lecture Dans une opération de lecture, le signal Wn de la ligne de mot (figure 4) est pulsé de O à +5 V. Par exemple, si un 1 a été mémorisé au noeud de données d (une tension positive supérieure à la tension de seuil (Vtn) du disposi- tif NMOS N3), et un O est mémorisé au noeud d (O V), comme représenté sur la figure 4, la tension de la ligne de don- nées Dn tend alors à passer à un faible niveau et la ligne de données Dn reste à +5 V (figure 4). Les signaux des lignes de données Dn et Dn d'une ligne sont sélectionnés par le sélecteur 20 et transmis à l'amplificateur différen- tiel 50 de détection qui amplifie la différence entre les lignes de données Dn et Dn pour une oscillation logique complète. Par exemple, si la tension de la ligne de données Dn est inférieure à celle de la ligne de données -Dn, le signal de sortie de l'amplificateur O50 de détection est à O V et, si la tension de la ligne de données Dn est infé- rieure à celle de la ligne de données Dn, le signal de sortie de l'amplificateur de détection est de +5 V. Bien que les noeuds d et d soient représentés sur la figure 4 comme changeant au cours-de la lecture, le signal du noeud d est égal à O V avant et après lecture, bien qu'il existe un certain bruit pendant la lecture et que le signal du noeud d soit plus positif que Vtn avant et après lecture, même si l'amplitude du signal du noeud d subit une augmen- tation permanente. Opération de régénération. Dans une opération de régénération telle que repré- sentée sur la figure 4, la ligne de mot Wn est pulsée uni- quement à environ +2,5 V et non à +5 V. Le circuit destiné à donner les différents niveaux à la ligne de mot pour les opérations de lecture et de régénération est décrit dans la suite en référence à la figure 6. Avant apparition de cette impulsion de régénération, le noeud d est à 0 V et le noeud d a présenté des fuites jusqu'à une valeur légèrement supé- rieure à 1 V. L'impulsion-de régénération de la ligne de mot Wn met à l'état conducteur les transistors Nl et N2 constituant les résistances de charge si bien que la cel- lule est mise sous forme d'une bascule à couplage croisé qui augmente la tension du noeud d, à proximité de 2 V. Etant donné l'amplitude réduite de la ligne de mot Wn, les transistors Nl et N2 ne passent pas à l'état conducteur à une résistance aussi faible que pendant la lecture, et la tension de la ligne de données Dn ne descend pas autant. Comme représenté sur la figure 3, lorsqu'une cellule de mémoire vive statique de la même ligne de bit est lue, alors qu'une autre cellule de mémoire vive statique est en cours de régénération, les mêmes lignes dedonnées Dn et Dn sont utilisées comme dans l'opération de lecture. La figure 4 représente les formes d'ondes qui sont utilisées dans le fonctionnement de la cellule de mémoire de la figure 3 et son circuit associé lorsque les données mémorisées dans la cellule régénérée sont opposées à celles de la cellule dont les données sont lues, c'est-à-dire dans le pire des cas. Comme représenté à droite de la figure 4, dans ce cas, le signal de la ligne de données Dn est encore inférieur à celui de la ligne de données Dn si bien que la différence convenable entre ces lignes de données est appliquée à l'entrée de l'amplificateur de détection, et qu'un signal convenable est produit à la sortie de l'amplificateur de détection. Il faut ainsi noter qu'une opération de régénération n'a pas d'effet discernable sur une opération de lecture ou, en d'autres termes, la régénération des données est transparente vis-à-vis de la lecture dans la cellule de mémoire vive statique selon l'invention. Il faut aussi noter que, à un moment donné quelconque, une seule autre cellule seulement est régénérée avec les mêmes lignes données Dn et Dn qu'une cellule qui est en cours de lec- ture. En conséquence, l'effet de la régénération sur une opération d'écriture n'est jamais supérieur à celui qu'on vient de décrire et qui est représenté par les formes d'ondes de la figure 4. Opération d'écriture Dans une opération d'écriture, comme représenté sur la figure 5, le signal de la ligne de mot Wn est pulsé à une tension maximale de +5 V. Simultanément, le circuit 40 de pilotage de ligne de données met la ligne de données commune D ou D à un faible niveau. Par exemple, la ligne.D est à un faible niveau lorsqu'un 0 doit être écrit, et la ligne D est à un faible niveau lorsqu'un 1 doit être écrit. La ligne de données D ou D qui est mise à un faible niveau -communique avec une ligne choisie de données Dn ou Dn par l'intermédiaire des dispositifs N5 et N6 respectivement, si bien que la ligne de données Dn ou Dn passe à un faible niveau. La résistance série du transistor N5 ou N6 et la résistance de sortie du circuit'de pilotage de ligne de données doivent être suffisamment faibles pour que les lignes de données Dn ou Dn passent à un faible niveau malgré les transistors P1 et P2 qui essaient de maintenir les lignes de données à un niveau élevé. La figure 5 repré- sente l'état du signal utilisé lorsque le noeud d est ini- tialement à 0 V et le noeud d est à un niveau élevé, avec création du signal de lecture représenté sur la figure 5. Pendant une opération d'écriture, la ligne de données D-N est mise à un faible niveau afin qu'un 0 soit écrit au noeud d et la ligne de données Dn reste à un niveau élevé afin qu'un 1 soit écrit au noeud d, l'état du bit étant ainsi changé. Après que l'état du bit a été change, une opération suivante de lecture réalisée sur la cellule indique une inversion des signaux des lignes de données Dn et DFn. Comme représenté la figure 5, la ligne de données Dn est mise à un faible niveau de 2 V seulement et non 0 V, indiquant que, si une autre cellule est en cours de régéné- ration en même temps, sur les mêmes lignes de données Dn et Dn, les tensions grille-source des transistors Nl et N2 ne sont pas suffisamment élevées pour mettre ces transistors à l'état conducteur qui permet l'écriture dans cette cellule. La tension grille-source est de 2,5 V moins 2,0 V, soit 0,5 V. On comprend ainsi que la régénération est aussi transparente à l'écriture, c'est-à-dire que l'écriture d'un niveau de nouvelles données dans la cellule ne peut pas être réalisée pendant la régénération de la cellule; elle n'affecte pas de manière nuisible la régénération. Après la description de l'organisation et du fonc- tionnement de la nouvelle cellule de mémoire vive statique selon l'invention, on décrit en référence aux figures 6 à 9 les modes de réalisation préférés de circuit qui peuvent être utilisés avantageusement pour la mise en oeuvre du fonctionnement de la cellule de mémoire. On se réfère d'abord à la figure 6 qui représente les décodeurs de ligne de mot (figures 6a et 6b) qui transmettent respectivement lesîsignaux de commande de régénération et d'adresse à un circuit 10 de pilotage de ligne de mot (figure 6c). Dans le cas d'une mémoire sta- tique de 16 000 cellules telle que décrit dans l'exemple précédent, les 7 bits d'adresse des 7 lignes d'adresse sont appliqués à un décodeur d'adresse 100 qui, suivant les niveaux logiques des 7 bits d'adresse, sélectionne l'une des lignes d'adresse de sortie An (A1-A128) afin qu'elle passe à un niveau élevé (par exemple 0 V) alors que les 127 autres lignes d'adresse restent à un niveau élevé (par exemple +5 V). - Dans une opération de régénération, 7 bits de régé- nération circulent ou sont transmis de façon cyclique par un compteur 110 à 7 bits de régénération qui crée séquen- tiellement ou cycliquement un signal de sortie à 7 bits passant par toutes les 128 combinaisons logiques possibles. Le signal de sortie à 7 bits du compteur 110 de régénéra- tion est appliqué à un décodeur 120 à 128 bits qui, suiv?-t les niveaux logiques des 7 bits de régénération a appliqués à son entrée, par le compteur 110, sélecto.... l'un de ses 128 bits Rn (R1-R128) afin qu'il passe à un faible niveau, c'est-à-dire 0 V, les autres bits non sélec- tionnés restant à un niveau élevé (par exemple +5 V). Les signaux sélectionnés d'adresse et de régénéra- tion An et Rn sont tous deux appliqués à un circuit de pilotage de ligne de mot tel que le circuit 10 représenté sur la figure 6(c), et il faut noter qu'un tel circuit est utilisé pour chacune des 128 colonnes de la mémoire vive statique à 16 000 bius. Comme représenté sur la fige ' 6(c), le circuit de pilotage de ligne de mot comprend deux transistors MOS P3 et P4 dont les sources sont connectées en commun à une tension d'alimentation de +5 V. La grille du transistor P3 reçoit le signal d'adresse An du décodeur de la figure 6(a) et la grille du transistor P4 reçoit le signal de régénération Rn du décodeur de la figure 6(b). Les drains des transistors P3 et P4 sont aussi connectés en commun à un noeud de sortie 130 auquel est produit le signal de ligne de mot Wn. Le noeud 130 est aussi connecté à la source d'un transistor NMOS N7 dont la grille reçoit aussi le signal d'adresse An. Le drain des transistors NMOS N7 est connecté à ia source d'un autre transistor NMOS N8 dont le drain est connecté à la masse. La grille du transistor N8 reçoit une tension continue de référence RW à 2,5 V environ, transmise à chacun des 128 circuits de pilotage de mot par un générateur de référence décrit dans la suite en référence à la figure 7. Lorsque le circuit de pilotage de ligne de mot reçoit un signal choisi d'adresse An (à un faible niveau ou 0 V) et un signal de référence RW de niveau élevé (+5 V), le transistor P3 est mis à l'état conducteur, les transis- tors P4 et N7 à l'état non conducteur et le transistor N8 à l'état conducteur. Le signal Wn du noeud 130 est ainsi transmis par le circuit source-drain du transistor P3 et passe à un niveau élevé à +5 V. Cette opération se produit pour une opération de lecture et une opération d'écriture. Dans une opération de régénération, le signal choisi de régénération Rn, comme décrit précédemment, est à un faible niveau ou 0 V. Le signal Rn de faible niveau met le transistor P4 à l'état conducteur alors que le signal An non choisi de niveau élevé (+5 V) de la grille du transis- tor N7 met ce dispositif à l'état conducteur. Dans ces conditions, la résistance des dispositifs conducteurs, les transistors P4 et les transistors N7 et N8 montés en série entre l'alimentation à +5 V et la masse, forment un divi- seur de tension. En conséquence, dans une opération de régénération, le signal Wn de la ligne de mot au noeud 130 ne passe pas à +5 V mais au contraire, étant donné le fonc- tionnement de ce diviseur de tension, s'élève seulement à environ 2 à 2,5 V. Le circuit générateur de référence représenté sur la figure 7 crée le signal de référence RW utilisé dans le fonctionnement du circuit de pilotage de ligne de mot de la * figure 6(c). Comme représenté sur la figure 7, un- amplifi- cateur différentiel CMOS 140 est incorporé au cadre indiqué en trait interrompu. L'amplificateur différentiel 140 comprend deux dérivations, l'une comprenant le transistor PMOS P7 et le transistor NMOS N13, et l'autre comprenant le transistor TMOS P8 et le transistor NMOS N14. Les grilles des transistors P7 et P8 sont connectées en commun et à la source du transistor N13. Les drains des transistors N13 et N14 sont connectés à la masse et les sources des transis- tors P7 et P8 sont connectées à l'alimentation +V. La source du transistor N14 est connectée au drain du transis- tor P8 et a un noeud de sortie 150. L'amplificateur différentiel 140 reçoit des signaux complémentaires d'entrée In et In et crée le signal de référence RW à son noeud de sortie 150, qui est en phase avec le signal d'entrée In et qui n'est pas en phase avec le signal d'entrée In. Le signal d'entrée In est obtenu au noeud 160 établi à la connexion commune du drain du tran- sistor PMOS P5 et du drain du transistor NMOS N10. La source du transistor P5 est connectée à une ligne d'alimen- tation +V. La grille du transistor P5 est connectée à la masse, la grille du transistor N10 reçoit la tension d'ali- mentation +V, et sa source est connectée à la source d'un transistor NMOS N9. Le drain du transistor N9 est connecté à la masse et sa grille est connectée au noeud de sortie 150. De même, l'entrée complémentaire In est créée au noeud 170 formé à la connexion commune des drains d'un transistor PMOS P6 et d'un transistor NMOS N12. La source du transistor P6 est connectée à la ligne +V et sa grille est connectée à la masse. La source du transistor N12 est connectée à la fois au drain et à la grille d'un transistor NMOS Nll dont la source est connectée à la masse. Le signal d'entrée In au noeud 170 est relié à une tension de réfé- rence tirée du diviseur de tension constitué des transis- tors P6, N12 et Nil. Les rapports W/L des transistors Nll et N12 sont élevés par rapport à celui du transistor P6 si bien que le niveau de tension du signal d'entrée In est supérieur à deux fois les tensions de seuil NMOS ou par exemple entre 2,0 et 2,5 V. Le signal d'entrée In est tiré au noeud 150 du divi- seur de tension formé du transistor PMOS P5 et des transis- tors NMOS N10 et N9. Ce diviseur dé tension correspond avantageusement intimement à la partie du-circuit de pilo- tage de ligne de mot (figure 6(c)) constituée des transis- tors P4, N7 et N8. Dans le circuit de la figure 7, le tran- sistor P5 est avantageusement identique au transistor P4 du circuit de la figure 6(c) et est toujours mis à l'état conducteur. De même, le transistor N9 du circuit de la figure 7 est avantageusement identique au transistor N8 du circuit de la figure 6(c) et le transistor N10 de la figure 3 est avantageusement identique au transistor N7 du circuit de la figure 6(c). Le transistor NiO' conduit toujours, c'est-à-dire qu'il est. mis à l'état conducteur, car sa grille est connectée à l'alimentation +V. Lors du fonctionnement du circuit de la figure 7, le signal de sortie de l'amplificateur différentiel 140, le signal de référence RW au noeud de sortie 150, est mis par un trajet de contre-réaction (transistors N9, N10 et P5) à la tension du noeud d'entrée 160 à laquelle le signal d'en- trée In est appliqué. L'amplificateur différentiel 140 essaie de faire varier son signal de sortie afin que les, deux entrées In et In soient égales, mais comme le gain de l'amplificateur 140 n'est pas très élevé, les niveaux des signaux d'entrée In et In ne sont pas exactement égaux mais sont suffisamment proches. Cette tension de sortie, qui constitue le signal de référence RW appliqué à la grille du transistor N8 du cir- cuit de pilotage de ligne de mot de la figure 6(c) est à un niveau convenant pour que, lorsque le signal de référence RW est appliqué à la grille du transistor P4 dans le cir- cuit de la figure 6(c), le signal de sortie de ce circuit, dans la ligne de mot Wn, soit compris entre 2 et 2,5 V de la manière voulue. Le circuit de la figure 7, qui crée la tension de référence RW, suit ainsi les variations dans un transistor NMOS ou PMOS quelconque du circuit, tout en étant indépendant de ces variations, qui peuvent apparaitre par exemple à la suite des variations d'un processus ou des variations de la tension d'alimentation ou de la tempéra- ture. Le résultat de la disposition de ce circuit est que le niveau de la ligne de mot Wn pendant la régénération (lorsque Rn a un faible niveau) est toujours légèrement supérieur au double de la tension de seuil NMOS, de la manière voulue. Le circuit 40 de pilotage de ligne de données (.figure 1) qui crée les deux signaux complémentaires par des lignes de données complémentaires D et D utilisées lors du fonctionnement de la cellule de mémoire vive statique de la figure 3 est représenté sur la figure 8. Comme repré- senté, le circuit reçoit une tension de référence d'entrée- RD appliquée aux circuits communs source-drain des transis- tors P9, N17 et P10, N19. Un autre signal d'entrée du cir- cuit, le signal de données I, est appliqué à une première entrée d'une porte NON-ET 172 et, par un inverseur 174, à une première entrée d'une seconde porte NON-ET 176. Le signal d'écriture est appliqué aux autres entrées des portes NON-ET 172 et 176. - Le signal de sortie de la porte 172 est appliqué aux grilles du transistor PMOS P9 et d'un transistor NMOS N18 et par un inverseur 178 à la grille du transistor NMOS N17. Le signal de sortie de la grille 176 est appliqué aux grilles des transistors PMOS P10 et d'un transistor NMOS N20 et, par un inverseur 180, à la grille du transistor NMOS N19. La source du transistor N18 est connectée à la connexion commune sourcedrain des transistors P9, N17 et-à la grille d'un transistor NMOS de sortie N15. Le drain du transistor N18 est connecté à la masse. De même, le drain du transistor N20 est connecté à la connexion source-drain des transistors P10, N19 et à la grille du transistor NMOS de sortie N16. Les sources des transistors N15 et N16 sont connectées à la masse et leurs drains transmettent respectivement les signaux des lignes de données de sortie D etD. Lors du fonctionnement du circuit de la figure 8, lorsque le signal d'écriture est à un faible niveau, les signaux des grilles des transistors N15 et N16 sont tous deux à un faible niveau (0 V). Lorsque les signaux d'écri- ture et I sont tous deux à un niveau élevé, la tension de référence RD est appliquée à la grille du transistor N15 et 0 V est appliqué à la grille du transistor N16. Lorsque le signal d'écriture est élevé et le signal I a un faible niveau, la tension de référence RD est appliquée à la grille du transistor N16 et 0 V est appliqué à la grille du transistor N15. Lorsque l'un des transistors N15 et N16 est mis à l'état conducteur par application de la tension de référence RD à sa grille, les transistors conduisent avec une résistance réglée qui est suffisante pour que les lignes de données D et D et ainsi les lignes de données Dn et Dn (figure 3) selon le cas, ne soient pas mises à 0 V- mais seulement à environ 1,5 à 2 V. La figure 9 représente un circuit générateur d'une tension de référence RD utilisé dans le circuit de pilotage de ligne de données de la figure 8. Comme représenté, le circuit de la figure 9 comprend un amplificateur différen- tiel 190 dans le rectangle formé en trait interrompu. L'amplificateur 190 comprend une dérivation comportant un transistor PMOS P13 et un transistor NMOS N24, et une seconde dérivation qui contient un transistor PMOS P14 et un transistor NMOS N25. La tension RD de référence est produite à un noeud de sortie 200 de la connexion commune des drains des transistors P14 et N25. - Un signal In est dérivé au noeud 210 d'un diviseur de tension qui comprend un transistor PMOS Pll et des tran- sistors NMOS N21 et N22 connectés en série entre la -ligne d'alimentation +V et la masse. La grille du transistor Pll est à la masse, la grille du transistor 21 reçoit la ten- sion d'alimentation +V et le transistor à l'état conduc- teur, et la grille du transistor N22 est connectée'au noeud afin qu'elle reçoive le signal de sortie RD de l'ampli- ficateur différentiel. De même, 16esignal- In est dérivé à un noeud 220 d'un diviseur de tension comprenant un tran- sistor PMOS P12 et un transistor NMOS N23 connectés entre la ligne d'alimentation +V et la masse. La dimension du transistor Pll est la même que celle des transistors P1 et P2 (figure 3), la dimension du tran- sistor N21 est la même que celle des transistors N5 et N6 (figure 3), et la dimension du transistor N22 est la même que celle des transistors N15 et N16 (figure 8). En outre, le rapport W/L du transistor N23 est supérieur à celui du transistor P12 si bien que le signal In est par exemple à 1,5-V c'est-à-dire légèrement supérieur à une tension de seuil NMOS. Lors du fonctionnement du circuit de la figure 9, l'amplificateur différentiel 190 essaie d'ajuster son signal de sortie, le signal de pilotage de référence RD, de manière que les niveaux des signaux In et In deviennent égaux. En conséquence, le niveau des signaux de pilotage de référence RD suit toutes les variations des paramètres de traitement et de fonctionnement et crée automatiquement un signal de référence d'environ 1,5 V. Il faut noter qu'une cellule de mémoire vive sta- tique qui ne nécessite que quatre transistors MOS, contrai- rement à la cellule de mémoire vive statique classique ou habituelle qui nécessite six dispositifs MOS, a été décrite dans le présent mémoire comme comprenant des transistors, uniquement de type NMOS, mais ceci n'est pas nécessaire à la mise en oeuvre de l'invention, bien que les quatre tran- sistors MOS qui constituent la nouvelle cellule de mémoire vive statique selon l'invention soient de préférence du même type de conductivité. Il faut en outre noter que les circuits de commande et d'adresse décrits pour la commande de la cellule de mémoire vive statique ainsi que les détails des circuits de la cellule de la mémoire vive sta- tique, peuvent aussi être modifiés sans sortir du cadre de l'invention. REVENDICATIONS 1. Mémoire vive comportant une ligne de mot (Wn) et des lignes complémentaires de données (Dn, Dn) et une cel- lule -de mémoire, caractérisée en ce que la cellule de mémoire comprend des noeuds complémentaires de données (d, d) destinés à mémoriser les signaux de données à l'un de deux niveaux, les signaux de données des noeuds de données nécessitant une régénération périodique pour garder les valeurs voulues, la cellule de mémoire comprenant un pre- mier et un second transistor MOS (Ni, N2) ayant chacun une borne de sortie connectée respectivement à l'une des lignes de données, une seconde borne de sortie connectée respecti- vement aux noeuds de données et une borne de commande connectée à la ligne de mot, et un troisième et un qua- trième transistor MOS (N3, N4) ayant chacune une borne de sortie connectée respectivement à l'un des noeuds de don- nées (d, d).et une bonne de commande connectée respective- ment à l'autre des noeuds de données, la mémoire comportant en outre un dispositif destiné à appliquer un premier signal de commande à un premier niveau à la ligne de -mot pendant une opération de lecture ou d'écriture et à appli- quer un second signal de commande à un niveau inférieur à celui du premier signal de commande pendant une opération de régénération, le signal de niveau inférieur provoquant la mise à l'état conducteur du premier et du second tran- sistor avec une résistance supérieure à celle que donne le premier signal de commande de niveau plus élevé. 2. Mémoire selon la revendication 1, caractérisée en ce que les résistances du premier et du second transistor (N1, N2) sont pratiquement égales, et les résistances du troisième et du quatrième transistor (N3, N4) sont prati- quement égales. 3. Mémoire selon la revendication 1, caractérisée en ce que les résistances du premier et du second transistor (N1, N2) sont supérieures à celles du troisième et du qua- trième transistor (N3, N4). 4. Mémoire selon la revendication 3, caractérisée en ce que la résistance du premier et du second transistor (Ni, N2) est cinq fois supérieure à celle du troisième et du quatrième transistor (N3, N4). 5. Mémoire selon la revendication 4, caractérisée en ce qu'elle comprend en outre un cinquième et un sixième transistor ayant une borne de sortie qui est reliée respec- tivement à l'une des lignes de données (Dn, Dn). 6. Mémoire selon la revendication 5, caractérisée en ce que les résistances du cinquième et du sixième transis- tor sont respectivement inférieures aux résistances série combinées du premier et du troisième transistor, et du second et du quatrième transistor respectivement. 7. Mémoire selon la revendication 6, caractérisée en ce que les premier, second, troisième et quatrième transis- tors (N1-N4) sont tous d'un premier type de conductivité. 8. Mémoire selon la revendication 7, caractérisée en ce que le cinquième et le sixième transistor sont tous deux d'un second type de conductivité. 9. Mémoire selon la revendication 8, caractérisée en ce que le premier, le second, le troisième et le quatrième transistor (Ni, N4) sont des transistors NMOS, et le cin- quième et le sixième transistor sont des transistors PMOS. 10. Mémoire selon la revendication 1, caractérisée en ce qu'elle comprend en outre un cinquième et un sixième transistor ayant une borne de sortie qui est reliée respec- tivement à l'une des lignes de données (Dn, Dn). 11. Mémoire selon la revendication 1, caractérisée en ce que les résistances du cinquième et du sixième transis- tor sont respectivement inférieures aux résistances série combinées du premier et du troisième transistor, et du second et du quatrième transistor respectivement. 12. Mémoire selon la revendication 1, caractérisée en ce que les premier, second, troisième et quatrième transis- tors (N1-N4) sont tous d'un premier type de conductivité. 13. Mémoire selon la revendication 12, caractérisée en ce que le cinquième et le sixième transistor sont tous deux d'un second type de conductivité. 14. Mémoire selon la revendication 13, caractérisée en ce que le premier, le second, le troisième et le qua- trième transistor (N1, N4) sont des transistors NMOS, et le cinquième et le sixième transistor sont des transistors PMOS.