Brevet FR2656479A1 — publié le 19910628

Dispositif d'insertion d'éléments binaires d'information dans une structure de trame déterminée. La présente invention concerne les transmissions numériques, et plus particulièrement les transmissions numériques en mode multiplex temporel. Les structures de trames de trains numériques ainsi multiplexés sont variables suivant le débit des affluents à multiplexer et font, pour la plupart d'entre elles, l'objet de recommendations de la part du CCITT. Elles comportent d'une manière générale des emplacements temporels réservés à la transmission de signaux dits d'information représentant la charge de trafic utile à transmettre et des emplacements temporels réservés à la transmission de signaux dits auxiliaires, tels que des signaux de service ou de justification. La présente invention a plus particulièrement pour objet un dispositif réalisant une insertion d'éléments binaires constitutifs d'un train numérique de débit donné aux emplacements temporels réservés à la transmission de signaux d'information de trames de structure donnée. L'invention s'applique particulièrement à la constitution de trames pour trains numériques multiplexés par multiplexage temporel d'affluents numériques à différents débits, suivant une hiérarchie de multiplexage synchrone, telle que définie dans les recommandations G 707, G 708, G 709 du CCITT. Le principe d'une telle hiérarchie de multiplexage est rappelé de façon schématique sur la figure 1 Les différents débits multiplexables par cette hiérarchie sont les débits 2 048 kbit/s - 8 448 kbit/s-34 368 kbit/s 1 554 kbit/s 6 312 kbit/s 44 736 kbit/s et 139 264 kbit/s recommandés par le CCITT et rappelés sur la partie droite de cette figure. Cette hiérarchie de multiplexage présente plusieurs structures de multiplexage possibles suivant le débit des affluents à multiplexer pour une application considérée, et chaque structure de mutliplexage, telle que celle repérée en traits renforcés sur cette figure, correspondant à des affluents à multiplexer de débits -2- 1 544 kbit/s 2 048 kbit/s 8 448 kbit/s et 34 368 kbit/s, comporte plusieurs niveaux hiérarchiques, repérés Ni, N 2, N 3 dans l'exemple considéré, en allant de la partie droite de la figure vers la partie gauche, dans le sens de formation des trames à partir des différents affluents. Aux différents niveaux hiérarchiques d'une structure de multiplexage sont susceptibles d'être introduits des affluents et sont constituées des entités appelées conteneurs et des entités appelées unités de mutliplexage Les unités de multiplexage constituées à un niveau hiérarchique donné, et référencées TU ou AU (T U 11, TU 12, TU 22 pour le niveau Ni, TU 31 pour le niveau N 2 et AU 4 pour le niveau N 3 dans l'exemple considéré) sont formées par adjonction, aux conteneurs constitués au même niveau hiérarchique, de signaux d'indexation et de justification de ces conteneurs par rapport à ces unités de multiplexage. Les conteneurs constitués à un niveau hiérarchique donné, et référencés VC (VC 11, VC 12, VC 22 pour le niveau Ni, VC 31 pour le niveau N 2, et VC 4 pour le niveau N 3 dans l'exemple considéré) sont formés chacun par adjonction de signaux auxiliaires, suivant le cas soit à un signal multiplex issu du multiplexage d'unités de multiplexage constituées à un niveau hiérarchique inférieur, soit à un signal, dit signal d'information, prélevé sur un affluent introduit au niveau considéré, référencé C(C 11, C 12, C 22 pour le niveau Ni, et C 31 pour le niveau N 2, dans l'exemple considéré). Dans le cadre de son application à la constitution de telles trames, l'invention est plus particulièrement utilisée pour réaliser une insertion d'affluents à l'intérieur de conteneurs. Dans ce qui suit on décrira plus particulièrement l'insertion d'un affluent C 4 à 139 264 kbit/s dans un conteneur VC 4. La figure 2 représente la structure de trame d'un conteneur VC 4, telle que définie par les avis précités du CCITT, ce conteneur VC 4 étant articulé en supertrames formées chacune d'une succession de neuf telles trames Comme il apparaît sur cette figure, les éléments binaires constitutifs du train numérique à 139 264 kbit/s formant l'affluent C 4 sont insérés dans cette trame par -3- groupes de 12 octets dits octets d'information, non référencés, et sont séparés par des octets dits d'insertion systématique, référencés X, Y Le premier groupe de 12 octets est toutefois précédé d'un octet référencé W affecté à la transmission d'éléments binaires d'information, l'octet W étant lui-même précédé d'un octet d'insertion systématique Le dernier groupe de 12 octets est de même précédé d'un octet particulier, référencé Z, affecté en partie à la transmission d'éléments binaires d'information, référencés I Le huitième élément binaire de l'octet Z est un élément binaire, référencé R, dit de remplissage, c'est-à-dire non pris en compte à la réception des trames du conteneur VC 4. Le septième élément binaire de l'octet Z est un élément binaire référencé S, dit d'opportunité de justification de l'affuent C 4 par rapport au conteneur VC 4, pour la trame considérée, et peut donc consister, suivant l'état de justification de cette trame, soit en un élément binaire d'information, soit en un élément binaire de remplissage. On rappelle que la justification est une technique classique permettant de réaliser une adaptation de débit entre le débit des éléments binaires qui sont à insérer, et le débit d'insertion de ces éléments binaires Dans l'exemple considéré, o il s'agit d'une justification positive, l'élément binaire S d'une trame est un élément binaire d'information de l'affluent C 4 sauf si cet affluent est justifié par rapport au conteneur VC 4 pour la trame considérée, auquel cas le bit S est un élément binaire de remplissage L'état justifié ou non justifié d'une trame est indiqué par la valeur d'un élément binaire C dit d'indication de justification, l'élément binaire C occupant en l'occurence le premier emplacement des octets d'insertion systématique X. La mise en oeuvre de cette technique requiert classiquement une mémoire-tampon dans laquelle sont inscrits les éléments binaires d'information incidents sous la commande d'une horloge d'écriture au rythme de ces éléments binaires et qui est lue sous la commande d'une horloge de lecture au rythme d'insertion considéré, et un comparateur de phase des horloges d'écriture et de -4- lecture commandant en fonction du résultat de la comparaison les éventuelles justifications En cas de justification, l'insertion d'un élément binaire de justification en lieu et place d'un élément binaire d'information provoque alors un retard à l'insertion de cet élément binaire d'information, qui est obtenu par un ajustement correspondant du rythme de lecture de la mémoire-tampon. Dans l'exemple considéré, les valeurs de débits en cause, soit 139 264 kbit/s, et 155 520 kbit/s sont telles que le dispositif réalisant cette insertion ne peut, s'il est réalisé suivant certaines technologies, fonctionner directement à ces débits mais à des débits réduits nécessitant une division des trains numériques entrants et sortants en "n" trains de débit réduit, auquel cas le principe de mémoire-tampon exposé ci-dessus n'est plus applicable directement. La présente invention a pour objet un dispositif d'insertion autorisant un fonctionnement à des débits réduits. La présente invention a pour objet un dispositif d'insertion d'éléments binaires d'information dans une structure de trame déterminée, à des emplacements déterminés, dont au moins un est susceptible de comporter au moins un élément binaire dit de justification, essentiellement caractérisé en ce qu'il comporte des moyens pour diviser le train numérique incident, de débit D 1, en "n" trains numériques de débit réduit Dl/n, une mémoire-tampon dans laquelle sont inscrits, au rythme D 1/n, et lus, à un rythme D 2/n, des mots successifs de "n" éléments binaires issus desdits moyens pour diviser, o D 2/n désigne le rythme d'insertion de ces mots dans les trames sortantes, associée à des moyens de commande de justification, par comparaison de ses rythmes de lecture et d'écriture, une mémoire dite élastique, de capacité déterminée pour contenir à chaque instant défini par le rythme d'insertion réduit D 2/n, des éléments binaires constitutifs de mots lus dans la mémoire-tampon et non encore insérés ou non encore réinsérés dans les trames sortantes, et en nombre variable, fonction des commandes de justification générées antérieurement, -5- des moyens pour sélectionner, à chaque instant défini par le rythme d'insertion réduit D 2/n, et en fonction des commandes de justification générées antérieurement, "n" éléments binaires contenus dans la mémoire élastique, qui sont à insérer ou à réinsérer à cet instant, des moyens de blocage temporaire de l'horloge de lecture de la mémoire-tampon lorsque la commande de justification générée à un instant donné est telle que le nombre d'éléments binaires à stocker dans la mémoire élastique dépasse une valeur limite prédéterminée de remplissage de cette mémoire. D'autres objets et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, faite en relation avec les dessins ci-annexés dans lesquels, outre les figures 1 et 2 déjà décrites: la figure 3 est un schéma de principe d'un dispositif d'insertion suivant l'invention, les figures 4 a et 4 b sont des tableaux illustrant le principe de fonctionnement de la mémoire élastique, la figure 5 est un schéma de la mémoire élastique et des moyens de sélection d'éléments binaires contenus dans cette mémoire élastique, la figure 6 est un schéma des moyens de commande de ces moyens de sélection et des moyens de blocage de l'horloge de lecture de la mémoire-tampon. Sur la figure 3, les éléments binaires constitutifs du train numérique entrant, c'est-à-dire, dans l'exemple considéré d'un affluent C 4 au rythme Dl de 139 264 kbit/s sont appliqués à un démultiplexeur 1 permettant, de façon connue, de diviser ce train en "n" trains de débit réduit, égal en l'occurrence à 34,816 kbit/s, "n" étant en effet pris, à titre d'exemple, égal à 4. Les mots successifs de quatre éléments binaires obtenus en sortie du démultiplexeur 1 sont inscrits dans une mémoire tampon 2, sous la commande d'un signal d'horloge H 1 au rythme de 34, 816 kbit/s obtenu par division par quatre du rythme D 1 récupéré dans un -6- circuit 3 de récupération de rythme opérant à partir du train numérique C 4 et commandant en outre le démultiplexeur 1. La lecture de la mémoire tampon 2 est commandée par un signal d'horloge H 2 de rythme égal à D 2/4, o D 2 désigne le rythme d'insertion d'éléments binaires à l'intérieur d'une trame d'un conteneur VC 4, dans lequel, ainsi qu'il sera vu ci-après, certaines transitions sont absentes Ce signal H 2 est obtenu, ainsi qu'il sera vu plus loin, à partir d'un signal H'2 définissant les instants d'insertion de mots de quatre éléments binaires issus du démultiplexeur 1. Un comparateur de phase 5 effectue pour chaque trame du conteneur VC 4, une comparaison de ces signaux d'horloge de commande d'écriture et de lecture, de manière à élaborer, suivant des critères connus, un signal SCJ de commande de justification, qui est mémorisé pendant la durée d'une trame dans une mémoire 6 et qui peut éventuellement représenter directement l'élément binaire C d'indication de justification. Les mots successifs de quatre éléments binaires obtenus en sortie de la mémoire tampon 2 sont transférés, sous la commande du signal H 2 dans un registre 7 de quatre éléments binaires. Avant écriture d'un nouveau mot dans le registre 7, le mot précédemment écrit dans ce registre est transféré dans un registre 8 de quatre éléments binaires également commandé par le signal H 2, l'ensemble formé par ces deux registres formant ainsi un registre à décalage opérant sur des mots de quatre éléments binaires. Le mot de quatre éléments binaires, ou quartet, à insérer à un instant donné, c'est-à-dire à une transition donnée du signal d'horloge H'2 dans une trame du conteneur VC 4 est obtenu en sortie d'un registre 9 de quatre éléments binaires commandé par le signal H'2, dans lequel a été inscrit à un instant précédent un quartet constitué comme on le verra par la suite, soit du quartet stocké dans le registre 7, soit d'un quartet formé pour partie d'éléments binaires du mot stocké dans le registre 7 et pour partie d'éléments binaires du mot stocké dans le registre 8, la sélection de ces éléments binaires étant effectuée au moyen d'un sélecteur 10. -7- Le sélecteur 10 est commandé par des signauxi, issus d'un séquenceur 11 qui délivre une valeur actualisée de ces signaux à partir de leur valeur précédente et à partir de signaux de commande consistant en un signal SOZ de synchronisation de deuxièmes quartets constitutifs des octets Z des trames VC 4, issu de la base de temps 4, et en le signal SCJ de commande de justification issu de la mémoire 6 recevant elle-même un signal ST de synchronisation de trames VC 4 également issu de la base de temps 4. L'ensemble formé par les registres 7, 8, 9 et par le sélecteur 10, ainsi que le séquenceur 11 seront décrits de façon plus détaillée dans ce qui suit. Le signal d'horloge H 2 est par ailleurs obtenu en bloquant certaines transitions du signal d'horloge H'2 au moyen d'un circuit de blocage 12, connu en soi, et commandé, comme il sera décrit par la suite, par le séquenceur 11. Les trames du conteneur VC 4 sont obtenues en sortie d'un multiplexeur 13 qui reçoit sur des premières entrées des quartets d'information issus du registre 9, sur une deuxième entrée l'élément binaire C d'indication de justification et sur des troisièmes entrées des éléments E correspondant à des éléments d'insertion systématique autres que l'élément binaire C d'indication de justification, ces éléments E formant avec l'élément binaire C des octets et donc des quartets entiers Ce multiplexeur est commandé par des signaux de synchronisation référencés SY, fournis par la base de temps 4, et repérant les emplacements correspondant aux divers éléments à insérer ainsi dans les trames du conteneur VC 4. On notera que le signal H'2 est constitué d'un signal d'horloge au rythme D 2/4 dans lequel les transitions correspondant aux emplacements des quartets formés des éléments E et de l'élément C sont absentes. On décrit maintenant en relation avec les tableaux des figures 4 a et 4 b, le principe de fonctionnement du sélecteur 10 et du séquenceur 11, en commençant par le tableau de la figure 4 a. -8- 0 12 M 3 ', Ao Al A 2 A 3, BOBIB 2 83 o C 1 CC C 3 Les sorties respectivement de la mémoire-tampon 2 et des registres 7, 8, 9, sur lesquelles sont délivrées à un instant-quartet quelconque des quartets stockés dans ces éléments. Soient par ailleurs ei ei+ e i+ 2 ei+ 3 les éléments binaires formant le quartet disponible à un instant quartet donné, correspondant à une transition donnée du signal d'horloge H'2, en sortie de l'un de ces éléments, les indices croissant de i à i+ 3 représentant l'ordre de réception de ces éléments binaires sur le train numérique incident de débit Dl et les éléments binaires d'indices croissants étant disponibles sur les sorties d'indices croissants respectivement de l'élément considéré. On a indiqué dans différentes colonnes correspondant à ces différents éléments les différents quartets stockés dans ces éléments pour différents instants quartets successifs t, correspondant à différentes lignes de ce tableau. On désigne par "m" le nombre d'éléments binaires du registre 7 sélectionné par le sélecteur 10, et par "n-m" le nombre d'éléments binaires du registre 8 sélectionnés par le sélecteur 10, "n" étant en l'occurence égal à 4. On suppose par ailleurs que les conditions initiales sont telles que le sélecteur 10 sélectionne à l'instant initial to les quatre éléments binaires présents sur les sorties A A A 2 A 3 du registre 7 ("m" étant alors égal à 4). Le sélecteur 10 continue alors à fonctionner de cette façon jusqu'à un instant constitué, pour fixer les idées, par l'instant quartet t 3, correspondant à l'emplacement de la deuxième moitié de l'octet Z pour la trame considérée. A cet instant, le quatrième élément binaire du quartet à insérer est un élément binaire de remplissage qui peut être constitué, ainsi que c'est le cas ici, de l'élément binaire, soit e 7, présent juste avant cet instant sur la sortie A Il est alors nécessaire de procéder à la répétition de l'élément binaire e 7 au début de l'instant quartet suivant. Le troisième élément binaire du quartet à insérer étant un élément binaire d'opportunité de justification, il peut également être nécessaire, suivant l'état de justification de la trame à cet instant, de procéder à la répétition de l'élément binaire e 6 au début de l'instant quartet suivant. Pour fixer les idées, on suppose que la trame considérée n'est pas justifiée et qu'il y a donc lieu de ne pas répéter l'élément binaire e 6 Dans ce cas, le quartet à insérer dans la trame à l'instant t 4, c'est-àdire le quartet stocké dans le registre 9 à cet instant, est le quartet e 7 e 8 e 9 e 10, le quartet inséré dans la trame à l'instant t étant le quartet e 4 e 5 e 6 e 7 Comme il apparaît sur ce tableau, le sélecteur 10 doit pour cela être positionné de manière à sélectionner le quatrième élément binaire (e 7) du quartet stocké dans le registre 8 et les trois premiers éléments binaires (e 8 e 9 e 1 Y) du quartet stocké dans le registre 7 ('lm" étant alors égal à 3). Le sélecteur 10 conserve cette nouvelle position jusqu'à l'instantquartet correspondant à l'emplacement de la deuxième moitié de l'octet Z de la trame suivante, choisi, à dessein et sans aucun rapport avec les valeurs numériques considérées pour l'indice i, comme étant l'instant t 5. Si la trame considérée n'est pas justifiée, la nouvelle position du sélecteur 10 à l'instant suivant t 6 doit alors permettre de sélectionner les deux derniers éléments binaires (e 14 e 5) du quartet stocké dans le registre 8 et les deux premiers éléments binaires (e 16 e 7) du quartet stocké dans le registre 7 ("m" étant alors égal à 2). En raisonnant de même aux instants suivants t 7 et t 8 Y la nouvelle position du sélecteur 10 à l'instant t 8 doit permettre de sélectionner les trois derniers éléments binaires (e 21 e 22 e 23) du quartet stocké dans le registre 8 et le premier élément binaire (e 24) du quartet stocké dans le registre 7 ("m" étant alors égal à 1). En faisant les mêmes hypothèses à l'instant t suivant, les quartets disponibles en sortie de la mémoire 2 et des registres 7 et 8 ne doivent pas être modifiés à cet instant, et la position -10- du sélecteur 10 à l'instant t doit à nouveau permettre de sélectionner les quatre éléments binaires du quartet stocké dans le registre 7 ("m" redevenant alors égal à 4) En effet, si on laissait le processus décrit précédemment se poursuivre, l'élément binaire qui serait à répéter dans les mêmes conditions à l'instant tl O serait perdu. Dans la figure 4 b, on a repris le tableau de la figure 4 a de l'instant t jusqu'à l'instant t 8 et on a considéré pour l'instant t 9, le cas o la trame est justifiée Dans cette hypothèse, les quartets disponibles en sortie de la mémoire 2 et des registres 7 et 8 ne doivent pas à l'instant t 9 être modifiés, et le sélecteur 10, qui sélectionne à cet instant les trois derniers éléments binaires du quartet stocké dans le registre 8 et le premier élément binaire du quartet stocké dans le registre 7, est positionné à l'instant t 10 pour sélectionner le dernier élément binaire (e 27) du quartet stocké dans le registre 8 et les trois premiers éléments binaires (e 28 e 29 e 30) du quartet stocké dans le registre 7. L'ensemble formé par les registres 7 et 8 peut également être vu du point de vue de la fonction de mémorisation d'éléments binaires non encore insérés, ou non encore réinsérés, qu'il remplit, comme un seul registre formant une mémoire élastique ayant une capacité principale à remplissage fixe de quatre éléments binaires, (représentée par le registre 7) et une capacité additionnelle à remplissage variable de zéro à trois éléments binaires (représentée par les trois derniers éléments binaires du registre 8) soit globalement une mémoire élastique à remplissage variable de quatre à sept éléments binaires, et dans lequel le nombre d'éléments binaires non encore insérés ou non encore réinsérés est, dans l'exemple considéré, accru d'une ou deux unités à chaque instant quartet correspondant à la deuxième moitié de l'octet Z selon que la trame considérée n'est pas ou est justifiée. Lorsque le remplissage global de ce registre unique est égal à une valeur limite de remplissage, soit ici sept éléments binaires (ou plus généralement 2 n-1 éléments binaires), ce qui est le cas aux instants t 7 et t 8 considérés précédemment, et que le nombre d'éléments binaires non encore insérés ou non encore réinsérés doit s'accroître (d'une ou de deux unités), il est donc nécessaire de bloquer le signal d'horloge de lecture de la s mémoire-tampon 2, ce qui est fait à l'instant t 9, à défaut de quoi une perte d'information se produirait. On décrit maintenant, en relation avec la figure 5, un exemple de réalisation du sélecteur 10 Ce sélecteur est formé de quatre éléments de sélection ou multiplexeurs, 20, 21, 22, 23, à quatre entrées chacun connectées aux sorties A A 1 A 2 A 3 du registre 7 et aux sorties BB 1 B 2 B 3 du registre 8 de manière à réaliser les différentes combinaisons possibles qui ont été mises en évidence sur les tableaux des figures 4 a et 4 b Plus précisément, le multiplexeur 20 a ses entrées de données connectées aux sorties A O B 1 B 2 B 3, le multiplexeur 21 a ses entrées de données connectées aux sorties A A 1 B 2 B 3 le mulitplexeur 22 a ses entrées de données connectées aux sorties A A 1 A 2 83, et le multiplexeur 23 a ses entrées de données connectées aux sorties A A 1 A 2 A 3 Chacun de ces démultiplexeurs reçoit sur ses entrées de commande les signaux i maintenant décrit en relation avec la figure 6. Ce séquenceur comporte un compteur par quatre, référencé , incrémenté par le signal SOZ de synchronisation de deuxièmes quartets constitutifs d'octets Z Ce compteur a un pas d'incrémentation qui peut être égal à 1 ou à 2 suivant que la trame considérée est non justifiée ou justifiée Il est muni d'une entrée de commande de ce pas d'incrémentation qui reçoit le signal SCJ de commande de justification issu de la mémoire 6 (figure 3). Les signaux ", > de commande du sélecteur 10 sont obtenus directement sur les deux sorties parallèle de ce compteur. Les tableaux des figures 4 a et 4 b sont complétés par les valeurs des signaux t C et ainsi que par les états de comptage EC (de O à 3) de ce compteur, pour l'exemple considéré. Soient O et = O les valeurs des signaux de sortie du compteur 30 correspondant à un remplissage de la mémoire -12- élastique formée des registres 7 et 8 égal à la valeur limite de remplissage, c'est-à-dire à sept comme indiqué ci-dessus, et P = G = 1 les valeurs des signaux de sortie du compteur 30 correspondant à l'état de comptage de ce compteur précédant l'état de comptage correspondant aux valeurs t = 9 = 0. Soient également SOZ= 1 la valeur, à l'emplacement effectif de la deuxième moitié d'un octet Z, du signal de synchronisation de deuxièmes quartets constitutifs des octets Z, et SCJ = 1 la valeur du signal de commande de justification indiquant qu'une justification est à effectuer. Le signal BL fourni par le séquenceur Il au circuit 12 de blocage de l'horloge de lecture de la mémoire-tampon 2 est obtenu en sortie d'un circuit de logique combinatoire 31 réalisant l'équation logique L BL = Z t SOZ +Oe j SCJ SOZ le signal BL bloquant ou non cette horloge de lecture selon sa valeur 1 ou 0. Un blocage d'une transition du signal d'horloge H'2 est en effet à effectuer, pour inhiber une commande de lecture de la mémoire tampon 2 et une commande d'inscription dans la mémoire élastique soit lorsque le compteur 30 se trouve à l'état de comptage correspondant à " = @ = 0, lorsque survient le signal de synchronisation de deuxièmes quartets constitutifs des octets Z, quelle que soit la valeur du signal de commande de justification pour la trame considérée, soit lorsque le compteur 30 se trouve à l'état de comptage correspondant à b est justifiée. -13- Revendications: 1) Dispositif d'insertion d'éléments binaires d'information dans une structure de trame déterminée, à des emplacements déterminés, dont au moins un est susceptible de comporter au moins un élément binaire dit de justification, caractérisé en ce qu'il comporte des moyens pour diviser le train numérique incident, de débit D 1, en "n" trains numériques de débit réduit Dl/n, une mémoire tampon dans laquelle sont inscrits, au rythme D 1/n, et lus, au rythme D 2/n, des mots successifs de 'ln" éléments binaires issus desdits moyens pour diviser, o D désigne le rythme d'insertion de ces mots dans les trames sortantes, associée à des moyens de commande de justification, par comparaison de ses rythmes de lecture et d'écriture, une mémoire dite élastique, de capacité déterminée pour contenir à chaque instant défini par le rythme d'insertion réduit D 2/n, des éléments binaires constitutifs de mots lus dans la mémoire- tampon et non encore insérés ou non encore réinsérés dans les trames sortantes, et en nombre variable, fonction des commandes de justification générées antérieurement, des moyens pour sélectionner, à chaque instant défini par le rythme d'insertion réduit D 2/n, et en fonction des commandes de justification générées antérieurement, "n" éléments binaires contenus dans la mémoire élastique, qui sont à insérer ou à réinsérer à cet instant, des moyens de blocage temporaire de l'horloge de lecture de la mémoire-tampon lorsque la commande de justification générée à un instant donné est telle que le nombre d'éléments binaires à stocker dans la mémoire élastique dépasse une valeur limite prédéterminée de remplissage de cette mémoire. 2) Dispositif selon la revendication 1, caractérisé en ce que ladite valeur limite prédéterminée de remplissage de la mémoire élastique est choisie égale à 2 N 1 éléments binaires. 3) Dispositif selon la revendication 1, caractérisé en ce que ledit emplacement déterminé susceptible de comporter au moins un élément binaire de justification comportant également au moins un élément -14- binaire dit de remplissage, le nombre d'élément binaires stockés dans la mémoire élastique et la commande des moyens de sélection, à chaque instant défini par le rythme d'insertion réduit D 2/n, sont également fonction du nombre de trames constituées antérieurement. 4) Dispositif selon l'une des revendications 1 à 3, caractérisée en ce que la mémoire élastique comporte un premier et un deuxième registre de '"n" éléments binaires chacun, formant un registre à décalage de mots de "n" éléments binaires, le premier recevant les mots issus de la mémoire-tampon. 5) Dispositif selon la revendication 4, caractérisé en ce que les moyens de sélection comportent un ensemble de "n" éléments de sélection aptes à sélectionner "m" premiers éléments binaires du premier registre et "n-m" derniers éléments binaires du deuxième registre, pour toutes les valeurs de "m" comprises entre 1 (inclus) et N (inclus). 6) Dispositif selon les revendications 2 et 5, caractérisé en ce que les '"n" élements de sélection, sont commandés par un compteur à n" états de comptage, incrémenté par le rythme d'insertion de mots de "n" éléments binaires susceptibles de comporter un élément binaire de justification et comportant un élément binaire de remplissage, et dont le pas d'incrémentation peut prendre deux valeurs possibles suivant la commande de justification.