Brevet FR2650439A1 — publié le 19910201

CnI IMUGM1 VUM/TLGICJE (CT M UNE DIDE -a présente inventioan:e le dla'ins des circits int s de puissanre irncluant une partie logique sur la nmme puce. Elle oerne plus partiilièreent des st tures de type VIME ou -de type transistor bipolaire vertical dans les9uelles scrI également réelisés des circuits logiques à transistcrs MS à canal N de type latéral enrichis et déplétés. On va tout d'abord rappeler de façon détaillée la structure de circuit intégré considérée qui est déjà dcrite par es;Ple dans la demanaxie de brevet européen 87/00325.4 au nom de lxmmm C5F. La figure 1 est une vue en coupe fortament sch&atique d'une telle structure. Seuls certains éléments de cette structure sont représentés par souci de simplification (en particulier cmrtaines c hs d'oxyde mince et épais ne sont pas -représe- tées). La partie droite de la figurè illustre une structure de pii:sar e1 de type VEDMS (transistor MS vertical à canal diffusé) à erdaiEssement et la partie gauche de la figure rer ésente des corçosants logiques tels qu'un tran istor MFS latéral à canal N déplété 2 et un transistor MS latéral à canal N enrichi 3. Cette structure est réalisée sur un substrat comprenant une oouche 10 de type N formée par épitaxie sur une plaquette de silicium 11 de type N. Dans une apremière étape de opage, can fore des régions 12 de type P spcnant notamment à des caissos dans lesquels sera élaborée la partie logique de la puxe. Dans une deuxi"e étape de dopage, on fore des régions P à niveau de dopage élevé, suffisantmmt élevé pour obtenir un ontat dxnique avec des ma -atios. Ces régions p scnt par exatple des régio 17 permettant de prere un c ontact lnique avec le caissa 12 et des régions 18 du transistor de puissanre VME permettant de prendre un ontact avec la règion dans la partie superficielle de lauelle se forme le canal (région dite de bulk). Dans urne troisièe étape de dopage, on forme des régions 13 de type N correspondant notamment aux régions de canal des transistors MOS latéraux deplétés. Ensuite, on forme de façon classique (par exemple par oxydation, dépôt de silicium polycristallin, gravure et réoxyda- tion) les grilles 21 du transistor de puissance, 22 des transis- tors MOS latéraux enrichis, et 23 des transistors MDS latéraux de1pétés (cs grilles sont formées simultanément). 20. Une quatrième étape de dopage de type P dans la rgion du transistor V1MOE sert à former les régions de canal 30 de ces transistor, les régions de grille servant de masque. Après cala, dans une cinquième étape de dopage, on forme, en utilisant encore notamment les grilles susmentionnées comme masque, des régions Nb correspondant notanmment aux sources 32 du transistor de puissance et aux sources et drains 33 à 36 des transistors NOS latéraux enrichis et déplétés. Enfin, après oxydation et ouverture des fernêtres appro- priées, on forme une couche de métallisation dans laquelle 'cn découpe la métallisation de source 41 du transistor de puissance, et les métallisations de source et de drain 42 à 45 des transis- tors latéraux ainsi que d'autres métallisations telles que des étallsations 46 de contact des caissons dans lesquels sont formés les composants logiques. D'autre part, la face artière du coeçosant qui oerres- pond au drain du transistor V>ME 1 est recouverte d'u.ne m1talli- sati/n 48. Ei une te=lle structure est gmnéralement cri ée de srte que sa fa arrière 48 est au potentiel le plus positif (+V.,), toates les autres métallisations étant à dus poterztiels inférieurs et la m3aliato 46 du caisson 12 état corammment oomwctMe à la mssse. La strucre ci-desu dêcrite est particulièret1nt 10. attrayante par sa si/alicité. En effet, elle récessite un nofxdbre d'étapes de masqua et de dopage. Omm.e on l'a vu prcé- doeum-t, ssa1axeit c:inq types de dopiage sont prévus. Tartefois, oette simplicite entraine que le hombre de de oosants réalisables dans ue telle structure est limité. Or, 'les ut14iateurs aimeraient, tobt en conservant les aIfitepgc de faible prix et de fiabilité qui y sait associés, dispoer de oesants élémentaires supplémetaires, tels par exefle que des diodes PN susetibles de fcoetianer dans le sens diret (ordxurioes avec une tension sur la région P sup- 20. rieure à la taenioe sur la régicn N). La figure 2 représeite le sdchma élémentaire de réali- sation d'une telle diode N dans ine struiture du type de oelle da la figure 1. La diode PN est réal sée entre la région dopée de type P du cisscon 12 et u.e région 50 de type N réalisée dans ce caisson' 12. La surface supérieure de la régian NI 50 est revêtue d'une métallisation 51 et une région Pl 52 foimée dans le caisson 12 est revâtue d'uns eétallistion 53. on obtient bien ainsi une diod susc ble de forcioner dans le sens direct entre les mtA J7lli. ionn 53 et 51. Toutefois, en pratique, une telle st-ucture ne peut pas être utilisée. En effet, selon un premier incxaivdent, le ca3is- sca sara au potentiel fixé par la conexion à la métallisation 53 et ne pourra plus être maintenu à la masse Ox.mi cela est souhai- table. Mais sur-tut, selon un deuxième inccrwénient rédhibitoire, quarnd la diode PN est passante et qu'un couraent circule de la mntallisaticn 53 vers la métallisation 51, e courant ccnstitue le courant de base d'un transistor NPN parasite 54 dont l'émet- tbeur correspond à la région 50, la base au caisscn P 12 et le collecteur au substrat Nw relié à la métallisation 48. Ce transistor parasite est un transistor de bonne qualité, c'est-à- dire qu'il a un gain élevé. Si ce gain est de l'ordre de 20 à 50, oela signifie que, dchaque fois qu'il passe un courant entre les métallA tions 53 et 51, il passera un courant 20 à 50 fois plus important entre les métallisations 48 et 51. Ce courant dans le transistor parasite est en parallèle sur le composant de puissance et peut être un courant très important qui provoquera l'échauffement et éventuellement la destruction de la structure. Ainsi, il n'est pas possible de réaliser simplement avec la technologie susmentionnere des diodes susoeptibles de fnctxionner en sens direct. Pour résoudre ce problème, on a dans l'art antérieur eu recours, ou bien, à des technologies plus complexes en rajoutant des caissons supplémentaires mais sans s'affranchir pour autant complètement des problèmes de transis- - tors parasites, ou bien, à des stiuctures dites de diodes actives dans lesquelles une détection de polarité entraîne la mise en coXdcktion d'un transistor MES. Cette deuxième solution peut être satisfaisante mais exige l'emploi de circuits relativement crmplexes qui occupent une surface de silicium importante. Ainsi, un objet de la présente invention est de résou- dre le problème de la réalisation d'une diode dans un circuit intégré réalisé en seulement cinq étapes de dopage et incluant des transistors MOS de puissance verticaux de type VCMOS et des transistors logiques latéraux, cei étant réalisé tout en mainte- nant une technologie & seulement cinq étapes de dopage et à un seul niveau de metallisation. Pour atteindre ces objets ainsi que d'autres, la présen- te invention prévoit un circuit intégré omprenant des éléments de puissance du type transistor vertical et des éléments logiques du type truoeistor NDS latéral déplétés et enrichis, réalisé par un prossus tec loi oprenant, dans un subsizat épitaxié de type N/N': un prenire étape de dopage de type P pour four- nir Pn-t de zoes resont à un caiss dans lequel n xfomés les t isors logiques; Une deuxième étape de dqGage de typ P A doge pemett l'établis t de c,.,.ts,uqc.:; une troisi étape de dpage de type N pr fori rotmmxt 1les zones de canal des tasistors S dpétés une quatrim étape de àeage de tpe P pour foornir rmot:am t des au rtrégicns de canal du ansistor verti- cal de, pissaxe (quand il est de type MDS); une ciquie étape de dxage de type N A dopage élev permettant 1'tablss de cxntats c iques; une seule étape de nétallisatioe pour former par gravure diverses régions métallisées. Selon l'invention, au oins une régio résultant de la troisième étape de dcçage est foxmêe dans un caisaon résultant de la preniire étape de dopage et est entourée d'un anneau résultant de la cinquième étape de dopaW, une peartie de la surface de ladite région étant métalli- sée ainsi qu'une pertie de la surface ddit arnneau. Selon un node de réalisation de l'invention, la couche de ntl tin est une oouche d'aluminium-silicium à environ 1% de silicium obtenue par pulvérisation cathiodique. Ces objets, caractéristiques et avantages de la presente invention sernt décrits plus en détail dans la description suivante d'un mode de réalisation particulier faite en relatioen avec les figures jointes parmi lesquelles: la figure 1, destinée à exposer l'état de la technique, a été décrite p àcradoe eltà; la figure 2, destinée A exposer le prcblème posé, a été décribte précm oent; et la figure 3 représente une vue en coupe schématique d'une strucRure selon la présente invention. Dans ces diverses figures, on rnotera que les dimensions latr et les épaiSsseurs des diverses oouces ne sont pas tracées à l'écelle Cnf t à l'usage dans le d eaine de la rrésetation des circuits intégrés mUis que cs diverses cXERes au partions de couxhes sont arbitraireent dilatées pour am5liorer la lisibhilité des figures. TLa figure 3 rpréste urn vue en coupe partielle d'un c"posant selan la présente invticn formé dans une strture du type de calle de la figure 1. Selon 1'biw ti/n, dans le caissRon P 12, on formeu une région 60 de type N résultant du mnAm doçage que la région 13 de la figure 1 cnrrespant aux canaux des transistors MDS latéraux déplétés. Cette région 60 est entourée d'un anneau 61 de type N' correspondant à la mêoe étape de dopage que les régions de drain et de source 32 à 36 des transistors MOS. La couche de métaIlisation est grave de façon à former une mrtallisatica 62 en contact avec la faoe supérieure de la région N 60 et une métallisation 63 en contact avec l'anneau de type N 61. On a en aoutre illustré dans cette figure une couche d'cayde de silicium 64, qui existait déjà dans les structures antérieures bien qu'elle n'ait pas été représentée. LesT métalli- sations 62 et 63 sont, selon un aspect important de la présente invention, des portions de la nmême métallisation que les métalli- sations 41 à 45 de la figure 1. Il pourra par exemple s'agir d ' aluminium-silicium. Grâtae à cette structure, cn obtient une diode fancticn- nant dans le sens direct entre les métallisations 62 et 63. Cette diode a la structure d'une diode Schottky mais est en fait quelque p eunter iaire dans son fonctionnement entre une diode Schottky et une diode PN classique quand la métallisation est une métallisation d'aluminium-silicium car il se produit vraisembla- blement une certaine diffusion d'aluminium dans la couche 60 de type N pour former une jnc-tion PN. MWme dans ce cas, s'il existe un transistor PNP parasite entre la diffusion résultant de la métallisation 62, la région de type N 60 et le caissocn P 12, oe transistor aura un gain très inférieur à 1. Daes le cas o la tec nologie utilisé impliue que la diffusion de type N 60, "Ls-nt au canal dlété des traistors M: latérax a trune prof "er de jontion de 0,7 mdioomtre et une CxeLtratin en surface de quelques 1016 a s par cas, les éllitistantréalisées par pulv nrisati dique d'aluminiun à 1 % de silciun, "n obtit n ie t la dute de t snim n en direct VF est dans la plage de 0,4 à 0,6 volt, dont la te en tensiaon inverse est de 30 volts et &.t le aourant de fuite est inférieur à 1 micro re pour une tensin inrse de l'ordre de 30 volts. Le gain du trLitr PNP parasite était alors inférieur à 10-3. Ainsi, grâce à la présente invention, ai a réalisé une diode povant f iner en direct sans ajter u sle:étape au proestsus te l q classique de fabrication de stnrtures à transistor de pissare VMDS et à transistors logiques de type KIS latéal erichi et déplété. On porra apporter diverses modifications à oette structure,-par exseple relaoer sur toute la surface supérieure du cçosant la llisatilnen A1-Si par une autre métallisa- tion mieux adaptée à la formation d'une diode Sdchttky sur une couche N faihlement dpée bout en conservant de bonnes caracté- ritiques de xortzt chmique et de cxrductivité pcur les contacts r et P. Par ailleurs, bien que la présente invention ait été décrite aen deftail dans le cas o le transistor de puissance vertical est de type MDS, elle s'applique également au cas o oce tranistour est de type bipolaire. REVEMICATICNS 1. Circuit intégré c rant des él nts de puissanoe du type transis ertical (1) et des élxaents logiqs du type transistor MSS latéral dûpétés (2) et enridiis (3), réalisé par un processus te ologiqoe oeprenant, dans un substrat épitaxié de type N/N' (10, 11): - une première étape de dpage de type P pour fournir n)tamtit des znes __çp lant à un caiss (12) dans lequel sont formes les transistors logiques, - une deuxième étape de dopage de type P à dopage élevé permettant l'établissement de contacts coniques (17, 18), - une troisième étape de dopage de type N pour fcmner notarnent les zcnes de canal (13) des transistors MDS délpétés, - une quatrième étape de dopage de type P pour fournir notament des zones (30) ocrespondant aux régions de canal du - transistor vertical de puissance (quarnd il est de type M0S), - une cinquième étape de dcpage de type N à dopage élevé perettant 1'établisseient de contacts chmiiquies (32-36), - une seule étape de métallisation pour former par gravure diverses régions métallisées, caraobrisé en ce qu'au moins une région (60) résultant de la troisième étape de dopage est formée dans un caisson (12) résultant de la première étape de dopage et est entourée d'un anneau (61) résultant de la cinquième étape de dopage, une partie de la surface de ladite région étant métallisée (62) ainsi qu'une partie de la surface ddit anneau (63). 2. Circuit intégré selon la revendication 1, caract- risé en ce que la troisième étape de dopage fournit des régions de type N d'un niveau de dopage de l'ordre de 1016 atames/cm3. 3. Circuit intégré selon la revendication 2, caracté- risé en ce que la couche de métallisation est une couche d'alu- minium-silicium à environ 1% de silicium obtenue par pulvéri- sation cathodique.