Brevet FR2656729A1 — publié le 19910705

La présente invention concerne généralement une réalisation de test de mémoire dans un dispositif de mémoire à semi-conducteurs et, plus particulièrement, un dispositif de mémoire à semi-conducteurs pour utilisation Fi dans un test en parallèle de bits multiples, diminuant le temps de test de la mémoire. Au cours de ces dernières années, du fait qu'un dispositif de mémoire à semi-conducteurs ou un réseau de mémoire est hautement avancé en densité et en précision, le temps de traitement de test pour vérifier le dispositif mémoire est ainsi augmenté si grandement que le courant de fonctionnement est très largement gaspillé et que l'efficacité de la réduction est diminuée Du fait que la faible efficacitéceredondance nécessite un plus grand nombre de réseaux de mémoire redondants par puce, le coût pour la fabrication de la puce de mémoire à semi- conducteurs est augmenté Par suite, afin de réduire le temps de traitement de test prolongé, une technique de test en parallèle est généralement utilisée dans un dispositif de mémoire à semi-conducteurs, c'est-à-dire par exemple qu'un groupe de quatre bits est utilisé pour effectuer le test en parallèle dans un dispositif de mémoire de 1 méga- octet, qu'un groupe de 8 bits est utilisé dans un dispositif mémoire de 4 méga-octets et qu'un groupe de 16 bits ou de plus de 16 bits est utilisé dans un dispositif mémoire de 16 méga-octets. D'une manière générale, il est nécessaire qu'un dispositif de mémoire à semi-conducteurs soit capable d'accepter des bits multiples afin d'effectuer le test en parallèle de bits multiples Un procédé connu consiste à augmenter le nombre de transistors couplés entre les lignes binaires et les lignes d'E/S Dans ce cas, les transistors sont commandés par un seul décodeur d'adresse de colonne, les grilles respectives des transistors étant couplées à la sortie du décodeur d'adresse de colonne, à plus strictement parler, aux lignes de sélection de colonne de celui-ci Ce qui revient à dire qu'il s'agit d'une approche p'our améliorer le rendement du test en parallèle en augmentant le nombre de colonnes qui sont sélectionnées en une fois. La figure 1 représente schématiquement un dispositif de mémoire à semi-conducteurs conventionnel pour effectuer le test en parallèle de bits multiples Comme illustré sur le dessin, les lignes binaires BLI/BL 1- BL 4/BL 4 sont couplées aux amplificateurs de lecture respectifs S Al-S^ 4, dont chacun partage une pluralité de cellules mémoire M avec un décodeur de rangée 10 de la manière représentée à la figure 1 Ensuite, les lignes binaires BL 1/BL-BL 4/BL 4 sont couplées à chaque source correspondante d'une pluralité de transistors à déclenchement périodique 20 dont les drains sont couplés aux lignes d'E/S I/O Qf I/O 1-I/04/I/04 et dont les grilles sont couplées en commun à la sortie du décodeur de colonne -30 Le décodeur d'adresse de colonne 30 recevant les signaux d'adresse de colonne XC^A, XC^A provenant d'une mémoire tampon d'adresse de colonne (non représentée) et recevant un signal de test en parallèle FTE produit sa sortie vers les grilles des transistors à déclenchement périodique 20. o Toutefois, lorsqu'un grand nombre de lignes binaires est couplé à la sortie d'un seul décodeur de colonne "O comme illustré à la figure 1 et que, par suite, le nombre de colonnes sélectionnées en une fois est augmenté, il se produit un certain nombre de problèmes indésirables qui 0 sont décrits ci-après. Tout d'abord, lors de la mise en place de l'opération de redondance de colonne qui est une technique de remplacement d'une colonne normale ayant une cellule mémoire défectueuse par une colonne redondante de colonne -t. 5 dans un dispositif de mémoire à semi-conducteurs, la sortie du décodeur de colonne unique 3 O est la m 9 me que celle de la colonne requise pour la colonne redondante. Par suite, lorscje le nombre de bits qui sont accepta 4 en I une fois pendant un mode de test en parallèle est augmenté, le nombre requis des colonnes redondantes par puce est accru de manière indésirable Pour cotte raison, le nombre de colonnes redondantes qui représentent une probabilité de remplacement des cellules mémoire défectueuses est diminué et, en même temps, l'efficacité du dispositif mémoire est diminuée. Deuxièmement, si une pluralité de lignes binaires (ou de colonnes) est couplée à la sortie du décodeur de colonne unique 30 de façon à accepter ies lignes binaires BL 1/B Ll-BL 4/BL 4 de la manière conventionnelle de la figure 1, les lignes d'E/S sont couplées en même temps aux lignes binaires et, par suite, le courant est conduit des lignes d'E/S qui sont préchargées ou excitées jusqu'aux lignes binaires Le courant est accrti proportionnellement au nombre de colonnes Lorsqu'il est Si-i activée en mode normal de façon à effectuer un test en parallèle, le dispositif de mémoire à semi-conducteurs con Smoe une énergie relativement importante Par suite, le courant conduit depuis les lignes d'E/S préchargées jusqu'aux lignes binaires est réduit, provoquant un faible courant de fonctionnement. C'est par suite un but de la présente invention de créer un dispositif et un procédé capable de réduire la consommation de courant pendant un test en parallèle, en commandant séparément un dispositif mémoire à semi- conducteurs entre un mode normal et un mode de test. C'est un autre but de la présente invention de créer un dispositif pour accroître l'efficacitederedondance d'un dispositif de mémoire à semiconducteurs comportant des colonnes redondantes en réduisant le nombre des colonnes 3 rz requises pour la réalisation du test en parallèle. Conformément à un aspect de la présente invention, le dispositif de mémoire à semi-conducteurs avancé pour la mise en place du Ctest en parallèle avec une pluralité de lignes binaires comporte un certain nombre de colonnes qui sont sélectionnées lors du traitement en parallèle de la pluralité de bits, le nombre de colonnes étant au moins supérieur de 1 à celui des colonnes qui sont sélectionnées en mode normal. Conformément à un autre aspect de la présente invention, le dispositif de mémoire à semi-conducteurs comportant un certain nombre de colonnes normal et un certain nombre de colonnes redondantes pour la mise en place du test en parallèle de bits multiples comprend une pluralité de décodeurs de colonne normale pour sélectionner les colonnes normales et un décodeur de colonne redondante pour sélectionner les colonnes redondantes Ceux-ci et d'autres buts, caractéristiques et avantages de la présente invention seront apparents à partir de la description détaillée suivante du mode de réalisation pris en liaison avec les dessins annexés, tout au long desquels les références numériques et symboles identiques désignent des éléments et pièces identiques. Pour une meilleure compréhension de l'invention et pour représenter comment celle-ci peut être mise en pratique, référence sera maintenant faite, à titre d'exemple, aux dessins schématiques annexés, sur lesquels: -3 La figure 1 est un dispositif de mémoire à semi- conducteurs de la technique antérieure pour la mise en place du test en parallèle. La figure 2 est un mode de réalisation préféré de la présente invention, et La figure 3 est un autre mode de réalisation préféré sap a Jnel no aun I anbs JioOt '02 auuolo D ap sinapoap sep a T 4 Jos el e saqdno D 4 uawa^ T Dadsa J 4 uos sai Ti B sa uop I e;tod epl s Jos isuei ap adno J, a-ine unp no O ' Pa lod at p s Jo 4 s Tsuej 4 ap adnoi 6 np ualow ne a 5 ieqp e I ap a Beqded un 4 uaule A 4 ua tz O/I/t O/I-TO/i/IO/I S/3;P sau 5 I sa-I 02 T-18 aileu Tq aui l el ap le UB Ts np ai Te:uawg Idwo D 4 sa inb a Duessind ap uo 4 e;uaewlep nea^A Tu ne no assew ap nea A^u ne T Ig ajieuxq aub TI el 4 ue Ae ua 4 no 4 assew ap nea Aiu un V no a Duessind ap uo T 4 e 4 uaw Fel,p uoisua 4 ap nea ATU un e T-I a Jieuq au BTI el ja Deld nod ep Tle^ 4 sa TVS a Jn T 4 a ap jna Ve Dm Ti Tdwe aw.w un uo JA^ua 4 uaswo W awgw ny IO/I/10 11 S/3 P s BU 5 TI sal jed (aps AT^p) a? 6 e Jed i S a D Jeq Lp el l qa 1 1 T/T-Ig a J Teu Tq au BTI a JQ Twa Jd el V a Jeijsue A qsa so O W ap au OTI a JQ Twa Jd el e ag Idno O W a J Towgw sa In Ia IB sap epuuop el oz o.uuo- os 4 sa 1 l-M skow ap au 6 Il a B Qwaid aunnb;uesoddns ua ealdwaxa jed lT auuolo D ap assa Bpe;p Jnapomep a B e 1 B Oauu T o-oas sa Z-l M-TI-M S 4 ow ap sau Tl se Bp anbuo Dr Ianb aun, Ilew Jou apow ua s A^te'nb SJOI Fs u Y O/I/BO/I n=l -'-ú/I/úO/I sau 5 I xne ui S/'-S-úE/ú 1 a sa leu Tq sa U 511 s Bl 4 uewanb Tibj 4 D Tajajdno inod T 1 Bqod ap s Jo 4 sisuej 4 ap adno J 5 a J 4 ne un:a Zj II/Iff I-o Ifl To//I S/3 p P ssub 5 I xne -8/ I/ 1 sa 5 ieu Tq sau BTI sap anb T J malp aeldno D un dnod O r od sio 4 s Tsue J 4 ap adno j un quawjedes a B 4 odwo D e Z sain 5 Ti el e B xnaiw ne 9 J-sn Il T nb la 4 uo T 4 ua Au TI ap uo T O es Zlte ap apow al 41 a Jnlbt el ap a Jnaip 4 ue anbiuq Das el ap s Jna B 4 npuo_-Twas a J Towgw ap +Tq Tsods Tp np 4 uas Bj+Ta -a Idwaxa;p a JT 14 e s Q Jde e a N 5 i el V a Duae J+j- J ua T Dp p Joqe Ep 4 noq 4 sa 5 UOI 4 U^AUI a Buased el V awij-O:uo s Jna Bmnpuoq-T Bas V a J Tio WW ap ±T Tsods Tp np IJ-+jd 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A ap ieu 5 is al jed s A^ zesqp 4 uos {Vo X no 3 V 3 X, auuolo D ap assaspepp xneubis sap ai 4 nel no unl sa 'I 3 X no WX auuolo D ap assapepp x ue^e saesuadwoa D no sa 6 jeq D Jd 4 uos S/3 p saub I se- fr O/I 0/1 O/I-O/I/f IO/ I S/3 P S 5 sau BI sal s Ja A a Ji+sue J 4 q 4 sa W a Jiowgw sa In Ila sap aeuuop el 'a B Tuew a 4 aa as 'Q 3 X e 3 V 3 X 4 '3 x úVV 3 x a UU Ol OD ap issaspe p xneu Bis sap sanbifol S 4 eq xne 4 uawgw Jotuoz,,neu, anbri 5 al e I q assed O e 6 Z 999 Z ai 4 ne un a 3 iuase Jd uoz 3 ua Aul Tj auuolo D ap s Jnaponpp q 2 xnap sulow ne;p ap Tel I sauuolon sal 4 ueubispp ua saqlnpgi qa sa Jzeulq sau TT Sa T sia A 4 nu Tquo D ua sa 94 T Dxa a 4 Tnsua 3 juos Fnb -,a lewiou apow al,uepuad sagieqmgjd 4 UDS Inb 4 S/3,P sau I sal s ndap, znpuo D,ue Jnom al Jed agnbo Ao Jd amuessind ap Uoz 3 ewwosuo 3 el anb a 3 ua abeue Ae ú- un aquas 9 Jd Uo 04 ua Au Tl '4 uawwape d 4 T 9 p aww 03 -a 4 uepuopai auuolo D el ap Iueua^oid S 4 jq ap 4 a alew Jou auuolo D el ap 4 ueua Aod S 4 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Da:ip qsa asnenz 3 ajp alewiou auuolo, aun;nbsiol anb asi u B S asuepuopai anb uqnas el alladde uol anb am eleigug B u 3 -; ain 5 z F el ap Tn Iam anb aww al 4 uawalq Tsuas ksa OOT a 6 ueg Dai ap sainila D ap neasg J S np a-na Tipdns a T=led el i qjqsn I Iz saliewou sa Inl Ila ap neas 9 d np qa Og aquepuopai aumolo D ap inapo Dgp np a zgdos e I V e Idnom 4 sa 001 a 5 ueymai ap sainilan ap neasej al suep S o sjo 4 s ssuejk 6 ZZ 959 Z avantage qui consiste à réaliser une efficacité de redondance élevée dans un dispositif de mémoire à semi- conducteurs en P Uduisant le nombre de colonnes couplées à la sortie d'un décodeur de colonne. Bien que l'invention ci-dessus ait été décrite dans ses modes de réalisation préférés, il sera évident que diverses modifications peuvent Etre apportées sans sortir de l'invention Par exemple, bien que les modes de réalisation soient décrits sous la forme d'un dispositif de mémoire à semi-conducteurs comportant quatre lignes de mots et quatre lianes binaires, le principe peut être utilisé dans un dispositif mémoire comportant plus de quatre lignes de mots et de lignes binaires. Du fait que certains changements peuvent Etre apportés aux dispositif et processus ci-dessus sans sortir de la portée de l'invention présentée ici, il est entendu que tous les éléments contenus dans la description suivante ou représentés sur les dessins annexés seront interprétés comme illustratifs et non dans 20.t tun sens de limitation. REVENDICATIONS: 1 Procédé pour la réalisation d'un test en parallèle dans un dispositif de mémoire à semi-conducteurs capable de tester une pluralité de bits en parallèle, ledit procédé étant caractérisé en ce qu'il comprend une pluralité de colonnes ( 20,40,45) sélectionnées dans un mode de test en parallèle, un certain nombre desdites colonnes sélectionnéesdansledit mode de test en parallèle étant supérieur à un nombre de colonnes désignées en mode normal. 2 Procédé selon la revendication 1, caractérisé en ce que ladite pluralité de colonnes ( 20, 40, 45) sélec- tionnées dans ledit mode de test en parallèle est commandée au moyen d'au moins deux décodeurs de colonne ( 30, 50). o Dispositif de mémoire à semi-conducteurs caractérisé en ce qu'il comporte une pluralité de colonnes ( 20, 40, 45)s ledit dispositif de mémoire à semi-conducteurs comprenant au moins deux décodeurs de colonne ( 30, 50) pour sélectionner ladite pluralité de colonnes ( 20, 40, 45) 4 Dispositif mémoire à semi-conducteurs comportant une pluralité de colonnes normales ( 20, 40) et une pluralité de colonnes redondantes ( 20, 45) pour réaliser un test en parallèle de bits multiples, ledit dispositif de mémoire à semi-conducteurs étant caractérisé en ce qu'il comprend: au moins un décodeur de colonne normale ( 30) pour Séiec- tionner lesdites colonnes normales ( 20, 40), et au moins un décodeur de colonne redondante ( 50) cour sé- lectionner lesdites colonnes redondantes ( 20, 45), par lesquelles les premiers bits provenant desdites colonnes normales ( 20, 40) sont combiné S avec les seconds bits provenant desdites colonnes redondantes ( 20, 45) de façon à fournir des bits complets. 1 o Dispositif mémoire à semi-conducteurs selon la revendication 4 p caractérise en ce qu'au moins l'un desdits décodeur de colonne normale ( 30 > est activé en même temps qu'au moins l'un desdits décodeurs de colonne redondante ( 50).