Brevet FR2652217A1 — publié le 19910322

L'invention concerne un dispositif de transmission synchrone destiné à transmettre un signal binaire de données synchronisé sur un signal d'horloge a un circuit de réception comportant un récepteur synchrone. Certains déclencheurs électroniques, notamment les déclencheurs à microprocesseur, comportent des moyens de télétransmission constituant une liaison asynchrone entre le déclencheur et un organe de contrôle extérieur. Les liaisons synchrones, qui permettent une indépendance complète des horloges et simplifient les circuits de transmission et de réception, sont utilisées dans certains circuits à microcontroleur. Cependant, ce type de transmission nécessite une ligne de données et une ligne d'horloge. L'invention a pour but un dispositif de transmission synchrone comportant une seule ligne de transmission. Ce but est atteint par le fait que le dispositif selon l'invention comporte des moyens démission destinés a produire, à une extrémité d'une ligne de transmission bifilaire, un signal de ligne à trois niveaux, le signal binaire de données étant transmis sur des premier et second niveaux, correspondant respectivement à chacun des états du signal binaire de données, pendant les alternances du signal d'horloge précédant les fronts du signal d'horloge utilisés pour valider le signal de données, le signal d'horloge étant transmis sur un troisième niveau pendant les alternances du signal d'horloge suivant les fronts de validation, le circuit de réception connecté à l'autre extrémité de la ligne de transmission comportant des moyens de comparaison du signal de ligne à des premier et second seuils compris respectivement entre les premier et second niveaux et entre les second et troisième niveaux, de manière à fournir un signal binaire réprésentatif du signal de données et un signal d'horloge reconstitué. La ligne de transmission transmet donc un seul signal réprésentatif à la fois du signal d'horloge et du signal de données à transmettre. Pour permettre une reconstitution correcte du signal de données, le circuit de réception comporte des moyens de mémorisation, pendant les fronts de validation du signal d'horloge, de l'étant précédent du signal représentatif du signal de données, le signal d'horloge reconstitué et le signal de sortie des moyens de mémorisation étant appliques à deux entrées du récepteur synchrone, ces moyens étant constitués de préférence par un circuit RC. Selon un mode de réalisation préféré, les moyens d'émission comportent des premier et second opto-coupleurs dont les éléments émetteurs sont respectivement activés par les signaux d'horloge et de données et dont les éléments récepteurs sont connectés en série entre deux conducteurs de la ligne bifilaire de transmission, une première résistance étant connectée en parallèle sur ltélément récepteur du second opto-coupleur, un premier conducteur de la ligne de transmission étant, dans le circuit de réception connecté à une tension d'alimentation par l'intermédiaire d'une seconde résistance. Le dispositif peut également compter des moyens permettant la transmission d'informations prioritaires. D'autres avantages et caractéristiques ressortiront plus clairement de l'expose qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs aux dessins annexés sur lesquels: La figure i illustre les formes d'onde de différents signaux dans un dispositif de transmission selon 1 'invention. Les figures 2 et 3 représentent schématiquement, respectivement, le circuit de recepti-on et le circuit d'émission d'un dispositif selon l'invention. La figure 4 représente un dispositif selon l'invention complèté de manière à transmettre des informations prioritaires. Les figures 5 et 6 représentent un dispositif de transmission associé à un déclencheur électronique. La figure 7 représente des variantes des signaux selon la figure 1. La figure 8 illustre une variante du circuit de réception selon la figure 2. Sur la figure 1, les signaux binaires H et D représentent respectivement un signal d'horloge et un signal de données à transmettre à distance. La valeur du. signal de données D, dont les transitions s'effectuent sur le front descendant du signal d'horloge H (tl,t3,t5), est validée lors du front montant du signal d'horloge (tO, t2, t4, t6). Un seul signal L, dit signal de ligne, est transmis sur la ligne de transmission synchrone. Ce signal est un signal à trois niveaux de tension. Pendant les alternances hautes du signal d'horloge (tO-tl, t2-t3, t4-t5), le signal L est à'état haut.Pendant les alternances basses de l'horloge le signal L est à l'étant bas si le signal de données D est à l'état bas (t3-t4, t5-t6) et dans un état intermédiaire si le signal de données est à l'étant haut (tl-t2),. Ainsi le signal d'horloge est transmis lorsque l'horloge H est à l'étant bas et les données sont transmises lorsque I'horloge H est à l'étant haut. Dans le récepteur, le signal L est comparé à deux seuils, Sh et Sd, compris entre la valeur intermédiaire et respectivement les valeurs haute et basse du signal L. La comparaison du signal L au seuil Sh dans un comparateur 10 (fig.2) fournit un signal d'horloge reconstitué, de même forme que le signal d'horloge H. La comparaison du signal L au seuil Sd dans un comparateur 12 fournit un signal D1 qui ne prend une valeur basse que lorsque les signaux D et H sont simultanément à l'étant bas (t3-t4, t5-t6). Le signal D1 ne peut être utilisé tel quel par un récepteur synchrone 14, du type connu, recevant sur une première entrée le signal d'horloge reconstitué H1, sa valeur sur un front montant (tO, t2, t4, t6) du signal d'horloge H1 n'étant pas représentative de l'étant du signal de données D. En fait le signal D1 prend la valeur représentative de l'étant du signal de données D à valider- pendant l'alternance basse de l'horloge, précédant le front montant de celle-ci.Dans le cas (t1-t2) où le signal D1 est à i avant le front montant (t2) de l'horloge, cet état reste inchangé pendant l'alternance suivante (t2-t3) de l'horloge et la validation sur le front montant de l'horloge H1 fournit une valeur (bit à l'état 1) représentative de l'étant du signal de donnes D à cet instant.Par contre, pour valider lors d'un front montant (tO, t4, t6) de l'horloge H1 un signal de données à l'étant bas, il est nécessaire de mémoriser un court instant I'état bas du signal D1Un circuit 16 de mémorisation de l'etat bas du signal D1 pendant le front de validation du signal d'horloge est interposé entre la sortie du comparateur 12 et une seconde entre du récepteur synchrone 14. Ce circuit 16 de mémorisation reçoit sur son entrée le signal D1 et produit en sortie un signal D2 (fig.1) formant le signal de données reconstitué. La durée de la mémorisation doit être suffisante pour permettre une validation de l'étant bas du signal de données reconstitué D2 sur un front montant (tO, t4, t6) du signal d'horloge reconstitué H1. Par contre, la dure de la mémorisation doit être inférieure à une période d'horloge pour permettre, le cas échéant, au signal de données reconstitué D2 maintenu à l'état bas (tO) de passer à l'étant haut avant le front montant suivant (t2) du signal d'horloge. Dans le signal de données reconstitué D2 représenté sur la figure 1 la mémorisation n'affecte que l'état bas du signal D1 .Si le circuit de memorisation 16 est constitué, comme représenté sur la figure 2, par un circuit RC comportant une résistance Ri connectée entre l'entrée et la sortie du circuit de mémorisation et un condensateur C1 connecté entre ladite sortie et un conducteur 18, porté à la masse, la mémorisation peut affecter à la fois l'étant haut et l'étant bas du signal D1 et le signal de données reconstituée est un signal du type représenté en D'2 sur la figure 1. Dans ce cas la durée de la mémorisation doit être inférieure à une demi-période d'horloge. En effet, sur la figure 1, le signal D'2, qui est maintenu à l'étant haut à l'instant t3, doit être à l'étant bas à l'instant t4. Le récepteur synchrone 14-recevant sur sa première entrée le signal d'horloge reconstitué H1 et sur sa seconde entrée le signal de données reconstitué, D2 ou D'2, valide le signal de données lors du front montant du signal d'horloge reconstitué et l'étant du signal de données ainsi validé correspond à l'étant du signal de données D à transmettre. Le circuit d'émission 20 représenté à la figure 3 permet d'obtenir le signal L à transmettre à partir des signaux d'horloge H de données D. Ce circuit comporte un transistor T1, du type pnp, dont l'émetteur est connecté à une tension d'alimentation Vi (par exemple 5V). La base du transistor T1 est connectée à l'anode d'une première diode électroluminescente d'un premier coupleur opto-électronique OP1. Le signal d'horloge H est appliqué, par l'intermédiaire d'une résistance R2, à la cathode de cette première diode. Une résistance de polarisation R3 relie la base du transistor à la tension d'alimentation Vi. Le collecteur du transistor T1 est connecte à l'anode d'une seconde diode électroluminescente, appartenant à un second coupleur opto-électronique OP2.Le signal de données binaires D est appliqué, par l'intermédiaire d'une résistance R4, à la cathode de cette seconde diode. Les transistors optoélectroniques constituant les éléments récepteurs des coupleurs OP1 et OP2 sont connectés en série avec une résistance R5 entre les conducteurs 18 et 22 de la ligne de transmission. Une résistance R6 est connectée en parallèle sur le transistor du coupleur OP2. Dans le récepteur 24, le conducteur 22 de la ligne de transmission est relié à une seconde tension d'alimentation V2 (par exemple 10V), par-l'intermédiaire d'une résistance R7. Dans ce mode de réalisation, lorsque le signal d'horloge H est à l'état haut, le transistor T1 est bloqué, aucun signal n'est transmis par les coupleurs OP1 et OP2 dont les transistors sont bloques, isolant le conducteur 22 de la ligne de transmission du conducteur de masse 18. Le conducteur 22 est en cons e quence porté à la tension maximale V2 correspondant à 11 état haut du signal de ligne L. Lorsque le signal d'horloge H est à l'étant bas, le coupleur OP1 est actif et le transistor T1 est polarisé à l'étant conducteur. Si, simultanément, le signal de données D est à l'état O, le coupleur OP2 est également actif et les transistors des deux coupleurs étant conducteurs, le conducteur 22 est connecté au conducteur 18 par l'intermédiaire de leurs jonctions émetteurcollecteur et de la résistance R5. Le conducteur 22 est alors porte à une tension V2. R5 / (R5 + R7), correspondant à l'état bas du signal de ligne L Il est a noter qu'en raison de la présence de la résistance R5 l'étant bas n'est pas nul (fig. 1). Si la resistance R5 est supprimée, l'état bas du signal de ligne est voisin de zéro.Si, par contre, le signal de données D est à l'étant haut, le coupleur OP2 ne conduit pas et le conducteur est connecté au conducteur 18 par llintermédiaire de la jonction collecteur-émetteur du transistor du coupleur OP1, et des résistances R6 et R5. Il est alors porté à une tension V2. (R5 + R6)/(R5 + R6 + R7), correspondant à l'état intermédiaire du signal de ligne L. Le coupleur OP2 transmet ainsi le signal de donnes lorsque le signal d'horloge D est à l'état bas. A titre d'exemple, avec2 = V, R7 = 10 Kohms, R6 = 12 Kohms, et R5 = 3,3 kohms, on obtient les valeurs suivantes pour le signal de ligne L Etat haut : 10 V Etat bas : 2, -48 V Etat intermédiaire : 6 V La consommation du circuit émetteur est réduite au maximum dans le mode de réalisation selon la fig. 3, car le coupleur OP2 ne conduit que si les signaux de données et d'horloge sont simultanément à l'état bas. Lorsque le signal d'horloge est à llétathaut le blocage du transistor T1 interdit la conduction du coupleur OP2, quel que soit l'état du signal de données. Le dispositif de transmission peut être complèté de manière à transmettre, outre les signaux d'horloge et de données, des informations prioritaires. En effet si, comme dans le mode de réalisation représenté sur les figures 1 à 3, l'état bas du signal de ligne L ne correspond pas à une tension nulle, en court-circuitant la ligne de transmission du côté émetteur, la ligne peut transmettre un quatrième état, nul, du signal de ligne, pouvant être détecté facilement dans le recepteur. Dans ce but le récepteur comporte un récepteur prioritaire 26 (fig. 4) comportant un comparateur permettant de comparer le signal de ligne L à un seuil Sp (par exemple 2V) inférieur à la tension correspondant à l'étant bas du signal de ligne (fig. 1). Sur la figure 4, le signal de ligne L est appliqué sur l'entrée non-inverseuse d'un amplificateur opérationnel 18, la tension du seuil Sp étant appliquée sur son entrée inverseuse. On obtient ainsi en sortie un signal P, normalement à l'état haut, passant à llétatbas lorsque le signal de ligne L est inférieur au seuil Sp, soit lors de la transmission d'un signal prioritaire. Le court-circuitage de la ligne est contrôlé par un émetteur prioritaire 30. Il peut être réalisé par un coupleur opto électronique OP3 dont la diode électroluminescente (non représentée) est rendue conductrice lorsqu'une information prioritaire doit être transmise. Le transistor récepteur du coupleur OP3, connecté en parallèle sur les conducteurs 18 et 22, est alors conducteur, court-circuitant les conducteurs 1 8 et 22 et portant le conducteur 22 à une tension inférieure au seuil Sp. Selon un autre mode de réalisation représenté schématiquement sur la figure 4, un opto-thyristor d'un coupleur OP4 courtcircuite les conducteurs 18 et 22 de la ligne de transmission. Dans ce cas la ligne reste court-circuitée après émission de l'information prioritaire, le thyristor alimenté en continu restant conducteur. L'information prioritaire est alors mémorisée dans le récepteur jusqu'à ce que le récepteur, par tout moyen approprié (non représenté) reprenne la ligne en annulant le courant parcourant le thyristor, bloquant celui-ci (voir figures 5 et 6). Il est égalementpossiblede transmettre des ordres prioritaires à un dispositif, par exemple à un déclencheur électronique, connecté à llémetteur. Ceci est obtenu en augmentant la tension maximale de la ligne. La figure 4 représente schématiquement un circuit 32 émetteur d'ordres prioritaires comportant une source de tension V3, connectée par un interrupteur au conducteur 22 de la ligne. Lorsque l'interrupteur est ferme, pour llémissisn d'un ordre prioritaire la tension V3, supérieure à la tension maximale de ligne normale V2, est appliquée au conducteur 22. Le circuit 32 peut comporter plusieurs sources de tension (V3, V4) différentes, respectivement connectées au conducteur 22 par un interrupteur associé. Dans le mode de réalisation représenté la tension V4 est supérieure à V3, elle-même supérieure à V2. A chaque tension correspond un ordre prioritaire de nature prédéterminée, La présence des tensions V3 ou V4 est détectée par un détecteur d'ordre prioritaire 34 lorsque le signal d'horloge H est à l'état haut, le signal de ligne L prenant à cet instant la valeur V2 en l'absence d'un ordre prioritaire et l'une des valeurs V3 ou V4 en présence d'un ordre prioritaire. Cette détection peut être réalisée au moyen d'une diode zener ZD 1, ou ZD 2, en série avec la diode photo-émettrice d'un opto-coupleur OP5, ou OP6. A titre d'exemple, dans le mode de réalisation selon la figure 4, lorsque la tension V3 est appliquée au conducteur 22, le coupleur OP5 est actif, les deux coupleurs OP5 et OP6 étant actifs en présence de la tension V4.Un circuit logique, non représenté, dispose en aval des opto-coupleurs OP5 et OP6 transmet des signaux représentatifs des ordres prioritaires émis. Les figures 5 et 6 représentent I'application de I'invention à un déclencheur électronique. Sur la figure 5 un déclencheur électronique 36, de type connu, comporte un microprocesseur 38, alimenté par la tension V1 (5V). Les signaux d'horloge H et de données D, fournis par le déclencheur sur deux sorties du microprocesseur, sont appliqués aux entrées d'un circuit d'émission 20. Une sortie 40 de déclenchement du microprocesseur envoie un signal sur un dispositif de commande 42 d'une bobine de déclenchement lorsque le déclencheur détecte une surcharge ou un court-circuit. Ce signal est simultanément appliqué sur l'anode de la diode électroluminescente d'un coupleur OP7 d'un émetteur prioritaire 30. Dans le mode de réalisation représenté sur la figure 5, la diode est connectée en série avec une résistance R8 et le coupleur OP7 comporte un opto-transistor T2 connecté de manière à commander un thyristor T3 La base du transistor T2 est reliée par une résistance de polarisation (100 kohms) au conducteur 18 de la ligne de transmission.L'émetteur du transistor T2 est relié à la gâchette du thyristor T3 et par une résistance (10 kohms) en parallèle sur un condensateur (10 nF) au conducteur 18. Le conducteur 22 est relié, par l'intermédiaire d'une diode 43, au collecteur du transistor T2 et à l'anode du thyristor T3, dont la cathode est reliée au conducteur 18. Une résistance et un condensateur en série sont connectés en parallèle sur le tyyristor T3. Un ordre de déclenchement, transmis par llopto-coupleur OP7, provoque la conduction du transistor T2 et l'amorçage du thyristor T3, court-circuitant les conducteurs 18 et 22 de la ligne de transmission. Le récepteur représenté à la figure 6, comporte un transistor T4, normalement bloqué, dont la jonction émetteur-collecteur est connectée entre les conducteurs 18 et 22. Lorsqu'un signal est appliqué sur sa base, le transistor T4, dont l'impédance est t inférieure à celle du thyristor T3, court-circuite la ligne, annulant le courant traversant le thyristor et desarmorçant celui-ci. Dans le récepteur représenté sur la figure 6, les comparateurs 10, 12 et 28 sont constitués par des amplificateurs opérationnels du type à collecteur ouvert. Les sorties des comparateurs 10 et 28 sont connectées à une tension d'alimentation (5V) par llintermédiaire d'une résistance, pour fixer leur niveau de tension à l'état haut. La sortie du comparateur12 est reliée à une tension d' alimentation (10V) par llintermédiaire de la résistance R1 (100 Ohms) du circuit 16 de mémorisation et d'une résistance R-9 (10 kohms), de manière à fournir aux bornes du condensateur C1 le signal D2 (fig. 1).Le condensateur C1 se charge avec une constante de temps R9C1, soit 2 20 s, permettant la mémorisation de l'étant bas du signal de donnees, et se décharge avec une constante de temps négligeable R1C1, soit 2,2 . Dans le mode de réalisation de la figure 6 le signal D2 n'est pas appliqué directement à l'entrée du récepteur synchrone 14. Uncomparateur i4 compare le signal D2 a un seuil de mémorisation Sm (3V par exemple), de manière à fournir au récepteur synchrone 14 un signal carré D3 (fig. 1).Ce signal D3 est dérivé du signal D1, son front montant étant retardé par rapport au front montant correspondant du signal D1 (t0-t'0, t4 t'4, t6-t'6). La durée du retard est fixée par la constante de temps de charge du condensateur C1 (220 ns), la valeur de la tension d'alimentation (10V) chargeant ce condensateur et le niveau du seuil de mémorisation Sm (3V). Dans le récepteur, le comparateur 28 détecte le court-circuitage de la ligne par le thyristor T3 lorsqu'un ordre de déclenchement est émis par le microprocesseur 38 du déclencheur électronique 36. Le récepteur comporte un circuit 46 de traitement et éventuellement d'affichage, connecté à la sortie du récepteur synchrone 14 qui lui fournit des signaux représentatifs du signal de données D, et à la sortie du comparateur 28 qui lui fournit des signaux représentatifs d'un déclenchement, constituant une information prioritaire. Lorsque le circuit 46 a mémorisé une information prioritaire (ordre de déclenchement) il génère un signal de reprise de la ligne, appliqué par un conducteur 48 sur la base du transistor T4. Le mode de réalisation représenté sur les figures 5 et 6, ne comporte pas de moyens de transmission d'ordres prioritaires au déclencheur 36. De tels moyens, représentés à la figure 4, pourraient bien entendu être prévus pour permettre, par exemple, de transmettre au microprocesseur 38 du déclencheur un ordre de déclenchement venant de I'extérieur ou modifier à distance un règlage du déclencheur. En résumé, la liaison synchrone décrite ci-dessus permet, en fonctionnement normal, de transmettre des données du déclencheur électronique 36 à un circuit 46 externe de traitement. De plus, une information prioritaire, par exemple un ordre de déclenchement, peut être transmise prioritairement au circuit 46 par court-circuitage de la ligne et, en augmentant de façon prédéterminée la tension maximale de la ligne, un ordre prioritaire peut être transmis du circuit 46 de traitement externe au déclencheur. L'invention peut également être mise en oeuvre avec un signal de ligne à 3 niveaux différent du signal de ligne L représenté à la figure 1. La figure 7 illustre deux variantes L1 et L2 du signal de ligne, obtenus à partir d'un signal d'horloge H et d' un signal de données D, ainsi que les signaux correspondants reconstitués dans le récepteur. Comme précédemment les transitions du signal de données D s'effectuent sur les fronts descendants du signal d'horloge H et ce signal est validé sur les fronts montants du signal d'horloge. Selon une première variante, le signal de ligne L1 est au niveau bas lorsque l'horloge H est au niveau haut. Pendant les alternances basses du signal d'horloge, le signal de ligne L1 est àI'état intermédiaire si le signal de données D est à l'état bas, et à l'état haut si le signal de données D est à l'étant haut.Il suffit alors, dans le récepteur, de comparer le signal de ligne L1 à deux seuils Shl et Sdl, compris entre la valeur intermédiaire et, respectivement, les valeurs basse et haute du signal Li, pour reconstituer le signal d'horloge, identique à H, et un signal Dii qui n'est à l'étant haut que lorsque le signal de données D est à l'état haut pendant une alternance basse du signal d'horloge H. Le signal D11 est applique à un circuit de mémorisation de manière à mémoriser l'étant haut du signal D11 pendant le front montant de l'horloge H (signal D21). Le signal d'horloge reconstitué et le signal D21 sont alors appliqués à l'entrée du récepteur synchrone. Selon une seconde variante, le signal de ligne L2 est au niveau intermédiaire lorsque l'horloge H est au niveau haut et, pendant les alternances basses du signal d'horloge, le signal L2 est au niveau haut si le signal de données est au niveau haut et au niveau bas si le signal de données est au niveau bas. Le signal de ligne est comparé dans le circuit de réception selon la figure 8 à deux seuils SO et S1 compris entre le niveau intermédiaire et respectivement les niveaux bas et haut du signal de ligne L2. En sortie d'un premier comparateur 48, le signal D12 est à l'étant haut lorsque le signal de ligne L2 est supérieur au seul SO. L'état bas de ce signal correspond donc à l'état bas du signal de donnée D pendant les alternances basses du signal d'horloge. En sortie d'un second comparateur 50, le signal D4 est a i 'etat haut lorsque le signal de ligne L2 est inférieur au seuil S1. Pour reconstituer l'horloge, les signaux D12 et D4 sont appliqués à l'entrée d'un circuit logique ET 52, le signal d'horloge reconstitue Hi, identique au signal H, étant produit en sortie du circuit 52. Le signal D12 est de plus applique à l'entrée d'un circuit de mémorisation 1 6, qui mémorise I'état bas du signal D12 pendant les fronts montants de l'horloge H, les signaux D22 de sortie du circuit 16 et H1 de sortie du circuit ET 52 étant appliqués aux entrées du récepteur synchrone 14. Dans toutes les variantes représentées ci-dessus, l'horloge est transmise sur le niveau haut du signal d'horloge et les données sur le niveau bas du signal d'horloge H. Ceci est nécessaire lorsque le signal de données D est validé pendant les fronts montants de l'horloge. Alors le signal D?, D1? ou D12 obtenu dans le récepteur après comparaison à un seuil de données Sd, Sdl ou SO, est appliqué à un circuit de mémorisation destiné à mémoriser le signal présent juste avant les fronts montants du signal d'horloge. Par contre, si le signal de données D est validé pendant les fronts descendants de l'horloge, alors l'horloge sera transmise pendant les alternances basses de l'horloge et les données pendant les alternances hautes de l'horloge, et les signaux obtenus après comparaison à un seuil de données seront appliqués à un circuit de mémorisation destiné à mémoriser le signal présent juste avant les fronts descendants du signal d'horloge. Les circuits d'émission 20 et de réception 24 peuvent être facilement adaptés pour obtenir le signal de ligne à trois niveaux désiré et reconstituer les signaux d'horloge et de données correspondants. REVENDICATIONS 1. Dispositif de transmission synchrone destinée à transmettre un signal binaire de données (D) synchronisé sur un signal d'horloge (H) à un circuit de réception (24) comportant un récepteur synchrone (i 4), dispositif caractérisé en ce qu'il comporte des moyens (20) d'émission destinés à produire, à une extrémité d'une ligne de transmission bifilaire (18,22), un signal de ligne (L) à trois niveaux, le signal binaire de données e étant transmis sur des premier et second niveaux, correspondant respectivement à chacun des états du signal binaire de données, pendant les alternances du signal d'horloge (H) précédant les fronts du signal d'horloge utilisés pour valider le signal de données, le signal d'horloge étant transmis sur un troisième niveau pendant les alternances du signal d'horloge suivant les fronts de validation, le circuit de réception (24) connecté à l'autre extrémité de la ligne de transmission comportant des moyens (10,12) de comparaison du signal de ligne à des premier et second seuils (Sd,Sh) compris respectivement entre les premier et second niveaux et entre les second et troisième niveaux, de manière à fournir un signal binaire (D1) représentatif du signal de donnees et un signal d'horloge reconstitué (H1). 2. Dispositif selon la revendication 4, caractérisé en ce que le circuit (24) de réception comporte des moyens (16) de mémorisation, pendant les fronts de validation du signal d'horloge, de l'étant précédent du signal (D1) représentatif du signal de donnés, le signal d'horloge reconstitué (H1) et le signal (D2) de sortie des moyens de mémorisation étant appliqués à deux entrées du récepteur synchrone (14). 3. Dispositif selon la revendication 2, caractérisé en ce que les moyens (16) de mémorisation sont constitués par un circuit RC (R1C1) dimensionné de manière à ce que la durée de la mémorisation soit inférieure à une période du signal d'horloge (H). 4. Dispositif selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les moyens (20) d'émission comportent des premier et second opto-coupleurs (OP1,OP2) dont les éléments émetteurs sont respectivement activés par les signaux d'horloge (H) et de données (D) et dont les éléments récepteurs sont connectés en série entre deux conducteurs (18,22) de la ligne bifilaire de transmission, une première résistance (R6) étant connectée en parallèle sur l'élément récepteur du second optocoupleur (OP2), un premier conducteur (22) de la ligne de transmission étant, dans le circuit de réception (24), connecté à une tension d'alimentation (V2) par l'intermédiaire d'une seconde résistance (R7). 5. Dispositif selon la revendication 4, caractérisé en ce que les moyens d'émission (20) comportent un transistor (i) en série avec l'élément émetteur du second opto-coupleur (OP2) et dont la base est connectée à ltélément émetteur du premier opto-coupleur (OPi). 6. Dispositif selon l'une des revendications 4 et 5, caractérisé en ce que les moyens d'émission comportant une troisième résistance (R5) connectée en série avec les éléments récepteurs des premier et second opto-coupleurs (OP1,OP2), de manière à définir sur le premier conducteur (22) de la ligne de transmission un niveau bas non nul du signal de ligne (L) lorsque les deux opto-coupleurs (OP1,OP2) sont conducteurs, le dispositif comportant au moins un émetteur prioritaire (30) connecté en parallèle sur les moyens d'émission (20), destiné à court-circuiter les deux conducteurs (18,22) de la ligne bifilaire pour transmettre une information prioritaire, et un recepteur prioritaire (26), connecte en parallele sur le circuit de réception (24), comportant des moyens (28) de comparaison du signal de ligne (L) à un troisième seuil (Sp) inférieur audit niveau bas. 7. Dispositif selon l'une quelconque des revendications 4 à 6, caractérisé en ce qu'il comporte un circuit (32) émetteur d'ordres prioritaires, connecté en parallèle sur le circuit de réception (24) de la ligne de transmission, comportant des moyens d'appliquer au premier conducteur (22) de la ligne au moins une tension (V3,V4) supérieure à la tension d'alimentation (V2), et un circuit (34) détecteur d'ordres prioritaires, connecté en parallèle sur les moyens d'émission (20), comportant des moyens de détection d'une tension (V3,V4) supérieure à la tension d'alimentation (V2), un ordre prioritaire déterminé étant associé à une tension prédéterminée (V3,V4). 8. Dispositif selon l'une quelconque des revendications 1 à 7, caractérisé en ce que, le front de validation du signal de données (D) étant le front montant du signal d'horloge (H), le signal de ligne prend le troisième niveau lorsque le signal d'horloge est à l'étant haut, le second niveau, inférieur au troisième, lorsque le signal d'horloge est à l'étant bas et le signal de données à l'étant haut, et le premier niveau, inférieur au second, lorsque les signaux d'horloge et de données sont tous deux à l'état bas.