Brevet FR2655197A1 — publié le 19910531

La présente invention coxnrne des circuits intégrés caxpreaant des zones de mémoires vives statiques ou dynamiques (mémoires SRAM ou DRAM). Une des difficultés de réalisation des mémoires vives est liée au fait que oelles-ci sont sensibles aux porteurs mino- ritaires parasites générés dans le substrat ou les zones actives et qui peuvent venir s'ac=muler dans oertaines zones de la mémoire, y modifier le potentiel et entraîner ainsi un chianement d'état logique d'au moins un point de oette mnémoire. Ces porteurs minoritaires sont susceptibles d'être génerés par des particules alpha qui induisent dans le substrat en silicium des paires électron-trou, ou bien, lors de la lecture, du fait que le transistor d'accès crée, en régime de saturation, de tels porteurs minoritaires dans sa zone active par le phénomène bien connu d'ionisation par impact. Dans le cas d'une mémoire RAM dynamique, les porteurs minoritaires parasites peuvent par exemple venir décharger la capacité de stockage et modifier ainsi l'état logique du point mémoire. Dans le cas d'une mémoire RAM statique, les porteurs minoritaires parasites peuvent faire changer d'état la bascule bistable d'un point mémoire si les charges créées viennent trop rapidement s' accumuler au niveau de la résistance de haute valeur présente dans le point mémoire de structure classique comlprenant quatre transistors. Dans la suite de cet exposé, pour faciliter la compré- hensicn, on se limitera à 11 'exemple de réalisation d'un point mimoire RAM statique à quatre transistors cromprenant deux résis- tances à haute valeur L'invention n'est bien évidemment pas limitée à ce type de mémoire et concerne l'ensemble des mémoires RAM statiques et dynamiques. Les incrnvénients des structures classiques vont être rappelés en relation avec les figures 1 et 2. Dans la figure 1, on n'a pas représenté l'ensemble des éléments constitutifs d'un point mémoire SRAM classique mais seulement, très localement, la zone de prise de contact 1 de l'une des deux résistances haute valeur R qui constitue l'un des éléments constitutifs d'un point mémoire classique SRAM à quatre transistors MOS L'objet de cette figure n'est pas d'illustrer la st Lructure d'une mémoire mais simplement d'illustrer les effets néfastes de porteurs minoritaires parasites. La figure 1 représente une structure réalisée dans un substrat p 2 dans lequel sont disposes des caissons n 3 Cette figure illustre l'effet d'une particule alpha qui crée des paires électrnas-trous Les charges négatives, c'est-à-dire les élec- trons, affluent en direction de la zone n+ 1 sur laquelle vient se prendre le contact électrique de la résistan haute valeur R La raison pour laquelle ces électrons convergent vers la zone n+ 1 réside dans le fait que la zone p dans laquelle les porteurs minoritaires scnt créés est classiquement portée à un potentiel Vss (par exemple la masse) inférieur au potentiel Vcc (par exemple 5 volts) de la résistance haute valeur R Dans une mémoire SRAM classique à quatre transistors, la zone de contact 1 est coxnnetée à la fois au drain d'un des deux transistors de la bascule et à la grille de l'autre transistor Si une trop grande quantité de porteurs minoritaires est créée dans le substrat p- 2, ces porteurs minoritaires peuvent venir modifier le potentiel de la zone de contact 1 et peuvent ainsi faire basculer de façon intempestive la bascule. Pour remédier à certains inconivénients, on a proposé, comme oela est représenté en figure 2, d'utiliser, au lieu d'un substrat p-, un substrat n 4 à la surface duquel est créé un caisson p 5 dans lequel est réalisé le point mémoire Dans oe cas, le substrat 4 est porté au potentiel Voc et le caisson p 5 est porté au potentiel Vss Les électrons créés dans le caisson 5 se retrouvent alors attirés préférentiellement en direction du substrat 4 sous-jacent Il en résulte une très nette diminution du courant électrique susceptible de modifier le potentiel de la zone de contact 2. Si oette technique est efficace, elle n'est pas appli- cable dans tous les cas En particulier, lorsque l'on veut réaliser un circuit intégré comprenant à la fois des circuits logiques, généralement réalisés en technique CMOS, et des circuits constituant des mémoires, par exemple une mémoire SRAM, il est apparu préférable d'utiliser un substrat dopé p dans lequel on réalise localement des caissons dopés n- En effet, dans une technologie CMDS, on sait que la vitesse d'un transistor MOS est directement liée au niveau de dopage de son substrat (ou caisson) Plus le dopage du substrat est faible, plus le transis- tor est rapide Quand on forme un caisson dans un substrat du type de coxnativité opposé, oe caisson qui est inévitablement plus dopé que le substrat entrainera que les transistors qui y sont formés sont de façon inérente plus lents Il est donc préférable de réaliser les transistors à canal N directaement dans un substrat p plutôt que dans un caisson de type p formné dans un substrat n-. La présente invention vise donc à fabriquer un circuit mémoire qui soit réalisable dans un substrat de type p, pour les avantages décrits cidessus, et qui soit également peu sensible aux effets rnéfastes des porteurs minoritaires parasites. L'invention concerne donc un circuit intégré comprenant des mémoires. Selon une caractéristique de l'invention, le substrat sur lequel sont réalisés les transistors des points mémoire est constitué d'un substrat dopé n+ muni à sa surface d'une couche dopée p de faibhle épaisseur transformée localement sur toute son épaisseur par implantation ionique en couche dopée n dans toutes les zones entourant les zones dans lesquelles seront ensuite réalises les transistors constituant les points mémoire. Selon une autre caractéristique de l'invention, la mémoire constituant le circuit intégré est de type RAM statique. Selon une autre caractéristique de l'invention, la mémoire constituant le circuit intégré est une mémoire de type RAM dynamique. Selon une autre caractéristique de l'invention, dans le cas o le circuit intégré coprend, sur une mime puce, des mémoires et des circuits de type CMOS, les transistors à canal n et les transistors à canal p du circuit CM>S sont réalisés res- pectivement dans des zones de ladite couche dopées p et dans les zones transformées par implantation ionique en type n-. L'invention concerne également le procédé de fabrica- tion dudit circuit intégré omprenant des mémoires. Selon une autre caractéristique de l'invention, ce procédé de fabrication o npre les étapes suivantes: sur un substrat constitué d'une plaquette de silicium monxocristallin dopée n+, réaliser une couche minoe dopée p-, déposer une résine photosensible, 1 'insoler et la développer de façni à n'en consever que des ilots disposés dans les zones dans lesquelles seront réalisées ultérieurement les transistors des points mémoire, effectuer une implantation ionique supplémentaire de façon à transformer la couche p en couche n dans toutes les zones non recouvertes par la résine, et réaliser les transistors des points mémoires dans lesdites zones restantes de type p-. Selon une autre caractéristique de l'invention, dans le cas o le circuit intégré associe sur la même puoe un circuit mémoire et un circuit de type a 4 CMOS, le procédé de fabrication prévoit également que les transistors à canal N et les transis- tors à canal p du circuit CMOS sont réalisés respectivement dans des zones de ladite couche dopée p et dans des zones transfor- mées par l'implantaticn ionique en le type n-. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes dans lesquelles: la figure 1 représente schématiquement et partiellement un point mémoire selon l'art antérieur; la figure 2 représente schématiquement et partiellement le même point mémoire comportant en outre un perfectionnement selon l'art antérieur; la figure 3 représente une étape du procédé selon 1 'invention; et la figure 4 représente une étape suivante du procédé selon 1 ' invention. Ces diverses figures ne sont pas représentées à l'échelle, ni d'une figure à l'autre, ni à l'intérieur d'une figure, et notamment les épaisseurs des couches sont dessinées arbitrairement dans le but de faciliter la lecture des figures. Les figures 3 et 4 illustrent des étapes sucoessives de fabrication d'un circuit mémoire selon l'invention. Dans le procédé de fabrication selon 1 'invention, on part d'un substrat constitué d'une tranche de siliciun mono- cristallin 6 dopée n+ On réalise, à la surface de cette tranche n+ 6, une couche de faible épaisseur dopée p 7 Une telle couche 7 peut être réalisée, de prmfér Pnce, par croissance épitaxiale. Ensuite, on dépose une couche de résine phoxtosensible, on l' insole et on la développe de façon à ne conserver que des îlots de résine 8 en des endroits particuliers de la plaquette. On procède alors à une implantation ionique destinée à transfor- mer la couche 7, dans les zones non recouvertes par les Ilots de résine 8, en une couche 9 dopée n- L'épaisseur e de la couche épitaxiée 7, l'énergie d'implantation icnique N et la dose ainsi implantée sont choisies de façon que, pendant la diffusion du caisson n jusqu'à la zone n+ sous-jacente, cette région n+ ne remonte pas trop vers la surface de manière à conserver des concentrations identiques à celles utilisées dans une technologie classique utilisant un substrat p et un caisson n-. Les zones dopées p restantes constituent ainsi des pseudo-caissons p 7 ' dans un substrat de type n On voit que dans ces pseudo-caissons p on peut réaliser sans problème des points mémoire de type RAM statiques ou dynamiques, et qu'il est en même temps possible de réaliser sur le même substrat d'autres zones de caisson n servant à la réalisation des transistors à canal p d'une partie de circuit en technologie CMDS, les transis- tors à canal N de cette partie de circuit en technologie CMOS étant réalisés directaement dans la couche p-. La région n+ 6 du substrat est portée au potentiel Vcc et les pseudocaissons p 7 ' sont portés au potentiel Vss En polarisant ainsi le substrat, les électrons parasites éventuelle- ment générés dans les pseudo-caissons p 7 ' vont préférentiel- lement vers la zone sous-jacente 6 et ne perturbent pratiquement pas les circuits disposés dans oes pseudob-caissons. EXEMPLE On a réalisé une structure conforme à la figure 4, à partir d'un substrat n+ dopé à l'arsenic à 2 1018 at /cm 3, sur lequel on a fait croître par épitaxie une couche p de dopage 1 1015 at/cm 3 sur une épaisseur e de 4 micrommtres On a ensuite effectué une implantation ionique de phosphore à une énergie de ke V et avec une dose de 1013 atnomes/cm 2 Dans ces conditions, on a pu créer des zcnes n 9 d'une concentration d'environ 1016 at./cm 3 dans la couche épitaxiée 7, oes zones n 9 touchant directement la zcne sous-jacente n+ du substrat 6 et les zones non implantées de la couche 7 subsistant dans leur état de dopage p. Bien entendu, la présente invention est susceptible nromnbreuses variantes qui apparaitront à l'homme de l'art en oe qui ocoene les types de dopant utilisables. REVENDICATIONS 1 Circuit intégré crmprenant des mémoires caractérisé en coe que le substrat sur lequel sont réalisés les transistors des points mémoire est constitué d'un substrat dopé n+ ( 6) muni à sa surfaoe d'une couche dopée p ( 7) de faible épaisseur trans- fmormée par implantation ionique en couche dopée n ( 9) dans toutes les zones ( 9) entourant des zones ( 7 ') dans lesquelles sont réalisés les transistors constituant les points màmoire. 2 Circuit intégré comprenant des mémoires selon la revendication 1, caractérisé en oe que ladite mémoire est du type RAM statique. 3 Circuit intégré comprenant des mémoires selon la revendication 1, caractérisé en oe que ladite mémoire est de type RAM dynamique. 4 Circuit intégré comprenant des mémoires selon l'une quelconque des revendications 1 à 3, conmprenant en outre au moins un circuit de type CMOS, caractérisé en oe que les transistors à canal N et les transistors à canal p du circuit CM 4 S sont réali- sés respectivement dans des zones ( 7 ') de ladite couche dopée p ( 7) et dans les zones transformées par ladite implantation ionique et dopées n ( 9). Procédé de fabrication d'un circuit intégré compre- nant des mémoires, caractérisé en ce qu'il comprend les étapes suivantes: sur un substrat constitué d'une plaquette de silicium monocristallin dopée n+ ( 6), réaliser une couche mince dopée p ( 7), déposer une résine photosensible, l'insoler et la développer de façon à n'en ocnserver que des îlots ( 8) disposés au niveau des zones dans lesquelles seront réalisés par la suite les transistors des points mémoire, effectuer une implantation ionique de façon à trans- former la couche p en couche n dans toutes les zones ( 9) norn recouvertes par la résine ( 8), et réaliser les transistors des points mêéoire dans lesdites zones dopées p ( 7). 6 Procédé de fabrication de circuit intégré selon la revendication 5, oe circuit intégré omprernant en outre au moins un circuit de type CMOS, casractérisé en ce que les transistors à canal N et les transistors à canal p du circuit CMDS sont réali- sés respectivement dans les zones de ladite couche dopées p ( 7) et dans les zones transformées par ladite implantation ionique et dopées n ( 9).