Brevet FR2652467A1 — publié le 19910329

La présente invention concerne un système de communication à multiplexage temporel. Certains équipements sont constitués de plusieurs modules qui doivent échanger des informations numériques entre eux. Pour ce faire, on emploie couramment un système de communication qui comprend un bus, canal de transmission de l'information, auquel sont raccordés tous ces modules. La répartition du bus entre les différents utilisateurs se fait généralement dans le domaine temporel. Dans ce cadre, les systèmes à bus synchrone présentent la particularité de fonctionner selon une configuration des utilisateurs (émetteurs, récepteurs) qui se reproduit périodiquement. La présente invention a ainsi pour objet un système de communication à multiplexage temporel perfectionné utilisant un bus synchrone, bidirectionnel, multi-débit, multi-accès comprenant des moyens simples pour modifier la configuration des utilisateurs de manière dynamique. Le système de communication à multiplexage temporel selon l'invention comprend - des moyens pour définir des trames répétitives composées d'intervalles de temps, - un bus au moins comprenant au moins un canal de transmission de données, un canal d'horloge et un canal de synchronisation trame, - des modules qui doivent échanger des données et qui sont raccordés à un bus, - des moyens attribuant à un module un intervalle de temps d'émission sur un canal de transmission de données d'un bus dans lequel il place des données à transmettre à un autre module, - des moyens attribuant à un module un intervalle de temps de réception sur un canal de transmission de données sur lequel il prélève des données qui lui sont transmises par un autre module il est caractérisé en ce que - un module possède un intervalle de temps de réception d'origine sur un canal de transmission de données d'un bus qui lui est attribué par des moyens d'attribution d'origine, - un module reçoit l'identité d'un intervalle de temps d'émission sur un canal de transmission de données d'un bus transmise par un autre module dans cet intervalle de temps de réception d'origine sur un canal de transmission de données d'un bus, ce qui lui attribue cet intervalle de temps d'émission, - cet autre module est une unité de commande qui attribue les intervalles de temps d'émission sur un bus unique auquel elle est raccordée, à tous les autres modules, dénommés unités secondaires, raccordés à ce bus. De plus, dans le système de communication à multiplexage temporel une unité secondaire reçoit l'identité d'un intervalle de temps de réception sur un canal de transmission de données transmises par l'unité de commande dans cet intervalle de temps de réception d'origine sur un canal de transmission de données d'un bus, ce qui lui attribue cet intervalle de temps de réception. Avantageusement, dans le système de communication à multiplexage temporel, un module comprend un circuit contrôleur de trame relié à un bus par une interface bus qui détermine l'identité de ces intervalles de temps à partir de la synchronisation trame et de l'horloge. Dans un mode de réalisation, le système de communication à multiplexage temporel se caractérise en ce qu'un module émet un signal de validation, lorsqu'il émet des données sur un canal de transmission de données, sur un canal de validation associé à ce canal de transmission de données. De même, dans le système de communication à multiplexage temporel, un module prend en compte des données en réception sur un canal de transmission de données seulement si ce signal de validation associé à ce canal est présent. Dans un autre mode de réalisation, le système de communication à multiplexage temporel se caractérise en ce qu un module comprend une mémoire, et en ce que le circuit contrôleur de trame, par l'interme- diaire d'une interface application, stocke séquentiellement dans une page de cette mémoire correspondant à un intervalle de temps de réception déterminé les données reçues pendant cet intervalle de temps. De plus, dans le système de communication à multiplexage temporel un module comprend des moyens d'insérer dans un intervalle de temps d'émission des données stockées dans une page de cette mémoire correspondant à l'intervalle de temps en émission. En outre, dans le système de communication à multiplexage temporel une unité secondaire comprend un système de traitement d'information relié à une interface microprocesseur du circuit contrôleur de trame de cette unité secondaire, qui accède à cette mémoire externe pour y prélever ou y insérer des données et qui fournit à ce circuit contrôleur de trame l'adresse mémoire des données correspondant aux intervalles de temps d'emission et de réception. Avantageusement, dans le système de communication à multiplexage temporel, le circuit contrôleur de trame génère une interruption à l'attention du système de traitement d'information lorsqu'une première donnée associée à un intervalle de temps de réception est stockée dans la mémoire, cette interruption étant acquittée par ce système de traitement d'information. De même, dans le système de communication à multiplexage temporel, le circuit contrôleur de trame génère une interruption à l'attention du système de traitement d'information lorsqu'il n'y a plus de donnée associée à un intervalle de temps d'émission dans ladite mémoire, cette interruption étant acquittée par ce système de traitement d'information. Dans un troisième mode de réalisation, le système de communication à multiplexage temporel selon l'invention comprend deux bus au moins et un module particulier nommé module matriciel raccordé à deux bus au moins qui est une unité secondaire sur chacun des bus auquel il est raccordé par l'intermédiaire d'un circuit contrôleur de trame, ce module matriciel comprenant une mémoire et un système de traitement d'information. Ainsi, dans le système de communication à multiplexage temporel, ce système de traitement d'information convertit dans ladite mémoire une donnée associée à un intervalle de temps de réception sur un premier bus auquel est raccordé ce module matriciel en une donnée associée à un intervalle de temps d'émission sur un deuxième bus auquel est raccordé ce module. De plus, le système de communication à multiplexage temporel dont un bus comprend un premier canal de transmission de données sur lequel prend place l'intervalle de temps de réception d'origine se caractérise en ce que ce bus comprend au moins un canal de transmission de données supplémentaire. En outre, dans le système de communication à multiplexage temporel selon l'invention, le circuit contrôleur de trame comprend un module d'aiguillage qui permet de sélectionner un premier des canaux de transmission de données pour un intervalle de temps d'émission et un second des canaux de transmission de données pour un intervalle de temps de réception. Les différents objets et caractéristiques de l'invention seront maintenant exposés de façon plus détaillée dans le cadre de la description d'un exemple de réalisation, donné à titre non limitatif, en se référant aux figures annexées qui représentent - la figure 1, le schéma d'un système de communication à multiplexage temporel selon l'invention, - la figure 2, le schéma d'une trame temporelle, - la figure 3, le schéma d'un module, - la figure 4, le diagramme d'un circuit contrôleur de trame, - la figure 5, le schéma d'un système de communication à multiplexage temporel comprenant plusieurs bus. Le système de communication à multiplexage temporel tel que représenté dans la figure 1 comprend plusieurs modules 2, 3 qui échangent des informations numériques que l'on appelera données. Ces modules sont tous raccordés à un bus 1 dont la constitution apparaltra au fil de la description qui suit. Un module particulier, l'unité de commande 2 regroupe l'ensemble des moyens nécessaires à l'exploitation du bus. Le système de communication à multiplexage temporel comprend également un générateur de trame qui définit une structure temporelle périodique des données sous la forme d'une trame. Une trame représentée dans la figure 2 regroupe un nombre déterminé d'intervalles de temps 10, chaque intervalle de temps comprenant un même nombre de bits. Un intervalle de temps permet l'acheminement d'une donnée élémentaire. Ce générateur de trame qui est généralement situé dans l'unité de commande 2 produit donc des signaux qui permettent d'identifier les données par leur situation temporelle - l'horloge qui correspond à la fréquence des bits de ces données et qui prend place sur le canal d'horloge 4 du bus 1, - la synchronisation trame qui signifie le début de chaque trame et qui prend place sur le canal de synchronisation trame 5 du bus 1. Le générateur de trame produira, par exemple, une trame de type MIC normalisée CCITT dont certaines spécifications sont - horloge - 2048 kbit/s, - intervalle de temps de 8 bits, soit un octet, - trame de 64 intervalles de temps, soit 512 bits. Chaque module comprend des moyens pour émettre et pour recevoir des données qui sont regroupés dans un circuit contrôleur de trame qui sera détaillé plus loin. A cet effet, le bus 1 comprend un ou plusieurs canaux de transmission de données. Un module, lorsqu'il émet une donnée, émet simultanément un signal de validation associé. Dans l'exemple considéré il a été prévu deux canaux de transmission de données, un module pouvant au même moment émettre et recevoir des données. Ces canaux de transmission seront traités comme des liaisons série, ce qui ne doit pas être interprété comme une restriction de l'invention.Le bus 1 comprend donc les liaisons supplémentaires suivantes - un premier canal de transmission de données nommé canal d'émission 6, - un canal de validation sur lequel prend place un signal de validation associé à une donnée émise sur le canal d'émission, nommé canal de validation émission 7, - un deuxième canal de transmission de données nommé canal de réception 8, - un canal de validation sur lequel prend place un signal de validation associé à une donnée émise sur le canal de réception, nommé canal de validation réception 9. Un module distinct de l'unité de commande 2 sera maintenant nommé unité secondaire 3. Chaque unité secondaire est identifiée par une étiquette distincte qui est un numéro. Cette étiquette lui est attribuée par des moyens d'attribution d'origine qui peuvent consister, par exemple, en - un ensemble d'interrupteurs implantés sur le module qui définit un nombre binaire ou, - une implantation du module à une position précise dans une armoire ou un fond de panier, cette implantation définissant par la présence ou l'absence d'un certain nombre de connexions significatives de cette position, un nombre binaire. Avantageusement, cette étiquette correspondra au numéro d'ordre d'un intervalle de temps dans la trame. Cet intervalle de temps sera, pour cette unité secondaire, l'intervalle de temps de réception d'origine. Selon une option différente, un intervalle de temps particulier de la trame est réservé pour l'exploitation du système, c'est l'intervalle de temps de configuration. De temps à autre le système génère dans cet intervalle de temps un mot "start" que savent reconnaître toutes les unités secondaires. Avantageusement l'étiquette sus-mentionnée correspondra à un nombre de trames, et, dans ce cas, l'intervalle de temps de réception d'origine d'une unité secondaire sera l'intervalle de temps de configuration de la trame dont le numéro d'ordre d'apparition après reconnaissance du mot "start" correspond à cette étiquette. Chaque module 2, 3 représenté dans la figure 3 comprend un circuit contrôleur de trame 11 raccordé - d'une part au bus 1, - d'autre part à un circuit d'application 12 par une connexion 13, - également à un sous-système 14 par une liaison 15, ce sous-système pouvant disposer de moyens de traitement de l'information, tel qu'un microprocesseur, ou n'en disposant pas, un circuit logique par exemple. Ce circuit d'application 12 peut incorporer une mémoire. I1 peut également se réduire à une simple liaison vers un circuit d'exploitation des données. Un circuit contrôleur de trame 11 représenté dans la figure 4 comprend les éléments suivants - une interface bus 16 qui permet le raccordement au bus 1, - une interface application 17 qui permet le raccordement au circuit d'application 12, - un circuit base de temps 18 qui restitue le numéro d'ordre des intervalles de temps, - un module d'aiguillage 30 qui permet d'affecter à l'émission ou à la réception de données le canal d'émission 6 ou le canal de réception 8, - un module d'extraction 19 qui fournit un ordre d'extraction d'une donnée d'un intervalle de temps, - un module de gestion d'écriture 20 qui fournit, suite à un ordre, une donnée extraite au circuit d'application 12 via l'interface application 17, éventuellement programmable, - un module d'insertion 21 qui fournit un ordre d'insertion d'une donnée dans un intervalle de temps, - un module de gestion de lecture 22 qui introduit, suite à un ordre, une donnée venant du circuit d'application 12, sur le bus 1, éventuellement programmable, - une interface microprocesseur 23 qui permet le raccordement au sous-système 14. L'interface bus 16 a accès aux signaux suivants - horloge 4, - synchronisation trame 5, - données réception, accès bidirectionnel, - données émission, accès bidirectionnel, - validation réception - validation émission. Ce module assure la mise en parallèle des données reçues du bus 1 le circuit travaille sur des octets. Réciproquement la sérialisation des octets fournis par le circuit d'application 12 pour émission sur le bus est effectuée dans ce module. L'interface application 17 permet de présenter les données extraites du bus 1 au circuit d'application 12 ou de présenter les données fournies par ce circuit au bus. Suivant les applications, les données reçues peuvent être - soit stockées dans la mémoire adressable du circuit d'application, - soit traitées immédiatement. Dans le premier cas, l'interface 17 fournit l'adresse de rangement des données. Cette adresse est fournie par le module de gestion d'écriture 20 du circuit. Dans le second cas le module de gestion d'écriture travaille dans un mode restreint tel que les données extraites de la trame soient directement remises au circuit d'exploitation. De même, les données à émettre sont - soit prélevées de la mémoire adressable, - soit fournies directement par le circuit d'application 12. Dans le premier cas, le module de gestion de lecture 22 fournit à l'interface 17 l'adresse de la donnée à prélever pour l'insérer dans la trame. Dans le second cas le module de gestion de lecture prélève les données directement. Les signaux fournis à l'interface 17 sont - données : port parallèle 8 bits bidirectionnel, - adresses : possibilité d'adresser deux zones de mémoire, d'une capacité de 8000 octets par exemple. Le circuit base de temps 18 fournit les signaux nécessaires à la synchronisation des différents modules 2, 3 composant le circuit. A partir du signal d'horloge bit 4 il élabore un signal d'horloge octet, un octet correspondant à un intervalle de temps. Il possède également un compteur d'intervalles de temps prenant comme signal d'entrée l'horloge octet et comme signal de remise à zéro, le signal de synchronisation trame 5. I1 fournit sur sa sortie 24 une information donnant le numéro de l'intervalle de temps présent sur le bus 1. Le module d'aiguillage 30 fait la sélection entre le canal d'émission 6 et le canal de réception 8. Si le sous-système 14 ne comprend pas de microprocesseur ou un moyen équivalent, il se réduit à une simple jonction ; le circuit contrôleur de trame 11 émettra toujours sur le même canal et recevra toujours sur l'autre. Dans le cas contraire, ce module est commandé par le microprocesseur. Il est relié à l'interface microprocesseur 23 par la liaison 31. A la réception, il présente au module de gestion d'écriture 20 par une liaison 32 les données provenant soit du canal émission 6 et du canal validation émission 7 soit du canal de réception 8 et du canal de validation réception 9. I1 en va de même pour émettre des messages sur le bus. Le module de gestion de lecture 22 fournit au module d'aiguillage 30 par une liaison 33 les données à émettre et un signal de validation. Ces informations sont aiguillées sur les canaux correspondants du bus qui ne sont pas affectés à la réception. Le module d'extraction 19 est renseigné par la sortie 24 de la base de temps sur le numéro d'intervalle de temps. Il comprend une table associant à chaque intervalle de temps, l'autorisation ou l'interdiction d'extraire les données du bus, et, dans le cas d'une autorisation, l'adresse d'une zone mémoire que l'on appellera page. Il communique cette information par sa sortie 25 au module de gestion d'écriture 20. Dans une variante de réalisation, cette table est remplacée par un séquenceur synchronisé sur le signal de synchronisation trame et activé à partir de l'horloge octet de la base de temps. Le top de synchronisation trame assure l'initialisation du séquenceur. Au rythme de l'horloge octet, le séquenceur défile 64 états correspondant aux 64 intervalles de temps de la trame. Après son initialisation, le séquenceur procède à un comptage modulo 64 ; pour chaque nouvel intervalle de temps, le séquenceur change d'état et sa sortie indique une interdiction d'extraction ou un ordre d'extraction et l'adresse de la page mémoire. La table et le séquenceur ayant un rôle strictement équivalent, le terme table qui sera employé par la suite se référera indifféremment à l'une de ces réalisations techniques. Cette remarque s'applique également au module d'insertion qui a un fonctionnement analogue. Ce système d'extraction est programmable, ce qui permet à un microprocesseur par l'intermédiaire de la liaison 26 de configurer la table en indiquant pour chaque intervalle de temps - l'adresse de la page mémoire, - l'ordre ou l'interdiction du prélèvement. En cours de fonctionnement, des accès du microprocesseur 14 en lecture et en écriture sont possibles. - en écriture pour configurer ou reconfigurer la table, - en lecture pour vérifier l'état de la table. Le module de gestion d'écriture 20 reçoit les données du module d'aiguillage 30 et assure leur transfert vers le circuit d'application si le signal de validation est présent. Dans le cas où ce circuit comprend une mémoire, ce module est bâti autour d'un séquenceur programmable qui permet d'aiguiller un octet extrait de la trame vers une zone de stockage. Le séquenceur est une table de 64 mots adressée par la sortie du module d'extraction 19. Chaque mot est un pointeur donnant l'adresse de rangement dans une page mémoire de la donnée extraite. A chaque nouvelle extraction correspondant à cette page, le pointeur est incrémenté d'une unité. L'écriture est invalidée en cas de débordement de la zone mémoire concernée. Le module d'extraction 19 fournit l'adresse de la page (poids forts). Le module de gestion écriture 20 fournit l'adresse dans la page (poids faibles). Le module gère aussi les accès d'un microprocesseur à la mémoire quand celui-ci est présent, par la liaison 27. A cet effet, chaque page mémoire est doublée pour permettre au circuit de ranger les données extraites dans l'une pendant les accès du microprocesseur dans l'autre. Lors d'un accès par le microprocesseur, celui-ci lit la valeur du pointeur associé à la page ; il dispose du nombre d'octets reçus. La lecture provoque la remise à zéro du pointeur. Si de nouvelles données sont reçues sur le bus série, celles-ci sont stockées dans la page associée. Le pointeur s'incrémente au fur et à mesure. Le module de gestion d'écriture 20 génère une interruption à l'attention du microprocesseur dès qu'une première donnée est rangée en mémoire. Cette interruption est acquittée par le microprocesseur. Le module d'insertion 21 comprend une table, comme le module d'extraction 19. Il est renseigné sur l'intervalle de temps présent sur la trame par la base de temps 18. La table fournit les 64 états associés aux 64 intervalles de temps de la trame. Pour chaque nouvel intervalle de temps, la table indique éventuellement sur sa sortie 28 au module de gestion de lecture 22 un ordre d'insertion des données présentes à l'interface application et s'il y a lieu l'adresse de pointeurs de page mémoire à laquelle il faut prélever l'information. Ce module, lorsqu'il est programmable, est accessible à un microprocesseur par la liaison 29. L'accès à la table est partagé pour permettre des ordres d'écriture et de lecture par le microprocesseur en cours de fonctionnement. Les accès écriture par le microprocesseur correspondent à une configuration ou reconfiguration de la table, une lecture à une vérification de l'état de la table. Le module de gestion de lecture 22 présente au module d'aiguillage 30 des données prélevées à l'interface application 17. Il lui transmet également le signal de validation associé à l'émission d'un message sur le bus. Dans le cas où le circuit d'application 12 comprend une mémoire, ce module, comme le module de gestion d'écriture 20, est bâti autour d'un séquenceur programmable qui prélève un octet dans une page mémoire et l'aiguille vers le module d'aiguillage 30. La mémoire est découpée en 64 pages ; elle est accessible en écriture à un microprocesseur par la liaison 34. Le séquenceur fournit les valeurs d'un couple de pointeur (écriture et lecture) donnant l'état de chacune des 64 zones de la mémoire. Le pointeur écriture est incrémenté lors d'un accès microprocesseur, le pointeur lecture est incrémenté lors d'un accès par le circuit à la mémoire. En cas de zone mémoire pleine, l'échec d'un accès écriture par le microprocesseur est indiqué. Le module d'insertion 21 fournit l'adresse de la page (poids forts). Le module de gestion lecture 22 fournit l'adresse dans la page (poids faibles). Le module de gestion de lecture génère une interruption à l'attention du microprocesseur dès qu'une page mémoire est vide. Cette interruption est acquittée par le microprocesseur. L'interface microprocesseur 23 permet l'accès d'un microprocesseur aux tables, séquenceurs, et au circuit d'application via l'interface application 17. Le bus d'adresse permet, si ce circuit comprend une mémoire, l'adressage de 8000 octets, par exemple. Le bus de données est un bus 8 bits. Dans le cas où le circuit n'est pas contrôlé par un microprocesseur, la configuration de l'interface microprocesseur sera simple. La logique d'interface satisfait les contraintes liées à l'interfaçage d'un microprocesseur familles 6809, 68000, de microcontrôleur et d'un organe "moins performant", comme un simple automate. Dans l'exemple de réalisation décrit, les liaisons 26, 27, 29, 31, 34 de différents modules du circuit contrôleur de trame à l'interface microprocesseur 23 ont été individualisées. Il est évident que, sans sortir du cadre de l'invention, elles peuvent prendre la forme d'un bus interne à ce circuit contrôleur de trame. Les différents éléments composant un système de communication à multiplexage temporel étant décrits, on étudiera maintenant un tel système équipé de plusieurs bus. Un système de communication selon l'invention présentant cette possibilité est représenté dans la figure 5. Il se compose d'un système principal comprenant une unité de commande 2, des unités secondaires 3 et un bus 1, et d'un ou plusieurs autres systèmes du même type repérés par une lettre (a à n) comprenant eux aussi une unité de commande 2a, 2n, des unités secondaires 3a, 3n, et un bus la, ln. Les systèmes sont reliés par un module matriciel 35 qui est une unité secondaire pour chacune des unités de commande 2, 2a, 2n. Ce module matriciel comprend donc des circuits contrôleur de trame 11 connectés à chacun des bus. Chaque circuit contrôleur de trame est associé à une mémoire externe via son interface application.Le module matriciel possède son propre système de traitement d'informations qui, outre les fonctionnalités précédemment décrites, gère des échanges de données entre les différentes mémoires externes. Pour pallier les conflits éventuels dûs à la présence de plusieurs unités de commande sur le même réseau, celle 2 du système principal est déclarée maltre, les autres 2a, 2n, esclaves. Le module matriciel considère les informations émanant de l'unité de commande 2 comme prioritaires. La structure du système de communication à multiplexage temporel étant maintenant définie, on abordera maintenant les différentes fonctions possibles. Considérons, dans un premier temps, un système de communication à multiplexage temporel à un seul bus. L'unité de commande 2 doit pouvoir transmettre des informations à chacune des unités secondaires 3. Elle réserve donc sur un canal, le canal d'émission 6 par exemple, l'intervalle de temps de réception d'origine d'une unité secondaire 3 à cet effet. Durant cet intervalle de temps, elle donne notamment des indications de configuration à cette unité secondaire - autorisation d'émettre sur tel canal (émission 6 ou réception 8) pendant tel intervalle de temps à destination de tel module 2, 3, - autorisation de recevoir sur tel canal (émission 6 ou réception 8) pendant tel intervalle de temps en provenance de tel module. L'unité de commande 2 peut donc moduler le débit d'une voie de communication entre des modules en fonction des besoins, ceci par le nombre d'intervalle(s) de temps attribué(s) à cette voie. Ces considérations s'appliquent si l'unité secondaire dispose d'un sous-système 14 tel qu'un microprocesseur. Si ce n'est pas le cas, l'unité secondaire dispose d'un seul intervalle de temps pour dialoguer avec 1' unité de commande. Le canal d'émission 6 est par exemple réservé à l'émission de l'unité de commande, le canal de réception 8 étant affecté à l'émission de l'unité secondaire. Dans tous les cas, lorsqu'un module émet un message dans un intervalle de temps, il émet simultanément un signal sur le canal de validation associé au canal de transmission de données. Le(s) module(s) destinataire(s) du message n'accepte(nt) le message que si ce signal est présent. A la réception, le circuit contrôleur de trame 11 assure le regroupement des intervalles de temps alloués à une voie de communication pour reconstituer cette voie après démultiplexage. Par exemple un message de plusieurs octets émis par un module auquel est alloué un seul intervalle de temps dans la trame, nécessitera plusieurs trames pour être envoyé : le correspondant reconstituera le message en extrayant systématiquement l'intervalle de temps adéquat dans chaque trame et en stockant séquentiellement dans une même zone mémoire des octets. Lorsque l'on modifie la configuration d'un système de communication à multiplexage temporel par la suppression ou l'addition d'une unité secondaire 3, il faut préalablement le spécifier à l'unité de commande 2. Dans le cas d'une suppression, l'unité de commande pourra allouer le ou les intervalles de temps correspondant à d'autres utilisateurs. Dans le cas de l'introduction d'une unité secondaire supplémentaire, l'unité de commande doit réserver l'intervalle de temps de réception d'origine de cette unité secondaire et le libérer s'il était utilisé pour un autre usage. Si l'on considère maintenant, un système de communication comprenant plusieurs bus 1, la, ln, les mêmes considérations s'appliquent. Toutefois le module matriciel 35 est une unité secondaire d'un type particulier puisqu'il se raccorde aux différents bus. L'échange de données entre deux bus, notamment entre deux unités de commandes, s'effectue de manière simple. Une donnée provenant d'un premier bus est stockée dans la mémoire associée au circuit contrôleur de trame de ce bus. I1 est destiné à un deuxième bus. Le microprocesseur du module matriciel qui connait le destinataire transfère donc l'information de la zone réception de la première mémoire à la zone émission de la mémoire associée au deuxième bus. Le système de communication à multiplexage temporel de la présente invention permet donc de gérer un échange d'informations entre différents modules, avec un maximum d'efficacité, le débit d'une liaison entre deux modules pouvant être modulé en fonction des besoins. La présente invention trouvera application notamment dans le domaine des télécommunications. Le système de communication permet le dialogue entre différents modules par l'insertion et l'extraction d'intervalles de temps dans une trame telle que celle qui a été decrite. Les modules décrits comme des unités secondaires peuvent être des coupleurs, intelligents ou non, tels que des cartes de jonction, des cartes d'interface abonné, etc.... REVENDICATIONS 1/ Système de communication à multiplexage temporel comprenant - des moyens pour définir des trames répétitives composées d'intervalles de temps (10), - un bus (1) au moins comprenant au moins un canal de transmission de données (6), un canal d'horloge (4) et un canal de synchronisation trame (5), - des modules (2, 3) qui doivent échanger des données et qui sont raccordés à un bus (1), - des moyens attribuant à un module (2, 3) un intervalle de temps d'émission sur un canal de transmission de données (6, 8) d'un bus dans lequel il place des données à transmettre à un autre module, - des moyens attribuant à un module (2, 3) un intervalle de temps de réception sur un canal de transmission de données (6, 8) sur lequel il prélève des données qui lui sont transmises par un autre module, caractérisé en ce que - un module (2, 3) possède un intervalle de temps de réception d'origine sur un canal de transmission de données (6) d'un bus (1) qui lui est attribué par des moyens d'attribution d'origine, - un module (3) reçoit l'identité d'un intervalle de temps d'émission sur un canal de transmission de données (6, 8) d'un bus transmise par un autre module (2, 3) dans ledit intervalle de temps de réception d'origine sur un canal de transmission de données d'un bus, ce qui lui attribue cet intervalle de temps d'émission, - ledit autre module est une unité de commande (2) qui attribue les intervalles de temps d'émission sur un bus (1) unique auquel elle est raccordée, à tous les autres modules, dénommés unités secondaires (3), raccordés à ce bus. 2/ Système de communication à multiplexage temporel selon la revendication précédente, caractérisé en ce qu'une unité secondaire (3) reçoit l'identité d'un intervalle de temps de réception sur un canal de transmission de données (6, 8) transmise par l'unité de commande (2) dans ledit intervalle de temps de réception d'origine sur un canal de transmission de données d'un bus, ce qui lui attribue cet intervalle de temps de réception. 3/ Système de communication à multiplexage temporel selon l'une quelconque des revendications précédentes, caractérisé en ce qu'un module (2, 3) comprend un circuit contrôleur de trame (11) relié à un bus (1) par une interface bus (16) qui détermine l'identité desdits intervalles de temps à partir de la synchronisation (5) et de l'horloge (4). 4/ Système de communication à multiplexage temporel selon l'une quelconque des revendications précédentes, caractérisé en ce qu'un module (2, 3) émet un signal de validation, lorsqu'il émet des données sur un canal de transmission de données (6, 8), sur un canal de validation (7, 9) associé à ce canal de transmission de données. 5/ Système de communication à multiplexage temporel selon la revendication précédente, caractérisé en ce qu'un module (2, 3) prend en compte des données en réception sur un canal de transmission de données (6, 8) seulement si ledit signal de validation (7, 9) associé à ce canal est présent. 6/ Système de communication à multiplexage temporel selon l'une quelconque des revendications précédentes, caractérisé en ce qu'un module comprend une mémoire, et en ce que ledit circuit contrôleur de trame (11), par l'intermédiaire d'une interface application (17), stocke séquentiellement dans une page de cette mémoire correspondant à un intervalle de temps de réception déterminé les données reçues pendant cet intervalle de temps. 7/ Système de communication à multiplexage temporel selon la revendication précédente, caractérisé en ce qu'un module comprend des moyens (22) d'insérer dans un intervalle de temps d'émission des données stockées dans une page de ladite mémoire correspondant audit intervalle de temps en emission. 8/ Système de communication à multiplexage temporel selon la revendication 6 ou 7, caractérisé en ce qu'une unité secondaire (3) comprend un système de traitement d'information (14) relié à une interface microprocesseur (15) du circuit contrôleur de trame (11) de cette unité secondaire, qui accède à ladite mémoire pour y prélever ou y inscrire des données et qui fournit à ce circuit contrôleur de trame l'adresse mémoire des données correspondant aux intervalles de temps d'émission et de réception. 9/ Système de communication à multiplexage temporel selon la revendication précédente, caractérisé en ce que ledit circuit contrôleur de trame (11) génère une interruption à l'attention dudit système de traitement d'information (14) lorsqu'une première donnée associée à un intervalle de temps de réception est stockée dans ladite mémoire, cette interruption étant acquittée par ce système de traitement d'information. 10/ Système de communication à multiplexage temporel selon la revendication 8 ou 9, caractérisé en ce que ledit circuit contrôleur de trame (11) génère une interruption à l'attention dudit système de traitement d'information (14) lorsqu'il n'y a plus de donnée associée à un intervalle de temps d'émission dans ladite mémoire, ladite interruption étant acquittée par ce système de traitement d'information. 11/ Système de communication à multiplexage temporel selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend deux bus (1, la, ln) au moins et un module particulier nommé module matriciel (35) raccordé à deux bus au moins qui est une unité secondaire sur chacun des bus auquel il est raccordé par l'intermédiaire d'un circuit contrôleur de trame (11), ce module matriciel comprenant une mémoire et un système de traitement d'information (14). 12/ Système de communication à multiplexage temporel selon la revendication précédente, caractérisé en ce que ledit système de traitement d'information (14) convertit dans ladite mémoire une donnée associée à un intervalle de temps de réception sur un premier bus auquel est raccordé ledit module matriciel en une donnée associée à un intervalle de temps d'émission sur un deuxième bus auquel est raccordé ce module. 13/ Système de communication à multiplexage temporel selon l'une quelconque des revendications précédentes dont un bus comprend un premier canal de transmission de données (6) sur lequel prend place ledit intervalle de temps de réception d'origine, caractérisé en ce que ledit bus comprend au moins un canal de transmission de données (8) supplémentaire. 14/ Système de communication à multiplexage temporel selon la revendication précédente, caractérisé en ce que ledit circuit contrôleur de trame (11) comprend un module d'aiguillage (30) qui permet de sélectionner un premier desdits canaux de transmission de données pour un intervalle de temps d'émission et un second desdits canaux de transmission de données pour un intervalle de temps de réception.