Brevet FR2641929A1 — publié le 19900720

La présente invention concerne un appareil permettant de corriger les fluctuations de la base de temps dans des signaux numériques. Les signaux reproduits du magnétoscope (VTR) classique, traitant des signaux vidéo analogiques, contiennent ordinairement des fluctuations de base de temps qui doivent être éliminées par compensation de la base de temps à l'aide d'un appareil dit de cor- rection de base de temps (TBC). Pour effectuer cette correction, le système représenté par exemple dans le brevet des Etats-Unis o d'Amérrique n 4 054 903 est le plus répandu. Une semblable correc- tion de base de temps à l'aide d'un appareil TBC est employee de la même façon avec un magnétoscope numérique traitant des signaux vidéo numériques. Toutefois, l'appareil de correction de base de temps classique ci-dessus décrit est complexe du point du vue de la com- mande en lecture/écriture de la mémoire principale, de même qu'il est coûteux du fait de la grande vitesse de fonctionnement de la mémoire principale. Ce circuit est en outre encombrant, puisqu'il est nécessaire de prévoir un générateur d'adresses d'écriture, un générateur d'adresses de lecture, des convertisseurs série/ parallèle et un convertisseur parallèle/série. Avec le magnétoscope numérique, la pratique habituelle consiste à faire l'enregistrement sur plusieurs canaux, par exemple huit canaux, du fait du volume accru des données. Par conséquent, il faut prévoir plusieurs cir- cuits tels que le circuit ci-dessus décrit, en un nombre égal à celui des canaux, ce qui donne un appareil de grande taille. Un appareil de correction de base de temps, comme celui présenté dans le brevet japonais publié sous le numéeo 63-72287 (1986), a été proposé. Toutefois, cet appareil est ainsi conçu que les fluctuations de la base de temps qui sont contenues dans les signaux comprimés en base de temps sont corrigées par un groupe de premières mémoires du type "premier' entré, premier sorti" (FIFO) et sont dilatées en base de.temps par un groupe de deuxièmes mémoires FIFO, de sorte que, même si la correction de la phase d'horloge peut être obtenue, rien n'est proposé dans ce document pour corriger la phase de bloc. - Etant donné l'état, tel que ci-dessus décrit, de la technique antérieure, un but de l'invention est de produire un appareil de correction de base de temps dans Lequel la correction de base de temps peut être réalisée au moyen d'un circuit de struc- ture simple, le coût ainsi que ta dimension de l'appareil pouvant être réduits. Pour réaliser le but ci-dessus énoncé, l'invention pro- pose un appareil de correction de base de temps permettant de cor- riger les fluctuations de la base de temps dans des signaux numé- riques d'entrée contenant des signaux de synchronisation de bloc, l'appareil comportant un générateur d'horloge servant à produire des signaux d'horloge sur la base des signaux numériques d'entrée, un premier dispositif de mémorisation du type "premier entré, premier sorti" (FIFO) servant à écrire et lire les signaux numé- riques d'entrée respectivement sur la base de signaux d'horloge et de signaux d'horloge de référence afin de corriger la phase d'hor- loge, et un deuxième dispositif de mémorisation FIFO commandé en écriture sur la base du signal de synchronisation de bloc et égale- -ment commandé en lecture sur la base du signal de synchronisation de bloc de référence afin de corriger la phase du signal de syn- chronisation de bloc. Selon l'invention, comme décrit ci-dessus, la phase d'horloge du signal numérique d'entrée est synchronisée avec les signaux d'horloge de référence par un premier dispositif de mémori- sation FIFO, tandis que la phase du signal de synchronisation de bloc du signal numérique d'entrée est synchronisée avec les signaux de synchronisation de bloc de référence par un deuxième dispositif de mémorisation FIFO. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiaues et avantages; elle s'appuie sur les dessins annexes, parmi lesquels: - la figure 1 est un schéma de principe montrant un mode de réalisation d'un appareil classique de correction de base de temps; 26419 29 - la figure 2 est un schéma de principe montrant un mode de réalisation d'un appareil de correction de base de temps selon L'invention; et - la figure 3 est un diagramme temporél de signaux appa- raissant en diverses parties de l'appareil de La figure 2. Avant de passer à la description d'un mode de réalisation préféré de l'invention, on va diabord expliquer, en relation avec la figure 1, un appareil de correction de base de temps classique employé dans un magnétoscope numérique, par exemple, servant à traiter des signaux vidéo numériques. Comme représenté sur la figure 1; des signaux vidéo numé- riques d'entrée, reproduits par le magnétoscope numérique, et qui se présentent par exemple sous la forme de données en série de 1 bit contenant des composantes ayant des fluctuations de base de temps, sont appliqués à l'entrée d'un générateur d'horloge 101 et d'un convertisseur série/parallèle 102. Le générateur d'horloge 101 est formé par un circuit en boucle de verrouillage de phase (PLL) et produit des signaux d'horloge synchronisés sur les signaux vidéo numériques d'entrée. Ces signaux d'horloge sont synchronisés de cette manière sur les signaux vidéo numériques d'entrée et, par conséquent, comportent des composantes possédant des fluctuations de base de temps. Ces signaux d'horloge sont transmis à un circuit 103 de détection de signal de synchronisation et à un générateur d'adresses d'écriture 108. Dans le convertisseur série/parallèle 102, les signaux vidéo numériques d'entrée en série de 1 bit qui lui sont appliques sont convertis par exemple en signaux de données parallèles de 8 bits, lesquels sont ensuite transmis à un circuit 104 de rotation de bits et au circuit 103 de détection de signal de synchronisation. Ce circuit 103 détecte des signaux de synchronisa- tion de bloc pour chaque bloc unitaire constitué par une longueur de données prédéterminée des signaux vidéo numériques d'entrée sur la base des signaux d'horloge ci-dessus mentionnés. Ces signaux de synchronisation de bloc sont transmis au circuit 104 de rotation de bits o les blocs unitaires des signaux de données parallèles sont mis en ordre sur la base des signaux de synchronisation de bloc ci- dessus mentionnés. Ainsi, le circuit de rotation de bits 104 ramène 264 1 929 les données parallèles de 8 bits formées par Le convertisseur série/parallèle 102 de L'état dans Lequel les bits d'ordre supé- rieur et d'ordre inférieur ne sont pas dans l'ordre, dans L'état tel qu'enregistré, c'est-à-dire L'état dans lequeL les bits d'ordre supérieur et d'ordre inférieur sont dans l'ordre, tout en établis- sant l'état tel qu'enregistré en détectant l'écart existant dans la série de bits des signaux de-synchronisation de bloc détectés par le circuit 103 de détection de signal de synchronisation. Les données parallèles de 8 bits, mises en ordre pour chacun des blocs unitaires, subissent un abaissement de leur débit de la part d'un convertisseur série/parallèle 105 avant d'être transmises à une mémoire principale 107 et d'y être emmagasinées. Un générateur 108 d'adresses d'écriture servant à produire des adresses d'écriture à destination de la mémoire principale 107 reçoit des impulsions de début d'écriture et les signaux de syn- chronisation de bloc de la part du circuit 103 de détection de signal de synchronisation, et il produit, sur la base des signaux de synchronisation de bloc, des signaux d'horloge ci-dessus men- tionnés et des impulsions de début d'écriture, des données d'adresses d'écriture qui doivent être utilisées au moment de l'emmagasinage des signaux de données parallèles ayant subi un abaissement de leur débit dans la mémoire principale 107. Les données d'adresses d'écriture ainsi produites sont transmises-à un compteur de lecture/écriture 109, qui reçoit également des données d'adresses de lecture de la part d'un générateur 110 d'adresses de lecture. Ces données d'adresses de lecture sont produites par le générateur d'adresses de lecture 110 sur la base des impulsions de début de lecture et de signaux de synchronisation de bloc de réfé- rence. Le compteur de lecture/écriture 109 compte les données d'adresses de lecture et les données d'adresses d'écriture et transmet alternativement les résultats à la mémoire principale 107 afin d'effectuer la lecture et l'écriture de données dans la mémoire, principale 107. Les données ainsi lues dans la mémoire principale 107 sont traitées par un convertisseur parallèle/série 111 et délivrées au titre de signaux vidéo numériques à base de temps corrigée. Le dispositif de correction de base de temps décrit ci- dessus a pour inconvénient que La commande en lecture/écriture de La mémoire principale 107 est complexe et que la mémoire principale 107 est coûteuse, puisqu'elle doit pouvoir fonctionner avec une vitesse étevée. La structure du circuit est comptexe du fait de l'existence du générateur 108 d'adresses- d'écriture, du générateur 109 d'adresses de lecture, des convertisseurs série/parallèLe 102, et du convertisseur parallèle/série 111. D'autre part, un enregistrement sur plusieurs canaux, par exemple un enregistrement sur 8 canaux, est ordinairement mis en oeuvre dans les magnétoscopes numériques traitant des données volu- mineuses. Ainsi, il faut faire appet à plusieurs circuits tels que cidessus décrits, en un nombre qui correspond à celui des canaux, ce qui entraîne un dispositif de grande taille. Eu égard à ce qui vient d'être énoncé, l'invention pro- pose un montage dans lequel on peut effectuer la correction de la base de temps au moyen d'un circuit plus simple de manière à réduire les coûts et la dimension du dispositif dans son ensemble. On va décrire ci-après, en relation avec les dessins, un mode de réalisation de l'invention. La figure 2 représente un mode de réalisation de la structure de base de l'appareil de correction de base de temps selon l'invention, et la figure 3 montre les relations temporelles suivies par les signaux apparaissant en diverses parties de l'appa- reil de correction de base de temps du mode de réalisation de la figure 2. Les signaux vidéo numériques (DVC) d'entrée, qui sont des signaux reproduits par un magnétoscope numérique, comprennent géné- ralement des composantes à base de temps fluctuante et se trouvent dans le format de signaux de données série à I bit. Les signaux vidéo numériques d'entrée sont composés de blocs unitaires D1 à Dn, ayant chacun une longueur de donnée prédéterminée, et des données de signal de synchronisation de bloc, des données d'identification, des données d'adresse d'écriture et de Lecture. sont annexées à chacun des blocs unitaires D1 à Dn. Les signaux vidéo numériques DVC d'entrée sont fournis à un générateur d'horloge 1, conçu pour produire des signaux d'hor- loge sur la base des signaux vidéo numériques d'entrée, ainsi qu'à un convertisseur série/paralLèle. Le générateur d'horloge 1 est formé d'un circuit en boucle de verrouillage de phase (PLL) et pro- duit des signaux d'horloge synchronisés sur le signal vidéo numé- rique d'entrée DVC. Ces signaux d'horloge, ainsi cadencés sur Le signal vidéo numérique d'entrée DVC, comportent des composantes à base de temps fluctuante, et sont transmis comme signaux d'horloge d'écriture WCL à une première mémoire FIFO 3, qui est un moyen de mémorisation du type "premier entré, premier sorti". D'autre part, le convertisseur série/parallèle 2 convertit les signaux vidéo numériques d'entrée DVC qui lui sont appliqués en si-gnaux de données parallèles à 8 bits, lesquels sont ensuite transmis à la première mémoire FIFO 3 comme signal d'entrée FI1, qui est repré- senté sur la figure 3. La première mémoire FIFO 3 reçoit des signaux d'horloge de lecture de référence RCL, tout en recevant simultanément des impulsions de début d'écriture de référence WSP et des impulsions de début de lecture de référence RSP. Parmi celles-ci, l'impulsion de début d'écriture WSP est produite pendant une période HP de sup- pression de tête, c'est-à-dire pendant que la tête du magnétoscope ne balaye pas la bande, et l'impulsion de début de lecture de réfé- rence RSP est produite après un retard t prédéterminé (qui corres- pond à environ la moitié de la capacité de la mémoire FIFO), comme représenté sur la figure 3. L'impulsion de début de lecture de référence RSP et l'impulsion de début d'écriture de référence WSP se révèlent être une impulsion d'entrée de repositionnement de lec- ture et une impulsion d'entrée de repositionnement d'écriture pour la première mémoire FIFO 3 et, puisque l'impulsion de début de lec- ture de référence RSP et l'impulsion'de début d'écriture de réfé- rence WSP sont produites pendant la période HB de suppression de tête pendant laquelle la tête ne lit pas les données sur la bande, les données parallèles ci-dessus mentionnées, c'est-à-dire les signaux vidéo numériques d'entrée DVC, ne sont pas perdues, mais sont emmagasinées dans leur totalité. 264 1929 Ainsi, pendant L'écriture des signaux de données paraL- LèLes, La première mémoire FIFO 3 est repositionnée sur La base de l'impuLsion de début d'écriture de référence WSP, de sorte que L'écriture s'effectue en relation de synchronisation avec le signaL d'horloge d'écriture UCL. L'opération de Lecture de ta première mémoire FIFO 3 est repositionnée par l'impuLsion de début de Lec- ture de référence RSP, et Les signaux de sortie sont délivrés en relation de synchronisation avec Le signal d'horloge de lecture de référence RCL, de sorte que le signal de sortie est constitué par les données à base de temps corrigée. Dans le même temps, le poin- teur d'adresse d'écriture des données de la première mémoire FIFO 3 subit une incrémentation. Les données parallèles représentées par le signal de sortie F01 (ou bien un signal d'entrée FI2 d'une deuxième mémoire FIFO 6) lues dans la première mémoire FIFO 3 en relation de syn- chronisation avec le signal d'horloge de lecture de référence RCL, sont transmises à un circuit 4 de détection de signal de synchroni- sation et un circuit 5 de rotation de bits. Aux circuits 4 et 5, est fourni le signal d'horloge de lecture de référence RCL ci- dessus mentionné. Les signaux de données parallèLes ainsi emmaga- sinés dans la première mémoire FIFO 3 subissent une correction de leur base de temps, mais, toutefois, puisqu'ils sont traités et prélevés par le convertisseur série/parallèle ci-dessus mentionné dans un état différent de l'état tel qu'enregistré sous forme de signaux de données parallèles de 8 bits, les bits d'ordre supérieur et d'ordre inférieur parmi les 8 bits ont un écart avec les signaux de données parallèles de 8 bits initiaux. Par conséquent, pour ramener les données différentes de celles existant au moment de l'enregistrement à celles existant au moment de L'enregistrement, c'est-à-dire pour mettre dans le bon ordre les bits d'ordre supérieur et les bits. d'ordre inférieur, il est effectué une détection des signaux de synchronisation de bloc à partir des données de signal de synchronisation de bloc SY (que l'on peut voir sur la figure 3) contenues dans Les blocs unitaires D1 à Dn des signaux de données paraLlèles, sur la base des signaux d'horloge de lecture de référence RCL-, dans le circuit 4 de détec- tion de signal de synchronisation. Les signaux permettant de placer chacun des 8 bits d'ordre supérieur et d'ordre inférieur sur la base des signaux de synchronisation de bloc sont ensuite fournis, comme données de décalage des bits BS, au circuit 5 de rotation de bits. Alors, le circuit 5 de rotation de bits ramène les données parallèles aux données de l'état tel qu'enregistré sur la base des données de décalage des bits BS. Dans le même temps, on peut traiter les signaux contenant des fluctuations importantes de leur base de temps en choisissant judicieusement la capacité de mémori- sation de la première mémoire FIFO 3. D'autre part, le signal de synchronisation de bloc de référence et le signal de synchronisation de bloc du signal vidéo numérique d'entrée DVC ne sont pas en phase l'un avec l'autre, ce qui rend difficile le traitement des signaux après la correction de base de temps. Par conséquent, les signaux de données parallèles, qui ont été ramenés, par le circuit 5 de rotation de bits, aux signaux de données de l'état tel qu'enregistré, sont transmis à une deuxième mémoire FIFO 6 dans laquelle les écarts apparaissant dans la phase de bloc ci-dessus mentionnée sont compensés. Les signaux d'horloge de lecture de référence RCL ci- dessus mentionnés sont transmis aux bornes d'entrée d'horloge d'écriture et d'horloge de lecture de la deuxième mémoire FIFO 6. Le signal de synchronisation de bloc WBZ délivré par le circuit 4 de détection de signal de synchronisation est fourni à la deuxième mémoire FIFO 6 comme impulsion de début d'écriture au moment indiqué sur la figure 3. Le signal de synchronisation de bloc WBZ est simultanément transmis à un circuit 7 de commande FIFO. Le cir- cuit de commande FIFO reçoit un signal de synchronisation de bloc de référence RSYN sur la base duquel le circuit délivre une impul- sion de début de lecture CRZ à destination de la deuxième mémoire FIFO 6 au moment indiqué sur la figure 3. Le premier signal de syn- chronisation de bloc de référence RSYN appliqué au circuit 7 de commande FIFO après que le signal de synchronisation de bloc WBZ a été appliqué au circuit 7 de commande FIFO se révèle être le signal de début de lecture CRZ. Ainsi, la phase de bloc du signal de sortie de la deuxième mémoire FIFO 6, c'est-à-dire le signal de 26419 29 données parallèles représenté par le signal de sortie F02 sur la figure 3, peut être adaptée au signal de synchronisation de bloc de référence RSYN. Dans le cas drune lacune de données provoquée par de la poussière et de ta saleté qui se sont fixées sur la bande, il peut manquer le signal de synchronisation de bloc WBZ qui devrait se trouver au point P de la figure 3. En l'absence du signal de syn- chronisation de bloc WBZ, le circuit 7 de commande FIFO ne délivre pas l'impulsion de début de lecture CRZ correspondant au signal de synchronisation de bloc WBZ manquant, si bien que l'opération de lecture de la deuxième mémoire FIFO 6 n'est pas affectée par cette absence de signal. On note que, lorsque le signal de données parallèles est emmagasiné dans la première mémoire FIFO 3, le signal d'horloge d'écriture WCL et l'impulsion de début d'écriture de référence WSP fournis à la première mémbire FIFO 3 ne sont pas mutuellement en phase. Par conséquent, il existe un risque que l'instant de reposi- tionnement de la première mémoire FIFO 3 soit déphasé d'un signal d'horloge. Toutefois, cet écart peut être absorbé dans la deuxième mémoire FIFO 6 ci-dessus mentionnée. Comme décrit ci-dessus, grâce à l'interposition du dispo- sitif de correction de base de temps selon le présent mode de réa- lisation, les signaux vidéo numériques d'entrée contenant des fluc- tuations de leur base de temps peuvent être délivrés sous la forme de signaux vidéo numériques présentant une compensation de base de temps. Les signaux vidéo numériques à compensation de base de temps sont convertis en signaux de données série de 1 bit par un conver- tisseur parallèle/série, non représenté. Les première et deuxième mémoires FIFO 3 et 6 ci-dessus mentionnées sont chacune réalisée sous forme d'un circuit intégré et, par conséquent, ne sont pas coûteuses. Le signal d'entrée d'horloge d'écriture, le signal d'entrée de repositionnement d'écriture, le signal d'entrée d'horloge de lecture et le signal d'entrée de repositionnement de lecture peuvent être séparés les uns des autres et être asynchrones, et iLs peuvent avoir des cycles différents d'une manière servant effficacement à assurer la syn- chronisation. Alors que le circuit 5 de rotation de bits est placé dans le mode de réalisation ci-dessus décrit entre la première mémoire FIFO 3 et la deuxième mémoire FIFO 6, il peut également être placé avant la première mémoire FIFO 3, c'est-à-dire entre le convertis- seur série/parallèle 2 et la première mémoire FIFO 3. Dans ce cas, on place le circuit 4 de détection de signal de synchronisation également avant la première mémoire FIFO 3. Avec le présent mode de réalisation, il est possible de compenser les fluctuations de base de temps du signal numérique d'entrée au moyen d'un circuit simple, en même temps qu'il est pos- sible, avec le dispositif de l'invention, de réduire les coûts, parce que l'on utilise, à La place de la mémoire universelle à grande vitesse, coûteuse, un moyen de mémorisation du type premier entré, premier sorti, c'est-à-dire la mémoire FIFO. Ainsi, l'invention peut être appliquée à un appareil dans lequel un enregistrement sur plusieurs canaux est effectué, par exemple un magnétoscope numérique, de manière à contribuer à la réduction de la taille du magnétoscope numérique. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du dispositif dont La description vient d'être donnée à titre simplement illus- tratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Appareil permettant de corriger une erreur de base de temps dans un signal vidéo numérique reproduit possédant un signal de synchronisation de bloc, caractérisé en ce qu'il comprend: une première mémoire du typé "premier entré, premier sorti" (3) servant à écrire ledit signaL vidéo numérique reproduit (DCV) en réponse à un signal d'horloge d'écriture possédant une erreur de base de temps qui est la même que celle dudit signal vidéo numérique reproduit, et servant à lire ledit signal video numérique reproduit en réponse à'un signal d'horloge de lecture ne possédant pas d'erreur de base de temps, si bien que la phase d'horloge dudit signal vidéo numérique reproduit est corrigée, une deuxième mémoire du type "premier entré, premier sorti" (6), connectée à ladite première mémoire du type "premier entré, premier sorti", servant à écrire un signal de sortie de ladite première mémoire du type "premier entré, premier sorti" en réponse audit signal d'horloge de lecture et au signal de synchro- nisation de bLoc inclus dans ledit signal de sortie et servant à lire ledit signal de sortie en réponse audit signal d'horloge de lecture et à un signal de synchronisation de bloc de référence, si bien que la phase de bloc dudit signal vidéo numérique reproduit est corrigée. 2. Appareil selon la revendication 1, caractérisé en ce qu'il comprend en outre un détecteur (4) de signal de synchronisa- tion servant à détecter le signal de synchronisation de bloc dans le signal vidéo numérique reproduit. 3. Appareil selon la revendication 2, caractérisé en ce que ladite première mémoire du type "premier entré, premier sorti" reçoit une impulsion de début d'écriture (WSP) et une impulsion de début de lecture (RSP) respectivement comme signal de repositionnement d'écriture et comme signal de repositionnement de lecture pendant une période de suppression de tête, de manière à réaliser la commande de synchronisation -de ladite première mémoire du type "premier entré, premier sorti". 264-1929 4. Appareil permettant de corriger une erreur de base de temps incluse dans un signal numérique possédant un signal de syn- chronisation de bloc, caractérisé en ce qu'il comprend: un moyen d'entrée servant à recevoir le signal numérique sous forme d'un courant numérique série, un moyen (4) connecté audit moyen d'entrée et servant à produire un signal d'horloge d'écriture possédant une erreur de base de temps qui est la même que celle dudit signal numérique, un moyen (2) également connecté audit moyen d'entrée et servant à convertir le signal numérique de la forme série à la forme parallèle, une première mémoire du type "premier entré, premier sorti" (3) servant à écrire un signal de sortie dudit moyen de conversion en réponse au signal d'horloge d'écriture et servant à lire celui-ci en réponse à un.signal d'horloge de lecture n'ayant pas d'erreur de base de temps, si bien que la phase d'horloge incluse dans l'erreur de base de temps est corrigée,- un moyen (4) servant à détecter un signal de synchronisa- tion'dans le signal numérique converti, une deuxième mémoire du type "premier entré, premier sorti" (6) servant à écrire le signal de sortie de ladite première mémoire du type "premier entré, premier sorti'" en réponse au signal d'horloge de lecture et au signal de synchronisation, et servant à lire celui-ci en réponse au signal d'horloge de lecture et à un signal de synchronisation de référence, de sorte que la phase de bloc incluse dans le signal de. sortie de ladite première mémoire du type "premier entré, premier sorti" est corrigée.