Brevet FR2648252A1 — publié le 19901214

Circuit de reconnaissance d'identificateurs L'invention concerne un circuit de reconnaissance d'identificateurs pour système comportant des moyens de traitement de données numériques. Les systèmes, par exemple de type réseau de commande de processus industriel, sont susceptibles de mettre en oeuvre un grand nombre d'identificateurs sélectivement affectés aux divers objets symboliques pris en compte, en particulier aux variables, aux programmes et aux procédures. Il est souvent souhaitable dans un système, notamment dans un système comportant un nombre parfois important d'organes émetteurs et/ou récepteurs de données numériques, de pouvoir reconnaitre rapidement si un identificateur transmis par un organe émetteur concerne ou non le ou les organes récepteurs qui le captent, afin de faire prendre en compte ou non par le ou les organes récepteurs les informations qui accompagnent cet identificateur. Ceci conduit donc à développer des circuits auxiliaires de reconnaissance, rapides, de structure optimisée en vue de leur incorporation dans un circuit intégré pour des raisons notamment de coût, d'encombrement et de fiabilité. L'invention propose en conséquence un circuit de reconnaissance d'identificateurs pour système dont une unité au moins est destinée à exploiter ou transmettre certains au moins des identificateurs qu'elle est susceptible de recevoir d'au moins une source, ladite untié étant placée sous le contrôle d'une base de temps et comportant un processeur et un ensemble de mémoires accessibles au travers d'un circuit d'accès direct, l'une des mémoires, dite de table, stockant de manière permenente et selon un arrangement progressif les valeurs des identificateurs que l'unité doit être capable de détecter pour exploitation ou transmission, lorsqu'ils parviennent d'une source autre que ladite mémoire au circuit de reconnaissance ce dernier étant caractérisé en ce qu'il comporte - un comparateur apte à recevoir d'une part sur une première entrée un identificateur à reconnaitre, d'autre part sur une seconde entrée un identificateur stocké de manière permanente en mémoire de table et à fournir en conséquence deux signaux binaires de sortie distincts traduisant respectivement, l'un, l'existence ou non d'une similitude totale de deux identificateurs simultanément présents à ses deux entrées, l'autre, le sens de l'inégalité existant entre un identificateur présenté à une prédétterminée de ses deux entrées et celui présenté sur l'autre de ses entrées - une logique d'approximation, reliée à la sortie de signal d'inégalité du comparateur et apte à produire, à partir d'une première adresse préchargeable d'un identificateur positionné en milieu de mémoire de table, une succession d'adresses obtenues chacune par incrémentation de l'adresse précédente par une valeur, qui est égale à +/- 2.. (IND - 1), IDN étant la valeur courante de l'organe de comptage, et qui est choisie suivant la valeur du signal d'inégalité obtenu à la comparaison de l'identificateur à reconnaitre appliqué à l'une des entrées du comparateur avec successivement chacun des identificateurs, qui sont appliqués à l'autre entrée de comparateur et qui sont obtenus par adressage de la mémoire de table à l'aide des adresses successivement calculées par ladite logique d'approximation, après chaque comparaison - un organe de comptage apte à fournir à la logique d'approximation une suite de valeurs d'index qui sont individuellement fournies après chaque comparaison et qui sélectionnent successivement chacune l'un des bits nécessaires à la création d'une nouvelle adresse d'identificateur en mémoire, l'adresse se modifiant bit par bit après chaque comparaison en l'absence de reconnaissance de l'identificateur ainsi adressé - un automate apte à déclencher, sur commande du processeur de l'unité qui le comporte, en premier le positionnement de l'organe de comptage à une position initiale d'index pour laquelle la logique d'approximation fournit sa dite première adresse, puis en second la fourniture successive d'un nouvel index par l'organe de comptage et d'une nouvelle adresse par la logique d'approximation, suite à chaque comparaison effectuée pour laquelle le signal reçu du comparateur n'indique pas une similitude entre l'identificateur à reconnaitre présent à l'entrée correspondante du comparateur et l'identificateur alors extrait de mémoire de table à l'adresse désignée pour cette comparaison par la logique d'approximation. La figure 1 présente le schéma d'un circuit de reconnaissance selon l'invention dans son environnement. La figure 2 présente le schéma de l'automate de reconnaissance du circuit selon l'invention. La figure 3 présente le schéma d'une cellule de comparaison. La figure 4 présente le schéma d'une cellule d'approximation. Le circuit de reconnaissance d'identificateurs 1 présenté en figure 1 est destiné à être combiné à un processeur 2 auquel est associé un ensemble 3 de mémoires mortes et/ou vives accessibles au travers d'un circuit d'accès direct 4, dans une unité chargée par exmeple de transmettre ou d'exploiter certains des identificateurs qu'elle reçoit. A cet effet, ce circuit de reconnaissance 1 est relié par une liaison de transmission de données 5 à l'ensemble de mémoires 3, via le circuit d'accès 4, et il est apte à recevoir des identificateurs transmis par l'intermédiaire d'une liaison entrante 6, à partir d'un ou de plusiers émetteurs externes non représentés. Cette liaison entrante 6 est par exemple constituée par l'un des fils d'un bus multifilaire d'un réseau réunissant une pluralité d'émetteurs et/ou récepteurs de données, ce bus transmettant aussi des signaux d'horloge par une liaison d'horloge 7 et des signaux de chargement d'identificateurs par une liaison de chargement 8. Ces signaux d'horloge et de chargement sont par exemple respectivement fournis par une base de temps 0 et par un maitre ou arbitre du système, non figuré, incorporant les différents émetteurs et/ou récepteurs. Le processeur 2 est par exemple un processeur dédié au contrôle d'un réseau local, il est relié au circuit de reconnaissance 1 par au moins une liaison de données 9, bidirectionnelle, une liaison sortante de remise à zéro 10 et deux liaisons entrantes 11 et 12 transmettant respectivement une information d'adresse et une information d'identification dans des conditions qui seront évoquées plus loin, lors des opérations de réception. Une liaison d'accusé de réception 13 issue du processeur 2 ou du circuit d'accès direct 4 en mémoire dessert également le circuit de reconnaissance 1. Les identificateurs dont la reconnaissance est désirée sont préalablement enregistrés dans l'une des mémoires de l'ensemble 3 afin de pouvoir être comparés aux identificateurs qui parviennent successivement au circuit de reconnaissance 1 par l'intermédiaire de la liaison entrante 6. Dans une forme de réalisation les identificateurs à reconnaitre sont triés par ordre croissant, la table qu'il constitue a une longueur qui est une puissance de deux et qui a pour limite 2..12-1 et la taille réelle de cette table est égale à 2.. (Max+l) ou Max est le contenu d'un registre géré par le processeur 2. La recherche d'un identificateur est réalisé par dichotomie à l'aide d'un agencement assoc ant un comparateur 14, une logique d'approximation 15, un décompteur 16 et un automate de contrôle 17. Trois registres 18, 19 et 20 permettent de stocker respectivement un identificateur à reconnaitre, reçu par l'intermédiaire de la liaison entrante 6, un identificateur, dit courant, reçu de ltensemble de mémoires 3 par la liaison 5 et l'adresse de l'identificateur courant. Les registres 18, 19 sont reliés chacun à une entrée du comparateur 14 qui est apte à d'une part déterminer si, l'identificateur courant fourni par le registre 19 est différent de celui fourni au même instant par le registre 18 et d'autre part constater l'existence d'une identité entre les deux identificateurs simultanément présentés par les registres. Dans la réalisation choisie, le comparateur 14 fournit un signal d'infériorité à la logique d'approximation 15 par une liaison 25, lorsque la valeur de l'identificateur courant est reconnue inférieure à celle de l'identificateur simultanément présent dans le registre 18 et un signal de reconnaissance à l'automate 17 par une liaison 26, en cas d'identité des contenus des registres 18, 19. La logique d'approximation 15, qui reçoit les signaux de la liaison 25, est cycliquement déclenchée par l'automate 17, via une liaison 21, elle reçoit également une indication numérique d'index qui lui est fournie par le décompteur 16, via une liaison 22 desservant aussi l'automate 17. Elle est apte à fournir une adresse d'identificateur courant au registre 20 par approximation à partir de l'adresse de l'identificateur courant précédemment fourni au cours d'un cycle de reconnaissance ou de l'adresse initialement fournie. Le décompteur 16 est activé à chaque cycle de reconnaissance par approximation, au rythme des signaux d'horloge qu'il reçoit par la liaison 7, après avoir été chargé à une valeur initiale par le processeur 2 via la liaison de données 9 et un tampon 23, lorsqu'une commande de chargement est reçue par l'intermédiaire de la liaison de chargement 8. Dans l'exemple envisagé, ce décompteur 16 gère et fournit un index qui s'étend sur quatre bits, qui pointe le bit d'adresse à évaluer et dont la valeur initiale est égale à la valeur maximale Max. L'automate 17 est apte à fournir une information d'identification au processeur 2, via la liaison 12, lorsqu'une identité entre deux identificateurs simultanênent présents dans les registres 18 et 19 est constatée par le comparateur 14. Il fournit également des ordres de décomptage au décompteur 16, via une liaison 24, et des indications d'état au processeur 2, via un coupleur 27 connecté à la liaison 9. Au repos, le circuit de reconnaissance est en attente de chargement d'un identificateur, son registre 20 contient éventuellement l'adresse obtenue en fin du cycle de reconnaissance précédemment réalisé ; le registre 19 contient alors l'identificateur courant correspondant à cette adresse. Une recherche est déclenchée à partir d'un état initial par un ordre de chargement en registre 18 d'un identificateur transmis par la liaison 6. Cet état initial est symbolisé par 28 sur la figure 2, il conduit au chargement de l'index maximum et au positionnement d'un pointeur au milieu de la table d'identificateurs évoquée plus haut. Ceci s'effectue sous la conduite de l'automate 17 qui vient agir sur le décompteur 16, via la liaison 24, et sur la logique d'approxima tion 15 par la liaison 21 qui fournit un signal Init. Le registre 20 affiche alors l'adresse de l'identificateur situé au milieu de la table d'identificateurs évoquée plus haut. La lecture de la table entraine la transmission de l'identlfica- teur situé en milieu de table au registre 19, via le circuit d'accès 4. Pendant la lecture, le circuit de reconnaissance 1 passe à l'état d'attente référencé 29 sur la figure 2, il y reste tant qu'un accusé de réception de demande de lecture ne lui est pas fourni par la liaison 13. La réception d'un tel accusé entraine le démarrage d'une phase d'évaluation pour laquelle le circuit de reconnaissance passe par un état référencé 30 sur la figure 2. Une comparaison est effectuée entre les deux identificateurs simultanément stockés dans les registres 18 et 19 par le comparateur 14 en sortie duquel un résultat apparait. L'identité d'un identificateur courant et d'un identificateur reçu simultanément mémorisés, se traduit par le prise en compte de l'adresse de cet identificateur courant comme adresse de l'identificateur reçu, considéré comme reconnu. Le circuit de reconnaissance 1 passe alors par un état référencé 31, l'automate 17 reçoit le signal de reconnaissance que transmet le comparateur 14 par la liaison 26 et génère un premier code d'état, par exemple sur deux bits, qui est transmis vers le processeur 2, via le coupleur 27 et la liaison de données 9. Le processeur 2 est simultanément informé de la reconnaissance par le premier code d'état et de l'identité de l'identificateur reconnu par l'intermédiaire de l'adresse de l'identificateur courant correspondant, qui est fournie par le registre 20, via la liaison 11. La présence d'un identificateur courant de valeur différente de celle d'un identificateur reçu, simultanément mémorisé, est détectée par le logique d'approximation 15 qui est reliée au comparateur 14 par la liaison 25, et qui reçoit ou non un signal d'infériorité de cette liaison 25 en conséquence du déclenchement d'une comparaison dans le comparateur 14. Le circuit de reconnaissance est alors dans un état, dit de recherche, référencé 32 sur la figure 2 ; un second code, dit de recherche, est alors produit par l'automate 17 pour le processeur 2. Une modification d'adresse est réalisée, bit d'adresse par bit d'adresse, après chaque comparaison tant qu'une identité entre un identificateur stocké en registre 18 et l'un des identificateurs successivement stockés en registre 19 n'a pas été détextée et que l'index fourni par le décompteur 16 n'a pas été totalement décrémenté. Si un signal d'infériorité d'identificateur courant est fourni par le comparateur 14, il entraine une modification de l'adresse stockée en registre 20, une nouvelle adresse étant calculée par la logique d'approximation 15 à partir de l'adresse courante alors présente. Dans la réalisation proposée, cette nouvelle adresse est obtenue en ajoutant 2-* (IND-1) à l'adresse courante alors stockée à laquelle cette nouvelle adresse se substitue, en tant qu'adresse courante, dans le registre 20. En l'absence de signal d'infériorité, c'est-à-dire lorsqu'un signal binaire complémentaire est fourni par la liaison 25, une nouvelle adresse est calculée par la logique d'approximation en retranchant 2. (IND-1) à l'adresse courante alors stockée en registre 20. Le calcul d'adresse est suivi d'une décrémentation d'index qui est commandée par l'automate 17, via la liaison 24, lorsqu'il ne reçoit pas le signal de reconnaissance par la liaison 26 à l'occasion d'une comparaison entre un identificateur courant stocké en registre 19 et l'identificateur à reconnaitre qui est alors en registre 18. Dans l'exemple proposé, la décrémentation entraine une modification successive des bits d'adresse courante, selon leurs poids respectivement décroissants et à raison d'un bit par cycle d'évaluation, c'està-dire au fur et à mesure des comparaisons successives alternant avec les stockages successifs en registre 19 des identificateurs courants successivements adressés. A cet effet, toute nouvelle adresse calculée est prise en compte par le circuit d'accès 4, une lecture en mémoire est déclenchée à cette nouvelle adresse et l'identificateur lu est mis en mémoire en tant que nouvel identificateur courant dans le registre 19. Un nouveau cycle d'évaluation est alors lancé au cours duquel sont comparés le nouvel identificateur courant, contenu dans le registre 19, et l'identificateur à reconnaitre que contient le registre 18. Les cycles de reconnaissance se succèdent, en tenant compte des disponibilités du circuit d'accès direct 4 à l'ensemble de mémoires 3 où sont contenus les identificateurs courants, ils sont stoppés soit par la reconnaissance de l'identificateur alors stocké dans le registre 18, soit lorsque l'index a été totalement décrémenté. Dans ce dernier cas, le circuit de reconnaissance 1 passe dans un état 33 pour lequel l'automate 17 fourni un troisième code, dit de non-reconnaissance, au processeur 2, via le coupleur 27 et la liaison de données 9. Le processus de reconnaissance est rapide en lui-même, il permet par exemple de reconnaitre un identificateur parmi 4095 en un maximum de douze cycles. Dans la réalisation envisagée, le décompteur 16, l'automate 17, les registres et coupleurs sont de structure connue et ne sont pas détaillés plus avant, par contre un exemple de cellule 40 de comparateur 14 et un exemple de cellule de logique d'approximation 15 choisies pour leur simplicité et leur facilité d'intégration sont décrites ci-dessous. La cellule 40 de comparateur 14 présentée en figure 3, est destinée à être montée en parallèle avec une pluralité de cellules identiques pour former un comparateur qui, dans la réalisation envisagée, effectue des comparaisons d'octets et comporte donc huit cellules parallèles. Chaque cellule 40 comporte deux bascules 34, 35, de type D, pour stocker temporairement, l'une un bit d'identificateur courant et l'autre le bit de rang correspondant d'identificateur à reconnaître A cet effet l'entrée de donnée de la bascule 34 est destinée à être reliée à une sortie de registre 18 par une liaison 36, alors que l'entrée de données de la bascule 35 est destinée à être reliée à la sortie de rang correspondant du registre 19 par une liaison 37. Deux liens 38 et 39 issus de la liaison 7 sont destinés à fournir des signaux d'horloge distincts aux cellules du comparateur, l'un étant relié à l'entrée d'horloge de la bascule 34 et l'autre à celle de la bascule 35 dans chaque cellule 40. La sortie directe Q de la bascule 35 et la sortie complémentée Q de la bascule 34 sont reliées d'une part aux entrées d'une porte 41, de type OU exclusif, d'autre part à deux entrées d'une porte 42, de type NAND, dans chaque cellule 40. La sortie de la porte 41 est connectée à une entrée d'une porte 43, de type OU, dans la cellule 40 qui la comporte. Une seconde entrée de cette porte 43 est connectée à un lien 44 issu soit de la porte 43 de la cellule 40, non figurée, qui est placée en amont de la cellule considérée ci-dessus, soit d'une source de tension, ici de valeur Vdd, lorsqu'il n'y a pas de cellule en amont de cette cellule, dite considérée, dans le comparateur 14. La sortie de la porte 42 est connectée à une entrée d'une porte 45, de type ET, dans la cellule 40 qui la comporte et une seconde entrée de cette porte 42 est connectée à un lien 45 issu soit de la cellule 40 en amont, soit de la source de tension évoquée ci-dessus dans les mêmes conditions que mentionnées ci-dessus. La sortie de la porte 43 alimente soit le lien 44 de la cellule siutée en aval dans le comparateur 14 qui la comporte, soit la liaison 26 de sortie de ce comparateur qui le relie à l'automate 14 dans le circuit de reconnaissance 1, lorsque la cellule considérée est la dernière en aval. De même la sortie de la porte 45 alimente dans les mêmes conditions soit le lien 46 de la cellule 40 en aval, soit la liaison 25 reliant le comparateur qui la contient à la logique d'approximation 15 associée. Les signaux obtenus en sortie de la dernière cellule 40, située en aval, pour les diverses combinaisons aux entrées des cellules 40 du comparateur 14 sont bien entendu ceux qui ont été évoqués plus haut. Si l'on appelle EQ(i) le signal binaire en sortie de la porte 43 de la cellule de rang i, INF(i), V(i) et T(i) ceux respectivement fournis en sortie de la porte 45 et par les liaisons 36 et 37 de cette même cellule, les équations de définition mises en oeuvre sont E (i)=(EQ(i+1) ET (V(i)=(i))) INFt )=(EQ(i+1) ET (V(i) rti))) 0U INE(i+1) Les identités constatées entre bits de mêmes rangs par les cellules 40 se traduisent ainsi par la production d'un bit de reconnaissance en sortie de la porte 43, dernière en aval, pour l'identificateur reconnu. La cellule 50 de logique d'approximation 15, présentée en figure 4, est elle aussi destinée à être associée à une pluralité de cellules 50 identiques montées en parallèle entre un décodeur d'index 51 adressé par le décompteur 16, via la liaison 22, et le registre 20. Dans l'exemple envisagé, douze cellules 50 composent la logique d'approximation 15 en plus du décodeur 51, elles permettent en conséquence d'obtenir une précision maximale au moyen de douze bits pour les valeurs d'adresse fournies au registre 20 par la logique. Chacune des cellules 50 de la logique d'approximation 15 est reliée par un lien individuel de sélection 52 à une sortie individuelle correspondante du décodeur d'index 51. Ce lien individuel 52 est relié d'une part à une entrée d'une porte 53, de type NAND, de la cellule 50 qu'il permet de sélectionner, d'autre part à l'entrée d'une porte 56 de type OU, ainsi qu'à une entrée d'une porte 54, de type ET, de la cellule 50 immédiatement en aval, si cette dernière existe. La porte 54 d'une cellule 50, qui est reliée par une entrée soit au fil individuel de sélection de la cellule 50 immédiatement en amont, si celle-ci existe, soit à une source de tension VDD, est aussi reliée par une seconde entrée à la sortie de la porte 53 de la cellule qui la comporte. Dans chaque cellule 50, deux portes 55 et 56, de type OU, attaquant chacune une entrée d'une porte 57, de type NAND, forment avec cette dernière une porte complexe dont la sortie est reliée à l'entrée de donnée d'un bascule 58 dont la sortie directe Q agit sur l'une des entrées de bit d'adresse du registre 20 du circuit de reconnaissance 1. L'entrée d'horloge de la bascule 58 de chacune des cellules 50 est commandée par l'intermédiaire des signaux que transmet la liaison d'horloge 7. La porte 55 est reliée d'une part à la sortie de la porte 54 de la cellule qui la comporte, d'autre part à la liaison d'initialisation 21, issue de l'automate 17. La porte 56 est reliée d'une part au fil individuel de sélection 52 de la cellule 50 qui la comporte, d'autre part à la sortie d'une porte 59, de type NOR, commune aux différentes cellules 50 de la logique d'approximation 15. Cette porte 59 est reliée par une première entrée à la liaison d'initialisation 21, issue de l'automate 17, et par une seconde entrée à la liaison 25 qui transmet les indications d'infériorité émises par le comparateur 14. L'algorithme d'évaluation est lancé, comme on l'a vu, après initialisation préalable de l'index i à une valeur maximale par le processeur 2 et de la valeur de l'identificateur courant. Tant que l'index reste supérieur au minimum au cours des cycles successifs d'une reconnaissance d'un identificateur reçu, en premier lieu, le bit i+1 est mis à zéro si la valeur courante est supérieure à la valeur de consigne correspondante, autrement ce bit l+1 est maintenu à la valeur 1, en second lieu le bit i est porté à la valeur 1 et en troisième lieu les autres bits conservent leur valeur précédente. La logique d'approximation 15 calcule la valeur suivante pour chaque bit d'adresse à partir de la valeur courante de ce bit, de la valeur du signal fourni par le comparateur 14, via la liaison 25, et de celle de l'index. La relation utilisée pour un bit de rang i est donnée par la formule suivante Adr(i) = ((INIT OU INF) ET (IND = i)) OU (NON INIT ET ((IND=i+1) OU Adr(i) ET NON ('ND=i))) dans laquelle INIT est le signal présent sur la liaison 21 et IND est le rang de l'index compris entre 1 et la valeur maximale choisie. REVENDICATIONS : 1/ Circuit de reconnaissance d'idetificateurs pour système dont une unité au moins est destinée à exploiter ou transmettre certains au moins des identificateurs qu'elle est susceptible de recevoir d'au moins une source, ladite unité étant placée sous le contr8le d'une base de temps (0) et comportant un processeur (2) et un ensemble (3) de mémoires accessibles au travers d'un circuit d'accès direct (4), l'une des mémoires, dite de table, stockant de manière permanente et selon un arrangement progressif les valeurs des identificateurs que l'unité doit être capable de détecter pour exploitation ou transmission, lorsqu'ils parviennent d'une source, autre que ladite mémoire, au circuit de reconnaissance, ce dernier étant caractérisé en ce qu'il comporte - un comparateur (14) apte à recevoir, d'une part sur une première entrée, un identificateur à reconnaitre, d'autre part, sur une seconde entrée, un identificateur stocké de manière permanente en mémoire de table et à fournir en conséquence deux signaux binaires de sortie (EQ, INF) distincts traduisant respectivement, l'un, l'existence ou non d'une similitude totale de deux identificateurs simultanément présents à ses deux entrées, l'autre, le sens de l'inégalité existant entre un identificateur présenté à une prédéterminée de ses deux entrées et celui présenté sur l'autre de ses entrées - une logique d'approximation (15), reliée à la sortie de signal d'inégalité (INF) du comparateur et apte à produire, à partir d'une première adresse préchargeable d'un identificateur positionné en milieu de mémoire de table, une succession d'adresses obtenues chacune par incrémentation de l'adresse 2..(IND-1) précédente par une valeur égale à :/- 2**(IND-1), choisie suivant la valeur du signal d'inégalité obtenu à la comparaison de l'identificateur à reconnaitre appliqué à l'une des entrées du comparateur avec successivement chacun des identificateurs, qui sont appliqués à l'autre entrée de comparateur et qui sont obtenus par adressage de la mémoire de table à l'aide des adresses successivement caculées par ladite logique d'approximation, après chaque comparaison - un organe de comptage (16) apte à fournir à la logique d'approximation une suite de valeurs d'index qui sont individuellement fournies après chaque comparaison et qui sélectionnent successivement chacuen l'un des bits nécessaires à la création d'une nouvelle adresse d'identificateur en mémoire, l'adresse se modifiant bit par bit après chaque comparaison en l'absence de reconnaissance de lidentifica- teur ainsi adressé ; - un automate (17) apte à déclencher, sur commande du processeur (2) de l'unité qui le comporte, en premier le positionnement de l'organe de comptage à une position initiale d'index pour laquelle la logique d'approximation fournit sa dite première adresse, puis en second la fourniture successive d'un nouvel index par l'organe de comptage et d'une nouvelle adresse par la logique d'approximation, suite à chaque comparaison effectuée pour laquelle le signal reçu du comparateur indique une différence entre l'identificateur à reconnaitre présent à l'entrée correspondante du comparateur et l'identificateur alors extrait de mémoire de table à l'adresse désignée pour cette comparaison par la logique d'approximation. 2/ Circuit de reconnaissance d'identificateurs selon la revendication 1, caractérisé en ce que l'organe de comptage (16) est de type décompteur étant initialement positionné par l'automate à sa valeur maximale pour laquelle l'adresse fournie par la logique d'appoximation (15) est celle de l'identificateur situé en milieu de la table où ces identificateurs sont rangés par ordre de valeurs croissantes et en ce que les modifications successives d'index au cours d'une phase de reconnaissance d'un identificateur s'effectuent chacune au niveau d'un seul bit et suivant l'ordre des poids décroissants gour les bits d'adresse à modifier. 3/ Circuit de reconnaissance d'identificateurs selon au moins l'une des revendications 1 et 2, caractérisé en ce que trois registres tampons (18, 19, 20) sont respectivement positionnés aux deux entrées du comparateur (14) pour l'identificateur à reconnaitre et pour l'identificateur courant qui lui est comparé et à la sortie de la logique d'approximation (15) pour l'adresse d'identificateur fournie à la mémoire de table et, au moins en cas de reconnaissance, au processeur (2) de l'unité. 4/ Circuit de reconnaissance d'identificateurs selon au moins lune des revendications 1, 2 et 3, caractérisé en ce que le comparateur (14) comporte un nombre de cellules de comparaison (40) qui est égal au nombre de bits d'un identificateur, chacune des cellules traitant deux bits de même rang respectivement présents l'un à une entrée du comparateur et l'autre à l'autre, chaque cellule de comparaison comportant une logique produisant deux signaux de srtie EQ et INF relatifs aux cellules situées en amont et définis par les relations EQ(i) = EQ(i+1) ET (V(i) = R(i))) INF(i) = (EQ(i+1) ET (V(i)(R(i))) OU INF (i+1). 5/ Circuit de reconnaissance d'identificateurs selon la revendication 4, caractérisé en ce que la logique d'approximation (15) comporte un nombre de cellules d'approximation (50) qui est égal au nombre de bits d'une adresse d'identificateur en mémoire de table, chacune des cellules étant apte à établir la valeur suivante du bit d'adresse, correspondant par sa position à la position de la cellule par rapport aux autres cellules, par application de la relation Adr(i) = ((INIT OU INF) ET (IND = i)) OU (NON INIT ET ((IND = i+1) OU Adr (i) ET NON (IND=i))).