Brevet FR2640796A1 — publié le 19900622

La présente invention concerne une mémoire vive dynamique, encore appelée mémoire DRAM pour "Dynamic Random Access Memory", et elle porte plus particulièrement sur une configuration de circuit pour des lignes de bit dans une mémoire de ce type. De façon générale, une mémoire vive dynamique ou DRAM comprend un ensemble de lignes de bit de même longueur qui sont disposées parallèlement les unes aux autres, et un ensemble d'amplificateurs de lecture à bascules, qui sont connectés à chacune des paires de ligne de bit. La cellule de mémoire comprend un transistor et un condensateur. Une cellule de mémoire est connectée entre chaque ligne de bit et chaque ligne de mot, de façon que toutes les cellules de mémoire connectées soient disposées en une matrice de ran- gées et de colonnes. La configuration de circuit des paires de lignes de bit et des amplificateurs de lecture se pré- sente habituellement sous deux formes. Une forme constitue ce qu'on appelle une configuration à lignes de bit ouvertes, dans laquelle chacun des amplificateurs de lecture est placé au centre de chaque paire de lignes de bit, tandis que l'au- tre constitue ce qu'on appelle une configuration à lignes de bit repliées, dans laquelle chacun des amplificateurs de lecture est placé à une extrémité de chaque paire de lignes de bit. Cependant, en relation avec l'équilibre des lignes de bit et la configuration de circuit à densité élevée des cellules de mémoire, on utilise essentiellement le procédé des lignes de bit repliées. A l'heure actuelle, du fait que les cellules de mémoire dans les mémoires vives dynamiques sont réalisées avec un niveau d'intégration élevé, l'espace entre les lignes de bit devient plus étroit et le condensa- teur de stockage des cellules de mémoire devient également plus petit. Par conséquent, lorsqu'on accède à une cellule de mémoire et lorsqu'un amplificateur de lecture travaille en correspondance avec la ligne de bit qui est connectée à la cellule de mémoire sur laquelle porte l'accès, la capa- cité de couplage mutuel entre la ligne de bit et ses lignes de bit supérieure et inférieure adjacentes, peut affecter le fonctionnement normal de cette cellule. A titre d'exemple, la figure 1 montre une confi- guration de circuit à lignes de bit repliées de type clas- sique. Les cellules de mémoire MC10-MC12 et MC20-MC22 sont connectées aux points d'intersection des lignes de bit B0-B2 et B0-B2 et des lignes de mot W1 et W2, et chacune des paires de lignes de bit B0-B0, B1-B1 et B2-B2 est con- nectée, à chaque extrémité, à l'un correspondant des am- plificateurs de lecture SA0-SA2. Chacune des cellules de mémoire MC10MC12 et MC20-MC22 comprend un transistor MOS portant la référence M et un condensateur C connecté en série avec le circuit drain-source du transistor. Chacun des drains des transistors MOS est connecté à l'une des lignes de bit B0, B0,... B2 et B2, tandis que chaque grille des cellules de mémoire MC10-MC12 et MC20-MC22 est connectée à l'une des lignes de mot W1 et W2. L'autre ar- mature de chaque condensateur de stockage est connectée à une tension constante Vp. On désigne par CB la capacité parasite de chaque ligne de bit, par CC la capacité de couplage mutuel entre les lignes de bit adjacentes, et par CS la capacité du condensateur de stockage C. Si les cellules de mémoire MC10-MC12 sont sélec- tionnées par le signal de ligne de mot qui est appliqué à la ligne de mot W1, des charges électriques qui sont sto- ckées dans le condensateur de stockage des cellules de mé- moire sont respectivement transférées par les transistors MOS correspondants vers les lignes de bit B0-B2, ce qui fait que la tension de chacune des lignes de bit B0-B2 devient supérieure ou inférieure, de la quantité A(VS VBL)CS, à la tension de chacune des autres lignes CB+2CC+CS de bit B0-B2, en désignant par VS la tension du condensa- teur de stockage et par VBL la tension de la ligne de bit avant la sélection de la cellule de mémoire. Si les cel- lules de mémoire MC10-MC12 donnent aux lignes de bit B0-B2 une tension supérieure de AVS à la tension des lignes de bit B0-B2, les amplificateurs de lecture SA0-SA2 sont ac- tivés de façon à diminuer la tension des lignes de bit B0-B1 et B2 qui ont une tension basse égale à VS. Par con- séquent, la tension de la ligne de bit B1 est diminuée à cause de l'influence de la capacité de couplage CC, sous l'effet de la diminution des tensions des lignes de bit adjacentes BO et B1. Un tel effet défavorable augmente avec le rétrécissement de l'espace entre les lignes de bit qui résulte de l'accroissement de la densité de la mémoire. En outre, si la capacité de la cellule de mémoire est ré- duite, l'amplificateur de lecture est susceptible de fonc- tionner de façon défecteuse à cause de la capacité de couplage. L'invention a pour but de procurer une configu- ration de circuit qui permette de réduire un effet indési- rable dû à la capacité de couplage entre des lignes de bit, même dans une mémoire ayant une densité élevée. Selon un aspect de la présente invention, une mémoire vive dynamique à semiconducteurs comprend: un ensemble de lignes de bit disposées parallè- lement les unes aux autres; un ensemble de lignes de mot qui rencontrent l'ensemble de lignes de bit; un ensemble d'amplificateurs de lecture supé- rieurs qui sont respectivement connectés à des extrémités supérieures de chacune des paires de lignes de bit de numéro impair; un ensemble d'amplificateurs de lecture infé- rieurs qui sont respectivement connectés à des extrémités inférieures de chacune des paires de lignes de bit de numéro pair; un réseau de cellules de mémoire qui comprend un ensemble de cellules de mémoire disposées séquentielle- ment selon une diagonale, dans des emplacements sélectionnés d'un ensemble de zones formées par l'intersection des lignes de bit et des lignes de mot, les cellules de mémoire étant disposées dans une zone sur quatre dans une ligne et une colonne; des premiers moyens de mémorisation destinés à activer les amplificateurs de lecture supérieurs, ces moyens de mémorisation étant connectés aux amplificateurs de lec- ture supérieurs; et des seconds moyens de mémorisation connectés aux amplificateurs de lecture inférieurs, les premiers moyens de mémorisation et les seconds moyens de mémorisation étant activés en alternance mutuelle. Selon un autre aspect de la présente invention, la mémoire vive dynamique à semiconducteurs comprend: un ensemble d'amplificateurs de lecture, disposés en rangées et en colonnes; un ensemble de paires de lignes de bit, comprenant respectivement une paire de lignes de bit connectées à cha- cun des amplificateurs de lecture dans une colonne, et s'étendant dans des directions de rangées mutuellement op- posées, et une autre paire de lignes de bit connectées à chacun des amplificateurs de lecture dans une colonne adja- cente, et s'étendant dans des directions de rangées mutuel- lement opposées, ces deux paires de lignes de bit étant disposées de façon mutuellement parallèle; un ensemble de lignes de mot disposées perpendi- culairement aux lignes de bit; un ensemble de cellules de mémoire, chacune d'elles étant disposée séquentiellement dans chaque rangée et chaque colonne dans des emplacements sélectionnés parmi un ensemble de zones qui sont formées par l'intersection des lignes de bit et des lignes de mot; un ensemble de moyens de mémorisation, chacun d'eux étant connecté aux amplificateurs de lecture qui sont disposes dans la même colonne; et un ensemble de lignes de bit fictives disposées parallèlement à chacune des lignes de bit les plus exté- rieures du côté gauche et du côté droit. D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexes sur lesquels: La figure 1 représente le circuit d'une mémoire vive dynamique classique; La figure 2 représente le circuit d'une mémoire vive dynamique à lignes de bit repliées, conforme à la présente invention; et La figure 3 représente le circuit d'une mémoire vive dynamique à lignes de bit ouvertes, conforme à la présente invention. En considérant la figure 2, on voit à l'extrémité supérieure du circuit un ensemble d'amplificateurs de lec- ture supérieurs 10U disposés en une rangée, tandis qu'on voit à l'extrémité inférieure un ensemble d'amplificateurs de lecture inférieurs 10D qui sont disposés en une rangée. Chacun des amplificateurs de lecture comprend des transis- tors MOS 12-15. Les drains des transistors MOS 12 et 14 sont connectés en couplage croisé avec leurs grilles par l'intermédiaire de noeuds de lecture 16, 18, tandis que les sources des transistors 12, 14 sont connectées à un noeud de source commun 11. Les circuits source-drain de transis- tors MOS de charge 13, 15 sont connectés entre les drains des transistors MOS 12, 14 et les lignes d'entrée/sortie I/OU, I/OU et I/OD, I/OD,-tandis que le signal de charge- ment OS est appliqué aux grilles des transistors MOS 13, 15. Les noeuds de source communs 11 des amplifica- teurs de lecture 10U sont connectés à la ligne commune 264O796 supérieure 24, qui est connectée au drain du transistor MOS , pour attaquer les amplificateurs de lecture supérieurs U. La source du transistor MOS 20 est reliée à la masse, et la grille du transistor 20 reçoit le signal 0L pour ac- tiver l'amplificateur de lecture supérieur. Les noeuds de lecture 16 et 18 des amplificateurs de lecture supérieurs U sont respectivement connectés aux paires de lignes de bit (ou lignes de colonne) supérieures UBL1 et UBL1, UBL2 et UBL2,... UBLK et UBLK qui s'étendent vers le bas. L'extrémité des paires de lignes de bit qui est opposée aux amplificateurs de lecture 10U est connectée aux moyens U qui sont destinés à précharger les lignes de bit. Les moyens de précharge 30U comprennent des transistors MOS 32 et 34 dont les sources sont respectivement connectées aux paires de lignes de bit, et dont les drains sont con- nectés à une tension de précharge constante V1, tandis que les grilles de ces transistors sont connectées de façon à recevoir le signal de précharge P. Le noeud de source commun 11D des amplificateurs de lecture inférieurs 10D, qui ont la même structure que les amplificateurs de lecture supérieurs 10U, est connecté au drain du transistor MOS 22, pour attaquer les amplifi- cateurs de lecture inférieurs 1OD par l'intermédiaire de la ligne commune inférieure 26. La source et la grille du transistor MOS 22 sont respectivement connectées à la masse et au signal 0L dont les caractéristiques sont opposées à celles du signal 0L. Par conséquent, si les amplificateurs de lecture supérieurs 10U sont activés par le signal OL, les amplificateurs de lecture inférieurs 1OD ne sont pas activés, et inversement. Les noeuds de lecture 16D et 18D des amplifica- teurs de lecture inférieurs 1OD sont respectivement con- nectés aux lignes de bit inférieures DBL1 et DBL1... DBLK et DBLK qui s'étendent dans la direction supérieure, qui sont placées de façon équidistante entre les lignes de bit supérieures UBL1 et UBL1... UBLK et UBLK. L'extrémité des paires de lignes de bit inférieures DBL1 et DBL1... DBLK et DBLK qui est opposée aux amplificateurs de lecture inférieurs 1OD, est connectée à des moyens de précharge 30D qui ont la même structure que les moyens de précharge U. Entre les moyens de précharge 30U et 30D se trouvent des lignes de mot (ou lignes de rangée) parallèles WL1- WL1N qui rencontrent perpendiculairement les lignes de bit UBL1 et DBL1... UBLK et DBLK. Les cellules de mémoire M11-M4NK sont respectivement connectées de façon séquen- tielle dans une zone d'intersection sur quatre dans les directions des rangées et des colonnes des lignes de mot et de bit. Avant la lecture des données provenant d'une cellule de mémoire déterminée, toutes les lignes de bit UBL1-DBLK sont préchargées avec la tension de précharge Vl, par les moyens de précharge 30U et 30D. Pour achever l'opération de précharge, la ligne de mot est sélectionnée pour lire les données provenant d'une cellule de mémoire déterminée. Par exemple, la ligne de mot WL1 sera sélec- tionnée pour lire les données provenant de la cellule de mémoire M12. Si la ligne de mot WL1 est sélectionnée, les cellules de mémoire M11-M1K connectées à la ligne de mot WL1 sont sélectionnées, et les charges qui sont stockées dans les condensateurs de stockage des cellules de mémoire Mll-M1K sont respectivement transférées vers les lignes de bit UBL1, UBL2, . UBLK. Par conséquent, les lignes de bit UBL1, UBL2,... UBLK ont une tension un peu supérieure ou inférieure à la tension de précharge V1, à cause de l'état des charges reçues. Ensuite, si le signal 0L est..DTD: appliqué à la grille du transistor MOS 20, les amplifica- teurs de lecture supérieurs 10U sont activés. Si le signal 0S est appliqué aux grilles des transistors MOS 13, 15, la tension de ligne de bit d'une paire des lignes de bit UBL1, UBL2... UBLK et UBL1, UBL2... UBLK est transférée vers les lignes d'entrée/sortie I/O et I/O. Cependant, les amplificateurs de lecture inférieurs 1OD ne sont pas acti- vés, à cause de l'état bloqué du transistor MOS 22 dont la grille reçoit le signal 0L dont l'état est opposé à celui du signal 0L. Par conséquent, les lignes de bit inférieures DBL1 et DBL1... DBLK et DBLK, connectées aux amplifica- teurs de lecture inférieurs 10D, maintiennent la valeur constante de la tension de précharge Vl. Il en résulte que même si l'opération de lecture des amplificateurs le lec- ture supérieurs 10U provoque le changement de la tension des lignes de bit supérieures UBL1 et UBL1,... UBLK et UBLK, on peut réduire considérablement le risque de lecture erronée des données à cause de la capacité de couplage en- tre chacune des lignes de bit supérieures et ses lignes de bit inférieures adjacentes. Bien qu'on ait décrit jusqu'à présent un cas dans lequel les amplificateurs de lecture supérieurs sont actionnés par la sélection d'une ligne de mot de numéro impair, on obtient un résultat similaire en sélectionnant une ligne de mot de numéro pair. En considérant la figure 3, qui montre un circuit conforme à la configuration à lignes de bit ouvertes dans une mémoire vive dynamique, on note que les amplificateurs de lecture 40U, 40M, 40D ont la même structure que l'am- plificateur de lecture 10U de la figure 2. Les amplifica- teurs de lecture 40U, 40M, 40D sont disposés de façon équi- distante dans leurs colonnes respectives. Les amplifica- teurs de lecture 40U, 40M, 40D sont respectivement connec- tés, par l'intermédiaire de lignes 62, 64, 66 connectées aux noeuds de source communs 11, aux drains des transistors MOS 52, 54, 56, dont les sources sont reliées à la masse. La grille du transistor MOS 54 est connectée de façon à recevoir le signal 0L pour activer les amplificateurs de lecture 40M, tandis que les grilles des transistors MOS 52, 56 sont connectées de façon à recevoir le signal L ayant l'état opposé au signal 0L. Par conséquent, si les amplificateurs de lecture 40M sont actives, les amplifica- teurs de lecture adjacents 40U, 40D ne sont pas activés, et inversement. Les noeuds de lecture des amplificateurs de lecture 40M sont respectivement connectés aux paires de li- gnes de bit BLM1 et BLM1... BLMK et BLMK de même longueur, s'étendant dans des directions mutuellement opposées. De façon similaire, les noeuds de lecture des amplificateurs de lecture 40U, 40D sont respectivement connectés aux pai- res de lignes de bit BLU1 et BLU1... BLUKe ELUK etBLDletqDIi 10... BLDK et BLDK de même longueur que les lignes de bit BLM1 et BLM1... BLMK et BLMK, s'étendant dans des direc- tions mutuellement opposées. Les groupes de lignes de bit respectifs (BLUK, BLUK-) et (BLM1, BLD... BLUK, BLDK) sont disposés de façon équidistante et sont mutuellement paral- lèles. En outre, les lignes de bit fictives DBL sont dispo- sées de façon équidistante parallèlement aux groupes de lignes de bit (BLU1-BLUK)et (BLD1-BLDK), et elles reçoivent une tension de précharge constante pour réduire le couplage capacitif avec leurs lignes de bit adjacentes. L'extrémité de chaque ligne de bit qui est opposée à l'amplificateur de lecture est connectée aux moyens de précharge (non re- présentés) qui sont destines à précharger la ligne de bit avec une tension donnée. Comme le montre la figure 3, des cellules de mémoire sont respectivement connectées entre les points d'intersection des lignes de mot (... W1N, W21- W2N, W31-W3N, W41...), et les lignes de bit. Ainsi, les cellules de mémoire sont disposées de façon que toutes les lignes de bit connectées à l'un des amplificateurs de lec- ture 40U, 40M, 40D puissent accéder aux données qui se trouvent dans les cellules de mémoire si une ligne de mot est sélectionnée. On suppose à titre d'exemple que la ligne de mot W32 est sélectionnée après que toutes les lignes de bit ont été préchargées. Dans ces conditions, les charges qui sont stockées dans les cellules de mémoire M321-M32K sont transférées vers les lignes de bit BLM1-BLMK. Ensuite, le signal 0L fait passer le transistor MOS 54 à l'état con- ducteur, et commande aux amplificateurs de lecture 40M d'accomplir leur opération de lecture. A ce moment, les am- plificateurs de lecture 40U, 40D qui sont adjacents aux am- plificateurs de lecture 40M ne sont pas activés par le si- gnal iL qui a l'état opposé au signal 0L. Il en résulte que les lignes de bit BLD1-BLDK qui sont adjacentes aux lignes de bit BLM1-BLMK sont dans un état d'attente, c'est-à-dire qu'elles sont chargées à une valeur constante avec la ten- sion de précharge, ce qui réduit l'effet indésirable qui consiste dans une lecture erronée des données à cause de la capacité de couplage, pendant l'opération de lecture. Comme décrit ci-dessus, lorsque le niveau d'une ligne de bit quelconque de la paire de lignes de bit qui est connectée à chaque amplificateur de lecture, est dimi- nué ou augmenté conformément à l'opération de lecture de l'amplificateur de lecture, la ligne de bit adjacente est dans l'état d'attente, conformément à la présente invention, ce qui fait que l'effet de couplage avec la ligne de bit adjacente est réduit, pour procurer une opération de lecture stable. Bien qu'on ait spécialement décrit et représenté l'invention en se référant à un mode de réalisation parti- culier, l'homme de l'art notera que de nombreuses modifica- tions de détail peuvent être incorporées sans sortir du cadre de l'invention. 1 1 REVENDICATIONS 1. Mémoire vive dynamique à semiconducteurs, ca- ractérisée en ce qu'elle comprend: un ensemble de lignes de bit (UBL1 et UBL1, DBL1 et DBL1,...) disposées paral- lèlement les unes aux autres; un ensemble de lignes de mot (WL1, WL2,...) qui rencontrent l'ensemble de lignes de bit; un ensemble d'amplificateurs de lecture supérieurs (10U) qui sont respectivement connectés aux extrémités su- périeures de chacune des paires de lignes de bit de numéro impair; un ensemble d'amplificateurs de lecture inférieurs (10D) qui sont respectivement connectés aux extrémités in- férieures de chacune des paires de lignes de bit de numéro pair; un réseau de cellules de mémoire comportant un en- semble de cellules de mémoire (M11-M4NK) qui sont disposées séquentiellement selon une diagonale dans des emplacements sélectionnés d'un ensemble de zones formées par les inter- sections des lignes de bit (UBL1 et UBL1, DBL1 et DBL1, ) et des lignes de mot (WL1, WL2,...), les cellules de mémoire étant placées à raison d'une zone sur quatre dans une rangée et une colonne; des premiers moyens de mé- morisation (20) qui sont destinés à activer les amplifica- teurs de lecture supérieurs (10U), ces moyens de mémorisa- tion étant connectés aux amplificateurs de lecture supé- rieurs (10U); et des seconds moyens de mémorisation (22) qui sont connectés aux amplificateurs de lecture inférieurs (20D), les premiers moyens de mémorisation (20) et les se- conds moyens de mémorisation (22) étant activés de façon mutuellement alternée. 2. Mémoire vive dynamique à semiconducteurs selon la revendication 1, caractérisée en ce qu'elle comprend en outre au moins un circuit de précharge (30U,.30D) qui est destiné à précharger la ligne de bit dans chacune des pai- res de lignes de bit de numéro impair et des paires de li- gnes de bit de numéro pair. 3. Mémoire vive dynamique à semiconducteurs selon la revendication 2, caractérisée en ce que chacune des cel- lules de mémoire (M11-M4NK) comprend un transistor et un condensateur. 4. Mémoire vive dynamique à semiconducteurs, ca- ractérisée en ce qu'elle comprend: un ensemble d'amplifi- cateurs de lecture (40U, 40M, 40D), disposés en rangées et en colonnes; un ensemble de paires de lignes de bit (BLU1 et BLU1, BLD1 et BLD1, BLM1 et BLM1,...), comprenant cha- cune une paire de lignes de bit connectées à chacun des amplificateurs de lecture (40U, 40M, 40D) dans une colonne, et s'étendant dans des directions de rangées mutuellement opposées, et une autre paire de lignes de bit connectées à chacun des amplificateurs de lecture dans une colonne ad- jacente et s'étendant dans des directions de rangées mu- tuellement opposées, ces deux paires de lignes de bit étant respectivement disposées de façon mutuellement pa- rallèles; un ensemble de lignes de mot (W1N, W21-W2N, W31-W3N, W41...), disposées perpendiculairement aux lignes de bit; un ensemble de cellules de mémoire (M211, M212,...) qui sont respectivement disposées séquentiellement dans chaque rangée et chaque colonne dans des emplacements sé- lectionnés parmi un ensemble de zones formées par les in- tersections de lignes de bit et de lignes de mot; un en- semble de moyens de mémorisation (52, 54, 56), respective- ment connectés aux amplificateurs de lecture (40U, 40M, D) qui se trouvent dans une même colonne; et un ensemble de lignes de bit fictives (DBL) qui sont disposées paral- lèlement à chacune des lignes de bit extérieures du côté gauche et du côté droit. 5. Mémoire vive dynamique à semiconducteurs selon la revendication 4, caractérisée en ce que chaque cellule de mémoire (M211, M212,...) comprend un transistor et un condensateur. 6. Mémoire vive dynamique à semiconducteurs selon la revendication 4, caractérisée en ce que les lignes de 2640790' bit fictives (DBL) reçoivent une tension constante. 7. Mémoire vive dynamique à semiconducteurs, ca- ractérisée en ce qu'elle comprend: un ensemble de lignes de bit (UBL1 et UBL1, DBL1 et DBL1,...) disposées paral- lèlement les unes aux autres; un ensemble de lignes de mot (WL1, WL2,...) qui rencontrent les lignes de bit; un en- semble de cellules de mémoire (M11-M4NK) qui sont respecti- vement disposées à des emplacements sélectionnés entre des intersections de chacune des lignes de bit et des lignes de mot, et qui sont respectivement connectées à une ligne ou l'autre parmi la ligne de bit et la ligne de mot passant par les intersections; un ensemble d'amplificateurs de lec- ture (10U) qui sont connectés à des paires de lignes de bit de numéro impair; et un ensemble d'amplificateurs de lectu- re (10D) qui sont connectés à des paires de lignes de bit de numéro pair; grâce à quoi les paires de lignes de bit de numéro impair et les paires de lignes de bit de numéro pair sont activées de façon mutuellement alternée. 8. Mémoire vive dynamique à semiconducteurs, se- lon la revendication 7, caractérisé en ce que seules des cellules de mémoire sélectionnées par la connexion d'une ligne de mot (WL1, WL2,...) sont activées, de façon que des amplificateurs de lecture (10U, 10D) connectés aux cellules de mémoire (M11-M4NK) soient ainsi activés.