Brevet FR2647267A1 — publié le 19901123

La présente invention concerne une cellule de mé moire vive dynamique (ou DRAM), et elle porte plus particu lièrement sur un procédé de fabrication d'une cellule de DRAM qui permet d'augmenter la capacité de stockage par la connexion en parallèle d'un condensateur à structure en tranchée et d'un condensateur à structure empilée. Une cellule de DRAM comprend un transistor dans lequel le canal drain-source est connecté entre une ligne de bit et un noeud de cellule, et un condensateur de sto ckage qui est connecté entre le noeud de cellule et l'arma ture de condensateur de cellule. En liaison avec l'augmen tation de la densité d'une mémoire DRAM, on a développé une cellule de DRAM ayant un condensateur à structure en tran chée et empilée, dans le but de maximiser la capacité de stockage sur une aire fixe occupée par la cellule de DRAM. La figure 1 est une coupe qui montre un mode de réalisation préféré d'une cellule à condensateur à structu re en tranchée de type connu. Comme le montre la figure 1, une cellule à con densateur en tranchée de type connu comprend un transistor MOS à canal N, une couche de diffusion 8, une couche di électrique 9 et une couche de silicium polycristallin Il. Le transistor MOS à canal N comprend une région de source 3 qui est adjacente à une couche d'oxyde de champ 10 formée sur la surface du substrat de type p I, une région de drain 2 séparée par un ca#nal, et une ligne de mot 5 qui est formée par du silicium polycristallin d'un type de conductivi té qu'on a fait croître sur un oxyde de grille 4 se trou vantssur le substrat entre la région#de drain 2 et la ré gion de source 3. La couche de diffusion 8 est formée sur le substrat i l'extérieur d'une tranchée 7, et on l'utilise en tant que noeud de cellule en établissant un-contact avec la région de source 3. La couche diélectrique 9 est formée à l'intérieur de la tranchée.7.On utilise le silicium poly cristallin 11 sur la couche diélectrique 9 à titre d'arma- ture de condensateur de cellule, remplissant la tranchée. De plus, une ligne de mot adjacente 6, qui est une électrode de grille d'une cellule de mémoire adjacente, est formée sur une partie de l'oxyde de champ 10, en étant séparée de la couche de silicium polycristallin 11 par une couche isolante 12. Dans le condensateur à structure en tranchée décrit ci-dessus, une tranchée doit être creusée profondément pour avoir une capacité de stockage élevée, ce qui fait qu'un transistor est formé après la formation du condensateur, et une couche de diffusion qui est formée sous la tranchée est prolongée par des opérations de traitement continues. Si le niveau d'intégration élevé d'une cellule de mémoire DRAM provoque une diminution de la distance entre les tranchées, la distance entre des régions de diffusion de cellules adjacentes devient très étroite, ce qui fait apparaitre un problème qui consiste en ce que l'information qui est stockée dans le condensateur est perdue du fait du courant. de fuite qui circule à travers le substrat. La figure 2 est une coupe qui montre un mode de réalisation préféré d'un condensateur à structure empilée de type connu. Comme le montre la figure 2, un condensateur à structure empilée de type connu comprend un transistor MOS à canal N, une couche diélectrique 29 et une couche de silicium polycristallin 31. Le transistor MOS à canal N comprend une région de source 22 qui est adjacente à une couche d'oxyde de champ 30 formée sur le substrat semiconducteur de type p 20, une région de drain 21 séparée par un canal, et une ligne de mot 24, formée par du silicium polycristallin d'un type. de conductivité, qu'on fait croître sur une couche d'oxyde de grille 23 sur le substrat, entre la région de drain 21 et la région de source 22. La couche diélectrique 29 consistant en un matériau diélectrique est formée sur la surface intérieure d'une tranchée 26 qui est formée dans le substrat sous la région de source 22.La couche de silicium polycristallin 31 qui est formée sur la couche diélectrique 29 est utilisée à titre de couche d'armature de condensateur de cellule. De plus, des lignes de mot 24, 25 et du silicium polycristallin 27 utilisé à titre de couche de noeud de cellule, sont séparés par une couche isolante 28, et une ligne de bit 35, séparée par une couche isolante 34 sur le silicium polycristallin 31 utilisé à titre de couche d'armature de cellule, est connectée à la région de drain 21 à travers un trou. La couche d'isolation 34 consiste en une couche d'oxyde 32 et en une couche de verre boro-phosphosilicaté (ou BPSG) 33. Un condensateur à structure empilée du type dé crit ci-dessus présente cependant un faible taux d'augmen tation de la capacité de stockage en fonction de l'augmen tation de l'aire obtenue par le processus de formation de tranchée, à cause de l'épaisseur fixe de la couche de sili cium polycristallin qui est utilisée à titre de couche de noeud de cellule, et il existe également un problème qui est le suivant : si le trou- de la tranchée est petit , il est difficile de déposer du silicium polycristallin à l'intérieur de la tranchée, pour former une armature de condensateur de cellule. L'invention a donc pour but de procurer un procé dé de fabrication d'une cellule de DRAM qui permette d'aug fomenter la capacité de stockage et qui convienne pour une mémoire à haut niveau d'intégration. Pour atteindre le but précité, l'invention procu re une cellule de DRAM qui comprend un oxyde de champ formé sur la surface d'un substrat semiconducteur d'un premier type de conductivité, dans le ,but de séparer des cellules adjacentes, des régions-de drain et de source d'un second type de conductivité, opposé au premier type de conductivi té, qui sont mutuellement séparées par une distance donnée sur le substrat, et un oxyde de grille sur le substrat en- tre les régions de source et de drain, ainsi que des lignes de mot d'un type de conductivité qu'on forme par croissance sur l'oxyde de champ, cette cellule de DRAM comprenant une tranchée formée sous une partie donnée entre la région de source et l'oxyde de champ, une couche de diffusion connectée à la région de source, formée par implan tation ionique d'une impureté d'un second type de conductivité dans le substrat, à l'extérieur de la tranchée; une première couche de silicium polycristallin connectée à la région de source et isolée des lignes de mot par une première couche isolante; une couche diélectrique formée sur la surface intérieure de la tranchée et sur la première couche de silicium polycristallin; une seconde couche de silicium polycristallin formée sur la couchewdiélectrique, de façon à remplir l'intérieur de la tranchée; et une ligne de bit connectée à la région de drain par l'intermédiaire d'un trou, et isolée par une seconde couche isolante. En outre, pour atteindre le but précité, l'inven tion procure un procédé de fabrication de la cellule DRAM comportant un condensateur à structure empilée et un con densateur à structure en tranchée, et un transistor d'un second type de conductivité opposé au premier type de con ductivité, sur un substratqsemiconducteur du premier type de conductivité, ce procédé de fabrication de la cellule de DRAM comprenant les opérations suivantes on forme un oxyde de champ épais sur une partie de la surface du substrat semiconducteur, une région de source d'un second type de conductivité qui est adjacente à l'oxyde de champ, et une région de drain du second type de conductivité qui est séparée par la région de canal, sur la surface du substrat semiconducteur, un oxyde de grille sur la surface de la région de source, du canal et de la région de drain, et ensuite des lignes-de mot d'un type de conductivité, respectivement sur la région de canal et sur une région donnée d'oxyde de champ; on forme une première couche isolante sur les lignes de mot, sur l'oxyde de grille à nu et sur l'oxyde de champ, et on forme un trou dans la première couche d'isolation et dans l'oxyde de champ recouvrant la région de source; on forme une première couche de silicium polycristallin sur la région de source de façon qu' recouvre des parties des lignes de mot;; on forme une tranchée dans la source, le substrat et la première couche de silicium polycristallin qui est formée dans le trou, et on-forme une couche de diffusion du second type de conductivité dans le substrat à l'extérieur de la tranchée, pour réaliser une connexion avec la région de source, après quoi on forme une couche diélectrique sur la première couche isolante, la première couche de silicium polycristallin et la surface de la tranchée; on forme une seconde couche de silicium polycristallin sur la couche diélectrique, pour remplir l'intérieur de la tranchée et pour recouvrir une partie de la ligne de mot dans la région de canal; et on dépose un oxyde et une couche de verre borophosphosilicaté sur la seconde couche de silicium polycristallin et la couche diélectriquej et on forme un trou dans la région de drain, après quoi on forme une couche de siliciure de métal. On va maintenant expliquer les caractéristiques et avantages du procédé conforme à l'invention, en se référant aux dessins annexés dans lesquels : La figure 1 est une coupe qui montre un mode de réalisation préféré d'une cellule à condensateur à structure en tranchée de type connu. La figure 2 est une coupe qui montre un mode de réalisation préféré d'une cellule à condensateur à structure empilée de type connu. La figure 3 est une coupe d'une cellule conforme à l'invention, comprenant la connexion en parallèle d'un condensateur à structure empilée et d'un condensateur à structure en tranchée. Les figures 4A à 4G sont des coupes qui montrent chaque stade de fabrication d-'une cellule de DRAM conforme à la présente invention. La figure 3 est une coupe d'une cellule de DRAM qui est formée conformément à l'invention. La structure de cellule DRAM comprend un transistor à canal N et au moins un condensateur de stockage comprenant un condensateur à structure empilée et un condensateur à structure en tranchée Le transistor MOS à canal N est constitué par une région de source 53 qui est adjacente à un oxyde de champ 46 formé sur la surface d'un substrat semiconducteur de type p 40, une région de drain 52 séparée par un canal,- et une ligne de mot 50 ou une électrode de grille d'un type de conductivité, formée par croissance sur un oxyde de grille 48 sur le substrat, entre la région de drain 52 et la région de source 53. La première couche de silicium polycristallin 56, séparée des lignes de mot 50, 51 par une première couche isolante 71, est connectée à la région de source 53 pour former une couche de noeud de cellule du condensateur à structure empilée. La région de diffusion de type N 60 est formée autour d'une tranchée 58 qui est formée entre la région de source 53 et l'oxyde de champ 46, pour définir une couche de noeud de cellule d'un condensateur à structure en tranchée. La seconde couche de silicium polycristallin 64, qui remplit la tranchée- 58, est formée sur la couche diélectrique 62 et elle est utilisée à titre de couche d'armature de cellule des condensateurs à structure empilée et à structure en tranchée. Par conséquent, le condensateur à structure empi lée comprend la première couche de silicium polycristallin 56, la couche diélectrique mince 62 et la seconde couche de silicium polycristallin 64, et le condensateur à structure en tranchée comprend la région de diffusion 60, la couche diélectrique mince 62 et la seconde couche de silicium polycristallin 64. Le condensateur à structure en tranchée et le condensateur à structure empilée sont connectés en parallèle à la région de source 53. Une ligne de bit 72, séparée de la seconde couche de silicium polycristallin 64 par une seconde couche isolante-70, est connectée à la région de drain 52 à travers un trou. La seconde couche isolante 70 est constituée par une couche d'oxyde 66-et une couche de verre boro-phosphosilicaté (ou BPSG).De plus, la ligne de mot 51 est formée sur l'oxyde de champ 46 pour définir une électrode de grille d'une cellule de mémoire adjacente. Les figures 4A à 4F sont des coupes qui illustrent les étapes du processus de fabrication de la cellule de DRAM ayant la structure de la figure 3, et il faut noter que sur ces figures les mêmes parties ou structures sont désignées par les mêmes références numérwques. En considérant la figure 4A, on note que le matériau de départ est un substrat de type p ayant une concentration de 1016 ions/ cm3. On note que le substrat 40 peut être un caisson de type P formé dans une tranche de type p ayant une résistivité de 10 St-cm. On forme un oxyde de champ 46 sur le substrat 40 pour l'isolation entre des cellules de mémoire.Autrement dit, après avoir déposé sur le substrat 40 une couche d'oxyde 4-2 ayant une épaisseur d'environ 20 nm et une couche de nitrure 44 ayant une épaisseur d'environ 100 nm, on enlève une partie de la couche de nitrure 44, sauf dans une région de transistor, en employant un procédé photolithographique classique, et on forme une couche d'oxyde de champ 46 pour l'isolation entre des cellules de mémoire, au moyen d'un procédé d'oxydation locale de silicium (ou LOCOS pour "Local Oxidation of Silicon"). En considérant maintenant la figure 4B, on note qu'après l'enlèvement de la couche de nitrure 44 et de la couche d'oxyde 42, on fait croître sur le substrat 40 une couche d'oxyde de grille ayant une épaisseur d'environ 16 nm. Ensuite, on dépose successivement sur l'oxyde de grille 48 et l'oxyde de champ 46 une couche de silicium polycristallin ayant une épaisseur d'environ 250 nm et une couche d'oxyde à basse température (ou LTO'pour "Low Température Oxide") de 150 nm, et après avoir formé une électrode de grille ou des lignes de mot 50, 51 par une technique-photolithographique classique, on forme une région de source 53 et une région de drain 52 par implantation ionique d'arsenic (As), avec une dose de 5 x 1015 ions/cm3 et une énergie de 40 keV. Dans ce qui précède, la ligne de mot 51 sur la couche d'oxyde de champ 46 devient une électrode de grille d'une cellule adjacente. En considérant maintenant la figure 4C, on note qu'on dépose une première couche isolante 71 ayant une épaisseur de 200 nm, telle qu'une couche obtenue par le procédé LTO, sur les lignes de mot 50, 51, l'oxyde de champ 46 et l'oxyde de grille 48 à nu, en employant un procédé connu de dépôt chimique en phase vapeur (ou CVD). On forme ensuite un trou 54 sur une partie donnée de la région de source 53 pour mettre à nu cette région. En considérant maintenant la figure 4D, on note qu'on met en oeuvre une technique photolithographique après avoir déposé une première couche de silicium polycristallin 56, ayant une épaisseur d'environ 100 nm, sur la première couche isolante 71 et la région de source 53 à nu. m utilise la première couche de silicium polycristallin 56 à titre de couche de noeud de cellule du condensateur à structure empilée, et on dope cette couche avec POCl3 ou par implahtation ionique. La zone de surface de la première couche de silicium polycristallin s'étend largement sur les lignes de mot 50, 51. En considérant la figure 4E, on note qu'après avoir formé une tranchée 58 dans la première couche de silicium polycristallin 56, en contact avec la région de source 53 et son substrat inférieur 56, en utilisant une attaque aniso trope telle qu'une attaque sonique réactive de type classi que, on forme une région de diftusion N, 60, par implantation ionique d'arsenic avec une dose de 5 x 1015 ions/cm3, à 130 keV, et on forme ensuite une couche diélectrique 62 ayant une épaisseur d'environ 10 nm, sur la première couche de si licium polycristallin 56 et la surface intérieure de la tranchée 58. La région de diffusion N 60, en contact avec la ré gion de source 53, est utilisée à titre de noeud de cellule du condensateur à structure en tranchée.De plus, la couche diélectrique 62;remplit la fonction de matériau diélectrique pour les condensateurs à structure empilée et à structure en tranchée, et elle peut comporter une couche d'oxyde ou une couche ONO (Si02/Si3N4/SiO2). En considérant maintenant la figure 4F, on note qu'on dépose une seconde couche de silicium polycristallin 64 sur la totalité de la couche diélectrique 62, pour remplir l'intérieur de la tranchée 58, et qu'on forme une armature de condensateur de cellule par une technique photo Iithographique. On utilise la seconde couche de silicium polycristallin 64 à titre d'armature de condensateur de cellule pour le condensateur à structure empilée et le condensateur à structure en tranchée, et on dope cette couche avec POCl3. En considérant la figure 4G, on note qu'on dépose une couche d'oxyde 66, d'une épaisseur d'environ 50 nm, sur la couche diélectrique 62 et la seconde couche de silicium polycristallin 64, et qu'on forme une couche de verre boro- phosphosilicaté 68, d'une épaisseur d'environ 300 nm, sur la couche d'oxyde 66 pour aplanir la surface. On utilise la couche d'oxyde 66 et la couche de verre boro-phosphosilicaté 68 à titre de seconde couche isolante 70. Après cette opération, on forme une couche de siliciure de métal 72 ayant une épaisseur d'environ 300 nm, de façon à établir un contact avec une partie de la région de drain 52 qui est mise à nu à travers un trou formé par une technique photolithographique. Le siliciure de métal 72 peut être du siliciure de tungstène ou de titane, et il définit une ligne de bit. L'invention décrite ci-dessus permet d'augmenter la capacité de stockage en connectant en parallèle un condensateur à structure en tranchée et un condensateur à structure empilée. Elle présente l'avantage qui consiste en ce qu'on peut réaliser un élément a haut niveau d'intégration avec les caractéristiques suivantes : la distance entre tranchées est diminuée par la iimitation de la région de diffusion, du fait de la courte durée du traitement thermique qu'on utilise pour former un condensateur à structure en tranchée après la formation d'un transistor; et le trou de la tranchée est petit du fait qu'on ne dépose pas du silicium polycristallin sur la surface de la tranchée pour former un noeud de cellule. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Cellule de mémoire vive dynamique ou DRAM comprenant une couche d'oxyde de champ (46) formée sur la surface d'un substrat semiconducteur (40) d'un premier type de conductivité, dans le but d'assurer l'isolation entre des cellules adjacentes, une région de drain (52) et une région de source (53) d'un second type de conductivité, opposé au premier type de conductivité, qui sont mutuellement séparées par une distance donnée sur le substrat (40), une couche d'oxyde de grille (48) sur le substrat, entre la région de source (53) et la région de drain (52), et des lignes de mot (50, 51) d'un type de conductivité, formées par croissance sur l'oxyde de champ (46), caractérisée en ce qu'elle comprend : une tranchée (58) formée sous une partie donnée entre la région de source (53) et la couche d'oxyde de champ (46), une couche de diffusion (60) connectée à la région de source (53), formée par implantation ionique d'une impureté du second type de conductivité dans le substrat (40) à l'extérieur de la tranchée (58); une première couche de silicium polycristallin (56) connectée à la région de source (53), et isolée des lignes de mot (50, 51) par une première couche isolante (71); une couche diélectrique (62) formée sur la surface intérieure de la tranchée (58) et sur la première couche de silicium polycristallin (56); une seconde couche de silicium polycristallin (64) formée sur la couche diélectrique (62) de façon à remplir l'intérieur de la tranchée (58); et une ligne de bit (72) qui est connectée à la région de drain (52) à travers un trou et qui est isolée par une seconde couche isolante (70). 2. Cellule de DRAM selon la revendication 1, caractérisée en ce que la première couche isolante (71) est une couche d'oxyde. - 3. Cellule de DRAM selon la revendication 1, caractérisée en ce que la première couche de silicium poly cristallin (56) et la couche de diffusion d'impureté (60) sont connectées en parallèle à la région de source (53). 4. Procédé de fabrication d'une cellule de mémoire vive dynamique ou DRAM comportant des condensateursâstructu- re empilée et à structure en tranchée, et un transistor d'un second type de conductivité, opposé à un premier type de conductivité, sur un substrat semiconducteur (40) du premier type de conductivité, caractérisé en ce qu'il comprend les opérations suivantes : on forme une couche épaisse d'oxyde de champ (46) sur une partie de la surface du substrat semiconducteur (40), une région de source (53) du second. type de conductivité, qui est adjacente à la couche d'oxyde de champ (46), et une région de drain (52) du second type de conductivité, séparées par une région de canal sur la surface du substrat semiconducteur (40), une couche d'oxyde de grille (48) sur la surface de- la région de source (53), du canal et de la région de drain (52), et ensuite des lignes de mot (50, 51) d'un type de conductivité, respectivement sur la région de canal et sur une région donnée de la couche d'oxyde de champ (46); on forme une première couche isolante (71) sur les lignes de mot (50, 51),-sur la couche d'oxyde de grille à nu (48) et sur la couche d'oxyde de champ (46), et on forme un trou dans la première couche isolante (71) et dans la couche d'oxyde de grille (48) recouvrant la région de source (53); on forme une première couche de silicium polycristallin (56) sur la région de source (53) de façon qu'elle recouvre des parties des lignes de mot (50, 51); on forme une tranchée (58) sur la source (53), le substrat (40) et la première couche de silicium polycristallin (56) formée dans le trou, et on forme une couche de diffusion (60) d'un second type de conductivité dans le substrat (40) à l'extérieur de la tranchée (58), pour réaliser une connexion avec la région de source (53), et on forme ensuite une couche diélectrique (62) sur la première couche isolante (71), la première couche de silicium poly cristallin (56) et la surface de la tranchée (58); on forme une seconde couche de silicium polycristallin (64) sur la couche diélectrique (62), pour remplir l'intérieur de la tranchée (58), et pour recouvrir une partie de la ligne de mot (50) sur la région de canal; et on dépose une couche d'oxyde à basse température (66) et une couche de verre boro-phosphosilicaté (68) sur la seconde couche de silicium polycristallin.(64) et sur la couche diélectrique (62), et on forme un trou dans la région de drain (52) et on dépose une couche-de silici-ure de métal (72). 5. Procédé de fabrication d'une cellule de DRAM sel on la revendication 4, caractérisé en ce que le siliciure de métal (72) est un siliciure de tungstène ou de titane