Brevet FR2643761A1 — publié le 19900831

CIRCUIT DE SORTIE COMPATIBLE TTL A VITESSE DE COMMUTATION ELEVEE La présente invention concerne des circuits de sortie bipolaires compatibles avec des circuits du type TTL, et plus par- ticulièrement des circuits de sortie à vitesse de commutation éle- vée sans dispositifs Schottky (ces derniers n'étant pas réalisa- bles dans certaines filières technologiques). Les circuits de sortie compatibles TTL concernés doivent fournir soit des signaux de tension supérieure à 2,4 V, soit des signaux de tension inférieure à 0,4 V. Dans le dernier cas, le circuit de sortie doit pouvoir supporter un courant de l'ordre de 16 à 24 mA reçu sur sa borne de sortie. La figure I1 représente un circuit de sortie bipolaire classique. I1 est alimenté par une source d'alimentation dont une première borne 1 délivre une tension VCC positive et dont la deu- xième borne 2 est reliée à la masse. Il comprend une borne d'en- trée 3 et une borne de sortie 4; Un premier transistor de sortie NPN T1 a son collecteur relié à la borne 1 par l'intermédiaire d'une résistance RA et son émetteur relié à la borne de sortie par l'intermédiaire d'une diode 5. Un deuxième transistor de sortie NPN T2 a son collecteur connecté à la borne de sortie et son &met- teur relié à la borne 2 de la source d'alimentation. Le collecteur d'un transistor de commande NPN T3 est d'une part relié à la base du transistor Tl et est d'autre part relié, par l'intermédiaire d'une résistance RB, à la borne 1 de la source d'alimentation. L'émetteur de ce transistor T3 est connecté à la base du transis- tor T2 et est relié, par l'intermédiaire d'une résistance RC, à la borne 2 de la source d'alimentation. Le transistor T3 a sa base reliée d'une part à la borne 1 par l'intermédiaire d'une résistan- ce RD et d'autre part à la borne d'entrée 3 par l'intermédiaire d'une diode 6. Deux niveaux de tension peuvent être appliques sur la borne d'entrée: un niveau de tension bas (état bas) et un niveau de tension haut (état haut). Quand l'entrée est à l'état bas, la diode 6 est polarisée en direct. Le transistor T3, ainsi que le transistor T2, sont bloqués. Le transistor Tl est passant et la sortie est à l'état haut. Lorsque l'entrée est à l'état haut, les transistors T3 et T2 sont passants et le transistor T1 est bloqué. La sortie est à l'état bas. Le circuit de la figure 1 fonctionne de façon satisfai- sante si les transistors et diodes représentés sont de type Schottky. La vitesse de commutation est alors très élev6e (de l'ordre de quelques nanosecondes). Toutefois si, comme cela est illustré, les transistors et diodes sont de type bipolaire classi- que, deux ph6nomènes viennent limiter la vitesse de commutation. D'une part, si dans le circuit certains transistors fonctionnent en régime de saturation, leur vitesse de commutation à l'ouverture est r6duite. D'autre part, lors de la commutation f la fermeture d'un transistor, la vitesse de commutation est r6duite par suite de l'effet Miller. Lorsqu'un transistor est à l'état de saturation, le fait que le courant iB dans la base soit relativement important, la ten- sion de base étant supérieure à la tension de, collecteur, entraine un stockage de charges dans la base du transistor (si on appelle IC le courant dans le collecteur et P le gain du transistor, on a en régime de saturation IC/iB " p). Ainsi, pour éviter ce régime de saturation, on limite le courant dans la base lorsque le trans- istor est passant, ou on fait en sorte que la chute de tension en- tre la base et le collecteur soit strictement inférieure à une tension seuil VS qui est en pratique de l'ordre de la tension VBE existant entre la base et l'émetteur d'un transistor à l'état pas- sant. Pour limiter l'effet Miller à la fermeture, on limitera le gain en tension des transistors pour lesquels la charge de la capacité basecollecteur, cette charge s'effectuant par le courant arrivant sur la base, est critique. Dans le circuit de la figure 1, lorsque la sortie 4 est à l'état bas, chacun des deux transistors T2 et T3 présente une chute de tension entre collecteur et émetteur faible. La différen- ce de tension entre base et collecteur est sensiblement égale à la chute de tension VBE entre base et émetteur, qui est classiquement de l'ordre de 0,7 V. La chute de tension entre base et collecteur est de l'ordre de la tension seuil Vs. Les transistors T2 et T3 fonctionnent en régime de saturation. En outre, la charge de la capacité base-collecteur du transistor T3 à la fermeture est lente en raison de la présence de la résistance RD. En outre, le gain en tension du transistor T3 est important en raison de la présence de la résistance RB. Le transistor T3 présente donc un effet Miller important à la ferme- ture. Dans l'art antérieur, pour résoudre ce problème, on a essayé de prévoir des circuits de sortie sans dispositifs Schottky à commutation rapide. Pour cela, on s'est essentiellement attaché a éviter le fonctionnement en régime de saturation du transistor de sortie de mise à l'état bas (T2). Ceci permet une première amé- lioration. Toutefois, quand on considère tous les circuits connus, on s'aperçoit qu'ils comprennent tous, dans les étages de commande, des transistors fonctionnant en régime de saturation lorsqu'ils sont à l'état passant ou des transistors à gains en tension impor- tants, pour lesquels la charge de la capacité base-collecteur est critique et qui présentent donc un effet Miller notable. Un objet de la présente invention est de prévoir un cir- cuit de sortie compatible TTL à vitesse de commutation élevée. Pour atteindre cet objet, la présente invention prévoit un circuit dans lequel aucun transistor ne fonctionne en régime de saturation et ne présente d'effet Miller important. Plus précisément,- la présente invention prévoit un cir- cuit de sortie compatible avec des circuits du type TTL, ayant une - borne de sortie et une borne d'entrée, réalisé sans dispositifs Schottky, et comprenant un étage intermédiaire et un étage de sor- tie reliés à une source d'alimentation dont la première borne dé- livre une tension supérieure à celle de sa deuxième borne. L'étage de sortie comprend: - un premier transistor dont le collecteur et la base sont reliés à la première borne de la source d'alimentation par l'intermédiaire d'une première résistance et d'une deuxième résis- tance, respectivement, - une première diode dont l'anode est reliée à l'émet- teur du premier transistor et dont la cathode est reliée à la bor- ne de sortie, - un deuxième transistor dont le collecteur est relié à la borne de sortie, dont l'émetteur est connecté à la deuxième borne de la source d'alimentation et dont la base est reliée à une troisième résistance dont la borne libre est connectée à la deu- xième borne de la source d'alimentation, - un troisième transistor dont l'émetteur est connecté à la base du deuxième transistor par l'intermédiaire d'une quatrième résistance, dont le collecteur est connecté à la première borne de la source d'alimentation et dont la base est reliée à la borne d'entrée, - une deuxtième diode dont l'anode est reliée à la borne d'entrée et dont la cathode est connectée à l'émetteur du premier transistor. L'étage intermédiaire est constitué par un inverseur qui commande le premier transistor en opposition de phase par rapport à la commande du deuxilème transistor. Selon un mode de réalisation de la présente invention, l'inverseur comprend: - un quatrième transistor dont le collecteur est con- necté à la première borne de la source d'alimentation, dont l'émetteur est relié par l'intermédiaire d'une cinquième résistan- ce à la deuxième borne de la source d'alimentation et dont la base est reliée à la borne d'entrée, - un cinquième transistor dont la base est connectée à l'émetteur du quatrième transistor, dont l'émetteur est connecté à la deuxième borne de la source d'alimentation et dont le collec- teur est connecté à la base du premier transistor, et - une troisième diode dont l'anode est reliée à la borne d'entrée et dont la cathode est connectée au collecteur du cin- quième transistor. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles: la figure 1, déjà décrite, représente un circuit de sor- tie classique; la figure 2 représente un circuit de sortie selon la présente invention; et la figure 3 représente une partie du circuit de sortie de la figure 2. La figure 2 représente un circuit bipolaire de sortie compatible TTL à vitesse de commutation élevée selon la présente invention. Ce circuit comprend un étage intermédiaire 11 et un étage de sortie 12 reliés à une source d'alimentation dont la pre- mière borne 13 délivre une tension positive VCC et dont la deuxiè- me borne 14 est connectée à la masse. Le circuit possède aussi une borne d'entrée Ai et une borne de sortie S. L'étage de sortie comprend un premier transistor Q1 dont le collecteur Ci et la base B1 sont reliés à la borne 13 de la source d'alimentation par l'intermédiaire d'une première résistan- ce R1 et d'une deuxième résistance R2, respectivement. L'émetteur El du transistor Q1 est relié à l'anode 9 d'une diode Dl dont la cathode 10 est reliée au collecteur C2 d'un deuxième transistor Q2 et à la borne de sortie S du circuit. Le transistor Q2 a son émet- teur E2 connecte à la masse et sa base B2 reliée d'une part, par l'intermédiaire d'une résistance R3, à la masse et d'autre part, par l'intermédiaire d'une résistance R4, à l'émetteur E3 d'un troisième transistor Q3 dont le collecteur C3 est connecté à la borne 13 de la source d'alimentation. La base B3 du transistor Q3 est reliée d'une part à l'anode 15 d'une diode D4 dont la cathode 16 est connectée à la borne d'entrée Ai et d'autre part à l'anode 17 d'une diode D2 dont la cathode 18 est connectée à l'émetteur El du transistor Qi. L'étage intermédiaire 11 est constitué par un inverseur qui comprend un transistor Q4 dont le collecteur C4 est connecté à la borne 13 de la source d'alimentation et dont l'émetteur E4 est relié par l'intermédiaire d'une résistance R5 à la masse. La base B4 du transistor Q4 est connectée d'une part à l'anode 20 d'une diode D5 dont la cathode 21 est reliée à la borne d'entrée Ai et d'autre part à l'anode 22 dtune diode D3 dont la cathode 23 est connectée au collecteur C5 d'un transistor Q5. Ce transistor 05 a sa base B5 connectée à l'émetteur E4 du transistor Q4 et son émet- teur E5 connecté à la masse. Une résistance R6 est connectée entre la borne 13 de la source d'alimentation et l'anode 15 de la diode D4. Une résistance R7 est connectée entre la borne 13 de la source d'alimentation et l'anode 20 de la diode D5. Fonctionnement du circuit quand l'entrée est à l'état bas Quand l'entrée A1 est à l'état bas, la diode D4 est po- larisée en direct. La tension sur la base B3 du transistor Q3 est basse, et ce transistor est bloqué. La tension sur la base B2 du transistor Q2 est alors également basse, et ce transistor Q2 est aussi bloqué. De plus, la diode D5 est polarisée en direct, et les transistors Q4 et Q5 sont bloqués. Du fait de l'état bloqué du transistor Q5, la diode D3 étant polarisée en inverse,. la tension sur la base du transistor Q1 est haute, et ce transistor QI est passant. La diode D2 est polarisée en inverse et la diode D1 en direct. La sortie S est à l'état haut. Le courant sortant par la sortie S lorsque celle-ci est à l'état haut est faible, il vaut 400 pA par exemple au maximun. La résistance R1 est ainsi également très faible, elle a par exem- ple une valeur de 50 ohms. La chute de tension à ses bornes est alors de 20 mV. Si le transistor a un gain de 100, il passe dans la résistance R2 un courant de 4 gA. Dans le cas o R2 a une va- leur de 1000 ohms, la chute de tension à ses bornes est de 4 mV. La chute de tension entre la base et le collecteur du transistor Qi est égale à 16 mV, ce qui est bien trop faible pour entraîner un fonctionnement en régime de saturation de ce transistor Q1. Les résistances R6 et PR7 sont des résistances importan- tes valant quelques dizaines de kiloohms pour notamment limiter la consommation de ce circuit de sortie et le courant de charge du circuit de commande relié à l'entrée A1. La charge des capacités base-collecteur des transistors Q3 et Q4 se fait par l'tintermé- diaire des résistances R6 et R7, respectivement. Les courants de charge des capacités sont peu importants et la charge des capaci- tés est critique pour ces deux transistors. Dans ce circuit, au- cune charge n'est connectée à leurs collecteurs. Leurs gains en tension sont ainsi nuls et ils ne présentent pas d'effet Miller à la fermeture, c'est-à-dire lorsque l'entrée Al passe de l'état bas à l'état haut. Le transistor Q5 a sa base reliée à l'émetteur du trans- istor Q4. Le transistor Q4 présente vis-à-vis du transistor Q5 une faible impédance de sortie. De plus, lorsque le transistor Q4 est mis en conduction, il est parcouru par un courant élevé en régime transitoire avant de se stabiliser à une valeur beaucoup moins importante en régime d'équilibre (c'est-à-dire une fois que le transistor Q5 et la diode D3 auront été établis en régime de con- duction permanent). Le courant de charge de la capacité base- collecteur du transistor Q5 lors de sa mise en conduction est donc très important et la charge de la capacité n'est pas critique. En outre, le transistor Q5 a son collecteur relié à la résistance R2 qui est peu élevée, avec une valeur de l'ordre de quelques mil- liers d'ohms. Ce transistor Q5 ne présente pas d'effet Miller im- portant à la fermeture. Le transistor Q2 a sa base reliée à l'émetteur du transistor Q3 par l!intermédiaire de la résistance R4. Cette résistance est de l'ordre de quelques centaines d'ohms. Le transistor Q3 a une fai- ble impédance de sortie. A sa mise en conduction, il est parcouru par un courant important en régime transitoire. Le courant de charge de la capacité base-collecteur du transistor Q2 est élevé et la charge de la capacité n'est pas critique. En outre, ce transistor reçoit lorsque la sortie est à l'état bas des courants de l'ordre de 20 mA qui sont assez élevés, et cela correspond à une charge assez faible sur le collecteur. Le transistor Q2 ne présente pas d'effet Miller important à la fermeture. Fonctionnement du circuit quand l'entrée est à l'état haut Quand l'entrée A1 est à l'état haut, la diode D5 est po- larisée en inverse. La tension sur la base du transistor Q4 est haute et ce transistor est passant. La tens'on sur la base du transistor Q5 est ainsi également haute et le transistor Q5 est passant. En outre, la diode D3 est polarisée en direct et le tran- sistor Q1 est bloqué. Si l'on admet que tous les transistors, lorsqu'ils*-sont a l'état passant, présentent une même chute de tension VBE entre la base et l'émetteur, et si l'on approxime la chute de tension aux bornes des diodes du circuit polarisées en direct à la chute de tension VBE, la tension sur la base du transistor Q5 est égale à VBE, et la tension sur la base du transistor Q4 est 2VBE. La tension sur la cathode 23 de la diode D3, c'est-à-dire sur le col- lecteur C5 du transistor Q5, est de l'ordre de VBE. Le transistor Q2 étant passant, la tension sur sa base B2 est égale à VBE. Il passe un courant IE3 dans la résistance R4, la tension sur l'émetteur E3 du transistor Q3 est égale à VBE+R4xIE3. La tension sur la base du transistor Q3 est alors 2VBE+R4xIE3. La tension sur la cathode 18 de la diode D2 est égale à VBE+R4xIE3. La tension sur le collecteur C2 du transistor Q2 est ainsi de I'ordre de R4xIE3. Les valeurs de R3 et R4 sont telles que la tension sur le collecteur du transistor Q2, c'est-a- dire sur la sortie S, soit égale à quelques centaines de millivolts, par exemple 300 mV. Cette tension est suffisante pour que le transistor Q2 ne fonctionne pas en régime de saturation. En effet, la chute de tension entre la base et le collecteur est alors de l'ordre de 700-30q - 400 mV, ce qui est inférieur à la tension seuil Vs. On vient de voir que la tension sur la base du transis- tor Q3 lorsqu'il est passant est 2VBE+R4xIE3. La valeur de la ré- sistance R4 est de quelques centaines d'ohms, par exemple 300 ohms, et le courant IE3 est de l'ordre de 1 mA. La tension de base du transistor Q3 vaut ainsi environ 1,7 V. La tension sur le collec- teur du transistor Q3, qui est la tension d'alimentation VCC égale par exemple à 5 V, est bien supérieure à la tens'on sur la base et le transistor Q3 ne fonctionne pas en régime de saturation. La figure 3 représente l'étage de sortie 12 de la figure 2 dessiné différemment, par rapport à la figure 2, au niveau de la connexion entre l'anode 17 de la diode D2 et la base B3 du tran- sistor Q3. L'étage de sortie est le même dans les figures 2 et 3, mais le dessin dans la figure 3 permet une meilleure compréhension de son fonctionnement lorsque l'entrée A1 est à l'état haut. Ainsi, quand l'entrée A1 est à l'état haut, la diode D4. est polarisée en inverse. Le transistor Q3 est passant. Les diodes D2 et D1 sont polarisées en direct. Le courant iB3 dans la base du transistor Q3 s'ajuste en fonction de l'intensité du courant IOL reçu sur la sortie S. En effet, la relation entre les courants iB3 et IOL s'établit de la façon suivante. Si l'on appelle IE3 le cou- rant dans l'émetteur du transistor Q3 et P3 le gain de ce transis- tor Q3, le courant iB3 est donné par iB3 = IE3/(3+1). Par ailleurs, si iB2 est le courant dans la base du transistor Q2, le courant IE3 est donné par IE3 = iB2+VBE/R3. On a donc la relation suivante 1B2 + VBE i5 i3 = B2 + VE (1) B3 p+l (p 3+1)R3 Le courant IC2 dans le collecteur du transistor Q2 est la somme du courant IOL et d'un courant IX traversant la diode D1. Si l'on ap- pelle p2 le gain du transistor, on a: IX+IOL iB2 = l2OL P2 Puisque le transistor Q1 est bloqué, la diode D2 est également traversée par le courant I. Comme la base du transistor Q3 est reliée à la borne 13 de la source d'alimentation par l'intermé- diaire de la résistance R6 et que la diode D4 est polarisée en in- verse, la somme I = iB3+IX est constante. Le courant iB2 est ainsi donné par: iB2 = IiB3+IoL P2 1I Le courant dans la base du transistor Q3 s'écrit-donc I i I VBE - 3is3 + DL + s 2( 9 3+_) 02(pl3+) 2(p 3l)- (Pel> R3 On a ainsi: ( ________ IOL + + ___+ VBE i3 2( 3+1 2(3+1) p2(p3+1) (P3+l)R3 Les courants iB3 et IOL sont donc reliés par une relation du type iB3 = MIoL+P o M et P sont des constantes. Puisque M est une constante positive, lorsque le courant IOL reçu sur la sortie S augmente, le courant iî3 augmente aussi. D'après la relation (1), le courant iB2 augmente. Il apparalt ainsi une augmentation du courant IC2 ce qui permet d'absorber l'accro'ssement du courant IOL. Il a été vu précédemment que la tension de base du tran- sistor Q4 lorsqu'il est passant est 2VBE. La tension sur le col- lecteur de ce transistor, qui est la tension d'alimentation VCC, est bien supérieure à la tension sur la base et le transistor Q4 ne fonctionne pas en régime de saturation. Il a également été vu précédemment que la tension sur le collecteur C5 du transistor Q5 est de l'ordre de VBE quand ce transistor est passant. La chute de tension entre la base et le collecteur est pratiquement nulle et le transistor Q5 ne fonction- ne pas en régime de saturation. La résistance R2 est peu élevée, de l'ordre de quelques milliers d'ohms. Lorsque l'entrée A1 passe de l'état haut à l'état bas, la capacité basecollecteur du transistor Q1 est chargée avec un courant de charge important, et la charge de la capacité n'est pas critique. En outre, la résistance R1 a une valeur très faible, de l'ordre de 50 ohms. Le gain en tension du transistor Q1 est li- mit&. Ce transistor Q1 présente un effet Miller très faible à la fermeture. On a ainsi montré que, dans chacun des états du circuit, aucun des transistors à l'état passant ne fonctionne en régime de saturation et qu'aucun des transistors à l'état bloqué ne présen- tera d'effet Miller important à la fermeture. La vitesse de commu- tation de ce circuit pourra donc être élevée (de l'ordre de une à deux nanosecondes). On notera que le circuit selon l'invention peut être considéré comme constitué de deux étages inverseurs. Jusqu'à pré- sent, il était couramment pressenti que, dans un tel cas, chacun des deux inverseurs devait être compatible TTL. Dans le circuit de la figure 2, la sortie de l'inverseur constituant l'étage intermé- diaire 11 est formée par le collecteur C5 du transistor Q5. On a vu que la tension sur le collecteur de ce transistor Q5 est de l'ordre de VBE lorsque le transistor est passant, ce qui permet d'éviter le fonctionnement en régime de saturation. La tension de sortie de l'inverseur est alors supérieure à la tension de compa- tibilité minimale des circuits TTL de 0,4 V, ce qui s'écarte du préjugé susmentionnE généralement admis dans la technique. Selon un aspect de l'invention, l'émetteur du transistor Q3 est relié à la masse par l'intermadiaire de deux résistances R4 et R3, alors que l'émetteur du transistor Q4 n'est relit à la mas- se que par l'intermédiaire d'une résistance R5. La présence de la résistance R4 entraine le fait que lors du passage de l'état bas à l'état haut sur l'entrée Ai, le transistor Q3 est mis en conduc- tion après le transistor Q4. Cela présente l'avantage de rendre passant le transistor Q2 après la mise à l'état bloqué du transis- tor Q1, au lieu que cela soit réalese simultanément. D'une manière similaire, lors du passage de l'état haut à l'état bas sur l'entrée, le transistor Q2 est mis à l'état bloqué avant la mise anoçves 3uvanoz aD 'TV/AVD - IV a2aeqz ap iueanoD un j gulTvdez el sue' assed IT 'olazoisueua au;tjSt ua *D el;Teduz el suvp a a a -uvlsTagi VI suBp llaedgal es Eb joislsueil np jnazaamal suvp ú%i Oc luvinoz el '4neq zel,, l B seq leiil ap ass$d IV ajual anbsaoq -(ú aang$ el ans sgtluTod ua) iE azuvisTega el ap sauaoq xne aa, -noeka 3sa D glztedea aun 'alutaie am2lslToil aun uoTas *sa apolp el ap oz apoueil e aglIa lsa úú apousle luop l-Sa apoTp aunap 5z ZC apoqiva VI e agazauuoo Tssne Ise zy aai2uaul - 7 apolp sl op 51 apoute,1 e ffleal Ise lú epousj juop 1-t 19M 93 au courant traversant la résistance R4. Ainsi, en raison de la présence de la capacité C, le courant dans la base du transistor Q2 est plus élevé en régime transitoire. Le transistor Q2 peut ab- sorber plus rapidement le courant reçu sur la sortie S. REVENDICATIONS 1. Circuit de sortie compatible avec des circuits du ty- pe TTL, ayant une borne de sortie (S) et une borne d'entrée (Al), réalisE sans dispositifs Schottky, comprenant un étage intermé- diaire (11) et un étage de sortie (12) reliés à une source d'ali- mentation dont la première borne (13) délivre une tension supé- rieure à celle de sa deuxième borne (14), caractérise en ce que l'étage de sortie comprend: - un premier transistor (Q1) dont le collecteur (Cl) et la base (B1) sont reliés à la première borne de la source d'ali- mentation par l'intermédiaire d'une première résistance (Rl) et d'une deuxième résistance (R2), respectivement, - une première diode (Dl) dont l'anode (9) est reliée à l'émetteur (El) du premier transistor et dont la cathode (10) est reliée à la borne de sortie, - un deuxième transistor (Q2) dont le collecteur (C2) est est relié à la borne de sortie, dont l'émetteur (El) est connecté à la deuxième borne de la source d'alientation et dont la base (B2) est reliée à une troisième rEsistance (R3) dont la borne li- bre est connectee à la deuxième borne de la source d'alimen- tation, - un troisième transistor (Q3) dont l'émetteur (E3) est connecté à la base du deuxième transistor par l'intermédiaire d'une quatrième résistance (R4), dont le collecteur (C3) est connecté à la première borne de la source d'alimentation et dont la base (B3) est reliée à la borne d'entrée, - une deuxième diode (D2) dont l'anode (17) est reliée à la borne d'entrée et dont la cathode (18) est connectée à l'émet- teur du premier transistor, et en ce que l'étage intermédiaire est constitué par un inverseur qui commande le premier transistor en opposition de pha- se par rapport à la commande du deuxième transistor. 2. Circuit de sortie selon la revendication 1, caracté- risé en ce que la tension de sortie de l'inverseur est toujours supérieure à la tension de compatibilité min male des circuits TTL. 3. Circuit de sortie selon la revendication 1, caracté- risé en ce que l'inverseur comprend: - un quatrième transistor (Q4) dont le collecteur (C4) est connecté à la première borne (13) de la source d'alimentation, dont l'émetteur (E4) est relié par l'intermédiaire d'une cinquième résistance (R5) à la deuxième borne (14) de la source d'alimenta- tion et dont la base (B4) est reliée à la borne d'entrée (AI), - un cinquième transistor (Q5) dont la base (BS) est connectée à l'émetteur du quatrième transistor, dont l'émetteur (E5) est connecté à la deuxième borne de la source d'alimentation et dont le collecteur (C5) est connecté à la base (B1) du premier transistor (Qi),. et - une troisième diode (D3) dont l'anode (22) est reliée à la borne d'entrée et dont la cathode (23) est connectée au col- lecteur du cinquième transistor. 4. Circuit de sortie selon la revendication 3, caractE- risé en ce que l'étage de sortie (12) comprend en outre une qua- trième diode (D4) dont l'anode (15) est connectée à la base (B3) du troisiRme transistor (Q3) et la cathode (16) est connectée à la borne d'entrée (A1), et en ce que l'inverseur comprend en outre une cinquième diode (D5) dont l'anode (20) est connectée à la base (B4) du quatrième transistor (Q4) et la cathode (21) est connectée à la borne d'entrée (Ai). 5. Circuit de sortie selon la revendication 4, caracté- risé en ce qu'il comprend au moins une première borne d'entrée (Ai) et une deuxième borne d'entrée (A2), la deuxième borne d'entrée (A2) étant connectée d'une part à la cathode (30) d'une sixième diode (D4-1) dont l'anode (31) est connectée à l'anode (15) de la quatrième diode (D4) et d'autre part à la cathode (32) d'une septième diode (D5-1) dont l'anode (33) est connectée à l'anode (20) de la cinquième diode (D5). 6. Circuit de sortie selon la revendication 1, caracté- risé en ce qu'une capacité (C) est rajoutée aux bornes de la quatrième résistance (R4). 7. Circuit de sortie selon la revendIcation 3, caracté- risé en ce que les dimensions des troisième, quatrième et cinquiè- me transistors (Q3, Q4, Q5) sont telles que les tensions base- émetteur des quatrième et. cinquième transistors (Q4, Q5) à -'état passant sont inférieures à la tension base-émetteur du troisième transistor (Q3) à l'état passant.