Brevet FR2638284A1 — publié le 19900427

La présente invention concerne un dispositif de mémoire A semi-conducteur dans lequel des éléments MOS sont utilisés. La demande de brevet japonais mise & l'inspection publique n' 287 164/1986 décrit un procédé de fabrication d'un dispositif de mémoire de haute densité, par formation de couches diffusées en forme de bandes placées à inter- valles réguliers sur un substrat semi-conducteur, par recouvrement de ces couches diffusées par un film d'oxyde, et par formation de couches de silicium polycristallin en forme de bandes sur le film d'oxyde à intervalles réguliers afin que ces couches de silicium polycristallin recoupent les couches diffusées et forment ainsi une structure ana- logue à un réseau. Chaque intersection de la structure analogue à un réseau forme une région de source ou une région de drain d'un transistor MOS, alors qu'une partie de chaque couche de silicium polycristallin placée entre les régions de source et de drain forme une grille du tran- sistor MOS. Normalement, une couche de silicium polycristallin constitue une ligne de mot du dispositif de mémoire, alors qu'une couche diffusée constitue une ligne de bit du dispo- sitif de mémoire. Dans un dispositif de mémoire ayant cette construction, comme les couches diffusées sont disposées sur une distance relativement grande, l'impédance parasite de chacune des couches diffusées a une valeur non négli- geable et peut provoquer une réduction de la vitesse de fonctionnement du dispositif de mémoire. Pour que l'incon- vénient de cette impédance parasite soit éliminé, on connaît déjà la réalisation d'une couche métallique en forme de bande juste au-dessus de chaque couche diffusée. Dans ce cas, il est nécessaire de former des trous de contact destinés à permettre la formation d'un contact entre les couches métalliques et les couches diffusées. Cependant, comme les techniques de formation de traits fins utilisées pour la réalisation des couches métalliques impliquent diverses restrictions, la réduction de la surface nécessaire à la formation de chaque trou de contact est difficile. En conséquence, dans le cas de la réalisa- tion des couches métalliques précitées, il faut augmenter les intervalles auxquels les couches diffusées sont for- mées. Ceci rend alors difficile l'augmentation de la den- sité des éléments du dispositif de mémoire. La présente invention a donc pour objet la réalisa- tion d'un dispositif de mémoire à semi-conducteur dans lequel des éléments MOS sont utilisés et qui est capable d'augmenter simultanément la densité des éléments MOS et la vitesse de fonctionnement du dispositif. Plus précisément, l'invention concerne un dispositif de mémoire à semi-conducteur qui comporte des lignes diffu- sées formées sur un substrat semi-conducteur de manière qu'elles soient disposées à certains intervalles et soient parallèles les unes aux autres, les lignes diffusées cons- tituant des lignes de bits du dispositif de mémoire, un premier film isolant formé sur le substrat semi-conducteur afin qu'il recouvre les lignes diffusées, des lignes de silicium polycristallin formées sur le premier film isolant afin qu'elles soient disposées à certains intervalles et recoupent les lignes diffusées, les lignes de silicium polycristallin constituant des lignes de mots du dispositif de mémoire, un second film isolant formé sur le premier film isolant afin qu'il recouvre les lignes de silicium polycristallin, et des lignes métalliques de câblage for- mées sur le second film isolant afin qu'elles soient dispo- sées au-dessus d'une ligne diffusée sur deux et le long d'une ligne diffusée correspondante respectivement, chacune des lignes métalliques de câblage étant reliée électri- quement à la ligne diffusée correspondante par au moins un trou de contact traversant le premier et le second film isolant, deux régions placées dans deux lignes diffusées adjacentes qui se trouvent respectivement au-dessous de deux intersections des deux lignes diffusées adjacentes et d'une ligne de silicium polycristallin constituant une région de source et une région de drain respectivement d'un transistor MOS, une partie de la première ligne de silicium polycristallin placée entre la région de source et la région de drain constituant une grille dudit transistor MOS. Lors de l'utilisation du dispositif de mémoire à semi-conducteur selon l'invention, comme les lignes métal- liques de câblage sont associées à une ligne diffusée sur deux, il est possible de disposer deux transistors MOS entre deux lignes métalliques de cablage par ligne de mot qui recoupe ces lignes métalliques de câblage sans augmen- tation de l'intervalle compris entre les lignes métalliques de cdblage. Ainsi, la densité d'intégration des éléments MOS peut être accrue sans restrictions dues aux techniques de formation de traits fins utilisées pour la réalisation des lignes métalliques de câblage. En outre, comme les câblages utilisés sont métal- liques, par exemple formés d'aluminium, toute réduction de la vitesse à laquelle le dispositif travaille comme mémoire peut être évitée. D'autres caractéristiques et avantages de l'inven- tion seront mieux compris à la lecture de la description qui va suivre d'exemples de réalisation, faite en référence aux dessins annexés sur lesquels: la figure 1 est une vue représentant le dessin d'un dispositif de mémoire à semi-conducteur dans un mode de réalisation de l'invention; la figure 2a est une coupe du dispositif de mémoire à semi-conducteur de la figure 1, suivant la ligne IIa- lIa; la figure 2b est une coupe du dispositif de mémoire à semi-conducteur de la figure 1, suivant la ligne IIb- IIb; la figure 3 est un schéma représentant un circuit équivalant à une cellule du dispositif de mémoire à semi- conducteur représenté sur la figure 1; et la figure 4 est une vue représentant un circuit équivalent d'une cellule d'un dispositif de mémoire à smmi- conducteur dans un autre mode de réalisation de l'in- vention. La figure 1 représente un premier mode de réalisa- tion du dispositif de mémoire à semi-conducteur selon l'in- vention. La référence A désigne une cellule de mémoire du dispositif. La cellule A de mémoire est réalisée par formation, sur un substrat p 1, à certains intervalles, de plusieurs lignes 2-1, 2-2, 2-3 et 2-4 de silicium polycristallin (désignées collectivement dans la suite par la référence 2) qui sont constituées chacune par une couche de silicium polycristallin en forme de bande, et plusieurs lignes dif- fusées 3-1, 3-2, 3-3, 3-4, 3-5 et 3-6 (désignées collecti- vement dans la suite par la référence 3) qui sont consti- tuées chacune par une couche diffusée n+ en forme de bande. Les lignes 2 de silicium polycristallin sont réalisées afin qu'elles soient orientées horizontalement sur la figure 1, alors que les lignes diffusées 3 sont formées afin qu'elles soient orientées verticalement sur cette même figure. Ainsi, les lignes 2 de silicium polycristallin et les lignes diffusées 3 se recoupent et forment une structure en réseau. Comme l'indique clairement la figure 1, dans le mode de réalisation représenté, des lignes de câblage 4, consti- tuées chacune d'une couche métallique, par exemple d'alumi- nium, sont disposées au-dessus d'une ligne diffusée 3 sur deux. Plus précisément, dans l'exemple représenté, les lignes métalliques 4-1, 4-2 et 4-3 sont placées Juste au- dessus des lignes diffusées 3-1, 3-3 et 3-5 respectivement. Chacune des lignes métalliques 4 de cêble est au contact de la ligne diffusée correspondante 3 par un contact ponctuel 10. Sur la figure 1, la référence 11 désigne des régions dans lesquelles des impuretés de type p, par exemple du bore, sont implantées. Un transistor MOS formé dans chacune de ces régions 11, a une valeur élevée de seuil, si bien que le transistor MOS est toujours à l'état ouvert ou non conducteur. La figure 2a est une coupe du dispositif de mémoire suivant la ligne IIa-IIa de la figure 1. La figure 2b est une coupe du dispositif de mémoire suivant la ligne IIb-IIb indiquée sur la figure 1. Les figures 2a et 2b représentent un film 12 de SiO2 constituant le premier film isolant, un film d'un verre de phosphosilicate en PSG constituant le second film isolant, et un film 15 de passivation. La cellule A de mémoire com- porte aussi des régions 14 de canal. L'intersection d'une première ligne 2 de silicium polycristallin et d'une première ligne diffusée 3 forme un drain ou une source alors qu'une partie d'une ligne 2 de silicium polyoristallin qui est comprise entre un drain et une source adjacente au drain forme une grille. Un canal du transistor MOS est formé au-dessous de la grille. Une partie de la figure 3 qui est entourée par le trait mixte représente un circuit équivalent de la cellule de mémoire A du dispositif représenté sur la figure 1, c'est-à-dire d'une mémoire formée par les lignes diffusées 3-1 à 3-6 et par les lignes de silicium polycristallin 2-1 à 2-4. Le circuit équivalent comporte des transistors MOS -1 à 5-10 (dans la suite, ceux-ci sont indiqués de façon générale par la référence 5) 6-1 à 6-3 et 7-1 à 7-3. Les lignes de silicium polycristallin 2-2 et 2-3 forment des lignes de mots alors que les lignes diffusées 3-1 à 3-6 forment des lignes de bits. De cette manière, dans ce mode de réalisation les lignes de mots qui constituent aussi des électrodes de grille, sont disposées dans la direction longitudinale des canaux, des régions de source vers les régions de drain. Les grilles de transistor MOS 6-1, 6-2 et 6-3 sont connectées à la ligne 2-1, alors que les grilles des tran- sistors MOS 7-1 et 7-2 et 7-3 sont connectées à la ligne 2-4. Dans la construction précitée, grâce à la disposi- tion des lignes métalliques 4 de câblage au contact des lignes diffusées 3, l'impédance parasite des lignes diffu- sées 3 est réduite. Par exemple, lorsque le transistor MOS -1 doit être sélectionné parmi les transistors 5 du cir- cuit, les opérations suivantes sont réalisées. La ligne de mot 2-2 est mis à un état élevé Si bien que le transistor -1 conduit. Ensuite, la ligne 2-1 est mise à un faible niveau si bien que le transistor 6-1 est mis à l'état non- conducteur et la ligne 2-4 est mise & un niveau élevé si bien que le transistor 7-1 est mis A l'état conducteur. En outre, un transistor MOS 8-1 qui est disposé entre le cir- cuit équivalent et un amplificateur 11 de détection est mis & l'état conducteur, et une ligne 10-1 de sortie partant du transistor 8-1 est connectée à l'amplificateur 11 de détection. Ensuite, un transistor MOS 82 est mis à l'état conducteur, et une ligne 10-2 qui en part est connectée au niveau de la masse. Grâce aux opérations précédentes, la source du transistor 5-1 est mise à la masse alors que le drain du transistor 5-1 est mis a une certaine tension puisque le transistor 8-1 conduit. Le transistor 5-1 est sélectionné de cette manière. Lorsque l'état ainsi obtenu est conserve, si la ligne de mot 2-2 est mise à un faible niveau et si la ligne de mot 2-3 est mise à un niveau élevé à la place, le tran- sistor 5-6 est sélectionné. De même, dans le cas o la ligne de mot 2-2 est mise à un niveau élevé et la ligne de mot 2-3 est mise à un faible niveau, alors que la ligne de mot 2-1 est mise à un niveau élevé et la ligne de mot 2-4 est mise à un faible niveau, le transistor 5-2 peut être sélectionné. Comme décrit précédemment, conmme les lignes métal- liques 4 de câblage sont disposées pour une ligne diffusée sur deux 3, il est possible de disposer deux transistors MOS 5 entre deux lignes métalliques 4 de cable par ligne de mot 2 recoupant ces lignes métalliques 4, sans augmentation de l'intervalle compris entre les lignes diffusées adJa- centes. Ainsi, la densité d'intégration des éléments MOS peut être accrue sans limitation due aux restrictions con- cernant les techniques de formation de traits fins utili- sées pour la réalisation des lignes métalliques 4. En outre, comme les cóblages utilisés sont métal- liques, par exemple d'aluminium, la réduction de la vitesse de fonctionnement du dispositif comme mémoire peut àtre évitée. Comme représenté sur la figure 1, il est possible de connecter la cellule A de mémoire & une autre cellule A' ayant une construction analogue. Dans ce cas, les lignes diffusées qui n'ont pas de lignes métalliques 4 sont décou- pées en segments ayant chacun une longueur convenable afin qu'elles soient séparées en couches diffusées 3-2, 3-4 et 3-6 et en couches diffusées 3'-2, 3'-4 et 3'-6 comme repré- senté sur la figure. En conséquence, il est possible de réduire l'impédance parasite pour toutes ces lignes diffu- sées et en conséquence d'augmenter la vitesse de fonc- tionnement. De plus, dans la construction décrite précédemment, comme les transistors MOS 5-1 et 7-1 sont les seuls tran- sistors présents sur le trajet du courant circulant dans la cellule A de mémoire, le courant circulant dans cette cel- lule peut être faible, si bien que la vitesse de fonction- nement peut être accrue. En outre, chacune des couches diffusées 3-2, 3-4 et 3-6 est utilisée à la fois comme source et comme drain de deux transistors adjacents 5 montés en série. En consé- quence, contrairement à une cellule classique de mémoire de type NI dans laquelle les lignes de bits et les lignes de masse sont réalisées individuellement, la construction du dispositif selon l'invention rend possible l'utilisation d'une ligne unique à la fois comme ligne de bit et comme ligne de masse, si bien que le nombre de lignes de colonne utilisé peut être réduit et que la surface recouverte par la totalité de la cellule de mémoire peut être réduite. Cette caractéristique est avantageuse lorsque le dispositif constitue une mémoire de grande capacité. La figure 4 représente un autre mode de réalisation de l'invention. Dans ce mode de réalisation, des transis- tors MOS 12-1, 12-2 et 12-3 sont connectés en série avec des transistors MOS 8-1, 8-2 et 8-3 respectivement, une porte NI 13 est connectée aux lignes 2-1 et 2-4, et la sortie de la porte NI 13 est connectée, par l'intermédiaire d'un inverseur 14, aux grilles respectives des transistors MOS 12-1, 12-2 et 12-3. La grille NOR 13 et l'inverseur 14 peuvent être remplacés par une porte OU. Dans la construction décrite précédemment, lorsque l'une des lignes 2-1 et 2-4 est mise & un niveau élevé, une ligne 2-5 est mise au niveau élevé si bien que les transis- tors 12-1, 12-2 et 12-3 sont mis à l'état conducteur, alors que les lignes de bits 3-1 et 3-5 sont connectées aux amplificateurs 11 de détection (non représentés sur la figure 4) par l'intermédiaire des transistors MOS 12-1 et 12-3 respectivement, et la ligne de bit 3-3 est mise à la masse par l'intermédiaire du transistor 12-2. De cette manière, la mémoire est mise à l'état de fonctionnement. Lorsque les deux lignes 2-1 et 2-4 sont aux faibles niveaux, c'est-à-dire lorsque les colonnes associées ne doivent pas être utilisées, les transistors MOS 12-1, 12-2 et 12-3 sont à leur état non conducteur. Les lignes de bits 3-2, 3-4 et 3-6 qui n'ont pas de ligne métallique de câblage sont divisées chacune en segments au niveau de chaque cellule. Grâce à cette construction, lorsque les transistors MOS 12-1, 12-2 et 123 sont mis à l'état non conducteur, la capacité des lignes diffusées 3 du disposi- tif de mémoire n'est pas celle qui correspond à la totalité du dispositif de mémoire mais est limitée à celle qui cor- respond seulement à une cellule unique. En conséquence, il est possible de réduire la capacité électrostatique des lignes diffusées pendant le fonctionnement de la mémoire et ceci rend alors possible la réduction du retard de la ligne de bit qui constitue l'un des problèmes posés par un dispo- sitif de mémoire à semi-conducteur. Sur les figures 3 et 4, la référence 16 désigne un circuit de charge préalable. Jusqu'à présent, dans le domaine des dispositifs de mémoire à semi-conducteur de ce type, à l'état de non fonctionnement des éléments de mémoire, les lignes de bits ont été maintenues à un certain potentiel, c'est-à-dire qu'elles ont subi une charge préa- lable, afin que le dispositif puisse fonctionner à grande vitesse à l'état de fonctionnement. Dans le circuit de la figure 3, des transistors MOS 9-1, 9-2 et 9-3 sont disposés afin qu'ils transmettent un potentiel de charge préalable aux lignes de bits 3-1 à 3-6. Ces transistors 9-1 à 9-3 sont connectés entre une source d'énergie de charge préalable (non représentée) et les lignes de bits 3-1, 3-3 et 3-5. Leurs grilles respectives sont connectées aux circuits 16 de charge préalable. Lorsque chacun des transistors 8-1, 8-2 et 8-3 est à l'état non conducteur, c'est-à-dire lorsqu'aucune ligne de colonne n'est sélectionnée, les lignes correspondantes de bits 3-1, 3-3 et 3-5 sont connectées au potentiel de charge préalable si bien que chacune des lignes de bits 3-1 à 3-6 peut être maintenue au potentiel de charge préalable par mise à l'état conducteur des transistors 9-1, 9-2 et 9-3 à l'aide d'un signal provenant du circuit 16 de charge préalable. Comme un seul transistor MOS est nécessaire pour la transmission du potentiel de charge préalable à deux lignes de bits, le nombre de transistors nécessaires pour la transmission des potentiels de charge préalable peut être réduit par rapport à celui d'un dispositif classique. Comme ces transistors MOS 9-1, 9-2 et 9-3 sont con- nectés aux lignes de bits par les lignes métalliques 4 de cAblage, la vitesse de fonctionnement du dispositif de mémoire peut être accrue. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux dispositifs qui viennent d'être décrits uniquement à titre d'exemples non limitatifs sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire à semi-conducteur, caracté- risé en ce qu'il comprend des lignes diffusées (3) formées sur un substrat semi-conducteur (1) de manière qu'elles soient disposées à certains intervalles et parallèles les unes aux autres, les lignes diffusées constituant des lignes de bits du disposi- tif de mémoire, un premier film isolant (12) formé sur le substrat semiconducteur afin qu'il recouvre les lignes diffusées, des lignes (2) de silicium polycristallin formées sur le premier film isolant de manière qu'elles soient disposées à certains intervalles et qu'elles recoupent les lignes diffusées, les lignes de silicium polycristallin constituant des lignes de mots du dispositif de mémoire, un second film isolant (13) formé sur le premier film isolant afin qu'il recouvre les lignes de silicium polycristallin, et des lignes métalliques (4) de cAblage formées sur le second film isolant afin qu'elles soient disposées au- dessus d'une ligne diffusée sur deux et le long d'une ligne diffusée correspondante, chacune des lignes métalliques de câblage étant connectée électriquement à la ligne diffusée correspondante par au moins un trou de contact traversant le premier et le second film isolant, deux régions formées dans deux lignes diffusées adjacentes et qui sont disposées respectivement sous deux intersections des deux lignes diffusées adjacentes et d'une ligne de silicium polycristallin, constituant une région de source et une région de drain respectivement d'un transis- tor MOS, une partie de la ligne de silicium polyoristallin qui est comprise la région de source et la région de drain constituant une grille de ce transistor MOS. 2. Dispositif selon la revendication 1, caractérisé en ce que le substrat semi-conducteur (1) est formé d'un semi-conducteur de type p+, et chacune des lignes diffusées (3) est constituée d'une couche diffusée de type n+, formée par diffusion d'impuretés à une surface du substrat. 3. Dispositif selon la revendication 1, caractérisé en ce que les lignes métalliques (4) de céblage sont for- mées d'aluminium. 4. Dispositif selon la revendication 1, caractérisé en ce que le premier film isolant (12) est constitué de SiO2, et le second film isolant (13) est constitué d'un verre de phosphosilicate. 5. Dispositif selon la revendication 1, caractérisé en ce qu'un film de passivation (15) est formé sur le second film isolant. 6. Dispositif selon la revendication 1, caractérisé en ce que le dispositif de mémoire à semi-conducteur est divisé en plusieurs cellules de mémoire (A) ayant chacune un circuit (16) de charge préalable destiné à appliquer une tension prédéterminée aux lignes diffusées lorsqu'elles ne participent pas à un accès depuis l'extérieur. 7. Dispositif selon la revendication 5, caractérisé en ce que les lignes diffusées (3) connectées aux lignes métalliques (4) de câblage de chaque cellule de mémoire sont connectées à des lignes respectives de lecture du dispositif de mémoire par l'intermédiaire de transistors MOS respectifs qui sont mis à l'état conducteur lorsque la cellule de mémoire participe à un accès depuis l'extérieur.