Brevet FR2642920A1 — publié le 19900810

La présente invention concerne des convertisseurs analogique-numérique qui sont utiles dans des applications audio numériques, et elle porte plus particulièrement sur un double convertisseur analogique-numérique à circuit in- tégré monolithique, qui utilise un seul registre d'approxi- mations successives. Le convertisseur analogique-numérique à circuit intégré hybride à 16 bits du type PCM78, fabriqué par la demanderesse, est un convertisseur analogique-numérique (CAN) à circuit intégré qui est très largement utilisé dans des applications audio numériques, comme des amplificateurs stéréophoniques numériques, des magnétophones, etc. Le PCM78 est un convertisseur analogique-numérique à 16 bits qui réagit à un signal d'entrée audio analogique en produi- sant un train continu de données numériques série qui re- présentent de façon précise les signaux d'entrée audio. Les signaux analogiques peuvent ensuite être reconstitués avec précision à partir des données numériques série. Les utili- sateurs du PCM78 utilisent souvent un seul PCM78, deux cir- cuits échantillonneurs-bloqueurs externes (un pour le canal gauche et un autre pour le canal droit), et un circuit de multiplexage qui connecte les sorties des deux circuits échantillonneurs-bloqueurs à un seul PCM78. Cette configu- ratiion de circuit présente un problème qui consiste en ce qu'elle ne peut fonctionner qu'à la moitié de la cadence d'échantillons qu'on pourrait obtenir en utilisant deux PCM78. La cadence d'échantillonnage moins élevée nécessite l'utilisation de filtres anti-repliement plus coûteux aux entrées des circuits échantillonneurs-bloqueurs, et elle conduit également à un plus faible rapport signal à bruit du convertisseur analogique-numérique, du fait qu'on ne peut effectuer qu'une moindre atténuation du bruit par un calcul de moyenne. Si des retards numériques dans les deux circuits de commande d'échantillonneurs-bloqueurs ne coin- c/dent pas de façon précise, il apparaîtra un décalage tem- porel dans l'échantillonnage avec la même phase qu'on dé- sire effectuer sur les deux signaux d'entrée audio. Bien que le PCM78 ait rencontré un grand succès commercial, il est nécessaire de réduire notablement le coût correspondant à sa fonction. A l'heure actuelle, il est nécessaire d'utiliser deux convertisseurs analogique- numérique à 16 bits de ce type si on désire procurer des fonctions de conversion analogique-numérique séparées à la fois pour le signal du canal audio droit et pour le signal du canal audio gauche, dans le but de réaliser un amplifi- cateur stéréophonique ou un dispositif similaire. Jusqu'à présent, personne n'a tenté de réaliser sur une seule puce de circuit intégré deux convertisseurs analogique-numérique avec la précision de 16 bits ou plus qui est nécessaire pour des applications audio numériques à haute fidélité, du fait que ceci donnerait à la puce des dimensions supérieu- res à ce qui est économiquement réalisable à l'heure ac- tuelle. Dans certains systèmes antérieurs, on a utilisé deux convertisseurs numérique-analogique pour permettre d'obtenir des cadences d'échantillonnage plus élevées, de façon à pouvoir utiliser des filtres anti-repliement moins coûteux. Dans de tels systèmes, le convertisseur analogique numérique du "canal gauche" et le convertisseur analogique- numérique du "canal droit" comprenaient chacun un conver- tisseur analogique-numérique à 16 bits séparé, avec son propre registre d'approximations successives. Un convertisseur analogique-numérique à approxi- mations successives pour des applications audio numériques nécessite des comparateurs de précision. Les comparateurs doivent fonctionner à une vitesse élevée, avec un faible bruit et avec de faibles erreurs de décalage d'entrée. Il peut être souhaitable de mettre en oeuvre une fonction de mise à zéro automatique à la sortie de chaque étage d'am- plification de l'amplificateur. Ceci peut conduire à ce que des transistors à effet de champ MOS de mise à zéro automa- tique introduisent du bruit sur les conducteurs de sortie de cet étage, ce bruit étant réduit par le gain de l'étage considéré lorsqu'il est "ramené" aux entrées. On a utilisé diverses techniques pour tenter de bénéficier des avantages d'un faible bruit, d'un fonctionnement rapide et d'une aire réduite de la puce de circuit intégré. Une technique con- siste à employer un seul étage amplificateur différentiel avec un gain très élevé, avec un étage de sortie à charge de source et mise à zéro automatique à ses sorties, mais ceci ne conduit pas à une vitesse élevée. Une autre techni- que possible consiste à utiliser plusieurs étages à gain plus faible mais à vitesse plus élevée, et à effectuer la mise à zéro automatique entre lps divers étages, dans l'es- poir d'obtenir un fonctionnement rapide et à faible bruit, mais cette configuration ne procure pas un faible bruit. La détermination de la meilleure technique fait habituellement intervenir des compromis de conception difficiles. Un but de l'invention est donc de procurer un convertisseur analogique-numérique en circuit intégré mono- lithique de haute précision, qui permette un échantillonna- ge en concordance de phase plus précis que dans l'art anté- rieur. Un autre but de l'invention est de procurer un convertisseur analogique-numérique plus économique, plus précis et à résolution plus élevée, qui soit capable de travailler avec des cadences d'échantillonnage plus élevées, une meilleure réjection de l'alimentation et un échantil- lonnage en concordance de phase plus précis, et qui ait un rapport signal à bruit plus élevé que des convertisseurs analoglque-numérique antérieurs qui ont été utilisés dans des applications audio numériques modernes. Un autre but de l'invention est de procurer une technique perfectionnée pour restaurer les circuits d'un convertisseur analogique-numérique à la fin de chaque con- version. Un autre but de l'invention est de procurer un double circuit convertisseur analogique-numérique économi- que, réalisé sur une seule puce, qui puisse utiliser des filtres antirepliement moins coûteux que ceux de conver- tisseurs analogiquenumérique utilisés précédemment pour des applications audio numériques stéréophoniques. Un autre but de l'invention est de procurer un comparateur CMOS à faible bruit, à faible décalage, rapide et de haute précision. En résumé, et conformément à l'un de ses modes de réalisation, l'invention procure une puce de double conver- tisseur analogique-numérique à approximations successives, comprenant un premier convertisseur numérique-analogique à condensateurs à N bits, un second convertisseur numérique- analogique à condensateurs à N bits, un premier comparateur qui compare le signal de sortie du premier comparateur nu- mérique-analogique à condensateurs avec un premier signal d'entrée audio, et un second comparateur qui compare le si- gnal de sortie du second convertisseur numérique-analogique à condensateurs avec un second signal d'entrée audio, et un double registre d'approximations successives à bascules, comprenant un registre à décalage à N+1 bits, un premier circuit de mémorisation à bascules destiné à produire une première séquence de nombresd'approximation à N bits suc- cessifs et à les appliquer séquentiellement aux N conduc- teurs d'entrée numériques du premier convertisseur numéri- que-analogique à condensateurs à N bits, sous l'effet du décalage d'un état logique dans le registre à décalage, de- puis une position de bit de plus fort poids (MSB) jusqu'à une position de bit de moindre poids (LSB), et d'un ensem- ble de signaux de comparaison que produit le premier compa- rateur, un second circuit de mémorisation à bascules desti- né à produire N nombres d'approximation à N bits successifs et à les appliquer séquentiellement aux N conducteurs d'en- trée numériques du second convertisseur numérique-analogi- que à condensateurs à N bits, sous l'effet du décalage de l'état logique dans le registre à décalage et des signaux de comparaison que produit le second comparateur. Un pre- mier circuit de commutateur émet en série le i-ième bit de plus fort poids du i-ième nombre d'approximation à N bits des premiers moyens de l'un des doubles convertisseurs analogique-numérique, sous l'effet du (i+ l)-ième décalage de l'état logique dans le registre à décalage, et il com- prend également un second commutateur à N bits similaire pour accomplir la même fonction pour l'autre convertisseur analogique-numérique, comprenant le second convertisseur numérique-analogique à condensateurs et le second circuit de mémorisation à bascules. La puce de double convertisseur analogique-numé- rique à approximations successives est réalisée par un pro- cessus de fabrication CMOS. Des tensions de référence sépa- rées sont appliquées aux premier et second convertisseurs numérique-analogique à condensateurs, par un circuit de ré- férence qui comprend un circuit à bande interdite bipolai- re-CMOS, un circuit de réjection d'alimentation CMOS, atta- quant deux circuits amplificateurs-séparateurs à gain égal à l'unité, qui sont identiques et séparés, chacun d'eux comprenant un amplificateur à transistors à effet de champ et un amplificateur opérationnel à transconductance CMOS, ce qui conduit à un fonctionnement stable et à faible bruit, qui est insensible au bruit d'alimentation. Le comparateur comprend un premier amplificateur différentiel à transis- tors à effet de champ à faible gain qui comporte des tran- sistors à effet de champ en montage cascode qui sont con- nectés entre les transistors à effet de champ d'entrée et une paire de dispositifs de charge de précision, pour ren- dre le gain de l'amplificateur différentiel indépendant de la tension de mode commun d'entrée. Deux sorties du premier amplificateur différentiel sont connectées aux transistors à effet de champ d'entrée d'un second amplificateur diffé- rentiel, qui ne comporte pas de transistors en montage cas- code. Les sorties du second amplificateur différentiel sont respectivement connectées à des premier et second condensa- teurs de mise à zéro automatique, dont les bornes opposées sont connectées à une paire d'interrupteurs de mise à zéro automatique correspondants. Les signaux de sortie qui font l'objet de la mise à zéro automatique sont appliqués a des entrées d'un amplificateur différentiel à deux étages, dont les signaux de sortie font l'objet d'une mise à zéro auto- matique et sont appliqués aux entrées d'une bascule diffé- rentielle. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation, don- né à titre d'exemple non limitatif. La suite de la descrip- tion se réfère aux dessins annexés sur lesquels: la figure 1 est un schéma synoptique du double convertisseur analogique-numérique sur une seule puce con- forme à la présente invention; la figure 2 est un schéma d'un convertisseur nu- mérique-analogique à condensateurs qui est utilisé dans le schéma synoptique de la figure 1; la figure 3 est un schéma du registre d'approxi- mations successives qui apparaît dans le schéma synoptique de la figure 1; et la figure 4 est un schéma d'un comparateur qui est utilisé dans le schéma synoptique de la figure 1. En considérant la figure 1, on voit un double convertisseur analogique-numérique CMOS 1, en circuit inté- gré monolithique, qui est fabriqué sur une seule puce CMOS et qui est désigné par la ligne en trait mixte lA. La puce de double convertisseur analogique-numérique 1 qui est dé- crite a une aire d'environ 16,5 mm2, correspondant à un carré d'environ 4, 06 mm de côté. Le double convertisseur analogique-numérique 1 comprend un convertisseur numérique- analogique à condensateurs (CNAC) à 18 bits qui est désigné par la référence 2. Un convertisseur numérique-analogique "d'ajustement" (CNAA) à 12 bits peut être incorporé dans le bloc 2 pour produire une tension de référence réglable pour le comparateur 4. Le comparateur numériqueanalogique à condensateurs à 18 bits reçoit un signal audio de canal gauche VINL. La sortie du convertisseur numérique-analogi- que à condensateurs à 18 bits dans le bloc 2 est connectée par un conducteur 5 à une entrée du comparateur 4. La sor- tie du convertisseur numérique-analogique d'ajustement dans le bloc 2 est connectée par un conducteur 6 à l'entrée op- posée du comparateur 4. La sortie du comparateur 4 est con- nectée à l'entrée D de chacune des 18 bascules de type D d'un circuit de bascules à 18 bits, 7. Les 18 sorties du circuit de bascules 7 sont désignées collectivement par la référence 8, et elles sont connectées à des entrées d'un circuit de commutation 9, et elles sont également ramenées respectivement vers les entrées numériques correspondantes du convertisseur numérique-analogique à condensateurs à 18 bits dans le bloc 2. Un registre à décalage à 19 bits, portant la ré- férence 15, comporte 18 sorties parallèles, désignées col- lectivement par la référence 16, qui sont connectées aux 18 entrées d'horloge ou de mémorisation correspondantes du circuit de bascules à 18 bits 7 et du circuit de bascules à 18 bits 28. Le registre à décalage 15 comprend également un 19-ième bit. Les sorties correspondant à chacun des 19 bits, qu'on désigne collectivement par la référence 17, sont connectées à des entrées respectives d'une porte NGN- OU à 19 entrées, qui fait partie d'un circuit détecteur de code illégal qui est désigné par la référence 19 sur la fi- gure 1. La sortie du circuit détecteur de code illégal 19 est connectée à un conducteur de restauration 20, qui res- taure le circuit de bascules à 18 bits 7, le circuit de bascules à 18 bits 28, le registre à décalage à 19 bits 15 et un circuit de commande 13. Un signal audio de canal droit VINR est appliqué à l'entrée d'un convertisseur numérique-analogique à con- densateurs à 18 bits qui est désigné par la référence 3. Le bloc 3 peut également comprendre un convertisseur numéri- que-analogique d'ajustement qui est destiné à appliquer une tension de référence réglable sur une entrée du comparateur 27. La sortie analogique du convertisseur numérique-analo- gique à condensateurs dans le bloc 3 est connectée à l'au- 1C tre entrée du comparateur 27. La sortie du comparateur 27 est connectée à l'entrée D de chacune des 18 bascules de type D dans le circuit de bascules à 18 bits 28. Les en- trées d'horloge ou de mémorisation du circuit de bascules à 18 bits 28 sont connectées aux sorties des 18 premiers bits du registre 15. Les 18 sorties du circuit de bascules 28 sont connectées par 18 conducteurs de sortie, désignés glo- balement par la référence 29, aux 18 entrées numériques respectives du convertisseur numérique-analogique à conden- sateurs 3. Les sorties 29 du circuit de bascules à 18 bits 2C 28 sont également connectées aux entrées du circuit de com- mutation 30. La sortie du circuit de commutation 9 est con- nectée à l'entrée d'un amplificateur-séparateur 10, dont la sortie 11 fournit un signal de sortie numérique série de canal gauche SOL. De façon similaire, la sortie du circuit de commutation 30 est connectée par un amplificateur-sépa- rateur 33 à un conducteur 34, sur lequel est produit un signal de sortie numérique série de canal droit SOR. Conformément à l'invention, le registre à décala- ge à 1' bits, 15, et le circuit de bascules à 18 bits, 28, 3f sont incorporés dans un "double registre d'approximations successives à bascules" qui est désigné par la référence 12. Un circuit de commande 13 produit divers signaux de commande 14 sous l'effet d'un signal CONVERSION ou d'un 3- ordre qui est reçu par le double convertisseur analogique- numérique 1. On décrira les fonctions de ce circuit après avoir décrit la structure de convertisseur numérique-analo- gique à condensateurs de la figure 2. Les tensions de référence de canal gauche et de canal droit nécessaires VREFL et VREFR, qui sont exigées par les convertisseurs numériqueanalogique à condensateurs à 18 bits 2 et 3, sont produites sur le conducteur 24 par un circuit à bande interdite 23 et par des circuits ampli- ficateurs-séparateurs à faible bruit et à faible impédance de sortie, 25A et 25B. Les détails du circuit à bande in- terdite 23 et des circuits amplificateurs-séparateurs 25A et 25B sont indiqués dans la demande de brevet des E.U.A. n 07/308109 déposée le 8 février 1989. Les circuits ampli- ficateurs-séparateurs 24A et 24B sont identiques, mais les deux sont nécessaires pour éviter une diaphonie entre les canaux gauche et droit, à cause du bruit qui est créé par les diverses opérations de commutation de transistors à effet de champ dans chacun des convertisseurs numérique- analogique à condensateurs 2 et 3. En considérant ensuite la figure 2, on voit la structure fondamentale des convertisseurs numérique-analo- gique à condensateurs des blocs 2 et 3. Les convertisseurs numériqueanalogique à condensateurs utilisent des réseaux de condensateurs pondérés de façon binaire, qui sont con- nectés à un noeud de sommation de charge de façon à accom- plir une division de tension binaire sous la dépendance de signaux d'entrée numériques. La figure 2 montre trois bits du convertisseur numérique-analogique à condensateurs à 18 bits qui est utilisé dans les blocs 2 et 3. Le convertis- seur numérique-analogique à condensateurs comprend une bor- ne de référence de tension 26 qui reçoit une tension de ré- férence VREF, qui correspond à VREFL ou VREFR. Cette ten- sion est appliqué à l'entrée d'un circuit de limitation 60 qui produit une tension VLIM. De façon caractéristique, la- tension VREF est d'environ 2,75 volts, et la tension VLIM 264292C est d'environ 1,8 volt. Le circuit de double convertisseur analogiquenumérique 1 fonctionne à partir d'alimentations qui fournissent une tension +VCC égale à +5 volts et une tension -Vcc égale à -5 volts. Un transistor MOS à canal N 44 connecte un conducteur de sommation de charge 5 à VLTM lorsqu'un signal de commande qui est produit par un circuit de commande 13 applique une tension de déblocage au conducteur 50, qui est connecté à la grille du transistor MOS 44. Le conducteur de sommation de charge 5 est connecté à l'entrée non inverseuse du comparateur 4, dont l'entrée inverseuse est connectée au conducteur 6. Le conducteur 6 peut être connecté à une tension de référence appropriée, ou de preférence à la sortie du convertisseur numérique- analcgique d'ajustement (CNAA) 65, qui est un convertisseur numériqueanalogique à condensateurs à 12 bits, similaire aux 12 bits de plus fort poids du convertisseur numérique- analogique à condensateurs 2 et du convertisseur numérique- analogique à condensateurs 3. Le convertisseur numérique-analogique d'ajuste- ment 65 permet "d'ajuster" la tension de référence sur le conducteur 6, pour compenser des variations faibles, mais potentiellement cumulatives, de la tension sur le conduc- teur de sommation de charge 5, qui résultent d'une charge qui est appliquée au conducteur de sommation de charge 5, ou qui est extraite de ce dernier, par divers condensateurs parasites, pendant diverses opérations de commutation de transistors MOS. Le convertisseur numériqueanalogique d'ajustement 65 permet également d'ajuster la tension de référence sur le conducteur 6, pour compenser des discor- dances de rapport entre les divers condensateurs pondérés de façon binaire dans le convertisseur numérique-analogique à condensateurs. Le convertisseur numérique-analogique d'ajustement 65 est connu dans la technique, et on ne le décrira pas en détail, sauf pour mentionner qu'il commute des condensateurs correspondants pondérés de façon binaire, il qui correspondent aux douze bits de plus fort poids du con- vertisseur numérique-analogique à condensateurs 2, entre une première tension de référence constante et une seconde tension de référence réglable et ajustable, qui diffère de façon caractéristique de quelques millivolts de la première tension, et qui peut être réglée par ajustement par laser de résistances en Nichrome, de façon que pour toute discor- dance de rapport des condensateurs du convertisseur numéri- que-analogique à condensateurs, et/ou pour toute commuta- tion de charge parasite non désirée vers le conducteur de sommation de charge 5, une quantité de charge correspondan- te soit commutée vers le conducteur de référence 6, afin d'éliminer l'erreur de commutation. Le conducteur de sommation de charge 5 est con- necté à 18 condensateurs pondérés de façon binaire (ou à un réseau en échelle équivalent), comprenant un condensa- teur 42 pour le bit de plus fort poids, un condensateur 53 pour le bit de poids immédiatement inférieur, un condensa- teur 58 pour le bit de poids encore immédiatement inférieur, etc. La borne opposée de chacun des condensateurs pondérés de façon binaire est "tirée vers le haut", par un transis- tor MOS de rappel au potentiel haut, vers une tension de référence VREF (qui est égale à VREFL ou VREFR), et elle est "tirée vers le bas" par l'un des transistors MOS de rappel au potentiel bas à canal N, 47, 55 ou 57, vers un potentiel de masse GND, sous l'effet de signaux d'entrée numériques et de leurs compléments logiques, qui sont ap- pliqués par des conducteurs 8 du circuit de bascules 7, ou des conducteurs 29 du circuit de bascules 28 de la figure 1, aux électrodes de grille respectives du transistor MOS de rappel au potentiel haut et du transistor MOS de rappel au potentiel bas, pour chacun des. 18 bits. Pour le bit de plus fort poids, le transistor MOS de rappel au potentiel haut 46 est un transistor à canal P. et pour les bits res- tants, les transistors MOS de rappel au potentiel haut, tels que les transistors 54 et 56, sont du type à canal N. La tension d'entrée analogique VIN (qui est égale à VINL pour le convertisseur numériqueanalogique à condensateurs dans le bloc 2, et à VINR pour le condensateur numérique- analogique à condensateurs dans le bloc 3), est transmise au conducteur 41 par une porte de transmission CMOS 40. La porte de transmission CMOS 40 et le condensateur 42 coopè- rent de façon à fonctionner en circuit échantillonneur-blo- queur pour le bit de plus fort poids du convertisseur numé- rique-analogique à condensateurs 2. La configuration numérique du signal d'entrée à 18 bits du convertisseur numérique-analogique à condensa- teurs 2 détermine quels sont les condensateurs pondérés de façon binaire (qui ont tous été chargés précédemment à la tension de référence VREF, à l'exception du condensateur de bit de plus fort poids, qui a été chargé à VIN) qui sont déchargés à la masse sous l'effet du signal d'entrée numé- rique à 18 bits, ce qui a pour effet de coupler vers le conducteur de sommation de charge 5 une quantité de charge pondérée de façon binaire correspondante. Le circuit de commande 13 de la figure 1 déclenche l'opération d'échan- tillonnage sous l'effet du signal CONVERSION en appliquant l'un des signaux de commande 14 au conducteur 50 sur la fi- gure 2, ce qui a pour effet de bloquer les transistors MOS 44 et 61. Le circuit de commande 13 applique également un autre des signaux de commande 14 à la porte de transmission CMOS 40, pour isoler la tension VIN vis-à-vis du conducteur 41, sous l'effet du signal CONVERSION. Le conducteur 41 est connecté au condensateur d'échantillonnage de bit de plus fort poids, 42. Sous l'effet du signal CONVERSION, le cir- cuit de commande 13 invalide également un circuit d'attaque à trois états (non représenté) qui attaque les transistors MOS 46 et 47. Le signal CONVERSION produit un signal de va- lidation qui valide les signaux d'horioge CK et CK, que le circuit de commande 13 produit à partir du signal CLK, pour commencer à appliquer des signaux d'horloge au registre à décalage 15, conformément à la pratique habituelle. La tension d'entrée analogique VIN est donc ef- fectivement comparée avec la tension qui est produite sur le conducteur de sommation de charge 5 pour chacune des 18 * configurations de bits sélectionnées que produit le regis- tre d'approximations successives comprenant les circuits de bascules 7 et 28 et le registre à décalage 15. Si la ten- sion VIN dépasse la tension présente sur le conducteur de sommation de charge 5 pour la configuration numérique d'en- trée à 18 bits présente, le comparateur 4 est commuté. L'opération d'approximation successive est effectuée en gé- nérant 18 nombres d'approximation successifs, un bit à la fois, en commençant par le bit de plus fort poids, comme il est bien connu de l'homme de l'art. Par exemple, pour 1a première itération de l'opé- ration d'approximation successive, le bit de plus fort poids que produit le registre à décalage 15 est émis sous la forme d'un "1", tandis que les bits restants sont des "0". Le double registre d'approximations successives à bas- cules. 12 contient alors une première approximation ou nom- bre binaire "d'essai", qui se trouve au centre de la plage de valeurs possibles de VIN. Le premier nombre d'approxima- tion est appliqué aux entrées du convertisseur numérique- analogique à condensateurs 2 et du convertisseur numérique- analogique à condensateurs 3. La première itération est la même pour le convertisseur numérique-analogique à condensa- teurs 2 et le convertisseur numérique-analogique à conden- sateurs 3. La description qui suit porte de façon spécifi- que sur les nombres d'approximation suivants qui sont ap- pliqués au convertisseur numérique-analogique à condensa- teurs 2. (Le fonctionnement est entièrement analogue pour le convertisseur numérique-analogique à condensateurs 3, à l'exception du fait que des données de sortie de compara- teur différentes seront produites.) Le convertisseur numié- rique-analogique à condensateurs 2 effectue une conversion numériqueanalogique, et la tension de sortie résultante sur le conducteur de sommation de charge 5 est effective- ment comparéavec VIN. Si à la fin de chaque période d'essai pour chaque bit, la tension sur leconducteur de sommation de charge 5 dépasse la tension que le convertisseur numérique-analogi- que d'ajustement 65 produit sur le conducteur de référence 6, le comparateur 4 produit un signal de sortie de niveau "haut" ou "1" sur le conducteur 64. Ceci signifie que le bit "1" du nombre d'approximation présent est "accepté", et est mémorisé dans le bit correspondant du circuit de bascu- les 7, et il est ensuite émis en série par le circuit de commutation 9, au moment du décalage suivant du registre à décalage 15, en tant que bit présent du nombre qui est le résultat de la conversion de la valeur de VINL qui est échantillonne au moment présent. Inversement, si après la période d'essai ou de stabilisation pour le bit présent, la tension sur le conducteur de sommation de charge 5 est in- férieure à la tension de référence que le convertisseur numérique-analogique d'ajustement 65 produit sur le conduc- teur 6, le comparateur 4 produit un niveau "bas" ou "0" sur le conducteur 64, et ce niveau est mémorisé dans le bit correspondant du circuit de bascules 7, après quoi il est émis en série par le circuit de commutation 9, au moment du décalage suivant du registre à décalage 15, à titre de bit de poids immédiatement inférieur du nombre final qui cons- titue le résultat de la conversion de la valeur de VINL qui est échantillonnée au moment présent. Ensuite, le double registre d'approximations suc- cessives à bascules 12 produit un second nombre d'approxi- mation dans lequel le bit de plus fort poids est un "0" ou un "1", en fonction du dernier état de la sortie 64 du com- parateur, le second bit par ordre de poids décroissant est un "1", et les bits restant sont des "0". Un troisième nom- bre d'approximation est ensuite produit, et ce nombre con- tient les deux bits de plus fort poids du nombre désiré. La procédure est répétée pour les 15 bits restants, et le pro- cessus de conversion analogique-numérique par approxima- tions successives est alors terminé. La tension présente sur le conducteur de sommation de charge 5 est alors pres- que exactement égale à la tension présente sur le conduc- teur 6. La figure 3 montre la structure du registre d'ap- proximations successives, qui comprend le circuit de bascu- les à 18 bits 7, le registre à décalage à 19 bits 15 et le circuit de bascules à 18 bits 28. Le fonctionnement fonda- mental du registre à décalage 15 (dont les bits individuels sont désignés par les références15-1, 15-2,... 15-9 sur la figure 3) et du circuit de bascules 7 (dont les bits indi- viduels sont désignés par les références 7-1, 7-2,... 7-18 sur la figure 3), est entièrement analogue au fonctionne- ment qui est décrit dans le brevet des E.U.A. n 4 777 470, appartenant à la demanderesse. Le double registre d'appro- ximations successives à bascules 12 des figures 1 et 3 com- prend en outre un second circuit de bascules 28 dont les bits individuels sont désignés par les références 28-1, 28-2,... 28-18. Chaque bit de registre à décalage maître/ esclave 15-1, 15-2, etc. produit un signal de sortie qui attaque l'entrée de mémorisation (E) des bascules des deux circuits de bascules 7 et 28. Le circuit de commutation 9 comprend un transis- tor MOS à canal N dont la source est connectée à la sortie de la porte NON-OU du bit 1, et des transistors MOS 9-2, 30... 9-18, dont les sources sont toutes connectées aux sor- ties des inverseurs respectifs correspondants, comme il est représenté. Les drains des transistors MOS 9-1, 9-2,... 9-18 sont connectés au conducteur l1A, qui produit le si- gnal de sortie série SOL. De façon similaire, le circuit de commutation 30 comprend un transistor MOS à canal N 30-1, dont la source est connectée à la sortie de la porte NON- OU à 2 entrées du bit de plus fort poids, et des transis- tors MOS 30-2,... 30-18, dont les sources sont connectées aux sorties des inverseurs respectifs correspondants, comme il est représenté. Les drains des transistors MOS de commu- tateur 30-1, 30-2,... 30-18 sont connectés au conducteur 34A, sur lequel apparaît le signal de sortie série SOR. Les inverseurs qui.sont connectés aux sorties des diverses por- tes NON-OU produisent des signaux de bit complémentaire pour chaque bit du convertisseur numérique-analogique à condensateurs 2, comme l'indiquent des paires de conduc- teurs complémentaires 8-1, 8-2,... 8-18. De façon similai- re, les inverseurs qui sont connectés aux sorties des por- tes NON-OU à deux entrées dans le circuit de bascules 28 produisent des signaux de bit complémentaire pour les bits individuels du convertisseur numérique-analogique à conden- sateurs 3, comme l'indiquent des paires de signaux complé- mentaires 29-1, 29-2,... 29-18. Chacun des transistors MOS à canal N 17-1, 17-2, 20... 17-19 comporte une grille qui est connectée à une sor- tie de l'un des bits des bascules maître/esclave du regis- tre à décalage 5, et ces sorties sont désignées par les références 16-1, 16-2,... 16-19. Les sources des transis- tors MOS 16-1, 16-2,... 16-19 sont connectées à la masse, et leurs drains sont connectés au conducteur 17A, qui est connecté à un dispositif de charge ayant une fonction de rappel au potentiel haut, 197, et qui produit un signal CODE ILLEGAL sous l'effet duquel le signal RESTAURATION apparaît sur le conducteur 20 de la figure 1. Le circuit de bascules de commutation 9 éimet en série les bits qui sont produits par le double registre d'approximations successives à bascules 12, dans l'ordre dans lequel ils sont produits, en commençant par les bits de plus fort poids. Chaque nombre d'approximation successi- ve qui est produit pour chaque bit du double registre d'ap- proximations successives à bascules 12 présente un bit cor- rect de plus, à savoir le bit de poids immédiatement infé- rieur, en comparaison avec le nombre d'approximation suc- cessive précédent, et le décalage suivant du "1" dans le registre à décalage 15 commande au circuit de commutation 9 d'émettre le bit de poids immédiatement inférieur, à partir du circuit de bascules 7, vers le conducteur SOL 11, par l'intermédiaire de l'amplificateur-séparateur 10. Le cir- cuit de commutation 30 fonctionne de façon entièrement si- milaire au circuit de commutation 9, pour émettre en série des bits qui sont produits par le circuit de bascules 28 du double registre d'approximations successives à bascules 12, vers le conducteur SOR 34, par l'intermédiaire de l'ampli- ficateur-séparateur 33. En considérant la figure 4, qui montre les dé- tails du comparateur 4 (qui est identique au comparateur 27), on note que ses entrées 5 et 6 reçoivent respective- ment ies signaux de sortie du convertisseur numérique-ana- logique à condensateurs 2 et la tension de référence de compensation que produit le convertisseur numérique-analo- gique d'ajustement 65. Le premier étage 66 du comparateur 4 est un étage amplificateur différentiel qui comprend des transistors MOS d'entrée à canal N 69 et 70, dont les sour- ces sont connectées-aux drains d'un transistor MOS "casco- de" à canal N, 82. Les grilles des transistors MOS 69 et 70 sont respectivement connectées aux conducteurs 5 et 6. Leurs drains sont connectés aux sources de transistors MOS à canal N 72 et 73, connectés en montage cascode. Les gril- les des transistors MOS 72 et 73, en montage cascode, sont connectées à une tension de référence VREFL. Les drains des transistors MOS en montage cascode sont connectés par des conducteurs 76 et 77 aux bornes inférieures de résistances en Nichrome de haute précision, 74 et 75. Les bornes supé- rieures des résistances 74 et 75 sont connectées à +Vcc. La source du transistor MOS cascode 82 est connectée au drain d'un transistor MOS miroir de courant à canal N 83, dont la source est connectée à -Vcc. La grille du transistor MOS cascode 82 est connectée à la masse. Les conducteurs 76 et 77 sont connectés aux gril- les de transistors MOS d'entrée, à canal N, 78 et 79, d'un second étage amplificateur différentiel 67 du comparateur 4. Les sources des transistors MOS 78 et 79 sont connectées au drain du transistor MOS cascode à canal N 84. La grille du transistor MOS cascode 84 est connectée à la masse. La source du transistor MOS cascode 84 est connectée au drain du transistor MOS miroir de courant à canal N 85, dont la source est connectée à -Vcc. Les grilles de transistors MOS de type miroir de courant 83 et 85 sont connectées à un circuit de commande de miroir de courant qui produit une tension de polarisation VpoL. Les drains des transistors MOS d'entrée à canal N 78 et 79 de l'amplificateur différentiel 67 sont connectés par les conducteurs 86 et 87 aux bornes inférieures de ré- sistances de charge en Nichrome de haute précision 80 et 81, dont les bornes supérieures sont connectées à +Vcc. Les conducteurs 86 et 87 sont respectivement connectés aux bor- nes supérieures de condensateurs de mise à zéro automatique, 88 et 90. Les bornes inférieures des condensateurs de mise à zéro automatique 88 et 90 sont respectivement connectées par des conducteurs 89 et 91 aux sources de transistors MOS de mise à zéro automatique, 94 et 95, du type à canal P. (Les transistors MOS de mise à zéro automatique pourraient être du type à canal N.) Les drains des transistors MOS 94 et 95 sont connectés à VREFL. Les grilles des transistors MOS 94 et 95 sont connectées de façon à recevoir un signal de mise à zéro automtique VAZ. Les conducteurs de sortie 89 et 91 de l'amplifi- cateur différentiel 67 sont respectivement connectés aux entrées inverseuse et non inverseuse d'un troisième ampli- ficateur différentiel 96, qui peut être fondamentalement similaire à l'amplificateur différentiel 67. Les sorties inversée et non inversée de l'amplificateur différentiel 96 sont connectées aux entrées inverseuse et non inverseuse d'un quatrième amplificateur différentiel 97, qui peut éga- lement être fondamentalement identique à l'amplificateur différentiel 67. La sortie inversée de l'amplificateur dif- férentiel 97 est connectée à la borne supérieure du conden- sateur de mise à zéro automatique 98, et la sortie non in- versée de l'amplificateur différentiel 97 est connectée à la borne supérieure du condensateur de mise à zéro automa- tique 99. Les bornes inférieures des condensateurs 98 et 99 sont respectivement connectées par des conducteurs 132 et 133 aux sources de transistors de mise à zéro automatique et 131, qui sont du type à canal P. Les drains des transistors de mise à zéro automatique 130 et 131 sont con- nectés à VREFL, et leurs grilles sont connectées de façon à recevoir le signal de mise à zéro automatique VAZ. Les con- ducteurs 132 et 133 sont connectés aux entrées différen- tielles d'un circuit de bascules différentiel CMOS 134, de type Classique, qui peut être réalisé aisément par l'homme de l'art et qui n'est donc pas représenté. La sortie du circuit de bascules 134 est connectée au conducteur de sor- tie 64 du comparateur. Sur la figure 4, la tension VpOL est produite par un circuit qui comprend un circuit de commande de miroir de courant, comportant des transistors MOS à canal P 123 et 124 dont les sources sont connectées à VREFL par la résis- tance 137. Le drain du transistor MOS 124 est connecté au conducteur VpOL et au drain du transistor MOS à canal N 136, dont la source est connectée à -VCC. Le drain du tran- sistor MOS 123 est connecté au drain et à la grille du transistor MOS à canal 135, dont la source est connectée à -Vcc. La grille du transistor MOS 136 est connectée à la grille du transistor MOS 135. Le conducteur VPOL est égale- ment connecté à la grille d'un transistor MOS à canal N 128, dont la source est connectée à -VCC. Le drain du tran- sistor MOS 128 est connecté & la source du transistor MOS à canal N 127, dont la grille est connectée à la masse. Le drain du transistor MOS 127 est connecté à la grille du transistor MOS 123 et à la borne inférieure de la résistan- ce en Nichrome de précision 126, dont la borne supérieure est connectée à VREFL. La grille du transistor MOS 124 est connectée à la masse. Les transistors de sortie de miroir de courant, tels que les transistors 83 et 85, et également les tran- sistors miroirs de courant des amplificateurs différentiels 96 et 97, sont proportionnés au transistor de miroir de courant 128. Le courant qui circule dans la résistance 126, et donc dans le transistor MOS 128, commande de façon pré- cise le courant qui circule dans les transistors miroirs de courant 83 et 85. La tension aux bornes de la résistance 126 est constante et elle est précisément proportionnelle aux tensions aux bornes des résistances de charge 74, 75, 8u et 81 des amplificateurs différentiels 66 et 67. Les valeurs des résistances 74 et 75 peuvent être de 1,2 kiloohm. Les valeurs des résistances 80 et 81 peu- vent être de 4,8 kiloohms. La valeur de la résistance 126 peut être de 5, 5 kiloohms et la valeur de la résistance 137 peut être de 2 kiloohms. Pour ces valeurs de résistances, le gain du pre- mrier étage 66 est approximativement de 8, et le gain du second étage 67 est approximativement de 6. Les gains des étages 96 et 97 peuvent être respectivement de 8 et 6, ce qui donne un gain total d'environ 2300 de l'entrée à la sortie de l'amplificateur à quatre étages. (La bascule 134 procure un gain supplémentaire notable.) En utilisant un gain d'environ 8 seulement dans l'amplificateur différentiel 66, on obtient une vitesse trés élevée pour cet étage. Les sorties de l'étage 66 sont directement connectées aux entrées de l'étage 67. Les tran- sistors MOS en montage cascode 72 et 73 empêchent que des variations de la tension d'alimentation +VCC ne modifient les tensions grille-source des transistors 69 et 70, ce qui préserve dans une large mesure un bon taux de réjection de l'alimentationo Le second étage *67 a un gain similaire d'environ 6. En faisant circuler dans les transistors de source de courant 85 et &3 des courants constants qui sont dans un rapport précis et sont proportionnels à la tension aux bor- nes de la résistance de précision 126, on obtient une ten- sion constante connue aux bornes des résistances 74, 75, 80 et 81. Une tension drain-source constante est donc établie aux bornes des transistors MOS 78 et 79. On obtient ainsi un bon taux de réjection de mode commun et de réjection d'alimentation pour l'étage 67, sans utiliser des circuits à charge de source bruyants, ayant une fonction de décalage de niveau, entre les conducteurs 76 et 77 et les grilles des transistors MOS 78 et 79. On effectue la mise à zéro automatique des sor- ties 86 et 87 de l'étage 67 en débloquant les transistors MOS à canal P 94 et 95 (avec les tensions sur les conduc- teurs 5 et 6 forcées à des valeurs égales), avant d'appli- quer une tension d'entrée différentielle entre eux, de fa- çon que toute tension de décalage d'entrée qui est due à une discordance entre les transistors MOS 69 et 70, une discordance entre les transistors MOS 78 et 79, une discor- dance entre les résistances 74 et 75, et une discordance entre les résistances 80 et 81, soit enregistrée dans les condensateurs de mise à zéro automatique 88 et 90. Les transistors MOS de mise à zéro automatique 94 et 95 sont ensuite bloqués, et une tension différentielle qui est ap- pliquée entre les ccnducteurs d'entrée 5 et 6 est amplifiée et est appliquée à l'entrée de l'étage 96. Lorsque le bruit qui est introduit par les tran- sistors de mise à zéro automatique 94 et 95 est ramené aux 264? ô-) entrées 5 et 6, il est divisé par le gain combiné des deux étages 66 et 67, au lieu d'être divisé par le gain du seul étage 66. Aucun bruit supplémentaire dû à une fonction d'amplification-séparation entre les étages 66 et 67 n'a été introduit. On a trouvé qu'on obtenait un fonctionnement rapide en réalisant la même fonction au moyen d'un seul étage à gain élevé avec des sorties à charge de source qui sont mises à zéro de façon automatique. Conformément à l'invention, on obtient de nom- breux avantages par l'utilisation d'un seul registre d'ap- proximations successives, comprenant le registre à 19 bits et les circuits de bascules à 18 bits 7 et 28 sur la fi- cure 1, pour deux convertisseurs analogique-numérique à ap- proximations successives, utilisant des structures de con- vertisseur numérique-analogique à condensateurs, avec une précision de 16 bits ou plus, sur une seule puce monolithi- que. L'utilisation des structures de convertisseur numéri- que-analogique à condensateurs conduit à une réalisation simple de la fonction d'échantillonnage-blocage. La réali- sation de l'ensemble du circuit en technologie CMOS conduit à une dissipation de puissance beaucoup plus faible que celle de n'importe quels systèmes antérieurs à deux conver- tisseurs numérique-analogique, qui exigeaient que chaque convertisseur analogique-numérique séparé soit réalisé sur une puce de circuit intégré différente. On obtient la vi- tesse de fonctionnement élevée qui est nécessaire pour ef- fectuer l'échantillonnage avec concordance de phase et pour employer un taux de suréchantillonnage élevé, dans le but d'obtenir un rapport signal à bruit élevé. La puce de dou- ble convertisseur analogique-numérique qui est décrite ci- dessus fonctionne à 192 kilohertz, soit quatre fois la ca- dence d'échantillonnage de Nyquist pour des signaux d'en- trée audiofréquence, pour la largeur de bande audio de 22 kilohertz qu'on utilise pour des applications audio numéri- ques. Le faible niveau de bruit que permet d'obtenir le taux de suréchantillonnage élevé permet d'utiliser un fil- tre anti-repliement plus simple, qui est beaucoup moins coûteux que les filtres anti-repliement à 10 à 12 pôles qui sont habituellement nécessaires dans des applications audio numériques stéréophoniques avec échantillonnage alterné. La structure de double convertisseur numériqueanalogique à condensateurs, avec un seul registre d'approximations suc- cessives, qui est décrite ci-dessus, permet de réaliser de façon simple l'échantillonnage simultané ou avec concordan- ce de phase au double de la cadence qui est possible avec l'échantillonnage alterné, sans coût supplémentaire. Des retards de signal dans les deux convertisseurs numérique- analogique, le registre d'approximations successives et la logique centrale concordent de façon précise, à cause de l'intégration monolithique de tous les composants, ce qui conduit à des caractéristiques temporelles plus précises pour l'échantillonnage avec concordance de phase des deux canaux audio gauche et droit, en comparaison avec ce qu'on a pu obtenir précédemment en pratique. Le résultat global consiste en un convertisseur analogique-numérique à deux canaux rapide, économique et tres précis, avec une résolu- tion de 18 bits, un rapport signal à bruit élevé et une faible distorsion harmonique totale. Conformément à un autre aspect de l'invention, le détecteur de code illégal 19 est capable de détecter n'im- porte quelle condition dans laquelle les 19 bits du regis- tre à décalage 15 sont tous égaux à zéro, et de produire un signal de restauration. Bien que le circuit détecteur de code illégal 19 soit représenté séparément sous la forme d'un bloc distinct sur la figure 1, il comprend l'ensemble des 19 transistors MOS à canal N 17-1, 17-2,... 17- 19 de la figure 3, et le dispositif de charge avec rappel au po- tentiel haut, 199, qui constituent une porte NON-OU produi- sant un signal CODE ILLEGAL lorsque les 19 bits sont tous des "0". Ce. signal produit le signal RESTAURATION qui est utilisé pour éliminer l'effet de n'importe quels états il- légaux qui peuvent apparaître pendant la mise sous tension du circuit ou pendant une fluctuation d'alimentation ulté- rieure. Lorsque le "1" qui se propage dans le registre à décalage à 19 bits pour effectuer la séquence décrite ci- dessus d'approximations successives appliquées aux entrées numériques des convertisseurs numérique-analogique à con- densateurs 2 et 3, est décalé hors du bit 19, ceci signifie que le processus de conversion et de commutation est termi- né. Ce décalage final produit 19 zéros dans le registre à décalage 15, ce qui fait que la porte NON-OU produit immé- diatement le signal RESTAURATION sur le conducteur 20. Ceci laisse suffisamment de temps pour la stabilisation des ten- sions qui sont induites dans le substrat du circuit intégré sous l'effet de la décharge simultanée de divers noeuds ca- * pacitifs du circuit vers le substrat, sous l'action du si- gnal de restauration. Ceci évite une dégradation de la ten- sion échantillonne sur le condensateur 42, qui pourrait par ailleurs se produire. Q I1 va de soi que de nombreuses modifications peu- vent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Double convertisseur analogique-numérique à approximations successives réalisé sur une seule puce, des- tiné à convertir des premier et second signaux d'entrée analogiques respectivement en un premier nombre et un se- cond nombre, caractérisé en ce qu'il comprend, en combinai- son: (a) une puce de semiconducteur; (b) un premier con- vertisseur numérique-analogique à condensateurs à N bits (2) sur la puce, comprenant N conducteurs d'entrée numéri- ques, un premier conducteur de sortie analogique (5), et des moyens pour combiner le premier signal d'entrée analo- gique avec un signal de sortie analogique qui est produit par le premier convertisseur numérique-analogique à conden- sateurs à N bits (2), pour produire un premier signal ana- logique combiné sur le premier conducteur de sortie analo- gique (5); (c) un second convertisseur numérique-analogique à condensateurs à N bits (3) sur la puce, comprenant N con- ducteurs d'entrée numériques, un second conducteur de sor- tie analogique, et des moyens pour combiner le second si- gnal d'entrée analogique avec un signal de sortie analogi- que qui est produit par le second convertisseur numérique- analogique à condensateurs à N bits (3), pour produire un second signal analogique combiné sur le second conducteur de sortie analogique; (d) un premier comparateur (4) sur la. puce, comportant un premier conducteur d'entrée qui est connecté au premier conducteur de sortie analogique (5), et un second conducteur d'entrée (6) recevant une première tension de référence;(e) un second comparateur (27) sur la puce comportant un premier conducteur d'entrée connecté au second conducteur de sortie analogique, et un second con- ducteur d'entrée recevant une seconde tension de référence; (f) un registre d'approximations successives (12) sur la puce, comprenant: (i) un registre à décalage (15) compre- nant N bits, avec un conducteur de sortie (16) pour chacun, (ii) des premiers moyens (7) connectés à un conducteur de sortie (64) du premier comparateur (4) et aux conducteurs de sortie (16) des N bits du registre à décalage (15), pour produire une première séquence de N nombres d'approxima- tions à N bits successifs, et pour les appliquer séquen- tlellement aux N conducteurs d'entrée numériques du premier convertisseur numérique-analogique à condensateurs à N bits (2), sous l'effet du décalage d'un état logique dans le re- gistre à décalage (15), depuis une position de bit de plus fort poids jusqu'à une position de bit de moindre poids de ce registre, et sous l'effet d'un ensemble de signaux de comparaison que produit respectivement le premier compara- teur (4), (iii) des seconds moyens (28) connectés à un con- ducteur de sortie (51) du second comparateur (27) et aux conducteurs de sortie (16) des N bits du registre à décala- ge (15), pour produire une seconde séquence de N nombres d'approximations à N bits successifs, et pour les appliquer séquentiellement aux N conducteurs d'entrée numériques du second convertisseur numériqueanalogique à condensateurs à N bits (3), sous l'effet du décalage de l'état logique dans le registre à décalage (15), depuis la position de bit de plus fort poids jusqu'à la position de bit de moindre poids, et sous l'effet d'un ensemble de signaux de compa- raison que produit respectivement le second comparateur (27). 2. Double convertisseur analogique-numérique à approximations successives sur une seule puce selon la re- vendication 1, caractérisé en ce que le registre à décalage (15) comprend N+1 bits, le double convertisseur analogique- numérique à approximations successives sur une seule puce comprenant des premiers moyens de commutation à N bits (9), pour émettre en série le i-ième bit, par ordre de poids dé- croissant, du i-ième nombre d'approximation à N bits qui est produit par les premiers moyens (7), sous l'effet du (i-l1)-ième décalage de l'état logique dans le registre à décalage (15), et des seconds moyens de commutation à N bits (301 destinés à émettre en série le i-ième bit, par ordre de poids décroissant, du i-ième nombre d'approxima- tion à N bits qui est produit par les seconds moyens (28), sous l'effet du (i+l)-ième décalage de l'état logique dans le registre à décalage (15), en désignant par i un entier ayant une valeur quelconque comprise entre 1 et N. 3. Double convertisseur analogique-numérique à approximations successives sur une seule puce selon la re- vendication 2, caractérisé en ce qu'un premier bit du re- gistre à décalage (15) est dans la position de bit de plus fort poids et un N-ième bit du registre à décalage (15) est dans la position de moindre poids, et en ce que la puce comprend des moyens de détection d'erreur (19) qui sont destinés à détecter une condition illégale consistant en ce que les N+Il bits du registre à décalage (15) ont tous le même état, et des moyens pour restaurer les premier et se- cond convertisseurs numérique-analogique à condensateurs à N bits (2, 3), et le registre d'approximations successives (12), sous l'effet de la condition illégale. 4. Double convertisseur analogique-numérique à approximations successives selon la revendication 2, carac- térisé en ce que N est égal à 18. 5. Double convertisseur analogique-numérique à approximations successives selon la revendication 1, carac- térisé en ce que le premier comparateur (4) comprend un am- plificateur différentiel a transistors à effet de champ (66, 67) qui comporte-des première et seconde bornes d'en- trée connectées respectivement aux premier et second con- ducteurs d'entrée (5, 6), et comprenant: (i) un premier étage (66) qui comprend des premier et second transistors à effet de champ d'entrée (69, 70) ayant des grilles connec- tées respectivement aux première et seconde bornes d'entrée, une première source de courant (82) qui fournit un premier courant constant aux sources des premier et second transis- tors à effet de champ (69, 70), et des premier et second 2642c920' dispositifs de charge (72, 73, 74, 75), qui sont respecti- vement connectés par des premier et second conducteurs (76, 77) aux drains des premier et second transistors à effet de champ (69, 70); (ii) un second étage (67) comprenant des troisième et quatrième transistors à effet de champ d'en- trée (79, 78) ayant des grilles connectées respectivement aux premier et second conducteurs (76, 77), une seconde source de courant (84) qui fournit un second courant cons- tant aux sources des troisième et quatrième transistors à effet de champ (79, 78), et des troisième et quatrième dis- positifs de charge (81, 80) qui sont respectivement connec- tés par des troisième et quatrième conducteurs (87, 86) aux drains des troisième et quatrième transistors à effet de champ (79, 78), (iii) un premier condensateur (90) ayant une première borne connectée au troisième conducteur (87) et une seconde borne connectée à un cinquième conducteur (91), et un second condensateur (88) ayant une première borne connectée au quatrième conducteur (86) et une seconde borne connectée à un sixième conducteur (89); (iv) un pre- mier transistor à effet de champ de mise à zéro automatique (95) qui est connecté entre le cinquième conducteur (91) et un second conducteur de tension de référence (VREF), et un second transistor à effet de champ de mise à zéro automati- que (94) qui est connecté entre le sixième conducteur (89) et le second conducteur de tension de référence (VREF), et (v) des moyens (VAZ) destinés à débloquer les premier et second transistors à effet de champ de mise à zéro automa- tique (95, 94), pour permettre l'établissement d'une ten- sion de décalage de sortie aux bornes des premier et second condensateurs (90, 88). 6. Procédé pour convertir des premier et second signaux audio pour donner des premier second nombres avec une résolution de N bits et une précision de N bits, sur une seule puce de circuit intégré, caractérisé en ce qu'il comprend les étapes suivantes: (a) on fabrique des premier et second convertisseurs numérique-analogique à condensa- teurs (2, 3), comprenant chacun N bits, des premier et se- cond comparateurs (4, 27), et un registre d'approximations successives (12) à deux. circuits de bascules, comprenant un seul-registre à décalage (15), sur la puce, en utilisant un processus de fabrication CMOS; (b) on restaure les premier et second circuits de bascules (7, 28) et le registre à dé- calage (15) et on charge un "1" dans un bit de plus fort poids du registre à décalage (15); (c) on-applique N si- gnaux de sortie du premier circuit de bascules (7) à N en- trées numériques respectives du premier convertisseur numé- rique-analogique à condensateurs (2), et on applique N si- gnaux de sortie du second circuit de bascules (28) à N en- trées numériques respectives du second convertisseur numé- rique-analogique à condensateurs (3); (d) on applique cha- que signal de sortie du registre à décalage (15) à la fois à une entrée correspondante du premier circuit de bascules (17) et à une entrée correspondante du second circuit de bascules (28); (e) on effectue simultanément les opérations suivantes: (i) on échantillonne un premier niveau de si- gnal du premier signal audio et on le bloque sous la forme d'un premier niveau de signal échantillonné dans le premier convertisseur numériqueanalogique à condensateurs (2), sous l'effet d'un signal de conversion, et (ii) on échan- tillonne un second niveau de signal du second signal audio et on le bloque sous la forme d'un second niveau de signal échantillonné dans le second convertisseur numérique-analo- gique à condensateurs (3), sous l'effet du signal de con- version; (f) on combine le premier niveau de signal échan- tillonné avec un premier niveau de signal de conversion qui est produit dans le premier convertisseur numérique-analo- gique à condensateurs (2), sous la dépendance du contenu du premier circuit de bascules (7) et du signal de conversion, -pour produire ainsi un premier signal combiné, et on combi- ne le second niveau de signal échantillonné avec un second niveau de signal de conversion qui est produit dans le se- cond convertisseur numérique-analogique à condensateurs (3) sous la dépendance du contenu du second circuit de bascules (28) et du signal de conversion, pour produire ainsi un se- cond signal combiné; (g) on produit un premier signal de données de comparateur qui est un "1" si le premier signal combiné dépasse un signal de seuil, et qui est un "0" dans le cas contraire, à la sortie du premier comparateur (4), et on produit un second signal de données de comparateur qui est un "1" si le second signal combiné dépasse le si- gnal de seuil et qui, dans le cas contraire, est au second niveau logique présent à la sortie du second comparateur (27); (h) on décale le "1" vers le bit de poids immédiate- ment inférieur du registre à décalage (15); (i) on intro- duit respectivement les premièreset secondesdonnées de com- parateur dans un bit du premier circuit de bascules (7) et dans un bit du second circuit de bascules (28), qui corres- pondent à un bit du registre à décalage (15) à partir du- quel le "1" est décalé à l'étape (h); (j) on émet en série les premières données de comparateur, à partir du bit du premier circuit de bascules (7) qui correspond à un bit du registre à décalage (15) à partir duquel le "1" est décalé à l'étape (h), et on émet en série les secondes données de comparateur à partir du bit du second circuit de bascules (28) qui correspond à un bit du registre à décalage (15) à partir duquel le "1" est décalé à l'étape (h).