Brevet FR2641128A1 — publié le 19900629

La présente invention concerne un dispositif de mémoire morte programmable effaçable électriquement et un procédé pour l'effaçage et la programmation de celle-ci et, plus particulièrement, une EEPROM apte à être effacée et programmée sans perturbations de cellules mémoire non sélectionnées durant une opération d'effaçage ou de prograrmation et un procédé pour l'effacement et la prograsoation à cette fin. Une EEPROM est une mémoire morte qui peut être effacée et reprogrammée électriquement en circuit. Il existe diverses technologie pour les éléments de mémoire de base utilisés dans 1'EEPROM, mais le plus largement utilisé est basé sur un transistor à grille flottante comportant un oxyde en tunnel à grille flottante (FLOTOX) qui a été mis au point à partir du transistor a grille flottante du type EPROM à effacement par ultra-violet. Le transistor à grille flottante de 1'EEPROM FLOTOX est l'élément de mémoire qui peut être effacé et programmé électriquement en utilisant le passage en tunnel d'électrons à partir d'un drain vers une grille flottante et depuis la grille flottante jusqu'au drain via l'oxyde en tunnel d'environ 10 nm (voir brevet US 4 203 158).Toutefois, lorsque le transistor du type FLOTOX est effectivement utilisé dans un réseau de cellules mémoire, une cellule EEPROM, c'est-a-dire une cellule de bit, avec un seul transistor de type FLOTOX n'est pas suffisante pour le fonctionnement propre de la mémoire, mais un second transistor appelé un transistor de sélection est nécessaire. Si un transistor de sélection n'est pas utilisé pour chaque cellule EEPROM, une haute tension appliquée a un drain apparaît sur des drain d'autres cellules de la même ligne de bits (ou colonne), conduisant à un effacement de cellules non sélectionnées. Ceci est appelé la perturbation de cellule.Par suite, l'exigence de non seulement deux transistors mais également d'une surface de tunnel supplémentaire dans des transistors à grille flottante a pour résultat qu'une surface de puce trop importante doit être prévue pour des dispositifs EEPROM FLOTOX à haute densité. Afin de résoudre un tel inconvénient, une cellule EEPROM instantanée, qui peut utiliser un transistor par bit et qui peut effacer instantanément les contenus de toutes les cellules mémoire, a été mis au point. La structure de base de cette cellule est similaire å celle d'un transistor à double grille flottante au polysilicium de l'EEPROM de la technique antérieure. Mais, la différence significative entre les deux est que les bords de la région de source ou de drain et la grille flottante se recouvrent via un mince oxyde de grille. Le réseau de cellules mémoire utilisant 1'EEPROM d'une telle structure est décrit dans le brevet US 4 698 787.La cellule mémoire de ce brevet est effacée par un passage en tunnel Fowler-Nordheim (F-N) d'électrons via la zone de chevauchement depuis la grille flottante jusqu a la région de source, et est programmée par l'injection d'électrons en excès à partir d'une région de canal jusqu'à la grille flottante. Dans le réseau de cellules mémoire de ce brevet, les grilles de commande de cellules dans les rangées respectives sont connectées aux lignes de oots correspondantes respectives (ou lignes X), les drains des cellules dans les colonnes respectives sont connectées aux lignes de bits correspondantes respectives (ou lignes Y) et les sources des cellules sont connectés en commun à une unique ligne de source commune.Dans ce réseau de cellules mémoire, du fait que l'opération d'effacement des cellules est réalisé en appliquant des tensions élevées à la ligne de source commune et par la mise à la terre de toutes les lignes de mots, il existe une limitation qui est que la totalité des cellules sur la même puce sont effacées en une fois. En outre, du fait que la programmation des cellules est réalisée en appliquant des tensions élevées au drain de la cellule afin de produire les électrons en excès, il est nécessaire de faire circuler un courant de drain important. Par suite, une source d'alimentation en tension élevée ayant une capacité de courant importante est nécessaire pour la programmation de la cellule depuis l'extérieur de la puce. Une autre technique antérieure de l'EEPROM instantané est une cellule EEPROM ayant une structure de NON ET qui est décrite dans 1988 SYMPOSIUM ON CLUSE CIRCUITS, DIGEST OF TECHNICAL PAPERS, aux pages 33 et 34. En se référant à la fig. i, en liaison avec la technologie décrite dans cet article, celui-ci illustre un schéma de circuit équivalent d'un réseau de cellules mémoire EEPROM instantané 10 dans lequel un ensemble de chaines de mémoires MS11 à MS22 connectées entre chacune des lignes de bits (ou lignes de colonnes) BL1 et BL2 est la terre sont disposées en rangées et en colonnes.Chacune des chaines de mémoires (ou cellules NON ET) est celle de chemins drain-source d'un transistor de sélection de chaines ST, de cellules mémoire MCl à MC8 de huit bits et un transistor de sélection de terre GT qui sont connectés en série. Une ligne de sélection de chaine SSLk, des lignes de mots WLkl à WLk8 et une ligne de sélection de terre GSLk sont respectivement connectées aux grilles de transistors de sélection ST dans des chaines de mémoire MSkl à MSk dans la "k" ième rangée, et aux grilles de commande des cellules mémoire MC1 à MC8 et à la grille des transistors de sélection de terre GT ("k" représente un nombre entier positif). Chacune des cellules mémoire MCI à MC8 présente une structure identique à celle des autres. La structure est fabriquée au moyen de la technologie connue de double grille de polysilicium équivalente à celle de la cellule EEPROM instantanée mentionnée ci-dessus. Le bord de la grille flottante chevauche le bord du drain, l'oxyde de grille de 10 nm étant interposé entre ceux-ci. La grille flottante et la grille de commande sont respectivement constituées d'une première et d'une seconde couche de polysilicium. L'épaisseur d'oxyde entre la grille flottante et la grille de commande est environ de 25 nm On procédera à l'examen concernant les opérations de programmation, d'effacement et de lecture par référence à la description de l'article. L'opération d'effacement des cellules mémoire respectives peut être réalisée par un tunnel F-N d'électrons depuis les canaux jusqu'aux grilles flottantes. Par exemple, l'effacement de la totalité des cellules mémoire MCI à MC8 dans des chaines de mémoires MS11 et MS12 de la première rangée peut être réalisé en appliquant 13 volts aux lignes de mots WLll à WL18 et en appliquant également O volt à toutes les lignes de bits BL1 et BL2, après le passage des transistors de sélection de chaines ST et des transistors de sélection de terre GT l'état passant en appliquant 5 volts à la ligne de sélection de chaînes SSL1 et à la ligne de sélection de terre & S1. Par suite, chacune des cellules mémoire MC1 à MC8 dans les chaînes de mémoires MS11 et MS12 est effacée jusqu'à un transistor à enrichissement ayant une tension de seuil positive (Vte = 0,5 à 2 volts) par absorption d'électrons dans la grille flottante. Par ailleurs, l'opération de programmation peut être effectuée par chaque bit sélectionné par passage en tunnel d'électrons depuis la grille flottante jusqu'au drain. Par exemple, pour programmer sélectivement une cellule mémoire MC4 dans la chaîne de mémoire MS11, après avoir provoquer respectivement le passage à l'état passant et à ltétat blQqué du transistor de sélection de chaîne ST et du transistor de sélection de terre GT en appliquant respectivement 20 volts et la terre sur la ligne de sélection de chaines SSL1 et sur la ligne de sélection de terre GSL, il est appliqué 20 volts sur des lignes de mots non sélectionnées WLli à WL13 entre la ligne de bits sélectionnée BL1 et la ligne de mots sélectionnée WL14 et la terre est également appliquée à la ligne de mots sélectionnée WL14 et aux lignes de mots non sélectionnées WL15 à WLIB. Par suite, des tensions élevées sur la ligne de bits BL1 sont transférées vers le drain de la cellule mémoire sélectionnée MC4 via les cellules mémoire non sélectionnées MCI à MC3 dans la chaîne de mémoire S11, puis les électrons dans la grille flottante s'écoulent a l'extérieur dans le drain de MC4 vìa la région de chevauchement, en raison de la différence de tension entre le drain et la grille flottante MC4.Il en résulte que la cellule mémoire MC4 est programmée dans un transistor à appauvrissement ayant une tension de seuil négative (Vtp = -2 à -5 volts). L'opération de lecture de la cellule mémoire MC4 dans la chaîne de mémoire MSII peut être réalisée par la mise à la terre de la ligne de mots WLl4 et en appliquant la tension d'alimentation VCC (= 5 volts) aux lignes de sélection de chaine et de terre SSLI et GSL1 et aux lignes de mots non sélectionnées WL11 à WL13 et WL15 à WL18. Si la cellule mémoire MC4 a déjà été programmée, le courant circulera sur la ligne de bits BL1 du fait de la conduction de la cellule mémoire MC4. Toutefois, si la cellule mémoire MC4 était une cellule effacée, le courant ne circulerait pas sur la ligne de bits BL1 du fait de la non conduction de la cellule mémoire MC4. Par suite, un amplificateur de lecture peut effectuer une lecture en détectant le courant sur la ligne de bits BL1. Du fait que la chaine de mémoires telle que mentionnée ci-dessus est connectée a travers un trou de contact sur la ligne de bits et comprend deux transistors de sélection par huit bits, celle-ci peut être appliquée aux dispositifs de mémoire à haute densité. En outre, du fait que le chaine de mémoire peut être effacée et programmée par tunnel F-N d'électrons, la dissipation de courant est très faible pendant sont fonctionnement. Par suite, celle-ci présente l'avantage d'être apte à utiliser un générateur d'impulsions de haute tension sur puce nécessaire pour un effaçage et une programmation utilisant une alimentation unique (alimentation de 5 volts). Toutefois, la cellule NON ET présente les problèmes ci-après. Le premier problème est la perturbation de la cellule mémoire non sélectionnée qui se produit durant l'opération de programmation. Par exemple, on supposera que la cellule mémoire MC4 dans la chaine de mémoire MSll est en cours de programmation. Les lignes de mots WLli à WLl3 sont alimentées par la tension de passage (20 volts) supérieure à la tension d'effacement (13 volts) nécessaire pour effacer afin de transférer la tension de programmation (20 volts) appliquée sur la ligne de bits BLI au drain de la cellule mémoire MC4. Par suite, les cellules mémoire programmées sur d'autres lignes de bits connectées aux lignes de mots WL11 à WLl3, à savoir les cellules mémoire MC1 a MC3 dans la chaine de mémoires MSl2, peuvent être automatiquement effacées.Par suite, il est impossible d'effacer et de programmer chaque ligne de mots du réseau mémoire et il existe une limitation qui est que la programmation devra être effectuée séquentiellement depuis la cellule la plus basse jusqu'à la cellule la plus haute. Le deuxième problème est le sureffacement des cellules mémoire, c'est-à-dire l'augmentation de la tension de seuil des cellules effacées. Pendant l'opération de programmation, du fait que la tension de passage (20 volts) supérieure même à la tension d'effacement (13 volts) est appliquée aux lignes de mots au dessus de la ligne de mots sélectionnée (désignée ciaprès comme "ligne de mots de passage") par exemple, les lignes de mots WL1l à WL13 dans lesquelles MC4 dans la chaine de mémoires MS11 est sélectionnée, le sureffacement des cellules mémoire se produit au niveau des cellules mémoire non sélectionnées sur les lignes de mots de passage.Suivant la répétition de l'effacement et de la programmation, même lorsque la tension d'effacement élevée est appliquée en continu aux cellules mémoire programmées dans des états effacés, le sureffacement se produit. Par suite, l'existence d'une cellule quelconque sureffacée dans une chaine de mémoires ralentit la vitesse de lecture de la cellule programmée dans la chaîne de mémoires ou, dans le pire des cas, provoque une erreur de lecture. Le troisième problème est la perturbation des cellules du à la surprogrammation. Durant l'opération de programmation, du fait que la ligne de mots de la cellule mémoire reliée juste en-dessous de la cellule mémoire sélectionnée est mise à la terre, si la cellule mémoire sélectionnée est surprogrammée, la tension de programmation élevée (20 volts) est transférée au drain de la cellule mémoire suivante via le chemin de drainsource de la cellule mémoire sélectionnée, amenant ainsi la cellule mémoire suivante à être programmée de manière non souhaitée. Un but de la présente invention est de créer un réseau de cellules NON ET et son circuit périphérique apte à effectuer un effacement et une programmation pour chaque ligne de mots dans un dispositif de mémoire rémanente à haute densité. Un autre but de la présente invention est de créer un dispositif EEPROM de type NON ET à haute densité présentant une grande fiabilité sans perturbations des cellules pendant une opération de programmation ou d'effacement. Un autre but de la présente invention est de créer un dispositif EEPROM apte à empêcher un sureffacement ou une surprogrammation pendant une opération de programmation et d'effacement répétitive et de créer un procédé d'effacement et de programmation dans celui-ci. Un autre but encore de la présente invention est de créer un dispositif EEPROM apte à réduire la dimension des cellules de celui-ci sans la charge de l'isolement, en utilisant une faible tension de programmation. Afin de réaliser le but, un dispositif de mémoire effaçable et programmable électriquement à semiconducteur comprend un réseau de cellules mémoire comprenant un ensemble de lignes de bits disposées en colonnes et un ensemble de chaînes de mémoires disposées en rangées et en colonnes, chaque chaine de mémoires comprenant un premier et un deuxième transistors chacun comportant une grille, un drain et une source et un ensemble de transistors à grille flottante du type à appauvrissement chacun comportant une grille de commande, une grille flottante, une source et un drain, chacune des chaînes de mémoires dans la même colonne respective étant connectée entre la ligne de bits correspondante et un potentiel de référence, et des chemins de drain source du premier transistor, les transistors à grille flottante et les deuxièmes transistors dans chacune des chaînes de mémoires étant connectés en série l'un à l'autre entre la ligne de bits correspondante et le potentiel de référence, le réseau de cellules mémoire comprenant une ligne de sélection de chaînes connectée aux grilles des premiers transistors dans chacune des chaînes de mémoires dans la même rangée, un ensemble de lignes de mots connectées aux grilles de commande des transistors à grille flottante dans chaque chaîne de mémoires dans la même rangée et une ligne de sélection de terre connectée aux grilles des deuxièmes transistors dans chaque chaine de mémoires de la même rangée un décodeur de rangée servant à sélectionner des chaînes de mémoires dans la même rangée et à fournir des tensions prédéterminées aux lignes de sélection de chaine et de terre et aux lignes de mots connectées aux chaînes de mémoires sélectionnées en conformité avec une opération d'effacement, de programmation ou de lecture un décodeur de colonne servant à relier des lignes de bits à une ligne de données en conformité avec le mode de fonctionnement un moyen servant à précharger les lignes de bits non sélectionnées au cours de l'opération de programmation de sorte à empêcher l'effacement des transistors à grille flottante non sélectionnés un circuit de commande de programmation connecté à la ligne de données servant à fournir une tension de programmation à la ligne de bits sélectionnée pendant l'opération de programmation un moyen pour la mise à la terre de toutes les lignes de bits pendant l'opération d'effacement, et un générateur de contre polarisation servant à appliquer une tension de contre polarisation durant l'opération de lecture à une région de puits dans laquelle le réseau de cellules mémoire est formé. Un autre mode de réalisation de la présente invention crée un circuit de maintien pour la lecture des états de mémoire des cellules mémoire et pour le préchargement des lignes de bits respectives à une tension prédéterminée en conformité avec les états effacés des cellules mémoire sélectionnées afin d'empêcher un sureffacement. D'autres buts et avantages de la présente invention deviendrontplus apparents à partir de la description détaillée suivante lorsque celle-ci est prise en liaison avec les dessins annexés dans lesquels La fig. 1 est un schéma de circuit équivalent d'une cellule EEPROM comportant une structure NON ET de la technique antérieure. La fig. 2A est un schéma de circuit équivalent d'une partie d'un dispositif de cellules mémoire EEPROM en conformité avec la présente invention. La fig. 2B est une vue en coupe d'une cellule mémoire selon la fig. 2A. La fig. 3 est un schéma de circuit équivalent de la cellule mémoire. La fig. 4 est un graphique montrant le résultat de la prévention des perturbations produites par la tension de passage en conformité avec la présente invention. La fig. 5 est un graphique servant à montrer le résultat de la prévention de la perturbation produite par surprogrammation en conformité avec la présente invention. La fig. 6 est un schéma de circuit simplifié en conformité avec la présente invention. La fig. 7 est un schéma de circuit simplifié d'un générateur de contre polarisation applicable à la présente invention. La fig. 8 est un chronogramme servant à montrer le fonctionnement du générateur de contre polarisation de la fig. 7. La fig. 9 est un chronogramme servant a montrer l'opération d'effacement du circuit de la fig. 6 en conformité avec la présente invention. La fig. 10 est un chronogramme servant à montrer l'opération de programmation du circuit de la fig. 6 en conformité avec la présente invention. La fig. 11 est un schéma de circuit simplifié d'un autre mode de réalisation en conformité avec la présente invention. La fig. 12 est un chronogramme servant à montrer l'opération d'effacement du circuit de la fig. 11, et La fig. 13 est un graphique servant à montrer le résultat de la prévention de sureffacement en conformité avec la présente invention. En se référant à la fig. 2A, un réseau de cellules mémoire EEPROM est illustré en conformité avec la présente invention. Sur le dessin, les mêmes symboles que ceux de la fig. 1 représentent les mêmes parties ou êléients que ceux de la fig. 1. La disposition des chaînes de mémoires du réseau de mémoire EEPROM 10 est la même disposition de celle de la technique antérieure de la fig. 1. La fig. 2A illustre seulement les chaines de mémoires MSll et MS12 dans la rangée supérieure qui sont connectées aux lignes de bits BL1 à BL4 disposées en colonnes. Il conviendra de noter que les "m" chaines de mémoire connectées aux lignes de bits respectives BLi à BL4 sont disposées "m" en rangées.D'une manière générale, une chaine de mémoires MSkw dans la "k"ième rangée et la "w ième colonne est réalisée au moyen d'un transistor de sélection de chaîne STkw du type TEC MOS à canal X, des "n" cellules mémoire DTkwl à DTkwn respectivement constituées des transistors MOS à grille flottante du type à appauvrissement et d'un transistor de sélection de terre GTkw du type TEC MOS à canal N.Le drain et la source du transistor de sélection de chaînes STkw sont respectivement connectés à la ligne de bits BLw de métal ou de polysilicium via un trou de contact et à la région de drain de la cellule mémoire DTk 4. Les chemins de drain-source des cellules mémoire DTkwl à DTkwn sont connectés en série et la source de la cellule mémoire DTkwn dans le dernier bit est connectée au drain du transistor de sélection de terre GTks dont la source est mise à la terre. Le nombre n de cellules mémoire, c'est-à-dire bits, devra être de 2k. Toutefois eu égard à la résistance de canal des cellules mémoire respectives, le nombre de bits préféré par chaîne de mémoires est de huit. Les grilles des transistors de sélection de chaînes STkl à STk8, les grilles de commande des cellules mémoire DTkll à DTkQl à DTkln à DTkin et les grilles des transistors de sélection de terre GTkl à GTkR dans les chaines de mémoire MSkl à MSk#dans la "k"ième rangée sont respectivement connectées à une ligne de sélection de chaines SSLk, aux lignes de mots WLK1 à WLKn et à une ligne de sélection de terre GSLk. En se référant à la fig. 2B, une vue en coupe de la cellule mémoire dans les chaînes de mémoires respectives est illustrée. La structure de la cellule mémoire DT comporte une région de drain 14 et une région de source 16 qui sont séparées par une région de canal 18 sur la surface d'une région de puits P 12 formée sur un substrat à semi-conducteur du type N 20. Une grille flottante 22 formée par un premier polysilicium est séparée par une couche d'oxyde de grille 28 d'environ 100 A sur la région du canal 18. Une partie de bord de la grille flottante 22 chevauche une partie de bord de la région de drain 14 via une couche d'oxyde (région de chevauchement 30) ayant une épaisseur uniforme par rapport à celle de la couche d'oxyde de grille 28.Une couche d'oxyde intermédiaire 24 d'environ 280 A est formée sur la grille flottante 22 et une grille de commande 26 d'un deuxième polysilicium est formée sur la couche d'oxyde intermédiaire 24. La région de canal 18, est la région implantée avec des impuretés du type n, telles que l'arsenic ou le phosphore, avant la formation de la grille flottante 22. Par suite, la cellule mémoire DT fonctionne comme un transistor MOS à grille flottante du type à appauvrissement ayant une tension de seuil vierge (Vto) d'environ -3 volts. Le réseau de cellules mémoire 10 est fabriqué dans la région de puits p 12 à laquelle une tension de contre polarisation négative est appliquée seulement pendant une opération de lecture en conformité avec la présente invention afin d'empêcher le courant de fuite de circuler via les régions de canal des cellules de mémoire effacées. En conformité avec la présente invention, des opérations d'effacement, de programmation et de lecture du réseau de cellules mémoire 10 seront examinées par référence au schéma de circuit équivalent tel que représenté a la fig. 2A. L'effacement des cellules mémoire effectué avant programmation peut être effectué pour soit la totalité des cellules, soit des cellules sélectionnées sur une ligne de mots. L'effacement électrique d'une cellule mémoire correspond à l'écriture d'une donnée binaire "1" dans la cellule. De manière initiale1 la totalité des cellules mémoire demeurent en des états complètement éliminés, c'est-à-dire des états programmés, de changements d'électrons provenant des grilles flottantes de celles-ci. Dans ce cas, pour effacer toutes les cellules mémoire, toutes les lignes de bits BL1 à BL et lignes de sélection de terre GSL1 à GSLn sont mises à la terre et la totalité des lignes de sélection de chaînes SSL1 à SSLn sont alimentées par la tension d'alimentation de Vcc (5 volts) afin de rendre passant les transistors de sélection de chaines.Au même moment, l'impulsion d'effacement Ve de 19 volts est instantanément appliquée à la totalité des lignes de mots. A cette condition, l'effacement des cellules mémoire respectives peut être réalisé par le passage en tunnel F-N d'électrons depuis le canal 18 jusqu'à la grille flottante 22. Les cellules mémoire effacées sont des transistors MOS à enrichissement comportant des tensions de seuil effacées Vte d'environ 1 volt. L'explication concernera l'effacement (effacement de page) des cellules mémoire d'une rangée. Pour des raisons de convenance d'explication, celle-ci sera décrite par référence à l'opération d'effacement des cellules mémoire DT113 à DT1 3 sur la ligne de mots WL13 de la fig. 2A. Cette opération d'effacement peut être réalisée par la mise à la terre de la totalité des lignes de bits BLI à BL après avoir appliqué l'impulsion d'effacement Ve de 19 volts à la ligne de mots sélectionnée WL13 et avoir appliquée la tension d'alimentation de 5 volts à la totalité des lignes de mots non sélectionnées WL11, WL12 et WLî4 à WLln et à la ligne de sélection de chaînes SSLl, rendant ainsi possible d'effectuer une opération d'effacement de page qui efface la totalité des cellules mémoire DT113 à DT123 disposées au niveau de la ligne de mots sélectionnée WL13. Ensuite, une explication sera fournie concernant la programmation de la cellule mémoire DT113 dans la chaîne de mémoires MSll. La programmation d'une cellule mémoire consiste à écrire un état d'appauvrissement de la cellule, c'est-à-dire la donnée binaire "O", dans la cellule.Cette programmation consiste à appliquer le potentiel de terre à la ligne de mots sélectionnée WL13 et à la ligne de sélection de terre GSL1, à appliquer la tension d'alimentation Vcc aux lignes de mots WL14 à WLln entre la ligne de mots sélectionnée WL13 et la ligne de sélection de terre GSL1, à appliquer la tension d'impulsion de passage de 15 volts aux lignes de mots WLll et WL12 entre la ligne de sélection de chaines SSL1 et la ligne de mots sélectionnée WL13, à appliquer une impulsion de programmation Vpgm de 13 volts à la ligne de bits sélectionnée BL1 et à appliquer une tension de protection d'effacement Vei aux lignes de bits non sélectionnées BL2 à Blot. Par suite, du fait que la tension de programmation Vpgm est transférée au drain de la cellule mémoire DT113 dans la chaine de mémoires MS11 via les chemins de drain-source du transistor de sélection de chaînes ST et des cellules mémoire DT111 et DT112, la cellule mémoire DT113 est programmée en un transistor MOS à appauvrissement comportant une tension de seuil de programmation Vtp d'environ -4 volts par la mise en tunnel F-N d'électrons depuis la grille flottante jusqu'au drain de celle-ci. L'application de la tension d'alimentation Vcc aux lignes de mots WL14 à WL1 en-dessous de la ligne de mots sélectionnée WL13 a pour but d'éviter une programmation indésirable de la cellule mémoire DT114 juste en-dessous de la cellule mémoire sélectionnée DT113 qui peut se produire par la surprogrammation de la cellule DT113. Ceci est la raison pour laquelle le champ électrique entre le drain et la grille flottante de la cellule mémoire DT114 est suffisamment réduit par l'impulsion de programmation Vpgm transférée au drain de la cellule DT114 en raison de la surprogrammation de la cellule DT113, et la tension d'alimentation Vcc appliquée à la grille de la cellule DT114. L'application de la tension de protection d'effacement Vei aux lignes de bits non sélectionnées BL2 à BLR a pour but d'empêcher un effacement indésirable des cellules mémoire DT121 à DTLi1 et DT122 à DT1t2 connectées aux lignes de mots VL11 et VL12 auxquelles la tension de passage Vp est appliquée. Du fait que la tension de protection d'effacement Vei est transférée aux drains respectifs des cellules mémoire DT121 à DT1ss1 et DT122 à DT1P2, le tunnel F-N des électrons depuis la grille flottante jusqu'au drain ne peut pas se produire. Par suite, la programmation de celles-ci ne peut pas être effectuée. Après l'achèvement de la programmation mentionné cidessus, pour lire de la cellule mémoire DT113 dans la chaine de mémoires MSll, la tension d'alimentation est appliquée à la ligne de sélection de chaînes SSL1, aux lignes de mots non sélectionnées WL11, WL12 et WL14 à WL1e et à la ligne de sélection de terre GSL1, et la tension de terre est appliquée à la ligne de mots sélectionnée WL13. Au même moment, une tension de lecture d'environ 2 volts provenant de l'amplificateur de lecture est appliquée à la ligne de bits BL1 et la tension de contre polarisation de -3 volts est appliquée à la région de puits P dans laquelle le réseau mémoire 10 est formé comme mentionné précédemment. Par suite, du fait que la cellule mémoire DT113 agit comme un transistor MOS en mode à appauvrissement, la cellule DT113 est rendue conductrice. Sur la même ligne, le transistor de sélection de chaines ST11, les cellules mémoire DTlll, DTl12 et DT114 à DTI1e et le transistor de sélection de terre GTll dans la chaine de mémoires MSIl se trouvent à l'état passant par application de la tension d'alimentation Vcc aux grilles ou grilles de commande de ctux-ci.Par suite, la donnée qui se trouve dans la cellule mémoire sélectionnée DT113 peut être lue par la détection de l'état de courant de la ligne de bits DLI grace à la circulation de courant provenant de la ligne de bits BL1 vers la chaîne de mémoires MSll via l'amplificateur de lecture connecté à la ligne de bits BL1. Si la cellule mémoire DT113 est une cellule effacée, lors de l'opération de lecture telle que mentionnée précédemment, la cellule mémoire DT113 se trouve à l'état bloqué.Au moment de la lecture, la raison pour laquelle la tension de contre polarisation d'environ -3 volts est appliquée à la région de puits P12 est de couper complètement la circulation de courant via la cellule demeurant à l'état bloqué. Ainsi qu'il sera examiné ciaprès, plus la région de canal 12 est dopée avec des impuretés de type N, plus la perturbation des cellules diminue. Toutefois, la cellule maintenue à l'état bloqué qui comporte une région de canal très dopée, peut provoquer une erreur de lecture en raison du courant de fuite se produisant au moment de la lecture. Une telle erreur de lecture peut être remarquablement réduite par l'application de la tension de contre polarisation à la région de puits P12. Il conviendra de noter que la perturbation, c'est-à- dire l'opération d'effacement indésirable, des cellules non sélectionnées par l'impulsion de passage au cours d'une opération de programmation, peut être empêchée par la fabrication des cellules mémoire comportant des transistors MOS à grille flottante du type à appauvrissement ayant une tension de seuil vierge négative Vto, et par le préchargement des lignes de bits non sélectionnées à la tension de protection d'effacement Vei. La raison en sera expliquée de manière détaillée par référence à un schéma de circuit équivalent d'une cellule mémoire illustré à la fig. 3. En se référant à la fig. 3, la capacité de couplage entre la grille de commande 40 et la grille flottante 42 est représentée par Cg. Les capacités de couplage entre la grille flottante 42, la source 44, le drain 46 et le canal 48 sont représentés de manière illustrative par Cs, Cd, et Cc. A présent, pendant une opération de programmation, l'examen portera sur une cellule mémoire d'une ligne de bits non sélectionnée à laquelle l'impulsion de passage Vb est appliquée. La cellule mémoire conduit par application de la tension de passage Vp à la grille de commande 40.Du fait que la tension de protection d'effacement Vei est appliquée à la source 44, au canal 48 et au drain 46, la tension de grille flottante Vfg de la cellule mémoire par rapport au potentiel de terre sera représenté par l'équation suivante (1) Vfg = rg.Vp + (1 -rg).Vei - rg.(Vt -Vto) .... (1) où le rapport de couplage rg = Cg / (Cg + Cs + Cc + Cd) et où Vt est la tension de seuil lorsque la cellule mémoire a été effacée ou programmée. Par suite, la tension Vgox appliquée à l'oxyde de grille de la cellule mémoire sera représentée par l'équation suivante (2) Vgox = Vfg - Vei = rg.(Vp -Vt) - rg.(Vei - Vto) ..(2) Ainsi qu'on peut le voir dans l'équation (2), un effacement indésirable de la cellule mémoire avec la tension d'impulsion de passage Vp se produit dans le pire des cas lorsque la cellule mémoire se trouvait à l'état programmé (Vt = Vtp = -4 volts).En outre, la tension inférieure devient la tension de passage Vp et la tension de seuil vierge Vto, et également la tension la plus élevée devient la tension de protection d'effacement Vei, alors la tension inférieure devient la tension Vgox. Par suite, il peut être facilement compris à partir de l'équation (2) que l'effacement indésirable de la cellule mémoire non sélectionnée sera empêché. Cependant, du fait que l'établissement de la tension de protection d'effacement Vei à une valeur trop élevée présente le danger d'amener les cellules sur les colonnes non sélectionnées situées au niveau de la rangée sélectionnée à être programmé, le choix d'une valeur appropriée est préférable. Rendre la tension de seuil vierge Vto négative non seulement empêche un effacement indésirable à une tension de passage Vp constante mais également abaisse la tension de passage Vp elle-même requise pour la programmation. Ainsi qu'on peut le voir à l'équation (1), à Vt constant, plus faible est Vto, plus faible est la tension de grille flottante Vfg. Durant une opération de programmation, la tension appliquée à la couche d'oxyde de grille de la cellule mémoire sélectionnée est (Vpgm - Vfg). Par suite, si Vfg est bas, il est possible que la cellule mémoire soit programmée à une faible tension de programmation Vpgm. La tension d'impulsion de passage Vp requise pour transférer cette tension de programmation Vpgm au drain de la cellule sélectionnée est (Vpgm + Vt). Par suite, si la tension d'impulsion de passage Vtgm est basse, la tension Vp peut également être établie à un niveau bas. En outre, du fait que le fait de rendre la tension de seuil vierge négative consiste à abaisser l'effet de corps de la cellule, il est d'un grand secours de transférer la tension de programmation Vpgm au drain de la cellule sélectionnée à une faible tension de passage. Par suite, du fait que le dispositif EEPROM de la présente invention utilise une tension de programmation et une tension de passage inférieures à celles de la technique antérieure, l'impératif d'isolation entre les cellules peut être réduit grâce à quoi la dimension de la puce peut être facilement réduite. En se référant aux fig. 4 à 6, divers résultats de mesure sont illustrés conformément à la fabrication d'une cellule occupant 2,4 pin x 3,1 pin selon une norme de conception d'environ 1,2 pin dont le rapport de couplage (rg) est de 0,6. La fig. 4 représente le résultat de la mesure de la tension de seuil Vtp, en faisant varier la tension d'impulsion de passage de 9 volts à 20 volts, après la fabrication de cellules mémoire ayant respectivement les tensions de seuil vierge Vto de 0,5 volts et de -3 volts et en programmant ensuite les deux cellules à une tension de seuil d'environ -3,5 volts. La largeur d'impulsion de la tension d'impulsion de passage Vp employée est de 100-ms et la tension de protection d'effacement Vei de O volt et de 4 volts est utilisée. Ainsi qu'on peut le voir à la fig. 4, la valeur de l'impulsion de passage Vp de la cellule mémoire ayant la tension de seuil vierge de -3 volts augmente d'environ 6 volts, dans la plage de la tension de seuil utilisable pour la même tension de protection d'effacement, plus que celle de la cellule mémoire ayant la tension de seuil vierge de 0,5 volts. En outre, la valeur de Vp, dans le cas de la cellule mémoire ayant la tension de protection d'effacement Vei de 4 volts, augmente d'environ 4 volts de plus que dans le cas de la cellule mémoire ayant une Vei de O volt. Par suite, la cellule mémoire ayant la tension de seuil vierge de -3 volts peut être suffisamment programmée sans perturbation de la cellule non sélectionnée utilisant la tension d'impulsion de passage Vp allant jusqu'à 19 volts, lorsque la tension de protection d'effacement Vei de 4 volts est appliquée à la cellule. L'effet de l'empêchement de perturbation de la cellule non sélectionnée du à la surprogrammation en appliquant 5 volts aux lignes de mots en-dessous de la ligne de mots sélectionnée est illustré à la fig. 5. La fig. 5 est représentative d'un résultat de mesure montrant la variation de la tension de seuil Vte d'une cellule mémoire effacée juste en-dessous de la cellule mémoire sélectionnée, eu égard à la tension d'impulsion de progra ation Vpgm, lorsque une tension de zéro volt, et la tension d'alimentation (5 volts) sont respectivement appliqués aux lignes de mots des cellules mémoire non sélectionnées en-dessous de la cellule mémoire sélectionnée qui est surprogrammée durant une programmation dans le réseau de cellules mémoire de la présente invention.Ainsi qu'on le verra à la fig. 5, la tension d'impulsion de programmation Vpgm appliquée à la ligne de bits sélectionnée peut être autorisée jusqu'a 18 volts sans perturbation des cellules par le fait de la surprogrammation, lorsque 5 volts est appliqué à la ligne de mots de la cellule non sélectionnée en-dessous de la cellule sélectionnée. La fig. 6 représente un schéma de circuit d'un dispositif EEPROM en conformité avec la présente invention. En se référant à la fig. 6, un réseau de cellules mémoire 10 est semblable à celui de la fig. 2A. Un décodeur de rangée 60 sélectionne les chaînes de mémoires dans une rangée en conformité avec les signaux d'adresses de rangée en entrée et applique des signaux de commande à la ligne de sélection de chaines, à la ligne de sélection de terre, et aux lignes de mots qui sont connectées aux chaînes de mémoires sélectionnées.Un décodeur de colonne 70 comprend des transistors MOS à canal N MYI à MYX dont les chemins de drain-source sont connectés entre chacune des lignes de bits BLI à BLX et à une ligne de données 57 pour le couplage de la ligne de données avec la ligne de bits sélectionnée en conformité avec les signaux de sélection de colonne Y1 à YQ qui sont commandés par des signaux d'adresses de colonne et dont les grilles sont respectivement connectées aux signaux de sélection de colonne Y1 à Un circuit de précharge 50 comprend des transistors MOS à canal n MP1 à MP# dont les sources sont respectivement connectées aux lignes de bits BL1 à BLp, dont les drains sont connectés à la tension d'impulsions de protection d'effacement Vei et dont les grilles sont connectées à un signal de précharge PICH servant à précharger la tension de protection d'effacement Vei sur les lignes de bits BL1 à BLQ en réponse au signal de précharge PCH pendant l'opération de programmation. Un amplificateur de lecture 80 est connecté à la ligne de données 57 pour la lecture de données de la cellule sélectionnée en conformité avec l'état du courant de la ligne de bits sélectionnée par le décodeur de colonne 70 durant l'opération de lecture. Toutefois, l'amplificateur de lecture 80 est un circuit flottant connu dans une opération de lecture ou de programmation. Un circuit de commande de programmation 90 est connecté à la ligne de données 57 pour transférer la tension de programmation Vpgm à la ligne de bits sélectionnée en réponse à la donnée en entrée durant une programmation. Le circuit de commande de programmation 90 devient un état flottant sur la ligne de données 57 durant l'opération d'effacement.Le circuit de commande de programmation 90 comprend une porte NON ET 94 recevant une donnée en entrée et le signal de précharge PCH, une porte ET 100 recevant le signal logique en sortie et le signal de précharge PCH, un circuit de commutation de tension haute 110 connecté à la sortie de la porte NON ET 94, un transistor MOS à canal n 91 servant à appliquer la tension de programmation Vpgm à la ligne de données 57 en réponse au signal de sortie du circuit de commutation de tension haute 110, et un transistor MOS à canal n 92 servant à appliquer la tension de protection d'effacement Vei à la ligne de données 57 en réponse au signal de sortie de la porte ET 100. Le circuit de commutation de tension haute 110 comprend un inverseur 99 qui est composé de transistors MOS à canal p 111 et 113, et d'un transistor MOS de transfert à canal n.Lorsque le noeud d'entrée 126 du circuit de commutation de tension haute 110 devient un niveau bas (terre), le noeud de sortie 228 arrive à une tension Vpp supérieure à la tension de programmation Vpgm. Cependant, Si le noeud d'entrée 126 se trouve à un niveau haut logique (5 volts), le noeud de sortie se trouve au potentiel de terre. Ceci nécessite que la tension Vpp présente des tensions supérieures à la somme de la tension de programmation Vpgm et de la tension de seuil des transistors 91 pour le transfert de la tension de programmation Vpgm. Le transistor de transfert 114 est situé à des fins d'isolement entre l'inverseur 99 et la porte NON ET 94. La porte ET 100 est constituée de transistors MOS à canal p 101 à 103 et de transistors MOS à canal n 104 à 106.Le noeud de sortie 129 de la porte ET 100 passe à la tension d'alimentation Vcc de sorte que le transistor 92 transfère la tension de protection d'effacement Vei sur la ligne de-données 57, lorsque seulement le noeud de sortie 126 de la porte NON ET 94 et le signal de précharge PCH sur la porte 129 se trouvent tous å un niveau haut logique. Par suite, si la donnée en entrée provenant de la borne d'entrée 120 se trouve à un niveau bas logique, le circuit de commande de programmation 90 transfère la tension de programmation Vpgm sur la ligne de données 57 durant une programmation (O ce moment PCH = "1").Cependant, lorsque la donnée en entrée de la borne d'entrée 120 se trouve à un niveau haut logique (5 volts), le circuit 90 transfère la tension de protection d'effacement Vei sur la ligne 57. Un circuit de mise à la terre de ligne de bits 35 comprend un transistor MOS à canal n 37 dont le chemin de drain-source est connecté entre la ligne 57 et la terre et dont la grille est reliée à un signal d'effacement ERA passant à un niveau haut logique seulement durant une opération d'effacement. Un générateur de contre polarisation 200 produit une tension de contre polarisation négative Vbb en réponse à la fois à un signal de validation d'écriture WE passant à un niveau haut logique sur commande d'un signal de lecture et d'un signal d'horloge ~B provenant d'un oscillateur (non représenté sur la fig.). La tension de contre polarisation VBB est sélectivement appliquée à la région de puits P du réseau de mémoire 10 comme examiné précédemment. En se référant à la fig. 7, un schéma de circuit simplifié du générateur de contre polarisation est illustré. Le générateur de contre polarisation 200 comprend un circuit de décharge de contre polarisation 230 servant à empêcher la production d'une contre polarisation lors des opérations d'effacement et de programmation, un circuit à pompe de charge 210 servant à produire la tension de contre polarisation durant une opération de lecture, et un circuit de commande de contre polarisation 220 servant à commander de manière constante la tension de contre polarisation. Le circuit à pompe de charge 210 comprend une porte NON ET 211 servant à recevoir le signal de validation d'écriture #, le signal d'horloge ~B et un signal de commande de contre polarisation A, un premier condensateurdepompe de charge 213 connecté entre la borne de sortie 190 de la porte NON ET 211 et un premier noeud de limitation 191, un inverseur 212, un deuxième condensateurdepompe de charge 214 qui sont connectés en série entre la borne 290 et un deuxième noeud de limitation 192, un premier et un deuxième transistors de limitation 215 et 216 connectés entre les noeuds d'écratages 191 et 192 et la terre, et des transistors 217 et 218 respectivement connectés entre les noeuds de limitation 191 et 192 et un noeud de sortie 193. Le circuit de décharge de contre polarisation 230 comprend un transistor MOS à canal p 232 dont la source et le substrat sont tous deux connectés à la tension d'alimentation Vcc et dont le drain est connecté à un noeud 235, un transistor MOS à canal n 233 dont le drain est connecté au noeud 235 et dont la source et le substrat sont tous deux connectés au noeud de sortie 193, et un transistor MOS à canal n 231 dont la grille est connectée au noeud 235 et dont le substrat et le chemin de drain-source sont respectivement connectés au drain et entre le noeud de sortie 193 et la terre. Le signal de validation d'écriture WE est appliqué aux grilles des transistors 232 et 233.Le circuit de commande de contre polarisation comprend des transistors MOS à canal n 224 et 225 dont les chemins de drain-source sont connectés en série entre le noeud de sortie 193 et le noeud 226 et dont les substrats sont connectés au noeud de sortie 193, des transistors MOS à canal p 223 dont le chemin de drain-source est connecté entre la tension d'alimentation Vcc et le noeud 226 et dont la grille et le substrat sont respectivement connectés à la terre et à la tension d'alimentation Vcc. Un inverseur connecté entre les noeuds 226 et 226, et un inverseur 222 connecté entre le noeud 227 et une ligne de contre-réaction 228. La grille du transistor 224 est connectée à la terre. Le fonctionnement du générateur de contre polarisation 200 sera expliqué par référence à un chronogramme représenté à la fig. 8. Lorsque le signal de validation d'écriture externe REx passe à un niveau haut, le signal de validation d'écriture interne de puce passe également à un niveau haut (Vcc) via un tampon. Lorsque le signal WE se trouve à un niveau bas (terre), le circuit de décharge de contre polarisation 230 amène la tension de contre polarisation VBB à la terre par l'intermédiaire du transistor 231 passant. A ce moment, le circuit de commande de contre polarisation 222 sort un signal de niveau haut vers la ligne de contre-réaction 228, le transistor 223 (QA = "1") étant passant. Lorsque le signal de validation d'écriture WE passe à un niveau haut, la porte NON ET 211 fournit un signal complémentaire du signal d'horloge XB au noeud de sortie 190. Lorsque le signal d'horloge du noeud 190 devient Vcc, le noeud de limitation 191 est limité à la tension de seuil du transistor 215 par le chargement du condensateurdepompe de charge 213.Après ceci, lorsque le signal du noeud 190 passe à zéro volt, le noeud de limitation devient la tension de seuil Vth du transistor tandis que le noeud de limitation passe à une tension de (-Vcc + Vth). Après ceci, lorsque le signal du noeud 190 passe à Vcc, le noeud 192 arrive à une tension de (-Vcc + Vth). Par suite, les transistors 217 et 218 sont conducteurs et le noeud de sortie 193 prend une tension négative. Enfin, le noeud de sortie 193 devient une tension de contre polarisation VBB (= -3 volts) par la répétition de l'impulsion du signal ~B. Si la tension de contre polarisation VBB passe en-dessous de -3 volts, le signal dA sur la ligne de contre-réaction 228 passe à un niveau bas, les transistors 224 et 225 étant conducteurs, grace à quoi celui-ci n'active pas le circuit à pompe de charge 210.Par suite, une opération de lecture peut être effectuée à partir du temps T1 lorsque la tension de contre polarisation VBB est stabilisée à -3 volts. Au temps T2, le signal de validation d'écriture WE passe à un niveau bas et l'opération de lecture est terminée. Par référence à la fig. 6, -l'explication portera sur une opération de lecture de la cellule mémoire DT 111 dans Id chaine de mémoires SLlll. Pendant une opération de lecture, le signal de précharge PCEl et le signal d'effacement ERA sont tous deux au niveau bas. La ligne de mots WLll et l'adresse de sélection de colonnes Yl sélectionnée par des signaux d'adresses en entrée passe respectivement à un niveau bas et à un niveau haut. Au même moment, la tension d'alimentation Vcc de 5 volts est appliquée à la ligne de sélection de chaînes SSL1, aux lignes de mots non sélectionnées WL12 à WLla et à la ligne de sélection de terre GSL1, et l'amplificateur de lecture 80 est alors activé.Par suite, l'amplificateur de lecture 80 peut amplifier des données par un courant de lecture circulant sur la ligne de bits BL1 via le transistor MYI en conformité avec l'état de programmation ou d'effacement de la cellule sélectionnée DTlll. En liaison avec la fig. 6, une opération d'effacement sera expliquée. L'effacement de toutes les cellules mémoire est normalement effectué avant la programmation. Cette opération d'effacement peut être effectuée au moyen d'un effacement séquentiel pour chaque ligne de mots. Bien entendu, toutes les cellules mémoire connectées à la ligne de mots choisie par l'utilisateur peuvent être également effacées. En se référant aux chronogramme d'effacement représente à la fig. 9, l'explication portera sur une opération d'effacement des cellule mémoire sur la ligne de mots WL113. Au temps tl, les signaux d'adresses en entrée externe ADD sont reçus. Au temps t2, lorsque le signal de validation d'écriture externe WEx passe d'un niveau haut à un niveau bas, les signaux d'adresses de colonne Y1 à Y passent à un niveau haut, et ensuite la ligne de sélection de chaines SSL1, les lignes de mots non sélectionnées WLll, WL12 et WL14 à WL1n et le signal d'effacement ERA, tous passent à un niveau haut. Au même moment, la ligne de mots sélectionnée WL13 reçoit la tension d'effacement Ve. Pendant l'opération d'effacement, le signal de précharge PCH et la ligne de sélection de terre GSL1 conserve un potentiel de terre. Par suite, les transistors 37 et MYI à MY# sont tous rendus passants en réponse au signal d'effacement ERA et aux signaux d'adresses de sélection de colonne Y1 à et ensuite les lignes de bits DLI à BL#sont toutes au potentiel de terre. En outre, tous les drains des cellules mémoire sélectionnées DT131 à DT13#sont mises à la terre par l'état passant des transistors de sélection de chaînes ST11 à ST1# et des cellules mémoire DT111 à DT11 et DT121 à DT12 @ , et la tension d'effacement Ve est appliquée aux grilles de commande des cellules mémoire DT131 à DT13 , au temps t3.Après le temps t3, toutes les cellules mémoire connectées à la ligne de mots WL13 sont devenues des transistors à enrichissement. Ce qui revient à dire que lesdites cellules sont toutes effacées dans des états bloqués normaux. En se référant au chronogramme de la fig. 10, l'explication portera sur la programmation de la cellule mémoire DT113 dans la chaîne de mémoires LS11. Au temps tl, les signaux d'adresses externes ADD sélectionnant la cellule mémoire DT113 sont reçus. Le signal d'adresses de colonne Y1 sélectionné par les signaux d'adresses passe à un niveau haut et la tension d'alimentation Vcc de 5 volts est appliquée à la ligne de sélection de chaînes SSL1 et aux lignes de mots non sélectionnées WLll, WL12 et WL14 à WL1#. Au même moment, la ligne de mots sélectionnée WL13 et la ligne de sélection de terre GSL1 sont mises à la terre et le signal d'effacement ERA conserve un niveau bas (terre).Au temps t2, le signal de validation d'écriture externe WEx passe d'un niveau haut à un niveau bas et des données y sont reçues. Le signal de précharge PCH passe à un niveau haut par le signal WEx et les lignes de bits BL1 à BL# sont préchargées jusqu'à la tension de protection d'effacement Vei par l'état passant des transistors MP1 à MPi .A ce moment, seule la ligne de bits BL1 sélectionnée par le signal d'adresses de colonne sélectionné Yl est reliée au circuit de commande de programmation 90 via la ligne de données 57. L'amplificateur de lecture demeure à un état flottant. Au temps t3, lorsque la tension haute Vpp est appliquée, le signal d'adresses de colonne sélectionné Y1 passe à la tension haute Vpp et la tension de passage Vp est appliquée à la ligne de sélection de chaines SSLI et aux lignes de mots non sélectionnées VLll et VL12 sur la ligne de mots sélectionnée VL13. Dans le circuit de commande de programmation 90, lorsque la donnée DONNEE est à un niveau bas, le transistor 91 et le transistor 92 sont respectivement rendus bloqués et passants. Toutefois, le transistor 91 et le transistor 92 sont respectivement rendus passants et bloqués, lorsque la donnée DONNEE est à un niveau haut. Par suite, lorsque la donnée externe DONNEE (complément de DONNEE) entre un niveau bas ("0" binaire) afin de programmer la cellule mémoire DT113 en une donnée binaire "O", la tension de programmation Vpgm est appliquée à la ligne de bits BL1 via la ligne de données 57 et le tr:ansistor- Yî par l'état passant du transistor 91, programmant ainsi la cellule mémoire DT113. Au contraire, la donnée externe DONNEE entre un niveau haut pour amener la cellule mémoire DT113 à être programmée en un état d'effacement, et ensuite la tension de protection d'effacement Vei est appliquée à la ligne de bits BL1. La fig. 11 est un schéma de circuit d'un autre mode de réalisation de la présente invention servant à empêcher le sureffacement provoqué par la répétition de l'effacement et de la programmation. Il conviendra de noter que, à la fig. ll, les mêmes parties ou éléments que ceux de la fig. 6 sont représentés par les mêmes symboles ou références numériques.Comparé à la fig. 6, l'ensemble de circuits de la fig. li ne comporte pas de circuit de mise à la terre de la ligne de bits 35, tandis qu'il comporte un circuit de maintien 40 connecté aux lignes de bits respectives BLI à BL#. Le circuit de maintien 40 est connecté aux lignes de bits respectives BL1 à BLQ pour maintenir les lignes de bits respectives à une tension prédéterminée en conformité avec un état d'effacement des cellules mémoire respectives connectées à la ligne de mots sélectionnée au cours de l'opération de détection des états des cellules qui est effectuée avant une opération d'effacement.Le circuit de maintien 40 comprend un transistor MOS à canal n 49 dont le chemin de drain-source est connecté entre chacune des lignes de bits et noeud 41, un inverseur 47 dont la borne d'entrée est connectée au noeud 41, et un inverseur 48 dont la borne d'entrée et la borne de sortie sont respectivementconnectées à la borne de sortie de l'inverseur 47 et au noeud 41. L'inverseur 47 comprend un transistor MOS à canal p 42 et un transistor MOS à canal n 43 et l'inverseur 48 comprend un transistor MOS à canal p 44 et un transistor MOS à canal n 45. Par référence au chronogramme de la fig. 12, une opération d'effacement du dispositif de la fig. 11 sera expliquée. L'effacement des cellules mémoire sur la ligne de mots sélectionnée dans le réseau de cellules mémoire 10 est effectué en deux étapes constituées d'une période T1 de détection d'état de cellule T1 et d'une période d'effacement T2. La détection d'état de cellule est effectuée en de courtes périodes (tl à t3) d'environ 100ns. A des fins de convenance d'explication, on supposera que les cellules mémoire DT112 à DT1j2 sur la ligne de mots VL12 sont effacées, que la cellule mémoire DT112 sur la ligne de mots VL12 dans la chaine de mémoires VLMSll se trouvait en un état programmé dans transistor MOS à appauvrissement (état "O"), et que les cellules mémoire DT122 à DTLBL dans des chaines de mémoires MS12 à MS11 restantes se trouvaient toutes dans des états effacés en des transistors MOS à enrichissement (états "1"). Au temps tl, des signaux d'adresses en entrée externe sont reçus pour sélectionner des cellules sur la ligne de mots WL12. Au temps t2, la tension d'alimentation Vcc est de ce fait appliquée à la ligne de sélection de chaînes SSL1, à toutes les lignes de mots non sélectionnées WL11 et WL13 à WISn, et à la ligne de sélection de terre GSLI. Au même moment, la ligne de mots sélectionnée WL12 et les signaux de sélection de colonne Y1 à Y1 passent au potentiel de terre. Après cela, lorsque le signal de validation d'écriture externe WEx passe d'un niveau haut (5 volts) à un niveau bas (0 volt), l'opération de détection d'état de cellule, qui consiste à lire la cellule sélectionnée par un changement du signal de précharge PCH d'un niveau bas à un niveau haut afin de rendre conducteur les transistors MP1 à MP. est pratiquement lancée.Par suite, du fait que la chaine de mémoires MSll devient état conductrice et que les chaines de mémoires MS12 à MS1t restantes passent à des états bloqués, la ligne de bits BL1 passe à l'état proche du potentiel de terre et les lignes de bits BL1 à BLA sont chargées jusqu'à la tension de protection d'effacement Vei. Au temps t3, le signal de maintien LCH passe au niveau haut et les transistors 49 sont rendus conducteurs. En outre, le signal PCH passe à un état bas, la ligne de sélection de terre GSLI passe à la terre et la ligne de mots sélectionnée WL12 passe à la tension d'effacement Ve.Par suite, la ligne de bits BLI passe a la terre et les lignes de bits BL2 à BLR conservent la tension de protection d'effacement Vei au moyen du circuit de maintien 40. Après achèvement de l'opération de détection de l'état de cellule, l'effacement de la cellule DT112 dans la chaîne de mémoires MSll commence par l'élévation de la ligne de mots sélectionnée WL12 à la tension d'effacement Ve. La période d'effacement de la cellule est d'environ 100 msec.Cependant, du fait que la tension de protection d'effacement Vei est transférée aux drains des cellules mémoire DT122 à DT1#2, chacune de ces cellules est protégée de l'injection d'électrons vers la grille flottante de celles-ci à l'aide de la reduction du champs électrique entre sa grille flottante et son canal étant ainsi apte à réaliser l'empêchement de surprogrammation apporté par la tension d'effacement élevée Ve. Les opérations de programmation et de lecture du dispositif EEPROM de la fig. il sont pratiquement identiques à celles du dispositif de la fig. 6 du fait que le signal d'effacement ERA et le signal de maintien LCH passent au niveau bas pendant ces opérations. La fig. 13 représente, un graphique dans lequel une opération d'effacement d'une cellule effacée pendant 100 sec dans le réseau de cellules mémoire de la présente invention est effectué, la variation de la tension de seuil Vte de la cellule effacée en conformité avec diverses tensions de précharge appliquées à la ligne de bits correspondante. Ainsi qu'on peut le voir à la fig. 13, il est possible de comprendre que la durée d'effacement peut être suffisamment établie par la tension de protection d'effacement de 4 volts appliquée à la ligne de bit. Comme mentionné précédemment, le dispositif de la présente invention présente l'avantage que la tension de programmation peut être abaissée par l'emploi de cellules mémoire de transistor à grille flottante du type à appauvrissement et que la perturbation entre les cellules peut être empêchée grâce à l'établissement de la tension de passage inférieure à la tension de programmation. En outre, lors de l'opération de programmation, la perturbation due à la surprogrammation peut être empêchée par l'application d'une tension prédéterminé aux lignes de mots non sélectionnées en-dessous des lignes de mots sélectionnées. De plus, le sureffacement des cellules effacées peut être empêché en détectant les cellules effacées pendant un opération d'effacement de page. Tandis que l'invention a été particulièrement représentée et décrite par référence à un mode de réalisation préféré, il sera compris par les spécialistes de la technique que des modifications dans le détail peuvent être apportées sans sortir de l'esprit ni de la portée de l'invention. REVENDICATIONS : 1. Dispositif de mémoire électriquement effaçable et programmable à semi-conducteur comportant un réseau de cellules mémoire (10) comprenant une multitude de lignes de bits (BL1, BLi) en colonnes et une multitude de chaines de mémoires (MSll, MS14) disposées en rangées et en colonnes et respectivement connectées entre chacune desdites lignes de bits (pli, B 4) et une terre, chacune desdites chaines de mémoires (MSll, MS1t) comprenant une multitude de cellules mémoire (MCI, MC8) connectées entre la ligne de bits correspondante et la terre, caractérisé en ce que ladite cellule mémoire comprend :: un premier substrat (20) conducteur à semiconducteur des secondes régions conductrices de drain (14) et de source (16) distantes l'une de l'autre sur la surface dudit substrat (20) une seconde région (18) conductrice à canal sur la surface dudit substrat (20) entre ladite région de drain (14) et ladite région dë source (16) une première couche isolante formée sur ladite région de canal (18) et une partie de la région de drain (14) une première couche de conducteurs formée sur ladite première couche isolante et en chevauchement via la partie de ladite région de drain (14) une seconde couche isolante formée sur ladite première couche conductrice, et une seconde couche de conducteurs formée sur ladite seconde couche isolante. 2. Cellule mémoire (DT) selon la revendication l, caractérisé en ce que ledit substrat est une région de puits (12) formée sur un second substrat (20) conducteur conducteur. 3. Cellule mémoire (DT) selon la revendication 1, caractérisé en ce que chacune desdites premiers et seconde couches de conducteurs (24, 28) est une couche de silicium polycristallin. 4. Cellule mémoire (DT) selon la revendication 3, caractérisé en ce que ladite région de canal (18) est une région de canal de type n comportant une tension de seuil de -1 a -5 volts.