Brevet FR2635892A1 — publié le 19900302

i L'invention concerne des cartes à circuits intégrés et plus particulièrement une carte à circuits intégrés ayant une mémoire de bord pour échanger des données avec une borne extérieure. On connaît des cartes à circuits intégrés qui comporte une mémoire semiconductrice susceptible d'échanger des données avec une borne extérieure. Le terme "terminal" est utilisé dans son sens général pour inclure tout dispositif extérieur en mesure d'échanger des données avec la mémoire semiconductrice d'une carte à circuits intégrés, ci-après appelé carte IC, à des emplacements adressés dans cette mémoire semiconductrice. En ce qui concerne la présente invention, elle couvre de la façon la plus large possible le type de carte IC connu comme des cartes à mémoire qui ne comportent pas un microprocesseur de bord. Dans le cas de circuit à mémoire, sans microprocesseur, le terminal extérieur est directement impliquée pour engendrer des adresses pour la mémoire de bord de la carte IC et pour échanger des données avec des emplacements de mémoire adressés. Cependant, ccwme cela apparaîtra clairement à l'homme du métier dans ce domaine de la technique, à la lecture de la description détaillée suivante, l'invention concerne dans son esprit le plus large, des cartes IC à base de microprocesseur (parfois appelées petites cartes), et plus particulièrement celles pour lesquelles le terminal extérieur a une fonction significative pour déterminer o dans la mémoire de bord des articles particuliers de données doivent être stockés. Des cartes IC et les terminaux extérieurs associés ont été réalisés avec des structures de bus diverses, compatibles à la fois avec des processeurs ou unités de traitement dans les terminaux et les dispositifs de mémcire sur les cartes. Par exemple, il n'est pas inhabituel d'avoir une carte IC avec une mémoire semiconductrice de bord, qui possède un bus de données à 8 bits et de conformer le terminal extérieur pour qu'il puisse échanger des mots de données à huit bits avec cette mémoire. Des cartes IC avec des structures de bus à 16 bits sont également connues, et des structures de 32 bits peuvent être réalisées lorsque les exigences de stockage de données nécessitent cette longueur plus grande du mot de données. L'emploi de cartes IC a progressé vers des cartes à fonctions multiples o la même carte IC est destinée à l'utilisation dans une variété de terminaux extérieures. Cependant, des problèmes peuvent se poser lorsque la structure de bus de la carte IC est incompatible avec la structure de bus souhaitée par le terminal extérieur. Ainsi il est habituel de limiter l'emploi des cartes IC à bus de données à 8 bits à des terminaux à 8 bits, les cartes à 16 bits à des bornes à 16 bits etc. Les figures 1 et 2 sont des schémas blocs qui illustrent la structure interne (sans entrée/sortie, et certains circuits de commande) respectivement de cartes IC à bus de données à 8 bits et à 16 bits. Il ressortira d'un examen de ses figures et de la description suivante que les cartes sont chacune particulièrement adaptées pour fonctionner avec des terminaux à 8 bits et à 16 bits respectivement, et que les cartes ne sont pas interchangeables pour l'utilisation dans des terminaux auxquels ils ne sont pas destinés. En se référant tout d'abord à la figure 1, il y est montré une carte IC particulièrement réalisée pour un échange de mots de données à 8 huits. Il est à noter que la figure 1 montre en premier lieu les mémoires et dispositifs semiconducteurs qui commandent et forment l'interface avec ces mémoires dans l'échange de mots de données adressables avec le terminal externe. Des circuits d'interface additionnels, des convertisseurs série-parallèle et parallèle-série, et analogues, sont également utilisés, comme cela est bien connu pour un homme du métier, mais n'ont pas été représentés aux dessins. Ces dessins ne montrent également pas les circuits pour certaines des fonctions de conmande (telle que la commande de lecture/écriture) qui ne sont pas nécessaires pour la compréhensicn de la présente invention. Seulement les dispositifs directement associés aux mémoires et à la commande de la structure de bus sont décrits ici pour une focalisation directe sur la présente invention. La carte IC selon la figure 1 comprend une paire de mémoires semiconductrices 2, 3 qui sont interfacées par l'intermédiaire d'un circuit tampon de bus de données 5 avec un bus de données externe 6. Le bus de données 6 en revanche assure le transfert de mots de données à 8 bits entre des dispositifs de mémoire 2, 2 et les circuits d'entrée-sortie d'un terminal externe (non représenté). Bien que le bus de données 6 soit indiqué sous forme d'une seule ligne, il est illustré par des barres obliques sur celles-ci qu'il s'agit en réalité d'un bus à 8 bits. Pour assurer un adressage individuel des mots dans les dispositifs de mémoire 2, 3, un bus d'adresses indiqué de façon générale en 8 est prévu pour transmettre des signaux d'adresse à la mémoire semiconductrice et pour adresser ainsi des emplacements de mots individuels dans la mémoire. Dans le mode de réalisation selon la figure 1, le bus d'adresses 8 comprerd une portion d'adresse 9 de niveau haut ou la plus significative(dans l'exemple seulement un seul bit) et une portion d'adresse 10 de niveau bas ou la moins significative (dans le mode de réalisation représenté de 8 bits). On comprend que le bus d'adresses d'ordre moins élevé 10O est relié à des lignes d'adresses des deux mémoires semiconductrices 2, 3 pour adresser des mots individuels dans ces mémoires. Le signal d'adresse d'ordre élevé est relié à un circuit décodeur d'adresses51 qui comporte une paire de sorties 12, 13 de commande des lignes de sélection de circuit CS1, CS2, des dispositifs de mémoire respectifs 2, 3. Pendant le fonctionnement, lorsque l'adresse d'ordre élevé sur le bus 9 est élevée, les sorties 12, 13 du circuit décodeur d'adresses 1, produisent un signal bas CS1, et un signal haut CS2. Comme résultat, la mémoire semiconductrice 2 est validée tandis que la mémoire semi- conductrice 3 est invalidée, c'est-à-dire les lignes de données de la mémoire 3 sont à l'état de secours à impédance élevée. Ainsi l. mémoire semiconductrice 2 répondra aux bits d'ordre moins élevé sur le bus 10 et permettra la lecture ou l'écriture du mot adressé dans la mémcire semiccnductrice, sous le contrôle d'un montage de circuit de commande ou de contrôle additionnel (non représenté). Les données qui sont écrites ou lues dans la mémoire à des emplacements adressés sont reliées à ceux-ci par le circuit tampon de bus de données 5 via le bus de dcnnées interne 14. Cn constate que les lignes de données internes des mémoires semiconductrices (8 bits dans chaque bloc dans l'exemple) qui apparaissent sur les bus de données internes 14, 15 sont reliées ensemble et connectées au même circuit de tampon de bus de données 5. Les dispositifs mémoires semiconducteurs peuvent avoir des sorties en fcrme de circuits à trois états, de façon que les lignes de données internes puissent être reliées en commun, comme cela est illustré, et que seulement la mémoire validée (c'est-à-dire la mémoire validée par le signal approprié de sélection de circuit) commande l'état du bus de données commun (à l'opération de lecture) ou soit commandé ou contrôlé par l'état du bus de données commun (à l'opération d'écriture). On constate également que la carte IC de la figure 1 comprend un signal de commutation de cartes relié à la carte au moyen d'une ligne de signal 11, et que le signal de validation de carte est relié à la lois au circuit décodeur d'adresses 1 et au circuit de tampon de bus de données 5. Ainsi lorsque le signal de validation de carte CE est amené à l'état bas (soit par des circuits additionnels de la carte IC ou par l'intermédiaire d'un signal en provenance du terminal externe), le circuit décodeur d'adresses 1 est validé ou excité pour répondre aux bits d'ordre élevé sur la ligne 9, et le circuit de tampon de bus de données 5 est validé ou excité pour relier les signaux entre le bus de données externe 6 et les lignes de données 14, 15 des dispositifs de mémoire semi- conductrice 2, 3. En raison de la sélectivité réalisée par l'adresse d'ordre élevée sur la ligne c, les mémoires semiconductrices 2, 3 ne sont jamais validées ensemble et fonctionnent séparément et indépendamment, même lorsqu'elles sont commandées par le même bus d'adresses d'ordre moins élevé. Chaque fois qu'une adresse est reliée au bus d'adresses 8 qui a un signal bas dans le bit d'ordre élevé sur la ligne 9, seulement le dispositif mémoire semiconductrice 3 répondra au bit d'adresse d'ordre moins élevé pour échanger les données avec le bus de données externe. Par contre, quand l'adresse d'ordre élevée sur la ligne 9 est élevée, seulement le dispositif mémoire semiconductrice 2 répondra au bit d'adresse d'ordre moins élevée pour un échange donné avec le terminal externe. Etant donné que les lignes de données des deux dispositifs semiconducteurs sont reliés en parallèle par le même circuit tampon de bus de données, les deux dispositifs lisent et écrivent l'information dans le même bus de données externe pour relier le terminal externe à ce bus unique à 8 bits. La figure 2 illustre une carte IC particulièrement conformée pour l'utilisation dans un système qui exige un bus de données à 16 bits. Comme dans le mode de réalisation sur la figure 1, une paire de dispositifs mémoires seconductrices 2, 3 est prévue. Cependant, contrairement au premier mode de réalisation, des circuits de tampon de bus de données séparés 4, 5 sont prévus pour commander des sections séparées 7a, 7b d'un bus de données étendu 6. Comme dans le premier mode de réalisation, un bus d'adresses à 8 bits 10 est relié en parallèle aux deux dispositifs mémoires semiconductrices 2, 3. Cependant, il n'y a pas de validation indépendante des dispositifs mémoires 2, 3; au lieu de cela, ils sont validés ensemble pour une écriture et lecture en parallèle, et les circuits de tampon de bus de données séparés 4, 5 pour les dispositifs de mémoire respectifs 2, 3 facilitent cette opération. Le signal de validation de cartes appliqué à la ligne de validation de cartes Il est indiqué comme validant au même instant de temps les deux dispositifs de mémoires seconductrices 2, 3. De plus, ce même signal valide les circuits de tampon de bus de données 4, 5 si bien que les lignes de données des mémoires 2, 3 sont reliés à des portions respectives 7a, 7b du bus de données à 16 bits 6 pour un échange de mots à 16 bits avec le terminal externe. Ainsi, lorsque la carte est validée et les signaux d'adresse sont appliqués aux dispositifs de mémoire à travers le bus d'adresse 10, les mots correspondants sont adressés dans chacun des circuits de mémoire 2, 3. Etant donné que le bus de données externe se compose de deux sections 7a, 7b et chacune comporte son propre circuit de tampon de bus de données 5, 4, les données sur les sections de bus respectives sont appliquées aux lignes de données individuelles 14, 15 des dispositifs mémoires respectifs 2, 3 pour l'écriture dans les dispositifs de mémoire en mode d'écriture ou pour la lecture dans les dispositifs de mémoire en mode de lecture. Ainsi les dispositifs de mémoire 2, 3 sont amenés à fonctionner en parallèle, et les mots de données sur les lignes de données 14, 15 sont échangés avec un bus de données externe 6 à 16 bits sous le contr8le de signaux sur le bus d'adresses 10 dans le but de lire ou écrire dans des mots de 16 bits au lieu des mots de 8 bits utilisés pour la carte selon la figure 1. Il sera apprécié que des incréments additionnels de la structure de bus peuvent être prévus, en fonction des exigences de conception du système, et les systèmes à 8 bits et 16 bits selon les figures 1 et 2 sont à considérer seulement à titre d'exemple. Dans certains cas, des bus de 4, 8 ou 16 bits peuvent être utilisés, dans d'autres cas on pourrait utiliser des bus à 32 bits. Il est cependant typique de configurer la taille de bus de base de façon qu'il soit de N bits, et les tailles de bus de complexité toujours plus accrues de façon qu'ils correspondent à un nombre entier de N bits, plus typiquement un nombre entier qui est 2n, c'est-à-dire 2, 4, 8 etc. On remarquera en outre cependant que bien qu'il y ait une telle relation entre des structures de bus relativement simples de peu de bits et de structures de bus plus complexes (plus complexes en ce qu'elles peuvent véhiculer plus d'informations par mot de données adressé), il n'est pas opportun d'utiliser une carte IC destinée à coopérer avec une taille donnée de bus dans un terminal destiné à une configuration de bus différente. En raison de ce qui précède, il est un but général de la présente invention de proposer une carte IC qui est plus universelle dans le sens qu'elle contient une structure de bus qui est commutable entre au moins deux modes. A cet égard, il est un objectif de la présente invention de proposer une carte IC ayant une structure de mémoire avec de multiples connexions pour les lignes de données des mémoires commutables entre au moins deux modes, o un mode prévoit une structure de bus donnée de N bits et un seccnd mode prévoit une structure de bus de données différente de xN bits o x est un nombre entier. o10 Selon un aspect particulier de l'invention, celle-ci a pour objectif de répondre à un signal produit par un terminal dans lequel une carte IC est insérée pour configurer automatiquement la structure de bus de données de la carte IC en accord avec la structure de bus attendue par le terminal. Selon la présente invention, il est proposé une carte IC ayant un bus d'adresses et un bus de données pour échanger des informations avec un terminal externe. La carte IC comprend une structure de mémoire perfectionnée, qui est commutable entre un mode de bus étroit et un mode de bus large. La carte IC comprend une pluralité de mémoires de N bits, chacune ayant des lignes d'adresses et des lignes de données. Un décodeur d'adresses est également À _ -_-, _;._ _ %? L' C. élevée sur les lignes de commande de bus 76 (reliée à l'entrée basse sur la ligne de validation de carte 61) satisfait à la porte 75 qui valide le circuit tampon de bus commander ou contr8ler la connexion de signaux de données _ _ a _- _ A1 A 1 _ _ A_ AA__1 A-A4_ 1_ 4- bus étroit ou le mode de bus large pour permettre une communication des signaux de données entre la mémoire de bord et le terminal externe dans le mode approprié de bus étroit ou large. Dans la réalisation préférée de l'invention, il est prévu des moyens pour capter ou détecter la structure de bus exigée par le terminal externe et pour valider le mode de bus étroit ou large en fonction de la structure de bus demandée par le terminal. Egalement dans cette réalisation préférée de l'invention, les mémoires de N bits sont amenés à fonctionner en parallèle dans le mode de bus large pour transférer des données entre les lignes de données des mémoires et le bus large, et individuellement dans le mode de bus étroit pour transférer des données entre les lignes de données de mémoires individuelles de N bits et seulement la section étroite de bus de données de sortie. L'invention comprend également des aspects de procédé correspondant, selon lesquels une carte IC comporte une pluralité de mémoires semiconductrices, et ces mémoires sont validées en parallèle ou individuellement, et les lignes de données sont reliées à un bus de données de sortie dans le mode respectif de bus large ou étroit pour faire travailler les mêmes mémoires dans une carte IC unique dans un mode de bus dual. L'invention sera mieux comprise et d'autres buts, détails et avantages de celle-ci apparaîtront mieux à la lumière de la description explicative qui va suivre de différents modes de réalisation donnés uniquement à titre d'exemples non limitatifs, avec références aux dessins non limitatifs annexés dans lesquels: - la figure 1 est un schéma bloc montrant la structure interne d'une carte IC conventionnelle pourvue d'un bus de données de 8 bits; - la figure 2 est un schéma bloc montrant une structure interne d'une carte IC réalisée avec un bus de données de 16 bits; - la figure 3 est un schéma bloc montrant la structure interne d'une carte IC représentative de la présente invention et ayant un bus de données commutable de N et de 2 N bits; - la figure 4 est un schéma bloc similaire à la figure 3 mais illustrant des moyens alternatifs de commutation entre la structure de bus de données de N ou de 2 N; et - la figure 5 est un schéma bloc montrant la structure interne d'une carte IC ayant une structure de bus de données commutable entre un mode de bus étroit de N bits et un mode de bus large de 4 N bits. En se reportant maintenant aux figures, la figure 3 montre une carte IC à laquelle est incorporé une structure de bus de données de largeurs multiples, commutable, à titre d'exemple de la présente invention. Comme dans les modes de réalisation antérieurs, la carte IC comprend une pluralité de mémoires semiconductrices, dans le cas présent deux mémoires semiconductrices 52, 53. On constate que les mémoires semiconductrices 52, 53 comportent des lignes d'adresses (montrées comme bus de 8 bits) qui sont reliées ensemble et à un bus d'adresses 60. Le bus d'adresses 60 représente les bits d'ordre moins élevé d'un bus d'adresses composite 58. De façon similaire, les mémoires semiconductrices 52, 53 comportent des lignes de données illustrées en 64, 65, respectivement, et ces lignes de données sont connectées pour fonctionner en deux modes, à savoir un mode de bus étroit et un mode de bus large. A cette fin les lignes de données 64, 65 sont reliées à des circuits de tampon de bus de données respectifs 54, 55 si bien que, lorsque les mémoires semiconductrices fonctionnent en mode parallèle, les 8 lignes de données de chacune des mémoires semiconductrices sont amenées à l'extérieur aux deux sections 57a et 57b comprenant le bus de données large 56 pour servir de bus de données de 16 bits. En appliquant l'invention, des moyens commutateurs sont prévus pour convertir le bus de données en mode de bus étroit, dans le mode de réalisation représenté en mode de 8 bits. Comme représenté à la figure 3, de tels moyens commutateurs comportent un arrangement de commutateurs bilatéraux 70 qui prennent les lignes de données des mémoires semiconductrices respectives 52, 53 formant une paire de bus de données de N bits séparés et les interconnectent ensemble en parallèle pour former un bus de données unique de N bits. Ce bus de données unique de N bits est relié à seulement l'un des circuits tampon de données, dans le mode de réalisation représenté des circuits tampons 5E, de telle façon que les lignes de données des mémoires respectives 52, 53 puissent échanger des informations avec les bits de bus étroits 57a du bus de données commutable 56. Egalement comme élément de la structure de bus commutable, lors de la mise en pratique de l'invention, des moyens décodeurs d'adresses sont prévus pour sélectivement amener les mémoires 52, 53 à répondre aux signaux d'adresse sur leurs lignes d'adresses, ensemble en mode de bus large ou individuellement en mode de bus étroit. A cette fin, dans le mode de réalisation illustré à la figure 3, des moyens commutateurs séparés sont prévus à l'entrée et à la sortie du circuit décodeur d'adresses 1, de tels moyens commutateurs étant illustrés à des moyens commutateurs d'entrée 71 qui relient la ligne d'ordre élevée 59 du bus d'adresses 58 à l'entrée du circuit décodeur d'adresses, et des moyens commutateurs de sortie 72 qui interconnectent les lignes de sélection de circuit du décodeur d'adresses aux lignes de validation des mémoires semiconductrices respectives 52, 53. Ainsi les moyens de commutation d'entrée 71 sont montés entre la ligne d'adresses d'ordre élevée 59 et l'entrée du circuit décodeur d'adresses. Lorsque l'entrée de ce circuit est au niveau haut, le commutateur 71 est ouvert et, en raison de la résistance d'abaissement 74, le décodeur d'adresses est maintenu avec la sortie CS1 au niveau élevé et la sortie CS2 au niveau bas. Dans la condition alternative, avec l'entrée du commutateur 71 au niveau bas, le commutateur 71 est fermé et permet au circuit décodeur d'adresses 51 de répondre au niveau élevé ou bas du bit. d'ordre élevé sur les lignes 59 comme dans le mode de réalisation selon la figure 1. Les moyens commutateurs de sortie 72 comprennent des éléments commutateurs séparés 72a, ayant une entrée de commande sensible à un signal logique de commande de bus d'ordre moins élevé BC, et des sorties interconnectant la sortie CS1 du circuit décodeur d'adresses 51 à l'entrée de validation de la mémoire semiconductrice 52. Les moyens commutateurs 72 comprennent également un second élément commutateur 72b qui est sensible à un signal logique de commande de bus élevé BC pour interconnecter les entrées de sélection de circuit des mémoires 52, 53 ensemble et à la sortie CS2 du circuit décodeur d'adresses 51. En mode de bus étroit, le commutateur 72a est fermé et le commutateur 72b est ouvert de façon que le circuit décodeur d'adresses 51 fonctionne pour alimenter en énergie ou exciter les dispositifs de mémoire semiconductrice 52, 53 alternativement ou séparément, en fonction de l'état logique des bits d'ordre élevé sur la ligne d'adresses 59. En mode de bus large, le commutateur 71 est ouvert, ce qui met bas la sortie CS2. Supplémentairement, l'élément commutateur 72a est ouvert, ce qui en effet déconnecte la sortie C-S1 du circuit décodeur d'adresses, et l'élément commutateur 72b est fermé, ce qui relie le signal bas sur CS2 aux deux entrées de validation des mémoires semiconductrices 52, 53 si bien qu'elles puissent répondre en parallèle. Un élément final du circuit de validation est illustré en 75 et comprend une porte ayant une première entrée commandée par le signal de validation de carte 61 et une seconde entrée commandée par une entrée de commande de bus 76. Ainsi lorsque la carte IC est validée, comme cela est rendu évident par un signal bas sur CE, et la ligne de contr8le ou de commande de bus est élevée, ce qui est indicatif du mode de bus large, la porte 75 est satisfaite et produit une sortie basse qui est reliée au circuit tampon de bus de données 54 validant ledit circuit. Ceci, en conjonction avec le faible signal qui est appliqué directement au circuit tampon 55 par le signal CE sur la ligne 61, sert pour exciter les deux circuits tampon de bus de données 54, 55, simultanément, et permet ainsi la transmission des signaux de données entre les mémoires semiconductrices 52, 53 et le bus de données large 57a, 57b dans le mode de bus large. En résumant le fonctionnement du circuit de cartes IC selon la figure 3, l'attention sera d'abord attirée au mode de bus étroit. En mode de bus étroit, le terminal externe applique des signaux à la carte IC, ce qui amène le signal de validation de carte CE sur la ligne 61 à être faible ou bas et le signal de commande de bus BC sur la ligne 76 à être également bas. Comme résultat, les moyens commutateurs d'entrée 71 connectés à l'entrée du circuit décodeur d'adresses 51 soit frmés, ce qui relie les bits d'adresse d'ordre élevé de la ligne 51 au circuit décodeur d'adresses 51. Ainsi, les niveaux logiques de M1 et CS2 à la sortie du circuit décodeur d'adresses sont commandés par le niveau logique du bit d'adresse d'ordre élevé sur la ligne 59. D'une façon similaire à celle décrite en relation avec le circuit sur la figure 1, l'adresse d'ordre élevé validera alternativement et individuellement les mémoires semiconductrices 52 et 53. Dans le mode de réalisation représenté, la mémoire semiconductrice 52 est validée lorsque le bit d'ordre élevé sur la ligne 59 est haut, et la mémoire semiconductrice 53 est excitée lorsque le niveau logique du bit d'ordre élevé sur la ligne 59 est faible ou bas. La connexion directe entre la sortie CS2 du décodeur 51 et l'entrée de validation de la mémoire 53 relient les signaux entre ces éléments. La nature fermée du commutateur 72a (comme déterminée par le niveau logique faible relié à la ligne BC 76) relie les signaux CS1 à l'entrée de validation de la mémoire semiconductrice 52. Ainsi les mémoires semiconductrices sont validées pour répondre individuellement aux signaux d'adresse sur le bus d'adresses d'ordre élevé 60, séparément en mode de bus étroit. Les lignes de données de la mémoire semiconductrice sont également particulièrement configurées dans le mode de bus étroit de façon que toute les données soient transférées entre le bus étroit 57a et la mémoire semiconductrice 52, 53 qui est validée. Ainsi le signal bas appliqué à l'entrée de commande de bus 76 ferme le commutateur 74 et connecte ainsi les lignes de données des mémoires semiconductrices 52, 53 au circuit unique de tampon de bus de données 55 et ainsi au bus étroit de N bits 57a. On constate que le circuit tampon de bus de données 55 est validé par le niveau logique bas appliqué à la ligne de validation de carte 61 et ainsi des mots de données sur le bus de sorties 57a sont transférés entre ce bus et la mémoire 52, 53 qui a été validée par le bit d'ordre élevé du signal d'adresse. La sortie de la porte 75 est haute en raison du niveau logique bas appliqué à la ligne BC 76 et ainsi le circuit tampon de bus de données 54 est maintenu à l'état d'invalidation et les bits d'ordre élevé du bus de données sur la section de bus 57b restent inactifs. En mode de bus large, le niveau logique appliqué à la ligne de commande de bus 76 est élevé et ceci a plusieurs effets à la fois dans le montage des circuits d'adressage et dans le montage des circuits commutateurs de bus de données. En premier lieu le signal haut appliqué comme entrée de commutation au commutateur 71 ouvre ce commutateur et permet à la résistance d'abaissement 74 d'appliquer un signal bas à l'entrée du circuit décodeur d'adresses 51, forçant la sortie CS2 du circuit décodeur d'adresse 51 de se porter à son niveau bas. La sortie élevée appliquée à la ligne de commande de bus 76 ouvre le commutateur 72a qui déconnecte la sortie CS1 de l'entrée de validation de la mémoire semiconductrice 52 et, simultanément, ferme le commutateur 72b qui connecte la sortie CS2 bas aux entrées de validation des deux mémoires semiconductrices 52, 53 de façon que ces mémoires fonctionnent en parallèle. L'entrée haute sur la ligne de commande ou de contr8le de bus 76 valide également le commutateur 70 et ainsi les lignes de données des dispositifs de mémoire semiconductrice 52, 53 sont individuellement reliées au circuit tampon 54, 55 associé, au lieu d'être reliées par croisement comme en mode de bus étroit. Enfin l'entrée élevée sur les lignes de commande de bus 76 (reliée à l'entrée basse sur la ligne de validation de carte 61) satisfait à la porte 75 qui valide le circuit tampon de bus de données 54 (tandis que le circuit tampon de bus de données 55 est validé par le signal CE bas) et ainsi les données sur le bus entier 56 comprenant à la fois la section étroite 57a et la section large 57b sont reliées au dispositif de mémoire respectif 53, 52 à des emplacements d'adresse déterminés par lessignaux d'adresse sur le bus si bien que la carte IC selon la figure 3 fonctionne en ce mode comme un dispositif de bus de données de 16 bits. Tout ce qui est nécessaire pour commuter la carte de son mode de 8 bits en 16 bits est de changer le niveau logique sur la ligne de commande de bus 76. Lorsque le niveau logique est bas ou faible, la carte fonctionne en mode de 8 bits et lorsqu'il est élevé il fonctionne en mode de 16 bits. Ainsi, les deux mémoires semiconductrices 52, 53 sont complètement utilisées, indépendamment du mode, ces mémoires étant utilisées en étant individuellement et séparément adressables lorsque la carte fonctionne en mode de bus étroit de 8 bits et en parallèle pour stocker des portions respectives du mot de données plus longue lorsque la carte fonctionne dans le mode le plus large ou de 16 bits. Comme cela a été noté plus haut, la carte valide et les signaux de commande de bus peuvent être intérieurement engendrés sur la carte, ou peuvent être commandés directement à partir d'un terminal externe. Dans le dernier mode lorsque le terminal externe est du genre de bus de données de 16 bits, il applique simplement un signal à la carte IC qui occasionne un niveau logique élevé devant être appliqué à la ligne de commande 76 pour amener la carte à fonctionner, comme décrit plus haut, en ce mode. De façon similaire, lorsque la carte est introduite dans un terminal externe qui est configuré pour un bus de données de 8 bits, supplémentairement à l'application d'un signal logique à la carte qui aménera l'entrée CE 61 à devenir faible, il appliquera un niveau logique également à l'entrée BC 76 qui est à un niveau bas pour amener la carte IC à fonctionner en mode de bus de données de 8 bits. Une autre option à cet égard est illustrée en relation avec la carte IC selon la figure 4, qui est identique à celle de la figure 3 à l'exception du montage qui commute la carte entre les modes de bus étroit et large. La carte IC selon la figure 4 illustre deux options pour une telle commutation, l'une étant interne à la carte IC et illustrée sous forme d'un commutateur manuel 80 et la seconde (résultant d'une des multiples positions du commutateur 80) étant un contr8le ou une commande de mode externe au moyen de signaux logiques BC appliqués à la ligne de signal 81. Ainsi lorsque le commutateur est dans la position représentée à la figure 4, le contact A (qui de son c8té est relié à une source logique élevée) est fermé, ce qui, comme le niveau logique élevé sur la ligne 76 du mode de réalisation selon la figure 3, maintient la carte IC en son mode de bus large. On a constaté que le signal élevé sur la ligne 76a invalide le décodeur d'adresses, commute les moyens commutateurs 72 au mode de bus large et ouvre le commutateur 70 pour maintenir les lignes de données des mémoires semiconductrices 52, 53 au mode de bus large séparé parallèle. Lorsque le commutateur 80 est commuté à une position alternative pour fermer le contact C, un signal logique bas est appliqué de façon permanente aux lignes d'entrée 76a, ce qui localement maintient la carte IC à son mode de bus étroit indépendamment des signaux logiques reçus sur la ligne de sélection de mode, depuis le terminal. Enfin quand le commutateur 76a est placé dans sa position intermédiaire de fermeture du contact B, la carte IC répond ensuite aux signaux logiques reçus du terminal externe pour automatiquement adapter la structure dc bus à celle demandé par le terminal. Ainsi on constate que la structure de bus peut être choisie à la fois par l'utilisateur au moyen du commutateur interne ou automatiquement au moyen du terminal externe pour conformer la structure de bus au choix pour une application particulière. En se référant maintenant à la figure 5, il y est montré un autre mode de réalisation de l'invention qui illustre une paire différente de structures de bus pour les modes de bus large et étroit. En supposant que les dispositifs de mémoire dans le mode de réalisation selon la figure 5 sont des dispositifs de 8 bits, comme dans les autres modes de réalisation, le système de la figure 5 montre une carte IC qui possède deux modes dans lesquels le mode de bus étroit est un mode de 8 bits et le mode de bus large est un mode de 32 bits. En termes généraux des mémoires de N bits, le système de la figure 5 montre une application o le mode de bus étroit est de N bits et le mode de bus large est de 4 N bits. La structure de la carte IC selon la figure 5 sera comprise de façon adéquate, en considérant la similarité des numéros de référence avec ceux utilisés à la figure 3 et en vue de la description opérationnelle suivante. La carte est validée par un signal logique bas CE sur la ligne 61 comme dans les précédents modes de réalisation. De façon similaire, un signal BC de niveau logique bas sur la ligne de commande ou de contrôle de bus 76 sélectionne le mode de bus étroit. Cependant, contrairement aux modes de réalisation selon la figure 3, o le mode de bus étroit est sélectionné entre seulement deux mémoires 53, 52, le mode de bus étroit selon la figure peut utiliser n'importe laquelle des mémoires 53, 52a,52b, 52c, individuellement dans le mode de bus étroit. A cette fin le bus d'adresses d'ordre élevé 59 dans le mode de réalisation selon la figure 5 se compose de deux bits, et le circuit décodeur d'adresses 51 a quatre bits de sortie, individuellement commandés vers le bas de façon binaire, en réponse au niveau logique sur les lignes AD1 et AD2 du bus d'adresses de niveau élevé 59. Comme dans le précédent mode, le bus d'adresses d'ordre élevé 60 est relié aux lignes d'adresses de toutes les mémoires semiconductrices si bien que la mémoire sélectionnée réponde au signal d'adresses pour sélectionner le mot adressé pour un échange avec le bus de données. Les moyens commutateurs d'adresses 72 sont conformés pour avoir une pluralité de sections dans le mode de réalisation selon la figure 5, si bien que lorsque le système est en son mode de bus étroit, tous les commutateurs 72a sont fermés pour relier certaines sorties individuelles des sorties de sélection de circuit CS1-CS4 à des entrées de validation des mémoires associées. De façon similaire, en mode de bus large, tous les commutateurs 72a sont ouverts et tous les commutateurs 72b sont fermés pour appliquer le signal E-4 à l'entrée de validation de toutes les mémoires si bien que toutes les mémoires fonctionnent en parallèle. On appréciera cependant, qu'en mode de bus étroit seulement une des mémoires semiconductrices sera validée à un instant de temps donné en fonction des bits d'adresses d'ordre élevé et leur décodage par le circuit décodeur d'adresses 51. Ainsi peut importe laquelle des quatres sorties est basse, ce signal bas serait appliqué par l'élément associé du commuateur 72a pour valider seulement le dispositif individuel parmi les dispositifs des mémoires sélectionnées pour répondre aux signaux d'adresse sur le bus d'adresses d'ordre élevé 60. En mode de bus étroit, les commutateurs 70a-70c, comme le commutateur 70', relient sélectivement les mémoires respectives au circuit tampon de bus de données unique 55 qui dessert la portion étroite du bus de sortie 57a. Les commutateurs 70' et 70a-70c sont commandés par le décodeur d'adresses 51 pour répondre individuellement en relation avec l'opération de sélection de mémoire. Ainsi le circuit décodeur d'adresses 51 sert non seulement pour alimenter en énergie ou exciter un dispositif de mémoire semiconducteur sélectionné, pour répondre aux signaux d'adresses, mais sert également pour commander ou ccrtrôler le commutateur de sortie pour connecter les lignes de sortie de cette mémoire au circuit tampon de bus de données qui sert de bus étroit. Comme résultat, et en résumant, le niveau logique bas appliqué à l'entrée de commande de bus BC a pour fonction de commuter la carte IC en son mode de bus étroit, et les signaux d'adresse d'ordre élevé sur le bus 59 sélectionnent individuellement certaines de ces mémoires. Simultanément la mémoire sélectionnée répond aux signaux d'adresses d'odre moins élevé sur le bus 60 pour sélectionner un mot de données particulier pour lire ou écrire dans le mot adressé de la mémoire sélectionnée par l'intermédiaire de la portion étroite du circuit tampon de bus de données 55. La carte IC selon la figure 5 est commutée en mode de bus large par application d'un signal élevé à l'entrée de commande de bus 76. En réponse, le commutateur d'adresses d'entrée 71 est ouvert ce qui rend le circuit décodeur d'adresses 51 insensible aux bits d'adresse d'ordre élevé et, en raison des résistances d'abaissement 76, commute vers le bas la sortie CM4 et toutes les sorties du circuit décodeur d'adresses vers le haut. Tous les commutateurs 72a sont ouverts et tous les commutateurs 72b sont fermés et ainsi le signal bas a la sortie S4 est reliée comme entrée de validation à chacune des mémoires semiconductrices 53 et 52a- 52c. Ainsi toutes les mémoires semiconductrices sont validées pour répondre aux adresses sur le bus d'adresses d'ordre moins élevé 60 et de telles mémoires répondront en parallèle. En raison du signal BC haut et le signal CE bas, la porte 75 sera satisfaite qui en revanche validera tous les circuits de tampon de bus de données 54a-54c tandis que le circuit tampon de bus de données 55 restera validé en raison du signal bas CE. Tous les commutateurs 70a-70c seront ouverts en raison des signaux hauts sur les sorties associées du circuit décodeur d'adresses 51 et ainsi les lignes de données des mémoires semiconductrices, contrairement à l'arrangement interconnectant du mode de bus étroit seront individuel- lement reliés aux portions larges du bus de données par leurs tampons de bus de données 54a-54c associés. Ainsi les données sur le bus de sortie plein 56 qui comporte les 8 bits de la portion de bus étroit 57a comme les 24 bits suppléments ou supplémentaires des portions de bus large 67b seront actives et les mots de données de 32 bits seront échangés entre la mémoire semiconductrice composite de 32 bits comprenant les dispositifs mémoires 53a et 52a-52c et le bus de données externe 56. Comme dans les précédents modes de réalisation, tout ce qui est nécessaire est de modifier les niveaux logiques sur la ligne de commande de bus 76 pour reconfigurer automatiquement la carte IC entre ces modes de bus étroit et large. Comme dans les modes de réalisation antérieurs, toutes les mémoires semi- conductrices sur la carte IC peuvent être utilisées dans les deux modes, les mémoires étant utilisées indépendamment en mode de bus étroit sous la commande de signaux d'adresses appliqués aux mémoires, et en parallèle en mode de bus large, également à des emplacements adressables séparément de façon que chacune des mémoires puisse être utilisée en desservant à la fois le bus étroit 57a ou ses portions assignées du bus large 56 en fonction du mode sélectionné pour la carte. Cette propriété liée a la possibilité de répondre automatiquement à un niveau logique depuis un terminal externe pour déterminer le mode selon lequel la carte doit fonctionner confère une souplesse extrême à la carte IC selon la présente invention. Z2 R E V E N D I C A T I ON S 1. Carte à circuits intégrés (carte IC) ayant un bus d'adresses et un bus de données pour échanger des informations avec un terminal externe, une structure de mémoire sur la carte IC, commutable entre un mode de bus étroit ayant un bus de données étroit de N bits et un mode de bus large ayant un bus de données large de xN bits (o x est un nombre positif entier, x L 2), caractérisée en ce qu'il comprend: - une pluralité de mémoires de N bits ayant chacune des lignes d'adresses et des lignes de données; - des moyens décodeurs d'adresses pour sélectivement amener les mémoires à répondre aux signaux d'adresse sur leurs lignes d'adresses, ensemble en mode de bus large ou séparément en mode de bus étroit, - des moyens commutateurs de bus de données pour commander la connexion des signaux de données entre les lignes de données et les bits étroites ou larges du bus de données, en fonction du mode de bus, et - des moyens de commande de mode contenus dans la carte IC pour déterminer la structure de bus à utiliser avec un terminal externe particulier et valider le mode de bus étroit ou le mode de bus large en fonction de la structure de bus exigée par le terminal externe particulier. 2. Carte IC selon la revendication l, caractérisée en ce que les moyens de commande de mode comprennent des moyens pour faire fonctionner les mémoires de N-bits: (a) en parallèle en mode de bus large pour transférer des données entre les lignes de données des mémoires de N-bits et le bus de données large de xN bits; et (b) individuellement en mode de bus étroit pour transférer des données entre les lignes de données et une mémoire individuelle des mémoires de N-bits et le bus de données étroit de N bits. 3. Carte IC selon la revendication 2, caractérisée en ce qu'elle comprend en outre des moyens de détection pour répondre à un signal logique produit par le terminal externe pour valider le mode de bus étroit ou de bus large en fonction du niveau logique reçu du terminal externe. 4. Carte IC selon la revendication 2, caractérisée en ce que le bus de N bits est un bus de 8 bits et le bus de xN bits est un bus de 16 bits. 5. Carte à circuits intégrés (carte IC) comprenant un bus d'adresses et un bus de données pour échanger des informations avec un terminal externe, une structure de mémoire améliorée sur la carte IC, commutable entre un mode de bus étroit ayant un bus de données étroit de N bits et un mode de bus large ayant un bus de données large de x N bits (o x est un nombre positif entier x X 2), caractérisée en ce qu'elle comprend: - une pluralité de mémoires de N-bits chacune ayant des lignes d'adresses et de lignes de données; - des moyens pour relier les lignes d'adresses des mémoires au bus d'adresses; - des moyens décodeurs d'adresses pour valider les mémoires semiconductrices pour fonctionner en parallèle en mode de bus large et individuellement en mode de bus étroit, si un signal d'adresses d'ordre élevé est appliqué à ces moyens par le bus d'adresses; - des moyens tampon de bus de données reliant sélectivement les lignes de données de mémoire au bus de données et ayant des modes de fonctionnement à bus étroit et à bus large et comprenant: (a) un mode de bus étroit auquel les lignes de données de toutes lesdites mémoires sont reliées au même N bits du bus de données étroit, et (b) un mode de bus large auquel les lignes de données de mémoires respectives sont reliées à des groupes séparés de N bits du bus de données large, - et des moyens de commande de mode pour commander l'état des moyens décodeurs d'adresses et des moyens tampons de bus de données, lesdits moyens de commande de mode établissant les modes de bus étroit et large pour la carte IC dans lequel: (a) les mémoires semiconductrices répondent en parallèle pour échanger des mots de données avec le bus large de xN bits en mode de bus large et (b) les mémoires sont sélectivement excitées en fonction des signaux d'adresses d'ordre élevé pour individuellement échanger des mots de données avec les N bits du bus étroit. 6. Carte IC selon la revendication 5, caractérisée en ce qu'elle comprend en outre les moyens de détection pour répondre à un signal logique produit par le terminal externe pour valider le mode de bus étroit ou large en fonction du niveau logique reçu du terminal externe. 7. Procédé pour faire fonctionner une carte à circuits intégrés (carte IC) comprenant un bus d'adresses et un bus de données pour échanger des informations avec un terminal externe, ladite carte IC ayant un bus de données commutable, comprenant un bus étroit de N bits et un bus large de x N bits (o x est un nombre positif entier, x k 2), caractérisé en ce qu'il comprend les opération de: - prévoir une pluralité de mémoires de Nbits ayant chacune des lignes d'adresses et des lignes de données; commander les lignes d'adresses de toutes les mémoires en fonction de signaux sur le bus d'adresses; - décoder au moins un bit d'adresse d'ordre élevé sur ledit bus d'adresses pour établir le mode de bus large dans une condition o le mode de bus large dans l'autre condition; - valider les mémoires pour répondre aux signaux sur le bus d'adresses (a) ensemble en mode plus large, et (b) individuellement en fonction du bit d'adresse d'ordre élevé, dans le mode de bus étroit; - en mode de bus étroit relier sélectivement les lignes données de la mémoire validée aux N bits du bus de données étroit pour échanger des informations avec le terminal externe sur seulement le bus de données étroit; - en mode de bus large, relier les lignes de données des mémoires en parallèle aux x N bits du bus de données large pour échanger des informations entre les mémoires fonctionnant en parallèle et le terminal externe sur le bus de données large; et commuter entre le mode de bus étroit et le mode de bus large en fonction de la structure de bus demandée pour le terminal externe particulier. 8. Procédé selon la revendication 7, comprenant en outre l'opération de détecter la structure de bus du terminal externe, et commuter entre le mode de bus étroit et le mode de bus large en fonction de la structure de bus du terminal particulier coopérant avec la carte IC. 9. Carte à circuits intégrés (carte IC) comprenant une structure de bus de données d'une largeur sélectionnable comprenant un mode de bu_ étroit auquel le bus de données est N bits de large et un bus de données large o le bus de données présente une largeur de x N bits o x est un nombre positif entier et x L 2, la carte IC comprenant: - des moyens pour porter des signaux d'entrée-sortie comportant un bus d'adresses, un bus de données, une ligne de validation de carte, et une ligne de sélection de largeur de bus; - une pluralité de mémoires de N-bits ayant chacune des lignes d'adresses et des lignes de données; - une pluralité de tampon de données de N bits pour sélectivement connecter des lignes de données des mémoires semiconductrices au bus de données; - des moyens de validation de mémoires ayant deux modes comprenant: (a) un mode de bus étroit pour sélectivement adresser l'une ou l'autre des mémoires de N-bits à des adresses définies par des signaux appliqués à la carte sur le bus d'adresses; et (b) un mode de bus large pour adresser les deux mémoires par la même adresse appliquée à la carte sur le bus d'adresses; - des moyens de commutation de tampon de bus ayant deux modes comprenant: (a) un mode de bus étroit pour relier les deux mémoires auxN bits du bus de données étroit; et (b) un mode de bus large pour relier les mémoires aux x N bits du bus de données large; et - des moyens commutateurs sensibles à un signal appliqué à la carte IC définissant la structure de bus pour sélectivement valider le mode de bus étroit ou le mode de bus large pour lire ou écrire dans les mémoires à des adresses identifiées au mode défini.