Brevet FR2645303A1 — publié le 19901005

L'invention concerne des dispositifs de mémoire semiconducteurs portables, et plus particulièrement des dispositifs qui comportent une fonction de sécurité adaptée pour protéger l'information stockée dans la mémoire portable. Des dispositifs de mémoire tels que des cartes à mémoire peuvent être considérés comme étant divisés en deux classes - "des cartes intelligentes" qui comportent un microprocesseur en plus d'une unité de stockage principale, et "des cartes à mémoire" qui comportent seulement une mémoire mais non pas un microprocesseur programmable (ou programmé). En raison de la capacité disponible de traitement sur des cartes intelligentes, en raison du microprocessuer de bord, il y a de nombreuses techniques de sécurité qui sont utiles pour de telles cartes pour protéger l'intégrité des données stockées sur la carte. Ainsi le microprocesseur de bord peut accomplir des diverses fonctions en vérifiant des numéros d'identification personnelle PIN, l'établissement de liaisons avec un processeur dans un terminal externe, accomplissement des opérations d'encodage et de décodage sur la carte intelligente, et autres techniques toutes antérieures à la permission d'accéder à la mémoire principale de la carte. Ainsi une capacité importante est disponible pour assurer l'intégrité des données sur une carte intelligente. - Cependant, dans des cartes à mémoire qui n'ont pas la puissance d'un microprocesseur de bord, la capacité d'exécuter des vérifications de sécurité avant de permettre l'accès à la mémoire principale est substantiellement peu limitée. Dans une carte à mémoire les données, les lignes d'adresse et de contrôle des modules de mémoire principale sont typiquement reliées directement aux sorties de la carte et sont ainsi disponibles pour la lecture dans un terminal auquel la carte est destinée ou autrement. Ainsi l'opportunité est donnée pour quelqu'un voulant rompre la sécurité de la mémoire interne pour accéder directement au dispositif mémoire si un soin raisonnable a été pris dans l'interfaçage des lignes de données, d'adresse et de commande des éléments mémoire qui sont tous facilement disponibles aux points de connexion de carte. Même quand la carte est utilisée dans un terminal auquel elle est destinée, des fonctions de sécurité sont usuellement souhaitables, telles que l'insertion d'un numéro PIN par un utilisateur, ou quelques autres moyens pour assurer sur la base d'une vérification de l'information stockée sur la carte et de la puissance de traitement fournie par un terminal que les deux sont intentionnellement compatibles avant que l'accès à la mémoire soit permis. Avec seulement des éléments logiques câblés facilement accessibles sur la carte à mémoire pour accomplir la fonction de sécurité, selon la connaissance du demandeur, les techniques qui ont été rendues disponibles pour protéger les informations stockées, ne sont pas aussi fiables qu'on pourrait le souhaiter. L'objectif de sécurité sera développé plus en avant en se référant à la figure 7 qui montre une configuration d'une carte à mémoire conventionnelle ayant une mémoire semiconductrice qui n'est substantiellement pas sûre. La carte à mémoire semiconductrice portable 1 de la figure 7 porte une mémoire semiconductrice de bord 4, usuellement formée par un arrangement de dispositifs de mémoire semiconducteurs 4a-4n. Les lignes d'adresse des dispositifs de mémoire semi-conducteurs 4a-4n sont reliées ensemble pour former un bus d'adresse 14, et les lignes de données sont reliées pour former un bus de données 15. Le bus d'adresse 14 et le but de données 15 sont des éléments d'un bus d'inirfàce 40 comprenant des lignes d'adresse 14, des ligneç de données 15, et des lignes de commande comportant une ligne de signal de sélection de carte 16, une ligne de signal de validation d'écriture 17 et une ligne de signal de validation de sortie 18. Les lignes d'adresse, de données et de commande assurent un accès aux mémoires semiconductrices 4a-4n, d'une manière conventionnelle. Le signal de sélection de carte sur la ligne 16 est utilisé pour valider les éléments de mémoire semiconducteurs d'une façon qui sera décrite ci-après. Une autre connexion est prévue à partir du terminal dans lequel la carte à mémoire est insérée, et c'est une source d'alimentation en puissance qui est reliée à la ligne d'alimentation en énergie 11. Un circuit de détection de l'alimentation en énergie et de commutation, indiqué de façon générale en 2, détecte l'application de l'énergie à la ligne 11 et relie cette énergie appliquée aux circuits restants pour assurer leur fonctionnement. Il est à noter que pour maintenir l'information dans la mémoire semiconductrice 4 pendant des intervalles substantiels lorsque la carte n'est pas insérée dans le terminal, une batterie de secours 6 est utilisée pour fournir l'énergie au bus de puissance interne 9 via une résistance de limitation de courant 7 et une diode de protection 8 polarisée de façon inverse. Cependant, lorsque la carte 1 est mise en place dans un terminal et une source d'énergie est reliée au bus d'énergie externe 11, un module de détection 3 à l'intérieur du circuit de commutation d'alimentation en énergie 2 détecte le niveau de tension sur le bus 11 et, en réponse, commute un transistor de transfert 12 et relie ainsi la source d'énergie extérieure au bus d'énergie interne 9. De plus, le module de détection oi d'exploration 3 à l'intérieur du circuit de commutation d'alimentation en énergie 2 applique un signal logique haut à la ligne de sortie 13 qui, en revanche, est reliée à une entrée G d'un circuit de sélection de mémoire 5, fournissant un signal de validation préliminaire au circuit 5. Ainsi, chaque fois que l'énergie appliquée au bus externe 11 est supérieure à celle fournie par la batterie 6, cette condition est détectée par le circuit de commutation d'alimentation en énergie 2 et le module de détection 3 de celui-ci accomplit deux fonctions, à savoir (a) il met en service le transistor de transfert 12 pour fournir l'énergie externe au bus interne 9 et (b) il connecte un signal de validation logique haut à la ligne de commande 13 fournissant le signal de validation préliminaire au circuit de sélection de mémoire 5. Il a été vu que le signal de sélection de mémoire 5 a une série de sorties S1-Sn qui sont appliquées respectivement comme signaux d'entrée de validation 19a-19n à des dispositifs de mémoire semiconducteurs associés 4a-4n. Une ligne sélectionnée parmi ces lignes est individuellement mise à l'état bas en fonction du signal d'adresse appliqué aux entrées d'adresse A du module de sélection 5. Ainsi, les n chiffres binaires d'adresse d'ordre élevé en provenance du bus d'adresse 15, qui sont appliqués aux lignes individuelles de l'entrée d'adresse A sont utilisés pour n sélectionner parmi les dispositifs de mémoire semiconducteurs 4a-4n celui qui sera actif à un instant de temps donné. Il est à noter que les entrées d'adresse et l'entrée G du sélecteur 5 sont pourvues de résistances d'arrêt 10 pour assurer que toutes les mémoires 4a-4n soient invalidées sauf si les entrées ont été intentionnellement mises à l'état bas. Une entrée finale au circuit de sélection de mémoire 5 est le t qui est appliqué à la ligne de signal de sélection de carte 16 qui est un élément des lignes de commande du bus d'interface 40. Ainsi, lorsque la carte mémoire particulière 1 est sélectionnée, le terminal extérieur applique un signal logique bas à la ligne 16 et ainsi fournit un signal de validation à l'entrée G du sélecteur 5. En résumé, lorsque de l'énergie est appliquée au bus externe 11, l'entrée G du circuit de sélection 5 est mise à l'état haut. Subséquemment, lorsque l'entrée de sélection de carte 16 est mise à l'état bas, l'entrée G du circuit de sélection 5 est amenée à passer à l'état bas, en validant ainsi les sorties du circuit de sélection 5 pour qu'il réponde aux niveaux logiques aux entrées d'adresse. Ainsi, le terminal externe applique des signaux d'adresse aux chiffres binaires d'ordre élevé sur le bus d'adresse 15 qui servent pour individuellement sélectionner les sorties S1-Sn du sélecteur 5 et, en revanche, pour individuellement valider les dispositifs de mémoire semiconducteurs 4a-4n. Lorsqu'il est validé, un dispositif mémoire semiconducteur répond au signal d'adresse sur le bus d'adresse 15, à des signaux d'écriture ou de lecture et à des signaux de validation sur les lignes 17, 18 pour soit écrire l'information dans l'emplacement de mémoire semiconductrice adressée depuis le bus de données 15, soit pour lire l'information stockée dans l'emplaoement adressé sur le bus de données , en vue d'un interfaçage avec le terminal externe. Avec cette compréhension d'une carte mémoire conventionnelle 1, on appréciera que la mémoire semi- conductrice 4 est dans une condition relativement pas sCre. Les lignes de données de la mémoire semiconduc- trice, les lignes d'adresse de la mémoire semiconductrice et les lignes de commande (lecture/écriture et validation) de la mémoire semiconductrice sont toutes accessibles à la sortie de carte. De façon typique, de tels signaux de commande sont directement accessibles aux contacts de carte qui sont prévues pour la liaison avec un terminal extérieur. Même dans le cas o la carte reçoit un message en série qui est stockée dans un registre ou analogue pour être connecté à une mémoire semiconductrice, il y a relativement peu de sécurité en ce qui concerne le récepteur en série ou le convertisseur série-parallèle et ainsi les bornes des dispositifs mémoire eux-mêmes peuvent être considérés comme étant accessibles au monde externe. Bien que des cartes intelligentes ayant des mircroprocesseurs de bord puissent procurer la sécurité souhaitée, il a été trouvé non pratique de prévoir un degré effectif de sécurité pour la mémoire de bord utilisant seulement des éléments logiques cablés. Il apparaît également que l'on peut utiliser un tel dispositif mémoire semiconducteur dans un terminal désigné pour l'accepter, si oui ou non l'individu possèdant la carte est en effet autorisé pour l'utiliser. Aucun contr8le de sécurité n'est prévu et il est seulement nécessaire d'appliquer les niveaux de tension appropriés ou des signaux à la carte, et les dispositifs mémoire individuels sont directement adressés pour écrire ou lire comme cela est souhaité. Même sans un terminal compatible, il est relativement aisé d'accéder aux contenus de la mémoire 4. Il est seulement nécessaire d'appliquer de l'énergie au bus d'énergie externe 11, des signaux de commande appropriés, des signaux d'adresse et des signaux de données au bus d'interface 40, et la mémoire interne est directement accessible. Ainsi un individu non autorisé, même sans accès au terminal compatible, peut accéder à la mémoire et lire les informations qui doivent être sûres. Comme autre exemple, un individu non autorisé peut écrire l'information dans la mémoire semiconductrice et l'utilisateur subséquent ne s'apercevra pas que la sécurité de l'information stockée a été rompue. Si l'information est après tout un facteur dans l'utilisation d'un dispositif de mémoire portable, les limitations du dispositif illustré à la figure 7 sont maintenant clairement visibles. Il ressort de ce qui précède, qu'il est un objectif général de la présente invention de proposer un dispositif de mémoire portable d'une Structure peu coûteuse et ne nécessitant pas d'unité de microprocesseur de bord, mais procurant un degré comparativement élevé de sécurité procure en grande partie par des éléments logiques disposés sur la carte. A cet égard, il est un objectif de la présente invention de proposer un dispositif de mémoire portable dans lequel la mémoire de bord est accessible à l'extérieur seulement après accomplissement d'un contr8le de sécurité qui compare les informations stockées dans une section séparée de la mémoire sur la carte dans laquelle l'information de sécurité accessible de l'extérieur est présente sous une forme codée. En d'autres termes, la présente invention a pour but de proposer un dispositif de mémoire portable dans lequel l'accès externe à la mémoire semiconductrice de bord est autorisé seulement après un contrôle de sécurité qui comporte la comparaison d'un code d'identification maintenu interne à la carte à un code décodé par un terminal externe à partir d'une information codée reçue de la carte. Selon un aspect plus détaillé de l'invention, un objectif est de proposer une mémoire de sécurité sur une carte mémoire portable dans laquelle la mémoire de sécurité est cloisonnée de telle façon que seulement une information de sécurité codée soit accessible à un bus d'interface tandis qu'une information de sécurité supplémentaire qui n'a pas besoin d'être codée est maintenue dans une partie de mémoire accessible seulement à l'intérieur de la carte. Selon un aspect de l'invention, celle-ci a pour obJectif de proposer un dispositif mémoire semiconducteur portable et sûr dans lequel la sécurité est procurée par l'utilisation de codes de sécurité stockés dans une mémoire de sécurité de bord divisée, une partie de la mémoire contenant l'informationde sécurité codée qui est accessible à un bus d'interface et l'autre partie contenant une information de sécurité qui n'a pas besoin d'être codée mais est accessible seulement à l'intérieur de la carte et est isolée du bus d'interface. Selon l'invention, il est proposé une unité de mémoire semiconductrice portable pour un interfaçage et un échange d'information avec un terminal externe. L'unité comporte une mémoire principale et un bus d'interface pour relier la mémoire principale au terminal externe. Des moyens de validation permettent sélectivement l'accès à la mémoire principale via le bus d'interface. Les moyens de validation comportent une mémoire de sécurité ayant une première portion pour stocker des données externes codées et une seconde portion pour stocker des données internes qui sont isolées du bus d'interface. Les moyens de validation comportent en outre un comparateur ayant une première entrée pour recevoir les données externes codées du terminal externe, qui résultent d'un.décodage des-données externes codées reçues de la carte via le bus d'interface. Le comparateur comporte une seconde entrée pour recevoir des données internes depuis la seconde portion de la mémoire de sécurité. Finalement, le comparateur a une sortie qui amène les moyens de validation à permettre l'accès entre le terminal externe et la mémoire principale après la constatation d'une correspondance entre les données internes et externes. L'invention a aussi pour but que toute - information de sécurité qui n'est pas présente sous forme codée soit isolée du bus d'interface si bien que seulement l'information de sécurité accessible à l'extérieur de la carte soit encodée. Une autre caractéristique de l'invention est la division de la mémoire de sécurité de fagon à empacher une sortie de mémoire de la portion contenant 1 information non codée au bus d'interface. Une autre caractéristique de l'invention réside dans le stockage sur la carte de deux codes d'identification indépendants, un code d'identification interne qui n'a pas besoin d'être encodé mais qui est isolé du bus d'interface si bien qu'il ne puisse pas être aperçu de l'extérieur, et un code d'identification externe qui est adapté pour être accessible par un terminal externe mais est codé et ne peut donc pas révéler le code d'identification interne. Dans un mode préféré de réalisation de l'invention, une autre caractéristique est le fait que l'information externe codée comporte une information d'identification d'adresse utilisée pour adresser des emplacements dans la mémoire de sécurité auxquels le code d'identification interne est stocké, si bien que la valeur et la séquence des codes d'identification constitue une autre mesure de sécurité pour la mémoire semiconductrice portable. Selon une autre caractéristique de l'invention, un nombre d'identification PIN introduit par l'utilisateur dans un terminal externe peut être combiné avec l'information de sécurité externe afin de procurer encore plus de sécurité et de limiter davantage l'accès seulement à ceux qui sont en possession du nombre PIN. L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - la figure 1 est un schéma bloc montrant un système de mémoire sur comportant une unité de terminal externe reliée par un bus d'interface à un dispositif de mémoire portable; - la figure 2 est un schéma bloc illustrant des détails supplémentaires des aspects de sécurité du dispositif de mémoire portable selon la figure 1; - la figure 3 est un schéma bloc illustrant des détails supplémentaires d'un circuit comparateur utilisable en relation avec les modes de réalisation de la présente invention; - la figure 4 est un schéma montrant la division de la mémoire divisée par la mémoire de sécurité du système selon la figure 1; - la figure 5 est un schéma bloc montrant un deuxième dispositif de mémoire portable à titre d'exemple de réalisation de la présente invention; - la figure 6 est un organigramme illustrant le fonctionnement du système de mémoire sûr selon la présente invention; et la figure 7 est une schéma bloc illustrant une carte à mémoire selon l'état de la technique. En se référant maintenant aux figures, la figure 1 montre une carte à mémoire portable 100 constituant un exemple de réalisation-de la présente invention et étant reliée à un terminal externe 200. La connexion électrique entre les dispositifs est illustrée schématiquement par le connecteur 150. Dans la pratique, le terminal externe comporte de préférence une fente ou un autre réceptacle d'insertion étroite dans lequel le dispositif de mémoire 100 est inséré et qui provoquera l'établissement d'une correspondance de contact électrique entre la carte portable 100 et le terminal externe 200, cette correspondance ou comparaison étant illustrée par le connecteur précité 150. Comme cela est illustré à la figure 1, les connexions comportent des connexions au bus d'interface 40 aussi bien qu'au bus de puissance ou d'énergie 111. On constate que le terminal externe comporte un bus de puissance similaire 211 et un bus d'interface 240 relié au connecteur 150 de telle façon que l'unité de terminal 200 fournisse de l'énergie continue à la carte portable 100. De plus, la connexion des bus 140, 240 provoque la connexion de lignes de données, de lignes d'adresse et de lignes de commande entre la carte à mémoire portable 100 et le terminal externe 200. Le terminal externe ne sera pas décrit de façon détaillée étant donnée que sa structure peut être relativement classique. Il est montré commecomportant une unité de traitement centrale 201 reliée par l'intermédiaire d'un bus interne 210 à une portion de stockage terminale principale 203, un dispositif d'affichage entrée/sortie 204 et un clavier entrée/sortie 205. La portion de stockage de terminal principale 203 comporte une mémoire semiconductrice principale qui est utilisée pour mémoriser un programme d'instructions pour le fonctionnement de l'unité de traitement 201, pour stocker l'information qui doit être appliquée à l'unité de mémoire portable 100 et pour stocker l'information reçue depuis l'unité de mémoire portable 100. La portion de stockage ou de mémorisation 203 sert en effet de mémoire principale pour le terminal externe 200. Elle peut être conformée en unité unique ou en bloc individuel, comme cela est souhaité. Le terminal principal 200 comporte aussi un circuit générateur d'horloge 202 qui fournit des signaux d'horloge à l'unité de traitement central CPU 201 et supplémentairement commande la temporisation des signaux qui sont appliqués à l'unité de mémoire portable 100 lorsque l'unité est connectée. 12. L'interface entrée/sortie 204 est reliée à une unité de visualisation CRT 206 et commande celle-ci pour la visualisation des informations à un utilisateur du terminal externe. De façon similaire, l'interface entrée/sortie 205 est reliée à un clavier 207 pour recevoir les informations inscrites sur le clavier par un tel utilisateur. Ainsi, l'unité de terminal 200 peut être considérée comme étant relativement classique dans la mesure o elle comporte les éléments essentiels familiers à ceux travaillant dans le domaine technique ici concerné. Cependant la portion de stockage de terminal principal 203, comme cela sera décrit ci-après, comporte en outre un module de programme capable de recevoir des informations externes codées de la mémoire de sécurité, du dispositif semiconducteur portable 100, de décoder de telles informations et d'amener le CPU 201 à piloter ces adresses, lignes de données et de commande de façon à provoquer l'exécution d'un contr8le de sécurité dans l'unité semiconductrice portable 100. Un tel module de programme décode principalement l'information externe codée, écrit l'information d'identification décodée dans un comparateur dans la mémoire semiconductrice portable et utilise l'information d'identification d'adresse obtenue à partir.de l'information décodée pour adresser une mémoire de sécurité dans l'unité de mémoire semiconductrice portable en vue de la lecture dans le comparateur du code d'identification externe dans le but d'une comparaison au code d'identification externe décodé. En attirant la tension maintenant à la structure du dispositif semiconducteur portable 100, on constate, qu'il comporte, comme le dispositif semiconducteur selon l'état de la technique, une mémoire principale 4 ayant un bus de puissance interne 9 alimenté en énergie par une batterie 6 à travers une résistance de limitation de courant 7 et une diode de protection de 2645303. charge 8. Le bus de puissance interne 9 est relié via le circuit commutateur d'alimentation en puissance ou en énergie 2 à un bus de puissance externe 111. Codme dans le cas du dispositif à mémoire portable connu, lorsque le bus de puissance 111 est alimenté en énergie à une tension supérieure à celle de la batterie interne 6, le circuit commutateur 2 détecte cet état, relie la source d'énergie externe au bus interne 9 et applique un signal de validation haut à la ligne de validation 13 qui est reliée en revanche à l'entrée G1 du circuit de sélection de mémoire 5a. La mémoire principale 4 est représentée comme ayant un bus d'interface 140 qui est illustré sous forme d'un bus unique à la figure 1, mais comporte des lignes de données, des lignes d'adresse et des lignes de commande comme cela sera décrit plus en détail plus loin. Ces lignes sont reliées directement à la mémoire principale 4, mais dans la pratique de l'invention ne sont pas admises à accéder directement à la mémoire principale dans une routine seulement après qu'un contrôle de sécurité ait été exécuté avec succès, cette routine étant commandée par des informations dans le dispositif portable 100, dont au moins certaines sont inaccessibles au bus d'interface et ainsi pratiquement inaccessibles à l'extérieur de la carte. En pratiquant les aspects de sécurité de l'invention, une mémoire de sécurité 50, de préférence une mémoire non volatile, est prévue pour stocker les informations concernant la sécurité. Un circuit de contrôle de sécurité 51 est relié au bus d'interface 140 et accomplit la fonction de contrôler l'accès à la mémoire de sécurité 50, de recevoir les informations concernant la sécurité et qui sont originaires de la mémoire de sécurité 50 et d'accomplir une comparaison de sécurité entre des informations de sécurité interne et externe avant de permettre l'accès entre le bus d'interface 140 et la mémoire principale 4. Sur la figure 1, le bus d'interface 140 est montré comme interconnectant le circuit de contr8le de sécurité 51 et la mémoire de sécurité 50, en illustrant que le terminal externe est capable de limiter l'accès à la mémoire de sécurité en accomplissant le contrôle de sécurité. On montre également un bus interne 152 qui connecte ces modules et est prévu seulement entre la mémoire de sécurité 50 et le circuit de contr8le de sécurité 51. Un tel bus, comme cela sera décrit plus en détail plus loin, constitue un moyen pour lire une information de sécurité qui n'est pas nécessairement encodée en vue de son application au circuit de contrôle de sécurité lors de l'exécution du contr8le de sécurité. Le fait que le bus 152 est seulement interne et non relié au bus d'interface principal 140 procure un degré important de sécurité en appréciant que la seule information qui est accessible au bus d'interface est en format codé et que seulement des terminaux externes d'une forme approuvée ont la possibilité d'utiliser la clé de codage pour décoder l'information de sécurité codée. Le circuit de sélection de mémoire 5a est pourvu, en plus des entrées de validation G1 et G, d'une seconde entrée de validation, appelée G2, et que cette entrée est commandée par le circuit de contr8le de sécurité 51. Une résistance d'arrêt 52 maintient l'entrée G2 à l'état bas à tout moment, sauf si la carte a été insérée dans le terminal externe compatible et une procédure de contr8le de sécurité a été accomplie avec succès. Après l'accomplissement avec succès de cette procédure, le circuit de contrôle de sécurité 51 produit un signal logique haut sur la ligne de sortie 51, un tel signal étant appliqué à l'entrée de validation G2 de la mémoire principale du circuit sélecteur de mémoire. Ainsi, avec un signal de niveau logique haut appliqué-au terminal G1 du circuit (à la suite de l'application d'une tension positive de la carte au bus interne 9, détectée par le circuit commutateur d'alimentation en puissance 2), à la suite de l'application d'un signal bas G par l'entrée de sélection de carte 16, et à la suite de l'application d'un signal logique haut à l'entrée G2 en réponse à une exécution avec succès d'un contrôle de sécurité, le circuit de sélection de mémoire 5a est validé pour répondre aux signaux d'adresse Sur le bus d'adresse 14 pour individuellement valider les dispositifs mémoire semiconducteurs qui constituent la mémoire principale 4. A la figure 1, la mémoire principale 4 est montrée sous forme d'un bloc unique, mais il est souligné qu'un tel bloc est typiquement formé par des bus de mémoire individuels 4a-4n comme cela est illustré en relation avec la figure 7, et que de tels bus sont individuellement validés par des signaux de validation individuels 19a19n, ces signaux de validation étant montrés à la figure 1 par le bus multiconducteur 19. En revenant à la figure 2, on y a montré d'autres détails du circuit de contrôle de sécurité 51 du système selon la figure 1. La mémoire principale 4, des composants de puissance associés, le circuit de sélection de mémoire 5a sont inclus à la figure 1 dans une botte appelée la et cette botte est illustrée en figure 2 en omettant les détails internes. Le seul élément représenté dans le bloc la à la figure 2est l'entrée G2 du circuit de sélection de mémoire Sa, c'est-à-dire l'entrée est commandée par le circuit de contrôle de sécurité pour valider l'accès entre le bus d'interface et la mémoire principale après exécution avec succès d'un tel contrôle de sécurité. L'information qui est impliquée en premier lieu dans le contr6le de sécurité est stockée dans la mémoire de sécurité 50, comme cela est illustré au c8té droit de la figure 2. Comme il a été constaté ci-dessus, la mémoire de sécurité 50 est une mémoire non volatile qui comporte deux formes d'information de sécurité, à savoir une information d'identification externe destinée à être lue au terminal- externe et qui est maintenue en forme codée, et une information d'identification interne qui n'a pas besoin d'être codée et est disponible seulement à l'intérieur de l'unité portable 100. Pour des raisons de sécurité, la mémoire de sécurité non volatile 50 est de préférence une mémoire morte, telle qu'une mémoire morte programmable électriquement (EPROM) ou une mémoire morte programmable effaçable électriquement (EEPROM). Dans le mode de réalisation selon la figure 2, la mémoire de sécurité 50 est un dispositif de mémoire simple qui est une mémoire partagée en des portions adressables suDérieure et inférieure pour le stockage d'informations de sécurité respectivement interne et externe. La figure 2 montre que le circuit de contr8le de sécurité 51 comporte un élément comparateur 60 qui sert pour comparer les informations de sécurité interne et externe, et un circuit de sélection 61 qui est améné à fonctionner pour permettre au terminal externe de commander ou contr8ler la mémoire de sécurité 50 et le comparateur 61 lors de l'exécution de la procédure de contr8le de sécurité. Un nombre de portes ou analogues devant être décrites en détail plus loin, interconnectent de tels éléments et on appréciera maintenant que ce circuit de contr8le de sécurité est formé d'éléments logiques câblés et ne nécessite pas la puissance ou la programmation d'un microprocesseur afin de procurer un degré essentiel de protection de sécurité à la mémoire principale 50. Le comparateur 60 peut être considéré comme étant divisé en deux portions, une portion d'information interne 60b pour recevoir et maintenir l'information d'identification interne directement én provenance de la mémoire de sécurité 50 et une portion d'information externe 60b pour recevoir et maintenir l'information qui est originaire de la mémoire de sécurité 50, mais a été transférée au terminal externe, décodée et ensuite renvoyée à l'unité portable 100. Lorsque l'information stockée dans les deux moitiés du circuit comparateur coincident, une portion de comparateur intermédiaire 60c produit un signal logique haut à l'entrée Q et, comme cela a été discuté en détail plus haut, ce signal logique est appliqué par l'intermédiaire de la ligne 31 à l'entrée de validation G2 du circuit de contrôle de sécurité 51 afin de permettre l'accès par l'intermédiaire du bus d'interface 140 entre le terminal externe et la mémoire principale 4 de l'unité portable 100. La manière de laquelle de telles fonctions sont exécutées, sera décrite maintenant en plus grand détail. En premier lieu, il a été vu que la mémoire de sécurité, comme cela est habituel, comporte des entrées d'adresse pour adresser des emplacements individuels à l'intérieur de la mémoire, et des lignes de données qui portent des niveaux logiques correspondant à l'information stockée dans l'emplacement adressé dans la mémoire. La mémoire de sécurité 50 comprend également une entrée de validation de circuit CE amenée à passer à l'état bas par une ligne chaque fois qu'une information doit être lue dans la mémoire de sécurité, et également une entrée de validation de sortie OE qui doit également être amenée à l'état bas afin d'adresser et de lire l'information de la mémoire de sécurité. Les lignes d'adresse de la mémoire de sécurité 50 sont reliées aux lignes d'adresse du bus d'interface de façon que le terminal externe soit en mesure d'adresser des emplacements individuels dans la mémoire de sécurité 50. Les- lignes de données 62 de la mémoire de sécurité ne sont pas directement reliées au bus d'interface pour maintenir la sécurité de l'information d'identification interne. Au lieu de cela, les lignes de données 62 de mémoire de sécurité sont reliées par l'intermédiaire d'une paire de tampons à trois états 63, 64 à deux structures de bus séparées. Les tampons à trois états sont alternativement validés de façon que lorsqu'un Jeu est actif, l'autre est maintenu à l'état inactif. Le premier jeu de tampons à trois états 63 relie les lignes de données 62 de la mémoire de sécurité au bus de données interne 152 de façon que les mots de données adressés dans la mémoire de sécurité puissent être lus dans la bascule interne 60b du circuit comparateur 60 à une borne de données d'entrée DT. Le deuxième Jeu de tampons à trois états 60 est relié entre les lignes de données 62 de la mémoire de sécurité et les lignes de données 15 du bus d'interface 160 de façon que lorsque les tampons 62 sont validés, les données lues dans la mémoire de sécurité 60 soient placées directement sur la ligne de données du bus d'interface. Il a été constaté plus haut que dans le mode de réalisation selon la figure 2,. la mémoire de sécurité 50 était de préférence un dispositif de mémoire unique séparé par transformation de mémoire dans des zones séparées pour stocker les informations de sécurité interne et externe. Cette division est illustrée à la figure 4 qui montre la mémoire de sécurité 50 divisée en deux moitiés transformées par le chiffre binaire d'adresse d'ordre supérieur en une portion inférieure 50a pour stocker l'information d'identification interne et en une portion supérieure 50b pour stocker l'information d'identification externe. Ainsi, pour toutes les adresses entre 00000 et 01111, seulement les zones de mémoire 50 sont adressées qui contiennent l'information d'identification interne, et la structure de bus est arrangée pour assurer que les lignes de données de la mémoire 50 soient isolées du bus d'interface lorsque de tels emplacements de mémoire soient adressés. De façon similaire, lorsqu'une adresse à l'intérieur de la mémoire de sécurité entre 10000 et 11111 est adressée, seulement l'information d'identification extern. peut être accessible, et la structure de bus est arrangée pour permettre la lecture d'une telle information sur le bus d'interface. Il est à noter que d'autres formes de positionnement ou de transformation de mémoire peuvent être utilisées si cela est souhaité. Comme il a été constaté plus haut, les tampons de données à trois états 63, 64 sont des éléments d'une telle structure de commutation de bus. On voit que l'entrée de validation de tels tampons est commandée par une porte OU 65 ayant une paire d'entrées, une entrée 67 en provenance du bus d'adresse 15 et représentant le chiffre binaire d'adresse d'ordre supérieur. En supposant pour le moment que la seconde entrée de la porte 65 soit maintenue à l'état bas lorsque la mémoire de sécurité est adressée, on constate que l'état logique du chiffre binaire d'adresse d'ordre supérieur contr lera ou commandera le niveau logique de la sortie 66 de la porte OU 65. Ainsi, lorsque le chiffre binaire d'adresse d'ordre supérieur est à l'état 1 indiquant que la portion supérieure de la mémoire 50 a été adressée (l'information d'identification externe), on verra que la sortie 66 est à l'état haut, validant l'arrangement des portes 64 et invalidant l'arrangement des portes 63. Ainsi les données des emplacements adressés dans la mémoire 50 qui apparaissent sur les lignes de données 62 seront appliquées par les tampons 64 aux lignes de données 15 du bus d'interface 140. De façon similaire, lorsque la ligne d'adresse d'ordre supérieur est au niveau logique bas, indiquant que la portion inférieure de la mémoire de sécurité 50 a été adressée (seulement l'information d'identification interne), on constate que la sortie 66 de la porte OU 65 est au niveau bas, en invalidant les tampons 64 mais en validant les tampons 63. Cette condition des tampons permet que les données soient lues 26'45303 dans les emplacements d'adresse dans la mémoire 50 vers le terminal ou borne d'entrée de la section de bascule du circuit comparateur 51 en isolant complètement ces données du bus d'interface au moyen des portes invalidées 64. La propriété du mode de réalisation selon la figure 2 de permettre ainsi la lecture de l'information de sécurité codée tout en protégeant l'intégrité de l'information interne qui n'a pas besoin d'être encodée devient maintenant apparente. En se tournant pour un moment à la seconde entrée de la porte OU 65, on voit que celle-ci est commandée par le circuit de sélection susmentionné 61. Ce circuit comporte une paire d'entrée dont l'un est commandé par certaines lignes d'adresse sélectionnées du bus d'adresse 14, et dont l'autre est commandé par la ligne de sélection de carte 16 du bus d'interface 140. Ainsi lorsque le terminal externe désire de valider la mémoire semiconductrice portable particulière, il applique un signal à la ligne de sélection de carte 16 du bus d'interface 140 et une adresse appropriée aux lignes d'adresse 14 du bus d'interface 140, qui sont détectés par le circuit de sélection 61 comme mettant à niveau bas - l'une ou l'autre de ces sorties de validation. Lorsque le terminal ou la borne externe désire de lire l'information dans la mémoire de sécurité, des signaux d'adresse sont appliqués à l'entrée d'adresse 61a (ensemble avec un signal de validation de la ligne de sélection de carte 16) et qui met à l'état bas la sortie 68 qui applique un niveau logique bas à l'entrée de validation de bus de la mémoire de sécurité en permettant à l'information d'être lue dans ce dispositif. Ainsi, les adresses placées sur le bus d'adresse 14 doivent valider le circuit de sélection 61 au même temps que le chiffre binaire d'ordre supérieur et est un 1 ou O dans le but de sortir de mémoire de la section supérieure ou inférieure de la mémoire de sécurité 50. Lorsque le terminal externe souhaite décrire des données du terminal externe dans le circuit comparateur (ayant décodé une telle information après l'avoir reçu de la mémoire de sécurité), une adresse est appliquée au chiffre binaire d'ordre inférieur sur les lignes d'adresse 14 qui amènent l'entrée 69 du circuit de sélection 61 à être mise à l'état bas. Ceci en revanche valide la moitié externe du circuit comparateur 61 pour qu'elle reçoive l'information à l'entrée DT qui a été vue d'être appliquée aux lignes de données 15 du bus d'interface 140. Il a été aussi établi que les lignes d'adresse 14 du bus d'interface sont reliées directement aux entrées d'adresse de la mémoire de sécurité 50 si bien que les chiffres binaires d'ordre inférieur puissent être utilisés pour adresser des mots particuliers dans la mémoire de sécurité. Le signal de validation de sortie 18 est appliqué à un tampon à trois états 70 et utilisé comme signal de validation pour lire une information dans la mémoire de sécurité 50. Il a été constaté que le tampon à trois états 70 est validé chaque fois que le circuit de sélection 61 produit un signal de sortie bas sur la ligne 68 qui est un signal de validation de circuit pour la mémoire de sécurité 50. Ainsi la borne ou le terminal externe peut utiliser un signal bas appliqué à la ligne de validation de sortie 18 pour amener à l'état bas la ligne 29 reliée à l'entrée de validation de sortie 0E de la mémoire de sécurité 50, en permettant ainsi la lecture d'un mot, et pour provoquer ensuite, lors du front montant du signal appliqué à la ligne 18 (qui est reliée à l'entrée T1 du circuit comparateur 60) l'introduction rythmée de ces données dans la bascule d'information interne 60b du circuit comparateur 60. Ainsi, le signal de validation de sortie appliqué à la ligne 18 du bus d'interface 140 par la borne ou le terminal externe a le double objectif de (a) valider la mémoire de sécurité chaque fois qu'elle est basse et la mémoire desécurité est sélectionnée (au moyen du circuit de sélection 61) et (b) de basculer l'entrée de la portion de bascule 66b du comparateur 60 dans le but de verrouiller des mots de données dans le comparateur qui sont sorties de la mémoire de sécurité. Il a été constaté que l'entrée T2 qui comporte le verrou ou la bascule externe 60a du circuit comparateur 60 est directement commandée par la ligne de validation d'écriture 17 du terminal externe, et ainsi lorsque la borne ou le terminal externe souhaite écrire l'information dans la bascule externe du comparateur, elle place d'abord l'information sur les lignes de données (ensemble avec l'information d'adresse appropriée) et produit ensuite un flanc avant sur la ligne de validation d'écriture 17 qui produit le verrouillage de l'i'nformation dans la portion de bascule de verrouillage. En résumant d'un point de vue structurel, on constate que le terminal externe a un degré de contr8le sur les portions de sécurité des circuits de la figure 2. En appliquant des signaux appropriés aux lignes d'adresse comme un signal de validation de carte sur la ligne 16, le terminal externe peut commander les sorties du circuit de sélection 61 pour permettre l'écriture d'une information dans une bascule ou un verrou dans la bascule externe du circuit comparateur 60 ou, dans une situation opposée, pour appliquer un signal de validation de circuit à la mémoire de sécurité 50 en vue de la sortie par lecture d'une information dans cette mémoire. Les mots qui sont sortis de mémoire dépendent tout d'abord de tous les chiffres binaires d'adresse d'ordre supérieur appliqués aux lignes d'adresse 14 qui ont été vues comme étant reliées directement aux entrées d'adresse de la mémoire de sécurité 50. De plus, en raison du partage ou de la division de la mémoire, le chiffre binaire supérieur agit alors par l'intermédiaire de la porte 65 pour reconfigurer la structure de bus connectée aux lignes d'entrée de la mémoire de sécurité 50 de telle façon que lorsque la portion de mémoire qui contient seulement des informations sures est adressée, ces informations sont appliquées seulement au bus interne 152, tandis que, lorsque la section de mémoire est adressée qui contient l'information codée devant être lue à la borne externe, les lignes de données 62 sont reliées aux lignes de données 14 du bus d'interface 140. Avant d'écrire comment le terminal ou la borne externe coopère avec les éléments de la figure 2, pour accomplir un contrôle de sécurité, on donnera d'abord une brève description des éléments qui sont présents dans un circuit comparateur 60, à titre d'exemple. Cette description sera faite en se référant à la figure 3 qui montre un circuit comparateur exemplaire. Comme cela est montré à la figure 2, le circuit comparateur de la figure 3 comporte un circuit de verrouillage de données pour une information externe 60a, un second circuit de bascule ou de verrouillage de données 60b pour recevoir et stocker l'information de sécurité interne, et une portion de comparateur centrale c pour comparer l'information stockée dans les bascules ou verrous 60a, 6Cb. La figure 3 montre seulement le circuit de bascule de données 60b de façon détaillée. On appréciera que la bascule de données 60a est de préférence d'une configuration identique. Ainsi le circuit de bascule ou de verrouillage de données 60b comporte un premier décodeur ou une portion de sélection 80 ayant une paire d'entrées d'adresse et quatre sorties, amenées individuellement à l'état bas en réponse à un motif de chiffre binaire aux entrées d'adresse. Il est à noter que le sélecteur à deux entrées et à quatre sorties est utilisé en relation avec un mode de réalisation exemplaire o quatre mots de données sont utilisés dans la procédure de vérification de sécurité. Dans un système exemplaire, un contrôle de sécurité est accompli qui utilise quatre mots chacun de 8 chiffres binaires, nécessitant une correspondance de 32 chiffres binaires afin d'accomplir un contrôle de sécurité avant l'opération d'initiation. Ainsi, le circuit de bascule de la figure 3 est conformé pour être en mesure de stocker et de comparer quatre mots de données, chacun de 8 chiffres binaires, nécessitant des sélecteurs capables de distinguer les quatre.mots, des bascules ou verrous capables de maintenir quatre mots chacun de 8 chiffres binaires, et des comparateurs - susceptibles de comparer une paire de structures de données de 32 chiffres binaires. En revenant à la structure de la figure 3, on constate que les sorties de sélecteur sont reliées comme entrées à un circuit de bascule 81 ayant une entrée de données qui est reliée à un bus 152, qui, on le répète, est relié aux lignes de données de la mémoire de sécurité 50. Comme constaté en rapport avec la figure 2, le circuit de bascule de données est à la fois attaqué et déclenché, et la figure 3 montre que la bascule ou le verrou 81 comporte une entrée de validation de circuit G1 (reliée à la ligne 66 décrite en relation avec la figure 2) et une entrée de déclenchement T1 pour répbndre au front montant sur la ligne 29 décrite en relation avec la figure 2. Ainsi, chaque fois que la ligne 60 est mise à l'état bas, et des données sont présentes à l'entrée de bascule de données 152 du circuit de sélection, et une entrée de sélection S1-S4 est maintenue à un niveau bas lorsqu'un front montant du signal de déclenchement est appliqué à la ligne 29, le mot sur le bus d'entrée de données sera verrouillé dans les emplacements appropriés D1-D4 (déterminés par l'adresse) de la bascule. Le circuit de bascule 60a pour l'information externe de maintien est relié de façon similaire, à part du fait que les lignes de données pour le circuit de verrouillage ne sont pas commandées par la sortie de la mémoire de sécurité mais par les lignes de données 15 du bus d'interface, le signal de déclenchement est appliqué au signal de validation d'écriture du bus d'interfaee et le signal d'attaque G2 est commandé par la ligne 69 de la figure 2. La manière à laquelle les deux verrous ou bascules sont adressés est quelque peu différente. Dans le mode de réalisation de la figure 3, la bascule de données d'information interne 60b est adressée par l'intermédiaire d'un compteur binaire 82 ayant une entrée d'horloge commandée par le signal de déclenchement de la ligne 29 (figure 2), et sert pour simplement compter les impulsions d'horloge de verrouillage pour adresser successivement les quatre mots dans la bascule. Ainsi, un circuit de remise à zéro comprenant une combinaison d'une résistance et d'une capacité sert pour remettre à zéro le compteur 82 chaque fois que la carte est insérée dans un terminal et de l'énergie externe est d'abord appliquée. Chaque fois que la ligne de validation de sortie 18 du bus d'interface 40 est basculée pour accéder à un mot de la mémoire d'identification interne pour la lire pour la bascule 60b, le compteur 82 est basculé pour successi- vement adresser (au moyen du décodeur 80) les positions de mots successives dans la bascule 81. En résultat, les quatre lectures successives de la mémoire de sécurité 50 qui servent pour sortir de mémoire les quatre mots de l'information d'identification interne provoquera l'incrémentation du compteur 82, une telle incrémentation étant décodée dans le décodeur 80 pour adresser successivement les quatre positions de mots dans le circuit de verrouillage 81 pour provoquer la sortie de mémoire de l'information à verrouiller vers des emplacements appropriés dans le verrou 81. L'adressage du circuit de verrouillage d'information externe 60a est effectué au moyen d'une paire de lignes d'adresse à l'intérieur du bus d'adresse 14 du bus d'interface 140, de telles lignes étant indiquées par les signes Ai, A2-sur la figure. Les données devant être verrouillées dans le verrou d'information externe 60a sont également appliquées depuis le terminal externe 15 et sont décodées d'une manière qui sera décrite en plus de détail ci-après. Le signal d'horloge de verrouillage appliqué à l'entrée T1 du verrou d'information externe 60a est fourni par la ligne de validation d'écriture 17 du bus d'interface 140, comme cela a été décrit. De façon similaire, le signal de validation G2 est fourni par le circuit de sélection 61 (voir figure 2) lorsque les lignes d'adresse ont sélectionné le circuit de sécurité dans le mode d'acceptation d'une information de sécurité du terminal externe. Dans ce mode, d'une manière similaire au stockage d'une information dans le verrou 81, le verrou d'information externe 60a est basculé, les lignes d'adresse 14 sont manipulées pour adresser un mot particulier des quatre mots, et l'information d'identification externe est appliquée aux lignes de données 15 pour le verrouillage dans les mots D1-D4 du verrou d'information externe 60a. En mettant en oeuvre l'invention, l'information verrouillée dans les verrous respectivement interne et externe 60b, 60a est comparée dans le secteur comparateur c sur une base de chiffre binaire par chiffre binaire. Lorsqu'une correspondance est détectée, un signal logique haut est produit à la sortie (désignée A+B), et ce signal est appliqué comme entrée de déclenchement à un circuit de verrouillage de comparaison de sécurité 85. Il a été vu que le circuit de verrouillage ou de bascule comporte une entrée de remise à zéro-commandée par une combinaison 86 d'une résistance et d'une capacité qui sert pour remettre à l'état initial le verrou 85 chaque fois que la carte est insérée dans un terminal externe et de l'énergie externe est appliquée au bus de puissance 111. Après que le chargement du condensateur dans la combinaison 8- charge le signal de remise à l'état initial est effacé. Cependant, le circuit de verrouillage chaque fois qu'il est entré pour la première fois dans un terminal, commence touJours par une sortie basse Q en raison de la fonction de remise lors d'une condition de puissance appliquée, comme cela vient d'être décrit. L'entrée D du verrou est maintenue à une condition haute, cependant chaque fois que le verrou est déclenché, la sortie Q sera commutée à l'état haut. Le verrou 85 est de préférence du type à déclenchement par flanc positif, de telle façon qu'un flanc positif produit par une correspondance détectée dans le comparateur 60c provoque le déclenchement du verrou 85 pour mettre la sortie Q de celui-ci à l'état haut. Puisque la sortie Q est appliquée à la ligne 31, on appréciera que le signal de validation fourni à cette ligne est détecté dans la portion principale la (voir figures 1 et 2) de la mémoire portable conçue pour valider l'accès à la mémoire principale 4 par l'intermédiaire du bus d'interface 140. Cette condition restera effective aussi longtemps que de la puissance continue d'être appliquée à la carte. Cependant après le retrait de la carte, du terminal, le condensateur 86 se déchargera, exigeant une nouvelle opération de remise à l'état initial lors d'une condition d'application de puissance chaque fois que la carte est à nouveau insérée dans un terminal en commutant la sortie Q du verrou 85 à l'état bas Jusqu'à ce qu'un contr8le de sécurité valable ait été à nouveau effectué. Sur la base de cette compréhension de la structure d'un mode de réalisation d'un système de sécurité selon l'invention, l'attention sera maintenant orientée à la manière de laquelle la structure coopère pour effectuer une fonction de contr8le de sécurité. Tout d'abord, il est rappelé que l'information de sécurité nécessaire pour l'accomplissement d'un contr8le de sécurité est stockée dans la mémoire de -sécurité 50. Le terminal ou la borne externe 200 (figure 1) comporte à l'intérieur de sa portion de stockage 220 un programme pour décoder l'information de sécurité qui lui a été fournie, mais ne possède ni l'information codée ni la clé qui sont stockées toutes les deux dans la mémoire de sécurité. Lorsqu'une carte 100 est introduite dans un terminal approprié 200, le bus d'interface 140 assure une continuité entre les lignes de données, d'adresse et de commande entre le terminal et l'unité de mémoire. De plus, le terminal 200 fournit de l'énergie au bus de puissance interne 111 de l'unité à mémoire 100. Après l'alimentation en puissance interne, le circuit de détection 2 détecte l'application de la puissance et applique de la puissance continue aux éléments de circuit interne et un signal de validation initial au circuit de sélection de mémoire 5a. Ayant ainsi établi-les lignes de communication, le terminal est maintenant à l'état pour initier une fonction de contrôle de sécurité. Le terminal applique des signaux aux lignes d'adresse et de commande qui amène le circuit de sélection 61 (figure 2) à valider l'entrée de validation de circuit ou de bus 26 de la mémoire de sécurité 50 et à adresser la portion supérieure de cette mémoire o l'information d'identifi- cation extérieure est stockée. Le terminal lit ensuite l'information d'identification externe qui comporte un nombre d'identification externe codée comprenant à la fois le nombre codé lui-même et la clé permettant son décodage. L'information d'identification externe codée comporte également, de préférence, une information d'adresse pour l'autre portion de la mémoire de sécurité dans laquelle l'information d'identification interne est stockée. Cette information fournira les adresses pour les quatre mots de données qui contiennent le code d'identification interne attribué au dispositif de mémoire portable en question. Ainsi, l'information lue dans la mémoire de sécurité au terminal externe comprend un certain nombre d'éléments, à savoir (a) un nombre d'identification codée, (b) une clé pour décoder le nombre d'identification, et (c) l'information qui est de préférence codée et identifie quatre emplacements dans la portion interne de la mémoire de sécurité qui stocke les quatre groupes de code d'identification interne. Ayant sortie de mémoire cette information, le terminal externe commute ensuite le chiffre binaire d'adresse d'ordre supérieur pour adresser la portion inférieure de la mémoire de sécurité, à savoir la section o l'information d'identification interne est stockée. En rappelant la description de la figure 2, la commutation du chiffre binaire d'ordre supérieur commute également la structure de bus reliée à la mémoire de sécurité de telle façon que les données sorties de mémoire de la mémoire de sécurité ne soient plus imposées au bus d'interface mais au contraire seulement imposées au bus de données interne 152. Ayant ainsi adressé la mémoire de sécurité dans la portion réservée à l'information d'identification interne, le terminal utilise ensuite les quatre adresses décodées de l'information externe pour adresser les quatre emplacements dans la zone de stockage d'identification interne qui contiennent le code- de sécurité particulier attribué à la carte en question. Cette information est introduite d'une façon rythmée dans le verrou d'information interne 60b o il est retenu en vu d'une comparaison à l'information externe. Ayant ainsi chargé une première portion du circuit comparateur, le terminal externe commande ensuite les lignes d'adresse et de commande pour attaquer la section d'information externe du circuit comparateur 60a et pour charger les quatre mots de données dans la bascule ou le verrou. Les quatre mots de données sont ceux qui ont été décodés en utilisant la clé et ils ont été introduits de façon rythmée dans le verrou de comparateur sous le contrôle des signaux d'adresse et de commande fournis par le terminai externe. Ayant ainsi introduit de façon rythmée à la fois les informations d'identification externe et interne dans le circuit comparateur 40, une comparaison est alors effectuée. Si le comparateur 60 constate.une correspondance, il place la sortie Q à son état haut en déclenchant le verrou de comparateur 85 (figure 3) et fournit un signal de validation final pour le circuit de sélection de mémoire a. Avec le signal d'attaque ayant ainsi été engendré, le circuit de sélection 5a est alors en mesure de répondre aux signaux d'adresse appliqués à celui-ci en provenance du bus d'interface pour sélectionner des dispositifs de mémoire individuels parmi les dispositifs 4a-4n qui constituent la mémoire principale 4 de l'unité portable 5. De cette façon, le terminal externe est libre pour utiliser le bus d'interface 140 pour écrire une nouvelle information dans la mémoire principale ou pour sortir l'information de la mémoire principale. Par conséquent, une transaction peut être complétée ou une information mise à jour, en fonction des besoins de l'application à laquelle le terminal externe et la carte à mémoire ont été destinés. Il est possible et parfois préféré d'utiliser un nombre d'identification personnel (nombre PIN) avec le contrôle de sécurité. Typiquement, un terminal sous le contrôle de son processeur interne exigera un numéro d'identification et acceptera un nombre (usuellement quatre chiffres binaires) introduit par l'utilisateur. Dans la mise en oeuvre de l'invention, le nombre PIN est utilisé lors de l'exécution du programme stocké dans la section de stockage de terminal principal 220 d'une façon relativement conventionnelle. Plus particulièrement, le nombre PIN peut être utilisé comme condition préalable avant que tout autre cônitrle de Scurit sait effectué. Comme autre exemple, le nombre PIN peut être utilisé dans la fonction de contr8le de sécurité elle-même. A titre d'exemple, le nombre PIN peut être utilisé en appliquant la clé de décodage & l'information d'identification externe codée, et l'entrée du nombre PIN correct peut être utilisée comme modification pour la clé avant l'application aux données codées. De cette façon, l'entrée du nombre PIN faux modifiera la clé d'une telle façon que l'information codée ne puisse pas être décodée correctement, ce qui résultera dans un échec lorsque l'on fait la comparaison par le comparateur interne et produira l'impossibilité d'un accès par le terminal externe à la mémoire principale. En se réfèrant maintenant à la figure 5, il y est montré une configuration alternative d'un dispositif semiconducteur portable conçu selon la présente invention. Les éléments à l'intérieur de la portion principale la du circuit mémoire 100' sont essentiel- lement les mzmes que ceux décrits en relation avec les figures 1-3. Puisque de tels éléments ont été illustrés à la figure 5, ils ne seront pas décrits en détail étant donné qu'une telle description sera seulement redondante. Les portions de sécurité du système selon la figure 5 fonctionnent d'une façon similaire à celle du -25 mode de réalisation selon l'état de la technique, mais sont conçues d'une façon quelque peu différente. Dans le mode de réalisation antérieure, la mémoire de sécurité a été configurée sous forme d'une simple mémoire qui a été isolée au moyen d'une transformation de mémoire. Dans le mode de réalisation selon la figure 5, l'isolation de mémoire de sécurité est mise en oeuvre par l'utilisation de deux dispositifs de mémoire indépendants, un premier comprenant un dispositif de mémoire 90 destiné au stockage de l'information d'identification interne et un second dispositif de mémoire 91 destiné au stockage de l'information d'identification externe. Les bus de 2645303_ données de tels éléments de mémoire sont maintenus à peu près indépendants et ainsi la nécessité d'une structure de commutation de bus comme celle utilisée en rapport avec le mode de réalisation selon la figure 1 est superflue. Dans le mode de réalisation selon la figure 5, un bus de données 92 émanant de la mémoire d'information d'identification interne 90 est relié à la portion d'information interne 60b du circuit comparateur 60. On peut voir que le bus de données interne 92 n'est pas relié de quelque fagon que ce soit aux lignes de données du bus d'interface et ainsi l'information stockée dans la mémoire interne 90 est maintenue à l'intérieur de la carte et ne peut pas être lue à l'extérieur de celle-ci. Par contre, la mémoire d'information d'identification externe 91 a des lignes de données qui sont connectées aux lignes de données principales 15 du bus d'interface et, comme résultat, l'information stockée dans la mémoire morte ROM d'identification externe 91 (qui, on le répète, est en forme codée) est adaptée pour être sortie par lecture vers le terminal externe au moyen du bus d'interface. Les mémoires de stockage d'information interne et externe 90, 91 ont des entrées d'adresse qui sont reliées aux lignes d'adresse 14 du bus d'interface principal 140 si bien que l'opération de la lecture de l'information dans ces mémoires respectives s'effectue sous la commande du terminal externe comme cela a été décrit en relation avec le précédent mode de réalisation. Le circuit comparateur 60, comme le circuit comparateur selon les figures 2 et 3, comporte une première section 60a pour stocker une information d'identification externe, une seconde portion 60b pour stocker une information d'identification interne, et une section intermédiaire 60c pour comparer les informations interne et externe et pour produire en sortie un niveau logique positif sur une ligne de sortie 31 chaque fois qu'une correspondance a été constatée. La manière à laquelle les dispositifs de sécurité 90, 91 et 60 sont validés est similaire mais légèrement différente à QU de celle qui a été décrite en relatxon avec le précédent mode de réalisation. On constate qu'un élément sélecteur 95 est prévu qui est adressé et attaqué par le bus d'interface 140 comme l'élément correspondant de la figure 2. Cependant, le sélecteur de la figure 5 comporte trois entrées 96a, 96b, 96c qui sont sélectivement validées (mise à l'état bas) en fonction de l'adresse appliquée aux entrées d'adresse de ce dispositif. Quand le système souhaite d'abord sortir de mémoire l'information d'identification externe du dispositif de stockage 91, les lignes d'adresse commandent la première sortie 96a pour qu'elle passe à l'état bas, ce qui fournit un signal de validation à la mémoire d'Information d'identification externe 91. Des signaux sur le bus d'adresse 14 sortent alors de mémoire les mots individuels de l'information vers la ROM 91. De tels mots sont lus au terminal externe pour pourvoir celui-ci de l'information d'identification externe qui, comme dans le précédent mode de réalisation, comporte préférablement le nombre d'identification externe (codé), une clé pour décoder cette information, et une clé identifiant les emplacements de stockage dans la mémoire d'information d'identification interne 90, dans laquelle l'identificateur interne est stocké. Lorsque le terminal externe souhaite ensuite de commuter dans un autre mode pour écrire le nombre d'identification externe décodé dans le circuit comparateur, il commande la seconde sortie 96b du circuit sélecteur 95 pour qu'il passe à l'état bas, ce qui valide le circuit de stockage d'information externe 60a du comparateur pour qu'il reçoive l'information. Comme dans le mode de réalisation antérieur, les lignes de données et les lignes d'adresse du bus d'interface 140 sont utilisées par le terminal externe pour adresser les mots respectifs dans la section de verrouillage 60a et pour lire l'information d'identification codée dans ces mots en vue de leur comparaison ultérieure. Ayant ainsi chargé la section d'information externe 60a du circuit comparateur, le terminal externe manipule ensuite les lignes d'adresse et de commande du bus d'interface pour mettre à l'état bas la troisième sortie 96c du circuit sélecteur qui sert de signal de validation de circuit pour la mémoire d'information d'identification interne 90. Ainsi, la mémoire 80 est validée pour une sortie de mémoire et le terminal externe agissant par l'intermédiaire des lignes d'adresse 14 adresse quatre mots dans la mémoire 90 pour la sortie de mémoire vers et le stockage dans la portion de verrouillage d'information interne 60b du circuit comparateur 60. Il est préféré que cette information soit à quatre emplacements identifiés dans la mémoire externe si bien que le terminal externe et le système de stockage interne coopèrent pour procurer davantage de sécurité pour le code d'identification. De toute façon cependant, les quatre signaux d'adresse sont engendrés et appliqués à la mémoire 90 pour la sortie de mémoire de ces quatre mots vers la portion de verrouillage 60b. Une comparaison est ensuite faite qui, lorsqu'une correspondance est constatée, engendre un signal de validation sur la ligne 81 qui est appliqué au circuit de sélection de mémoire 5a comme signal de validation final. Comme dans le mode de réalisation antérieure, le signal de validation sur la ligne 31 reste à l'état haut, et le circuit 5a répond aux signaux d'adresse appliqués depuis les lignes d'adresse 14 du bus d'interface pour sélectionner certains circuits- de mémoire individuels des circuits de mémoire 4a-4n pour écrire ou lire, le tout sous la commande du terminal externe. La figure 6 illustre davantage la structure correspondante des systèmes externe et interne dans l'accomplissement d'une fonction de contr8le de sécurité. Tandis que la structure en termes d'éléments de circuit a été décrite en détail en se référant aux figures antérieures, la figure 6 décrit davantage la structure de la mémoire 203 associée au terminal externe. Ainsi, il sera possible pour un homme de métier, sur la base de cette description et la description de la figure 6 d'établir un programme approprié d'instructions pour exécuter les fonctions dans le terminal externe nécessaire pour influer sur un système utilisant un dispos-tif de stockage portable conçu selon la présente invention. Comme cela est illustré à la figure 6, une procédure de contrôle de sécurité est initiée par l'insertion d'une carte à mémoire portable dans un terminal approprié en accomplissant l'opération 300. Un contrôle est effectué pour déterminer que la puissance de terminal est présente à l'opération 301, et lorsqu'une telle puissance est présente, une alimentation appropriée en puissance ou énergie est procurée au bus d'alimentation en puissance externe 111 de la carte portable. Comme indiqué en relation avec les modes de réalisation respectifs décrits, elle est détectée par des circuits internes sur la carte pour appliquer la puissance aux éléments de circuit de réserve non alimentés en puissance et également pour transmettre un premier signal de validation au circuit de sélection de mémoire. Le contr8le de sécurité avance ensuite à l'opération 302 o l'information externe codée stockée dans la mémoire de sécurité non volatile est lue dans le terminal externe. Dans le mode de réalisation initialement décrit, un tel texte est lu dans la portion transformée de façon appropriée de la mémoire de sécurité unique. Dans le mode de réalisation selon la figure 5, un tel texte est lu dans la ROM destinée à une telle information. Dans chaque cas le terminal externe accomplit ensuite une opération 303 pour décoder le texte qui a été lu dans le dispositif de mémoire portable. Comme première partie de cette opération, le pas 303 détermine à partir de l'information décodée si l'opération de contr8le de sécurité doit utiliser une procédure d'introduction de PIN. Si la borne externe détermine dans le pas 303 qu'une méthode d'introduction de PIN est demandée, la méthode procède à exécuter un pas 304 au cours duauel l'entrée PIN est introduite par l'utilisateur. Cette information est ensuite utilisée- ensemble avec le texte décodé pour déterminer l'information nécessaire pour l'opération restante de contr8le de sécurité. A titre de première phase de cette opération dans le pas 304, le système déterminé à partir du nombre PIN et de l'information déchiffrée les adresses particulières dans la mémoire d'information d'identifi- cation interne auxquelles le groupe de codes de sécurité assignés est stocké. Après la détermination de cette information d'adresse, le terminal externe agit ensuite à l'aide des lignes d'adresse, des données et de commande du bus d'interface pour accomplir un pas 305 qui-adresse la mémoire d'information d'identification interne (la portion interne de la mémoire unique à la figure i ou la mémoire séparée à la figure 5) dans le but de sortir de mémoire les groupes du code d'identification destinés à la carte particulière en question. Cette information est sortie de mémoire sur le bus interne qui est maintenu à l'intérieur de la carte et est appliquée seulement à la portion de verrouillage interne 6Ob du circuit comparateur. Le terminal externe commande ses lignes d'adresse et de commande de façon à amener ces groupes d'adresse à être sortis de la mémoire-de sécurité et introduites dans la portion de bascule interne 60b au pas 305. Ayant complété l'inscription de l'information dans la moitié du comparateur, le terminal externe accomplit ensuite un pas 306 pour décoder à partir de l'information précédemment sortie de la mémoire d'information d'identification externe le code d'identification destinée à la carte. Cette information peut être décodée directement en utilisant seulement la clé qui a été sortie de mémoire avec l'information, ou peut utiliser additionnellement le nombre PIN lors d'une opération de décodage. De toute manière, le terminal externe est ensuite en mesure d'utiliser l'information pour dériver le code d'identification décodé pour l'inscription dans la portion externe du circuit comparateur. On pourrait penser qu'un tel pas pourrait compromettre la sécurité du système, mais en fait ceci n'est pas le cas. Plus particulièrement le code d'identification est décodé seulement quand le système est utilisé en rapport avec un terminal approuvé, seulement avec la clé qui accompagne les données codées, et seulement par un programme de décodage qui est compatible avec la clé et les données. Ainsi, une personne non autorisée utilisant un terminal non autorisé pour sortie de mémoire les données serait incapable de décoder les données. De plus, la personne pourrait être incapable de sortir de mémoire l'information non codée étant donné que cette information est stockée dans une mémoire qui est inaccessible de l'extérieur de la carte. Ainsi, la sécurité qui est désirée est accomplie bien que le terminal externe soit en mesure au pas de l'opération indiqué par le pas 306, de décoder actuellement à l'extérieur du terminal de code d'identification. 2645303.. Ayant décodé le code d'identification au cours du pas 306, un pas 307 est ensuite accompli pour écrire ce code décodé dans le circuit comparateur, à savoir dans la portion de stockage externe 60a du circuit comparateur. Au pas 308 est ensuite exécuté une comparaison entre les codes interne et externe stockés dans les portions ou sections 60a, 60b. Un test 309 est accompli pour déterminer si ces codes correspondent. S'ils le font au pas 310, l'accès à la mémoire principale est permis. Si une correspondance n'est pas constatée, le pas 311 indique que l'accès à la mémoire principale est refusé. Dans certains cas, il peut être souhaitable d'utiliser la procédure de contr8le de sécurité décrite cidessus mais sans la nécessité d'une introduction d'un nombre PIN par l'utilisateur. Dans ce cas, la sécurité est simplement accomplie par l'information stockée dans la carte coopérant avec des programmes dans le terminal pour traiter une telle information, et l'utilisateur lui-même n'a pas besoin de connattre un nombre PIN afin d'utiliser la carte. Tout ce qui est nécessaire pour la sécurité dans ce cas est qu'une carte autorisée et un terminal autorisé sont amenés à coopérer. Cette opération est illustrée dans la partie droite de la figure 6, qui est similaire à la séquence de programme au c8té gauche, mais élimine simplement la nécessité d'une introduction et d'une utilisation d'un PIN. Ainsi, un pas 304a est accompli qui est similaire au pas 304, mais exécute le décodage des adresses de stockage pour la mémoire interne seulement à partir d'une information dans l'information d'identification externe sortie de mémoire de la carte. Suite à ce décodage, le programme exécute les pas 305-311, comme procédemment décrits, avec pour seule modification mineure que le pas 306 n'utilise pas le nombre PIN au déccodage de l'arrangement de code d'identification à partir de l'information encodée. Pour illustrer-ce point, l'exigence d'une utilisation d'un nombre PIN au pas 306 est mise entre crochets pour indiquer qu'une telle information est seulement nécessaire dans l'aspect d'une plus grande sécurité du système exigeant l'utilisation d'un nombre PIN par l'utilisateur. On appréciera maintenant que, ce qui est proposé, est une carte A mémoire d'information portable et un système pour utiliser une telle carte qui procure la sécurité sans nécessiter un microprocesseur de bord. La carte à mémoire portable stocke deux types d'informations séparées, employées dans une comparaison de contr8le de sécurité. Un type d'information n'a pas besoin d'être codé et comprend un code d'identification destiné à cette carte particulière. Cette information est protégée du fait qu'elle n'est pas disponible au bus d'interface sous aucune circonstance, et ne peut donc pas être aisément sortie de mémoire de la carte. L'autre type d'information stocké sur la carte portable est une information d'identification externe ayant pour but d'être sortie de mémoire de la carte, traitée et ensuite renvoyée à la carte pour une comparaison de sécurité. Cette information est décodée et porte avec elle une clé qui permet à un programme compatible dans un terminal externe autorisé de décoder l'information. Le code d'information est ainsi décodé à partir de cette information, ensuite lu et réintroduit dans la carte afin d'effectuer une comparaison à une information interne prévue seulement intérieurement. Dans ce mode de réalisation préféré, l'information interne est obtenue à partir des mots sélectionnés dans une mémoire de sécuri.té interne à des adresses déterminées par l'information de sécurité externe. Par conséquent, l'information de sécurité externe lorsqu'elle a été extraite par un terminal externe est décodée pour déterminer non seulement le code d'identification, mais également quatre emplacements secrets dans la mémoire interne qui stockent le code de correspondance. Lorsque ces codes sont lus concurremment dans un comparateur interne au dispositif de mémoire portable, la constatation d'une correspondance procure un signal de validation qui permet un accès complet par le terminal externe à la mémoire principale interne qui a été protégée Jusqu'à ce point. Ainsi seulement une personne ayant accès à l'équipement approprié (et usuellement également à un nombre PIN limité) peut accomplir le contr8le de sécurité nécessaire pour accéder à la mémoire interne, procurant la sécurité oui constitue le but de la présente invention. 2645303. REVENDICATIONS 1. Unité de mémoire semiconductrice portable pour un interfaçage et un échange d'informations avec un terminal externe, l'unité de mémoire ayant une fonction de sécurité et étant caractérisée en ce qu'elle comprend en combinaison: - une mémoire principale pour stocker des données destinées à l'échange avec le terminal externe; un bus d'interface pour la connexion entre la mémoire principale et le terminal externe, le bus d'interface comprenant des lignes de données, des lignes d'adresse, et des lignes de commande, des moyens de validation pour permettre l'accès à la mémoire principale via le bus d'interface, une mémoire de sécurité comportant: une première portion pour stocker des données externes codées, incluant une clé, pour la connexion et le décodage dans le terminal externe en utilisant ladite clé, une seconde portion pour stocker des données internes qui sont retenues à l'intérieur de ladite unité pour accomplir une comparaison de sécurité, un comparateur ayant: une première entrée pour recevoir des données externes décodées depuis le terminal externe résultant de l'application de la clé aux données externes encodées, une seconde entrée pour recevoir lesdites données internes depuis la seconde portion de la mémoire de sécurité, et une sortie pour amener les moyens de validation à permettre l'accès.entre le terminal externe et la mémoire principale à la suite de la constatation de la correspondance entre les données internes et les données externes, de façon à prévoir dans ladite unité des données devant être comparées et des moyens pour accomplir la comparaison de données préalablement à la permission de l'accès entre le terminal externe et la mémoire principale par l'intermédiaire du bus - d'interface. 2. Unité de mémoire selon la revendication 1, caractérisée en ce que la mémoire de sécurité comprend une première mémoire non volatile unique transformée en sections supérieure et inférieure adressables comprenant lesdites première et seconde portions respectivement. 3. Unité de mémoire selon la revendication 2, caractérisée en ce qu'elle comprend en outre un bus de données relié à la mémoire de sécurité, et des moyens de commande de configuration de bus ayant deux modes: un premier mode validé pendant l'adressage de la portion supérieure de la mémoire de sécurité transformée pour relier le bus de données aux lignes de données du bus d'interface pour permettre la sortie de mémoire des données codées au terminal externe, et un second mode validé pendant l'adressage de la portion inférieure de la mémoire de sécurité transformée pour relier le bus de données directement à là seconde entrée du comparateur de façon à empêcher la sortie de mémoire des données internes au terminal externe, dans le but d'isoler les données internes dans la portion inférieure de la mémoire. de sécurité transformée, du bus d'interface. 4. Unité de mémoire selon la revendication 3, caractérisée en ce qu'il comprend en outre des moyens sensibles à un chiffre binaire d'adresse d'ordre supérieur en provenance des lignes d'adresse pour sélectivement adresser les portions supérieure et inférieure de la mémoire de sécurité transformée, les moyens de commande ou de contr8le de configuration de bus étant également sensibles audit chiffre binaire d'adresse d'ordre supérieur pour une commutation entre les premier et second modes précités de façon à empêcher la connexion du bus de données au bus d'interface lorsque la portion inférieure de la mémoire de sécurité transformée est adressée. 5. Unité de mémoire selon la revendication 2, caractérisée en ce que les données externes codées stockées dans la première portion de la mémoire de sécurité comprennent un code d'identification externe codé, une clé pour décoder le code d'identification externe codé, et un identificateur d'adresse pour localiser un code d'identification interne dans la seconde portion de la mémoire de sécurité. 6. Unité de mémoire selon la revendication 5, caractérisée en ce que le code d'identification externe codé, lorsqu'il est décodé en utilisant la clé précitée, comprend les données externes précitées, et le code d'identification interne lorsqu'il est sorti de mémoire de la seconde portion de la mémoire de sécurité comprend les données internes précitées pour la comparaison par le comparateur précité. 7. Unité de mémoire selon la revendication 5, caractérisée en ce qu'elle comporte en outre des moyens de commande de comparateur comprenant deux modes: un premier mode pour recevoir les données externes décodées depuis les lignes de données du bus d'interface sous la commande des lignes d'adresse et de contr8le du bus interface, les données externes décodées comportant un code d'identification externe obtenu à partir du code d'identification externe encodé, décodé au moyen de la clé précitée, et un second mode pour recevoir les données de la seconde portion de la mémoire de sécurité sous la commande des lignes d'adresse et de commande du bus d'interface aux adresses spécifiées par l'identificateur d'adresse, obtenues à partir des données externes encodées. 8. Unité de mémoire selon l'une des revendications 1 ou 7, caractérisée en ce que le terminal externe comprend en outre des moyens pour recevoir un nombre d'identification d'utilisateur PIN, et des moyens pour appliquer ledit nombre PIN avec la clé précitée lors du décodage des données externes codées. 9. Unité de mémoire selon la revendication-, caractérisée en ce que la mémoire de sécurité comprend des premier et second éléments de mémoire non volatils, un premier desdits éléments de mémoire non volatils servant de première portion de mémoire de sécurité, le premier élément de mémoire non volatil étant relié aux lignes de données, aux lignes d'adresse et aux lignes de commande du bus d'interface pour permettre au terminal externe d'accéder aux données encodées stockées, un second desdits éléments de mémoire non volatils servant de seconde portion de mémoire de sécurité, le second élément mémoire non volatil étant relié aux lignes d'adresse du bus d'interface mais ayant des lignes de données reliées intérieurement aux secondes entrées du comparateur, de façon que l'information d'identification stockée dans le second élément de mémoire non volatil soit indisponible pour le bus d'interface. 10. Unité de mémoire selon la revendication 9, caractérisée en ce qu'elle comprend des moyens de sélection de mémoire ayant deux modes: un premier mode pour valider le premier élément de mémoire non volatil pour la sortie de mémoire des données codées au terminal externe à travers le bus d'interface, et un second mode pour valider le second élément de mémoire non volatil pour la sortie de mémoire des données à la seconde entrée du comparateur tout en maintenant lesdites données isolées du bus d'interface. 11. Unité de mémoire selon la revendication 10, caractérisée en ce que le premier élément de mémoire non volatil stocke un code d'identification externe codé, une clé pour décoder le code d'identification externe codé et un identificateur d'adresse pour localiser un code d'identification interne dans le second élément de mémcire non volatil. 12. Unité de mémoire selon la revendication 11, caractérisée en ce que le code d'identification externe codé, lorsqu'il est décodé par l'utilisation de la clé précitée, comprend les données externes précitées, et le code d'identification interne lorsqu'il est lu dans le second élément de mémoire non volatil comprend lesdites données internes en vue d'une comparaison par le comparateur précité. 13. Unité de mémoire selon la revendication 11, caractérisée en ce qu'elle comprend en outre des moyens de commande de comparateur ayvant deux modes: un premier mode pour recevoir les données externes décodées depuis les lignes de données du bus d'interface sous la commande des lignes d'adresse et de commande du bus d'interface, lesdites données externes décodées comprenant un code d'identification externe obtenu à partir du code d'identification externe codé, décodé au moyen de la clé précitée, et un second mode pour recevoir des données du - second élément de stockage non volatil sous la commande de lignes d'adresse et de commande du bus d'interface à des adresses spécifiées par l'identificateur d'adresse à partir des données externes codées. 14. Système de mémoire de sécurité comprenant un terminal externe et une unité de mémoire portable pour l'interfaçage et l'échange d'information avec le terminal externe, le système étant caractérisé en ce qu'il comprend: une mémoire principale dans l'unité pour stocker les données pour l'échange avec le terminal externe, un bus d'interface connectant l'unité au terminal externe pour l'échange d'information entre le terminal et la mémoire principale, le bus d'interface comprenant des lignes de données, les lignes d'adresse et de commande, des moyens de validation dans l'unité pour permettre l'accès à la mémoire principale via le bus d'interface, une mémoire de sécurité dans l'unité comprenant: une première portion pour le stockage de données externes codées, comportant une clé, une seconde portion pour stocker des données internes qui sont retenues à l'intérieur de ladite unité, le terminal externe comprenant des moyens pour recevoir les données externes codées depuis la première portion de la mémoire de sécurité via le bus d'interface, pour décoder les données codées et pour renvoyer les données externes décodées à l'unité, un comparateur dans l'unité comprenant: une première entrée pour recevoir un code d'identification externe obtenue à partir des données externes décodées, une seconde entrée pour recevoir un code d'identification interne obtenu à partir des données internes dans la seconde portion de la mémoire de sécurité, et une sortie pour amener les moyens de validation à permettre l'accès entre le terminal externe et la mémoire principale à la suite de la constatation de la correspondance entre les codes d'identification interne et externe. 15. Système selon la revendication 14, caractérisé en ce que les données externes décodées comprennent le code d'identification externe devant être comparées au code d'identification interne sorti de mémoire de la seconde portion de la mémoire de sécurité, et un identificateur d'adresse pour localiser le code d'identification interne dans la seconde portion de la mémoire de sécurité. 16. Système selon la revendication 14, caractérisé en ce que la mémoire de sécurité comprend une mémoire non volatile unique transformée en portions supérieure et inférieure adressables comprenant les première et seconde portions précitées, respectivement. 17. Système selon la revendication 16, caractérisé en ce qu'il comprend en outre un bus de données relié à la mémoire de sécurité et des moyens de commande de configuration de bus ayant deux modes: un premier mode validé pendant l'adressage de la première portion de la mémoire de sécurité transformée pour relier le bus de données aux lignes de données du bus d'interface pour permettre la sortie de mémoire des données codées au terminal externe, et un second mode validé pendant l'adressage de la portion inférieure de la mémoire de sécurité transformée pour relier le bus de données directement à la seconde entrée du comparateur de façon à empêcher la sortie de mémoire des données internes au terminal externe, dans le but d'isoler les données internes dans la portion inférieure de la mémoire de sécurité transformée, du bus d'interface. 18. Système selon la revendication 17, caractérisé en ce qu'il comprend en outre des moyens sensibles à un chiffre binaire d'adresse d'ordre supérieur, des lignes d'adresse précitées pour sélectivement adresser la section supérieure ou inférieure de la mémoire de sécurité transformée, les moyens de commande de configuration de bus étant également sensibles au chiffre binaire d'adresse d'ordre supérieur pour effectuer une commutation entre les premier et second modes de façon à empêcher la liaison du bus de données au bus d'interface lorsque la portion inférieure de la mémoire de sécurité transformée est adressée. 19. Système selon la revendication 15, caractérisé en ce qu'il comprend des moyens de commande de comparateur comportant deux modes: un premier mode pour recevoir les données externes décodées depuis des lignes de données du bus d'interface sous la commande de lignes d'adresse et de commande du bus d'interface, les données externes décodées comportant un code d'identification externe obtenu à partir du code d'identification externe codé, décodé au moyen de la clé précitée, et un second mode pour recevoir des données de la seconde portion de la mémoire de sécurité sous le contr8le de lignes d'adresse et de commande du bus d'interface à des adresses spécifiées par identificateur d'adresse, obtenues à partir des données externes codées. 20. Système selon la revendication 14, caractérisé en ce que la mémoire de sécurité comprend des premier et second éléments de mémoire non volatils, un premier desdits éléments de mémoire non volatils servant de première portion précitée de mémoire de sécurité, le premier élément de mémoire non volatil étant relié aux lignes de données, aux lignes d'adresse et aux lignes de commande du bus d'interface pour permettre au terminal externe d'accéder aux donnees codées stockées, un second desdits éléments de mémoire non volatils servant de seconde portion de sécurité, le second élément de mémoire non volatil étant relié aux lignes d'adresse et de commande du bus d'interface, mais ayant des lignes de données reliées intérieurement à la seconde entrée du comparateur, de façon que l'information d'identification stockée dans le second élément de mémoire volatil soit inaccessible pour le bus d'interface. 21. Système selon la revendication 20, caractérisé en ce qu'il comprend des moyens de sélection de mémoire ayant deux modes: un premier mode pour valider le premier élément de mémoire non volatil pour la sortie de mémoire des données codées au terminal externe à travers le bus d'interface, et un second mode pour valider le second élément de mémoire non volatil pour la sortie de mémoire de données à la seconde entrée du comparateur tout en maintenant lesdites données isolées du bus d'interface. 22. Système selon la revendication 21, caractérisé en ce que le premier élément de mémoire non volatil stocke un code d'identification externe encodé, une clé pour décoder le code d'identification externe codé, et un identificateur d'adresse pour localiser un code d'identification interne dans le second élément de mémoire non volatil. 23. Système selon la revendication 22, caractérisé en ce qu'il comprend en outre des moyens de commande de comparateur ayant deux modes: un premier mode pour recevoir-les données externes décodées depuis des lignes de données du bus d'interface sous la commande de lignes d'adresse et de commande du bus d'interface, lesdites données externes décodées comportant un code d'identification externe obtenu à partir du code d'identification externe encodé, décodé au moyen de la clé précitée, et un second mode pour recevoir des données du second élément de mémoire non volatil sous la commande de lignes d'adresse et de commande du bus d'interface à des adresses spécifiées par l'identificateur d'adresse, obtenues à partir des données externes encodées. 24. Procédé pour échanger des données entre un terminal externe et une unité de mémoire semiconductrice portable tout en maintenant la sécurité des données stockées dans l'unité de mémoire semiconductrice portable, caractérisé en ce qu'il comprend les opérations de: prévoir une mémoire principale et un bus d'interface dans l'unité de mémoire semiconductrice pour la connexion du terminal externe en vue d'un échange d'information avec celui-ci, commander la validation de la mémoire principale dans l'unité pour permettre l'accès du terminal externe via le bus d'interface à la mémoire principale seulement après l'accomplissement d'une procédure de vérification de sécurité, et d'accomplir la procédure de vérification de sécurité suivante, avant de valider l'accès de terminal externe à la mémoire principale: la lecture des données externes codées dans la mémoire de sécurité sur le bus d'interface sous la commande d'une information d'adresse et de commande fournie par le terminal externe, le décodage des données externes codées dans le terminal externe et le renvoi à l'unité des données externes décodées, les données externes décodées comportant un code d'identification externe pour une comparaison avec un code d'identification interne, la lecture des données internes dans la mémoire de sécurité a des emplacements d'adresse prédéterminés pour la sortie de mémoire en vue de la comparaison d'un code d'identification interne, la comparaison dans l'unité du code d'identification externe et du code d'identification interne et, à la suite de la constatation d'une correspondance, la validation de l'accès à La mémoire principale par le terminal externe. 25. Procédé selon la revendication 24, caractérisé en ce que l'opération de lecture des données internes dans la mémoire de sécurité comprend la sortie de mémoire des données internes à des adresses prédéterminées spécifiées dans les données externes décodées. 26. Procédé selon la revendication 25, caractérisé en ce que la mémoire de sécurité comprend une mémoire non volatile unique transformée en portions supérieure et inférieure adressables, et en ce que l'opération de lecture des données externes codées comprend la lecture desdites données dans la portion supérieure de la mémoire de sécurité, et l'opération de lecture des données internes comprend la sortie de mémoire des données internes de la portion inférieure de la mémoire de sécurité. 27. Procédé selon la revendication 27, caractérisé en ce que.la mémoire de sécurité comporte un bus de données et en ce qu'il comporte en outre l'opération d'effectuer une commande de configuration de bus dans deux modes comprenant: un premier mode selon lequel la portion supérieure de la mémoire de sécurité est transformée et configurée pour relier le bus de données aux lignes de données du bus d'interface pour permettre la sortie de mémoire des données codées au terminal externe, et un second mode selon lequel la portion inférieure de la mémoire de sécurité transformée est adressée pour une sortie de mémoire avec isolation du bus d'interface du code d'identification interne pour une comparaison avec le code d'identification externe décodé. 28. Procédé selon la revendication 27, caractérisé en ce que la commande de configuration de bus est effectuée ensemble avec l'adressage des portions supérieure et inférieure transformées de la mémoire de sécurité de façon que le pas de lecture des données externes codées comporte la validation de la portion supérieure de la mémoire de sécurité tout en reliant le bus de données au bus d'interface, et le pas de lecture des données internes comporte la validation de la portion inférieure de la mémoire de sécurité transformée tout en isolant les bus de données du bus d'interface. 29. Procédé selon la revendication 26, caractérisé en ce que le pas de comparaison comprend les pas de: recevoir le code d'identification externe décodé depuis des lignes de données du bus d'interface sous la commande de lignes d'adresse et de commande du bus d'interface,et recevoir des données de la portion inférieure de la mémoire de sécurité sous la commande de lignes d'adresse et de commande du bus d'interface à des adresses spécifiées dans les données externes décodées. 30. Procédé selon la revendication 25, caractérisé en ce due la mémoire de sécurité comprend des premier et second éléments de mémoire non volatils, et le procédé comporte en outre les opérations de: relier un premier desdits éléments de mémoire non volatils à des lignes de données, des lignes d'adresse et des lignes e commande du bus d'interface pour permettre au terminal externe d'accéder aux données encodées stockées dans celles-ci, et relier le second élément de mémoire non volatil aux lignes d'adresse et de commande du bus d'interface, mais isoler les lignes de données de la seconde mémoire non volatile du bus d'interface pour une utilisation interne dans l'unité de mémoire au cours du pas de comparaison, de façon que l'information d'identification stockée dans le second élément de mémoire non volatil soit inaccessible pour le bus d'interface. 31. Procédé selon-la revendication 30, caractérisé en ce qu'il comprend en outre les opérations de commander la sélection de mémoire entre les deux portions de mémoire non volatiles comprenant les opérations de: valider le premier élément de mémoire non volatil pour effectuer une sortie de mémoire des données codées au terminal externe via le bus d'interface, et valider, alternativement et exclusivement du premier pas de validation le second élément de mémoire non volatil pour qu'il effectue la sortie de mémoire des données intérieurement en vue de l'opération de comparaison précitée. 32. Procédé selon la revendication 31, caractérisé en ce que l'opération de comparaison comprend en outre le fonctionnement dans un premier mode pour recevoir le code d'identification externe décodé, depuis des lignes de données du bus d'interface sous la commande de lignes d'adresse et de commande du bus d'interface, et fonctionner selon un second mode pour une sortie de mémoire de données, du second élément de mémoire non volatil sous la commande de lignes d'adresse et de commande du bus d'interface à des adresses spécifiées dans les données externes décodées.