Brevet FR2647923A1 — publié le 19901207

La présente invention concerne un processeur de données pour commander une communication sérielle. Un ensemble de commande de communications sérielles pour un tel processeur de données active un signal prêt à l'issue d'un cycle de transmission ou de réception des données et demande à d'autres ensembles de procéder à un traitement des données, par exemple à l'écriture de la donnée de transmission suivante ou à la lecture de la donnée de réception. Ces procédés de traitement des données sont divisés en deux types: un procédé par interruption et un procédé de transfert par accès direct en mémoire (DMA). Le procédé de transfert par interruption s'effectue de la manière suivante. L'ensemble de commande des communications sérielles active un signal prêt à l'issue d'un cycle de transmission ou de réception des données et le transmet à une unité centrale de traitement (CPU) via un ensemble de commande d'interruptions. Lors de la réception du signal prêt comme demande d'interruption en provenance de l'ensemble de commande des communications sérielles, l'unité centrale de traitement sauvegarde les conditions internes et détermine le programme de traitement de l'interruption devant être effectué pour démarrer l'exécution. Le programme de traitement de l'interruption vérifie les conditions de l'ensemble de commande des communications sérielles et, si la transmission est achevée, écrit la donnée pour la transmission de la donnée suivante à l'ensemble de commande des communications sérielles, et si la réception est achevée, lit la donnée reçue en provenance de l'ensemble de commande des communications sérielles. Le processus précédent qui est exécuté toutes les fois que l'ensemble de commande des communications sérielles transmet ou reçoit une information se répète jusqu'à ce qu'il y ait transfert de toutes les données. Ainsi, l'unité du traitement exécutée par l'unité centrale de traitement est le transfert d'une information. Toutes les fois que l'ensemble de commande des communications sérielles transfère une information, une interruption est appliquée à l'ensemble central de traitement pour traiter la donnée transférée. Un processeur classique de données utilisant de telles interruptions, qu'on décrit dans la demande de brevet japonais n 62- 75857 au nom de Kokai est représenté en figure 4. Il comprend une unité centrale de traitement 11 pour le traitement des données, un bus de système 12, un circuit 13 d'interface sérielle pour la commande des communications sérielles, un tampon 14 pour transmission et réception, et un contrôleur d'interruptions 15 pour commander les interruptions. Le processus suivi par ce processeur de données est le même que le processus ci-dessus par l'interruption et on ne procédera pas à sa description. En plus du processus par interruption dans lequel l'unité de traitement effectuée par l'unité centrale de traitement est le transfert d'une information exécutée par l'ensemble de commande des communications sérielles, il y a un autre processus ou processus de transfert DMA dans lequel l'unité centrale de traitement ne traite aucune donnée tant qu'un groupe d'informations n'est pas transféré. On décrit ci-dessous ce processus de transfert DMA. Tout d'abord, on suppose que l'ensemble de commande DMA comporte un ensemble de transfert et que la mémoire principale présente une zone de mémoire tampon pour stocker la donnée de transfert. Lorsque l'ensemble de commande des communications sérielles achève le transfert d'une donnée, un signal prêt est activé et transmis à l'ensemble de commande DMA. Si l'on prend la réception à titre d'exemple, lors de la réception du signal prêt comme demande de transfert DMA provenant de l'ensemble de commande des communications sérielles, l'ensemble de commande DMA exécute par transfert DMA la lecture de la donnée reçue qui provient de l'ensemble de commande des communications sérielles, lequel a achevé le transfert, et l'écriture de la donnée dans la zone de la mémoire tampon qui a été conservée. Le transfert DMA entre l'ensemble de commande des communications sérielles et la zone de la mémoire tampon est répété jusqu'à ce qu'il y ait transfert de toutes les données. A l'issue du transfert de toutes les données, l'ensemble de commande DMA applique une interruption pour l'achèvement du transfert des données à l'unité centrale de traitement, indiquant l'achèvement du transfert des communications sérielles. Lors de la réception de l'interruption, l'unité centrale de traitement exécute un processus pour traiter l'interruption et commence le traitement de l'interruption pour effectuer un processus programmé pour toutes les données stockées dans la zone de la mémoire tampon. De cette façon, dans le procédé par transfert DMA, un bloc de données à transmettre ou à recevoir par l'ensemble de commande des communications sérielles est stocké dans une zone de mémoire tampon par transfert DMA, et l'unité centrale de traitement le traite lorsque toutes les données des communications sérielles sont transférées. Un processeur classique de données pour exécuter un tel processus de transfert DMA, qui est décrit dans la demande de brevet japonais n 6275857 (Kokai) est représenté en figure 5. Il comprend une unité centrale de traitement 11, un bus de système 12, un circuit d'interface sérielle 13 pour la commande des communications sérielles, un contrôleur d'interruptions pour commander les interruptions, un tampon de réception 16, un tampon de transmission 17 (le tampon de réception 16 et le tampon de transmission 17 constituant une unité de mémoire 18), un contrôleur d'accès direct en mémoire 19 comme moyen de commande de l'accès direct en mémoire (DMA>), un comparateur de données 20, et un bus local de données 21. Le processus par transfert DMA par ce processeur de données est le même que celui décrit ci- dessus et on ne procèdera pas à sa description. Dans le processeur de données de la figure 5, le signal prêt provenant de l'ensemble de commande des communications sérielles est câblé à l'ensemble de commande DMA comme demande de transfert DMA de sorte qu'il est possible d'utiliser seulement le processus par transfert DMA dans le traitement des données par communication sérielle. D'autre part, dans le traitement des données avec un ensemble de commande de communications sérielles de la figure 4, le signal prêt en provenance de l'ensemble de commande des communications sérielles est câblé à l'unité de commande des interruptions comme ligne de demande des interruptions de sorte qu'il est possible d'utiliser seulement le processus par interruption dans le traitement des données par communications sérielles. En conséquence, la présente invention a pour objet un processeur de données dans lequel un processus soit par interruption soit par transfert DMA peut être suivi pour le traitement de données de communications sérielles en fonction de l'application. La présente invention a pour autre objet un processeur de données qui présente une meilleure utilisation des ressources en matériel. Selon la présente invention, on prévoit un processeur de données ayant une mémoire principale, qui comporte un ensemble de commande des communications sérielles pour activer non seulement un signal prêt lors de l'achèvement d'un cycle de transmission ou de réception des données pour demander l'écriture de la donnée de transmission suivante ou la lecture de la donnée reçue, mais encore un signal d'erreur lorsqu'une erreur se produit; une unité centrale de traitement pour le traitement des données; un ensemble de commande d'interruptions pour commander les interruptions appliquées à l'unité centrale de traitement; un ensemble de commande d'accès direct en mémoire pour accéder directement à la mémoire principale afin de stocker les informations nécessaires au traitement des données et appliquer une demande d'interruption au moyen de commande des interruptions; un ensemble de sélection pour procéder à une sélection par commutation d'un signal prêt et d'un signal d'erreur en provenance de l'ensemble de commande des communications sérielles, et d'un signal de demande en provenance de l'extérieur pour soit le moyen de commande des interruptions, soit l'ensemble de commande d'accès direct en mémoire; et un ensemble d'établissement de sélection répondant à une instruction provenant de l'unité centrale de traitement pour établir un mode de connexion de l'ensemble de sélection. La présente invention sera bien comprise lors de la description suivante faite en liaison avec les dessins ci-joints dans lesquels: La figure 1 est un schéma sous forme de blocs d'un processeur de données selon un mode de réalisation de la présente invention; La figure 2 est un schéma d'un circuit logique d'un circuit de sélection utile pour le processeur de données de la figure 1; Les figures 3(a)-3(d) représentent des modes de connexion de lignes de signaux dans le circuit de sélection de la figure 2; La figure 4 est un schéma sous forme de blocs d'un processeur classique de données; et La figure 5 est un schéma sous forme de blocs d'un autre processeur classique de données. En figure 1, le processeur de données 100 est constitué d'une unité centrale de traitement 101; d'un ensemble de commande d'interruptions 102 avec trois entrées pour recevoir la demande d'interruption comme moyen de commande des interruptions, pour la commande des interruptions appliquées à l'unité 101; un ensemble 103 de commande de l'accès direct en mémoire (DMA) avec deux entrées pour recevoir des demandes DMA comme moyen de commande DMA pour accéder directement à une mémoire principale 300 qui stocke l'information nécessaire au traitement des données et pour appliquer une demande d'interruption à l'ensemble 102 de commande des interruptions; un ensemble 106 de commande des communications sérielles, comme moyen de commande des communications sérielles pour activer non seulement un signal prêt de transmission ou de réception à l'issue de la transmission ou de la réception d'une information pour demander l'écriture de la donnée de transmission suivante ou la lecture de la donnée reçue, mais aussi un signal d'erreur de réception lorsqu'il se produit une erreur; un circuit de sélection 104 comme moyen de sélection pour la commutation d'un signal prêt et d'un signal d'erreur en provenance de l'ensemble 106 de commande des communications sérielles et de deux signaux extérieurs de demande d'interruption et de deux signaux extérieurs de demande DMA en provenance de l'extérieur pour soit l'ensemble 102 de commande des interruptions soit l'ensemble 103 de commande DMA; et un registre 105 d'établissement de sélection à deux bits prévu dans l'ensemble 106 de commande des communications sérielles en même temps que d'autres registres comme moyens d'établissement de sélection afin d'établir un mode de connexion du circuit de sélection 104 en réponse à une instruction provenant de l'unité centrale de traitement 101. L'invention comprend en outre un bus interne 107 dans le processeur de données 100; une ligne 108 de signaux d'interruption pour connecter l'ensemble 102 de commande des interruptions à l'unité centrale 101; une ligne 109 de signaux de demande d'interruption pour connecter l'ensemble 103 de commande DMA à l'ensemble 102 de commande des interruptions; trois lignes de signaux de demande d'interruption (UINTO-2), llOa-11Oc, pour connecter le circuit de sélection 104 à l'ensemble 102 de commande des interruptions; deux lignes (UDRQO, 1) de signaux de commande de transfert DMA, llla et lllb, pour connecter le circuit de sélection 104 à l'ensemble 103 de commande DMA; une ligne de signal prêt de transmission (TXRDY), 112a, et une ligne de signal prêt de réception (RXRDY), 112b, pour effectuer la sortie d'un signal prêt de transmission et la sortie d'un signal prêt de réception en provenance de l'ensemble 106 de commande des communications sérielles; une ligne de signal d'erreur de réception (RXERR), 113, pour acheminer une sortie d'un signal d'erreur de réception entre l'ensemble 106 de commande des communications sérielles et le circuit de sélection 104; une ligne 114a de signal de transmission de données et une ligne 114b de signal de réception de données utilisées pour des communications sérielles par l'ensemble 106 de commande des communications sérielles; deux lignes (MS1, 2), 115a et 116b, de signaux de sélection de mode à 2 bits, pour acheminer un signal de sélection de mode entre le registre 105 d'établissement de sélection et le circuit de sélection 104, avec chaque bit du registre 105 initialisé par l'unité centrale 101 via le bus interne 107; deux lignes (UELIRO, 1), 116a et 116b, de signaux extérieurs de demande d'interruption, connectées au circuit de sélection 104; et deux lignes (UEDRQO, 1), 117a et 117b, de signaux extérieurs de demande DMA, connectées au circuit de sélection 104. Un bus externe 200 relie le processeur de données 100 et la mémoire principale 300. Le circuit de sélection 104 de la figure 1 est représenté en détail en figure 2. Le circuit de sélection 104 comprend 10 portes ET 104a-104j, quatre portes NON 104k-104n; cinq portes NON OU; et cinq tampons de sortie 104v-104z. Quatre modes de connexion tels que ceux représentés en figures 3(a)-3(d) sont choisis avec un signal (MS1, 2) de sélection de mode à 2 bits initialisé dans le registre 105 d'établissement de sélection. Les entrées et les sorties sont mises à un niveau bas actif à l'exception du signal (MS1, 2) de sélection de mode. On décrit ci-dessous en liaison avec les figures 1 & 3, le fonctionnement de ce mode de réalisation. Les modes respectifs de connexion des lignes de signaux d'entrée et de sortie sont choisis dans le circuit de sélection 104 en initialisant une valeur d'établissement de sélection de mode dans le registre 105 d'établissement de sélection en réponse à une instruction provenant de l'unité centrale de traitement 101. Les modes du circuit de sélection 104 sont initialisés avec le signal (MS1, 2) de sélection de mode sortant du registre 105. Ces quatre modes sont représentés en figures 3(a)-3(d). En figure 3(a), le mode O est représenté de façon que trois entrées (TXRDY, RXRDY et RXERR) en provenance de l'ensemble 106 des communications sérielles soient soumises à une opération OU afin de sortir un signal de demande d'interruption (UINT2) pour l'ensemble 102 de commande des interruptions. Les deux signaux restants de demande d'interruption (UINTO, 1) et les deux signaux de demande DMA (UDRQO, 1) sont connectés aux signaux extérieurs de demande d'interruption (UELIRO, 1) et aux signaux extérieurs de demande DMA (UEDRQO, 1), respectivement. En figure 3(b), on a représenté le mode 1 de façon que les trois entrées (TXRDY, RXRDY et RXERR) soient affectées aux signaux de demande d'interruption (UINTO-2) respectivement, et les deux signaux de demande DMA (UDRQO, 1) sont connectés aux signaux extérieurs de demande DMA (UEDRQO, 1). En figure 3(c), on a représenté le mode 2 de façon que le signal prêt de réception (RXRDY) et le signal d'erreur de réception (RXERR) provenant de l'ensemble 106 de commande des communications sérielles soient soumis à une opération OU afin de produire un signal de demande d'interruption (UINT2), et le signal prêt de transmission (TXRDY) est sorti comme signal de demande DMA (UDRQ1). Les deux autres signaux d'interruption (UINT0, 1) et l'autre signal de demande DMA (UDRQO) sont affectés aux signaux extérieurs de demande d'interruption (UELIRO, 1) et au signal extérieur de demande DMA (UEDRQO). En figure 3(d), on a représenté le mode 3 de façon que le signal prêt de réception (RXRDY) et le signal prêt de transmission (TXRDY) provenant de l'ensemble 106 de commande des communications sérielles soient connectés aux signaux de demande DMA (UDRQO, 1), et le signal d'erreur de réception (RXERR) est affecté au signal de demande d'interruption (UINT2). Les deux autres signaux de demande d'interruption (UINTO, 1) sont affectés aux signaux extérieurs de demande d'interruption (UELIRO, 1). De cette façon, le circuit de sélection 104 non seulement commute les signaux de transmission et de réception prêts provenant de l'ensemble 106 de commande des communications sérielles en signaux d'interruption ou de demande DMA, mais aussi établit indépendamment la transmission et la réception. De plus, il y a deux modes dans lesquels la somme logique avec le signal d'erreur de réception est sortie. Plus le nombre des modes est grand, plus le processeur de données peut être adapté à l'environnement de travail. Cependant, les quatre modes précédents ont été choisis dans ce mode de réalisation, car le matériel de sélection à 2 bits est approprié. Par exemple, lorsqu'un processus d'interruption pour réception et un processus de transfert DMA pour transmission sont choisis, le registre 105 d'établissement de sélection est initialisé dans le mode 2 ou MS1 - Oet MS2 - 1 de sorte que la ligne du signal de réception prête (RXRDY) 112b et la ligne du signal de transmission prête (TXRDY) 112a sont connectées dans le circuit de sélection 104 à la ligne du signal de demande d'interruption (UINT2) 11Oc et à la ligne du signa de demande de transfert DMA (UDRQ1) lllb, respectivement. A l'issue d'un cycle de réception des données, l'ensemble 106 de commande des communications sérielles active le signal de réception prête (RXRDY), alors que, comme le circuit de sélection 104 a été initialisé par le registre 105 d'établissement de sélection afin de sélectionner le processus d'interruption, le signal de réception prête (RXRDY), par l'intermédiaire du circuit de sélection 104, est transmis à l'ensemble 102 de commande des interruptions via la ligne 11Oc des signaux de demande d'interruptions (UINT2). Par conséquent, une interruption est appliquée à l'unité centrale de traitement 101 via la ligne 108 de signaux d'interruption afin de traiter l'interruption. Pendant le processus d'interruption, l'unité centrale de traitement 101 accède à l'ensemble 106 de commande des communications sérielles afin de lire la donnée reçue ou traiter la donnée. Pour la transmission, lorsqu'un cycle de transmission des données est achevé dans l'ensemble 106 de commande des communications sérielles, le signal de transmission prête (TXRDY) est sorti de l'ensemble 106 de commande des communications sérielles de la même manière que dans le cas de la réception. Comme le processus de transmission par transfert DMA a été établi dans le registre 105 d'établissement de sélection, le signal de transmission prête (TXRDY) est entré dans l'ensemble 103 de commande DMA via la ligne lllb de signaux de demande de transfert DMA (UDRQ1). Un bloc de données est transféré par transfert DMA par l'ensemble 103 de commande DMA à l'ensemble 106 de commande des communications sérielles à partir de la donnée de transmission stockée dans la zone de mémoire tampon qui a été affectée dans la mémoire principale 300. Ainsi, l'ensemble 106 de commande des communications sérielles reprend la transmission des données. Dans le processus de transmission par transfert DMA, le déroulement précédent est répété jusqu'à ce que toutes les données dans la zone de mémoire tampon soient transférées. A l'achèvement du transfert de toutes les données, une interruption représentative de l'achèvement est appliquée à l'unité centrale de traitement par l'ensemble 103 de commande DMA via la ligne 109 de signaux de demande d'interruptions, l'ensemble 102 de commande des interruptions, et la ligne 108 de signaux d'interruption de sorte que l'unité centrale de traitement exécute un processus d'achèvement de la transmission. Comme on l'a décrit ci-dessus, le circuit de sélection 104 reçoit trois signaux, à savoir: le signal de réception prête (RXRDY), le signal de transmission prête (TXRDY), et un signal d'erreur de réception (RXERR), en provenance de l'ensemble 106 de commande des communications sérielles et deux paires de signaux, c'est-à-dire, les deux signaux de demande d'interruption (UELIRO, 1) et les deux signaux de demande DMA (UEDRQO, 1), provenant de l'extérieur et sort les trois signaux de demande d'interruption (UINTO-2) pour l'ensemble 102 de commande des interruptions et les deux signaux de demande DMA (UDRQO, 1) pour l'ensemble 103 de commande DMA. Plus précisément, le circuit de sélection 104 non seulement commute les signaux de demande provenant de l'ensemble 106 de commande de communications sérielles mais aussi choisit leurs connexions avec les signaux extérieurs supplémentaires d'interruption et de demande DMA. De cette façon, les fonctions de l'ensemble 102 de commande des interruptions et de l'ensemble 103 de commande DMA qui ne sont pas utilisées par l'ensemble 106 de commande des communications sérielles sont pleinement utilisées. De manière à traiter indépendamment les demandes d'interruption ou la réception prête, la transmission prête, et l'erreur de réception provenant de l'ensemble 106 de commande des communications sérielles, l'ensemble 102 de commande des interruptions comporte trois entrées pour recevoir les demandes. De manière à traiter indépendamment les demandes de transfert DMA pour transmission et réception, l'ensemble 103 de commande DMA comporte deux canaux. Bien que les trois entrées soient connectées au circuit de sélection 104, l'ensemble 106 de commande des communications sérielles n'utilise pas tous les signaux de demande provenant du circuit de sélection 104 à cause de l'établissement du mode. Prenons le mode 0 comme exemple. Comme représenté en figure 3(a), les trois entrées provenant de l'ensemble 106 de commande des communications sérielles sont soumises à une opération OU afin de sortir un signal d'interruption (UINT2) pour l'ensemble 102 de commande des interruptions. A cet égard, deux des lignes de signaux de demande reliées à l'ensemble 102 de commande d'interruption ou à l'ensemble 103 de commande DMA ne sont pas utilisées. Ces lignes de signaux sont utilisées pour des signaux extérieurs de demande de sorte qu'il est possible d'employer à partir de l'extérieur les deux entrées de réception des demandes de l'ensemble 102 de commande des interruptions et les deux canaux d'entrée de l'ensemble 103 de commande DMA. S'il n'y a aucune sélection des connexions avec les lignes extérieures de signaux de demande, les entrées de réception des demandes 'de l'ensemble 102 de commande des interruptions et les canaux d'entrée de l'ensemble 103 de commande DMA qui ne sont pas utilisées par l'ensemble 106 de commande des communications sérielles seraient gaspillés, ne faisant pas un emploi efficace des ressources en matériel du processeur de données. Ainsi, le circuit de sélection 104 affecte les lignes de signaux de demande qui ne sont pas utilisées- par l'ensemble 106 de commande des communications sérielles aux entrées extérieures de demandes pour tous les modes de sorte que les ressources en matériel du processeur de données sont pleinement utilisées. Le processeur de données précédent utilise trois entrées de réception de demandes pour l'ensemble 102 de commande des interruptions, deux canaux pour l'ensemble 103 de commande DMA, et deux entrées extérieures de demande pour interruption ou DMA sont employées; le registre 105 d'établissement de sélection sous la forme d'une configuration à 4 modes, 2 bits; et le circuit de sélection 104 réalisé comme représenté en figure 2, mais le nombre de bits du registre 105 et la structure du circuit de sélection 104 peuvent être modifiés en fonction du nombre des entrées ou des sorties et/ou du nombre de modes requis. Comme on l'a décrit ci-dessus, avec le processeur de données de la présente invention qui comporte un ensemble de sélection afin de choisir les connexions entre les signaux prêts et d'erreur provenant de l'ensemble de communications sérielles et les entrées de réception des demandes de l'ensemble de commande des interruptions et de l'unité de commande DMA; et un ensemble d'établissement de sélection pour établir un mode de connexion de l'ensemble de sélection, il est possible de faire passer le signal prêt de l'ensemble de commande des communications sérielles soit à l'ensemble de commande des interruptions comme demande d'interruption soit à un ensemble de commande DMA comme demande DMA par programmation des contenus de l'ensemble d'établissement de sélection. I1 en résulte qu'il est possible de faire la commutation selon l'application entre un procédé par interruption qui convient pour ajouter un processus pour chaque d'entrée de donnée provenant du clavier et un processus par transfert DMA qui convient au traitement d'une grande quantité de données à des vitesses élevées, formant ainsi un système souple. De plus, comme les entrées recevant les demandes qui ne sont pas utilisées par l'ensemble de commande des communications sérielles sont affectées à des demandes extérieures, il est possible de faire un emploi efficace des ressources en matériel du processeur de données. La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de modifications et de variantes qui apparaîtront à l'homme de l'art. REVENDICATIONS 1 - Processeur (100) de données ayant une mémoire principale (300) pour stocker des informations nécessaires au traitement des données, caractérisé en ce qu'il comprend: - un moyen (106) de commande des communications sérielles pour activer non seulement un signal prêt à l'achèvement d'un cycle de transmission ou de réception des données pour demander l'écriture de la donnée de transmission suivante ou la lecture de la donnée reçue, mais aussi un signal d'erreur lorsqu'il se produit une erreur; - une unité centrale de traitement (101) pour traiter les données; - un moyen (102) de commande d'interruptions pour commander des interruptions pour l'unité centrale de traitement; - un moyen (103) de commande d'accès direct en mémoire pour accéder directement à la mémoire principale et appliquer une demande d'interruption au moyen de commande des interruptions; - un moyen de sélection (104) pour sélectionner une connexion entre un signal prêt et un signal d'erreur en provenance du moyen de commande des communications sérielles et des signaux extérieurs de demande, et des entrées de réception de demandes du moyen de commande d'interruption et du moyen de commande de l'accès direct en mémoire;'et un moyen (105) d'établissement de sélection répondant à une instruction provenant de l'unité centrale de traitement pour établir un mode de connexion du moyen de sélection. 2 - Processeur selon la revendication 1, caractérisé en ce que le moyen de sélection (104) comprend un circuit logique répondant à un signal de sélection de mode provenant du moyen (105) d'établissement de sélection pour établir un mode de connexion de façon qu'un signal prêt de transmission (TXRDY), un signal prêt de réception (RXRDY), et un signal d'erreur de réception (RXERR) provenant du moyen de commande des communications sérielles, deux signaux extérieurs de demande d'interruption (UELIRO, 1), deux signaux extérieurs dé demande d'accès direct en mémoire (UEDRQO, 1) soient sélectivement connectés à trois signaux de demande d'interruption pour le moyen de commande d'interruption et deux signaux de demande d'accès direct en mémoire pour le moyen de commande d'accès direct en mémoire. 3 - Processeur selon la revendication 2, caractérisé en ce que le registre (105) d'établissement des sélections est un registre à 2 bits et le moyen de sélection (104) présente quatre modes, à savoir: un mode O dans lequel un signal de transmission prêt, un signal de réception prêt, et un signal d'erreur de réception provenant du moyen (106) de commande des communications sérielles sont soumis à une opération OU pour sortir un signal de demande d'interruption pour le moyen (102) de commande des interruptions, et deux signaux extérieurs de demande d'interruption et deux signaux extérieurs de demande DMA sont appliqués au moyen de commande des interruptions et au moyen (103) de commande de l'accès direct en mémoire, respectivement; un mode 1 dans lequel un signal de transmission prêt, un signal de réception prêt et un signal d'erreur de réception provenant du moyen de commande (106) des communications sérielles sont appliqués au moyen (102) de commande des interruptions, et deux signaux externes de demande DMA sont appliqués au moyen (103) de commande de l'accès direct en mémoire; un mode 2 dans lequel un signal de réception prêt et un signal d'erreur de réception provenant du moyen (106) de commande des communications sérielles sont soumis à une opération OU afin de sortir un signal de demande d'interruption pour le moyen (102) de commande des interruptions, avec un signal de transmission prêt appliqué au moyen (103) de commande de l'accès direct en mémoire, et les deux 16 2647923 signaux extérieurs de demande d'interruption et un signal extérieur de demande DMA sont appliqués au moyen (103) de commande des interruptions et au moyen de commande de l'accès direct en mémoire, respectivement; et un mode 3 dans lequel un signal de transmission prêt et un signal de réception prêt provenant du moyen (106) de commande des communications sérielles sont appliqués au moyen (103) de commande d'accès direct en mémoire' avec un signal d'erreur de réception appliqué au moyen (102) de commande des interruptions en même temps que deux signaux extérieurs de demande d'interruption.