Brevet FR2641116A1 — publié le 19900629

La présente invention concerne un dispositif de mé- moire à semiconducteurs programmable et effaçable de façon électrique, et elle porte plus particulièrement sur un dispo- sitif de mémoire à semiconducteurs programmable et effaçable de façon électrique qui comporte des cellules NON-ET. Dans des dispositifs de mémoire morte programmables et effaçables de façon électrique (ou EEPROM pour'!lectroielly Brasashle azd Programmable Read Only Memory"), la cellule EEPROM à grille flottante la plus couramment utilisée permet l'ef- facement et la programmation de données par l'utilisation du passage d'électrons par effet tunnel Fowler-Nordheim (F-N) à travers un oxyde de grille mince. Un bit de telles cellules EEPROM de l'art antérieur est constitué par un transistor de sélection destiné à sélectionner le bit conformément à l'adresse d'entrée, et par un transistor de détection ayant une grille flottante pour attirer des électrons vers lui ou extraire des électrons de lui, conformément à un mode de pro- grammation (ou d'écriture)ou d'effacement au moment de la sé- lection du bit. Des dispositifs EEPROM antérieurs comportant de telles cellules EEPROM présentent l'avantage d'être capa- bles d'effectuer des opérations de programmation, d'efface- ment et de lecture par octet (8 bits), et en utilisant une seule alimentation à +5 volts. Cependant, du fait que la cel- lule EEPROM utilise deux transistors par bit, l'emploi de telles cellules dans des dispositifs EEPROM à haute densité est indésirable en ce qui concerne la réduction des dimen- sions de la puce. Pour résoudre ce problème, le document 1988 SYMPO- SIUM ON VLSI CIRCUIT, DIGEST OF TECHNICAL PAPERS, pages 33- 34 décrit un dispositif EEPROM comportant des cellules NON- ET (qu'on appelle ci-après des chaînes de mémoire). La figure 1 montre une partie d'un circuit équivalent pour un réseau de cellules de mémoire du dispositif EEPROM comportant des chaînes de mémoire. Le réseau de mémoire 10 comprend un en- semble de lignes de bit BL1, BL2,..., représentées par des 26 4 111 lignes de colonne parallèles, et un ensemble de chaînes de mémoire MS11, MS12,... qui sont disposées sous la forme-d'une matrice de rangées et de colonnes mutuellement parallèles et connectées entre chaque ligne de bit et la masse. Chacune des chaînes de mémoire comprend un transistor MOS de sélection de chaîne ST dont le drain est connecté à la ligne de bit càrres- pondante, un transistor MOS de sélection de masse GT dont la source est connectée à la masse, et des transistors MOS à grille flottante à 8 bits, MC1, à MC8, dont les circuits drain-source sont connectés en série entre la source du tran- sistor ST et le drain du transistor GT. Les grilles des tran- sistors ST, chaque grille de commande des transistors à grille flottante MC1 à MC8 et les grilles des transistors GT sont respectivement connectées à une ligne de sélection de chaîne SSL1, à des lignes de mot WL11 à h'Ll8 et à une ligne de sélec- tion de masse GSL1, qui sont des lignes parallèles disposées en rangées. On se référera à la figure 1 pour décrire des modes de fonctionnement du dispositif EEPROM. L'opération d'effacement est une opération d'efface- ment instantané qui efface simultanément les données de la to- talité des cellules de mémoire. On peut effectuer cet efface- ment instantané en appliquant 5 volts aux lignes de sélection de chaîne et de masse SSL1 et GSL1, pour débloquer les tran- sistors ST et GT, en appliquant une tension d'effacement de 13 volts à toutes les lignes de mot WL11 à WL18, et en connec- tant à la masse toutes les lignes de bit BL1, BL2,... L'ap- plication de ces tensions a pour effet d'effacer l'information écrite dans chaque transistor à grille flottante, en transfor- mant celui-ci en un transistor MOS à mode d'enrichissement par passage d'électrons de son drain vers sa grille flottante, par effet tunnel F-N. On peut effectuer une opération de programmation pour chaque ligne de mot apres l'effacement instantané. A titre d'exemple, on expliquera la programmation d'une cellule de 264111l mémoire MC4 dans la chaîne de mémoire MS11. On peut effectuer la programmation de la cellule de mémoire MC4 en appliquant une tension de transmission de 20 volts à la ligne de sélec- tion de chaîne SSL1, ainsi qu'à des lignes de mot non sélec- tionnées WL11 à WL13, entre la ligne de sélection de chaîne SSL1 et la ligne de mot sélectionnée WL14 (lignes de mot de transmission), en appliquant la masse (0 volt) à des lignes de mot WL14 à WL18 et à la ligne de sélection de masse GSL1, et en appliquant une tension de programmation de 20 volts à la ligne de bit BL1. La tension de programmation présente sur la ligne de bit BL1 est transférée vers le drain du transis- tor sélectionné MC4 par l'intermédiaire du transistor MOS de sélection de chaîne ST, et des transistors MC1 à MC3, qui sont tous placés à l'état conducteur dans la chaîne de mémoi- re MS11. Le transistor MC4 est alors programmé de façon à fonctionner en transistor MOS à grille flottante en mode de désertion, par passage d'électrons de sa grille flottante vers son drain, par effet tunnel F-N. On peut effectuer l'opération de lecture d'une cel- lule de mémoire MC4 dans la chaîne de mémoire MS11, en appli- quant la masse à une ligne de mot sélectionnée WL14, et en appliquant 5 volts à des lignes de sélection de chaîne et de masse SSL1 et GSL1, à toutes les lignes de mot non sélection- néesWL11 à WL13 et WL15 à WL18, et à la ligne de bit BL1. Lorsque la cellule de mémoire MC4 a été effacée de façon à consister en un transistor à mode d'enrichissement, aucun courant ne circule dans la ligne de bit BL1, à cause de l'état bloqué de la cellule de mémoire MC4. D'autre part, lorsque la cellule de mémoire MC4 a été programmée de façon à consister en un transistor à mode de désertion, un courant circule dans la ligne de bit BL1, à cause de l'état conduc- teur de la cellule de mémoire MC4. Un amplificateur de détec- tion connecté à la ligne de bit BL1 peut donc lire des don- nées dans la cellule de mémoire sélectionnée MC4, en détec- tant le courant qui circule dans la ligne de bit BL1. Ce dispositif EEPROM présente les inconvénientssui- vants. Du fait que la tension de transmission (20 volts) qui est appliquée pendant une opération de programmation aux grilles de commande de cellules de mémoire qui sont connectées aux lignes de mot en mode de transmission,pour transmettre au drain de la cellule de mémoire sélectionnée la tension de pro- grammation (20 volts) présente sur la ligne de bit sélection- née, est encore plus élevée que la tension d'effacement (13 volts) qui est nécessaire pour effacer toutes les cellules de mémoire pendant une opération d'effacement, toutes les cellu- les de mémoire associées à des lignes de mot en mode de transmission et à des lignes de bit non sélectionnées peuvent être effacées automatiquement ou sur-effacées. Des cellules de mémoire peuvent donc être perturbées. Un autre problème consiste dans la nécessité de pré- voir une zone de contact de grande taille pour l'interconne- xion entre chaque chaîne de mémoire et la ligne de bit cor- respondante. Sous l'emplacement de chaînes de mémoire se trouvant audessous de lignes de bit, chaque zone de contact occupant une aire élevée introduit une limitation à la réduc- tion de la taille des cellules de mémoire dans la direction des rangées. La réduction de la taille du réseau de mémoire est donc restreinte. La présente invention a donc pour but de procurer un réseau de mémoire comportant des chaînes de mémoire qui con- vienne pour des dispositifs EEPROM à densité élevée. Un autre but de la présente invention est de procurer un dispositif EEPROM capable d'éviter une perturbation de cel- lules de mémoire. Conformément à un mode de réalisation de l'invention, un réseau de mémoire à semiconducteurs programmable et effa- çable de façon électrique comprend: un ensemble de lignes de colonne; un ensemble de lignes de référence perpendiculaires aux lignes de colonne; un ensemble de chaînes de mémoire arrangées en une seule colonne et respectivement disposées des deux côtés de chaque ligne de colonne, et en une rangée supérieure et une rangée inférieure disposées entre chaque paire de lignes de référence adjacentes, chaque chaîne parmi les chaînes de mé- moire supérieure et inférieure d'un côté de chaque colonne, comprenant un premier transistor ayant un drain, une source et une grille, et un ensemble de transistors à grille flot- tante, ayant chacun un drain, une source, une grille flot- tante et une grille de commande, les circuits drain-source du premier transistor et des transistors à grille flottante étant connectés en série, chaque chaine parmi les chaînes de mémoire supérieure et inférieure de l'autre côté de la co- lonne comprenant un second transistor ayant un drain, une source et une grille, et un ensemble de transistors à grille flottante, les circuits drain-source du second transistor et des transistors à grille flottante étant connectés en série, les premier et second transistors et les transistors à grille flottante étant arrangés en un réseau de rangées et de colon- nes, les grilles des premier et second transistors et des transistors à grille flottante dans les chaînes de mémoire supérieure, et des premier et second transistors et des tran- sistors à grille flottante dans les chaînes de mémoire infé- rieures, étant respectivement connectées à des première et seconde lignes de sélection, à une ligne de mot supérieure sur deux, à des troisième et quatrième lignes de sélection et à une ligne de mot inférieure sur deux; des moyens pour connecter les drains des premier et second transistors à la ligne de colonne, par un seul trou de contact; des moyens pour connecter les autres extrémités des connexions séries dans les chaîne de mémoire supérieures à la ligne de référence adjacente; et des moyens pour connecter les autres extrémités des connexions série dans les chaînes de mémoire inférieures à la ligne de référence adjacente. Conformément à un autre mode de réalisation de l'in- vention, un procédé d'effacement de tous les transistors MOS à grille flottante dans une ligne de mot sélectionnée dans un réseau de mémoire comprenant un ensemble de chaînes de mémoi- re arrangées en rangées et en colonnes, chaque chaîne de mé- moire comprenant un premier transistor MOS et un ensemble de transistors MOS à grille flottante dont les circuits drain- source sont connectés en série entre la source du premier transistor et une ligne de référence, le drain du premier transistor étant connecté à la ligne de colonne correspondan- te, des grilles des premiers transistors dans des chaînes de mémoire dans chaque même rangée étant connectées à une pre- mière ligne, et des grilles de commande des transistors à grille flottante dans chaque rangée dans les chaînes de mé- moire étant connectées à une ligne de mot, comprend les opé- rations suivantes: on met à la masse toutes les lignes de colonne; on applique une tension d'alimentation à la première ligne et à des lignes de mot non sélectionnées dans des chaî- nes de mémoire sélectionnées contenant la ligne de mot sélec- tionnée; on applique une tension d'effacement à la ligne de mot sélectionnée; et on place à l'état flottant une ligne de référence sélectionnée dans les chaînes de mémoire sélectionnées. Selon encore un autre mode de réalisation de l'in- vention, un procédé de programmation d'un transistor MOS à grille flottante sélectionné dans un réseau de mémoire compor- tant un ensemble de chaînes de mémoire arrangées en rangées et en colonnes, chaque chaîne de mémoire comprenant un premier transistor MOS et un ensemble de transistors MOS à grille flottante dont les circuits drain-source sont connectés en séris entre la source du premier transistor et une ligne de référence, le drain du premier transistor étant connecté à la ligne de colonne correspondante, les grilles des premiers transistors dans des chaînes de mémoire dans chaque même ran- gée étant connectées à une première ligne, et les grilles de commande des transistors à grille flottante dans chaque ran- gée dans les chaînes de mémoire étant connectées à une ligne de mot, comprend les opérations suivantes: on applique une tension de programmation à une ligne de colonne sélectionnée; on applique une tension de transmission à une pre- mière ligne sélectionnée dans des chaînes de mémoire conte- nant le transistor à grille flottante sélectionnée; on applique une tension de source de référence à une ligne de mot sélectionnée qui est connectée au transistor à grille flottante sélectionnée; et o n applique la tension de transmission à une ou plusieurs lignes de mot non sélectionnées, entre la première ligne sélectionnée et la ligne de mot sélectionnée, grâce à quoi la tension de transmission fait passer à l'état conduc- teur le premier transistor sélectionné et le ou les transis- tors à grille flottante qui sont connectés à la ligne de co- lonne sélectionnée et à la ligne ou aux lignes de mot non sélectionnées, et cette tension de transmission est inférieu- re à la tension de programmation, bien qu'elle supérieure à la tension d'alimentation. De plus, une tension d'inhibition d'effacement est appliquée à des lignes de bit non sélectionnées pour éviter que des cellules ne soient perturbées, et la tension d'ali- mentation est appliquée à des lignes de mot non sélectionnées entre la ligne de mot sélectionnée et la ligne de référence. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés dans lesquels: La figure 1 est un schéma de circuit d'un réseau de cellules de mémoire du dispositif EEPROM antérieur, compor- tant des cellules NON-ET; La figure 2 est un schéma de circuit d'un réseau de cellules de mémoire d'un dispositif EEPROM conforme à la pré- sente invention; La figure 3 est une représentation de l'implantation du réseau de la figure 2; La figure 4 est une coupe d'une cellule de mémoire constituant le réseau de mémoire conforme à la présente in- vention; et Les figures 5a à 5f sont des coupes selon une ligne a-a' de la figure 3, qui montrent diverses étapes de traite- ment dans la fabrication du réseau de mémoire de la présente invention. En se référant à la figure 2 et à la figure 3, on voit une partie d'un réseau de mémoire conforme à l'invention, dans lequel quatre chaînes de mémoire seulement sont repré- sentées. Le réseau de mémoire 100 comprend un ensemble de chaînes de mémoire MSL1 à MSLi et MSR1 à MSRi arrangées sous une forme matricielle comprenant des rangées parallèles et des colonnes parallèles, la lettre i désignant un entier po- sitif. Chacune des chaînes de mémoire MSL1 à MSLi comprend un premier transistor de sélection de chaîne ST1 ayant un drain, une source et une grille, et des cellules de mémoire à 8 bits MC1 à MC8, ayant chacune un drain, une source, une grille flottante et une grille de commande. Chacune des chaînes de mémoire MSR1 à MSRi comprend également un second transistor de sélection de chaîne ST2 ayant un drain, une source et une grille, et des cellules de mémoire à 8 bits MC1 à MC8, ayant chacune un drain, une source, une grille flottante et une grille de commande. Toutes les cellules de mémoire ont la mêmes structure et la même taille. En considérant la figure 4, on voit une coupe de la cellule de mémoire MC qui est employée dans la présente in- ventibn. On peut comprendre plus aisément la structure de la cellule de mémoire MC en se référant à divers stades de trai- tement qu'on expliquera en relation avec les figures 5a à 5f. La cellule de mémoire MC comporte une région de drain 14 do- pée avec le type N+, et une région de source 16 dopée avec le type N+, qui sont mutuellement séparées par une région de canal 18, sur la surface d'un substrat semiconducteur de type P, 12. La grille flottante 22 qui est formée par une première structure en silicium polycristallin est séparée de la région de canal 18 par une couche d'oxyde de grille 28 d'environ 10 nm. Une couche inter-diélectrique 24 d'environ 28 n d'épais- seur est formée entre la grille flottante 22 et une grille de commande 26. La grille de commande 26, qui est constituée par une seconde structure en silicium polycristallin, est formée sur la couche inter-diélectrique 24. Des impuretés de type N, telles que de l'arsenic ou du phosphore, sont implantées dans la région de canal 18. La cellule de mémoire MC consiste donc en un transistor MOS à grille flottante, à canal N et à mode de désertion, ayant une tension de seuil à l'état vierge Vto de -2 à -5 volts. En considérant maintenant la figure 2 et la figure 3, on note que des lignes de bit (ou lignes de colonne) BL1 à BLi, qui sont des bandes de métal allongées en direction verticale sur une couche d'oxyde épaisse, viennent respecti- vement en contact avec la région diffusée 52 de type N+ dans le substrat semiconducteur de type P, 12, à travers des trous de contact 50 dans la couche d'oxyde épaisse. Chaque région diffusée 52 de type N+ est connectée aux drains des premier et second transistors de sélection ST1 et ST2 dans la paire de chaînes de mémoire MSLi et MSRi, qui sont en parallèle avec la ligne de bit BLi et se trouvent au-dessous des deux côtés de la ligne BLi. Chaque source des premier et second transistors de sélection ST1 et ST2 est connectée à l'un respectif des drains des cellules de mémoire MC1. Les circuits drain-source des cellules de mémoire MC1 à MC8 dans chaque chaîne de mé- moire sont connectés en série, entre la source du transistor ST1 ou ST2 et une ligne de source de référence RSL. Les sour- ces des cellules de mémoire MC8 sont connectées à la ligne de source de référence RCL, qui est une partie de la région dif- fusée 52 de type N+. La ligne de source de référence RSL per- pendiculaire aux lignes de bit, vient en contact, à travers des trous de contact 60, avec des lignes de source de réfé- rence commune 62, qui sont des bandes de métal verticales en- tre les lignes de la paire de lignes de bit. Des régions d'interconnexion 53 destinées à connec- ter en série les cellules de mémoire MC1 à MC8 dans chaque chaîne de mémoire, sont des parties de la région diffusée 52 de type N+. Les régions hachurées 56 sont des zones de gril- les flottantes de cellules de mémoire MC1 à MC8, qui sont des parties de la première structure en silicium polycristallin. Une région hachurée 64,définie par une ligne et une ligne va- riant périodiquement, représente la première ligne de sélec- tion de chaîne SSL1 qui est constituée par la première struc- ture en silicium polycristallin. Les grilles des transistors ST2 sont des parties de la première structure en silicium polycristallin. Une région hachurée 66 est la seconde ligne de sélection de chaîne SSL2, qui est formée par la première structure en silicium polycristallin. Les grilles des pre- miers transistors de sélection de chaîne ST1 sont des parties de la première structure en silicium polycristallin. Les ré- gions rectangulaires en pointillés 54 au-dessous des lignes SSL1 et SSL2 sont des régions N+ enterrées qui sont formées sur la surface du substrat 12, pour transférer vers des cel- lules de mémoire un potentiel présent sur la ligne de bit. Toutes les grilles de commande dans une rangée de cellules de mémoire sont des parties d'une ligne de mot qui est constituée par la seconde structure ensilicium polycris- tallin. Par exemple, les grilles de commande 26 de cellules de mémoire MC1 dans une rangée sont des parties d'une ligne de mot WL1 qui est une bande formée par la seconde structure en silicium polycristallin 68. De la même manière, les gril- 1 1 les de commande 26 des cellules de mémoire MC2 à MC8 sont respectivement des parties des lignes de mot WL2 à WL8, qui sont des bandes allongées et mutuellement parallèles de la seconde structure en silicium polycristallin, recouvrant les régions de grille flottante 56. Les régions 58 qui sont lais- sées en blanc représentent une couche d'oxyde de champ ou d'oxyde épais qui est destinée à l'isolation entre les cellu- les de mémoire. Les chaînes de mémoire ont une configuration symé- trique par rapport à un axe A d'une ligne de rangée. Par con- séquent, chacune des régions diffusées 52 de type N+ comporte une paire de régions diffusées supérieures 52a de type N+ et une paire de régions diffusées inférieures 52b, de type N+, qui s'étendent respectivement vers le haut et vers le bas, parallèlement à la ligne de bit adjacente. Des parties d'ex- trémité des régions diffusées N+ supérieures et inférieures, 52a et 52b, du côté gauche, sont connectées aux drains des premiers transistors de sélection de chaîne ST1, tandis que celles qui se trouvent du côté droit sont connectées aux drains des seconds transistors de sélection de chaîne ST2. Par conséquent, du fait qu'un seul trou de contact traversant la région diffusée N+ est utilisé en commun par quatre chaî- nes de mémoire, on peut obtenir une densité élevée pour le réseau de mémoire du dispositif EEPROM. On envisagera les opérations d'effacement, de pro- grammation et de lecture en se référant aux chaînes de mémoi- re de la figure 2. L'opération d'effacement est effectuée pour toutes les cellules de mémoire qui se trouvent sur une ligne de mot sélectionnée, conformément à une adresse d'entrée. Autrement dit, l'opération d'effacement est effectuée dans chaque ran- gée (page). Pour la commodité de l'explication, on expliquera l'effacement des cellules de mémoire MC3 sur une ligne de mot sélectionnée WL3. On applique une tension d'effacement Ve de 18 volts à la ligne de mot sélectionnée WL3, et on connecte à la masse (0 volt) toutes les lignes de bit BL1 à BLi. Simultanément, on applique une tension d'alimentation Vcc de 5 volts aux première et seconde lignes de sélection de chaîne SSL1 et SSL2, et à toutes les lignes de mot non sélectionnées WL1, WL2 et WL4 à WL8, pour transférer le potentiel de la masse, présent sur les lignes de bit BL1 à BLi, vers les drains de la cellule de mémoire sélectionnée MC3, et la ligne de source de référence RSL devient flottante. Toutes les cellules de mémoire MC3 sont donc effacées et deviennent des transistors MOS à mode d'enrichissement ayant des tensions de seuil d'en- viron 1 volt, par passage d'électrons de leurs drains vers leurs grilles flottantes, par effet tunnel F-N. L'opération de programmation de cellules de mémoire est effectuée par page. On expliquera la programmation d'une cellule de mémoire MC3 dans la chaîne de mémoire MSL1 qui est connectée à une ligne de bit sélectionnée BL1. On appli- que le potentiel de la masse à une ligne de mot sélectionnée ML3, on applique une tension de programmation Vpgm de 13 volts à la ligne de bit sélectionnée BL1, et on applique une tension de transmission Vpa à la seconde ligne de sélection de chaîne SSL2 et aux lignes de mot en mode de transmission WL1 et WL2 entre la ligne SSL2 et la ligne de mot sélection- née WL3, pour transférer la tension de programmatin Vpgmvers le drain de la cellule de mémoire sélectionnée MC3. Simultané- ment, on applique une tension d'inhibitation d'effacement Vei de 4 volts aux lignes de bit non sélectionnées BL2 à BLi, de façon à éviter un effacement non désiré des cellules de mé- moire MC1 et MC2 dans des chaînes de mémoire non sélection- nées qui sont connectées aux lignes de mot en mode de trans- mission WL1 et WL2. La tension d'alimentation Vcc est égale- ment appliquée à la première ligne de sélection de chalne SSL1. Par conséquent, la tension de programmation Vpgm qui est appliquée à la ligne de bit sélectionnée BL1 n'est pas elle-même transférée vers la chaîne de mémoire non sélection- née qui est connectée à la ligne de bit sélectionnée BL1, mais des tensions égales à Vcc-Vt sont transférées vers les cellules de mémoire MC1 et MC2 dans la chaîne de mémoire MSR1. Dans l'expression ci-dessus, Vt représente les tensions de seuil des transistors de sélection de chaîne ST1 et ST2, ayant une valeur de 1 volt dans l'application considérée de l'invention. Vcc-Vt est pratiquement égale à la tension d'inhibition d'effacement Vei. Par conséquent, du fait que la tension d'inhibition d'effacement Vei est appliquée aux drains des cellules de mémoire qui sont connectées à des li- gnes de mot de transmission dans des chaînes de mémoire non sélectionnées, des tensions de différence entre leurs grilles flottantes et leurs drains ne peuvent pas s'établir à des valeurs suffisamment élevées pour provoquer un passage d'électrons par effet tunnel F-N. Il en résulte qu'on peut éliminer le problème de l'effacement ou du sur-effacement de cellules de mémoire non sélectionnées se trouvant sur les lignes de mot en mode de transmission. D'autre part, la tension de programmation Vpgm est appliquée au drain de la cellule de mémoire sélectionnée MC3, ce qui fait que cette dernière est programmée de façon à de- venir un transistor MOS à mode de désertion ayant une tension de seuil d'environ 3 à 5 volts, par passage d'électrons de sa grille flottante vers son drain, par effet tunnel F-N. * La tension d'alimentation Vcc est appliquée aux li- gnes de mot non sélectionnées WL4 à WL8 entre la ligne de mot sélectionnée WL3 et la ligne de source de référence RSL. Ceci a pour effet d'empêcher une perturbation de l'effacement de la cellule de mémoire MC4 se trouvant au-dessous de la cellu- le de mémoire sélectionnée MC3. Pendant l'opération de programmation, la ligne de source de référence RSL est flottante. Si le potentiel de la ligne de source de référence RSL s'élève à un niveau suffi- samment élevé pour provoquer la programmation des cellules de mémoire non sélectionnées qui sont connectées à la ligne RSL, on peut résoudre ce problème en fixant la ligne RSL à environ volts. On va maintenant expliquer l'opération de lecture d'une cellule de mémoire MC3 dans une chaîne de mémoire sé- lectionnée MSL1. On peut effectuer une telle opération de lecture en connectant à la masse une ligne de mot sélection- née WL3, la ligne de source de référence RSL, une première ligne de sélection de chaîne SSL1 et les lignes de bit non sélectionnées BL2 à BLi, en appliquant la tension d'alimenta- tion Vcc à une première ligne de sélection de chaîne sélec- tionnée SSL2 et à des lignes de mot non sélectionnées WL1, WL2 et WL4 à WL8, et en appliquant une tension de lecture Vr de 3 volts à une ligne de bit sélectionnée VL1, à partir d'un amplificateur de détection de type bien connu. Lorsque la cellule de mémoire MC3 est maintenue dans un état effacé, aucun courant ne circule sur la ligne de bit BL1. Cependant, lorsque la cellule de mémoire MC3 est maintenue dans un-état programmé (ou écrit), un courant circule sur la ligne BL1. Par conséquent, on peut lire des données présentes dans la cellule de mémoire MC3, par la détection de courant qu'effec- tue l'amplificateur de détection. Le Tableau ci-après résume la combinaison des ten- sions pour les modes de fonctionnement mentionnés ci-dessus du réseau de mémoire. Conditions de tension pour divers modes de fonctionnement du réseau de mémoire Effacement Programmation Lecture Ligne de bit sélectionnée 0 Vpgm Vr Lignes de bit non 0 Vei 0 sélectionnées Ligne de sélection de Vcc Vcc 0 chaîne non sélectionnée Ligne de sélection de Vcc Vpa Vcc chaîne sélectionnée Ligne de mot sélectionnée Ve 0 0 Lignes de mot en mode de transmission entre la ligne de sélection de chaîne sé- Vcc Vpa Vcc lectionnée et la ligne de mot sélectionnée Ligne de source de référence Flottante Flottante 0 Ligne de mot non sélection- née entre la ligne de mot Vcc cc cc Vcc Vcc Vcc sélectionnée et la ligne de source de référence Comme décrit ci-dessus, du fait que le réseau de mé- moire de la présente invention utilise pour les cellules de mémoire des transistors MOS à grille flottante à canal N et à mode de désertion, il présente certains avantages, décrits ci-après. On peut éviter une perturbation des cellules de mé- moire pendant une opération de programmation. En effet, du fait que dans l'invention la tension de transmission Vpa est inférieure à la tension d'effacement Ve, on peut éviter un effacement ou un sur-effacement non désiré pour des cellules de mémoire non sélectionnées sur des lignes de mot en mode de transmission, pendant l'opération de programmation. Pendant une opération de programmation, du fait que la tension d'inhibition d'effacement Vei est appliquée à des lignes de bit non sélectionnées, on peut éviter un sur-effa- cement de cellules de mémoire non sélectionnées sur les li- gnes de mot en mode de transmission. Du fait que la tension de programmation Vpgm et la tension de transmission Vpa sont faibles en comparaison avec l'art antérieur, le problème de l'isolation entre les cellu- les de mémoire est atténué, ce qui offre la possibilité de réduire les dimensions du réseau de mémoire. Les figures 5a à 5f sont des coupes selon une ligne a-a' qui montrent diverses phases de fabrication. Le matériau de départ est une tranche de silicium de type P ayant une orientation et une résistivité de 5 à l-cm. En considérant la figure 5a, on note que le substrat de type P 12 peut être le substrat du matériau de départ ou bien un caisson P formé dans une tranche de silicium de type N. On forme sur la surface du substrat 12 une couche d'oxyde générale 81 d'environ 40 nm, et on forme ensuite sur cette dernière une couche de nitrure de silicium 82 d'environ 150 nm. Ensuite, conformément au procédé LOCOS classique, on dé- finit une région de champ entre des chaînes de mémoire, par une technique de photolithographie bien connue, après quoi on effectue une implantation de champ pour les zones d'arrêt de canal et une oxydation de champ pour former un oxyde de champ d'environ 750 nm. Comme le montre la figure 5b, on forme une couche de masque 83 en résine photosensible, avec un trou 84, sur la couche d'oxyde de champ et la couche de nitrure de silicium 82, de façon que la couche 83 remplisse la fonction d'un mas- que vis-à-vis de l'implantation ionique. On enlève pour l'im- plantation la couche de nitrure de silicium qui correspond au trou 84. On implante ensuite une couche enterrée N+, 54, avec de l'arsenic, à 100 keV et avec une dose de 1 x 1015/cm2. On enlève la couche de masque 83, la couche de nitrure de sili- cium 82 et la couche d'oxyde générale 81 dans la région acti- ve, dans laquelle sont formées les chaînes de mémoire et les régions diffusées N+. Comme le montre la figure 5c, on forme sur la surfa- ce du substrat 12, par une oxydation thermique bien connue, une couche d'oxyde de grille 86 d'environ 40 nm, dont des parties seront utilisées en tant que grilles des transistors de sélection de chaîne ST1 et ST2, après quoi on implante dans la région active du bore avec une énergie de 50 keV et une dose de 6 x 1011/cm2, pour ajuster la tension de seuil Vt des transistors de sélection de chaîne ST1 et ST2. On for- me ensuite une seconde couche de masque 87 sur la couche d'oxyde de grille 86, en correspondance avec la région dans laquelle sont formés les transistors de sélection de chaîne ST1 et ST2, pour utiliser cette couche en tant que masque vis-à-vis de l'implantation ionique, après quoi on implante de l'arsenic à 100 keV et avec une dose d'environ 3 x 1012 cm2, pour ajuster la tension de seuil à l'état vierge Vto des cellules de mémoire MC1 à MC8 dans la plage de -2 à -5 volts. Apres l'implantation, on enlève à la fois la couche d'oxyde dans la région 88 dans laquelle les cellules de mé- moire sont formées, et la couche de masque 87, après quoi on forme une couche d'oxyde de grille mince 28 pour les grilles des cellules de mémoire MC1 à MC8, à environ 900 C dans une atmosphère d'oxygène sec, pour obtenir une épaisseur d'envi- ron 10 nm. Comme le montre la figure 5d, on forme une première couche de silicium polycristallin 89 par le procédé bien connu de dépôt chimique en phase vapeur (CVD), sur les cou- ches d'oxyde de grille 86 et 28, et on fait suivre cette opé- ration par un dopage avec du phosphore, de façon à obtenir une résistance carrée d'environ 50 -/0. Des parties de la première couche de silicium polycristallin dopée 89 sont utilisées en tant que grilles des transistors de sélection de chaîne ST1 et ST2, et en tant que grilles flottantes des cellules de mémoire MC1 à MC8. Après dopage, on forme sur la première couche de silicium polycristallin 89 la couche inter- diélectrique 90, d'environ 25 nm, qui est constituée par une couche d'oxyde, une couche de nitrure et une couche d'oxyde, après quoi on forme sur la couche inter-diélectrique une seconde couche de silicium polycristallin 91, d'envi- ron 300 nm, et on dope ensuite cette couche avec du phosphore, de façon à lui donner une résistance carrée d'environ 20.CI/. Si nécessaire, on peut déposer une couche de siliciure de tungstène d'environ 200 nm sur la seconde couche de silicium polycristallin 91, pour augmenter la conductivité de la cou- che 91. Les grilles de commande des cellules de mémoire MC1 à MC8 et les lignes de mot WL1 à WL8 sont constituées par des parties de la seconde couche de silicium polycristallin 91. Comme le montre la figure 5e, on enlève la seconde couche de silicium polycristallin 91, la couche inter-diélec- trique 90 et la première couche de silicium polycristallin 89, en correspondance avec des trous 92, et on implante en- suite de l'arsenic à 75 keV et avec une dose de 6 x 1015/cm2, pour former des régions diffusées N+, 52. Après l'implanta- tion, on effectue un traitement de pénétration à environ 975 C pendant 30 minutes dans une ambiance d'oxygène sec, pour définir les régions diffusées 52. Comme le montre la figure 5f, on dépose une couche d'oxyde 93 d'environ 150 nm, par CVD, et on dépose ensuite sur la couche d'oxyde 93 une couche de verre borophosphosi- licaté (ou BPSG) 94 d'environ 750 nm. On soumet la couche de BPSG 94 à un traitement de refusion pendant environ 30 minu- tes à environ 925 C dans une atmosphère d'azote, pour aplanir- la surface de la couche de BPSG 94, afin qu'elle convienne à un traitement de métallisation pour la formation des lignes de bit. On forme les trous de contact 50 et 60 de la figure 3 par la technique de photogravure classique, et on dépose ensuite un métal de façon à établir des contacts avec les ré- gions diffusées N+, 52, après quoi on définit un motif dans ce métal pour former les lignes de bit BL1 à BLi et les li- gnes de source de référence verticales communes 62. Les li- gnes de sélection de chaîne SSL1 et SSL2 de la première cou- che de silicium polycristallin, formant les grilles des pre- mier et second transistors de sélection de chaîne ST1 et ST2, peuvent être mises respectivement en contact avec la seconde couche de silicium polycristallin, au-dessus des li- gnes SSL1 et SSL2, pour l'utilisation d'autres lignes SSL1 et SSL2. La description qui précède ne porte que sur un mode de réalisation préféré de l'invention. L'homme de l'art pour- ra y apporter diverses modifications, sans sortir du cadre de l'invention qui n'est limité que par les revendications anne- xées. Le mode de réalisation représenté et décrit doit donc être considéré comme une illustration et non de façon res- trictive. REVENDICATIONS. 1. Réseau de mémoire à semiconducteurs programmable et effaçable de façon électrique, caractérisé en ce qu'il comprend: un ensemble de lignes de colonne (BL1 à BLi); un ensemble de lignes de référence (RSL) perpendiculaires aux lignes de colonne; un ensemble de chaines de mémoire (MSL1 à MSLi; MSR1 à MSRi) arrangées en une seule colonne et respec- tivement disposées de part et d'autre de chaque ligne de co- lonne et en une rangée supérieure et une rangée inférieure disposées entre chacune des lignes de référence adjacentes, chaque chaîne de mémoire parmi les chaînes de mémoire supé- rieure et inférieure (MSL1 à MSLi) d'un côté de chaque co- lonne (BL1 à BLi) comprenant un premier transistor (ST1) ayant un drain, une source et une grille, et un ensemble de transistors à grille flottante (MCl à MC8), ayant chacun un drain, une source, une grille flottante et une grille de com- mande, les circuits drain-source du premier transistor (ST1) et des transistors à grille flottante (MC1 à MC8) étant con- nectés en série, chaque chaîne parmi les chaînes de mémoire supérieure et inférieure (MSR1 à MSRi) de l'autre côté de la colonne comprenant un second transistor (ST2) ayant un drain, une source et une grille, et un ensemble de transistors à grille flottante (MC1 à MC8), les circuits drain-source du second transistor (ST2) et des transistors à grille flottante (MC1 à MC8) étant connectés en série, les premier et second transistors (ST1, ST2) et les transistors à grille flottante (MC1 à MC8) étant disposés en un réseau de rangées et de co- lonnes, les grilles des premier et second transistors (ST1, ST2) et des transistors à grille flottante dans les chaînes de mémoire supérieures et des premier et second transistors (ST1, ST2) et des transistors à grille flottante dans les chaînes de mémoire inférieures étant respectivement connec- tées à des première et seconde lignes de sélection (SSL1, SSL2), à une sur deux des lignes de mot supérieures (WL1 à WL8), à des troisième et quatrième lignes de sélection et à une sur deux des lignes de mot inférieures (WL1 à WL8); des moyens pour connecter les drains des premier et second tran- sistors (ST1, ST2) à la ligne de colonne (BL1 à BLi), par l'intermédiaire d'un seul trou de contact (50); des moyens pour connecter les autres extrémités des connexions série dans les chaînes de mémoire supérieures à la ligne de réfé- rence (RSL) qui leur est adjacente; et des moyens pour con- necter les autres extrémités des connexions série dans les chaînes de mémoire inférieures à la ligne de référence (RSL) qui leur est adjacente. 2. Réseau de mémoire selon la revendication 1, ca- ractérisé en ce que chacun des transistors à grille flottante (MC1 à MC8) est un transistor MOS à grille flottante à canal N et à mode de désertion. 3. Réseau de mémoire selon la revendication 2, ca- ractérisé en ce que chacun des premier et second transistors (ST1, ST2) est un transistor MOS à canal N à mode d'enri- chissement. 4. Réseau de mémoire selon la revendication 3, ca- ractérisé en ce que les moyens de connexion de drains sont des parties de régions diffusées N+ (52) sur la surface d'un substrat de type P (12), qui sont en contact avec la ligne de colonne (BL1 à BLi) par l'intermédiaire du trou de contact (50). 5. Réseau de mémoire selon la revendication 4, ca- ractérisé en ce que les lignes de référence (RSL) sont des parties des régions diffusées N+ (52). 6. Réseau de mémoire selon la revendication 2, ca- ractérisé en ce que le transistor MOS à grille flottante et à canal N a une tension de seuil à l'état vierge de -2 à -5 volts. 7. Procédé d'effacement de tous les transistors MOS à grille flottante (MCl à MC8) dans une ligne de mot sélec- tionnée (WL1 à WL8), dans un réseau de mémoire comprenant un ensemble de chaînes de mémoire (MSL1 à MSLi; MSR1 à MSRi) arrangées en lignes et en colonnes, chaque chaine de mémoire comprenant un premier transistor MOS (ST1) et un ensemble de transistors MOS à grille flottante (MC1 à MC8) dont les cir- cuits drain-source sont connectés en série entre la source du premier transistor (ST1) et une ligne de référence (RSL), le drain du premier transistor (ST1) étant connecté à la li- gne de colonne correspondante (BL1 à BLi), les grilles des premiers transistors (ST1) dans des chaînes de mémoire dans chaque même rangée étant connectées à une première ligne (SSL1, SSL2), et les grilles de commande des transistors à grille flottante (MC1 à MC8) dans chaque rangée dans les chaines de mémoire (MSL1 à MSLi; MSR1 à MSRi) étant connec- tées à une ligne de mot (WL1 à WL8), caractérisé en ce qu'il comprend les opérations suivantes: on connecte à la masse toutes les lignes de colonne (BL1 à BLi); on applique une tension d'alimentation à la première ligne (SSL1, SSL2) et à des lignes de mot non sélectionnées dans des chaînes de mé- moire sélectionnées contenant la ligne de mot sélectionnée (WL1 à WL8); on applique une tension d'effacement à la ligne de mot sélectionnée (WL1 à WL8); et on place à l'état flot- tant une ligne de référence sélectionnée (RSL) dans les chaînes de mémoire sélectionnées (MSL1 à MSLi; MSR1 à MSRi). 8. Procédé selon la revendication 7, caractérisé en ce que chacun des transistors MOS à grille flottante (MC1 à MC8) est un transistor MOS à grille flottante à canal N et à mode de désertion. 9. Procédé selon la revendication 8, caractérisé en ce que le premier transistor (ST1) est un transistor MOS à cnnal N et à mode d'enrichissement. 10. Procédé selon la revendication 9, caractérisé en ce que la tension d'alimentation est de façon générale de 5 volts. 11. Procédé de programmation d'un transistor MOS à grille flottante sélectionné (MC1 à MC8) dans un réseau de mémoire comprenant un ensemble de chaînes de mémoire (MSL1 à MSLi; MSR1 à MSRi) arrangées en rangées et en colonnes, cha- que chaîne de mémoire comprenant un premier transistor MOS (ST1) et un ensemble de transistors MOS à grille flottante (MC1 à MC8) dont les circuits drain-source sont connectés en série entre la source du premier transistor (ST1) et une li- gne de référence (RSL), le drain du premier transistor (ST1) étant connecté à la ligne de colonne correspondante (BL1 à BLi), les grilles de premiers transistors (ST1) dans des chaînes de mémoire dans chaque même rangée étant connectées à une première ligne (SSL1, SSL2), et les grilles de commande des transistors à grille flottante (MC1 à MC8) dans chaque rangée dans les chaînes de mémoire (MSL1 à MSLi; MSR1 à MSRi) étant connectées à une ligne de mot (WL1 à WL8) , caractérisé en ce qu'il comprend les opérations suivantes: on applique une tension de programmation à une ligne de colonne sélec- tionnée (BL1 à BLi); on applique une tension de transmission à une première ligne sélectionnée (SSL1, SSL2) dans des chaînes de mémoire contenant le transistor à grille flottante sélectionné (MC1 à MC8); on applique une tension de source de référence à une ligne de mot sélectionnée (WL1 à WL8) qui est connectée au transistor à grille flottante sélectionné (MC1 à MC8); et on applique la tension de transmission à la ou les lignes de mot non sélectionnées (WL1 à WL8), entre la premiè- re ligne sélectionnée (SSL1, SSL2) et la ligne de mot sélec- tionnée, grâce à quoi la tension de transmission provoque le passage à l'état conducteur du premier transistor sélectionné (ST1) et du ou des transistors à grille flottante (MCl à MC8) qui sont connectés à la ligne de colonne sélectionnée et à la ligne ou aux lignes de mot non sélectionnées, et cette tension est inférieure à la tension de programmation, bien qu'étant supérieure à la tension d'alimentation. 12. Procédé selon la revendication 11, caractérisé en ce que chacun des transistors à grille flottante (MC1 à MC8) est un transistor MOS à grille flottante à canal N à mode de désertion, et le premier transistor (ST1) est un transistor MOS à canal N à mode d'enrichissement. 13. Procédé selon la revendication 12, caractérisé en ce qu'il comprend en outre l'opération consistant à ap- pliquer une tension d'inhibition d'effacement à des lignes de bit non sélectionnées (BL1 à BLi), et en ce que la tension d'inhibition d'effacement est inférieure à la tension d'ali- mentation, avec un écart égal à une tension de seuil du pre- mier transistor (ST1). 14. Procédé selon la revendication 13, caractérisé en ce qu'il comprend en outre l'opération consistant à ap- pliquer la tension d'alimentation à des lignes de mot non sélectionnées (WL1 à WL8), entre la ligne de mot sélectionnée et la ligne de référence (RSL), et à faire passer la ligne de référence à l'état flottant. 15. Procédé selon la revendication 14, caractérisé en ce que la tension d'alimentation est de 5 volts et la ten- sion de source de référence correspond à la masse.