Brevet FR2647608A1 — publié le 19901130

La présente invention concerne un circuit séparateur d'entrée CMOS et, en particulier, un circuit séparateur d'entrée qui est utilisé pour le dispositif à semi- conducteur & très haute densité du type CMOS et qui comporte un seuil de tension logique avec compensation en température. Du fait de la tendance vers des dispositifs à semi- conducteur à haute intégrité, haute précision et haute performance, la consommation électrique est accrue. Ainsi, une prise en compte plus attentive des caractéristiques de fonctionnement provenant d'une modification de température est exigée. De manière générale, les circuits séparateur d'entrée CMOS comprennent des inverseurs CMOS, à la borne d'entrée desquelles est appliquée un signal en entrée avec un niveau de tension TTL, et à partir de la borne de sortie desquelles est sortie un signal en sortie qui est converti en un niveau de tension CMOS. Toutefois, la tension de seuil logique de l'inverseur CMOS varie avec chaque changement de température. Par suite, à basse température, les caractéristiques d'entrée au niveau haut deviennent mois bonnes, du fait que le niveau de tension de seuil logique devient élevé. Par ailleurs, à haute température, les caractéristiques d'entrée au niveau bas deviennent moins bonnes, du fait que le niveau de tension de seuil logique est abaissé. Ainsi, des variations dans les caractéristiques d'entrée, provenant de modifications de la température environnante entraîne un certains nombre de problèmes, tel qu'un fonctionnement instable o une diminution de la vitesse de fonctionnement. La tension de seuil logique de l'inverseur CMOS est une fonction du rapport entre les constantes de gain d'un transistor MOS à canal p et d'un transistor MOS à canal n et la tension de seuil du dispositif. La constante de gain du dispositif ()>, du fait de la mobilité des porteurs de canal est diminuée en conformité avec l'augmentation de température, et est diminuée jusqu'à. X 1/4 T3. Toutefois, du fait qu'à la fois la mobilité des trous et des électrons sont influences par la température d'une grandeur similaire, le rapport entre les constantes de gain (rapport I = n/Op) est indépendant de la température. Par ailleurs, les tensions de seuil Vtn et Vtp du dispositif diminuent, du au coefficient de température de 2mV/ K, respectivement, en conformité avec l'augmentation de température. Par suite, par exemple, si la température est augmentée de 50OC la tension de seuil logique est diminuée de 0,4 V. Par suite, les caractéristiques d'entrée de bas niveau du circuit séparateur d'entrée deviennent moins bonne pour un fonctionnement dans la plage de hautes températures, et les caractéristiques d'entrée de niveau haut deviennent moins bonne pour un fonctionnement dans la plage de basses températures. Par suites c'est un but de la présente invention de créer un circuit séparateur d'entrée CMOS qui comporte des caractéristiques de tensions de seuil logique compensé en température, en faisant varier le rapport de la constante de gain du transistor MOS, en réponse à une modification de température. C'est un autre but de la présente invention de créer un circuit séparateur d'entrée CMOS qui minimise le changement dans les caractéristiques d'entrée des 0 dispositifs à semi-conducteur intégrés à très grande échelle avec une modification de température. Pour réaliser ces buts, le circuit séparateur d'entrée CMOS en conformité avec la présente invention comprend: un premier transistor MOS d'un premier type de conduction et un second transistor MOS d'un second type de conduction qui sont connectes entre eux en série entre une première ligne d'alimentation et une seconde ligne d'alimentation, et aux électrodes de commande desquels S est appliquée en parallèle une tension d'entrée d'un niveau de tension TTL, et au point de connexion commun des drains desquels est fournie une tension de sortie de niveau de tension CMOS en correspondance avec ladite tension d'entrée; au moins une combinaison d'un transistor MOS d'un premier type de conduction et d'un moyen de commutation qui sont connectes entre eux en série entre ladite première ligne d'alimentation et ledit point de connexion commun, l'électrode de commande du transistor MOS étant couplée à ladite tension d'entrée, et ledit moyen de commutation devient conducteur au- dessus d'une certaine température prédéterminée et bloqué au-dessous de celle-ci; un moyen de détection de température comportant au moins une des bornes de sortie qui sont connectées aux bornes d'entrée de signal de commande d'au moins un desdits moyens de commutation afin de commander ceux-ci en conformité avec les modifications de température grâce à quoi la valeur globale de constante de gain du transistor pour chacun desdits transistors d'un premier type de conduction est diminuée à basse température et est augmentée à haute température, et ainsi une variation en tension de seuil logique est stabilisée en conformité avec la température. Chacun desdits transistors du premier type de conduction est un transistor MOS à canal p, tandis que chacun desdits transistors du second type de conduction est un transistor MOS à canal n, et le moyen de commutation est un transistor MOS à canal p. Par suite, lorsque le moyen de commutation est mis en service, la constante de gain des transistors à canal p est augmentée et ainsi le rapport entre les constantes de gain (rapport R) des transistors à canal n et à canal p, lr - On/np, sera diminué. Par suite, le rapport entre les constantes de gain est ajusté en conformité avec la chute de tension de seuil logique provoquée par l'augmentation de température. Ceci amine une augmentation dans la tension de seuil logique et, ainsi, une compensation pour la variation de température est accomplie. Ledit moyen de détection de température du circuit séparateur CMOS de la présente invention comprend un ensemble de moyens de détection de température constitué d'un moyen d'alimentation en courant et d'un moyen de résistance au silicium polycristallin connectés entre eux en série entre la première ligne d'alimentation et la seconde ligne d'alimentation. Chacun desdits moyen de détection de température sort différents signaux électriques en sortie en réponse à la température ambiante du moyen de résistance au silicium polycristallin. La résistance au silicium polycristallin qui est soit non dopée soit légèrement dopée avec une impureté, n'est pas seulement très grande, mais également grandement modifiée et de manière exponentielle en conformité avec une modification de température. En outre, le courant de drain dans la région de sous- seuil du transistor MOS est exponentiellement diminué lorsque la tension de grille est abaissée en-dessous de la tension de seuil. Par suite, ce dispositif, qui peut détecter la température du semi-conducteur en utilisant le courant de sous-seuil du transistor MOS et les caractéristiques de résistance-température du silicium polycristallin, comporte une très faible consommation électrique, et est ainsi tout à fait approprié pour les dispositifs à semi-conducteur à très grande échelle. Le signal électrique de sortie provenant de chaque moyen de détection de température du moyen de détection de température est converti en un signal numérique par l'intermédiaire d'un moyen de conversion numérique, par exemple une unité d'inverseur. Un moyen d'ajustage de courant est ajouté audit moyen de détection de température pour fixer le courant de drain dans la région de sous-seuil du transistor MOS. Ledit moyen d'ajustdge de courant comprend un premier transistor MOS d'un premier type de conduction qui comporte une première électrode de courant connectée à la première ligne d'alimentation, une électrode de commande connectée à la seconde ligne d'alimentation, et une seconde électrode de courant connectée à un premier noeud; un second transistor MOS d'un second type de conduction qui comporte une première électrode de courant et une électrode de commande connectées audit premier noeud et une seconde électrode de courant connectée à la seconde ligne d'alimentation, et qui à une dimension géométrique suffisamment grande en comparaison avec la dimension géométrique du premier transistor MOS pour permettre à celui-ci d'#tre commandé dans la région de sous-seuil; un troisième transistor MOS d'un second type de conduction qui comporte une électrode de commande connectée à l'électrode de commande dudit second transistor MOS, une première électrode de courant connectée à une dite seconde ligne d'alimentation et une seconde électrode de courant connectée à un second noeud et qui a une dimension géométrique suffisamment petite en comparaison avec la dimension géométrique dudit second transistor MOS; et un quatrième transistor MOS d'un premier type de conduction qui comporte une première électrode de courant connectée à la première ligne d'alimentation, et une électrode de commande et une seconde électrode de courant connectées ensemble audit second noeud, et qui a une dimension géométrique suffisamment grande en comparaison avec la dimension úO47608 géométrique dudit troisième transistor MOS pour permettre à celui-ci d'Itre commande dans région de sous- seuil; ladite électrode de commande étant connectée à l'électrode de commande du transistor MOS dudit moyen d'alimentation en courant. L'ajustage du courant de drain du transistor MOS du moyen d'alimentation en courant est défini seulement par la valeur de courant de drain du premier transistor MOS du moyen d'ajustage de courant et par le rapport entre les dimensions géométriques des transistors MOS mentionnes précédemment. Ainsi, le courant du moyen d'alimentation en courant a une valeur indépendante du processus et du changement de température. Le moyen de détection de température a différentes valeurs de courant d'alimentation du fait que chaque transistor MOS constituant le dispositif d'alimentation en courant présente une dimension géométrique différente. Par suite, les différents signaux électriques en sortie correspondant à toute température environnante donnée, peuvent Etre obtenus par le moyen de résistance au silicium polycristallin qui a une valeur de résistance. En variante de ce qui précède, les différents signaux électriques en sortie correspondant à toute température environnante donnée peuvent être obtenus en rendant la valeur de résistance de chaque résistance au silicium polycristallin différente dans le cas de courant d'alimentation équivalent. En outre, la présente invention peut Etre modifiée comme suit. 0O La première modification de la présente invention comprend au moins une combinaison d'un transistor MOS et d'un moyen de commutation qui sont connectes entre eux en série entre la seconde ligne d'alimentation et le point de connexion commun, afin de faire varier la valeur de constante de gain mentionnes précédemment en conformité avec la température; dans laquelle ledit transistor MOS et le moyen de commutation sont constitues de transistors du second type de conduction. Par suite, si la température est abaissée, le moyen de commutation sera mis en service à une température spécifiques et la valeur de constante de gain du transistor MOS du second type de conduction sera augmentée. Si, par exemple, le second type de conduction est de canal n, la constante de gain Rn sera augmentée et le rapport entre les constantes de gain, Rn/Cp, sera également augmenté. La tension de seuil logique devient basse à mesure que le rapport entre les constantes de gain augmente. Ainsi, la compensation en température est réalisée. Une autre modification de la présente invention comprend au moins une combinaison d'un transistor MOS et d'un moyen de commutation connectes entre eux en série entre la première ligne d'alimentation et le point de connexion commun pour faire varier la valeur de constante de gain mentionné précédemment en conformité avec la température, et au moins une combinaison d'un transistor MOS et d'un moyen de commutation similaires connectés entre eux en série entre la seconde ligne d'alimentation et le m#me point de connexion commun. Ici, la compensation en température de la tension de seuil logique est réalisée en mettant en service le premier moyen de commutations lorsque la température s'eélève, afin de diminuer le rapport entre les constantes de gain de transistor, et en mettant en service le dernier moyen de commutation, lorsque la température tombe. pour augmenter le rapport des constantes de gain de transistor. L'inventions en meme temps que ses buts et les avantages de celle-ci, peut ?tre mieux comprise par référence à la description détaillée prise en liaison avec les dessins annexes dans lesquels: La fig. 1 illustre un circuit séparateur d'entrée CMOS classique. La fig. 2 est un graphique représentant la relation entre les caractéristiques de tension de seuil logique et les modifications de température pour un séparateur d'entréee CMOS classique. La fig. 3 illustre un mode de réalisation du circuit séparateur d'entrée CMOS en conformité avec la présente invention. La fig. 4 est une illustration en forme de schéma d'un exemple du moyen de détection de température du circuit séparateur d'entrée CMOS représenté à la fig. 3. La fig. 5 est une illustration graphique des caractéristiques de tension de seuil logique par rapport aux modifications de température pour le circuit séparateur d'entrée CMOS représenté à la fig. 3. La fig. 6 illustre un autre mode de réalisation du circuit séparateur d'entrée CMOS en conformité avec la présente invention. La fig. 7 illustre encore un autre mode de réalisation du circuit séparateur d'entrée CMOS en conformitée avec la préesente invention. A la fig. 1, un premier transistor MOS Ml d'un premier type de conduction (ici canal p) et un second transistor MOS M2 d'un second type de conduction (ici canal n) sont connectes entre eux en série entre la première ligne d'alimentation 1, par exemple la ligne d'alimentation en tension Vcc, et la seconde ligne d'alimentation 2, par exemple la ligne d'alimentation en tension VSS. La tension en entrée du niveau de tension TTL est applique à leurs électrodes de grille, et la tension en sortie du niveau de tension CMOS correspondant à ladite tension en entrée est envoyée à leur point de connexion commun de drain. Ici, la tension de seuil logique Vinv est: Bn Vn + VtpD + Vtn ( V inv (V in= V out)= Bn 1 + J(---) Bp o Vnn = Vcc + Vss: tension d'alimentation, Vtp = tension de seuil pour élément MOS à canal p, Vtn = tension de seuil pour élément MOS a canal n, Op = constante de gain pour élément MOS à canal p, an = constante de gain pour élément MOS & canal n. Le rapport de constantes de gain mentionne précédemment, nr=Rn/ap, est indépendant de la température, mais est fonction de la dimension de l'élément. Ainsi, la valeur de tension de seuil logique en conformité avec la modification de température est fonction des tensions de seuil des éléments, Vtp et Vtn, et est abaissée si la température est élevée, et inversement. Par suite, les caractéristiques d'entrée basse évoluent mal à haute température et les caractéristiques d'entrée haute évoluent mal à basse température. La fig. 3 est un schéma de circuit d'un mode de réalisation préféré de la présente invention. La fig. 3 est la même que la fig. 1, excepte en ce qui concerne la connexion en série du troisième transistor MOS à canal p M3 avec le quatrième transistor MOS à canal p M4 et la connexion en série du cinquième transistor MOS à canal p M5 avec le sixième transistor MOS à canal p 6 M6 entre la ligne d'alimentation Vcc 1 et le point de connexion commun 3, et la connexion des grilles desdits quatrième et sixième transistors MOS M4, M6 aux bornes de sortie TI, T2 du moyen de détection de température. Par suite, dans ce mode de réalisation, la compensation en température de la tension de seuil logique est réalisée en faisant varier la constante de gain globale Op du dispositif à canal p du fait que les quatrième et sixième transistors MOS M4, M6 sont commutes en conformité avec la combinaison des conditions de sortie pour les bornes de sortie Tl et T2 du moyen de détection de température 10. La fig. 4 est un schéma de circuit pour ledit moyen de détection de température. A la fig. 4, les premier et second moyens d'alimentation en courant 11, 13 sont constitues de transistors MOS à canal p Mll, M12 qui sont commandes dans la région de sous-seuil. Pour le transistor MOS à canal p Mll, la source est connectée à la première ligne d'alimentation 1, le drain au troisième noeud N3, et la grille au moyen d'ajustage de courant 15. La première borne du moyen de résistance au silicium polycristallin 12 est connectée au troisième noeud N3, et l'autre borne est connectée à la seconde ligne d'alimentation; En ce qui concerne le transistor MOS à canal p, M12, la source est connectée à la première ligne d'alimentation 1, le drain au quatrième noeud N4, et la grille au moyen d'ajustage de courant 15. La première borne du moyen de résistance au silicium polycristallin 14 est connectée au quatrième noeud N4, et l'autre borne est connectée à la seconde ligne d'alimentation 2. Le moyen d' ajustage de courant mentionné ci- dessus 15 est constitue de quatre transistors MOS. En ce qui concerne le premier transistor MOS à canal p M7, la source est connectée à la première ligne d'alimentation 1, la grille à la seconde ligne d'alimentation 2, le drain au premier noeud Ni, et le courant de drain IDI est applique audit premier noeud Ni. En ce qui concerne le second transistor MOS à canal n, N8, le drain et la grille sous tous deux connectes audit premier noeud Ni, et la source est connectée à la seconde ligne d'alimentation 2. Ici, afin de commander le second transistor MOS M8 dans la région de sous-seuil, le rapport entre les dimensions géométriques du premier et du second transistors MOS est fait de façon que W7 " W8 (L7=L8). Afin que le troisième transistor MOS à canal n M9 ait la même tension de polarisation de grille que celle du second transistor MOS MB, sa grille est connectée au premier noeud Ni, sa source est connectée à la seconde ligne d'alimentation 2, et son drain est connecté au second noeud N2. Par suite, le troisième transistor MOS M9 sera commandé dans la région de sous-seuil, sans tenir compte de sa largeur de canal. Le courant du drain ID3 du troisième transistor MOS M9 est - W9 ID3 = ID1 ---- (pour W9 " W8, L9 = L8) WB En ce qui concerne le quatrième transistor MOS à canal p M10, la grille et le drain sont tous deux connectes audit second noeud N2, et la source est connectée à la première ligne d'alimentation 1. Ici, afin de commander le quatrième transistor MOS M10 dans la région de sous-seuil, le rapport entre les dimensions géométriques du troisième et du quatrième transistors MOS M9, M10 sont constitues de façon que W9 " W10 (L9 = L10). Les grilles du cinquième et du sixième transistors MOS à canal p MIlI, M12 constituant ledit moyen d'alimentation en courant, sont connectées au second noeud N2. Par suite, les cinquième et sixième transistors MOS à canal p Mlil, M12 auront la même tension de grille que celle du quatrième transistor MOS MO10 et seront commandés dans la région de sous-seuil. Ici, le rapport des dimensions géométriques entre les quatrième et cinquième transistors MOS M10, Mll est rendu de façon que W10 >> W11 (L10 = L11). Ainsi, le courant de drain ID5 du cinquième transistor MOS deviendra: W9 Wll ID5 = ID1 ---- ----- W8 WlO1 o ID1: le courant de drain du premier transistor MOS W8 Wll: la largeur de canal de chaque transistor MOS. En outre, le rapport entre les dimensions géométriques du quatrième et du sixième transistors MOS M10, M12 est rendu de façon que W10 >> W12 (L0 = L12). Ainsi, le courant de drain ID6 du sixième transistor MOS deviendra: W9 W12 1D6 = ID1 ---- ----- WB W1o De plus, le troisième noeud N3, qui est point de connexion pour le cinquième transistor MOS Mll et le premier moyen de réesistance au silicium polycristallin 12, et le quatrième noeud N4 qui est le point de connexion pour le sisième transistor MOS M12 et le second moyen de résistance au silicium polycristallin 14, sont connectés aux bornes de sortie T1, T2 via le moyen de conversion numérique 16,.17, respectivement. Ici, le moyen de conversion numérique 16, 17 est constitue des, par exemples inverseurs en cascade à deux étages IN1, IN2, et IN3 et IN4 du cinquième et du sixième transistors MOS Mll, M12 sont détermines par l'inégalité suivante, à savoir: ID5 VN3(T) Par exemple,-iii la tension de noeud est établie pour atteindre la tension de basculement du premier moyen inverseur IN1 à 293 K (20 C), et si la tension de noeud VN9 est établie pour attendre la tension de basculement du troisième dispositif inverseur IN3 à 323 K (50-C), les conditions de sortie à leur borne de sortie respective 11, 12 sont modifiées comme représenté au . (.TAbIel: I I K - - - - -- - - - -T - - -T I\ Tep4rnture'(:[) I I I I I _ I 263-293 1 293-323 1 323-'-355 I I Borne de. sortie\I I i I --- -T - - ---- - - - - - - I T 1 T U&UT I " -: I li s 1 à---------------T----- I T2 I RBUt I ut I liS I L -.-.. -. ----. ...J Le changement dans le rapport entre les constantes de gain, Pr, vs, la modification de température dans le circuit de la fig. 3, est présente sous la forme d'une liste au . ( Tbleau 2) - - - - r I\ TempiratureL 1[) I I 2 -I 263- 293293- 3231 323- 355 I \l I I I I M4 I BLOOUE I CONDUCTEURI CONDUCTEUR I - -----àà - - - - - - - - - -- -- - -- - F. + ____+ ____+______ I Hm I BLOOUE I BLODUE I CONDUCTEUR I I BD I 4 I I B8 1+ j 31 Je 1+4 3+b 5 1 F -àà -__+ - - -_+ - + - - - - --- I 8n I I I I I j r = I Grand I' byen. tt i B I I I I L àà- - - - - - - - - --.àààà-j-- Comme il est indiqué par la ligne en pointillé de la fig. 5, la valeur de seuil logique est abaissée & mesure que le température est élevée, mais le rapport entre les constantes de gain des transistors devient: Bn Or (au-dessus de 323-K) = ------ a1 + n3 + n5 et est diminué. Ainsi, la tension de seuil logique est compensée comme indiqué sur la ligne pleine de la fig. 5. Ainsi, une détérioration dans les caractéristiques de niveau d'entrée bas en conformité avec l'augmentation de la température est empochée. De la même manière, si la temperature est abaissée, la valeur de seuil logique est augmentée comme indiqué sur la ligne en pointillé de la fig. 5, mais le rapport entre les constantes de gain des transistors est accrue jusqu'à: fn Or et la tension de seuil logique sera compensée comme indiquée sur la ligne pleine de la fig. 5. Ainsi, une déterioration dans les caracteristiques de niveau d'entree haut en conformité avec la diminution de température sera empchée. La fig. 6 représente un exemple modifié de la présente invention. A la fig. 6, le troisième transistor MOS à canal n M13 et le quatrième transistor MOS & canal n M14 tous deux connectés en série et les cinquième et sixième transistors MOS à canal n MS15, M16 connectés en série sont connectés entre la ligne d'alimentation Vss et le point de connexion commun 3 comme représenté à la fig. 1. Les grilles des troisième et cinquième transistors MOS M13, M15 sont connectés aux bornes de sortie T1, T2 du moyen de détection de temperature 10 comme représenté à la fig. 4, respectivement. La modification dans le rapport des constantes de gain Br par rapport au changement de température dans le circuit de la fig. 6 est représenté au . s- - - - - - - - - T - - - - - - T- - _ à I \.Tpe:prture (I) J I I I I ' à -.. I 263-293 I 293-3231 323-3551 I \%1 I I. I MH 3 I CONDUCTEUR I BLOOUE I BLODUE I - - + + - ---. MM15 I CONDUCTEUR I CONDUCTEURI ILOOUE I - - - - - - - - - + + i E1 n I R 2+13 14+B1 16 I R 2+ 16 1 Bi 2 ±--------------------------- I'B n I I I I r =- grand I moyen I Pett |Ifi I I I I -- --- -- t- - - - - - - -- Par suite, le rapport entre les constantes de gain des transistors deviendra fr (au-dessous de 323 K) = 02/p, à mesure que le température est augmentée, et deviendra Br (au-dessous de 293 K) = (R2 + R14 + R16) /np, à mesure que la température est abaissée. Ainsi, les caractéristiques de température de la tension de seuil logique de la fig. 5 peuvent Ptre obtenues. La fig. 7 représente un autre exemple modifié de la présente invention. La fig. 7 est la m8me que la fig. 1, excepté que les troisième et quatrième transistors MOS connectés en série M17, M18 sont connectés entre la ligne d'alimentation Vcc et le point de connexion commun 3, et que les cinquième et sixième transistors MOS & canal n M19, M20 connectés en série sont connectés entre la ligne d'alimentation Vss 2 et le point de connexion commun 3. Les grilles desdits quatrième et cinquième transistors à canal p et à canal n MI8, M19 sont respectivement connectés aux bornes de sortie T2, T1 du moyen de détection de température 10 comme représenté à la fig. 4. Le changement dans le rapport de constantes de gain gr par rapport au changement de température dans le circuit de la fig. 7 est représenté au . (Tableau) - --T-- - - - - - - - - - - - T - - - - -- n I \ Teepérature.( 1)! I I ' ---. I 263- 293 I 293- 3231 323- 355 1 I \% I I. NI 18 I BLOOUE ILOQUE I CONDUCTEUR F_____ + ______+ _ __ +__I__ I M1S I CONDUCTEURI BLOgUEI BLOQUE F _à _ + -+_ + à 2I B I B i I B I 1 B 1 + Bi 17 --- --- ---- -- -- -------àà à--- F + ______+ ____+______ I B n I Bi 2+B 20 I B 2 1 i 2 --- -- -- - -- -- -- ------I àà à--1 F + ______+ ____+ _q I n I I In I a r - I grand I Kopn I Petit I BDP I I L - - - - - -àà_- - - _ 1 - - - - - 1j Par suite, le rapport Br des constantes de gain des transistors diminuera jusqu'à Br (au-dessus de 323 K) B2 -= - à mesure que la température est augmentée et R1 + R17 augmentera jusqu'& Ur (au-dessous de 293 K) n2 + B14 + 116 =-------------à mesure que la température est B11 diminuée. Ainsi, les caractéristiques de température de la tension de seuil logique telle que représentées à la fig. 5 peuvent Etre obtenues. Comme examine précédemment, dans la présente invention, en augmentant le rapport entre les dimensions d'éléments, à savoir le rapport des constantes de gain des transistors dans la région de température basse pour supprimer l'augmentation du niveau de tension de seuil logique et en diminuant le rapport entre les constantes de gain des transistors dans larégion de température élevée pour supprimer la diminution du niveau de tension de seuil logique, les caractéristiques de niveau d'entrée du circuit séparateur d'entrée CMOS par rapport au changement de température peuvent Vtre stabilisées. Jusqu'ici, bien que la présente invention a été décrite par des exemples comportant deux points de compensation en température, d'autres exemples comportant plus que deux points de compensation en température seront facilement mis en pratiques à l'intérieur du cadre de la présente invention comme défini par les revendications annexées, par toute personne ayant une compétence ordinaire dans la technique à laquelle appartient la présente invention. REVENDICATIONS: 1. Circuit séparateur d'entrée CMOS caractérisé en ce qu'il comprend: un premier transistor MOS d'un premier type de conduction et un second transistor MOS d'un second type de conduction qui sont connectés entre eux en série entre une première ligne d'alimentation (1) et une seconde ligne d'alimentation (2), et aux électrodes de commande desquels est appliqué en parallèle une tension d'entrée de niveau de tension TTL, et au point de connexion commun (3) des drains desquels est fournie une tension de sortie de niveau de tension CMOS en correspondance avec ladite tension d'entrée; au moins une combinaison d'un transistor MOS d'un premier type de conduction et d'un moyen de commutation qui sont connectés entre eux en série entre ladite première ligne d'alimentation (1) et ledit point de connexion commun (3), l'électrode de commande du transistor MOS étant couplée à ladite tension d'entrée, et ledit moyen de commutation étant mis en service au- dessus d'une certaine température prédéterminée et mis hors service endessous de celle-ci; un moyen de détection de température (10) comportant au moins une des bornes de sortie (T2! Tl) qui sont connectées à la borne d'entrée de signal de commande de chacun desdits moyen de commutation afin de commander ceux-ci en conformité avec les modifications de température; grace à quoi la valeur de constantes de gain globale C: du transistor pour chacun desdits transistors d'un premier type de conduction est diminuée à basse température et estaugmentée & haute température, et ainsi les variations dans la tension de seuil logique sont stabilisées en conformité avec la température. 2. Circuit séparateur d'entrée CMOS selon la revendication 1, caractérise en ce que chacun desdits transistors d'un premier type de conduction et un transistor MOS à canal p et en ce que ledit transistor du second type de conduction est un transistor MOS & canal n et en ce que ledit moyen de commutation est un transistor MOS a canal p. 3. Circuit séparateur d'entrée CMOS selon la revendication 2, caractérisé en ce que ledit moyen de détection de température (10) comprend un ensemble de moyens de détection de température constitué d'un moyen d'alimentation en courant (11, 13) et d'un moyen de résistance au silicium polycristallin (12, 14) connectés entre eux en série entre la première ligne d'alimentation (1) et la seconde ligne d'alimentation (2), chacun desdits moyens de détection de température (10) sortant différents signaux électriques en sortie en réponse à la température ambiante du moyen de résistance au silicium polycristallin (12, 14). 4. Circuit séparateur d'entrée CMOS selon la revendication 3, caractérisé en ce que ledit moyen de détection de température (10) comprend en outre un moyen de conversion numérique (16, 17) qui convertit le signal électrique en sortie dudit moyen de détection de température (10) sous forme numérique. 5. Circuit séparateur d'entrée CMOS selon la revendication 4, caractérisé en ce que ledit moyen de conversion numérique (16, 17) comprend des inverseurs en cascade à deux étages, la borne d'entrée dudit premier étage inverseur étant connecté au point de connexion commun du moyen d'alimentation en courant et du moyen de résistance au silicium polycristallin, et la borne de sortie du second inverseur étant connectée à la borne d'entrée du signal de commande dudit moyen de commutation. 6. Circuit séparateur d'entrée CMOS selon l'une quelconque des revendications 3 à 5, caractérise en ce que ledit moyen de résistance au silicium polycristallin (12, 14) n'est pas dopé ou est légèrement dope avec une impureté. 7. Circuit séparateur d'entrée CMOS selon la revendication 6, caractérisé en ce que ledit moyen d'alimentation en courant (11, 13) comprend des transistors qui sont commandes dans les régions de sous- seuil. 8. Circuit séparateur d'entrée CMOS selon la revendication 7, caractérise en ce que ledit moyen de détection de température (10) comprend en outre un moyen d'ajustage de courant pour ajuster le courant de drain du transistor MOS dudit moyen d'alimentation en courant. 9. Circuit séparateur d'entrée CMOS selon la revendication 8, caractérise en ce que ledit moyen d'établissement de courant comprend: un premier transistor MOS d'un premier type de conduction qui comporte une première électrode de commande connectée à la première ligne d'alimentation (1), une électrode de commande connectée à la seconde ligne d'alimentation (2), et une second électrode de commande connectée à un premier noeud. un second transistor MOS d'un second type de conduction qui comporte une première électrode de courant et une électrode de commande connectées audit premier noeud, et une seconde électrode de courant connectée à la seconde ligne d'alimentation (2), et qui a une dimension géométrique suffisamment grande en comparaison avec la dimension géométrique du premier transistor MOS afin de permettre à celui-ci d'être commande dans la région de sous-seuil; un troisième transistor MOS d'un second type de conduction qui comporte une électrode de commande connectée à l'électrode de commande dudit second transistor MOS, une première électrode de courant connectée à ladite seconde ligne d'alimentation (2) et une seconde électrode de courant connectée à un second noeud, et qui a une dimension géométrique suffisamment petite en comparaison avec la dimension géométrique dudit second transistor MOS, et un quatrième transistor MOS d'un premier type de conduction qui a une première électrode de courant connectée à la première ligne d'alimentation (1), et une électrode de commande et une seconde électrode de courant connectées ensemble audit second noeud, et qui a une dimension géométrique suffisamment grande en comparaison avec la dimension géométrique dudit troisième transistor MOS afin de permettre à celui-ci d'#tre commandé dans la région de sous-seuil, ladite électrode de commande étant connectée à l'électrode de commande du transistor MOS dudit moyen d'alimentation en courant (11). 10. Circuit séparateur d'entrée CMOS selon la revendication 9, caractérisé en ce que chacun des transistors MOS dudit moyen d'alimentation en courant (11, 13) pour ledit moyen de détection de température (10) est constitué de façon à avoir une dimension géométrique différente afin que chacun desdits moyens de détection de température (10) produisent différents signaux électriques en réponse à la température environnante du moyen de résistance au silicium polycristallin (12, 14). 11. Circuit séparateur d'entrée CMOS selon la revendication 10, caractérisé en ce que chacun des moyens de résistance au silicium polycristallin (12, 14) dudit moyen de détection de température (10) est constitué de façon à avoir des valeurs différentes de résistance afin que chacun desdits moyens de détection de température J (10) produisent différents signaux électriques en réponse à la température environnante du moyen de résistance au silicium polycristallin (12, 14). 12. Circuit séparateur d'entrée CMOS caractérisé en ce qu'il comprend: un premier transistor MOS d'un premier type de conduction et un second transistor MOS d'un second type de conduction qui sont connectés entre eux en série entre une première ligne d'alimentation (1) et une seconde ligne d'alimentation (2), et aux électrodes de commande c desquels est appliqué en parallèle une tension d'entrée de niveau de tension TTL, et au point de connexion commun (3) des drains desquels est fournie une tension de sortie de niveau de tension CMOS en correspondance avec ladite tension d'entrée; au moins une combinaison d'un transistor MOS d'un second type de conduction et d'un moyen de commutation qui sont connectés entre eux en série entre ladite seconde ligne d'alimentation (2) et ledit point de connexion commun (3), l'électrode de commande du transistor MOS étant couplée à ladite tension d'entrée, et ledit moyen de commutation étant mis hors service au- dessus d'une certaine température prédéterminée et mis en service endessous de celle-ci; un moyen de détection de température (10) comportant au moins une des bornes de sortie (T2, T1) qui sont connectées aux bornes d'entrée du signal de commande d'au moins un desdits moyen de commutation pour commander ceux-ci. en conformité avec les modifications de température; grâce à quoi la valeur de constantes de gain globale du transistor pour chacun desdits transistors du second type de conduction est diminuée à température élevée et est augmentée à basse température, et ainsi la variation de la tension de seuil logique est stabilisée en 5 conformité avec la température. 13. Circuit séparateur d'entrée CMOS selon la revendication 12, caractérise en ce que ledit transistor du premier type de conduction est un transistor MOS à canal p, et en ce que chacun des transistors du second type de conduction est un transistor MOS à canal n et en ce que ledit moyen de commutation est un transistor MOS & canal n. 14. Circuit séparateur d'entrée CMOS selon la revendication 13, caractérise en ce que ledit moyen de détection de température (10) comprend un ensemble de moyens de détection de température comportant un moyen d'alimentation en courant (11, 13) et un moyen de résistance au silicium polycristallin connectés entre eux entre la première ligne d'alimentation (1) et la seconde ligne d'alimentation (2), ledit moyen de détection de température (10) produisant différents signaux électriques en réponse à la température ambiante du moyen de résistance au silicium polycristallin (12, 14). 15. Circuit séparateur d'entrée CMOS selon la revendication 14, caractérisé en ce que ledit moyen de détection de température (10) comprend en outre un moyen de conversion numérique (17) qui convertit le signal électrique de sortie du moyen de détection de température (10) sous forme numérique. 16. Circuit séparateur d'entrée CMOS selon la revendication 15, caractérise en ce que ledit dispositif de conversion numérique (17) comprend des inverseurs en cascade à deux étages, la borne d'entrée du premier étage inverseur étant connectée au point de connexion commun 0 pour ledit moyen d'alimentation en courant (11, 13) et le moyen de résistance au silicium polycristallin (12, 14), et la borne de sortie du second inverseur étant connectée à la borne d'entrée du signal de commande dudit moyen de commutation. 17. Circuit séparateur d'entrée CMOS selon l'une quelconque des revendications 14 à 16, caractérise en ce que ledit moyen de résistance au silicium polycristallin (12, 14) n'est pas dope ou est légèrement dope avec une impureté. 18. Circuit séparateur d'entrée CMOS selon la revendication 17, caractérisé en ce que chacun des moyens d'alimentation en courant (11, 13) est constitué d'un transistor MOS qui est commande dans la région de sous- seuil. 19. Circuit séparateur d'entrée CMOS selon la revendication 18, caractérise en ce que ledit moyen de détection de température (10) comprend en outre un moyen d'ajustage de courant servant à ajuster le courant de drain du transistor MOS dudit moyen d'alimentation en courant (11e 13). 20. Circuit séparateur d'entrée CMOS selon la revendication 19, caractérisé en ce que ledit moyen d'ajustage de courant comprend: un premier transistor MOS d'un premier type de 2C0 conduction qui comporte une première électrode de commande connectée à la première ligne d'alimentation courant (11, 13). 21. Circuit séparateur d'entrée CMOS selon la revendication 20, caractérisé en ce que chaque transistor MOS dudit moyen d'alimentation en courant (11, 13) pour ledit moyen de détection de courant (10) est constitué de façon à avoir une dimension géométrique différente afin que ledit moyen de détection de température (10) produise différents signaux électriques en réponse à la température environnante du moyen de résistance au silicium polycristallin (12, 14). 22. Circuit séparateur d'entrée CMOS selon la revendication 21, caractérisé en ce que chaque moyen de résistance au silicium polycristallin (12, 14) dudit moyen de détection de température (10) est constitué de différentes valeurs de résistance afin que ledit moyen de détection de température (10) produise différents signaux électriques en réponse à la température environnante du moyen de résistance au silicium polycristallin (12, 14). 23. Circuit séparateur d'entrée CMOS caractérisé en ce qu'il comprend: un premier transistor MOS d'un premier type de conduction et un second transistor MOS d'un second type de conduction qui sont connectés entre eux en série entre une première ligne d'alimentation (1) et une seconde ligne d'alimentation (2), et aux électrodes de commande desquels est appliquée en parallèle une tension d'entrée de niveau de tension TTL, et au point de connexion commun (3) des drains desquels est fournie une tension en sortie du niveau de tension CMOS en correspondance avec ladite tension d'entrée; au moins une combinaison d'un transistor MOS d'un premier type de conduction et d'un premier moyen de commutation connectes entre eux en série entre ladite première ligne d'alimentation (1) et le point de connexion commun (3), l'électrode de commande dudit transistor MOS étant connectée à la tension d'entrée, et ledit moyen de commutation étant mis en service au-dessus d'une certaine température et mis hors service en-dessous de celle-ci; au moins une combinaison d'un transistor MOS d'un second type de conduction et d'un second moyen de commutation connectes entre eux en série entre la seconde ligne d'alimentation et ledit point de connexion commun (3), l'électrode de commande dudit transistor MOS étant connectée à la tension d'entrée, et ledit second moyen de commutation étant mis hors service au-dessus d'une certaine température et mis en service en-dessous de Ocelle-ci; un moyen de détection de température (10) qui comporte un ensemble de bornes de sortie connectées à chaque borne d'entrée de signal de commande dudit au moins un premier moyen de commutation et du second moyen -5 de commutation; grâce à quoi la valeur globale de constantes de gain pour lesdits transistors du premier type de conduction augmente à température élevée et dans lequel la valeur globale de constantes de gain pour lesdits transistors du second type de conduction diminue à basse température de façon que la variation dans les tensions de seuil logique puisse ttre stabilisée. 24. Circuit séparateur d'entrée CMOS selon la revendication 23, caractérise en ce que ledit premier moyen de commutation est un transistor MOS du premier type de conduction et en ce que ledit second moyen de commutation est un transistor MOS du second type de conduction, et en ce que lesdits transistors du premier type de conduction sont des transistors MOS à canal p et en ce que lesdits transistors du second type de conduction sont des transistors MOS à canal n. 25. Circuit séparateur d'entrée CMOS selon la revendication 24, caractérise en ce que ledit moyen de détection de température (10) comprend un ensemble de moyens de détection de température qui comporte un moyen d'alimentation en courant (11, 13) et un moyen de résistance au silicium polycristallin (12, 14) étant connectés en série entre la première ligne d'alimentation (1) et la seconde ligne d'alimentation (2), chacun desdits moyens de détection de température produisant différent signaux électriques en sortie en réponse à la température environnante du moyen de résistance au silicium polycristallin (12, 14). 26. Circuit séparateur d'entrée CMOS selon la 0 revendication 25, caractérisé en ce que ledit moyen de détection de température (10) comprend en outre un ensemble de moyens de conversion numérique (17) qui convertit le signal électrique en sortie dudit moyen de detection de température (10) sous forme numérique. Y 27. Circuit séparateur d'entrée CMOS selon la revendication 25, caractérise en ce que chacun desdits moyens de conversion numérique (17) comprend un inverseur en cascade à deux étages, la borne d'entrée du premier étage inverseur étant connectée au point de connexion S commun pour ledit moyen d'alimentation en courant moyen de commutation. 28. Circuit séparateur d'entrée CMOS selon l'une quelconque des revendications 25 à 27, caractérise en ce que ledit moyen de résistance au silicium polycristallin (12, 14) n'est pas dope ou est légèrement dope avec une impureté. 29. Circuit séparateur d'entrée CMOS selon la revendication 28, caractérise en ce que chacun desdits moyens d'alimentation en courant (11, 13) comprend un transistor MOS qui est commandé dans la région de sous- seuil. 30. Circuit séparateur d'entrée CMOS selon la revendication 29, caractérisé en ce que ledit moyen de détection de température (10) comprend en outre un moyen d'ajustage de courant pour ajuster le courant de drain du transistor MOS dudit moyen d'alimentation en courant (11, 13). 31. Circuit séparateur d'entrée CMOS selon la revendication 29, caractérisé en ce que ledit moyen d'ajustement de courant comprend: un premier transistor MOS d'un premier type de Ai conduction qui comporte une électrode de commande connectée à la première ligne d'alimentation (1) et une seconde électrode de courant connectée à un premier noeud; un second transistor MOS d'un second type de Iconduction qui comporte une première électrode de courant connectée au premier noeud, et une seconde électrode de courant connectée & la seconde ligne d'alimentation (2), et qui a une dimension géométrique suffisamment grande en comparaison avec la dimension géométrique du premier transistor MOS pour permettre à celui- ci d'#tre commande dans la région de sous-seuil; un troisième transistor MOS d'un second type de conduction qui a une électrode de commande connectée à l'électrode de commande dudit transistor MOS, une première électrode de courant connectée à la seconde ligne d'alimentation et une seconde électrode de courant connectée à un second noeud, et qui a une dimension géométrique suffisamment petite en comparaison avec la dimension géométrique dudit second transistor MOS, et un quatrième transistor MOS d'un premier type de conduction qui comporte une première électrode de courant connectée à la première ligne d'alimentation (1), et une électrode de commande et une seconde électrode de courant connectées audit second noeud, et qui a une dimension géométrique suffisamment grande en comparaison avec la dimension géométrique du troisième transistor MOS afin de permettre à celui-ci d'#tre commande dans la région de sous-seuil, ladite électrode de commande étant connectée à l'électrode de commande du transistor MOS dudit moyen d'alimentation en courant (11, 13). 32. Circuit séparateur d'entrée CMOS selon la revendication 31, caractérisé en ce que chaque transistor MOS du moyen d'alimentation en courant (11, 13) pour ledit moyen de détection de température (10) a une dimension geométrique différente afin que ledit moyen de détection de température (10) puisse produire différents signaux électriques de sortie en réponse aux températures environnantes des moyens de résistance au silicium polycristallin (12, 14). 33. Circuit séparateur d'entrée CMOS selon la 3o revendication 31, caractérisé en ce que chaque moyen de résistance au silicium polycristallin (12, 14) a une valeur de résistance différente afin que ledit moyen de détection de température (10) puisse produire différents signaux électriques en sortie en réponse aux températures environnantes des moyens de résistance au silicium polycristallin (12, 14).