Brevet FR2646973A1 — publié le 19901116

L'invention concerne des amplificateurs a gain unité du type communément appelé suiveurs en losange, et elle a trait plus particulièrement à des perfectionnements qui offrent en combinaison une meilleure tension de décalage d'entrée, une vitesse plus élevée de variation de la tension de sortie et une bande passante plus élevée. Le brevet des Etats-Unis d'Amérique N' 4 639 685 décrit des perfectionnements apportés à un circuit suiveur classique en losange pour résoudre le problème du décalage d'entrée du circuit suiveur en losange de base, qui est montré à la figure 1 du brevet précité. La figure 1 des dessins annexés et décrits ci- après de la présente demande représente le circuit de la figure 4 du brevet N 4 639 685 précité. La part prise par le brevet précité dans le développement de ce circuit est la reconnaissance que la tension de décalage d'entrée VENTREE-VSORTIE peut être rendue égale à zéro en appliquant deux décalages de niveau vers le haut égaux aux tensions VBE d'un transistor PNP monté en diode et d'un transistor NPN monté en diode. Un problème majeur avec le circuit à compensa- tion de décalage d'entrée représenté sur la figure 1 est que sa vitesse de variation de la tension de sortie est très faible car, lorsque le transistor d'entrée 3 est bloqué par une transition en montée rapide de VENTREE, la source 24A de courant constant doit charger des capacités parasites importantes Cl et C3, engendrant un retard considérable dans la réponse de VSORTIE. Similairement, si le transistor d'entrée 4 est bloqué par une transition en chute rapide de VENTREE, la source 31A de courant constant doit décharger des capacités parasites importantes C2 et C4, ce qui a pour résultat un retard considérable de la transition correspondante descendante, de sens négatif, de VSORTIE. Les flancs inclinés avant et arrière de la courbe 36A de la tension VSORTIE de la figure 1 indiquent une mauvaise vitesse de variation de la tension de sortie que le circuit aurait en réponse à une impulsion VENTREE 35 appliquée au conducteur d'entrée 2 (contrairement aux pentes raides des flancs avant et arrière de la forme d'onde 36 de la figure 2, qui indiquent une vitesse de variation élevée de la tension de sortie et une bande passante élevée obtenues par le perfectionnement de la présente invention). En conséquence, un objet de l'invention est de proposer un amplificateur à gain unité du type suiveur en losange, perfectionné, qui possède une vitesse de variation élevée de la tension de sortie et une bande passante large. Un autre objet de l'invention est de proposer un circuit amplificateur à gain unité perfectionné qui est compensé pour le décalage d'entrée et qui possède une vitesse de variation élevée de la tension de sortie et une bande passante large. Brièvement décrite et dans l'une de ses formes de réalisation, l'invention fournit un amplificateur-tampon à gain unité du type suiveur en losange, qui est compensé pour le décalage d'entrée et qui établit une vitesse de variation élevée de la tension de sortie en utilisant des premier et second circuits miroirs de courant recevant, en tant qu'entrée de courant de commande, le courant de collecteur de l'un des transistors d'entrée et fournissant un courant commandé à utiliser pour charger des capacités parasites et les circuits de signaux menant aux transistors de sortie du circuit suiveur en losange. Dans les formes de réalisation décrites, l'amplificateur à gain unité comprend un amplificateur à gain unité ayant un transistor PNP d'entrée, un transistor NPN d'entrée, un transistor PNP de sortie et un transistor NPN de sortie, ayant chacun un émetteur, une base et un collecteur. Les bases du transis- tor PNP d'entrée et du transistor NPN d'entrée reçoivent un signal d'entrée. Le transistor NPN de sortie et le transistor PNP de sortie sont couplés à un conducteur de sortie pour produire un signal de sortie. Dans une forme de réalisation qui élimine essentiellement la tension de décalage d'entrée, un premier transistor PNP et un premier transistor NPN sont couplés entre le transistor PNP d'entrée et le transistor NPN de sortie pour produire une chute de tension PNP VBE et une montée de tension NPN VBE afin de compenser une montée de tension PNP VBE du transistor PNP d'entrée et une chute de tension NPN VBE du transistor NPN de sortie, respectivement. Un second transistor PNP et un second transistor NPN sont couplés entre le transistor NPN d'entrée et le transistor PNP de sortie pour produire une chute de tension PNP VBE et une montée de tension NPN VBE afin de compenser une montée de tension PNP VBEdu transistor PNP de sortie et une chute de tension NPN VBE du transistor NPN d'entrée, respectivement. Dans chacune des formes de réalisation, un premier circuit miroir de courant comprend un premier transistor de sortie de courant et un transistor de commande couplés au collecteur du transistor NPN d'entrée afin de fournir un courant accru à la capacité parasite de charge d'un premier trajet de signaI comprenant des jonctions émetteur-base du transistor PNP d'entrée et du transistor NPN de sortie en réponse à une transition évoluant dans le sens positif du signal d'entrée. Dans les formes de réalisation compensées pour le décalage d'entrée, le premier trajet de signal comprend aussi le premier transistor NPN et le premier transistor PNP. Un second circuit miroir de courant comprend un second transistor de sortie de courant et un second transistor de commande couplés au collecteur du transistor PNP d'entrée afin de fournir un courant accru à une capacité parasite de décharge dans un second trajet de signal comprenant des jonctions émetteur-base du transistor NPN d'entrée et du transistor PNP de sortie. Dans les formes de réalisation compensées pour le décalage d'entrée, le second trajet de signal comprend le second transistor PNP et le second transistor NPN. Une première source de courant de polarisation est couplée au collecteur et à la base du premier transistor de commande pour lui fournir un courant de polarisation afin de minimiser la diaphonie par couplage du signal d'entrée à d'autres circuits extérieurs. Une seconde source de courant de polarisation est couplée similairement au second transistor de commande. L'invention sera décrite plus en détail - en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: - la figure 1 est un schéma d'un circuit suiveur en losange compensé pour le décalage de l'art antérieur; - la figure 2 est un schéma d'un circuit suiveur en losange compensé pour le décalage selon l'invention, avec une réaction par miroir de courant pour améliorer la vitesse de variation de la tension de sortie et la bande passante; - la figure 2A est un schéma d'un circuit suiveur en losange non compensé selon l'invention, comportant une réaction par miroir de courant pour améliorer la vitesse de variation de la tension de sortie et la bande passante; - la figure 3 est un schéma d'une autre forme de réalisation du circuit suiveur en losage compensé pour le décalage selon l'invention; - la figure 4 est un schéma d'un autre amplificateur compensé pour le décalage, à vitesse de variation élevée, selon l'invention; et - la figure 5 est un graphique utile pour expliquer les avantages des amplificateurs à suiveur en losange, compensés pour le décalage d'entrée et la vitesse de variation élevée, des figures 2 à 4. En référence à la figure 2, un circuit suiveur en losange modifié 1 comprend une borne d'entrée 2 à laquelle est appliquée une tension d'entrée VENTREE. VENTREE peut être une forme d'onde 35 à impulsions ayant des temps de montée et de chute très courts, d'environ 1 nanoseconde. VENTREE est appliquée aux bases d'un transistor PNP 3 et d'un transistor NPN 4 par le conducteur 2. L'émetteur du transistor 3 est connecté par un conduc- teur 5 au collecteur d'un transistor PNP 24 de sortie d'un circuit miroir de courant et à l'émetteur d'un transistor PNP 7. Le collecteur du transistor 3 est connecté par un conducteur 6 à la base et au collecteur d'un transistor NPN de commande de miroir de courant, à la base d'un transistor 31 de sortie du miroir de courant et à la base d'un transistor NPN 33. Les émetteurs des transistors 30, 31 et 33 sont connectés à -VEE. Le collecteur du transistor 31 est connecté par un conducteur 15 à l'émetteur du transistor d'entrée 4 et à l'émetteur d'un transistor NPN 16 monté en diode. Le collecteur du transistor d'entrée 4 est connecté par un conducteur 22 à la base et au collecteur d'un transistor PNP 23 de commande de miroir de courant, à la base d'un transistor 24 et à la base d'un transistor PNP de sortie de miroir de courant. Les émetteurs des transistors 23, 24 et 25 sont connectés à +Vcc. Une source 26 de courant, produisant un courant constant Il, est montée entre -VEE et un conducteur 44. Une source 32 de courant, produisant un courant constant I2, est montée entre +Vcc et un conducteur 45. Le collecteur du transistor 25 de sortie de miroir de courant est connecté par un conducteur 10 à la base et au collecteur du transistor NPN 9 et à la base du transistor NPN 11 de sortie. L'émetteur du transistor 9 est connecté par le conducteur 8 à la base et au collecteur du transistor 16 et à l'émetteur du transistor PNP 17. La base et le collecteur du transistor PNP 17 sont connectés par un conducteur 18 au collecteur du transistor 33 de sortie du miroir de courant et à la base du transistor PNP 19 de sortie. Le collecteur du transistor 11il de sortie est connecté à +Vcc et le collecteur du transistor 19 de sortie est connecté à -VEE. Un courant 13 circule dans les collecteurs des transistors 3 et 30, en supposant les courants de base négligeables. Un courant 14 circule dans le collecteur du transistor 31. Un courant 15 circule dans les collecteurs des transistors 4 et 23, en supposant les courants de base négligeables. Un courant 16 circule à travers le transistor 16. Un courant. 17 circule dans les collecteurs des transistors 17 et 33. Un courant 18 circule dans les collecteurs du transistor 24. Un courant Ig circule dans les collecteurs des transistor 25 et 9. Un courant 110 circule à travers le transistor 7. Le meilleur "accord" pour le circuit de la figure 2 apparait lorsque les géométries de tous les transistors correspondants sont appariées ou graduées de manière que les tensions VBE de transistors analogues soient rendues égales pour des courants de collecteurs identiques. Par exemple, les valeurs de courant de repos pourraient être données par le tableau suivant: Il I2 I3 I4 I5 I6 I7 I8 I9 10o lmA lmA lmA 2mA lmA lmA lmA 2mA lmA lmA Si une impulsion VENTREE rapide 35 est alors appliquée aux bases des transistors d'entrée 3 et 4, ceci tend à bloquer le transistor 3 et à rendre conducteur le transistor 4 plus franchement. La partie du courant 18 arrivant dans l'émetteur du transistor 3 décroît jusqu'à zéro, et la totalité des 20 milliampères, environ, du courant 18 circule par le conducteur 5 pour charger le condensateur parasite CI et arriver à l'émetteur du transistor 7. Entre-temps, le courant 13 décroît jusqu'au voisinage de zéro, amenant le courant 14 du miroir de courant 21 à chuter aussi presque jusqu'à zéro et amenant aussi le courant 17 à chuter presque jusqu'à zéro. Le transistor 4, qui est rendu conducteur plus franchement, fait croître brusquement le courant 15 car 14 est tombé à zéro, et le courant accru I5 circule sur le conducteur 15, chargeant le condensateur parasite C2 et faisant décroître 16. La tension présente sur le conducteur 8 s'élève donc très rapidement. Les courants accrus I8 et Ig produits par les transistors 24 et 25 en réponse au courant accru produit dans le transistor 23 de commande du miroir de courant (en raison de la valeur accrue de I5) augmentent la vitesse de charge des condensateurs parasites Cl et C3, respectivement. La valeur diminuée du courant I7, conjoin- tement avec les valeurs accrues des courants 18 et Ilo0, provoque une charge rapide du condensateur parasite C4, aidant ainsi à la montée rapide de la tension sur le conducteur 18. Par conséquent, un temps de montée très court est produit dans la forme d'onde 36 de la tension VSORTIE présente sur le conducteur 12. Similairement, lorsque le flanc tombant de l'impulsion 35 de la tension VENTREE apparaît, il tend à bloquer le transistor NPN 4 et à rendre conducteur le transistor PNP 3 plus franchement. Le résultat est un accroissement du courant 13 circulant dans le transistor 30 de commande du miroir de courant et, par conséquent, des accroissements des courants 14 et 17 des transistors de sortie de miroir de courant, accompagnés d'une réduction à la fois du courant 15 et du courant circulant dans le transistor 23 de commande de miroir de courant, ce qui a pour résultat des baisses des courants 18 et 19. Le courant accru 14 est presque entièrement disponible pour décharger le condensateur parasite C2. La valeur accrue du courant 17 décharge rapidement le condensateur parasite C4. Le courant Ilo est diminué. Le courant 16 est augmenté, ce qui augmente le courant traversant les transistors 9 et 16, déchargeant le condensateur parasite C3. Les valeurs accrues des courants 16 et 17 augmentent les courants circulant à travers le transistor 7, ce qui aide à décharger rapidement les condensateurs parasites Cl et C3. Par conséquent, les tensions présentes sur les conducteurs et 18 chutent rapidement, et le flanc arrière de la forme d'onde VSORTIE présente sur le conducteur 10 chute brusquement. Le circuit de la figure 2 fournit donc la combinaison d'avantages comprenant une bande passante élevée et une vitesse élevée de variation de la tension de sortie, et une compensation précise de la tension de décalage d'entrée. La compensation précise de la tension de décalage apparait lorsque le trajet du signal de VENTREE à VSORTIE à travers les jonctions émetteur-base des transis- tors 3, 7, 9 et 11 comprend un décalage PNP VBE à la fois vers le haut et vers le bas, ce qui a pour résultat une compensation nette de zéro et un décalage NPN VBE vers le haut et vers le bas. Similairement, le trajet de signal de VSORTIE à travers les jonctions émetteur-base des transis- tors 4, 16, 17 et 19 comprend un décalage NPN VBE vers le bas à travers le transistor 4 et un décalage NPN VBE correspondant vers le haut à travers le transistor 16, et un décalage PNP VBE vers le bas à travers le transistor 17 qui est compensé avec précision par un décalage PNP VBE vers le haut à travers le transistor 19, ce qui a pour résultat une compensation nette de zéro. Les miroirs de courant 20 et 21 réagissent à des courants dans les collecteurs d'entrée 3 et 4 pour fournir des courants de charge accrus pour les capacités parasites et améliorer ainsi la bande passante et la vitesse de variation de la tension de sortie du circuit suiveur en losange. La figure 2A montre un circuit suiveur en losange modifié comprenant les miroirs de courant 20 et 21 de la figure 2, mais duquel est exclue la connexion des transistors 7, 9, 16 et 17 comme montré dans les trajets de signaux de la figure 2. Par contre, le conducteur 5 est connecté à la base du transistor 11, le conducteur 15 est connecté à la base du transistor 19 et les transistors 7, 16, 25 et 33 sont omis. Le fonctionnement des miroirs de courant est identique à celui décrit ci- dessus en regard de la figure 2, et les avantages de la vitesse de variation élevée de la bande passante élevée sont obtenus. Ce circuit est préféré pour des applications n'exigeant pas une tension de compensation d'entrée. On doit noter que les sources de courant 26 et 32 sont normalement réalisées au moyen de transistors de sortie de miroirs de courant qui possèdent une capacité parasite collecteur-vers-base, et que seulement de faibles valeurs des transitions des flancs montants et descendants de l'impulsion VENTREE 35 sont couplées à travers une telle capacité parasite collecteur-vers-base sur les conducteurs 44 et 45 de tension de polarisation des miroirs de courant. En conséquence, une très faible diaphonie s'introduit sur les sources de courant 26 et 37 et sur leur circuit extérieur de polarisation en réponse à VENTREE. Ceci évite une amplification de cette diaphonie par d'autres transis- tors de sortie de source de courant qui pourraient également être polarisés par les mêmes circuits de polarisation (néanmoins, le circuit de la figure 2 fonctionnerait convenablement si la source 26 de courant était connectée entre +Vcc et le conducteur 5 et si la source 32 de courant était connectée entre -VEE et le conducteur 15). La technique de polarisation ci-dessus, avec les sources de courant 26 et 32, présente aussi l'avantage de ne pas augmenter ni contribuer au désé- quilibre des capacités parasites C1 et C2 et elle évite donc des diminutions et des déséquilibres des vitesses de variation de la tension de sortie du circuit des figures 2, 2A, 3 et 4. La performance simulée du circuit de la figure 2 est montrée par la forme d'onde de la figure 5 o il est évident que les flancs & la fois montant et descendant rapidement de la forme d'onde 36 de VSORTIE suivent de façon très précise les flancs montants et descendants de la forme d'onde 35 de VENTREE. La figure 3 montre une autre forme de réalisa- tion de l'invention qui est tout-à-fait similaire au circuit de l'art antérieur de la figure 1, sauf que les sources de courant 24A et 31A ont été remplacées par des circuits miroirs de courant 20 et 21, respectivement. En variante, les sources de courant 26 et 32 pourraient être connectées aux conducteurs 5 et 15, respectivement, mais il en résulterait un couplage accru de la diaphonie de polarisation. Dans le circuit de la figure 3, les miroirs de courant 20 et 21 travaillent en coopération avec les transistors d'entrée 3 et 4 en réponse à des transitions de sens positif et de sens négatif des impulsions VENTREE essentiellement de la même manière que sur la figure 2, de sorte que l'amplitude du courant utilisable pour charger les capacités parasites C1 et C2 en réponse à un flanc de sens positif de l'impulsion 35 de ENTE est notablement augmentée par rapport à celle du circuit de la figure 1. L'amplitude du courant utilisable pour décharger les condensateurs parasites C1 et C2 en réponse à un flanc de sens négatif de l'impulsion 35 de VENTREE est également fortement accrue. La vitesse de variation de la tension de sortie et la bande passante du circuit de la figure 3 sont donc notablement améliorées par rapport à celles de la figure 1, en même temps que l'on obtient le même avantage d'une tension de compensation d'entrée essentiellement nulle. En référence à la figure 4, le circuit suiveur en losange modifié est identique à celui de la figure 3, sauf que le collecteur du transistor 7 est connecté à +VCC plutôt qu'au collecteur du transistor 24 de sortie du miroir de courant et que sa base est connectée uniquement au collecteur du transistor 24 de sortie du miroir de courant et à l'émetteur du transistor 9 monté en diode au moyen du conducteur 5. Le collecteur du transistor 16 est connecté à -VEE uniquement, et sa base est connectée par le conducteur 15 uniquement au collecteur du transistor 31 de sortie du miroir de courant dans l'émetteur du transistor 17 monté en diode. Cette différence de structure amène les transistors 7 et 16 à fonctionner à la manière de tampons à haute impédance d'entrée, avec une faible impédance de sortie dans toutes les fréquences pratiques. Par consé- quent, les transistors 7 et 16 réagissent très rapidement à une réaction passant par l'enchaînement de transistors 9, 41, 42 et 17 montés en diodes lorsque les transistors d'entrée 3 et 4 sont rapidement rendus conducteurs ou bloqués durant des transitions rapides du flanc avant et du flanc arrière des impulsions d'entrée VENTREE. Dans le circuit de la figure 3, des variations de fréquence élevée dans le courant fourni à l'émetteur du transistor d'entrée 3 sont appliquées par la capacité parasite Cl (dans laquelle on a regroupé pour plus de commodité la capacité parasité totale associée aux noeuds 5 et 10 de circuit). Similairement, des variations de - fréquence élevée dans le courant fourni à l'émetteur du transistor d'entrée 4 sont appliquées par la capacité parasite C2 (dans laquelle on a regroupé la totalité des capacités parasites associées aux noeuds 15 et 18 du circuit). Cette structure "commandée en charge" tend à limiter la vitesse de variation de la tension de sortie et la bande passante du circuit, malgré le comportement décrit ci-dessus des miroirs de courant 20 et 21, et donne aussi à la différence entre les vitesses de variation pour des signaux de sens positif et de sens négatif la forme d'une fonction du déséquilibre des capacités Cl et C2, ce qui est indésirable. Par contre, le circuit de la figure 4 fournit une structure "commandée en tension" dans laquelle le transistor 7 & charge d'émetteur applique la variation de fréquence élevée dans le courant d'émetteur du transistor d'entrée 3, et le transistor 16 à charge d'émetteur applique les variations de fréquence élevée dans le courant d'émetteur du transistor d'entrée 4. Ceci améliore sensiblement la vitesse de variation et la bande passante du circuit de la figure 4 par rapport à celles de la figure 3, et empêche des déséquilibres des capacités parasites C1 et C2 d'engendrer des déséquilibres dans les vitesses de variation pour des variations à haute fréquence de signaux de sens positif et de sens négatif. Par conséquent, les formes de réalisation décrites ci-dessus de l'invention offrent les avantages d'une vitesse de variation et d'une bande passante notablement accrues par rapport aux amplificateurs à gain unité du type suiveur en losange de l'art antérieur le plus proche, tout en présentant la tension de compensation d'entrée très basse des circuits décrits dans le brevet N 4 639 685 précité. Il va de soi que de nombreuses modifications peuvent être apportées à l'amplificateur décrit et représenté sans sortir du cadre de l'invention. REVENDICATIONS 1. Amplificateur a gain unité, caractérisé en ce qu'il comporte: (a) un transistor PNP (3) d'entrée, un transistor NPN (4) d'entrée, un transistor PNP (19) de sortie et un transistor NPN (11) de sortie ayant chacun un émetteur, une base et un collecteur, les bases du transis- tor PNP d'entrée et du transistor NPN d'entrée recevant un signal d'entrée, le transistor NPN de sortie et le transistor PNP de sortie étant couplés à un conducteur (12) de sortie pour produire un signal de sortie; (b) des premiers moyens destinés à coupler l'émetteur du transistor PNP d'entrée à la base du transistor NPN de sortie; (c) des seconds moyens destinés à coupler l'émetteur du transistor NPN d'entrée à la base du transistor PNP de sortie; (d) un premier moyen à miroir de courant (20) comprenant un premier transistor (23) de commande couplé au collecteur du transistor NPN d'entrée, afin de fournir un courant accru pour charger une capacité parasite (Cl) des premiers moyens de couplage dans un premier trajet de signal en réponse à une transition de sens positif du signal d'entrée; (e) un second moyen à miroir de courant (21), comprenant un second transistor (30) de commande couplé au collecteur du transistor PNP d'entrée, pour fournir un courant accru pour décharger une capacité parasite (C2) des seconds moyens de couplage en réponse à une transition de sens négatif du signal d'entrée. 2. Amplificateur à gain unité selon la revendication 1, caractérisé en ce que les premiers moyens comprennent un premier transistor NPN (9) et un premier transistor PNP (7) connectés de façon à produire une montée de tension NPN VBE et une chute de tension PNP VBE dans un trajet entre l'émetteur du transistor PNP d'entrée et la base du transistor NPN de sortie. 3. Amplificateur à gain unité selon la revendication 2, caractérisé en ce que les seconds moyens comprennent un second transistor PNP (17) et un second transistor NPN (16) connectés pour produire une chute de tension NPN VBE et une montée de tension NPN VBE dans un trajet entre l'émetteur du transistor NPN d'entrée et la base du transistor PNP de sortie. 4. Amplificateur à gain unité selon la revendication 3, caractérisé en ce que le premier transis- tor NPN comporte un émetteur connecté à l'émetteur du transistor PNP d'entrée et une base connectée à l'émetteur du premier transistor PNP, et le collecteur et la base du premier transistor PNP sont connectés à la base du transistor NPN de sortie, l'émetteur du second transistor PNP étant connecté à l'émetteur du transistor NPN d'entrée, la base du second transistor PNP étant connectée à l'émetteur du second transistor NPN, et le collecteur et la base du second transistor NPN étant connectés à la base du transistor PNP de sortie. 5. Amplificateur à gain unité selon la revendication 4, caractérisé en ce que le collecteur du premier transistor NPN est connecté à un conducteur d'une première tension de référence (+Vcc), en ce que le collecteur du second transistor PNP est connecté à un conducteur d'une seconde tension de référence (-VEE), et en ce que le collecteur et la base du premier transistor PNP sont connectés au collecteur et à la base d'un troisième transistor NPN (41) dont l'émetteur est connecté à l'émetteur d'un troisième transistor PNP (42) ayant son collecteur et sa base connectés au collecteur et à la base du second transistor NPN. 6. Procédé pour améliorer la vitesse de variation du signal de sortie et la bande passante d'un amplificateur à gain unité comprenant un transistor PNP d'entrée (3), un.transistor NPN d'entrée (4), un transistor PNP de sortie (19) et un transistor NPN de sortie (11), des premiers moyens de couplage destinés à coupler l'émetteur du transistor PNP d'entrée à la base du transistor PNP de sortie, et des seconds moyens de couplage destinés à coupler l'émetteur du transistor NPN d'entrée à la base du transistor PNP de sortie, le procédé étant caractérisé en ce qu'il consiste: (a) à appliquer une première transition à montée rapide d'un signal d'entrée aux bases des transis- tors PNP et NPN d'entrée, réduisant la tension VBE du transistor PNP d'entrée et réduisant son courant de collecteur, et augmentant simultanément la tension VBE du transistor NPN d'entrée et augmentant son courant de collecteur; (b) à faire circuler le courant de collecteur du transistor NPN d'entrée à travers un transistor (23) de commande situé dans un premier miroir de courant (20), augmentant ainsi le courant de sortie du premier miroir de courant; (c) à appliquer le courant de sortie du premier miroir de courant aux premiers moyens de couplage pour charger rapidement une capacité parasite (Cl) des premiers moyens de couplage afin de produire une transition à montée rapide d'un signal de sortie en réponse à la transition à montée rapide du signal d'entrée. 7. Procédé selon la revendication 6, carac- térisé en ce qu'il consiste: (d) à appliquer une transition à chute rapide du signal d'entrée aux bases des transistors PNP et NPN d'entrée, élevant ainsi la tension VBE du transistor PNP d'entrée et augmentant son courant de collecteur, et abaissant la tension VBE du transistor NPN d'entrée et diminuant son courant de collecteur (e) à faire circuler le courant de collecteur du transistor PNP d'entrée à travers un transistor (30) de commande d'un second miroir (21) de courant, augmentant ainsi son courant de sortie; (f) à amener le courant de sortie du second miroir de courant à décharger une capacité parasite (C2) associée aux seconds moyens de couplage pour produire une transition à chute rapide du signal de sortie en réponse à la transition à chute rapide du signal d'entrée. 8. Procédé selon la revendication 6, carac- térisé en ce qu'il consiste à établir un premier courant de polarisation dans le transistor de commande du premier miroir de courant en couplant une première source (26) de courant constant au transistor de commande du premier miroir de courant et en faisant circuler le premier courant de polarisation dans la première source de courant, et à établir un second courant de polarisation pour qu'il circule dans le transistor de commande du second miroir de courant en couplant une seconde source (32) de courant constant au transistor de commande du second miroir de courant et faisant circuler le second courant de polarisa- tion dans le transistor de commande du second miroir de courant. 9. Procédé selon la revendication 8, carac- térisé en ce qu'il consiste à compenser la tension de décalage d'entrée du circuit à gain unité en connectant un premier transistor NPN (9) et un premier transistor PNP (7) entre l'émetteur du transistor PNP d'entrée et la base du transistor NPN de sortie pour produire une montée de tension NPN VBE et une chute de tension PNP VBE dans un trajet entre l'émetteur du transistor PNP d'entrée et la base du transistor NPN de sortie, et en connectant aussi un second transistor PNP (17) et un second transistor NPN (16) entre l'émetteur du transistor NPN d'entrée et la base du transistor PNP de sortie pour produire une chute de tension PNP VBE et une montée de tension NPN VBE dans un trajet entre l'émetteur du transistor NPN d'entrée et la base du transistor PNP de sortie.