Brevet FR2643522A1 — publié le 19900824

La présente invention a trait d'une façon générale à un procédé de conversion analogique/numérique (A/N), et des dispositifs pour la mise en oeuvre de ce procédé, afin de convertir à une cadence déterminée une tension analogique variable en des valeurs numériques représentatives de la tension. On connaît déjà dans la technique antérieure des convertisseurs A/N faisant-appel à des principes très divers, et en particulier la famille des convertisseurs qui comprennent, reliés en série, des circuits de conversion qui comparent des tensions déduites de la tension à convertir et d'une pluralité de tensions de référence à ces tensions de référence, pour délivrer chacun un bit du mot numérique à former. Un inconvénient d'un tel principe de conversion connu réside dans le fait qu'il est nécessaire de prévoir, en plus des circuits de conversion individuels, un circuit destiné à former, par exemple par divisions successives, les diverses tensions de référence nécessaires. Ceci rend lue convertisseur croûteux, notamment par le fait que les résistances des divers ponts diviseurs doivent pour une bonne précision être ajustées par laser. La présente invention vise à pallier cet inconvénient de la technique antérieure et à proposer un procédé de conversion A/N et des convertisseurs A/N mettant en oeuvre ce procédé qui, tout en présentent d'excellentes qualités de rapidité et de précision, permettent d'aboutir à des réalisations concrètes extrêmement économiques, en ne nécessitant qu'une tension de référence unique. Un autre objet de 11 invention est de proposer un convertisseur de nature modulaire, c'est-à-dire dont la résolution puisse être choisie librement par simple ajout ou suppression de circuits de conversion individuels tous identiques et sensiblement sans modification de circuits annexes. Ainsi la présente invention concerne tout d'abord un procédé de conversion d'une tension analogique en une valeur numérique, caractérisé en ce qu'il comprend la répétition un nombre N de fois, N étant égal à la résolution de la conversion, des étapes suivantes - on compare une tension d'entrée, égale pour la première fois à la tension analogique à convertir, à une tension de référence, - si la tension d'entrée est inférieure à la tension de référence, on délivre sur une sortie numérique un premier niveau logique et on engendre une nouvelle tension d'entrée égale au double de la tension d'entrée assujettie à la comparaison immédiatement précédente, et si la tension d'entrée est supérieure ou égale à la tension de référence, on délivre sur la sortie numérique un second niveau logique et on engendre une nouvelle tension d'entrée égale au double de la différence entre la tension d'entrée assujettie à la comparaison immédiatement précédente et la tension de référence, la nouvelle tension d'entrée engendrée étant utilisée pour l'étape de comparaison immédiatement suivante, la valeur numérique étant définie par l'ensemble des niveaux logiques délivrés successivement, du poids fort jusqu'au poids faible. L'invention concerne également un convertisseur analogique/numérique pour la mise en oeuvre du procédé cidessus, caractérisé en ce qu'il comprend une pluralité de circuits de conversion identiques, comprenant chacun - une première entrée analogique pour une tension d'entrée, - une seconde entrée -analogique pour une tension de référence, - une sortie numérique pour un- élément d'information numérique individuel, - une sortie analogique pour une tension calculée, - un comparateur comparant la tension d'entrée à la tension de référence, - un circuit de commutation et de calcul analogique sensible à la sortie du comparateur d'une part pour engendrer et délivrer sur la sortie numérique un élément d'information numérique représentatif du résultat de la comparaison et d'autre part pour élaborer et appliquer sur ladite sortie analogique, selon ledit résultat, soit une tension égale au double de la tension d'entrée, soit une tension égale au double de la différence entre la tension d'entrée et la tension de-référence, et en ce que - le premier circuit de conversion reçoit sur sa première entrée analogique la tension à convertir, - le second circuit et les suivants reçoivent sur leur première entrée analogique la sortie analogique du circuit de conversion précédent, - les secondes entrées analogiques des circuits de conversion sont reliées à une tension de référence commune, et - les sorties numériques des circuits de conversion constituent une sortie parallèle de la valeur numérique. L'invention concerne en outre un convertisseur analogique/numérique pour la mise en oeuvre du procédé cidessus, caractérisé en ce qu'il comprend un circuit de conversion unique comportant - une première entrée analogique pour une tension d'entrée, - une seconde entrée analogique pour une tension de référence, - une sortie numérique pour un élément d'information numérique individuel, et - une sortie analogique pour une tension calculée, - un comparateur comparant la tension d'entrée à la tension de référence, - un circuit de commutation et de calcul analogique sensible à la sortie du comparateur d'une part pour engendrer et délivrer sur la sortie numérique un élément d'information numérique représentatif du résultat de la comparaison et d'autre part pour élaborer et appliquer sur ladite sortie analogique, selon ledit résultat, soit une tension égale au double de la tension d'entrée, soit une tension égale au double de la différence entre la tension d'entrée et la tension de référence, un sélecteur commandé monté entre une entrée pour la tension à convertir et la première entrée analogique du circuit de conversion, des moyens d'échantillonnage/blocage montés entre la sortie analogique et la première entrée analogique du circuit de conversion, des moyens reliés à ladite sortie numérique pour prélever les éléments d'information numérique en succession, et un circuit de commande relié au sélecteur commandé et aux moyens d'échantillonnage-blocage pour effectuer de façon répétée les opérations suivantes appliquer à la première entrée du circuit de conversion tout d'abord la tension d'entrée à convertir, puis la tension de sortie analogique du circuit de conversion, une fois échantillonnée et bloquée, prélever l'élément d'information numérique engendré, et échantilloner et bloquer la nouvelle tension de sortie du circuit de conversion. D'autres aspects, buts et avantages de la présente invention apparaitront mieux à la lecture de la description détaillée suivante de plusieurs formes de réalisation préférées de celle-ci, donnée à titre d'exemple et faite en référence aux dessins annexés, sur lesquels - la figure 1 est un diagramme logique illustrant un algorithme de conversion analogique/numérique conforme à la présente invention, - la figure 2 est un schéma-bloc d'un convertisseur analogique/numérique selon un premier mode de réalisation de l'invention, - la figure 3 est un schéma-bloc d'un convertisseur analogique/numérique selon un deuxième mode de réalisation de l'invention, - la figure 4 est le schéma détaillé d'un circuit utilisé pour réaliser des convertisseurs selon les figures 2 et 3, et - la figure 5 est un schéma détaillé du circuit de la figure 3. En référence tout d'abord à la figure 1, on a illustré un algorithme de conversion analogique/numerique conforme à la présente invention. Un cycle complet de conversion est obtenu en parcourant N fois les étapes illustrées, pour obtenir une succession de N bits de poids décroissants, qui forment le mot numérique représentatif de la valeur analogique d'entrée. Dans ce diagramme, on utilise les notations suivantes: N est le nombre de bits du mot numérique en code binaire pur obtenu par la conversion, et détermine la résolution du convertisseur; Ue est la tension analogique instantanée à convertir, bN-l à bo sont les bits du mot numérique, Ui est une tension analogique évolutive sur la base de laquelle les N étapes de conversion sont effectuées, Ur est une tension de référence fixe, égale à la moitié de la pleine échelle du convertisseur. Un cycle complet de conversion est obtenu en décrivant N fois les étapes indiquées ci-dessous, après avoir préalablement fixé i=N-l (boîte 11) et Ui=Ue (boite 12). On compare tout d'abord Ui avec Ur (boîte 13). si U1 > Ur, le bit courant bi est porté à "1" (boite 16) et l'on crée la nouvelle tension analogique Ui-i, égale au double de la différence entre U; et Ur, pour la comparaison suivante (boite 17). Inversement, si Ui est inférieur à Ur, alors le bit bi est porté à "0" (boite 14) et la nouvelle tension analogique Ui-l est obtenue en multipliant par deux la tension Ui (boîte 15). On décrémente ensuite i d'une unité (boite 20) pour effectuer à nouveau les étapes ci-dessus, l'étape de comparaison suivante en 13 utilisant ainsi la nouvelle tension Ui-1 calculée. La boite de test 18 a pour objet de signaler la fin de conversion (boite 19) lorsque le dernier bit du mot (bit bo) a été obtenu. Une nouvelle conversion complète est alors effectuée sur la base d'une nouvelle valeur instantanée de Ue (boite 12), après avoir rétabli i à la valeur N-i (boite ll). On peut démontrer aisément qu'un tel processus de conversion délivre un mot numérique, codé en binaire pur, proportionnel à la valeur de la tension d'entrée Ue. Ce principe de conversion conforme à la présente invention peut être dans la pratique implémenté de différentes manières. Ainsi l'on a illustré schématiquement sur la figure 2 un convertisseur qui est apte à délivrer simultanément et en parallèle les N bits bN-l à bo du mot numérique, en utilisant N circuits de conversion individuels, notés CN-1 à Co. Tous ces. étages sont conçus identiquement. Chaque étage comprend une première entrée analogique El pour la valeur de tension analogique Ui soumise à la comparaison, une seconde entrée analogique E2 pour la tension de référence commune Ur, une sortie numérique Sn pour le bit considéré, par exemple une sortie de type TTL, et une sortie analogique Sa pour une tension analogique Ui-l destinée à la comparaison dans le circuit C; suivant, en vue de l'obtention du bit de rang immédiatement inférieur. Les entrées E2 de tous les étages sont reliées à la même tension de référence Ur, par exemple de l'ordre de 5 volts. L'étage de conversion Cw-i reçoit sur son entrée El la valeur instantanée de Ue, qui peut être préalablement figée dans un échantillonneur-bloqueur EB, de façon classique, sous le contrôle d'une horloge H. En outre, la sortie analogique Sa de chaque étage, à l'exception du dernier étage Co, est reliée à la première entrée El de l'étage immédiatement suivant. Chaque étage comprend comme on le verra en détail plus loin les circuits électroniques nécessaires pour effectuer les opérations décrites dans les boites 13 à 17 de la figure 1. En d'autres termes, chaque étage Ci comprend un comparateur destiné à comparer les tensions présentes sur ses entrées El et E2, un circuit sensible au résultat de la comparaison pour placer le bit considéré bt à 0 ou à 1, selon les cas, et un circuit de traitement de la valeur analogique U; présente à l'entrée El, et notamment en combinaison un commutateur, un soustracteur et un multiplicateur, pour délivrer sur la sortie analogique Sa soit la valeur 21;; , soit la valeur 2(U;-Ur), en réponse également au résultat de la comparaison. On peut noter que le dernier étage Co du convertisseur peut ne pas comporter ces derniers moyens de traitement, étant donné qu'il n'existe pas d'autre étage en aval et que l'élaboration de la nouvelle tension U; n'est donc pas nécessaire. Comme on l'a indiqué, le circuit de la figure 2 peut avantageusement être complété par un circuit d'horloge H délivrant des impulsions qui déterminent la cadence de conversion, d'un échantillonneur-bloqueur EB en amont du premier étage de conversion CN-I, et d'un registre tampon R pour les N bits de sortie bN-I à bo, ces deux derniers éléments étant commandés de façon appropriée par l'horloge. Un premier avantage essentiel de la présente invention réside en ce que tous les étages de conversion peuvent avoir exactement la même structure, et qu'aucun circuit annexe n'est nécessaire. On peut ainsi réaliser des convertisseurs modulaires, dans lesquels, par ajout d'un ou de plusieurs modules comprenant chacun un ou plusieurs étages de conversion, on arrive à la résolution souhaitée. Par exemple un module intégré comprenant quatre étages de conversion, précâblés comme illustré sur la figure 2, peut être utilisé en un, deux ou trois exemplaires pour réaliser un convertisseur ayant une résolution de 4 bits, 8 bits ou 12 bits, respectivement. Un autre avantage essentiel de l'invention réside dans le fait qu'une conversion complète peut être effectuée en un temps très court. Plus précisément, la seule limitation de la durée de conversion est due au temps de propagation des signaux dans un circuit individuel. En choisissant pour chacun des étages C; des composants de rapidité appropriée, on peut obtenir une vitesse de l'ordre d'une fraction de micro-seconde par étage, soit quelques microsecondes pour un convertisseur à 8 ou 12 bits. On a représenté sur la figure 4 une réalisation préférée d'un circuit de conversion individuel utilisé en N exemplaires sur la figure 2. il comprend un premier amplificateur opérationnel Al monté en comparateur, qui reçoit sur son entrée non-inverseuse la tension de référence Ur présente sur l'entrée E2. Son entrée inverseuse reçoit la tension à convertir présente sur l'entrée El. L'amplificateur opérationnel Al est monté en boucle ouverte, et sa sortie attaque la base d'un transistor bipolaire de type NPN par l'intermédiaire d'un pont diviseur constitué par le montage série de deux résistances R2 et R3. Optionnellement, on peut prévoir entre la sortie de Al et la masse le montage en série d'une diode électroluminescente de contrôle Dl et d'une résistance de limitation de courant Ri, la diode Dl étant reliée à la masse par son anode. L'émetteur de Ql est relié à la masse, tandis que son collecteur est relié via une résistance ajustable R5 à l'entrée non inverseuse d'un second amplificateur opérationnel A2. Par ailleurs, la tension de référence Ur est appliquée aux entrées non-inverseuse et inverseuse de A2 via deux résistances, respectivement R4 et- R6. Enfin une résistance de contre-réaction R7 relie l'entrée inverseuse de A2 à sa sortie. Par ailleurs, la sortie de A2 constitue la sortie numérique Sn de l'étage. La sortie de A2 est en outre reliée à l'entrée noninverseuse d'un troisième amplificateur opérationnel A3, dont l'entrée inverseuse est reliée à la masse par une résistance R8 et à la sortie de A3 par une résistance de contre-réaction ajustable R9. La sortie de A3 est en outre reliée à l'entrée inverseuse d'un quatrième amplificateur opérationnel A4 par l'intermédiaire d'une résistance R10. L'entrée non-inverseuse de A4 est reliée à l'entrée El du circuit, sur laquelle est présente la tension analogique d'entrée U1 de l'étage considéré. Une résistance ajustable de contre-réaction Rîl est montée entre l'entrée inverseuse et la sortie de A4. Cette sortie constitue en outre la sortie analogique Sa de l'étage de conversion, et délivre comme on le verra plus loin une tension analogique destinée à tenir lieu de tension d'entrée pour une conversion immédiatement suivante. L'ensemble amplificateur-soustracteur constitué par les étages A3 et A4 est avantageux en ce qu'il présente une impédance d'entrée extrêmement élevée par rapport à un montage à amplificateur opérationnel unique On minimise ainsi les chutes de tension qui nuiraient à la précision de la conversion. Le réglage est également facilité. Tous les amplificateurs opérationnels sont alimentés par deux tensions d'alimentation symétriques, *V-et -V. V est par exemple égal à 12 volts. Par ailleurs, les couples de résistances R8,R9 et RiO,Rii sont appariés avec toute la précision possible. Ceci peut être effectué par exemple en utilisant pour l'une des résistances (notamment R9 et Roll) une résistance ajustable multi-tours, de même que pour R5. Le circuit décrit ci-dessus fonctionne de la façon suivante. Lorsque la tension d'entrée Ui est inférieure à Ur, Al monté en boucle ouverte délivre en sortie une tension proche de +V. La base de Ql est donc polarisée positivement via R2 et R3, si bien que Q est conducteur. L'entrée non-inverseuse de A2 est portée à un potentiel égal à Ur(R5/R4+R5) + v(R4/R4+R5), v étant la chûte de tension entre les-bornes C et E de Ql (tension de déchet). On peut démontrer que, dans ces conditions, la sortie de A2 est à un potentiel nul si l'on règle R5 de telle sorte que R5 = R4.(Ur-2v)/Ur. R5 étant ainsi réglée, la tension de 0 volt en sortie de A2, correspondant à un niveau logique bas ou "0" logique, est appliqué d'une part à la sortie numérique Sn, et d'autre part à l'entrée non-inverseuse de A3. A3 étant monté en amplificateur de gain 2 (car R8=R9), la sortie de A3 est donc également à 0 volt. Dans ces conditions, A4 joue également le rôle d'un multiplicateur de tension avec un gain 2 (car Rl0= Roll), mais appliqué à la tension Ui. La sortie analogique Sa présente donc une tension U-i = 2.Ui. On réalise ainsi les fonctions des boîtes 14 et 15 du diagramme de la figure l. Inversement, lorsque la tension d'entrée Ui est égale ou supérieure à- la tension de référence Ur, la tension de sortie de Ai est proche de -V, si bien que la base de Ql est polarisée négativement. Ce dernier est donc bloqué. A2 remplit dans ces conditions la même fonction qu'un suiveur de tension, si bien -que sa sortie délivre la tension Ur appliquée à R6. Cette tension de sortie est d'une part appliquée à la sortie numérique Sn. A cet égard, en choisissant Ur=5 volts, ce qui correspond à une pleine échelle de 10 volts pour le convertisseur, on obtient sans autre traitement un niveau logique "haut" ou "l" logique, compatible avec la majorité des dispositifs de traitement numérique. La tension Ur est d'autre part appliquée à l'entrée non-inverseuse de A3, qui délivre en sortie une tension égale à 2.Ur. Cette tension étant appliquée à l'entrée inverseuse de A4 via Rl0. En conséquence, la sortie de A4 délivre sur la borne Sa une tension de sortie U;-l qui est égale, comme on peut le démontrer aisément, à 2.Ui-2.Ur. En d'autres termes, A3 tient le rôle d'un amplificateur de gain 2 pour la tension de référence Ur, tandis que A4 tient lieu à la fois d'amplificateur de gain 2 pour la tension Ui et de soustracteur entre les tensions 2Ui et 2Ur. Les fonctions des boites 16 et 17 du diagramme de la figure 1 sont ainsi réalisées. il faut noter ici qu'outre la précision exigée pour les diverses résistances entrant en jeu dans le traitement analogique ci-dessus, il est également important d'utiliser des amplificateurs opérationnels Al â A4 d'excellente qualité pour conserver cette précision et atteindre des vitesses de propagation convenables. On peut noter qu'un étage de conversion tel que décrit ci-dessus, et les convertisseurs qui y font appel, convertissent uniquement les tensions positives, tandis que les tensions négatives sont converties en mots numériques nuls. Cela étant, l'homme de l'art saura aisément compléter les circuits pour convertir également des tensions négatives. Comme on l'a indiqué en référence à la figure 2, un convertisseur selon l'invention peut être réalisé en faisant appel à N exemplaires de l'étage tel que décrit en détail ci-dessus. Cependant, un convertisseur conforme à l'invention peut également être réalisé en utilisant un seul étage tel que celui illustré sur la figure 4. Cette seconde roalisation de base de l'invention est illustrée schématiquement sur la figure 3 et en détail sur la figure 5. On a représenté sur la figure 3 un convertisseur analogique/numérique qui comprend un étage de conversion unique C réalisé conformément à la figure 4, un circuit d'horloge de de commande H, un circuit sélecteur St, un circuit échantillonneur-bloqueur EB, un interrupteur ou inverseur commandé Sz et un registre à décalage RD. Le circuit H envoie les impulsions de cadencement et de commande nécessaire aux circuits Si, EB, S2 et RD. Au début d'une. conversion, le sélecteur S est commandé pour sélectionner l'entrée Ue et pour l'appliquer à l'entrée de EB. Ce dernier échantillonne et bloque cette tension Ue à convertir, pendant la durée nécessaire pour que le premier bit bN-I du nombre binaire soit délivré au registre à décalage RD, dans lequel il est stocké. Le circuit C délivre un très court instant plus tard la tension UN-2 qui doit être ramenée à l'entrée de C pour l'obtention du bit suivant bN-2. Le circuit H engendre alors les commandes nécessaires' pour a) faire basculer S sur sa seconde entrée, recevant UN-2, et b) provoquer dans EB un second échantillonnage-blocage, de cette dernière tension, le temps nécessaire pour que C délivre le bit suivant bN-2, et c) décaler d'une position le registre à décalage RD, pour que le bit formé bN - 2 soit mémorisé en juxataposition avec bN-I. Ensuite, les étapes b) et c) sont répétées (l'étape a) n'étant plus nécessaire) un nombre de fois suffisant pour finalement obtenir dans RD le nombre binaire (bN-l, . . . ,bo ) correspondant à la valeur analogique Ue figée lors du premier échantillonnage-blocage. La conversion suivante est réalisée en basculant initialement à nouveau S pour qu'une nouvelle valeur Ue soit soumise à un échantillonnage-blocage et serve de point de départ à cette nouvelle conversion. il est à noter que l'interrupteur ou inverseur S2 est commandé de manière àn'appliquer la sortie de EB à l'entrée E1 que lorsque EB est en mode bloqueur, afin d'éviter que les tensions variables présentes à la sortie de EB en mode échantillonneur ne soient appliquées au circuit C. On a illustré sur la figure 5 une autre forme de réalisation concrète d'un circuit de conversion série. Le circuit de conversion unique C reçoit sur E2 la tension Ur. Entre ses bornes Sa et El sont montés deux échantillonneurs-bloqueurs EBI et EB2. Chacun de ceux-ci comprend deux interrupteurs commandés, respectivement S7, S3 et S8, S4, montés en série entre Sa et El. Entre le point commun entre les deus interrupteurs commandés et la masse sont montés en parallèle un condensateur, respectivement Cl et C2, et un troisième interrupteur commandé, respectivement S5 et S6. Cl et C2 peuvent avoir une valeur comprise entre quelques nF et quelques dizaines de nF, selon la rapidité souhaitée. En outre, l'entrée El est reliée à la tension Ue à convertir via un autre interrupteur commandé Si, et préférentiellement, de façon non illustrée, via un autre échantillonneur-bloqueur en amont de Si. La sortie Sn de C est reliée à l'entrée de donnée d'un registre à décalage RD à N bits. Les N sorties parallèles de RD sont reliées à un émetteur/récepteur de bus ERB, relié au bus de données B d'un micro-ordinateur ou analogue (non illustré). En outre les lignes parallèles entre RD et ERB sont reliées à un registre R, dont sept sorties de données de commande, notées cl et c3 à c8, sont appliquées aux entrées de commande des interrupteurs commandés S1 et S3 à S8. Enfin des signaux de commande sont reçus du microordinateur en I et commandent le registre R, aux fins d'écriture de données dans celui-ci, le registre à décalage RD aux fins de décalage et l'émetteur/récepteur de bus ERB aux fins de détermination du sens de transfert des données sur le bus B. Par exemple, on peut choisir pour RD la mise en cascade de circuits logiques TTL de type 74395 et pour ERB un circuit du type 74245. Si l'on utilise pour les interrupteurs commandés Sx des interrupteurs CMOS de type AD7590, AD7591, AD7592, ADG221 ou ADG222 fabriqués par la société Analog Devices, Inc., le registre R est dans la pratique incorporé aux divers interrupteurs. On peut également utiliser des transistors à effet de champ à grille isolée montés en interrupteurs. On va maintenant décrire le fonctionnement du circuit représenté sur la figure 5. Par souci de clarté, on évitera d'indiquer à chaque fois le type de commande appliqué à ERB et R, ces commandes étant déduites des opérations effectuées. Initialement, S5 et S6 sont fermés pour décharger complètement les condensateurs Cl et C2, puis réouverts. A cet instant, tous les interrupteurs sont ouverts. On ferme d'abord S1 et S8. il en résulte que la tension à convertir Ue est appliquée sur l'entrée El de C. La tension UN - 2 est donc formée sur Sa et est stockée dans C2 via S8. En même temps, le bit bN-l est appliqué à RD et stocké dans celui-ci. S1 et S8 sont alors réouverts. On ferme ensuite S7 et S4. il en résulte que UN-2 est appliquée sur El via S4, et que la nouvelle tension produite sur Sa, à savoir UN-3, va être stockée dans C1 via S7. S7 et S4 sont ensuite réouverts. Sensiblement en même temps, on effectue le décalage d'une position de RD pour assurer le stockage de bN - 2 à la suite de bN-I. On ferme alors temporairement S6 pour assurer la décharge parfaite de C2. On ferme alors S3 et S8. il en résulte l'application sur El de UN-3 stockée dans Ci et le stockage de UN-4, produite un court instant apures, dans C2. On décale à nouveau RD pour stocker bits. C1 est ensuité déchargé en fermant temporairement S5. On répète ensuite les étapes indiquées ci-dessus à partir de la fermeture de S7 et S4, jusqu'à l'obtention du nombre de bits souhaité. Le mot numérique complet stocké dans RD est alors transmis par commande appropriée de ERB vers l'unité centrale du micro-ordinateur. On peut également utiliser un registre à décalage de capacité plus petite dont on prélève le contenu deux fois ou davantage par conversion (par exemple un RD à 8 bits vidé deux fois au cours d'une conversion sur 16 bits). Une fois la conversion terminée, toutes les étapes ci-dessus sont répétées pour assurer la conversion d'une nouvelle valeur instantanée de Ue. On peut noter ici que les divers signaux nécessaires pour commander les interrupteurs Si et S3 - S8 peuvent être engendrés soit par une logique câblée appropriée à compteurs et portes logiques, soit par un port de sortie d'une unité centrale, sous le contrôle d'un programme. On peut ainsi réaliser un convertisseur . programmable, synchrone ou asynchrone. Bien entendu, la présente invention n'est pas limitée aux formes de réalisation décrites ci-dessus et illustrées sur les dessins, mais l'homme de l'art saura y apporter toute variante ou modification conforme å son esprit. En particulier, la conception concrète du ou des circuits de conversion C, des échantillonneurs-bloqueurs, etc..., pourra largement varier sans sortir du cadre de l'invention. De plus, bien que l'on ait décrit l'utilisation d'un registre à décalage RD dans les circuits des figures 3 et 5 pour obtenir une sortie parallèle des mots numériques, il est bien entendu que l'on peut se passer de RD et délivrer les bits successifs sur une sortie de type série, conforme par exemple à la norme RS 232 ou autre. En outre, on peut aisément concevoir un convertisseur comprenant, pour convertir les bits de poids le plus élevé, un convertisseur parallèle ou série conforme à l'invention et pour convertir les bits de poids le plus faible, un convertisseur d'un autre type, par exemple "flash" ou à double rampe. On peut ainsi, sans beaucoup dégrader la vitesse de conversion, obtenir la précision requise pour les bits de poids faible. Par ailleurs, dans le cas de la conversion d'une tension Ue évoluant très lentement, on pourra se passer d'un échantillonnage blocage de cette tension. Comme on l'a indiqué, on peut utiliser pour le ou les échantillonneurs-bloqueurs soit des circuits du commerce (de type "sample-and-hold" ou encore "track-and-hold", soit des échantillonneurs-bloqueurs simplifiés à condensateur et interrupteurs commandés. Enfin, l'on peut noter qu'un convertisseur réalisé conformément à l'invention a permis d'effectuer une conversion sur 10 bits à une cadence de 150 000 conversions/seconde, avec une précision satisfaisante. REVENDICATIONS 1. Procédé de conversion d'une tension analogique (Ue) en une valeur numérique (bH-l-bo), caractérisé en ce qu'il comprend la répétition un nombre N de fois, N étant égal à la résolution de la conversion, des étapes suivantes - on compare une tension d'entrée (xi), égale pour la première fois à la tension analogique à convertir, à une tension de référence fixe (Ur), - si la tension d'entrée est inférieure à la tension de référence, on délivre sur une sortie numérique un premier niveau logique et on engendre une nouvelle tension d'entrée (U1.-î) égale au double de la tension d'entrée assujettie à la comparaison immédiatement précédente, et si la tension d'entrée est supérieure ou égale à la tension de référence, on délivre sur la sortie numérique un second niveau logique et on engendre une nouvelle tension d'entrée (Ui-X) égale au double de la différence entre la tension d'entrée assujettie à la comparaison immédiatement précédente et la tension de référence, la nouvelle tension d'entrée engendrée étant utilisée pour l'étape de comparaison immédiatement suivante, la valeur numérique étant définie par l'ensemble des niveaux logiques délivrés successivement, du poids fort jusqu'au poids faible. 2. Convertisseur analogique/numérique pour la mise en oeuvre du procédé selon la revendication 1, caractérisé en ce qu'il comprend une pluralité de circuits de conversion identiques (Cx-î-Co), comprenant chacun - une première entrée analogique (El) pour une tension d'entrée (ut), - une seconde entrée analogique (E2) pour une tension de référence (Ur), - une sortie numérique (Sn) pour un élément d'information numérique individuel (b;;), - une sortie analogique (Sa) pour une tension calculée (Ui-, i - un comparateur (Al) comparant la tension d'entrée à la tension de référence, - un circuit de commutation et de calcul analogique (Q1,A2-A4) sensible à la sortie du comparateur d'une part pour engendrer et délivrer sur la sortie numérique un élément d'information numérique (bi) représentatif du résultat de la comparaison et d'autre part pour élaborer et appliquer sur ladite sortie analogique, selon ledit résultat, soit une tension (U;;-i) égale au double de la tension d'entrée, soit une tension (U1-i} égale au double de la différence entre la tension d'entrée et la tension de référence, et en ce que - le premier circuit de conversion (CN-I) reçoit sur sa première entrée analogique (El) la tension à convertir (Ue), - le second circuit et les suivants (CN-2-CO ) reçoivent sur leur première entrée analogique (El) la sortie analogique (Sa) du circuit de conversion précédent, - les secondes entrées analogiques (E2) des circuits de conversion sont reliées à une tension de référence commune (Ur), et - les sorties numériques (Sn) des circuits de conversion constituent une sortie parallèle de la valeur numérique (bN-I -bo); 3.Convertisseur selon la revendication 2, caractérisé en ce qu'il comprend en outre un échantillonneurbloqueur (EB > en amont de la première entrée analogique (El) du premier circuit de conversion, un registre de mot numérique (R) relié à la sortie numérique de chaque circuit de conversion et une horloge 4. Convertisseur analogique/numBrique pour la mise en oeuvre du procédé selon la revendication 1, caractérisé en ce qu'il comprend un circuit de conversion unique (C) comportant - une première entrée analogique (El) pour une tension d'entrée (ut), - une seconde entrée analogique (E2) pour une tension de référence (Ur), - une sortie numérique (Sn) pour un élément d'information numérique individuel (bi), et - une sortie analogique (Sa) pour une tension calculée - un comparateur (A11 comparant la tension d'entrée à la tension de référence, - un circuit de commutation et de calcul analogique (Q1,A2-At) sensible à la sortie du comparateur d'une part pour engendrer et délivrer sur la sortie numérique un élément d'information numérique représentatif du résultat de la comparaison et d'autre part pour élaborer et appliquer sur ladite sortie analogique, selon ledit résultat, soit une tension (U1-î) égale au double de la tension d'entrée, soit une tension (Ui-l) égale au double de la différence entre la tension d'entrée et la tension de référence, un sélecteur commandé (S1) monté entre une entrée pour la tension à convertir et la première entrée analogique du circuit de conversion, des moyens d'échantillonnage/blocage (EB;; EB1,B2) montés entre la sortie analogique et la première entrée analogique du circuit de conversion, des moyens (RD) reliés à ladite sortie numérique pour prélever les éléments d'information numérique en succession, et un circuit de commande (H) relié au sélecteur commandé et aux moyens d'échantillonnage-blocage pour effectuer de façon répétée les opérations suivantes : appliquer à la première entrée du circuit de conversion tout d'abord la tension d'entrée à convertir (Ue), puis la tension de sortie analogique (Uî-î) du circuit de conversion, une fois échantillonnée et bloquée, prélever l'élément d'information numérique engendré, et échantillonner et bloquer la nouvelle tension de sortie (Ui -2 )du circuit de conversion. 5. Convertisseur selon la revendication 4, caractérisé en ce que les moyens d'échantillonnage-blocage comprennent deux échantillonneurs-bloqueurs (EB1,EB2) montés en parallèle et commandés par des signaux de commande différents de telle sorte que l'un échantillonne et bloque la tension de sortie analogique (Ui-1) du circuit de conversion pendant que l'autre applique à la première entrée analogique du circuit de conversion une tension de sortie analogique antérieure (U1,), préalablement échantillonnée et bloquée. 6. Convertisseur selon l'une des revendications 4 et 5, caractérisé en ce que chaque échantillonneur-bloqueur comprend deux interrupteurs commandés (S7,S3; S8,S4) en série et, entre le point commun de ces derniers et la masse, un troisième interrupteur commandé (S5; S6) et un condensateur (Cl; C2) montés en parallèle. 7. Convertisseur selon la revendication 6, caractérisé en ce que les interrupteurs commandés sont des interrupteurs CMOS. 8. Convertisseur selon l'une des revendications 2 à 7, caractérisé en ce que le ou chaque circuit de conversion (Cw-1-Co; C) comprend un premier amplificateur opérationnel (Ai), formant le comparateur, monté en boucle ouverte et dont les entrées inverseuse et non-inverseuse sont respectivement reliées aux première et seconde entrées analogiques (E1,E2)., un circuit commutateur (Q1,A2) commmandé par la sortie du premier amplificateur opérationnel et susceptible de délivrer en sortie soit une tension nulle, soit une tension égale à la tension de référence, et un circuit d'amplification (A3,A4) apte à délivrer en sortie une tension égale au double de la différence entre la tension d'entrée et la tension en sortie du circuit commutateur, cette sortie constituant la sortie analogique du circuit de conversion. 9. Convertisseur selon la revendication 8, caractérisé en ce que la sortie numérique (Sn) de chaque circuit de conversion est une sortie logique binaire et est constituée par la sortie du circuit commutateur, la tension de référence (Ur) étant approximativement égale à la tension de niveau logique "haut". 10. Convertisseur selon l'une des revendications 4 et 5, caractérisé en ce que le circuit commutateur comprend un interrupteur à semi-conducteur (Q1) commandé par la sortie du premier amplificateur opérationnel (A1), un second amplificateur opérationnel (A2) dont les deux entrées sont reliées à la seconde entrée (E2) du circuit de conversion par des résistances (R4,R6) et dont l'entrée non-inverseuse est reliée à la masse via une autre résistance (R5} et ledit interrupteur commmandé, ainsi qu'une résistance de contreréaction (R7) montée entre l'entrée inverseuse et la sortie du second amplificateur opérationnel. 11. Convertisseur selon l'une des revendications 8 à 10, caractérisé en ce que le circuit d'amplification comprend un troisième amplificateur opérationnel (A3) dont l'entrée non-inverseuse est reliée à la sortie du circuit commutateur et dont l'entrée inverseuse est reliée à la masse et la sortie par l'intermédiaire de deux résistances (R8,R9), et un quatrième amplificateur opérationnel (A4) dont l'entrée noninverseuse est reliée à la première entrée analogique (El) du circuit de conversion et dont l'entrée inverseuse est reliée à la sortie du troisième amplificateur opérationnel par une résistance (R10) et à sa propre sortie par une autre résistance (R11).