Brevet FR2638866A1 — publié le 19900511

La présente invention concerne la collecte d'erreurs, qui constitue l'une des fonctions d'échantillonnage d'adresses de rangées (RAS) d'un dispositif de tri. Un dispositif matériel de tri employant un procédé classique de collecte d'erreurs tel que celui décrit dans Denshi Tsushin Gakkai Gijutsu Kenkyu Hokokusho (Shingaku Giho, Vol. 86, n 170) CPSY-26 du 26 septembre 1986 est représenté en figures 7 et 8. En figure 7, le dispositif matériel de tri comprend 18 éléments 61 de tri TTL SSI/MSI ou Pi (i = 1-18) montés sur un seul substrat; un pipeline ou circulation des données 62 pour connecter les éléments de tri par l'intermédiaire duquel les données circulent continuellement en synchronisme avec une horloge de commande; et des mémoires locales 63 ou Mi (i = 1-18),avec les première à 12ème mémoires locales RAM, Ml - M12 pour les éléments de tri Pl-P12 montées dans le même substrat que celui des éléments de tri mais la 13ème mémoire locale et les mémoires ultérieures étant montées dans un substrat séparé. La capacité Mi de chaque mémoire locale augmente avec le nombre des étages i suivant la fonction 2i-l;par exemple M1 = 32 B (bytes), M2 = 32 B x 2 = 64 B, M3 - 32 B x 22 = 128 B,... M16 = 32 Bx 216 = 2 MB, M17 = 32 B x 217 - 4MB. En figure 8, les zones hachurées du substrat de mémoire indiquent les parties de celle-ci. Une trieuse 64 constituée des éléments de tri et de mémoires locales et d'un circuit d'attaque 65 forme un système de tri qui comporte 29 substrats. Le système de tri comporte une ligne de commande 66 s'étendant entre le circuit d'attaque 65 et chaque élément 61 et un bus de mémoire 67 pour accéder aux mémoires locales 63 à partir de la mémoire extérieure. En fonctionnement, le système de tri avec 18 éléments de tri, figure 7, peut procéder au tri de 218 ou 262 144 (= N) enregistrements. La donnée de N enregistrements est introduite séquentiellement via la circulation des données 62 dans le premier élément de tri Pi, o le premier enregistrement est chargé dans la mémoire locale Ml. L'enregistrement chargé et le second enregistrement entré sont alors triés, et une chaîne de données de deux enregistrements de long est sortie vers l'élément de tri suivant P2. Les troisième et quatrième enregistrements sont alors triés dans le premier élément de tri, opération suivie par les cinquième et sixième enregistrements. De cette façon, tous les enregistrements sont triés en jeux de deux, et des chaînes de données de deux enregistrements de long sont sorties séquentiellement pour être appliquées à l'élément de tri suivant P2.Dans l'élément de tri P2, la première chaîne des premier et second enregistrements triés est chargée dans la mémoire locale M2. La chaîne chargée et la seconde chaîne des troisième et quatrième enregistrements triés sont alors triées et une chaîne de données de 4 enregistrements de long est sortie pour être appliquée à l'élément de tri suivant P3.De cette façon, deux chaînes de 2 enregistrements de long sont triées dans l'élément de tri P2, deux chaînes de 4 enregistrements de long sont triées dans l'élément de tri P3, et deux chaînes de 2i-1 enregistrements de long sont triées dans l'élément de tri Pi suivant la criculation des données 62. Deux chaines de 131 072 enregistrements de long sont triées dans le 18ème élément de tri P18, et la donnée triée de 262 144 (= N) enregistrements de long est fournie comme sortie finale. Dans le procédé classique de collecte d'erreurs, lorsqu'un élément de tri devient hors service, les types et caractéristiques d'une erreur dans un rapport à la structure supérieure augmentent avec le nombre des étages des éléments de tri à cause de la connexion par pipeline des éléments de tri de sorte qu'il est difficile de traiter l'erreur. De plus, il est également difficile de terminer le moment auquel l'erreur est collectée. Par exemple, s'il y a un défaut sur le bus de données entre deux éléments de tri, le contrôle de parité du bus est sans objet pendant la collecte de l'information sur le défaut irrégulier. En outre, si l'un des éléments de tri à intégration à grande échelle (LSI) devient hors service, les types et caractéristiques d'une erreur augmentent avec le nombre des étages des éléments de tri à cause de la connexion par pipeline des éléments de tri de sorte que le processus de rapport à la structure supérieure devient compliqué. En outre, à cause de la connexion linéaire, du traitement parallèle par pipeline, un défaut dans un élément de tri invalide les éléments de tri ultérieurs pour exécuter l'opération de tri. En conséquence, la présente invention a pour objet un procédé de collecte d'erreurs pour un système de tri, grâce auquel il est facile d'exécuter le traitement des erreurs, même si les types et caractéristiques augmentent avec le nombre des étages des éléments de tri. La présente invention a pour autre objet un procédé de collecte d'erreurs pour un système de trieuse dans lequel le contrôle de parité du bus est utile pendant la collecte de l'information sur le défaut irrégulier lorsqu'il y a un défaut sur un bus de données entre des éléments de tri. La présente invention a encore pour objet un procédé de collecte d'erreurs pour un système de tri, qui facilite l'analyse des erreurs par la structure supérieure, d'o non seulement l'extension de la fonction RAS mais encore la simplification du processus de rapport à la structure supérieure. La présente invention a pour autre objet un procédé de collecte d'erreurs pour un système de tri qui est capable d'exécuter le tri même si un élément de tri devient hors service. Selon un aspect de la présente invention, on prévoit un procédé de collecte d'erreurs pour un système de tri, qui comprend les étapes consistant à interrompre immédiatement le tri dans les éléments de tri de tous les étages lorsque l'un des éléments de tri détecte un défaut qui invalide le processus de tri; à rapporter les contenus d'une erreur à la structure supérieure; à analyser l'erreur et à redémarrer le tri. Selon un autre aspect de la présente invention, on prévoit un procédé de contrôle d'erreurs pour un système de tri, qui comprend les étapes consistant à interrompre le tri dans des éléments de tri de tous les étages à l'issue du tri lorsque l'un des éléments de tri détecte une erreur permise par le tri; à rapporter les contenus d'une erreur; à analyser l'erreur; et à redémarrer le tri. Selon un autre aspect de la présente invention on prévoit un procédé de contrôle d'erreurs pour un système de tri, qui comporte les étapes consistant à interrompre immédiatement le tri dans les éléments de tri de tous les étages lorsque l'un des éléments de tri détecte une erreur d'invalidation du tri; à rapporter les contenus d'une erreur; à analyser l'erreur; et à diriger la chaîne des données du tri de l'élément de tri Pj-l à l'élément de tri Pj+l en sautant l'élément de tri Pj qui s'est avéré défectueux dans l'étape d'analyse ci-dessus, d'o la poursuite du processus de tri. Selon encore un autre aspect de la présente invention, on prévoit un procédé de contrôle d'erreurs pour un système de tri, qui comprend les étapes consistant à interrompre le tri dans des éléments de tri dans tous les étages à l'issue du tri lorsque l'un des éléments de tri détecte un défaut permis par le tri; à rapporter les contenus d'une erreur; à analyser l'erreur; et à diriger la chaîne des données de tri de l'élément de tri Pj-l à l'élément de tri Pj+l en sautant l'élément de tri Pj qui s'est avéré défectueux dans l'étape d'analyse ci-dessus, d'o la poursuite du processus de tri. La présente invention sera bien comprise lors de la description suivante faite en liaison avec les dessins ci-joints dans lesquels: La figure 1 est un schéma sous forme de blocs d'un processeur d'erreurs dans un élément de tri employant un procédé de collecte d'erreurs selon un mode de réalisation de l'invention; La figure 2 est un schéma sous forme de blocs d'une unité de tri constituée de n éléments de tri connectés linéairement ou en pipeline; La figure 3 représente les contenus d'un signal d'état lorsqu'une adresse irrégulière est engendrée lors de l'accès à une mémoire locale dans le mode de réalisation précédent; La figure 4 représente les contenus d'un signal d'état lorsqu'aucune adresse irrégulière n'est engendrée dans le mode de réalisation précédent; La figure 5 est un organigramme représentant la façon avec laquelle la structure supérieure lit les contenus d'une erreur; La figure 6 est un organigramme représentant la manière de produire un drapeau pour exécuter la commande du saut d'un étage défectueux; La figure 7 est un schéma sous forme de blocs d'un dispositif matériel de tri; et La figure 8 est une vue en perspective du dispositif matériel de tri de la figure 7. En figure 7, on a représenté l'organisation d'un dispositif de tri de façon à ne pas le répéter ici. En figure 1, un signal O de remise à zéro est fourni pour remettre à zéro l'élément de tri. Un signal d'état 1 indique les contenus d'un registre d'état d'erreurs.Un signal 2 d'erreur "1" signifie un défaut qui invalide la poursuite du tri. Un signal 3 d'erreur "O" signifie un défaut qui permet la poursuite du tri. Un signal d'arrêt 4 stoppe temporairement tous les éléments de tri. Un signal de sélection 5 désigne un élément de tri spécifié. Un signal de lecture 6 est un signal d'échantillonnage pour lire le signal d'état 1. Le processeur d'erreurs comprend un sélecteur 7, 4/1, des sélecteurs 8, 8/1, un registre 9 d'état d'erreurs pour stocker les signaux d'état d'erreurs, un registre 10 d'adresses d'erreurs pour stocker des signaux d'adresses d'erreurs, et un compteur 11 à 5 bits, tous étant interconnectés comme cela est représenté en figure 1. En figure 2, les éléments de tri en pipeline sont connectés à la structure supérieure. L'unité de tri comporte l'élément de tri 12 du premier étage, l'élément de tri 13 du second étage, l'élément de tri 14 du n-ième étage, une structure supérieure ou circuit d'attaque 15 pour le tri, un décodeur 16 pour décoder un signal 18 de sélection d'éléments de tri LSI de plusieurs bits de long pour désigner des éléments de tri respectifs 12, 13... 14, et un bus de données 17 par l'intermédiaire duquel les enregistrements à trier sont transmis.Des signaux 19,20 21 de sélection des éléments de tri sont les sorties décodées du signal 18. Des résistances de montée 22 sont fournies pour stabiliser les niveaux des sorties à trois états de collecteurs ouverts. Un signal 23 d'horloge de référence est fourni pour synchroniser les signaux, tels que "O", "4" et "6", appliqués aux éléments de tri respectifs 12-14 à partir de la structure supérieure 15. La trieuse de ce mode de réalisation est la même que celle de la figure 7, et l'on n'en répétera pas la description. On procèdera maintenant à la description du fonctionnement. En figure 1, lorsque le signal d'arrêt 4 et le signal de sélection 5 sont rendus significatifs, la sortie du sélecteur 7, 4/1, qui est un sélecteur de bit d'information sur un défaut est connectée au signal d'état 1. Par conséquent, les éléments de tri 12-14 sont connectés au signal d'état 1 à la façon de multipoints comme on le voit le mieux en figure 2. Lorsqu'un élément de tri détecte un défaut, le signal 2 d'erreur "1" ou le signal 3 d'erreur "O" sont rendus significatifs au bord arrière d'un cycle du signal 23 d'horloge de base.Lors de la réception du signal 2 d'erreur "1", la structure supérieure 15 rend significatif le signal d'arrêt 4 pour arrêter les éléments de tri. Lors de la réception du signal 3 d'erreur "O", par ailleurs, la structure supérieure 15 ne rend pas significatif le signal d'arrêt 4 pour arrêter les éléments de tri jusqu'à ce que le dispositif de tri ait achevé le processus de tri. La structure supérieure 15 lit alors l'information sur le défaut en provenance des registres 9 et 10 de l'élément de tri arrêté à la façon de bits sériels en synchronisme avec le signal de lecture 6. Les contenus en matière de défaut de l'information binaire sont commutés d'un bit toutes les fois qu'il y a transmission du signal de lecture 6. Le processus précédent se répète pour les n-étages des éléments de tri 1 à n. Cette opération est effectuée jusqu'à ce que tous les bits dans les registres 9 et 10 soient lus pour l'élément de tri dont on a rapporté le défaut. Dans le cas o aucune information de défaut n'est contenue, seul le bit d'état d'erreur du registre 9 est lu, et aucune adresse de mémoire locale n'est lue lorsqu'il se produit une erreur CCE. En figures 3 et 4, l'information sur le défaut est exprimée en unités binaires. L'apparition d'une adresse irrégulière dans une mémoire locale est déterminée par le bit avant le plus à gauche. D'une façon similaire, chaque bit reçoit une certaine signification. En figure 5, on a représenté le processus pour la lecture des contenus d'une erreur après rapport de l'erreur dans l'unité de tri. Lorsque l'apparition d'une erreur d'invalidation de tri qui invalide la poursuite du tri est détectée (étape SO), la structure supérieure 15 rend significatif le signal d'arrêt 4 pour stopper tous les éléments de tri 1214 (étape S1) et initialise à "1" une variable i pour l'investigation de l'étage d'un élément de tri ainsi qu'une variable j pour l'investigation du nombre de bits stockés dans le registre 9 d'état d'erreurs (étape S2). Alors, le signal de sélection 5 est rendu significatif pour spécifier l'élément de tri-cible Pi (étape S3). Lorsque le signal d'état 1 est considéré comme significatif (étape S4), la structure supérieure 15 envoie le signal 6 de lecture d'échantillonnage (étape S5), lit le signal 1 d'état des bits sériels à la façon de bits sériels pour vérifier et stocker l'information d'erreur (étape S6), et incrémente de un la variable j (étape S7). Lorsque le signal d'état s'avère significatif dans l'étape S4, il y a détermination du fait que le circuit de rapport d'erreur lui-même est défectueux (étape S8). Lorsque la variable j s'avère égale ou inférieure au nombre des bits N dans le registre 9 (étape S9), le processus revient à l'étape S5. Lorsque la variable j est supérieure au nombre de bits N, les 32 bits d'état sont lus.Si tous les bits sont "1", alors il y a détermination du fait qu'une adresse irrégulière se produit lors de l'accès à la mémoire locale (étape S1O). Si tous ne sont pas "1", la variable i est alors incrémentée de un (étape Sll). Lorsque la variable i s'avère égale ou inférieure au nombre des étages M (étape S12), le processus revient à l'étape S3, avec j = 1. Lorsque la variable i est supérieure au nombre d'étages M, le signal O de remise à zéro est appliqué à tous les éléments de tri 12-14 pour effacer l'information de défaut dans les éléments de tri (étape S13), et un tri est redémarrée (étape S14). Les éléments de tri Pi, chacun ayant cinq broches de signaux d'entrée/sortie pour le signal d'erreur "O", le signal d'erreur "1", le signal d'état, le signal de sélection, et le signal de lecture et un registre de stockage de l'information sur les erreurs, sont mis en pipeline. Les signaux d'erreur "1" et "0" sur les deux sorties à drain ouvert 2 et 3 de chaque élément de tri sont câblés OU pour fournir chaque rapport à la structure supérieure 15 du dispositif de tri. Le signal d'état 1 à la sortie tri-état de chaque élément de tri est appliqué à la structure supérieure 15 via un bus pour rapporter les contenus d'une erreur dans l'élément de tri. Lors de la réception du rapport, la structure supérieure 15 collecte et analyse l'erreur. Avec le mode de réalisation précédent, un nombre donné d'éléments de tri peuvent fournir des rapports simultanés d'erreurs à la structure supérieure 15 via la connexion câblée OU ci-dessus. La connexion du bus permet de rapporter en séquence les contenus en erreur d'un élément de tri spécifié. Selon le mode de réalisation précédent, un trajet pour collecter l'information de défaut et un registre pour stocker l'information d'erreur sont prévus dans l'élément de tri et un trajet est fourni entre la structure supérieure et chaque élément de tri pour rapporter une erreur à la structure supérieure de façon que l'instant du rapport soit différencié en fonction du degré d'un défaut (s'il est possible de poursuivre le tri ou non), permettant à la structure supérieure de collecter, analyser et déterminer l'information détectée sur le défaut. En figure 6, on a représenté le processus de production d'un drapeau pour la commande du saut d'un état défectueux. Le tri est redémarré dans les éléments de tri de tous les étages (étape N1). Lorsqu'il se produit une erreur d'invalidation du tri (étape N2), le déroulement de la figure 5 est exécuté (étape N3). Si l'erreur après le redémarrage est en concordance avec l'erreur précédente (étape N4), un étage de défaut fixé est déterminé, et un mot de commande pour initialiser un processus de saut d'un étage défectueux est initialisé (étape N5), et le tri dans lequel l'étage spécifié est contourné est redémarré (étape N6). On décrira maintenant le fonctionnement de l'ensemble. Selon le déroulement de la figure 5, la structure supérieure 15 lit les contenus d'une erreur dans l'unité de tri qui comporte les éléments de tri et les mémoires locales.Les contenus sont stockés en correspondance avec les éléments respectifs de tri Pi. Lorsque le rapport des contenus d'une erreur est achevé pour tous les éléments de tri, un signal O de remise à zéro est entré dans tous les étages de l'unité de tri pour redémarrer le tri. Lorsqu'il se produit une erreur d'invalidation du tri, le rapport et le stockage des contenus d'une erreur sont effectués selon le déroulement de la figure 5. Si les contenus d'une erreur ne correspondent pas aux contenus précédents, le tri est de nouveau démarré dans tous les étages en conformité avec le déroulement de la figure 5. Si les contenus d'une erreur concordent avec les contenus antérieurs, un défaut fixe est trouvé et un mot de commande de l'initialisation qui établit un drapeau pour éviter le tri dans l'élément de tri-cible Pj est initialisé pour redémarrer le tri. Plus précisément, le mot de commande de l'initialisation est décalé d'un bit dans l'élément de tri Pi et appliqué à l'élément de tri Pi+l. Par exemple, le mot spécifié pour l'initialisation est établi à 0004 (H) de manière à sauter seulement le troisième étage et à 0010 (H) de manière à sauter seulement le cinquième étage. Lorsque le mot spécifié est établi à OOOF (H) de manière à commencer le tri à partir du cinquième étage en sautant les étages un à quatre, l'élément de tri Pi commence la lecture à partir du bit le moins significatif (LSB) le plus à droite et fait un décalage bit par bit de façon que chaque élément de tri Pi décide si le tri est possible ou non dans son étage en recherchant la présence ou l'absence d'un bit. Plus précisément, s'il y a un bit (= 1), l'élément de tri saute le tri et envoie l'enregistrement à l'étage suivant. S'il n'y a pas de bit (= 0), l'élément de tri exécute le tri et envoie le résultat à l'étage suivant. De cette façon, le mécanisme de contournement de l'étage défectueux est établi. Comme on l'a décrit ci-dessus, l'unité de tri est équipée d'un mécanisme de contournement d'un étage défectueux fixé qui comporte cinq signaux (erreur "O",erreur "1", état, sélection, et lecture) pour rapporter un défaut et les contenus à la structure supérieure 15, dans laquelle le mot spécifié dans le mot de commande d'initialisation des enregistrements qui indique intitulé de tête des enregistrements de tri est décalé d'un bit pour chaque transfert à l'étage suivant des éléments de tri en pipeline et, en initialisant le mot spécifié dans le mot de commande de l'initialisation des enregistrements d'entrée de manière à contourner l'étage j pour l'élément de tri Pj dont la structure supérieure a déterminé qu'il a un défaut fixé, structure qui a reçu un rapport de défaut en provenance de l'unité de tri, le tri est sauté jusqu'à l'élément de tri Pj+l à partir de l'élément de tri Pj-i en omettant l'élément de tri Pj pour poursuivre le processus de tri. En d'autres termes, il est possible de continuer le processus de tri en mettant en pipeline n éléments de tri Pi, chacun ayant cinq broches d'entrée/sortie pour collecter 1l l'information sur les défauts, le câblage OU des signaux d'erreurs aux deux sorties des drains ouverts de chaque élément de tri pour rapporter une erreur dans l'unité de tri à la structure supérieure 15, connectant le signal d'état d'erreur à la sortie à trois états de chaque élément de tri à la structure supérieure 15 via des bus provenant de tous les étages pour rapporter les contenus en réponse à l'état d'erreur lu dans chaque étage à partir de la structure supérieure 15, et dirigeant la donnée de tri vers l'étage suivant sans aucune modification en sautant l'étage que la structure supérieure 15 a trouvé comme étant défectueux. Avec le mode de réalisation précédent, le dispositif de traitement des erreurs dans l'unité de tri ayant des éléments de tri en pipeline est divisé en deux groupes selon les contenus d'une erreur; l'un nécessitant une analyse immédiate de l'erreur et l'autre n'imposant aucune analyse immédiate. En lisant le registre des erreurs d'un élément de tri dans chaque cas, il est possible de fournir non seulement un traitement facile des erreurs sans perdre de la souplesse mais aussi une analyse aisée des erreurs dans la structure supérieure. Quand un élément de tri ou une partie d'une mémoire locale a un défaut fixé, l'étage défectueux est sauté pour poursuivre le processus de tri de façon qu'il ne soit pas nécessaire de remplacer le dispositif défectueux, étendant ainsi la fonction RAS de l'unité de tri. Les défauts invalidant le tri comprennent les erreurs multiples dans la mémoire locale CCE, les erreurs de parité dans les données d'entrée et le microprogramme de commande, les erreurs d'ordre des drapeaux et les adresses irrégulières en mémoire locale. La fonction RAS peut être étendue en doublant le registre d'un élément de tri ou en ajoutant un bit de parité au bus de données. L'information sur l'adresse d'une erreur peut être étendue à l'adresse d'un registre interne en plus de l'adresse irrégulière d'une mémoire locale et l'adresse en mémoire locale d'une erreur CCE. Le mécanisme de contournement de l'étage défectueux est effectif pour le défaut fixé d'une mémoire locale en plus du défaut fixé d'un élément de tri de sorte qu'il peut être utilisé pour le diagnostic du dispositif pour produire pratiquement les mêmes résultats que dans le mode de réalisation ci-dessus. Comme on l'a décrit ci-dessus, selon un aspect de la présente invention, même si les types et caractéristiques d'une erreur augmentent avec le nombre des étages des éléments de tri, il est possible de simplifier le processus d'erreur sans perdre les propriétés générales d'une machine en parallèle.S'il y a un défaut sur le bus de données entre les éléments de tri, le contrôle de parité du bus est utile pendant la collecte de l'information sur le défaut irrégulier. De plus, il est facile d'analyser les erreurs dans la structure supérieure, d'o l'extension de la fonction RAS. Selon un autre aspect du mode de réalisation, il est possible de simplifier le processus du rapport d'une erreur à la structure supérieure. De plus, même si l'élément de tri d'un étage intermédiaire devient défectueux, il est possible de poursuivre le tri. La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle es au contraire susceptible de modifications et de variantes qui apparaîtront à l'homme de l'art. REVENDICATIONS 1 - Procédé de collecte d'erreurs pour un dispositif de tri ayant n éléments de tri en pipeline Pi (i = 1 - n) du même type et n mémoires locales Mi (i = 1 - n) chacune connectée à un élément de tri correspondant (12-14) ayant une capacité de mémoire d'au moins 2i-1 mots de long, caractérisé en ce qu'il comprend les étapes consistant à: - stopper immédiatement le tri dans les éléments de tri lorsque l'un des éléments de tri détecte un défaut d'invalidation du tri; - rapporter les contenus d'une erreur à une structure supérieure (15); - analyser l'erreur; et - redémarrer le tri. 2 - Procédé de collecte d'erreurs pour un dispositif de tri comportant n éléments de tri en pipeline Pi (i = 1 - n) du même type et n mémoires locales Mi (i = 1 - n) chacune connectée à un élément de tri correspondant (12-14) et ayant une capacité de mémoire d'au moins 2i-i mots de long, caractérisé en ce qu'il comprend les étapes consistant à: - stopper le tri dans les éléments de tri à l'issue du tri lorsque l'un des éléments de tri détecte un défaut admis du tri; - rapporter les contenus d'une erreur à une structure supérieure (15); - analyser l'erreur; et - redémarrer le tri. 3 - Procédé de collecte d'erreurs pour une unité à éléments de tri ayant n éléments de tri en pipeline Pi (i = 1 - n) du même type et n mémoires locales Mi (i - 1 - n) chacune étant connectée à l'élément de tri correspondant et ayant une capacité de mémoire d'au moins 2i-1 enregistrements de long, caractérisé en ce qu'il comprend les étapes consistant à: - stopper immédiatement le tri dans les éléments de tri lorsque l'un deux détecte un défaut d'invalidation du tri, - rapporter les contenus d'une erreur à une structure supérieure, - analyser l'erreur, et - diriger une chaîne de données de tri entre un élément de tri Pj-l et un élément de tri Pj+l sautant un élément de tri Pj qui s'avère défectueux dans l'étape d'analyse de manière à poursuivre le tri. 4 - Procédé de collecte d'erreurs pour une unité à éléments de tri ayant n éléments de tri en pipeline Pi (i = 1 - n) du même type et n mémoires locales Mi (i = 1 - n) chacune connectée à l'élément de tri correspondant et ayant une capacité de mémoire d'au moins 2i-1 enregistrements de long, caractérisé en ce qu'il comprend les étapes consistant - stopper le tri dans les éléments de tri à l'issue du tri lorsque l'un des éléments de tri détecte un défaut admis du tri; - rapporter les contenus d'une erreur à une structure supérieure; - analyser l'erreur; et - diriger une chaîne de données de tri entre un élément de tri Pj-l et un élément de tri Pj-l sautant un élément de tri Pj qui s'avère défectueux dans l'étape d'analyse, d'o il résulte la poursuite du tri.