Brevet FR2641402A1 — publié le 19900706

"Circuit de lecture parallèle pour le test de mémoires à haute densité". La présente invention concerne un circuit de lecture parallèle destiné au test de mémoires à haute densité et, en particulier, un circuit de lecture parallèle qui peut lire un nombre de données supérieur au nombre de bus de données existants dans une plaquette pendant chaque cycle de test lors du processus de lecture parallèle de plusieurs bits de données provenant des cellules de mémoire en fournissant des données de configuration de test en vue de contrôler la présence éventuelle de défauts dans les plaquettes de mémoires à haute densité que l'on fabrique, de manière à réduire de manière efficace le temps nécessaire pour les tests. Récemment, dans les domaines de fabrication relatifs aux semi-conducteurs, on a fortement développé des vitesses de fonctionnement élevées et des densités élevées en liaison avec l'avance de la communication de l'information, ce qui a eu pour résultat que l'on a mis sur le marché des éléments de mémoire de quelques mégabits ou même de dizaines de mégabits. C'est un fait qu'un niveau élevé de technologie fine de fabrication est nécessaire pour produire de telles mémoires à haute densité et que la nature des éléments de mémoire nécessite que l'on effectue un test parfait avant que ces mémoires ne soient livrées. Cependant, plus la densité de la cellule de mémoire comprise dans une seule plaquette est élevée, plus la procédure de test de la cellule est compliquée. Ce n'est pas seulement cela, mais il est nécessaire également de prévoir un temps plus long pour réaliser le test si bien que l'on se heurte graduellement à des problèmes dans ce domaine. Le temps de test nécessaire par circuit est un facteur important du point de vue de la productivité et c'est la raison pour laquelle on a fait récemment de gros efforts pour améliorer l'efficacité du Test, parallèlement avec les efforts effectués pour augmenter la densité de la plaquette. C'est ainsi que l'on a conçu ce que l'on appelle la testabilité qui comprend les possibilités de commande (possibilités de commande de la structure interne à partir des bornes d'entrée de la plaquette) et les possibilités d'observation (possibilités d'observer l'état fonctionnel de la structure interne à partir des bornes de sortie de la plaquette) et, dans ce but, on prend en considération le fonctionnement de commande de la plaquette, soit qu'un noeud de test est inséré dans la plaquette, soit qu'un trajet de test est formé au moyen d'un multiplexeur, en vue de renforcer les possibilités de test de la plaquette. Cependant, lorsque l'on considère les possibilités d'observation qui font l'objet de la présente invention, il existe un schéma de test conventionnel qui est réalisé de telle manière que, pour fournir des possibilités d'observation spécialement en ce qui concerne les éléments de mémoire active, on extrait plusieurs bits de données provenant de chaque bloc de réseau de cellules, ces bits étant extraits un par un au moyen d'un multiplexeur; ces bits sont fournis, par l'intermédiaire de bus de données respectifs, à un comparateur qui est disposé sur la borne d'entrée d'un circuit tampon de sortie; ce comparateur détecte l'identité entre les données de sortie qui sont lues à partir des entrées prédéterminées de configuration de test qui sont, en ce qui les concerne les mêmes pour toutes les cellules, de manière à détecter tout mauvais fonctionnement de chaque cellule. Conformément à ce schéma, un bus de données peut transporter une donnée et, par conséquent, dans le cas o on lit plusieurs bits de données parallèlement, à partir des réseaux respectifs de cellules, le nombre de bits de données pouvant être testés est limité au nombre de bus de données, ce qui a pour résultat que la réduction du temps nécessaire pour réaliser le test de l'ensemble du réseau de cellules est limité de manière correspondante. Un tel problème devient plus sérieux lorsque la densité des éléments de mémoire est augmentée, ce qui, finalement, apporte même l'inconvénient que le nombre des éléments de mémoire pouvant être testés par unité de temps est encore diminué. C'est pourquoi l'objet de la présente invention est de fournir un circuit de lecture parallèle pour le test de mémoires à haute densité dans lequel on peut tester, en un instant, en parallèle un nombre de bits de données plus grand que le nombre des bus de données existants sans modifier beaucoup la structure existante de la plaquette, de manière à réduire de manière efficace le temps global nécessaire pour le test. Dans ce but, le circuit de lecture parallèle de la présente invention est constitué comme décrit ci- dessous. Un amplificateur de détection individuel est installé à chaque ligne de sortie de données de chaque réseau de cellule, et de ce fait, les nombreux bits de données obtenus en accédant à chaque réseau de cellules, sont amplifiés au moyen desdits amplificateurs de détection respectifs pour les envoyer à un comparateur de palier avant correspondant qui est prévu avec chaque réseau de cellule. Les réseaux de cellules sont tous alimentés avec les mêmes valeurs de bits en accord avec la configuration de test d'entrée et le comparateur dans lequel les données de sortie provenant des blocs de réseau de cellules sont envoyées compare les nombreux bits les uns avec les autres pour décider de ia correspondance entre les nombreux bits de données de sortie. De cette manière, le comparateur forme de nouvelles données constituées par le résultat de la comparaison pour les envoyer aux bus de données respectifs. Le comparateur de front arrière branché entre les extrémités desdits bus de données et la borne d'entrée du circuit tampon de sortie compare de manière collective, les premières données de comparaison qui sont transmises par l'intermédiaire des bus de données considérés à partir de chacun desdits comparateurs de front avant des réseaux de cellules mentionnés ci- dessus. Ainsi, le comparateur de front arrière donne les résultats finaux de la comparaison de données pour les blocs de réseaux de cellules respectifs en vue de les envoyer par l'intermédiaire du circuit tampon de sortie au noeud de sortie. Comme décrit ci-dessus, l'effet d'obtention de plusieurs bits de données à partir de chaque réseau de cellules peut être réalisé pour chaque bus de données et, de ce fait, on peut lire en parallèle dans chaque cycle de lecture de test un nombre de bits de données qui est plus élevé que le nombre des bus existants, ce qui réduit énormément le temps de test pour le fonctionnement de la cellule de mémoire par rapport à la méthode conventionnelle. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui suit d'un mode de réalisation préféré de l'invention, en référence aux dessins ci-annexés sur lesquels: - la figure 1 représente le circuit de lecture parallèle connu pour le test de mémoires à haute densité, - la figure 2A représente un exemple de comparateur de bus constituant l'organe de test dans les circuits de la figure 1, - la figure 2B est une table de vérité pour définir le fonctionnement du comparateur de bus représenté à la figure 2A, et - la figure 3 représente le circuit de lecture parallèle pour le test de mémoires à haute densité conforme à la présente invention. 26 4 1 4 0 2 La figure 1 représente un circuit de lecture parallèle de type conventionnel, pour des mémoires à haute densité, dans lequel on prévoit des organes de test du type à lecture parallèle. Sur cette figure, les références CAl - CA4 indiquent respectivement des réseaux de cellules de mémoires qui sont connectés par l'intermédiaire d'une pluralité de lignes de données d'entrée/sortie (qui seront appelées plus loin "lignes de données"), Ll - L4 à des circuits tampons d'entrée (non représentés) et, dans le même temps, sont également reliés à des multiplexeurs de lignes de données MX1 - MX4. Les lignes de sortie desdits multiplexeurs MXl - MX4 sont reliées respectivement à des amplificateurs de détection SA1 - SA4. Des entrées de.configuration de test Di qui ont, chacune, des contenus identiques sont mémorisées par l'intermédiaire de chaque trajet d'écriture parallèle dans chaque cellule de mémoires afin d'être accessibles simultanément en mode parallèle. Lorsque les données de sortie du bloc de réseaux de cellules CAl - CA4 qui sont désignées par un signal d'adresse de colonne CAS sont envoyées, par l'intermédiaire des lignes de données correspondantes Ll - L4, aux multiplexeurs MX1 - MX4 en mode écriture (WE = 1), un dispositif de commande de multiplexeur MXC engendre des signaux d'horloge de commande CKl - CK4 qui sont envoyés aux multiplexeurs MXl MX4. Ensuite, les multiplexeurs MXl - MX4 sélectionnent respectivement une ligne de données parmi une pluralité des lignes de données L1 - L4 (on a représenté des lignes de données à 4 chiffres bits sur la figure) et ils envoient leurs données de sortie aux amplificateurs de détection SAl - SA4 dans lesquels les données sont amplifiées puis envoyées aux bus de données respectifs DBl - DB4. En outre, les bus de données DB1 - DB4 sont reliés respectivement par l'intermédiaire de sélecteurs de bus BS1 - BS4 à la borne d'entrée d'un circuit tampon de sortie OB et sont également reliés à un comparateur de bus BCM. Ce comparateur de bus BCM compare les données multiples qui lui sont envoyées par l'intermédiaire desdits bus de données DB1 - DB4 pour contrôler la correspondance entre les données multiples et les données qui en résultent sont transmises aux circuits tampons de sortie OB. Dans le mode de test (TST = 0), pour le test de la fonction appropriée des blocs de réseau de cellules de mémoires, un dispositif de commande de comparateur de bus BCC engendre un signal d'horloge de validation CE pour activer le comparateur de bus BCM lorsqu'un dispositif de commande de sélecteur de bus BSC réinitialise tous les signaux de validation de sélection de bus SE1 - SE4 pour désactiver tous les sélecteurs de bus BS1 - BS4. Par conséquent, en mode test, les données de sortie sélectionnées au moyen de chacun des multiplexeurs MXl - MX4 à partir des données de sortie multiples qui sont lues à partir des réseaux de cellules respectifs sont respectivement amplifiées dans les amplificateurs de détection SA1 SA4 et, ensuite, elles sont envoyées, par l'intermédiaire des bus de données correspondantes DB1 - DB4 au comparateur de bus BCM. Ensuite, le comparateur de bus BCM compare lesdites données provenant desdits bus de données respectifs DB1 - DB4 pour vérifier la correspondance entre elles et les données résultantes ainsi formées sont envoyées sur le circuit tampon de sortie et sur un noeud de sortie DO de manière séquentielle. Les données qui atteignent finalement le noeud de sortie DO, représentent respectivement un état de fonctionnement "BON" ou "MAUVAIS" de chaque élément de mémoire ou en cours de test. L'opération de comparaison du comparateur de bus BCM sera décrit plus en détail en référence à la figure 2. Pour des raisons de commodité, les bus de données DB1 - DB4 sont représentés sous forme de bus positifs sur la figure 1, mais, si l'on regarde les choses de manière stricte, ils seront constitués de bus positifs DB1 - DB4 et de bus négatifs (ou bus complémentaires) DBl1 - DB4 comme cela est représenté sur la figure 2A. Le comparateur de bus BCM comprend une porte ET à 4 entrées G1 qui reçoit les bus positifs DB1 - DB4 sur ses lignes d'entrée, ainsi qu'un inverseur G2 pour inverser la sortie de la porte ET G1 et une autre porte ET à 4 entrées GB1 recevant les bus négatifs DB-1 - DB4 sur ses lignes d'entrée ainsi qu'un inverseur GB2 pour inverser la sortie de la porte E- GB1. Avec un tel montage, dans le cas o des entrées de configuration de tests appliquées à toutes les cellules mémoires sont toutes des "1", si toutes les données de sortie apparaissant par l'intermédiaire de bus de données DB1 - DB4 sont des "1", alors, comme on peut le voir sur la figure 2, la sortie du comparateur de bus BCM sera Q = 1, Q = O, ce qui représente un état de fonctionnement "BON" des blocs de réseau de cellules testés. Cependant, dans le cas o les entrées de configuration de tests sont toutes des "0", si les données des sorties apparaissant par l'intermédiaire des bus de données DB1 sont des "0", alors la sortie du comparateur de bus BCM qui est également représenté sur la figure 2B, deviendra Q = O, Q = 1, ce qui représente également un état de fonctionnement "BON" des blocs de réseaux de cellules testés. Par ailleurs, en dépit du fait que les entrées de configuration de test sont toutes des "1" ou des "0", si les données de sortie apparaissant par l'intermédiaire des bus de données DB1 - DB4 sont partiellement des "1" et partiellement des "0", contrairement aux deux cas mentionnés ci-dessus, alors le comparateur de bus fournit Q = Q = 0, ce qui représente un état de fonctionnement "MAUVAIS" des blocs de réseaux de cellules testés. On va décrire maintenant le cas o l'ensemble de circuits de la figure 1 est dans un mode de fonctionnement normal différent d'un mode test. Dans un mode de fonctionnement normal (TST = 1) le dispositif de commande de comparateur de bus BCC va forcer le comparateur de bus à l'état désactivé en fixant les signaux d'horloge de validation du comparateur de bus CE à "1", alors que le dispositif de commande de sélecteur de bus BSC engendre des signaux de validation de sélection de bus SE1 - SE4 selon une séquence prédéterminée pour activer les sélecteurs de bus BSl - BS4. Par conséquent, dans le mode de fonctionnement normal, chacun des multiplexeurs MXl - MX4 disposé respectivement avec chaque bloc de réseau de cellules sélectionne une des lignes de données multiples et envoie les données à l'amplificateur de détection correspondant parmi les amplificateurs SA1 - SA4 afin d'y amplifier les données. Les données ainsi amplifiées sont transportées par les bus de données individuels DB1 - DB4 mais on ne peut transmettre de manière sélective au tampon de sortie OB que certaines données sur le seul bus de données couplé avec le sélecteur de bus activé. En utilisant un tel processus de lecture, on accède normalement qu'à un bit de données dans l'élément de mémoire à chaque fois. Comme cela ressort de la description ci- dessus, dans la structure représentée à la figure 1, un bus de données transporte un bit de données, et de ce fait, dans le cas o il faut faire un test avec des bits multiples de données provenant de chaque bloc de réseau de cellules au moyen d'un processus de lecture parallèle, le nombre de bits pouvant être testés pendant un cycle de test est limité au nombre de bus de données qui sont impliqués dans un système mémoire. Par conséquent, cela prendra beaucoup trop de temps pour réaliser le test en accédant à toutes les informations 2 6 4 1 4 0 2 de données qui sont mémorisées dans tous les blocs de réseaux de cellules. La figure 3 représente le circuit de lecture parallèle destiné à tester la mémoire et qui permet de surmonter l'inconvénient décrit ci-dessus. Les éléments semblables à ceux de la figure 1 ont été indiqués par les mêmes références, alors que les éléments qui sont semblables dans leur fonctionnement, sont indiqués par des marques supérieures ou des barres portées sur les mêmes références que celles de la figure 1. Le seul élément du dispositif de la figure 3 qui la rend différente du dispositif de la figure 1 sera décrit ci- dessous. Des amplificateurs de détection de lignes de données individuelles SAll - SA14, SA21 - SA24, SA31 - SA34, et SA41 - SA44 sont branchés respectivement sur chaque ligne de données de plusieurs groupes des lignes de données multiples Li - L4 dont chaque groupe est branché respectivement sur chacun des blocs de réseaux de cellules CAl - CA4. Ainsi, les sorties desdits amplificateurs individuels de détection de lignes de données qui sont produites dans un mode de test rapide (FTS = 0) sont envoyées sur chacun des comparateurs de lignes de données LCM1 - LCM4 qui sont respectivement prévus pour chaque bloc de réseau de cellule de telle manière que l'identité entre lesdits bits de données multiples provenant de chaque bloc de réseau puisse être vérifiée. Les données qui en résultent après le contrôle de l'identité des sorties desdits amplificateurs individuels de détection de lignes de données sont envoyées, au moyen des comparateurs des lignes de données LCM1 - LCM4, au bus correspondant parmi les bus de données DB1 - DB4. Alors que lesdits amplificateurs individuels de détection de lignes de données sont activés en mode de test rapide (F-S = 0), les multiplexeurs MX1 - MX4 des lignes de données à bits multiples L1 - L4 sont désactives lorsque les signaux d'horloge CKl - CK4 engendrés par le dispositif de commande de multiplexeur MXC' sont réinitialisés. Dans le mode de fonctionnement normal (FTS - = 1), si le dispositif de commande du multiplexeur MSC' engendre des signaux d'horloge de validation de multiplexeur CK1 - CK4 pour activer les multiplexeurs MXl - MX4, les amplificateurs individuels de détection de lignes de données sont désactives contrairement au cas du mode de test. Quand le mode de test rapide (FTS = 0), un dispositif de commande de sélecteur de bus BSC' réinitialise les signaux de validation de sélection de bus SE1 - SE4 de telle manière que les données de sortie qui ont été comparées en premier à partir des comparateurs de lignes de données LCM1 LCM4 ne devraient plus être transmises au circuit tampon de sortie commun OB. Par ailleurs, dans le mode de fonctionnement normal (FTS = 1), les signaux de validation de sélection de bus SE1 - SE4 sont adaptés pour valider un des sélecteurs de bus BS1 - BS4 et, par conséquent, les données de bits du mode de lecture normale, qui sont sélectionnées par les multiplexeurs MXl - MX4 et amplifiées par les amplificateurs de détection SAl - SA4 sont envoyées par l'intermédiaire desdits sélecteurs de bus activés BSl - BS4 au circuit tampon de sortie commun OB. En outre, en plus du circuit tampon commun de sortie OB, on peut brancher une pluralité de circuits tampons de sortie individuel OBl - OB4 de telle manière que l'on puisse utiliser alternativement en fonction de différentes conditions, deux sortes de tampons de sortie. Cela veut dire que chacun des bus de données DB1 - DB4 est branché directement sur les circuits tampons de sortie individuel OBl - OB4 de telle sorte que, dans le mode de test rapide, les données de sortie comparées en premier, provenant de chacun des comparateurs de lignes de données, sont envoyées sur le il circuit tampon de sortie individuel correspondant parmi les circuits tampons de sortie individuels OB1 - OB4, si bien que l'on obtient simultanément des résultats de tests séparés pour les blocs respectifs de réseaux de cellules. En outre, pour faciliter le test, on prévoit un comparateur de bus de données BCM de telle manière qu'il puisse être utilisé de manière alternative avec les tampons de sortie individuels OB1 - OB4 en fonction de différentes conditions. Cela veut dire que les bus de données DB1 - DB4 sont reliés de manière commune aux comparateurs de bus de données BCM si bien que, dans le mode de test rapide, les données de sortie comparées en premier et provenant des comparateurs de lignes de données respectifs LCM1 - LCM4 doivent être comparés de nouveau dans le comparateur de bus de données BCM pour former un résultat de test final pour l'ensemble d'un dispositif mémoire. Ce résultat de test final est transmis par l'intermédiaire du circuit tampon de sortie commun OB au noeud de sortie DO. Le comparateur de bus de données mentionné ci-dessus BCM est commandé au moyen d'un dispositif de commande de comparateur de bus BCC' qui reçoit d'une source extérieure un signal d'horloge définissant le mode de test rapide FTS et un signal d'horloge de décision de valeur de sortie du test 1D-. Cela veut dire que dans le mode de test rapide (FTS = O), si le niveau du signal d'horloge DN est au niveau logique "O", le dispositif de commande de comparateur de bus BCC' engendre un signal d'horloge (CE = 0) pour permettre l'activation du comparateur de bus de données BCM et, pendant le même instant, pour désactiver les tampons de sortie individuels OB1 - OB4, ce qui fournit une sortie de test pour l'ensemble d'un dispositif mémoire en correspondance avec les données d'entrée de configuration de test. Par ailleurs, dans le mode de test rapide (FTS = O), si le niveau dudit signal d'horloge DN est un "1" logique, le dispositif de commande de comparateur de bus BCC' active le signal de validation de comparateur de bus CE (CE = 1) de telle manière que le comparateur de bus de données peut être désactivé et que les tampons de sortie individuels OB1 - OB4 soient désactivés. En conséquence, les données de sortie comparées en premier provenant des comparateurs de lignes LCM1 - LCM4 et transmises par les bus de données DB1 - DB4 ne sont pas comparées de nouveau dans le comparateur de bus de données BCM et sont appliquées directement sur les circuits tampons de sortie individuels OB1 - OB4, ce qui rend possible d'obtenir des sorties de test séparées pour les blocs respectifs de réseaux de cellules du dispositif mémoire. Conformément au circuit selon la présente invention, qui présente la structure décrite ci-dessus, dans un circuit de lecture parallèle destiné au test de mémoires à haute densité dans lesquelles une pluralité de blocs de réseaux de cellules sont activés, on accède à chaque bloc de réseau de cellules au moyen d'une pluralité de lignes de données d'entrée/sortie L1 - L4 comme dans les circuits conventionnels, les données obtenues à partir de chaque bloc sont envoyées par l'intermédiaire des lignes de données aux amplificateurs individuels de détection de lignes de données SAl - SA14,.. ...., et, SA41 - SA44, en réponse au signal d'horloge définissant le mode de test rapide FTS, et les données transmises sont amplifiées par lesdits amplificateurs individuels de détection de lignes de données. Les données ainsi amplifiées sont comparées par les comparateurs de lignes de données LCM1 - LCM4 de manière à former des données comparées en premier et ces données comparées en premier sont de nouveau comparées par le comparateur-de bus de données BCM pour former des données comparées une deuxième fois. Les dernières données sont envoyées au circuit..DTD: tampon de sortie commun OB pour répondre aux tests. En se basant sur cette procédure de test, il en résulte qu'une pluralité de bits de données provenant de chaque bloc de réseaux de cellules sont transmis par l'intermédiaire d'un seul bus de données, et, par conséquent, on peut tester en parallèle pendant un seul cycle de tests un nombre de bits de données plus élevé que le nombre de bus de données existants, ce qui rend possible de réduire, de manière efficace le temps nécessaire pour le test. En outre, en appliquant le signal d'horloge de décision de valeur de sortie de test (DN = 1), les données provenant des bus de données respectifs ne sont pas comparées dans le comparateur de bus de données BCM mais sont transmises aux circuits tampons de sortie individuels OB1 - OB4 si bien que les données provenant des comparateurs de lignes de données LCM1 - LCM4 doivent être directement fournies en sortie. De cette manière, dans le cas o l'on détecte une erreur de fonctionnement, on peut discriminer facilement et de manière spécifique le bloc de réseau de cellules en défaut. Par ailleurs, dans un mode de fonctionnement normal (FTS = 1) différent d'un mode de test rapide, les amplificateurs individuels de détection de lignes de données SAil - SA14, SA21 - SA24, SA31 - SA34 et SA41 - SA44 sont désactivés et les données sont lues de telle manière que l'une des données de sortie multiples provenant de chaque bloc est sélectionnée par les multiplexeurs respectifs MXl - MX4, ensuite, les données sélectionnées sont amplifiées dans les amplificateurs de détection suivants SAl - SA4 et enfin, chaque sortie provenant desdits amplificateurs de détection est envoyée, par l'intermédiaire des bus de données correspondants DB1 - DB4, aux bornes d'entrée des sélecteurs de bus BSl - BS4. Ensuite, le signal de données provenant de celui qui est activé parmi lesdits sélecteurs de bus BSl - BS4 est envoyé, par l'intermédiaire du circuit tampon de sortie commun OB sur le noeud de sortie DO, de manière à terminer l'opération d'accès pour un bit. REVENDICATIONS 1 - Circuit de lecture parallèle pour test de mémoires à haute densité de manière telle que l'on accède à chacun des blocs de réseaux (CAl - CA4) de cellules multiples activés simultanément au moyen de lignes de données (L1 - L4) multiples d'entrée/sortie pour envoyer les données obtenues respectivement aux bus de données correspondants (DB1 - DB4) et que les données de cellules lues à partir de chaque bloc en réponse à des entrées de configuration de test prédéterminées (Di) par l'intermédiaire desdits bus de données sont comparées l'une avec l'autre pour former une sortie de test au moyen d'un comparateur de bus de données (BCM) qui est prévu en amont d'un circuit tampon de sortie commun (OB) et branché sur ce dernier, caractérisé en ce qu'il comprend: - des amplificateurs individuels de détection de lignes de données (SAl - SA4, SA21 - SA24, SA31 - SA34, SA41 - SA44) pour amplifier les bits de données respectifs provenant des lignes de données de sortie respectives reliées avec chacun des blocs de réseau de cellules multiples, et - des comparateurs de lignes de données (LCM1 - LCM4) pour comparer les données amplifiées provenant desdits amplificateurs de détection pour chaque bloc de réseau de cellules séparé pour former des données comparées en premier, ces données comparées en premier étant envoyées à chacun desdits bus de données. 2 - Circuit de lecture parallèle pour le test de mémoires à haute densité selon la revendication 1, caractérisé en ce que, en un emplacement en aval desdits bus de données, on branche des tampons individuels de sortie (OB1, OB2, OB3, OB4) destinés à conserver la sortie de données provenant desdits comparateurs de lignes de données dans le mode de test rapide.