Brevet FR2643767A1 — publié le 19900831

La présente invention concerne un circuit de verrouillage de niveau pour signaux vidéo. La figure 1 des dessins annexes montre la partie d'une forme d'onde de signal vidéo située dans la région de son intervalle de suppression horizontal. Pendant l'intervalle de sup- pression horizontal, la forme d'onde doit être stationnaire à un niveau qui est Le niveau de noir de l'image, sauf pendant l'appari- tion de l'impulsion de synchronisation de ligne (qui passe à un niveau plus noir que Le niveau de noir-). Comme cela est bien connu dans la technique, on verrouille le niveau de noir sur un niveau de noir de référence. Le verrouillage a deux fonctions. La première est d'éliminer tout signal parasite ("ronflement" ou bruit), se présentant par exemple sous la forme d'une forme d'onde déformée de l'alimentation électrique ou du secteur (par exemple à 50 Hz ou 60 Hz), qui peut être modulée sur le niveau de noir. Ceci doit être supprimé si l'on veut éviter une importante déformation de l'image. La deuxième fonction est une fonction de rétablissement de la composante continue, c'est-à-dire qu'il s'agit de verrouiller le niveau de noir sur un niveau de référence, de façon qu'il ne varie pas avec le contenu de l'image. Classiquement, on a utilisé des circuits analogiques pour effectuer le verrouillage de niveau du signal vidéo. Toutefois, comme cela est bien connu, les circuits analogiques ont tendance a être instables avec la température. Ainsi, il a été antérieurement proposé d'adjoindre à un circuit de verrouillage analogique un circuit de verrouillage numérique. Selon cette proposition, le circuit analogique effectue la fonction cidessus décrite consistant à retirer la forme d'onde d'alimentation déformée ("ronflement du secteur"), et le circuit numérique intervient pour produire la fonction ci-dessus indiquée de rétablissement de la composante continue, c'est-à-dire pour supprimer le déséquilibre de la composante continue. Le circuit numérique proposé selon la technique antérieure faisait appel à un convertisseur analogique- numérique (ADC) qui, en utilisant le flanc antérieur de l'impulsion de synchronisation de ligne comme référence temporelle, prenait et numérisait un échantillon du niveau du signal présent en une posi- tion du "palier arrière" de L'intervalle de suppression horizontal, à savoir la partie de la forme d'onde qui va du flanc postérieur de l'impulsion de synchronisation de ligne jusqu'au début du signal d'image. L'échantillon numérique était comparé avec un niveau de référence dans un comparateur numérique, et Le signal d'erreur numérique résultant était fourni à un intégrateur analogique possédant une constante de temps longue (de l'ordre de plusieurs secondes) afin qu'il soit produit un signal d'erreur analogique (intégré sur de nombreuses lignes de l'image) que l'on combinait avec le signal vidéo initial dans le sens propre à compenser toute erreur du niveau de noir. Ainsi, le circuit numérique proposé selon la technique antérieure prenait un échantillon du signal (sur le palier arrière) par ligne et s'appuyait sur un très long temps d'intégration. IL n'effectuait que le rétablissement de la composante continue, le circuit de verrouillage analogique assurant la fonction d'élimination du "ronflement du secteur" parasite. Selon la présente invention, il est proposé un circuit de verrouillage de niveau du signal vidéo, comprenant: un moyen de mémorisation servant à mémoriser plusieurs échantillons numériques d'un signal vidéo d'entrée pris à une fréquence d'échantillonnage pendant une partie d'un intervalle de suppression horizontal du signal pendant lequel le signal se trouve à un niveau de noir; un générateur de signal d'erreur ayant pour fonction de produire un signal d'erreur numérique représentant tout écart entre un échantillon numérique qui lui est fourni en provenance du moyen de mémorisation et un niveau de noir de référence; un accumulateur ayant pour fonction d'accumuler des signaux d'erreur numériques qui lui sont fournis par le générateur de signal d'erreur afin de produire un signal d'erreur numérique accumulé; un convertisseur numérique-analogique servant à convertir le signal d'erreur numérique accumulé en un signal d'erreur analogique; 2643767? une horLoge servant à commander La délivrance des signaux numériques mémorisés en séquence, par Le moyen de mémorisation au générateur de signal d'erreur, de façon que les échantillons soient déLivrés, pendant une période d'activité de lignes qui fait suite à L'intervalLe de suppression horizontal, avec une fréquence d'horloge qui est inférieure à la fréquence d'échantillonnage; et un moyen de combinaison servant à combiner Le signal d'erreur analogique avec le signal vidéo d'entrée dans un sens propre à amener Le niveau de noir du signal vidéo d'entrée à s'approcher du niveau de noir de référence. Au contraire du montage de la technique antérieure ci- dessus décrit, un circuit selon l'invention peut produire, dans le domaine numérique, Les deux fonctions de verrouillage ci-dessus décrites, à savoir la restitution de la composante continue et l'élimination du "ronflement du secteur". Ainsi le moyen de mémori- sation emmagasine plusieurs échantillons pris pendant L'intervalle de suppression horizontal de chaque ligne. Ceci donne une meilleure moyenne pour le niveau de la composante continue, dans le cas o un "ronflement", ou bruit, est présent sur le signal. Ces échantillons sont aquis en temps réel. Toutefois, le traitement de ces signaux s'effectue pendant les périodes d'activité de ligne qui font suite aux intervalles de suppression horizontaux, ce qui donne pour avantage d'autoriser un fonctionnement relativement lent du circuit de traitement. Tout écart ou toute erreur entre chaque échantillon et le niveau de référence est déterminé dans le générateur de signal d'erreur, et l'accumulateur (qui peut être considéré comme un intégrateur numérique) accumule les erreurs et présente une erreur intégrée au convertisseur numériqueanalogique (DAC). La partie de l'intervalle de suppression horizontal du signal pendant laquelle les échantillons sont pris est de préférence son paLier arrière, à savoir la partie qui fait suite au flanc postérieur de l'impulsion de sychronisation de ligne. On va maintenant décrire plus avant L'invention, à titre d'exemple iLLustratif et non Limitatif, en relation avec les dessins annexés, dans lesquels: La figure 1 montre une partie d'une forme d'onde de signal vidéo située dans la région de son intervalle de suppression horizontal; La figure 2 est un schéma de circuit simplifié sous forme de blocs, montrant un circuit numérique de verrouillage de niveau du signal vidéo qui constitue un mode de réalisation de l'invention; La figure 3 montre des formes d'onde de divers signaux d'horloge produits dans le circuit de la figure 2; La figure 4 montre un accumulateur qui peut être utilisé dans le circuit de la figure 2; et La figure 5 représente une variante de l'accumulateur, que l'on peut utiliser dans un montage dans lequel des circuits de verrouillage pour composantes de signaux vidéo partagent un certain circuit en commun. Sur la figure 2, est représenté un circuit de verrouil- lage vidéo numérique dans lequel un signal d'entrée vidéo présent sur une ligne 10 est appliqué à l'entrée de non-inversion d'un amplificateur opérationnel 12, qui fait fonction d'amplificateur tampon. La sortie de l'amplificateur opérationnel 12 est connectée à l'entrée d'un convertisseur analogique-numérique (ADC) 14. L'ADC 14 échantillonne le signal d'entrée vidéo sortant de l'amplificateur opérationnel 12 de manière à produire un signal vidéo numérisé de 8 bits. Les échantillons du signal vidéo numérique sont appliqués, par un bus de 8 bits 16, à une entrée d'un registre du type "premier entré, premier sorti" (registre FIFO) 18. Une sortie du registre FIFO 18 est connectée par un bus de 8 bits 20 à une entrée d'une mémoire morte programmable (PROM) d'erreur de niveau de noir 22. Une sortie de la PROM 22 est connectée par un bus 23, qui peut être un bus de 5 bits (ou plus), à une entrée d'un accumulateur numérique 24. Un bus de 8 bits 26 est connecté à une sortie de l'accumulateur 24 et revient sur son entrée. Le bus 26 est également connecté à une entrée d'un convertisseur numérique-analogique (DAC) 28 de faible vitesse. Une sortie du DAC 28 est connectée, via une résistance 30, .à l'entrée de non-inversion d'un amplificateur opérationnel 32. L'entrée d'inversion de l'amplificateur opérationnel 32 est connectée à une tension de référence appropriée Vref. Une sortie de l'amplificateur opérationnel 32 est connectée à l'entrée de non- inversion de l'amplificateur opérationnel 12. Un réseau de compensation de fréquence comprenant un condensateur 34 et une résistance 36 connectés en série est placé entre la sortie et l'entrée de non-inversion de l'amplificateur opérationnel 32. Le circuit de verrouillage illustré sur la figure 2 comprend également une horloge 40, qui reçoit les impulsions de synchronisation de ligne SYNC du signal vidéo d'entrée. Les impulsions de synchronisation de ligne SYNC peuvent être séparées du signal vidéo d'entrée par des moyens connus. L'horloge 40 produit trois signaux d'horloge, à savoir un signal d'horloge d'échantillonnage vidéo VSCK, un signal d'horloge d'échantillonnage de palier arrière BPSCK, et un signal d'horloge de traitement PCK, lesquels signaux sont représentés respectivement sur la figure 3 en (A), (B) et (C). Le circuit de verrouillage de signal vidéo numérique représenté sur la figure 2 fonctionne de la manière suivante. Le signal vidéo d'entrée, après amplification par l'amplificateur opérationnel 12, est numérisé (de manière à former des échantillons de 8 bits) par l'ADC 14 à une fréquence qui est déterminée par le signal d'horloge d'échantillonnage vidéo VSCK représenté sur la figure 3 (A). Le signal d'horloge d'échantillonnage vidéo VSCK est un train continu d'impulsions, de sorte qu'un signal vidéo numérisé de 8 bits continu est produit sur le bus 16. Sous commande du signal d'horloge d'échantillonnage de palier arrière BPSCK, seulement certains des échantillons sont envoyés ou écrits dans le registre FIFO 18. Plus spécialement, pendant le palier arrière de chaque intervalle de suppression horizontal, un nombre prédéterminé d'échantillons (par exemple 4) est envoyé dans le registre FIFO 18. A cet effet, comme représenté sur la figure 3 (B), le signal BPSCK comprend des groupes ou séquences de 4 (par exemple) des impulsions 2643767? du signal d'horloge d'échantillonnage vidéo, chaque groupe ou séquence étant séparé du suivant par un intervalle 1H qui est égal à l'intervalle de Ligne du signal d'entrée vidéo, et la position temporelle de chaque groupe étant telle que celui-ci apparaisse sur OS le palier arrière. Ainsi, comme décrit ci-dessus, une séquence formée d'un nombre prédéterminé d'échantillons du signal vidéo d'entrée pris sur chaque palier arrière est envoyé ou écrit dans le registre FIFO 18 en temps réel (c'est-à-dire à la vitesse du signal vidéo numérique) pendant chaque palier arrière. Ensuite, comme décrit ci-dessous, les signaux ainsi écrits ou -emmagasinés dans le registre FIFO 18 y sont lus à une vitesse relativement lente et traités pendant la période d'activité de ligne du signal vidéo faisant suite à l'intervalle de suppression horizontal pendant lequel les échantillons ont été pris. La vitesse de traitement est commandée par la fréquence du signal d'horloge de traitement PCK (figure 3 (C)), qui commande la lecture des échantillons emmagasinés dans le registre FIFO 18 et leur écriture dans la PROM 22 et qui commande également le fonctionnement de la PROM 22, de l'accumulateur 24 et du DAC 28. Pour permettre que le traitement s'étende sur la totalité de la pérode d'activité de ligne, et ainsi permettre au circuit de traitement de fonctionner le plus lentement possible, la fréquence du signal d'horloge de traitement PCK doit être égale à n fois la fréquence de ligne du signal d'entrée vidéo, o n est le nombre d'échantillons numériques mémorisés dans le registre FIFO 18. Ainsi, dans- le présent exemple, o l'on suppose que 4 échantillons sont mémorisés dans le registre FIFO 18, la fréquence du signal d'horloge PCK doit être 4 fois la fréquence de ligne. Cette fréquence peut en fait être plus élevée. Typiquement, on peut utiliser une fréquence d'environ kHz pour le signal d'horloge de traitement PCK. La PROM 22 d'erreurs de niveau de noir produit sur le bus 23 (de préférence sous la forme du complément à 2) un signal d'erreur qui indique l'amplitude et le sens de tout écart par rapport à un niveau de noir de référence de chaque échantillon qui y est lu en provenance du registre FIFO 18. Si le signal d'entrée vidéo est un signal de Luminance (Y), le niveau de référence sera positionné à 16 sur l'échelle de 0 à 255 relative à un signal de 8 bits. Ainsi, par exemple, si un échantillon a un niveau de 15, Le signal d'erreur présent sur le bus 23 représentera -1, tandis que, s'il a un niveau de 17, le signal d'erreur présent sur le bus 23 représentera un niveau de +1. Puisque le niveau ne peut pas descendre en dessous de 0 (ce qui représente un écart de -16), dans ce cas particulier, il suffit que le bus 23 soit un bus de 5 bits, bien que, dans d'autres cas, il puisse se révéler approprié d'utiliser un bus ayant un nombre plus élevé de bits. Chaque signal d'erreur successif envoyé dans l'accumula- teur 24 s'ajoute à la somme accumulée des erreurs précédentes, telle que renvoyée en réaction par l'intermédiaire du bus 26, afin de produire, à la sortie de l'accumulateur, un signal d'erreur numérique accumulé. Le signal d'erreur numérique accumulé est converti à la forme analogique (à la vitesse du signal d'horloge de traitement PCK) par le DAC 28. Ensuite, le signal d'erreur accumulé analogique est amplifié par l'amplificateur opération- nel 32 et est envoyé à l'entrée d'inversion de l'amplificateur opérationnel 12 de manière à fermer une boucle de réaction et à être combiné avec le signal vidéo d'entrée dans un sens propre à amener son niveau de noir à se rapprocher du niveau de noir de référence. Le réseau de compensation de fréquence constitué par le condensateur 34 et La résistance 36 assure une bonne réponse transitoire pour la boucle de réaction ci-dessus décrite. Il configure l'amplificateur opérationnel 32 de manière qu'il se comporte comme un intégrateur qui intègre sur une très courte durée (de l'ordre de quelques dizaines de microsecondes). Il autorise le circuit à manipuler environ 1 volt de "ronflement" du secteur ou de l'alimentation (50 Hz ou 60 Hz) en superposition avec le signal d'entrée. Un taux de variation de tension de 1 volt à 50 Hz peut être géré par la boucle. Les erreurs numériques résultantes ne peuvent amener aucune surcharge. Puisque le circuit manipule des variations de fréquence de l'ordre de plusieurs dizaines de hertz, une commande en Largeur de bande est nécessaire pour réaliser la compensation en fréquence élevée, c'est-à-dire pour stabiliser la boucle, puisque l'amplificateur opérationnel 32 se comporte dans une certaine mesure comme un intégrateur. Le réseau de compensation de fréquence 34, 36 joue ce rôle et empêche la boucle d'osciller. Le réseau de compensation de fréquence 34, 36 a également pour fonction de lisser les sautes de tension apparaissant à la sortie du DAC 28 afin de les empêcher d'apparaître dans le signal de compensation appliqué à l'entrée d'inversion de l'amplificateur opérationnel 12. Le circuit décrit ci-dessus en relation avec la figure 2 peut manipuler des signaux vidéo d'entrée de divers types. Le signal vidéo d'entrée peut par exemple comprendre un signal couleur composite. Dans ce cas, le palier arrière sera -constitué du niveau de noir et d'un signal de synchronisation couleur superposé. Classiquement, il faut retirer par filtrage le signal de synchronisation couleur en vue du verrouillage. Le présent circuit traitera efficacement le verrouillage selon que le signal de synchronisation couleur aura ou non été éliminé. Toutefois, si le signal de synchronisation couleur n'a pas été filtré, il faut configurer le circuit de manière à éliminer efficacement par filtrage la sousporteuse de chrominance elle-même. On peut réaliser ceci de la manière suivante. Si la fréquence fs de l'échantillonnage effectué dans l'ADC 14 est égale à p.fsc, o fsc est la fréquence de la sous-porteuse de chrominance, il faut alors que le nombre d'échantillons emmagasinés dans le registre FIFO 18 soit égal à p ou à un multiple entier de p. Ceci amène l'anulation du signal de synchronisation couleur (qui, sinon, aurait produit une erreur), c'est-à-dire qu'on réalise efficacement un filtrage coupe-bande de la sous-porteuse. Si le circuit de la figure 2 manipule un signal vidéo d'entrée couleur composite, la référence de niveau de noir placée dans la PROM 22 sera 64 pour un système PAL ou 60 pour un système NTSC. Le circuit de la figure 2 peut également manipuler des signaux vidéo composants. Il peut par exemple manipuler des signaux RGB (rouge-vert-bleu), auquel cas le niveau deréférence de noir positionné dans la PROM 22 sera 16 pour chacun des signaux R (rouge), G (vert) et B (bleu). Il peut également manipuler des signaux de luminance (Y) et de différence de couleur (par exemple U/V), auqueL cas la référence de niveau de noir positionnée dans la PROM 22 sera 16 pour la Luminance et 128 pour la différence de couleur. Pour pouvoir manipuler des signaux vidéo composants, il est possible de reproduire à l'identique le circuit de la figure 2 pour chaque composante. Ainsi, par exemple, il pourrait y avoir trois circuits identiques, manipulant respectivement R, G et B, ou bien Y, U et V. Selon une autre possibilité, que l'on va maintenant décrire, le traitement à faible vitesse ci-dessus indiqué permet de partager des éléments de traitement à basse vitesse entre les diverses composantes de manière à minimiser la redondance du circuit. Plus spécialement, un semblable montage pourrait comprendre trois circuits tels que décrits en relation avec la figure 2, sauf que la PROM 22, l'accumulateur 24 et le DAC 28 seraient partagés entre les trois circuits selon un multiplexage par division du temps. De ce point de vue, il existe, en éLéments standards, des DAC à plusieurs circuits d'entrée-sortie, auxquels on peut fournir plusieurs signaux de 8 bits qui sont enregistrés et envoyés à des sorties séparées, pouvant chacune être sélectionnée, de sorte que le multiplexage des trois ensembles de signaux à l'aide d'un unique semblable DAC ne pose aucun problème. De même, le multiplexage de trois signaux appliqués en entrée à une unique PROM ne pose pas de probLème. Ainsi, par exemple, des signaux R, G et B venant de trois registres FIFO respectifs peuvent facilement être multiplexés depuis leurs sorties sur un bus commun et, de là, appliques à une PROM commune d'erreurs de niveau de noir. Les signaux de cette PROM pourraient ensuite être envoyés à un accumulateur présentant un retard de trois registres (au lieu d'un) en vue de la mémorisation de trois ensembles de résultats, qui peuvent alors être transmis séquentiellement au DAC commun, lequel présente des résultats sur ses trois sorties, qui sont ensuite envoyés aux amplificateurs opérationnels 32 des trois circuits respectifs. Si l'on considère de manière plus détaillée l'accumula- teur d'un sembLable montage multiplexé, on voit que la configura- tion d'un accumulateur pour un seul circuit peut, comme représenté sur la figure 4, comprendre un additionneur 40 et un registre 42 connectés de la manière présentée. Pour manipuler des signaux R, G et B multiplexés, on peut utiliser un accumulateur tel que représenté sur la figure 5, lequel est identique à celui de la figure 4, sauf qu'il y a trois registres 42 respectifs pour les signaux R, G et B, les signaux R, G et B étant manipulés consécuti- vement. On a construit et vérifié un circuit tel que décrit en relation avec la figure 2, et il s'est révélé fonctionner très bien. Il effectue le verrouillage vidéo permettant d'obtenir la restitution de La composante continue et L'élimination du ronflement d'alimentation, tout cela dans Le domaine numérique. Ainsi, le traitement en est fortement simplifié dans le domaine analogique, sans qu'il faille faire recours à aucun circuit matériellement complexe. En outre, le circuit est sensiblement linéaire et doit suivre des équations linéaires normales pour de grandes erreurs des signaux d'entrée. En outre, le fait de prendre plusieurs échantillons sur chaque palier arrière offre une technique permettant d'obtenir une moyenne des erreurs dues aux bruits d'une meilleure manière que cela ne pouvait être réalisé à l'aide de circuits de verrouillage purement analogiques. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du circuit dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Circuit de verrouillage de niveau pour signaux vidéo, caractérisé en ce qu'il comprend: un moyen de mémorisation (18) servant à mémoriser plusieurs échantillons numériques d'un signal vidéo d'entrée pris à une certaine fréquence d'échantillonnage pendant une partie de l'intervalle de suppression horizontal du signal, pendant lequel le signal se trouve à un niveau de noir; un générateur de signal d'erreur (22) ayant pour fonction de produire un signal d'erreur numérique représentant tout écart entre un échantillon numérique qui lui est fourni par le moyen de mémorisation (18) et un niveau de noir de référence; un accumulateur (24) ayant pour fonction d'accumuler des signaux d'erreur numériques qui lui sont délivrés par le générateur de signal d'erreur (22) afin de produire un signal d'erreur numérique accumulé; un convertisseur numérique- analogique (28) servant à convertir le signal d'erreur numérique accumuLé en un signal d'erreur analogique; une horloge (40) servant à commander la délivrance des différents échantillons numériques mémorisés, en séquence, par le moyen de mémorisation (18) au générateur de signal d'erreur (22), de façon que les échantillons soient fournis, pendant une période d'activité de ligne qui fait suite à l'intervalle dé suppression horizontal, avec une fréquence d'horloge qui est inférieure à la fréquence d'échantillonnage; et un moyen de combinaison (12) servant à combiner le signal d'erreur analogique avec le signal vidéo d'entrée dans un sens propre à amener le niveau de noir du signal vidéo d'entrée à se rapprocher du niveau de noir de référence. 2. Circuit selon la revendication 1, caractérisé en ce que le moyen de mémorisation (18) comprend un registre du type premier entré, premier sorti. 3. Circuit selon La revendication 1 ou 2, caractérisé en ce que ladite partie de L'intervaLLe de suppression horizontal comprend son paLier arrière. 4. Circuit selon la revendication 1, 2 ou 3, caractérisé en ce que le moyen de combinaison (12) comprend un amplificateur opérationnel dont une première entrée est connectée de façon à recevoir le signal vidéo d'entrée et l'autre entrée est connectée de façon à recevoir le signal d'erreur analogique. 5. Circuit selon la revendication 4, o un convertisseur analogiquenumérique (14) servant à effectuer l'échantillonnage du signal vidéo d'entrée est connecté entre la sortie de l'amplifica- teur (12) et le moyen de mémorisation (18). 6. Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comporte un amplificateur (32) connecté entre le convertisseur numérique-analogique (28) et le moyen de combinaison (12), l'amplificateur (32) possédant un circuit de réaction à résistance et capacité (36, 34) permettant de stabiliser le circuit et d'amener le signal d'erreur analogique à être lissé avant d'être transmis au moyen de combinaison. 7. Circuit selon l'une quelconque des revendications 1 à 6, permettant de verrouiller plusieurs signaux vidéo d'entrée, o le moyen de mémorisation (18) et le moyen de combinaison (12) sont reproduits à l'identique, de sorte qu'it y en a un pour chaque signal vidéo, tandis que le générateur de signal d'erreur (22), l'accumulateur (24) et le convertisseur numérique-analogique (28) sont multiplexés dans le temps de façon qu'ils puissent traiter tous Les signaux vidéo. 8. Circuit selon l'une quelconque des revendications 1 à 6, permettant de verrouiller un signal vidéo d'entrée couleur composite, caractérisé en ce que la fréquence d'échantillonnage est égale à p fois la fréquence de la sous-porteuse de chrominance du signal vidéo d'entrée et le moyen de mémorisation (18) est conçu de façon à mémoriser un nombre d'échantillons numériques qui est égal à p ou à un multiple entier de p.