Brevet FR2646976A1 — publié le 19901116

La présente invention concerne un appareil- lage de correction d'erreurs dans un système numéri- que de télécommunications utilisant un code BCH (Bose-Chandhuri-Hocquenghem) et notamment un appa- reillage pour décoder un code BCH pour corriger une erreur complexe dans un système numérique de télécom- munications. La figure 1 est un schéma synoptique repré- sentant un circuit classique de correction d'erreurs combinées pour corriger tant des erreurs aléatoires que des erreurs en salve, comme cela est décrit, par exemple, dans "Error Control Coding: Fundamental and Applications" par S. Lin et D.J. Costello, Jr., pages 280-282, publié par Prentice-Hall, Inc., 1983. Sur la figure, la référence numérique 1 désigne une borne d'entrée pour recevoir un message codé reçu, la réfé- rence 39 désigne une unité de correction d'erreur en salve pour corriger une erreur en salve par piégeage de la salve, 40 désigne une unité de correction d'er- reur aléatoire pour corriger une erreur aléatoire, 6 désigne un circuit de sélection de signal de sortie pour sélectionner soit le signal de sortie de l'unité de correction d'erreur en salve 39, soit le signal de sortie de l'unité de correction d'erreur aléatoire 40, et 9 désigne une borne de sortie pour fournir un ré- sultat décodé. Le fonctionnement du circuit de l'art anté- rieur mentionné ci-dessus est décrit ci-après. Un mes- sage reçu qui a été codé au lieu d'émission avant d'être émis et comporte des erreurs introduites sur le trajet de communication, est introduit de la borne d'entrée 1 tant dans l'unité de correction d'erreur en salve 39 que dans l'unité de correction d'erreur aléa- toire 40. Le message est décodé par les unités de cor- rection respectives, et soit le signal de sortie déco- dé de l'unité de correction d'erreur en salve 39, soit le signal de sortie décodé de l'unité de correction d'erreur aléatoire 40 est sélectionné par le circuit de sélection de signal de sortie 6 en réponse à l'état du trajet de communication, et, par ce moyen, le signal de sortie sélectionné est obtenu à la borne de sortie 9 comme signal de sortie du circuit de correction d'er- reur complexe. Puisque les circuits de correction d'erreur complexe sont généralement agencés de la manière décri- te ci-dessus, il est nécessaire de commander le circuit de sélection de signal de sortie 6 en réponse à l'état du trajet de communication en ce qui concerne le code correcteur d'erreurs concret, mais il n'est rien propo- sé de précis quant à la manière de déterminer concrète- ment l'état du trajet de communication et il n'est éga- lement proposé aucun critère pour juger d'un tel état de manière appropriée; par conséquent, il eàt diffici- le de commander correctement le circuit de sélection 6. Il y a un autre problème à résoudre qui consiste en ce que, du fait que l'unité de correction d'erreur en sal- ve et l'unité de correction d'erreur aléatoire sont agencées indépendamment l'une de l'autre, il est néces- saire que les unités respectives comportent de manière indépendante des circuits générateurs de syndromes pour extraire l'état d'erreur. L'invention a pour but de résoudre les pro- blèmes tels que celui qui est décrit ci-dessus et de réaliser un appareillage pour décoder un signal à code BCH et pour corriger une erreur complexe combinée dans le signal à code BCH, qui soit capable de déterminer l'état du trajet de communication, de fournir concrète- ment un critère pour juger de l'état du trajet de com- munication, et d'utiliser couramment un circuit généra- teur de syndromes pour une unité de correction d'erreur en salve et une unité de correction d'erreur aléatoire. Ce but est atteint par un appareillage pour décoder un code BCH utilisé pour corriger une erreur complexe, qui est capable de déterminer l'état d'un trajet de communication en utilisant le résultat déco- dé d'une unité de correction d'erreur en salve avec une fonction de piégeage de salve, ainsi que le résul- tat décodé de l'unité de correction d'erreur aléatoire ayant un circuit pour décider du résultat d'une opéra- tion avec un circuit pour exécuter une opération sur des nombres entiers de modulo 2n-1, en fournissant concrètement par ce moyen un critère pour juger de l'état du trajet de communication pour commander un circuit de sélection de signal de sortie, des moyens étant en outre fournis pour convertir un syndrome, grâce à quoi l'utilisation courante d'un circuit géné- rateur de syndromes peut être obtenue. La figure 1 est un schéma synoptique d'un appareillage classique pour décoder un code BCH avec une fonction de correction d'une erreur complexe; - la figure 2 est un schéma synoptique d'un ap- pareillage pour décoder un code BCH avec une fonction de correction d'une erreur complexe selon l'invention; - la figure 3 est un schéma synoptique montrant des détails du circuit de correction d'erreur aléatoi- re de la figure 2; - la figure 4 est un schéma détaillé du circuit de correction d'erreur en salve de la figure 2; - la figure 5 est un schéma détaillé du circuit de sélection de signal de sortie de la figure 2; et la figure 6 est un tableau indiquant le critère utilisé pour commander le commutateur sélecteur de si- gnal de sortie incorporé au circuit de commande de sé- lection de signal de sortie de la figure 5. Une forme de réalisation de l'invention est décrite ci-après. Passant à la figure 2, on voit qu'elle représente un schéma synoptique d'une unité de correc- tion d'erreur. Sur la figure, la référence numérique 1 désigne une borne d'entrée pour introduire un message OS codé reçu, la référence 2 désigne un circuit généra- teur de syndromes pour générer des syndromes à n bits, pour corriger une erreur aléatoire, 3 désigne un cir- cuit à retard pour maintenir le message reçu pendant la période de génération des syndromes et de correction d'une erreur, 4 désigne un circuit de conversion de syn- dromes pour effectuer une conversion des deux syndromes à n bits générés dans le circuit générateur de syndromes 2 en un syndrome à 2n bits pour un circuit de piégeage de salves pour corriger une erreur en salve, la référen- ce 5 désigne un circuit de correction d'erreur en salve pour calculer l'emplacement auquel une erreur en salve est générée, et le motif de l'erreur en salve, la réfé- rence 6 désigne un circuit de sélection de signal de sortie incorporant un critère pour déterminer l'état d'un trajet de communication et en juger en utilisant les résultats décodés du circuit de correction d'erreur en salve 5 et d'un circuit de correction d'erreur aléa- toire mentionné ci-après, la référence 7 désigne un circuit de correction d'erreur aléatoire pour recevoir, comme signal d'entrée, le syndrome qui est exprimé sous la forme d'un vecteur par la base polynominale dans un champ fini et obtenu avec le circuit générateur de syn- drome 2, convertir le syndrome exprimé sous la forme d'un vecteur syndrome en une expression exponentielle d'un élément primitif du champ fini, obtenir un polynô- me d'emplacement d'erreur en normalisant l'expression exponentielle convertie avec une opération sur des nom- bres entiersmodulo 2n-l1, obtenir le radical du polynôme d'emplacement d'erreur normalisé en consultant une ta- ble de l'emplacement d'erreur normalisé précalculé avec les termes constants du polynôme d'emplacement d'erreur normalisé, calculer l'emplacement d'erreur vrai à par- tir de l'emplacement d'erreur normalisé, et corriger l'erreur aléatoire, la référence 8 désigne une mémoire morte de données pour mémoriser des données pour con- vertir le syndrome exprimé sous la forme d'un vecteur par la base polynomiale dans le champ fini obtenu par le circuit générateur de syndromes 2 en l'expression exponentielle de l'élément primitif du champ fini, et les données de l'emplacement d'erreur normalisé qui sont le radical du polynôme d'emplacement d'erreur nor- malisé, la référence 9 désigne une borne de sortie pour fournir les résultats décodés, la référence 10 désigne une borne pour fournir un signal lorsqu'une erreur non corrigible représentant l'état décodé final est détec- tée, et les références il-a et 11-b désignent des cir- cuits OU exclusif pour ajouter le signal de sortie en impulsions de correction d'erreurs des circuits de correction d'erreur aléatoire et en salve 5 et 7 au message reçu. La figure 3 représente les détails du cir- cuit de correction d'erreur aléatoire 7 de la figure 2 et, dans cette figure, la référence numérique 12 dé- signe une borne d'entrée pour introduire le syndrome exprimé sous la forme d'un vecteur avec la base poly- nomiale dans.le champ fini obtenu par le circuit gé- nérateur de syndromes 2 représenté sur la figure 2, la référence 13 désigne un circuit de placement de nombre pour maintenir le syndrome d'entrée, la réfé- rence 14 désigne un circuit additionneur modulo 2n-1, la référence 15 désigne un circuit à nombre complémen- taire modulo 2 -1, la référence 16 désigne un circuit de placement de nombre pour mémoriser temporairement des données, la référence 17 désigne un circuit de placement de nombre ayant une fonction pour contrôler les résultats du calcul exécuté par le circuit addi- tionneur 14 avec modulo 2n-1 et le circuit de nombre complémentaire 15 avec modulo 2n-1, la référence 18 désigne un circuit compteur pour calculer l'emplace- ment d'erreur vrai, la référence 19 di un circuit OU pour mé- langer les impulsions de correction de sortie des cir- cuits compteurs 18 et 18, la référence 20 désigne un circuit de commande d'adresse pour fournir un adresse à la mémoire morte de données 8 qui mémorise les don- nées pour convertir le syndrome exprimé sous la forme d'un vecteur avec la base polynomiale dans le champ fini en l'expression exponentielle de l'élément primi- tif du champ fini et les données de l'emplacement d'erreur normalisé qui sont un radical du polyn6me d'emplacement d'erreur normalisé, la référence 21 dé- signe une borne d'adresse pour fournir une adresse à la mémoire morte de donnée 8, la référence 22 désigne une borne d'entrée de données à laquelle des données sont fournies en provenance de la mémoire morte 8, la référence 23 désigne une borne de sortie pour fournir l'impulsion de correction, et la référence 24 désigne une borne pour fournir un signal de détection d'erreur non corrigible quand une erreur qui ne peut pas être corrigée est détectée au niveau du circuit de correc- tion d'erreur aléatoire 7. La figure 4 représente les détails du cir- cuit de correction d'erreur en salve 5 représenté sur la figure 2, dans lequel la référence numérique 25 dé- signe une borne d'entrée pour introduire le signal de sortie du circuit convertisseur de syndrome 4 illustré sur la figure 2, la référence 26 désigne un circuit à retard d'un bit, la référence 27 désigne un commutateur pour commander un circuit de rétroaction composé des circuits à retard 26 connectés en bouge par l'intermé- diaire du commutateur, la référence 28 désigne un com- mutateur de sélection pour sélectionner soit le signal de sortie du circuit convertisseur de syndrome 4, soit les données du circuit de rétroaction, la référence 29 désigne un circuit de piégeage (détection de zéro) pour détecter le fait que les (2n-b) bits supérieurs du re- gistre à décalage de rétroaction linéaire, ou du cir- cuit de rétroaction ayant une longueur de 2n bits de- viennent égaux à zéro, la référence 30 désigne une borne fournissant un signal de détection d'erreur en salve non corrigible quand une erreur qui ne peut pas être corrigée par le circuit de correction d'erreur en salve 5 est détectée, et la référence 31 désigne une borne de sortie de motif d'erreur pour fournir sous forme série un motif d'erreur à corriger quand l'er- reur en salve est corrigée. La figure 5 est un schéma synoptique détail- lé du circuit de sélection de signal de sortie 6 repré- senté sur la figure 2, incluant le critère pour déter- miner l'état du trajet de communication et en juger en utilisant les résultats décodés fournis par les cir- cuits de correction d'erreur en salve et d'erreur aléa- toire 5 et 7 représentés sur la figure 2. Sur la figure , la référence numérique 32 désigne une borne d'entrée pour les données qui ont été corrigées en utilisant le signal de sortie du circuit de correction d'erreur aléatoire 7, la référence 33 désigne une borne d'entrée pour les données qui ont été corrigées en utilisant le signal de sortie du circuit de correction d'erreur en salve 5, la référence 34 désigne un circuit OU exclu- sif pour comparer les données corrigées par le circuit de correction d'erreur aléatoire 7 et les données corri- gées par le circuit de correction d'erreur en salve 5, la référence 35 désigne une borne d'entrée pour le si- gnal de détection d'erreur non corrigible en provenance de la borne 24 reliée au circuit de correction d'erreur aléatoire 7, la référence 36 désigne une borne d'entrée pour le signal de détection d'erreur non corrigible en provenance de la borne 31 reliée au circuit de correc- tion d'erreur en salve 5, la référence 37 est un commu- tateur de sélection de signal de sortie pour sélection- ner soit les données corrigées par le circuit de correc- tion d'erreur aléatoire 7, soit les données corrigées par le circuit de correction d'erreur en salve 5, et la référence 38 désigne un circuit de commande de sélec- tion de signal de sortie pour fournir un signal d'er- reur non corrigible à la borne 10 (figures 2 et 4) se- lon les signaux de détection d'erreur non corrigible reçus des circuits de correction d'erreur aléatoire et en salve 7 et 5 aux bornes d'entrée 35 et 36, et four- nir un signal de commande pour commander le commutateur de sélection de signal de sortie 37 en fonction des si- gnaux de détection d'erreur et du signal de sortie du circuit OU exclusif 34 qui compare les données appli- quées à la borne 32, qui ont été corrigées par le cir- cuit de correction d'erreur aléatoire 7, aux données appliquées à la borne 33, qui ont été corrigées par le circuit de correction d'erreurs en salve 5. La figure 6 est un tableau indiquant le cri- tère utilisé pour commander le signal de sortie du conm- mutateur sélecteur de signal de sortie 37 incorporé au circuit de sélection 6 et le critère utilisé pour déci- der de l'émission du signal de détection d'erreur non corrigible à destination de la borne 10. Le fonctionnement de l'appareillage selon l'invention est décrit ci-après. Un message qui a été codé au lieu d'émission et comporte des erreurs ajou- tées sur le trajet de communication est reçu à la bor- ne d'entrée 1. Deux syndromes à n bits S1, S3 exprimés par des vecteurs de la base polynomiale dans le champ fini sont générés par le circuit générateur de syndro- mes 2. Les deux syndromes à n bits Si, S3 sont ensuite appliqués au circuit de correction d'erreur aléatoire 7 et au circuit de conversion de syndrome 4. Dans le circuit de correction d'erreur aléatoire 7, les syn- dromes d'entrée Si, S3 sont maintenus dans le circuit de placement de nombre 13 et fournis comme adresses dans la mémoire morte 8, par l'intermédiaire du cir- cuit de commande d'adresses 20, à la borne de sortie d'adresses 21. Les syndromes S1, S3 sont convertis par la mémoire morte de données 8, de l'expression vecto- rielle avec la base polynomiale dans le champ fini en l'expression exponentielle de l'élément primitif du champ fini, log S1 et log S3. Les syndromes convertis log Si et lçg S3 sont mémorisés dans le circuit de placement de nombre 16 par l'intermédiaire de la borne d'entrée de données 22 et du circuit de placement de nombre 17. En se basant sur les syndromes exprimés exponentiellement log SI et log S3 mémorisés dans le circuit de placement de nombre 16, le terme constant (log S3 - 3 logsl) du polynôme d'emplacement d'erreur normalisé est calculé en utilisant le circuit addition- neur 14 et le circuit de nombre complémentaire 15, et le terme constant (log S3 - 3 log S1) est alors fourni comme adresse dans la mémoire morte 8 par l'intermé- diaire du circuit de commande d'adresses 20 et de la borne de sortie d'adresses 21. Le terme constant (log S3 - 3 log Si) est ensuite converti par la mémoire mor- te 8 en deux radicaux i = log de t iet j = log i du polynôme d'emplacement d'erreur normalisé. Dans ces expressions, o est un élément primitif du champ fini et ciet o( sont des radicaux du polynôme d'emplace- ment d'erreur normalisé, c'est-à-dire représentent l'emplacement d'erreur normalisé. Les deux radicaux i = log i et j = log 4(J du polynôme d'emplacement d'erreur normalisé par la mémoire morte de données 8 *sont transmis par l'intermédiaire de la borne d'entrée de données 22 et du circuit de placement de nombre 17 et ajoutés par le circuit additionneur 14 à log S1 et mémorisés dans le circuit compteur 18 pour calculer l'emplacement d'erreur vrai. A ce moment, le résultat de l'addition. est contrôlé par le circuit de placement de nombre 17 et, s'il s'agit d'un état correspondant à une erreur non corrigible, un signal de détection d'er- reur non corrigible est transmis à la borne 24. L'empla- cement d'erreur vrai mémorisé dans le circuit compteur 18 est décrémenté et, lorsque le contenu du circuit compteur 18 devient égal à zéro, une impulsion de cor- rection d'erreur est émise par l'intermédiaire du cir- cuit OU 19 à destination du circuit OU exclusif il-a. D'autre part, les deux syndromes à n bits S1 et S3 appliqués au circuit convertisseur de syndromes 4 sont convertis en syndromes à 2n bits et ensuite ap- pliqués au circuit de correction d'erreur en salve 5. Par exemple, pour des codes BCH (511, 493) ayant le polynôme généré suivant: g(x) = X18 + X15 + X12 +X10 + X8 +X7 + X6 + +1 la conversion est effectuée conformément aux équations suivantes: Sio - 17 s * S14 + s13 + Si SI + S37 + S34 + S33 + S31 Sll = Se +Ss + S14 S12* Slt * S10 + S38 + 53s * S34 * S31 * S30 S12 = Sle + SlS + Sl3 + S12 + S *lSo + S3e + S3s + S33 * S3z * S3o SI3 =se * S12 + S36 + S33 S32 S14 - S17 * S S37 3 + S323 S1 S1e S14 + S* S3 S3s * S34 S30 Si S= $7 5Sis 5S14 S13 + S37 + S3e S35 534 S33 S17 -Sl '5!7 + 16 + 5s15 + S13 * 5 1 + S38 + S38 e S35 + S33 S31 il Si. S S Sie S13 S12 - S ' S S3e À S33 - S32 ' S3 S30 os0 Si1 - S17 ' 54 ' Si3 S12 - S S3 *3 S34 S33 - S32 - S31 Silo = Sl8 - S + Sls' Sl S12 - S38 + S37 + S3s * S32 * S3, Sli j = Sle S1 Sl. 3 + S12 * S1i + S3 ' S3 + S33 + S32 S30o 1 -2 S10 + S30 Sl13 S]1 - S31 Sil4 = S12 -S32 S.,5 -es '1, S14 + Sli ' Sic 15. S37. S34 + S31 + S30 Sit Sles + SSS 12 Sll 538 S3s S32 * S3 S1l7 = Se S13 + S12 * Sl * S33 ' S33 + S32 ' S30 Dans le circuit de correction d'erreur en salve 5, le commutateur 25 prévu pour commander la rétroaction est fermé et les commutateurs de sélec- tion 28 sont mis sur les positions "a" reliées aux bornes d'entrée 25, de sorte que les syndromes à n bits convertis par le circuit de conversion de syndromes 4 sont appliqués au circuit à retard 26 du circuit à registre à décalage à rétroaction liné- aire ayant une longueur de 2n bits. Le commutateur de sélection 28 est ensuite mis sur les positions "b" du circuit à registre à décalage de rétroaction linéaire et le motif d'erreur en salve est contrôlé par le circuit de piégeage (détection de zéro) 29 tout en exécutant l'opération de décalage. Si le mo- tif d'erreur en salve est détecté par le circuit de piégeage (détection de zéro) 29, le commutateur 27 est ouvert et le motif d'erreur est transmis sous forme série de la borne de sortie de motifs d'erreur 31 au circuit OU exclusif il-b. A ce moment, si aucun motif d'erreur n'est détecté par l'opération de déca- lage dans toute la longueur du code, le signal d'er- reur non corrigible détecté par le circuit de piégea- ge (détection de zéro) 29 est émis à destination de la borne 30. Si un motif d'erreur est détecté au niveau du circuit de correction d'erreur aléatoire 7 ou du circuit de correction d'erreur en salve 5, le message reçu est lu dans le circuit à retard 3, dans lequel le message reçu a été mémorisé, les motifs d'erreur respectifs détectés au niveau des circuits de correc- tion d'erreur aléatoire et en salve 7 et 5 sont sépa- rément combinés au message reçu par les circuits OU exclusif il-a, 11-b et, par conséquent, les erreurs aléatoire et en salve sont corrigées pour fournir les messages décodés. Après cela, les messages décodés corrigés par les circuits de correction d'erreur aléa- toire et en salve 7 et 5 et les signaux de sortie ob- tenus aux bornes de sortie de signaux de détection d'erreurs non corrigibles 24, 30 reliées aux circuits de correction d'erreur aléatoire et en salve 7 et 5, sont appliqués au circuit de sélection de signal de sortie 6. Dans le circuit de sélection de signal de sortie 6, les messages respectifs reçus des circuits de correction d'erreur aléatoire et en salve 7 et 5 sont comparés par le circuit OU exclusif 34. Le résul- tat de la comparaison effectuée par le circuit OU exclusif 34 et les signaux de détection d'erreur non corrigible en provenance des bornes 24, 30 sont appli- qués au circuit de commande de sélection de signal de sortie 38 qui, à son tour, commande le commutateur sélecteur de signal de sortie 37 en fonction du cri- tère de sélection du signal de sortie indiqué sur la figure 6. Par conséquent, si les deux signaux de dé- tection d'erreur non corrigible en provenance des bornes 24, 30 indiquent une correction et que le si- gnal de sortie du circuit OU exclusif 34 qui compare les messages décodés respectifs indique que les messa- ges décodés sont identiques, le commutateur sélecteur de signal de sortie 37 est mis sur la position "a" pour sélectionner le signal de sortie du circuit de correction d'erreur aléatoire 7 par l'intermédiaire du circuit OU exclusif il-a, et si le signal de détec- tion d'erreur non corrigible en provenance de la borne 24 indique une correction et que le signal de détec- tion d'erreur non corrigible en provenance de la borne indique la détection d'une erreur non corrigible, le commutateur sélecteur de signal de sortie 37 est * mis sur la position "a" pour sélectionner le même si- gnal de sortie que ci-dessus, et si le signal de dé- tection d'erreur non corrigible-en provenance de la borne 30 indique une correction et que le signal de détection d'erreur non corrigible en provenance de la borne 24 indique la détection d'une erreur non corri- gible, le commutateur sélecteur de signal de sortie 37 est mis sur la position "b" pour sélectionner le salve 5 par l'intermédiaire du circuit OU exclusif 11-b, et dans les autres cas, le signal qui représen- te l'existence d'une erreur non corrigible est fourni à la borne de sortie 10. Le message décodé final sé- lectionné par le circuit sélecteur de signal de sor- tie 6 est transmis à la borne de sortie 9. Dans la forme de réalisation décrite ci- dessus, le circuit de correction d'erreur aléatoire 7 est pourvu du circuit exécutant l'opération avec modulo 2n-1, mais il peut être pourvu d'un circuit de correction d'erreur aléatoire utilisant un circuit de registre à décalage à période linéaire classique. Par ailleurs, la longueur du code n'est pas limitée d'une manière précise, mais il est évident qu'un effet ana- logue peut aussi être obtenu avec un code raccourci. Comme cela a été décrit jusqu'ici, selon l'invention, il est effectivement possible de réali- ser un circuit plus fiable pour décoder un code BCH afin de corriger une erreur complexe en prévoyant un circuit de sélection de signal de sortie incorporant le critère de sélection des signaux de sortie de cir- cuits de correction d'erreur aléatoire et d'erreur en salve. L'homme de métier comprendra que la descrip- tion qui précède ne couvre qu'une forme de réalisation préférée du dispositif décrit et que diverses modifi- cations et variations peuvent être apportées à l'in- vention sans sortir du cadre de celle-ci. REVENDICATIONS 1. Appareillage pour décoder un signal reçu à code BCH pour corriger une erreur complexe combinée, caractérisé en ce qu'il comprend: - une première unité (7) pour corriger une er- reur aléatoire dudit signal à code BCH en utilisant des moyens de décodage; - une deuxième unité (5) pour corriger une er- reur en salve dudit signal à code BCH en utilisant des moyens de décodage; et - une troisième unité (6) reliée auxdites pre- mière et deuxième unités (7, 5) pour décider quel si- gnal de sortie de la première ou la deuxième unité doit être sélectivement fourni en réponse aux états de décodage desdites première et deuxième unités, ainsi qu'au résultat de la comparaison entre les si- gnaux décodés et à erreur corrigée issus des première et deuxième unités. 2. Appareillage selon la revendication 1, caractérisé en ce que la première unité (7) comprend: - des moyens (2) pour générer deux syndromes à n bits dont les motifs sont-désignés par des éléments du champ fini en conformité avec le signal à code BCH reçu; - des moyens (7) de correction d'erreur aléatoire pour calculer un emplacement d'erreur aléatoire vrai du signal à code BCH reçu en fonction desdits syndro- mes, et fournir un signal de correction d'erreur aléa- toire; et - des premies moyens (11a) de combinaison pour combiner le signal de correction d'erreur aléatoire au signal à code BCH reçu, ce qui fournit un signal à co- de BCH à erreur aléatoire corrigée. 3. Appareillage selon la revendication 2, caractérisé en ce que les moyens de correction d'er- reur aléatoire (7) comprennent: - des moyens (8) pour convertir lesdits motifs- des syndromes générés par les moyens de génération (2) en une expression exponentielle avec des élé- ments primitifs; - des moyens (14) pour effectuer une opération de nombres entiers sur l'expression exponentielle convertie avec modulo 2n-1 de manière à normaliser un polynôme d'emplacement de position; - des moyens pour consulter une table mémori- sant des données de radical précalculés d'un polynôme d'emplacement d'erreur et pour obtenir un emplacement d'erreur normalisé; - des moyens (7) pour calculer ledit emplacement d'erreur aléatoire vrai en se basant sur l'emplace- ment d'erreur normalisé obtenu pour fournir ledit si- gnal de correction d'erreur aléatoire. 4. Appareillage selon la revendication 2, caractérisé en ce que la deuxième unité (5) comprend: - des moyens (4) pour convertir lesdits deux syn- dromes à n-éléments binaires générés par les moyens de génération (2) des premiers moyens (2) en un syndrome a 2n éléments binaires; - des moyens (5) de correction d'erreur en salve pour calculer un emplacement d'erreur en salve vrai dudit signal à code BCH reçu en fonction dudit syndro- me à 2n éléments binaires et fournir un signal de cor- rection d'erreur en salve; et - des deuxièmes moyens (11b) de combinaison pour combiner ledit signal de correction d'erreur en salve audit signal à code BCH reçu, ce qui fournit un signal à code BCH à erreur en salve corrigée. 5. Appareillage selon la revendication 4, caractérisé en ce que les moyens de correction d'er- reur aléatoire (7) comportent des premiers moyens de détection pour détecter une erreur aléatoire non corri- gible, et que les moyens de correction d'erreur en sal- ve (5) comportent des seconds moyens de détection pour détecter une erreur en salve non corrigible. 6. Appareillage selon la revendication 5, caractérisé en ce que la troisième unité (6) comprend: - des moyens de commutation (37) pour fournir sé- lectivement un des signaux de sortie des premier et deuxième moyens de combinaison (lia, llb); - des troisièmesnoyens de détection (34) pour dé- tecter si lesdits sigrnaux de sortie des premiers et deuxièmes moyens de combinaison (11a, llb) sont les mêmes ou non; et - des moyens de commande (38) reliés aux pre- miers et deuxièmes moyens de détection des première et deuxième unités (5, 7) et aux troisièmes moyens de détection (34) pour fournir un signal de commande aux moyens de commutation (37). 7. Appareillage selon la revendication 4, caractérisé en ce que les moyens de correction d'er- reur en salve (5) comprennent des moyens de registre à décalage à rétroaction linéaire à 2n éléments binai- res qui reçoivent ledit syndrome à 2n éléments binai- res, et des moyens de détection à piégeage (29) pour détecter un motif d'erreur en salve dudit syndrome à 2n éléments binaires enregistré, au moyen d'une détec- tion de zéro. 8. Appareillage selon la revendication 4, caractérisé en ce qu'il comprend en outre des moyens de retard (3) pour mémoriser le signal à code BCH re- çu jusqu'à ce que les moyens de correction d'erreurs aléatoire et en salve (7, 5) fournissent ledit signal de correction d'erreui aléatoire et en salve, et four- nissant après cela le signal à code BCH reçu.