Brevet FR2647596A1 — publié le 19901130

La présente Invention concerne un transistor à effet de champ (ou MOSFET) à grille isolée, tel qu'un MOSFET de puissance, et un transistor bipolaire à grille Isolée (qu'on appellera ci-après "IGBT"), et elle con- cerne plus particulièrement un transistor à effet de champ à grille Isolée ayant une structure de semiconducteur dans laquelle une région de drain et des régions de grille et de source sont disposées verticalement, ainsi qu'un procédé de fabrication de ce transistor. Un MOSFET de puissance à canal n classique a une structure telle que celle qui est représentée sur la figure 3. Sur la figure 3, le MOSFET de puissance à canal n comporte une couche de drain de type n 1 à concen- tration élevée, une couche de base de type n 2 (régions de drain et de dérive) formées sur la couche précitée, une grille en silicium polycris- tallin 4 formée sur la couche de base de type n avec interposition d'une couche d'oxyde de grille 3, une région de base de type p (région de dif- fusion de canal) 5 formée par diffusion thermique en utilisant comme mas- que la grille en silicium polycristallin 4, une région de source de type n 6 ayant une concentration élevée, une électrode de source 7 qui est en con- tact conducteur avec la région de source 6, une pellicule d'isolation Inter- couche 8 qui est destinée à Isoler l'électrode de source 7 et la grille en silicium polycristaliln 4, et une électrode de drain 9 qui est formée sur la surface arrière du substrat. Dans ce MOSFET, un courant d'électrons circu- le dans la direction transversale de la région de source 6 vers la région de base de type n, en traversant une couche d'inversion de canal qui est formée sur la surface de la base de type p, 5, exactement au-dessous de la grille en silicium polycristallin 4, et ce courant circule ensuite dans la direction verticale vers l'électrode de drain. Un transistor IGBT a la structure du MOSFET de puissance à canal qui est représentée sur la figure 3, avec une couche d'injection de por- teurs minoritaires (trous) de type p, de concentration élevée, sous la cou- che de drain 1. La structure de la partie MOS est la même que celle du MOSFET de puissance. La résistance à l'état conducteur, R, du MOSFET vertical est repré- sentée par la formule: R = Rch + RACC + b (1) dans laquelle Rch représente la résistance de canal de la couche d'inver- sion de canal de la partie MOS, RACC représente la résistance de la cou- che d'accumulation qui est formée exactement au-dessous de la grille en silicium polycristallin 4, sauf dans la région de base de type p 5, RJ dé- signe la résistance qui est établie lorsque des électrons passent entre des cellules, et Rb désigne la résistance de la couche de base de type n, 2. La résistance Rb de la couche de base de type n, 2, est essentiellement déterminée par l'épaisseur, et du fait que l'épaisseur est déterminée dans une large mesure par la tension de claquage prévue, il est impossible de diminuer la résistance de la couche de base de type n, 2, tout en main- tenant la tension de claquage. Du fait que la résistance de canal Rch est prédominante dans la résistance à l'état conducteur R, si l'on veut rédui- re la résistance de canal Rch il est nécessaire de former un motif plus fin afin d'augmenter les dimensions de la région de canal. On va maintenant expliquer le procédé de fabrication du MOSFET de puissance vertical en se référant aux figures 4(A) à 4(I). La surface du substrat portant la couche de base de type n, 2, est tout d'abord oxydée de façon à former la couche d'oxyde de grille 3, comme le montre la figu- re 4(A), et une couche de silicium polycristallin 4' est formée sur la cou- che d'oxyde de grille 3, par dépôt chimique en phase vapeur (CVD) ou par un procédé similaire, comme le montre la figure 4(B). Après la formation de la grille en silicium polycristallin 4 par des opérations de dessin de motif et de gravure, comme le montre la figure 4(C), des Impuretés 10 qui doivent constituer la région de base de type p sont Introduites par Im- plantation ionique ou par une opération analogue, comme le montre la figu- re 4(D), et la région de base de type p 5, représentée sur la figure 4(E), est formée par diffusion thermique. Une couche de résine photosensible 11 pour la sélection et l'introduction d'impuretés 12 est déposée dans la par- tie centrale de l'ouverture, et des impuretés 12 sont introduites par im- plantation ionique, comme le montre la figure 4(F). Après l'enlèvement de la couche de résine photosensible 11, une couche Isolante 13 est déposée, comme le montre la figure 4(G). On définit la forme de la partie d'ouver- ture 8a qui s'étend sur deux réglons de source 6 adjacentes, et on dépose de l'aluminium ou un corps similaire, par pulvérisation cathodique ou autre, de façon à former l'électrode de source 7, représentée sur la figure 4(I). Un transistor à effet de champ à grille isolée ayant la structure MOS décrite ci-dessus présente les problèmes sulvants. La distance a entre deux grilles en silicium polycristallin 4 adja- centes est au minimum d'environ 10 pm, et une fabrication plus fine est techniquement difficile, ce qui conduit à une diminution du rendement de fabrication. Ceci vient du fait que sur la distance plane a, qui représen- te également une cellule, il est nécessaire de définir le motif de la pel- licule d'isolation inter-couche 8 (figure 4(H)), et la formation de la ré- gion de source 6 et de l'électrode de source 7 en contact mutuel (figure 4(H)), comme il ressort clairement du procédé de fabrication décrit cldes- sus, et du fait que la dimension du motif de la couche d'isolation inter- couche 8 est la dimension du contact entre la région de source 6 et le semiconducteur, si cette dimension est trop faible, la résistance de contact augmente et le contact entre le semiconducteur et le métal de la source est impossible. De plus, si la distance a est trop réduite et si la différence entre la distance a et la dimension correspondant au motif est réduite, la région de source 6 vient en contact avec la grille en silicium polycristal- lin 4 sous l'effet de l'imprécision dans la définition du motif, de la sur- gravure latérale de la couche Isolante 8 ou autre, ce qui entraîne une pos- sibilité importante de fabrication d'un dispositif défectueux. En d'autres termes, du fait que diverses réglons sont formées par un ensemble d'étapes de photolithographie entre des grilles en silicium polycristallin adjacentes, l'augmentation de la finesse de la fabrication de la partie MOS présente une limitation, ce qui fait qu'il est difficile de réduire considérablement la résistance de canal. Un but de l'invention est donc d'éliminer les problèmes décrits ci- dessus qui existent dans l'art antérieur, et de procurer un transistor à effet de champ à grille isolée dans lequel la résistance de canal soit con- sldérablement réduite, ainsi qu'un procédé de fabrication de ce transistor, en facilitant la formation d'un motif plus fin par la formation d'une par- tie MOS orientée verticalement, dans laquelle la région de source est for- mée sur la partie supérieure de la grille, avec interposition d'une couche isolante, sans la formation d'une partie de contact entre la région de sour- ce et l'électrode de source, entre des grilles adjacentes. Pour résoudre les problèmes décrits ci-dessus, et conformément à l'invention, on forme une grille entourée par une couche Isolante sur une couche de semiconducteur d'un premier type de conductivité (par exemple une région de drain), on forme une région d'un second type de conductivl- té (par exemple une région de diffusion de canal) en position adjacente à s la périphérie de la grille, avec interposition de la couche isolante, et on forme une région du premier type de conductivité (par exemple une région de source) le long de la surface latérale de la couche isolante, au moins dans la partie supérieure de la grille. On fabrique un transistor à effet de champ à grille Isolée ayant la structure décrite ci-dessus au moyen d'un premier procédé de fabrication comprenant les étapes suivantes: on creuse des sillons dans un substrat semiconducteur d'un premier type de conductivité, et on oxyde les surfaces des sillons, on introduit un matériau de grille dans les sillons, on diffuse autour des sillons des Impuretés qui doivent constituer une région d'un se- cond type de conductivité, on Introduit dans les sillons un matériau Isolant contenant des Impuretés qui doivent constituer une région du premier type de conductivité, et on diffuse les Impuretés qui doivent constituer une ré- gion du premier type de conductivité. On fabrique également un transistor à effet de champ à grille isolée ayant la structure décrite ci-dessus par un second procédé de fabrication comprenant les étapes suivantes: on forme une région d'un second type de conductivité sur un substrat semiconducteur d'un premier type de con- ductivité, on creuse des sillons de façon qu'ils soient entourés par la région du second type de conductivité, et on oxyde les surfaces des sillons, on introduit successivement dans les sillons un matériau de grille et un matériau isolant contenant des impuretés qui doivent constituer une région du premier type de conductivité, et on diffuse les Impuretés qui doivent constituer une région du premier type de conductivité. Dans un tel transistor à effet de champ à grille isolée, une région du premier type de conductivité (par exemple une région de source) est formée le long de la surface latérale des couches isolantes entre des gril- les adjacentes, et la région du premier type de conductivité est orientée verticalement dans la partie supérieure de la grille. Une couche d'inversion de canal est donc formée verticalement le long de la couche Isolante, dans la direction de l'épaisseur de la grille. Du fait qu'il est inutile de for- mer la région de source entre les grilles dans la direction de la profon- deur du substrat, par diffusion, et du fait qu'il n'existe pratiquement à cet emplacement que la région du second type de conductivité qui constitue une région de diffusion de canal, on peut aisément dessiner un motif de façon plus fine que dans l'art antérieur. De plus, du fait qu'il est possible de former la partie de contact de la région de source et l'électrode de source non entre les grilles, mals simplement sur la partie supérieure de la région de source, on peut dessiner un motif de façon plus fine que dans l'art antérieur. Dans le premier procédé de fabrication, lorsqu'on creuse un sillon dans un substrat semiconducteur du premier type de conductivité et on oxyde les surfaces du sillon, on forme ainsi une couche d'oxyde de silicium dont une partie constitue une couche d'isolation de grille, sur les surfaces comprenant les surfaces Intérieures du sillon. Après avoir Introduit un ma- tériau de grille dans le sillon, et après avoir diffusé autour du sillon les Impuretés qui doivent constituer une région d'un second type de conducti- vité, pour former ainsi la région du second type de conductivité, on Intro- duit dans le sillon un matériau Isolant contenant des Impuretés qui doivent constituer une région du premier type de conductivité, et on fait diffuser les Impuretés qui doivent constituer une région du premier type de conduc- tivité. Il en résulte que les Impuretés diffusent à partir de la surface la- térale du matériau isolant, constituant la couche d'isolation supérieure, et pénètrent dans la région du second type de conductivité qui a été formée précédemment, et la région du premier type de conductivité est formée sous la forme d'une région de source s'étendant le long de la surface laté- rale de la couche Isolante. Dans le second procédé de fabrication, la région du second type de conductivité est formée avant l'opération de creusement du sillon. Ce pro- cédé permet également d'obtenir un transistor à effet de champ à grille Isolée ayant la structure décrite cl-dessus. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réallsa- tion, et en se référant aux dessins annexés sur lesquels la figure 1 est une coupe verticale de la structure d'un mode de réalisa- tion d'un transistor à effet de champ à grille isolée conforme à l'invention, qui est appliqué à un MOSFET de puissance les figures 2(A) à 2(I) sont des coupes verticales explicatives du procédé de fabrication du MOSFET de puissance qui est représenté sur la figure 1; la figure 3 est une coupe verticale de la structure d'un MOSFET de puis- sance vertical classique; et les figures 4(A) à 4(I) sont des coupes verticales explicatives du procé- dé de fabrication du MOSFET de puissance classique qui est représenté sur la figure 3. En considérant maintenant la figure 1, on note que les éléments qui sont les mêmes que ceux représentés sur la figure 3 portent les mêmes références numériques, et on ne reprendra pas leur explication. Sur la figure 1, la référence 24 désigne une grille en silicium poly- cristallin, et la surface inférieure ainsi que la surface latérale de cette grille sont entourées par des couches d'oxyde de sllicium 24a, 24b, cons- tituant une couche d'isolation de grille. Sur la surface supérieure de la grille en silicium polycristallin 24 est formée une couche d'isolation en- terrée 24c en verre au phosphore (PSG). Une région de base de type p, 25, qui constitue une région de diffusion de canal, est formée entre deux gril- les en silicium polycristallin 24 adjacentes. La surface de jonction PN de la région de base de type p, 25, et de la région de base de type n, 2, est située dans une position légèrement plus proche de la couche de drain 1 que de la couche d'oxyde de silicium 24a, sur la surface inférieure de la grille en silicium polycristallin 24. Une région de source de type n, 26, ayant une concentration élevée, est formée le long de la surface laté- rale de la couche d'isolation enterrée 24c. La région de source 26 se pré- sente sous la forme d'une région longue en direction verticale, qui fait légèrement saillie dans la région de base de type p, 25, à partir de la sur- face latérale de la couche d'isolation enterrée 24c. Les surfaces supérleu- res de la région de source 26 et de la région de base de type p, 25, sont pratiquement planes, et une électrode de source 27 est déposée sur elles. Alors que la taille d'une cellule dans l'art antérieur est d'envi- ron 10 à 20 pm, la taille a' d'une cellule dans ce mode de réalisation est fortement réduite, à environ 2 à 3 pmn. Ainsi, le niveau d'intégration est augmenté d'environ un ordre de grandeur. Ceci vient du fait qu'il n'existe pratiquement que la région de base de type p 25 entre les grilles en sili- cium polycristallin 24, et du fait que la région de base de type p, 25, est une région de diffusion de canal dans laquelle une couche d'inversion de canal 28 doit être formée, Il est Inutile de fixer la largeur de la ré- gion de base de type p, 25, à une valeur aussi élevée que pour recevoir une partie de contact de source classique. En d'autres termes, aucun processus de photolithographle n'est appliqué à la région de base de type p, 25. La région de drain 1, la région de grille 24 et la région de source 26 sont disposées pratiquement dans la direction verticale, et la couched'ln- version de canal 28 est orientée avec sa longueur dans la direction verti- cale, le long de la couche d'oxyde de slllcium 24b, sur la surface latéra- le de la grille en slllclum polycristallin 24. Du fait que la longueur de la couche d'inversion de canal 24 correspond pratiquement à l'épaisseur de la grille en silicium polycristallin 24, et que l'épaisseur de la grille en silicium polycristallin 24 est relativement réduite par la réduction de la grille en silicium polycristallin 24, on obtient une réduction importante de la résistance de canal. Lorsque cette structure est appliquée à un transistor IGBT, il est théoriquement possible d'amener la partie de contact de la région de sour- ce 26 et la région de base de type p, 25, dans une position plus proche de la région de base de type n, 2, que de la région de source 26, ce qui ré- duit l'élévation du potentiel électrique de la région de base de type p, qui fait également fonction de région de base pour un transistor parasite, et ceci contribue à éviter le déverrouillage. Dans le mode de réalisation qui est représenté sur la figure 1, la région de base de type p, 25, est plus profonde que le sillon qui est creu- sé, mais elle pourrait également être moins profonde. En particulier, dans le cas d'un MOSFET de puissance, une région de base de type p de faible profondeur peut réduire l'effet d'un FET du type à Jonction, permettant ainsi à la structure de manifester plus fortement les caractéristiques d'un MOSFET vertical. On se référera aux figures 2(A) à 2(I) pour décrire un procédé de fabrication d'un MOSFET de puissance ayant la structure décrite cl-dessus. On creuse tout d'abord des sillons 31 ayant pratiquement une forme en U, dans un substrat comportant la couche de base de type p, 2, en pro- cédant par gravure, comme le montre la figure 2(A), et on oxyde les sur- faces des sillons 31 par oxydation thermique, pour former une couche d'oxyde de silicium 31 sur les surfaces comprenant les surfaces intérieures des sillons, comme le montre la figure 2(B). La partie de la couche d'oxy- de de silicium 32 qui se trouve dans les sillons est destinée à constituer les couches d'oxyde de silicium 24a, 24b qui sont les couches d'isolation de grille (voir la figure 1). On dépose ensuite sur la surface du substrat, par dépôt chimique en phase vapeur (CVD), une couche de silicium poly- cristallin 33 constituant un matériau de grille, comme le montre la figure 2(C), et on enlève la partie de couche supérieure de la couche de silicium polycristallin 33, par attaque totale, de façon à laisser le silicium poly- cristallin dans les sillons 31 pour constituer les grilles en silicium poly- cristallin 24, comme le montre la figure 2(D). On accomplit de cette ma- nière l'opération qui consiste à enterrer les grilles en silicium polycris- tallin 24. On forme ensuite les parties en saillie entre les sillons 31, qui pénètrent dans les régions de base de type p, 25, en procédant par dif- fusion d'impuretés, comme le montre la figure 2(E). On forme ensuite sur la surface supérieure du substrat une région 35 en verre au phosphore (PSG) et on l'enterre dans les sillons 31, comme le montre la figure 2(F), et on enlève la partie de couche supérieure de la couche contenant du phosphore, par attaque totale, de façon à enterrer et à laisser le verre au phosphore dans les sillons 31, sous la forme des couches d'isolation enterrées 24c, comme le montre la figure 2(G). A ce stade, la grille en silicium polycris- tallin 24 est entourée par les couches d'oxyde de silicium 24a, 24b et par la couche d'isolation enterrée 24c. On fait ensuite diffuser par traitement thermique le phosphore qui est contenu dans le verre au phosphore de la couche d'isolation enterrée 24c. Le phosphore qui a diffusé à partir de la surface latérale de la couche d'isolation enterrée 24c pénètre dans la ré- gion de base de type p, pour constituer ainsi la région de source allongée en direction verticale, 26, le long de la surface latérale de la couche d'isolation enterrée 24c, comme le montre la figure 2(H). Enfin, on forme l'électrode de source 27 par pulvérisation cathodique ou par un procédé similaire, comme le montre la figure 2(I). Ce procédé de fabrication, qui permet de former les réglons de sour- ce 26 de manière auto-alignée, en formant les sillons 31, convient pour la fabrication d'un MOSFET ayant des caractéristiques géométriques plus fines et une précision supérieure. Malgré la réduction de la taille a' d'une cel- lule A environ 2 A 3 prm, du fait qu'aucune opération de photollthographie n'est Incluse, sauf pour former les sillons, il n'apparatt pas de problèmes tels que les écarts de la position d'un masque, ce qui contribue A réduire le coût de fabrication. Dans ce mode de réalisation, les réglons de base de type p, 25, sont formées entre l'opération qui consiste à enterrer les grilles en slli- cium polycristallin 24 et l'opération qui consiste à former les couches d'isolation enterrées 24c, mals on peut former la région de base de type p, 25, sur la totalité de la surface du substrat avant l'opération de creuse- ment des sillons 31. Bien que le MOSFET à canal n soit pris à titre d'exemple dans ce mode de réalisation, dans le cas d'un MOSFET à canal p les types de con- duction respectifs sont inversés, et on utilise du verre à base de bore (BSG) pour le matériau de la couche d'isolation enterrée qui se trouve audessus de la grille. La présente Invention n'est pas limitée à un MOSFET de puissance, et 11 va sans dire qu'on obtient un transistor IGBT ayant des avantages similaires, en formant une couche d'injection de porteurs minoritaires sous la couche de drain. Comme décrit ci-dessus, un transistor à effet de champ à grille iso- lée conforme à l'invention, dans lequel une région d'un premier type de conductivité est formée au moins le long de la surface latérale de la par- tie supérieure d'une couche d'isolation qui entoure la grille, et une région d'un second type de conductivité est adjacente à la périphérie de la gril- le, avec la couche isolante Intercalée entre elles, présente les avantages suivants: (1) Du fait qu'une partie de contact de source est formée sur la surface supérieure de la région de source, pratiquement au- dessus de la grille, sans être formée par photolithographie dans la région du second type de conduc- tivité, on peut dessiner un motif de façon beaucoup plus fine que dans l'art antérieur, et on obtient également la possibilité de fonctionner avec un courant élevé, du fait de la réduction Importante de la résistance de canal et de la densité d'intégration plus élevée. (2) Du fait que le nombre d'opérations de photolithographie est réduit, le o10 rendement de fabrication est amélioré et le coût de fabrication est diminué. Conformément au procédé de fabrication d'un transistor à effet de champ à grille Isolée de l'invention, la région de source est fabriquée de façon auto-alignée après le creusement des sillons, et le coût de fabrica- S tion est réduit par l'amélioration du rendement de fabrication, malgré la fabrication avec des motifs plus fins. Il va de sol que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l' invention. REVENDICATIONS 1. Transistor à effet de champ à grille isolée, caractérisé en ce qu'il comprend: une couche de semiconducteur d'un premier type de con- ductivité; une grille entourée par une couche isolante; une région d'un second type de conductivité, adjacente à la périphérie de la grille, avec interposition de la couche isolante entre elles; et une région du pre- mier type de conductivité, formée le long de la surface latérale de la cou- che isolante, au moins dans la partie supérieure de la grille. 2. Procédé de fabrication d'un transistor à effet de champ à gril- le isolée, caractérisé en ce qu'il comprend les opérations suivantes: on creuse des sillons dans un substrat semiconducteur d'un premier type de conductivité, et on oxyde les surfaces de ces sillons; on enterre un maté- riau de grille dans les sillons; on diffuse autour des sillons des impure- tés qui doivent constituer une région d'un second type de conductivité on enterre dans les sillons un matériau isolant contenant des impuretés qui doivent constituer une région du premier type de conductivité; et on fait diffuser les impuretés qui doivent constituer une région du premier ty- pe de conductivité. 3. Procédé de fabrication d'un transistor à effet de champ à gril- le isolée, caractérisé en ce qu'il comprend les opérations suivantes: on forme une région d'un second type de conductivité sur un substrat semicon- ducteur d'un premier type de conductivité; on forme des sillons de façon qu'ils soient entourés par la région du second type de conductivité, et on oxyde les surfaces de ces sillons; on enterre successivement dans les sil- Ions un matériau de grille et un matériau isolant contenant des impuretés qui doivent constituer une région du premier type de conductivité; et on fait diffuser les impuretés qui doivent constituer une région du premier ty- pe de conductivité.