Brevet FR2642528A1 — publié le 19900803

CIRCUIT DE DISCRIMINATION D'IMPULSIONS PARASITES D'ENTREE DE CIRCUITS CMOS L'invention concerne les circuits-intégres, et plus spécialement mais non exclusivement, les circuits réalisés en technologie CMOS. Dans les circuits logiques, les signaux d'entrée se présentent sous forme d'impulsions dont le potentiel transite entre un niveau haut et un niveau bas, et tout le fonctionnement repose sur la transmission et la détection de ces transitions. Par conséquent, si des impulsions parasites apparaissent pour une' raison ou pour une autre, elles peuvent être détectées et transmises et le fonctionnement du circuit peut être complètement perturbé, même si ces impulsions parasites sont très brèves. Des impulsions parasites brèves sont produites soit par des phénomènes électrostatiques ou électromagnétiques dans l'environnement du circuit, soit tout simplement par influence capacitive ou inductive à l'intérieur même du circuit : un changement d'état d'un conducteur du circuit lors du fonctionnement normal du circuit peut-engendrer une impulsion breve anormale et indésirable en un autre point du circuit. Le risque est d'autant plus grand qu'il y a des milliers, voire des millions, d'éléments de commutation a l'intérieur d'un seul circuit-integré, et que des millions de commutation peuvent avoir lieu à chaque seconde pour chacun de ces éléments. Les circuits-intégrés réalisés en technologie CMOS sont particulièrement sensibles aux impulsions parasites, et il est nécessaire de les protéger. L'invention a pour but de proposer un circuit de discrimination permettant de faire la différence entre une impulsion normale et une impulsion parasite et de ne transmettre à l'entrée d'un circuit que les impulsions interprétées comme des impulsions normales Les impulsions parasites seront les impulsions de durée plus courte qu'un seuil déterminé. Les impulsions plus longues seront considérées comme normales. Un but de l'invention est de réaliser un tel circuit avec un minimum d'éléments afin qu'il ne soit pas coûteux en surface de circuit-intégré. Un autre but est de réaliser ce discriminateur de telle manière qu'il soit peu sensible au bruit. Enfin, un but est qu'il fournisse, lorsqu'il détecte une impulsion considéree comme normale, une impulsion ayant une durée minimale garantie. La durée de l'impulsion fournie par le discriminateur doit en effet être suffisante pour être compatible avec le fonctionnement normal du circuit dont l'entrée est protégée par ce discriminateur. I1 ne faudrait pas que le discriminateur réduise exagérément la durée de l'impulsion d'entrée qu'il reçoit et fournisse à sa sortie une impulsion trop courte pour un fonctionnement normal du circuit protégé. Parmi les autres contraintes que l'on s'impose pour ce discriminateur, on souhaite qu'il fonctionne de manière asynchrone, c'est-à-dire qu'il ne fonctionne pas sous le contrôle d'une horloge mais que son fonctionnement soit uniquement dicté par les impulsions d'entrée qu'il doit discriminer. D'autre part, on souhaite que le discriminateur ait une consommation statique très faible, voire nulle ou quasi-nulle lorsqu'il est réalisé en technologie CMOS. Selon l'invention, le discriminateur comporte un étage d'entrée dont la sortie est connectée à une capacité de manière à permettre sa charge ou sa décharge avec une constante de temps de l'ordre de grandeur de la durée minimale des impulsions à discriminer, un circuit trigger dont l'entrée est connectée à la capacité et dont la sortie est connectée à la sortie du discriminateur, un moyen pour accélérer la charge de la capacite et un moyen pour accélérer la décharge de la capacité, le moyen pour accélérer la charge étant commandé par une première porte logique, et le moyen pour accélérer la décharge étant commandé par une deuxième porte logique, les deux portes ayant chacune deux entrées recevant respectivement un signal correspondant au signal d'entrée à discriminer et un signal correspondant au signal de sortie du discriminateur. Les portes logiques sont montées de telle manière que la charge soit accélérée dès que le trigger bascule dans un sens, que la décharge soit accélérée dès qu'il bascule dans l'autre sens, et que ni la décharge ni la charge ne soient accélérées entre le début d'une impulsion d'entrée à discriminer et le moment du basculement du trigger. De préférence, dans une réalisation en technologie CMOS, la première porte logique est une porte NAND et le moyen pour commander l'accélération de la charge est un transistor MOS à canal P ayant sa source reliée au potentiel haut d'alimentation (Vdd) et son drain relié à la capacité; la deuxième porte logique est une porte NOR et le moyen pour accélérer la décharge est un transistor MOS à canal N ayant sa source reliée à un potentiel bas d'alimentation (Vss) et son drain relié à la capacité. La capacité est réalisée en technologie CMOS par un transistor dont la source et le drain sont réunis; la grille du transistor forme une première électrode de la capacité, la source et le drain forment l'autre électrode. Le trigger est de préférence construit pour basculer pour un seuil de tension voisin du milieu de l'intervalle entre les potentiels d'alimentation haut et bas, avec toutefois une hystérésis de sorte que le basculement intervient dans le sens des tensions croissantes pour une tension plus forte que dans le sens des tensions décroissantes. L'étage d'entrée comprend de préférence un deuxième trigger construit de la même manière que le premier, éventuellement suivi par un inverseur; son rôle est de réduire la sensibilité au bruit. I1 est suivi d'une résistance définissant la constante de temps de charge de la capacité. Un inverseur logique est de préférence également connecté entre la sortie du premier trigger et la sortie du discriminateur. D'autres caractéristiques et avantages de l'invention apparaitront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels - la figure 1 représente un schéma électrique du discriminateur selon l'invention; - la figure 2 représente un diagramme temporel des signaux aux divers noeuds du circuit de la figure 1. Le discriminateur selon l'invention comporte une entrée E destinée à recevoir des impulsions de tension. Sa fonction est de transmettre sur une sortie S une impulsion correspondante si l'impulsion d'entrée a une durée supérieure à un seuil TO déterminé, et d'interdire toute transmission d'impulsion à la sortie si l'impulsion d'entrée à une durée inférieure à TO. L'entrée E est reliée à un étage d'entrée 10 dont la sortie est reliée à une capacité 12. L'étage d'entrée a pour fonction de charger ou décharger la capacite 12 avec une constante de temps de l'ordre de grandeur de la durée TO. La charge commence au moment d'une transition du signal d'entrée dans un sens; la décharge commence au moment d'une transition du signal d'entrée dans l'autre sens. Dans l'exemple représenté, on verra que la charge commence au moment d'une transition du signal d'entrée du niveau de tension bas vers le niveau haut; la décharge commence lorsque le signal d'entrée repasse au niveau bas. La capacité 12 est reliée à cet effet au niveau bas Vss de l'alimentation du circuit. Elle est par ailleurs reliée à l'entrée d'un circuit trigger TR1. Par circuit trigger, on entend une bascule changeant d'état logique lorsque le niveau de tension à l'entrée dépasse un seuil de tension qui est très bien contrôlé. Par ailleurs, un circuit trigger est généralement conçu avec hystérésis, c'est-à-dire que le seuil de basculement Va pour les tensions d'entrée croissantes est plus élevé que le seuil de basculement Vb pour les tensions d'entrée décroissantes, et on utilisera selon l'invention de préférence un tel trigger avec hystérésis. Le trigger utilisé -ici a, comme c'est le cas général, une fonction d'inversion des niveaux logiques et il est suivi à sa sortie d'un inverseur INV1 rétablissant le niveau logique original à l'entrée. Cet inverseur INV1 a sa sortie connectée à la sortie S du discriminateur. L'étage d'entrée 10 est de préférence constitué par un deuxième trigger TR2 suivi d'un inverseur INV2. Le courant que peut fournir l'inverseur à la capacité 12 est limité par la résistance interne des transistors constituant l'inverseur, donc par la géométrie de ceux-ci. On a représenté cette limitation sous forme d'une résistance 14 de limitation de courant. Elle correspond à une limitation du courant de charge ou décharge de la capacité, de manière que lorsque la capacité est chargée ou déchargée par la sortie de l'étage d'entrée, la constante de temps de charge ou décharge soit de l'ordre de grandeur de la durée TO. Plus précisément même, les géométries des transistors de l'inverseur INV2 sont choisies de manière à limiter le courant à une valeur telle que lors d'une transition logique à l'entrée du discriminateur la capacité se charge ou se décharge jusqu'au seuil de basculement (Va ou Vb) du premier trigger TRI en une durée qui est sensiblement égale à la durée TO. Le discriminateur comporte par ailleurs un moyen de commande d'accélération de charge de la capacite 12, et un moyen de commande d'accélération de décharge de cette capacité. Le moyen d'accélération de charge est un transistor Q1 connecté entre la capacité et le niveau de potentiel haut Vdd de l'alimentation du circuit; le moyen d'accélération de décharge est un transistor Q2 connecté en parallèle sur la capacité 12. Dans le cas particulièrement intéressant (du point de vue de la consommation statique) où le circuit est réalisé en technologie CMOS, le transistor Q1 est un transistor à canal P et le transistor Q2 est un transistor à canal N. Ces transistors d'accélération de charge et de décharge sont commandés par deux portes logiques de manière que - entre le moment où une transition logique apparat à l'entrée E du discriminateur et le moment où la sortie S commence à fournir une transition correspondante, les deux transistors QI et Q2 sont bloqués; - dès que la sortie S fournit une transition logique consécutive à une transition de l'entrée E, l'un des deux transistors Q1 ou Q2 devient conducteur pour confirmer l'état de la sortie du discriminateur : si la sortie a basculé sous l'effet d'un dépassement dans le sens croissant du seuil du trigger TR1, le transistor de charge Q1 est rendu conducteur pour renforcer rapidement la charge de la capacité et confirmer le basculement du trigger TR1; si au contraire la sortie S a basculé sous l'effet d'une décroissance de la tension aux bornes de la capacité, alors le transistor Q2 est rendu conducteur pour décharger rapidement la capacité et confirmer le basculement du trigger TR1. Ceci est accompli par une comparaison des états logiques de l'entree E et de la sortie S du discriminateur dans une porte NAND 16 qui commande le transistor Ql et une porte NOR 18 qui commande le transistor Q2. On notera que si Q1 et Q2 n'étaient pas respectivement un transistor à canal P et un transistor à canal N, il y aurait lieu de remplacer la porte NAND et la porte NOR par d'autres types de portes logiques simples pour accomplir la fonction décrite ci-dessus. Ces deux portes ont chacune deux entrées, l'une reliée à l'entrée E du discriminateur et l'autre à sa sortie S. Dans une variante de réalisation qui présente une meilleure immunité au bruit, les entrées des portes NAND et NOR sont reliées non pas directement à l'entrée E mais à la sortie du trigger TR2 de l'étage d'entrée 10; ou bien, si le trigger TR2 a, comme c'est le cas général, une fonction d'inversion du signal, on connecte une entrée de la porte NAND et de la porte NOR à la sortie d'un inverseur non représenté dont l'entrée est reliée à la sortie A du trigger TR2. On va maintenant décrire le détail du fonctionnement du circuit de la figure 1, en référence à la figure 2 qui montre des diagrammes temporels de signaux en divers points du circuit, à savoir a l'entrée E du discriminateur, à la sortie A Au deuxième trigger TR2, à l'entrée B du premier trigger TR1 (l'entrée B est également reliée à la capacité 12), à la sortie C du premier trigger TRI, à la sortie S du discriminateur, à la sortie D de la porte NAND 16, et à la sortie F de la porte NOR 18. Le discriminateur fonctionne de la manière suivante: lorsqu'une transition de niveau logique se présente à l'entrée E, cette transition fait immédiatement basculer le trigger TR2 d'entrée et commence à charger la capacité 12 (ou à la décharger si elle était chargée). La constante de temps de charge est relativement élevée car les transistors Q1 et Q2 sont tous deux bloqués par la porte NAND 16 et la porte NOR 18 (du fait que l'entrée E et la sortie S du discriminateur ont des niveaux logiques complémentaires). Si l'impulsion d'entrée se termine avant que la tension aux bornes de la capacité 12 n'ait atteint le seuil de basculement du premier trigger TRI (seuil Va si la capacité est en train de se charger, seuil Vb si elle est en cours de décharge), la capacité est immédiatement déchargée de manière accélérée (ou au contraire rechargée de manière accélérée si elle était en cours de décharge); cela empêche tout basculement du premier trigger TR1; il n'y a pas de transmission sur la sortie S de la transition de niveau trop brève qui s'est présentée sur l'entrée E. Dans le cas des impulsions d'entrée moins brèves, lorsque la tension aux bornes de la capacité 12 atteint le seuil de basculement Va ou Vb du trigger TRl, la sortie S bascule, et prend le même état logique que l'entrée E. Si c'est un état haut, le transistor Q1 devient conducteur, accélère la charge de la capacité, ce qui confirme l'état haut de la sortie S. Si au contraire c'est un état bas le transistor Q2 devient conducteur, ce qui accélère la décharge de la capacité et confirme l'état bas de la sortie S. Lorsque l'impulsion d'entrée se termine, c'est-à-dire lors de la transition de niveau logique qui suit et qui est dans le sens inverse de la précédente, le fonctionnement est l'inverse du précédent, c'est-à-dire que la capacité 12 se décharge si elle se chargeait et réciproquement. La durée de l'impulsion de sortie est sensiblement la même que celle de l'impulsion d'entrée, mais elle est retardée de la durée TO. Il peut y avoir des différences de durée si la durée de charge de la capacité jusqu'au seuil de basculement Va du trigger TRI dans le sens croissant n'est pas égale à la durée de décharge de la capacité jusqu'au seuil de basculement Vb dans le sens décroissant. REVENDICATIONS 1. Circuit de discrimination d'impulsions parasites, caractérisé en ce qu'il comporte un étage d'entrée (10) dont la sortie est connectée à une capacité (12) de manière à permettre sa charge ou sa décharge avec une constante de temps de l'ordre de grandeur de la durée minimale (TO) des impulsions à discriminer, un circuit trigger (TR1) dont l'entrée est connectée à la capacité et dont la sortie est connectée à la sortie (S) du discriminateur, un moyen (Q1) pour accélérer la charge de la capacité et un moyen (Q2) pour accélérer la décharge de la capacité, le moyen pour accélérer la charge étant commandé par une première porte logique (16), et le moyen pour accélérer la décharge étant commandé par une deuxième porte logique (18), les deux portes ayant chacune deux entrées recevant respectivement un signal correspondant au signal d'entrée à discriminer et un signal correspondant au signal de sortie du circuit de discrimination. 2. Circuit selon la revendication 1, caractérisée en ce que les portes logiques (16, 18) sont telles que la charge soit accélérée dès que le trigger (TR1) bascule dans un sens, que la décharge soit accélérée dès qu'il bascule dans l'autre sens, et que ni la décharge ni la charge ne soient accélérées entre le début d'une impulsion d'entrée à discriminer et le moment du basculement du trigger. 3. Circuit selon l'une des revendications 1 et 2, caractérisé en ce qu'il est réalisé en technologie CMOS, en ce que la première porte logique (16) est une porte NAND et le moyen pour commander l'accélération de la charge est un transistor MOS à canal P ayant sa source reliée au potentiel haut d t alimentation (Vdd) et son drain relié à la capacité, et en ce que la deuxième porte logique (18) est une porte NOR et le moyen pour accélérer la décharge est un transistor MOS à canal N ayant sa source reliée à un potentiel bas d'alimentation (Vss) et son drain relié à la capacité. 4. Circuit selon l'une des revendications 1 à 3, caractérisé en ce que le circuit trigger (TR1) est construit avec hystérésis. 5. Circuit selon l'une des revendications 1 à 4, caractérisé en ce que l'étage d'entrée (10) comprend un deuxième trigger (TR2), éventuellement suivi par un inverseur (INV2). 6. Circuit selon l'une des revendications 1 à 5, caractérisé en ce qu'un inverseur logique (INV1) est connecté entre la sortie du premier trigger (TR1) et la sortie (S) du discriminateur.