Brevet FR2648266A1 — publié le 19901214

La présente invention concerne un dispositif de mémoire tel qu'une mémoire vive dynamique (DRAM) et, plus spécialement, un procédé qui permet de réduire te temps d'essai du dispositif de mémoire pour un dispositif de mémoire du type à haute densité et degré d'intégration élevé, ainsi qu'un circuit permettant de tester le dispositif de mémoire. Un dispositif de mémoire intégre par des procédés de fabrication de semiconducteurs demande divers traitements précis en fonction de l'augmentation de la densité d'integration du dispo- O10 sitif de mémoire. Ainsi, lorsque de tels traitements sont en cours, il faut éviter la poussière ou les contaminations. Mais, lorsque la densité du dispositif de mémoire augmente, le taux de défaillance augmente également. Par conséquent, le dispositif de mémoire pos- sède un circuit interne d'essai de RAM permettant de tester inté- rieurement la RAM. Même si l'essai de la RAM s'effectue intérieure- ment, le temps d'essai s'allonge proportionnellement à la densité d'intégration. Ainsi, classiquement, l'essai des RAM s'effectue par unité de plusieurs bits (4, 8, 16) à l'aide de signaux d'essai. Le temps passé pour l'essai augmente en fonction du rapport de la den- sité d'intégration au nombre de bits considéré. Par conséquent, plus la densité d'intégration augmente, et plus la durée de l'essai augmente, puisque l'écriture et la lecture des données 'effectuent par unité de x bits via les lignes d'entrée-sortie et que les données sont comparées entre elles pour rechercher les erreurs. C'est un but de l'invention de fournir un procédé d'écri- ture pour DRAM, qui permet de contrôler la normalité ou l'état défaillant des données, tout en réduisant le temps d'essai, par écriture et comparaison directe des données sur une paire de lignes de bit, sans qu'il soit besoin d'utiliser les lignes d'entrée- sortie (I/O), lors de l'écriture et de la lecture des données. Un autre but de l'invention est de fournir un circuit d'essai de RAM mis en oeuvre selon le procéde. Pour réaliser les buts ci-dessus énoncés, l'invention propose un procédé d'écriture de données pendant L'essai d'un dis- positif de mémoire. Le procédé comprend les opérations consistant à produire une différence de tension entre deux Lignes de bit en sélectionnant un transistor MOS dans un circuit de commande afin d'écrire directement la donnée sur les deux lignes de bit sans utiliser de lignes d'entrée-sortie, et d'emmagasiner directement la donnée dans un condensateur d'une cellule de mémoire sélectionnée par une ligne de mot. La présente invention réside en outre dans un procédé permettant d'écrire des données pendant l'essai d'un dispositif de mémoire. Le procédé comprend les opérations consistant à produire directement une différence de tension entre deux lignes de bit en sélectionnant au moins un transistoir MOS dans un circuit de com- mande, faire passer les deux lignes sur un niveau de tension d'alimentation (niveau Vcc) ou un niveau de potentiel de terre (niveau GND) au moyen d'un amplificateur de lecture, et emmagasiner La donnée sur un condensateur d'une cellule de mémoire sélectionnée par une ligne de mot. La présente invention réside en outre dans un circuit de test comportant plusieurs amplificateurs de lecture connectés à une paire de lignes de bit, plusieurs cellules de mémoire connectées aux lignes de bit et à une ligne de mot, plusieurs transistors MOS rendus conducteurs par un signal de sélection de colonne en réponse auxdites cellules de mémoire de manière que des lignes d'entrée- sortie (lignes I/O) soient connectées respectivement aux deux lignes de bit, comprenant un moyen d'écriture de donnée servant à écrire une donnée en même temps que les deux lignes de bit sont placées au niveau Vcc et au niveau GND à L'aide des transistors MOS directement connectés aux deux lignes de bit, un moyen de contrôle de donnée connecté à L'arrière de l'amplificateur de le.ture afin de contrôler la donnée, et un circuit de commande servant à com- mander le moyen d'écriture de donnée et le moyen de contrôle. Selon l'invention, une écriture directe sur les Lignes de bit est possible. En outre, chaque cellule de mémoire peut être entièrement vérifiée au cours d'un seul cycle, et le temps d'essai peut être largement réduit, puisque la donnée est écrite dans chaque cellule de mémoire connectée à une ligne de mot sélectionnée et la possibilité d'erreur est contrôlée pour chaque ligne de bit. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur la figure unique annexée, qui représente un mode de réalisation selon l'invention. Comme représenté sur la figure 1, un amplificateur de lecture 2 est placé entre deux lignes de bit B/L et B/L de manière à détecter une différence de tension entre les lignes de bit. Une cellule de mémoire 5 est connectée entre la ligne de bit B/L et une ligne de mot W/L. La cellule de mémoire 5 possède un transistor du type métal-oxyde-semiconducteur à canal N (NMOS) Mll et un conden- sateur C1. De même, un transistor MOS à canal P (PMOS) M1 et un transistor NMOS M2 sont respectivement connectés à la ligne de bit B/L afin de maintenir le niveau Vcc et le niveau du potentiel de terre (GND). De la même façon, un transistor PMOS M3 associé au niveau Vcc et un transistor NMOS M4 associé au niveau GND sont con- nectés à la ligne de bit B/L. Les grilles des transistors M1 à M4 sont respectivement connectées au circuit de commande 1 par l'intermédiaire de noeuds A à D. De plus, les transistors NMOS M5 et M6, dont les grilles sont connectées respectivement aux- deux lignes de bit B/L et B/L, sont placés à l'arrière de l'amplifica- teur de lecture 2. Les grilles des transistors M5 et M6 sont égale- ment connectées au circuit de commande 1, respectivement par l'intermédiaire de noeuds E et F. Un transistor NMOS M7, connecté à une ligne de reposi- tionnement RPST, est connecté à un noeud commun H des transistors NMOS M5 et M6, et une ligne TQ de production d'erreur est connectée via un transistor NMOS M8 au noeud commun H, de manière à former un circuit de contrôle. A l'arrière de ce circuit de contrôle, des transistors NMOS M9 et M10, qui sont rendus conducteurs par un signal de colonne COL, sont connectés à des lignes d'entrée-sortie I/O, si bien que les lignes de bit et les lignes I/O sont con- nectées ensemble. Une borne DIN détermine les signaux d'état qui sont produits sur chacun des noeuds A à F comme données d'entrée du circuit de commande 1 lorsque la donnée est écrite et lue. Le mode de fonctionnement classique du dispositif de l'invention effectue les mêmes opérations que la DRAM classique et, à ce moment, les transistors MOS M1 à M4 sont bloqués. Pour le fonctionnement de la DRAM classique, les tran- S05 sistors MOS M9 et M10 sont rendus conducteurs par le signal de sélection de colonne COL d'une manière à permettre la sélection des lignes d'entrée-sortie I/O, puis les lignes I/O sont connectées aux deux lignes de bit B/L et B/L et à l'amplificateur de lecture 2. L'amplificateur de lecture 2 charge un condensateur C1 dela cellule de la DRAM sélectionnée par la ligne de mot W/L et la ligne de sélection de colonne COL via les lignes de bit et le transistor MOS Mil. Ensuite, pour l'opération de lecture, le transistor MOS Mil est rendu conducteur par la ligne de mot W/L, et la charge emmagasinée dans le condensateur C1 est alors déchargée dans la ligne de bit B/L. L'amplificateur de lecture 2 détecte et amplifie le signal d'état de la ligne de bit afin de fournir ce signal d'état aux lignes d'entrée-sortie I/O. Ce fonctionnement est iden- tique à celui de la DRAM. En revanche, l'invention n'utilise pas les lignes I/O pour l'essai rapide de la RAM, si bien que les tran- sistors M9 et M10 connectés aux lignes I/O sont rendus non conduc- teurs. L'essai de la RAM consiste à écrire les données dans la RAM et à comparer les deux ensembles de donnéesaprès relecture des données enregistrées. L'essai de la RAM peut être classé en deux procédés dans la présente invention, à savoir un qui utilise l'amplificateur de lecture 2 pendant l'opération de lecture, et un autre qui n'utilise pas l'amplificateur de lecture 2. Tout d'abord, on va décrire le procédé qui n'utilise pas l'amplificateur de lecture 2. Dans ce cas, les données sont direc- tement fournies à la ligne de bit B/L afin que les données soient emmagasinées dans le condensateur C1 de la cellule de la DRAM pen- dant l'opération d'écriture. Après sélection de la ligne de mot W/L voulue, le circuit de commande 1 maintient le noeud de sortie A vers le niveau bas, puis le transistor PMOS M1 est rendu conducteur de manière que la tension d'alimentation Vcc soit fournie à la ligne de bit B/L. Lorsque la tension d'alimentation Vcc a été fournie à la ligne de bit B/L, le transistor MOS Mll sélectionné par la ligne de mot W/L est rendu conducteur de manière à charger le condensateur C1. On note ici que, malgré qu'un seul transistor MOS Mll et un seul condensateur C1 ont été représentés sur la figure 1, en fait,un certain nombre de transistors MOS et de con- densateurs peuvent être connectés en parallèle à la ligne de mot pour la mémoire. De même, la tension d'alimentation correspondant aux données est appliquée de manière à charger la cellule de la DRAM sélectionnée par la ligne de mot W/L. A ce moment, puisque les données présentent sur la ligne de bit B/L sont verrouillées par le circuit de commande 1 et sont chargées sur les noeuds E et F pen- dant l'opération de lecture de l'essai rapide, l'amplificateur de lecture 2 ne fonctionne pas au cours de ce processus C'écriture. On va maintenant décrire le procédé utilisant l'amplifi- cateur de lecture 2. Lorsque le circuit de commande 1 fournit respectivement les signaux d'état de niveau haut et de niveau bas aux noeuds D et A, afin de rendre conducteurs les transistors MOS M1 et M4, les transistors MOS M1 et M4 sont rendus conducteurs et une différence de tension est produite entre les deux lignes de bit B/L et BE/L. Apres cela, l'amplificateur de lecture 2 détecte et amplifie cette différence de tension et il charge la donnée dans le condensateur C1 en amenant la ligne de bit B/L vers le niveau Vcc ou le niveau GND. D'autre part, l'opération de comparaison qui consiste à comparer deux ensembles de données après lecture des données emma- gasinées dans la cellule de la DRAM, selon les deux procédés décri- ture, s'effectue de la manière suivante. Tout d'abord, le circuit de commande 1 fournit le signal d'état de niveau haut aux noeuds A et C et le signal d'état de niveau bas aux noeuds B et D afin de rendre non conducteurs les transistors MOS Ml, M2, M3 et M4. Ensuite, si la donnée emmagasinée dans la cellule DRAM est "1" et que le transistor MOS Mll a été rendu conducteur par la ligne de mot W/L, la charge emmagasinée dans le condensateur Cl est déchargée dans la ligne de bit B/L. L'amplificateur de lecture 2 détecte cette tension, si bien que la ligne de bit B/L devient de niveau haut, tandis que la ligne de bit B/L devient de niveau bas. Jusqu'à ce que ce niveau ait été fixé, les deux noeuds E et F maintiennent un niveau bas. Après cela, le cir- cuit de commande 1 fournit respectivement les signaux d'état de niveau bas et de niveau haut aux noeuds E et F, si bien que les données sont contrôlées dans le circuit de contrôle 3 (dans le cas de La donnée "1'"). Ainsi, le signal de niveau bas de la ligne de bit B/L est appliqué à la grille du transistor MOS M5, tandis que le signal de niveau haut de la ligne de bit BTL est appliqué à la grille du transistor MOS M6, puis le transistor MOS M5 est rendu non conducteur tandis que le transistor MOS M6 est rendu conduc- teur, si bien que l'état de niveau bas est transféré au noeud H et que le transistor MOS M8 est bloqué de manière continue. Par conséquent, la ligne d'erreur TQ préchargée au niveau haut maintient l'état de niveau haut pendant l'opération de lecture de l'essai rapide, et elle indique que la cellule de mémoire en cours d'essai est normale. S'il y a une erreur lors de la lecture des données emmagasinées dans la cellule de mémoire, le signal de niveau haut est transféré au noeud H afin de rendre conducteur le transistor MOS M8, si bien que la ligne de production d'erreur TQ passe au niveau bas et indique qu'il existe une erreur. Ainsi, lorsqu'une parmi plusieurs cellules de mémoire est défectueuse ou que chaque cellule est défectueuse, le noeud commun H passe au niveau haut, comme décrit ci-dessus, et indique qu'il existe une erreur dans la DRAM soumise à l'essai. Le transistor MOS M7 connecté à la borne de repositionne- ment RPST repositionne le noeud H au niveau de la terre en vue de l'opération d'essai suivante. Ainsi, pendant l'opération d'écriture et de lecture, le circuit de commande 1 détermine antérieurement la donnée (1 ou O) qui est emmgasinée dans la cellule de mémoire comme étant le signal de sortie des noeuds A à D et fournit le signal de contrôle aux noeuds E et F du circuit de contrôle 3 afin de con- trôler l'état, normal ou défectueux, de la DRAM. Comme ci-dessus mentionné, l'invention contrôle si la donnée est ou non normale dans le circuit de contrôle 3 en écrivant directement et en lisant les données sur les lignes de bit sans utiliser les lignes d'entrée-sortie I/O. L'opération d'écriture des données en chacune des cellules de mémoire connectées à la tigne de mot sélectionnée peut être effectuée en un seul cycle, et les opé- rations de lecture et de contrôle d'erreur des données emmagasinées dans chacune des cellules de mémoire peuvent également être effec- tuées en un seul cycle, ce qui réduit nettement le temps d'essai de la DRAM. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du procédé et du circuit dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Procédé permettant d'écrire des données lors de L'essai d'un dispositif de mémoire, caractérisé en ce qu'il com- prend les opérations suivantes: produire une différence de tension entre deux lignes de bit (B/L, B/L) par sélection d'un transistor MOS (M1 à M4) à partir d'un circuit de commande (1) afin d'écrire directement la donnée sur les deux Lignes de bit sans utiliser de Lignes d'entrée-sortie (I/O), et emmagasiner directement la donnée dans un condensateur (C1) d'une cellule de mémoire (5) sélectionnée par une ligne de mot (W/L). - 2. Procédé permettant d'écrire des données Lors de L'essai d'un dispositif de mémoire, caractérisé en ce qu'il com- prend les opérations suivantes: produire directement une différence de tension entre deux lignes de bit (B/L, B/L) par sélection d'au moins un transistor MOS (M1 à M6) à partir d'un circuit de commande (1), faire passer les deux lignes de bit sur un niveau de tension d'alimentation (Vcc) ou un niveau de potentiel de terre (GND) par L'intermédiaire d'un amplificateur de lecture (2), et emmagasiner la donnée dans un condensateur (Cl) d'une cellule de mémoire (5) sélectionnée par une ligne de mot (W/L). 3. Circuit d'essai d'un dispositif de mémoire, caracté- risé en ce qu'il comporte plusieurs amplificateurs de lecture (2) connectés à deux lignes de bit (BL/BL), plusieurs cellules de mémoire (5) connectées aux lignes de bit et à une ligne de mot (W/L), plusieurs transistors MOS (M8, M9) rendus condurceurs par un signal (COL) de sélection de colonne en réponse aux différentes cellules de mémoire afin de connecter des lignes d'entrée-sortie (I/O) respectivement aux deux lignes de bit, le circuit compre- nant: un moyen d'écriture de données (M1 à M4) permettant d'écrire des données tout en donnant aux deux lignes de bit un niveau de tension d'alimentation (Vcc) ou un niveau de potentiel de terre (GND) à l'aide des transistors MOS directement connectés aux deux lignes de bit; un moyen de contrôle de données (3, M5 à M8) connecté sur t'arrière de l'amplificateur de lecture et servant à contrôler les données; et un circuit de commande (1) servant à commander le moyen d'écriture de données et le moyen de contrôle. 4. Circuit selon la revendication 3, caractérisé en ce que le moyen d'écriture de données comporte des transistors PMOS (M1, M3) servant à fournir directement le niveau de tension d'ali- mentation aux deux lignes de bit, des transistors NMOS (M2, M4) servant à fournir le potentiel de terre aux deux lignes de bit, lesdits transistors PMOS et NMOS étant commandés par ledit circuit de commande. 5. Circuit selon la revendication 3, caractérisé en ce que le moyen de contrôle de données comporte des transistors NMOS (M5, M6, M7) dont les grilles (M5, M6) sont respectivement con- nectées aux deux lignes de bit, ledit circuit de commande fournis- sant des signaux de sortie verrouillés auxdits transistors NMOS (M5, M6), et un transistor NMOS (M8) connecté entre lesdits tran- sistors NMOS (M5, M6) et excité en réponse à la détection d'une erreur.