Brevet FR2642252A1 — publié le 19900727

"Unité d'interconnexion entre circuits, notamment du type crossbar, procédé de mise en oeuvre d'une unité d'interconnexion entre circuits, et utilisations d'une unité d'interconnexion entre circuits. L'invention concerne une unité dtinter- connexion entre circuits, du type comprenant une pluralité de canaux de communication émetteurs et/ou récepteurs se croisant en des points de connexion de canaux et réalisant des connexions entre lesdits circuits reliés à au moins un canal, une pluralité de moyens de commutation et de contrôle de l'état des points de connexion. Le domaine de l'invention est -plus spécifiquement celui des crossbars, lesquels sont fréquemment utilisées dans les structures multi-processeurs, pour interconnecter ceux-ci entre eux ou à des ressources mémoire, et de façon plus traditionnelle dans les centraux de télécommunication. Les crossbars, d'une façon générale, peuvent être définis comme des réseaux d'interconnexion de circuits en grille à mailles carrées. Les réseaux d'interconnexion reliant plusieurs processeurs entre eux ou reliant des processeurs et des mémoires, dans le cas de machines à traitement parallèle, ont fait l'objet de nombreux travaux. Une solution traditionnelle connue repose sur le principe de la communication par bus. Cependant cette solution n'offre que des débits de communication limités du fait que les différents circuits doivent partager un même canal pour communiquer. D'autres solutions ont été proposées qui utilisent différents principe de réseaux d'interconnexion connus, parmi celles-ci les structures du type crossbar. Le crossbar permet d'obtenir une liaison point à point simultanée entre de nombreux circuits De façon générale, les crossbars sont utilisés dans les systèmes multiprocesseurs, lesdits processeurs partageant une ressource mémoire commune (système fortement couple) ou dans les systèmes multiprocesseurs uniquement (couplage faible). Dans ces crossbars, composés d'une pluralité de canaux de communication se croisant en un point de connexion et mettant en relation physique au moins deux circuits du type processeur, mémoire ou autre, la connexion est de façon connue réalisée par un commutateur que l'on représente par une porte logique ET 11.L'état de la connexion au point de connexion et par conséquent l'état passant ou non du commutateur est déterminé de façon courante par l'état d'une bascule logique 12 reliée à la porte logique ET 11 et associée à chaque intersection de canaux ou point de connexion comme visible en figure 1. Bien entendu la porte ET peut être réalisée de façon classique à l'aide d'autres types de portes. La configuration du circuit d'interconnexion consiste à affecter à chacune des bascules logiques 12 associées aux points de connexion un état spécifique de connexion (passant ou non passant) et par conséquent une reconfiguration du circuit d'interconnexion consiste à modifier la totalité ou une partie de l'état initial desdites bascules logiques associées aux points de connexion du circuit d'interconnexion. La structure crossbar présente l'avantage d'être extensible, en particulier celle-ci peut être réalisée à partir d'une pluralité de composants Ci crossbar comme visible en figure 2. On connaît plusieurs types de structure crossbar. Selon la figure 3, une première solution consiste en une pluralité de canaux émetteurs verticaux, à communication unidirectionnelle, reliant des circuits 15 par le biais de canaux émetteurs horizontaux à communication unidirectionnelle aussi. L'utilisation du crossbar d'une façon générale nécessite sa configuration ou reconfiguration c'est-à- dire la mise en place d'un état spécifique des différentes bascules 12 associées au point de connexion du crossbar. Dans cette conception la plus simple du crossbar comme visible en figure 3, la reconfiguration de celui-ci s'effectue de façon sérielle. Un circuit de reconfiguration 14 extérieur au crossbar adresse successivement l'ensemble des bascules associées au point de connexion du crossbar par l'intermédiaire d'un jeu de décodeurs 13, de sorte à positionner lesdites bascules des connexions dans ltetat voulu. Une deuxième solution de crossbars, selon la figure 4, consiste en une pluralité de canaux émetteurs récepteurs parallèles verticaux reliés à des circuits 15 et croisant des paires de canaux de raccordements horizontaux communiquant en sens opposé. Là encore, la gestion et le contrôle des intersections de canaux est réalisée par un processeur de contrôle 14 extérieur au crossbar et traitant les informations reçues de manière séquentielle. Une contrainte particulière de l'utilisation de tels dispositifs crossbars connus concerne notamment leurs délais de configuration, ce délai étant déterminant pour l'utilisation efficace des machines à traitement parallèle construites autour de telles structures. En particulier, un inconvénient majeur des crossbars connus fonctionnant avec un dispositif de reconfiguration tel que ceux décrits précédemment réside dans le fait que le délai de reconfiguration total du crossbar est important comparé à l'échelle des temps de cycle d'un processeur relié à ce dernier, ou comparé à des délais de transmission série. Pour les systèmes actuels basés sur des crossbars, il est recommandé d'effectuer des reconfigurations statiques (en début d'opération) ou semidynamiques, lors de points de reconfiguration détermi- nés par l'algorithme utilisé (J.G. HARP, "Phase 2 of the reconfigurable transputer project'l, in "esprit'87, achievements on impact'l, North Irland, 1987). De façon estimative, on peut évaluer le temps de reconfiguration globale d'un crossbar de 100 x 100 (100 entrées par 100 sorties) à environ une milliseconde, ce qui correspondrait à un délai de reconfiguration d'une bascule de l'ordre de 10 micro-secondes.Ce délai estimé de reconfiguration du crossbar empêche toute reconfiguration dynamique de celui-ci, ctest-a-dire avec des intervalles de temps très brefs entre deux reconfigurations globales. Un autre inconvénient des crossbars connus réside dans le fait que les circuits processeurs 15 sont nécessairement reliés par une liaison au processeur de gestion et de contrôle des intersections 14 comme visible en figure 4, ce qui monopolise une ligne de sortie de chacun desdits circuits processeurs 15. Encore un autre inconvénient des crossbars connus réside dans le fait que leur durée de reconfiguration n'est pas compatible avec la mise en oeuvre efficace de méthodes "SIMA" (Simple Instruction Multiple Données) à grain fin, ou de méthodes "MIND" (Multiple Instruction, Multiple Données) à grain fin, correspondant à une division importante des opérations entre les processeurs, pour des tailles d'application quelconque. De ce fait également, les performances de reconfiguration globale des canaux ne sont pas meilleures que les performances de reconfiguration des chemins dans des réseaux d'interconnexion statiques, tels que l'hypercube dont les temps de reconfiguration des chemins sont de l'ordre de 200 micro-secondes pour une complexité équivalente (E. CHOW et al., "Hyperswitch . network form hypercube computer", international symposium on computer architecture, Hawai, mai 1988). Encore un autre inconvénient des crossbars connus réside dans le fait que leur délai de reconfiguration croît avec la taille du crossbar (exprimée en nombre de circuits processeurs ou mémoires reliés à celui-ci) du fait que l'adressage des points de connexion par le processeur extérieur de contrôle des connexions est séquentiel, ce qui conduit à utiliser des hiérarchies de crossbars plutôt qu'un mécanisme d'interconnexion uniforme. Cette hiérarchie de crossbars se traduit par une structure en grappe des circuits processeurs, mémoires ou autre reliés au crossbar. A l'intérieur d'une grappe de plus bas niveau, il est possible de diviser à un moment donné les processeurs en grappes logiques, sans diminuer la connexité virtuelle dans la grappe logique ou la grappe physique. Par contre la "pleine connexité" virtuelle c'est-à-dire la possibilité de communication simultanée point à point de tout circuit processeur ou mémoire avec tout autre circuit n'est pas réalisée pour la structure considérée globalement. L'objectif de l'invention est de palier ces divers inconvénients de l'état de la technique. Plus precisemment, un premier objectif de l'invention est de fournir une unité d'interconnexion entre circuits permettant des temps de reconfiguration globale de celle-ci relativement faibles, de l'ordre de quelques micro-secondes avec des technologies "CMOS" par exemple, indépendament de la taille de celle-ci. Par ailleurs, l'unité d'interconnexion selon l'invention doit permettre le groupement de processeurs en grappes logiques à la demande notamment, pour la multidiffusion d'information au sein de la structure et la division de l'ensemble des processeurs en sous ensembles connexes. Cet objectif est atteint à l'aide d'une unité d'interconnexion entre circuits, du type comprenant une pluralité de canaux de communication émetteurs et/ou récepteurs se croisant en des points de connexion de canaux et réalisant des connexions entre lesdits circuits reliés à au moins un canal, une pluralité de moyens de commutation et de contrôle de l'état des points de connexion, unité caractérisée en ce que la commande des moyens de commutation et de contrôle de l'état desdits points de connexion est distribuée entre les circuits accédant auxdits points de connexion-par un canal, les moyens de commutation et de contrôle de l'état d'un point de connexion étant au moins reliés au circuit accédant audit point de connexion par au moins ledit canal. Grâce au fait que les processeurs commandent directement le changement d'état du ou des points de connexion auxquels ils ont accès, l'utilisation d'un circuit de contrôle des points de connexion de l'unité d'interconnexion devient accessoire. Cette commande de changement d'état des connexions est réalisée de façon dynamique directement par le ou les circuits accédant aux points de connexion. Un autre objectif de l'invention est de fournir une logique de gestion des connexions distribuée entre les points de connexion, ce qui procure des avantages notamment sur le plan de la résistance aux pannes. Cet objectif est atteint à l'aide d'une unité d'interconnexion entre circuits caractérisée en ce que les moyens de commutation et de contrôle de l'état d'un point de connexion sont constitués d'au moins un moyen de mémorisation de l'état dudit point de connexion, ledit moyen de mémorisation étant renseigne par une unit de gestion d'intersection spécifique dudit point de connexion. Un autre objectif essentiel de l'invention est de permettre l'organisation logique de la structure d'interconnexion par affectation d'adresses logiques aux points de connexion de la structure, cette affectation se faisant par transmission de messages sur les canaux accédant aux points de connexion. Cet objectif est atteint à l'aide d'une unité d'interconnexion dans laquelle on affecte au moins une adresse logique à chaque point de connexion en vue d'une demande de connexion audit point de connexion, unité caractérisée en ce que l'unité de gestion d'intersection comprend au moins - un moyen de mémorisation de l'adresse logique affectée audit point de connexion, - un moyen comparateur d'au moins deux adresses logiques, - un moyen de mémorisation d'une demande de connexion. Encore un autre objectif de l'invention est de ne plus faire appel à un circuit extérieur pour le contrôle des collisions mais effectuer la détection des collisions au niveau de la structure interne de l'unité d'interconnexion. Cet objectif est atteint à l'aide d'une unité d'interconnexion entre circuits caractérisée en ce qu'elle comprend en chaque point de connexion un moyen de mémorisation à au moins deux états pour la mémorisation des états différents d'une marque de priorité d'accès auxdits points de connexion, lesdits moyens de mémorisation à au moins deux états, répartis aux points de connexion d'un canal émetteur ou récepteur, étant reliés par une piste spécifique pour la propagation d'une marque de priorité entre lesdits circuits de mémorisation. Un autre objectif de l'invention est de fournir un procédé de mise en oeuvre d'une unité dwinterconnexion entre circuits du type de celle décrite précédemment, qui utilise la flexibilité de la structure de l'unité notamment pour positionner l'état des points de connexion par émission de message sur lescanaux de communication. Cet objectif est atteint à l'aide d'un procédé de mise en oeuvre d'une unité d'interconnexion entre circuits, caractérisée en ce que pour initialiser l'unité d'interconnexion - on transmet par chacun des canaux émetteurs l'adresse logique de chaque point de connexion placés sur ledit canal émetteur, - on mémorise successivement ladite adresse logique correspondant à chacun desdits points de connexion desdits canaux émetteurs dans ledit moyen de mémorisation de l'adresse logique, pour établir une connexion entre au moins deux circuits, l'un des circuits étant émetteur, l'autre récepteur - on transmet sur le canal émetteur associé au circuit émetteur demandant la connexion, un message contenant au moins l'adresse logique du point de connexion correspondant à la demande de connexion, - on constate la demande de connexion en comparant l'adresse logique effective du point de connexion avec l'adresse logique demandée lorsque l'une des trois conditions suivantes est remplie i) si l'adresse logique demandée est identique à l'adresse logique effective, ii) si l'adresse logique demandée a une valeur signifiant "tout point de connexion situé sur ledit canal émetteur", iii) si l'adresse logique demandée et l'adresse logique- effective sont identiques après masquage des valeurs binaires correspondant aux deux adresses par un même masque binaire variable, - on mémorise la demande de connexion constatée dans ledit moyen de mémorisation d'une demande de connexion. Encore un autre objectif de l'invention est de fournir un procédé de gestion des collisions dans l'unité d'interconnexion, la gestion des collisions étant effectuée par la structure de l'unité dtinter- connexion. Cet objectif ainsi que d'autres qui apparaîtront ultérieurement est atteint à l'aide d'un procédé de mise en oeuvre d'une unité d'interconnexion entre circuits, unité comprenant en chaque point de connexion d'au moins un canal récepteur un moyen de mémorisation d'une marque de priorité, ledit moyen de mémorisation comprenant un automate d'états finis, lesdits états décrivant la position de la marque de priorité et étant au moins dans l'ordre - état 1 : "pas de marque", - état 2 : "demande de connexion", - état 3 : "marque active", - état 4 : "marque suspendue", - état 5 : "abandon de marque", procédé caractérisé en ce que - A l'initialisation on positionne l'automate d'un moyen de mémorisation dans l'état 3 et l'automate des autres moyens de mémorisation dans l'état 1, - l'automate d'un moyen de mémorisation passe dans l'état 3 à partir de l'état 1, si ledit moyen de mémorisation reçoit un signal de forçage de marque, dans l'état 2 si ledit moyen de mémorisation reçoit un signal de demande de connexion et pas de signal de forçage de marque, et reste dans l'état 1 dans les autres cas, - l'automate d'un moyen de mémorisation passe dans l'état 3, a partir de l'état 2, si ledit moyen de mémorisation reçoit un signal de transfert de marque, et reste dans l'état 2 dans le cas contraire, - l'automate d'un moyen de mémorisation passe dans l'état 5 a partir de l'état 3, si ledit moyen de mémorisation reçoit un signal signifiant "pas de message ordinaire en cours" et que le canal récepteur n'est pas réquisitionné, dans l'état 4 si ledit moyen de mémorisation reçoit un signal signifiant "pas de message ordinaire en cours" et que le canal récepteur est réquisitionné, et reste dans l'état 3 dans les autres cas, - l'automate d'un moyen de mémorisation passe dans l'état 5 à partir de l'état 4 si et seulement si le canal récepteur n'est pas réquisitionné, - l'automate d'un moyen de mémorisation passe dans l'état 3 à partir de l'état 5 si ledit moyen de mémorisation reçoit un signal de demande de connexion et un signal de transfert de marque, et passe dans l'état 1 dans le cas contraire. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va suivre concernant une forme de réalisation préférentielle de l'invention, donnée à titre d'exemple non limitatif et illustré sur les dessins ci-joint dans lesquels - la figure 1 représente des moyens de commutation d'une connexion d'un crossbar connu, - la figure 2 représente un crossbar réalisé à l'aide d'une matrice de composants, - la figure 3 représente un crossbar connu à reconfiguration centralisée, - la figure 4 représente un crossbar connu avec des canaux émetteurs et récepteurs parallèles, å reconfiguration centralisée, - la figure 5 représente un crossbar selon l'invention, - la figure 6 représente une unité de gestion d'intersection selon l'invention, - la figure 7 représente le mécanisme de gestion des priorités selon l'invention, - la figure 8 représente un diagramme de fonctionnement d'un automate pour la gestion de la marque de priorité d'accès au point de connexion selon l'invention, et - la figure 9 représente un diagramme de bloc d'un crossbar 3 x 3 selon l'invention. L'unité d'interconnexion du type crossbar à commande distribuée selon l'invention est constituée d'une pluralité de canaux de communication émetteurs et/ou récepteurs se croisant en des points de connexion et interconnectant une pluralité de circuits émetteurs et/ou récepteurs placés sur les canaux, les circuits émetteurs commandant directement l'état des connexions des canaux. Chaque canal peut être constitué d'une pluralité de lignes unidirectionnelles distinctes selon que la transmission des messages sur le canal se fait en série ou en parallèle. Par ailleurs les canaux peuvent comporter des lignes de transfert de données et des lignes de contrôle. On peut prévoir différents types de structures du crossbar selon l'invention, lesquelles ont déjà ete mentionnées dans la description de l'art antérieur.Une première possibilité consiste en une grille à mailles carrées, constituée de canaux émetteurs verticaux et de canaux récepteurs horizontaux se croisant en des points de connexion à l'intérieur du crossbar, chaque circuit relié au crossbar émettant respectivement sur un canal émetteur et recevant l'information sur un canal récepteur. Les parties émettrices des circuits sont reliées à une dimension du crossbar correspondant à la base de canaux émetteurs, tandis que les parties réceptrices des circuits sont reliées à une autre dimension du crossbar correspondant å l'arrivée des canaux récepteurs, comme visible figure 3.Le canal émetteur associé à la partie émettrice d'un circuit croise le canal récepteur associé å la partie réceptrice dudit circuit en un point de connexion situé de préférence sur la diagonale de la grille, le rang i de la partie émettrice du circuit selon une première dimension du crossbar étant identique au rang j de la partie réceptrice dudit circuit selon l'autre dimension du crossbar. Selon la figure 4, une autre possibilité de structure du crossbar consiste en une grille à mailles carrées constituée de canaux émetteurs et récepteurs verticaux communiquant dans un sens opposé, associés deux par deux respectivement à des circuits (émetteurs et/ou récepteurs, de préférence émetteur et récepteur), lesdits canaux émetteurs respectivement récepteurs croisant des paires de canaux horizontaux et communiquant en sens opposé. Dans cette structure les circuits sont placés sur une seule dimension du crossbar ou aux points d'interconnexion. L'invention n'étant pas limitée à ces deux types de crossbar, par la suite nous décrirons principalement l'invention selon la première structure de crossbar mentionnée. Selon la figure 5, le crossbar 1 comporte des canaux de communication émetteur 2e et/ou récepteur 2r interconnectant des circuits 1001, 1002, 1003, reliés à ceux-ci, une pluralité d'unités de gestion d'inter- section 10 placées aux points de connexion P de canaux émetteur 2e et récepteur 2r, lesdites unités de gestion d'intersection 10 étant reliées respectivement au canal émetteur 2e sensiblement au point de connexion P du canal et communiquant avec un circuit par ledit canal L'unité de gestion d'intersection 10 a pour râle de commander la connexion logique d'un canal émetteur 2e avec un canal récepteur 2r, ladite connexion logique entre deux canaux étant de manière connue assurée par une porte logique ET 11 et une bascule logique 12. Dans les réalisaions usuelles, la porte ET est réalisée à l'aide de portes "NON ET" ("NAND") et "NON OU" ("NOR" > . La porte logique ET 11 à au moins deux entrées est reliée en sortie au canal récepteur 2r, ses deux entrées étant reliées l'une au canal émetteur 2e croisant ledit canal récepteur 2r, l'autre à la sortie de la bascule logique 12, de sorte que suivant l'état de la bascule logique 12, la porte logique ET 11 établit une connexion ou non entre les deux canaux émetteur 2e et récepteur 2r se croisant comme cela a déjà été mentionné précédemment. Le circuit de gestion d'intersection 10 est relié à la bascule logique 12 de sorte à pouvoir commander l'état de ladite bascule. ta configuration du crossbar 1 s'effectue par la diffusion d'un message de configuration depuis un circuit 100i, via son canal émetteur 2ei associé, simultanément vers les unités de gestion d'intersection 10 placées aux points de connexion P appartenant audit canal émetteur. Selon une autre variante, ce message peut transiter par une piste spécifique et auxiliaire au canal émetteur 2ei reliant le circuit émetteur 100i avec les circuits de gestion d'intersection 10 correspondants (non représenté). L'unité de gestion d'intersection 10 comprend au moins dans la forme de réalisation préférentielle de l'invention, un convertisseur série-parallèle 13, un registre de masque 14, un comparateur 15, un registre mémoire d'adresses 16 et un séquenceur 17 comme visible en figure 6. La bascule logique 12 est reliée de préférence au circuit de gestion d'intersection 10 par au moins une sortie du séquenceur 17, le séquenceur 17 pouvant initialiser ou changer l'état de ladite bascule 12 par envoi d'un signal approprié (initialisation par la ligne RESET, et chargement par la ligne w). Le convertisseur 13, le registre de masque 14, le comparateur 15, le registre mémoire d'adresses 16 et le séquenceur 17 sont reliés logiquement de sorte à pouvoir communiquer entre eux. Avant toute 'configuration du crossbar 1, on réalise son initialisation afin d'affecter une adresse logique à chaque point de connexion. Cette initialisation s'effectue par transmission sur chaque canal émetteur 2e du crossbar, d'un message contenant l'adresse logique de chaque point de connexion P placés sur le canal émetteur, les adresses logiques affectées auxdits points de connexion P étant mémorisées successivement dans les registres mémoire d'adresses 16 respectivement des unités de gestion d'intersection 10. Un signal spécifique 210 de création d'adresses logiques, renseigne chaque unité de gestion d'intersection 10 placées sur un canal émetteur 2e, ce signal étant placé à l'initialisation dans le séquenceur de la première unité de gestion d'intersection la -plus proche du circuit émetteur correspondant, par un signal de contrôle global de l'unité d'interconnexion ou par un mécanisme local géré par un circuit émetteur. Ce signal spécifique 210 a pour but de permettre à l'unité de gestion d'intersection 10 de mémoriser l'adresse logique diffusée sur le canal émetteur 2e dans son registre mémoire 16 d'adresse logique.L'adresse logique de l'intersection peut être chargée séquentiellement lors de la phase d'initialisation du crossbar, la fin de chargement d'une adresse logique d'une intersection déclenchant le début de chargement d'adresse de l'intersection suivante, soit à l'intérieur d'un même canal, soit pour l'ensemble du crossbar ou d'un composant crossbar. Les adresses logiques ou numéros de chaque point de connexion appartenant à un canal émetteur par exemple peuvent être chargées par le circuit processeur relié au canal émetteur. Les numéros, correspondant à une adresse, affectés aux points de connexion placés sur un canal récepteur 2r ne sont pas nécessairement les mêmes, de façon à permettre des "vues" différentes de ceux-ci à partir des canaux émetteurs 2e.Ceci peut permettre notamment de réaliser la multidiffusion d'information et l'organisation logique du crossbar, selon les besoins des différents circuits reliés à celui-ci. Les numéros logiques ou adresses des points de connexion peuvent être entièrement chargés au moment de l'initialisation dans la totalité de leur expression, ou bien comporter une partie "base d'adresse" chargée au moment de l'initialisation du crossbar, et une partie "déplacement dans le crossbar" (ou en général dans le canal émetteur), fixée lors de la fabrication du composant supportant le crossbar. Dans ce cas, la partie "base d'adresse" peut être diffusée à l'ensemble des intersections du crossbar. L'existence de bases d'adresses différentes n'est utilisée que dans une version multi-composants du crossbar.Dans le cas contraire, les adresses logiques peuvent être prédéfinies sous forme d'adresses physiques fixées lors de la fabrication du composant. Le registre mémoire d'adresse 16 est alors un registre de mémoire morte ("ROM"). Cette solution réduit la surface du substrat nécessaire pour mémoriser les adresses logiques du point de connexion, et peut également réduire la durée d'initialisation du crossbar, mais ne permet pas d'avoir des vues différentes des canaux récepteurs pour chaque circuit émetteur. Elle présente en outre des inconvénients pour la gestion de la résistance aux pannes du circuit d'interconnexion du fait qu'un circuit utilisateur d'un canal du crossbar doit connaître les numéros des points de connexion associés aux canaux en panne, ce qui n'est pas le cas Si les adresses des points de connexion sont purement logiques. Pour établir une demande de connexion entre au moins un circuit 100i et un circuit lQOj, on transmet depuis le circuit 100i sur le canal émetteur 2ei associé à ce circuit, un message contenant au moins l'adresse logique du point de connexion qui est placé sur le canal récepteur 2rj associé au circuit 100j. La transmission du message peut être fait soit en parallèle, soit en série sur le canal émetteur en fonction du type de transmission sur les canaux du crossbar comme cela a déjà été indiqué ci-dessus. De façon préférentielle, pour une transmission série, le message est constitué principalement d'une partie adresse contenant au moins l'adresse logique de la connexion demandée.Le message de demande de connexion diffuse sur le canal émetteur 2ei renseigne en parallèle chaque convertisseur 13 du canal émetteur 2ei. Selon le mode de réalisation de l'invention, le convertisseur 13 permet de décoder l'information provenant en série sur le canal émetteur à destination des autres éléments de canaux qui lui sont reliés, et respectant un protocole de transmission série caractérisé par exemple par la présence de bits spécifiques placés en début et fin de mot. L'adresse logique de demande de connexion obtenue, est comparée à l'adresse logique affectée préalablement au point de connexion et mémorisée dans le registre mémoire d'adresse 16, par le comparateur d'au moins deux adresses logiques 15. Si le résultat de la comparaison constate l'égalité des adresses logiques comparées, le séquenceur 17 renseigne la bascule logique 12, laquelle établit la connexion effective entre le canal émetteur et le canal récepteur considérés, l'état dudit séquenceur 17 mémorisant ltexsitence d'une demande de connexion. De façon préférentielle, le message de demande de connexion peut contenir en outre une valeur de masque composée d'une suite d'éléments binaires, cette valeur de masque permettant d'effectuer un multiadressage ("multicasting") depuis un circuit émetteur. Plus particulièrement, suivant la valeur du masque incluse dans le message de demande de connexion, on peut adresser un ensemble de canaux récepteurs de la façon suivante - on effectue au préalable un ET logique entre chaque element binaire constitutif de l'adresse logique mémorisée dans le registre mémoire 16 de l'intersection et chaque élément binaire de la valeur du masque par rang correspondant, le résultat de cette opération étant mémorisée dans le registre de masque 14, - on effectue l'opération de comparaison, via le comparateur 15, entre la valeur du registre de masque 14 et la valeur de l'adresse logique demandée contenue dans le convertisseur 13. Si le résultat de cette comparaison, comme précédemment, constate l'égalité des deux valeurs, le séquenceur 17 mémorise une demande de connexion.Par suite, en fonction de la valeur de masque et de l'adresse logique demandée, contenues dans le message de demande de connexion, il est possible d'établir une connexion en tout ou partie des points de connexion placés sur un canal émetteur pour la diffusion d'informations à tout ou partie des circuits récepteurs associés aux canaux récepteurs correspondants. Si les canaux émetteurs sont vus logiquement comme organisés en arbre binaire, un dispositif adéquat de masquage de bits dans le numéro de canal demandé permet d'adresser seulement un ensemble de sous-arbres de cet arbre binaire, en vue d'une multidiffusion. Une valeur spécifique de l'adresse logique demandée, signifiant "tout point de connexion du canal" peut être substituée à une adresse logique dans le message de demande de connexion pour effectuer une multidiffusion.Le même résultat peut être obtenu en masquant tous les bits d'adresse. Le crossbar 1 selon l'invention comprend un mécanisme d'arbitrage pour la détection des collisions et la gestion de la priorité d'accès aux points de connexion du crossbar. Ce mécanisme d'arbitrage est de façon préférentielle distribué aux points de connexion du crossbar et peut découler de différents types de méthodes de gestion des collisions. Une première méthode consiste å propager depuis une intersection située à l'extrême gauche d'un canal récepteur du crossbar et positionnée dans un état de demande de connexion, une information de contrôle vers les intersections situées à droite de la première (ou inversement) sur une ligne du même canal récepteur Si une de ces intersections reçoit cette information de contrôle et est positionnée dans l'état de demande de connexion, elle détecte une collision possible et signale à son circuit émetteur correspondant une erreur. Cependant cette méthode présente l'inconvénient d'allouer une priorité des circuits par rang de canal émetteur et n'est en général pas satisfaisante dans un environnement parallèle. Une seconde méthode consiste à propager, depuis une intersection positionnée dans l'état de demande de connexion, une information de contrôle vers la droite et vers la gauche sur la même ligne du canal récepteur. Toute intersection de cette ligne recevant cette information de contrôle signale une erreur au circuit émetteur correspondant. Si deux circuits émetteurs tentent simultanément d'accéder au même canal récepteur, ils reçoivent un message d'erreur et seront en interblocage. Une solution distribuée pour éviter cet interblocage est l'attente aléatoire. Une autre solution consiste à recourir à une gestion centralisée des collisions par un processeur de contrôle auxiliaire. Un inconvénient important de cette méthode est qu'elle entraîne un taux de non utilisation important des canaux émetteurs et récepteurs. Une troisième méthode consiste à placer au niveau de chaque canal récepteur au moins du crossbar un protocole d'arbitrage distribué, celui-ci pouvant être implanté au niveau du composant. On affecte, à un moment donné, une priorité à une des intersections d'un canal récepteur, cette priorité se traduisant par l'existence d'une marque de priorité. Le circuit processeur associé au canal émetteur correspondant obtient cet accès. Lorsqu'il cesse d'utiliser le canal récepteur, la marque de priorité est propagée à l'intersection la plus proche dans le sens de propagation de la marque qui demande l'accès au canal récepteur. S'il n'existe pas de telles intersections, la marque de priorité est propagée à l'intersection immédiatement suivante dans le sens de propagation de la marque de priorité.Lorsqu'il existe une demande d'accès au canal récepteur par un canal émetteur, le temps d'allocation de la marque peut être limitée à une durée définie, ce qui revient & définir une longueur maximale des messages. Selon la figure 7, le module de gestion de priorité est composé principalement d'un élément de mémorisation 110, de pistes de connexion 100, 160 à 170, et de portes logiques 130 et 140 placées sur les pistes de connexion. Lesdits moyens de mémorisation 110 sont placés en chaque point de connexion d'un canal récepteur, lesdits moyens de mémorisation 110 dudit canal récepteur étant reliés par la ligne spécifique 100 fermée de sorte que la marque circulant sur la ligne 100 et arrivant à l'extrémité droite du crossbar 1 par propagation selon ce sens, continue son cheminement jusqu'à l'extrémité gauche du crossbar par le retour de la ligne 100, puis de nouveau se propage vers la droite sur la ligne 100. Dans cette réalisation préférentielle de l'invention, le moyen de mémorisation est principalement constitué d'un automate d'états finis (du type séquenceur). Les informations mémorisées dans le moyen de mémorisation 110 sont mémorisées sous forme d'états de cet automate, les états de l'automate décrivant la présence, l'absence ou le transfert d'un jeton de priorité ou marque. De façon plus spécifique, les états différents de l'automate correspondent aux état suivants - état 1 :"pas de marque", - état 2 : "demande de connexion", - état 3 : "marque active", - état 4 : "marque suspendue", - état 5 : "abandon de la marque". La transition d'un état à l'autre de l'automate se fait sur réception d'un signal d'horloge, en fonction de l'état courant et des signaux d'entrée de l'automate. Afin de décrire complètement le module de gestion de priorité, nous expliciterons la liste des états de l'automate, l'origine des signaux d'entrée de celui-ci, la destination des signaux de sortie de celui-ci, et ses équations de transition. Selon la figure 7, les signaux d'entrée de l'élément de mémorisation 110 sont les suivants - le signal d'entrée 160 sert à transférer la marque depuis sa piste de propagation 100 jusqu'à un moyen de mémorisation 110i vérifiant les conditions pour passer dans l'état 3 "marque active", - le signal d'entrée 161 sert à transférer la marque depuis le module précédent llO# dans le module suivant 110i+l, suivant le sens de propagation de la marque, lorsqu'aucun autre moyen de mémorisation de la marque n'est demandeur de cette marque. Le signal d'entrée 161 permet un raccordement circulaire de l'ensemble des moyens de mémorisation 110 associés à un canal récepteur. Ce signal d'entrée 161 force l'automate du module 110i+l dans l'état 3 "marque active". Lorsque le module 100i est le module placé le plus à droite sur le canal récepteur, l'entrée 161 permet l'activation du module 100o situé le plus à gauche. - le signal de sortie 165, correspondant & l'entrée 165 de l'unité de gestion d'intersection 10 correspondante, renseigne ladite unité pour l'établissement de la connexion - le signal d'entrée 164 indique au moyen de mémorisation 110i qu'un message ordinaire est en cours de transmission, ou au contraire que ce n'est pas le cas.Ce signal d'entrée est relié à la piste spécifique 210 déterminant le type de message envoyé au crossbar (message/configuration) en provenance d'un module de gestion de colonne 20 qui sera décrit ultérieurement, - le signal d'entrée 168 indique l'existence d'une demande de connexion de l'intersection, ce signal d'entrée étant généré par le séquenceur 17 de l'unité de gestion d'intersection 10 correspondante, - le signal d'entrée 169 indique l'existence d'une demande de réquisition du canal récepteur associé à l'unité de gestion de priorité considérée, ladite demande de réquisition provenant d'une unité de gestion de ligne 30 qui sera décrite ultérieurement, - le signal d'entrée 170 indique une demande de réinitialisation de l'élément de mémorisation 110i. Dans la réalisation préférentielle de l'invention, il s'agit d'un signal global commun å toute unité d'interconnexion 1 et provenant d'un circuit de contrôle de ladite unité ou de la machine hôte dans laquelle elle est placée (signal "RESET" géneral), - le signal d'entrée h correspond à une entrée de signal d'horloge connue en soi Les signaux de sortie de l'élément de mémorisation 110 sont les suivants - le signal de sortie 162 permet d'arrêter la propagation du signal de marque de priorité sur la piste de propagation 100, au niveau du moyen de mémorisation lîO# qui délivre la marque sur ladite piste de propagation. Par suite, cette marque n'effectue qu'un parcours de la piste 100.La valeur de cette sortie est positionnée à "VRAI" si l'état du moyen de mémorisation 110i est l'état 5 "abandon de marque" ou bien si le signal d'entrée 168 "demande de connexion" est positionné à "VRAI", - le signal de sortie 163 permet de transmettre le signal représentant la marque sur la piste de propagation 100, où elle se propagera jusqu'au prochain élément de mémorisation 110 vérifiant les conditions pour passer dans l'état 3 "marque active". Ce signal de sortie 163 est positionné à "VRAI" Si l'élément de mémorisation 110i est dans l'état 5 "abandon de marque", - le signal de sortie 166 est à "VRAI" Si l'état du moyen de mémorisation 110i est l'état 5 "abandon de marque". La valeur "VRAI" de ce signal de sortie est la condition pour propager le signal correspondant à la marque depuis la piste de propagation 100 vers la sortie 167 du moyen de mémorisation lOOi, laquelle est raccordée avec l'entrée 161 du moyen de mémorisation 100i+l, dans l'ordre de propagation du signal de marque de priorité. Les autres moyens de propagation de signal d'une marque de priorité sont constitués par la piste de propagation 100, laquelle est raccordée à l'entrée 160 et 161 et à la sortie 163 du moyen de mémorisation 110. Le signal 167 contrôlé par la valeur du signal 166 est prélevé sur la piste 100 avant une porte 140, placée sur la piste 100, et dont le rôle sera décrit plus loin. Comme déjà mentionné précédemment, la piste 100 forme une boucle de sorte que la valeur du signal circulant sur la piste 100, après le moyen de mémorisation 110 d'indice maximum associé à un canal récepteur, est transmise par la piste 100 jusqu'au moyen de mémorisation 110 d'indice minimum. Cette piste 100 est donc formée d'un anneau unidirectionnel, la connexion des entrées sur cet anneau pouvant par exemple se faire par des portes logiques "OU". On dispose sur les moyens de connexion 100 et 167 des portes logiques 130 et 140 dont les fonctions sont les suivantes. La porte logique 130 effectue un "ET" logique du signal provenant de la piste 100 et du signal 166 provenant du moyen de mémorisation 110i, et délivre le résultat sur la piste 167. La porte logique 140 effectue un ET logique entre le signal 100 et le signal inversé 162 provenant du moyen de mémorisation 110i. Cette porte logique 140 délivre le résultat correspondant dans la portion suivante de la piste 100, dans le sens de propagation du signal de marque de priorité. On pourra bien entendu effectuer le calcul des résultats ci-dessus mentionnés à partir d'une configuration équivalent de portes logiques "NON ET", "NON OU" et d'inverseurs "NON".L'objet de la porte logique 140 est d'arrêté le signal sur la piste 100 après un parcours complet sur l'anneau ou lorsque ce signal a permis le transfert de la marque dans le moyen de mémorisation courant. Le rôle de la porte logique 130 est de permettre la propagation de ce signal sur la piste 167 après un parcours complet de l'anneau, afin de forcer le moyen de mémorisation 110 suivant dans 1'état 3 "marque active". Nous décrivons maintenant les équations de transition de l'automate. Selon la figure 8, l'automate comprend au moins cinq états, de 1 à 5, décrits précédemment. Dans la figure 8 nous avons représenté un sixième état correspondant à l'état initial 0 de sorte à faciliter la compréhension du séquencement des états d'un moyen de mémorisation 110. Dans l'état initial 0, la valeur contenue dans le moyen de mémorisaiton 110 est quelconque. Par conséquent, il n'est pas nécessaire qu'il existe un état physique de l'automate correspondant à cet état initial 0. Le séquencement effectif des état d'un moyen de mémorisation 110 commence à partir de l'état initial O (en fait à partir d'un état quelconque), lorsque ledit moyen de mémorisation 110 reçoit le signal de réinitialisation 170. Un moyen de mémorisation 110, appartenant à un canal récepteur, passe alors dans l'état 3 marque active", ce moyen de mémorisation 110 étant déterminé à l'avance, les autres moyens de mémorisation 110 dudit canal récepteur passant dans l'état 1 "pas de marque". A partir de l'état 1 "pas de marque", l'automate passe dans l'état 3 "marque active" dès qu'il reçoit le signal de forçage de la marque 161. A partir de l'état 1 "pas de marque", l'automate passe dans l'état 2 "demande de connexion" dès qu'il reçoit un signal de demande de connexion 168 et qu'il ne reçoit pas de signal de forçage de la marque 161 précité. Dans les autres cas, l'automate reste dans l'état courant 1 "pas de marque". A partie de l'état 2 "demande de connexion", l'automate passe dans l'état 3 "marque active" dès qu'il reçoit le signal 160 représentant le transfert de la marque. Dans le cas contraire, il reste dans l'état courant 2 "demande de connexion". A partir de l'état 3 "marque active", l'automate passe dans l'état 5 "abandon de marque" des qu'il reçoit le signal 164 avec une valeur signifiant "pas de message ordinaire en cours" (c'est-à-dire la valeur CONFIGURATION de ce signal), et le signal 169 de réquisition de canal correspondant à la valeur FAUX. A partir de l'état 3 "marque active", l'automate passe dans l'état 4 "marque suspendue si le signal 164 possède la valeur pré-citée CONFIGURATION et si le signal 169 de réquisition de canal est positionné à "VRAI". Dans les autres cas, 1'automate reste dans son état courant 3 marque active". A partir de l'état 4 "marque suspendue, l'automate passe dans l'état 5 "abandon de marque" Si et seulement si le signal 169 de réquisition de canal est positionné à la valeur "FAUX". A partir de l'état 5 "abandon de marque", l'automate passe dans l'état 3 "marque active" si le signal 168 de demande de connexion est positionné à "VRAI" et si le signal 160 de transfert de marque est positionné également à "VRAI". A partir de l'état 5 "abandon de marque", l'automate passe dans l'état 1 "pas de marque" si la condition précédente n'est pas remplie et s'il se trouve dans l'état 5 "abandon de marque" depuis un certain délai, qui peut être représenté par un nombre pré-défini de cycles d'horloge h.Cette condition de délai garantit que le signal 163 de transmission de la marque sera maintenu un temps suffisant pour que la marque puisse être propagée à un autre moyen de mémorisation 110 distant vérifiant les conditions pour passer dans l'état 3 "marque active". On peut considérer qu'il existe toujours un tel élément de mémorisation de la marque de priorité vérifiant ces conditions. Lorsque les conditions de délai et la condition signal 168 positionné à "VRAI" et signal 160 positionné à "VRAI" ne sont pas remplies, l'automate reste dans l'état courant 5 "abandon de marque". Lors d'échange de messages entre circuits, il convient de distinguer les messages ordinaires adressés depuis un circuit émetteur vers un circuit récepteur et transitant pas les canaux de communication du crossbar, des messages dits de service que les circuits reliés au crossbar envoient à celui-ci, comme par exemple les demandes de reconfiguration du-crossbar, les demandes de connexion émis par les circuits et les messages d'erreur émis par la structure crossbar. Cette distinction peut être réalisée de différentes manières indépendament de la structure du crossbar selon l'invention, l'une consistant à alterner systématiquement les messages ordinaires et les messages de service, l'autre consistant à place#r un code type de messages dans l'en-tête de chaque message. Cette dernière solution à l'inconvénient de modifier les formats de messages usuels utilisés par la plupart des processeurs. A titre de solution préférentielle nous-dêcrivons la première solution. Dans ce cas, les messages ordinaires possèdent un format similaire aux messages de service, la détection du type de message étant réalisée par une unité de contrôle de colonne 20, reliée respectivement a chaque canal émetteur du crossbar, laquelle reçoit chaque message émis depuis un circuit relié à sa colonne correspondante, l'analyse et renvoie sur une ligne spécifique 210 un signal représentatif du type de message adressé notamment aux unités de gestion d'intersection 10 du canal, comme visible sur les figures 6 et 9. De façon préférentielle, l'unité de contrôle de colonne 20 comporte un convertisseur sérieparallèle adapté au mode de transmission des canaux du crossbar, un compteur de longueur de message et un séquenceur gérant au moins deux états å savoir "MESSAGE" ou "CONFIGURATION".La ligne spécifique 210 relie les unités de gestion d'intersection 10 placées au point de connexion d'un canal émetteur à l'unité de gestion de colonne 20 associée audit canal pour les informer du type de message qu'elles reçoivent. Par ailleurs, l'ensemble des messages de service échangés dans la structure crossbar doit généralement être acquitté. Dans la réalisation préférentielle de l'invention, on place au nord de chaque canal émetteur 2e, une unité de gestion d'acquittement de message 40, l'unité d'interconnexion 1 étant représentée de sorte que ses canaux émetteurs sont vus comme des pistes Nord-Sud, comme visible en figure 9. De façon plus spécifique, l'unité de gestion d'acquittement 40 de message comprend un convertisseur série-parallèle et un séquenceur pour le décodage du message transitant sur le canal émetteur auquel elle est reliée. L'unité de gestion d'acquittement 40 est renseignée par une de ses entrée par la ligne 210 de détermination du type de messages (MESSAGES / CONFIGURATION). Pour acquitter le message provenant d'un circuit émetteur et transitant par un canal émetteur correspondant, l'unité de gestion d'acquittement 40 associé audit canal émetteur renvoie une information d'acquittement au circuit qui a émis le message. Ce signal d'acquittement est transmis par une piste verticale spécifique (non représentée).A l'intersection de la colonne avec la diagonale Nord Ouest - Sud Est du crossbar, le signal est transmis à la piste réceptrice de cette intersection. Dans le cas ou le crossbar est multicomposants, seuls les composants situés sur la diagonale du crossbar multicomposants commutent le signal vers la piste réceptrice. Plusieurs solutions sont possibles pour assurer cette propriété. L'une d'entre elles est de distinguer deux types de composants, l'un avec commutation sur la diagonale, l'autre sans commutation. Une-autre est de réaliser une commande globale de cette commutation, le signal assurant cette commande étant fixé sur la carte. Dans la forme de réalisation préférentielle de l'invention, le crossbar 1 comprend une pluralité d'unités de gestion- de ligne 30, lesdites unités 30 étant réparties de préférence à l'ouest de chaque canal récepteur 2r, chaque unité 30 étant constituée d'au moins une bascule de réquisition de canal. L'unité de gestion de ligne 30 transmet par la ligne spécifique 169 de réquisition de canal récepteur, un état de réquisition dudit canal, contenu dans l'unité de gestion de ligne 30, aux différents moyens de mémorisation 110 de l'état d'une marque de priorité associé audit canal récepteur, de sorte qu'une fois terminée la transmission en cours sur un canal récepteur, il ne puisse y avoir d'autres transmissions de message avant l'acquittement considéré. Seules les intersections placées sur la diagonale principale du crossbar ne sont pas bloquées par ce signal. Comme il a été indiqué dans la description de l'état de l'art, les crossbars actuels utilisent fréquemment des canaux émetteurs et récepteurs placés dans la même dimension, ces canaux étant reliés selon les besoins par des canaux spécifiques placés sur l'autre dimension du crossbar. Ceci implique d'avoir un canal émetteur et un canal récepteur par ligne et par colonne dans le cas où les canaux sont monodirec tionnels.Cette solution présente l'avantage que la connexion de deux circuits processeurs peut se faire suivant un canal horizontal quelconque ce qui augmente la tolérance aux pannes. - Le message émis sur un canal émetteur transite par au moins deux intersections, ceci pouvant impliquer que l'adresse logique d'intersection contenue dans le message de service décrit précédemment comporte au moins deux parties, l'une contenant l'adresse logique de la première intersection sur le canal émetteur, l'autre contenant l'adresse logique de la deuxième intersection sur le canal de raccordement. Ceci implique par conséquent qu'il existe un mécanisme d'arbitrage (gestion de la marque de priorité) sur les canaux émetteurs et les canaux de raccordement. Lorsque le canal émetteur a acquis la priorité sur la première intersection, il doit demander la priorité sur la deuxième intersection. Ceci est de nature à créer un temps d'attente pour le canal émetteur aussi bien que pour le canal de raccordement. Pour éviter ce phénomène le message effectif (message ordinaire) est transmis à la première intersection dès l'obtention de la priorité sur cette intersection. Le canal de raccordement n'étant pas nécessairement disponible à ce moment là, ledit message est rangé dans un moyen de mémorisation adapté placé au niveau de cette intersection (non représentée). Le canal émetteur devient à nouveau disponible et l'unité de gestion de ladite intersection demande la priorité sur le canal de raccordement. Dès que cette priorité est obtenue, le message est transmis par la seconde intersection jusqu'au circuit destinataire. Pour accroître le. débit du crossbar, il est possible de placer également un moyen de memorisa- tion des messages au niveau de l'intersection entre le canal de raccordement et le canal récepteur. Cette organisation maximise le débit du crossbar selon l'invention. Nous décrirons par la suite, différentes utilisations du crossbar selon l'invention. GESTION DISTRIBUEE D'UNE MEMOIRE VIRTUELLE. Une utilisation privilégiée du crossbar à reconfiguration distribuée selon l'invention, concerne la gestion distribuée d'une mémoire virtuelle dite "orientée objets". La gestion globale d'une mémoire virtuelle, dans une machine parallèle, est généralement envisagée dans le contexte d'une machine fortement couplée (à mémoire partagée) possédant des caches et une mémoire primaire. Cependant le problème se pose aussi dans le cas d'une machine faiblement couplée, où les processeurs communiquent par message. Des données de grande taille, par exemple de type relation (CODD, E.F., "A Relational model of Data for Larges Shared Data Banks", Communications of ACM, #13, 6, juin 1970), peuvent -être réparties entre plusieurs processeurs. utilisant ces données. Dans une approche orientée objets", ces relations sont des ensembles d'objets dans lesquelles chaque objet est représente par un identifiant, qui est une adresse logique invariante. Les identifiants sont échangés entre processeurs, et doivent pouvoir être transformés en adresses logiques classiques ou en adresses phys#iques par n'importe quel processeur. Dans un système de ce type, une adresse physique d'objet peut être vue comme un couple . Cette représentation est nécessaire pour savoir à quel processeur demander la donnée référencée par l'identifiant. Dans le cas d'une adresse logique de type identifiant, le numéro de processeur de la donnée correspondante ne peut pas être directement déterminé à partir d'un champ de l'adresse logique. En effet, l'identifiant doit être invariant même en cas de modification de valeur de l'objet référencé, alors que le placement de cet objet entre les processeurs peut être déterminé par cette valeur. La solution connue pour définir une adresse logique invariante consiste à réaliser deux "étages" d'adressage logique comme décrit dans le brevet européen n 88 401819.3. L'objet possède un premier niveau d'adressage logique, que nous appelons l'identifiant physique, et qui est une adresse logique classique mis à part le fait qu'elle contient un numéro d'objet dans une page et non un déplacement dans cette page. Cette solution permet de ne pas changer l'identifiant physique en cas de compactage de la page, ce qui simplifie le problème dit -de la gestion des trous ou du "ramasse-miettes". Dans un environnement multi-processeurs, l'identifiant physique est composé des champs .Comme l'identifiant physique est de taille fixe, il peut être mis à jour en place, et son adresse logique est invariante. L'identifiant logique est donc l'adresse logique de l'identifiant physique. Dans la solution présenté dans la demande de brevet européen pré-citée, l'identifiant logique est composé des champs . Par suite il ne contient aucune information permettant de déterminer le processeur où se trouve la donnée. La transformation d'un identifiant logique en identifiant physique, et d'un indentifiant physique en adresse physique, s'effectue à travers des tables de décodage suivant une solution apparentée au mécanisme général de décodage des adresses logiques. Ces tables comprennent au moins un identifiant physique et une adresse, tous deux normalement sur au moins 32 bits, par objet. Aussi il n'est pas possible de les répliquer sur tous les processeurs, d'une part pour des raisons de coût de mise à jour, et d'autre part parce que le volume des tables pourrait largement dépasser le volume des données référencées. On est donc amené à distribuer les tables entre les processeurs.Les identifiants physiques permettant nécessairement de calculer le numéro de processeur, les tables correspondantes peuvent être placées sur les mêmes processeurs que les données qu'ils référencent. par contre les tables permettant de décoder les deux ientifiants logiques ne peuvent être placées que de façon indépendante de la localisation des données. La solution la plus naturelle est de les placer entre les processe#urs par hachage sur l'identifiant. Lorsqu'une relation de R tuples (ou plus généralement objets) résultant d'opérations relationnelles (CODD, E.F., article pré-cité) est répartie entre p processeurs, elle est en général représentée par R identifiants ou n-uplets d'identifiants, également répartis entre ces processeurs (un n-uplet d'identifants résulte de plusieurs opérations associant n relations source). Pour effectuer d'autres opérations sur cette relation ou lire ses tuples, il faut transformer les identifiants en adresses physiques. A cette fin, dans le procédé suivant l'invention, chaque processeur hache ses R/p tuples en p' paquets et les transmet aux p'processeurs gérant les tables de décodage des identifiants logiques. Ces p' processeurs renvoient les paquets d'identifiants physiques correspondants. De façon générale p L77 p' et il est commode que p = p'.On supposera par la suite que les processeurs traitant les données sont numérotés de A+l à A + p, ceux effectuant le décodage de B + 1 à B + p. Pour éviter des conflits d'accès et une gestion centralisée, l'envoi des paquets est synchronisé, chaque processeur d'indice A + p adressant d'abord un paquet au processeur d'indice B + p puis B + p + 1, et ainsi de suite de façon circulaire (après avoir transmis un paquet au processeur B + p un processeur continue éventuellement par le processeur B + 1); Les liens ou les chemins entre processeurs doivent être reconfigurés après chaque étape, dont la durée est (k * R * F / p2) + S, où F est le facteur d'uniformité du hachage (rapport entre la taille moyenne et maximale d'un paquet), k le délai de transmission d'un paquet et S le délai de synchronisation. En pratique la taille d'un paquet (soit b=R / p2) dépend de p mais elle doit être supérieure à quelques unités pour que F ne soit pas trop élevé. Nous prendrons par ailleurs K = 0,3 ss sec. , S = 0,2 sec., p = 16, R = 10.000, F = 1.2. Les valeurs de k, S, p, correspondent à des valeurs vraisemblables si le processeur est un transputer T800 (Inmos), F peut être évalué par des simulations, R est une valeur courante. Dans ce cas la durée d'une étape de reconfiguration est 12 sec + 3,2 + sec = 15,2 + A/Csec. Pour que le délai de reconfiguration ne réduise pas trop le rendement du multiprocesseur, et représente par exemple moins de 20 % du temps de transfert, il faut que la reconfiguration s'effectue en environ 3 ss sec ou moins, ce qui est évidemment très loin des quelques 1.000 ss sec d'une reconfiguration complète dans des systèmes actuels de crossbar selon nos estimations, ou même des quelques 300 ss sec auxquels on aboutirait avec une reconfiguration partielle, limitée à quelques dizaines d'intersections. Dans le procédé suivant l'invention, chaque processeur de calcul connaît la liste de ses processeurs de décodage successifs. D'autre part, une synchronisation est effectuée préférentiellement de la manière suivante. Une liaison bidirectionnelle simple ou en anneau est réalisée entre les p processeurs avec des liens disponibles grâce à une configuration adéquate du crossbar. Cette liaison en anneau est maintenue pendant toute la durée de l'opération qui utilise la grappe de p processeurs; Si la grappe de p processeurs possède un bus spécifique à cette grappe et destiné par exemple au contrôle des processeurs, il est également concevable d'utiliser ce bus. Cette liaison connecte le processeur A + 1 avec A + 2, A + 2 avec A + 3, etc. Lorsque le processeur d'indice A + 1 a terminé l'étape en cours, il transmet un message au processeur d'indice A + 2.Quand celui-ci a également terminé l'étape en cours, il transmet le message au processeur A + 3, et ainsi de suite. Quand le processeur A + p a reçu le message et terminé l'étape courante, il commence l'étape suivante et renvoie le message au processeur A+ p - 1, qui fait de même et transmet le message en direction du processeur A + p -2, et ainsi de suite. Avant de commencer le transfert du paquet vers le processeur de décodage correspondant à l'étape considérée, chaque processeur d'indice A + i (i Afin d'éviter le risque de collision, un ou plusieurs canaux d'entrée sont réservés sur chaque processeur de décodage et sont tous utilisés par le processeur qui lui transmet les identifiants. Ce procédé correspond à une utilisation du crossbar å reconfiguration distribuée dans une application "SIMD" å grain fin. Toutefois le crossbar selon l'invention peut aussi être utilise avec un accès aléatoire par chaque processeur, dans les applications "MIMD" à grain fin. RESEAU NEURONAL. Une autre utilisation du crossbar selon l'invention concerne les réseaux neuronaux. Dans le crossbar à commande distribuée la logique est située aux noeuds du réseau dtinter- connexion, et d'autre part la taille des circuits situés à ces noeuds est très réduite, permettant l'implantation de très, nombreuses interconnexions sur une tranche. Ces propriétés sont similaires à celles que l'on attend en général d'un réseau de processeurs de type "neuronal". D'autre part dans le cas où la commande est effectuée par les processeurs récepteurs, le crossbar selon l'invention tel qu'il a été décrit précédemment correspond a un réseau neuronal ou les poids sont soit 0, soit 1. Dans le cas d'un réseau neuronal, chaque intersection reçoit des messages d'un processeur émetteur, et les retransmet à un processeur récepteur. Le principe d'un réseau de type "neuronal" est que chaque processeur délivre une réponse qui est fonction de la somme des signaux reçus (représentés par exemple par un message contenant un nombre) à partir de chacun des canaux émetteurs, multipliés par le poids associé à l'interconnexion correspondante. La logique étant distribuée sur les interconnexions, celles-ci ne doivent pas retransmettre immédiatement chaque signal reçu, mais le multiplier d'abord par le poids qui leur est associé. Afin de permettre l'adaptation du poids de l'intersection, chaque intersection reçoit aussi des messages du processeur récepteur l'informant du niveau d'activité de celui-ci, et éventuellement des messages diffusés globalement a l'ensemble du réseau l'informant du degré de validation de la réponse.Ces trois types de messages peuvent être transmis alternativement å l'intersection, la valeur du message étant le niveau d'activation du processeur source (ou de la réponse), ou un facteur modificatif (par exemple additif ou multiplicatif) de ce niveau, préalablement enregistré dans un registre de l'intersection; Le signal de chaque canal émetteur est transmis simultanément à toutes les intersections auxquelles il est connecté; Chaque canal récepteur reçoit un signal de toute intersection à laquelle il est connecté. Le mode de fonctionnement du crossbar est donc ici la multidiffusion ("multicasting"). Toutefois celle-ci ne peut intervenir que depuis un canal émetteur à la fois. Pour éviter des collisions, deux solutions sont envisageables. Dans la première, chaque canal émetteur stexprime de façon successive sur le bus, au moins à l'intérieur de groupes de canaux émetteurs déterminés de façon statique ou dynamique. La réception est donc parallèle, l'émission- séquentielle (le contraire serait également possible). Une deuxième solution réside dans le fait que tous les processeurs émettent en même temps, . mais l'information n'est pas transmise immédiatement au processeur récepteur. Cette solution correspond au stockage d'informations provenant des messages au niveau des intersections, solution que nous avons décrite précédemment dans le cadre de crossbars avec des canaux émetteurs et récepteurs dans la même dimension, ce qui est le cas ici. Dans cette deuxième solution, l'information est cumulée dans l'intersection (ceci revient à déterminer un niveau moyen), puis multipliée avec le poids, enfin transmise au processeur récepteur. Les opérations au niveau de l'intersection peuvent être plus complexes qu'un simple cumul, et inclure des caractéristiques de distribution comme le niveau munimum et maximum d'activation pendant la période.Pour cette transmission, soit (i) un multiplexage intervient entre les différentes intersections d'un même récepteur, soit (ii) celles-ci transmettent leur résultat chacune à leur tour, par exemple en étant activée par l'intersection précédente du même récepteur, soit (iii) les intersections demandent l'accès au canal récepteur quand le niveau de message a transmettre dépasse un certain seuil. A ce moment là on utilisera sur la ligne correspondant au récepteur un mécanisme d'arbitrage reparti équivalent à celui proposé précédemment pour les utilisations classiques du crossbar. L'accès aux canaux récepteurs se fera de façon équitable pour les canaux émetteurs ayant la même fréquence d'émission, mais moins souvent pour ceux demandant moins fréquemment l'accès à ces canaux. La solution (iii) parait la plus intéressante, notamment sur le plan des débits de communication possibles. Le calcul de la nouvelle valeur du poids est effectue à l'aide d'une unité arithmétique et logique placée en chaque point de connexion, qui peut être composée par exemple d'un additionneur et d'un registre à décalage, l'un au moins des niveaux d'activation étant alors rangé dans un compteur. Compte tenu du caractère séquentiel de l'émission ou de la réception, les opérations effectuées par chaque intersection n'ont pas besoin d'être effectuées rapidement, et des circuits séquentiels suffisent. Par suite à partir des évaluations qui seront présentées ci-dessous, la taille de l'intersection en technologie 0,5 microns devrait être de l'ordre de 600 * 800 microns carrés, et le nombre de processeurs élémentaires devrait être approximativement le même que dans une utilisation conventionnelle du crossbar. Compte tenu de leur faible complexité, ces processeurs pourront éventuellement résider sur la même tranche que les unités de gestion des intersections. Il sera alors possible d'interconnecter environ 1.000 processeurs sur une unité å deux dimensions de la taille d'une tranche, avec un million d'interconnexions fonctionnant en parallèle. On peut noter que les réseaux neuronaux sont souvent simulées sur des architectures comportant un degré inférieur de parallélisme. Le crossbar à reconfiguration rapide du type de celui de l'invention se prête tout à fait à l'exécution des opérations d'un réseau neuronal comportant un nombre n fois plus élevé de neurones, à condition que chaque intersection comporte n mots de mémoire à la place de la bascule d'état 12, et que chaque processeur élémentaire (ou neurone) puisse conserver son niveau d'activation dans une mémoire de n mots (la taille du mot en bits étant le logarithme du nombre d'états). En pratique en multipliant par 4 la surface de l'intersection, il est possible de traiter un réseau virtuel comportant environ 750 fois plus de processeurs-elementaires que le réseau physique.La commutation de processus sur ce réseau peut se faire de façon synchrone (on exécute les opérations d'un "plan virtuel" du réseau, puis d'un autre, dans des tranches de temps successives), ou asynchrone, une intersection physique supportant une nouvelle intersection logique (ou un processeur supportant un nouveau processus) quand certaines conditions sont remplies. La première solution permet notamment de traiter plusieurs problèmes "neuronaux" en parallèle sur le même réseau physique. Les problèmes d'interconnexion logique entre des "plans" du réseau virtuel (comment un processus situé dans un plan peut communiquer avec un processus ou une intersection située dans un autre plan) sont extérieurs à l'objet de la présente invention. MATRICE DE PROCESSEURS. Dans l'utilisation du crossbar selon l'invention précédemment décrite, les processeurs principaux sont des neurones formels placés par exemple au sud de la matrice d'interconnexion. Toutefois il existe un élément de calcul å chaque intersection, et il est possible de considérer qu'il existe donc un deuxième type de processeur élémentaire placé aux intersections. En fait le principe d'une matrice d'interconnexion à commande distribuée permet également de réaliser un réseau d'interconnexion, par exemple en grille carrée, avec des processeurs placés aux intersections de la grille. Cette application est particulièrement intéressante pour interconnecter un grand nombre de processeurs élémentaires munis chacun d'une mémoire locale, et intégrés au niveau d'une même tranche. Dans cette hypothèse le goulet d'étranglement dû & une gestion centralisée d'un réseau dtintercon- nexion connu est d'autant plus grand, que le nombre de processeurs sur le réseau croît en N2 en fonction du nombre de lignes et de colonnes du réseau. D'autre part le fonctionnement à priori "MIMD" à grain fin du réseau rend nécessaire des reconfigurations très rapides. Le fonctionnement est à priori "MIMD" dans la mesure où chaque processeur dispose d'une mémoire significative et peut exécuter un programme ou une fonction différente des autres processeurs, il est à priori à grain fin dans la mesure où la surface disponible pour la mémoire locale est néanmoins limitée à l/p2 de la surface de la tranche et, d'autre part où le nombre élevé de processeurs permet une division importante des opérations. L'intérêt d'associer de la logique à la mémoire est reconnu depuis de nombreuses années, et a donné naissance notamment aux circuits ASIC (Application Specific Integrated Circuits) avec mémoire. Dans de nombreux travaux la mémoire est divisée en de nombreux espaces mémoire accessibles en parallèle, par exemple à l'aide d'un crossbar (Miracki et al., Design of a 64 Processor by 128 Memory Crossbar Switching Network", IEEE Int. Conf. on Computer Design, Rye Brook, NY, oct. 1988).Il est connu que le développement des technologies d'intégra- tion au niveau de la tranche permet de placer un certain nombre de ces espaces mémoire et de leur logique associée dans un même composant ou une même tranche, et l'une des solutions possibles pour l'interconnexion de différents processeurs est de les placer aux noeuds d'une matrice d'interconnexion carrée (ou crossbar). Dans le cadre des conceptions classiques des crossbars, cette matrice d'interconnexion est gérée par un circuit spécifique qui effectue le routage et les arbitrages de façon centralisée. Ce circuit centralisé apparaît d'autant plus naturel dans ce cas qu'il existe de nombreux chemins possibles entre deux processeurs, quelle que soit la façon dont est réalisée la matrice. Toutefois les temps de reconfiguration sont alors limités par la capacité d'entrées-sorties et de traitement de ce circuit. Ceci est d'autant plus défavorable dans le cas d'un fonctionnement "MIMD" avec de nombreux messages très courts, ou de périodes de fonctionnement "SIMD" avec des reconfigurations globales très fréquentes. La solution d'une commande distribuée de la matrice d'interconnexion par les processeurs est d'abord rendue possible par l'observation qu'il est possible de limiter le nombre de chemins empruntés par les messages entre deux processeurs quelconques. soit deux processeurs Pij et Pi'j', où i et i' sont des indices de ligne, j et j' des indices de colonne dans chaque crossbar, les deux chemins les plus simples de Pij vers Pi'j' sont le chemin "horizontal d'abord", où le signal se propage d'abord sur un canal Ouest-Est jusqu'à l'intersection correspondant au processeur Pij', puis sur un canal Nord-Sud jusqu'au processeur Pi'j', l'autre chemin étant le chemin "vertical d'abord" défini de façon symétrique.La commande distribuée de la matrice d'interconnexion doit autoriser la réalisation directe de ces deux chemins, ce qui permet de toujours disposer d'un chemin de secours utilisé efficacement en cas de panne d'une intersection. Si la probabilité de connexion entre un processeur Pij et un processeur Pi'j' est égale quels que soient i, j, i', j', l'utilisation exclusive de ces deux chemins apparat suffisante pour garantir une répartition uniforme de l'utilisation des différentes intersections et canaux. Il en va de même a l'intérieur de partitions rectangulaires de -la matrice dtinter- connexion, -si la probabilité d'interconnexion est uniforme å l'intérieur de chacune de ces partitions. D'autres chemins peuvent être utilisés en fonctionnement dégradé en faisant transiter des messages par des processeurs intermédiaires, qui gèrent à leur tour la transmission vers le processeur final ou un autre processeur intermédiaire. Toutefois ceci necessite des protocoles plus complexes pour garantir l'établissement du chemin (du type par exemple de ceux utilisés dans les hypercubes), et consomme du temps de calcul des processeurs intermédiaires, il ne peut donc s'agir du fonctionnement normal. Dans le cas de l'établissement d'un des chemins simples précédents, le processeur placé à l'un des noeuds de la matrice choisit d'abord de transmettre le message d'abord sur un canal émetteur ligne ou un canal émetteur colonne. Il vérifie alors que le canal émetteur est libre, cet accès au canal pouvant se faire suivant l'un des protocoles connus d'arbitrage de bus ou de réseau. Dans la solution suivant l'invention, il positionne une demande de canal et attend l'arrivée d'un jeton d'accès au canal émetteur, transmis sur une piste spécifique suivant le mécanisme de gestion de collisions exposé précédemment. il transmet alors sur ce canal un message de service comportant une demande de connexion, et formé principalement d'une adresse physique ou logique de ligne et d'une adresse de colonne. Dans le cas d'un chemin "vertical d'abord' l'adresse de ligne est d'abord utilisée pour déterminer la ligne où le message sera commuté sur un canal "récpeteur" horizontal. L'arrivée du message de service sur l'intersection entre le canal émetteur vertical et le canal récepteur horizontal détermine l'enregistrement éventuel du message de service dans un moyen de mémorisation placé å cette intersection, et la demande du canal récepteur. Un premier acquittement de la demande par l'intersection peut être adressé alors au processeur émetteur pour lui garantir le bon fonctionnement de l'intersection.L'attribution du canal récepteur peut s'effectuer selon différents protocoles, la réalisation préférentielle du protocole suivant l'invention reposant sur la réception par l'intersection d'un jeton d'accès au canal récepteur. Lorsque l'accès au canal récepteur est obtenu, l'intersection qui effectue la connexion du canal émetteur et récepteur transmet le message de service (ou seulement l'adresse de colonne, dans le cas du chemin "vertical d'abord") au processeur récepteur. Si ce processeur est libre, une bascule d'interconnexion est positionnée et connecte le processeur ou sa mémoire avec le canal récepteur. Un signal d'acquittement final du message de service est alors transmis au processeur émetteur, via l'intersection qui connecte les canaux émetteur et récepteur.Dans le cas contraire un signal d'acquit tement intermédiaire peut éventuellement être transmis à l'intersection émettrice, pour exprimer le bon fonctionnement de l'intersection réceptrice. Les signaux d'acquittement peuvent soit utiliser les canaux récepteurs normaux des processeurs émetteurs, soit emprunter des pistes réservées pour l'acquittement des messages. Dans le cas des processeurs distribués dans le crossbar, des considérations de surface et de complexité conduisent à choisir cette deuxième solution comme solution préférentielle Notons que des protocoles sans acquittement (envoi de "datagrammes") ou avec envoi de messages d'erreur sont également possibles. Les remarques sont également valables pour les messages ordinaires. Tel que nous l'avons présente jusqu'ici, ce protocole présente un inconvénient important, il conduit en effet à laisser le canal émetteur oisif entre la transmission du message de service par le processeur émetteur, et l'obtention du canal récepteur correspondant. Il n'est donc satisfaisant qu'avec un taux d'utilisation suffisamment faible du réseau d'interconnexion, conduisant à des taux d'attente acceptables.Cet inconvénient ne se rencontre pas dans la version avec un processeur par canal émetteur, où un canal émetteur n'est jamais demandé par un autre processeur Une solution consiste å admettre la transmission successive de plusieurs messages de service destinés a plusieurs intersections par les différents processeurs d'un même canal émetteur Chaque processeur émetteur rend alors le jeton après l'émission du message de service. Si plusieurs messages de service sont adressés à la même intersection, celle-ci renvoie alors un acquittement négatif pour tous les messages sauf le premier.Le message de service doit contenir le numéro du processeur demandeur, qui est rangé dans l'intersection. Lorsqu'unie intersection reçoit l'acquittement du processeur destinataire, elle doit demander l'accès au canal émetteur et au canal d'acquittement pour permettre au processeur demandeur de transmettre le message utile au processeur destinataire. Si on veut éviter que le canal récepteur attende la disponibilité du canal émetteur, la meilleure solution est cependant de stocker le message utile dans l'intersection. Nous avions déjà présenté cette solution dans le cas général des crossbars avec des canaux récepteurs et émetteurs dans la même dimension, ce qui est le cas ici. Si la taille du message est limitée ici à 16 octets, et si la tranche comporte 32 * 32 processeurs, la surface nécessaire pour conserver les messages dans les intersections est d'environ 4 * 128 * 100 * 65 * 1.024 À 2, soit environ 212 mm2 en technologie 0,5 microns. Dans une solution préférentielle, le message est en effet rangé dans un registre & décalage dont la taille est de l'ordre de 50 x 65 ss 2 par bit.Le nombre de registres nécessaire pour conserver les messages utiles est de 4 par intersection si on tient compte des différents chemins possibles. Sur la base d'une tranche de 70 * 70 mm2, ceci représente environ 4 % de la surface de la tranche et reste donc très acceptable. Avec cette solution, le taux d'utilisation des canaux émetteurs et récepteurs peut approcher 100 %, en incluant ies messages de service et le temps de propagation des jetons. Dans certains cas, il peut être souhaitable de transmettre des volumes de données importants sans être obligé de passer à chaque fois par le protocole précédent. Dans ce cas l'un des canaux émetteurs (respectivement récepteur) concernés doit être mis en attente jusqu'à la disponibilité du canal récepteur (respectivement émetteur) correspondant, puis après acquittement final de la demande de connexion les deux canaux sont réquisitionnés jusqu'à la fin de la transmission. Du fait de l'existence de plusieurs chemins pour communiquer entre deux processeurs, ce mécanisme de réquisition peut n'être autorisé que sur certains types de chemins, soit au niveau de l'exécution matérielle de ce protocole par les intersections, soit par une spécification adéquate des processeurs eux-mêmes. Enfin il peut être souhaitable de partitionner dynamiquement le circuit en rectangles indépendants de façon à augmenter le débit des canaux émetteurs et récepteurs. A cette fin la propagation sur les canaux émetteurs et récepteurs doit pouvoir être arrêtée au niveau de chaque intersection, par des portes logiques adéquates. Dans ce cas il peut y avoir plusieurs jetons de priorité générés sur un même canal. Le partitionnement et la levée de ce partitionnement sont effectués par des messages de service adressés à l'intersection concernée. Lors du fonctionnement partitionné le débit total de messages peut être très augmenté, par contre dans la solution la plus simple il nty a pas communication entre les partitions.Cependant si chaque processeur dispose de plusieurs canaux émetteurs et récepteurs en ligne et en colonne, il est possible de considérer qu'ils correspondent à plusieurs "plans" de communication superposés et d'effectuer des partitionnements indépendants dans les différents plans. Dans ce cas avec au moins un plan non partitionné, les partitions peuvent communiquer entre elles. Une deuxième solution est de disposer d'un plan dans lequel les communications ne s'effectuent qu'avec les voisins immédiats, ce qui règle aussi le problème des communications entre partitions voisines, mais pas entre partitions distantes. Comme le partitionnement doit être connu de tous les processeurs de la ligne ou de la colonne, il est souhaitable qu'il soit effectué par un processeur unique pour chaque canal émetteur et/ou récepteur, ce processeur devant préalablement obtenir la ligne ou la colonne correspondante et signaler le partitionnement aux processeurs de la ligne ou de la colonne. Chaque processeur doit pouvoir communiquer avec le processeur de la ligne ou de la colonne effectuant le partitionnement. Ceci peut être réalisé par l'utilisation d'un canal spécial pour les messages de reconfiguration, ou par l'utilisation d'un plan de communication non parti tionné selon la solution précédente. Dans tous les cas le partitionnement reste néanmoins lui aussi distribué. Pour éviter que la reconfiguration soit impossible en cas de panne d'une intersection, une piste peut être réservée sur chaque ligne et/ou chaque colonne pour la remise à zéro des bascules de partitionnement sur l'ensemble de la ligne ou de la colonne. A partir du moment où les processeurs sont aux points de connexion, il est possible de partitionner chaque canal émetteur et récepteur par des portes logiques ET. Dans ces conditions, chaque partition peut transmettre des données concurrement aux autres partitions, ce qui accroit le débit du crossbar. Bien entendu, la gestion des collisions doit se faire à l'intérieur d'une de chacune des partitions, ce qui implique que la piste 100 de propagation de la marque de priorité forme un anneau à l'intérieur de chaque partition au moyen de portes logiques appropriées. PRESENTATION DES CIRCUITS DE BASE ET EVALUATIONS DE SURFACE. Nous présentons maintenant chaque circuit de base afin de donner une évaluation approximative de sa surface. Les dimensions sont évaluées en A , correspondant à la demi-largeur de canal du transistor. En technologie HCMOS3 (1,3 microns), ss = 0#65%X, dans la technologie HCMOS4 (0,5 microns) en cours d'échantillonnage, > = 0,25/k . Nous donnerons ensuite une évaluation globale des dimensions du crossbar. CONVERTISSEUR. Le convertisseur série parallèle est un circuit classique dans les calculateurs. Dans la réalisation préférentielle de l'invention, il respecte le protocole de transmission du transputer (INMOS, "Transputer Reference Manual", Prentice-Hall, New-York, USA, 1988). La transmission se fait par messages formés d'un ou plusieurs mots de n bits (dans le transputer n= 8), n étant une constante pour un crossbar donné. Chaque mot est précédé d'un bit à 1, et suivi d'un bit à 0. Pour acquitter un mot, le récepteur (un des convertisseurs recevant ce mot) renvoie à l'émetteur un bit à 1. Ce protocole présente l'avantage d'être assez facile à implanter par matériel, et il garantit qu'en cas d'émetteur bloqué en émission, la transmission s'arrêtera dès l'apparition de la panne. Dans la réalisation préférentielle ce convertisseur est placé å chaque noeud du crossbar, ainsi qu'en bas et en haut de chaque colonne. Il est constitué d'un registre à décalage de n + 2 bits, le décalage se faisant à chaque top d'horloge lorsque le registre contient au moins un bit à 1. Il est également possible de le gérer à l'aide d'un automate à au moins trois états, qui passe dans l'état "ACTIF11 à la réception d'un premier bit, reste dans cet état jusqu'à ce que le bit le plus à gauche du registre soit à 1 (dans le cas d'un décalage de droite à gauche), passe alors dans l'état "RECOPIE" si le bit reçu au cours de ce cycle est à 0, puis passe dans l'état "INACTIF" si le bit reçu ensuite est zéro.Dans 1 'état "ACTIF" ce séquenceur décale la donnée d'un bit à chaque cycle, dans l'état "RECOPIE" il le transfère vers un registre de plusieurs bits, dans-llétat suivant il efface les ns 1 bits les plus à droite. Le séquenceur peut être commun à une colonne. Le convertisseur peut être réalisé à l'aide de n + 2 bascules D. Chaque bascule peut être vue comme formée de deux cellules d'un bit, ayant approximativement 50 > * 65 (mémoire statique). Nous utilisons les dimensions approximatives constatées en technologie HCMOS3, la bascule D a donc environ 100 * 65 À 2 Les bascules D d'un convertisseur ne sont pas nécessairement placées de façon linéaire. Pour un mot de 8 bits, la dimension totale du convertisseur peut donc être limitée a environ 200 * 260 > 2(environ 50 * 62 microns en HCMOS4). La taille du mot du convertisseur, en bits, doit être au moins égale au nombre de lignes du crossbar complet, formé éventuellement de plusieurs crossbars plus petits. Si le réseau d'interconnexion réalisé par crossbars peut atteindre 1000 lignes par 1000 colonnes, la taille du mot doit être d'au moins 10 bits. Comme il est également souhaitable de tenir compte des protocoles de transmission par mots de un octet, qui transmettent lo bits par octet, la taille souhaitable du registre à décalage est de 20 bits. REGISTRES D'ADRESSE LOGIOUE ET DE MASOUE. Ces registres sont réalisés en mémoire statique d'environ 50 * 65 ss 2 par cellule. Pour un crossbar ne dépassant pas 4096 lignes, le nombre de bits nécessaires à chacun de ces registres est de 12. Sa surface peut donc être d'environ 600 * 65 > 2. Dans le cas où il existe un registre d'adresse et un de masque, la surface totale correspondante est de 600 * 130 > 2 (150 * 33 microns). UNITE DE GESTION D'UNE INTERSECTION. Comme indiqué à la figure 6, le circuit de gestion de l'intersection (non compris les pistes horizontales et verticales) est essentiellement compose d'un convertisseur, d'un masque et d'un registre d'adresse, qui devraient être les éléments les plus coûteux en termes de surface. Le séquenceur est principalement composé de quelques bascules D, le comparateur de quelques portes par bit. Le module de gestion de priorité est également formé principalement de quelques bascules D. La surface totale de l'intersection devrait donc être inférieure à 600 * 600 > 2 UNITE-DE GESTION DE COLONNE. Ce circuit est constitué des éléments suivants - un convertisseur séquentiel-parallèle. Ce convertisseur reçoit le mot de longueur de chaque message. Si cette longueur est exprimée en octets, nous admettrons par convention que le message effectivement transmis comprend un nombre pair d'octets (la longueur logique et physique peuvent differer). Le mot de longueur peut alors comporter deux octets, parmi lesquels un certain nombre de bits codent le type de message (message à transmettre ou message de service pour le crossbar) et éventuellement une instruction pour le crossbar. La taille du convertisseur est de l'ordre de 500 * 260 > 2. - un compteur de longueur dans lequel est rangé le mot de longueur de tout message dont le mot de longueur est supérieur å 2 octets). La taille de ce compteur est de l'ordre de 600 * 130 X 2 - un séquenceur gérant au moins deux états MESSAGE ou CONFIGURATION. Ce séquenceur peut être constitué à l'aide de suites de bascules D. Dans ce cas sa taille n'a pas d'incidence pratique sur les dimensions du crossbar. Les dimensions de l'unité de gestion de colonne sont donc de l'ordre de 600 * 600 A 2 ou moins. PISTES VERTICALES. Le nombre de pistes verticales contribue à déterminer l'espacement entre les colonnes. En dehors éventuellement des alimentations, les pistes verticales sont préférentiellement au nombre de sept - transmission du signal série d'un émetteur, - signal MESSAGE / CONFIGURATION, - retour de l'acquittement des messages vers la piste de réception correspondante. (dans les interconnexions processeur-mémoire, cette piste sert aussi au retour des données vers les processeurs), - signal de demande acceptée ou refusée par l'intersection, éventuellement sur deux pistes ; pour tenir compte des délais de transmission et du fait que le signal peut provenir de plusieurs intersections sur le même canal récepteur, il est souhaitable de coder ce signal sur deux bits, par exemple 110111 = accepté et "10. = "refusé". - signal de piste de réponse libre (ce signal provient du circuit de gestion de canal récepteur ; tant qu'il n'est pas positionné, l'acquittement du message de service ou de ses octets ne peut intervenir) - signal d'activation de colonne ; lorsqu'il n'est pas positionné, la colonne est désactivée. Soit au total jusqu'à 7 signaux. Bien que certains d'entre eux puissent éventuellement être multiplexés, il est raisonnable de prévoir 7 pistes. Avec un espacement de 7 À entre les pistes, l'intervalle utilisé par les pistes verticales est de 49 A ce qui ne modifie pas l'ordre de grandeur du pas horizontal. Par contre cette situation est très défavorable å la réalisation d'un crossbar en plusieurs composants, selon le principe de la figure 2. Nous verrons cidessous qu'il est cependant possible de réaliser un crossbar selon l'invention, de grande taille, par intégration au niveau de la tranche, avec un bon rendement de fabrication. PISTES HORIZONTALES. Comme il apparaîtra aux paragraphes suivants, le nombre de pistes horizontales devrait être également de 7, soit 5 pour la gestion de la marque de priorité, une pour la réquisition de piste et une pour la transmission des messages (compte non tenu des pistes d'alimentation, d'horloge et de contrôle commun à l'ensemble du crossbar). La place nécessaire aux pistes dans le pas vertical est donc aussi de l'ordre de 50 PAS HORIZONTAL ET VERTICAL. Il résulte des évaluations précédentes que le pas horizontal et vertical (intervalle entre le milieu de deux lignes ou de deux colonnes) est de l'ordre de 650 > au plus. Ce résultat nous servira pour estimer la taille d'un crossbar selon l'invention. AUTRES CARACTERISTIOUES DIVERSES. DELAI D'ACOUITTEMENT D'UN MESSAGE DE SERVICE. Après un délai correspondant au plus au temps de transmission d'un message de taille maximum, le signal d'acquittement et l'octet d'acquittement sont transmis sur le canal de réception de même indice que le canal émetteur. Avec une taille maximum de message de 256 octets (plus deux octets de longueur et de type) et un débit de transmission de 100 Mégabits par seconde, le délai maximum d'acquittement est de l'ordre de 2,6 microsecondes. Avec un débit de 20 Méga-bits par seconde il serait de 13 microsecondes. Il est évidemment nécessaire que ce délai n'engendre pas un signal d'erreur dans le processeur. De façon optionnelle, les bascules de réqui- sition sont remises à zéro au bout d'un certain temps. Le mécanisme proposé est le suivant. La mémorisation s'effectue dans une première bascule. Lors d'un signal de remise à zéro de la bascule, la valeur est transmise à une deuxième bascule, suivant une approche comparable à celle des bascules D. La valeur de l'ensemble des deux bascules est un "OU LOGIQUE" des valeurs de chacune des deux bascules. Le délai entre deux tops de remise à zéro doit être supérieur au délai maximum d'acquittement. Un autre délai important est le temps de latence entre messages, dans le cas où le même processeur demande à envoyer un nouveau message de données, et pour lequel aucun autre n'est demandeur de la ligne. Le temps de latence est alors au moins égal au temps de propagation circulaire de la marque. Celui-ci est de l'ordre de : L = 2 nt, où n est le nombre de canaux émetteurs, et t le retard d'une porte. Soit pour n = 100 et t = 0,5 ns, L = 100 ns ; pour n = 1.000 et t = 0,5 ns, L = 1 microseconde. Ce temps de latence n'est pas perceptible s'il est inférieur au temps de transmission d'un message de service, soit par exemple à 100 Mhz et pour un message de 18 bits, 180 ns. Dans le cas de grands crossbars et de fréquences de transmission élevées, ce phénomène peut conduire à privilégier la transmission de messages suffisamment longs (quelques dizaines de mots). GESTION DES PRIORITES. La figure 7 présente le mécanisme de propagation de la marque de priorité dans une version "en anneau". Dans une version "linéaire bidirectionnelle", où le sens de propagation varie quand le signal de marque arrive en fin de ligne, -la propagation se fait suivant deux lignes unidirectionnelles (pour des raisons électriques, du moins en technologie électronique). La logique de propagation est présente sur les deux pistes, alors que dans la version en anneau la piste "vers la gauche" ne sert qu'à la transmission du signal. Il existe au moins une piste supplémentaire pour la transmission d'une information de contrôle sur le sens de transmission. Ce mécanisme utilise donc 6 pistes au moins au lieu de 5. Un aspect complémentaire de ce mécanisme d'arbitrage résulte de l'existence des circuits de réquisition à gauche de chaque piste, destinés à la gestion et l'acquittement des messages de service. Pour que l'usager puisse donner à un processeur la possibilité de diffuser un message en priorité, indépendamment de la position de la marque, il suffit de donner à ce processeur la possibilité de positionner à "vrai" les bascules de réquisition des pistes correspondantes. Normalement ces bascules sont positionnées seulement dans les pistes de réception de même indice que les pistes d'émission où un message de -service a été envoyé. Il est possible également de positionner ces bascules sur toute piste qui fait l'objet d'une demande de transmission par un processeur "absolument priori taire". Un processeur absolument prioritaire" est caractérisé par un #signal à "vrai" sur une piste verticale associée à sa colonne, et positionnée par un processeur de contrôle extérieur. Ce positionnement peut se faire soit par la gestion d'une broche spécifique associée à chaque colonne, soit de façon préférentielle par la transmission série d'un numéro de colonne le long de la ligne inférieure du crossbar, de façon équivalente à la demande d'accès à une ligne.Une piste spécifique permet de supprimer toutes les "priorités absolues". On peut également en supprimer certaines de façon séquentielle à l'aide du même mécanisme que pour leur création, mais avec un code de type de message différent. L'existence du mécanisme de "priorité absolue" permet à un processeur d'effectuer des diffusions ou des multidiffusions sans interférence du mécanisme de gestion des priorités relatives. En effet après un certain temps aucune autre processeur ne peut plus transmettre de message sur ces lignes. Dans la solution préférentielle, l'attribution d'une priorité absolue a un processeur se fait par un canal émetteur placé suivant la dimension Est-Ouest, et comportant des unités de gestion d'intersection 50.Ces unités sont semblables aux unités 10 mis à part leur disposition Est-Ouest et l'existence d'une piste de remise à O spécifique pour supprimer les priorités absolues. Il faut également que la transmission de signal d'occupation n'ait plus lieu à ce moment. ALLOCATION ENTRE DES GROUPES DE LIGNES. Dans un certain nombre de cas, des pistes réceptrices (lignes) voisines correspondent à un même processeur. Lorsqu'un processeur demande l'accès à une de ces lignes et que celle-ci est occupée, il est souhaitable qu'un mécanisme approprié permette l'allocation d'une autre ligne du même processeur. Une solution dans ce cas est que l'émetteur demande successivement les différentes lignes du groupe. EXISTENCE D'UN MECANISME DE GESTION CENTRALISEE. Les mécanismes précédents n'excluent nullement l'existence d'un mécanisme à contrôle centralisé des bascules logique, l'utilisation de ce mécanisme étant optionnelle. La réalisation de ce mécanisme peut reposer sur l'existence de décodeurs de ligne et de colonne, et un signal de positionnement de bascule logique, commun à tout le crossbar. CROSSBARS PROCESSEURS MEMOIRE. La solution préférentielle que nous avons présentée précédemment s'applique directement aux crossbars processeurs-processeurs. Dans le cas des crossbars processeurs-mémoires il faut distinguer les pistes d'adresses et les pistes de données. Celles-ci reviennent vers le processeur qui émet l'adresse (elles changent de direction à l'intersection qui gère l'accès à la -piste). Chaque émetteur et chaque récepteur est connecte au crossbar par au moins deux pistes (une piste d'émission, une piste de réception). EVALUATIONS GLOBALES DE SURFACE ET DE COMPLEXITE. En technologie 0,5 microns ( = 0,25 microns, les pas horizontaux et verticaux en valeurs absolues sont d'environ 150 microns. Du point de vue de la surface disponible, un -composant crossbar de 1 cm2, réalisé en HCMOS4, pourra donc comporter environ 100 entrées et 100 sorties. Un élément moins favorable dans le crossbar selon l'invention est le nombre de broches. Si le crossbar doit être extensible sur plusieurs composants, le nombre de broches horizontales est 7 * r, le nombre de broches verticales est 7 * e, où e et r sont respectivement les nombres de canaux émetteurs et récepteurs. Il faut compter en plus un petit nombre de broches pour l'alimentation et des signaux de contrôle centralisés. Si le nombre de lignes et de colonnes est limité par le nombre de broches ou de plots, un boîtier d'une taille donnée aura donc 7 fois moins d'entrées et 7 fois moins de sorties qu'un crossbar classique, et 49 fois moins d'intersection. Par exemple un composant à 260 broches, qui représente un gros boîtier, aura au plus 10 entrées et 10 sorties. Un- crossbar réalisé avec ce composant occupera une surface importante, et surtout compte tenu des temps de propagation entre boîtiers (délais des amplificateurs d'entrée et de sortie, capacités externes), il sera plus difficile d'obtenir des temps de propagation d'un bout à l'autre d'une ligne qui soient satisfaisants, du moins avec les technologies électro niques actuelles. Les débits sont donc susceptibles d'être moins élevés et les temps d'acquittement de message plus longs.Enfin un crossbar de 200 par 200 nécessiterait 400 boîtiers, et consommerait 400 watts sur la base d'un watt par cm2 (ce qui est une hypothèse faible). Ces caractéristiques ne sont pas compatibles pour une utilisation satisfaisante. Une autre solution consiste à réaliser le crossbar sur un seul boîtier, par intégration au niveau de la tranche, ce crossbar selon l'invention sty prêtant bien, au niveau des rendements de fabrication. Dans ce cas il suffit d'utiliser une broche par canal émetteur et une broche par canal récepteur, plus les broches d'alimentation et de contrôle. Cette solution pose évidemment des problèmes inhabituels de réalisation des boîtiers. Mais ces problèmes sont appelés à devenir plus classiques avec le développement de l'intégration au niveau de la tranche. Pour un crossbar de 256 par 256, permettant de connecter 64 processeurs à 4 liens, ou moins avec des nombres de liens futurs plus élevés et la gestion de liens externes, le nombre total de connecteurs dépasse 1.000. Ceci peut être plus aisé à réaliser avec des technologies optiques que des technologies électriques. On peut noter que des circuits avec plusieurs milliers de connecteurs existent sur des machines à hautes performances, mais au niveau de la carte et non du boîtier. D'autre part un circuit comportant ce nombre de lignes et de colonnes ne peut être réalisé avec un seul composant, même avec une surface de 1 cm2 ou un côté de 1,5 cm (2,25 cm2). L'utilisation de plusieurs composants micro-connectés dans un même boîtier est possible mais ne diminue pas les limitations dues à la taille des plots. Il apparaît cependant qu'une deuxième solution est la réalisation du circuit par intégration à l'échelle de la tranche, pour laquelle le crossbar selon l'invention est particulièrement bien adapté. TOLERANCE AUX PANNES ET RENDEMENTS DE FABRICATION. Contrairement au crossbar classique, le crossbar selon l'invention peut fonctionner de façon durable et avec une efficacité inchangée (pas de problème de routage) avec des lignes, des colonnes ou des intersections en panne. La condition est que ces pannes aient été détectées à la fabrication. Dans le cas d'une intersection en panne, les lignes et colonnes à supprimer sont d'une part la ligne et la colonne courante de l'intersection, d'autre part la ligne qui coupe le colonne supprimée sur la diagonale du composant (ou du crossbar complet dans le cas d'un crossbar multicomposants), enfin la colonne qui coupe la ligne supprimée sur la diagonale. Par suite chaque intersection en panne conduit à supprimer deux lignes et deux colonnes.La suppression d'une ligne ou d'une colonne s'effectue par matériel, en ne connectant pas cette ligne ou colonne aux broches ou en ne connectant pas celles-ci aux processeurs. Les pannes ne doivent pas intervenir dans les lignes et les colonnes de contrôle du crossbar (ligne inférieure et supérieure, colonne de gauche et de droite). Une tolérance aux pannes dynamique est aussi possible, mais elle entraîne une diminution des performances, puisqu'elle s'effectue par un re-routage des messages, qui doit être géré par un dialogue entre les processeurs gérant les colonnes correspondantes et un processeur de contrôle. L'utilisation de cette possibilité n'est donc généralement pas optimum. Pour un certain taux de panne d'intersection par cm2, la proportion de lignes et de ' colonnes indisponibles croit avec la surface, ou le côté de la tranche. Soit par exemple une technique de fabrication conduisant en moyenne à deux pannes par cm2, un compo sant de 1 cm2 (taille théorique 100 * 100) sera utilisé à 96 % de ses entrées et de ses sorties, une tranche ayant une partie utile de 4 cm2 (taille théorique 200 * 200) à 92 8, et permettra donc de gérer environ 184 entrées et sorties, une tranche de 9 cm2 (taille théorique 300 * 300) sera utilisée à 82 %, et permettra de gérer 264 entrées et sorties. Une tranche carrée de 100 cm2 (taille théroique 1.000 * 1.000) serait utilisée à 60 8, autrement dit elle permettra de réaliser un crossbar de 600 * 600. Cependant avec des rendements par cm2 plus élevés, il sera possible de se rapprocher davantage de la taille théorique. Si l'espacement entre les plots est de 0,2 mm et si ceux-ci sont disposés en bord de tranche, la taille maximale possible pour un crossbar de cette dimension est en pratique de l'ordre de 500 par 500. En pratique la taille usuelle des tranches permet d'y inscrire un carré de 7 cm * 7 cm. Remarquons que la difficulté de ce type de circuit résidant dans le nombre de connecteurs, l'effet de ce phénomène est réduit si la détection des pannes intervient avant la mise sous boîtier. En effet il reste possible de disposer d'un même nombre de broches pour les canaux d'entrées et de sorties, seul le nombre de pistes et de colonnes utilisables dans le circuit étant modifié. Enfin en combinant des entrées-sorties opti ques qui peuvent ne pas être toutes sur la même ligne ou en utilisant plusieurs lignes de plots avec des broches placées sur les mêmes lignes, un tel crossbar doit pouvoir effectivement atteindre une dimension de 1.000 par 1.000 avec des tailles de tranches voisines de celles qui existent actuellement. Des réalisations multi-composants ou multi-tranches deviennent également envisageables. Bien entendu, l'invention n'est pas limitée au mode de réalisation décrit, pour lequel on pourrait envisager d'utiliser des circuits opto-électroniques par exemple. REVENDICATIONS. 1) Unité d'interconnexion (1) entre circuits (1001, 1002, 1003), du type comprenant une pluralité de canaux de communication émetteurs (2e) et/ou récepteurs (2r) se croisant en des points de connexion (P) de canaux et réalisant des connexions entre lesdits circuits reliés à au moins un canal, une pluralité de moyens de commutation et de contrôle (11, 12) de l'état des points de connexion, unité caractérisée en ce que la commande des moyens de commutation et de contrôle (11, 12) de l'état desdits points de connexion (P) est distribuée entre les circuits (1001, 1002, 1003) accédant auxdits points de connexion (P) par un canal (2e), les moyens de commutation et de contrôle (11, 12) de l'état d'un point de connexion (P) étant au moins reliés au circuit accédant audit point de connexion par au moins ledit canal. 2) Unité d'interconnexion entre circuits, selon la revendication 1, caractérisée en ce que les moyens de commutation et de contrôle (11, 12) de l'état d'un point de connexion sont constitués d'au moins un moyen de mémorisation (12) de l'état dudit point de connexion (P), ledit moyen -de mémorisation (12) étant relié à une unité de gestion d'intersection (10) spécifique du point de connexion (P). 3) Unité d'interconnexion entre circuits, selon les revendications 1 ou 2, dans laquelle on affecte au moins une adresse logique à chaque point de connexion en vue d'une demande de connexion audit point de connexion, unité caractérisée en ce que l'unité de gestion d'intersection (10) comprend au moins : - un moyen de mémorisation (16) de l'adresse logique affectée audit point de connexion, - un moyen comparateur (15) d'au moins deux adresses logiques, - un moyen de mémorisation (17) d'une demande de connexion. 4) Unité d'interconnexion entre circuits, selon la revendication 3, caractérisée en ce qu'elle comprend en chaque point de connexion (P) un moyen de mémorisation (110) à au moins deux états pour la mémorisation des états différents d'une marque de priorité d'accès auxdits points de connexion, lesdits moyens de mémorisation (110) à au moins deux états, répartis aux points de connexion (P) d'un canal émetteur ou récepteur, étant reliés par une piste spécifique (100) pour la propagation d'une marque de priorité entre lesdits circuits de mémorisation (110). 5) Unité d'interconnexion entre circuits, selon la revendication 4, caractérisée en ce que ledit moyen de mémorisation (110) à au moins deux états est constitué d'un automate d'états finis. 6) Unité d'interconnexion entre circuits, selon l'une quelconque des revendications 1 à 5, dans laquelle les canaux émetteurs au moins sont représentés par des pistes nord-sud, unité dans laquelle lesdits circuits communiquent à l'unité d'interconnexion des messages de service destinés à celle-ci, caractérisée en ce que :: - chaque canal émetteur (2e) comprend un moyen de gestion de canal émetteur (20) pour au moins détecter les messages destinés à l'unité dtintercon- nexion, un moyen spécifique d'acquittement (40) de messages de service provenant d'un circuit émetteur, ledit moyen de gestion de canal émetteur (20) étant relié à l'extrémité sud dudit canal émetteur, ledit moyen spécifique d'acquittement (40) de messages de service étant relié à l'extrémité nord dudit canal émetteur (2e), - chaque canal récepteur (2r) comprend un moyen spécifique de gestion de canal récepteur (30), ledit moyen de gestion de canal récepteur étant relié auxdits circuits de gestion de la marque de priorité (110), associés audit canal récepteur, par une piste spécifique (169) de réquisition de canal. 7) Unité d'interconnexion entre circuits, selon la revendication 6, caractérisée en ce que ledit moyen de gestion de canal émetteur (20) associé à un canal émetteur est relié auxdites unités de gestion d'intersection (10) placées sur ledit canal, par une ligne spécifique (210). 8) Unité d'interconnexion entre circuits, selon la revendication 6, caractérisée en ce que ledit moyen de gestion de canal récepteur (30) associé à un canal récepteur est relié auxdits moyens de mémorisation d'une marque de priorité (110) placé sur ledit canal, par une ligne spécifique (169). 9) Unité d'interconnexion entre circuits, selon la revendication 2, caractérisée en ce qu'une partie au moins des unités de gestion d'intersection (10) comprend un moyen de mémorisation de messages transitant par l'intersection. 10) Procédé de mise en oeuvre d'une unité d'interconnexion entre circuits, selon les revendications 1 et 3, procédé caractérise en ce que pour initialiser l'unité d'interconnexion : - on transmet par chacun des canaux émetteurs (2e) l'adresse logique de chaque point de connexion placés sur ledit canal émetteur, - on mémorise successivement ladite adresse logique correspondant à chacun desdits points de connexion desdits canaux émetteurs dans ledit moyen de mémorisation (16) de l'adresse logique, pour établir une connexion entre au moins deux circuits, l'un des circuits étant émetteur, l'autre récepteur :: - on transmet sur le canal émetteur associé au circuit émetteur demandant la connexion, un message contenant au moins l'adresse logique du point de connexion correspondant à la demande de connexion, - on constate la demande de connexion en comparant l'adresse logique effective du point de connexion avec l'adresse logique demandée lorsque l'une des trois conditions suivantes est remplie i) si l'adresse logique demandée est identique à l'adresse logique effective, ii) si l'adresse logique demandée a une valeur signifiant "tout point de connexion situé sur ledit canal émetteur", iii) si l'adresse logique demandée et l'adresse logique effective sont identiques après masquage des valeurs binaires correspondant aux deux adresses par un même masque binaire variable, - on mémorise la demande de connexion constatée dans ledit moyen de mémorisation (17) d'une demande de connexion. 11) Procédé de mise en oeuvre d'une unité d'interconnexion entre circuits, selon la revendication 10, caractérisé en ce que l'on établit une connexion entre un canal émetteur et un canal récepteur lorsqu'il existe une demande de connexion et une marque de priorité d'accès attachés audit point de connexion du canal émetteur et du canal récepteur. 12) Procédé de mise en oeuvre d'une unité d'interconnexion entre circuits, selon la revendication 11, unité comprenant en chaque point de connexion d'au moins un canal récepteur un moyen de mémorisation (110) d'une marque de priorité, ledit moyen de mémorisation (lit) comprenant un automate d'états finis, lesdits états décrivant la position de la marque de priorité et étant au moins dans l'ordre - état 1 :"pas de marque", - état 2 : "demande de connexion", - état 3 : "marque active", - état 4 :"marque suspendue", - état 5 : "abandon de marque", procédé caractérisé en ce que - A l'initialisation, on positionne l'automate d'un moyen de mémorisation (110) dans l'état 3 et l'automate des autres moyens de mémorisation (110) dans l'état 1, - l'automate d'un moyen de mémorisation (110) passe dans l'état 3, à partir de l'état 1, si ledit moyen de mémorisation (110) reçoit un signal de forçage de marque (161), dans l'état 2 si ledit moyen de mémorisation (110) reçoit un signal de demande de connexion (168) et pas de signal de forçage de marque (161), et reste dans l'état 1 dans les #autres cas, - l'automate d'un moyen de mémorisation (110) passe dans l'état 3, à partir de l'état 2;; si ledit moyen de mémorisation (110) reçoit un signal de transfert de marque (160), et reste dans l'état 2 dans le cas contraire, - l'automate d'un moyen de mémorisation (110) passe dans l'état 5 à partir de l'état 3, si ledit moyen de mémorisation (110) reçoit un signal signifiant "pas de message ordinaire en cours" (164) et que le canal récepteur n'est pas réquisitionné, dans l'état 4 si ledit moyen de mémorisation reçoit un signal signifiant "pas de message ordinaire en cours" (164) et que le canal récepteur est réquisitionné, et reste dans l'état 3 dans les autres cas, - l'automate d'un moyen de mémorisation (110) passe dans l'état 5 à partir de l'état 4 si et seulement si le canal récepteur n'est pas réquisitionné, - l'automate d'un moyen de mémorisation (110) passe dans l'état 3 à partir de l'état 5 si ledit moyen de mémorisation (110) reçoit un signal de demande de connexion (168) et un signal de transfert de marque (160), et passe dans l'état 1 dans le cas contraire. 13) Utilisation d'une unité d'interconnexion (1) entre circuits selon la revendication 1, pour la gestion distribuée d'une mémoire virtuelle dans laquelle les données mémorisées sont constituées d'objets dont les adresses sont des identifiants logiques invariants aux modifications de valeur desdits objets, le décodage des identifiants logiques en adresse physique étant réalisé par une hiérarchie de tables, les circuits étant composés de processeurs de traitement de données et de processeurs de décodage d'adresses, caractérisé en ce que :: - les tables de décodage desdits identifiants logiques sont réparties par hachage sur l'identifiant entre une pluralité de processeurs de décodage reliés à ladite unité d'interconnexion, - le décodage de l'ensemble des identifiants étant organisé en étapes, au cours de chacune d'elle un processeur de traitement de données est connecté à un seul processeur de décodage d'adresses, - à la fin d'une étape, chaque processeur de traitement de données, connaissant l'adresse du processeur de décodage auqu#el il doit se connecter à l'étape suivante, demande la connexion avec ce dernier en parallèle avec les demandes des autres processeurs. 14) Utilisation d'une unité d'interconnexion (1) entre circuits selon la revendication 1, du type comprenant des canaux émetteurs et récepteurs parallèles suivant la direction Nord-Sud-et des paires de canaux de raccordements croisant lesdits canaux émetteurs et récepteurs, pour un réseau neuronal, caractérisé en ce qu'on dispose en chaque point de connexion de ladite unité d'interconnexion au moins une unité arithmétique et logique et des moyens de mémorisation de messages. 15) Utilisation d'une unité d'interconnexion (1) entre circuits selon la revendication 1, du type comprenant des canaux émetteurs et récepteurs parallèles suivant la direction Nord-Sud et des canaux de raccordement croisant lesdits canaux émetteurs et récepteurs, pour une matrice d'éléments processeurmémoire, caractérisé en ce que lesdits circuits sont placés aux points de connexion de ladite unité d'interconnexion.