Brevet FR2646254A1 — publié le 19901026

1l _ La présente invention concerne d'une fa- çon générale un dispositif de commande programmable dans lequel est incorporé un programme de commande de séquence, pour recevoir et émettre des informations d'une variété d'appareils intelligents locaux dans un domaine FA (automatisation d'usine) afin de commander efficacement des lignes de production en fabrication ou dans un domaine PA (automatisation de processus) afin de commandes des processus industriels multiples. Plus particulièrement, l'invention concer- ne un perfectionnement d'un système de transition asso- cié avec un processeur à 1 bit pour exécuter le pro- gramme de commande de séquence et un processus ordinai- re. Simultanément, sont améliorées une fonction pour un processus de base introduit arbitrairement par l'u- tilisateur, une fonction de commande d'un groupe de cartes d'entrée/sortie destinées à transférer des si- gnaux vers les appareils locaux et à en recevoir des signaux et une maniabilité de programmation du program- me de commande de séquence mis en place à l'intérieur. En général, une carte de CPU (unité centrale de traitement) dans le dispositif de commande programma- ble est équipée avec un processeur universel typique (par exemple un microprocesseur à 16 bits, 68.000 ou simi- laire) servant de premier processeur et un processeur, (par exemple de la famille 68.000 ou similaire) affecté a l'exécution seulement d'une opération arithmétique sur des valeurs numériques ou logiques etremplissant la fonction d'un second processeur. Ces processeurs fonc- tionnent pendant qu'ils sont permutés selon un program- me de commande de séquence mémorisé dans une mémoire de programme. La figure 1 illustre un exemple d'un module dans lequel le premier et le second processeurs fonc- tionnent alternativement pour lire dans la seule mémoire -2- de programme. Dans le module représenté sur la figure 1, un premier processeur CPU1 conçu comme un processeur universel typique (par exemple le microprocesseur 68.000 à 16 bits) et un second processeur BPU2 défini comme un processeur (par exemple de la famille 68.000) affecté à l'exécution d'opérations arithmétiques de va- leurs numériques ou logiques sont connectés par l'inter- médiaire d'une ligne omnibus d'informations b à une mé- lo moire de programme 3. Il faut noter que dans certains cas, le second processeur BPU2 est mentionné comme un processeur à 1 bit. La'mémoire de programme 3 mémorise des com- mandes en langage machine en tant que commandes de pro- gramme pour le processeur CPUI. Le processeur CPUI exe- cute le traitement en lisant séquantiellement-les com- mandes de langage de machine. Le processeur CPU1, quand les commandes de lecture doivent être exécutées par le processeur BPU2, donne des instructions pour une opéra- tion et une préparation de données au processeur BPU2. Ensuite, les commandes lues dans la mémoire de program- me 3 sont émises séquentiellement vers le processeur BPU2, dans le but de transmettre un doit d'exécution de commande. Ce type antérieur de dispositif de commande programmable utilise une combinaison des processeurs CPU1 et BPU2, ce dont il résulte une situation gênante en ce qui concerne la conception selon laquelle les com- mandes en langage machine mémorisées dans la mémoire de programme 3 doivent être affectées à l'avance aux processeurs CPUI et BPU2 respectivement, à une phase de conception du système. Par ailleurs, des commandes souvent utili- sées récemment sont des commandes du type interpréteur (commandes de programme d'interprétation) conçues indé- pendamment des commandes en langage machine intrinsèques -3- au processeur CPU1, ces commandes du type interpréteur tendant à être mémorisées dans la mémoire de programme 3. Un appareil mettant en oeuvre les commandes du type interpréteur est à même de mettre en place li- brement des commandes exécutées par le processeur BPU2 en plus des commandes exécutées par le processeur BPU1. Il n'y a aucune nécessité d'affecter les commandes pour CPU1 et BPU1 respectivement à une phase de conception O10 du processeur CPU1. Le processeur CPU1. ou BPU2 est spé- cifié en conformité avec le contenu des commandes lues dans la mémoire de programme 3 et il est donc possible d'augmenter l'efficacité pratique et d'étendre les com- mandes à exécuter par le processeur BPU2. Mais, dans le-cas de l'utilisation des com- mandes en langage machine et des commandes-du type d'interpréteur, le processeur CPU1, quand BPU2 fonction- ne, lit séquentiellement les commandes de programme dans la mémoire de programme 3 et fournit ces commandes à BPU2, ce qui corxnduit à un problème de longueur de transfert du programme. Lorsque les commandes d'interpréteur sont utilisées, le processeur CPU1 doit inter- préter les commandes de lecture et déterminer un pro- cesseur pour l'exécution. Particulièrement, dans un ap- pareil dans lequel les processeurs CPU1 et BPU2 sont fréquemment permutés, une période excessive est crée. Un objet essentiel de la présente invention qui pallie les problèmes précités, est donc de propo- ser un dispositif de commande programmable permettant de faciliter l'opération de permutation des processeurs CPU et BPU et d'accélérer le processus dans son ensemble. Selon un aspect, l'invention concerne donc un dispositif de commande programmable destiné à amélio- rer non seulement la géométrie interne de cartes de CPU mais également l'efficacité d'un traitement arithmétique -4- à usage général, un traitement d'information, une opé- ration de commande, un traitement de programme de base associé avec une communication avec un système d'ordi- nateur connecté sur un côté principal et un traitement de programme de commande de séquence. Sejon un autre aspect, l'invention concerne un dispositif de commande programmable destiné à trans- férer avec sécurité des données à grande vitesse en amé- liorant une fonction de transfert des données vers un O10 groupe de cartes d'entrée/sortie, connectées aux cartes de CPU pour transmettre des signaux vers des appareils locaux et pour en recevoir des signaux. Selon un autre aspect encore,l'invention concerne un dispositif de commande programmable à même de simplifier la création d'un programme de commande de séquence et également de détecter une anomalie-de fonc- tionnement du dispositif de commande programmable lui- même ainsi qu'une anomalie de progression du programme de commande de séquence. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre. Aux dessins annexes sur lesquels: la figure 1 est un schéma synoptique d'un dispositif antérieur de commande programmable, la figure 2 est un schéma synoptique d'un mode de réalisation d'un dispositif de commande program- mable selon la présente invention, la figure 3 est un schéma montrant le con- tenu d'une mémoire de programme 3 pour expliquer les opérations de l'appareil décrit en regard de la figure 2, la figure 4 est un schéma synoptique d'un autre mode de réalisation du dispositif de commande pro- grammable selon l'invention, -5- les figures 5 (a) et 5 (b) sont des diagram- mes montrant chacun les opérations de l'appareil décrit en regard de la figure 4, la figure 6 est un schéma synoptique illus- trant un appareil dans lequel une construction du mode de réalisation de la figure 4 est partiellement modifiée, les figures 7 (a) et 7 (b) sont des diagram- mes montrant chacun des opérations de l'appareil décrit en regard de la figure 6, O10 la figure 8 est un schéma synoptique d'un autre mode encore de réalisation du dispositif de com- mande programmable selon l'invention, les figures 9 (a) et 9 (b) sont des diagram- mes des contenus d'une première et d'une seconde régions de mémoire de programme 31 et 32, représentées sur la figure 8, les figures 10 (a) et 10 (b) sont des sché- mas synoptiques qui montrent.en combinaison un appareil dans lequel certains composants du mode de réalisation de la figure 8 sont modifiés, la figure ll est un diagramme illustrant une carte de processeur du dispositif de commande pro- grammable selon l'invention et la géométrie d'une carte d'entrée/sortie, la figure 12 est un diagramme montrant un programme en échelle (ladder program) pour expliquer des opérations du dispositif de commande programmable selon l'invention, la figure 13 est un diagramme destiné à fa- ciliter l'explication d'opérations des processeurs CPU1 et BPU2 du dispositif de commande programmable selon l'invention, la figure 14 est une vue d'un système qui utilise le dispositif de commande programmable, la figure 15 est un diagramme montrant la corrélation entre un processus de base et un processus -6- de commande de séquence du dispositif de commande pro- grammable selon l'invention, la figure 16 est un organigramme du cas de mise en place de langages de traitement par un ordina- teur principal par rapport au dispositif de commande programmable selon l'invention, la figure 17 est un diagramme de conception montrant des opérations d'un circuit d'attaque d'entrée/ sortie standard du dispositif de commande programmable selon l'invention, la figure 18 est un diagramme d'un mode de création d'une table de définition de processus dans le circuit d'attaque d'entrée/sortie standard du disposi- tif de commande programmable selon l'invention, la figure 19 est un organigramme montrant des procédures d'accès à une carte d'entrée/sortie par le circuit d'attaque d'entrée/sortie standard du dispo- sitif de commande programmable selon l'invention, les figures 20 et 21 sont des diagrammes de temps montrant chacune un transfert de données entre la carte d'entrée/sortie et une carte de CPU du dispositif de commande programmable selon l'invention, la figure 22 est un diagramme illustrant la réalisation d'un module d'enregistrement d'anomalies incorporé dans le dispositif de commande programmable selon l'invention, la figure 23 est un diagramme d'un cas dans lequel des pièces d'informations du module d'enregistre- ment d'anomalies décrit en regard de la figure 2 sont affichées sur un tube à rayon cathodique de l'ordinateur principal, la figure 24 est un diagramme d'un circuit en échelle auquel sont ajoutés différents'commentaires -produits par un outil de programmation, la figure 25 est un schéma synoptique de l'outil de programmation selon l'invention et d'une -7- fonction pour afficher les commentaires correspondant aux numéros des phases, la figure 26 est un diagramme d'un fichier de commentaires intra-fonctionnel, en relation avec la figure 25, la figure 27 est une table correspondante de circuit/commentaires intrafonctionnelle en relation avec la figure 25, la figure 28 est un diagramme des transi- tions d'un affichage d'image sur tube à rayon cathodi- que dans l'outil de programmation sur la base de la fonction de la figure 25, la figure 29 est un tableau d'une routine de traitement du dispositif de commande programmable selon l'invention, la figure 30 est un tableau montrant des blocs fonctionnels au moment de la programmation du cir- cuit en échelle dans le dispositif de commande program- mable selon l'invention, la figure 31 est un diagramme montrant la création d'un circuit en échelle, la figure 32 est un diagramme montrant des correspondances de noms de signaux du circuit en échel- le et des adresses, la figure 33 est un diagramme montrant des affectations d'adresses détaillées des noms de signaux du circuit en échelle de la figure 32, les figures 34 (a) à 34 (c) sont des dia- grammes montrant chacun un programme en échelle créé par bloc, la figure 35 est un diagramme d'un cas dans lequel une série de programmes de commande de séquence sont exécutés par plusieurs dispositifs de commande pro- grammable, et la figure 36 est un diagramme montrant un -8- un exemple d'un programme de base pour commander le système de la figure 35. Tout d'abord, la figure 2 est un diagramme synoptique d'un mode de réalisation d'un dispositif de commande programmable selon l'invention. Une disposition caractéristique de ce mode de réalisation est que des signaux peuvent être émis et reçus entre des processeurs CPU1 et BPU2 grâce à une ligne de commande L, séparément d'une ligne omnibus d'informations b. Les processeurs CPU1 et BPU2 s'envoient en- tre eux des signaux de démarrage et des adresses de lec- ture d'une mémoire de programme 3 en utilisant la ligne de commande L. Il faut noter que la mémoire de programme 3 a pour fonction de mémoriser des commandes de base de séquence pour le processeur BPU2 ainsi que des comman- des précitées du type interpréteur. Plus particulière- ment, le programme de commande de séquence est consti- tué par les commandes de base de séquence utilisées pour une opération arithmétique à 1 bit et créées par des langages machine et des commandes d'applications de séquences utilisées pour une comparaison entre des va- leurs numériques et un traitement de données et créées dans un format d'interpréteur, le programme de commande de séquence étant mémorisé dans la mémoire de programme 3 en fonction de la séquence. L'accent descriptif sera maintenant placé sur des opérations de cet appareil en se référant au schéma synoptique de la figure 3 illustrant la géométrie interne de la mémoire de programme 3. Comme le montre la figure 3, des commandes d'application 1 à 4 peuvent être conçues comme des com- mandes (commandes du type interpréteur) pour le proces- seur CPU1 tandis que des commandes de base 1 à 4 peuvent -9- être définies comme des commandes (langages machine) pour le processeur BPU2. Le processeur CPU1 a pour fonction de lire séquentiellement les commandes d'application 1 et 2 dans la mémoire de programme 3, dans l'ordre indiqué par la flèche A. Le processeur CPU1 interprète et exé- cute ces commandes. Ensuite, le processeur CPU1 lit la comman- de de base 1 (la flèche B) d'une adresse X1 et interpré- te cette commande. Si elle est jugée comme une commande pour BPU2, le processeur CPU1 émet l'adresse X1 des com- mandes de base 1 dans la mémoire de programme 3 vers BPU2 par la ligne de commande L et en même temps, il démarre le processeur BPU2. Il en résulte que le processeur BPU2 ob- tient le droit d'utiliser la ligne omnibus d'informations b et il exécute ensuite, comme l'indique la flèche C, les commandes de base 1 à 4 en fonction de l'adresse X1 de la mémoire de programme 3, reçue de la CPU1. A ce moment, BPU2 ne reçoit pas,comme dans le cas de l'appareil antérieur, les commandes de base par CPU1 mais il lit lui-même les commandes de base 1 à 4, directement dans la mémoire de programme 3. Les commandes de base sont celles qui sont intrinsèques au processeur BPU2 et ce dernier, lors de l'exécution, n'effectue pas l'interprétation. Maintenant, le processeur PBU2 lit la com- mande d'application 3 d'adresse X2 et juge que cette commande doit être exécutée par le processeur CPU1 (flé- che D). A son tour, le processeur BPU2 émet vers le pro- cesseur CPU1, et par l'intermédiaire de la ligne de com- mande L, l'adresse X2 de la commande d'application 1 dans la mémoire de programme 3, démarrant ainsi CPU1. Comme conséquence de cette opération, le processeur CPU1 obtient le droit d'utilisation de la ligne 264-6254 -10- omnibus d'information b et il exécute ensuite le proces- sus de lecture en ce qui concerne l'adresse X2 dans la mémoire de programme 3 et il exécute l'opération (flèche E). Les processeurs CPU1 et BPU2 émettent donc et reçoivent les signaux de démarrage et les adresses de la mémoire de programme 3 par l'intermédiaire de la li- gne de commande L et ils fonctionnent alternativement. En particulier, le processeur BPU2 lit la commande non par l'intermédiaire de CPU1 mais directement dans la mé- lo moire de programme 3, permettant ainsi en correspondance un fonctionnement à grande vitesse. Comme cela a été décrit ci-dessus, le pro- cesseur BPU2 ne nécessite pas l'opération d'interpréta- tion lors de l'exécution des commandes de base et cette période peut donc être supprimée. La figure 4 représente ensuite un autre mo- de de réalisation du dispositif de commande programmable selon l'invention. Dans ce mode de réalisation, le processeur CPU1 est connecté par une première ligne omnibus d'in- formations bl au processeur BPU2 qui, à son tour, est connecté par une seconde ligne omnibus d'informations b2 à la mémoire de programme 3. Le processeur BPU2 comporte un circuit de prise de commande de programme 21 connecté à la ligne omnibus d'informations b2 sur le côté de la mémoire de programme 3, un circuit de lecture de commande de pro- gramme 22 connecté à la ligne omnibus d'informations bl sur le côté du CPU1 et en outre, un circuit générateur de pseudo-commande 23 destiné à conserver une pseudo- commande représentant "non exécution" par rapport au CPU1. Le circuit de lecture de commande de programme 22 comporte un circuit de permutation 24 destiné à sélec- tionner le circuit de prise de commande de programme 21 ou le circuit générateur de pseudo-commande 23. -1 1 - Dans ce mode de réalisation également,. comme cela est similaire au mode de réalisation de la figure 2, la mémoire de programme 3 mémorise des comman- * des du type interpréteur ainsi que des commandes de base du processeur BPU2. Les opérations de l'appareil ainsi réalisé selon l'invention seront expliquées en regard des figu- res 5 (a) et 5 (b). La figure 5 (a) illustre le cas o le pro- lo cesseur CPU1 exécute les commandes. Le processeur BPU2 juge que la commande 1 lue à une adresse Y1 est destinée à CPU1 et change l'é- tat du circuit de transition 24 sur le circuit de prise de commande de programme 21 dans un processeur affecté 2. La commande de lecture 1 est transmise du circuit de lecture de commande de programme 22 par le processeur PU2 au processeur CPU1 qui, à son tour, commence à fonc- tionner. Il faut noter que les adresses de lecture par rapport à la mémoire de programme 3 sont produites par BPU2 même pendant le fonctionnement de CPU1. La figure 5 (b) montre le cas o BPU2 exécu- te les commandes. Le processeur BPU2 juge qu'il doit traiter lui-même la commande 2 lue à une adresse Y2, de sorte que le circuit de pseudo-commande 23 est connecté au cir- cuit de lecture de commande de programme 22 à l'aide du circuit de permutation 24. Avec cette disposition le pro- cesseur BPU2 lit la commande dans la mémoire de program- me 3 en fonction de l'adresse de lecture qu'il a pro- duite lui-même et il exécute ensuite la commande tandis que CPU1 n'effectue rien en conformité avec une pseudo- commande N représentant "non execution"' donnée par BPU2. De cette manière, les commandes lues dans la mémoire de commande 3 sont de affectées de manière sûre à CPU1 -12- ou BPU2, effectuant ainsi une perutation régulière entre CPU1 et BPU2, sans perte de temps. Dans l'exemple représenté sur la figure 4, le processeur BPU2 est disposé entre le processeur CPU1 et la mémoire de programme 3. Mais une autre disposition équivalente est que le processeur CPU1 soit situé entre eux, en prévoyant dans le processeur CPU1 un circuit cor- respondant au circuit de prise de commande de programme 21, au circuit de lecture de commande de programme 22, au circuit générateur de pseudo-commande 23 et au cir- cuit de permuation 24. Dans cet exemple, le processeur intercalé a pour fonction de produire des adresses pour la mémoire de programme 3. Ainsi, même après une permutation sur le processeur qui doit exécuter la commande, le cas de la progression du programme est constamment saisi- par le processeur central et il est donc possible de supprimer une période d'émission et de réception des adresses dans la mémoire de programme 3. La figure 6 montre maintenant une disposi- * tion dans laquelle les adresses produites sur le côté du processeur CPUI peuvent être émises vers la mémoire de programme 3 dans le mode de réalisation de la figure 4. Dans cet exemple, le processeur BPU2 compor- te un circuit de lecture d'adresse 25 destiné à prélever des adresses produites par le processeur CPU1, vers la ligne omnibus d'informations bl, un circuit de transfert d'adresses26 destiné à appliquer les adresses de lecture de la mémoire de programme 3 à la ligne omnibus d'infor- mations b2 et un circuit de permutation 27. Le circuit de permutation 27 a pour fonction de connecter le cir- cuit de transfert d'adresses 26 au circuit de lecture d'adresses 25 ou au circuit générateur d'adresses prévu à l'intérieur du processeur affecté 2. -13- Des opérations de ce mode de réalisation seront ensuite décrites en regard des figures 7 (a) et 7 (b). La figure 7 (a) illustre le cas o le pro- cesseur CPU1 execute les commandes. Le circuit de permu- tation 24 incorporé dans le processeur BPU2 est connec- té au circuit de prise de commande de programme 21 tan- dis que le circuit de permutation 27 est connecté au circuit de lecture d'adresse 25. Une adresse Z1 produi- te dans le processeur CPU1 est transférée, par l'inter- médiaire du processeur BPU2, à la mémoire de programme 3 et la commande 1 qui lui correspond passe par le pro- cesseur BPU2 et elle est délivrée ensuite au processeur CPU1. La figure 7 (b) montre le cas dans lequel le processeur BPU2 exécute les commandes. Le circuit de permutation 24 faisant partie du processeur BPU2 est connecté au circuit générateur de pseudo-commande 23, tandis que le circuit de permutation 27 est connecté au circuit générateur d'adresse 28. Le processeur BPU2 lit et execute la commande 2 en fonction d'une adresse Y3 produite intérieurement tandis que le processeur CPU1 n'exécute rien après la lecture d'une pseudo-commande N dans le processeur BPU2. La disposition représentée à titre d'exem- ple sur la figure 6 rend le processeur CPU1 accessible à une position arbitraire de la mémoire de programme 3 et elle est également avantageuse lors de l'exécution d'une commande de saut ou similaire. Dans le mode de réalisation représenté sur la figure 4 ou sur la figure 6, les processeurs CPU1 et BPU2 fonctionnent donc alternativement en conformité avec les commandes lues dans la mémoire de commande 3. Particulièrement, le processeur BPU2 lit directement les commandes dans la mémoire de programme 3 et par con- -14- séquent, un traitement à grande vitesse est possible en correspondance. Etant donné que les commandes de base peu- vent être définies comme celles qui sont intrinsèques au processeur BPU2, il n'y a aucune nécessité d'interpré- tation à l'occasion d'une exécution par le processeur BPU2 et il est donc possible de supprimer cette période. La figure 8 illustre un autre mode de réa- lisation du dispositif de commande programmable selon l'invention. Dans ce mode de réalisation, le processeur CPUI est connecté par la ligne omnibus d'informations bl à une première région de mémoire de programme 31 dans laquelle sont mémorisées seulement des commandes d'appli- cation. Une seconde région de mémoire de programme 32 dans laquelle sont mémorisées seulement des commandes de base est connectée au processeur BPU2 par la ligne omni- bus d'informations b2. Un premier port de sortie 41 est connectée à la ligne omnibus d'informations bl tandis qu'un. second port de sortie 42 est connec- tëe à la ligne omnibus d'informations b2. Les sorties des ports de sortie 41 et 42 sont appliquées à une uni- té de synthèse de signaux 43 qui, à son tour, délivre des instructions pour déclencher ou arrêter le fonctionnement des processeurs CP.U1 et BPU2. Les figures 9 (a) et 9 (b) montrent les con- tenus des régions de mémoire de programme 31 et 32. La région de mémoire de programme 31 est des- tinée à mémoriser des commandes d'application 1 à 5 et une commande d'application OUT destinée à commander le déclenchement de fonctionnement du processeur BPU2 tandis que la mémoire de programme 32 est destinée à mémoriser des commandes de base 1 à 4 et une commande de base OUT destinée à commander le déclenchement du fonctionnement du processeur CPU1. 264-6254 -15- La description sera maintenant orientée vers le fonctionnement de ce mode de réalisation. Pour commencer, il sera supposé que le processeur CPUI fonc- tionne. A ce moment, l'unité de synthèse de signaux 43 émet une instruction d'opération vers le processeur CPU1. Pendant ce temps, le processeur CPU2 reçoit une instruction d'arrêt du fonctionnement. Le processeur CPU1 lit séquentiellement îO les commandes d'application 1 et 2 dans la mémoire de programme 3 et il les exécute ensuite. Puis le proces- seur CPU1 lit la commande d'application OUT pour émettre l'instruction de fonctionnement vers le processeur BPU2 et pour émettre cette commande vers la connexion de sor- tie 41. L'unité de synthèse de signaux 43 effectue une opération de lecture à partir du port de sortie 41 et reconnaît la commande d'application OUT tandis qu'à ce moment, le processeur CPU1 reçoit une instruction d'arrêt du fonctionnement tout en délivrant une instruction de début de fonctionnement au processeur BPU2. Il en résulte que te processeur BPU2 à son tour déclenche le fonctionnement et exécute la commande de base après l'avoir lue dans la région de mémoire de programme 32. La commande de base 2 est exécutée et la commande de base OUT est lue. La commande de base OUT est transférée au port de sortie 42. L'unité de synthèse de signaux 43 effectue une opération de lecture au port de sortie 42 et reconnaît la commande de base OUT. Ensuite, l'unité de synthèse de signaux 43 délivre une instruction d'arrêt de fonctionnement au processeur BPU2 et une instruction de début de fonctionnement au processeur CPU1. Par conséquent, le processeur CPU1 recommene -16- à fonctionner. De cette manière, les processeurs CPU1 et BPU2 sont régulièrement permutés au moyen de l'unité de synthèse de signaux 43. Les figures 10 (a) et 10 (b) montrent en combinaison un exemple pratiquement similaire au mode de réalisation de la figure 7, dans lequel les connexions de sortie 41 et 42 et l'unité de synthèse de signaux 43 sont connectées en bloc à une ligne omnibus d'informa- tions b. Dans cet exemple, la configuration de la mémoire de programme 3 est telle que sont placées,comme le montre la figure 10 (b) d'abord une région Al pour mémoriser seulement les commandes d'application et une région A2 pour mémoriser seulement les commandes de base. Le fonctionnement de ce mode de réalisation est absolument le même que celui de l'appareil décrit en regard de la figure 8. De la manière décrite ci-dessus, les pro- cesseurs CPU1 et BPU2 fonctionnent alternativement en conformité avec les commandes lues dans les régions de mémoire de programme 31 et 32 ou dans les régions de mémoire entre programmes Al et A1 dans le mode de réali- sation représenté sur la figure 8 ou la figure 10 (a). En particulier,-le processeur BPU2 lit directement dans cette mémoire les commandes affectées, ce qui permet en correspondance un traitement à grande vitesse. Etant donné que les commandes de base sont classées comme les commandes intrinsèques au processeur BPU2, l'interprétation n'est pas nécessaire à l'occasion de l'exécution par BPU2 et cette période peut donc être supprimée. Selon l'invention décrite ci-dessus, la fi- gure ll décrit un exemple dans lequel le dispositif de commande programmable est réellement réalisé en utilisant -17- chacun des circuits. Comme le montre la figure 11, les proces- seurs CPU1 et BPU2 et la mémoire de programme 3 sont connectés à la ligne omnibus d'informations b dans une carte CPU 100. De façon plus spécifique, CPU1 désigne un microprocesseur, par exemple MC68.000 ou similaire destiné à commander la carte de CPU 100 dans son ensem- ble. Le microprocesseur CPU1 est disposé en parallèle avec le processeur BPU2 connecté à la ligne omnibus d'informations b pour exécuter une commande de base de séquence (une commande de traitement à 1 bit). Un ré- seau de portes de CPU 5 est un bloc destiné à émettre et à commander des signaux de temporisation de manière que le CPU1 soit autorisé à assurer l'exécution avec une haute efficacité. Le processeur BPU2 est réalisé comme un ré- seau de portes pour traiter la commande de base de sé- quence conçue comme une commande de traitement à 1 bit à grande vitesse, le processeur BPU2 étant connecté, par une ligne omnibus de commande (non représentée) directe- ment à la mémoire de programme (RAM 128 KB) destinée à mémoriser un programme de commande de séquence, comme un programme en échelle ou similaire. Il faut noter que la ligne omnibus d'infor- mations b comporte une ligne omnibus d'adresse, une li- gne omnibus de données et une ligne omnibus de commande. Toute une variété de commandes à exécuter par le processeur CPU1 pour commander l'ensemble de la carte sont mémorisées dans une ROM (256 KB)6. Une mémoi- re de données (RAM 64 KB) 7 est une région d'exploita- tion du processeur CPU1 dans laquelle un programme de base qui sera mentionné par la suite est également mémo- risé. Un circuit d'interface d'entrée/sortie (I/F) 8 est prévu pour une ligne omnibus d'entrée/sortie bb -18- connectée aux cartes d'entrée/sortie Cl et C2. Le nom- bre des cartes d.'entrée/sortie, bien que deux cartes seulement soient connectées selon la figure, peut aug- menter en fonction de la configuration du système. La ligne omnibus d'informations b est con- nectée à une unité génératrice d'horloge de temps réel 9 remplissant une fonction de temporisateur, à un tam- pon de communication (RAM 32KB) 10 utilisé pour la com- munication et à un circuit d'interface principal 11 con- necté au tampon de communication 10 et servant d'inter- face avec la ligne omnibus principale B. Est également prévue une connexion RS 232C 12 pour la communication avec un outil de programmmation. La ligne omnibus d'entrée/sortie bb est con- nectée à plusieurs cartes d'entrie/sortie de deux types, c'est à dire une carte CI d'entrée/sortie du type à re- gistre général/interface et à une carte C2 d'entrée/sor- tie du type commande/interface, comprenant un micropro- cesseur pour établir des communications en transférant les commandes vers le dispositif de commande programma- ble principal et en recevant. La carte C1 d'entrée/sortie du type regis- tre/interface comprenant le microprocesseur est consti- tuée principalement par un circuit d'interface cll vers la ligne omnibus bb et un circuit d'interface cl2 vers un contact extérieur. La carte C2 d'entrée/sortie con- siste en un circuit d'interface c21 vers la ligne omni- bus bb, en un microprocesseur c22 (par exemple une CPU à 8 bits), une mémoire de données c23 (par exemple une RAM 8KB) et un circuit d'interface c24 vers l'extérieur. Les caractéristiques de cette carte CPU 100 seront expliquées ci-après. En ce qui concerne sa géométrie, la carac- téristique est que le processeur BPU2 assure un accès direct à la mémoire de programme 3 non pas par la ligne -19- omnibus d'informations b mais seulement par la ligne omnibus de commande (non représentée). Les fonctions de la carte CPU 100 seront décrites en regard des figures 12 et 13. La figure 12 illustre un programme en échel- le à titre d'exemple du programme de commande de séquence. La figure 13 représente une série de commandes de program- me correspondant au programme en échelle. Maintenant, en commençant par la séquence de commande, le processeur CPU1 commande le processeur BPU2 qui à son tour, lit une série de programmes dans la mémoire de programme 3 et déclenche ensuite le traitement à partir d'une commande de chargement "LD" définie comme une commande de base de séquence. Apres cette opération, le processeur BPU2 exécute une commande Er, une commande OU, une commande OUT et une commande LD. Si les commandes de programme lues viennent dans la commande d'application (1) à exécu- ter par le processeur CPUI, ce dernier prélève une com- mande d'exécution du droit, y compris un droit d'occupa- tion de la ligne omnibus d'adresse et de la ligne omni- bus de données provenant du processeur CPU2. Ensuite, la commande d'application (1) est exécutée par le proces- seur CPU2. A la fin du traitement de la commande d'appli- cation (1), le processeur CPU1 informe le processeur BPU2 de sa fin et ce dernier lit la commande suivante. Si la commande d'application suivante (2) doit être exécutée par le processeur CPU1, le processeur BPU2 passe le droit d'exécution une fois encore au processeur CPU1. Une commande de programme que le processeur BPU2 doit lire ensuite est la commande de chargement "LD" et par conséquent, BPU2 exécute cette commande lui-même. Comme cela a été décrit ci-dessus, le pro- cesseur BPU2 qui exécute la commande de base de séquence lit invariablement une série de commandes de programme. -20- Si la commande lue est classée comme une commande d'ap- plication de séquence qui doit être exécutée par le processeur CPUI, ce dernier prend le droit d'exécution de commande. Dans ce cas, il existe une grande majorité de commandes de base de séquence dans la série des commandes de programme et la vitesse de traitement par le processeur BPU2 augmente. Après l'exécution des comman- des, le processeur CPU1 émet simplement en retour une notification de fin vers le processeur BPU2. Si la commande programme lue par le proces- seur BPU2 est une fausse commande non définie dans le système, BPU2 est préparé à fournir au processeur CPU1 une pseudo-commande correspondant à une forme de la fausse commande. Cette pseudo-commande est établie avec l'intention de n'exercer aucune influence nuisible sur le système en entraînant que le processeur CPUl exécute la fausse commande telle qu'elle est. Quand le processeur CPU1 commence à exécu- ter le processus de commande de séquence de cette manié- re, le processeur BPU2 lit la commande de programme dans la mémoire de programme 3 et commence à l'exécuter. En- suite, le processeur BPU2 lit directement la commande-de - programme dans la mémoire de programme 3 et par consé- quent, il n'y a aucune nécessité que le processeur CPU1 lise une par une les commandes de programme et place le droit d'exécution de commande. La figure 14 représente un exemple dans le- quel le dispositif de commande programmable constitué par la carte CPU 100 et plusieurs cartes d'entrée/sortie est appliqué au domaine de l'automatisation en usine. Dans le système décrit en regard de la fi- gure 14, un dispositif de commande programmable U2 com- mande un système d'usinage à partie mécanique S1 tandis qu'un dispositif de commande programmable U2 exécute les commandes en recevant et en émettant des signaux vers un -21- système d'assemblage de parties mécaniques 52. Les dis- positifs de commande programmablesUl et U2 communiquent par une ligne omnibus B avec un ordinateur de bureau DTC comprenant une imprimante P, informant ainsi l'opérateur de la condition du système. Il faut noter que l'ordina- teur de bureau DTC est géré par un ordinateur principal MC de dimension moyenne ou de grande dimension, par une ligne de communications A, suivant le cas. Plus particulièrement, les dispositifs de commande programmablesUl et U2 exécutent des opérations de commande de séquence comme un processus d'entrée/sor- tie de contact, des processus d'entrainement/d'arrêt de moteur, un processus de positionnement de pièces et des processus d'allumage/extinction de lampe pour les systé- mes S1 et S2. Le dispositif de commande programmable U1 sera décrit ci-après à titre d'explication. Le dispositif de commande programmable U1 comporte la carte CPU 100 décrite en regard de la figure 11 et les cartes d'entrée/sortie C1 et C2 introduites dans des fentes entre unités, le dispositif de commande U1 étant connecté à une ligne omnibus (ligne omnibus d'entrée/sortie bb). Des composants supplémentaires sont la carte d'alimentation PS destinée à fournir le courant électrique et une carte d'extension EX participant en communication avec l'autre dispositif de commande pro- grammable U2. Sur la base de cette réalisation, un pro- gramme de commande de séquence adapté au système d'usi- nage de pièces mécaniques S1 est incorporé dans la car- te de CPU 100 du dispositif de commande programmable U1 de manière qu'une opération arithmétique séquentielle soit exécutée sur la base des informations provenant de la carte d'entrée/sortie. Des signaux de commande sont émis par la carte d'entrée/sortie vers le système d'usi- -22- nage de pièces mécaniques SI, exécutant ainsi une opé- ration séquentielle voulue. Le programme de commande de séquence décrit ci-dessus est émis vers un outil de création de program- me, à savoir dans cet exemple, un programme en échelle est émis vers la carte de CPU 100 dans un format mis en place sur une image d'écran de tube à rayons cathodiques de l'ordinateur de bureau DT. Le dispositif de commande programmable U2 a également la même réalisation et-le même fonctionnement que le dispositif de commande programmable U1. Le traitement du programme dans la carte de CPU 100 et le traitement sur le côté de la carte d'entrée/ sortie seront maintenant décrits plus en détail. Le processeur CPU1 exécute la commande de séquence et en même temps, il effectue des opérations tout à fait courantes comme des communications de données multiples avec un ordinateur principal, des opérations arithmétiques à usage général, un traitement d'informa- tions et une opération de commande. Un programme de base créé en utilisant des langages de base est introduit. La description concerne ensuite la corrélation entre l'exé- cution du programme de base et l'exécution du programme de commande de séquence. La figure 15 illustre un diagramme de concep- tion représentant des opérations parallèles d'un proces- sus de commande de séquence SQ et d'un processus de base BAS. Le processus de commande de séquence SQ a pour but d'exécuter un enchaînement de commandes de pro- gramme représentées sur les figures 12 et 13 tandis que le processus de base BAS est associé avec un programme de lecture de données qui, comme cela a déjà été indiqué, est créé arbitrairement par l'utilisateur ou un program- me de base comme un programme de communications. Une -23- unité de traitement ES de permutation de droit d'exécu- tion, un temporisateur T et un programmateur de tâches TS remplissent des fonctions qui sont établies par logi- ciel à l'intérieur de la carte de CPU 100. Le programma- teur de tâches TS a pour fonction de déterminer la prio- rité d'exécution par rapport à plusieurs processus dans le programme de base. Mais cette fonction n'est pas asso- ciée directement avec les opérations de la présente in- vention. Il faut noterque généralement, plusieurs cen- taines ou plusieurs milliers de chaînes de programmes de commande de séquence sont prévues et que le temps d'exécution d'un cycle est de plusieurs dizaines de mil- lisecondes ou plusieurs centaines de millisecondes, ce qui diffère largement en fonction de la configuration du système à commander. Il sera maintenant supposé qu'un système est préparé dans lequel une durée de 10 millisecondes est préréglée dans le temporisateur T. La première phase du processus de commande de séquence SQ consiste à exécuter une commande de char- gement "LD". Ensuite, l'exécution passe aune commande ET, à une commande OU et à une commande de sortie OUT pour laquelle le temps de 10 millisecondes s'écoule. Il est supposé qu'ensuite un signal de fin de temporisation sous la forme d'un signal d'interruption est émis par le temporisateur T vers l'unité ES de commande de permuta- tion de droit d'exécution. Le processeur CPUl introduit ce signal d'interruption et à ce moment, le droit d'exé- cution de commande est encore maintenu au processeur BPU2. Il en résulte que le processeur CPU1 n'est pas à même de recevoir cette interruption de fin de temporisa- * tion. Le processus de séquence avance encore et le processeur BPU2 execute la commande de chargement "LD". Ensuite, le processeur CPU1 ne reçoit pas le signal d'in- -24- terruption de fin de temporisation à 10 millisecondes jusqu'à ce que le droit d'exécution de commande soit accroché au processeur CPU1 et qu'un processus de com- mande d'application (1) soit démarré. Par conséquent, l'unité ES de traitement de permutation de droit d'exé- cution change un processus qui doit être exécuté par le processeur CPUI à partir du processus de séquence SQ en un processus de base BAS avec pour résultat que CPU1 commence à traiter le programme de base BAS en fonction 1î d'un programmateur de tâches.83. A ce moment, l'exécution du processus de commande de séquence SQ reste arrêté. Ensuite, le tempo- risateur T est amené dans l'état de fin de temporisation et un signal d'interruption de 10 millisecondes est pro- duit. A ce moment, l'unité ES de traitement de permuta- tion de droit d'exécution du processeur CPUI renouvelle momentanément la situation d'avancement de base actuel- le vers la mémoire de données 7 et le fonctionnement du processus de commande de séquence SQ qui est arrêté re- prend. Dans le cas de la fin du processus de com- mande de séquence SQ, ce processus de commande de séquen- ce SQ applique une information de fin à l'unité ES de traitement de permutation de droit d'exécution indépen- damment du signal de fin de temporisation par 10 milli- secondes et le processeur CPU1 déclenche le processus de base BAS. Comme cela a été décrit ci-dessus, le fonc- tionnement est assuré par la permutation du processus de commande de séquence SQ et du processus de base BAS toutes les 10 millisecondes avec pour résultat que le processus de séquence SQ et le processus de base BAS ap- paraissent de l'extérieur comme s'ils étaient exécutés simultanément. Ainsi, un multitraitement est prati- cable. -25- I1 faut noter que le temps réglé dans le temporisateur 82 n'est pas limité à 10 millisecondes mais qu'il peut être réglé arbitrairement en fonction de la configuration du système. Par ailleurs, certaines réalisations du système ne nécessitent pas les opérations en parallèle du processus de commande de séquence et du processus de base. Dans certains cas, soit le processus de commande de séquence, soit le processus de base est inutile en fonction des modifications du système. Dans ce cas, la carte de CPU 100 qui incorporait précédemment un program- me concernant l'organigramme de la figure 16 et les con- tre-mesures sont prises de la manière suivante. Apres l'exécution d'une opération d'auto- diagnostic (phase 162) à la mise sous tension (phase 171) il est examiné si un langage disponible de processus est spécifié (phase 163) sur le côté principal. Si le langa- ge disponible est un langage de séquence (phase 164), une table de système nécessaire pour le traitement du langage de séquence est crée dans la mémoire de données 7 (phases 165, 166). Si le langage de base est spécifié, une table de système nécessaire pour traiter le langage de base est crée dans la mémoire de données 7 (phases 167,168). Si le langage de séquence et le langage de ba- se sont spécifiés, des tables de système nécessaires pour traiter à la fois le langage de séquence et le langage de base sont crééesdans la mémoire dedonnées 7 (phases 169, 170). De cette manière, le programme est intro- duit pour créer les tables de système correspondant aux langages spécifiés, facilitant ainsi la désignation des langages de processus par l'ordinateur principal, par exemple un ordinateur de bureau. Ensuite, l'explication est orientée sur un circuit d'attaque standard d'entrée/sortie formé dans la -26- carte de CPU 100 et capable de correspondre aux diffé- rents types de cartes d'entrée/sortie. Un système d'exploitation OS de la carte de CPU 100 reçoit une demande d'accès al pour la carte d'entrée/sortie provenant d'un programme d'utilisation UP, comme un programme de base introduit dans la carte de CPU 100 ou une demande d'interruption a2 vers la carte de CPU 100 provenant de la carte d'entrée/sortie. La demande d'accès al provenant du programme d'utilisateur UP signale le début d'une phase de réception de demande d'entrée/sortie (1) tandis que la demande d'interruption a2 vers la carte de CPU 100 indique le début d'une phase (2) de réception de demande d'interruption. Le circuit d'attaque d'entrée/sortie stan- dard SD selon l'invention produit des tables de définition de processus TBL1, TBL2,...TBLn par rapport aux cartes d'entrée/sortie individuelles introduites dans les fentes respectives au démarrage du système. Lors de la production du processus (1) de réception de demande d'entrée/sortie ou du processus de réception (2) de demande d'interruption, une préparation d'accès démarre concernant les tables de définition de processus TBL. Au déclenchement du processus, un juge- ment est établi afin de déterminer si la carte entrée/ sortie à laquelle l'accès doit être donné est classée com- me un type à registre/interface ou un type à commande/in- terface et ensuite, un processus principal est exécuté. Les contenus du processus principal du type registre/in- terface et du-processus principal du type commande/inter- face sont identiques à ceux des processus classiques. La carte d'entrée/sortie du type registre/interface peut être représentée par exemple par la carte d'entrée/sortie ordi- naire CI représentée sur la figure 1. La carte d'entrée/ sortie du type commande/interface est représentée par exem- ple comme la carte d'entrée/sortie qui, comme le montre la -27- figure lla, contient un microprocesseur pour transférer et recevoir des commandes. Les opérations communes au processus de réception de demande d'entrée/sortie (1) et au proces- sus de réception de demande d'interruption (2) consis- tent à le préparer comme une routine de processus com- mun et à exécuter la routine de processus commun indé- pendamment du type de l'interface de la carte d'entrée/ sortie pendant l'exécution du processus commun. De plus, une routine de processus spécial est préparée et intro- duite pour la carte d'entrée/sortie nécessitant un pro- cessus différent du processus standard. Au démarrage, la routine de processus spécial est utilisée en liai- son avec le circuit d'attaque d'entrée/sortie standard SD en effectuant un chargement à partir de la carte d'entrée/sortie. Une adresse de cette routine'de proces- sus spécial est placée dans la table de définition du processus TBL à la mise en marche du système. Un mode de production des tables de défi- nition de processus-TBL sera maintenant expliqué en re- gard de la figure 18. A l'exécution du premier processus de de- mande d'entrée/sortie de la carte de CPU 100, les ta- bles de définition de processus TBL sont produites par rapport aux cartes d'entrée/sortie respectives en li- sant différents types d'informations et de cartes ID des cartes d'entrée/sortie. Tout d'abord, le nombre des canaux (nom- bre des ports) et la nécessité ou l'inutilité d'é- mission sont placés comme des paramètres à partir des informations multiples des cartes d'entrée/sortie. Si le carte d'entrée/sortie concernée est classée comme un type de commande/interface, les adres- ses des registres de commande respectifs sont placées dans les tables et ensuite, les adresses des tampons -28- respectifs sont placées dans les tables. Si le proces- sus spécial est nécessaire, une adresse de routine de processus spécial est placée dans la table. Si la carte d'entrée/sortie est classée comme un type de registre/interface, les adresses des registres respectifs sont placées dans la table. Finalement, des indicateurs dans lesquels les tables ont déjà été crées sont actives pour exécuter toute une variété de processus de demande. Les opérations précitées sont effectuées par rapport aux cartes d'entrée/sortie respectives pré- vues dans le système, mettant ainsi en place les tables de définition de processus TBL dans le circuit d'atta- que d'entrée/sortie standard SD. L'accès du circuit d'attaque d'entrée/ sortie standard SD contenant les tables de définition de processus TBL sera maintenant expliqué, en regard d'un organigramme de la figure 19. Au déclenchement d'un accès, c'est à dire d'un processus de préparation de transfert de données, le circuit d'attaque d'entrée/sortie standard SD de la carte de CPU 100 se rapporte à la table de définition de processus TBL de la carte d'entrée/sortie concernée, contrôle le nombre des canaux (le nombre des ports) de la carte d'entrée/sortie concernée et la présence ou l'absence de sortie et identifie en outre le type de l'interface. Si la carte est placée comme un type de commande/interface, une conversion de données est effec- tuée en prélevant une adresse de tampon de sortie tout en se référant en outre à la table de définition de processus TBL. Les données émises vers le tampon de sor- tie sont mises en place. Pour en revenir à la table de définition de processus TBL, une commande de sortie est mise en place en prélevant une adresse de registre de -29- commande, état dans lequel il existe une attente pour l'interruption depuis la carte d'entrée/sortie. Immé- diatement à la réception de l'interruption, un état de retour est émis. Si la carte d'entrée/sortie concernée est d'un type de registre/interface, il n'est pas contrôlé s'il existe une interface d'entrée/sortie de données ou non en prélevant l'adresse du registre de données de sortie tout en se référant à la table de définition de processus TBL. Dans le cas de l'interface d'entrée/sor- tie de données, des données à 1 bit sont converties en des données en un mot et des données de masque sont mi- ses en place. Ensuite, les données sont écrites vers le registre de données de sortie. Ce processus d'écriture des données dans le registre de données de sortie est commun. Dans le but d'équiper le circuit d'attaque d'entrée/sortie standard SD décrit ci-dessus, les car- tes d'entrée/sortie multiples sont montées dans le sys- téme. Même dans ce cas, les tables de définition de pro- cessus sont cres pour chaque carte d'entrée/sortie et l'accès à ces cartes est effectué sur la base des ta- bles de définition de processus. Ainsi, il n'y a aucune nécessité de prévoir le circuit d'attaque par carte d'entrée/sortie. Il est possible de correspondre à l'ac- cès de toutes les cartes d'entrée/sortie sans provoquer une diminution des performances en utilisant un seul circuit d'attaque d'entrée/sortie standard. Toute une variété de cartes d'entrée/sortie peut être utilisée avec le même circuit d'attaque d'entrée/sortie standard dont il résulte un nombre nul des phases suivantes de développement du dispositif d'attaque d'entrée/sortie. Ceci réduit la capacité de la mémoire pour mémoriser le circuit d'attaque d'entrée/sortie. En outre, les inter- faces des cartes d'entrée/sortie sont standard dans le -30- type de registre ou dans le type de commande, de sorte que l'utilisateur est à même de concevoir arbitrairement la carte d'entrêe/sortie et de l'incorporer dans le sys- tème. Un mode de transfert de données par une partie machine vers la carte d'entrée/sortie connectée par l'intermédiaire de la ligne omnibus bb d'entrée/ sortie dans la carte de CPU 100 sera maintenant décrit en regard des figures 20 et 21. En se référant au schéma synoptique de la figure 11, des moyens générateurs de signaux d'échantil- lonnage destinés à produire des signaux d'échantillonna- ge STB* sur la ligne de commande de la ligne omnibus d'entrée/sortie bb quand la demande de transfert de don- nées apparait sont prévus dans une interface d'entrée/ sortie 8 par rapport à la ligne omnibus d'entrée/sortie bb de la carte de CPU 100 et pour les interfaces clI et c12 des cartes d'entrée/sortie Cl et C2 respectivement. Plus particulièrement, les constitutions logiques pour le transfert des signaux d'échantillonnage STB* vers la ligne omnibus d'entrée/sortie bb par trame de transfert en association avec la demande de transfert dedonnées sont ajoutées à l'interface d'entrée/sortie 8 constitué par un réseau de portes et les interfaces I/Fcll et I/Fcl2. La figure 20 est un diagramme de temps illustrant le cas dans lequel la carte d'entrée/sortie transfère les données vers la carte de CPU 100 en répon- se à la demande de transfert de données de la carte de CPU 100. Lorsque la demande de transfert de don- nées est produite par la carte de CPU 100, cette derniè- re émet une trame de commande F0 et des signaux d'échan- tillonnage STB*"L" vers la ligne omnibus d'entrée/sor- tie bb. La trame de commande F0 contient des bits d'au- torisation destinés à autoriser l'accès sur la base des -31- bits de mode de transfert qui effectuent une identifi- cation de lecture/écriture et spécifiant des dimensions de données (2 ou 4 multiplets) ainsi que des types de données (signaux de données ou de commande). La trame de commande F0 devient effective à une première transi- tion SO du signal d'échantillonnage STB*"L". Ensuite, la carte de CPU 100 émet des tra- mes d'adresse F1 et F2 constituées chacune par une tra- me de 2 multiplets, pour fixer un espace d'adresse de 256 KB. Ces trames d'adresse F1 et F2 deviennent effec- tives aux dernières transitions S1 et S2 des signaux d'échantillonnage STB*"L". Une période T1 jusqu'à ce moment couvre les opérations sur la partie de la carte de CPU 100. La carte d'entrée/sortie recevant les tra- mes F0, F1 et F2 juge si la carte elle-même est sélec- tionnée ou non pendant la période T1. Si elle est sélec- tionnée, la carte d'entrée/sortie exécute un processus de préparation de transmission de données. La carte d'entrée/sortie sélectionnée émet des trames de données F3 et F4 qui doivent être transmises sur la ligne omnibus d'entrée/sortie bb pen- dant une période T3. Dans ce cas, les données sont de 2 multiplets. Simultanément, la carte d'entrée/sortie émet des signaux d'échantillonnage STB*"L". Les trames de données F3 et F4 deviennent effectives aux dernières transitions S3 et S4 des signaux d'échantillonnage STB*. Finalement, la carte d'entrée/sortie émet une trame d'état F5 avec le signal d'échantillonnage STB*"L". La trame d'état à 1 multiplet F5 peut être con- çue comme un signal de condition interne de la carte d'entrée/sortie concernée, c'est à dire un signal de mise en place d'une variété de conditions comme un trans- fert normal de données, un état d'erreur ou une condi- tion de panne de carte. -32- Il faut noter qu'un signal de trame FRM* représente la première trame à sa dernière transi- tion et également la dernière trame à la première tran- sition et qu'il est utilisé pour détecter une erreur de mise en trame. Un signal de spécification de direction de données DDIR indique un transfert de trame depuis la carte de CPU 100 vers le côté d'entrée/sortie à l'ins- tant de "H" pendant un cycle de transfert de données et également un transfert de trame depuis la carte d'en- trée/sortie vers la carte de CPU à l'instant de "L' et il est utilisé pour éviter une perturbation des données entre la carte de CPU 100 et la carte d'entrée/sortie. Les signaux FRM* et DDIR* sont émis sur une ligne de commande de la ligne omnibus d'entrée/sortie bb. La figure 21 est un diagramme de temps de l'exécution du transfert de données depuis la carte de CPU 100 vers la carte d'entrée/sortie. Dans ce cas, la carte de CPU 100 émet, pendant une période T4, la trame de commande F0, les trames d'adresse F1 et F2 et les trames de données F3 et F4 avec les signaux d'échantillonnage SDB*"L". Quand la carte d'entrée/sortie a effectué les opérations im- posées pendant une période T5, elle émet en retour la trame d'état F5 et le signal d'échantillonnage STB*"L" pendant une période T6. En fonction du mode de transfert de don- nées décrit en regard des figures 20 et 21 décrites ci- dessus, la carte de CPU 100 ou la carte d'entrée/sortie émet les signaux d'échantillonnage STB*"L" chaque fois que les trames respectives sont transférées, rendant ainsi effectives les trames concernées. Par conséquent, les trames sont transférées par un procédé synchrone. Dans le cas de la figure 20, le transfert des processus pendant les périodes TIl et T3 est basé sur un procédé asynchrone en ce qui concerne le cycle de transfert de -33- données dans son ensemble. Dans le cas de la figure 21, le transfert des processus pendant les périodes T4 et T6 est basé sur le procédé asynchrone. Il est ainsi fai- sable d'actualiser un procédé mixte du procédé de trans- fert synchrone et du procédé de transfert asynchrone. La figure 22 représente une fonction d'en- registrement d'une histoire de dérangement du dispositif de commande programmable. Le dispositif de commande pro- grammable comporte des circuits de détection d'anomalies comme un circuit de détection de coupure d'alimentation 21 destiné à détecter la coupure de l'alimentation, un circuit de détection d'anomalies de haute température 22 destiné à détecter une anomalie dans la température in- terne et un circuit de détection d'anomalies de logiciel 28 destiné à détecter un saut du logiciel exécuté intérieurement. Si un signal de détection d'anomalies est produit par l'un quelconque de ces circuits d'anoma- lies, ce signal de détection est appliqué à un circuit générateur d'interruption 24, produisant ainsi une inter- ruption de la CPU1. La CPU1 recevant le signal d'interruption déclenche un processus d'interruption d'apparition d'ano- malies 26 à partir d'un processus normal 25. Par ailleurs, la CPU1 remplit une fonction de temporisateur TT pour lier un type d'anomalies causé à un instant auquel une anomalie est présente, au démar- rage du processus d'interruption d'apparition d'anomalies 26. La CPU1 classe ensuite les anomalies apparues en une série temporelle pendant qu'une unité de mémoire auxiliai- re 27 mémorise ces anomalies en un format de fichier. L'unité de mémoire auxiliaire 27 implique l'utilisation de la mémoire de données 7. Si elle a été spécifiée ensuite à partir de l'ordinateur principal, la CPU1 commence un processus de lecture d'histoin 28 et lit le contenu de l'unité de -34- mémoire auxiliaire 27 pour l'émettre vers le côté prin- cipal. Cette disposition permet d'émettre des conditions d'apparition d'anomalies vers l'extérieur dans un for- mat de table représenté sur la figure 23 en utilisant une unité d'affichage à CRT du côté principal.et une imprimante. Il est également possible d'analyser facile- ment des détails sur les anomalies produites, sur l'ins- tant d'apparition et sur les erreurs et de prendre en outre des contre-mesures contre les erreurs. Ensuite, sera expliquée la manière de spéci- fier un circuit en échelle dans lequel des erreurs ap- paraissent pendant l'exécution du programme en échelle ou un circuit en échelle désiré dans le dispositif de commande programmable selon l'invention. Le dispositif de commande programmable est connecté, par exemple par RA232C et RS422 à uwt outil de création de programme. En général, comme le montre la figure 24, le programme en échelle est formé dans un format tel qu'une variété de commentaires sont ajoutés aux circuits en échelle respectifs. Plus particulière- ment, dans le programme en échelle, sont placés un nom de programme "ESSAI" au premier étage, un titre "cir- * cuit d'essai", des numéros de gradins du circuit en échelle, un commentaire de circuit "circuit d'arrêt d'urgence" pour plusieurs circuits en échelle et des sous-commentaires "conditions de fonctionnement, états de fonctionnement,..." correspondant à chaque ligne du circuit en échelle. Le dispositif de commande programmable mémo- rise intérieurement le programme en échelle précité pour exécuter le processus de commande. Mais si l'anomalie se produit pendant le processus de commande de séquence, l'outil de création de programmation lit les phases de programme et les affiche sur l'écran d'affichage à CRT afin de spécifier la position de la faute. Par ailleurs, -35- le circuit en échelle comporte des milliers de phases et il est donc difficile de rechercher le circuit en échelle spécifié sur l'écran d'affichage à CRT ayant une capacité d'affichage limitée à plusieurs dizaines de li- gnes. En général, tous les circuits en échelle sont im- primés et la liste du programme est amenée dans le but de faire correspondre les circuits réels aux circuits sur le programme. Mais ce procédé de spécification de circuit en échelle présente une mauvaise possibilité de fonctionnement. Dans le dispositif de commande programmable de la présente invention, les circuits en échelle sont spécifiés par le procédé suivant. La figure 25 est un schéma synoptique décri- vant une disposition dans laquelle un outil de program- mation est connecté à la carte de CPU 100 du dispositif de commande programmable. Dans la carte de CPU 100, pour simplifier l'explication, seule la CPU1 et ce port RS232C 10, la RAM 7 et une ligne omnibus d'informations b sont représentées. L'outil de programmation connecté au port RS232C 10 de la carte de CPU 100.compor- te une unité d'affichage PTCRT, un clavier PTKB, une mé- moire principale PTM1 et une mémoire auxiliaire PTM2. Comme cela a été expliqué précédemment, les circuits en échelle sont édités en fonction de la commande de séquence de l'outil de programmation et les résultats édités sont mémorisés momentanément dans un fichier d'image de programme de séquence IMF. Un pro- gramme en échelle cré est transféré en retour vers RAM106 par l'intermédiaire d'un port RS232 111. A ce moment, une table de correspondance circuit/commen- taire CCT dans laquelle les circuits en échelle corres- pondent à différents types de commentaires est également transférée en retour avec le programme en échelle. La table de correspondance de circuit/commentaire CCT a pour -36- fonction de faire correspondre des positions decommen- taires (numéros de phases) sur les circuits correspon- dant à des positions de commentaires dans un fichier de commentaires CF qui sera mentionné par la suite. Grâce à cette table de correspondance de circuit/commentaire CCT, il est possible de mémoriser les états de position- nement entre les circuits en échelle et leurs commentai- res même si le programme est modifié. Avec cette disposition, la CPU1 positionne le programme de séquence SQP transféré et la table de cor- respondance de circuit/commentaire CCT. Dans l'unité de mémorisation auxiliaire PTM2 sur le côté de l'outil de programmation se trouve un fi- chier de commentaires CF dans lequel les numéros des phases des circuits en échelle et les contenus des commen- taires ajoutés aux circuits en échelle sont mémorisés tout en les faisant correspondre entre eux. La figure 26 montre le contenu du fichier de commentaires CF. La figure 27 représente le contenu de la table de correspondance de circuit/commentaire CCT. Le fichier de commentaires CF peut être placé non pas dans l'outil de programmation mais dans la mémoire vive RAM7 sur le c6té de la carte de CPU 100. En outre, peuvent ajoutés en plus un fichier de commentaires danslequel les numéros des phases correspondent aux sous-commentaires. Une opération de recherche de positions spéci- fiques des circuits en échelle dans l'outil de program- mation sera maintenant décrite en regard de la figure 28. L'outil de programmation lit les contenus du fichier de commentaires CF et la table de correspondance de cir- cuit/commentaire CCT établit une disposition précédente pour indiquer des images d'affichage suivantes Sl, S2, S3 et S4 sur l'unité d'affichage à CRT. Une image initiale sur l'unité d'affichage à à5 CRT de l'outil de programmation est une image de pro- -37- gramme de contrôle de circuit S-1 à partir de laquelle est sélectionnée une image d'affichage de commentaire de circuit S2. Ensuite, une liste de commentaires de circuits est affichée dans un format de liste sur l'é- cran du CRT. A partir de l'image d'affichage de commen- taire de circuit S2, une image d'affichage de sous-com- mentaire S3 est en outre sélectionnée et ensuite tous les sous-commentaires inclus dans le commentaire de cir- cuit sont affichés. Lorsqu'une image d'affichage de cir- cuit S4 est sélectionnée, correspondant au sous-commen- taire, le circuit en échelle correspondant à ce sous- commentaire est affiché. Autrement dit, pour spécifier un certain cir- cuit en échelle à partir du programme en échelle repré- senté sur la figure 4, un commentaire de circuitdésiré est sélectionné en affichant une liste de commentaires de circuits et un circuit en échelle spécifique peut être affiché sur l'image d'affichage de CRT en désignant un circuit en échelle correspondant au sous-commentaire inclus dans ce commentaire de circuit. Il faut noter que l'image d'affichage de cir- cuit S4 peut être sélectionnée à partir de l'image de programme de contrôle de circuit S1 ou de la liste de commentaires de circuits S2. Un déroulement de mise à jour de page et un contrôle de mise à jour de page peu- vent être effectués sur les images d'affichage respec- tives. Comme cela a été indiqué ci-dessus, dans le dispositif de commande programmable selon l'invention, le fichier de commentaires et la table de correspondance de circuit/commentaire sont mis en place et sont lus en- suite. Toute une variété de commentaires ajoutés aux circuits en échelle sont liés aux circuits en échelle en préparation à un affichage hiérarchique sur le CRT. Il est donc possible de détecter immédiatement un cir- cuit en échelle voulu. -38- La disposition décrite ci-dessus a été adop- tée pour maintenir des circuits en échelle de recherche facile lors du réglage des circuits ou provoquant une erreur. La description sera maintenant orientée sur des perfectionnements de création du programme en échelle et de son fonctionnement pendant sa mise au point. En général, le processus de commande de sé- quence qui adopte le programme en échelle est exécute par une routine de processus consistant en un processus O10 commun comme un diagnostic automatique, un processus de régénration d'entrée/sortie de registres d'entrée/sortie sur le côté de la carte d'entrée/sortie, l'exécution du programme en échelle introduit et un processus de ser- vice pour un appareil principal. Sur la base du dispositif de commande pro- grammable selon l'invention, le processus de régénéra- tion d'entrée/sortie suivant le processus commun est, comme le montre la figure 29,supprimé pour effectuer une programmation et une mise au point sans avoir à monter la carte d'entrée/sortie lors de la création du program- me de commande de séquence. Avec cette disposition, l'opé- ration de mise au point peut être faite conformément à une instruction provenant d'un dispositif de mise au point comme un outil de programmation ou autres, en l'absence de la carte d'entrée/sortie. La figure 30 est un diagramme de conception montrant une fonction de programmation du programme en échelle dans le dispositif de commande programmable de la présente invention. Les blocs respectifs sur la figu- re représentent des blocs logiciels-fonctionnels du dis- positif de commande programmable de l'invention. Les blocs fonctionnels individuels de la fi- gure 30 fonctionnent de la manière suivante. Une fonc- tion d'édition de circuit 201 consiste à éditer des composants de circuit respectif du circuit en -39- échelle, fonction grâce à laquelle le programmeur dé- crit des adresses des composants des circuits respectifs sous la forme de noms de signaux similaires aux noms de dispositifs lors de la conception du circuit en échel- le. Une fonction de définition de signaux 202 remplit la fonction d'une unité de mise en place d'un format de ta- ble pour mettre en place préalablement une correspondan- ce des adresses de noms de signaux des composants des circuits respectifs. Une fonction de compilation 203 a pour fonction de transmettre un programme dans un for- mat d'exécution vers l'unité de processus de séquence 205 en se référant aux noms des signaux dans le circuit en échelle, les adresses données par la fonction de dé- finition de signaux 202 leur correspondant,et en outre, aux signaux provenant d'une fonction de génération auto- matique d'adresse 204. Une fonction de production auto- matique d'adresse 204 est définie comme un bloc fonction- nel pour affecter automatiquement les adresses détaillées aux noms de signaux délivrées par la fonction de défini- tion de signaux 202. Les procédures de création du programme en échelle en utilisant ces fonctions seront décrites de façon tangible ci-après. Le circuit en échelle représenté sur la figu- re 31 est développé en coopération avec l'outil de pro- grammation et la fonction d'édition de circuit 201. A ce moment, les composants individuels des circuits d'une unité de relais, d'une unité de sortie, et ainsi de suite, sont représentés sous la forme de noms de si- gnaux comme SW1, AND, COIL1. Mais les noms de signaux SW1, COIL1, COIL2, IREL1, TIM1, CNT1 et REG1 sont agen- cés pour correspondre préalablement aux adresses X, X, Y, Y, I, T, C et D dans la fonction de définition de si- gnaux 202, o le symbole X est l'adresse représentant une entrée, Y une sortie, I est un relais intérieur, T -40- un temporisateur, C un compteur et D un registre de don- nées. Les adresses détaillées qui ne sont pas pla- cées sur les composants de circuits en échelle respec- tifs dans la fonction de compilation 203 sont affectées automatiquement à la fonction de génération automatique d'adresse 203. Plus particulièrement, lorsque non pas l'adresse détaillée Xxxx mais l'adresse X seule est pla- cée sur l'élément de circuit SWl, l'adresse détaillée XOO1 est affectée. A ce moment, les adresses détaillées sont placées successivement à partir du plus petit des nombres additionnés aux noms de signaux des composants de circuits en échelle. Les résultats apparaissent sur la figure 33. Autrement dit, l'adresse XOO1 est placée sur le nom de signal SW1 et l'adresse X002 est placée sur le nom de signal SW2. En fonction du programme de format d'exécu- tion obtenu par la fonction de compilation, la mise au point, bien que son traitement soit effectué dans l'uni- té de commande de séquence, peut être effectuée en uti- lisant seulement la carte de CPU 100 sans avoir à monter la carte d'entrée/sortie car le processus de régénéra- tion d'entrée/sortie est, comme le montre l'organigram- me de la figure 29 montrant une routine de traitement, éliminé même si la carte d'entrée/sortie n'est pas mon- tée à la phase de mise au point. Sur la base des résul- tats mis au point, les adresses détaillées sont ajoutées quand la nécessité en apparaît. Ainsi, les noms de signaux peuvent correspon- dre automatiquement aux adresses détaillées sans avoir connaissance des adresses des composants respectifs des circuits en échelle, ce qui facilite à son tour la con- ception d'un programme de commande de séquence. La mise au point peut être effectuée sans la carte d'entrée/sor- tie et les opérations du programme en échelle peuvent -41- être confirmées avant de terminer une conception d'une carte de relais qui correspond au processus de séquence. Le dispositif de commande programmable selon l'invention effectue une programmation par rapport au programme en échelle ayant des milliers de phases de la manière ci-après en séparant les blocs par phase. Les figures 34 (a) à 34 (c) montrent les modes de programma- tion. Les figures 34 (a) à 34 (c) représentent les phases 1, 2 et 5 d'une partie du programme en échelle; Une commande de démarrage 'tACT PROG1.2" et une commande de fin "INACT PROGl.l" qui sont nouvelle- ment définies dans la présente invention sont placées à la sous-phase finale de la phase 1. Avec cette dispo- sition, lorsqu'une opération de commande de la phase 1 atteint la sousphase finale, un programme d'échelle en bloc PROG1.2 de la phase 2 est démarré en arrêtant un programme en échelle en bloc PROGl.l de la phase 1, dé- clenchant ainsi l'opération de commande de la phase 2. Dans la sous-phase finale du programme d'é- chelle en bloc PROG1.2 se trouvent une commande d'arrêt "INACT PROG1.2" du programme en échelle en bloc PROG1.2 et des commandes de démarrage en parallèle "2ACT PROG1.2", "ACT PROG2.1" et "ACT PROG3.1" des phases 3 à 5. Ces phases 3 à 5 sont démarrées simultanément. La fin des phases 3 et 4 est contrôlée à la phase 5. A la détection de la fin des phases 3, 4 et 5, le fonctionnement revient à la phase 1, c'est à dire à la phase de démarrage du processus de commande de séquen- ce en réponse aux commandes d'arrêt "INACT PROG3.2" et "ACT PROGl.l". Les commandes de démarrage "ACT" et les com- mandes d'arrêt "INACT" du programme en échelle sont ain- si définies et il est donc possible d'effectuer une pro- grammation en parallèle en séparant une série des milliers -42- de programmes de commande de séquence en plusieurs blocs. En outre, les programmes en échelle s'informent entre eux du démarrage et de la fin de sorte que l'opération de commande de séquence peut être exécutée en plaçant les programmes en échelle séparés en des blocs de plu- sieurs cartes de CPU. La figure 35 montre un exemple dans lequel un objet de commande M sur la ligne de commande réelle L est commandé en combinant une carte de CPU 101 dans laquelle est placé le processus de programme de base et des cartes de CPU 102 à 104 dans lesquelles est placé seulement le processus de programme en échelle. Il faut noter que les programmes en échelle LD1O et LD2 sont placés dans la carte de CPU 102 à la- quelle un groupe de cartes d'entrée/sortie ClO est con- necté; les programmes en échelle LD3 à LD5 sont placés dans la carte de CPU 103 à laquelle est connecté un groupe de cartes d'entrée/sortie C20; et un programme en échelle LD6 est placé dans la carte de CPU 104 à la- quelle est connecté un groupe de cartes d'entrée/sortie c30. La figure 36 illustre un exemple du program- me de base placé dans la carte de CPU 101. Les programmes en échelle LD1 à LD6 sont dé- finis comme une série de programmes de commande de sé- quence par rapport à l'objet de commande N, ces program- mes en échelle ayant la constitution en blocs ci-après et étant programmés indépendamment. Le programme de base de la carte de CPU 101 a pour fonction d'émettre des instructions de démarrage vers le programme en échelle individuel et d'en rece- voir des instructions de fin. Au démarrage du fonctionnement, la carte de CPU 101 actionne le programme en échelle LD2 après le programme en échelle LD1 de la carte de CPU 102. Quand des programmes -43- ont été terminés, le programme en échelle LD3 ou LD4 de la carte de CPU 103 est exécuté en fonction des ré- sultats du traitement de séquence à ce moment. Immédia- tement après la fin du programme LD3 ou LD4, en fonc- tion de cette phase, le programme de base a pour fonc- tion de démarrer en parallèle le programme en échelle LD5 incorporé dans la carte de CPU 103 et le program- me en échelle LD5 incorporé dans la carte de CPU 104. Sur la base du système illustré, les program- mes de commande de séquence dans lesquels une série d'o- pérations de commande de séquence sont divisées en des blocs sont manipulés et traités par plusieurs disposi- tifs de commande programmable. Ainsi, un traitement de commande de séquence efficace peut être assuré. Comme cela a été décrit ci-dessus, le disposi- tif de commande programmable selon l'invention est à même d'améliorer la vitesse du traitement de séquence et d'atteindre un système facile à concevoir à nouveau lorsqu'il est modifié. Le dispositif de commande pro- grammable présente une haute efficacité du traitement, pouvant ainsi être actualisé. Des exemples de modes de réalisation de l'in- vention ont été décrits en détail en se référant aux dessins annexés mais il est bien entendu que l'invention n'est pas limitée à ces modes précis de réalisation. Diverses variantes ou modifications peuvent être appor- tées par le spécialiste en la matière sans sortir du ca- dre ni de l'esprit de l'invention. -44- REVENDICATIONS 1.' Dispositif de commande programmable,compor- tant un premier processeur (CPU1), un second processeur (BPU2), une mémoire de programme (3) destinée à mémori- ser une commande de programme du type interpréteur et une commande de base, une ligne omnibus d'informations (b) par laquelle ledit premier et ledit second proces- seurs et ladite mémoire de programme sont connectés en- O10 tre eux et une ligne de commande (L) intercalée entre le- dit premier et ledit second processeurs, par laquelle des transmissions bidirectionnelles de signaux sont effec- tuées entre ledit premier et ledit second processeurs, caractérisé en ce que, lorsque ledit premier processeur qui est en cours d'exécution juge que ladite commande doit être excutée par ledit autre processeur,-ledit pre- mier processeur informe ledit autre processeur d'une a- dresse de ladite mémoire de programme qui doit être exé- cutée, par l'intermédiaire de ladite ligne de commande et effectue l'actionnement et ledit processeur qui est en cours d'exécution de ladite commande de base lit di- rectement ladite commande de base dans ladite mémoire de programme et exécute ladite commande de base. 2. Dispositif de commande programmable compor- tant un premier processeur (CPU1), un second processeur (BPU2), une mémoire de programme (3), une première li- gne omnibus d'informations (bl) par laquelle ledit pre- mier processeur est connecté à ladite mémoire de program- me pour mémoriser une commande de programme du type in- terpréteur et une commande de base et une seconde ligne omnibus d'informations (b2) par laquelle ledit second processeur est connecté audit premier processeur, carac- térisé en ce que, lorsque ledit premier processeur lui- même fonctionne, ledit premier processeur lit ladite com- mande de programme dans ladite mémoire de programme en -45- préparation à l'exécution de ladite commande de pro- gramme et en même temps, émet une pseudo-commande vers ledit second processeur tandis que lorsque ledit pre- mier processeur juge que ladite commande de programme doit être exécutée par ledit second processeur, ladite commande de programme est fournie au lieu de ladite pseudo-commande. 3. Dispositif de commande programmable, carac- térisé en ce qu'il comporte un premier processeur (CPUl), un second processeur (BPU2), une première région de mé- moire de programme (31) destinée à mémoriser une comman- de de programme exécutée par ledit premier processeur et une commande pour instruire l'exécution vers ledit second processeur, une seconde région de mémoire de pro- gramme (32) destinée à mémoriser une commande de pro- gramme exécutée par ledit second processeur et une com- mande pour instruire l'exécution vers ledit premier processeur et des moyens de synthèse de signaux (43) destinés à introduire ladite commande pour instruire l'exécution vers ledit second processeur et ladite com- mande pour instruire l'exécution vers ledit premier processeur et pour instruire le démarrage d'une opéra- tion par ledit premier processeur et instruire l'arrêt du fonctionnement dudit autre processeur. 4. Dispositif de commande programmable, carac- térisé en ce qu'il comporte un groupe de cartes d'entrée/ sortie (C1,C2) destinées à transférer et à recevoir des informations multiples concernant un objet commandé, et une carte de processeur (100) destinée à appliquer un signal de commande audit objet à commander par l'inter- médiaire dudit groupe de cartes d'entrée/sortie, ladite carte de processeur comprenant: un processeur (CPU1) destiné à commander l'ensemble et à exécuter une partie de commandes dans un programme de commande de séquence pour un programme de base en vue d'effectuer un traite- -46- ment arithmétique universel, un traitement d'informa- tion ou une opération de commande en commençant ledit programme de commande de séquenceet en établissant une instruction de fin, un processeur à 1 bit (BPU2), con- necté directement à une mémoire de programme (3) dans laquelle ledit programme de commande de séquence est mémorisé, pour exécuter des commandes lues séquentielle- ment dans ladite mémoire de programme et appliquer les- dites commandes audit processeur si lesdites commandes de lecture sont des commandes d'application de séquence qui doivent être exécutées par ledit processeur, une mémoire de données (3) destinée à mémoriser momentané- ment des données, une mémoire fixe destinée à mémori- ser un programme d'auto-diagnostic, un circuit d'inter- face de communication (8) participant à une opération de communication avec un ordinateur principal; un cir- cuit d'interface d'entrée/sortie (Cll) destiné à relier ledit objet à commander à une ligne omnibus d'entrée/ sortie par laquelle sont connectées des cartes d'entrée/ sortie destinées à transférer des informations multi- ples de réception et une ligne omnibus interne (bb) des- tinée à connecter mutuellement ledit processeur, ledit processeur à 1 bit, ladite mémoire de données, ladite mémoire fixe, ledit circuit d'interface de communication et ledit circuit d'interface d'entrée/sortie. 5. Dispositif de commande programmable selon la revendication 4, caractérisé en ce qu'un circuit d'atta- que d'entrée/sortie (SD) dans ladite carte de processeur (100) établit, à l'instant du démarrage, une table de définition de processus qui doit être mémorisée dans un format de table en lisant-une carte ID, un type de circuit d'interface de ladite carte, le nombre de canaux, une adresse de registre de commande et une adresse de tampon ou une adresse de registre de données et une adresse pour spécifier un processus spécial quand -47la nécessité dudit processus spécial se présente et qui se réfère à ladite table de définition de processus en effectuant un processus d'émission de données. 6. Dispositif programmable selon la revendica- tion 4, caractérisé en ce que des moyens générateurs de signaux d'échantillonnage (9) sont prévus dans la- dite carte de processeur (100) et ledit groupe de car- tes d'entrée/sortie; au démarrage d'un cycle de transfert de données, ladite carte qui demande un trans- fert de données émet des signaux d'échantillonnage par transmission de trame pour rendre effective ladite trame con- cernée; ladite carte recevant ladite demande de transfert de données émet une trame desdites données et une tra- me d'état ou lesdits signaux d'échantillonnage par trans- mission de trame d'état;et ledit cycle de transfert de données est ainsi terminé. 7. Dispositif de commande programmable selon la revendication 4, caractérisé en ce qu'un nombre de cir- cuits de détection d'anomalies (21,22,23) correspondant au nombre des types d'anomalies sont prévus et ledit processeur reçoit un signal de détection d'anomalies comme un signal d'interruption et mémorise des données de temps données par une fonction de temporisateur in- terne et le contenu de l'anomalie détectée en un for- mat de table. 8. Dispositif de commande programmable selon la revendication 4, caractérisé en ce qu'un processus de régénération d'entrée/sortie dans une routine de proces- sus de commande de séquence est supprimé, des noms de signaux sont affectés auxdits éléments de circuits lors de la création desdits circuits en échelle et sont mis en correspondance avec des adresses en fonction d'un si- gnal prédéterminé d'une table de correspondance de noms et d'adresses, et des adresses détaillées correspondant auxdits noms de signaux sont placées séquentiellement -48- à partir de ladite adresse marquée avec le plus petit nombre avec lesdits noms de signaux auxquels lesdites adresses détaillées ne sont pas encore affectées au moment de la compilation. 9. Dispositif de commande programmable selon la revendication 4, caractérisé en ce qu'une série d'o- pérations de commande de séquence est séparée en des blocs correspondant à plusieurs phases lors de la pro- grammation dudit programme en échelle, une commande O10 pour spécifier ledit bloc à exécuter ensuite et une commande pour spécifier un arrêt du processus ou du bloc concerné sont placées dans ledit circuit en échel- le d'une sous-phase finale de chacun desdits blocs et ledit programme en échelle est placé et exécuté par bloc. 10. Dispositif de commande programmable selon la revendication 4, caractérisé en ce qu'est mis en place un fichier de commentaires (CF) destiné à mémo- riser les commentaires ajoutés auxdits circuits en échelle dans ledit programme en échelle produit dans un langage d'échelle et des numéros de phases dudit circuit en échelle concerné en faisant correspondre les- dits commentaires auxdits numéros de phases et également une table de circuit et de commentaire dans laquelle lesdits numéros de phases dudit circuit en échelle con- cerné correspondent à des numéros de commentaires dans ledit fichier de commentaires et lesdits commentaires de circuits,lesdits numéros de phases et lesdits cir- cuits en échelle sont lus à partir d'un outil de pro- grammation. 11. Dispositif de commande programmable destiné à exécuter un processus de CPU en permutant périodique- ment des processus de séquences exécutés et une varié- té de processus de base, caractérisé en ce qu'il compor- te un temporisateur (T) dans lequel est introduite une -49- valeur permise maximale d'un temps de traitement dudit processus de séquence afin de compter un temps de trai- tement à chaque fois dudit processus de séquence, et une unité de traitement de permutation directe d'exécu- tion (ES) destinée à placer une valeur dudit temps de traitement dans ledit temporisateur en déterminant le- dit temps de traitement dudit processus de base en fonc- tion d'une valeur des comptages dudit temporisateur et en permutant ledit processus de séquence et ledit proces- O10 sus de base. 12. Dispositif de commande programmable, carac- térisé en ce qu'il comporte une seule unité centrale de traitement (CPU) fonctionnant en fonction d'un langage spécifié, des éléments nécessaires pour actionner ladite unité centrale de traitement (CPU), des moyens de mise en place à même de mettre en place au moins un ou plu- sieurs langages devant être exécutés par l'extérieur et des moyens de création destinés à créer un environnement d'exécution optimal en fonction dudit langage mis en place par lesdits moyens de mise en place. 13. Dispositif de cummande programmable, compor- tant une carte de processeur (100) destinée à traiter un langage de base, au moins une ou plusieurs carte(s) de processeur (101,102,103,104) affectées à un traitement de langage de séquence, et destinées à mémoriser un ou plusieurs programmes de commande de séquence à base de blocs, affectés chacun audit traitement de langage de sé- quence et un groupe de cartes d'entrée/sortie (ClO,C20, C30) prévues sur le côté inférieur de ladite carte de processeur affectée audit traitement de langage de sé- quence pour transférer et recevoir des informations de commande concernant un objet à commander, caractérisé en ce que ladite carte de processeur destinée à traiter ledit langage de base informe chacun des programmes de commande de séquence à base de blocs de ladite carte de 264-6254 -50- processeur affectée audit traitement de langage de sé- quence d'une instruction de démarrage et d'une instruc- tion de fin.