Brevet FR2643208A1 — publié le 19900817

"tI'nstallation de synchronisation de signaux vidéo" La présente invention concerne une installation de synchronisation de signaux vidéo dans laquelle les signaux vidéo sont mis en mémoire de façon intermédiaire et sont lus en synchronisme avec des signaux de référence. On connaît des installations pour synchroni- ser des signaux vidéo en couleur, installations dans lesquelles les signaux vidéo en couleur, fournis de manière asynchrone, sont mis en mémoire de façon intermédiaire et sont lus en synchronisme avec une cadence de référence et avec d'autres signaux vidéo couleur. Les installations connues de synchronisation, appelées synchroniseurs, ne sont toutefois pas conçues pour les particularités de la transmission vidéo avec une fréquence -porteuse auxiliaire. Ainsi, à titre d'exemple, à la conversion analogique/numérique et à la mise en m6moire, on utilise une détection couplée sur la porteuse couleur. La présente invention a pour but de créer une installation de synchronisation. des signaux de composantes qui, tout en utilisant les propriétés de ces signaux, permet une synchronisation aussi favorable que possible. A cet effet, l'invention concerne une installation du type ci-dessus, caractérisée en ce que les signaux vidéo sont fournis comme des signaux de composante, l'installation comportant une mémoire d'images pour recevoir les signaux de composantes. Cette installation offre l'avantage de ne nécessiter que des moyens relativement réduits. De plus, il est possible d'avoir une synchronisation H, V ou 2V, séparée. En outre, il est simple de réaliser une image fixe en l'absence de signal d'entrée. D'autres avantages font que les distorsions de quantification pour les mêmes nombres de positions binaires des signaux numériques sont inférieures aux synchroniseurs connus et on peut régler de manière fine la pvase du signal numérique de sortie. Selon une autre caractéristique de i'invention, la mémoire d'images est précédée d'une rémoire FIFO qui perrmet de retarder les signaux vidéo de manière à ce qu'ils coïncident, quant à la position de la phase horizontale, avec les signaux de référence. Selon une autre caractéristique de l'inven.ticr., on commence l'inscription des signaux vidéo dans la mémoire FIFO chaque fois après l'effacement de la mémoire FIFO par une impulsion synchronisée sur l'image, dérivée des signaux vidéo, et cette lecture se fait avec un signal de cadence dérivé des signaux vidéo et en ce que la lecture dans la mémoire FIFO se fait avec un signal de cadence de référence et est cadencée par une première impulsion d'un signal de référence à la fréquence horizontale, signal qui arrive après qu'un temps prédéterminé s'écoule après la fin de l'impulsion synchronisée sur l'image. Selon une autre caractéristique de l'invention, elle dérive un signal caractérisant la présence respective d'une trame à partir des signaux Vidéo et ce signal est retarde avec les signaux vidéo à l'aide de la mémoire FIFO. Selon une autre caractéristique de l'invention, les signaux de composantes, qui sont appliqués, sont des signaux numériques parallèles en transmettant, en alternance, les signaux de luminance et les signaux de chrominance et eni ce que la mémoire d'images reçoit, chaque fois en parallèle, une valeur de luminance et une valeur de chrominance. Selon une autre caractéristique de l'invention, pour inscrire et pour lire dans la mémoire d'images, elle génère des adresses qui comprennent chaque fois une cor.posante verticale et une composante horizontale, un premier compteur et un second compteur créant une composante verticale pour inscrire et une composante verticale pour lire, le premier compteur étant commandé en cadence par le signal de référence à la fréquence horizontale et il est remis à l'état initial par un signal synchronisé sur l'image, dérivé des signaux vidéo et en ce que le second compteur est commandé en cadence par le signal de référence à la fréquence horizontale et ce compteur est remis à l'état initial par un signal de référence synchronisé sur l'image. Selon une autre caractéristique de l'invention, la sortie du premier et celle du second compteur sont reliées par un multiplexeur à l'entrée d'une mémoire morte, dont les signaux de sortie sont réunis avec les composantes horizontales pour former les adresses. Selon une autre caractéristique de l'invention, elle comporte un troisième compteur pour les composantes horizontales des adresses, compteur qui est commandé en cadence par un signal d'horloge de référence et est remis à l'état initial par le signal de référence à la fréquence horizontale. Selon une autre caractéristique de l'invention, l'entrée de remise à l'état initial du second compteur est précédée d'un multiplexeur qui reçoit, de manière commandée par un signal de commande au choix, soit le signal synchronisé sur l'image dérivé des signaux vidéo, ou encore le signal de référence synchronisé sur l'image. L'installation est également caractérisée par un circuit de reconnaissance d'une interruption des sianaux vidéo appliqués, et en ce que, pendant l'interruption, l'inscription des signaux est interdite dans la mémoire d'images et l'installation répète la lecture des signaux de la dernière trame inscrite complètement en mémoire. L'installation est également caractérisée par un circuit pour modifier les adresses utilisées pour la lecture dans la mémoire d'images, ce circuit comprenant au moins un multiplexeur pour au moins l'une des positions binaires des adresses et un circuit de commutation, ce dernier recevant, comme grandeur d'entrée, le signal synchronisé sur l'image, dérivé des signaux vidéo et un signal pour caractériser l'interruption. Selon une autre caractéristique de l'invention, en cas d'interruption des signaux vidéo appliqués, un circuit de commutation effectue les operations suivantes: - immédiatement après le début de l'interruption, il transmet un signal (BLOCAGE) à la mémoire d'images qui interdit l'inscription, par interrogation du signal synchronisé sur image on détermine la trame dans laquelle commence l'interruption, - les adresses suivantes de lecture dans la mémoire d'images sont modifiées de manière à lire la trame complètement inscrite en mémoire avant l'interrup- tion - après la fin d'une interruption, on commute entre la lecture de l'autre trame et une trame, seulement si une trame a.été inscrite-dans la mémoire d'images. Selon une autre caractéristique de l'invention, les signaux de référence sont dérivés des signaux vidéo appliqués à l'installation. Selon une autre caractéristique de l'invention, pour un signal d'ordre appliqué (MODE TRAME) pour lire dans la mémoire d'images, on modifie les adresses prévues à cet effet pour une différence de phases entre les signaux vidéo appliqués et les signaux de référence, différence supérieure à une trame, de façon à lire celles des trames de la mémoire d'image qui ne correspondent pas aux signaux de référence. Selon une autre caractéristique de l'invention, en présence du signal d'ordre, pour une différence de phases inférieure à une trame, on forme successivement les adresses comprises entre 0 et 311 pour la première trame et entre 0 et 312 pour la seconde trame, et en présence d'une différence de phases supérieure à.une trame, chaque fois pendant une image correspondant aux signaux de référence, on forme, avec une première trame et une seconde trame directement suivante, les adresses successives pour les lignes 1 à 312 de la deuxième trame et les lignes 0 à 312 pour la première trame. La présente invention sera décrite ci-après de manière plus détaillée, à l'aide de différents exemples de réalisation représentés dans les dessins annexés, dans lesquels: - la figure 1 est un schéma d'une installation selon 1'invention, - la figure 2 montre un processeur d'entrée, - la figure 3 montre des chronogrammes de signaux du processeur d'entrée, - la figure 4 montre un processeur de sortie, - la figure 5 représente un générateur de verrouillage - la figure 6 montre les chronogramzes des signaux d'un compteur en anneau du générateur de verrouillage de la figure 5, - la figure 7 montre un circuit d'écriture/lecture de l'installation de la figure 1, - la figure 8 montre le circuit d'un modificateur 2V, - la figure 9 montre les diagrammes d'états du modifi- cateur 2v, - la figure I0 montre des diagrammes servant à expli- quer l'inversion partielle de trames dans un mode de fonctiConnement en trame de l'installation de l'invention, - la figure il montre différentes adresses pour décri- re le mode de fonctionnement en trane. Dans les figures, les mêmes éléments portent les mêmes références. Dans le procédé par lignes intermédiaires utilisé généralement dans la technique de télévision, les lignes d'ordre impair forment une première trame et les lignes d'ordre pair une seconde trame. Ainsi, dans la suite de la description, la première trame correspond à la trame qui se distingue de la seconde trame par la position verticale et donne, en combinaison avec celle-ci, une image (image complète). Dans ce sens, la première trame n'est pas une image partielle distincte caractérisée par un contenu d'image déterminé ou par une position absolue, déterminée dans le temps. Ainsi, les trames dont la position verticale sont les mêmes à l'intérieur de l'image (image complète) sont appelées trames identiques. L'exemple de réalisation représenté à la figure 1 se compose d'un processeur d'entrée 1, d'une mémoire d'images 2, d'un processeur de sortie 3, d'un générateur de verrouillage 4, d'un circuit de commande lecteur/écriture 5 et d'un dispositif de commande 6. Les signaux des composantes 4:2:2ENTREE à synchroniser sont appliqués par une entrée 7 au processeur d'entrée 1. Il s'agit de signaux numériques correspondant à la norme standard dite 4:2:2; dans le cas de ces signaux, on transmet les grandeurs de luminance à une fréquence de-13,5 MHz et les grandeurs de chrominance, à une fréquence de 6,75 MHz selon un multiplexage dans le temps. Comme, en outre, une grandeur se présente sous la forme d'un mot de données d'une largeur de 8 bits en parallèle et que chaque fois, entre deux grandeurs de luminance successives, on transmet une grandeur de chrominance, il en résulte une fréquence de bit ou d'octet de 27 M/z. Le générateur de verrouillage 4. reçoit, en plus du signal -de composante 4:2:2ENSE (appelé également signal d'entrée) un signal de référence 4:2:2REF et un signal de référence CVSmF par les entrées 8, 9. Le signal de luminance Y1 et le signal de chrominance Ci sont fournis- par le processeur d'entrée 1 à la mémoire d'images 2. Le signal de - luminance Y2 et le signal de chrominance C2 lus dans la mémoire d'images 2, arrivent dans le processeur de sortie 3 et y sont transformés en un signal de composante 4:2:2SORTIE (signal de sortie); ce signal est disponible à la sortie 10 et coïncide pour la position de phase au signal de référence 4:2:2EF appliqué au point 8. Le dispositif de commande 6 permet de choisir différents modes de fonctionnement. De plus, le réglage de la phase du signal de sortie 4:2:2SORTIE se règle. Les détails des circuits 1... 5 seront décrits ciaprès en liaison avec les autres figures; il en est de même des signaux simplement indiqués à la figure 1 et qui sont échangés entre les circuits 1... 5. Toutefois, avant de passer à d'autres détails, en liaison avec les figures 2 à 11, on décrira ci-après différents modes de fonctionnement de l'installation selon l'invention. Le générateur de verrouillage 4 utilise le signal d'entrée pour donner les signaux de référence, si bien que le signal de sortie est en phase avec le signal d'entrée mais avec un retard d'une image. Cela provient du fait que le chemin parcouru par le signal traverse un nombre déterminé d'éléments de temporisation, fixe, ce qui donne toujours un retard minimum que les moyens ou installations de temporisation, commandés (mémoire FIFO 15 et mémoire d'images 2) augmentent pour atteindre la durée totale correspondant à une image. Dans ce mode de fonctionnement (mode retard) l'instal- lation selon l'invention joue le rôle d'un dispositif de temporisation ou d'une ligne de retard réglable pour des signaux vidéo. Les signaux de commande appro- priés permettent de régler la temporisation comme cela sera explicité ultérieurement. Dans le mode de fonctionnement en synchroni- seur d'images, on utilise l'un des signaux de référence 4:2:2REF (signal numérique) ou CVSREF (signal analogique) appliqué aux entrées 8 ou 9. Dans ce mode de fonctionnement, par définition le signal de sortie est en phase avec le signal de référence. On peut, également modifier la phase du signal de sortie. En particulier, on réalise également une avance de phase pour compenser les temps de parcours dans les appareils en aval. Selon un autre mode de fonctionnement du synchroniseur de trames (mode trame) le circuit de commande écriture/lecture 5 assure que la mémoire d'images règle la phase verticale et le signal de sortie à la précision de la trame. Ce mode de fonctionnement sera explicité ultérieurement en liaison avec la figure 11. Enfin, l'installation selon l'invention peut être mise en mode de synchronisation de ligne (mode ligne) pour lequel le signal de sortie est en phase avec le signal de référence à la fréquence horizontale, mais, conserve la phase verticale du signal d'entrée. Ce mode de fonctionnement convient à mettre automatiquement, à la phase des signaux de fréquence horizontaux, ceux des signaux qui sont retardés de moins d'une ligne par rapport aux signaux de référence. Les détails du réglage seront explicités en liaison avec la figure 7. Le processeur d'entrée 1, représenté à la figure 2, comporte un circuit d'adaptation de niveau 13 pour passer du niveau ECL au niveau TTL ainsi qu'un circuit 14 pour séparer le signal d'entrée 4:2:2ENTREE en un signal de luminance Y0 et en un signal de chrominance CO. De plus, il est prévu une mémoire FIF0 15 qui retarde les signaux Y0 et CO de façon que les signaux de sortie Y1 et Cl de la mémoire FIF0 15 soient déjà adaptés à la grille des lignes du signal de référence. Dans les explications suivantes, on se reportera, en outre, à la figure 3 qui montre les chronogrammes des signaux dans le processeur d'entrée. Dans un but de simplification, on a représenté les signaux à la fréquence d'horloge 13,5 MHz par rapport aux autres signaux de fréquence plus faible. Un séparateur de signal de synchronisation numérique 16 sépare du signal d'entrée 4:2:2ENTREE, un signal d'horloge 13,5EN:-E dont la fréquence est égale à 13,5 MHz et un signal de référence de temps (signal de référence de temps) F qui prend la valeur 0 pendant la première trame, et la valeur 1 pendant la seconde trame, et qui caractérise par ses flancs, simultanément, le début des trames. En outre, on dérive une impulsion FRES qui caractérise le début de chaque image. L'inscription des signaux Y0, C0 et F dans la mémoire FIFO 15 se fait à l'aide des signaux d'horloge 13,5E;.REE; au début de chaque image on efface le contenu de la mémoire FIFO 15 par l'impulsion Fpzs qui est, en outre, fournie à une entrée RES et est appliquée par une porte OU 17 à l'entrée WR de la mémoire FIFOC. Le mot de donnée inr.scrit à la suite est lu à la cadence de lecture suivante; une entrée 18 et une porte ET 19 reçoivent un signal d'horloge de référence 13,5F. Le signal d'horloge ou la cadence de référence 13,5REF passe par la porte ET 19 mais, au plus tôt, après une temporisation constante (RETARD CONSTANT) à l'entrée RD de la mémoire FIFO 15. Cette temporisation est nécessaire pour créer une certaine avance de l'opération d'écriture car la cadence de lecture 13, 5EF peut être plus rapide que la cadence d'écriture 13,5ENTREE si bien que la mémoire FIFO 15 pourrait se vider. Cette temporisation est créée à l'aide d'un compteur 20 dont l'entrée d'horloge reçoit le signal d'horloge ou de cadence de référence 13,5EF et ce compteur est remis à l'état initial par le signal Fzs. Pour une valeur prédéterminée, le compteur 20 crée une impulsion de sortie RETARD-RD qui est appliquée à l'entrée de remise à l'état initial d'un flip-flop (bascule bistable) 21. A la fin de l'impulsion RETARD-RD, le flip- 1l flop 21 est libéré et le signal de référence HREF a la fréquence horizontale qui est appliqué à l'entrée 26, le met à l'état H. La cadence de lecture appliquée à l'entrée RD de la mémoire FIFO 15 est bloquée (signal INTERDICTION) jusqu'à l'arrivée d'un flanc positif du signal HF. Ce n'est qu'à partir de ce moment que commence la lecture du premier mot de donnée inscrit après l'effacement de la mémoire FIFO 15. La temporisation du signal -d'entrée 4:2:2ENR-,,par la mémoire FIFO 15 est ainsi proportionnelle à la durée de la suppression de la cadence de lecture appliquée à l'entrée RD. Cette suppression commence par l'arrivée de l'impulsion Fps (début de la première trame à l'entrée) et se termine par le début de la ligne du signal de référence HF. Cette durée correspond à au moins 32 -périodes d'impulsions. La plage de variation du circuit d'adaptation de phase formée par la mémoire FIFO 15 s'étend ainsi de 32 périodes d'impulsion jusqu'à 32 périodes d'impulsion augmentées d'une période horizontale. Ce "retard ou temporisation de base" de 32 périodes d'impulsion dans la mémoire FIFO 15 et le nombre de périodes en amont et en aval dans le chemin du signal définissent la temporisation dite minimale du synchroniseur. Celle-ci peut être réduite à un niveau extrêmement faible dans l'installation de l'invention. Une autre propriété importante d'un synchroniseur est la transparence de l'intervalle V. Cela correspond au nombre de lignes de l'intervalle de suppression à la fréquence verticale qui n'ont pas été transmises. Cette grandeur est également avantageuse dans l'installation selon l'invention et représente, à titre d'exemple de réalisation, une ligne et 32 périodes d'impulsions. Cela correspond à la temporisa- tion maximale de la mémoire FIFO 15 et la suppression de la cadence de lecture présente une longueur maximale. Le degré de remplissage de la mémoire FIFO au débit de la lecture représente alors 864 + 32, c'est-àdire 896 mots de données en supposant que, par ligne, il y a 864 grandeurs de balayage par ligne. Le degré de remplissage de la mémoire FIFO peut encore s'augmenter jusqu'à l'impulsion suivante de remise à l'état initiale F.s si la fréquence de la cadence de lecture est inférieure à la fréquence de la cadence d'écriture. Au cours de la remise à l'état initial, suivante, c'est-à-dire au début de l'image suivante, on efface toutefois la mémoire FIFO et l'ensemble du contenu de cette mémoire FIFO est perdu pour la lecture. Les derniers mots de données, c'est-à-dire environ 896 avant l'impulsion de la remise à l'état initial, représentent ainsi la partie non_ transmarente de l'intervalle de détection vertical. La mémoire FIFO 15 présente une capacité apprcpriée de, par exemple, 1024 mots de données, et chaque mot de données contient 8 bits de luminance, 8 bits de chromrinance et 1 bit de référence de temps. Les signaux de sortie Y1 et Cl de la mémoire FIFO 15 sont ainsi en phase avec le signal de cadence 13,5tEF et sont appliqués par les sorties 22, 23 à la mémoire d'images 2 (figure 1). Une autre sortie 24 peut fournir le signal FEN-:RE également synchronisé en phase au circuit écriture/lecture 5 (figure 1). En outre, une bascule monostable 25 prévue dans le processeur d'entrée génère un signal NOIN (non-entrée) à partir de la fréquence de 25 MHz du signal de composante 4:2:2ENTREE; ce signal prend le niveau H si, pendant une durée prédéterminée égale à par exemple 50 ns, il n'y a pas de signal d'entrée. L'exploitation de ce signal sera décrite ultérieure- ment. Il est inutile de décrire les détails de la mémoire d'images 2 (figure 1) car de telles mémoires sont suffisamment connues en soi et peuvent être utilisées sans modification particulière dans l'installation de l'invention. Pour commander la mémoire, on applique des adresses ADDR ainsi qu'un signal BLOCAGE à partir du circuit écriture/lecture 5. Le dernier signal assure la lecture répétée du contenu de la mémoire sans être effacé ou sans être remplacé par de nouvelles données. La commande de la mémoire d'images 2 nécessaire pour synchronisation verticale, sera décrite ultérieurement en liaison avec le circuit de commande écriture/lecture 5. Le processeur de sortie 3 sera décrit à l'aide de la figure 4. Il permet de créer de nouveau un signal 4:2:2 selon la recommtandaticn CCIR 656-1 à partir du signal Y/C à deux canaux. Comme du fait de l'exploitation économique des composants de mémoire écriture/lecture, la mémoire d'images n'enregistre pas tout l'intervalle de détection à la fréquence horizon- tale et comme la mémoire FIF0 15 (figure 2) n'est pas totalement transparente dans l'intervalle de détection à la fréquence verticale, les composantes de signal Y2 et C2 sont appliquées par des entrées.31, 32 tout d'abord à un circuit 34 de détection et de mise en place d'une nouvelle information de synchronisation. Pour l'exploitation, on introduit, par exemple, les 16 valeurs numériques pour le noir et 128 pour la couleur. Puis on réunit de nouveau les composantes Y3 et C3 par un multiplexeur 34 pour former un signal de données à 27 MHz qui est transformé au niveau ECL à partir du niveau TTL dans le circuit 35 pour apparaître à la sortie 36 comme signal 4:2:2S0RTIE. Le circuit de détection et de synchronisation 33 reçoit, par les entrées 37, 38, un signal de détection BLANK et un signal de synchronisation SYNC. Le multiplexeur 34 reçoit les signaux 13,5,r et 27RF par les entrées 39, 40. Le générateur d'horloge représenté à la figure 5 a pour fonction de dériver les impulsions de synchronisation nécessaires de manière interne à partir du signal de référence numérique 4:2:2pF ou d'un signal de référence CVSF analogique qui lui est également fourni; par un circuit PLL, il génère une horloge de référence, régénérée, pour le traitement interne des signaux et, notamment, du signal de sortie. Le générateur d'horloge reçoit, par les entrées 7, 8, 9, le signal à synchroniser 4:2:2EsNE, le signal de référence 4:2:2? ainsi que, le cas échéant, un signal de référence, analogique, CVSREF. A partir du signal 4:2:2ENTPE, on dérive dans un premier séparateur de signaux de synchronisation, numérique 44, les impulsions de ligne Hi, les impulsions d'image FI et un signal SI pour caractériser la norme (625 lignes ou 525 lignes) des signaux de composantes qui sont, chaque fois, envoyés. De manière correspondante, dans un autre séparateur de signaux de synchronisation, numérique , à partir du signal 4:2:2REF, on dérive les signaux HD, FD et SD. Enfin, un séparateur de signal de synchronisation 46 analogique fournit les signaux HA, FA et SA à partir du signal CVSRF. Les séparateurs de signaux de synchronisation sont connus en soi et ne nécessitent pas de description détaillée dans le cadre de la présente invention. A partir des informations de synchronisation ainsi dérivées, on choisit une information à l'aide d'un multiplexeur 47 pour le cas de fonctionnement approprié, et on l'applique aux autres circuits. Le multiplexeur 47 reçoit, à cet effet, une entrée 48, un signal de sélection MODE SELECT, du dispositif de commande 6 (figure 1). Les. impulsions à la fréquence horizontale H sont appliquées en aval du multiplexeur, à un déphaseur 49; ce dernier est commandé par une entrée 50 à l'aide d'un signal de coqmmande (RETARD FIN), également à partir du dispositif de commande; le signal H est retardé par rapport à la durée de -10 ligne d'un temps de retard faible, par exemple jusqu'à 8 fois 10 ns pour permettre de régler la phase des signaux 27RF et 13,5pF. Le signal de sortie HFIN du déphaseur 49 est appliqué à un circuit PLL qui se compose d'un compara- teur de phase 51, d'un oscillateur commandé 52, d'un diviseur par deux 54, d'un compteur 56 et d'un détecteur de fenêtre 57 pour créer le signal 27RF qui apparaît à la sortie 53. A l'aide du diviseur par deux 54, on dérivele signal i3,5RF qui est appliqué par la sortie 55 au processeur d'entrée 1 (figure 1). La fréquence du signal 13,5F, est divisée à l'aide du compteur 56 jusqu'à obtenir la fréquence horizontale. Pour cela, dans la norme à 625 lignes, il faut un diviseur par 864 et, dans le cas de la norme à 525 lignes, il faut un diviseur par 856. Le signal de fréquence horizontale HPLL ainsi créé est appliqué 'à la seconde entrée du comparateur de phase 51. Le compteur 56 est commuté par le signal SEF sur le diviseur respectif; ce signal est également fourni par une sortie 64 au circuit de commande écriture/lec- ture (figure 7). L'état d'accrochage du circuit PLL est surveillé par le détecteur de fenêtre 57. Lorsque le circuit PLL est verrouillé, les signaux HFIN et HPLL sont en phase. Si toutefois, le flanc positif du signal HF-: n'est pas à l'intérieur d'une fenêtre de temps, déterminée, qui est formée par l'état de comptage N = (NO - DeltaF) jusqu'à (NO + DeltaF) le circuit PLL n'est pas accroché ou verrouillé. Le détecteur de fenêtre 57 crée alors une impulsion SET qui met le compteur 56 à la valeur NO. Le circuit PLL passe alors plus rapidement en verrouillage. En outre, pour un état de comptage prédéter- miné, le compteur 56 émet une impulsion HsAv qui caractérise le début du contenu de l'image de chaque ligne, c'est-à-dire la ligne dite active; elle est appliquée à l'entrée d'horloge d'un flip-flop D (bascule bistable D) 58 et à un déphaseur H 59. La temporisation du déphaseur H 59 peut se régler à l'aide d'un signal de coirLande HOR-RETARD appliqué à l'entrée 60. Le déphaseur 59 est cadencé par le signal d'horloge!3,SR- et fournit à sa sortie 60, un signal H;E? qui est appliqué au processeur d'entrée 1 et au circuit de co-.-ande écriture/lecture 5 (figure 1). Le signal Hp-F commande, en outre, un flip- flop 62. La première impulsion du signal F avec l'aide du flip-flop 58 met l'impulsion du signal F tout d'abord dans le cadre de l'impulsion H. La seconde impulsion de cadence transfert l'impulsion F à l'aide du flipflop 62 dans le cadre de l'impulsion du signal HzúF décalée par le déphaseur 59. Le signal PFF ainsi obtenu est appliqué par une entrée 63 du générateur d'horloge au circuit de commande d'écriture/lecture 5 (figure 1). Le déphaseur 59 peut être réalisé de manière connue en soi à l'aide d'un compteur en anneau qui compte de 0 à 863 dans le cas de la norme de 625 lignes et commence de nouveau à 0 lorsqu'il atteint Nyx = 863. L'utilisation d'un tel compteur en anneau comme déphaseur 59 sera décrite à l'aide des chrono- grammes représentés à la figure 6. Pour les impulsions du signal HSAV, le compteur est mis à une valeur HOR- RETARD formée à l'entrée de-chargement entre 0 et 863. Lorsque l'on atteint l'état de comptage Nox = 863, on crée une impulsion du signal HuF, ce qui se fait plus ou moins tôt suivant la valeur HOR-RETARD introduite. Pour créer l'impulsion HmF pour décoder l'état de comptage, on peut utiliser la sortie MAX existant sur les compteurs du commerce. A la figure 6, la ligne a) montre le signal HSAv; la ligne b) montre le signal 13,5REFI qui commande en cadence le déphaseur 59. Les lignes c) et d) représentent l'état de comptage F et le signal HREF au cas o l'on introduit la valeur 0 pour le signal HCOR-RETARD. Lorsqu'on introduit HORRETARD, on atteint l'état de comptage Nx, une période de cadence plus tôt, si bien que HREF est en avance d'une période de cadence par rapport à HsAv. Cela apparaît aux lignes e) et f) de la figure 6. Avant de passer à d'autres parties du circuit, on continuera la description de l'installa- tion de la figure 1. Le processeur d'entrée 1 et le générateur d'horloge 4 sont en mesure de synchroniser un signal de composante d'entrée par rapport au signal de référence à la fréquence horizontale. Les signaux de sortie Y1, Ci du processeur d'entrée 1 suivent le signal HRF dont la phase peut se régler suivant des pas de 10 ns et des pas du signal de cadence 13,5PúF de 74 ns. De même, les signaux FENTREE et FEF sont en phase avec le signal HEF. Le signal FENTRE présente, toutefois, un décalage vertical quelconque par rapport au signal FpF qui est compensé, de manière précise, sur la trame ou l'image à l'aide de la mémoire d'images 2 et d'un générateur d'adresse appartenant au circuit de commande d'écriture/lecture 5. Cela sera décrit, ci- après de manière plus détaillée en référence à la figure 7. Le circuit de commande d'écriture/lecture selon la figure 7 reçoit, par les entrées 71, 72, les signaux HREF et 13,5REF du générateur d'horloge 4. Le signal FErN-REE est fourni à une entrée 74 par le processeur d'entrée 1. Suivant la sortie 75, on peut recevoir les adresses ADDR pour la mémoire d'images 2 (figure 1). Les adresses ont une composante horizontale et une composante verticale. Cet adressage orthogonal permet, de manière simple, de décaler verticalement l'image. Les composantes verticales des adresses sont créées à la lecture à l'aide d'un compteur 76 et à l'écriture à l'aide d'un autre compteur 77 dont les signaux de sortie d'une largeur de 10 bits sont transm.is par un inverseur 78 à une mémoire morte 79. Les compteurs 76 et 77 sont chaque fois cadencés par le signal Hú?. La remise à l'état initial se fait, dans le cas du compteur 76 en mode de fonctionnement de synchronisation, avec le signal F? et, dans le cas du compteur 77, avec le signal FENTREE. Les compteurs 76, 77 ont une plage de comptage comprise entre 0 et 624 et représentent ainsi une relation directe avec les numéros de ligne des signaux vidéo. Le compteur 76 est un compteur en anneau et lorsqu'il atteint l'état de comptage maximal, il peut être remis à la valeur VERT-RETARD appliquée en 80. On règle, de cette manière, le décalage vertical des signaux de sortie de la mémoire d'images 2 par rapport aux signaux d'entrée. Comme la synchronisation horizontale est déjà faite par le processeur d'entrée 1 (figure 1), il n'est pas nécessaire d'avoir des composantes horizontales différentes des adresses-pour la lecture et l'écriture. De cette manière, il est prévu uniquement un compteur 80 pour l'adressage d'image entre les lignes; ce compteur, commandé en cadence par le signal 13,5RF, est remis à l'état initial par le signal HF. A partir des signaux de sortie des compteurs 76 et 81, on crée, chaque fois dans un décodeur 82, 83, les signaux de détection et de synchronisation Av, Sv, SF, AR et S., d'une manière connue en soi; ces signaux sont fournis au processeur de sortie 3 (figure 1) par une sortie 64. Le signal SRE? arrive par une autre entrée du générateur de verrouillage au circuit de commande d'écriture/lecture et sert l commuter les compteurs 76, 77, 81 et les décodeurs 82, 83 entre la norme 625 lignes/50 Hz et la norme 525 lignes/60 Hz. De plus, le signal S&? commute la génération d'adresses sur la norme respective; pour cela, le signal SRE? est appliqué à une entrée de la mémoire morte 79. Les explications données ci-après concernent un transcodage de.s composantes verticales et la réunion des composantes horizontales et verticales des adresses, créées dans les compteurs 81 et 76 ou 77 pour obtenir un signal ADDR d'une largeur globale de 7 bits. Comme l'architecture interne des composants écriture/lecture (RAM) de la mémoire d'images 2 ne correspond pas à la structure orthogonale des signaux vidéo mais bien plus à une cellule de mémoire unidimensionnelle, il faut transcoder les adresses. De plus, on ne peut inscrire et lire simultanément les mémoires d'images. C'est pourquoi, à partir de l'état de comptage du compteur 81 et à l'aide du décodeur 83, on forme un signal écriture/lecture R/W SEL qui commande le commutateur 78 et change les niveaux logiques des quatre cadences du signal 13,5REF. Le transcodage des adresses se fait en deux pas. Tout d'abord, on décompose Des composantes verticales en multiplexage dans le temps F-ADDR par une mémoire morte (PROM) 79 en une partie V et une partie 2V. La partie 2V, d'une largeur d'un bit, caractérise la trame (par exemple LO = TB1, HI = TB2), alors que la partie V, V-ADDR caractérise la position verticale de l'élément d'image respectif dans la trame respective. Les adresses V-ADDR sont générées dans la mémoire morte 79 selon les formules suivantes: F-ADDR = 0..311 -> V-ADDR = F-ADDR. 104; 2V = 0 F-ADDR = 312..624 -> V-ADDR = (F-ADDR. 312).104; 2V = 1 Aux adresses V-ADDR, on additionne les adresses H-ADDR qui peuvent prendre des valeurs comprises entre 0 et 103. Cette plage de valeurs suffit pour les adresses H-ADDR bien que, dans la mémoire d'image, soient inscrits 832 éléments d'images par iigne. Toutefois, la mémoire d'images dispose d'une structure multiplexée dans laquelle chaque fois 8 points images successifs sont inscrits ou lus à une adresse. C'est pourquoi pour les dispositions binaires du signal de sortie du compteur 81, il suffit de 7 positions binaires pour les adresses H-ADDR. Pour une période du signal de cadence HXF, on a, certes, 864 périodes du sign.al de cadence 3, REF, si bien que l'on peut avoir les données correspondant à 864 éléments d'image par ligne. Toutefois, on ne met en mémoire que les données de 832 éléments d'image, c'est-à-dire les données des éléments qui se trouvent dans une période de lignes dite actives. Cela permet d'économiser les moyens mis en oeuvre pour la' conception de la mémoire d'images 2 (figure 1). Le signal 2V est transmis par un modifica- teur 2V 86 et est ajouté comme seizième bit aux adresses ADDR. Lorsque l'installation, selon l'invention, travaille normalement, les composantes de signal appliqué à l'entrée étant retardées pour pouvoir être prises dans l'installation, selon l'invention, en synchronisme avec les signaux de référence fournis, le signal 2v n'est pas modifié par le modificateur 2V 86. On obtient l'association suivante entre les éléments images et les adresses de mémoire ADDR: Au cours de la première trame, Ligne 1: 0, 1, 2. ..., 103 Ligne 2: 104, 105, 106,......, '215 :.:: Dans la-seconde trame, Ligne 312: 0, 1, 2,...... 103..DTD: Ligne 625: 32448,........., 32551. Au cas o le signal d'entrée est absent, le modificateur 2V 86 permet de lire la dernière trame, non dérangée, dans la mémoire d'images 2. Pour reconnaître la défaillance du signal d'entrée, on a prévu la bascule monostable redéclenchable (mono-flop) 25 (figure 1) qui est déclenchée en permanence par la cadence 27ENTREE contenue dans le signal d'entrée; ainsi la sortie Q conserve le niveau LO aussi long- temps que le signal d'entrée existe. Toutefois, si ce signal n'existe pas, le signal NOIN prend le niveau HI. Le signal NOIN et le signal FEETREE sont appliqués par le processeur d'entrée aux entrées 91, 92 du modificateur 2V 86. Le flanc montant du signal NOIN crée immédiatement un signal BLOCAGE (désignant conventionnellement le blocage de l'état); ce signal est transmis par la sortie 93 du modificateur 2V 86 à la mémoire d'images 2 pour interrompre immédiatement l'inscription de l'élément d'image détérioré dans la mémoire d'images. De plus, pendant le flanc montant du signal NOIN, on interroge le signal F_=TPRE et on détermine la trame dont le signal d'entrée a disparu. En fonction de cela, on lit à chaque fois l'autre trame, c'est-à-dire la dernière trame non détériorée, dans la mémoire d'image et cela pour la durée de l'incident. Le signal 2V à la sortie 95 du modificateur 2V est alors en permanence à l'état HI ou LO pendant la phase de lecture. Lorsqu'un signal d'entrée arrive de nouveau, le signal NOIN passe de nouveau au niveau LO. Avant la reprise des opérations d'écriture et de lecture, normales, il faut toutefois veiller à ce que le contenu d'une trame complète des signaux reçus après l'incident ne se trouve pas dans la mémoire d'images 2 avant que cette partie de la mémoire ne soit lue. Pour cela, en remettant le signal BLOCAGE à l'état LO, on attenrid jiusqu'au début de la trame - respective dans laquelle s'est produit l'incident. Pour, on inscrit les signaux de cette trame dans la mémoire d'images pendant que se fait la lecture de l'autre trame. Ce n'est au'à la fin de la surinscription de la trame -25 détériorée que l'on peut, de nouveau, reprendre la lecture au changement de trame. Les opérations décrites en liaison avec la disparition du signal d'entrée peuvent se commander de manière avantageuse à l'aide d'un circuit de commutation qui constitue la partie principale du modificateur 2V. Dans la suite, on se reportera au schéma-bloc du modificateur 2V selon la figure 8 et au diagramme d'état de la figure 9. Le modificateur selon la figure 8 comporte des entrées 91, 92 pour les signaux FrEN:E et NOIN. Le signal 2VENTPr est fourni par une autre entrée 94. On peut obtenir les signaux BLOCAGE et 2VSoRTIE par les sorties 93, 95 pour les appliquer à la mémoire d'images 2. En plus du circuit de commutation 96, le modificateur 2V comporte deux multiplexeurs 97, 98. Ce dernier reçoit le signal R/W SEL par une entrée 99 à partir du décodeur 83 (figure 7). Les circuits de commutation-sont connus en soi de sorte qu'il est inutile de décrire les détails de ces circuits. Le circuit de commutation 96 se' compose principalement d'un compteur pour les états 0 à 8 qui sont représentés par des cercles dans le diagramme d'état de la figure 9. L'état pris par le circuit de commutation dépend de l'état instantané ainsi que des variables d'entrée NOIN et FENTRE. En décodant, de manière appropriée, l'état, on obtient les variables de sortie CHAMP LIBRE, REPETITION et BLOCAGE. Les sorties du circuit 96 portent les indications des états pour lesquels la variable de sortie respective prend le niveau HI. - En cas d'incident du signal d'entrée, le modificateur 2V doit influencer uniquement la lecture. L'interdiction, déjà mentionnée de la lecture de signaux d'entrée détériorés, est commandée directement dans la mémoire d'images par le signal BLOCAGE. Le signal 2V est ainsi transmis pendant le mode d'écriture de la mémoire d'images par le multiplexeur 98 directement de l'entrée 94 vers la sortie 95 en n'étant pas modifié. Pour cela, le signal R/W SEL est appliqué par l'entrée de commande 99 au multiplexeur 98. Lorsque le multiplexeur 97 est en phase de lecture dans sa position A (le commutateur 98 est dans sa position inférieure), alors le signal 2V est également transmis de manière inchangée par le modificateur 2V. Dans la position B du multiplexeur 97, le signal CHAMP LIBRE est fourni par la sortie 95 comme signal 2V à la mémoire d'images. Lorsque le signal CHAMP LIBRE = HI (états 1, 2, 3, 4) alors on lit la seconde trame alors que la première trame est lue pour CHAMP LIBRE = LO. Pour le signal REPETITION = LO (cela est le cas pour l'état 0), le multiplexeur 97 occupe la position A. Les descriptions suivantes correspondent au cas o une interruption du signal d'entrée commence dans la première trame et ne se termine que dans une premiere ou seconde trame suivante. Dans ce cas, on parcourt successivement les états 0, 1, 2, 3, 4, 0. Avant l'arrivée de l'interruption, le circuit de comm;utation occupe l'état normal 0. Le début de l'interruption dans la première trame est signalée par les grandeurs d'entrée NOIN = 1 et FEN-= = 0. Le circuit de commutation passe alors à l'état 1. Ainsi, on a le signal BLOCAGE = HI et cela arrête l'ir.scrition dans la mémoire d'images. Le signal REPETITION commute le multiplexeur 97 sur l'er.trée B auquel est appliqué le signal CHAMP LIBRE = HI; puis on lit la seconde trame non détériorée dans la mémoire d'images 2. Le circuit de commutation reste à l'état 1 pendant toute la durée de l'interruption. Le séjour dans un état est signifié dans le diagramme d'états par une boucle AUTRE, ce qui indique que pour celles des valeurs des grandeurs d'entrée qui ne conduisent pas d'autres états, il n'y a pas de changement d'état. La fin de l'interruption est indiquée par NOIN = 0. Cela se produit dans la seconde trame TB2 (FESEE = 1) si bien cue l'on passe successivement aux étapes 3, 4 et 0. Lorsque l'incident se termine dans la première trame TB3 (FENDRE = 0), on passe tout d'abord par l'état 2. Le signal BLOCAGE est mis sur LO lorsque l'on atteint l'état 4 si bien qu'au début de la trame initialement détériorée, on commence de nouveau par l'inscription. A ce moment, on inscrit sur la trame déjà inscrite jusqu'à l'interruption. Comme la fin d'une interruption n'est pas liée au changement de trame, les états 2 et 3 précèdent l'état 4. Le passage de l'état 1 à l'état 2 se fait à la fin de l'interruption pendant la première trame TB1 et le passage de l'état 1 à l'état 3, si la fin de l'interruption se produit dans la seconde trame TB2. Comme pendant l'état 4, le contenu de la première trame a été de nouveau inscrit dans la mémoire d'images, au cours de l'alternance de trames, suivante (FENREE = 1), il y a passage à l'état O et ainsi à l'état normal. Le signal REPETITION passe au niveau LO et commute ainsi le multiplexeur 97 sur l'entrée A de sorte que le signal 2V est transmis, de. manière inchangée, par la sortie 95 vers la mémoire d'images 2. Lorsqu'une interruption du signal d'entrée se produit pendant la seconde trame, on passe de manière correspondante par les états 5, 6,- 7 et 8. Suivant un développement, l'installation, selon l'invention, peut fonctionner comme synchroni- seur de trames. Avant de décrire ce mode de fonctionnement, on abordera de manière générale les différences entre la synchronisation des images et la synchronisation des trames. Un synchroniseur de trames est en mesure de compenser, de manière précise et par trame, une différence de temps de parcours entre le signal d'entrée et le signal de référence; pour cela, il suffit d'une mémoire ayant la capacité d'une trame. Cela présente des avantages et des inconvénients. Le fait que le temps de parcours maximum entre l'entrée et la sortie ne soit que très peu supérieur à une période de trame constitue un avantage, si bien que le synchronisme entre l'image et le son n'est que légère- ment modifié. Toutefois, à cet avantage, s'opposent deux inconvénients du synchroniseur de trames. En effet, si le temps de parcours entre le signal d'entrée et le signal de référence est supérieur à une période de trames, il faut interchanger les trames et pour cela on supprime ou on répète une trame, ce qui apparaît de manière perceptible par un saut vertical de la position de l'image. Toutefois, la discontinuité de temps liée à cette lecture, dans une séquence de mouvement, n'est que moitié aussi grande que dans le cas d'un synchroniseur d'image. Le second inconvénient lié de manière générale à un synchroniseur de trames, est Simpossibilité de lire, dans une mémoire de trames, la dernière trame non dérangée en cas d'interruption du signal d'entrée. Lorsque l'installation, selon l'invention, fonctionne commte synchroniseur de trames, cet inconvénient n'existe pas puisque l'on dispose d'une mémoire d'images. Ainsi, l'installation, selon l'invention, peut s'utiliser avantageusement également comme synchroniseur de trames. Pour commuter du mode de fonctionnement en synchroniseur d'images (MODE IMAGE) sur le mode de fonctionnement en synchroniseur de trames (MODE TRAME), il faut modifier les adresses V-ADDR à la lecture. Toutefois, cela n'est nécessaire que si la différence dans le temps entre le signal d'entrée et le signal de référence est supérieure à une trame. Pour cela on fournit le signal R/W SEL ainsi qu'un autre signal INVERSION à deux autres entrées de la mémoire morte 79 (figure 7). En MODE IMAGE, on a le signal INVERSION = O qui n'est libéré que par le signal d'ordre MODE TRAME appliqué à l'entrée 90 par l'intermédiaire de l'entrée de remise à l'état initial- d'un flip-flop D 87. On commande en cadence le flip- flop D 87 par le signal FENTRE, on interroge le signal FEF à chaque impulsion du signal FENTRE-E Cette opération est représentée à la figure 10. Les lignes a) et b) ou e) et f) montrent chaque fois les signaux FENTmE et FMF avec les deux différences de temps respectives. Dans les lignes c) et d) ou g) et h), on a indiqué les lignes actives des trames TB1 et TB2, chaque fois lues; le nombre de lignes a été considérablement réduit par rapport à la réalité pour simplifier le dessin. Dans le cas A, la différence de temps de parcours entre le signal d'entrée et le signal de référence est supérieure à une trame; l'interrogation du flanc positif du signal FE-REEINVERSION = LO est désignée à la figure 10 par une flèche..Dans le cas B, la différence de temps de- parcours entre le signal d'entrée et le signal de référence est supérieure à une trame, si bien que l'interrogation correspondante donne INVERSION = HI. En MODE IMAGE et dans le cas A, le synchroniseur génère toujours une suite de trames à la sortie; cette suite correspond à Fp?; par contre, en MODE TRAME, dans le cas B, l'association des trames est inversée car, par définition, le temps de parcours maximum entre le signal d'entrée et le signal de sortie d'une image ne doit pas être dépassé. L'inversion de trames ne peut toutefois pas s'obtenir par inversion des adresses 2V. Celle-ci n'est pas possible car dans la norme du signal de composante, la position chronologique de l'impulsion d'image (en liaison avec l'installation selon l'invention, ce signal est appelé signal F) est définie de façon que la première trame se compose de 312 lignes et la seconde trame, de 313 lignes. Etant donné cette asymétrie, il faut modifier, en plus, les adresses V pendant la phase de lecture. La mémoire morte 79 (figure 7) génère les adresses V et 2V comme suit, pour INVERSION = HI et R/W SEL = HI: F-ADDR = 0..311 -> V-ADDR = (F-ADDR + 1). 104; 2V = 1 F-ADDR = 312..624 -> V-ADDR = (F-ADDR - 312).104; 2V = O La figure Il montre des chronogrammes illustrant les différences entre les adresses V et 2V normales et modifiées; le coefficient 104 n'a pas été pris en compte dans un but de clarté de la figure. En outre, à la figure 11, on a montré la partie active de chaque tra.e, à la fois pour la lecture normale et pour la lecture inversée. Les diagrammes montrent que l'inversion de trames correspond à une temporisation de 312 lignes ou une avance de 313 lignes. Pour arriver à ce résultat, on décale les adresses F-ADDR de 0 à 311, selon la formule 1 ci-dessus. L'adresse V-ADDR = 312 existe à la fois dans la première trame et dans la seconde trame alors que l'adresse 0 n'est pas lue dans la seconde trame lors de l'inversion de trames. A la lecture inversée, les deux trames sont avancées dans le temps de chaque fois une demie ligne, ce qui correspond à un saut vertical de la position d'image d'une ligne locale. L'installation, selon l'invention, permet un autre mode de fonctionnement appelé ci-après MODE LIGNE. Pour cela, le signal d'entrée ne doit être mis que sur la position H du signal de référence, alors que la position V et la position 2V doivent correspon- dre au signal d'entrée. C'est pourquoi, dans ce mode de fonctionnement, seule la mémoire FIFO 15 (figure 2) du processeur d'entrée devient active alors que la mémoire d'images 2 (figure 1) transmet les signaux sans dérangement. Cela peut se faire par contournement de la mémoire d'images, ce qui nécessite des circuits importants à cause de la largeur importante des bits ou encore par commutation de l'adressage de la mémoire d'images. Cette dernière solution consiste à remettre à l'état initial le compteur 76 (figure 7) qui génère des adresses de lecture, en correspondance avec le compteur 77 par le signal FENTREE. De cette manière, les deux compteurs génèrent les mêmes adresses, si bien qu'ils peuvent immédiatement lire de nouveau les signaux inscrits dans la mémoire d'images. Pour commuter le compteur 76, on applique le signal MODE LIGNE à une entrée 88 (figure 7) pour commander un multiplexeur 89. La commutation du mode de fonctionne- ment par le compteur 76 présente l'avantage que la position de l'image de sortie peut être décalée par le signal VERT-RETARD, comme pour le fonctionnement normal. On résumera, ci-après, les modes de fonc- tionnement décrits: Pour le mode de fonctionnement en synchroni- seur d'images (MODE IMAGE), la position de l'image et la position des impulsions de synchronisation du signal d'entrée coïncident toujours avec la position du signal de référence. Dans le mode de fonctionnement en synchroniseur de trames (MODE TRAME), seule la position des impulsions de synchronisation H coïncide alors que la position de l'image peut être inversée. * En mode de fonctionnement en synchroniseur de lignes (MODE LIGNE ou encore MODE DE MISE EN PHASE H) le signal d'entrée est retardé uniquement par rapport à la phase H du signal de référence. Les différences qui existe quant à la synchronisation d'images entre le signal d'entée et le signal de référence, restent conservées. En mode de fonctionne- ment retard (MODE RETARD), l'installation, selon l'invention, fonctionnement comme ligne de retard commandé. Le signal de référence utilisé de manière interne s'obtient à partir du signal d'entrée, si bien qu'il n'est pas nécessaire d'appliquer un signal de référence externe. Dans tous les modes de fonctionnement, le contenu de l'image, ainsi que les signaux de synchronisation du signal de sortie, peuvent être réglés par rapport à la phase de cadence, la phase horizontale et la phase verticale. R E V E N D I CA T I ON S 1) Installation de synchronisation de signaux vidéo, dans laquelle les signaux vidéo sont mis en mémoire de façon intermédiaire et sont lus en synchronisme avec des signaux de référence, installa- tion caractérisée en ce que les signaux vidéo sont fournis comme des signaux de composante, ltinstalla- tion comportant une mémoire d'images (2) pour recevoir les signaux de composantes. 20) Installation selon la revendication 1, caractérisée en ce que la mémoire d'images (2) est précédée d'une mémoire FIFO (15) qui permet de retarder les signaux vidéo de manière à ce qu'ils coincident, quant à la position de la phase horizonta- le, avec les signaux de référence. 3*) Installation selon la revendication 2, caractérisée en ce que l'on commence l'inscription des signaux vidéo dans la mémoire FIFO (15) chaque fois après l'effacement de la mémoire FIFO (15) par une impulsion (FEs) synchronisée sur'l'image, dérivée des signaux vidéo, et cette lecture se fait avec un signal de cadence (13,5ENTREE) dérivé des signaux vidéo et en ce que la lecture dans la mémoire FIFO (15) se fait avec un signal de cadence de référence (13,5RF) et est cadencée par une première impulsion d'un signal de référence (HRF) à la fréquence horizontale, signal qui arrive après qu'un temps prédéterminé s'écoule après la fin de l'impulsion (Fus) synchronisée sur l'image. 4 ) Installation selon la revendication 2, caractérisée en ce qu'elle dérive un signal (F) caractérisant la présence respective d'une trame à partir des signaux vidéo et ce signal est retardé avec les signaux vidéo (Y0, CO) à l'aide de la mémoire FIFO (15). ") Installation selon la revendication 1, caractérisée en ce que les signaux de composantes, qui sont appliqués, sont des signaux numériques parallèles (4:2:2ENTRE) en transmettant, en alternance, les signaux de luminance et les signaux de chrominance et en ce que la mémoire d'images reçoit, chaque fois en parallèle, une valeur de luminance (Y1) et une valeur de chrominance (Cl). 6') Installation selon la revendication 1, caractérisée en ce que, pour inscrire et pour lire dans la mémoire d'images (2), elle génère des adresses (ADDR) qui comprennent chaque fois une composante verticale (V-ADDR) et une composante horizontale (H- ADDR), un premier compteur (77) et un second compteur (76) créant une composante verticale pour inscrire et une composante ver-icale pour lire, le premier compteur (77) étant commandé en cadence par le signal de référence (HmF) à la fréquence horizontale et il est remis à l'état initial par un signal (FENTRE) synchronisé sur l'image, dérivé des signaux vidéo et en ce que le second compteur (76) est commandé en cadence par le signal de référence (HEF) à la fréquence horizontale et ce compteur est remis à l'état initial par un signal de référence (FpF) synchronisé sur l'image. 7) Installation selon la revendication 6, caractérisée en ce que la sortie du premier et celle du second compteur sont reliées par un multiplexeur à l'entrée d'une mémoire morte, dont les signaux de sortie (V-ADDR) sont réunis avec les composantes horizontales (H-ADDR) pour former les adresses (ADDR). 8 ) Installation selon la revendication 6, caractérisée en ce qu'elle comporte un troisième compteur (81) pour les composantes horizontales (H- ADDR) des adresses, compteur qui est commandé en cadence par un signal d'horloge de référence (13,5REF) et est remis à l'état initial par le signal de référence (HREF) à la fréquence horizon:ale. 9 ) Installation selon la revendication 6, caractérisée en ce que l'entrée de remise à l'état initial du second compteur (76) est précédée d'un multiplexeur (89) qui reçoit, de manière commandée par un signal de commande (MODE LIGNE) au choix, soit le signal synchronisé sur l'image (FEN-E) dérivé des signaux vidéo, ou encore le signal de référence (FPF) synchronisé sur l'image. ) Installation selon la revendication 1, caractérisée par un circuit (25) de reconnaissance d'une interruption des signaux vidéo appliqués, et en ce que, pendant l'interruption, l'inscription des signaux est interdite dans la mémoire d'images (2) et l'installation répète la lecture des signaux de la dernière trame inscrite complètement en mémoire. ) Installation selon la revendication 10, caractérisée par un circuit (86) pour modifier les adresses utilisées pour la lecture dans la mémoire d'images, ce circuit comprenant au moins un multi- plexeur pour au moins l'une des positions binaires des adresses et uncircuit de commutation '96), ce dernier recevant, comme grandeur d'entrée, le signal (FENTRE) synchronisé sur l'image, dérivé des signaux vidéo et un signal (NOIN) pour caractériser l'interruption. 12 ) Installation selon la revendication 11, caractérisée en ce qu'en cas d'in:erruption des signaux vidéo appliqués, un circuit de commutation (96) effectue les opérations suivantes: - immédiatement après le début de l'interruption, il transmet un signal (BLOCAGE) à la mémoire d'images (2) qui interdit l'inscription, - par interrogation du signal synchronisé sur image (FEN.REE), on détermine la trame dans laquelle commence l'interruption, - les adresses suivantes de lecture dans la mémoire d'images sont modifiées de manière à lire la trame complètement inscrite en mémoire avant l'interrup- tion - après la fin d'une interruption, on commute entre la lecture de l'autre trame et une trame, seulement si une trame a été inscrite dans la mémoire d'images (2). ) Installation selon la revendication 1, caractérisée en ce que les signaux de référence sont dérivés des signaux vidéo appliqués à l'installation. ) Installation selon la revendication 1, caractérisée en ce que pour un signal d'ordre appliqué (MODE TRAME) pour lire dans la mémoire d'images (2), on modifie les adresses (ADDR) prévues à cet effet pour une différence de phases entre les signaux vidéo appliqués et les signaux de référence, différence supérieure à une trame, de façon à lire celles des trames de la mémoire d'image qui ne correspondent pas aux signaux de référence. ') Installation selon la revendication 14, caractérisée en ce qu'en présence du signal d'ordre, pour une différence de phases inférieure à une trame, on forme successivement les adresses comprises entre 0 et 311 pour la première trame et entre 0 et 312 pour la seconde trame, et en présence d'une différence de phases supérieure à une trame, chaque fois pendant une image correspondant aux signaux de référence, on forme, avec une première trame et une seconde trame directement suivante, les adresses successives pour les lignes 1 à 312 de la deuxième trame et les lignes 0 à 312 pour la première trame.