Brevet FR2641426A1 — publié le 19900706

DISPOSITIF SEMICONDUCTEUR INTEGRE INCLUANT UN DIVISEUR DE FREQUENCES POUR APPLICATIONS HYPERFREQUENCES' Description L'invention concerne un dispositif semiconducteur intégré incluant un circuit diviseur de fréquence par deux comprenant un étage inverseur et un transistor interrupteur commandé par un signal d'entrée hyperfréquences. L'invention trouve son application dans la réali- sation de circuits hyperfréquences intégrés sur arséniure de gallium, notamment dans la réalisation de sources de fréquence stabilisée ou de diviseurs programmables permettant de synthé- tiser un ensemble de fréquences stabilisées. Il est généralement connu de l'état de la tech- nique qu'un circuit diviseur de fréquences par deux réalisé en mode dynamique, comportant un étage inverseur, un étage sui- veur et un étage interrupteur, est limité par le temps de pro- pagation (tpd) d'une porte. Un tel circuit diviseur est décrit dans la publi- cation intitulée '26 GHz GaAs Room-Temperature Dynamic Divider Circuits par J.F.Jensen, L.G. Salmon et alii dans 'GaAs Ic Symposium, pp.201-204' Réf. CH 2506-4/87/0000-0201, 1987 IEEE. Ce document concerne un circuit diviseur de fré- quences par deux fonctionnant en dynamique, fondé sur l'utili- sation de transistors & effet de champ & désertion montrant une tension de pincement d'environ -2,5 V. Ce diviseur est composé de deux étages (voir la figure 5 du document cité). Le premier étage est formé d'un transistor inter- rupteur commandé par un premier signal d'horloge 0, suivi d'une porte inverseuse de type BFL. Le second étage est formé d'un transistor interrupteur commandé par un second signal d'horloge 0 complémentaire suivi d'une porte suiveuse. Ce circuit connu présente l'avantage d'être 2641 4 2 6 réalisable au moyen d'un nombre de transistors peu élevé. Cependant, dans le domaine technique des applications envi- sagées, il présente encore un certain nombre d'inconvénients. Notamment la fréquence maximale est limitée par le temps de propagation des deux portes, cette fréquence maximale s'expri- mant par la relation Fmax = 1/2tpd. Les états logiques étant stockés en chargeant ou en déchar- geant les capacités de grille des transistors inverseurs et suiveurs, il en résulte que des temps de propagation en charge (tpd) inférieurs à 15 ps nécessaires pour diviser des signaux émis aux fréquentes supérieures à 30 GHz, sont impossibles à obtenir dans l'état actuel de la technique au moyen de ce type de diviseur. On connaît un autre type de diviseur qui utilise un concept de régénérescence d'un signal. Ce principe né-' cessite une amplification, un mélange, une contre-réaction à la fréquence divisée et un filtrage. Un tel circuit est décrit dans la publication intitulée 'Regenerative Frequency Division with a GaAs FET" par C. RAUSHER dans "IEEE Transactions on Microwave Theory and Techniques, Vol.MTT-32, N 11, November 1984, pp.1461-1468". Les limitations principales de ce circuit connu résident dans le fait que le transistor doit être pola- risé près de sa tension de pincement pour obtenir le mélange nécessaire au fonctionnement du diviseur, ce qui nécessite des éléments de réglage assez précis. De plus, ce circuit connu présente des pertes de conversion. La présente invention a pour but de proposer un circuit qui est dénué des inconvénients précités. Selon l'invention, ce but est atteint au moyen du dispositif défini dans le préambule et en outre caractérisé en ce que le circuit diviseur est obtenu en formant un étage oscillateur, et en ce que pour former cet étage oscillateur, l'étage inverseur est au moins muni d'un élément réactif qui réalise une résistance négative, le transistor interrupteur 26 4 1426 est placé en parallèle sur cet élément réactif, et le temps To de fermeture de l'interrupteur est inférieur au temps de transit dans l'élément réactif. Dans ces conditions, le dispositif selon l'inven- tion présente entre autres-les avantages suivants: - il ne nécessite l'utilisation que d'un seul si- gnal d'entrée; - il ne nécessite pas de moyen de réglage précis pour polariser le transistor; - il présente une fréquence maximale plus élevée que celle des dispositifs connus de l'état de la technique. Selon l'invention cette fréquence maximale pourra atteindre théoriquement la valeur Fmax u 1/2 To, o To est le temps de transit des porteurs sous la grille du transistor inverseur, ce qui peut conduire à des fréquences supérieures à GHz, soit pratiquement le double des limites de l'art anté- rieur; - il permet d'obtenir un gain de conversion lorsqu'on lui adjoint un circuit d'adaptation de sortie. On notera qu'il était déjà connu d'utiliser un circuit d'adaptation de sortie dans le second document cité, et que, cependant, des pertes de conversion étaient obtenues. L'invention sera mieux comprise au moyen de la description suivante illustrée par les figures annexées dont: - la figure 1 qui représente le circuit schéma- tique selon l'invention; - la figure 2 qui représente en traits discon- tinus, sur la courbe A, le signal d'entrée hyperfréquences, et en trait plein, sur la courbe B, le signal de sortie hperfré- quences divisé par 2; - la figure 3 qui représente le séquencement des signaux dans le circuit. Tel que rerpésenté schématiquement sur la figure 1, le circuit selon l'invention comprend un premier étage Pl constitué d'un oscillateur à un transistor à effet de champ 26 4 1426 T1, et d'un second étage P2 constitué d'un transistor à effet de champ monté en interrupteur T2, commandé par l'unique si- gnal d'entrée E de fréquence fo qui sera divisée par deux par le circuit selon l'invention. Pour former un oscillateur, le transistor à effet de champ T1 de l'étage P1 est muni d'impédances d'accord. Il comprend une première impédance ZG connectée d'une part à sa grille et d'autre part à la masse à travers une capacité de découplage CG. Il comprend de même une impédance ZD con- nectée d'une part à son drain et d'autre part à la masse à travers une capacité de découplage CD. Il comprend aussi une impédance ZS reliant sa source directement à la masse. Pour former un oscillateur, le transistor T1 de l'étage Pl, comprend outre les impédances d'accord précédem- ment citées, une résistance négative réalisée au moyen d'une impédance ZF disposée entre la grille et le drain dudit transistor T1. Une capacité de découplage Cl peut être dispo- sée en série avec cette impédance. Le circuit diviseur est alors réalisé du fait que le transistor interrupteur T2 de l'étage P2 est placé en pa- rallèle sur cette impédance ZF. L'étage P2 comprend aussi une charge RE, qui peut être une résistance, pour adapter le transistor T2 au générateur du signal d'entrée hyperfréquences E. Cette charge RE est disposée entre le générateur du si- gnal E, et la masse; d'autre part, par le moyen du généra- teur, le signal hyperfréquences E est appliqué au circuit au point commun à la charge RE et à l'électrode de commande (ou grille) du transistor interrupteur T2 de l'étage P2. Dans une variante de l'invention particulièrement intéressante, la charge RE peut être reliée à la masse M à travers une capacité de découplage C2, une tension de polari- sation continue étant alors appliquée au point M2, commun à la charge et à la capacité, pour éviter la présence d'un signal de sortie résiduel, en l'absence d'un signal d'entrée. L'étage inverseur est en outre muni d'une charge 26 4 14 2 6 RI placée entre le drain du transistor T1 de l'étage P1 et la masse, la sortie hyperfréquences S se faisant alors sur le drain de ce transistor T1. Un circuit d'adaptation de puissance symbolisé par le bloc C.A sur la figure 1, peut aussi être disposé entre le transistor T1 et cette charge RI, pour permettre un gain de conversion, la sortie du signal hyperfréquences S se faisant alors entre le circuit d'adaptation C.A et la charge RI. Les avantages du circuit selon l'invention seront mieux compris en étudiant le principe de fonctionnement de ce diviseur. Considérons le schéma électrique représenté sur la figure 1. Soit TI le retard apporté par le transistor T1 de l'étage P1 chargé par les impédances d'accord ZG, ZS et ZD. Ce retard T1 est en fait la somme du temps de transit TO dans le transistor T1 seul et non chargé et du temps moyen de charge et de décharge des impédances précitées. Soit encore T2 le retard apporté par l'impédance ZF placée entre la grille et le drain du transistor T1 de l'étage P1, et soit To la période du signal E de fréquence fa d'entrée. D'autre part, te est également, par choix de sim- plification, le temps de transit dans le transistor interrup- teur T2. Le diagramme de la figure 3 montre les formes d'ondes aux points G1 (grille du transistor T1) D1 (drain du transistor T1) du circuit en fonction du signal d'entrée E. Le rapport cyclique du signal E est supposé égal à 1. Le diagramme de la figure 3 montre que les deux signaux aux noeuds G1 et D2 sont bien à la fréquence moitié de la fréquence du signal d'entrée E. Ceci est vrai dans les con- ditions o les relations suivantes sont vérifiées: TO + TI > To/2 (1) t0 + Tl 264142 6 relation (3) suivante: TO/2 TO + tC (4) ce qui revient à la condition suivante: Tl + TZ To/2 Les conditions (1) et (2) signifient que le si- gnal, après avoir traversé le transistor T2 puis le transistor T1, doit être arrêté par le transistor T1. A cet effet, ce dernier doit alors être dans son état bloqué. Par conséquent, c'est le signal d'entrée E, qui, en rendant le transistor T2 passant, permet au signal qui se propage dans le circuit de refaire un tour dans la boucle, ce signal étant alors à une fréquence moitié de celle du signal d'entrée E. La condition (4) exprime le fait que le transistor T2 interrupteur ne peut rester bloqué durant un temps supé- rieur à (T1 + T2)/2, sinon l'impédance ZF finira par court- circuiter l'entrée G1 avec la sortie D1 du transistor T1. La période TO s'exprimant en fonction de la fré- quence fo du signal d'entrée E par la relation: fo = 1/ To (6) on déduit des relations (1) à (6) précédentes, les relations suivantes: 1/2 (To+T1) T2 > TO (9) Ainsi, l'impédance ZF disposée entre la grille et le drain du transistor T1 présente l'avantage de générer une résistance négative et permet donc au transistor T1 d'osciller alors que la charge de ce dernier reste faible. Comme le temps T1 dépend de la charge, ce temps Tl peut être fortement réduit par rapport aux dispositifs connus de l'état de la technique. Comme la fréquence maximale d'entrée est li- mitée par ce temps Ti, ce temps T1 étant réduit, la fréquence maximale d'entrée fOmax peut être considérablement augmen- tée. C'est pourquoi selon l'invention on peut atteindre des fréquences maximales d'entrée supérieures à 60 GHz alors que l'état de la technique ne dépassait pas 30 GHz. Ainsi, les grandeurs connues de l'homme du métier sont en particulier la fréquence maximale d'oscillation fu et le temps de transit TO du transistor T1. Au premier ordre, l'homme du métier sait que fu et To sont liés par la rela- tion: fu ' 1/2,476 TO pour le transistor T1. En consi- dérant que le retard T1 minimal ne peut qu'être égal à Tc, la relation (7) permet de déduire la fréquence maximale fOmax que l'on peut appliquer au diviseur. La condition de fonction- nement se pose alors sous la forme 0,619 signal d'entrée avec les mêmes unités. Dans l'exemple représenté par la figure 2, le signal d'entrée est à la fréquence fo = 50 GHz (courbe A) et le signal de sortie est à la fréquence fo/2 = 25 GHz (courbe B). Les niveaux du signal d'entrée (courbe A) vont de -1,6V à +O,5V. Les niveaux du signal de sortie (courbe B) vont de -2,4V à +2V. Le gain de conversion Gc se calcule en utilisant la relation: Gc = PS/PE o PS est la puissance disponible dans la charge RI égale au carré de la tension de sortie efficace VSeffi divisée 26 4 1426 par la résistance de charge R2, ce qui s'écrit: PS = V2 / R2 S effi = [Vs(haut) - VS(Bas)]2/8.RR et o PE est la puissance disponible aux bornes de la résis- tance d'entrée RE, choisie égale à 50 Q. PE= [VE(Haut)-VE(Bas)]2/8x50 Dans un exemple de réalisation de l'invention, on a choisi R2 = 200 Q, le gain de conversion calculé à l'aide des expressions précédentes vaut: Gc + 0,1 dB. D'une façon favorable, les impédances ZF, ZG et ZD peuvent être constituées d'une inductance localisée ou d'une ligne de transmission de nature inductive qui peuvent alors être notées LF, LG et LD respectivement. Ces lignes peuvent être déposées sur un substrat isolant ou semi- isolant par exemple. L'impédance Z5 peut être constituée d'une ligne LS de structure équivalente associée ou non à une capacité Cs montée en parallèle. Le circuit peut être réalisé de façon monolithique de préférence sur un substrat en arséniure de gallium. Les transistors sont alors choisis du type dit MESFET, ou HEMT, à désertion. Le tableau I suivant donne les valeurs préférées pour les éléments appropriés à réaliser le circuit selon l'in- vention. Le tableau II suivant donne les valeurs des ten- sions pour le fonctionnement du circuit réalisé au moyen des éléments dont les caractéristiques sont rassemblées dans le tableau I. L'indication "bas' correspond au niveau bas des signaux et l'indication 'haut' au niveau haut des signaux. La référence M désigne la masse. Avec les conditions du tableau II et les valeurs des éléments du tableau I, on en déduit les conditions de fonctionnement du circuit, qui sont VE(bas) ( -0,9V et VE(haut)) -0,3 V TABLEAU I Longueur de grille de Ti g -= 0,5 pm Largeur de grille de T1 W1 = 200 pm Longueur de grille de T2 2g = 0,5 pm Largeur de grille de T2 W2 = 20 pm Tension de pincement de TI et T2 VT À -0,6 V LG = 0,2 nH CG = 10 pF LD = 2 nH CD = 10 pF LS = 2 nH CS = 0,030 pF LF = 0,5 nH Cl = 10 pF La fréquence d'oscillation = 76 GHz Le temps de transit TO = 5,3 Ps 20.. TABLEAU II VE(bas) 4 VG1,M(bas) + VT pour bloquer T2 VE(haut > VG1,M(haut) + VT or VG1,M(bas) = VG1,S1 = -0,3V VG1,M(haut) = VG1,S1 = +0,3V VT = -O,6 V d'o VE(bas) e -0,9V et-VE(haut) > -0,3V 26 4 1 426 Revendications 1. Dispositif semiconducteur intégré incluant un cir- cuit diviseur de fréquence par deux comprenant un étage inver- seur et un transistor interrupteur T2 commandé par un signal d'entrée hyperfréquences E, caractérisé en ce que le circuit diviseur est obtenu en formant un étage oscillateur, et en ce que, pour former cet étage oscillateur, l'étage inverseur est au moins muni d'un élément réactif qui réalise une résistance négative, le transistor interrupteur est placé en parallèle sur cet élément réactif, et le temps To de fermeture de l'in- terrupteur est inférieur au temps de transit T2 dans l'élément réactif. 2. Dispositif selon la revendication 1, caractérisé en ce que, en outre, pour former l'étage oscillateur, l'étage inverseur comprend un transistor à effet de champ T1 muni d'impédances d'accord. 3. Dispositif selon la revendication 2, caractérisé en ce que l'étage inverseur est muni d'une charge Rf appli- quée entre le drain et la masse M, la sortie hyperfréquences S se faisant sur le drain du transistor T1 de l'étage inverseur. 4. Dispositif selon la revendication 3, caractérisé en ce que l'élément réactif est une ligne de transmission placée entre la grille et le drain du transistor T1 inverseur. 5. Dispositif selon la revendication 4, caractérisé en ce que les impédances d'accord sont des lignes de trans- mission. 6. Dispositif selon la revendication 5, caractérisé en ce que, pour réaliser les impédances d'accord, une première ligne de transmission est disposée entre la grille du transis- tor T1 inverseur et la masse, une seconde ligne de trans- mission est disposée entre la source de ce transistor et la masse, et une troisième ligne de transmission est disposée entre le drain de ce transistor et la masse. 7. Dispositif selon la revendication 6, caractérisé en ce que l'étage inverseur inclut en outre des moyens de polarisation comprenant une capacité disposée en série avec l'impédance d'accord entre la grille du transistor inverseur T1 et la masse. 8. Dispositif selon la revendication 7, caractérisé ence qu'une capacité est aussi disposée en série avec l'impé- dance d'accord entre le drain du transistor inverseur et la masse. 9. Dispositif selon la revendication 8, caractérisé en ce qu'une capacité est disposée en parallèle avec une ligne de transmission entre la source du transistor inverseur et la masse pour former une impédance d'accord. 10. Dispositif selon la revendication 9, caractérisé en ce qu'une capacité de découplage est disposée en série avec l'élément réceptif entre la grille et le drain du transistor inverseur T1. 11. Dispositif selon la revendication 10, caractérisé en ce que pour adapter l'électrode de commande du transistor interrupteur au générateur du signal d'entrée E, une résis- tance RE est disposée entre cette électrode et la masse. 12. Dispositif selon la revendication 11, caractérisé en ce que, pour éviter la présence d'un signal résiduel en sortie, en l'absence d'un signal d'entrée, l'électrode de commande du transistor interrupteur T2 est reliée à la masse à travers la résistance RE en série avec une capacité, et en ce qu'une tension de polarisation est appliquée au point commun de cette résistance RE et de la capacité. 13. Dispositif selon la revendication 12, caractérisé en ce qu'un circuit d'adaptation de puissance est disposé entre le drain du transistor inverseur T1 et la sortie S, la résistance de charge R2 étant alors appliquée entre la sortie S et la masse, résultant en un gain de conversion du circuit. 14. Dispositif selon l'une des revendications précé- dentes, caractérisé en ce qu'il est monolithiquement intégré sur un substrat dans une technologie mettant en oeuvre des 26 4 1 426 transistors à effet de champ du type dit MESFET ou HEMT, à désertion, en arséniure de gallium. 15. Dispositif selon la revendication 14, caractérisé en ce que la largeur de grille du transistor inverseur T1 est plus grande que la largeur de grille du transistor interrup- teur T2, en ce que leur tension de pincement VT est de l'ordre de -0,6 V, et en ce que les conditions de fonction- nement du circuit s'expriment alors par les relations VE(bas) e -0,9 V VE(haut) > -0,3 V relations dans lesquelles VE(bas) est le niveau bas du si- gnal d'entrée E, et VE(haut) est le niveau haut de ce signal d'entrée.