Brevet FR2637707A1 — publié le 19900413

CIRCUIT DIVISEUR CALCULANT UN QUOTIENT DE K CHIFFRES DE BASE m EN K CYCLES MACHINE Cette invention se rapporte a un circuit diviseur pour diviser un dividende d'une pluralité de chiffres de base m par un diviseur d'au moins un chiffre de base m, N - ou m représente 2, ou N représente, a son tour, un entier décimal prédétermine qui n'est pas inférieur a un. Chaque chiffre de base m du dividende et du diviseur est par consequent un chiffre binaire, quaternaire, octal, hexadécimal, ou similaire. En particulier, le circuit diviseur sert à calculer un quotient conjointement avec un reste. A propos de cette invention, il faut noter qu'on peut dire du dividende et du quotient qu'il consiste en une pluralité de chiffres de base m sans perdre en généralité. Un tel circuit diviseur est utile dans de nombreux champs d'application, tels qu'un calculateur numerique électronique. Plus spécifiquement, le circuit diviseur est un circuit diviseur a virgule fixe selon cette invention. De la maniere qui va etre décrite plus loin avec référence à l'une des quelques illustrations des dessins complémentaires, de nombreux cycles machine sont nécessaires pour calculer le quotient par un circuit diviseur classique. Un circuit diviseur amélioré est révélé dans le brevet des Etats-Unis No. 4,725,974 délivré à Takashi Kanazawa. Le circuit diviseur amélioré est capable de réaliser un débit de données élevé. Cependant, le circuit diviseur amélioré comprend une grande quantité de matériel. Par conséquent, un objet de la présente invention consiste à prévoir un circuit diviseur capable de calculer un quotient d'un certain nombre K de chiffres de N base 2 en K cycles machine. Un autre objet de cette invention consiste à prévoir un circuit diviseur du type décrit, qui comprend une quantité la plus petite possible de matériel. D'autres objets de cette invention deviendront clairs au fur et à mesure que la description se poursuit. Dans la description du fond de cette invention, il est possible de comprendre qu'un circuit diviseur sert à diviser un dividende d'une première pluralité de chiffres de base m par un diviseur d'une deuxième pluralité de N chiffres de base m, o m représente 2 et o N représente un entier décimal prédéterminé qui n'est pas inférieur à un. Selon cette invention, le circuit diviseur ainsi compris plus haut comprend: (a) un dispositif d'alignement de chiffres pour aligner les chiffres de base m du dividende et du diviseur pour produire un dividende modifié et un diviseur modifié avec leur chiffre le plus significatif aligné; (b) un registre à décalage comportant une partie la plus significative pour un chiffre de base m, une premiere partie supérieure pour la deuxieme pluralité moins un des chiffres de base m, une deuxieme partie supérieure pour un chiffre de base m et une partie la moins significative pour un chiffre de base m pour maintenir un contenu instantané d'un plus la première pluralité de chiffres de base m, la partie la plus significative et les première et deuxième parties supérieures servant à maintenir une partie haute du contenu instantane, le contenu instantané étant un contenu courant pendant une dernière période d'un cycle précédent de deux cycles machine consécutifs, le registre à décalage étant connecté, sauf pour la partie la plus significative, au dispositif d'alignement de chiffres pour maintenir une concaténation d'un chiffre zero de base m et du dividende modifié en tant que contenu courant lors du début du mode de fonctionnement du circuit diviseur; (c) un registre de report pour memoriser un report mémorisé; (d) des moyens calculateurs de somme connectés au dispositif d'alignement de chiffres, à la partie la plus significative et aux premiere et deuxième parties supérieures, et au registre de report pour calculer un ensemble de sommes algébriques de la partie haute du contenu courant, moins des produits du diviseur modifié et de nombres a un chiffre de base m, plus le report mémorisé; (e) un circuit de décision connecte aux moyens calculateurs pour utiliser l'ensemble de sommes algébriques afin de décider d'un quotient partiel d'un chiffre de base m et d'une donnée de somme de la deuxième pluralité de chiffres de base m dans une période initiale d'un cycle suivant des deux cycles machine consécutifs; (f) des moyens de décalage connectes au registre à décalage pour décaler le contenu courant d'un chiffre de base m vers son chiffre le plus significatif, pour que le registre à décalage maintienne un contenu décalé en tant que contenu instantané lorsque le cycle précdent des deux cycles machine consecutifs avance au cycle suivant des deux cycles machine consécutifs; et (g) des moyens de mise a jour connectés à la partie la plus significative, la première partie superieure et la partie la moins significative et au circuit de décision pour mettre à jour le contenu décalé dans un contenu mis à jour, avec la donnée de somme et le quotient partiel substitués à des parties du contenu décalé qui sont maintenus dans la partie la plus significative et la première partie supérieure et dans la partie la moins significative, respectivement, le contenu mis a jour servant de contenu courant pendant la dernière période du cycle suivant des deux cycles machine consécutifs. La figure 1.est un bloc-diagramme d'un circuit diviseur classique; La figure 2 est-un bloc- diagramme d'un circuit diviseur selon un mode de réalisation de la présente invention; La figure 3 est un bloc-diagramme détaillé d'une partie du circuit diviseur représenté dans la figure 2; et La figure 4 est une représentation a utiliser dans la description du mode de fonctionnement du circuit diviseur illustré dans la figure 2. En se référant à la figure 1, un circuit diviseur classique va d'abord être décrit afin de faciliter la compréhension de la présente invention. Le circuit diviseur sert a diviser un dividende de base m par un diviseur de base m pour calculer un quotient conjointement avec un reste etcomporte un terminal d'entrée 11 de dividende, un terminal d'entrée 12 de diviseur, un terminal de sortie 13 de quotient et un terminal de sortie 14 de reste. Les faits suivants devraient être compris tout au long de la présente description du brevet. Il est possible de dire sans perdre en considération générale que le dividende consiste en une premiere pluralité de chiffres de base m, que le diviseur consiste en une deuxième pluralité de chiffres de base m et que le quotient consiste en un nombre K de chiffres du quotient, de chiffres de base m. Chaque chiffre de base m est un chiffre binaire, quaternaire, octal, hexadécimal ou N similaire. Plus précisément, m représente 2, ou N représente un entier décimal prédéterminé qui n'est pas inférieur a un. Dans l'exemple qui est illustre, le terminal d'entrée 11 de dividende est alimenté avec un signal de dividende représentant le dividende comme une pluralité de bits de dividende, au nombre de Dd. Le terminal d'entrée 12 de diviseur est alimentée avec un signal de diviseur qui représente le diviseur comme une pluralité de bits de diviseur, au nombre de Ds. Les bits de dividende sont séparés (réf 15) en une partie haute et une partie basse. La partie haute consiste en Ds bits de dividende. La partie haute est stockée dans un premier registre 16 et la partie basse, dans un deuxième registre 17. Les bits de diviseur sont stockAs dans un troisieme registre 18. On verra qu'une flèche courte est dessinée à partir du deuxième registre 17 vers le premier registre 16. Cette flèche montre que les premier et deuxieme registres 16 et 17 sont prêts à être exploités collectivement en tant que registre à décalage pour maintenir un contenu de chiffres binaires dans lequel les chiffres binaires sont décales d'un bit vers la gauche de la figure par chacune des impulsions de décalage qui sont positionnees dans une sequence d'impulsions de décalage à des moments définis par des cycles machine successifs. Dans chaque cycle machine, le premier registre 16 produit simultanément les bits qui y sont maintenus. Le troisieme registre 18 produit toujours des bits diviseurs inversés en bits parallèles. Les bits inversés de diviseur sont collectivement représentatifs d'un complément du diviseur. Un additionneur 21 sert aux premiere et deuxieme entrees a Ds bits de l'additionneur. La premiere entrée de l'additionneur est alimentée à partir du premier registre 16 et la deuxième entrée de l'additionneur, à partir du troisième registre 18. L'additionneur 21 est alimenté en outre avec un bit complémentaire C (entrée) d'un "un" binaire. Alimente avec le complément du diviseur et le bit complémentaire "un" binaire, l'additionneur 21 soustrait d'abord le diviseur de la partie haute des bits de dividende, pour produire une différence consistant en une sortie de report C (sortie) et en une somme algébrique d'un bit. Immédiatement avant que l'additionneur 21 produise une telle somme algébrique, les bits sont décalés dans les premier et deuxieme registres 16 et 17. La partie haute devient une nouvelle partie haute avec son bit le moins significatif décalé à partir du deuxieme registre 17 dans le premier registre 16. La partie basse a son bit le plus significatif décalé à partir du deuxieme registre 17 vers le premier registre 16 en tant que bit le moins significatif de la nouvelle partie haute. La partie basse devient de cette façon une nouvelle partie basse. Pendant ce temps, la sortie de report est contr8lée en 22 pour savoir si la sortie de report est un un binaire ou un zero binaire. Si la sortie de report est le un binaire, la somme algébrique est positive. La somme est substituee dans le premier registre 16 au bit le moins significatif de la nouvelle partie haute. La sortie de report est substituée dans le deuxième registre 17 au bit le moins significatif de la nouvelle partie basse. Si la sortie de report est le zéro binaire, la somme algebrique est négative. Dans cette eventualité, les premier et deuxieme registres 16 et 17 restent intacts. C'est-a-dire que les nouvelles parties haute et basse restent dans les premier et deuxième registres 16 et 17 telles qu'elles sont. De cette manière, le dividende est traite bit par bit jusqu'à ce que la partie basse du dividende soit complètement décalée à partir du deuxieme registre 17 dans le premier registre 16. A ce moment là, le deuxieme registre 17 est chargé avec le quotient consistant en K bits. Le premier registre 16 est chargé avec le reste. On K a maintenant compris que 2 cycles machine sont necessaires pour calculer le quotient par le circuit diviseur classique. En se référant maintenant à la figure 2, la description va se poursuivre avec un circuit diviseur selon un mode de réalisation préféré de cette invention. Selon cette invention, le circuit diviseur comprend surtout des éléments de circuit de base m et comprend seulement partiellement des éléments de circuit binaires. Il est possible de réaliser chaque élément de circuit de base m par un élément de circuit binaire, quaternaire ou similaire. Dans la figure 2, le circuit diviseur a un terminal d'entrée 11 de dividende, un terminal d'entrée 12 de diviseur, un terminal de sortie 13 de quotient et un terminal de sortie 14 de reste. Bien qu'il soit désigné par des numéros de référence similaires, le terminal d'entrée 11 de dividende est alimenté avec un signal de dividende représentatif du dividende de base m. Le terminal d'entrée 12 de diviseur est alimenté avec un signal de diviseur représentatif du diviseur de base m. C'est-à-dire que le terminal d'entrée 11 de dividende est alimenté avec la premiere pluralité de chiffres du dividende de base m tels qu'ils sont. Le terminal d'entrée 12 de diviseur est alimenté avec la deuxieme pluralité de chiffres du diviseur de base m. C'est seulement lorsque le circuit diviseur est entièrement réalisé par des éléments de circuit binaires que dividende et diviseursont représents de préférence par un signal binaire. Entre parenthèses, le quotient et le reste seront appeles un quotient eventuel et un reste eventuel pour la raison qui deviendra claire plus tard. Les signaux de dividende et de diviseur sont délivrés à un dispositif 26 d'alignement de chiffres de base m et a un calculateur 27 du nombre de chiffres du quotient. Le calculateur 27 du nombre de chiffres calcule un nombre Dd de chiffres du dividende des chiffres du dividende de base m et un nombre Ds de chiffres du diviseur des chiffres du diviseur de base m et ensuite un nombre K de chiffres du quotient de chiffres de base m du quotient éventuel. Le nombre de chiffres du quotient est stocke dans un registre de nombres 28. Le dispositif d'alignement de chiffres 26 sert à aligner les chiffres de base m du dividende et du diviseur pour produire un dividende modifié et un diviseur modifie avec leur chiffre le plus significatif aligné. Le dividende modifié est stocké dans un registre à décalage 31 de la manière qui sera décrite plus tard. Le diviseur modifié est stocké dans un registre diviseur 32. De la manière qui deviendra claire au fur et à mesure que la description se poursuit, un registre de report 33 memorise un report memorise. Le registre a décalage 31 a une pluralité d'étages de registre a décalage, chacun pour un chiffre de base m. En particulier, le registre a décalage 31 comprend une partie ou étage la plus significative indiquée par une premiere connexion 36, une premiere partie superieure indiquée par une deuxième connexion 37 conjointement avec la partie la plus significative, une deuxième partie supérieure indiquee par une troisieme connexion 38 conjointement avec la partie la plus significative et la premiere partie superieure, une partie ou etage la moins significative indiquée par une quatrieme connexion 39, et une partie basse qui inclut la partie la moins significative et qui sont les étages du registre à décalage, sauf pour une combinaison de la partie la plus significative et des premiere et deuxieme parties supérieures. La partie la plus significative, les première et deuxième parties supérieures et la partie basse sont continues dans le registre a décalage 31. Chacune des parties la plus et la moins significative et de la deuxième partie supérieure est pour un chiffre de base m. La première partie superieure est pour la deuxième pluralité moins un de chiffres de base m. Il faut noter que l'expression "deuxième pluralité" se rapporte au nombre Ds de chiffres du diviseur et ne veut pas dire les chiffres du diviseur de base m. Ceci s'applique a l'expression "première pluralité", expression qui veut dire le nombre Dd de chiffres du dividende plutôt que les chiffres du dividende de base m. Le registre a décalage 31, c'est-a-dire, une succession de la partie la plus significative, des première et deuxième parties supérieures, et de la partie basse, sert à maintenir un contenu instantané. Une combinaison de la partie la plus significative et des premiere et deuxième parties superieures sert à maintenir une partie haute du contenu instantane. La partie basse sert à maintenir une partie basse du contenu instantané. Juste pour simplifier la description, on supposera que le contenu instantané consiste en un chiffre de base.m et la premiere piuralité de chiffres de base m. Un tel chiffre plus la première pluralité de chiffres sont décalés d'un chiffre de base m vers son chiffre le plus significatif par chacune des impulsions de décalage qui sont situées dans une séquence d'impulsions de décalage à des moments définis par des cycles machine successifs. Vu que le registre a décalage 31 maintient son contenu décalé de cette manière de temps en temps, le registre à décalage 31 est dit ci-après maintenir le contenu instantane en tant que contenu courant pendant une dernière période ou partie d'un cycle précédent de deux cycles machine consécutifs. Le registre à décalage 31 est dit maintenir le contenu instantané en tant que contenu décalé pendant une période ou partie initiale d'un cycle suivant des deux cycles machine consécutifs. Un dispositif de décalage est par conséquent connecte au registre à décalage 31 pour décaler le contenu courant d'un chiffre de base m par cycle machine vers son chiffre le plus significatif, pour que le registre à décalage 31 maintienne le contenu décalé. Il est possible de comprendre que le dispositif de décalage est représenté par une ligne 41 qui va être à présent décrite un petit peu plus en détail. Lorsque le contenu courant est décalé dans le contenu décalé, un chiffre le plus significatif de la partie basse du contenu courant est décalé dans la deuxième partie supérieure du registre à décalage 31 en tant que chiffre le moins significatif de la partie haute du contenu décalé. La ligne 21 indique ce fait. Les première et deuxième parties supérieures et la partie basse sont connectées au dispositif d'alignement de chiffres 26. Lors du début du mode de fonctionnement du circuit diviseur, le contenu instantané est un contenu initial qui est une concaténation d'un chiffre zéro de base m et du dividende modifié et qui est utilisé en tant que contenu courant pendant la dernière période d'un premier cycle machine de début du mode de fonctionnement. C'est-à-dire que le chiffre zero est stocké dans la partie la plus significative du registre a décalage 31 par l'intermédiaire de la premiere connexion 36 lorsque le dividende modifié est stocke dans les premiere et deuxième parties supérieures et la partie basse du registre à décalage 31, à partir du dispositif d'alignement de chiffres 26. Le registre de report 33 est alimente avec un chiffre zéro de base m lors du début du mode de fonctionnement. - Le diviseur modifie est délivré à partir du registre diviseur 32 à un générateur multiple 42 pour produire, en tant que sorties du generateur, le diviseur n modifié et moins 2 fois le diviseur modifie, ou n est variable entre zero et l'entier décimal prédéterminé, inclus tous deux. Comme il est produit, le diviseur modifié est identique avec une fois le diviseur modifié mémorisé dans le registre diviseur 32. Il est maintenant possible facilement d'obtenir des produits du diviseur modifié et de nombres' a un chiffre de base m, c'est-à- N dire, de zéro a (2 -1), aà partir des sorties du generateur. Un arbre d'addition et de sauvegarde de report 43 est alimenté avec la partie haute du contenu courant à partir du registre à décalage 31 par l'intermédiaire de la troisieme connexion 38 à l'intérieur de chaque cycle machine, toujours avec les sorties du générateur multiple 42, et avec le report mémorisé à partir du registre de report 33 à l'intérieur de chaque cycle machine et il calcule un ensemble de sommes algébriques, au nombre de m, de la partie haute du contenu courant moins les produits plus le report mémorisé. Chaque somme algébrique a un signe soit positif (plus), soit négatif (moins). De la maniere qui sera décrite plus tard, l'arbre d'addition 43 comprend des branches d'addition et de sauvegarde de N report de rang zéro à (2 -1) ou (m-l) pour produire les sommes algébriques de chaque ensemble, respectivement. A partir de l'arbre d'addition 43, un circuit de decision 44 est alimenté avec chaque ensemble des sommes algébriques conjointement avec leurs signes. Utilisant les sommes algébriques et les signes, le circuit de décision 44 décide un quotient partiel d'un chiffre de base m, une donnée de report d'un chiffre de base m, et une donnée de somme de la deuxième pluralité de chiffres de base m dans la période initiale du cycle suivant des deux cycles machine consécutifs; Dans ce but, le circuit de décision 44 recherche une somme algébrique parmi chaque ensemble des sommes algébriques qui a le signe positif en tant que somme positive. La somme positive est produite par au moins une des branches d'addition qui comprend toujours la branche d'addition de rang zéro. Quand une somme positive seulement est produite par la branche d'addition de rang zéro, le circuit de décision 44 décide que le quotient partiel est égal a zero de base m. Lorsque deux sommes positives sont produites par les branches d'addition de rang zéro et de rang un, le quotient partiel est égal à un de base m. De cette manière, le quotient partiel est egal à (m-l) de base m lorsque m sommes positives sont produites par toutes les branches d'addition, au nombre de m. Le circuit de décision 44 sélectionne la donnée de report et la donnée de somme à partir de la somme positive produite par une des branches d'addition qui est utilisée pour décider du quotient partiel. Un tel circuit de décision 44 sera décrit plus tard un peu plus en détail. Des que le contenu courant est décalé dans le contenu décalé, le quotient partiel est stocké dans le registre à décalage 31 à la partie la moins significative, par l'intermédiaire de la quatrième connexion 39. La donnée de somme est stockée dans la partie la plus significative et la premiere partie superieure, par l'intermédiaire de la deuxième cohnexion 37. De cette manière, le contenu décalé est mis à jour dans un contenu mis à jour dans la période initiale du cycle suivant des deux cycles machine consécutifs. Le contenu mis a jour est utilisé en tant que contenu courant pendant la derniere période du cycle suivant des deux cycles machine consecutifs. Par l'intermédiaire d'une connexion additionnelle 45, la donnée de report est stockée dans le registre de report 33 de nouveau en tant que report memorise. On a compris maintenant qu'une combinaison du registre diviseur 32, du générateur multiple 42 et de l'arbre d'addition et de sauvegarde de report 43 sert d'unité de calcul de somme connectée au dispositif d'alignement de chiffres 26, à la partie la plus significative et aux première et deuxième parties supérieures du registre à décalage 31, et au registre de report 33 pour calculer chaque ensemble des sommes algébriques. Les connexions 37 et 39 sont utilisées collectivement en tant que dispositif de mise a jour connecté à la partie la plus significative, à la premiere partie supérieure et à la partie la moins significative du registre à décalage 31 et au circuit de décision 44 pour mettre a jour le contenu décalé dans le contenu mis à jour pendant la période initiale du cycle suivant des deux cycles machine consécutifs. Dans la figure 2, le circuit diviseur comprend un compteur de cycles 46 alimente avec la séquence d'impulsions de décalage pour compter un nombre de cycles des cycles machine successifs à partir du début du mode de fonctionnement du circuit diviseur. Connecté au registre de nombres 28 et au compteur de cycles 46, un comparateur 47 détecte un moment final auquel l'opération prend fin, c'est-à-dire, auquel le quotient éventuel est obtenu. Il faut noter qu'une combinaison du calculateur du nombre de chiffres 27 et du registre de nombres 28 sert d'unité de calcul du nombre de chiffres, alimentée avec le dividende et le diviseur a partir des terminaux d'entrée 11 et 12 de dividende et de diviseur pour calculer le nombre K de chiffres du quotient. Pendant les cycles machine successifs, les quotients partiels sont successivement stockés dans la partie basse du registre à décalage 31. En conséquence, le registre à décalage 31 maintient le contenu mis a jour en tant que contenu éventuel lorsque le moment final est détecté. A ce moment, la partie basse du contenu éventuel est délivrée au terminal de sortie 13 de quotient en tant que quotient éventuel. On se rend compte par conséquent que le terminal de sortie 13 de quotient sert d'unité de production du quotient, connectée à la partie basse du registre à décalage 31 et couplée à l'unité de calcul du nombre de chiffres pour produire le quotient éventuel lorsque les cycles machine successifs deviennent égaux en nombre au nombre K de chiffres du quotient. Un additionneur de reste 48 est connecte au registre de report 33, à la partie la plus significative et aux premiere et deuxième parties supérieures du registre à décalage 31 et il est couple à l'unité de calcul du nombre de chiffres. Des que le moment final est détecté, l'additionneur de reste 48 calcule une somme du report mémorisé et de la partie haute du contenu éventuel pour produire un reste provisoire Dans l'exemple qui est illustré, le reste provisoire est substitué dans le registre a décalage 31 à la partie haute du contenu éventuel en tant que reste memorisé. Un dispositif de décalage de chiffres 49 est connecté a la partie la plus significative et aux premiere et deuxieme parties supérieures du registre à décalage 31 d'un chiffre de base m, décalant le reste mémorisé vers son chiffre le moins significatif. Le dispositif de décalage de chiffres 49 délivre de cette façon le reste éventuel au terminal de sortie 14 de reste. En se référant aux figures 3 et 4, l'attention va se diriger sur l'arbre d'addition et de sauvegarde de report 43, le circuit de décision 44 et le mode de fonctionnement du circuit diviseur illustré avec référence a la figure 2. On supposera, juste pour la brièveté de la description, que les chiffres de base m sont des chiffres quaternaires, c'est-a-dire, que l'entier décimal prédéterminé est égal a deux. Dans la figure 3, le générateur multiple 42 est représenté pour produire le diviseur modifié, moins une fois le diviseur modifié, moins deux fois le diviseur modifié et moins trois fois le diviseur modifié aux conducteurs 50, 51, 52 et 53 de rang zéro a trois, respectivement. L'arbre d'addition et de sauvegarde de report 43 comprend des branches d'addition et de sauvegarde de report 55, 56, 57 et 58 de rang zéro a trois. La branche d'addition 55 de rang zéro comprend des extensions 38' et 59 de la troisième connexion 38 et d'une connexion prolongée à partir du registre de report 33. La premiere branche d'addition 56 comprend un premier additionneur de sauvegarde de report 61 connecté a la troisieme connexion 38, au registre de report 33 et au premier conducteur 51. Le premier additionneur de sauvegarde de report 61 produit une première donnée de report d'un chiffre quaternaire, une première donnée de somme de la deuxième pluralité de chiffres quaternaires et une première sortie de report d'un bit. La deuxieme branche d'addition 57 comprend un deuxième additionneur de sauvegarde dé report 62 connecté à la troisième connection 38, au registre de report 33 et au deuxième conducteur 52 pour produire une deuxième donnée de report et une deuxième donnée de somme conjointement avec une deuxieme sortie de report. La troisieme branche d'addition 58 comprend un troisième additionneur de sauvegarde de report 63 connecté à la troisième connection 38, au registre de report 33 et au troisième conducteur 53 pour produire une donnée de report intermédiaire et une donnée de somme intermédiaire conjointement avec une sortie de report intermédiaire. La troisieme branche d'addition 58 comprend de plus un additionneur de sauvegarde de report additionnel 64 alimente avec les données de report et de somme intermédiaires conjointement avec la sortie de report intermédiaire, pour produire une troisième donnée de report et une troisième donnée de somme conjointement avec une troisième sortie de report. - Par l'intermédiaire de la branche d'addition et de sauvegarde de report 55 de rang zéro, la partie haute du contenu courant est utilisee en tantque donnée de somme de rang zero. Le report memorise est utilisé en tant que donnée de report de rang zéro. Les données de report et de somme de rang zéro sont utilisees en tant que somme algébrique de rang zero, qu'on a compris avoir le signe positif. Les premières données de report et de somme sont utilisées en tant que première somme algébrique conjointement avec la premiere sortie de report. De cette manière, les deuxième et troisième branches d'addition et de sauvegarde de report 57 et 58 produisent des deuxième et troisième sommes algébriques. Dans la figure 3, le circuit de décision 44 est alimenté avec les sommes algébriques de rang zéro à trois. En utilisant de la premiere a la troisième sortie de report, le circuit de décision 44 recherche la somme ou les sommes positives et alimente le quotient partiel à la quatrieme connexion 39. Le quotient partiel peut facilement être décidé, comme en utilisant une memoire morte a laquelle la premiere a la troisième sortie de report sont délivrées collectivement en tant que signal d'adresse. Dans la figure 4, il est en outre présumé que la première p!uralité est égale a quatre et que la deuxieme pluralité est égale a deux. Les chiffres quaternaires sont representés par des bits. Le long d'une ligne du haut ou premiere ligne référencée (1), le dividende et le diviseur sont exemplifiés comme alimentes aux terminaux d'entrée 11 et 12 de dividende et de diviseur. Le long d'une deuxième ligne etiquetée (2), le dividende modifié et le diviseur modifie sont représentes. De la maniere représentée le long d'une troisieme ligne référencée (3), le contenu initial est maintenu dans le registre a décalage 31 pendant le premier cycle machine. Le diviseur modifié est conservé dans le registre diviseur 32 tout au long des cycles machine successifs. Les branches d'addition et de sauvegarde de report de rang zéro a trois sont indiquées en 55 a 58. Comme représenté au-dessous de la troisieme ligne, la première sortie de report montre que la première somme algébrique est positive en addition à la somme algébrique de rang zero. Le quotient partiel est par consequent décidé comme étant égal au un quaternaire. Le circuit de décision 44 sélectionne les premières données de report et de somme. De la maniere représentée le long d'une quatrième ligne référencée (4), la première donnée de somme est utilisée dans le registre a décalage 31 dans le deuxième cycle machine en tant que partie haute du contenu mis à jour. La premiere donnée de report est utilisée dans le registre de report 33 en tant que report mémorisé. Comme représenté au-dessous de la quatrième ligne, les branches d'addition et de sauvegarde de report 55 à 58 de rang zero à trois produisent des sommes positives. Le quotient partiel est par conséquent décidé comme étant égal au trois quaternaire. Le circuit de décision 44 sélectionne les troisièmes données de report et de somme. De la maniere représentée le long d'une cinquieme ligne référencée (5), la troisieme donnée de somme est utilisée dans le registre à décalage 31 en tant que partie haute du contenu mis à jour dans le troisieme- cycle machine qui est deux cycles machine plus tard que le premier cycle machine. Vu que le nombre K de chiffres du quotient est égal à deux, le contenu mis a jour devient le contenu eventuel. Comme représenté audessous de la cinquième ligne, la partie basse du contenu eventuel est délivrée au terminal de sortie 13 de quotient en tant que quotient éventuel. La troisieme donnée de report est égale a zéro. Par conséquent l'additionneur de reste 48 ne change pas la partie haute du contenu éventuel. On verra au-dessous de la cinquieme ligne que le dispositif de décalage de chiffres 49 délivre le reste éventuel au terminal de sortie 14 de reste. Alors que cette invention a été décrite jusqu'ici en conjonction avec un mode de réalisation unique de cette invention, il sera maintenant facilement possible a un homme de l'art de porter cette invention a execution de diverses autres manieres. Par exemple, le dividende modifié et le diviseur modifie peuvent être stockes dans le registre à décalage 31 et le registre diviseur 32, avec référence aux nombres Dd et Ds de chiffres du dividende et du diviseur calcules par le calculateur du nombre de chiffres 27. Le registre à décalage 31 peut par conséquent mémoriser le dividende modifié de diverses longueurs. Le reste provisoire peut etre directement délivré a partir de l'additionneur de reste 48 au dispositif de décalage de chiffres 49. Finalement, il faut comprendre que chacun des chiffres de base m le plus significatif du dividende et du diviseur est un "un" effectif. REVENDICATIONS 1. Circuit diviseur caractérisé en ce qu'il divise un dividende d'une premiere pluralité de chiffres de base m par un diviseur d'une deuxieme pluralité de chiffres de N base m, o m représente 2 et ou N represente un entier décimal prédéterminé qui n'est pas inférieur à un, ledit circuit diviseur comprenant: un dispositif d'alignement dé chiffres (26) pour aligner les chiffres de base m dudit dividende et dudit diviseur, pour produire un dividende modifié et un diviseur modifié avec leur chiffre le plus significatif aligne; un registre à décalage (31) comportant une partie la plus significative pour un chiffre de base m, une première partie superieure pour ladite deuxième pluralité moins un de chiffres de base m, une deuxième partie supérieure pour un chiffre de base m et une partie la moins significative pour un chiffre de base m pour maintenir un contenu instantané d'un plus ladite premiere pluralité de chiffres de base m, ladite partie la plus significative et lesdites première et deuxieme parties supérieures servant à maintenir une partie haute dudit contenu instantané, ledit contenu. instantané étant un contenu courant pendant une dernière période d'un cycle précédent de deux cycles machine consécutifs, ledit registre à décalage étant connecté, sauf pour ladite partie la plus significative, audit dispositif d'alignement de chiffres pour maintenir'une concaténation d'un chiffre zéro de base m et dudit dividende modifié en tant que ledit contenu courant lors du début du mode de fonctionnement dudit circuit diviseur; un registre de report (33) pour mémoriser un report memorisé; des moyens calculateurs de somme (32,42,43) connectés audit dispositif d'alignementdechiffres, à ladite partie la plus significative et auxdites première et deuxième parties supérieures, et audit registre de report pour calculer un ensemble de sommes algébriques de la partie haute dudit contenu courant, moins des produits dudit diviseur modifié et de nombres a un chiffre de base m, plus ledit report mémorise; un circuit de décision (44) connecté auxdits moyens calculateurs pour utiliser ledit ensemble de sommes algébriques afin de décider d'un quotient partiel d'un chiffre de base m et d'une donnée de somme de ladite deuxième pluralité de chiffres de base m dans une période initiale d'un cycle suivant desdits deux cycles machine consecutifs; moyens de décalage connectés audit registre à décalage pour décaler ledit contenu courant d'un chiffre de base m vers son chiffre le plus significatif pour que ledit registre à décalage maintienne un contenu décalé en tant que ledit contenu instantané lorsque ledit cycle précédent des deux cycles machine consécutifs avance audit cycle suivant des deux cycles machine consecutifs; et des moyens de mise a jour (37, 39) connectés à ladite partie la plus significative, à ladite premiere partie superieure, et à ladite partie la moins significative et audit circuit de décision pour mettre à jour ledit contenu décalé dans un contenu mis à jour, avec ladite donnée de somme et ledit quotient partiel substitués à des parties dudit contenu décalé qui sont maintenus dans ladite partie la plus significative et ladite premiere partie supérieure et dans ladite partie la moins significative, respectivement, ledit contenu mis à jour servant de contenu courant pendant la derniere periode dudit cycle suivant des deux cycles machine consecutifs. 2. Circuit diviseur selon la revendication 1, ledit registre à décalage comportant une partie basse qui comporte ladite partie la moins significative et qui est autre que ladite partie la plus significative et lesdites premiere et deuxième parties supérieures, ledit circuit diviseur comprenant de plus: moyens calculateurs du nombre de chiffres (27, 28) alimentés avec ledit dividende et ledit diviseur pour calculer un nombre de chiffres du quotient d'un quotient eventuel qui devraient être calcules conjointement avec un reste eventuel; et moyens de production du quotient (13) connectés à ladite partie inférieure et auxdits moyens calculateurs du nombre de chiffres pour produire ledit quotient éventuel lorsque les cycles machine deviennent égaux en nombre audit nombre de chiffres du quotient. 3. Circuit diviseur selon la revendication 2, dans lequel: ledit circuit de décision utilise ledit ensemble de sommes algébriques pour calculer en outre une donnée de report d'un chiffre de base m; ledit circuit diviseur comprend de plus des moyens de renouvellement (45) connectes audit registre de report et audit circuit de décision pour renouveler le report memorisé par ladite donnée de report dans chaque cycle machine. 4. Circuit diviseur selon la revendication 3, comprenant de plus: un additionneur de reste (48) connecte audit registre de report, à ladite partie la plus significative et ladite premiere partie supérieure, et auxdits moyens calculateurs du nombre de chiffres pour additionner le report mémorisé et la partie haute du contenu mis a jour, pour produire un reste provisoire lorsque les cycles machine deviennent égaux en nombre audit nombre de chiffres du quotient; et un dispositif de décalage de chiffres (49) connecté audit additionneur de reste pour décaler d'un chiffre de base m ledit reste provisoire vers son chiffre le moins significatif, pour produire ledit reste éventuel. 5. Circuit diviseur selon la revendication 1, dans lequel lesdits moyens calculateurs de somme comprennent: un registre diviseur (32) connecte audit dispositif d'alignement de chiffres pour memoriser ledit diviseur modifie; un générateur multiple (42) connecté audit registre diviseur pour produire des sorties du générateur n consistant en ledit diviseur modifie et 2 fois ledit diviseur modifié, o n est varible entre zéro et ledit entier décimal, inclus tous deux; et un arbre d'addition et de sauvegarde de report (43) connecté à ladite partie la plus significative et auxdites première et deuxième parties supérieures, audit registre de report, et audit générateur multiple pour calculer ledit ensemble de sommes algébriques. 6. Circuit diviseur selon la revendication 5, dans lequel: ledit arbre d'addition et de sauvegarde de report comprend des branches d'addition et de sauvegarde de report de rang zéro à (m-l) connectées à ladite partie la plus significative et auxdites première et deuxième parties supérieures, audit registre de report, et audit générateur multiple pour calculer des sommes algébriques de rang zéro à (m-l), respectivement, lesdites sommes algébriques de rang zero a (m-l) étant les sommes algébriques dudit ensemble et étant égales a la partie haute du contenu courant dans chaque cycle machine, moins des produits dudit diviseur modifié et zéro a (m-l), plus le report mémorisé dans chacun desdits cycles machine, la somme de rang zéro etant toujours une somme non negative qui n'est pas negative. ledit circuit de décision étant connecté auxdites branches d'addition et de sauvegarde de report de rang zéro à (m-l) et utilisant lesdites sommes algébriques de rang zéro à (m-l), pour selectionner au moins une somme non négative pour décider dudit quotient partiel et de ladite donnée de somme pendant la période initiale dudit cycle suivant des deux cycles machine consécutifs.