Brevet FR2642918A1 — publié le 19900810

Circuit amplificateur large bande à contrôle automatique de gain. L'invention concerne un circuit amplificateur large bande à contrôle automatique de gain, capable d'amplifier un signal de plusieurs centaines de Mbit/s, par exemple 600 Mbit/s, Le signal est délivré par exemple par un préamplificateur associé en entrée à une photodiode. On connait, par l'article "Bipolar Monolithic Very-Wideband Amplifier" de T. Kamoto et autres, paru dans la revue Electronics and Communications in Japan, Vol 67-C, N0 4, 1984, pages 85 à 92, un amplificateur égaliseur à la large bande comprenant un amplificateur d'entrée (buffer) un amplificateur à contrôle automatique de gain, un amplificateur, un circuit de contrôle de décalage (offset control) agissant sur l'entrée de l'amplificateur d'entrée et un circuit de contrôle automatique de gain agissant sur l'amplificateur à contrôle automatique de gain. Cet amplificateur égaliseur présente l'inconvénient d'avoir un contrôle de gain dépendant du contrôle de décalage. On connait, par l'article "Wideband and High-Gain Negative Feedback AGC Amplifier for high-speed Ligthwave digital Transmission Systems" de K. Yamashita et autres, paru dans la revue Electronics Letters du 9 mai 1985, Vol. 21, NO 10, pages 419 et 420, un amplificateur à contrôle automatique de gain qui présente l'inconvénient d'avoir une pointe de gain aux hautes fréquences (de l'ordre de 0,5 GHz) lorsqu'il fonctionne en gain minimum, d'où des risques d'oscillations en outre la correction de cette pointe de gain est difficile du fait qu'elle varie selon le gain. L'invention a pour but de rendre le contrôle automatique de gain et le contrôle de décalage indépendants l'un de l'autre. Un autre but de l'invention est de supprimer les risques d'oscillations lorsque le circuit amplificateur fonctionne en haute fréquence au gain minimum. L'invention a pour objet un circuit amplificateur large bande à contrôle automatique de gain comportant un premier et un deuxième amplificateurs à contrôle de gain, un post amplificateur ayant une sortie directe et une sortie inversée, un premier détecteur de crête relié à la dite sortie inversée, un deuxième détecteur de crête relié à la dite sortie directe, un premier amplificateur ayant une première entrée reliée en sortie du premier détecteur de crête et une deuxième entrée portée à un potentiel de référence, et une sortie délivrant un signal de contrôle de gain et reliée à une entrée de commande de gain du premier et du deuxième amplificateurs à contrôle de gain, et un deuxième amplificateur ayant une entrée reliée en sortie du premier détecteur de crête, une autre entrée reliée en sortie du deuxième détecteur de crête, et une sortie délivrant un signal d'équilibrage et reliée à une entrée du premier amplificateur à contrôle de gain, caractérisé par le fait que la première entrée du premier amplificateur est reliée par une première résistance au premier détecteur de crête et par une deuxième résistance au deuxième détecteur de crête. L'invention sera bien comprise par la description qui va suivre d'un mode de réalisation illustré par les figures annexées dans lesquelles - la figure 1 est un schéma d'un circuit amplificateur connu ; - la figure 2 est un schéma d'un circuit amplificateur de l'invention - la figure 3 représente le premier étage du premier amplificateur du circuit de la figure 1 - la figure 4 représente le premier étage du premier amplificateur du circuit de la figure 2 ; - la figure 5 est un schéma électrique équivalent du premier étage de la figure 3. La figure 1 est un schéma d'un circuit amplificateur connu, par exemple par l'article de la revue Electronics and Communications in Japan Vol 67-C NO 4, 1984, déjà cité. Le circuit amplificateur comprend deux amplificateurs à contrôle de gain AGC1 et AGC2, en cascade, un post amplificateur PA et un amplificateur de puissance AS en sortie, deux détecteurs de crête DC1 et DC2 et deux amplificateurs opérationnels Al et A2. Le premier amplificateur à contrôle de gain AGC1 reçoit sur une entrée un signal d'entrée de tension VE et a une autre entrée reliée en sortie de l'amplificateur 2 qui lui délivre une tension d'équilibrage Vo pour l'équilibrage des composantes continues en entrée du premier amplificateur AGC1 qui réalise le passage asymétrique/symétrique ; la tension d'équilibrage Vo est également connue de l'homme de l'art sous l'appelation tension d'offset. Le premier amplificateur à contrôle de gain AGC1 est relié au deuxième amplificateur à contrôle de gain AGC2 et ces deux amplificateurs ont une entrée de commande demain reliée en sortie de l'amplificateur A7 qui délivre un signal de contrôle de gain, de tension VG.Le deuxième amplificateur de gain AGC2 est relié au post amplicateur PA lui-même relié à l'amplificateur de puissance AS qui délivre un signal de sortie symétrique, de tensions U1 et Ui. Le post amplificateur PA délivre deux signaux de tension VSC et VSC Le premier détecteur de crête DCt est relié en entrée à une sortie inversée du post amplificateur PA délivrant le signal de tension VSC, et sa sortie est reliée à une entrée de l'amplificateur Al dont une autre entrée reçoit une tension de référence VR ; le deuxième détecteur de crête DC2 est relié en entrée à la sortie directe du post amplificateur PA et en reçoit le signal de tension VSC, et sa sortie est reliée à une entrée de l'amplificateur A2 dont une autre entrée est reliée en sortie du premier détecteur de crête DC1. Dans ce circuit amplificateur, le contrôle de gain est assuré par comparaison d'une valeur crête de sortie VSC (on aurait pu prendre la valeur crête de sortie VSC) à la tension de référence VR. Cette comparaison peut être instantanément fausse. En effet lorsque le contrôle d'équilibre est effectué on a VSC = VSC si un déséquilibre apparait en entrée les tensions de sortie VSC et VSC vont avoir tendance à s'écarter de part et d'autre d'une VSC VS + VSC valeur 2 , ce qui aura pour effet de modifier le contrôle de gain le temps que le déséquilibre. soit corrigé. Le circuit amplificateur de l'invention, représenté figure 2, diffère du circuit amplificateur de la figure 1 en ce que l'amplifica teur A1 qui délivre le signal VG de contrôle de gain a une entrée reliée aux deux détecteurs de crête DC1 et DC2, chaque liaison avec un détecteur comportant une résistance Ra, Rb de meme valeur. De cette manière le contrôle de gain et le contrôle d'équilibrage sont rendus indépendants l'un de l'autre. En désignant par - VSC et VSC les valeurs crête des tensions de sortie à l'équi- libre, VSC = VSC - hVS et #VS les variations des valeurs crête des tensions de sortie lors d'un déséquilibre en entrée, AVS = ISVS - VR la tension de référence A le gain des amplificateurs A1 et A2 - VG la tension du signal de contrôle de gain, - Vo la tension d'équilibrage, - on a, dans les deux cas des figures I et 2 Vo = A (VSC - VSC) = 0 (1) VG = A (VSC - VR) (2) Lorsqu'un déséquilibre apparait en entrée du premier amplificateur à contrôle de gain AGC1 on obtient dans le cas de la figure 7 Vo = A [VSC + #VS - (VSC + #VS) ] = 2A #VS (3) VG = A (VSC + #VS - VR) (4) dans le cas de la figure 2, Vo = A [VSC + #VS - (VSC + #VS)] = 2A #VS (5) VO = A (VSC + 4VS + VSC + #VS - VR) 2 2VSC = A ( - VR) = A (VSC - VR) (6) 2 les équations (3) et (5) sont identiques ; la tension d'équilibrage est donc la même dans les deux circuits amplificateurs. La tension VG de contrôle de gain dépend, dans le cas de la figure 1, de la variation =iVS de la tension de sortie, comme l'indique l'équation (4) ; par contre dans le cas de la figure 2, la tension VO est indépendante de la variation de la tension de sortie. Ainsi le circuit amplificateur de l'invention rend bien le contrôle de gain indépendant du contrôle d'équilibrage. La figure 3 représente le premier étage du premier amplificateur à contrôle de gain AGC1, ce premier étage étant connu par l'article de la revue Electronics Letters, 9 mai 1985, Vol 21, N 10, déjà cité. Cet étage comprend essentiellement six transistors Q1 à Q6, les transistors Q5 et Q6 constituant un amplificateur différentiel utilisé en contre-réaction pour le contrôle du gain. Le signal d'entrée, de tension, est appliqué aux bases des premier Q1, et troisième Q3, transistors. Le collecteur du premier transistor Q1 et celui du troisieme transistor Q3 sont reliés d'une part à un potentiel VCC par une résistance RL2 et d'autre part à une borne de sortie 7 délivrant un signal de tension VS le collecteur du deuxième transistor Q2 et celui les quatrième transistor Q4 sont reliés d'une part au potentiel VCC par une résistance RLi = RL2 et d'autre part à une borne de sortie 2 délivrant un signal de tension VS.Les émetteurs des transistors Q1 et Q2 sont reliés chacun par une résistance R7 au collecteur du transistor Q5, et les émetteurs des transistors Q3 et Q4 sont reliés chacun par une résistance R2 au collecteur du transistor Q6. Les transistors Q5 et Q6 ont leurs émetteurs reliés à un générateur de courant 3, et un signal de contrôle de gain, de tension VG, est appliqué entre leurs bases. Les transistors Q1 et Q2 et les résistances R7 constituent une première paire différentielle, et les transistors Q3 et Q4 et les résistances R2 constituent une deuxième paire différentielle. Le transistor Q5 est traversé par un courant I1 et le transistor Q6 est traversé par un courant I2 ; le générateur de courant délivre un courant I = Il + 12 = constante. En désignant par Av, Av1, Av2, le gain total du premier étage, le gain de la première paire différentielle, le gain de la deuxième paire différentielle, et par RL les résistances RL1 et RL2 (RL = RL1 = RL2), on a la relation RL. I1 RL. I2 Av = Av1 + Av2 = + 4 VT + 2R1.I1 4 VT + 2R2. I2 dans laquelle VT = LT est égal à 25 mV à la température ambiante q K = Constante de Boltzman, T température en degrés Kelvin et q = charge électrique de l'électron. Le gain total Av est contrôlé par la distribution des courants I1 et I2 dans chaque paire différentielle, distribution elle-même contrôlée par la tension VG. Le gain total Av varie donc de Avi max à Av2 max, ces valeurs étant obtenues lorsque I2 est nul et lorsque I1 est nul, le courant I1, ou le courant I2 prenant alors la valeur I RL. I RL Av max = Av1 max = &num; (8) 4 VT + 2R1. I 2R1 Av min = Av2 max = 4 ## # ### I &num; RL (g) Le gain Av max est le gain max de la première paire différentielle et Av min est le gain max de la deuxième paire différentielle, en supposant, ce qui est le cas, que les résistances RE2 sont plus grandes que les résistances RE1. La figure 5A représente le schéma électrique équivalent de la première paire différentielle Q1, Q2, et la figure 5B représente le schéma électrique équivalent de la deuxième paire différentielle Q3, Q4. Dans ces figures VBE2 est la tension base-émetteur du transistor Q2, VBE4 la tension base-émetteur du transistor Q4, Cbc (Q5) la capacité base-collecteur du transistor Q5 et Cbc (Q6) la capacité base-collecteur du transistor Q6 ; les transistors Q5 et Q6 étant identiques, ils ont donc même capacité base-collecteur CBC. Le circuit de la figure 5A a une fréquence de coupure fca = 2#.R1.Cbc et le circuit de la figure 5B a une fréquence de coupure fcb = 2#.R2.Cbc Pour des fréquences f inférieures aux fréquences de coupure fea ou fcb, l'impédance présentées par la capacité Cbc est très élevée devant R1 ou R2 ; pour les fréquences supérieures aux fréquences de coupure, l'impédance est négligeable. Pour le circuit de la figure 5A on a donc pour f/ f@@ VS - RL = @@ VE VS RL f > fca = = 2Ga VE R1 Pour le circuit de la figure 5B on a donc pour VS RL f VE 2R2 = Gb VS RL f > fcb = = 2Gb VE R2 Les capacités parasites Cbc des transistors Q5 et Q6 sont de l'ordre de 0,3 pF, les résistances R1 et R2 ayant pour valeur : R1 = 50 ohms, R2 = t000 ohms. Avec ces valeurs, les fréquences fca et fcb ont pour valeur fca = 10 0Hz fcb = 530 MHz La fréquence fca n'est nullement gênante pour le fonctionnement du premier étage du premier amplificateur à contrôle de gain dont la bande passante est nettement inférieure à 10 GHz. La fréquence fcb, par contre peut être gênante pour un amplificateur fonctionnant à des fréquences supérieures ou immédiatement voisines. La figure 4 représente le premier étage du premier amplificateur AGC1 du circuit amplificateur de l'invention représenté figure 2. Ce premier étage, illustré par la figure 4 permet de remédier à l'inconvénient de la pointe de gain dans le premier étage de la figure 3. La figure 4 diffère de la figure 3 en ce que la deuxième paire différentielle, Q3, Q4, R2 n'est plus relié au transistor QE, générateur du pâleur cb = 2#fcb, mais à une source 4 délivrant un courant Ix constant. Le courant variable circulant dans le transistor Q6 est équitablement réparti entre les résistances de charge RL1 et RL2 par des résistances R, afin de garder une chute de tension constante à leurs bornes. Le gain total A'v est la somme des gains A'v1 de la première paire différentielle Q1, Q2 et A'v2 de la deuxième paire différentielle i3, Q4. RL. I1 RL. Ix A'v = A'v1 + A'v2 = + (10) 4 VT + 2R1.I1 4 VT + 2R2. Ix Le courant Ix étant constant, le deuxième terme de l'équation (10) est constant. Le gain total A'v varie donc de A'v1 max lorsque le courant I2 est nul, le courant I1 prenant alors la valeur I, à A'v2 max lorsque le courant Il est nul. On a donc RL. I RL. Ix A'v max = A'v1 max = + &num; 4 VT + 2R1. I 4 VT + 2R2. Iy RL @ RL. (11) 2R1 + 2R2 RL. Ix RL A'v min = A'v2 = = constante &num; (12) 4 VT + 2R2. Ix 2R2 Le gain max A'v max est légèrement différent du gain max RL RL Av max, équation (8) ; le terme étant petit devant puisque 2R2 2R1 R1 @@ R2, cette différence n'est pas gênante dans le cas d'une commande de gain asservie. Le gain minimum A'v min à la même valeur que le gain minimum Av min, équation (9), et présente donc également une pointe de gain aux fréquences élevées. Par contre le gain total A'v, équation (10) varie comme le premier terme RL. I1 puisque le premier terme 4 V T I Ri Il puisque le deuxième terme est constant. La fréquence de coupure fca de la première paire différentielle reliée au transistor Q5 n'est pas modifiée, fca = 10 GHz. Par contre, en ce qui concerne la deuxième paire différentielle reliée au transistor Q6, et en désignant par C4 la capacité parasite de la source 4, dont la valeur C4 = 0,03 pF est environ 10 fois inférieure à la capacité parasite Cbc, le pôle W cb = 2#fob est remplacé par un pôle @ cbt = 2#fcb' qui se trouve décalé d'autant vers des fréquences plus élevées puisque l'on a fcb' =# # ###### 5 0Hz (10 fois 530 MHz) au lieu de fcb = 530 MHz dans le cas de la figure 3. Ce pôle @ cb' est donc en dehors de la bande passante et n'est pas gênant pour le fonctionnement de l'amplificateur. REVENDICATIONS : 1/ Circuit amplificateur large bande à contrôle automatique de gain comportant un premier (AGC1) et un deuxième (AGC2) amplificateurs à contrôle de gain, un post amplificateur (PA) ayant une sortie directe et une sortie inversée, un premier détecteur de crête (DC1) relié à la dite sortie inversée, un deuxième détecteur de crête (DC2) relié à la dite sortie directe, un premier amplificateur (Al) ayant une première entrée reliée en sortie du premier détecteur de crête (DC1) et une deuxième entrée portée à un potentiel de référence (1'R), et une sortie délivrant un signal de contrôle de gain (VG) et reliée à une entrée de commande de gain du premier et du deuxième amplificateurs à contrôle de gain (AGCi, AGC2), et un deuxième amplificateur (A2) ayant une entrée reliée en sortie du premier détecteur de crête (DC1), une autre entrée reliée en sortie du deuxième détecteur de crête (DC2), et une sortie délivrant un signal d'équilibrage (Vo) et reliée à une entrée du premier amplificateur à contrôle de gain, caractérisé par le fait que la première entrée du premier amplificateur (A7) est reliée par une première résistance (Ra) au premier détecteur de crête (DC1) et par une deuxième résistance (Rb) au deuxième détecteur de crête (DC2). 2/ Circuit amplificateur selon la revendication 7, dans le lequel le premier amplificateur à contrôle de gain (AGC1) comporte en entrée une première différentielle (Q1, Q2), une deuxième paire différentielle (Q3, Q4) et un amplificateur différentiel (Q5, Q6) en série avec un premier générateur de courant (3), caractérisé par le fait qu'un premier transistor (Q5) de l'amplificateur différentiel est relié à la première paire différentielle (Q1, Q2), qu'un deuxième transistor (Q6) de l'amplificateur différentiel est relié par une résistance (R) à une sortie (1) commune aux première et deuxième paires différentielle et par une autre résistance (R) à une autre sortie (2) commune aux première et deuxième paires différentielles, et que la deuxième paire différentielle est reliée à un deuxième générateur de courant (4).