Brevet FR2644312A1 — publié le 19900914

Cornutateurs temporels et réseaux de communication de paquets à iode d'ache inement mixte La présente invbntion concerne de manière générale la commutation de paquets. Plus particullèrement, l'invention concerne des commutateurs temporels et des réseaux de commutation de paquets asynchrones et éventuellement synchrones. Plusieurs types de comzutateurs temporels et de réseaux de commutation de paquets sont actuellement connus. Les commutateurs dits à conversion paragonale sont parmi les plus intéressants du fait de leurs performances. Ainsi, le brevet FR-B-2538976 et la demande de brevet français NO 87-18163 du 24 décembre 1987 décrivent de tels commutateurs conçus pour fonctionner respectivement selon un mode d'acheminement de circuit virtuel et selon un mode d'autoacheminement Selon le mode d'autoachevinement, lorsqu'un paquet est transmis par un terminal source, il lui est associé une étiquette qui décrit le trajet que doit suivre le paquet à travers le réseau de commutation afin d'atteintre le terminal destinataire.Ce mode d'acheminement possède un avantage important qui est de ne pas requérir de mémoire de traduction, dite également mémoire d'aiguillage ou de commande, dans chacun des commutateurs du réseau. Les circuits de commande deviennent de ce fait cxtrêmement simples et performants. Toutefois ce mode d'acheminement est inadapté lorsque le réseau atteint une certaine extension, car la taille du champ d'étiquette par rapport à celle du champ d'information dans un paquet est alors trop importante. De plus, l'autoachealnement ne convient que pour des liaisons du type point à point et ne permet pas la diffusion d'un wême paquet selon plusieurs directions. Selon le iode d'achevinement de circuit virtuel, préalablement à la transmission d'un paquet par le terminal source, il est nécessaire d'établir le trajet que doit suivre le paquet à travers le réseau. Une unité de commande est chargée de déterminer le trajet du paquet et de "marquer" les mémoires de traduction des commutateurs du réseau qui seront traversés par le paquet. Une étiquette spécifique de circuit virtuel est associée au paquet, lors de sa transmission. Cette étiquette est ensuite traduite par chacun des commutateurs traversés. Selon ce mode d'acheminement, l'étiquette requise est de taille réduite et le paquet est diffusable à partir de chacun des commutateurs.Par contre, chaque commutateur est équipé d'une mémoire de traduction et des moyens d'accès à cette. mémoire doivent être prévus afin de permettre à l'unité de commande du réseau d'effectuer les marquages nécessaires aux communications. La présente invention vise principalement à fournir des commutateurs temporels de paquets à mode d'acheminement mixte, c' est-a-dire pouvant fonctionner selon les deux modes de circuit virtuel et d'autoacheminement, afin d'être mis en oeuvre notamment dans des réseaux locaux décentralisés. A cette fin, un commutateur temporel de paquets à mode d'acheminement mixte selon l'invention comprenant des moyens d'entrée pour détecter des paquets délivrés par des multiplex entrants et les transmettre en synchronisme, des moyens reliés aux moyens d'entrée pour multiplexer les paquets transmis par les moyens d'entrée, une mémoire tampon pour mémoriser temporairement les paquets, des moyens pour démultiplexer les paquets lus cycliquement dans la mémoire tampon et les transmettre vers des multiplex sortants, et des moyens pour traiter les paquets et commander leur commutation, est caractérisé en ce que les moyens pour traiter et commander comprennent des moyens pour détecter parmi les paquets reçus des premiers paquets acheminés selon un mode d'autoacheminement, des seconds paquets acheminés selon un mode de circuit virtuel, et des troisièmes paquets convoyant des informations d'acheminement relatives à l'acheminement des seconds paquets, des moyens pour mémoriser les informations d'acheminement convoyées par les troisièmes paquets, des premiers moyens pour commander la commutation des premiers paquets directement en fonction d'étiquettes d'autoacheminement contenues dans les premiers paquets, des seconds moyens pour commander la commutation des seconds paquets en fonction d'informations d'acheminement correspondantes adressées dans les moyens pour mémoriser par des étiquettes de circuit virtuel contenues dans les seconds paquets et pour traiter en fonction desdites informations d'acheminement correspondantes lesdites étiquettes en les remplaçant par des étiquettes sortantes de circuit virtuel ou par des étiquettes d'autoacheminement respectivement selon que les paquets commutés sont à acheminer ultérieurement en iode de circuit virtuel ou en mode d'autoacheminement. Un second objectif de l'invention est de fournir des réseaux de commutation de paquets pour la mise en oeuvre des commutateurs selon l'invention. A cette fin, un réseau selon l'invention est caractérisé en ce qu'il comprend une pluralité de commutateurs conformes à l'invention, et une unité de commande reliée aux commutateurs par des multiplex à travers lesquels sont transmis les troisièmes paquets convoyant les informations d'acheminement relatives à l'acheminement des seconds paquets. Dans un réseau selon l'invention, le mode d'autoacheminement est utilisé prioritairement jusqu'à ce que la taille de l'étiquette ne dépasse pas une taille maximale prédéterminée. De préférence, un mode d'acheminement mixte, circuit virtuel puis autoacheminement, est utilisé lorsque l'étiquette qui serait nécessaire en autoacheminement dépasse ladite taille maximale, ainsi que pour des communications incompatibles avec l'autoacheminement telles que des communications du type point à multipoints. D'autres caractéristiques et avantages de l'invention apparattront plus clairement à la lecture de la description suivante en référence aux dessins annexés correspondants dans lesquels - la Fig. 1 montre un exemple de réseau local d'entreprise pour la mise en oeuvre des commutateurs selon l'invention ; - la Fig. 2 montre la structure des paquets traités par les commutateurs 1 - la Fig. 3 montre trois types de blocs d'acheminement correspondant respectivement à des paquets acheminés selon le mode de circuit virtuel, à des paquets acheminés selon le mode d'autoacheminement, et à des paquets marqueurs convoyant des informations à écrire dans les mémoires de traduction des commutateurs ; - la Fig. 4 est un bloc-diagramme d'un commutateur selon l'invention du type à conversion paragonale de paquets ; et - la Fig. 5 est un bloc-diagramme d'un circuit de commande d'aiguillage inclus dans le commutateur de la Fig. 4. En référence à la Fig. 1, un réseau local d'entreprise à commutation répartie est par exemple constitué d'une pluralité de commutateurs N. Le réseau est extensible et a une structure a priori quelconque qui se développe au fur et à mesure de l'accroissement des besoins de l'utilisateur. Les commutateurs N sont interconnectés par des multiplex bidirectionnels Mr. D'autres multiplex bidirectionnels Mr relient des terminaux T aux commutateurs N. Une unité de commande UC est connectée à chacun des commutateurs N à travers des multiplex unidirectionnels Mc. Comme montré à la Fig. 1, un commutateur N est raccordé par exemple au maximum à trois multiplex Mr et à un multiplex Mc et est donc du type 4x4, ctest-à-dire à 4 multiplex entrants et 4 multiplex sortants. L'unité UC transmet à destination des commutateurs N des paquets marqueurs PM convoyant des informations relatives à l'acheminement de paquets de données PD. Les paquets de données PD sont transmis par des terminaux T à destination d'autres terminaux T connectés au réseau. En référence à la Fig. 2, un paquet quelconque PD ou PM est constitué de quatre blocs de 26 bits chacun, un bloc d'acheminement BA et trois blocs de données BDO à BD2. Dans un paquet marqueur PM, les blocs de données BDO à BD2 sont invalides et ne contiennent pas d'informations significatives. En référence à la Fig. 3, un bloc d'acheminement BAa de paquet de données PD acheminé en mode d'autoacheminement, un bloc d'acheminement BAv de paquet de données PI > acheminé en mode de circuit virtuel et un bloc d'acheminement BAm de paquet marqueur PM sont composés chacun de 26 bits repérés bl à b26. Un bloc BAa est montré à une première ligne de la Fig. 3. Le premier bit bl du bloc BAa est un bit d'indication de mode m qui dans ce cas est à l'état "1". Les bits b2 à b25 du bloc BAa sont à considérer par paire et supportent en totalité 12 numéros de multiplex sortant Ms et de multiplex entrant ME. Les numéros de multiplex dans le bloc BAa sont notés sous la forme MS(j) et ME(j), l'indice j variant de I à 12 et indiquant l'emplacement du numéro dans le bloc BAa. A la transmission du paquet PD par le terminal source T, le bloc BAa du paquet comprend au maximum 12 numéros de multiplex sortant MS destinés respectivement à des traitements de commutation dans 12 commutateurs que doit traverser le paquet PD. Au fur et à mesure de la progression du paquet PD à travers le réseau et à chaque traversée d'un commutateur, les numéros de multiplex sortant MS sont décalés afin qu'un commutateur recevant le paquet PD trouve toujours le numéro Ms qui lui correspond au début, j-1, du bloc d'acheminement BAa, c'est-à-dire directement après le bit d'indication de mode m. Un numéro MS traité par un commutateur n'est pas conservé dans le bloc d'acheminement BAa et le décalage des numéros MS dans le bloc BAa a pour conséquence de libérer un emplacement à la fin > j-12, du bloc. Dans cet emplacement vide, j-12, le commutateur inclus un numéro HE correspondant au multiplex entrant ayant délivré le paquet PD., Cette disposition présente l'avantage de permettre une différenciation des paquets à chaque étage de commutation du réseau et au niveau du terminal destinataire.En effet, sans cette disposition deux paquets d'origines différentes et reçus dans un commutateur par des multiplex d'entrée différents pourraient entre transmis avec des étiquettes identiques dans un même multiplex sortant, devenant ainsi indifférentiables dans les étages en aval. Un bloc BAv d'un paquet de données PD acheminé en mode de circuit virtuel est montré à une seconde ligne de la Fig. 3. Le premier bit bl du bloc BAv Cst le bit d'indication de mode m qui dans ce cas est à l'état "O". Les bits b2 à b7 correspondent à une étiquette de circuit virtuel ETv. Les bits b8 à b26 correspondent à un numéro d'identification NI du terminal source T ayant transmis le paquet. Le numéro NI est utilisé par le terminal destinataire afin d'identifier l'origine du paquet PD reçu. Un bloc BAm de paquet marqueur PM est montré à une troisième ligne de la Fig. 3. Les bits bi à b7 du bloc HA sont dans ce cas tous à l'état "O" et correspondent à un code CMr"0000000" identifiant le paquet marqueur PM. Les bits b8 à b15 et b16 à b26 correspondent respectivement à un champ d'adresse CA et à un champ d'information CI. Le champ d'adresse CA comprend une adresse de bloc de cellules de memoire AB et une adresse de cellule AC. L'adresse AB est constituée d'un numéro de multiplex entrant ME et sélectionne dans une mémoire d'aiguillage du commutateur N un bloc de cellules de mémoire correspondant au multiplex entrant ayant délivré le paquet. L'adresse AC est constituée d'une étiquette entrante de circuit virtuel ETv (e) et sélectionne une cellule de mémoire du bloc adressé par l'adresse AB dans laquelle est chargé le champ d'information CI du paquet PM. Le champ d'information CI comprend un bit d'indication de mode ms, un mot de commande de commutation MC, et une étiquette sortante de circuit virtuel ETv ou trois numéros de multiplex sortant MS(1) à MS(3). Le bit m mémorise l'état qui est à attribuer au bit m d'un paquet PD d'étiquette ETv (e) acheminé en mode de circuit virtuel, après traversée du commutateur. Dans le cas où le bit m5 est à l'étant "0", le paquet PD continue à etre acheminé en mode de circuit virtuel. Dans le cas où le bit m est à l'état "1", le mode s d'acheminement du paquet PD change après traversée du commutateur et le paquet PD est ensuite acheminé en mode d'autoacheminement. Le mot de commande de commutation MC comprend quatre bits correspondant respectivement à quatre multiplex sortants d'un commutateur N. Un bit du mot MC à l'état "I" indique que le paquet est à commuter vers le multiplex sortant correspondant. Ainsi par exemple, pour une diffusion du paquet vers tous les multiplex sortants la valeur "1111" est affectée au mot MC. Dans le cas où le bit m wltO", le paquet PD continue donc à etre acheminé en mode de circuit virtuel et l'étiquette sortante de circuit virtuel ETv est incluse dans le bloc d'acheminement BAv du paquet PD à la place de l'étiquette ETv( ), préalablement à la transmission du paquet PD vers un multiplex sortant. Dans le cas où le bit m -'^1", le mode d'acheminement du paquet PD change et les numéros de multiplex sortant MS(1), MS(2) et MS(3) sont inclus dans le bloc d'acheminement BAv du paquet PD à la place de l'étiquette ETv (e) Le bloc BAv après traitement comprend également un bit ms"l" et devient donc un bloc de type BAa. En référence à la Fig. 4, un commutateur quelconque N du réseau est de préférence du type à conversion paragonale tel que décrit dans le brevet FR-B-2538976 et comprend essentiellement une base de temps BT, un circuit de synchronisation et d'alignement CSA, une matrice de rotation d'entrée MRE, une mémoire tampon de paquets MP, un circuit d'insertion de paquet de synchronisation IPS, une matrice de rotation de sortie MURS, et un circuit de commande d'aiguillage CC. La base de temps BT produit une horloge de rythme d'octet H et une horloge 2H de fréquence double à celle de l'horloge H, des adresses d'écriture de paquet AE, et des numéros de multiplex entrant ME-OO, 01, 10 et 11 qui sont transmis cycliquement selon l'ordre ci-dessus. Un circuit d'inversion IN représenté schématiquement sous la forme d'un inverseur logique est également prévu afin de produire des numéros de multiplex sortant MS=11, 10, 01 et 00 à partir des numéros de multiplex entrant ME. Les numéros MS sont délivrés selon un ordre inverse par rapport aux numéros ME. Les horloges H et 2H sont fournies à la mémoire tampon MP et commandent le séquencement des écritures et lectures de paquets dans la mémoire tampon MP. Les adresses d'écriture de paquet AE sont délivrées cycliquement à la mémoire tampon ME et au circuit de commande d'aiguillage CC. Les numéros de multiplex 00, 01, 10 et 11 sont associés respectivement à quatre multiplex entrants BO, El, E2 et E4 et à quatre multiplex sortants SO, S1, S2 et S3, et déterminent des intervalles temporels correspondants tO à t3. Les numéros de multiplex entrant ME sont fournis au circuit de synchronisation et d'alignement CSA, à la matrice de rotation d'entrée MRE, et au circuit de commande d'aiguillage CC. Les numéros de multiplex sortant Ms sont fournis à la matrice de rotation de sortie MRS et au circuit de commande d'aiguillage CC. Les multiplex EO et (El, S1), (E2, 52) et (E3, S3), par exemple, constituent respectivement un multiplex unidirectionnel Mc relié à l'unité de commande UC et des multiplex bidirectionnels Mr reliés à d'autres commutateurs N et à des terminaux T. Le circuit CSA a pour fonction de recevoir des paquets PD et PM véhiculés sous forme série par les multiplex EO à E3, de récupérer la synchronisation, d'aligner les paquets et de les transmettre par bloc de 26 bits en parallèle à la matrice de rotation d'entrée MRE, sous la commande des numéros de multiplex entrant ME. Quatre blocs de 26 bits issus des multiplex entrants EO à E3 sont transmis par le circuit CSA vers quatre ports d'entrée CO à C3 de la matrice de rotation d'entrée MRE respectivement pendant les intervalles temporels tO à t3. La matrice de rotation d'entrée MRE réalise un cycle de O à 3 permutations circulaires et délivre les paquets sous forme diagonale par quatre ports de sorties DO à D3 à 25 sorties parallèles chacun. Un bloc d'acheminement entrant Bayez d'un paquet PD ou PM transmis par l'un des multiplex entrants est délivré par les 26 sorties du port DO en un seul intervalle temporel. Un paquet de données entrant PD composé des blocs BA(#) et BDO à BD2 est fourni en diagonale par les ports DO à D3.En supposant que le paquet PD provient du multiplex entrant EO, le bloc BA(e) est fourni par le port DO pendant l'intervalle temporel correspondant tO, le bloc BDO est fourni par le port -Dl pendant l'intervalle temporel tl, et les blocs BDI et BD2 sont fournis par les ports D2 et D3 pendant les intervalles temporels t2 et t3, respectivement. Le port DO de la matrice MRE est relié au circuit de commande d'aiguillage CC et transmet les blocs d'acheminement entrants BA(e) des paquets entrants PD ou PM. Les blocs BA sont traités par le (e) circuit de commande d'aiguillage CC qui délivre des blocs d'acheminement sortants BA (s) en réponse à la réception des blocs HA Les blocs HA ) sont appliqués à un premier port d'entrée de la mémoire tampon HP. Les ports DI, D2 et D3 de la matrice MRE sont reliés à des second, troisième et quatrième ports d'entrée de la mémoire tampon MP. La mémoire tampon MP comprend quatre sous-mémoires composées de cellules de mémoire de 26 bits, et un circuit d'adressage de lecture (non représentés). Les quatre blocs BA( ) et BDO à BD2 d'un paquet de données PD sont mémorisés sous forme diagonale respectivement dans les quatre sous-mémoires. Le bloc d'acheminement BA est mémorisé dans une cellule d'adresse AE de la première sous-mémoire ; le bloc BDO est mémorisé dans une cellule d'adresse AE+1 de la seconde sous-mémoire et les blocs BD1 et BD2 sont mémorisés dans des cellules respectivement d'adresses AE+2 et AE+3 des troisième à quatrième sous-mémoires.Le circuit d'adressage de lecture a pour fonction de produire à partir d'une adresse de lecture AL délivrée par le circuit de commande d'aiguillage CC des adresses AL+1 à AL+3. Les adresses AL, et AL+1 à AL+3 sont appliquées respectivement à des entrées d'adresses des première, et seconde à quatrième sous-mémoires pour lire un paquet sortant à transmettre vers la matrice de rotation de sortie HRS à travers le circuit d'insertion de paquet de synchronisation IPS. Le circuit d'insertion de paquet de synchronisation IPS est un circuit connu du type décrit dans le brevet FR-B-2538976 en référence aux Figs. 8, 9 et 10. Le circuit IPS reçoit le signal H et des bits d'indication de file vide FVO à FV3 délivrés en série par un circuit de files d'adresses de lecture inclus dans le circuit de commande d'aiguillage CC. Lorsque le circuit IPS reçoit un bit FVi-"i", où i est un indice compris entre O et 3, une file d'adresses de lecture FLi correspondante est vide est un intervalle temporel de paquet est disponible dans le multiplex sortant Si pour la transmission d'un paquet de synchronisation. Le circuit IPS transmet alors en diagonale un paquet de synchronisation de structure déterminée vers la matrice de rotation de sortie MRS. La matrice MRS rêalise un cycle de 3 à O permutations circulaires. Ces permutations circulaires sont réalisées dans un sens inverse à celles réalisées par la matrice de rotation d'entrée MRE afin d'obtenir une conversion paragonale inverse et de délivrer les paquets sortants sous ferme parallèle. Les paquets sortants sous forme diagonale sont délivrés par quatre ports de sortie de la mémoire tampon HP et sont fournis à travers le circuit IPS à quatre ports d'entrée FO à F3 de la matrice MRS. Quatre ports de sortie GO à G3 transmettent par bloc de 26 bits les paquets sortants respectivement vers les quatre multiplex sortants SO à S3.Des convertisseurs parallèle/série PISO à P/S3 sont intercalés respectivement entre les ports GO à G3 et les multiplex sortants SO à S3 afin de sérialiser les bits des paquets sortants. En référence à la Fig. 5, le circuit de commande d'aiguillage CC comprend essentiellement une mémoire d'aiguillage MA, trois multiplexeurs MX1, MX2 et MX3, un décodeur DEC, et le circuit de files d'adresses de lecture PAL. La mémoire d'aiguillage MA comprend une pluralité de cellules de mémoire CE organisées en quatre blocs de cellules correspondant respectivement aux quatre multiplex entrants EO à E4. Une cellule de mémoire CE est divisée en trois sous-mémoires de capacités égales à 1 bit, 4 bits et 7 bits pour mémoriser respectivement un bit d'indication de mode ms, un mot de commande de commutation MC, et une étiquette sortante de circuit virtuel ETv ) ou trois numéros de multiplex sortant Mu(1), MS(2) et MS(3). La mémoire d'aiguillage MA est commandée en écriture et lecture respectivement par des états "1" et "O" d'un signal SM produit par une porte NOR, P1, à sept entrées. Le signal SM est également fourni à une entrée de commande du multiplexeur MXl et au circuit de files d'adresses de lecture FAL. Le signal SM à l'étant "1" signale l'entrée d'un paquet marqueur PM. La porte PI reçoit en entrée les bits bl à b7 du bloc d'acheminement entrant BA(e) Lorsque le paquet entrant est un paquet marqueur PM, le bloc BA( )-BAm, les bits bl à b7 supportent le code CM="0000000" et la porte PI délivre le signal Su="1". La mémoire MA est alors sélectionnée en écriture. Dans tout autre cas, le signal SM est à l'étant "0" et la mémoire MA est sélectionnée en lecture. A des premières entrées sélectionnées par le signal SM="l", le multiplexeur MXI reçoit les bits b8 à bl5 du bloc d'acheminement entrant BA(e) A des seconde entrées sélectionnées par le signal SMP"O", le multiplexeur MXI reçoit en parallèle le numéro de multiplex entrant ME fourni à la base de temps BT et les bits b2 à b7 du bloc BA(e) Lorsque le paquet entrant est un paquet marqueur PM, SM-"l" et BA(e)=BAm, et une cellule CE de la mémoire MA est adressée en écriture à travers le multiplexeur MXI par l'étiquette ETv et le numéro de multiplex ME contenu dans le champ CA du bloc BA (e) -BAm, et le champ CI du bloc BA (#) -BAm est alors chargé dans ladite cellule CE. Lorsque le paquet entrant est un paquet de données PD acheminé selon le mode de circuit virtuel, le numéro de multiplex entrant ME fourni par la base de temps BT et l'étiquette de circuit virtuel ETv convoyée par les bits b2 à b7 du bloc BA (e) -BAv adressent en lecture une cellule CE de la mémoire MA. La cellule CE adressée en lecture délivre en réponse le bit d'acheminement ms, le mot de commande de commutation MC, et l'étiquette ETv ou les numéros de multiplex sortant MS(1), MS(2) et MS(3). Le bit m et l'étiquette s ETv (s) ou les numéros MS (1), MS(2) et MS(3) sont appliqués à des premières entrées du multiplexeur MX2. Le mot de commande de commutation MC est appliqué à des premières entrées du multiplexeur MX3. Les multiplexeurs HX2 et MX3 sont commandés par le bit m du bloc d'acheminement entrant BA(e) -BAv ou BA (e) -BAi. Le bit m aux états "O" et "1" sélectionne respectivement les premières et des secondes entrées des multiplexeurs M(2 et NX3. Min de produire un bloc d'acheminement sortant BAV BA (e) -BAv qui y sont appliqués en parallèle avec le bit m et s l'étiquette ETv ou les numéros MS(1), MS(2) et MS(3) délivrés par la mémoire MA. Les bits b8 à b25 convoient le numéro d'identification de terminal NI.A ses secondes entrées, le multiplexeur MX2 reçoit les informations nécessaires pour produire un bloc d'acheminement sortant BAs ) correspondant à un paquet PD acheminé selon le mode d'autoacheminement, c' est-e-dire le bit m convoyé par le bit bl du bloc BA( )-BAa, les bits b4 à b23 du bloc BA(e)-BAa convoyant les numéros de multiplex MS(2), MS(3)... etc..., et le numéro de multiplex entrant ME délivré par la base de temps BT. Dans le cas d'un paquet entrant PD acheminé en mode d'autoacheminement, BA (e) -BAs, les secondes entrées du multiplexeur MX3 reçoivent, a travers le décodeur DEC, le premier numéro de multiplex sortant MS(1) contenu dans le bloc BA (e) -BAa. L'information contenue dans le mot Mu(1) est décodée sur quatre fils reliés aux secondes entrées du multiplexeur MX3. Le multiplexeur MX3 fournit en sortie quatre signaux SSO à SS3 pour sélectionner en écriture respectivement quatre files F10 à FL3 du circuit FAL. Outre les files n0 à FL3, le circuit FAL comprend également un multiplexeur MX4. Les files n0 à FL3 sont respectivement associées aux multiplex sortants SO à S3. Elles reçoivent toutes en entrée les adresses d'écriture AE fournies par la base de temps BT. Le signal SSi à l'état "1" sélectionne la file FLi correspondant au multiplex sortant Si. L'adresse d'écriture AE appliquée en entrée des files n0 à FL3 est chargée dans les files F1 sélectionnées par les signaux SSO à SS3.Le signal SM à l'étant "1" ferme les entrées des files n0 à FL3. Ainsi lorsque le paquet entrant est un paquet marqueur PM, SM= "1", aucune adresse AE n'est écrite dans les files FLO à FL3 et le paquet PM n'est pas commuté vers les multiplex sortants SO à S3. Les files n0 à FL3 fournissent en sortie des adresses de lecture At et des bits d'indication de file vide FVO à FV3 qui sont appliqués à des ports d'entrée correspondants du multiplexeur MX4. Le multiplexeur MX4 est commandé par les numéros de multiplex sortant MS fournis par la base de temps BT. Les adresses de lecture AL et les bits FVO à FV3 sont multiplexés et fournis respectivement à la mémoire tampon de paquets MP et au circuit d'insertion de paquets de synchronisation. REVENDICATIONS 1 - Commutateur temporel de paquets à mode d'acheminement mixte comprenant des moyens d'entrée (CSA) pour détecter des paquets (PD, PM) délivrés par des multiplex entrants (EO à E3) et les transmettre cn synchronisme, des moyens (MRE) reliés aux moyens d'entrée (CSA) pour multiplexer les paquets (PD, PM) transmis par les moyens d'entrée (CSA), une mémoire tampon (MP) pour mémoriser temporairement les paquets (PD, PM), des moyens (MRS) pour démultiplexer les paquets (PD, PM) lus cycliquement dans la mémoire tampon (MP) et les transmettre vers des multiplex sortants (SO à S3), et des moyens (CC) pour traiter les paquets et commander leur commutation, caractérisé en ce que les moyens pour traiter et commander (CC) comprennent des moyens (P1, Mxl à MX3) pour détecter parmi les paquets reçus (PI > , PM) des premiers paquets (PD, m-"l") acheminés selon un iode d'autoacheminement, des seconds paquets (PD, m-"O") acheminés selon un iode de circuit virtuel, et des troisièmes paquets (PM) convoyant des informations d'acheminement (CA, CI) relatives à l'acheminement des seconds paquets (PD, m-"0"), des moyens (MA) pour mémoriser les informations d'acheminement (CA, CI) convoyées par les troisièmes paquets (PM), des premiers moyens (EX2, MX3, FAL) pour commander la commutation des premiers paquets (PD, m-"l") directement en fonction d'étiquettes d'autoacheminement (MS(1)) contenues dans les premiers paquets (PI > , m-"i"), des seconds moyens (MXI, MA, MX2, MX3, FAL) pour commander la commutation des seconds paquets (PD, m-"O") en fonction d'informations d'acheminement correspondantes (CI) adressées dans les moyens pour mémoriser (MA) par des étiquettes de circuit virtuel (ETv) contenues dans les seconds paquets (PD, m-"O") et pour traiter en fonction desdites informations d'acheminement correspondantes (CI) lesdites étiquettes (ETv) en les remplaçant par des étiquettes sortantes de circuit virtuel (ETvs) ou par des étiquettes d'autoacheminement (MS(1) à MS(3)) respectivement selon que les paquets commutés sont à acheminer ultérieurement en mode de circuit virtuel (mS-=") ou en mode d'autoacbeminement (m -"1"), 2 - Commutateur conforme à la revendication 1 caractérisé en ce que les moyens pour mémoriser comprennent une mémoire (MA) organisée en blocs de cellules de mémoire associés respectivement aux multiplex entrants (EO à E3), lesdits blocs de cellules étant sélectionnés en écriture par des numéros de multiplex (ABtME) contenus dans les troisièmes paquets et en lecture par des numéros de multiplex (ME) délivrés cycliquement par une base de temps (BT) incluse dans le commutateur, et des cellules étant adressées dans les blocs par des étiquettes de circuit virtuel (AC=ETv( ), ETv) contenues dans les paquets (PD, m="O", PM), 3 - Commutateur conforme à la revendication 1 ou 2 caractérisé en ce que les moyens pour traiter et commander (CC) comprennent également des moyens pour traiter l'étiquette d'autoacheminement (MS(I) à MS(12)) d'un premier paquet en éliminant de ladite étiquette des informations utilisées (MS(l)), en décalant les bits de l'étiquette de manière à positionner à un emplacement prédéterminé d'autres informations (MS(2)) à utiliser dans un autre commutateur situé en aval dans un réseau de commutation de paquets, et en insérant dans un emplacement libre de l'étiquette une information supplémentaire (ME(1Z)) relative à la provenance (EO à E3) paquet. 4 - Commutateur conforme à l'une quelconque des revendications I à 3, caractérisé en ce que les moyens pour multiplexer comprennent des moyens (MRE) pour réaliser une conversion paragonale des paquets entrants (PD, PM) transmis par les moyens d'entrée (CSA), et en ce que les moyens pour démultiplexer et transmettre comprennent des moyens (MRS) pour réaliser une conversion des paquets (PD, PM) lus dans la mémoire tampon (MP) inverse de la conversion paragonale dans les moyens pour multiplexer. 5 - Un réseau de commutation de paquets caractérisé en ce qu'il comprend une pluralité de commutateurs conformes à l'une quelconque des revendications 1 à 4, et une unité de commande (UC) reliée aux commutateurs par des multiplex à travers lesquels sont transmis les troisièmes paquets (PM) convoyant les informations d'acheminement relatives à l'acheminement des seconds paquets (PD,