Brevet FR2631167A1 — publié le 19891110

:1 La présente invention concerne la protection des circuits intégrés contre les décharges électrostatiques. Une décharge électrostatique est un phénomène dans lequel une charge statique accumulée, produite par exemple par friction, est appliquée à un objet. Lorsque l'objet est un circuit intégré (CI), des parties du dispositif peuvent être endommagées de façon permanente. Du fait qu'une déchar- ge électrostatique peut produire des impulsions de plusieurs milliers de volts, le dommage, qui correspond souvent à la décharge d'une capacité de plusieurs dizaines de picofarads, peut être étonnamment élevé. Lorsqu'on teste la tolérance d'un CI vis-à-vis des décharges électrostatiques, il est courant de charger un condensateur de 150 pF à une tension variable et commandée (de façon caractéristique 1 à 2 kilo- volts), et de connecter ensuite ce condensateur par une ré- sistance de 1,5 kfL aux diverses broches du CI. Les broches d'entrée/sortie de signal sont de façon caractéristique les plus sensibles à l'endommagement par des décharges électro- statiques. On augmente progressivement la charge du conden- sateur jusqu'à ce qu'un dommage apparaisse, et on note le niveau. On peut ensuite caractériser la résistance aux dé- charges électrostatiques par la valeur la plus élevée de la tension de charge que le CI peut supporter sans être dété- rioré. En ce qui concerne ce qui peut se produire en cas d'endommagement, il peut apparaitre plusieurs mécanismes de défaillance. L'énergie de la décharge peut faire fondre le silicium dans lequel le CI est fabriqué. Elle peut également percer l'isolation en dioxyde de silicium. Dans ce cas, il est très probable que l'oxyde de grille d'un transistor métaloxyde-semiconducteur -(MOS) sera percé en premier, du fait que cet oxyde est le plus mince dans le CI. L'énergie de la décharge peut en outre provoquer la fusion du métal d'interconnexion, consistant en aluminium, ou l'évaporation de conducteurs en silicium polycristallin. Les actions ci- dessus détruisent habituellement le CI. Cependant, à des ni- veaux inférieurs de décharge électrostatique, des jonctions PN peuvent être endommagées au point que des courants de fuite peuvent augmenter jusqu'à un niveau inacceptable. Les limites de décharge électrostatique sont donc liées à des niveaux de performances acceptables. La figure 1 montre une porte ou un circuit inver- seur MOS complémentaire (CMOS) d'un type protégé. On trouve couramment un tel circuit dans les dispositifs du commerce de la série 74HC. La porte 9 est alimentée par des bornes d'alimentation 10 et 11 qui correspondent respectivement à +Vcc et à la masse. Un signal qui est appliqué sur la borne d'entrée 12 apparaît inversé sur la borne de sortie 13. Un transistor à canal P 14 connecté à un transistor à canal N 15 forme un inverseur CMOS. Les grilles des transistors 14 et 15 sont protégées par des éléments 16-22. La résistance 16 est habituellement une résistance en silicium polycris- tallin ayant une valeur caractéristique d'environ 200.ohms. La diode 17 forme un circuit de limitation et elle conduit lorsque la borne d'entrée 12 est forcée à un potentiel su- périeur d'une chute de diode au potentiel présent sur la li- gne +Vcc. Par conséquent, si on suppose que la tension VCC est de 5 volts, la diode 17 limitera l'extrémité droite de la résistance 16 à un niveau d'environ 5,6 volts (à 300 K). La résistance 18 est en réalité une résistance diffusée qui forme la cathode de la diode 19. La diode 19 sera conduc- trice et limitera le niveau des grilles d'entrée lorsque la borne 12 sera forcée à un niveau d'une chute de diode au- dessous de la masse. Les grilles sont donc également limi- tées à environ -0,6 volt (à 300 K). Les niveaux de limitation ci-dessus sont suffi- samment bas pour que les grilles des transistors 14 et 15 soient complètement protégées. Les éléments 20-22 procurent la protection qui est associée à la borne de sortie 13. Lorsque la borne de sortie 13 est forcée à un niveau supérieur d'une chute de diode au potentiel de la ligne +Vcc, la diode 20 devient con- ductrice et limite le niveau de la sortie. Lorsque la borne 13 est forcée à un niveau inférieur d'une chute de diode au niveau de la masse, la diode 21 devient conductrice et limite l'excursion à environ -0,6 volt (à 300 K). La diode 22 est présente dans le but de limiter l'application d'un potentiel inverse entre les bornes 10 et 11. Elle conduit lorsque le potentiel inverse dépasse environ 0,6 volt (à 300 K). Dans le fonctionnement normal du circuit, les po- tentiels qui sont appliqués polarisent en inverse les diodes 17, 19 et 20, 22. Dans cet état, l'action de shunt que pro- duisent les diodes est négligeable. Le circuit de la figure 1 assure la protection contre des décharges électrostatiques jusqu'à plus de 2000 volts, lorsqu'on utilise le test décrit ci-dessus. Un autre circuit de protection de grilles bien connu est décrit dans le brevet des E.U.A. n0 27 972 délivré à Borror et col. Dans les modes de réalisation qui sont dé- crits, un transistor à canal P est employé pour protéger un transistor fonctionnel à canal P. Une alimentation -VDD est donc utilisée, avec la borne + de l'alimentation connectée à la masse. Dans un mode de réalisation (figure 1), un tran- sistor à effet de champ classique est connecté à la manière d'une résistance série entre la borne d'entrée et la grille protégée. La diode qui est formée par la source du transistor à effet de champ apparaît entre la borne d'entrée et la mas- se. La grille de ce dispositif est connectée à VDD, de façon à être normalement polarisée dans un état fortement conduc- teur, ce qui fait que ce dispositif se comporte comme une résistance de valeur relativement faible. Lorsque la borne d'entrée est forcée à un niveau inférieur d'une chute de diode au niveau de la masse, la diode associée au transistor à effet de champ exerce une limitation. Lorsque la borne d'entrée est forcée dans une plage d'une tension de seuil au-dessus de VDD, le transistor est bloqué de façon à décon- necter l'entrée vis-à-vis de la grille protégée. Dans le second mode de réalisation (figure 2), un transistor à effet de champ shunt est employé avec une ré- sistance de chute de tension connectée en série. Le transis- tor à effet de champ shunt utilise un oxyde de grille épais et son drain est connecté à sa grille. Une telle structure a une tension de seuil qui est supérieure à celle du transis- tor MOS protégé (qui a un oxyde mince), mais le seuil sera toujours très inférieur à la tension de rupture de l'oxyde mince. Par conséquent, lorsqu'une tension élevée est appli- quée à la borne d'entrée, le transistor à effet de champ à oxyde épais est débloqué et conduit, et une chute de la ten- sion se produit aux bornes de la résistance série. Dans le fonctionnement normal du circuit, le transistor à effet de champ à oxyde épais sera bloqué et n'aura donc aucun effet. Comme on peut le voir dans les exemples précités de l'art antérieur, les potentiels de limitation ne sont pas symétriques. Cette condition estaggravée lorsqu'une ten- sion de polarisation est présente sur les bornes d'alimenta- tion. Il serait souhaitable de prévoir un circuit de protec- tion qui soit symétrique et soit indépendant de la tension d'alimentation. Un but de l'invention est de procurer un circuit de protection contre les décharges électrostatiques qui ait une réponse symétrique qui soit indépendante de la tension d'alimentation. Un autre but de l'invention est de procurer un circuit de protection contre les décharges électrostatiques qui ne dégrade pas les performances normales du circuit protégé. Ces buts ainsi que d'autres sont atteints de la manière suivante. Le circuit comprend trois transistors à effet de champ MOS du même type de conductivité qui sont de préférence fabriqués dans un substrat commun. Le caisson P pourrait être un substrat approprié dans une structure CMOS. La grille et le drain du premier transistor sont connectés au circuit à protéger, et sa source est reliée à la masse. La grille et le drain du second transistor sont reliés à la mas- se et sa source est connectée au circuit à protéger. La sour- ce du troisième transistor est reliée à la masse, sa grille- est connectée au circuit à protéger, et son drain est connec- té au substrat commun. Les trois transistors utilisent un oxyde épais (ou oxyde de champ) sous leur grille, de façon à avoir des tensions de seuil relativement élevées. Par consé- quent, dans les conditions de circuit habituelles, les trois dispositifs seront bloqués et il n'y aura que peu ou pas d'effet sur le circuit à protéger. En supposant qu'il s'agisse de transistors à canal N, lorsque la ligne d'entrée devient positive au point que son potentiel dépasse le seuil des transistors, le premier transistor devient conducteur. Sa conduction limite au poten- tiel de seuil le niveau sur la ligne du circuit protégé. On notera que lorsque le premier transistor conduit, le troi- sième transistor conduit également et sa conduction force le potentiel du substrat à un niveau proche de la masse. Ceci garantit que le premier transistor reste conducteur aussi longtemps que la tension d'entrée dépasse la tension de seuil, Lorsque la ligne d'tentrée devient négative par rapport à la valeur de seuil, elle tire la source du second transistor au-dessous de la masse, ce. qui fait que ce dernier devient conducteur et conduit vers la masse la charge qui est présente sur la ligne d'entrée. Lorsque la ligne d'entrée devient négative, la diode source-substrat dans le second transistor est polarisée en sens direct, ce qui fait que le substrat commun est tiré dans une plage d'une chute de ten- sion de diode par rapport à la tension de la ligne. Cette action applique une polarisation inverse au substrat, ce qui fait que les premier et troisième transistors restent bloqués et la tension de seuil du second transistor est maintenue à sa valeur normale. La description qui précède montre clairement que les premier et troisième transistors conduisent les courants de décharge et doivent donc être relativement grands. Le troisième transistor peut être relativement petit, du fait qu'il n'est employé que pour limiter le niveau du substrat. ÀL!invention sera mieux comprise à la lecture de la description détaillée qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la des- cription se réfère aux dessins annexés sur lesquels: La figure 1 est un schéma d'un circuit de protec- tion bien connu. La figure 2 est un schéma du circuit de l'inven- tion. La figure 3 est une coupe d'une section d'une tranche de semiconducteur, montrant comment sont formés les éléments du circuit de la figure 2. La figure 4 est un schéma du transistor bipolaire parasite qui est présent dans la structure de la figure 3. La figure 2 est un schéma du circuit de l'inven- tion. Trois transistors métal-oxyde-semiconducteur (MOS) à canal N, 24-26, sont fabriqués dans un substrat commun, comme représenté sur la figure 3. Le substrat représenté est un caisson P 28 dans une tranche de type N 29, comme il est habituel dans des structures CMOS. Une diffusion N+ 30 éta- blit un contact ohmique avec la tranche 29 et est ramenée vers +Vcc pour la polarisation. Une diffusion P+ 31 forme un contact ohmique avec le caisson P 28, et elle comprend un noeud de circuit 27 qui est le substrat commun ou la conne- xion de grille arrière pour les transistors. Sur la figure 3, les interconnexions métalliques du CI sont représentées schématiquement, de même que les connexions de grille. La grille et le drain du transistor 24, ainsi que la grille du transistor 26 et la source du transistor 25, 2631 167 sont connectés à la ligne protégée, qui est reliée au circuit protégé. Les sources des transistors 24 et 26, ainsi que la grille et le drain du transistor 25, sont ramenés à la masse. Le drain du transistor 26 est connecté au noeud de circuit 27, qui est le substrat commun ou la connexion de grille arrière. Bien que ceci ne soit pas représenté, il faut noter que les grilles des transistors sont séparées du semiconduc- teur par un oxyde épais ou oxyde de champ. Du fait qu'un tel oxyde mesure de façon caractéristique environ un micron d'épaisseur, les transistors qui sont représentés auront un seuil (VT) d'environ 20 volts. Lorsqu'une décharge électrostatique est présente et lorsque la borne 12 reçoit une impulsion positive, les tran- sistors 24 et 26 deviennent conducteurs lorsque leur tension grillesource dépasse environ 20 volts. Lorsque le transistor 26 devient conducteur, son drain tire le noeud 27 au voisina- ge du potentiel de la masse. Lorsque le transistor 24 conduit, il conduit la charge électrostatique vers la masse, ce qui la dissipe. Lorsque le potentiel de décharge électrostatique est négatif, le signal d'entrée tire la borne 12 au-dessous du niveau de la masse, et la source du transistor 25 est né- gative par rapport à sa grille. Lorsque la source tombe à environ -20 volts, le transistor 25 conduit la charge élec- trostatique vers la masse, ce qui a pour effet de la dissiper. Pour cette décharge électrostatique négative, on peut voir que la diode qui est formée entre la source du transistor 25 et le substrat constitué par le caisson P, est polarisée en sens direct. Par conséquent, avec l'excursion négative de la décharge électrostatique, cette diode polarisée en sens di- rect tire le noeud 27 vers un niveau inférieur d'une chute de diode au niveau de la ligne du dispositif protégé. Cette action évite l'effet de substrat dans le transistor 25. Lorsque le potentiel de la décharge électrostati- que, qu'il soit positif ou négatif, tombe au-dessous d'envi- ron 20 volts, tous les transistors sont au-dessous du seuil et sont donc bloqués. Par conséquent, dans les conditions de fonctionnement normales, le circuit de protection n'a aucun effet défavorable sur le fonctionnement du circuit protégé. Il faut noter que bien qu'on ait décrit un mode de réalisation CMOS à caisson P, on pourrait employer la struc- ture complémentaire. Dans ce mode de réalisation, une tranche de type P contiendrait un substrat consistant en un caisson N, et des transistors à canal P formes dans ce caisson. On rencontre cette configuration dans l'utilisation de structu- res CMOS à caisson N. Si on utilisait cette forme, les pola- rités des bornes +Vcc et de masse seraient inversées. Le fonctionnement du circuit serait le même, mais les polarités de conduction seraient inversées. La structure de l'invention présente un avantage qui n'est pas évident et qu'on montrera en se référant à la figure 4. Un transistor bipolaire parasite 33 est représenté sur cette figure. L'émetteur est constitué par les sources des transistors 24 et 26, en parallèle sur le drain du tran- sistor 25. La base est le substrat 28 consistant en un cais- son P. qui est connecté au noeud 27. Un collecteur latéral 34 est formé respectivement par le drain et la source des transistors 24 et 25, et ce drain est connecté à la borne d'entrée 12 par l'intermédiaire de la résistance 16. Le col- lecteur 35 est le collecteur du transistor parasite vertical dans lequel la jonction entre la tranche et le substrat for- mé par le caisson P. se comporte comme un collecteur. Ce collecteur est connecté à +Vcc qui procure une polarisation inverse. Le collecteur 36 est le drain du transistor 26 qui est connecté à la base ou au substrat consistant en un cais- son P, au noeud 27. La source de courant 37 représente le courant de fuite IL qui circule à travers la jonction PN po- larisée en inverse, du fait de la présence de +Vcc. En l'absence du collecteur 36, ce courant de base ferait circu- ler dans le collecteur 34 un courant égal à la valeur du courant IL multipliée.par le bêta du transistor latéral para- site. Ce courant de fuite augmenté pourrait être notable. Ce- pendant, I-L circulera dans une large mesure dans le collec- teur 36 qui remplira la fonction d'un shunt. Ceci réduira le courant de fuite circulant dans le collecteur 34 à une valeur qui est déterminée par le rapport des tailles des collecteurs 34 et 36. Le courant de fuite qui affecte la borne d'entrée ne sera donc qu'un petit nombre de fois supérieur à IL, au lieu de s'élever jusqu'à cent à deux cents fois IL- Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit intégré à semiconducteurs comportant des premier, second et troisième transistors MOS (24, 25, 26) formés dans un substrat commun (28) , et comportant chacun des électrodes individuelles de source, de drain et de grille, ces transistors MOS étant interconnectés de façon à assurer une protection contre les décharges électrostatiques entre une ligne de signal et une ligne de référence commune, carac- térisé en ce que cette interconnexion comprend: des moyens qui connectent la ligne de signal, la grille et le drain du premier transistor MOS (24), la source du second transistor (25), et la grille du troisième transistor (26); des moyens qui connectent en commun la ligne de référence, les sources des premier et troisième transistors MOS (24, 26) et le drain et la grille du second transmistor MOS (25); et des moyens (27) qui connectent le drain du troisième transistor MOS (26) au substrat commun ( 28). 2. Circuit intégré selon la revendication 1, ca- ractérisé en ce que les premier, second et troisième tran- sistors MOS (24, 25, 26) sont des dispositifs CMOS à canal N qui sont fabriqués dans un substrat consistant en un cais- son P commun (28). 3. Circuit intégré selon la revendication 1, ca- ractérisé en ce que les premier, second et troisième tran- sistors MOS (24, 25, 26) sont des dispositifs CMOS à canal P qui sont fabriqués dans un substrat consistant en un cais- son N commun. 4. Circuit intégré selon la revendication 1, ca- ractérisé en ce que chacun des premier, second et troisième transistors MOS (24, 25, 26) comporte une électrode de gril- le qui se trouve sur un oxyde de grille ayant une épaisseur approximativement égale à celle de l'oxyde de champ du cir- cuit intégré.