Brevet FR2633052A1 — publié le 19891222

_ 1-_ Description "Circuit comparateur synchronisé' L'invention concerne un circuit comparateur syn- chronisé, pour comparer une tension d'entrée analogique VIN; à une tension de référence analogique VREF, formé de transistors à effet de champ, comprenant d'une part un étage d'acquisition formé d'une première paire différentielle de transistors, sur les grilles desquels sont appliquées respectivement les tensions d'entrées VIN et VREF, et comprenant d'autre part, relié à l'étage d'acquisition par des charges résistives, un étage mémoire formé d'une seconde et d'une troisième paire différentielle de transistors,-montées en parallèle, la seconde paire différentielle étant montée en bascule bistable et les grilles couplées des transistors de.la troisième paire différentielle recevant un signal d'horloge C, les signaux de sortie Q et Q' de l'étage mémoire étant disponibles sur les drains couplés en croix avec les grilles des transistors de la bascule-bistable. L'invention trouve son application dans la réali- sation d'un convertisseur analogique-numérique dit parallèle dans lequel le signal d'entrée analogique est amené aux entrées de plusieurs circuits comparateurs parallèles pour obtenir un signal de sortie numérique, circuits dans lesquels cette tensiond.'entrée est comparée avec une tension de réfé- rence qui est différente pour chaque circuit comparateur. Les signaux de sortie des circuits comparateurs sont'convertis en un signal de sortie numérique à l'aide d'un dispositif de dé- codage. Le-comparateur synchronisé utiiisé dans de tels compa- rateurs analogiques parallèles présente er général une struc- ture comme décrite dans le préambule. Un tel circuit est connu entre autres de la de- mande de brevet européen N 85 201742.5. - 2 - Cette demande décrit un comparateur de tensions, réalisé à l'aide de transistors dotés chacun d'une borne de commande, d'une première borne principale et d'une seconde borne principale, ce comparateur comprenant: un étage d'acquisition servant à comparer une tension d'entrée analogique (VIN) à une tension de référence analogique (VREF) et à fournir le résultat de la comparaison sous forme d'un signal intermédiaire (VM) et de son complé- mentaire (VM), cet étage incluant deux transistors formant une première paire différentielle, la tension d'entrée (VIN) et la tension de référence (VREF) étant appliquées respecti- vement sur les bornes de commande de ces transistors dont les premières bornes principales-présentent un point de connexion servant à amener un courant de réglage, et dont les secondes bornes principales sont couplées chacune par l'intermédiaire d'une charge résistive à une première borne d'alimentation continue (VDD) et fournissent respectivement le signal in- termédiaire et son complémentaire; - un étage mémoire couplé à l'étage d'acquisition, servant à produire les états logiques déterminés par les si- gnaux issus des étages d'acquisition, cet étage mémoire in- cluant deux transistors formant une deuxième paire différen- tielle montée en bascule bistable, les signaux issus de cha- cune des branches de l'étage d'acquisition étant appliqués respectivement sur les bornes de commande de ces transistors dont les premières bornes principales présentent un point de connexion et dont les secondes bornes principales sont cou- plées en croix aux bornes de commande des transistors de la deuxième paire, ces derniers points de connexion constituant les sorties de cet étage mémoire. Le circuit comparateur connu de l'état de la technique fonctionne en deux temps. Dans un premier temps on a acquisition de l'information par la première paire différen- tielle. Cette acquisition se fait sur le drain des transistors de la première paire différentielle et lorsque le signal --3- d'horloge est à l'état haut. A ce moment là, les sorties de l'étage mémoire, qui sont disponibles sur les grilles des transistors de la bascule bistable et qui constituent les sorties du compara- teur, apparaissent comme des signaux dont les états sont tous les deux proches de zéro; Dans un second temps, lorsque le signal d'horloge repasse à l'état bas ou zéro, on a la fonction de décision et de mémorisation, c'est-à-dire que les signaux disponibles sur les grilles de la bascule bistable.et.qui étaient précédemment proches de zéro tous les deux, deviennent alors complémen- taires. Ainsi, chaque fois que le signal d'horloge està l'état haut, les sorties du comparateur passent toutes les deux par un état proche de zéro, etr à ce moment là, ces sor- ties ne fournissent pas d'information. Il est connu de l'état de la technique, par le brevet cité, de résoudre ce problème en faisant appel à une structure maitre-esclave, c'est-à-dire en associant deux comparateurs tels que décrits plus haut. Cette structure permet la mémorisation de l'information durant les phases d'acquisition. Mais cette structure connue nécessite un grand nombre de composants, ce qui constitue un désavantage lorsque l'on recherche l'intégration à grande échelle. D'autre part, cette solution nécessite aussi l'utilisation d'un signal d'horloge complémentaire, ce qui est toujours difficile à réaliser si l'on veut obtenir un signal rigoureusement complémentaire. La présente invention propose un circuit qui per- met de mémoriser l'information, tout en évitant les inconvé- nients d'un système maitre-esclave. Selon l'invention ce but est atteint au moyen d'un circuit comparateur tel que défini dant le préambule de la première revendication et en outre caractérisé en ce qu'il - 4 - comporte des moyens pour effectuer lors de la période d'acqui- sition et de manière asynchrone la transformation de l'opéra- tion de passage simultané à l'état zéro des signaux dispo- nibles sur les grilles et drains couplés en croix des transis- tors de la bascule bistable en une opération de non passage simultané à l'état zéro de ces signaux, pour fournir des si- gnaux de sortie du comparateur conservant l'information de l'état précédent. Dans une mise en oeuvre de l'invention, ces moyens pour effectuer cette opération de manière asynchrone consis- tent en un circuit de mise en forme des signaux de sortie de l'étage mémoire, fournissant des signaux qui atteignent simul- tanément un état exactement zéro dans la période d'acquisi- tion, et en un circuit de bascule du type dit R-S aux entrées duquel ces signaux sont appliqués et qui fournit des signaux complémentaires conservant, mémorisée, l'information de l'état précédent et constituant les signaux de sortie du comparateur. Dans une mise en oeuvre, le circuit de mise en forme des signaux comprend deux séries de chacune deux étages inverseurs en cascade appliquées respectivement sur le premier et sur le second signal de sortie de l'étage mémoire. Dans une mise en oeuvre particulière, chaque étage inverseur du circuit de mise en forme des signaux est formé par un transistor à effet de champ dont la source est reliée à la masse, dont le drain est relié à une tension d'alimentation continue VDD à travers une charge résistive et dont la grille reçoit le signal à mettre en forme. Dans une mise en oeuvre particulière, la bascule de type R-S est constituée de deux groupes de chacun deux transistors à effet de champ en parallèle, dont les sources couplées sont reliées à la masse et dont les drains couplés sont reliés à la tension d'alimentation continue VDD à tra- vers une charge résistive, les grilles desdits premiers tran- sistors de chaque groupe recevant les signaux issus du circuit de mise en forme, les sorties du comparateur étant disponibles 2633052- -5- sur les drains couplés des transistors à chaque groupe et appliquées en croix sur les grilles desdits seconds transis- tors de chaque groupe. Dans une mise en oeuvre -particulière, les transis- tors des première, deuxième et troisième paires différen- tielles sont reliés à l'alimentation continue VDD à travers des charges résistives. Dans une mise en oeuvre particulière, les sources couplées des transistors de la première paire différentielle sont reliées à un transistor à effet de-champ monté en source de courant et commandé par un signal choisi entre le signal d'horloge qui commande la.troisième paire différentielle et un - signal d'une seconde alimentation continue VB. L'invention sera mieux comprise au moyen de la description suivante illustrée par les figures annexées parmi lesquelles: - la figure 1 représente schématiquement le cir- cuit selon l'invention; - la figure 2 représente le séquencement des si- gnaux en jeuzdans le circuit de la figure 1; - la figure 3 montre un circuit convertisseur-ana- logique numérique réalisé au moyen de comparateurs selon l'in- vention. Tel que représenté sur la figure 1, le circuit selon l'invention comporte trois parties Pl, P2, P3 qui coopèrent pour obtenir le résultat recherché, à savoir, la comparaison entre deux signaux d'entrée analogiques VIN et VREF à l'aide d'un circuit: - comprenant peu de composants, - fonctionnant au moyen d'un seul signal d'horloge de fréquence élevée, - présentant une faible consommation, - permettant d'obtenir en sortie des signaux qui conservent, à chaque changement d'état de l'horloge, l'infor- mation acquise lors de l'état précédent. -6- Dans la mise en oeuvre de l'invention, représentée sur la figure 1, le comparateur synchronisé est avantageu- sement réalisé à l'aide de transistors à effet de champ à en- richissement, par exemple en arséniure de gallium, transistors dont la tension de pincement VT > 0 entraîne qu'ils sont normalement pincés en l'absence de signal grille-source. La première partie P1 du circuit représenté sur la figure 1, est un circuit comparateur formé d'un étage d'acqui- sition suivi d'un étage mémoire. L'étage d'acquisition, est, de façon déjà connue, formé de deux transistors à effet de champ T1 et T2, couplés par leurs sources pour former une première paire différen- tielle. Les sources couplées au noeud 3 sont reliées au drain d'un transistor monté en source de courant T3. Ce transistor. T3 dont la source est reliée à la masse, est commandé soit par un signal d'horloge C, soit par une tension d'alimentation continue B. L'un des transistors de l'étage d'acquisition, par exemple T1, reçoit sur sa grille le signal analogique VIN à comparer avec le signal de référence VREF qui est appliqué sur la grille du second transistor T2 de la première pa.ire différentielle. Les drains des transistors T1 et T2 de l'étage d'acquisition sont reliés à une tension d'alimentation con- tinue VDD à travers des charges R1 et R2 respectivement, qui peuvent être par exemple des charges résistives. L'étage mémoire est constitué d'abord, pour former une bascule bistable, d'une dite seconde paire différentielle de transistors T5 et T6, couplés par leurs sources, lesquelles sont reliées directement à la masse au noeud 9. Les grilles des transistors T5 et T6 de cette se- conde paire différentielle reçoivent respectivement, à travers des charges résistives R'1 et R'2, les signaux de drain des transistors T1 et t2 de la première paire différentielle, aux noeuds 5 et 6. 7 - La grille de chacun des transistors T5 et T6 est d'autre part couplée en croix au drain de l'autre transistor de cette deuxième paire différentielle, T6 et T5 respective- ment. La commande de l'étage mémoire se fait au moyen de deux transistors T7 et T8, respectivement montés en parallèle sur les transistors T5 et T6 de la seconde paire différen- tielle, formant ainsi une dite troisième paire différen- tielle. Les transistors T7 et T8 de la troisième paire diffé- rentielle sont commandés par le signal d'horloge C. les sources communes sont reliées à la masse au noeud 9. Dans ces. conditions, lorsque le signal d'horloge C passe à l'état haut, les transistors à effet de champ étant du -type à enrichissement, l'étage d'acquisition est mis en fonc- tionnement du fait que le transistor source de courant T3 de- vient passant (cas o ce transistor est commandé par le signal d.'horloge C). Du.fait que l'étage mémoire est commandé par le signal d'horloge C, dès que ce signal d'horloge passe à l'état haut, les deux signaux de sortie de l'étage mémoire, SI et S'1 disponibles aux noeuds 5 et 6 respectivement, passent tous les deux simultanément à l'état zéro, ou plus exactement à un état voisin de zéro du fait de la différence qui existe entre les signaux VIN.et VREF- Cette mise hors fonctionnement de l'étage mémoire à l'instant même o l'étage d'acquisition est mis en fonction- nement permet d'éviter les instabilités qui apparaitraient si l'étage d'acquisition et l'étage mémoire étaient commandés par des signaux d'horloge différents, par exemple des signaux -30 d'horloge complémentaires. Ce résultat est obtenu du fait que la commande de l'étage mémoire lui est imposée par le moyen de la troisième paire différentielle T7, T8. Le même résultat est obtenu si l'étage d'acquisition est continuellement en fonctionnement, du fait que le transistor source de courant est alimenté par - 8 - une tension continue VB et donc continuellement passant. - La seconde partie du circuit P2, représentée sur la figure 1, consiste en deux étages de mise en forme des si- gnaux de sortie S1 et S'1 de l'étage mémoire, chacun de ces étages traitant l'un des signaux S1 ou S'1. Comme on l'a dit précédemment, lorsque l'horloge est à l'état haut, et le comparateur en période d'acquisition, les signaux de sortie S1 et S'1 de l'étage mémoire sont dans un état qui est seulement proche de zéro et non pas exactement zéro. Selon l'invention, il est nécessaire de traiter ces signaux pour obtenir que, dans la période d'acquisition, leur état soit exactement zéro. Chaque étage de mise en forme des signaux com- prend: - un transistor monté en inverseur, respectivement Tll et T12, dont le drain est relié à l'alimentation continue VDD à travers une charge par exemple résistive Rll et R12 et dont la source est reliée à la masse, - puis un second transistor monté en inverseur res- pectivement T13 et T14, dont le drain est relié à l'alimenta- tion continue VDD à travers une charge par exemple résistive R13 et R14 et dont la source est reliée à la masse. Les sorties S1 et S'1 de l'étage mémoire sont appliquées sur les grilles des premiers transistors inverseurs T11, T12. Les sorties des premiers transistors inverseurs sont reportées sur les grilles des seconds transistors inverseurs T13, T14 et les sorties S2 et S'2 constituent les sorties de l'étage mémoire mises en forme. En effet le dimensionnement et la polarisation des transistors de cette partie P2 sont prévus tels que, lorsque les sorties S1 et S'1 de l'étage mémoire sont dans un état proche de zéro, les sorties S2 et S'2 mises en forme sont dans un état exactement zéro. Comme il a été dit précédemment, pour éviter la perte d'information due au fait que les deux sorties de l'étage mémoire passent simultanément à zéro lors de la phase _ 9 d'acquisition, les signaux S2 et S'2 issus de la partie P2 sont portés aux entrées de la partie P3. Cette partie P3 constitue une bascule de type R-S. Elle est formée d'une première paire de transistors montés en parallèle T21 et T23, dont les drains couplés sont reliés à l'alimentation continue VDD à travers une charge par exemple résistive R21 et dont les sources sont mises à la masse, et d'une seconde paire de transistors montés en paral- lèle T22, T24, dont les drains couplés sont portés à l'alimen- tation continue VDD à travers une charge par exemple résis- tive R22, et dont les sources sont mises à la masse. Les grilles de-l'un des transistors de chacune des paires,. respec- tivement T21 et T22 reçoivent les signaux issus de la partie P2, S2 et S'2. Les grilles du second transistor de chaque paire sont couplées en croix au drain commun de l'autre paire. De cette manière, on obtient, comme il est montré sur la figure 2, que l'état atteint par les signaux S2 et S'2 dans la période de décision correspondant à l'état bas de l'horloge C, soit conservé et ainsi mémorisé par les signaux S et S de sortie de la bascule R-S. La figure 2 qui représente le séquencement des si- gnaux dans le circuit montre d'abord les signaux d'entrée VIN et VREF; elle montre ensuite le signal d'horloge C, dont les états hauts correspondent à la phase d'acquisition A et les états bas à Ia phase de décision D; elle montre que le signal S1 passe à l'état bas à l'instant t1 du début d'une phase d'acquisition, le signal S'1 étant aussi à I'état bas, puis le signal S'1 passe à l'état haut à l'instant t2 du début de la phase de décision D, la différence entre les signaux d'entrée VIN et VREF étant positive; à l'instant t3 du début de la phase d'acquisition suivante, les deux signaux S1 et S'1 sont à nouveau à l'état bas tous les deux; au débutde la phase de décision suivante t4, le signal S1 passe à l'état haut, la différence entre les signaux VIN et VREF étant négative, etc. - 10 - Les signaux S2 et S'2 suivent le même schéma aux mêmes instants, mais à l'état bas, ils sont tous deux exacte- ment à zéro. A l'instant ts, on se retrouve dans la situation de l'instant t1 et à l'instant t6 dans celle de l'instant t2. au début de la première phase de décision, à t3, les états des signaux S et S s'inversent et ces signaux conservent alors l'état dans lequel ils se trouvent jusqu'à l'instant t7 o ils s'inversent à nouveau. Ils restent donc toujours complémen- taires et ne s'inversent qu'au début d'une phase de décision lorsque la différence entre VIN et VREF change de signe. L'information de l'état précédent se trouve donc alors'mémo- risée. Les signaux S et S de sortie de la bascule R-S de la partie P3 constituent les sorties numériques du comparateur selon l'in- vention. Ainsi le signal de sortie S suit en phase le signe de la différence entre le signal d'entrée VIN et le signal de référence VREF. Le convertisseur analogique-numérique représenté sur la figure 3 comporte plusieurs comparateurs montés en pa- rallèle (COMP 1,... COMPN,) qui sont munis chacun de deux en- trées. La tension d'entrée analogique VIN à convertir est amenée à une entrée de chaque comparateur. A l'autre entrée de chaque comparateur est amenée une tension de référence obtenue par application d'une tension de référence aux bornes du mon- tage en série de plusieurs résistances. Dans le cas o toutes les résistances sont égales, on obtient une progression arith- métique des tensions de référence, le rapport relatif des ten- sions de référence étant égal à VREF/2. Les diverses ten- sions de référence présentant un numéro de rang 1, 2,..., i, 2n-1,2n constituent aMors une série suivante VREF/2n, VREF/2n-1,... VREFn, ces dernières tensions n'étant utilisées que pour indiquer un bit de dépassement. Les sorties des comparateurs sont connectées aux entrées d'un dispositif de codage logique (COD), qui délivre un signal numérique de n bits à la sortie suivant un code quelconque, qui peut être par exemple le code de Gray. La structure du dispositif de codage est tributaire du code requis, mais n'est pas ici décrite en détail, du fait que ce dispositif de codage ne fait pas, à proprement dit, partie de l'invention. Une mémoire (MEMO) peut être couplée à la sortie du dispositif de-codage pour conser- ver l'information du dispositif de codage pendant au moins une partie de la période d'horloge permettant la synchronisation des comparateurs. Le signal d'horloge nécessaire pour le com- parateur et les mémoires est délivré par un circuit externe. Ces circuits peuvent être intégrés sur le même substrat semi- conducteur. Dans le cas o le comparateur décrit, est réalisé à l'aide de transistors en arséniure de gallium, à grille Schottky, les tensions VIN, VREF sont comprises entre la masse et la moitié du niveau de l'alimentation positive VDD c'est-à-dire de l'ordre de 1 V. Les tensions de seuil des transistors sont VT = 0,1 V. Les tensions d'alimentation continues sont: pour la première VDD = 2 V pour la seconde: la masse pour la troisième VB = 0,5V éventuellement. - Les caractéristiques des longueurs de grille 2 des largeurs de grille LG et des valeurs des résistances R sont rassemblées dans le tableau suivant: - 12 - TABLEAU I Transistors 2 en pm Lg Résistances Valeur T1, T2 50 1 R1,R2,R'1,R'2 2,7 kQ T3,T13,Ti4 T21,T22,T23,T24 30 0,7 Rll, R12 10 kQ Ts,T6,T7,T8 20 0,7 R13, R14 2,5 kQ Tjj,T12 10 0,7 R21, R22 2 kQ - 13 - Revendications 1. Circuit comparateur synchronisé, pour comparer une tension d'entrée analogique VIN, à une tension de référence analogique VREF, formé de transistors à effet de champ, com- prenant d'une part un étage d'acquisition formé d'une première paire différentielle de transistors, sur les grilles desquels sont appliquées respectivement les tensions d'entrées VIN et VREF, et comprenant d'autre part, relié à l'étage d'acquisi- tion par des charges résistives, un étage mémoire formé d'une seconde et d'une troisième paire différentielle de transis- tors, montées.en parallèle, la seconde paire différentielle étant montée en bascule bistable et les grilles couplées des transistors de la troisième paire différentielle recevant un signal d'horloge C, les signaux de sortie Q et Q' de l'étage mémoire étant disponibles sur les drains-couplés en croix avec les grilles des transistors de la bascule bistable, caracté- risé en ce qu'il comporte des moyens pour effectuer-lors de la période d'acquisition et de manière asynchrone la transforma- tion de l'opération de passage simultané à l'état zéro des si- gnaux disponibles sur les grilles et drains couplés en croix des transistors de la bascule bistable en une opération de non passage simultané à l'état zéro de ces signaux, pour fournir des signaux de sortie du comparateur conservant l'information de l'état précédent. 2. Circuit selon la revendication 1, caractérisé en ce que les moyens pour effectuer cette opération de manière asynchrone consistent en un circuit de mise en forme des si- gnaux de sortie de l'étage mémoire, fournissant des signaux qui atteignent simultanément un état exactement zéro dans la période d'acquisition, et en un circuit de bascule du type dit R-S aux entrées duquel ces signaux sont appliqués et qui four- nit des signaux complémentaires conservant, mémorisée, l'in- formation de l'état précédent et constituant les signaux de sortie du comparateur. 3. Circuit selon la revendication 2, caractérisé en - 14 en ce que le circuit de mise en forme des signaux comprend deux séries de chacune deux étages inverseurs en cascade appliquées respectivement sur le premier et sur le second si- gnal de sortie de l'étage mémoire. 4. Circuit selon la revendication 3, caractérisé en ce que, chaque étage inverseur du circuit de mise en forme des signaux est formé par un transistor à effet de champ dont la - source est reliée à la masse, dont le drain est relié à une tension d'alimentation continue VDD à travers une charge ré- sistive et dont la grille reçoit le signal à mettre en forme. 5. Circuit selon la revendication 4, caractérisé en ce que la bascule de type R-S est constituée de deux groupes de chacun deux transistors à effet de champ en parallèle, dont les sources couplées sont reliées à la masse et dont les drains couplés sont reliés à la tension d'alimentation conti- nue VDD à travers une charge résistive, les grilles desdits premiers transistors de chaque groupe recevant les signaux issus du circuit de mise en forme, les sorties du comparateur étant disponibles sur les drains couplés des transistors à chaque groupe et appliquées en croix sur les grilles desdits seconds transistors de chaque groupe. 6. Circuit selon la revendication 5, caractérisé en ce que les transistors des première, deuxième et troisième paires différentielles sont reliés à l'alimentation continue VDD à travers des charges résistives. 7. Circuit selon la revendication 6, caractérisé en ce que les sources couplées des transistors de la première paire différentielle sont reliées à un transistor à effet de champ monté en source de courant et commandé par un signal choisi entre le signal d'horloge qui commande la troisième paire différentielle et un signal d'une seconde alimentation continue VB. 8. Convertisseur analogique-numérique, caractérisé en ce que pour obtenir un signal de sortie numérique à n bits, le convertisseur analogique-numérique est muni de 2n compa- rateurs synchronisés montés en parallèle selon l'une des - 15 - revendications précédentes, et en ce qu'à une entrée de chaque comparateur est amené le signal d'entrée analogique à conver- tir et à l'autre entrée de chaque comparateur une tension de référence différente, les sorties des comparateurs étant con- nectées à un dispositif de codage, dont la sortie délivre le signal de sortie numérique à n bits.