Brevet FR2624298A1 — publié le 19890609

2624298' Dispositif à mémoire, associatif et opératif L'invention concerne un dispositif à mémoire, associatif et opé- ratif, qui est utilisé dans le domaine des ordinateurs et de l'automa- tisme. On connaft un dispositif à mémoire associatif à la matrice mémori- 8ante duquel sont reliées les sorties de deux déchiffreurs pour la sélec- tion par lignes et colonnes des cellules à mémoire, tandis que leurs entrées sont reliées aux sorties des tampons pour signaux d'adresse. Les données d'information d'entrée sont transmises aux entrées du regis- tre pour données d'information d'entrée, dont les sorties sont reliées aux entrées d'un registre de masquage dont les sorties sont reliées aux entrées de la matrice mémorisante et à une partie des entrées d'un com- parateur. Les sorties de la matrice mémorisante sont reliées aux entrées restantes du comparateur, dont les sorties sont reliées à une partie des entrées d'un registre pour données de sortie, dont la sortie est reliée à l'entrée du tampon de sortie. L'entrée extérieure pour lire et enregis- trer est une des entrées du registre pour données d'information d'entrée, l'entrée extérieure pour sélection de circuit est une des entrées de registre pour données de sortie, tandis que l'entrée de masquage ex- térieure est une partie des entrées du registre de masquage. L'inconvénient de ce dispositif à mémoire associatif est le grand nombre de bornes extérieures, à cause de la présence d'entrées d'adresses à chaque cellule à mémoire, d'o il résulte que les adresses doivent être conservées dans un dispositif extérieur supplémentaire. Ayant en vue la restriction de la part du nombre des bornes des corps pour le montage des circuits intégrés, il ressort que la présence de bis d'a- dresses supplémentaires est au détriment des entrées d'information pour recherche associative, c'est-à-dire que la longueur de la condi- tion associative se voit limitée; le dispositif dispose de possibilités fonctionnelles restreintes - il ne peut réaliser qu'une seule fonction associative - "lecture associative OUI/ NON". L'objet de l'invention est de fournir un dispositif à mémoire associatif, capable d'augmenter la longueur de la condition associative, d'alléger son fonctionnement du point de vue des usagers et ayant des possibilités fonctionnelles élargies. Cet objet est atteint par un dispositif à mémoire associatif et opératif comprenant un bloc pour données d'information d'entrée et sor- tie à un nombre "M"' de bus bidirectionnels d'entrée et sortie qui sont reliés aux bus bidirectionnels respectifs d'un registre pour données d'information d'entrée et sortie, dont les sorties sont reliées à une partie des entrées d'un registre de masquage. Les sorties du registre de masquage sont transmises à une partie des entrées de la matrice mémo- risante,laquelle contient des cellules à mémoire et des comparateurs pour celles-ci. Une partie des sorties de la matrice sont reliées aux entrées du registre pour données d'information d'entrée et sortie, tandis qu'une autre partie de ces sorties sont reliées aux entrées d'un registre d'oc-- cupation, dont les sorties sont reliées aux entrées de la matrice mémori- sante. Les sorties d'un registre pour réponse multiple sont reliées aux entrées du registre pour données d'information d'entrée et sortie, aux entrées de la matrice mémorisante et aux entrées d'un bloc de sortie, tandis que les entrées restantes du bloc de sortie sont reliées aux sorties du registre d'occupation, aux sorties d'un bloc de commande et aux sorties d'un bloc pour intervalle. Les autres sorties du bloc pour intervalle sont reliées aux entrées du bloc pour données d'information d'entrée et de sortie, tandis que les sorties du bloc de commande sont reliées aux entrées du bloc pour données d'information d'entrée et de sortie, aux entrées du registre pour données d'information d'entrée et sortie, aux entrées du registre de masquage, aux entrées du registre d'occupation, aux entrées du registre pour réponse multiple et aux en- trées du bloc pour intervalle, tandis que les entrées du bloc de commande sont reliées aux entrées extérieures d'un dispositif pour sélection de circuit, pour lecturelenregistrement, pour effacement, pour remise à zéro générale, pour masquage, pour réponse multiple, pour tous les chiffres plus petits qu'un chiffre prédéterminé, pour tous les chiffres plus grands d'un chiffre prédéterminé et à la sortie du registre d'oc- cupation. Les sorties du bloc pour données d'information d'entrée et de sortie et des sorties du registre pour données d'information d'entrée et de sortie sont reliées aussi aux entrées du bloc pour intervalle, tandis que des sorties de la matrice mémorisante sont reliées aux entrées du registre pour réponse multiple. La sortie du bloc de sortie est la sortie d'information extérieure, du dispositif. Le registre de masquage est constitué par des bits individuels contenant un premier trigger dont l'entrée est reliée à un signal intérieur d'horloge de masquage, tandis que son autre entrée est reliée à la sortie d'un premier élément "AND", dont les entrées sont reliées aux sorties respectives du registre pour données d'information d'entrée et sortie et à la sortie d'un premier élément "NOR"-Les entrées du premier élément NOR sont reliées aux sor- ties "Q" des triggers de tous les bits du registre de masquage. La sor- tie "Q." du premier trigger est reliée à une entrée du bloc d'entrée, à l'entrée du second élément NOR et à l'entrée d'un troisième élément NOR. L'une des sorties du bloc d'entrée est reliée au second élément NOR tandis que l'autre sortie est reliée à l'entrée du troisième élé- ment NOR. La sortie du second élément NOR et la sortie du troisième élément NOR sont reliées aux entrées de la matrice mémorisante. La sortie du registre pour données d'information d'entrée et sortie est reliée à l'entrée du bloc d'entrée. La matrice mémorisante est constituée de cellules à mémoire dans chacune desquelles le drain d'un premier transis- tor est relié à la source d'un deuxième transistor, à la source et à la gâchette d'un troisième transistor, à la gâchette d'un quatrième transistor et à la gâchette d'un cinquième transistor. La sortie du second élément NOR est reliée au drain du deuxième transistor et au drain d'un sixième transistor, tandis que la sortie du troisième élé- ment NOR est en contact avec le drain d'un septième transistor et avec le drain du cinquième transistor. Le bus pour signal d'horloge intérieur pour enregistrement est relié aux gâchettes du deuxième et du septième transistors, tandis que le drain du quatrième transistor est relié à la source du septième transistor, à la source et à la gâchette d'un huitième transistor, à la gâchette du premier transistor et à la gâchette du sixième transistor. La source du sixième transistor est reliée à la source du cinquième transistor, au drain d'un neuvième transistor et à la gâchette d'un dixième transistor dont le drain est la sortie de la cellule à mémoire. Le bus pour signal d'horloge inté- rieur pour lecture est relié àla gâchette du neuvième transistor de manière que la tension d'alimentation du circuit soit reliée aux drains du troisième et huitième transistors, tandis que la mise à la terre com- 2624298- mune du circuit est reliée aux sources des premier, quatrième, neuvième et dixième transistors. Le registre d'occupation est constitué par des bits individuels contenant un deuxième trigger, dont une entrée est re- liée à une mesure pour remise à'zéro générale, une autre entrée est re- liée à la sortie d'un quatrième élément NOR, tandis que sa troisième entrée est reliée à la sortie d'un cinquième élément NOR. L'entrée du cinquième élément NOR est relié à un signal d'horloge intérieur pour effacer l'information et son autre entrée est reliée à la sortie d'un premier inverseur. L'entrée du premier inverseur est reliée à la sortie de la cellule à mémoire et au drain d'un onzième transistor. La gâchette du onzième transistor est reliéeà la sortie d'un deuxième inverseur, tandis que sa source est reliée au drain d'un douzième transistor, dont la gâchette est reliée à la gâchette d'un treizième transistor et à la sortie Qi du deuxième trigger. La sortie Qi est reliée à la gâchette d'un quatorzième transistor et à l'entrée d'un sixième élément NOR. La deuxième sortie du sixième élément NOR est reliée à un signal d'horloge interne pour enregistrement tandis que sa troisième entrée est reliée au bus pour signal d'horloge interne pour permission d'enregistrement lequel est transmis et à la source du quatorzième transistor. Le drain du quatorzième transistor est relié à la source du treizième transistor au signal d'horloge interne pour permission d'enregistrement au bit sui- vant du registre d'occupation. Le drain du treizième transistor est re- lié à la tension d'alimentation du circuit. La sortie du sixième élément NOR est un signal d'horloge pour enregistrement à la cellule à mémoire et elle est reliée à l'entrée du deuxième inverseur dont la sortie est reliée à l'entrée du quatrième élément NOR. L'autre entrée du quatrième élément NOR est reliée à la sortie du premier inverseur et la source du douzième transistor est reliée à la mise à la terre commune du circuit. Le registre pour réponse multiple est constitué de bits individuels con- tenant un troisième trigger, dont la sortie Q1 est reliée à la gâchette d'un quinzième transistor, tandis que sa sortie inverse Qi est reliée à la gâchette d'un seizième transistor et à l'entrée d'un septième élé- ment NOR. La sortie du septième élément NOR est le signal d'horloge de lecture de la cellule à mémoire, tandis que sa deuxième entrée est re- liée au bus pour signal d'horloge interne pour permission de lecture, qui est transmis, et à la source du seizième transistor. Le drain du quinzième transistor est relié à la tension d'alimentation du circuit. Le drain du seizième transistor est relié à la source duquinzième transis- tor et il est le signal d'horloge interne pour permission de lecture au bit suivant du registre pour réponse multiple. La troisième entrée du septième élément NOR est reliéeau signal d'horloge interne inverse pour réponse multiple qui est transmise à l'entrée d'un huitième élément NOR, dont la sortie est reliée à l'entrée du troisième trigger. Le signal d'horloge interne inverse pour masquage est transmis à l'entrée du huitième élément NOR, dont l'autre entrée est reliée à la sortie d'un troisième inverseur. La sortie du troisième inverseur est transmise à l'entrée d'un neuvième élément NOR, tandis que des signaux d'horloge interne pour réponse multiple et pour masquage sont transmis aux en- trées du neuvième élément NOR dont la sortie est transmise à l'entrée du troisième trigger. Le bus pour signal d'horloge interne pour remise à zéro générale est relié à l'entrée du troisième trigger de manière que l'entrée du troisième trigger soit reliée à une sortie de la cellule à mémoire. Le bloc d'intervalle contient un registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé et un registre pour déterminer tous les chiffres plus grands d'un chiffre prédéterminé, avec des premier et second groupes de comparateurs, de man'ière qu'aux sorties de chaque bit des registres soit branchée l'entrée d'un compara- teur du groupe respectif. Les deux autres entrées de chaque comparateur du premier et du deuxième groupes sont reliées aux sorties de leurs comparateurs précédents. Les sorties du registre pour données d'informa- tion d'entrée-sortie sont transmises aux entrées des bits respectifs des registres et aux entrées des comparateurs respectifs des deux groupes. Aux deux registressont transmis les signaux d'horloge internes pour en- registrements respectifs. La sortie pour "moins" du comparateur corres- pondant au bit zéro du registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé et la sortie pour "plus grand" du comparateur correspondant au bit zéro du registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé sont reliées aux entrées d'un deuxième élément AND dont la sortie est le signal d'horloge interne afin de déterminer tous les chiffres dans un intervalle prédé- terminé. La sortie pour "plus grand" du comparateur qui correspond au bit zéro du registre pour déterminer tous les chiffres "plus petits" qu'un chiffre prédéterminé et la sortie pour "plus petit" du compara- teur qui correspond au bit zéro du registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé sont reliées auxentrées d'un troisième élément AND dont la sortie est le signal d'horloge inter- ne pour déterminer tous les chiffres en dehors d'un intervalle déterminé. La sortie pour "plus petit" du comparateur qui correspond au bit zéro du registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé est transmis par un quatrième inverseur et un signal d'hor- loge interne inverse pour une condition prédéterminée pour "plus petits'! aux entrées d'un dizième élément NOR, dont la sortie est le signal d'hor- loge interne pour "plus petit". La sortie pour "plus grand" du compara- teur qui correspond au bit zéro du registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé est reliée par un cin- quième inverseur et un signal d'horloge interne inverse pour une condi- tion prédéterminée pour "plus grand", aux entrées d'un onzième élément NOR dont la sortie est le signal d'horloge interne pour "plus grand". Chaque comparateur du premier groupe contient un douzième élément NOR, dont une entrée est reliée à la sortie inverse du registre pour déter- miner tous les chiffres plus petits qu'un chiffre prédéterminé, tandis qu'une autre entree est reliée à la sortie du registre pour données d'information d'entrée-sortie et sa troisième entrée est reliée à la sortie pour "plus grand" du comparateur précédent. La sortie du douzième élément NOR et la sortie pour "plus petit" du comparateur précédent sont transmis à l'entrée d'un premier élément OR qui est la sortie pour "plus petit" du comparateur. La sortie inverse du registre pour données d'information d'entrée-sortie, la sortie du registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé et la sortie pour "plus petit" du comparateur précédent sont transmis aux entrées d'un treizième élément NOR. La sortie du treizième élément NOR et la sortie pour "plus grand" du comparateur précédent sont transmis aux en- trées d'un deuxième élément OR qui est la sortie pour "plus grand" du comparateur. Chaque comparateur du deuxième groupe contient un quator- zième élément NOR, dont une entrée est reliée à la sortie inverse du registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé, une autre entrée est reliée à la sortie du registre pour données d'information d'entrée-sortie et la troisième entrée est reliée à la sortie pour "plus grand" du comparateur précédent. La sortie du quatorzième élément NOR et la sortie pour "plus petit" de son comparateur précédent sont transmis aux entrées d'un troisième élément OR qui est la sortie pour "plus petit" du comparateur. La sortie inverse du registre pour donnéesd'information d'entrée-sortie, la sortie du registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé et la sortie pour "plus petit" du comparateur précédent sont transmis aux entrées d'unquinzième élément NOR. La sortie du quinzième élément NOR et la sortie pour "plus petit" du comparateur précédent sont transmis aux entrées d'un quatrième élément OR qui est la sortie pour "plus grand" du comparateur. L'avantage du dispositif selon l'invention est qu'on n'utilise pas de signaux externes pour adresser chaque cellule à mémoire de la matrice mémorisante ce qui diminue le nombre des bornes extérieures et permet d'augmenter la longueur de la condition associative qui en même temps se trouve facilitée. Quatre nouvelles fonctions associatives ont été introduites: réponse multiple o sont lus tous les chiffres enregis- trés dans le dispositif à mémoire associatif et opératif qui sont équi- valents à l'information d'entrée masquée; tous les chiffres plus petits qu'un chiffre prédéterminé o sont lus tous les chiffres enregistrés dans le dispositif à mémoire, associatif et opératif, qui sont plus petits qu'une information d'entrée donnée; tous les chiffres plus grands que le chiffre prédéterminé o sont lus tous les chiffres en- registrés dans le dispositif à mémoire associatif et opératif, qui sont plus grands que l'information d'entrée donnée; tous les chiffres dans l'intervalle DE/A o sont lus tousles chiffres enregistrés dans le dis- positif à mémoire associatif et opératif qui rentrent dans un inter- valle prédéterminé ou qui sont en dehors d'un intervalle prédéterminé. Afin de ne pas augmenter considérablement les bornes du dispositif, on utilise des bus d'information d'entrée-sortie bidirectionnels. Une réalisation à titre d'exemple du dispositif selon l'invention est montrée sur les dessins ci-joints dans lesquels: - la figure 1 représente un schéma synoptique du dispositif à mémoire, associatif et opératif; - la figure 2 donne la réalisation logique de la fonction masquage d'un bit arbitraire de l'information d'entrée; - la figure 3 donne la réalisation logique et schématique d'une cellule à mémoire du dispositif à mémoire associatif et opératif; - la figure 4 est la réalisation logique d'un bit du registre d'oc- cupation; - la figure 5 est la réalisation logique d'un bit du registre pour réponse multiple; - la figure 6 représente le schéma synoptique du bloc pour inter- valle; - la figure 7 est la réalisation logique d'un comparateur du re- gistre pour déterminer tous les chiffres plus petits qu'un chiffre pré- déterminé; - la figure 8 est la réalisation logique d'un comparateur du regis- tre pour déterminer tous les chiffres plus grands d'un chiffre prédé- terminé. Le dispositif (figure 1) est contitué d'un bloc pour données d'in- formation d'entrée-sortie 1 ayant un nombre M de bus d'information d'entrée-sortie bidirectionnels qui sont reliés aux bus bidirectionnels respectifs du registre pour données d'information d'entrée-sortie 2, dont les bornes sont reliées à une partie des entrées du registre de masquage 3. Les sorties du registre 3 sont transmises aux entrées d'une matrice à mémoire 4 qui contient des cellules à mémoire et des compara- teurs pour celles-ci, dont une partie des sorties sont reliées aux en- trées du registre pour données d'information d'entrée-sortie 2, tandis qu'une partie de ces sorties sont reliées aux entrées d'un registre d'occupation 5, dont les sorties sont transmises aux entrées de la ma- trice mémorisante 4. Les sorties du registre pour réponse multiple 6 sont reliées aux entrées du registre pour données d'information d'entrée- sortie 2 aux entrées de la matrice mémorisante 4 et aux entrées du bloc de sortie 7. Les entrées restantes du bloc de sortie 7 sont reliées aux sorties du registre pour occupation 5, aux sorties du bloc de commande 8 et aux sorties du bloc pour intervalle 9. Les sorties de ce bloc 9 sont transmises à des entrées du bloc pour données d'information d'entrée- sortie 1, tandis que les sorties du bloc de commande 8 sont reliées à des entrées du bloc pour données d'information d'entrée=sortie 1, à des entrées du registre pour données d'information d'entrée-sortie 2, à des entrées du registre de masquage 3, à des entrées du registre pour réponse multiple 6 et à des entrées du bloc pour intervalle 9. Les entrées du bloc de commande 8 sont reliées aux entrées externes du dispositif pour sélection du circuit CS, pour lecture/enregistrement R/W, pour ef- facer D, pour masquer M, pour remise à zéro générale R, pour réponse multiple RM, pour tous les chiffres plus petits d'un chiffre prédéter- miné et à la sortie du registre d'occupation 5. Les sorties du bloc pour données d'information d'entrée-sortie 1 et les sorties du registre pour données d'information d'entrée-sortie 2 sont reliées aux entrées du bloc pour intervalle 9. Les sorties de la matrice mémorisante *4 sont reliées aux entrées du registre pour réponse multiple 6. La sortie du bloc de sortie 7 est la sortie d'information INF du dispositif. Le re- gistre de masquage 3 est constitué de bits séparés (figure 2) contenant un trigger 10 dont l'entrée est reliéeà une mesure interne pour masquer M. L'autre entrée est reliée à la sortie de AND 11, dont les entrées sont reliées à la sortie respective A. du registre pour données d'infor- i mation d'entrée-sortie 2 et à la sortie de NOR 12. Les entrées du NOR 12 sont reliées aux sorties Q des triggers de tous les bits du registre de masquage 3. La sortie Qi du trigger 10 est transmise à l'entrée du bloc d'entrée 13, à l'entrée du NOR 14 et à l'entrée du NOR 15. L'une des sorties du bloc d'entrée 13 est transmise à une entrée du NOR 14, tandis que l'autre sortie est reliée à l'entrée du NOR 15. La sortie A.' du NOR 14 et la sortie A.' de NOR 15 sont transmises à des entrées 1 i. de la matrice mémorisante 4. La sortie A. du registre pour données d'in- i formation d'entrée-sortie 2 est reliée à une entrée du bloc d'entrée 13. La matrice mémorisante 4 est constituée de cellules à mémoire (figure 3) dans chacune desquelles le drain du transistor T16 est relié à la source du transistor T17, à la source et la gâchette du transistor T18, à la gâchette du transistor T19 et à la gâchette du transistor T23. La sortie Ai' de NOR 14 (figure 2) est transmise au drain de transistor T17 et au drain du transistor T22, tandis que la sortie A.' du NOR 15 (figure 2) est transmise au drain du transistor T20 et au drain du transistor T23. Le bus pour mesure interne d'enregis- trement TEi est relié aux gâchettes des transistors T17 et T20, tandis que le drain du transistor T19 est relié à la source du transistor T20, à la source et à la gâchette du transistor T21, à la gâchette du transis- tor T16 et à la gâchette du transistor T22. La source du transistor T22 est reliée à la source du transistor T23, au drain du transistor T25 et à la gâchette du transistor T24 dont le drain est la sortie KSORTi de la cellule à mémoire. La mesure interne pour lecture TLi est trans- mise à la gâchette du transistor T25. La tension d'alimentation du cir- cuit Vcc est reliée aux drains des transistors T18 et T21, tandis que la terre communedu circuit Vss est reliée aux sources de transistors ss T16, T19, T24 et T25. Le registre d'occupation 5 est constitué de bits séparés (figure 4) contenant un trigger 35 dont l'entrée est reliée au bus de mesure interne pour remise à zéro générale R, une autre entrée est reliée à la sortie de NOR 32, tandis que sa troisième entrée est reliée à la sortie de NOR 34. L'une des entrées de NOR 34 est reliée au bus pour mesure interne d'effacement de l'information TEFFAC' tandis que l'autre entrée est reliée à la sortie de l'inverseur 33 dont une entrée est reliée à une sortie de la cellule à mémoire KSORTi et au drain du transistor T28. La gâchette du transistor T28 est reliée à la sortie de l'inverseur 30 et sa source est transmise au drain du transistor T29. La gâchette du transistor T29 est reliée à la gâchette du transistor T26 et à la sortie Qi du trigger 35. La sortie Qi du trigger 35 est transmise à la gâchette du transistor T27 et à une sortie de NOR 31, dont la deuxième entrée est reliée au bus pour mesure in- terne d'enregistrement TENR, tandis que sa troisième entrée est reliée au bus pour mesure interne de permission d'enregistrement TpEi. Le bus pour mesure interne de permission d'enregistrement TpEi est transmis à la source du transistor T27, dont le drain est relié à la source du transistor T26 et il est le signal d'horloge interne TpEi+1 pour per- mission d'enregistrement vers le bit suivant du registre d'occupation 5. Le drain du transistor T26 est relié à la tension d'alimentation du circuit VCC' La sortie NOR 31 est la mesure d'enregistrement TEi et elle est reliée à l'entrée de l'inverseur 30. La sortie de l'inverseur est transmise à l'entrée de NOR 32, dont une entrée est reliée à la sortie de l'inverseur 33 de manière que la source du transistor T29 soit reliée à la terre commume du circuit VSS. Le registre pour réponse mul- tiple 6 est constitué de bits séparés (figure 5) contenant un trigger 36 dont la sortie Qi est transmise à la gâchette du transistor T37, tan- dis que sa sortie inverse Qi est reliée à la gâchette du transistor T38 et à une entrée de NOR 39. La sortie de NOR 39 est la mesure de lecture TLi, tandis que sa deuxième entrée est reliée au bus pour mesure interne de permission de lecture TpLi qui est transmise aussi à la source du transistor T38. Le drain de T38 est relié à la source du transistor T37, dont le drain est relié à la tension d'alimentation du circuit Vcc. La source du transistor T37 est le signal d'horloge interne TpLi+1 pour permission de lecture vers le bit suivant du registre pour réponse mul- tiple 6. La troisième entrée de NOR 39 est transmise à la mesure interne pour réponse multiple TRM qui est transmise aussi et à l'entrée de NOR 40. La sortie de NOR 40 est reliée à une entrée du trigger 36. La mesure interne de masquage TM est transmise à l'entrée de NOR 40, dont l'autre entrée est reliée à la sortie de l'inverseur 41 et à une entrée de NOR 42. La sortie de NOR 42 est transmise à une entrée du trigger 36. La mesure interne pour réponse multiple TRM et la mesure interne de mas- quage TM sont transmises à des entrées de NOR 42, tandis que la mesure interne pour remise à zéro générale R est reliée à l'entrée du trigger 36. L'entrée de l'inverseur 41 est reliée à la sortie de la cellule à mémoire KSORTi. Le bloc d'intervalle 9 (figure 6) contient un registre pour déterminer tous les chiffres plus petits qu'un chiffre prédétermi- né 43 avec des comparateurs 44 et un registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé 47 avec des comparateurs 48 et aux sorties xi et yi de chaque bit des deux registres est branchée i une entrée du comparateur respectif. Les deux autresentrées des compara- teurs 44 et des comparateurs 48 sont reliées aux sorties Si+1 et Si1 qu'un chiffreprédéterminé 43, aux entrées des bits respectifs de regis- tre pour déterminer tous les chiffres plus grands qu'un chiffre prédé- terminé 47, à une entrée des comparateurs 44 et à une entrée des compara- teurs 48. Le signal d'horloge interne pour enregistrement TE registre pour déterminer tous les chiffres plus petits d'un chiffre pré- déterminé 43 et la sortie pour "plus grand du comparateur 48 qui correspond au bit zéro du registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé 47 sont branchées aux entrées de AND 52 dont la sortie TSORT yA "plus grand" S du comparateur 44 qui correspond au bit zéro du re- gistre pour déterminer tous les chiffres plus petits qu'un chiffre pré- déterminé 43 et la sortie pour "plus petit" S o du comparateur 48 correspondant au bit zéro du registre pour déterminer tous les chiffres plus grands d'un chiffre prédéterminé 47 sont reliées aux entrées de AND 51 dont la sortie TSORT y >A >X est le signal d'horloge interne pour déterminer tous les chiffres en dehors d'un intervalle donné. La sortie pour "plus petit" S chiffre prédéterminé 43 par l'inverseur 45 et le signal d'horloge in- terne T pour une condition prédéterminée pour "plus petit" sont transmis aux entrées de NOR 46 dont la sortie est le signal d'horloge interne TSORT o du compara- teur 48 correspondant au bit zéro du registre pour déterminer tous les chiffres plus grand qu'un chiffre prédéterminé 47 par l'inverseur 49 et le signal d'horloge interne T>pour une condition prédéterminéepour "plus grand" sont reliées aux entrées de NOR 50 dont la sortie est le signal d'horloge interne TSORT>pour "plus grand". Chaque comparateur 44 (figure 6) contient un NOR 53, dont une entrée est reliée à la sor- tie X. du registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé 43, l'autre entrée est reliée à la sortie Ai du registre pour données d'information d'entrée-sortie 2 et la troisième entrée est reliée à la sortie pour "plus grand" S > i+1 du comparateur précédent 44. La sortie de NOR 53 et la sortie pour "plus petit" du comparateur précédent 44 sont transisesaux entrées de OR 54 X. du registre pour déterminer tous les chiffres plus petits qu'un chif- fre prédéterminé 43 et la sortie pour "plus petit" S i+1 du compara- teur précédent 44 sont transmis aux entrées de NOR 55. La sortie de NOR 55 et la sortie pour "plus grand" S i+1 du comparateur précédent 44 sont transmis aux entrées de OR 56 qui est la sortie pour "plus grand" S>i du comparateur 44. Chaque comparateur 48 (figure 7) contient un NOR 57,dont une entrée est reliée à la sortie Si du registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé 47, une autre entrée est reliée à la sortie A. du registre pour données d'information d'entréesortie 2 et la troisième entrée est reliée à la sortie pour "plus grand" S i+1 du comparateur précédent 48. La sor- tie de NOR 57 et la sortie pour "plus petit" S'I i+1 du comparateur précédent 48 sonttranamises aux entrées OR 58 qui est la sortie pour "plus petit" Si du comparateur 48. La sortie Ai du registre pour données d'information d'entrée-sortie 2, la sortie yi du registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé 47, et la sortie pour "plus petit" S' i1 du comparateur précédent 48 sont transmis aux entrées de NOR 59. La sortie de NOR 59 et la sortie pour "plus grand" S'> i+l du comparateur précédent 48 sont transmis aux entrées de OR 60 qui est la sortie pour "plus grand" S du compara- teur 48. Le fonctionnement du dispositif à mémoire, associatif et opératif, selon l'invention est le suivant: L'une des deux conditions à l'entrée, sélection du circuit CS (figure 1) -"1"logique ou "O"logique - permet l'accès.au dispositif à mémoire pour son opération tandis que l'autre l'interdit. Cette en- tréeest utilisée pour élargir le volume du dispositif à mémoire avec des dispositifs additionnels de ce type. L'une des deux conditions pos- sibles à l'entrée lecture/enregistrement R/W- "1"logique ou "O"logique- détermine la réalisation des fonctions "lecture associative OUI/NON"ou d'enregistrement de nouvelles informations:"1"logique à l'entrée efface- ment D détermine la fonction "effacement d'information" d'après une condition prédéterminée. "O"logique à l'entrée remise à zéro générale R ramène le dispositif à la condition initiale. L'entrée de masquage M a une destination multifonctionnelle: par elle, il est possible d'ef- fectuer le masquage de l'information d'entrée pour une combinaison ar- bitraire de ses bits; elle participe en tant que condition dans une partie de cycles de la fonction "réponse multiple" simultanément avec l'entrée réponse multiple RM. Un "1"logique à l'entrée" plus petit que" détermine le commencement de l'une des fonctions "tous les chiffres plus petits qu'un chiffre prédéter- miné" ou "tous les chiffres plus grands qu'un chiffre prédéterminé". Un "1"logique aux deux entrées détermine la fonction "tous les chiffres dans l'intervalle DE/A". La sortie d'information INF donne l'information pour la condition ou l'achèvement des fonctions indiquées. AO à AM sont des bornes externes du dispositif qui, pour des cycles déterminés des fonctions, apparaissent comme des entrées pour la condition associati- ve de longueur M et, pour d'autres, comme des sorties pour l'informa- tion de longueur M, enregistrée dans le dispositif. La fonction "lecture associative OUI/NON" est essentielle pour ce type de dis positif et c'est pourquoi cette fonction du dispositif selon l'invention correspond entièrement d'après ses possibilités et son principe de fonctionnement à la fonction "lecture associative OUI/NON"du disposi- tif à mémoire associatif déjà connu. Afin de masquer une ou plusieurs longueurs de l'information d'en- trée, il est nécessaire d'avoirun cycle séparé de masquage. On transmet un "1" logique à celles des entrées A. (figure 2) qu'on doit masquer. On transmet un potentiel "1"logique à l'entrée externe de masquage M et ce potentiel doit être maintenu constant pendant tout le temps o il est nécessaire que ces entrées soient masquées. Au moment initial, la sortie du NOR 12 à M-entrées est un "1"logique et en transmettant le potentiel "1"logique, quelle que soit la longueur de l'information d'entrée, on conduit la sortie de AND 11 à la longueur respective en "1" logique ce qui inverse le trigger 10 et la sortie Qi devient un "1"logique. La sortie Qi du trigger 10 remplit deux fonctions: elle met à zéro le NOR 12 à M-entrées et ainsi AND 11 est bloqué pour toutes les longueurs de l'information d'entrée et interdit le masquage répété: elle met au potentiel "O"logique la sortie A', et la sortie inverse Ai. Le "O"logique à ces deux sorties est perçu par la cellule à mé- moire et le comparateur intégré comme information équivalente à celle d'entrée. La cellule à mémoire (figure 3) est formée sur la base d'une cellule à mémoire à six transistors standard par les dispositifs à mémoires opératifs statiques et est constituée à partir des transistors T16 à T21 et le comparateur intégré dont l'équivalent logique est atteint par des transistors à boutons T22 et T23 et un NOR à M-entrées qui est distribué sur des longeurs distinctes par le transistor T24.. Dans le cas d'information équivalente, c'est-à-dire que le potentiel d'un point commun A et à l'entrée Ai est par exemple un "1"logique, le transistor T22 est bloqué, tandis que le transistor T23 est débloqué et à travers lui le potentiel "O"logique à l'entrée A. est tranmis à un point commun i C. Si il y a une équivalence de tous les bits, la sortie du NOR à M- entrées, forméedes transistors respectifs T24 deviendra un "1"logique, ce qui est la condition pour que la sortie du bloc de sortie 7 devienne aussi un "1"logique. Dans le cas de fonction "lecture associative OUI/ NON", cela est une indication pour la présence dans la mémoire d'une information qui est gale à l'information d'entrée. L'enregistrement d'une nouvelle information dans la cellule à mémoire est effectuée en alimentant le potentiel "1"logique à l'entrée externe R/W de manière que le bloc de commande 8 génère une mesure TENR et l'information d'entrée est transmise aux entrées du bloc pour données d'information d'entrée-sortie et par le registre pour données d'information d'entrée- sortie 2 elle est transmise aux entrées A'. et A'i de la cellule à mé- moire. Les transistors T17 et T20 sont débloqués et un point commun A reçoit l'information de A'i, tandis que le point commun B reçoit l'information de A'.. La lecture d'information par la cellule à mémoire est une variante de la fonction "réponse multiple" et on cherche à réaliser cette fonction pour l'information d'entrée, dont tous les bits sont masqués. Il est généré la mesure TLi qui débloque T25 et si le potentiel du point commun A est un "1"logique et au point commun B un "O"logique, alors f'i est dilué jusqu'au potentiel "O"logique parile transistor débloqué T23, tandis que A'. retient son potentiel "1"logique. Dans ce but, avant la réalisation de la fonction lecture, A'I et A' doivent être chargés jusqu'au potentiel "1"logique. Le registre d'occupation 5 remplit les fonctions suivantes: chaque bit enregistre l'enregistrement d'une information d'entrée de longueur M; chaque bit assure une mesure pour enregistrement TEi pour une infor- mation d'entrée de longueur M; chaque bit précédent assure la permis- sion pour enregistrement TpEi. A la remise à zéro initiale du circuit, la sortie Q. du trigger 35 (figure 4) pour tous les bits du registre i d'occupation 5 est un "0" logique, ce qui signifie une mémoire non occupée indépendemment de l'état des cellules à mémoires. En plus, un "O"logique à la sortie Q. transmis à NOR 31, permet la génération d'une mesure pour enregistrement TEi, il bloque le transistor T27 et bloque la propagation de la mesure TpEi vers le bit suivant, tandis qu'un "1" PE i logique à la sortie Qi débloque le transistor T26 et TpEi+1 devient un "1"logique, c'est-à-dire que la génération de la mesure pour enregistre- ment TEi+i est interdite. Afin d'enregistrer une information dans la mémoire, il faut transmettre un potentiel "1" logique à l'entrée ex- terne R/W de manière que le bloc de commande 8 génère une mesure d'en- registrement TENR à potentiel "O"logique. Si pour un bit donné, TpEi est aussi un "0"logique alors est généré TE et l'information d'entrée Ei est enregistré dans la cellule à mémoire. Après la terminaison de l'en- registrement sont produites des conditions qui sont les mêmes que celles pour la fonction "lecture associative OUI/NON" de manière que la sortie KSORT devient un "1" logique. Ainsi, la mesure d'enregistrement TENRi par l'inverseur 30 et l'indication pour enregistrement terminé "1" logique à KSORTi par l'inverseur 33 permettent qu'à la sortie de NOR 32 s'établisse un "1"logique,ce qui inverse le trigger 35. Ce nouvel état du trigger 35 détermine l'interdiction de générer un nouveau si- gnal TEi et le "1"logique à la sortie Qi bloque NOR 31, tandis que la permission d'enregistrement TpEi est transmise par le transistor dé- bloqué T27 au bit suivant. La connexion en série des transistors T28 et T29 à KSORTi assure le "O"logique à KSORTi de toutes les cellules à mémoire dans lesquelles l'enregistrement d'information n'a pas encore été réalisé, ce qui est équivalent à des cellules à mémoire mises à zéro. Le cycle "effacement d'information de la cellule à mémoire" est réalisé en envoyant au bloc pour données d'information d'entrée-sortie une information d'entrée de longueur M (elle peut être aussi masquée) laquelle doit être effacée. A l'entrée D du dispositif est transmis un "1"logique. Le bloc de commande 8 génère une mesure d'effacement TEFF et son signal inverse TEFF ensemble avec le signal inverse KSORTi réagissent sur NOR 34 et sa sortie devient un "1"logique. C'est la condition pour que le trigger 35 retourne dans son état initial, ce qui est équivalent à l'information effacée. L'action du signal exter- ne pour remise à zéro générale 6 est semblable, mais son action est commune pour tous les bits du registre d'occupation 5. La fonction "réponse multiple" est réalisée en quelques sous- cycles. Etant donné que le dispositif à mémoire associatif et opératif, * est organisé de manière qu'il ne permette pas le doublage de l'infor- mation enregistrée, dans le cycle "réponse multiple" on opère toujours avec une information d'entrée, masquée jusqu'à un niveau donné. Pendant le premier cycle, à la sortie du bloc pour données d'information d'entréesortie 1 est transmise une information d'entrée masquée pour laquelle, on cherche l'enregistrement multiple respectif dans la mémoire, tandis qu'aux sorties externes M et RM est transmis le potentiel "1" logique. Dans ces conditions le bloc de commande 8 génère des signaux TMet TRM à potentiel "O"logique. Si l'information d'entrée est con- tenue dans la mémoire, KSORTi est un "1"logique et par l'inverseur 41 il est permis à la sortie du NOR 40 d'établir un "1"logique, ce qui inverse le trigger 36 et la sortie Qi reçoit le potentiel "1"logique. Ce potentiel à la sortie Qi débloque le transistor T37 et T38 est blo- qué par le "O"logique à la sortie Q.. La mesure pour permission de lecture au bit suivant TpLi+1 devient un "1"logique et interdit la lecture. Ainsi se termine le premier sous-cycle et les triggers 36 de tous les bits du registre pour réponse multiple 6 dont les cellules à mémoire respectives contiennent l'information d'entrée s'inversent par rapport à leur état initial. Les sous-cycles suivants ont un nombre qui correspond au nombre de fois o l'information d'entrée masquée est contenue dans la mémoire. Dans ces sous-cycles est transmis un "0" logique à l'entrée externe M et un "1"logique à l'entrée externe RM qui à la fin de chaque sous-cycle acquière le potentiel "O"logique. Cela crée la condition de générer au commencement de chaque sous-cycle un signal d'horloge pour lecture TLi à la sortie de NOR 39 et de lire l'information enregistrée dans la matrice mémorisante 4 qui est com- plète et pas masquée et équivalente à l'information d'entrée prédéter- minée. A la fin du sous-cycle, la mesure TRM devient un "O"logique et comme l'information est lue par la matrice mémorisante 4, cela est une condition analogique à la fonction "lecture associative OUI/NON"et KSORTi est un "1"logique. Par l'inverseur 41 est reçue la condition que la sortie de NOR 42 devient un "1"logique et le trigger 36 retourne à l'état initial de manière que la sortie Qi acquière le potentiel "O"logique. De cette façon est réalisée le débloquage du transistor T38 et le bloquage du transistor T37 de manière que la permission de lecture TpLi soit transmise au bit suivant par le sous-cycle suivant. Le bloc pour intervalle 9 (figure 6) contient deux registres et une logique qui réalise trois fonctions: tous les chiffres plus petits qu'un chiffre prédéterminé, ce que signifie lecture de l'infor- mation enregistrée dans la mémoire qui a une moindre valeur que l'in- formation d'entrée prédéterminée; tous les chiffres plus grànds qu'un chiffre prédéterminé, ce que signifie lecture de l'information enregis- trée dans la mémoire ayant une valeur plus grande que l'information d'entrée prédéterminée; tous les chiffres dans l'intervalle DE/A ce qui signifie lecture de l'information enregistrée dans la mémoire qui se trouve dans ou en dehors d'un intervalle prédéterminé et fixé par deux informations d'entrée. Il s'avère que plusieurs cycles sont néces- saires. En cas de fonction "tous les chiffres plus petits qu'un chiffre prédéterminé", dans le premier sous-cycle, à l'entrée du bloc pour données d'information d'entrée-sortie 1 est transmise l'information d'entrée par rapport à laquelle doit être remplie la condition. A la sortie externe pour "plus petit" bloc de commande 8 génère un signal pour enregistrement TE formation d'entrée est enregistrée dans le registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé 43. Dans les sous-cycles suivants est lue consécutivement l'information, enregis- trée dans la matrice mémorisante 4 et par le registre pour données d'information d'entrée-sortie 2,elle est transmise au bloc pour intervalle 9 aux entrées A0 à AM. L'information de la matrice mémorisante 4 est comparée bit par bit au moyen du comparateur 44 avec l'informa- tion d'entrée, enregistrée dans le registre 43, et si la condition de la fonction y est remplie, NOR-46 génère le signal TSORT bloc pour données d'information d'entrée-sortie 1, l'information d'en- trée par rapport à laquelle doit être remplie la condition. A la sor- tie externe pour "plus grand" >est transmis un "l"logique et le bloc de commande 8 génère un signal d'enregistrement T et l'information E> d'entrée est enregistrée dans le registre pour déterminer tous.les chiffres plus grands qu'un chiffre prédéterminé 47. Dans les sous- cycles suivants est lue consécutivement l'information enregistrée dans la matrice mémorisante 4 et par le registre pour données d'information d'entrée-sortie 2, elle est transmise au bloc pour intervalle 9 aux entrées A à AM. L'information de la matrice à mémoire 4 est comparée bit par bit au moyen du comparateur 48 avec l'information d'entrée, enregistrée dans le registre, pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé 47, et si la condition de la fonction est remplie NOR 50 génère une mesure TSORTQ>qui agit sur le bloc de données d'information d'entrée-sortie 1. Cette information de la mé- moire est indiquée aux sorties du bloc pour données d&information d'entrée-sortie 1. Le nombre de ces sous-cycles est égal au nombre des cellules à mémoire remplies d'information par la matrice mémorisante 4 et dans le cas le plus grave, il est égal à N. En cas de fonction "tous les chiffres plus grands qu'un chiffre prédéterminé", dans le premier souscycle est transmise à l'entrée du bloc pour données d'information d'entrée-sortie 1, l'information d'entrée par rapport à laquelle doit être remplie la condition. A la sortie ex- terne pour "plus grand" > est transmis un "1" logique et le bloc de commande 8 génère un signal d'enregistrement TE > et l'information d'entrée est enregistrée dans le registre pour. déterminer tous les chiffres plus grands qu'un chiffre prédéterminé 47. Dans les sous- cycles suivants est lue consécutivement l'information enregistrée dans la matrice mémorisante 4 et par le registre pour données d'information d'entrée-sortie 2, elle est transmise au bloc pour intervalle 9 aux entrées A0 à AM. L'information de la matrice à mémoire 4 est comparée bit par bit au moyen du comparateur 48 avec l'information d'entrée, enregistrée dans le registre, pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé 47, et si la condition de la fonction est remplie NOR 50 génère une mesure TSORT > qui agit sur le bloc de données d'information d'entrée-sortie 1. Cette information de la mé- moire est indiquée aux sorties du bloc pour données d'information d'entrée-sortie 1. Le nombre de ces sous-cycles est égal au nombre des cellules à mémoire remplies d'information par la matrice mémorisante 4 et dans le cas le plus grave, il est égal à N. En cas de fonction "tous les chiffres dans l'intervalle DE/A" dans le premier sous-cycle est transmise à l'entrée du bloc pour données d'information d'entrée-sortie 1 l'information d'entrée qui res- treint l'intervalle de dessus tandis qu'à la sortie externe pour "plus petit" est envoyé le potentiel "1"logique. L'information d'entrée est enregistrée dans le registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé 43. Dans le deuxième sous-dycle à l'entrée du bloc pour données d'information d'entrée-sortie 1 est transmise l'information d'entrée qui restreint l'intervalle de dessous tandis qu'à l'entrée externe pour "plus grand" > est transmis le po- tentiel "1"logique. L'information d'entrée est enregistrée dans le re- gistre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé 47. A partir du troisième sous-cycle jusqu'à la terminai- son de la fonction sont transmis aux entrées externes pour "plus petit" et "plus grand" >le potentiel "1"logique et commence la lecture con- sécutive de l'information enregistrée dans la matrice mémorisante 4 et par le registre pour données d'information d'entrée-sortie 2, elle est transmise au bloc pour intervalle 9 aux entrées A0 à AM. L'information de la matrice mémorisante 4 est comparée bit par bit au moyen des com- parateurs 44 et 48 simultanément avec l'information d'entrée qui détermine l'intervalle. Si l'information enregistrée dans la mémoire répond à la condition de la fonction, à la sortie de AND 51 et AND 52 est génr le signal TSORTy A >x qui agit sur le bloc pour données d'information d'entrée-sortie. Le nombre de ces sous- cycles est égal au nombre des cellules à mémoire remplies d'informa- tion par la matrice mémorisante 4 et dans le cas le plus grave, il est égal à N. REVENDICATIONS 1. Dispositif à mémoire,associatif et opératif, comprenant un bloc pour données d'information d'entrée-sortie (1) à M bus d'informa- tion d'entrée-sortie bidirectionels qui sont reliés à des bus bidirec- tionnels d'un registre pour données d'information d'entrée-sortie (2) dont les sorties sont reliées à une partie des entrées d'un registre de masquage (3) dont les sorties sont reliées à une partie des entrées d'une matrice mémorisante (4) qui contient des cellules à mémoire et des comparateurs pour celles-ci, caractérisé en ce qu'une partie des sorties de la matrice mémorisante (4) sont reliées à des entrées du registre pour données d'information d'entrée-sortie (2), tandis qu'une autre partie de ces sorties sont reliées à des entrées d'un registre pour occupation (5) dont les sorties sont reliées à des entrées de la matrice mémorisante (4), tandis que les sorties d'un registre pour ré- ponse multiple (6) sont reliées à des entrées du registre pour données d'information d'entrée-sortie (2), à des entrées de la matrice mémori- sante (4) et à des entrées d'un bloc de sortie (7), de manière que les entrées restantes du bloc de sortie (7) soient reliées à des sorties du registre d'occupation (5), à des sorties d'un bloc de commande (8) et à des sorties d'un bloc pour intervalle (9), dont les sorties sont reliées à des entrées du bloc pour données d'information d'entrée- sortie (1), tandis que les sorties du bloc de commande (8) sont reliées à des entrées du bloc pour données d'information d'entrée-sortie (1), à des entrées du registre pour données d'information d'entrée-sortie (2), à des entrées du registre de masquage (3), à des entrées du re- gistre d'occupation (5), à des entrées du registre pour réponse mul- tiple (6) et à des entrées du bloc pour intervalle (9), tandis que les entrées du bloc de commande (8) sont reliées aux entrées externes d'un dispositif pour sélection de circuit (OS), pour lecture/enregistrement (R/W), pour effacement (D), pour remise à zéro générale (R), pour mas- quage (M), pour réponse multiple (RM), pour tous les chiffres plus petits qu'un chiffre prédéterminé ( ) et à la sortie du registre d'occupation (5), et des sorties du bloc pour données d'information d'entrée-sortie (1) et des sorties du registre pour données d'informa- tion d'entrée-sortie (2) sont reliées à des entrées du bloc pour inter- valle (9), tandis que des sorties de la matrice mémorisante (4) sont reliées à des entrées du registre pour réponse multiple (6) de manière que la sortie du bloc de sortie (7) soit la sortie d'information externe du dispositif (INF). 2. Dispositif à mémoire, associatif et opératif, selon la re- vendication 1,caractérisé en ce que le registre de masquage (3) est constitué de bits individuels contenant un premier trigger (10) dont l'entrée est reliée à un signal d'horloge interne de masquage (M), tandis que son autre entrée est reliée à la sortie du premier élément AND (11), dont les entrées sont reliées aux sorties respectives (Ai) -1 du registre pour données d'information d'entrée-sortie (2) et à la sor- tie d'un premier élément NOR (12) dont les entrées sont reliées aux sorties Q des triggers de tous les bits du registre de masquage (3) de manière que la sortie Qi du premier trigger (10) soit reliée à une entrée du bloc d'entrée (13), à l'entrée d'un deuxième élément NOR (14) et à l'entrée d'un troisième élément NOR (15), tandis que l'une des sorties du bloc d'entrée (13) est reliée à une entrée du deuxième élé- ment NOR (14) et l'autre sortie est reliée à une entrée du troisième élément NOR (15) de façon que la sortie du deuxième élément NOR (14) et la sortie du troisième élément NOR (15) soient reliées.aux entrées de la matrice mémorisante (4), la sortie (Ai) du registre pour données d'information d'entrée-sortie (2) étant reliée à l'entrée du bloc d'en- trée (13). 3. Dispositif à mémore,associatif et opératif, selon les reven- dications 1 et 2, caractérisé en ce que la matrice mémorisante (4) est constituée de cellules à mémoire dans chacune desquelles le drain d'un premier transistor (T16) est relié à la source d'un deuxième transis- tor (T17), à la source et à la gâchette du troisième transistor (T18), à la gâchette d'un quatrième transistor (T19) et à la gâchette d'un cinquième transistor (T23), tandis que la sortie (A'.) du deuxième élément NOR (14) est reliée au drain du deuxième transistor (T17) et au drain d'un sixième transistor (T22) et que la sortie (A'.) du troi- l sième élément NOR (15) est reliée au drain d'un septième transistor (T20) et au drain du cinquième transistor (T23), un signal d'horloge interne pour enregistrement (TEi) étant relié aux gâchettes des deuxième et septième transistors (T17, T20), tandis que le drain du quatrième transistor (T19) est relié à la source du septième transistor (T20), la source et la gâchette d'un huitième transistor (T21), à la gâchette du premier transistor (T16) et à la gâchette du sixième transistor (T22), que la source du sixième transistor (T22) est reliée à la source du cinquième transistor (T23), au drain d'un neuvième transistor (T25) et à la gâchette d'un dixième transistor (T241) dont le drain est la sortie (KSORTi) de la cellule à mémoire, tandis que le signal d'horloge interne de lecture (TLi) est transmis à la gâchette du neuvième transis- tor (T25), que la tension d'alimentation du circuit (Vcc) est reliée aux drains des troisième et huitième transistors(T18, T21) et que la terre commune du circuit (V ss) est reliée aux sources des premier et neuvième et dixième transistors (T16, T19, T24i, T25). 4, Dispositif à mémoire,associatif et opératif, selon les reven- dications 1, 2 et 3, caractérisé en ce que le registre d'occupation (5) est constitué par des bits individuels, contenant un deuxième trigger (35) dont une entrée est reliée à une mesure pour remise à zéro géné- rale (R), une autre entrée est reliée à la sortie d'un quatrième élé- ment NOR (32), tandis que sa troisième entrée est reliée à la sortie d'un cinquième élément NOR (34) dont l'entrée est reliée au signal d'horloge interne pour effacer l'information (TEFFAC) tandis-que l'au- tre entrée est reliée à la sortie d'un premier inverseur (33) dont l'entrée est reliée à la sortie de la cellule à mémoire (K oRTi) et au drain d'un onzième transistor (T28), que la gâchette du onzième transistor (T28) est reliée à la sortie du deuxième inverseur (30), tandis que sa source est reliée au drain d'un douzième transistor (T29) dont la gâchette est reliée à la gâchette d'un treizième transis- tor (T26) et à la sortie (Qi) du deuxième trigger (35), dont l'autre sortie (Qi) est reliée à la gâchette d'un quatorzième transistor (T27) et à l'entrée d'un sixième élément NOR (31), dont la deuxième entrée est reliée à la mesure interne d'enregistrement (TENR), tandis que sa troisième entrée est reliée à une mesure interne de permission d'en- registrement (TpEi), qui est transmise, et à la source du quatorzième transistor (T27) dont le drain est relié à la source du treizième transistor (T26) et à la mesure interne (TpEi 1) pour permission d'en- registrement au bit suivant du registre d'occupation (5), que le drain du treizième transistor (T26) est relié à la tension d'alimentation du circuit (Vcc), tandis que la sortie du sixième élément NOR (31) est un signal d'enregistrement (TEi) et qu'elle est reliée à l'entrée du deuxième inverseur (30) dont la sortie est reliée à. l'entrée du qua- trième élément NOR (32), dont l'autre entrée est reliée à la sortie du premier inverseur (33), la source du douzième transistor (T29) reliée à la mise à la terre commune du circuit (Vss). 5. Dispositif à mémoire, associatif et opératif, selon les re- vendications 1, 2, 3 et 4, caractérisé en ce que le registre pour ré- ponse multiple (6) est constitué de bits individuels contenant un troi- sième trigger (36), dont la sortie (Qi) est reliée à la gâchette d'un quinzième transistor (T37) et la sortie inverse (Q.) est reliée à la i gâchette d'un seizième transistor (T38) et à une entrée d'un septième élément NOR (39) dont la sortie est la mesure pour lecture (TLi), que la deuxième entrée du septième élément NOR (39) est reliée à la mesure interne de permission pour lecture (TPLi), qui est transmise, et à la source du seizième transistor (T38) dont le drain est le signal d'hor- loge interne (TpLi 1) pour permission de lecture vers le bit suivant du registre pour réponse multiple (6) et est relié à la source.du quinzième transistor (T37) dont le drain est relié à la tension d'ali- mentation du circuit (Vcc), que la troisième entrée du septième élément NOR (39) est reliée au bus pour le signal d'horloge interne inverse pour réponse multiple (TRM) qui est transmis et à l'entrée d'un huitième élément NOR (40), dont la sortie est reliée à l'entrée du troisième trigger (36), que le signal d'horloge interne inverse pour masquage (TM) est transmis à une entrée du huitième élément NOR (40), dont l'au- tre entrée est reliée à la sortie d'un troisième inverseur (41) et à une entrée d'un neuvième élément NOR (42) dont la sortie est reliée à l'entrée du troisième trigger (36),que le signal interne pour réponse multiple (TRM) et le signal interne pour masquage (TM5 sont transmis aux entrées du neuvième élément NOR (42), tandis que le bus pour le signal interne pour remise à zéro générale (R) est relié à une entrée du troisième trigger (36) et qu'une entrée du troisième inverseur (41) est reliée à la sortie de la cellule à mémoire (KsoRTi) 6. Dispositif à mémoire, associatif et opératif, selon les re- vendications 1, 2, 3, 4 et 5, caractérisé en ce que le bloc pour inter- valle (9) contient un registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé (43) et un registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé (47), avec des premier et deuxième groupes comparateurs (44, 48) respectifs de manière qu'aux sorties de chaque bit des registres (43, 47) soit bran- chée une entrée pour comparateur du groupe respectif, que les deux autres entrées de chaque comparateur du premier et deuxième groupes (44, 48) sont reliées aux sorties des comparateurs précédents (Si 1' S> i+1) et que les sorties (Ai) du registre pour données d'information d'entrée- sortie (2) sont reliées aux entrées des bits respectifs des registres (43, 47) et aux entrées des comparateurs respectifs des deux groupes (44, 48), qu'aux deux registres (43, 47) sont transmis les si- gnaux d'horloge internes pour enregistrement respectifs (TE, TE, tandis que la sortie pour "plus petit" (S) du comparateur du premier groupe (44) qui correspond au bit zéro du registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé (43) et la sortie pour "plus grand" (S> O) du comparateur du deuxième groupe (48) qui correspond au bit zéro du registre pour déterminer tous les chiffres plus grands qu'un chiffre prédéterminé (47) sont branchées aux entrées d'un deuxième élément AND (52) dont la sortie est le signal d'horloge interne pour déterminer tous les chiffres entrant dans un intervalle prédéterminé (SORT y 0) du comparateur du premier groupe (44) qui correspond au bit zéro du registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé (43) et la sortie pour "plus petit" (S o) du comparateur du deuxième groupe (48) qui correspond au bit zéro du registre pour dé- terminer tous les chiffres plus grands qu'un chiffre prédéterminé (47) sont reliées aux entrées d'un troisième élément AND (51) dont la sortie (TSORTy> A > x) est le signal d'horloge interne pour déterminer tous les chiffres en dehors d'un intervalle prédéterminé, que la sortie pour "plus petit" (S o) du comparateur du premier groupe (44) qui corres- pond au bit zéro du registre pour déterminer tous les chiffres plus petits qu'un chiffre prédéterminé (43) par un quatrième inverseur (45) et le signal d'horloge interne inverse (T minée pour "plus petit" sont transmis aux entrées d'un dixième élément NOR (46) dont la sortie est le signal d'horloge interne pour plus petit" (TsoRT "0 du comparateur du deuxième groupe (48) qui correspond au bit zéro du registre pour aéter- miner tous les chiffres plus grands qu'un chiffre prédéterminé (47) par un cinquième inverseur (49) et le signal d'horloge interne inverse (T >) pour une condition prédéterminée pour "plus grand" sont transmises aux entrées d'un onzième élément NOR (50) dont la sortie est le signal d'hor- loge interne pour "plus grand" (T oRT). 7. Dispositir à mémoire, associatif et opératit', selon les re- vendications 1 et 6,caractérisé en ce que chaque comparateur Q44,48) con- tient un élément NOR à trois entrées (53, 57) qui est relié à sa sortie à l'entrée d'un élément OR à deux entrées (54, 58) et à une de ses entrées à l'entrée d'un élément OR à deux entrées (56, 60) qui est relié par son autre entrée à la sortie d'un élément NOR à trois entrées (55, 59) dont l'une des entrées est reliée à la deuxième entrée de l'autre élément OR (54, 58).