Brevet FR2632794A1 — publié le 19891215

-1 - -263 2 794 Description "Circuit hyperfréquences comprenant un circuit diviseur de- fréquences par deux à fonctionnement en dynamique L'invention concerne un circuit hyperfréquences comprenant un diviseur de fréquences par deux dit à fonction- nement en dynamique comportant un étage inverseur A et un étage suiveur B. L'invention trouve son application dans la réali- sation de circuits hyperfréquences, intégrés, numériques sur arséniure de gallium, notamment des sources de fréquence sta- bilisée ou des diviseurs programmables permettant de synthé- tiser un ensemble de fréquences stabilisées. Il est généralement connu de l'état de la tech- nique qu'un circuit diviseur de fréquences par deux réalisé en mode dynamique utilise moins de composants actifs et que le temps de propagation (tpd} d'une porte est moindre comparé à un tel circuit fonctionnant en statique. On peut à ce sujet comparer le circuit diviseur décrit dans "26GHz GaAs Room-Temperature aynamic Divider cir- cuit' by J.F. Jensen, L.G. Salmon et alii dans "GaAsIc Sympo- sium pp.201-204" références CH2506-4/87.0000-0201-C-1987 IEEE, avec le circuit décrit dans "Ultrahigh speed GaAS Static Fre- quency Dividers" par J.F. Jensen et L.G. Salmon et alii dans "IEDM 86 pp. 476-479 références CH 2381-2/86/0000-0476-C-i986 IEEE. Le premier des deux documents cités décrit un cir- cuit diviseur de fréquences-par deux fonctionnant en dynami- que, fondé sur l'utilisation de transistors à effet de champ à déplétion montrant une tension de pincement d'environ -2,5 V. Le diviseur est composé de deux étages (voir ia figure 5 du premier document cité). Le premier étage est formé d'un transistor inter- rupteur commandé par le premier signal d'horloge 0, suivi -2- 2632794 suivi d'une porte inverseuse de type BFL (d'ailleurs décrite sur la figure 4 du second document cité). Le second étage est formé d'un transistor interrupteur commandé par le second si- gnal d'horloge c complémentaire suivi d'une porte suiveuse. os05 Les états logiques sont stockés en chargeant ou en déchargeant les capacités de grille des transistors inverseurs et suiveurs. La vitesse du circuit est limitée par le temps de propagation des deux portes (2tpd). Ce circuit diviseur dynamique connu présente évi- demment l'avantage d'être réalisable au moyen d'un nombre de transistors considérablement moins grand que le circuit divi- seur décrit dans le second document, et de présenter un temps de propagation par porte (Tpd) plus faible. il en résulte une consommation plus faible, une aptitude à l'intégration à grande échelle plus élevée, et une fréquence maximale de fonc- tionnement plus élevée. Cependant, si le circuit décrit dans le premier document cité présente un certain nombre d'avantages, il n'en présente pas moins, dans un domaine de la technique o il est recherché de réaliser des circuits toujours plus performants, encore un certain nombre d'inconvénients. Notamment la fréquence maximale est limitée par les deux temps de propagation de portes: Fmax 1/2 Tpd. D'autre part, ce circuit comprend deux transistors interrupteurs commandés chacun par deux signaux d'horloge complémentaires. La difficulté vient alors du fait que: - ou bien ces deux signaux d'horloges complémentaires doivent être fournis par un circuit extérieur, - ou bien ils doivent être générés dans le circuit lui-même. Dans l'un comme dans l'autre cas, se pose le pro- blème de générer deux signaux d'horloge rigoureusement complé- mentaires à des fréquences aussi élevées que celles du domaine -3- 2632794 envisagé par la présente invention, c'est-à-dire environ 20 GHz. La présente invention propose donc un circuit di- viseur de fréquences par deux: - qui ne.nécessite l'utilisation que d'un seul si- gnal d'horloge, - qui présente un moins grand nombre de transis- tors et donc une densité d'intégration plus grande et ceci même sans tenir compte de la suppression du circuit nécessaire à la génération d'une horloge complémentaire, - qui présente une fréquence maximale deux fois plus élevée que selon l'art antérieur si on utilise la même technologie. Il faudra noter cependant que le domaine d'utili- sation du circuit selon l'invention o le principal effet re- cherché est l'augmentation de la fréquence maximale de fonc- tionnement, se verra en revanche limitée à un octave, ce qui n'est pas un inconvénient pour les applications quasi-analo- giques de ces circuits numériques. En effet la fréquence d'en- trée sera: fMax/2 cas du circuit connu). Selon l'invention, ces buts sont atteints au moyen d'un circuit tel que défini dans le préambule de la revendica- tion 1, en outre caractérisé en ce que la sortie de l'étage inverseur est appliquée à l'entrée de l'étage suiveur par l'intermédiaire d'un transistor T1 monté en interrupteur commandé par le signal hyperfréquence d'entrée H de fréquence fe, en ce que la sortie Q de l'étage suiveur B est rebouclée sur l'entrée de l'étage inverseur A et fournit le signal de sortie de fréquence f = fe/2, et en ce que le fonctionnement du diviseur se produit dans les conditions o 1/(a + 1) Tpd 4 f ( 1/(" + 1)Ti, relation dans laquelle tl est le temps de propagation dans le transistor interrupteur, î est le rapport cyclique défini par: Z632794 a = (T - T)T, relation dans laquelle T est la période du signal d'entrée, y est la durée pendant laquelle le transistor interrupteur T1 est fermé, et Tpd est le temps de propagation total formé par la somme du temps de propagation dans l'étage inverseur, dans l'interrupteur et dans l'étage suiveur. L'invention sera mieux comprise au moyen de la description suivante illustrée par les figures annexées dont: - la figure la représente schématiquement le cir- cuit selon l'invention; - la figure lb représente le même circuit au moyen de blocs fonctionnels; - la figure 2 représente le séquencement des si- gnaux se propageant dans le circuit; - la figure 3 représente les signaux hyperfré- quences d'entrée en traits discontinus et de sortie en trait plein. Le circuit selon l'invention est représenté de façon schématique sur la figure la. Il est réalisé de préférence au moyen de transis- tors à effet de champ MESFET du type à déplétion de charges, ou de transistor HEMT, dont la tension de pincement: VT 2 -0,6 V Cette valeur de la tension de pincement, qui est faible devant celle des transistors utilisés pour réaliser le circuit connu de l'état de la technique, est spécialement choisie pour ob- tenir une excursion logique faible et augmenter encore la fré- quence maximale de fonctionnement. De plus, en utilisant des transistors dont la ten- sion de pincement est de l'ordre de -0,6 V, une seule diode Dl est suffisante pour assurer la translation de niveau dans l'étage inverseur A. Ainsi tel que représenté sur les figure la et lb, le circuit selon l'invention comprend un premier étage A constitué d'une porte inverseuse du type BFL à une diode Dl, et un second étage B constitué par une porte suiveuse, isolée de la porte inverseuse par un transistor interrupteur T1. Le transistor interrupteur Ti est commandé par l'unique signal d'entrée H de fréquence fE qui sera divisée par deux par le circuit. La porte inverseuse A est constituée d'un transis- tor T2 dont le drain est porté à l'alimentation continue VDD à travers une résistance RI, et dont la source est reliée à la masse. La porte inverseuse comprend en outre un étage translateur de niveau constitué du transistor T3 dont le drain est relié à l'alimentation continue VDD, dont la grille reçoit le signal inversé disponible sur le drain de T2, et dont la.source est reliée à travers la diode D1 au transistor source de courant T, monté en grille et source communes à une seconde tension continue VSS. Le transistor interrupteur T1 est monté entre le point commun de la diode D1 et du transistor T4, et la grille du transistor haut T5 de l'étage suiveur B. Cet étage suiveur B est constitué du transistor T5 dont le drain est porté à l'alimentation VDD et dont la source est reliée à un transistor source de-courant T6, ce transistor TE étant tel que sa grille et sa source sont communes à la seconde alimentation VSS. Le signal'de sortie Q du diviseur est disponible au point commun des transistors Ts et T$ de l'étage B, et est reporté sur la grille du tran- sistor inverseur T2. Les dimensions des transistors et diode sont données dans le tableau I. Notamment les largeurs de grilles des transistors T2, T3, T4, Ts, T6 sont identiques. La largeur de grille du transistor interrupteur T1 est moitié de celle des transistors précédents. Les niveaux hauts et bas du signal d'entrée H sont donnés par les relations du tableau II, dans lesquelles: -6- 2632794 (VH)bas est la tension correspondant à l'état bas du signal d'entrée H. (VH)haut est la tension correspondant à l'état haut du signal d'entrée H. (VQ')bas est la tension correspondant à l'état bas du signal Q' présent au point commun entre la sortie de l'inverseur A et le transistor T1 (voir schéma fonctionnel de la figure lb). (VQ,)haut est la tension correspondant à l'état haut du signal Q' au point défini précédemment. Le schéma fonctionnel de la figure lb montre par ailleurs la porte A inverseuse, le transistor T1 interrupteur commandé par le signal d'entrée H, la porte B suiveuse qui fournit en sortie le signal de sortie Q de fréquence moitié de celle du signal H, ce signal Q étant reporté à l'entrée de la porte inverseuse A. Le type de diviseur selon l'invention se comporte comme un oscillateur en anneau synchronisé par le signal d'en- trée ou horloge H qui commande le transistor interrupteur TI. La plage de fréquences utilisables dépend du rapport cyclique du signal d'entrée. Le chronogramme de la figure 2 montre le séquen- cement des signaux dans un exemple o le signal d'entrée H serait un signal carré avec = T1 = temps de propagation dans Ti T 2 =" dans B Tr3 = À "* dans A Temps de propagation total pour faire un cycle Tpd = T1 + T2 + T3 (voir la figure lb). Tel que représenté sur la figure 2, T est le temps de fermeture de l'interrupteur TI, c'est-à-dire le temps o le signal d'entré H est à l'état haut (VH = 1) et o le transistor T1 est un court-circuit. Si l'interrupteur T1 est fermé (en court-circuit) -7- _2632794 pendant un temps T diviseur de fréquences par deux. Ceci est obtenu, si les con- ditions du tableau III sont respectées. La figure 3 montre la courbe représentative en trait plein du signal de sortie dont l'amplitude est portée en ordonnée en mV, en fonction du temps t en ps. La fréquence de ce signal est de 12,5 Ghz qui est bien divisée par deux vis-à-vis de la fréquence du signal d'entrée représenté sur la même figure en traits discontinus, fréquence d'entrée qui est de 25 GHz. Les niveaux.du signal d'entrée H vont de -1,4 V à +0,4 V. Les niveaux du signal de sortie Q vont de: -0,45 V à +0,25 V. La puissance consommée est de l'ordre de 40 mW. Pour permettre de reporter le signal de sortie Q sur un étage ultérieur d'impédance d'entrée telle que 50 Q, un étage tampon (buffer);peut par exemple être interposé entre la sortie Q et ledit étage ultérieur, de toute manière connue en soi de l'homme du métier. TABLEAUI - VDD = i,5 à 2 V VSS = -2 V à -3 V VT = -0,6 à -1 V L = largeur de grille des transistors ou diodes 2 = longueur de grille des transistors = 0,5 pm R1 500 Q Transistors L T2, T3, T4, Ts, Te, DI 30 pm T1 15 pm - 8 - 2632794 TABLEAU II (VH)Bas TABLEAU III T > Tl T ( Tpd Tpd 4 T qui est la période du signal d'entrée H. On définit le rapport cyclique a = (T - T)/T - Les conditions de fonctionnement s'expriment alors par T1 4 T = T/(" + 1) 4 Tpd et f rétant la fréquence de sortie du signal Q = 1/(a+1)Tpd -_9 _--. 2632794 Revendications 1. Circuit hyperfréquences comprenant un-diviseur de fréquences par deux dit à fonctionnement en dynamique compor- tant un étage inverseur A et un étage suiveur B, caractérisé en ce que la sortie de l'étage inverseur est appliquée à l'en- trée de l'étage suiveur par l'intermédiaire d'un transistor TI monté en interrupteur commandé par le signal hyperfréquence d'entrée H de fréquence fe, en ce que la sortie Q de l'étage suiveur B est rebouclée sur l'entrée de l'étage inverseur A et fournit le signal de sortie de fréquence f fe/2, et en ce que-le fonctionnement du diviseur se produit dans les condi- tions o 1/(= + 1) Tpd ( f ( 1/(= + 1)i1, relation dans laquelle T1 est le temps de propagation dans le transistor interrupteur, aest le rapport cyclique défini. par: ea =-(T - T)/Tr, relation dans laquelle T est la période du signal d'entrée, T est la durée pendant laquelle le transistor interrupteur T1 est fermé, et Tpd est le temps de propagation total formé par la somme du temps de propagation dans l'étage inverseur, dans l'interrupteur et dans l'étage suiveur. 2. Circuit selon la revendication. 1 caractérisé en ce que l'étage inverseur A est du type BFL à une diode de trans- lation de niveau. 3. Circuit selon la revendication 2, caractérisé en ce que l'étage inverseur est constitué-d'abord d'un transistor inverseur T2 dont le drain est porté à une alimentation con- tinue VDD à travers une résistance de charge R1 dont la source est reliée à la-masse et dont la grille est commandée par le signal hyperfréquence de sortie Q rebouclé, est consti- tué ensuite d'un étage translateur de niveau formé d'un tran- sistor T3 dont le drain est-relié à l'alimentation continue VDD, dont la grille reçoit le signal inversé disponible sur le drain du transistor T2, dont la source est reliée à travers - 10 _ 2632794 une diode D1 à un transistor source de courant T4, monté en grille et source commune à une seconde tension d'alimentation continue VSS, la sortie Q' de cet étage inverseur A, dispo- nible sur le drain du transistor T4 source de courant étant amenée sur le transistor T1 monté en interrupteur. 4. Circuit selon la revendication 3, caractérisé en ce que l'étage suiveur B est constitué d'un transistor haut T5 dont le drain est porté à l'alimentation continue VDD et dont la source est reliée à un transistor source de courant T;, monté en grille et source commune à la seconde tension continue VSS, le signal Q' issu du premier étage A inver- seur étant transmis à travers l'interrupteur T1, commandé par le signal d'entré M, à la grille du transistor haut TS, et la source hyperfréquences Q, de fréquence divisée, disponible sur le drain du transistor source de courant T6 étant rebouclée sur la grille du transistor inverseur t2 de l'étage inverseur A. 5. Circuit selon l'une des revendications 3 ou 4, caractérisé en ce que les transistors sont choisis parmi le type MESFET ou le type HEMT, réalisé en technologie du type BFL sur arséniure de gallium, en ce que la tension d'alimenta- tion VDD est comprise entre 1,5 et 2 V, la tension d'alimen- tation VSS est comprise entre -2 V et -3 V, les largeurs de grille des transistors T2, T3, T4, Ts, Tg et D1 sont doubles de la largeur de grille du transistor interrupteur T1, en ce que les transistors sont du type à déplétion, de tension de pincement VT = -0,6 V, et en ce que les conditions de fonctionnement du circuit en diviseur par deux sont alors données par les relations: (VH)Bas