Brevet FR2623670A1 — publié le 19890526

-1 _ CIRCUIT ANALOGIQUE POUR MODEM EN BANDE DE BASE". La présente invention concerne un circuit analogi- que pour modem en bande de base associé à un circuit logique précaractérisé et comportant des organes réalisant sur des si- gnaux électriques des fonctions électroniques telles que, par exemple, le filtrage, l'amplification, la mise en oeuvre d'un retard analogique, la comparaison, l'égalisation automatique au moyen d'un dispositif non linéaire. Un tel circuit analogique est connu de la publica- tion Commutation et Transmission", n'1, 1985 qui décrit un "modem en bande de base fonctionnant en duplex sur deux fils". Le modem est principalement constitué d'un circuit lo- gique précaractérisé assurant les fonctions liées à l'émis- sion, à l'annulation d'écho et à la réception et d'une plura- lité de circuits passifs et actifs bipolaires assurant les fonctions analogiques telles que l'amplification, le filtrage, la mise en oeuvre d'un retard analogique, la comparaison et l'égalisation automatique. En particulier l'égalisation est obtenue au moyen d'un dispositif non linéaire constitué d'un filtre passe-haut dont la fréquence de coupure varie automati- quement par l'action de diodes qui court-circuitent plus ou moins une capacité. Un tel modem bénéficie déjà d'un haut ni- veau d'intégration, cependant pour améliorer encore sa compa- cité et sa fiabilité ainsi que pour réduire toujours plus sa consommation il est souhaitable que les diverses fonctions a- nalogiques soient combinées au sein d'un circuit intégré de technologie CMOS qui pourrait être ainsi directement associé au circuit logique précaractérisé. Toutefois l'intégration de ces fonctions analogiques pose d'indiscutables difficultés et notamment relativement à l'impossibilité de réaliser dans cette technologie les diodes nécessaires à la fonction - 2 - d'égalisation automatique. L'invention a pour but de remédier à ce genre de difficultés et propose des moyens pour réduire sensiblement volume et consommation électrique et par conséquent améliorer la fiabilité et la reproductibilité d'un tel modem tout en en diminuant le coût. Pour cela le circuit analogique pour modem en ban- de de base du genre mentionné dans le préambule est remarqua- ble en ce que pour être directement connecté au circuit logi- que précaractérisé il est monolithiquement intégré selon la technologie CMOS utilisant des filtres à capacités commutées pilotés par une seule horloge dont la fréquence est un multi- ple de celle de l'horloge d'émission du modem, lesdits filtres s'adaptant automatiquement à la fréquence des données, la fonction d'égalisation automatique étant également obtenue, et ceci sans réglage, par écrêtage variable et symétrique des si- gnaux au moyen d'un circuit comportant des filtres à capacités commutées d'un seul type. Une telle réalisation à partir de filtres à capa- cités commutées pilotés par une seule horloge autorise à une commutation synchrone de l'ensemble des filtres du modem, ce qui signifie que les filtres ne sont plus commutés les uns après les autres, et ceci également lorsqu'il est imposé un changement de fréquence au modem, que le modem fonctionne en mode synchrone ou asynchrone. De plus, l'emploi de filtres à capacités commutées d'un seul type pour reproduire la fonction d'égalisation automatique est particulièrement simple et sou- ple contrairement aux techniques habituelles utilisant soit l'algorithme du gradient stochastique, soit la commutation au- tomatique de plusieurs filtres passe-haut. L'égalisation est obtenue par écrêtage variable et symétrique des signaux car selon la longueur de la ligne le niveau du signal reçu est de fait plus ou moins élevé et le signal ainsi plus ou moins écrêté, ce signal est de plus écrêté de manière symétrique par rapport à une tension fixée pour être interprété correctement lors de son décodage. 2- 623670 - 3 - La description suivante en regard des dessins annexés, le tout donné à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée. La figure 1 montre le circuit analogique intégré selon l'invention et son environnement, l'ensemble constituant un modem en bande de base. La figure 2 représente un schéma synoptique du modem en bande de base. La figure 3 propose un diagramme de temps relatif à la fonction retard analogique. Sur la figure 1 est représenté le circuit analogi- que pour modem en bande base BBAC avec 24 broches de connexion associé principalement au circuit logique précaractérisé PLC. Les diverses fonctions affectées aux différentes broches de connexion seront explicitées lors de la description de la fi- gure 2. Les tensions d'alimentation sont appliquées sur les bornes VDD, VSS et VREF et sont découplées les unes par rapport aux autres (les capacités de découplage ne sont pas représentées sur le dessin). La borne d'alimentation VSS des circuits BBAC et PLC est mise au potentiel OV, alors que la borne d'alimentation VDD de ces mêmes circuits est portée à un potentiel positif (par exemple 10V 5%). Le potentiel sur la borne d'alimentation VREF du circuit BBAC est égal à (VDD-VSS)/2 (à par exemple 1%). Soit Fo la fréquence de ré- férence qui peut varier par exemple de 1kHz à 21kHz le circuit PLC génère une horloge HR et une horloge HE qui sont transmi- ses au circuit BBAC. L'horloge HR=48Fo est l'horloge générale du circuit BBAC alors que l'horloge HE=4Fo est l'horloge d'échantillonnage, ces horloges BR et HE étant synchrones sur les fronts de descente. Trois signaux de commande sont appliqués aux bor- nes BCL, BAE et B du circuit BBAC. Le signal ['O' (VSS) ou 1' (VDD)] sur la broche BCL est émis à partir de la borne B3 de PLC et permet de commander le test de boucle 3 qui consiste à reboucler une fraction du signal émis sur la réception, -4- alors qu'aucun signal ne doit être transmis sur la ligne L et qu'aucun signal du c6té jonction J ne doit perturber le bou- clage. Le signal (O0' ou '1') sur la broche BAE permet de po- sitionner des sorties logiques appelées SS, SD, SI et DCR selon une configuration déterminée (détaillée lors de la des- cription de la figure 2). Les signaux sur les broches BCL et BAE permettent ainsi de tester le modem dans ses diverses fonctions et plus particulièrement dans sa fonction d'annula- tion d'écho (fonction réalisée par le circuit PLC). Enfin le signal ('0" ou '1") sur la broche B permet d'opérer un change- ment de gamme de fréquences pour les filtres continus. Différents signaux analogiques sont transmis ou émis vers ou par le circuit BBAC et sont présents sur les bor- nes ci-après énumérées. Borne SF: Sortie du signal d'émission filtré par un filtre d'émission PBEM. Borne SR: Sortie résistance. Une résistance IR externe au circuit BBAC est connectée entre la borne SR et la borne SF et sert de résistance d'entrée d'un amplificateur d'adaptation du niveau de signal d'émission AEM. Borne SEM: Sortie signal d'émission reliée à la sortie de l'amplificateur d'adaptation AEM. Le signal d'émis- sion est transmis vers un amplificateur de ligne d'émission ALE du côté de la ligne L. Une résistance de contre-réaction FR de l'amplificateur AEM externe au circuit BBAC est connec- tée entre les bornes SEM et SR. Borne EA: Entrée analogique sur laquelle est appliqué un signal, qui lorsque la borne BCL est à '0", est transmis d'une part vers l'entrée d'un filtre PBRE et d'autre part vers une entrée d'un égaliseur EGA (le filtre PBRE et l'égaliseur EGA seront décrits en détail avec la figure 2). Le signal analogique présent sur la borne EA est une fraction du signal d'émission filtré SF. Borne E1: elle est reliée à l'entrée du filtre PBRE lorsque la borne BCL est à '1". Elle reçoit le signal de - 5 - sortie de l'amplificateur de ligne de réception ALR du côté de la ligne L. Borne E2: elle est reliée à l'entrée d'une ligne à retard analogique ADN (décrite avec la figure 2). Elle reçoit le signal issu d'un circuit de différence DC. Borne SEG: elle est reliée à la sortie de l'éga- liseur EGA. Borne E3: est une entrée de l'égaliseur EGA qui permet selon une caractéristique de l'invention de compenser la tension de décalage présente à la sortie de l'égaliseur EGA, un circuit intégrateur RC étant connecté entre la sortie SEG et l'entrée E3 de l'égaliseur EGA. Borne OE: Sortie "oeil" ainsi nommée car elle permet une observation du signal de sortie analogique de l'égaliseur EGA. Borne Sl: Sortie signal de réception filtré reliée à la sortie du filtre PBRE. Ce signal de réception fil- tré est appliqué sur l'entrée positive du circuit de différen- ce DC. En fait, le signal de réception est reçu avec un écho, lié aux différences d'impédances entre lignes et modems ou à la désadaptation entre modems distants, écho qu'il est néces- saire de minimiser ou d'éliminer. Pour cela le circuit logique PLC est muni d'un annuleur d'écho qui estime l'écho incident, la sortie de l'annuleur d'écho EC (10 fils) présente donc un signal numérique d'écho estimé et est connectée à un circuit convertisseur numérique analogique DACC convertissant le signal logique entrant en un signal analogique de l'écho esti- mé qui est appliqué à l'entrée négative du circuit de diffé- rence DC. Ainsi à la sortie du circuit de différence DC est présent un signal qui est le signal de réception filtré dont l'écho estimé a été déduit, c'est ce signal qui, comme cela a été vu précédemment, est appliqué à la borne E2. Enfin des signaux logiques transitent par les bor- nes suivantes du circuit BBAC. Borne DEC: Entrée signal d'émission. Ces données -6- d'entrée sont codées et émises par le circuit logique PLC et sont transmises via la borne DEC à l'entrée du filtre d'émis- sion PBEN. Borne DCR: Sortie des données codées reçues. Ces données codées sont émises à la sortie de l'égaliseur EGA et sont transmises via la borne DCR vers le circuit logique PLC pour être décodées. Borne CP: Contrôle de la fréquence de coupure d'un filtre préégaliseur PREG qui est situé à l'entrée de l'égaliseur EGA. Ce filtre PREG échantillonne le signal pré- sent à son entrée à la fréquence 12Fo. Le signal ('0" ou '1") sur la borne CP permet de commuter la fréquence de coupure fc à -3dB, par exemple: pour CP = "0" fc = O,22Fo pour CP = "1" fc = 0,4 Fo Les bornes de sortie SS, SD et SI sont reliées au circuit logique PLC pour transmettre soit des signaux d'erreurs utilisés par l'annuleur d'écho pour le calcul de l'écho estimé lorsque la borne BAE est à "O", soit pour blo- quer l'annuleur d'écho lorsque la borne BAE est à '1". Les bornes SS, SD et SI sont reliées dans le cir- cuit BBAC à un registre LAT chargé de mémoriser sur un front montant d'horloge la valeur des sorties logiques de trois comparateurs Cl, C2, C3, coopérant avec la ligne à retard ADN et de libérer lesdites valeurs à l'usage de l'annuleur d'écho du circuit PLC. Afin de parfaire la description de l'environnement proche du circuit BBAC, il convient de préciser que les ampli- ficateurs de ligne d'émission ALE et de réception ALR respec- tivement émettent et reçoivent les données sur et de la ligne téléphonique L (2 fils) via le transformateur de ligne LT ainsi isolé de la sortie émission SEM et de l'entrée réception El. Sur la figure 2 est proposé un schéma synoptique du modem en bande de base dans lequel les diverses fonctions du circuit analogique BBAC sont détaillées alors qu'apparaissent certaines fonctions de circuit logique PLC -7- nécessaires à une meilleure appréhension du fonctionnement du circuit selon l'invention. Les éléments communs à la figure 1 sont identiquement référencés. Conformément à l'idée de l'invention le circuit analogique est intégré en technologie CMOS utilisant des fil- tres à capacités commutées pilotés par une seule horloge dont la fréquence est un multiple de celle de l'horloge d'émission du modem, lesdits filtres s'adaptant automatiquement à la fré- quence des données, la fonction d'égalisation automatique étant également obtenue, et ceci sans réglage, par écrêtage variable et symétrique des signaux au moyen d'un circuit com- portant des filtres à capacités commutées d'un seul type. D'une part, la compatibilité avec le circuit logique PLC, la réduction de la consommation, une meilleure reproductibilité sont de la sorte assurées alors que la fiabilité, la compacité sont améliorées pour un plus faible coût et d'autre part une adaptation automatique à la fréquence des données est obtenue en utilisant les filtres à capacités commutées dans une technologie CMOS. En effet ces filtres à capacités commutées pilotés par une seule horloge s'adaptent automatiquement à la vitesse des données, la vitesse pouvant varier par exemple de lkbit à 21kbit. En outre la réalisation du circuit égaliseur, comme décrite dans la suite, au moyen de filtres à capacités commutées d'un seul type entraîne une simplification de l'in- tégration tout en assurant une adaptation efficace sans ajus- tement des pentes des filtres. Les différents types de filtres utilisés dans la suite du présent mémoire sont analysés dans la référence 1: Les filtres actifs", de Paul Bildstein, aux Editions de la Radio. Les données à transmettre TD, présentes sur le fil 103 (Standard RS 232/V24), sont embrouillées dans le circuit logique PLC au moyen d'un circuit brouilleur SCR dont la sor- tie est connectée d'une part à une entrée d'un annuleur d'écho EC et d'autre part à l'entrée d'un circuit codeur CBP pour être converties selon un code biphase couramment utilisé dans ce type de modem. Ainsi codées elles sont transmises vers la borne d'entrée du signal d'émission DEC du circuit analogique intégré BBAC. La borne DEC est reliée à l'entrée d'un filtre passe-bas d'émission PBEM qui filtre le signal logique et res- titue un signal analogique symétrique par rapport à la tension de référence VREF. Le filtre PBEM est un filtre passe-bas du type Bessel d'ordre 4 (Référence 1) dont la fréquence de cou- pure à -3dB était dans l'exemple de réalisation égal à 0,92Fo et la fréquence d'horloge HR égale à 48Fo. Ce filtre PBEM est suivi d'un filtre continu DCEF dit de post-échantillonnage qui permet d'éliminer tout repli de spectre autour de la fréquence 48Fo, ce filtre permet également d'éliminer les fréquences su- périeures à 2Fo (HE/2), il est constitué par exemple d'une cellule d'ordre 2 en structure Sallen-Key du type Butterworth (Référence 1). Compte-tenu de la gamme de fréquences étendue d'utilisation du circuit BBAC, il est nécessaire de commuter la fréquence de coupure de ce filtre, ce qui est obtenu au moyen du signal de commande B. Ainsi les fréquences d'utilisa- tion Fo du circuit BBAC peuvent par exemple selon la commande B être les suivantes: B = 'O'" (VSS) * 1200, 1800, 2400, 3600, 4800, 6000, 7200 B = *1' (VDD) 4 9600, 12000, 14400, 19200 La sortie du filtre continu DCEF est reliée à la borne SF elle-même connectée à une extrémité de la résistance extérieure IR (voir figure 1). La seconde extrémité de la ré- sistance IR est connectée à la borne SR, la résistance IR est la résistance d'entrée de l'amplificateur d'adaptation du ni- veau de signal d'émission AEM. La borne SR est connectée à l'entrée inverseuse de l'amplificateur AEM au travers d'un in- terrupteur analogique B3.1 permettant de connecter (ou déconnecter) suivant le signal de commande BCL, la borne d'en- trée SR à (de) l'entrée inverseuse de l'amplificateur AEM. L'entrée non inverseuse de l'amplificateur est au potentiel VREF. La sortie de l'amplificateur AEM est reliée à la borne SEM. Entre la borne SR et la borne SEM est connectée la résistance de contre-réaction FR (voir figure 1). Un interrup- teur analogique B3.2 permet de connecter (ou déconnecter), suivant le signal de commande BCL, l'entrée inverseuse de AEM - 9 - à (de) sa sortie. Le signal d'émission présent sur la borne SEM est transmis vers l'amplificateur de ligne d'émission ALE puis est émis sur la ligne téléphonique L (2 fils) via le transformateur de ligne LT. Le rôle de l'amplificateur AEM est d'assurer l'interface et l'adaptation de niveau du signal en sortie du filtre DCEF, il est monté en inverseur classique à l'aide des résistances extérieures IR et FR et son gain est toujours inférieur à l'unité. Le signal d'entrée et le signal de sortie de AEM sont des signaux analogiques symétriques par rapport à la tension VREF. Dans le sens réception, le signal reçu d'un modem distant transitant par la ligne téléphonique L est aiguillé au niveau du transformateur de ligne LT sur l'entrée de l'ampli- ficateur de ligne de réception ALR. Ce signal reçu est un signal composite constitué du signal effectivement émis par le modem distant et d'un si- gnal d'écho dû essentiellement à la désadaptation entre modems distants et aux différences d'impédances entre lignes et modems. La sortie de l'amplificateur ALR est reliée via la borne d'entrée E1 du circuit BBAC au filtre passe-bas de ré- ception PBRE précédé d'un filtre continu DCRF. Le filtre DCRF est un filtre anti-repliement qui permet d'annuler les fré- quences supérieures à 2Fo, tout comme le filtre DCEF il est constitué par exemple d'une cellule d'ordre 2 en structure Sallen-Key du type Butterworth (Référence 1), et sa fréquence de coupure est également commutable au moyen du signal de com- mande B. Le rôle du filtre PBRE est de filtrer le signal ana- logique reçu en El, il est principalement constitué d'un fil- tre passe-bas du type Bessel d'ordre 4 (Référence 1) dont la fréquence de coupure à -3dB est dans l'exemple de réalisation égale à 1,25Fo et la fréquence d'horloge HR égale à 48Fo. La sortie du filtre PBRE est reliée à la borne de sortie S1. Entre la borne d'entrée E1 et l'entrée du filtre continu DCRF est disposé un interrupteur analogique B3.3 qui permet, sui- vant le signal de commande BCL, de connecter l'entrée du fil- tre DCRF soit à la broche E1 dans le cas du fonctionnement gé- néral du modem (émission-réception), soit à la broche d'entrée - 10 - EA dans le cadre d'un test interne au modem pour isoler la partie réception de la ligne et permettre la réinjection d'une partie du signal d'émission (voir figure 1). La broche EA est également reliée à un second interrupteur analogique B3.4 qui permet de connecter une entrée de l'égaliseur EGA (entrée Eb) soit à la tension VREF dans le cas du fonctionnement général du modem (émission-réception) soit à la broche EA dans le ca- dre du test interne au modem, à l'entrée Eb de l'égaliseur étant alors réinjectée la fraction du signal d'émission appli- quée à la borne EA. Comme cela a été noté précédemment, le signal de réception filtré (par le filtre PBRE), présent sur la borne S1, est entaché d'un écho. Cet écho est estimé par l'annuleur d'écho EC, et doit être déduit du signal de réception filtré. Pour cela le signal numérique d'écho estimé présent à la sor- tie (10 fils) de l'annuleur d'écho EC est converti en un si- gnal analogique au moyen du circuit de conversion numérique analogique DACC. Le signal de sortie du circuit DACC est appliqué sur la borne négative du circuit de différence DC pour être retranché du signal de réception filtré appliqué sur la borne positive du circuit de différence DC, la sortie du circuit DC étant reliée à l'entrée E2 du circuit BBAC. La borne d'entrée E2 correspond à l'entrée d'une ligne à retard analogique ADN, de manière avantageuse elle n'est constituée que de 4 circuits échantillonneurs-bloqueurs EB1, EB2, EB3 et EB4. Le rôle de la ligne à retard ADN est de créer un retard de deux périodes d'échantillonnage entre l'entrée et la sortie des 4 circuits échantillonneurs-blo- queurs, rôle qui est mis en évidence au moyen de la figure 3 représentant un diagramme temporel relatif au retard. Ce re- tard est nécessaire au fonctionnement de l'annuleur d'écho EC qui de manière connue utilise l'algorithme dit du signe diffé- rentiel, le principe de fonctionnement d'un tel annuleur d'écho est décrit dans le brevet français n0 2 534 427. Le principe de fonctionnement de la ligne ADN est exposé en se référant également à la figure 3. Un circuit de mise en forme - 11 - de l'horloge d'échantillonnage CS reçoit sur son entrée, via le circuit PLC, l'horloge d'échantillonnage HE (représentée figure 3, ligne a) et génère trois signaux HE1, HE2, HL. Le signal HE1 (figure 3, ligne b) est l'horloge d'échantillonnage des circuits échantillonneurs-bloqueurs EB1 et EB3. Le signal HE2 (figure 3, ligne ç) est l'horloge d'échantillonnage des circuits échantillonneurs-bloqueurs EB2 et EB4. L'échantillonnage est précédé d'une période d'auto-iéro (référencée AZ) dont la durée permet de respecter le temps d'établissement (référence EST) du circuit DACC qui reçoit une nouvelle conversion sur le front descendant de l'horloge HE. Une donnée n ne sera valide qu'après le temps d'établissement EST à partir du début de la période d'auto-zéro AZ, cette donnée n sera échantillonnée pendant le temps restant SAT de la période de HE1 ou HE2. Les lignes d, e,, g représentent respectivement les temps pendant lesquels les données sont échantillonnées par les circuits d'échantillonneurs-bloqueurs EB1, EB2, EB3, EB4. La ligne h de la figure 3 montre un signal d'horloge HL présent à une sortie du circuit CS et permet de visualiser le retard de deux périodes d'échantillonnage pour une lecture sur les fronts de montée de l'horloge HL. Un dispositif de comparaison de signaux coopère avec la ligne à retard ADN. Ce dispositif est composé des 3 circuits comparateurs C1, C2, C3, et sert à délivrer un signal logique dépendant de la comparaison des signaux analogiques d'entrée. Le signal logique à la sortie du comparateur C1 à entrées non inverseuses est représentatif du signe de la somme des signaux à la sortie des échantillonneurs-bloqueurs EB1 et EB4. Pour cela les signaux de sortie des échantillonneurs-blo- queurs EB1 et EB4 sont présentés aux entrées non inverseuses du comparateur C1. Le signal logique à la sortie du comparateur C2 est représentatif du signe de la différence des signaux à la sortie des échantillonneurs-bloqueurs EB1 et EB4. Pour cela le signal de sortie de l'échantillonneur bloqueur EB1 est présenté à l'entrée non inverseuse du comparateur C2 alors que le signal de sortie de - 12 - l'échantillonneur-bloqueur EB4 est présenté à l'entrée inverseuse du comparateur C2. Le signal logique à la sortie du comparateur C3 est représentatif du signe de la différence entre le signal de sortie de l'échantillonneur-bloqueur EB1 et la tension de référence VREF. Pour cela le signal de sortie de l'échantillonneur-bloqueur EB1 est présenté à l'entrée non inverseuse du comparateur C3 et le signal VREF est appliqué à l'entrée inverseuse du comparateur C3. Les sorties des comparateurs C1, C2, C3 peuvent présenter, par convention, la valeur "0" (VSS) pour un signe négatif. Les sorties des comparateurs C1, C2, C3 sont reliées aux entrées d'un registre LAT chargé de mémoriser sur un front montant de l'horloge HL (émise par le circuit CS) les valeurs logiques des sorties desdits comparateurs C1, C2, C3. En effet, dans un but de simplification de la réalisation du circuit analogique BBAC, le circuit BBAC comprend, pour permettre l'échantillonnage, même pour un faible recouvrement, d'une donnée n à un circuit déterminé et de ladite donnée retardée (n-2) de deux périodes d'échantillonnage, une ligne à retard analogique constituée simplement de quatre circuits échantillonneurs-bloqueurs associée à un registre de type latch. Grâce à une telle association, il n'est plus nécessaire d'utiliser cinq échantillonneurs-bloqueurs indispensables à l'obtention d'un échantillonnage de deux données ayant un retard de deux périodes d'échantillonnage l'une par rapport à l'autre, et comme il est plus aisé de réaliser de manière intégrée un registre de type latch plutôt qu'un cinquième échantillonneur-bloqueur, la mise en oeuvre du circuit BBAC s'en trouve simplifiée. Ainsi en se référant aux lignes d, et h de la figure 3 il apparaît que, même pour un faible recouvrement, le registre LAT mémorise sur le front de montée n de l'horloge HL: * n + (n-2) à la sortie du comparateur C1 * n - (n-2) à la sortie du comparateur C2 * n - VREF à la sortie du comparateur C3 Les sorties du registre LAT sont connectées aux -13 sorties du circuit BBAC. La sortie représentative de l'état de comparateur C1 est connectée à la borne SS relative au signe de la somme des signaux de sortie des échantillonneurs-blo- queurs EB1 et EB4. La sortie représentative de l'état du comparateur C2 est connectée & la borne SD relative au signe de la différence des signaux de sortie des échantillonneurs- bloqueurs EB1 et EB4. La sortie représentative de l'état du comparateur C3 est connectée à la borne SI relative au signe du signal de sortie de l'échantillonneur-bloqueur EB1 par rapport à la tension VREF (sachant que la tension VREF=(VDD-VSS)/2). Afin de permettre l'exécution de tests internes au modem, trois interrupteurs sont insérés entre les trois sorties du registre LAT et les trois bornes de sortie SS, SD, SI. Les trois interrupteurs sont commandés par la broche logique BAE et autorisent la connexion des sorties SS, SD et SI soit comme on vient de le voir aux trois sorties du registre LAT, soit à la tension VSS ('0") pour les sorties SS et SD et à la tension VDD ('1') pour la sortie SI. Les trois sorties SS, SD, SI sont transmises (3 fils) vers l'organe de calcul de l'annuleur d'écho EC du circuit PLC. Dans le circuit BBAC, la fonction d'égalisation automatique est assurée par le circuit d'égalisation automatique EGA. Le circuit EGA est conçu pour compenser les distorsions d'amplitude que subit le signal reçu. La ligne peut être assimilée à un filtre passe-bas qui atténue fortement les composantes de fréquences élevées par rapport aux composantes de fréquences basses contenues dans le signal transmis. Le circuit d'égalisation doit en fait être un dispositif dont les caractéristiques sont asservies en fonction du niveau de signal reçu qui varie relativement à la longueur de la ligne. Les composantes atténuées doivent être amplifiées de telle sorte que le signal émis soit restitué. Pour cela le circuit d'égalisation automatique est constitué d'un amplificateur à gain élevé suivi d'un filtre égaliseur passe-bande àcapacités commutées pour s'adapter automatiquement à la fréquence des données sans ajustement des - 14 - pentes, la fréquence de coupure variant automatiquement, le filtre passebande étant composé de filtres passe-haut et passe-bas de mênme type élaborés autour d'amplificateurs opéra- tionnels conçus pour écrêter les signaux de manière symétrique par rapport à une tension prédéterminée lors d'un fonctionne- ment en régime non linéaire. Ainsi lorsque la ligne est longue, le signal reçu est faible. Le circuit d'égalisation se comporte alors linéai- rement et corrige l'atténuation sélective due à la ligne. La pente des filtres passe-haut correspond à une correction d'une ligne de caractéristiques moyennes et de longueur maximale. Les filtres passe-bas coupent les fréquences élevées (supé- rieures à la fréquence bit). Lorsque la ligne est courte, le signal reçu a un niveau élevé. Il est alors amplifié par l'am- plificateur à gain élevé puis par les filtres passe-haut. Il atteint ainsi rapidement la valeur d'écrêtage. La fonction de transfert du filtre égaliseur évolue et la fréquence de coupu- re du filtre passe-haut est modifiée. Pour un gain élevé (su- périeur ou égal à 4) de l'amplificateur précédant le filtre égaliseur, la variation de la fonction de transfert due à * l'écrêtage plus ou moins fort du signal suit fidèlement la ca- ractéristique de la ligne. Il est à noter que plus la ligne est courte, et donc moins elle atténue, plus le signal reçu est fort et ainsi corrélativement moins la fonction de trans- fert du filtre égaliseur corrige le signal. Il est important que l'écrêtage reste symétrique, par rapport à une tension qui ici est la tension de référence VREF=(VDD-VSS)/2, sur toute la traversée du filtre. La réalisation de tels filtres imposent certaines contraintes en ce qui concerne le choix des amplificateurs o- pérationnels (tension d'alimentation dissymétrique lorsqu'ils écrêtent de façon dissymétrique, produit gain-bande élevé, tension maximum d'entrée supérieure ou égale à la tension maximum de sortie). De tels amplificateurs opérationnels sont par exemple du type TLC071 de chez Texas Instruments. Le problème de réalisation d'un circuit égaliseur performant et sans réglage est de la sorte avantageusement - 15 - résolu. A l'entrée du circuit d'égalisation automatique EGA est ainsi appliqué le signal de sortie de l'échantillon- neur-bloqueur EB1 pour y être également échantillonné. Cepen- dant le signal de sortie d'un échantillonneur-bloqueur est af- fecté dans sa forme (bruits dus à la commutation) ce qui a pour effet de dégrader le rapport signal à bruit et en outre dans le cas présent il a été imposé une période d'auto-zéro aux échantillonneurs-bloqueurs pour respecter le temps d'éta- blissement du circuit DACC, période pendant laquelle il faut éviter d'échantillonner si l'on ne veut pas altérer le contenu des données. C'est pour cela que selon un mode de réalisation préféré du circuit selon l'invention un filtre préégaliseur est associé à l'amplificateur de gain élevé à l'entrée du cir- cuit d'égalisation automatique EGA pour prééchantillonner les données et filtrer les bruits dus à la commutation améliorant ainsi le rapport signal à bruit, le filtre préégaliseur étant de plus échantillonné à une fréquence multiple de celle utili- sée pour les autres fonctions du circuit pour restituer fidè- lement le contenu des données. Le signal issu de l'échantil- lonneur-bloqueur EB1 est donc prééchantillonné dans le filtre préégaliseur PREG et le signal à égaliser est préfiltré. Le filtre préégaliseur PREG est un filtre passe-bas d'ordre 1 (Référence 1) qui utilise une fréquence d'échantillonnage de 12Fo, ce qui permet de ne pas prélever la partie d'auto-zéro de l'échantillonneur-bloqueur. La fréquence de coupure à -3dB fc est commutable en fonction d'une consigne extérieure appli- quée sur la borne CP: pour CP = "0' (VSS) alors fc = 0,22 Fo. pour CP = 1" (VDD) alors fc = 0,4 Fo. Ce filtre associé à l'amplificateur de gain élevé présente d'autre part trois accès d'entrée. L'entrée Ea qui reçoit le signal de sortie de l'échantillonneur-bloqueur EB1 et qui est affectée d'un gain égal à 4. L'entrée Eb connectée à l'interrupteur analogique B3.4, elle reçoit ainsi le signal - 16 - VREF lorsque le modem fonctionne normalement en émission-ré- ception et le signal présent sur la borne EA lorsqu'un test est exécuté dans le modem, cette borne Eb est affectée d'un gain égal à 1/4. L'entrée E3, enfin est l'entrée connectée à la sortie de l'égaliseur EGA pour la compensation de la ten- sion de décalage présente à la sortie de l'égaliseur, un gain égal à 2 est affecté à cette entrée. Le signal de sortie du filtre préégaliseur PREG associé à l'amplificateur à gain élevé est alors appliqué à l'entrée d'un filtre égaliseur EG passe-bande à capacités com- mutées. Le signal est écrêté automatiquement et symétriquement par rapport à la tension VREF et son amplitude est limitée par exemple à 4/5 de VDD et à 1/5 de VDD. Le filtre EG est consti- tué de quatre filtres distincts d'ordre 2 (Référence 1), un filtre passehaut suivi d'un filtre passe-bas lui-même suivi d'un filtre passe-haut enfin suivi d'un filtre passe-bas, les deux filtres passe-haut étant identiques et les deux filtres passe-bas étant également identiques. Enfin tous ces filtres sont échantillonnés à la fréquence 48 fo. La sortie du filtre EG est elle-même filtrée par un circuit intégrateur RCE de constante de temps peu différen- te de 1/4Fo, puis appliquée à la borne non inverseuse d'un comparateur C4 dont la borne inverseuse est mise au potentiel VREF. Le rôle du comparateur C4 est de convertir le signal de sortie de l'égaliseur EGA du code biphase en un code binaire. Le signal de sortie du comparateur C4 est transmis vers la borne DCR via un interrupteur logique IE4 commandé par le si- gnal BAE, la borne DCR présente ainsi soit une tension VDD lorsque le modem effectue un test interne soit le signal de sortie du comparateur C4 lorsque le modem fonctionne normale- ment en émission-réception. La borne DCR est reliée au circuit PLC o le signal est d'une part traité par un circuit débrouilleur DSC qui présente à sa sortie le signal des - 17 - données reçues RD à transmettre sur le fil 104 (Standard RS 232/V24) et d'autre part exploité pour récupérer l'horloge au moyen d'un circuit de synchronisation BS qui présente alors à sa sortie l'horloge réception RCL transmise sur le fil 115 (Standard RS 232/V24). Pour fournir un point d'observation entre la sortie du filtre.EG et le comparateur C4 il a été disposé un amplificateur AO monté en suiveur et donc de gain 1. La sortie de l'amplificateur est reliée à la borne OE qui représente ainsi la recopie du signal analogique issu du circuit d'égalisation EGA. En outre, les amplificateurs opérationnels utilisés dans le circuit d'égalisation EGA peuvent présenter une tension de décalage en sortie qui multipliée par le gain, perturbe sensiblement la symétrie du signal écrêté. Il convient dans ce cas de compenser cette tension de décalage. Lors d'une transmission en bande de base il est possible de brouiller les données émises avant de les coder, c'est le rôle du brouilleur SCR présent dans le circuit logique PLC. En sortie du brouilleur SCR existe donc un message numérique pseudo-aléatoire composé d'un nombre égal de zéros ("0"O) et de uns ("1"), lorsque ce message est considéré sur une période suffisamment longue. La valeur moyenne du signal relatif au message de données codées en biphase est dans ce cas nulle. Lorsque ce signal est reçu et égalisé, sa valeur moyenne doit rester nulle. Lorsque ce n'est plus le cas, cela signifie qu'une tension de décalage est venue se superposer au signal. Il faut alors corriger cette tension de décalage afin de retrouver la propriété de moyenne nulle du signal reçu. C'est pourquoi selon une caractéristique du circuit selon l'invention celui-ci est en outre pourvu de deux broches de connexion reliées l'une à l'entrée l'autre à la sortie du circuit d'égalisation automatique pour y connecter une cellule intégratrice en formant ainsi une boucle d'annulation de tension de décalage imposant au signal de sortie du circuit d'égalisation une valeur moyenne nulle. C'est le rôle de la - 18 - cellule intégratrice RC (voir figure 1) qui est connectée entre la sortie SEG du circuit EGA et son entrée E3. De cette façon lorsque le signal à l'entrée du comparateur C4 n'est affecté par aucune tension de décalage parasite, le nombre de "0" et de l"1 en sortie du comparateur est identique et la tension de correction de tension de décalage en sortie de la cellule intégratrice RC et donc à l'entrée E3 est VREF=(VDD-VSS)/2. Si par contre, le circuit d'égalisation génère une tension de décalage à l'entrée du comparateur, un déséquilibre entre le nombre de '0" et de "1" est observé à sa sortie. La tension de correction de tension de décalage varie alors dans le sens inverse autour de la position (VDD-VSS)/2 et impose au système de modifier la tension de décalage à - l'entrée du comparateur. Lorsque l'équilibre est atteint pour une tension de correction donnée celle-ci subsiste tant qu'il y a coïncidence entre le nombre de '0" et de '1". En pratique un simple circuit résistancecondensateur suffit à intégrer le signal en sortie du comparateur. Lors d'expériences les résultats obtenus avec des filtres à capacités commutées fortement générateurs de tension de décalage ont-montré le bien fondé de cette réalisation. Le modem ainsi obtenu en associant le circuit intégré analogique BBAC au circuit logique précaractérisé PLC peut, comme cela a été vu précédemment, fonctionner soit en mode émission-réception, soit en mode de tests, le mode de fonctionnement étant sélectionné au moyen des signaux de commande BCL et BAE. Les interrupteurs logiques IE1, IE2, IE3, IE4 sont commandés par le signal appliqué à la broche BAE. Si BAE="0" (VSS), les signaux d'erreurs SS, SD, SI sont transmis vers l'annuleur d'écho EC et le signal de données DCR est émis vers le circuit débrouilleur DSC, le- fonctionnement est alors nominal (émission-réception), SS étant le signal de sortie du comparateur C1, SD le signal de sortie du comparateur C2, SI le signal de sortie du comparateur C3 et DCR le signal de sortie du comparateur C4. - 19-- Si BAE=e1' (VDD), l'annuleur d'écho est alors bloqué, les broches SS et SD étant portées au potentiel VSS alors que les broches SI et DCR sont portées au potentiel VDD. La commande BCL agit sur les interrupteurs analogiques B3.1, B3.2, B3.3, B3.4 et permet de sélectionner le test de bouclage 3, qui dans un équipement de transmission consiste à reboucler une fraction du signal émis sur la réception, alors qu'aucun signal ne doit être transmis ou reçu de la ligne ou de la jonction. Si BCL="l" (VDD), le modem fonctionne en émission-réception, l'interrupteur 83.1 connecte l'entrée SR à l'entrée de l'amplificateur AEM, l'interrupteur B3.2 déconnecte l'entrée de AEM de sa sortie, l'interrupteur B3.3 connecte l'entrée du filtre de réception PBRE à la broche E1 et l'interrupteur B3.4 connecte l'entrée Eb du circuit égaliseur à la tension VREF. Si BCL="O" (VSS), le modem est placé en test de bouclage 3. L'interrupteur B3.1 déconnecte l'entrée SR de l'entrée de l'amplificateur AEM, l'interrupteur B3.2 connecte l'entrée de AEM à sa sortie (AEM courtcircuité), l'interrupteur B3.3 connecte l'entrée du filtre PBRE à la broche d'entrée EA (fraction du signal d'émission réinjectée à l'entrée de PBRE) et l'interrupteur 83.4 connecte l'entrée Eb de l'égaliseur à la broche d'entrée EA. Un tel circuit associé au circuit logique précaractérisé est d'un grand intérêt quant à son utilisation dans un modem en bande de base. Outre ses performances constatées lors d'expériences et sa complète automatisation, il est remarquable relativement à sa très haute intégration. - 20 - REVENDICATIONS 1. Circuit analogique pour modem en bande de base associé à un circuit logique précaractérisé et comportant des organes réalisant sur des signaux électriques des fonctions électroniques telles que, par exemple, le filtrage, l'amplification, la mise en oeuvre d'un retard analogique, la comparaison, l'égalisation automatique au moyen d'un dispositif non linéaire, caractérisé en ce que, pour être directement connecté au circuit logique précaractérisé il est monolithiquement intégré selon la technologie CMOS utilisant des filtres à capacités commutées pilotés par une seule horloge, dont la fréquence est un multiple de celle de l'horloge d'émission au modem, lesdits filtres s'adaptant automatiquement à la fréquence des données, la fonction d'égalisation automatique étant également obtenue, et ceci sans réglage, par écrêtage variable et symétrique des signaux au moyen d'un circuit comportant des filtres à capacités commutées d'un seul type. 2. Circuit analogique pour modem en bande de base selon la revendication 1 caractérisé en ce que pour permettre l'échantillonnage, même pour un faible recouvrement, d'une donnée n à un instant déterminé et de ladite donnée retardée (n-2) de deux périodes d'échantillonnage, il comprend une ligne à retard analogique constituée simplement de quatre circuits échantillonneurs-bloqueurs associée à un registre de type latch. 3. Circuit analogique pour modem en bande de base selon l'une des revendications 1 à 2 caractérisé en ce que le circuit d'égalisation automatique est constitué d'un amplificateur à gain élevé suivi d'un filtre égaliseur passe-bande à capacités commutées pour s'adapter automatiquement à la fréquence des données sans ajustement des pentes, la fréquence de coupure variant automatiquement, le filtre passebande étant composé de filtres passe-haut et passe-bas de même type élaborés autour d'amplificateurs opérationnels conçus pour écrêter les signaux de manière - 21 - symétrique par rapport à une tension prédéterminée lors d'un fonctionnement en régime non linéaire. 4. Circuit analogique pour modem en bande de base selon l'une des revendications 1 à 3 caractérisé en ce qu'un filtre préégaliseur est associé à l'amplificateur de gain élevé à l'entrée du circuit d'égalisation automatique pour prééchantillonner les données et filtrer les bruits dus à la commutation améliorant ainsi le rapport signal à bruit, le filtre préégaliseur étant de plus échantillonné à une fréquence multiple de celle utilisée pour les autres fonctions du circuit pour restituer fidèlement le contenu des données. 5. Circuit analogique pour modem en bande de base selon l'une des revendications 1 à 4, le modem émettant et recevant des données brouillées codées en biphase, caractérisé en ce qu'il comporte en outre une boucle d'annulation de tension de décalage constituée par une cellule intégratrice connectée entre l'entrée et la sortie du circuit d'égalisation automatique pour imposer au signal de sortie du circuit d'égalisation une valeur moyenne nulle.