Brevet FR2626705A1 — publié le 19890804

La présente invention se rapporte à un montage intégral pour faire fonctionner un appareil d'affichage à matrice auto-explorée. De nombreux dispositifs d'affichage, tels que des affichages à cristaux liquides, se composent d'une matrice d'éléments actifs, ou éléments d'image,qui sont agencés en colonnes verticales et rangées horizontales. Les données à afficher sont appliquées en tant que tensions d'attaque à des lignes de données qui sont respectivement associées à certaines des colonnes des éléments actifs. Les rangées d'éléments actifs sont séquentiellement explorées et les éléments actifs individuels dans la rangée adressée sont éclairés selon l'amplitude de la tension de donnée appliquée à la colonne respective. Typiquement, la matrice d'affichage à panneau plat consistera en plusieurs centaines de rangées et plusieurs centaines de colonnes. Afin de minimiser le nombre d'interconnexions vers l'affichage, il est souhaitable d'incorporer un montage d'exploration ou de multiplexage de'rangées et colonnes intégralement avec l'affichage. Couramment, un montage à transistor en film mince (TFT) est utilisé par un certain nombre de compagnies pour intégrer l'affichage et le montage d'adresse sur des substrats communs. Les matériaux qui sont utilisés pour fabriquer le montage TFT sont le séléniure de cadmium (CdSe), le silicium polycristallin (poly-Si) et le silicium amorphe (A-Si). L'avantage de l'utilisation de poly-Si est sa haute mobilité des porteurs. Ses désavantages comprennent un spectre étroit de matériau utilisable pour le substrat, des courants relativement élevés de fuite et une tempéra- ture excessivement élevée de traitement. CdSe a une relativement haute mobilité des porteurs et nécessite d'assez faibles températures à la fabrication (Tmax paramétriques uniformes sur un dispositif d'affichage. Le silicium amorphe peut être utilisé pour la fabrication à de basses températures (Tmax une grande variété de matériaux peu coûteux de substrat. Des transistors A-Si sont simples à fabriquer avec des caractéristiques paramétriques-uniformes à travers une série. Cependant, la mobilité des porteurs (p d'exploration avec des conceptions conventionnelles. A l'état courant de la technique des affichages à panneau plat intégrés, si ce n'était pas pour sa faible mobilité des porteurs, A-Si serait probablement le matériau de choix pour la fabrication de l'affichage. Des circuits d'exploration pour les dispositifs d'affichage à panneau plat ont été fabriqués en A-Si en utilisant des formes conventionnelles de circuit. Un exemple de ce type de montage d'exploration en A-Si est présenté dans un article intitulé "An Active-Matrix LCD With Integrated Driver Circuits Using A-Si TFTs" de M. Akiyama et al.,dans Japan Display, 1986, Proceedings of the 6th International Display Research Conference, Septembre 1986 aux pages 212-215. Le dispositif décrit est un affichage à cristaux liquides o est incorporé un registre à décalage intégral à prises en A-Si avec étages d'attaque de tampon pour explorer les rangées dans la matrice d'affichage. Les colonnes de la matrice sont attaquées par un montage extérieur au dispositif d'affi- chage. L'article donne des résultats de test préliminaire comprenant des formes d'onde de tension de sortie du scanner de rangées en A-Si. Les données de test indiquent (a) que la fréquence maximale de fonctionnement est d'environ 30 kHz et (b) que le temps de chute (c'est-à-dire le temps d'arrêt)du scanner à registre à décalage s'approche de 20 l s, même pour des dispositifs d'affichage de relativement petite surface. D'abord, tandis que le temps de chute de 20 V s du scanner de rangées peut être acceptable pour le développement d'images, un temps plus rapide de chute est plus souhaitable afin de développer des images plus nettes. Deuxièmement, la limite de fréquence de 30 kHz indique qu'un type d'agencement d'exploration à registre à décalage est incapable d'accomplir un multiplexage rapide de données pour les bus des colonnes d'affichage. Un scanner TFT, pour la commutation du signal vidéo à afficher aux bus des colonnes de la matrice, est illustré dans l'article intitulé "The Design and Simulation of Poly-CdSe TFT Driving Circuits for High Resolution LC Displays" de I. DeRyche, A VanCalster, J. Vanfleteren et A. DeClercq, JAPAN DISPLAY 1986, Proceedings of the 6th International Display Research Conference, Septembre 1986, pages 304.-307. Ce scanner a été fabriqué avec le matériau CdSe de relativement haute mobilité et comprend un registre à décalage de données à entrée série-sortie en parallèle, un certain nombre de verrouillagesde données dont chacun est couplé à des sorties respectives en parallèle du registre à décalage et est associé avec l'un des bus de colonne de la matrice, et un certain nombre d'amplificateurs tampons dont chacun a une entrée couplée à une sortie d'un verrouillage correspondant et une sortie couplée pour attaquer un bus de colonne. Dans cet agencement, le registre à décalage est couplé au verrouil- lage par un premier groupe de dispositifs de déclenchement et les verrouillages sont couplés aux amplificateurs tampons par un second groupe de dispositifs de déclen- chement. Pendant une période d'une ligne donnée, les données stockées dans les verrouillages sont appliquées, via les amplificateurs tampons, aux bus respectifs de colonne. Concurremment, la donnée, ou le signal vidéo, pour la ligne suivante de l'affichage, est introduit en série dans le registre à décalage à peu près à une fréquence d'horloge de 6 MHz. A la fin d'une période d'une ligne donnée, la donnée dans le registre à décalage est transférée en parallèle vers les divers verrouillages. Cette donnée est alors couplée aux bus de colonne pendant l'intervalle suivant d'une ligne subséquente. A la lumière des caractéristiques vitesse- performance rapportées par M. Akiyama et autres, pour des registres à décalage fabriqués en A-Si, on peut facilement noter que le montage de commutation du type présenté par I. DeRyche et autres ne peut-être fabriqué en A-Si et on ne peut s'attendre à ce qu'il fonctionne aux vitesses requises d'exploration pour attaquer les colonnes verticales d'un dispositif d'affichage à panneau plat. Ainsi, il y a une nécessité d'un montage de commutation pouvant être fabriqué en matériaux ayant une relativement faible mobilité des porteurs et pouvant fonctionner à des allures ou fréquences relativement élevées. La présente invention est dirigée vers un montage pour l'application de signaux vi.déo ou de données à des dispositifs d'affichage du type matrice. Le signal vidéo est appliqué à un groupe de M démultiplexeurs o M est un nombre entier. Les bornes de sortie des M démulti- plexeurs sont couplées aux bornes d'entrée d'un certain nombre de circuits respectifs de verrouillage. Les bornes de sortie des circuits de verrouillage sont respectivement couplées aux bus de colonne. Des moyens de sollicitation sont prévus vers les circuits de verrouillage pour améliorer leur vitesse de fonctionnement. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - la figure 1A donne un schéma-bloc d'un appareil d'affichage à panneau plat comprenant un appareil de commutation de données intégralement fabriqué selon la présente invention; - la figure lB donne un schéma-bloc d'un circuit générateur d'horloge qui peut être réalisé dans l'appareil de la figure IA; - les figures 2 et 3 sont des schémas et schémas-blocs partiels d'un montage de démultiplexage qui peut être réalisé dans l'appareil de la figure 1; - la figure 4 est un schéma d'un montage de verrouillage pour attaquer un bus de colonne de l'appareil d'affichage; - la figure 5 est un graphique des temps de la séquence de fonctionnement de l'appareil de commutation; - la figure 6 est un schéma d'un autre montage de verrouillage pour attaquer un bus de colonne de l'appareil de visualisation; - la figure 7 est un graphique des temps utile pour décrire le fonctionnement du montage de la figure 6; - la figure_8 est un schéma de démultiplexeurs de choix de rangées et d'un montage d'attaque de verrouillage; - la figure 9 est un graphique des temps de la séquence de fonctionnement de l'appareil de sélection de rangées, et - la figure 10 est un schéma d'un autre dispositif de charge d'impédance variable. L'invention sera décrite dans l'environnement d'un appareil d'affichage à cristaux liquides auto- exploré o les éléments actifs sont fabriqués en utilisant un matériau de silicium amorphe. On notera cependant que les concepts de l'invention sont applicables à d'autres types d'appareil nécessitant un montage d'exploration ou de commutation o un montage conventionnel d'explora- tion est incapable de fonctionner à la vitesse souhaitée. En se référant à la figure 1A, elle montre, sous forme de blocs un système d'affichage à cristaux liquides auto-exploré. Ce système comprend une série d'affichages. auto-explorés entourées par la ligne en pointillé 10, et un circuit électronique de support comprenant un moyen de mise au format de signaux de données 24, un contrôleur pilote 26 et un générateur 28 de signaux d'horloge. La série d'affichages 10 comprend une matrice d'affichage 12, un montage d'exploration ou de balayage horizontal 14 et un montage de commutation de données. La matrice d'affichage comprend un certain nombre de bus horizontaux P x Q x R et un certain nombre de lignes verticales de données M x N, M, N, P, Q et R étant des nombres entiers. Un élément à transistor commutateur et d'affichage à cristaux liquides (élément d'image) est placé à l'intersection de chaque bus horizontal et ligne verticale de données. Les électrodes de commande des transistors respectifs sont couplées aux bus horizontaux. Le trajet de conduction de chaque transistor est couplé entre un élément d'affichage à cristaux liquides et un bus de colonne. Les éléments d'affichage à cristaux liquides sont des éléments capicitifs et sont capables de stocker la charge, c'est-à-dire qu'ils stockeront un potentiel. Dans le fonctionnement de ce système, un potentiel est séquentiellement appliqué aux bus horizontaux pour mettre en circuit les transistors de la matrice à raison d'une rangée à la fois. Concurremment avec une rangée de transistors qui est mise en circuit, la donnée d'affichage pour cette rangée particulière d'éléments d'affichage est appliquée aux bus de colonne. La donnée d'affichage est couplée aux capacitances respectives d'élément d'affichage via les transistors de la matrice puis les transistors de la rangée sont mis hors circuit. La donnée d'affichage est stockée sur les éléments d'affichage pendant la période d'une trame, temps pendant lequel les potentiels respectifs de donnée déterminent l'état d'éclairement ou la transmissibilité des éléments respectifs d'affichage. Après une période d'une trame (la période requise pour adresser la totalité des lignes horizontales) la rangée horizontale est de nouveau adressée et une nouvelle donnée d'affichage est appliquée à la rangée d'éléments d'affichage. La donnée d'affichage à appliquer à la matrice est appliquée en série à la borne 40. Cette donnée est mise au format en M signaux parallèles pour application au démultiplexeur 19. Pendant chaque intervalle d'une ligne, le démultiplexeur 19 convertit les M signaux parallèles en M x N signaux parallèles correspondant aux M x N bus de colonne. Comme le démultiplexeur convertit M signaux en M x N signaux, le multiplexeur doit être capable de commuter, au plus, en 1/N d'une période d'une ligne. Les M x N signaux parallèles sont appliqués à un certain nombre de M x N verrouillages d'entrée 20. Ces verrouillages fonctionnent afin de minimiser le temps de réponse du démultiplexeur. Le démultiplexage des M signaux parallèles repre- sentant une ligne de données et le chargement de cette donnée dans les verrouillages d'entrée 20 occupe la majorité de la période d'une ligne. Les données dans les verrouillages d'entrée 20 sont appliquées, via des portes de transmission 21, à une seconde quantité de M x N verrouillages de sortie 22. Ce couplage est accompli dans un relativement petit pour- centage d'une période d'une ligne. Les données sont stockées dans les verrouillages de sortie 22 à peu près pendant la période de la ligne suivante subséquente, moment auquel les données sont appliquées aux bus de colonnes pour application à une rangée d'éléments d'affi- chage de la matrice. Les éléments d'affichage de la matrice dans la rangée particulière adressée ont à peu près une période d'une ligne complète pour recevoir la donnée appliquée. Trois caractéristiques de cet agencement de commutation de données sont: 1) le nombre de lignes de données qu'il faut retirer de la série auto-explorée est réduit de M x N à M; 2) une période d'environ une ligne est disponible pour ajuster le potentiel de donnée de chaque élément d'affichage; et 3) comme on le démontrera ci-dessous, le montage peut être fabriqué en utilisant des TFT en un matériau à relativement faible mobilité des porteurs tout en permettant la fréquence relativement rapide de donnéesd'entrée. Le scanner horizontal 14 comprend un démultiplexeur à deux niveaux 15, 16 et un verrouillage/étage d'attaque 17 qui comprend un étage d'attaque de verrouillage pour chaque bus horizontal. P signaux d'exploration parallèles sont couplés au démultiplexeur 15. Dans la forme la plus simple de fonctionnement, les P signaux d'exploration produisent chacun une impulsion d'exploration de 1/P d'un intervalle d'une trame active dans des périodes mutuelle- ment exclusives de temps. Ces P signaux d'exploration sont convertis dans le démultiplexeur 15 en P x R signaux d'exploration parallèles dont chacun produit une impulsion d'exploration de 1/(P x R) d'un intervalle d'une trame active et qui se produit en période mutuellement exclusive de temps. Les P x R signaux parallèles sont couplés au démultiplexeur 16 qui développe P x R x Q signaux paral- lèles d'exploration. Les P x R x Q signaux parallèles d'exploration produisent chacun une impulsion d'exploration d'une durée à peu près égale à celle d'un intervalle d'une ligne horizontale. Ces impulsions peuvent être forcées à se produire dans des périodes mutuellement exclusives de temps ou, comme on le démontrera ci-dessous, des impulsions d'exploration appliquées à des rangées horizontales successives peuvent se chevaucher. Les P x Q x R impulsions d'exploration sont couplées aux P x Q x R verrouillagesgétages d'attaque parallèles. Les étages d'attaque parallèles produisent une excitation en push-pull pour les bus horizontaux et sont spécifiquement conçus pour être capables d'une mise hors circuit rapide des bus horizontaux. Le contrôleur pilote 26 produit le contrôle de démultiplexage et le transfert des signaux au commutateur 18 de bus de colonne et au montage 14 de balayage horizontal. De plus, le contrôleur pilote applique des signaux de commande au générateur de signaux d'horloge 28 qui développe des signaux d'horloge pour exciter les circuits de verrouillage 20, 22 et 17. Le contrôleur pilote peut contenir un oscillateur, un montage logique (par exemple un microprocesseur) pour compter les impulsions produites par l'oscillateur afin de produire les signaux requis de commande à la relation appropriée dans le temps. Pour le système à décrire, les circuits de verrouillage sont déclenchés, pendant des intervalles particuliers de temps, avec des durées utiles variables. Le générateur d'horloge 28 est configuré pour produire à la fois des signaux d'horloge à durée utile constante et à durée utile variable. L-a figure lB illustre un exemple d'un montage qui peut être réalisé pour le générateur d'horloge 28. Ce montage comprend un oscillateur 31 qui produit un signal à fréquence constante, par exemple, à 10 MHz. L'oscillateur 31 est couplé à un circuit de comptage 30 qui produit des valeurs binaires ascendantes pour chaque cycle du signal d'oscillateur, par exemple, la séquence de valeurs 0-127. Ces valeurs sont couplées à l'entrée d'adresse d'une mémoire morte 32 ayant 128 emplacements de mémoire pré- programmés de valeurs logiques un et zéro. Par conséquent, la mémoire 32 produit une valeur un ou zéro toutes les nanosecondes. Plus particulièrement, la mémoire 32 est programmée pour émettre, par exemple, une forme d'onde à 1 MHz dont la durée utile varie de 10% à 100% pour retourner à 10% pour une séquence d'adresses de 1-127. La forme générale de cette forme d'onde est illustrée par la forme d'onde Ic' de la figure 5. Bien entendu, d'autres formes d'onde peuvent être programmées dans la mémoire morte. De plus, des bits additionnels d'adresse peuvent être incorporés de manière que des séquences différentes de sortie puissent être choisies dans la mémoire morte par le contrôl61eur pilote. Cela découle de la connexion désignée par MC entre le contrôleur pilote 26 et l'entrée d'adresse de la mémoire morte 32. A chaque fois que l'on souhaite une forme d'onde d'horloge à durée utile variable, une impulsion de remise à l'état initial est appliquée par le contrôleur pilote à l'entrée de remise à l'état à initial ou à zéro du compteur 30 pour débuter la séquence en un point connu. La sortie de la mémoire morte 32 est couplée à un élément à retard 34 qui, dans cet exemple, produit un retard de 500 nanosecondes. Les signaux à la sortie de l'élément à retard 34 et de la mémoire 32 représentent des signaux d'horloge à deux phases qui ne se recouvrent pas au moins pendant les intervalles o la durée utile d'horloge est inférieure à 50%. Ces deux signaux d'horloge sont couplés aux premiers points respectifs d'entrée de multiplexeurs 36, 37 et 38. Une seconde paire de signaux d'horloge à deux phases, ayant une durée utile constante,est couplée aux seconds points respectifs d'entrée des multiplexeurs 36, 37 et 38. Les multiplexeurs 36, 36 et 38 sont contrôlés par le contrôleur pilote 26 pour appliquer soit les signaux d'horloge à durée utile constante ou à durée utile variable aux bornes respectives de sortie. Les bornes de sortie de multiplexeur sont couplées aux-étages d'attaque/ amplificateurs qui amplifient les signaux respectifs d'horloge aux valeurs appropriées de potentiel. Les signaux d'horloge à durée utile constante sont développés par couplage du signal de sortie de l'oscilla- teur-31 à un diviseur de fréquence 33 qui divise le signal à 10 MHz, par exemple, par lO,pour produire un signal d'horloge à 1 MHz. Ce signal est couplé à l'élément à retard 35 qui retarde le signal d'horloge, par exemple, de 500 nanosecondes. Les signaux de sortie produits par le diviseur 33 et l'élément à retard 35 représentent une paire de signaux d'horloge à deux phases. On se réfère maintenant à la figure 2 qui illustre un exemple d'un moyen de mise au format de donnée que l'on peut utiliser pour l'appareil 24 de la figure 1. Le moyen de mise au format comprend un registre à décalage à entrée en série-sortie en parallèle et M registres à décalage à entrée en parallèle-sortie en série 52-62. La donnée vidéo, qui est supposée être sous forme de donnée échantillonnée et est représentative d'une information d'image à deux niveaux clair ou sombre,est appliquée en série à la borne 40. Une ligne de la donnée vidéo se compose de M x N échantillons, M et N étant des nombres entiers. Cette donnée vidéo est introduite dans le registre 50 à raison d'une ligne horizontale à la fois à la fréquence des données vidéo en réponse au signal d'horloge CLA. Le signal d'horloge CLA est synchronisé avec le débit de données vidéo. Après introduction d'une ligne horizontale de la donnée vidéo dans le registre 50, la ligne de donnée vidéo est transférée en parallèle dans les M registres à entréeen parallèle-sortie en série 52-62. en réponse à un signal de transfert CLB. L'opération de - transfert en parallèle se produit dans une relativement petite portion d'un intervalle d'une ligne, c'est-à-dire dans un ou deux cycles de la fréquence de données vidéo. Après le transfert en parallèle, le registre 50 est conditionné pour recevoir la ligne horizontale qui se présente ensuite de la donnée vidéo. Pendant le moment o le registre 50 reçoit la ligne suivante de la donnée vidéo, les M registres entrée en parallèle-sortie en série 52-62 extraient la donnée vidéo courante pour le démultiplexeur 19'. La donnée est extraite en série des registres 52-62 en parallèle, sous le contrôle du signal d'horloge CLc. Comme il y a M registres extrayant la donnée en parallèle, et que la donnée vidéo doit être extraite au plus en un temps d'une ligne horizontale, la fréquence minimale de lecture des registres 62-62 est d'environ N/TH,o TH est une période d'une ligne, en supposant qu'un démultiplexage se produit pendant une période d'une ligne entière. La fréquence minimale d'horloge CLC est N/TH/cependant, comme on le démontrera ci-dessous,-la fréquence du signal d'horloge CLc est en réalité à peu près égale au double de N/TH. Les bornes respectives de sortie en série des registres 52-62 sont couplées aux bornes respectives d'entrée en série de M, démultiplexeurs MUX(M)-MUX(1) de 1 à N comprenant le démultiplexeur 19'. Dans le système donné à titre d'exemple sur la figure 2, on suppose que la donnée vidéo pour une ligne horizontale est agencée de façon que la première donnée qui se présente corresponde à la donnée pour l'affichage du côté gauche de l'affichage et que la donnée qui se présente en dernier corresponde à la donnée pour l'affichage du côté droit de l'affichage. Après avoir chargé une ligne de la donnée dans le registre , les première et dernière données qui se présentent résident aux extrémités droite et gauche du registre 50 respectivement et ainsi les première et dernière données qui se présentent sont transférées dans les registres 62 et 52 respectivement. Les démultiplexeurs MUX(1)-MUX(M) sont agencés comme on peut le voir pour appliquer la donnée aux bus de colonne d'affichage, de la gauche à la droite. Par conséquent, la donnée est couplée des registres 62-52 aux démultiplexeurs MUX(1) à MUX(M) respectivement pour bien orienter la donnée pour l'affichage. Alternativement, si cela n'a pas d'importance que l'information soit reproduite autour d'un axe vertical ou que la donnée vidéo soit introduite dans l'ordre inverse, les registres 52-62 peuvent être couplés aux démultiplexeurs MUX(1)-MUX(M) respectivement. La figure 3 illustre, sous forme schématique,la configuration de l'un des démultiplexeurs montrés sous forme de bloc à la figure 2. Le multiplexeur MUX comprend un certain nombre de transistors à effet de champ à film mince TFFET, d'un type de conductivité simple, qui sont fabriqués en un matériau à faible mobilité des porteurs (comme du silicium amorphe). Les électrodes respectives de porte des TFFET sont couplées aux lignes respectives de commande auxquelles sont appliqués des potentiels logiques de commande pour conditionner des transistors respectifs pour être conducteurs à l'exclusion des transistors restants. Par exemple., les potentiels de commande peuvent être prévus pour explorer séquentiellement la quantité de transistors de manière que chaque transis- tor soit conditionné pour être conducteur (une fois par intervalle de ligne) à l'exclusion du restant des transistors. Une électrode du trajet principal de conduction de chaque TFFET est couplée à la borne d'entrée de données, 70, du démultiplexeur et l'autre électrode du trajet de conduction principal du TFFET respectif est couplée à l'une des bornes respectives de sortie 1-N du démultiplexeur. Celui desTFFET qui est à ce moment condi- tionné pour être conducteur couple la donnée vidéo concur- remment appliquée à la borne d'entrée 70, à sa borne respective de sortie. Le conditionnement desTFFET parti- culiers en conduction se produit à une fréquence en mesure avec la fréquence d'application d'une donnée vidéo à la borne 70, c'est-à-dire que les potentiels de commande changent à la fréquence à laquelle les registres 52-62 extraient la donnée vidéo. Afin de fabriquer la série auto-explorée en pouvant s'attendre à un rendement raisonnable et afin que les bus de colonne et donc les éléments d'image aient un pas souhaitable, il est nécessaire de minimiser le nombre des transistors et des lignes d'interconnexion dans la série ou l'agencement. A cette fin, les démultiplexeurs sont conçus pour ne produire que desattaques asymétriques aux verrouillages d'entrée. Par ailleurs, comme les verrouillages sont attaqués de manière asymétrique, et comme les démultiplexeurs et transistors de verrouillage sont fabriqués avec un matériau à faible mobilité des porteurs, le temps requis pour changer l'état du verrouillage est relativement long. Pour réduire le temps de commutation du verrouillage d'entrée, il est conçu pour inclure un transistor de remise à l'état initial pour le remettre à un état préféré avant que la donnée vidéo ne lui soit appliquée. Le transistor de remise à l'état initial est agencé de manière que la connexion de sortie à laquelle la donnée vidéo est appliquée au verrouillage soit à un état haut. Ainsi, si la donnée vidéo représente un état haut, l'état du verrouillage ne doit pas changer. Inversement, si la donnée vidéo représente un état bas, l'état du verrouillage doit changer. Cet agencement produit le changement le plus rapide d'état du verrouillage pour les raisons qui suivent. Le transistor de remise à l'état initial est couplé au circuit de verrouillage en une configuration telle qu'il fonctionne en mode de source commune pour abaisser le potentiel d'une connexion de sortie du verrouillage d'entrée plutôt qu'en mode de suiveur de source pour tirer le potentiel d'une connexion de sortie du verrouillage d'entrée vers le haut. Fonctionnant en mode de source commune pour abaisser le potentiel à la connexion de sortie, le potentiel porte-source du transistor reste constant et par conséquent le courant conduit par le transistor de remise à l'état initial pour décharger la connexion de sortie est sensiblement constant. Inversement, si le transistor de remise à l'état initial fonctionne comme un suiveur de source (amplificateur à drain commun) pour attirer le potentiel d'une connexion de sortie du verrouillage d'entrée vers le haut, le potentiel porte- source du transistor de remise à l'état initial diminue tandis que le potentiel de connexion de sortie augmente, effectuant une diminution dépendant du temps du courant conduit par le transistor de remise à l'état initial pour charger la connexion de sortie. Ainsi, pour des potentiels identiques de commande appliqués aux électrodes de porte des transistors de remise à l'état initial fonctionnant en mode de source commune et suiveur de source, l'agencement à source commune effectuera une remise à l'état initial plus rapide du verrouillage du fait de son fonctionnement à courant constant. Le transistor démultiplexant est couplé à la connexion de sortie du verrouillage d'entrée qui est opposée à la connexion de sortie à-laquelle est couplé le transistor de remise à l'état initial. Avant applica- tion de la donnée vidéo aux multiplexeurs, tous les verrouillages d'entrée sont remis à la condition dans laquelle les connexions de sortie auxquelles les transis- tors démultiplexants sont couplés sont à un état haut. Ainsi, les transistors démultiplexants n'ont jamais à charger les verrouillages d'entrée à un état haut, c'est- à-dire que les transistors démultiplexants ne fonctionnent pas en mode suiveur de source. Les transistors démulti- plexants doivent simplement décharger la connexion de sortie du verrouillage d'entrée à la présence d'une donnée vidéo qui est à un état bas et cette décharge est accomplie en mode de source commune plus rapide. Si le verrouillage d'entrée n'était pas remis à l'état préféré ci-dessus, les transistors démultiplexants devraient alternativement fonctionner en modesde source commune et suiveur de source pour des signaux vidéo correspondant aux états bas et haut. Dans ce groupe de conditions, la fréquence de démultiplexage serait limitée par le mode suiveur de source qui est plus lent. Cela à son tour nécessiterait une augmentation du nombre de démulti- plexeurs et de lignes de données d'entrée sur l'agencement auto-exploré. Les verrouillages de sortie sont incorporés pour les raisons suivantes. Les tampons de colonne ou étages d'attaque sont des dispositifs relativement grands et présentent des charges capacitives relativement impor- tantes pour le montage qui les attaque. Si les étages d'attaque de colonne étaient attaqués par les verrouil- lages d'entrée par l'intermédiaire des portes de trans- mission, celles-ci fonctionneraient de manière alternée en modes de source commune et suiveur de source. Le temps requis pour que les portes de transmission excitent les tampons de colonne en mode suiveur de source est trop long pour produire une performance acceptable. Un verrouillage, par ailleurs,fonctionnant avec des charges d'impédance variables, peut attaquer relativement rapide- ment la capacitance d'entrée du tampon de colonne. De plus, le verrouillage peut être agencé pour présenter une relativement petite capacitance d'entrée et ainsi peut être relativement facilement attaqué par l'intermédiaire des portes de transmission. (Il faut noter que les portes de transmission sont requises quelque part dans le montage de commutation pour isoler les bus de colonne pendant les relativement longs intervalles o une nouvelle ligne de donnée est appliquée à l'agencement). La figure 4 illustre la structure des verrouillages d'entrée, des portes de transmission et du montage de verrouillage de sortie et d'attaque correspondant à un bus d'affichage de donnée verticale. Tous les transistors de la structure sont supposés être des TFFET fabriqués en un matériau à faible mobilité des porteurs (comme du silicium amorphe) et seront appelés ci-après simplement FET. De plus, pour la description, les transistors seront supposés être des dispositifs du type n à enrichissement. Cependant, les principes de fonctionnement du montage.ne sont en aucun cas limités aux dispositifs à effet de champ.mais en général sont applicables à des structures employant par exemple, des dispositifs bi- polaires. Le verrouillage d'entrée comprend les FET (transistors à effet de champ) 104 et 106 en couplage croisé ayant des électrodes respectives de source qui sont couplées au bus 100, des électrodes de drain qui sont couplées aux connexions.de sortie 108 et 110 res- pectivement et des électrodes de porte qui sont couplées aux connexions de sortie 110 et 108 respectivement. Un FET 102 de remise à l'état initial a des électrodes de source et de drain qui sont respectivement couplés au bus 100 et à la connexion de sortie 108 et une électrode de porte qui est couplée au bus de remise à l'état initial 126. Les FET 108 et 110 sont des circuits de charge à condensateur commutés 111 et 117 qui sont couplés aux connexions de sortie 108 et 110 respectivement. Le circuit de charge à condensateur commuté 111 (117) comprend les FET 112, 114 (118, 120) connectés en série qui sont couplés entre le bus de courant continu 126 et la connexion de sortie 108 (110). Un condensateur 116 (122) est couplé entre l'interconnexion des transistors 112, 114 (118, 120) et un point de potentiel en courant continu qui,pour la facilité de l'illustration, est illustré comme étant le bus 126 sur le dessin. La donnée d'entrée est couplée à la connexion de sortie de verrouil- lage 110 via un transistor à effet de champ 90 qui multiplexe (correspondant, par exemple, à l'un des transistors illustrés à la figure 3) et détermine l'état du verrouillage. Le verrouillage d'entrée produit des états logiques complémentaires de sortie à ses connexions de sortie 108 et 110 qui sont déterminés par l'état logique de la donnée d'entrée ou d'un potentiel un logique appliqué au bus 124 de remise à l'état initial. En effet, une impulsion de remise à l'état initial conditionnera le transistor 102 à un état conducteur, entrainant la connexion de sortie 108 à un état bas et forçant la connexion de sortie 110 à atteindre un état haut. L'état haut à la connexion de sortie 110 conditionne de manière régénérative le transistor à effet de champ 104 pour qu'il soit conducteur et qu'il verrouille ou maintienne le montage à cet état. Subséquemment, si un échantillon vidéo correspondant à un état haut est appliqué, via le FET 90, à la connexion de sortie 110, l'état du verrouil- lage ne change pas. Alternativement, si un échantillon vidéo correspondant à un état bas est appliqué à la connexion de sortie 110, cet état bas a tendance à faire passer le transistor 104 à l'ouverture. Les circuits de charge 111, 117 sont incorporés pour permettre de changer le gain du verrouillage. Les transistors à effet de champ 112, 114 (118, 120) connectés en série sont alternativement conditionnés pour être conducteurs par des signaux d'horloge IC couplés aux électrodes de porte des transistors à effet de champ 112 et 120 et un signal d'horloge IC qui est couplé aux électrodes de porte des FET 114 et 118. Lorsque les FET 112 et 120 sont conditionnés pour être conducteurs, ils chargent les condensateurs 116 et 122 vers le potentiel en courant continu de +V2 qui est appliqué au bus 126. Subséquemment, les FET 112 et 120 sont mis hors circuit et les FET 114 et 118 sont conditionnés pour être conducteurs. Pendant cet intervalle de temps, la charge stockée aux condensateurs 116 et 122 est couplée aux connexions de sortie 108 et 110 en tant que courant de fonctionnement pour les transistors à effet de champ 104 et 106 en couplage croisé. La théorie du condensateur commuté enseigne que l'impédance effective d'une structure à condensateur commuté similaire aux FET 112, 114 et au condensateur 116 s'approche de celle d'une résistance ayant pour valeur 1/Cfc ohms, o fc est la fréquence d'horloge et C est la valeur de la capacitance. Les transistors à effet de champ 112 et 114 du circuit de la figure 4 n'ont pas les caractéristiques idéales supposées par la théorie du condensateur commuté mais l'agencement produit une impédance résistive bien qu'à une valeur différente de 1/Cfc. Pour une fréquence constante sur les signaux c d'horloge Ic, Ic, la valeur de résistance,et ainsi le gain du circuit de verrouillage peuvent être changés à des valeurs plus importantes et plus faibles en diminuant et en augmentant la durée utile des formes d'onde d'horloge respectivement. L'avantage de changer le gain du verrouillage sera décrit ci-dessous, après avoir décrit le restant de la figure 4. Les signaux complémentaires de sortie aux connexions 108 et 110 sont couplés à des portes de trans- mission 134 et 136 respectivement. Les portes 134 et 136 sont commandées par une impulsion de transfert Tc qui est appliquée à leurs électrodes respectives de porte via le bus 132. Lorsqu'une ligne complète de la donnée vidéo a été multiplexée dans les verrouillages d'entrée 20, les portes de transmission sont conditionnées pour être conductrices et appliquer les potentiels respectifs d'entrée aux portes des transistors à effet de champ 139A et 1398 qui forment le montage d'entrée des verrouillages de sortie 22'. Les portes de transmission 134 et 136 sont alors mises hors circuit jusqu'à l'intervalle suivant d'une ligne. Les portes de transmission 134 et 136 peuvent être mises hors circuit avant que le verrouillage de sortie n'ait complètement changé d'état à condition qu'un temps suffisant se soit écoulé pour stocker les potentiels de sortie produits par le verrouillage d'entrée sur la capacitance parasite inhérente des électrodes de porte des transistors 139A et 139B. Ensuite, même si les portes de transmission 134 et 136 sont non conductrices, le potentiel stocké aux électrodes de porte des transistors 139A et 139B continuera à effectuer un changement d'état du verrouillage de sortie 22'. Le verrouillage de sortie 22' comprend des transis- tors à effet de champ d'entrée 139A, 139B, des transistors à effet de champ 142, 140 en couplage croisé et des circuits de charge à condensateur commuté 155, 161. Les électrodes de source des transistors 139A, 139B, 140 et 142 sont couplées au bus 138 du courant continu. Les électrodes de drain des transistors 139B et 142 sont couplées à la connexion de sortie 148 et les électrodes de drain des transistors 139A et 140 sont couplées à la connexion de sortie 146. Les circuits de charge à condensateur commuté 165 et 161 sont respectivement couplés aux connexions de sortie 148 et 146. Le circuit de charge à condensateur commuté 155 (161) comprend les FET 152, 156 en série (162, 158) et le condensateur 154 (160) couplés entre l'interconnexion des FET couplés en série et un point de potentiel fixe. Les électrodes de porte des FET 152, 156 (162, 158) sont respectivement couplées aux bus d'horloge 166 et 164 auxquels sont appliqués les signaux d'horloge Dc et Dc pour faire varier le gain du verrouillage de sortie. Le signal d'entrée appliqué au verrouillage de sortie est symétrique, c'est-à-dire que l'un des transistors 139A et 139B est conditionné pour être conducteur tandis que l'autre est conditionné pour être non conducteur. Les transistors 139A et 139B sont agencés, lorsqu'ils sont conducteurs, pour attirer le noeud respectif de sortie vers le bas, auquel est connecté le drain. Ainsi, les transistors 139A et 139B coopèrent seulement en mode de source commune plus rapide. Du fait de l'entrée symétrique, le verrouillage de sortie 22' est symétrique et par conséquent ne doit pas être remis à l'état initial avant application d'une donnée d'entrée. Le verrouillage de sortie 22' produit des signaux complémentaires de sortie aux connexions 148 et 146 qui sont respectivement couplées aux électrodes de porte des FET 168 et 170 configurés en étage d'attaque en push-pull. Les FET 168 et 170 sont couplés en série entre les potentiels en courant continu relativement positif et relativement génatif. L'interconnexion 172 des FET 168 et 170 est couplée à un bus de colonne verticale dans la matrice de visualisation. Les bus 100, 124, 126, 128, 130, 132, 138, 150, 164 et 166 sont communs à la totalité des M x N circuits sur l'agencement. La cadence ou temporisation du système est illustrée à la figure 5, laquelle temporisation est basée sur les suppositions qui suivent, données à titre d'exemple. Un intervalle d'une ligne horizontale est de 64 ps de durée, dont l'information vidéo active occupe ps. Il y a 1024 échantillons de donnée vidéo par intervalle d'une ligne et un nombre correspondant de bus de colonne dans la matrice. Le nombre M de multiplexeurs et de registres à entrée en parallèle-sortie en série est de 32. Le nombre N de sorties par multiplexeur est 2626705- de 32 et le nombre d'échantillons couplés à chacun des registres 62-52 est de 32. Comme il y a 1024 échantillons vidéo en 60 ys, le registre 50 est déclenché à une fréquence de 17 MHz par le signal d'horloge CLA. Trentedeux microsecondes sont allouées pour commuter la donnée vidéo via 32 canaux, ainsi, la fréquence de commutation, et la fréquence d'horloge des registres 52-62 (CLc) est de i MHz. Sur la figure 5, la forme d'onde la plus haute désignée par entrée vidéo en série (a) représente le format d'une ligne de la donnée vidéo en série montrant deux lignes successives. A la fin d'une période d'une ligne, une ligne de la donnée vidéo est chargée dans le registre 50 et des échantillons respectifs sont disponi- bles sur les connexions de sortie en parallèle. Une impulsion se produit au signal d'horloge CLB,transférant la donnée vidéo dans le registre 50 aux registres 52-62. Apres ce transfert, les registres 52-62 sont déclenchés en parallèle par le signal d'horloge CLc produisant une salve de 32 ps de 32 impulsions d'un signal d'horloge à 1 MHz. Oendant cet intervalle de 32 Vs, 32 échantillons vidéo sont couplés en série à chacun des 32 multiplexeurs à la fréquence de 1 MHz et les signaux de commande de multiplexeur explorent les multiplexeurs à la fréquence de 1 MHz pour coupler leurs 32 échantillons vidéo respectifs aux 32 verrouillages d'entrée différents. Environ 9 ps après l'intervalle de commutation, l'horloge de transfert,Tc, produit une impulsion d'environ 9 ps, temps pendant lequel la donnée est couplée des verrouil- lages d'entrée aux verrouillages de sortie. Comme on l'a indiqué précédemment, les verrouil- lages d'entrée et de sortie sont pourvus de charges capacitives commutées de manière à pouvoir changer le gain du verrouillage. Cette variation du gain est accomplie deux fois par intervalle d'une ligne pour les verrouillages d'entrée et une fois par intervalle d'une ligne pour les verrouillages de sortie. Après avoir transféré la donnée des verrouillages d'entrée à ceux de sortie (intervalles de temps désignéspar TI1, TIll, TI21), les verrouillages d'entrée sont remis à l'état initial et chargés à un état préféré. Le temps de remise à l'état initial ou de charge est amélioré en changeant le gain du verrouil- lage. Le gain du verrouillage est changé en changeant la fréquence d'horloge des charges capacitives commutées ou la durée utile. La forme d'onde en blocsdésignée par Ic, Ic représente les horloges de verrouillage d'entrée! c'est-à-dire les horloges des charges capacitives commutées. Les intervalles de temps désignés par VDC et CDC désignent respectivement les périodes à gain variable et à gain constant. Le gain des verrouillages d'entrée est également changé pendant les intervalles TI3, TI13 immédiatement après les intervalles de commutation TI2, TI12. Entre les intervalles à gain variable, les horloges Ió, Tc fonctionnent pour produire un gain élevé, c'est-à-dire qu'elles fonctionnent à basse fréquence ou à faible durée utile, ou bien alternativement si les circuits présentent de faibles courants de fuite, les horloges Ic' Ic peuvent être arrêtées. Les horloges des charges capacitives commutées Dc' Dc des verrouillages de sortie fonctionnent pour produire un gain variable pendant les intervalles de temps TI1, TIll, TI21 etc. immédiatement après les intervalles de transfert TI4, TI14. Entre ces intervalles à gain variable, les signaux d'horloge Dc, Dc fonctionnent à un mode de gain élevé constant ou sont arrêtés ensemble si le niveau des courants de fuite le permet. La forme d'onde S illustrée à la figure 5 c représente le potentiel couplé au bus 100 de la figure 4, lequel bus forme un potentiel de source pour les transistors à effet de champ 104, 106 en couplage croisé. Le potentiel S varie entre environ -2volts et -5 volts. c Pendant les intervalles de précharge TI1, TIll etc., le potentiel Sc est élevé à -2volts pour diminuer la conductivité du transistor 106 afin de diminuer le temps moyen de précharge ou de remise à l'état initial du verrouillage d'entrée. On a trouvé que le gain du verrouillage pouvait être amélioré ou bien que le temps de commutation de verrouillage pouvait être diminué par rampe vers le bas du potentiel de source. Il est tout à fait avantageux de faire cela après commutation d'échan- tillon et pendant les intervalles TI3, TI13 o les verrouillages d'entrée sont pompés de leur charge. Le fonctionnement du verrouillage se passe comme suit. Pendant la remise à l'état initial, le potentiel S c est établi de son niveau de fonctionnement de -5 volts à -2 volts, laquelle transition diminuera la conductivité des deux transistors 104 et 106. L'horloge R de remise à l'état initial est pulsée haut, mettant le transistor 102 en circuit. Le potentiel de l'impulsion de remise à l'état initial est choisi pour être suffisamment grand pour que le transistor 102 ait tendance à dominer l'influence des transistors 104 et 106. Si la connexion de sortie 108 est à un état bas, elle restebasse. Alternativement, si la connexion de sortie 108 est haute, elle est tirée vers le potentiel à -2 volts au bus 100. Concurremment, l'action de régénération du verrouillage aura tendance à tirer la connexion 110 de sortie vers le haut. A ce moment, si l'impédance de charge du verrouillage est élevée, c'est-à- dire que la résistance effective de la charge capacitive commutée 111 est grande, il y a peu de courant pour supporter le fort potentiel à la connexion de sortie 108, permettant au transistor 102 de remise à l'état initial de le rabaisser rapidement. Concurremment, la résistance effective de la charge capacitive commutée 117 est égale- ment élevée et en conséquence produit peu de courant pour tirer la connexion de sortie 110 vers le haut à une vitesse raisonnable. Ainsi, lorsque suffisamment de temps s'est écoulé pour que la connexion de sortie 108 soit tirée vers le bas, il est avantageux de conditionner les charges capacitives commutées pour produire une moindre résistance ou un plus grand courant d'attaque pour tirer la connexion de sortie 110 vers le haut. Ensuite, les charges capacitives commutées 111 et 117 peuvent être remises à la condition de forte impédance ou bien si la fuite du circuit est suffisamment basse, on peut les conditionner pour présenter une impédance sensiblement infinie par arrêt des horloges Ic ou Tc à l'état bas. Le mode préféré de fonctionnement consiste à arrêter les horloges pendant cet intervalle, c'est-à-dire quand la commutation du signal vidéo est accomplie. Les formes d'onde désignées par Ic', Ic' sont des formes d'onde dilatées dans le temps représentant les horloges Ic, fc pendant les intervalles d'impédance variable. Après l'intervalle de remise à l'état initial, la commutation du signal vidéo commence. Le signal vidéo appliqué à la borne d'entrée de données 70 a des valeurs de potentiel, à titre d'exemple, de +5 volts et -5 volts pour les états haut et bas respectivement. Pendant la période de commutation, le FET 90 est conditionné pour être conducteur pendant une microseconde. Si le signal vidéo est haut, le verrouillage reste à l'état remis à l'état initial. Si le signal vidéo est bas, la connexion de sortie 110 est tirée vers - 5 volts mais cependant dans l'intervalle de commutation de 1 ps, le potentiel à la connexion 110 n'atteint pas un potentiel bien plus faible que -2 volts. On considère d'abord que les charges capacitives commutées 111 et 117 fonctionnent à l'état de haute résistance. Tandis que la connexion 110 baisse, la connexion de sortie 108 est tirée vers un état haut. Le temps de commutation d'une microseconde est suffisant pour amorcer la régénération du verrouillage de manière qu'il continue à changer d'état même après mise hors circuit du transistor 90. On considère ensuite le mode préféré o les charges capacitives commutées 111 et 117 sont à l'état d'impédance infinie., c'est-à-dire que les horloges Ic et Ic sont arrêtées à l'état bas. Si le signal vidéo d'entrée est bas, la connexion de sortie 110 est tirée vers -5 volts par l'intermédiaire du transistor 90. Avec les charges 111 et 117 présentant une impédance infinie, il n'y a pas de courant d'attaque pour supporter un haut potentiel à la connexion de sortie 110 et ainsi elle peut être tiré vers le bas relativement rapidement, écourtant ainsi le temps requis de commutation. Cependant, comme aucun courant d'attaque n'est prévu, la connexion de sortie 108 ne peut être tirée vers le haut. Les connexions de sortie 108 et 110 sont toutes deux basses, mais la connexion 110 est à un plus bas potentiel que la connexion 108 car la connexion 108 est bloquée au potentiel SC de -2 volts mais la connexion 110 est tirée vers -5 volts. Il n'est pas nécessaire que la connexion 110 soit tirée totalement jusqu'à -5 volts. Il est suffisant que la connexion 110 soit établie à -2,3 volts pour assurer que le verrouillage atteindra l'état souhaité lorsque le courant de charge sera de nouveau appliqué via les charges 111 et 117. Que les charges capacitives commutées fonctionnent à l'état de forte impédance ou à l'état d'impédance infinie, aucune sortie de verrouillage n'atteindra un potentiel de sortie considérablement plus positif que 0 volt pendant l'intervalle de 1 ps o un signal vidéo de -5 volts lui est couplé. Cela représente une perte de puissance entre la connexion d'entrée du démultiplexeur et les connexions de sortie du verrouillage d'entrée. Cette perte de puissance ou d'énergie est acceptable parce qu'elle est en réalité compensée par une améliora- tion de la largeur de bande. L'amélioration de la largeur de bande se produit partiellement parce que les potentiels de source des transistors couplés de manière croisée sont élevés à -2 volts, diminuant ainsi l'oscillation du potentiel de sortie à la connexion 110 qui doit s'effectuer via le transistor de démultiplexage 90 pour produire un changement d'état du verrouillage. Deuxièmement, la largeur de bande est améliorée parce qu'il y a peu de courant de charge pouvant s'opposer à ce que la connexion 110 soit attirée vers le bas via le transistor démultiplexeur 90. Troisièmement, au moins dans le mode de réalisation préféré, pendant la commutation, les transistors à effet de champ en couplage croisé sont efficacement éliminés du circuit par les conditions de support et ainsi, le transistor 90 n'a pas l'occasion * decombattre une action régénérative du verrouillage. Après la fin de l'intervalle de commutation TI2, les verrouillages d'entrée entrent dans la phase de pompage de la charge TI3 et la perte de puissance est récupérée. Au début de cet intervalle, les charges capacitives commutées 111 et 117 sont conditionnées à l'état de gain élevé, c'est-à-dire pour produire un courant de charge par les hautes résistances effec- tives. En même temps, le potentiel de source, Sc, appliqué aux FET en couplage croisé 104 et 106, change de -2 volts à -5 volts. Le fait de tirer le potentiel aux électrodes de source des transistors 104 et 106 à -5 volts conditionne ces transistors en conduction. Le transistor à effet de champ ayant le plus fort potentiel de porte tire rapidement son potentiel de drain vers le bas (et met l'autre transis- tor hors circuit) du fait du courant limité de charge produit par les charges 111 et 117. Alternativement, si le transistor ayant le plus fort potentiel de porte ne peut tirer suffisamment bas son potentiel de drain pour mettre totalement hors circuit l'autre transistor, il le tire encore àun potentiel suffisamment bas pour établir l'état ultime du verrouillage. Environ deux microsecondes sont allouées à cette action de détection. Alors, les horloges des condensateurs commutés Ic et Ic sont modulées pour produire une faible impédance de charge et un fort courant d'attaque. La connexion de sortie qui est conditionnée pour passer à l'état haut se charge relati- vement rapidement pendant cet intervalle mais cependant elle ne peut atteindre son potentiel maximum pour la raison suivante. On se réfère à la figure 4 et on suppose quela connexion de sortie 108 doit passer à l'état haut, c'est-à-dire que les FET 104 et 106 doivent être respecti- vement aux états non conducteur et 'conducteur. Lorsque les circuits de charge 111 et 117 sont conditionnés pour présenter une faible résistance de charge, le rapport de la résistance de charge effective à la résistance de sortie du FET 106 est trop faible pour établir le potentiel à la connexion de sortie 110 suffisamment bas pour empêcher FET 104 d'être conducteur. Le courant conduitparleFET 104 empêche la connexion 108 d'atteindre le potentiel maximum disponible. Par conséquent, après que les circuits de charge 111 et 117 ont présenté la faible résistance ou l'état de faible gain pendant plusieurs microsecondes, ce qui est un temps suffisant pour charger les sorties respectives à un potentiel relativement élevé, les circuits de charge 111 et 117 sont de nouveau conditionnés pour présenter une haute résistance (gain élevé). Dans cet état, le rapport de l'impédance de charge capacitive commutée à l'imoédance à la sortie du FET 106 est suffi- samment élevé pour que le potentiel établi à l'électrode de porte du FET 104 soit suffisamment bas pour assurer que le FET 104 ne sera pas conducteur et que son drain ne pourra se charger au potentiel maximum disponible. A la fin de l'intervalle TI3, les tensions complémentaires à la sortie des verrouillages d'entrée ont atteint sensiblement leus pénultièmespotentiels. Ces potentiels de sortie sont couplés aux verrouillages de sortie par les portes de transmission 134, 136 pendant l'intervalle TI4. Ensuite, les portes de transmission 134 et 136 sont mises hors circuit, isolant les verrouillages d'entrée des verrouillages de sortie et les verrouillages d'entrée subissent l'opération de remise à l'état initial avant de recevoir la donnée vidéo de la ligne horizontale suivante deladonnée visualisée. Les verrouillages de sortie 22' fonctionnent en mode de détection pendant les intervalles TI1, TI11, TI21 etc., et en mode de maintien entre ces intervalles. Les intervalles de détection ont environ une durée de 14 ps, temps pendant lequel les états de sortie des verrouillages de sortie peuvent être en transition. Les intervalles en mode de maintien ont environ 50 ys de long, temps pendant lequel la donnée valide est appliquée à la matrice de visualisation. Ainsi, les éléments de visuali- sation ont environ 50 ps pour accepter et stocker la nouvelle donnée de visualisation. Dans les intervalles de détection, les charges capacitives commutées 155 et 161 des verrouillages de sortie sont modulées pour produire séquentiellement de hautes impédances de-charge, de faibles impédances de charge puis de hautes impédances de charge, pour effectuer des changements rapides d'état des verrouillages d'une manière similaire à celle décrite pour les verrouillages d'entrée. Cependant, il est inutile de faire monter en rampe les potentiels de source des transistors à effet de champ 140 et 142 en couplage croisé du verrouillage de sortie. A la fin de l'intervalle de détection et pendant l'intervalle de maintien, les charges capacitives commutées du verrouillage de sortie sont maintenues à la condition de haute impédance, ou bien la condition d'impédance. infinie,si la fuite est suffisamment faible car le verrouillage de sortie attaque une charge purement capacitive (les portes de l'étage d'attaque tampon). La figure 6 illustre un mode de réalisation préféré de la structure d'entrée de données. Les formes d'onde du signal requis de commande applicables aux montage de la figure 6 sont illustrées à la figure 7. Ces formes d'onde peuvent facilement être produites par toute personne compétente en la matière et par consequent les détails de leur production ne seront pas décrits ici. Le montage de la figure 6 comprend une borne 70 d'entrée de données et un transistor à effet de champ 90 de multiplexage comme sur la figure 4. Le transistor 90 est couplé à un verrouillage d'entrée consistant en transistors à effet dechamp 601-604 et condensateurs Cl et C2. Les transistors 90 et 601-604 ont à titre d'exemple des largeurs de canal de 50 microns. Les transistors 602 et 603 forment une paire de verrouillages en couplage croisé, ayant des électrodes respectives de source couplées au bus VSS1. Le drain du FET 602 et la porte du FET 603 sont couplés à une borne de sortie 606 et le drain du FET 603 et la porte du FET 602 sont couplés à une seconde borne d'entrée 608. Les condensateurs C1 et C2 sont respective- ment couplés entre le bus "BOOST 1" (survoltage 1) et les bornes 600 et 608 respectivement. Le FET 601 a son trajet de conduction qui est couplé entre une alimentation en courant continu, par exemple à 10 volts, et la borne de sortie 606 et son électrode de porte est couplée au bus PRCH 1. Le FET 604 a son trajet de conduction qui est couplé entre le bus VSS1 et la borne de sortie 608 et son électrode de porte qui est couplée au bus PRCH 1. Le fonctionnement du verrouillage d'entrée se passe comme suit. Juste avant l'application d'une donnée d'entrée vidéo à la borne d'entrée de données 70, ce qui est indiqué par la partie active de l'horloge CLC de la figure 7, les bornes de sortie 606 et 608 sont préchargées par exemple à 10 et 7 volts respectivement. Cela est accompli en appliquant une impulsion de 15 volts au bus PRCHI et une impulsion de 7 volts au bus VSS1. L'impulsion au bus PRCH1 met en circuit les transistors 601 et 604 qui respectivement couplent des potentiels de 10 et 7 volts aux bornes 606 et 608. Le transistor 602 reste hors circuit car son potentiel portesource est à zéro à ce moment. Le transistor 603 est polarisé en circuit car il a un potentiel porte-source de 3 volts. Cependant, comme les potentiels à la source et au drain du transistor 603 sont tous deux de 7 volts, le transistor 603 est non conducteur. Au bout d'environ 2-3 microsecondes, le potentiel au bus PRCH1 est remis à zéro volt, mettant les transistors à effet de champ 601 et 604 hors circuit. Les potentiels de 10 et 7 volts aux bornes606 et 608 y sont retenus en vertu des charges stockées aux condensateurs C1 et C2. Le potentiel au bus VSS1 est maintenu à 7 volts ce qui en réalité élimine les FET 602 et 604 du circuit. A la suite de la mise en circuit des FET 601 et 604, la donnée vidéo est appliquée à la borne d'entrée de données à une fréquence d'un mégaHertz et des transistors à effet de champ respectifs de multiplexage 90 sont mis en circuit. Si la donnée vidéo couplée à la borne 606 est une valeur haute, l'état du verrouillage ne change pas. Inversement, si la donnée vidéo est une valeur basse, le potentiel à la borne 606 est déchargé à travers le FET 90, opération en mode de source commune. De manière souhaitable, la borne 606 doit se décharger à zéro volt mais cependant il est simplement nécessaire que le potentiel à la borne 606 soit déchargé à environ un volt ou deux en dessous du potentiel à la borne de sortie 608. En fait, si le montage est réalisé en utilisant un traitement métal- isolant-silicium ou MIS, quand le potentiel au drain du transistor à effet de champ 602 est tiré vers le bas à une valeur de potentiel qui est un potentiel de seuil moins celui de son potentiel de porte, il sera conducteur entre son drain et le bus VSS1, et résistera à une plus ample décharge à la borne 606. On a également trouvé qu'il était avantageux de forcer la borne 606 à être déchargée à 4 volts si la donnée vidéo était basse. Ainsi, que la donnée vidéo soit haute ou basse, il existe une différence de 3 volts entre les électrodes de porte des FET 602 et 603. Cette différence de potentiel est suffisante pour conditionner le verrouillage en action régénérative. Après avoir appliqué la donnée d'entrée à la totalité des verrouillages d'entrée (32 microsecondes après retour à zéro volt du bus PRCH1), le bus VSS1 est remis à zéro volt (voir figure 7). A ce point, le transistor 602 ou 603 ayant le plus grand potentiel de drain conditionne la porte du transistor opposé pour commencer la décharge de sa borne respective de sortie. Quand le bus VSS1 a été ramené à zéro volt, le bus BOOST 1 est excité d'une tension en rampe dont la pente est d'environ 3 volts par microseconde avec une valeur terminale d'environ 10 volts. Cette tension est couplée aux bornes 606 et 608 via les condensateurs C1 et C2 respectivement. Un courant virtuel constant de-charge, C/V/Lt, est ainsi couplé aux bornes de sortie de verrouillage pour attirer la borne de sortie requise à un haut potentiel, útV/ t étant l'allure de changementde potentiel au bus BOOST 1. La borne opposée de sortie est déchargée par l'action régénérative des FET 602 et 603 de verrouillage. Le bus BOOST 1 est maintenu à sa haute tension terminale jusqu'à ce que le verrouillage d'entrée soit de nouveau préchargé pour recevoir la nouvelle donnée de la ligne vidéo subséquente. Les bornes de sortie 606 et 608 sont couplées aux entrées de portes de transmission 640 et 642 qui, dans ce cas, sont un type de porte NON-ET. La porte de transmission 640 (642) se compose de FET connectés en série 610 et 612 (614 et 616) entre le potentiel de la masse et la borne de sortie 626 (628) du verrouillage de sortie 600. Les électrodes de porte des FET 612 et 614 sont couplées aux bornes de sortie 606 et 608 respectivement. Les électrodes de porte des FET 610 et 616 sont couplées au bus TC. Quand le bus TC est pulsé vers le haut, les transistors 610 et 616 couplent le.s électrodes de source des transis- tors 612 et 614 au potentiel de la masse. Comme les bornes de sortie 606 et 608 produisent des potentiels complémen- taires de sortie, l'un des transistors 612 et 614 est conditionné pour être conducteur et établir l'état du verrouillage de sortie 600. Le verrouillage de sortie 600 comprend une paire de transistors à effet de champ en couplage croisé 618 et 620 ayant des électrodes respectives de source couplées au bus VSS2 et des électrodes respectives de drain couplées aux bornes de sortie 626 et 628 respectivement. Une seconde paire de transistors à effet de champ (622 et 624) est respectivement couplée entre un point de potentiel positif (comme 10 volts) et les bornes de sortie 622 et 624 et leurs électrodes respectives de porte sont couplées au bus PRCH2. Les FET 610-624 ont,à titre d'exemple,des largeurs de canal de 100 microns. De plus, des condensateurs C3 et C4 sont couplés entre le bus BOOST2 et les bornes de sortie 626 et 628. En fonctionnement, le verrouillage de sortie 600 est d'abord préchargé puis la donnée est appliquée. La précharge est accomplie en un temps tel que le verrouillage de sortie soit prêt à recevoir la nouvelle donnée peu après stabilisation de la nouvelle donnée dans le verrouillage d'entrée. La précharge est amorcée par application d'une impulsion (par exemple 15 volts) au bus PRCH2 et mise en circuit des transistors à effet de champ 622 et 624. De plus, une impulsion de 10 volts est appliquée au bus VSS2. Comme le montre la figure 7, cela se produit peu après que la rampe de potentiel au bus BOOST1 ait atteint son potentiel terminal. Les FET 622 et 624 chargent les bornes de sortie 626 et 628 à 10 volts à peu près en 2 microsecondes. Le bus PRCH2 est alors ramené au potentiel de la masse. Les FET 618 et 620 sont non conducteurs car leurs potentiels de porte, de drain et de source sont tous à 10 volts. Après retour du bus PRCH2 au potentiel de la masse, le bus TC est pulsé pendant environ 2-3 microsecondes et l'un des transistors 612 et 614 décharge ou décharge partielle- ment l'une des bornes de sortie 626 et 628 selon l'état des bornes de sortie 606 et 608 du verrouillage d'entrée. Comme aucun courant de charge n'est fourni aux bornes de sortie 626 et 628, la décharge peut être rapide. Le potentiel au bus TC est alors ramené à la masse et ensuite le bus VSS2 est ramené à la masse, mettant l'un des transistors 618 et 620 en conduction et amorçant l'action régénérative dans le verrouillage de sortie 600. A ce point, une tension en rampe est appliquée au bus BOOST2 pour appliquer des courants effectifs de charge aux bornes de sortie de verrouillage et élever le potentiel de sortie à la borne déterminée pour être à l'état haut. Le potentiel appliqué au bus BOOST 2 est similaire, par son taux d'oblicité et sa valeur terminale,a'u potentiel appliqué à BOOST1. Le potentiel appliqué au bus BOOST2 est maintenu à sa tension terminale (100) jusqu'à ce que le cycle de précharge soit réinitialisé, point auquel il est remis au potentiel de la masse. (GND sur les figures). Le temps, tO, requis pour précharger le verrouil- lage de sortie et terminer un changement d'état du verrouillage de sortie est d'environ 10 microsecondes. Une donnée stable de sortie est par conséquent disponible pendant 54 microsecondes par ligne ( rangée) de donnée Les bornes de sortie 626 et 628 sont couplées aux électrodes de porte des FET 630 et 632 qui forment un étage d'attaque en push-pull. Des exemples de largeur de canal des FET 630 et 632 sont de 800 microns. Comme cela est configuré à la figure 6, le montage inverse le signal vidéo. Cette inversion peut être éliminée en inversant les connexions relativement négative et relativement positive des bus vers les transistors 630 et 632. Le système de commutation tel que décrit est limité à l'application de signaux vidéo de luminosité à deux niveaux au dispositif d'affichage. Ce système trouve son application dans des affichages intégrés présentant une échelle des gris au moins dans le contexte qui suit. T. Gielow, R. Hally, D. Lanzinger et T. Ng dans un article intitulé "Multiplex Drive of a Thin-Film EL Panel", publié dans le SID International Symposium,Digest of Technical Papers (pages 242-244), de Mai 1986,et G.G. Gillette et autres dans la demande de brevet US N 943 496 intitulée "Display Device Drive Circuit" déposée le 19 Décembre 1986, décrivent des circuits d'attaque pour un dispositif d'affichage à matrice qui contient un compteur pour chaque colonne de l'affichage. Les compteurs sont établis avec des valeurs de compte de luminosité pour établir les potentiels d'échelle des gris pour les éléments d'image. Ces compteurs sont couplés à des portes de transfert qui couplent respectivement une tension analogique en rampe à tous les bus de colonne. Les compteurs respectifs mettent leurs portes correspondantes de transfert hors circuit lorsque la tension en rampe correspond à la valeur dans le compteur. Ces valeurs analogiques sont stockées sur les capacitances de bus pendant la durée d'un intervalle d'une ligne et sont disponibles pour établir le potentiel des éléments d'image. Le montage de commutation décrit ici peut être réalisé pour appliquer les valeurs requises binaires de compte de luminosité aux circuits compteurs, lesquelles valeurs de compte de luminosité correspondent au signal vidéo. La figure 8 montre le montage de sélection de rangée pour un bus de rangée. Ce montage comprend une portion du démultiplexeur 15' de 1 à R et du démultiplexeur 16' de 1 à Q, dont chacun est construit comme le démultiplexeur montré à la figure 3. Si le nombre de bus de rangée est supposé être de 512, alors le démultiplexeur ' du premier niveau peut se composer de huit démulti- plexeurs de 1 par 8 et le démultiplexeur de second niveau 16'.peut se composer de 64 démultiplexeurs de 1 par 8. Avec cet agencement, le nombre de connexions d'adresse nécessaires pour adresser 512 bus de rangée est de 24 (c'est-à-dire trois fois huit). Il faut noter que lorsque la vitesse du système n'est pas le paramètre critique, le démultiplexeur à deux niveaux peut être remplacé par un scanner à registre à décalage. Mais même lorsque la vitesse n'est pas critique, le démultiplexeur à deux niveaux offre des avantages par rapport à un scanner à registre à décalage par le fait qu'il permet d'adresser les bus de rangée dans toute séquence arbitraire alors qu'un scanner à registre à décalage ne le permet pas. Sur la figure 8, la case désignée par 15' est censée représenter une portion de l'un des huit démultiplexeurs de 1 par 8 du démultiplexeur 15 du premier niveau. La case désignée par 16' est censée représenter une portion de l'un des 64 démultiplexeurs de 1 par 8 du démultiplexeur 16 du second niveau. Trois des huit commutateurs sont montrés dans le démultiplexeur 16', lesquels commutateurs sont couplés respectivement à trois verrouillages/étages d'attaque successifs 17', 17" et 17"'. Les détails du verrouillage/étage d'attaque 17" sont montrés sous forme schématique et on peut voir qu'ils ressemblent aux verrouillages de données d'entrée à l'exception que les connexions de sortie 208, 210 du verrouillage/étage d'attaque 17" sont directement couplées aux électrodes de porte des FET d'attaque 268 et 270 respectivement. Le fonctionnement de base du verrouillage/étage d'attaque 17" sera décrit en se référant aux formes d'onde de la figure 9, o l'illustration la plus haute désicnéeparTIcorrespond aux intervalles de temporisation illustrés à la figure 5. Un critère souhaitable de fonctionnement est que les transistors à effet de champ d'élément d'image soient rapidement mis hors circuit à la fin d'un intervalle d'une ligne, c'est-à-dire avant que la donnée sur les bus de colonne ne change. Cette mise hors circuit rapide est effectuée par conditionnement du transistor à effet de champ 202 de remise à l'état initial pour changer rapide- ment l'état du verrouillage/étage d'attaque de l'état en circuit à l'état hors circuit,de concert avec le changement de l'impédance de charge du verrouillage. Le transistor à effet de champ 202 de remise à l'état initial est pulsé en circuit par une impulsion de remise à l'état initial soit juste avant l'intervalle de tempori- sation TI4 quand la donnée vidéo est transférée des verrouillages d'entrée à sortie des données ou pendant le tout début de TI4, avant que tout transfert significa- tif de donnée n'ait eu lieu. Les verrouillages/étages d'attaque fonctionnent avec des charges variables d'impédance comme les verrouil- lages de données d'entrée. Il est pratique de remettre les verrouillages/étages d'attaque à l'état initial pendant l'intervalle TI3, TI13 afin de partager les horloges de commande de charge variable I , T avec les verrouillages de données. Les impulsions RR de remise à l'état initial sur la figure 9 sont montrées coînci- dentes avec les intervalles TI3, TI13 pour cette raison. Le transistor à effet de champ 202 de remise à l'état initial est couplé à la connexion de sortie 210 et fonctionne de manière souhaitable en mode de source commune pour tirer la connexion 210 vers le bas. Si cela est pour mettre hors circuit l'étage d'attaque(268, 270), alors la connexion de drain du transistor 270 est couplée à un potentiel relativement positif VV2 et la connexion de source du transistor 268 est couplée à un potentiel relativement négatif VV1. L'impulsion RR de remise à l'état initial est couplée en commun à tous les circuits de verrouillage/ attaque pendant chaque intervalle d'une ligne. Par conséquent, la connexion de sortie de verrouillage 208 de chaque verrouillage/étage d'attaque est haute au début de chaque intervalle d'une ligne. Un verrouillage/ étage d'attaque est conditionné à l'état en circuit en tirant la connexion de sortie de verrouillage 208 vers le bas. Cela est effectué en conditionnant concurremment les transistors à effet de champ SQn+1 et SRn+1 en conduction et en conditionnant la ligne de sélection PK à un état bas. Les impulsions de conditionnement sont montrées sous la forme de Qn+1 ' Rn+l et P K sur la figure 9. Les formes d'onde de sortie de verrouillage/ étage d'attaque pour les verrouillages/étages d'attaque 17', 17" et 17"' sont illustrées par RBn, RBn+1 et RBn+2 respectivement. Dans ce mode de fonctionnement, les impulsions de sélection Q, R et P sont appliquées pour amorcer un changement d'état, après l'opération de remise à l'état initial, dans le verrouillage/étage d'attaque adressé. A ce moment (TII, TI14), les circuits de charge d'impé- dance variable 211 et 222 des circuits de verrouillage sont à l'état d'impédance haute,donc les transistors à effet de champ de démultiplexeur peuvent rapidement 'tirer la connexion de sortie 208 vers le bas. Les circuits de charge sont alors conditionnés (TI1, T11I) pour produire, à une fréquence variable,des signaux d'horloge pour charger rapidement la connexion de sortie 210 à son potentiel maximum. Les impulsions de sélection Qi' Ri et P. ne doivent pas nécessairement être appliquées pendant tout l'intervalle d'une ligne, mais seulement suffisamment longtemps pour effectuer un changement d'état. Lorsque le verrouillage/étage d'attaque est subséquemment remis à l'état initial par le transistor 202, les impédances de charge variables sont de même mises en séquences d'état haut à bas à haut d'impédance pour réduire le temps de remise à l'état initial du verrouillage/étage d'attaque. Le mode ci-dessus décrit de sélection de rangée nécessite que le verrouillage/étage d'attaque couramment adressé passe de bas à haut puis de haut à bas pendant le temps d'une ligne. Le temps requis pour ces deux transi- tions limite la quantité de temps disponible pour accomplir un changement de donnée aux éléments d'image. Il est possible, avec peu d'effet remarquable sur l'infor- mation affichée, d'accomplir une sélection de rangée une période (ou plus) de ligne à l'avance de la sélection normale de rangée et de maintenir le bus de rangée à l'état haut pendant deux intervalles de ligne (ou plus) au lieu d'un. (Il faut noter que la donnée résul- tante dans une rangée d'éléments d'image est déterminée à l'instant o le bus de rangée est mis hors circuit). Ce mode donne aux éléments d'image sensiblement un intervalle complet d'une ligne pour recevoir la nouvelle donnée. Dans ce mode de fonctionnement, les transistors de remise à l'état initial 202 ne peuvent être utilisés et les verrouillages/étages d'attaque doivent être à la fois établis et rétablis via les démultiplexeurs. Comme la remise à l'état initial (mise hors circuit) du verrouil- lage/étage d'attaque est plus critique que son établisse- ment (mise en circuit), les FET de démultiplexeur fonctionnent en modes suiveur de source et de source commune pour établir et rétablir respectivement le verrouillage/étage d'attaque. Pendant les intervalles d'établissement et de rétablissement, les impédances de charge de verrouillage sont modulées comme dans l'exemple précédent. Le seul changement requis du montage est que le potentiel VV1 soit relativement positif et que le potentiel VV2 soit relativement négatif. De plus, les impulsions de sélection Qi et Ri doivent être appliquées pendant la période d'établissement et de nouveau pendant la période de rétablissement ou remise à l'état initial et les impulsions de sélection P. doivent alterner entre les potentiels d'établissement (positif)et de remise à l'état initial (relativement négatif). Les formes d'onde illustrant cette opération sont illustrées avec des primes à la figure 9. Dans l'exemple illustré, chaque rangée d'une ligne est conditionnée à une tension "en circuit" pendant environ deux intervalles de ligne. Cela peut être étendu à de plus grands nombres d'intervalles de ligne avec un choix approprié des signaux d'adresse P, Q et R. Si l'on traite 512 lignes de données d'une manière entrelacée de 256 lignes par trame, la donnée peut être visualisée sous une forme pseudo-non entrelacée par application de chaque ligne de la donnée à deux lignes des éléments d'affichage. Par exemple, pendant les trames impaires, les rangées 1 et 2, 3 et 4, 5 et 6 etc., peuvent être respectivement concurremment excitées. Alors, pendant les trames paires, les rangées 1, 2 et 3, 4 et , 6 et 7, etc.,sont respectivement concurremment excitées. Les exemples de circuit illustrés aux figures 4 et 8 comprennent des circuits à condensateur commuté en tant que dispositifs à charge variable mais cependant d'autres circuits à charge variable peuvent être substitués. Par exemple, un simple transistor à effet de champ peut être substitué au circuit à condensateur commuté et le potentiel de porte changé. Ce FET est dimensionné de manière que pour un potentiel de porte suffisamment haut pour produire le pénultième potentiel de sortie de verrouillage sou- haité, l'impédance source-drain corresponde à l'état de haute impédance. Pour développer l'état de basse impé- dance, un plus grand potentiel de porte est appliqué. La figure 10 illustre un autre circuit de charge d'impédance variable qui peut être substitué aux circuits à condensateur commuté. Ce circuit de charge se compose de deux transistors à effet de champ 300 et 302 connectés en parallèle qui seraient par exemple connectés entre le bus 126 et la connexion de sortie 108 sur la figure 4. A l'électrode de porte du transistor 300 est appliqué un potentiel constant en courant continu et il produit une haute résistance d'impédance pour le verrouillage via son trajet de conductance drain- source. Le transistor 302 est configuré pour avoir une plus faible résistance drain-source et il est conditionné pour être conducteur en parallèle avec le transistor 300 pendant les intervalles o il faut une faible impédance de charge. R E V E N D I C A TI 0 N S 1.- Montage de commutation intégré sur un dispositif d'affichage pour la commutation d'un signal d'entrée vers un certain nombre de bus dudit dispositif d'affichage, caractérisé par: un certain nombre de transistors (90, 91) couplés à une borne d'entrée (70) pour appliquer ledit signal d'entréeet répondant à des signaux de commande appliqués à des bornes de commande pour coupler sélectivement ledit signal d'entrée à un certain nombre de circuits respectifs de verrouillage (20), un moyen (100) pour solliciter lesdits circuits de verrouillage pendant ledit couplage sélectif dudit signal d'entrée,respectivement, pour présenter une perte de puissance du signal entre ladite borne d'entrée (70) et une borne de sortie (110) dudit circuit respectif de verrouillage et pour améliorer la vitesse avec laquelle ledit signal d'entrée,couplé via lesdits transistors (90) auxdits circuits de verrouillage, établit les états desdits circuits de verrouillage, et un moyen (21, 22) couplé auxdits circuits de verrouillage pour appliquer des potentiels à certains (172) desdits bus. 2.- Montage selon la revendication 1, caractérisé en ce que chaque circuit de verrouillage comprend une paire de transistors en couplage croisé (104, 106) et le moyen pour solliciter inactive efficacement la paire de transistors en couplage croisé pendant un intervalle o le signal d'entrée est sélectivement couplé aux circuits de verrouillage. 3.- Dispositif d'affichage en matrice comprenant un certain nombre de bus de donnéesde colonne et un certain nombre de bus de sélection de rangée, avec un montage de commutation pour l'application de potentiels aux bus de donnéesde colonne et fabriqué intégralement avec ladite matrice, caractérisé par: un certain nombre de bornes d'entrée de signaux vidéo (70) en un moins grand nombre que les bus de données de colonne (172); un certain nombre de circuits de démultiplexage (19'),chacun ayant un certain nombre de bornes de sortie (1-N), une borne d'entrée de signaux de commande et ayant des bornes respectives d'entrée couplées respectivement à certaines (70) des bornes d'entrée de signaux vidéo, chaque circuit de démultiplexage pouvant coupler les signaux vidéo de ses bornes d'entrée séquentiellement à certaines de ses bornes de sortie, lesdits circuits de démulti- plexage comprenant des transistors de passage (90, 91) ayant des électrodes de commande couplées à la borne d'entrée de signaux de commande et des trajets de conduction principale couplés entre lesdites bornes d'entrée (70) et de sortie (110)et susceptibles d'être conducteurs en modes de source commune et suiveur de source; un certain nombre de circuits de verrouillage (20), chacun comprenant: une paire de transistors (104, 106) en couplage croisé,ayant des premières électrodes couplées à un bus de potentiel commun (100), des secondes électrodes couplées à des circuits respectifs de charge (111, 117) et des électrodes de commande en couplage croisé aux secondes électrodes (108, ) du transistor couplé en croisé; une connexion -entre une borne de sortie (110) de l'un des circuits de démultiplexeur et la seconde électrode de l'un de la paire de transistors en couplage croisé; un moyen (21, 22) couplé aux circuits de verrouil- lage pour appliquer des potentiels à certains (172) des bus de données de colonne; et un moyen (100, 102, 111, 117) couplé à la paire de transistors en couplage croisé pour conditionner les transistors respectifs à un état tel que les transistors démultiplexeurs fonctionnent de manière prédominante en mode de source commune pour coupler le signal vidéo aux circuits de verrouillage. 4.- Montage de commutation selon la revendication 3, caractérisé en ce que les circuits de verrouillage comprennent de plus: un certain nombre de moyens de déclenchement (21, 134, 136) ayant des bornes respectives d'entrée couplées à la seconde électrode d'au moinsl'undes transistors de chaque paire de transistors en couplage croisé et ayant des bornes respectives de sortie, pour coupler sélective- ment un signal entre les bornes correspondantes d'entrée et de sortie; une autre paire de transistors en couplage croisé (140, 142) couplés aux circuits respectifs de charge (155, 161) et aux bornes de sortie de moyens respectifs de déclenchement (134, 136) pour stocker le signal vidéo; et un certain nombre de circuits amplificateurs tampons (168, 170) ayant des bornes respectives d'entrée couplées à certaines mutuellement exclusives des autres paires de transistors en couplage croisé et ayant des bornes respectives de sortie couplées à certains mutuelle- ment exclusifs des bus de données de colonnes (172). 5.- Dispositif d'affichage selon la revendication 4, caractérisé en ce que les circuits de verrouillage et les circuits de démultiplexage sont fabriqués en silicium amorphe. 6.- Montage de commutation dans un dispositif d'affichage en matrice comprenant une première quantité de bus de données de colonne et une seconde quantité de bus de sélection de rangée, pour l'application de signaux à certains desdits bus et fabriqué intégralement avec ladite matrice, caractérisé par: un certain nombre de bornes d'entrée de signaux (52-62) pour appliquer des signaux d'entrée, chacun desdits signaux d'entrée correspondant à des signaux à appliquer à un nombre prédéterminé de bus; un certain nombre de circuits de démultiplexage (19, 19') ayant des bornes respectives d'entrée couplées à différentes des bornes d'entrée de signaux, chaque circuit de démultiplexage ayant un certain nombre de bornes de sortie (1-N, 70') et ayant des bornes respec- tives d'entrée de signaux de commande, lesdits circuits de démultiplexage couplant séquentiellement le signal d'entrée appliqué à la quantité de bornes de sortie; un moyen (26) pour appliquer des signaux de commande aux bornes d'entrée de commande des circuits de démultiplexage; un certain nombre de circuits de verrouillage d'entrée (20), un circuit de verrouillage d'entrée étant couplé à chaque borne de sortie des circuits de démultiplexage pour stocker la donnée produite par lesdits circuits de démultiplexage, lesdits circuits de verrouillage d'entrée ayant des bornes respectives de sortie (108, 110) et au moins une borne d'alimentation (100, 126) pour appliquer un potentiel d'alimentation; un moyen (26) couplé à ladite borne d'alimentation (100) pour sélectivement appliquer un potentiel pendant les intervalles o les signaux d'entrée sont commutés aux circuits de verrouillage d'entrée pour rendre les circuits de verrouillage d'entrée inactifs pendant l'intervalle de commutation et réduire ainsi le courant du signal d'entrée requis pour changer l'état des circuits de verrouillage; et un moyen (21, 22) couplé entre les circuits de verrouillage d'entrée et les bus, ledit moyen appliquant des potentiels auxdits bus selon les états de signal de circuits respectifs de verrouillage d'entrée. 7.- Dispositif d'affichage selon la revendication 6, caractérisé en ce que les circuits de verrouillage d'entrée comprennent des transistors en couplage croisé (104, 106) et le potentiel d'alimentation (Sc) appliqué pendant les intervalles de commutation est choisi pour inactiver efficacement lesdits transistors en couplage croisé pendant lesdits intervalles de commutation. 8.- Dispositif d'affichage selon la revendication 6, o le moyen couplé entre les circuits de verrouillage d'entrée et les bus comprend: un moyen de translation de signaux (21) ayant des bornes respectives d'entrée couplées aux circuits de verrouillage d'entrée, ayant des bornes respectives de sortie et de commande; et des circuits de verrouillage de sortie (22) couplés aux bornes de sortie des moyens respectifs de translation de signaux, et ayant des bornes respectives de sortie (172) couplées aux bus respectifs. 9.- Dispositif d'affichage selon la revendication 8, caractérisé en ce que les moyens de translation de signaux comprennent un certain nombre de portes de transmission (134, 136). 10.- Dispositif d'affichage selon la revendication 8, caractérisé en ce qu'il comprend un moyen (102) pour préétablir les circuits de verrouillage d'entrée à un état prédéterminé et un moyen (155, 161) pour préétablir les circuits de verrouillage de sortie à un état indéterminé. 11.- Dispositif d'affichage selon la revendication 10, caractérisé en ce que le moyen pour préétablir le circuit de verrouillage d'entrée comprend un transistor (102, 601) couplé entre un premier bus d'alimentation en potentiel et l'un des bornes de sortie complémentaires du circuit de verrouillage d'entrée, ledit transistor ayant une électrode de commande couplée à un bus de commande de remise à l'état initial (124). 12.- Dispositif d'affichage selon la revendication 11, caractérisé en ce que le moyen pour préétablir le circuit de verrouillage d'entrée comprend de plus un autre transistor (604) couplé entre un second bus d'alimentation en potentiel (VSS1) et l'autre des bornes complémentaires de sortie du circuit de verrouillage d'entrée, ledit autre transistor ayant une électrode de commande couplée au bus de commande de remise à l'état initial (PRCH 1).