Brevet FR2624673A1 — publié le 19890616

OSCILLATEUR A COMMANDE NUMERIQUE, UTILISANT UN ELEMENT COMMUTABLE, APPLICATION A LA REALISATION DE DISPOSITIFS DE RECUPERATION DU RYTHME ET DE LA PHASE D'UN SIGNAL NUMERIQUE DESCRIPTION La présente invention concerne un oscillateur à commande numérique utilisant un éLément commutable. Elle s'applique notamment à la réalisation de dispositifs de Pécupération du rythme et de La phase d'un signal numérique. On connaft déjà des oscillateurs appelés "oscillateurs commandés en tension" (VCO), et en particulier Les oscillateurs à quartz commandés en tension (VCXO). De tels oscillateurs, commandés par une tension analogique, permettent de réaliser des boucles à verrouillage de phase de type analogique, qui sont très stables et peuvent présenter une gigue résidueLle très faible. Cependant, ces oscillateurs nécessitent l'utilisation de diodes appelées "diodes varicap" ou encore diodes "varactor" dont L'intégration est très délicate. L'intégration, et notamment l'intégration à très grande échelle (VLSI), des oscillateurs du type VCO ou VCXO, et par conséquent des boucles à verrouillage de phase utilisant de tels oscillateurs, est ainsi difficile. On connatt également des oscillateurs à quartz de fréquence fixe (non ajustabLe) qui sont utilisés dans des boucles à verrouillage de phase de type numérique. Ces oscillateurs à fréquence fixe et ces boucles à verrouillage de phase de type numérique sont faciles à intégrer. Cependant, la Limitation de la fréquence (non ajustable) des oscillateurs à quartz utilises fait que les boucles numériques qui Les incorporent présentent une gigue résiduelle de phase non négLigeable, gigue qui peut autre très genante dans certaines applications, teLles que la transmission numérique bidirectionnelLe à annulation d'écho, par exemple pour le Réseau Numérique d'Intégration de Services (RNIS-ou ISDN selon la terminologie anglo-saxonne). La présente invention a pour objet un oscillateur de fréquence variable dont L'intégration est faciLe et qui, dans un mode de réalisation préféré, permet de réaliser des boucles à verrouillage de phase de faible gigue résiduelle. cet effet, l'oscillateur de L'invention utilise un élément commutable dont la commutation est commandée. par un signal numérique à deux états logiques 0 ou 1. Ceci permet de concevoir certains dispositifs de récupération du rythme et de la phase d'un signal numérique, utilisant un oscillateur conforme à L'invention, dans Lesquels on peut mémoriser les informations d'erreur de phase reçues et donc mémoriser la fréquence (å un éventuel facteur multiplicatif près) du signal numérique reçu. On peut également envisager une application de l'oscillateur objet de L'invention, selon laquelle on associe à cet oscillateur des moyens permettant de transformer un signal de commande d'un oscillateur de type VCO classique en une séquence binaire destinée à commander l'oscillateur objet de l'invention. De façon précise, la présente invention a pour objet un oscillateur comprenant un circuit à boucle oscillante, caractérisé en ce qu'il comprend en outre - un élément électrique qui est intercalé dans le circuit et dont la présence modifie la fréquence de l'oscillateur, et - des moyens de commutation analogique prévus pour commuter cet élément, permettant ainsi à la -fréquence de l'oscillateur de prendre L'une ou L'autre de deux valeurs Fmax et Fmin, et en ce que lesdits moyens de commutation sont commandés par un signal. d'entrée numérique binaire qui permet à L'oscillateur de fournir un signal dont la fréquence moyenne est fonction de la densité des états logiques 1 par rapport aux états logiques O du signal d'entrée. De préférence, ledit élément est une capacité, élément facilement intégrable. Dans une réalisation particulière de L'invention, ledit circuit comprenant une autre capacité, Ladite capacité est montée en parallèle avec cette autre capacité et les moyens de commutation sont prévus pour interrompre ou rétablir, en fonction du signal d'cntréc, la liaison en parallele des capacités. Dans L'oscillateur objet de L'invention, on utilise ainsi un élément commutable et l'on s-' affranchit de toute diode de type varicap, ce qui permet de réaliser un oscillateur conforme à L'invention facilement intégrable. Selon un mode de réalisation particulier de l'oscilLateur objet de L'invention, les moyens de commutation comprennent un transistor à effet de champ qui est monté en commutateur. Selon un mode de réalisation préféré de l'oscillateur objet de L'invention, le circuit à boucle oscillante comprend un élément piézoélectrique. On dispose - ainsi d'un oscillateur de type piézoélectrique, qui permet la réalisation de boucles à verrouillage de phase ne présentant qu'une faibLe gigue résiduelLe, comme on le verra mieux par la suite. Dans une application particulière de l'oscillateur objet de l'invention, cet oscillateur peut être précédé par un registre à décalage dans Lequel est susceptible d'être mémorisée une séquence binaire et dont la sortie est susceptible d'être reliée à L'entrée dudit registre et de commander lesdits moyens de commmutation. Dans une autre application particulière, L'oscillateur objet de L'invention peut être précédé par un convertisseur delta sigma numérique susceptible d'être commandé par un mot binaire et apte à traduire ce mot binaire en une séquence binaire destinée à commander lesdits moyens de commutation. Dans une autre application particulière, L'oscillateur objet de L'invention est précédépar un convertisseur analogiquenumérique delta sigma qui reçoit en entrée une tension analogique et qui est apte à convertir cette tension analogique en une séquence binaire, et lesdits moyens de commutation sont commandés par cette séquence binaire. La présente invention concerne également un dispositif de récupération du rythme et de la phase d'un signal numérique reçu, ce dispositif étant prévu pour fournir un signal d'horloge et comprenant - des moyens électroniques de traitement du signal numérique reçu , aptes à extraire L'information de phase contenue dans ce signal numérique reçu, et - un oscillateur apte à fournir un signal permettant d'obtenir le signal d'horloge, et commandé par un signal d'erreur de phase qui est susceptible d'être fourni par les moyens de traitement et qui dépend du signal d'horloge et de ladite information de phase, caractérisé en ce que l'oscillateur est conforme à celui de l'invention et en ce que les moyens de commutation de cet oscillateur sont commandés par un signal d'entrée numérique binaire résultant dudit signal d'erreur de phase. Selon un mode de réalisation particulier du dispositif objet de l'invention, permettant la mémorisation de la fréquence d'horloge (à un éventuel facteur multiplicatif près), ce dispositif comprend en outre un registre à décalage et un commutateur logique apte à fournir en sortie un signal binaire destiné à commander lesdits moyens de commutation, la sortie du commutateur logique est reliée à l'entrée du registre à décalage, ledit signal d'erreur de phase est du type avance de phase/retard de phase, les moyens électroniques de traitement sont en outre aptes à fournir un signal numérique de validation de ce signal d'avance/retard, le commutateur logique reçoit en entrée le signal de. sortie du registre à décalage et le signal d'avance/retard et ce commutateur Logique est commandé par le signal de validation et apte à fournir en tant que signal de sortie, le signal d'avance/retard Lorsque celui-ci est validé ou le signal de sortie du registre à décalage Lorsque le signal d'avance/retard n'est pas validé. Selon un autre mode de réalisation particulier du dispositif objet de L'invention, ledit signal d'erreur de phase est du type avance de phase/retard de phase, les moyens électroniques de traitement sont en outre aptes à fournir un signal numérique de validation de ce signal d'avance/retard, et le dispositif comprend en outre - un filtre numérique apte à fournir en sortie un mot binaire fonction du signal avance/retard et du signal de validation, et - un convertisseur delta sigma numérique dont l'entrée est reliée à la sortie du filtre numérique et qui est apte à traduire ledit mot binaire en une séquence binaire, cette dernière étant destinée à commander les moyens de commutation de l'oscillateur, le dispositif comportant ainsi une boucle de filtrage et de transcodage qui comprend Lesdits moyens électroniques de traitement, ledit filtre numérique, ledit convertisseur delta sigma numérique et ledit oscillateur. Le filtre numérique peut être relié au convertisseur delta sigma numérique de façon directe ou de façon indirecte tdans certains cas particuliers envisagés par la suite). De même, le convertisseur delta sigma numérique peut être relié aux moyens électroniques de commutation faisant partie de l'oscillateur, de façon directe ou de façon indirecte (dans certains cas particuliers envisagés par la suite). Dans un mode de réalisation particulier, permettant également la mémorisation de la fréquence d'horloge récupérée (à un -éventuel coefficient multiplicatif près), ledit filtre numérique est un compteur-décompteur. Selon un autre mode de réalisation particulier, ledit filtre numérique comprend un premier compteur-décompteur et un second compteur-décompteur ' montés en cascade, le premier compteur-décompteur est commandé par le signal d'avance/retard et par le signal de validation et le second compteur-décompteur est apte à fournir. ledit mot binaire. Dans une réalisation avantageuse du dispositif objet de L'invention, ce dernier comprend en outre des moyens de stabilisation de ladite boucle de filtrage et de transcodage. Les moyens de 'stabilisation peuvent comprendre un premier multiplexeur et un second multiplexeur ; le premier multiplexeur reçoit en entrée le signal de sortie du convertisseur delta sigma numérique ainsi que le signal de sortie du second multiplexeur, et est commande par un premier signal numérique de période T, qui, pour chaque période, est à L'état logique 1 pendant un intervalle de temps de durée T1 et b L'état logique 0 pendant un intervalle de temps de durée T2 avec. T1+T2=T, le premier multiplexeur étant prévu pour fournir en sortie le signal de sortie du convertisseur delta sigma lorsque le premier signal numérique est à l'état logique 1 et le signal de sortie du second multiplexeur lorsque le premier signal numérique est à l'état logique 0, le signal de sortie du premier multiplexeur constituant le signal d'entrée numérique de commande des moyens de commutation de l'oscillateur, et le second multiplexeur reçoit en entrée le signal d'avance/retard ainsi qu'un second signal numérique de période T, est commandé par le signal de validation et est prévu pour fournir en sortie le signal d'avance/retard lorsque celui-ci est validé, et le second signal numérique dans le cas contraire, ce second signal numérique étant, pour chaque période, à l'état logique 1 seulement pendant un intervalle de temps de durée T2/2, inclus dans l'intervalle de durée T2. En variante, Les moyens de stabilisation peuvent comprendre - des moyens de conversion du signal d'avance/retard en valeurs algébriques, ces moyens de conversion étant aptes à fournir en sortie la valeur +1 lorsque le signal d'avance/retard est à l'état logique 1 et la valeur -1 lorsque le signal d'avance/retard est à L'état logique 0, - des premiers moyens de multiplication prévus pour fournir en sortie un signal résultant de la multiplication du signal de sortie des moyens de conversion par le signal numérique de validation, - des seconds moyens de multiplication prévus pour fournir en sortie un signal résultant de la multiplication du signal de sortie des premiers moyens de multiplication par un gain déterminé, et - des moyens de sommation prévus pour fournir en sortie un signal résultant de L'addition du signal de sortie des seconds moyens de multiplication au mot binaire fourni en sortie par le filtre numérique, La sortie des moyens de sommation étant reliée á l'entrée du convertisseur delta sigma numérique. Enfin, le dispositif - objet de L'invention peut comprendre en outre un circuit de remise en phase rapide du signal fourni par L'oscillateur. La présente invention sera mieux comprise à la lecture de la description qui suit, d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif, en référence aux dessins annexés sur lesquels : - la figure I est - une vue schématique d'un mode de réalisation particulier d'un oscillateur à quartz commandé en tension classique, - La figure 2 est une vue schématique d'un mode de réalisation particulier de l'oscillateur objet de l'invention, - la figure 3 est une vue schématique d'une boucle à verrouillage de phase numérique classique, - la figure 4 est une vue schématique d'une boucle à verrouillage de phase analogique classique, - la figure 5 est une vue schématique d'une boucle á verrouillage de phase utilisant un oscillateur conforme à l'invention, - la figure 6 est une vue schématique#'un oscillateur commandé. en tension, utilisant un oscillateur conforme à L'invention, - la figure 7 est une vue schématique d'un dispositif de récupération d'horloge, utilisant un oscillateur conforme à l'invention ainsi qu'un registre à décalage, - la figure 8 est une vue schématique d'un mode de réalisation particulier d'un convertisseur delta sigma numérique utilisable dans l'invention, - la figure 9 est une vue schématique d'un mode de réalisation particulier d'un dispositif de récupération d'horloge utilisant un tel convertisseur delta sigma numérique et un oscillateur conforme à l'invention, - les figures 10 et 11 sont des vues schématiques d'autres modes de réalisation particulier d'un dispositif de récupération d'horloge utilisant L'oscillateur objet de L'invention, - la figure 12 est un schéma de principe d'un dispositif de récupération d'horloge utilisant une première boucle de verrouillage de phase qui comporte un oscillateur conforme à l'invention ainsi qu'une seconde boucle de stabilisation de la première boucle, - la figure 13 illustre schématiquement une manière de réaliser le dispositif représenté sur la figure 12, - la figure 14 est un chronogramme relatif à certains signaux utilisés dans la réalisation représentée sur la figure 13, - la figure 15 est une vue schématique d'un autre dispositif de récupération d'horloge utilisant également une première boucle de verrouillage de phase qui comporte un oscillateur conforme à l'invention ainsi qu'une seconde boucle de stabilisation de la première boucle, et - la figure 16 est une vue schématique et partielle d'un dispositif de récupération d'horloge conforme à l'invention, utilisant un circuit de remise en phase rapide. Sur la figure 1, on a représenté schématiquement un mode de réalisation particulier d'un oscillateur VCXO classique. Cet oscillateur connu comprend un circuit á boucle oscillante comportant un amplificateur-inverseur 2 ainsi qu'un élément piézoélectrique 4 comportant un cristal de quartz convenablement taillé et placé entre deux électrodes qui sont respectivement reliées à l'entrée et a La sortie de l'amplificateur-inverseur 2. L'oscillateur représenté sur la figure 1 comprend également une capacité 6 dite "capacité de liaison", dont une borne est également reliée à L'entrée de l'amplificateur- inverseur 2, ainsi qu'une diode varicap 8 dont L'anode est mise à la masse et dont la cathode est reliée à L'autre borne de -la capacité 6 ainsi qu'à une borne d'une résistance 10. L'oscilLateur représenté sur la figure 1 comprend aussi une capacité de déphasage 12 dont une borne est mise à la masse et dont L'autre borne est reliée à la sortie de l'amplificateur- inverseur 2. De façon connue, L'application d'une tension électrique analogique vc entre l'autre borne de la résistance 10 et la masse permet de faire varier la capacité de la diode varicap 8 et de ce fait la fréquence de L'oscillateur qui est la fréquence du signal s fourni par la sortie de l'amplificateur-inverseur 2). Sur la figure 2, on a représenté schématiquement un mode de réalisation particulier de l'oscillateur objet de l'invention. Dans ce mode de réalisation particulier, L'oscillateur comprend un circuit à boucle oscillante comportant un amplificateur-inverseur 14 ainsi qu'un élément piézoélectrique 16 constitué par un cristal de quartz convenablement taillé et placé entre deux électrodes. Ces dernières sont respectivement reliées à l'entrée et à la sortie de l'amplificateur-inverseur 16. L'oscillateur représenté sur la figure 2 comprend également une première capacité 18 dont une borne est reliée à la masse et dont L'autre borne est reliée à l'entrée de l'amplificateur-inverseur 14 ainsi qu'une seconde capacité 20 et un transistor à effet de champ 22 monté en commutateur. La source de ce transistor 22 est mise à La masse tandis que son drain est relié à une borne de la seconde capacité 20 dont l'autre borne est reliée à L'entrée de l'amplifícateur-inverseur 14. L'oscillateur représenté sur la figure 2 comprend en outre une troisième capacité 24 qui constitue une capacité de déphasage. Une borne de cette capacité 24 est reliée à la sortie de l'amplificateur-inverseur 14 et l'autre borne de cette capacité 24 est mise à la masse. A titre purement indicatif et nullement limitatif, la capacité 18 est de l'ordre de 1 à 10 pf, la capacité 20 est de. l'ordre de 40 à 100 pf et la capacité 24 est de l'ordre de 20 à 40 pf. La capacité 18 peut même être simplement constituée par une capacité parasite du circuit. Le transistor à effet de champ 22, qui joue le role d'un commutateur analogique dans l'oscillateur représenté sur la figure 2, est commandé par un signal numérique binaire DC qui est appliqué à la grille dudit transistor. On va maintenant expliquer comment ce signal numérique DC permet d'obtenir à la sortie de l'amplificateur-inverseur 14, un signal S dont la fréquence moyenne est fonction de la densité des états logiques 1 du signal DC par rapport aux états logiques 0 de ce signal DC. Quand le transistor à effet de champ 22 est bloqué (commutateur analogique ouvert), ce qui a lieu lorsque le signal DC est à l'état logique 0 par exemple (ceci dépendant, bien entendu du type de transistor à effet de champ utilisé), la capacité 20 n'est pas connectée, seule la capacité 18 et le reste du circuit sont actifs, et l'oscillateur fournit un signal S de fréquence maximale Fmax. Au contraire, lorsque le transistor à effet de champ 22 est passant (commutateur analogique fermé), ce qui a lieu lorsque le signal DC est à l'état Logique 1, la capacité 20 est en parallèle avec la capacité 18 et L'oscillateur fournit un signal S de fréquence minimale Fmin. En conséquence, la fréquence du signal S fourni par l'oscillateur peut varier simplement entre Fmin et Fmax en faisant varier le signal numérique de commande DC de l'oscillateur. En effet, Si l'on applique un signal DC à la porte du transistor 22, la sortie de l'amplificateur-inverseur 14 fournit un signal S ayant une fréquence moyenne dont la valeur précise dépend du rapport des temps respectifs de présence des états logique "1" et "0" dans le signal de commande DC pendant un intervalle de temps donné. Par exemple, si l'on choisit en tant que signal DC un signal qui passe périodiquement de L'état logique O à L'état logique 1 avec la même durée pour chaque état, L'oscillateur fournit un signal S dont La fréquence est égale à (Fmax + Fmin)/2. L'information d'asservissement de L'oscillateur représenté sur la figure 2 est ainsi contenue dans Le signal DC constituant un train d'éléments binaires. Le bruit de phase résultant du passage continuel de Fmax à Fmin ne dépend que du rapport DF/F, dans lequel F représente la fréquence nominale du quartz et DF est égal à Fmax-Fmin. Or, pour un oscillateur à quartz, ce rapport DF/F est faible (de l'ordre de 10 ). En conséquence, le bruit de phase est négligeable pour de nombreuses applications, d'ou une faible gigue résiduelle pour Les boucles à verrouillage de phase utilisant un oscillateur' à quartz conforme à L'invention, tel que celui qui est représenté sur la figure 2. On note que ce dernier, de par sa constitution, est facilement intégrable Sur la figure 3, on a représenté schématiquement un dispositif connu de récupération du rythme et de la phase d'un signal numérique SR, plus simplement appelé "dispositif de récupération d'horloge", ce dispositif utilisant une boucle å verrouillage de phase de type numérique. Ce dispositif comprend une horloge 26 constituée par un oscillateur à quartz de fréquence stable, proche d'un multiple du débit du signal reçu SR, un moyen de saut de phase 28 prévu pour ajouter ou retrancher des impulsions à l'horLoge 26, un diviseur 30 prévu pour fournir un signal d'horloge HR au rythme du signal numérique reçu SR, des moyens 32 d'extraction de l'information de phase contenue dans Le signal SR, un comparateur de phase 34 dont une entrée reçoit le signal TS fourni par les moyens d'extraction 32 et dont l'autre entrée reçoit le signal d'horloge HR fourni par le diviseur 30, et qui fourni une information d'avance ou de retard du signal TS par rapport au signal HR à un filtre numérique 36 qui peut être constitue par un compteur-décompteur dont La sortie commande le moyen de saut de phase 28. Le signal d'horloge HR présente une gigue qui est produite par les sauts de phase. Pour réduire cette gigue résiduelle, on pourrait augmenter la fréquence de L'oscillateur à quartz utilisé. A titre d'exemple, les systèmes à annulation d'écho pour le réseau numérique à intégration de services, nécessiteraient des fréquences de l'ordre de 100 MHz pour une transmission à 160 kbit/s (fréquence à récupérer de 160 kHz). Une telle solution nécessiterait des technologies rapides qui sont coûteuses et grandes consommatrices de puissance. Sur la figure 4, on a représenté, schématiquement un autre dispositif connu de récupération d'horloge, comportant une boucle à verrouillage de phase analogique. Le dispositif représenté sur la figure 4 comprend des moyens 38 d'extraction de l'information de phase contenue dans le signal numérique reçu SR, un comparateur de phase 40 dont une entrée reçoit le signal TS fourni par les moyens d'extraction 38 et dont l'autre entrée reçoit le signal d'horloge HR fourni par un diviseur 42 dont l'entrée ' est reliée à la sortie d'un oscillateur à quartz commandé en tension 44. Le comparateur de phase fournit un signal de tension représentatif de l'écart de phase entre les signaux .TS et HR.Ce signal de tension est appliqué, après avoir été filtré par un filtre de boucle passe-bas 46, à l'entrée de L'oscillateur 44 pour faire varier la fréquence du signal fourni par cet oscillateur jusqu'à ce que le signal HR soit synchrone du signal SR. L'horloge utilisée dans le dispositif représenté sur la figure 4 est beaucoup plus stable que l'horloge 26 de la figure 3 (diminution de la gigue résiduelle) mais la réalisation de la boucle analogique représentée sur cette figure 4 nécessite d'unepart une tension de commande analogique de L'oscillateur 44, d'où un dispositif plus difficile à intégrer qu'un dispositif à commande numérique, et d'autre part une diode varicap (pour la réalisation de l'oscillateur 44), diode dont l'intégration est très délicate. Le filtre utilisé dans chacun des dispositifs représentés sur tes figures 3 et 4 permet de filtrer L'erreur de phase qui commande la boucle de récupération ' d'horloge correspondante. Par exemple, pour le dispositif de la figure 4, plus la bande passante du filtre 46 est étroite, plus l'horloge récupérée est débarrassée de gigue résiduel Le mais plus la plage d'accrochage est faible et plus le temps d'acquisition est long. Sur ta figure 5, on a représenté schématiquement un dispositif de récupération d'horloge utilisant un oscillateur 48 conforme à L'invention, par exemple du genre de celui qui est représenté sur la figure 2 et qui comprend un élément piézoélectrique. Le dispositif représenté sur la figure 5 comprend des moyens électroniques -49 de traitement -du signal numérique reçu SR, ces moyens de traitement comportant des moyens 50 d'extraction de L'information de phase contenue dans le signal numérique reçu SR et un comparateur de phase 52 dont une entrée reçoit le signal TS (information de phase) fourni par les moyens d'extraction 50 et dont l'autre entrée reçoit le signal d'horloge HR fourni par un diviseur 54 dont L'entrée est reliée à la sortie de L'oscillateur 48. Le dispositif représenté sur La figure 5 est d'une extrême simplicité : le comparateur de phase 52 fournit une information d'erreur de phase qui est sous forme binaire (état logique 0 ou 1) et qui sert à commander directement les moyens de commutation dont est muni l'oscillateur 48. Dans ces conditions, l'horloge récupérée a une gigue résiduel Le négligeabLe et la fréquence de L'oscillateur n'a pas besoin d'être très éLevée. Lorsque L'information de phase TS n'est pas fortement bruitée, le filtrage de boucle devient inutile car l'oscillateur à quartz 48 commmandé par capacité commutée agit par lui-même comme un filtre de boucle. On va cependant voir, en se référant à la figure 6, que l'on peut appliquer les principes classiques de filtrage des boucles à verrouillage de phase aux boucles utilisant un oscillateur tel que l'oscillateur 48 à quartz, conforme à l'invention, en tant qu'oscillateur à fréquence commandée. En effet, la tension de commande analogique d'un oscillateur à quartz commandé en tension du genre de celui de la figure 4 par exemple, peut être transformée de façon que l'on puisse utiliser simplement un oscillateur tel que l'oscillateur 48. Pour ce faire, on utilise un convertisseur analogique numérique de type delta sigma 56, à simple intégration par exemple, connu dans l'état de la technique. Un exemple d'un tel convertisseur 56 est schématiquement représenté sur la figure 6 et comprend un sommateur-intégrateur 58 ainsi qu'une bascule 60 de type D. L'entrée + du sommateur-intégrateur 58 reçoit la tension analogique de commande VC. La sortie du sommateurintégrateur est reliée à l'entrée D de la bascule 60. La sortie non-inverseuse Q de cette bascule est reliée à l'entrée - du sommateur-intégrateur 58. La tension analogique VC est convertie, par le convertisseur 56, en une séquence ou train binaire cds (pour code delta sigma) représentatif de VC et fourni par la sortie non inverseuse Q. Cette séquence binaire cds commande les moyens de commutation 22 de l'oscillateur 48. La conversion de la tension VC en la séquence binaire cds a lieu à la fréquence de conversion fds du convertisseur 56. Cette fréquence de conversion est fournie par une horloge 62 faisant partie du convertisseur 56, horloge dont la sortie est reliée à l'entrée d'horloge CK de la bascule 60. La valeur exacte de la fréquence de conversion fds n'est pas très importante dans l'application de L'oscillateur 48 décrite en référence à La figure 6. On voit donc qu'un VCO (par exemple un VCXO) peut être remplacé par l'association d'un convertisseur analogique numérique de type delta sigma et d'un oscillateur (par exemple å quartz) conforme à la présente invention, On constate encore que le dispositif représenté sur la figure 6 ne nécessite aucune diode varicap, ce qui facilite son intégration. On va maintenant expliquer en se référant aux figures 7 à 9 comment effectuer une récupération d'horloge en mémorisant la fréquence d'horloge récupérée ou plus exactement un multiple de cette fréquence d'horloge récupérée. On considère un dispositif de récupération d'horloge qui comprend, de façon connue, des moyens électroniques de traitement prévus pour fournir une information d'erreur de phase. On suppose que cette information se présente sous la forme d'une information binaire du type avance de phase/retard de phase (L'avance de phase correspondant à L'état logique 1 et le retard de phase correspondant å l'état logique 0), avec un état de validation à chaque période d'horloge. On suppose que le signal de validation du signal avance/retard, signal de validation qui est également fourni par les moyens électroniques de traitement, est Lui aussi une information binaire qui vaut 1 Si le signal avance/retard doit être pris en compte et O si ce signal -avance/retard n'est pas valide et ne doit donc pas être pris en compte. Ces hypothèses couvrent les applications où L'information de phase présente des "trous" et sont également valables par exemple quand L'information d'erreur de phase provient d'un égaliseur récursif adaptatif. Si, dans une boucle ' à verrouilLage de phase, L'information d'erreur de phase n'est pas vaLidée en permanence ta chaque période d'horloge suivant Les hypothèses précédentes), l'horloge récupérée aura tendance à glisser plus ou moins rapidement. Ce problème se pose en particulier en transmission numérique Lorsque le code de transmission utilise ne permet pas de recueillir une information de phase permanente ou Lorsque des procédures d'activation-désactivation coupent momentanément le signal émis (la technique de transmission dite "à L'aLternat" ou "ping-pong" est un exempLe dans lequel La transmission est périodiquement coupée). Dans ces conditions, il est nécessaire d'avoir une mémoire momentanée de la fréquence émise. Les boucles à verrouillage de phase utilisant un oscillateur conforme à L'invention se prêtent bien à une telle mémorisation. En effet, comme on l'a déjà indiqué, la fréquence du signal fourni par cet oscillateur dépend du cycle du signal numérique qui agit sur les moyens de commutation dudit oscillateur. Sur la figure 7, on a représenté schématiquement un premier dispositif permettant ladite mémorisation. Le dispositif de récupération d'horloge schématiquement représenté sur la figure 7 utilise, outre l'oscillateur 48, des moyens 64 de traitement du signal numérique reçu SR, un registre à décalage 66, un commutateur logique 68 (ou multiplexeur) et un diviseur 70. Les moyens de traitement 64 fournissent en sortie les signaux d'avance/retard A/R et de validation VAL mentionnés plus haut. Le commutateur logique 68, commandé par le signal de validation VAL, reçoit en entrée le signal de sortie du registre à décalage 66 et le signal d'avapce/retard A/R. La sortie du commutateur logique 68 est reliée à l'entrée du registre à décalage 66 et commande Les moyens de commutation de l'osciLlateur 48. La sortie de ce dernier est reliée à l'entrée du diviseur 70 dont la sortie est destinée à fournir le signal d'horloge HR et est reliée à une entrée des moyens de traitement 64 qui, de façon connue, nécessitent ce signal HR pour le comparer à l'information de phase extraite par eux du signal SR, afin de fournir les signaux A/R et VAL. Le dispositif représenté sur la figure 7 fonctionne de la façon suivante Si le signal A/R est validé (état logique 1 pour VAL), alors le commutateur 68 est mis dans un état dans lequel ce commutateur envoie le signal A/R vers les moyens de commutation de l'oscillateur 48 ; alors, l'état de A/R commande L'oscillateur 48 et cet état est également mémorisé dans le registre à décalage 66. Si le signal A/R n'est pas validé (état logique 0 pour VAL), alors Le commutateur logique 68 est mis dans un état dans lequel ce commutateur envoie le signal de sortie du registre à décalage vers les moyens de commutation de l'oscillateur 48 ; ainsi, la sortie du registre à décalage commande l'oscillateur 48.Ce registre à décalage est alors boucle sur lui-même. Après un temps "d'apprentissage" (correspondant à La convergence du dispositif), le registre a décalage a en mémoire une séquence binaire représentative d'une fréquence moyenne de sortie de l'oscillateur 48 ; cé dernier est commandé par Ladite séquence ; le cycle mis en mémoire dans le registre à décalage est représentatif de la fréquence FO à récupérer et permet donc à l'oscillateur 48 de fournir un signal de fréquence FR très voisine (à un coefficient muLtiplicatif près) de Fi même dans le cas où la validation du signal A/R est absente pendant un long moment. La précision avec laquelle FR approche FO en L'absence de validation dépend de la longueur du registre à décalage utilisé. Plus ce registre est long, plus Le cycle de commande de l'oscillateur à quartz 48 est long et plus l'information mémorisée est donc précise. On va maintenant décrire un autre dispositif de récupération d'hortoge permettant également la mémorisation de la fréquence à récupérer. Ce dispositif s'inspire du dispositif représenté sur la figure 6 et utilise une boucle à verrouillage de phase comportant un dispositif du type filtre numérique qui fournit un mot binaire E(N) de N bits, représentatif' de la fréquence à récupérer FO. Ce mot binaire E(N) peut être comparé à la tension de commande VC qui est convertie en là séquence cds dans le dispositif représenté sur la figure 6. Un convertisseur delta sigma numérique, connu dans l'état de la technique, produit à partir de ce mot de N bits une séquence binaire CDS, å une fréquence FDS (fréquence de conversion du convertisseur), séquence binaire qui est représentative du mot E(N) à transcoder. Sur la figure 8, on a représenté schématiquement un exemple de réalisation d'un tel convertisseur delta sigma numérique, qui comprend, dans cet exemple, un additionneur 72 et un registre accumulateur 74. Une horloge non représentée sur la figure 8 cadence le fonctionnement de cet additionneur et de ce registre accumulateur à la fréquence FDS. L'additionneur 72 a sa sortie reliée à l'entrée du registre accumulateur 74 et reçoit en entrée le signal de sortie de ce registre accumulateur ainsi que le mot binaire E(N). Le convertisseur de la figure 8 est ainsi capable de traduire le mot E Celle-ci est fournie par l'additionneur 72. Sur la figure 9, on a représenté schématiquement L'autre dispositif de récupération d'horloge qui permet également une mémorisation de la fréquence récupérée et qui utilise le convertisseur delta sigma numérique 76 représenté sur la figure 8 ainsi que les moyens de-traitement 64 déjà décrits, qui reçoivent en entrée le signal HR et le signal numérique SR dont on veut récupérer le rythme et la phase et qui fournissent les signaux A/R et VAL. Le dispositif représenté sur la figure 9 comprend également l'oscillateur à quartz 48 dont la sortie est reliée à l'entrée du diviseur 70 qui fournit en sortie le signal d'horloge HR. Le dispositif représenté sur la figure 9 comprend également un compteur-décompteur 78 à N étages, qui reçoit en entrée les signaux A/R et VAL et qui fournit en sortie Le mot binaire E(N). La séquence binaire CDS qui résulte de E(N) et qui est fournie par le convertisseur 76, sert à commander les moyens de commutation de l'oscillateur à quartz 48. Le signal A/R et le signal VAL servent à incrémenter et à décrémenter le compteur-décompteur 78 (lorsque le signal A/R est validé, il y a une incrémentation de 1 pour une avance de phase et une décrémentation de 1 pour un retard de phase). Ce compteur décompteur 78 agit comme une mémoire de la commande d'erreur de phase (en l'absence de validation, le compteur-décompteur reste à la valeur qu'il avait précédemment et le mot binaire de commande E(N) ne change pas) et ce compteur-décompteur peut être considéré comme un filtre séquentiel (couramment utilisé dans Les boucles à verrouillage de phase numériques). A partir du mot binaire E(N), Le convertisseur 76 produit la séquence CDS qui commande l'oscillateur 48. Celui-ci fournit en sortie un signal qui est en phase avec le signal SR et dont La fréquence est égale (à un coefficient multiplicatif pres) à la fréquence FO à récupérer. Le dispositif représenté sur ta figure 9 possède un avantage par rapport au dispositif représenté sur la figure 7 du fait que, pour des performances équivalentes, le dispositif représenté sur la figure 9 utilise un convertisseur delta sigma numérique qui ne nécessite qu'un compteur-décompteur de N bits associe à un additionneur-accumulateur de N bits, alors que le dispositif représenté sur La figure 7 utilise un registre å -N décalage de longueur égale à 2 Sur la figure 10, on a représenté schématiquement un dispositif de récupération d'horloge qui est une généralisation du dispositif représenté sur la figure 9. Le dispositif de la figure 10 comprend l'oscillateur 48 dont La sortie est reliée å l'entrée du diviseur 70. La sortie de ce dernier fournit le signal HR.Celui-ci est envoyé aux moyens de traitement 64 qui reçoivent également te signal SR et fournissent les signaux A/R et VAL à un filtre numérique de boucle 80 qui, en fonction de ces signaux, fournit Le mot binaire E(N) au convertisseur delta sigma numérique 76. Ce dernier traduit ce mot en une séquence. binaire CDS permettant La commande de L'oscillateur 48. Le filtre numérique '80 peut être aussi complexe que l'on veut (premier ordre, deuxième ordre, ...). Ceci est particulièrement intéressant lorsque L'information d'erreur de phase est bruitée pour diverses raisons. Sur la figure 11, on a représenté un mode de réalisation particulier du dispositif 'schématiquement représenté sur ' la figure 10. Dans le dispositif représenté sur la figure 11, le filtre numérique est constitué par un premier compteur-décompteur à N étages 82 mis en cascade avec un second compteur-décompteur à N étages 84. Le premier compteur-décoapteur reçoit en entrée les signaux A/R et VAL (pour incrémenter d'une unité dans le cas d'une avance de phase et décrémenter d'une unité dans le cas d'un retard de phase, ceci lorsque le signal A/R est validé). Le second compteur-décompteur 84 fournit le mot binaire E(N) au convertisseur 76 et est relié de façon classique au premier compteur-décompteur qui lui fournit, suivant les cas, des impulsions de comptage UP ou des impulsions de décomptage DN. En revenant à la figure 10, le dispositif représenté sur cette figure comprend une boucle de filtrage et de transcodage qui est composée des éléments référencés 64, 80, 76, 48 et 70 et que l'on peut appeler "boucle à long terme" car elle comporte un filtre numérique qui occasionne un filtrage important mais induit également un retard de commande qui peut être important. Ce retard de commande peut engendrer des oscillations gênantes dans la boucle à long terme. C'est pourquoi, selon l'invention, afin-de stabiliser cette boucle à long terme, on peut ajouter au dispositif représenté sur la figure 10 une autre boucle dite "boucle à court terme". Cette boucle à court terme est, comme on le verra mieux par la suite, une boucle directe qui agit directement et immédiatement sur la commande de l'oscillateur 48. Par ailleurs, la boucle à long terme est affectée d'un gain G1 et la boucle à court terme est affectée d'un gain G2 différent de G1. L'utilisation conjointe de ces deux boucles permet d'obtenir un signal HR toujours en phase avec le signal d'horloge à récupérer quel que soit L'écart entre la fréquence de ce signal d'horloge à récupérer et la fréquence centrale de l'oscillateur 48, cette fréquence centrale etant égale à (Fmax + Fmin)/2. On va maintenant donner deux exemples de dispositifs de récupération d'horloge utilisant les deux boucles. Dans ces deux exemples, le signal numérique de commande de L'oscillateur 48 résulte de La sommation d'un signal de contrôle de la boucle à long terme et d'un signal de contrôle de La boucle à court terme et, dans un premier exemple, il s'agit d'une sommation temporelle réalisée après le convertisseur delta sigma (figures 12 et 14) tandis que dans un deuxième exemple, cette sommation est numérique et effectuée avant ce convertisseur delta sigma (figure 15), Plus précisément, sur La figure 12, on a représenté un schéma de principe d'un premier dispositif de récupération d'horloge utilisant une boucle à long terme et une boucle à court terme et comprenant les moyens de traitement 64 qui reçoivent en entrée le signal SR ainsi que le signal HR et qui fournissent en sortie les signaux A/R et VAL. Le dispositif représenté sur La figure 12 comprend également le filtre numérique 80 qui, à partir des signaux A/R et VAL, engendre le mot binaire E(N), ainsi que Le convertisseur delta sigma numérique qui, à partir de ce mot binaire, engendre la séquence CDS. Le dispositif représenté sur la figure 12 comprend aussi L'oscillateur à quartz 48 dont la sortie est reliée à l'entrée du diviseur 70 qui fournit en sortie le signal HR. En outre, selon Le schéma représenté sur la figure 12, on forme un signal M1 résultant de la multiplication des signaux A/R et VAL, un signal M2 résultant de la multiplication du signal h1 par un gain G2, un signal M3 résultant de la multiplication de la séquence CDS par un gain G1 et un signal M4 résultant de la sommation des signaux M2 et M3. Ce signal M4, qui est numérique, commande les moyens de commutation de l'oscillateur 48. Sur La figure 13, on a représenté les moyens permettant d'effectuer les diverses multiplications et la sommation dont il est question ci-dessus. On utilise à cet effet un premier multiplexeur 94 et un second multiplexeur 96. Le signal fourni par la sortie du multiplexeur 94 commande les moyens de commutation de l'oscillateur 48. Ce multiplexeur 94 est commandé par un signal de commande de boucle CB et reçoit à une entrée cl le signal CDS et à une entrée e2 le signal de sortie du multiplexeur 96. Ce dernier est commandé par Le signal VAL et reçoit à une entrée cl Le signal A/R et à une entrée e2 un signal HZ. Le signal CB est un signal numérique de période T et, pour chaque période T, est à t'état logique 1 pendant une durée T1 et à l'état logique O pendant une durée T2, T étant la somme de T1 et de T2 (figure 14). Le signal HZ est également un signal numérique de période T qui, pour chaque période T, est à l'état logique 1 pendant une durée T3 et à l'état logique 0 pendant le reste de la période, cette durée T3 étant égale à la moitié de T2 et l'intervalle de durée T3 étant compris dans l'intervalle de durée T2 (voir également la figure 14). A titre d'exemple non limitatif, le front montant d'un créneau correspondant à l'état logique 1 du signal HZ est synchrone du front descendant d'un créneau correspondant à un état logique 1 du signal CB. Les signaux CB et HZ sont aisément construits à partir des multiples de la fréquence du signal HR issu du diviseur 70 et résultant de la division du signal fourni par ltoscillateur 48. Pour ce faire, le diviseur 70 est muni d'un moyen 71 tel qu'une base de temps, qui fournit les signaux CB et GZ. La période T peut être choisie égale à la période du signal d'horloge à récupérer puisqu'il peut y avoir une validation d'erreur de phase par période d'horloge. Lorsque le signal CB est à l'état logique 1 pour une durée T1, le premier multiplexeur 94 est prévu pour fournir en sortie le signal CDS (sortie du convertisseur delta sigma numérique). Lorsque le signal CB est à L'état Logique O pour une durée T2, le multiplexeur 94 est prévu pour fournir en sortie le signal qu'il reçoit à son entrée e2 et qui est Le signal de sortie du second multiplexeur 96. Ce multiplexeur 96 est prévu pour fournir en sortie le signal A/R lorsque le signal VAL est à l'état logique 1 et Lorsque ce signal VAL est à l'état logique O, le second multiplexeur 96 est prévu pour fournir en sortie le signal HZ. Dans ce dernier cas, on voit que la capacité 20 de L'oscillateur 48 (voir figure 2) est connectée en parallèle à la capacité 18 de cet oscillateur pendant ta moitié de La durée T2, et non connectée à cette capacité 18 pendant L'autre moitié de la durée T2. On voit alors que la durée T1 est directement proportionnelle au gain G1, avec un certain coefficient de proportionnalité, et que la durée T2 est directement proportionnelle au gain G2 avec le même coefficient de proportionnalité. Donc, en faisant varier la forme du signal de commande CB qui est caractérisé par les durées T1 et TZ, il est-possible de choisir le rapport G1/G2 des gains respectifs des boucles à long terme et à court terme. Sur la figure 15, on a représenté schématiquement un autre dispositif de récupération d'horloge utilisant également une boucle à long terme et une boucle à court terme. Le dispositif représenté sur la figure 15 comprend les moyens de traitement 64 recevant en entrée le signal SR et le signal HR fourni par le diviseur 70 et fournissant en sortie les signaux A/R et VAL, ainsi que le convertisseur delta sigma 76 qui fournit en sortie la séquence CDS, l'oscillateur à-quartz 48 qui est commandé par cette séquence ainsi que le diviseur 70 dont l'entrée est reliée à la sortie - de l'oscillateur 48 et qui fournit en sortie le signal HR. Le dispositif représenté sur la figure 15 comprend aussi le filtre numérique 80 qui, à partir des signaux A/R et VAL fournis par les moyens de traitement 64, engendre le mot binaire E(N). En outre, le dispositif représenté sur La figure 15 comprend un moyen 98 de conversion du signal A/R en valeurs algébriques. Ce. moyen 98 reçoit en entrée le signal A/R et fournit en sortie la valeur -1 lorsque ce signal AIR est à l'état logique O et la valeur +1 lorsque ce signal A/R est à L'état logique 1. Le dispositif représenté sur la figure 15 comprend également des moyens 100 de multiplication de la valeur Cl fournie par le moyen 98, par le signal VAL, le signal C2 fourni par la sortie de ces moyens 100 étant ainsi susceptible de prendre l'une des valeurs û, +1 et -1. Le dispositif représenté sur la figure 15 comprend enfin des moyens 102 prévus pour fournir en sortie un. signal C3 résultant de ta multiplication du signal C2 par un gain 62 et des moyens 104 prévus pour fournir en sortie un signal C4 égal à la somme du signal C3 et du mot binaire E(N), la sortie des moyens 104 étant envoyée à L'entrée du convertisseur 76. Ce dernier reçoit ainsi le signal C4 (au lieu du mot E(N) comme c'était le cas pour le dispositif de la figure 12) et fournit la séquence CDS à l'oscillateur, à partir de ce signal C4, pour commander les moyens de commutation de cet oscillateur. On voit que dans le dispositif de la figure 15, le gain G1 n'apparaît pas et peut donc être considéré comme égal à 1, seul le rapport 61/G2 étant important en fin de compte. Le gain G2 permet ainsi de doser l'influence de la boucle à court terme. Lorsque le signal VAL est à l'état logique 0, seule la boucle à long terme est active, d'où un effet de "mémoire de la fréquence d'horloge récupérée". Le dispositif représenté sur la figure 15 peut être réalisé soit par "câblage", au moyen d'éléments logiques, soit à l'aide d'un microprocesseur. Dans ce dernier cas, le schéma de la figure 15 est plutôt à considérer comme un schéma de principe, tous les calculs indiqués plus haut (conversion algébrique, multiplications, addition) se faisant dans le microprocesseur. Les dispositifs respectivement représentés sur les figures 13 et 15 ont les avantages suivants : ils n'induisent qu'une très faible gigue résiduelle ; la phase du signal d'horloge récupéré est indépendante de l'écart entre la fréquence de L'horloge du signaL reçu et la fréquence centrale de L'oscillateur ; ces deux dispositifs ont une grande stabilité de fonctionnement (mémoire) Lorsque le signal de validation de l'erreur de phase est supprimé pendant une 'durée assez longue ; enfin, ces deux dispositifs sont très facilement intégrables sous la forme de circuits intégrés car tous Les circuits de commande qu'ils utilisent sont numériques. Les dispositifs schématiquement représentés sur les figures 5, 7, 9, 10, 11, 12, 13 et 15 peuvent être complétés par un circuit de remise en phase rapide du signal fourni par l'oscillateur 48 et donc du signal d'horloge HR, Si cela est nécessaire dans l'application envisagée. Différents circuits de remise en phase rapide sont connus dans l'état de la technique. Un tel circuit de remise en phase rapide a pour fonction de permettre un fonctionnement correct, des la mise en oeuvre du dispositif de récupération d'horloge, d'un certain nombre de systèmes dont te fonctionnement dépend de la phase (et non de la fréquence précise) du signal d'horloge récupérée. Parmi ces systèmes, on peut citer par exemple les égaliseurs récursifs adaptatifs ou les systèmes de réception de données utilisés en transmission numérique. On peut utiliser en tant que circuit de remise en phase rapide, un moyen de saut de phase 106 qui reçoit en entrée le signal issu de L'oscillateur 48 et dont La sortie est reliée å l'entrée du diviseur 70 (figure 16). Ce moyen de saut de phase 106 est commandé par un signal MPR issu des moyens de traitement 64. Par ailleurs, ce signal MPR est tel qu'il ne rend actif le moyen de saut de phase que pendant la période d'activation du dispositif de récupération d'horloge. REVENDICATIONS 1. Oscillateur comprenant un circuit à boucle oscillante, caractérisé en ce qu'il comprend en outre : - un élément électrique (20) qui est intercalé dans le circuit et- dont la présence modifie la fréquence de l'oscillateur, et - des moyens de commutation analogique (22) prévus pour commuter cet élément (20), permettant ainsi à la fréquence de l'oscillateur de prendre L'une ou l'autre de deux valeurs Fmax et Fmin, et en ce que lesdits moyens de commutation (22) sont commandés par un signal d'entrée numérique binaire (DC) qui permet à l'oscillateur de fournir un signal dont la fréquence moyenne est fonction de la densité des états logiques 1 par rapport aux états logiques O du signal d'entrée. 2. Oscillateur selon la revendication 1, caractérisé en ce que ledit élément est une capacité (20). 3. Oscillateur selon la revendication 2, caractérisé en ce que, ledit circuit comprenant une autre capacité (18), Ladite capacité (20) est montée en parallèLe avec cette autre capacité et en ce que les moyens de commutation sont prévus pour interrompre ou rétablir, en fonction du signal d'entrée, la Liaison en parallèle des capacités (18, 20). 4. Oscillateur selon l'une quelconque des revendications 1 å 3, caractérisé en ce que le circuit à boucle oscillante comprend un élément piézoélectrique (16). 5. Oscillateur selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il est précédé par un registre à décalage (66) dans lequel est susceptible d'être mémorisée une séquence binaire et dont la sortie est susceptible d'être reliée à L'entrée dudit registre et de commander Lesdits moyens de commmutation (22). 6. Oscillateur selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il est précédé par un convertisseur delta sigma numérique (76) susceptible d'être commandé par un mot binaire et apte à traduire ce mot binaire en une séquence binaire destinée à commander lesdits moyens de commutation (22). 7. OsciLlateur selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il est précédé par. un convertisseur analogique-numérique delta sigma (56) qui reçoit en entrée une tension analogique (VC) et qui est apte à convertir cette tension analogique en une séquence binaire, et en ce que lesdits moyens de commutation (22) sont commandés par cette séquence binaire. 8. Dispositif de récupération du rythme et de la phase d'un signal numérique reçu (SR), ce dispositif étant prévu pour fournir un signal d'horloge (HR) et comprenant : - des moyens électroniques (49, 64) de traitement du signal numérique reçu, aptes à extraire L'information de phase contenue dans ce signal numérique reçu, et - un oscillateur (48) apte à fournir un signal permettant d'obtenir le signal d'horloge, et commandé par un signal d'erreur de phase qui est susceptible d'être fourni par les moyens de traitement et qui dépend du signal d'horloge et de ladite information de phase, caractérisé en ce que l'oscillateur (48) est conforme à l'une quelconque des revendications 1 à 4 et en ce que les moyens de commutation de cet oscillateur sont commandés par un signal d'entrée numérique binaire résultant dudit signal d'erreur de phase. 9. Dispositif selon la revendication 8, caractérisé en ce qu'il comprend en outre un registre à décalage (66) et un commutateur logique (68) apte à fournir en sortie un signal binaire destiné à-commander lesdits moyens de commutation (22), en ce que La sortie du commutateur Logique est reliée à L'entrée du registre à décalage, en ce que ledit signal d'erreur de phase (A/R) est du type avance de phase/retard de phase, en ce que les moyens électroniques de traitement (64) sont en outre aptes å fournir un signal numérique (VAL) de validation de ce signal d'avance/retard, en ce que le commutateur logique reçoit en entrée le signal de sortie du registre à décalage et le signal d'avance/retard et en ce que ce commutateur logique est commandé par le signal de validation et apte à fournir en tant que signal de sortie, le signal d'avance/retard lorsque celui-ci est validé ou le signal de sortie du registre à décalage Lorsque le signal d'avance/retard n'est pas validé. 10. Dispositif selon la revendication 8, caractérisé en ce que ledit signal d'erreur de phase (A/R) est du type avance de phase/retard de phase, en ce que les moyens électroniques de traitement (64) sont en outre aptes à fournir un signal numérique (VAL) de validation de ce signal d'avance/retard, et en ce que le dispositif comprend en outre - un filtre numérique (78, 80, 82-84) apte à fournir en sortie un mot binaire (E(N)) fonction du signal avance/retard et du signal de validation, et - un convertisseur delta sigma numérique (76) dont l'entrée est reliée à la sortie du filtre numérique et qui est apte à traduire ledit mot binaire en une séquence binaire (CDS), cette dernière étant destinée å commander les moyens de commutation de l'oscillateur (48), le dispositif comportant ainsi une boucle de filtrage et de transcodage qui comprend lesdits moyens électroniques de traitement (64), ledit filtre numérique (78, 80, 82-84), ledit convertisseur delta sigma numérique (76) et ledit oscillateur (48). 11. Dispositif -selon la revendication 10, caractérisé en ce que ledit filtre numérique est un compteur-décompteur (78). 12. Dispositif selon la revendication 10, caractérisé en ce que ledit filtre numérique comprend un premier compteurdé compteur (82) et un second compteur-décompteur (84) montés en cascade, en ce que le premier compteur-décompteur est commandé par Le signal d'avance/retard (A/R) et par le signal de validation (VAL) et en ce que le second compteur-décompteur est apte à fournir ledit mot binaire (E(N)). 13. Dispositif selon la revendication 10, caractérisé en ce qu'il comprend en outre des moyens de stabilisation (94-96, 98-100-102-104) de ladite boucle de filtrage et de transcodage. 14. Dispositif selon la revendication 13, caractérisé en ce que les moyens de stabilisation comprennent un premier multiplexeur (94) et un second multiplexeur (96), en ce que le premier multiplexeur reçoit en entrée le signal de sortie (CDS) du convertisseur delta sigma numérique (76) ainsi que le signal de sortie du second multiplexeur, et est commandé par un premier signal numérique (CB) de période T, qui, pour chaque période, est à l'état logique 1 pendant un intervalle de temps de durée T1 et à l'état logique O pendant un intervalle de temps de durée T2, avec T1+T2=T, le premier multiplexeur étant prévu pour fournir en sortie le signal de sortie (CDS) du convertisseur delta sigma lorsque le premier signal numérique (CB) est à l'état logique 1 et le signal de sortie du second multiplexeur lorsque le premier signal numérique est à- L'état logique 0, le signal de sortie du premier multiplexeur constituant le signal d'entrée numérique de commande des moyens (22) de commutation de L'oscillateur, et en ce que le second multiplexeur (96) reçoit en entrée le signal d'avance/retard (A/R) ainsi qu'un second signal numérique (HZ) de période T, est commandé par le signal de validation (VAL) et est prévu pour fournir en sortie le signal d'avance/retard Lorsque celui-ci est validé, et le second signal numérique dans le cas contrai#re, ce second signal numérique étant, pour chaque période, à L'état logique 1 seulement pendant un intervalle de temps de durée T2/2, inclus dans L'intervalle de durée T2. 15. Dispositif selon la revendication 13, caractérisé en ce que les moyens de stabilisation comprennent : - des moyens (98) de conversion du signal d'avance/retard en valeurs algébriques, ces moyens de conversion étant aptes à fournir en sortie la valeur +1 lorsque le signal d'avance/retard (A/R) est à L'état logique 1 et la valeur -1 lorsque le signal d'avance/retard est à l'état logique 0, - des premiers moyens de multiplication (10û) prévus pour fournir en sortie un signal résultant de la multiplication du signal de sortie des moyens de conversion par le signal numérique de validation (VAL), - des seconds moyens de multiplication (102) prévus pour fournir en sortie un signal résultant de la multiplication du signal de sortie des premiers moyens de multiplication par un gain déterminé (G2), et - des moyens de sommation (104) prévus pour fournir en sortie un signal résultant de L'addition du signal de sortie des seconds moyens de multiplication au mot binaire (E(N)) fourni en sortie par le filtre numérique (80), la sortie des moyens de sommation étant reliée à l'entrée du convertisseur delta sigma numérique (76). 16. Dispositif selon l'une quelconque des revendications 8 a15, caractérisé en ce qu'il. comprend en outre un circuit (106) de remise en phase rapide du signal fourni par l'oscillateur (48).