Brevet FR2627876A1 — publié le 19890901

DISPOSITIF DE TRAITEMENt PARALLELE D'INFORMATIONS DESCRIPTION La présente invention concerne un dispositif de traitement parallèle d'informations. IL est de- plus en plus usuel, notamment dans le cadre de traitement d'images, de faire appel à des réseaux de traitement d'informations en paraLlèle. En effet, la puissance de traitement nécessaire aux applications actuelles est souvent obtenue par des systèmes multiprocesseurs. Ceci conduit par ailleurs au développement de logiciels s'exécutant en parallèle de façon que chaque processeur puisse traiter une fraction du programme total. Un réseau de traitement parallèle d'informations comporte donc plusieurs processeurs effectuant des traitements indépendants, ces processeurs étant -reliés les uns aux autres par des supports d'informations également appelés liens. A la ~ suite de nombreuses études portant sur le comportement des réseaux de neurones, il a été découvert que les réseaux neuroniques sont formés de groupes de cellules identiques (dénommées neurones) caractérisé par un fonctionnement autonome bien défini. Leur organisation en réseau fournit un comportement global particulier. Ces cellules ont un fonctionnement qualifié de hautement paralLèle, c'est-à-dire qu'il ne comporte pas de procédure de synchronisation semblable à des sémaphores ou semblables à, d'une façon généra Le, des primitives ou algorithmes de synchronisation que L'on rencontre dans les structures des ordinateurs actuels. Ces cellules ont un comportement global occasionné par un apprentissage qui, au niveau des neurones n'est dû qu'à une évolution des synapses. Les synapses laissent passer L'information en fonction de leur état et cet état est lié aux informations qui ont transité par la synapse. La demanderesse a étudié le comportement de ces réseaux et a défini une loi régissant les liens entre différentes cellules. La demanderesse a pris conscience après de nombreux essais de simulation de l'impact que pouvait présenter une telle loi régissant les liens entre neurones sur un réseau de traitement parallèle d'informations notamment dans des applications telles que le traitement d'informations pour la reconnaissance de formes. La demanderesse a réussi après de nombreuses recherches infructueuses à concevoir un dispositif de traitement parallèle d'informations dont les liens sont régis par la loi prédéfinie. L'un des objets de la présente invention consiste donc en un dispositif de traitement parallèle d'informations dont les liens supports d'informations de sorties entre processeurs sont régis par une loi prédéterminée appelée loi de détournement dans le domaine des comportements des réseaux de neurones. La présente invention a plus particulièrement pour objet un dispositif de traitement parallèle d'informations comprenant au moins une cellule de traitement parallèle qui comporte deux processeurs P1, P2, dont l'un reçoit un signal El et dont l'autre reçoit un signal E2 et dont l'un comporte une sortie S1 et dont l'autre comporte une sortie 52 ; caractérisé en ce que les supports d'informations de sortie. des processeurs de la cellule sont reliés par un processeur de lien comprenant des moyens de détection des niveaux de sortie de chacun des processeurs, des moyens de mémorisation temporisée des niveaux détectés et un circuit à résistance variable, commandé par les moyens de mémorisation et établissant une liaison résistive et variable entre ces supports ; les variations étant obtenues par le processeur de lien de la manière suivante : - lorsque les sorties S1 et s2 ont présenté ensemble de façon répétitive un niveau actif, le processeur de lien renforce le lien par une diminution de la résistivité du circuit afin que si l'une des sorties S1 ou S2 n'a plus au bout de ces répétitions le meme niveau que l'autre, le lien tende à rapprocher systématiquement le comportement des deux sorties indépendamment des résultats des processeurs, - lorsque les sorties ont présenté ensemble et de façon répétitive un même niveau inactif, le processeur de lien affaiblit le lien par une augmentation de la résistivité du circuit afin que ces sorties S1 et Su soient isolées l'une de l'autre, - lorsque les sorties ont présenté ensemble et de façon répétitive deux niveaux différents, l'un actif, l'autre inactif, le processeur de lien ne modifie pas l'état des liens. Les moyens de détection comportent avantageusement deux comparateurs à seuil suivis de deux portes logiques ET. Les moyens de mémorisation comportent avantageusement des moyens de comptage-décomptage suivis d'un convertisseur numérique analogique. Les moyens de mémorisation permettent une mémorisation temporisée par les moyens de comptage-décomptage, du comportement des sorties des deux processeurs, ce qui permet de réaliser une fonction d'apprentissage auto-adaptatif de la cellule considérée. Le circuit à résistance variable comporte avantageusement un circuit sommateur et deux transistors à effet de champ en série, le circuit sommateur étant relie, d'une part à la sortie du convertisseur analogique-numérique et d'autre part aux transistors, chaque transistor étant relié à l'un des liens. Ce circuit réalise une résistance variable entre deux points pris sur chacun des liens. Les variations sont commandées par le signal de sortie du convertisseur numérique-analogique qui agit sur La valeur de La résistance équivalente aux deux canaux des transistors en série, sans apporter ni prendre du courant au réseau, la résistance qu'il présente étant pure. La présente invention sera mieux comprise à L'aide de la description qui suit d'un exemple de réalisation donné à titre indicatif et non limitatif, en référence aux dessins annexés sur Lesquels - la figure 1 représente une fraction du schéma de principe d'un dispositif de traitement selon l'invention, - la figure 2 représente le détail d'une cellule du réseau et de ses liaisons conformément à la figure 1, - la figure 3 représente le schéma détaillé d'une réalisation particulière du processeur de lien conforme à l'invention. Une fraction du schéma de principe du dispositif selon l'invention est donnée sur la figure 1. Ce schéma permet de montrer l'aspect réseau du dispositif. Ce dispositif comporte en effet un ensemble de cellules de traitement référencées CIH, C2H, C1V, C2V. La cellule C1H est reliée à la cellule C2H par deux supports d'informations représentés par une ligne horizontale L1H et L2H. La cellule C1V est reliée à la cellule C2V par deux supports d'informations représentés par une -ligne verticale L1V et L2V. Le dispositif comporte en fait une pluralité de cellules de ce type. Chaque cellule comporte deux processeurs P1 et P2 de traitement et un processeur de lien PO (POH, POV) permettant d'établir ou non une liaison entre les liens supports de sortie des processeurs. On a représenté sur la figure 2, le détail d'une cellule du réseau qui est reliée à deux autres cellules par des liens supports d'informations dits horizontaux. Pour simplifier également, les références ne mentionnent plus la lettre H (ou V) traduisant le caractère horizontal (ou vertical) de la liaison. On a donc représenté sur la figure 2 le schéma simplifié d'un dispositif selon l'invention. Ce dispositif comporte donc au moins une cellule de traitement C1. Chaque cellule de type C1 est reliée à un ensemble de cellules de même type pour constituer le réseau de traitement parallèle, tel que représenté sur la finure 1. Bien entendu, l'architecture du réseau peut se réduire, à une channe de cellules Ci, C2, C3 reliées deux à deux pour constituer par exemple une architecture en anneau avec des traitements en pipe-line, telle que représentée sur ce schéma. Comme cela a déjà été décrit, chaque cellule élémentaire comprend selon l'invention deux modules PI, P2 susceptibles de réaliser une fonction prédéterminée qui peut être plus ou moins complexe selon l'application réalisée. Ces modules réalisent une fonction de transfert bien déterminée en fonction de l'application qui est faite. On qualifiera ces modules de processeurs dans tout le reste de la description afin de simplifier, sachant que Le traitement effectué par ces processeurs sur le signal d'entrée peut être plus ou moins complexe, sans aucune conséquence sur l'invention. La cellule Cl est reliée aux autres cellules par des liens supports d'informations de sortie des processeurs. On a représente à titre d'exemple sur cette figure, les liens L1, LZ, L3, L4. Cette cellule C1 comporte en outre un processeur de lien PO. Ce processeur comporte, selon L'invention,-des moyens de détection Dd suivis de moyens de mémorisation temporisée M, euxmêmes suivis d'un circuit à résistance variable R. Ce processeur de lien PO est apte à établir la loi définie ci-après, entre les liens transmettant les informations de sortie de chacun des processeurs d'une cellule : a) - lorsque les sorties S1 et S2 présentent ensemble et de façon répétitive un niveau actif (soit par exemple un niveau haut), le processeur de lien PO renforce le lien par une diminution de la résistivité du circuit R ; le processeur de lien PO tend donc à rapprocher systématiquement le comportement des deux sorties, indépendamment des résultats que peuvent présenter les processeurs PI et P2. Lorsque par exemple, l'un des deux processeurs présente un résultat erronné à la suite d'une panne, le lien fort établi va permettre à l'autre processeur de suppléer au premier. b) - lorsque les sorties S1 et S2 présentent ensemble et de façon répétitive un niveau inactif (un niveau bas si on a pris comme-hypothèse qu'un niveau actif correspond à un niveau haut), le processeur de lien affaiblit le lien par une augmentation de la résistivité du circuit R. Le processeur de lien PO tend donc à isoler le comportement des deux processeurs P1 et P2 de la cellule, c) - lorsque les sorties S1 et S2 présentent ensemble et de façon répétitive des niveaux différents, l'un étant actif, l'autre inactif, le processeur de lien PO ne modifie pas l'état du lien. Le processeur de lien PO comprend des moyens de détection Dd de niveau reliés respectivement en un point A du support L1 de sortie des informations de P1 et en un point B du support L2 de sortie des informations de P2. Ces moyens Dd permettent de détecter le niveau des signaux sl et s2. On mémorise le comportement de ces signaux pendant une durée prédéterminée tO par les moyens de mémorisation M. Ces moyens délivrent un signal s à la fin de la durée tO qui permet de commander un circuit à résistance variable R. Le circuit R comporte un sommateur SM et deux transistors T1 et T2 à effet de champ. La sortie du sommateur SM est reliée aux grilles de commande des deux transistors T1, T2. Le drain du transistor T1 est relié en un point C du lien L1. Le drain du transistor T2 est relié en un point D du lien L2. Les sources des deux transistor-s sont reliées entre-elles et leur point commun m est relié à une deuxième entrée du sommateur SM. Ce circuit R réalise une résistance variable entre les deux points C et D, commandée par le signal s qui agit directement sur la valeur RCD de la résistance équivalente aux deux canaux des transistors en série. A) - lorsque la tension au point G permet le passage des charges entre C et D, alors le point m est à la tension (VC+VD)/2 (les transistors étant choisis de manière à présenter sensiblement les mêmes caractéristiques). La tension Vm au point m, rajoutée par le sommateur SM à la tension Vs correspondant au signal s, fixe la résistance des deux canaux de transistors à des valeurs égales Rds (résistance drain-source). On a alors une résistance RCD égale à deux fois la résistance Rds et ce, même si pendant ce temps les tensions VC et VD évoluent On obtient ainsi une bonne stabilité pour la cellule et pour le dispositif formé d'un ensemble de telles cellules. B) - lorsque la tension en G ne permet pas le passage des charges entre C et D, aLors le point m est à un potentiel a priori indéterminé à cause du blocage des canaux et de l'absence d'impédance autre que celles des lignes Li, L2 isolées. Cependant, les tensions entre ' les grilles et les sources VGm qui sont égales à Vs à la sortie du sommateur SM restent contrôlées même si Vm devenant sensible à toute influence électrostatique, oscille librement. Ce circuit permet donc de garantir le déblocage des canaux des transistors par le signal Vs lorsque celui-ci l'impose. Les moyens de détection Dd et les moyens de mémorisation M permettent de réaliser la fonction d'apprentissage automatique de la cellule puisque ces moyens permettent par détection des niveaux de sortie, la mémorisation pour une durée donnée de leur comportement Le circuit R permet de réaliser le lien proprement dit entre les deux liens supports LI, L2 résultant de l'apprentissage. Sur la figure 3, on a représenté un exemple de réalisation particulière des moyens de détection Dd et des moyens de mémorisation M. Les moyens de détection Dd comportent selon cet exemple particulier un comparateur seuil CP1 recevant le signal sl et le comparant à un seuil sO qui délivre un signal D1 présentant un niveau haut (par exemple) lorsque le signal sl est supérieur au seuil sO, ce signal sl étant considéré comme actif. Les moyens de détection Dd comportent également un deuxième comparateur à seuil CP2 pour recevoir le signaL s2 et le comparer au seuil sO. Lorsque ce signal s2 est considéré comme actif, c'est-à-dire qu'il est supérieur au seuil sO, le comparateur CP2 délivre un signal D2 qui présente un niveau haut (par exemple). Lorsque les signaux sl et s2 sont inférieurs au seuil sO, ces signaux étant alors considérés comme inactifs, les signaux D1 et D2 des sortie des comparateurs ont alors un niveau bas. Lorsque les signaux sl et s2 sont l'un inférieur au seuil sO, l'autre supérieur à ce seuil, c'est-à-dire que l'un de ces signaux sl ou s2 est actif, l'autre inactif, alors les signaux de sortie D1 et D2 présentent l'un un niveau haut, C'autre un niveau bas. Une porte logique P réalisant une fonction ET (ou tout circuit équivalent) permet de délivrer un signal I résultant du comportement des signaux sl et s2. Chaque fois que les signaux sl et s2 ont un comportement actif, ensemble, la porte P délivre un signal ayant un niveau haut, dans les autres cas le signal a un niveau bas. Une porte logique P' réalisant une fonction ET, reçoit les signaux de sortie D1 et D2 inversés respectivement par les inverseurs il et i2 et permet un signal I' résultant du comportement des signaux s1 et s2. Chaque fois que les signaux sl et s2 ont un comportement inactif, ensemble, la porte P' délivre un signal ayant un niveau haut, dans les autres cas le signal a un niveau bas. Les moyens de mémorisation M comportent un compteurdécompteur Ct qui reçoit les niveaux de sortie des portes P et P', le signal I étant appliqué à l'entrée de comptage et le signal I' à l'entrée de décomptage. Ce compteur-décompteur Ct est calé sur une horloge HO qui lui permet d'arrêter le comptagedécomptage au bout de la durée tO désirée et de transmettre le résultat de comptage-décomptage correspondant aux incrémentations et décrémentations successives et la mémorisation du comportement des signaux si et s2. Le résultat de comptage-décomptage est transmis à un convertisseur Cv numérique-analogique qui délivre un signal s dont le niveau évolue en fonction des résultats de comptage-décomptage et qui est prévu pour commander le circuit à résistance variable R. Le lien réalisé par le processeur PO permet donc de moduler les tensions et les courants sans apporter ni prendre du courant au réseau de cellules. Cette propriété est applicable à La réalisation de réseaux conservatifs et de machines morphologiques tels que publiés dans la revue Cybernetica en septembre 1987 par A. CARON. Le dispositif selon l'invention s'applique tout particulièrement à la réalisation d'une machine morphologique qui comporte un ensemble de processeurs reliés entre-eux de manière à former un réseau. Le dispositif comporte alors des cellules reliées à d'autres cellules par des liens qualifiés de liens horizontaux du réseau et des cellules reliées à des cellules par des liens qualifiés de liens verticaux du réseau, comme décrit à propos de la figure 1. On prendra comme exemple les cellules C1H et C2H du réseau et les cellules C1V et C2V du réseau. Les cellules C1H et C2H ont des liens L1H et L2H qui les relient l'une à l'autre ; le processeur de Lien POH, tel qu'il a été décrit à propos de la figure 1, relie ces liens. Les cellules C1V et CZV ont des liens L1V et L2V qui les relient l'une à l'autre ; le processeur de lien POV, tel qu'il a été décrit à propos de ta figure 1, relie ces liens. Une telle machine a été simulée. Pour cela, un réseau de 10x10 processeurs interconnectés horizontalement et verticalement a été construit à partir de dix lignes de dix photorésistances. Un réseau photosensible est ainsi réalisé. La visualisation de L'activité des processeurs est réalise par un réseau de dix fois dix diodes électroluminescentes. On a réalisé ensuite 180 connexions auto-adaptatrices entre les photorésistances. IL y a en effet 9 connexions horizontales par ligne, soit 90 connexions horizontales pour le réseau de 10 lignes. Il y a autant de connexions dans le sens vertical. A partir d'un état initial ou les liaisons intercellule sont toutes faibles, on soumet la machine à l'apprentissage d'un motif précis permettant d'extraire une morphologie : par exemple celle d'un caractère alphanumérique tel que la lettre A. On peut visualiser la morphologie de la lettre A après apprentissage. Si un motif "A sans barre" est présente au réseau, alors il est complété et le réseau répond un "A". Par conséquent, on peut estimer que le réseau agit en correcteur d'erreur, c'est-à-dire qu'il rétablit la barre "oubliée" dans la lecture ; en ce sens, à cause du fait que cette correction est apportée en soumettant un motif incomplet au réseau, on peut considérer que tout se passe comme s'il y avait accès à une mémoire adressable par le contenu. Une telle machine morphologique peut être utilisée pour transmettre des signaux d'image d'un terminal A vers un terminal. B distant. Les terminaux A et B sont alors constitués d'un réseau de cellules tel que représenté sur la figure 1. Chaque processeur P1, P2 comporte une photorésistance. Chaque processeur PO réalise une liaison auto-adaptatrice. Les terminaux sont reliés par une ligne de transmission qui permet une transmission du signal d'image par multiplexage- temporel. L'apprentissage d'un ensemble de morphologies par chacun des terminaux permet de ne transmettre qu'une partie des informations constituant une image et ainsi d'effectuer de la compression d'informations, le terminal récepteur étant capable après apprentissage de reconstituer L'image entière. REVENDICATIONS f. Dispositif de traitement parallèle d'informations comprenant au moins une cellule de traitement parallèle qui comporte deux processeurs (P1, P2), dont l'un reçoit un signal El et dont l'autre reçoit un signal E2 et dont l'un comporte une sortie SI et dont l'autre comporte une sortie S2 ; caractérisé en ce que les supports d'informations de sortie des processeurs de la cellule sont reliés par un processeur de lien (PO) comprenant des moyens de détection (Dd) des niveaux de sortie de chacun des processeurs (P1, P2), des moyens de mémorisation temporisée (M) des niveaux détectés et un circuit à résistance variable (R), commandé par les moyens de mémorisation (M) et établissant une liaison résistive et variable entre ces supports ~ les variations étant obtenues par le processeur de lien de la manière suivante - lorsque les sorties S1 et SZ ont présenté ensemble de façon répétitive un niveau actif, le processeur de Lien renforce le lien par une diminution de la résistivité du circuit afin que si l'une des sorties S1 ou S2 n'a plus au bout de ces répétitions le même niveau que l'autre, le lien tend å rapprocher systématiquement le comportement des deux sorties indépendamment des résultats des processeurs, Lorsque, au contraire, les sorties ont présenté ensemble et de façon répétitive un même niveau inactif, le processeur de lien affaiblit L'état du lien par une augmentation de la résistivité du circuit afin que ces sorties S1 et S2 soient isolées l'une de l'autre, - lorsque les sorties SI et S2 ont présenté ensemble et de façon répétitive deux niveaux différents, l'un actif, l'autre inactif, le processeur de lien ne modifie pas l'état des liens. 2. Dispositif de traitement selon la revendication 1, caractérisd en ce que le circuit à résistance variable comporte deux transistors (T1, T2) à effet de champ connectés en série par une de leurs électrodes principales, l'autre électrode principale étant pour l'un des deux transistors (T1), reliée en un point CC). d'un lien (L1) support d'informations de sortie, et pour l'autre transistor (T2), reliée en un point (D) de l'autre lien (L2) support d'informations de sortie, ce circuit comportant également un sommateur (SM) à deux entrées, une sortie, une des entrées étant reliée à la sortie des moyens de mémorisation tandis que l'autre entrée est reliée au point commun des deux électrodes principales, la sortie de ce sommateur (SM) permettant d'activer les grilles de commande de deux transistors. 3. Dispositif de traitement parallèle d'informations selon la revendication 1 ou 2, caractérisé en ce que les moyens de détection comprennent un premier (CP1) et un deuxième (CP2) comparateurs à seuil reliés chacun à l'un des deux liens (L1, L2) et deux portes logiques ET (P, P') à deux entrées et une sortie, l'une des entrées recevant le signal de sortie (D1) du premier comparateur (CP1), l'autre entrée recevant le signal de sortie (D2) du deuxième comparateur (CP2), ces signaux étant inversés pour l'une des deux portes (P'). 4. Dispositif de traitement parallèle d'informations selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les moyens de mémorisation temporisée (M) comportent un compteur-décompteur (Ct) recevant les signaux de sortie des moyens de détection et délivrant à partir d'un signal d'horloge HO des signaux de comptage-décomptage, un convertisseur numérique-analogique (Cv) recevant ces signaux de comptagedécomptage et délivrant un signal de commande s. 5. Dispositif selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il est utilisé pour constituer une machine morphologique susceptible de reconnaStre des morphologies et de transmettre des signaux d'image comprimés.