Brevet FR2630877A1 — publié le 19891103

DESCRIPTION élément de circuit-point de croisement entre deux. lignes omnibus". L'invention concerne un point de croisement entre deux bus ionodirectionnels indépendants l'un de l'autre pour multiplexage ATD d'information numérique constituée de paquets de données de longueur fixe consécutifs véhiculés par lesdits bus, ces paquets comportant un champ d'étiquette de n bits et un champ d'information de i bits n et i étant fixes et tels que n+i = d, pour transmettre sélectivement de l'information numérique d'un bus à l'autre. Il existe de nombreux procédés et dispositifs pour commuter de l'information d'une ligne à une autre. Les procédés et dispositifs adaptés spécialement à la commutation de paquets ATD (Asynchronous Time Division en langue anglaise) sont beaucoup moins nombreux en raison de la nouveauté du concept ATD de multiplexage de l'information. Le multiplexage ATD de l'information fait actuellement l'objet d'une contribution au niveau du CCITT en vue d'une normalisation et peut être caractérisé en ce que l'information est découpée en paquets de longueur fixe, une étiquette de longueur fixe étant associée à chaque paquet et permettant d'identifier la communication à laquelle appartient chaque paquet.Sur la ligne de transmission les paquets sont consécutifs, c'est-à-dire qu'en l'absence d'information, la ligne véhicule des. paquets vides (de même longueur que les autres), ne contenant aucune information mais punis chacun d'une étiquette, pour assurer le remplissage. La technique ATD a comme but principal d'atteindre les débits les plus élevés possible ; ceci introduit le problème des temps de propagation des signaux, qui n'est pas négligeable lorsqu'on souhaite conserver une synchronisation correcte entre les signaux porteurs d'information, leurs signaux d'horloge respectifs et les signaux de décision logique. Le problème technique précis que se propose de résoudre l'invention est de pouvoir commuter les paquets d'information définis ci-dessus d'une ligne à une autre le plus rapidement possible c'est-à-dire d'un bus de départ à un bus d'arrivée, et ceci en prenant soin de ne pas retarder la propagation de l'information sur les bus de départ et d'arrivée. On notera que les paquets sont prévus d'une assez grande longueur, de l'ordre de 256 bits pour le champ d'information (i = 256) et 16,32 ou 48 bits par exemple pour l'étiquette (n = 16,32 ou 48). Par ailleurs, pour obtenir de hauts débits d'information sur les bus ces derniers sont généralement constitués par plusieurs conducteurs en parallèle, par exemple 16 conducteurs. Dans un domaine technique assez éloigné de celui de l'invention, à savoir le domaine des systèmes graphiques numériques il est aussi nécessaire d'obtenir en certains points du système des débits d'information très élevés. On connaît, de la publication "Electronique, Techniques et Industries r N31 du 17 mars 1986, une mémoire RAM à double réseau, qui permet d'éviter un goulet d'étranglement limitant le débit du système graphique. Cette mémoire RAM comporte deux zones de mémoires sur une seule puce de circuit intégré. La première zone est une mémoire RAH dynamique de 256 K utilisée comme mémoire de visualisation et la deuxième zone est une mémoire RAM statique de i K adressée par un compteur intégré sur la puce qui permet un accès en série aux données de pixels.Ces deux zones travaillent indépendamment via des ports d'entrée-sortie séparés, sauf pendant les cycles de transfert au cours desquels les données de la deuxième zone sont transférées entièrement en parallèle de la deuxième à la première zone de mémoire, en moins de 200 ns. La structure de cette mémoire n'est cependant pas conçue et n'est donc pas apte à transférer de l'information d'un bus à un autre. Un but de l'invention est de réaliser en circuit(s) intégrés un point de croisement pour multiplexage ATD d'in formation numérique entre deux bus, très rapide, pour permettre un débit d'information élevé. Un autre but est de permettre la réalisation de commutateurs importants à l'aide d'architectures variées utilisant comme éléments de base des points de croisement selon l'invention modulaires rapides entre bus pris par paires, ce qui correspond à un souci d'extensibilité. Ces buts sont atteints grâce au fait que le point de croisement défini au premier paragraphe de la description est remarquable.en ce qu'il est constitué par la combinaison de deux blocs fonctionnels de circuit intégré - Un premier bloc fonctionnel constitué par la succession en cascade entre l'un desdits bus, dit bus de départ, et l'au tre bus, dit bus d'arrivée a) un premier registre à décalage à entrée(s) série-d sor ties parallèles disposé en coupure sur le bus de départ, b) un premier registre tampon à d entrées parallèles-d sor ties parallèles, c) une mémoire RAM à m emplacements de d bits munie d'un bus d'adresses pour les m emplacements, d) un deuxième registre tampon à d entrées parallèles-d sor ties parallèles e) un deuxième registre à décalage à d entrées parallèles sortie(s) série disposé en coupure sur le bus d'arrivée, - et un deuxième bloc fonctionnel logique de décision de com mutation comportant, disposés symétriquement par rapport aux bus de départ et d'arrivée, un organe de décision d'extrac tion (respectivement d'insertion) de paquet, associé chacun à une table de décision préprograamée, qui reçoit les don nées d'étiquette des paquets sur le. bus de départ (respecti vement sur le bus d'arrivée) et qui pilotent chacun un orga ne de gestion de la RAM relié à cette dernière par ledit bus d'adresses, l'organe de gestion gérant la RAM comme au moins une file d'attente pour les paquets, des conducteurs de syn chronisation d'horloge bit, d'horloge étiquette et d'horloge paquet étant prévus, et l'extraction non destructive de pa quets du bus de départ ainsi que l'insertion de paquets sur le bus d'arrivée étant effectuées de manière asynchrone l'une par rapport à l'autre. La structure du point de croisement défini ci-dessus est originale par ses registres tampons qui permettent d'adapter l'écriture (respectivement la lecture) de mots entiers en parallèle dans une RAM, à de hauts débits d'informa- tion sur un bus de départ (respectivement d'arrivée). Cette structure est aussi originale en ce que la RAM est gérée comme une tou plusieurs) file(s) d'attente et en ce que, toujours pour conserver une vitesse élevée de transfert de l'information, ce transfert a lieu de façon unidirectionnelle à travers le point de croisement. La fonctionnalité "point de croisement", constitue une analogie avec les architectures spatiales. En effet, un point de croisement peut être considéré comme un commutateur minimum entre deux bus ou lignes. Cependant, selon la technique ATD, l'information commutée n'est pas constituée par de l'information analogique mais par des paquets numériques de bits d'infornation. Cette particularité, qu'exploite pleinement le point de croisement selon l'invention, permet de combiner les avantages des architectures spatiales avec ceux des architectures temporelles soit pour recréer des architectures de commutateur connues soit pour créer de nouvelles architectures uniquement possibles par cette combinaison spatiale-temporelle. Un point de croisement est constitué des deux blocs fonctionnels définis ci-dessus. Ces blocs peuvent être réalisés sous la forme d'un circuit intégré unique ou sous la forme de deux circuits intégrés. Dans les deux cas, le nombre d'en trees-sorties de ces circuits est élevé, surtout pour des bus à 16 conducteurs ou plus, car chacun de ces circuits comporte nécessairement un nombre d'entrées-sorties égal à deux fois le nombre de conducteurs de chaque bus plus d'autres entrées-sor ties qui sont précisées ci-dessous. De préférence, le point de croisement est réalisé en technologie C-MOS et ses différentes parties peuvent etre conçues sous la forme dynamique etlou statique.Les registres à décalage, les registres tampon et la RAM du point de croisement sont par exemple conçus pour traiter entièrement en parallèle des paquets dont la longueur est égale ou supérieure à 288 bits. Par exemple, la mémoire RAM comporte 128 ou 256 emplacements de mots de 288 bits ou plus. On notera par ailleurs que les débits d'information sur les bus de départ et d'arrivée peuvent être différents et même très différents. Les décisions logiques d'extraction-ou d'insertion de paquet sont toujours portées par des étiquettes car le temps de décision doit être court par rapport au temps de bit étant donnés les débits élevés recherchés. Pour cette raison, lorsque le point de croisement est réalisé sous la forme de deux circuits distincts, ces-derniers doivent etre disposés à quelques centimètres l'un de l'autre seulement en vue d'un bon fonctionnement, c'est-à-dire pour ne pas nuire à la synchronisation entre les signaux d'information et les signaux de décision logique. De cette façon, les décisions d'extraction ou d'insertion de paquet sont entièrement distribuées sur les points de croisement. La description qui suit en regard du dessin annexé, le tout donné à titre d'exemple fera bien comprendre comment l'invention peut être réalisée. La figure unique est un schéma synoptique fonctionnel du point de croisement selon l'invention. Sur la figure, on désigne par A-B un premier bus monodirectionnel dit bus de départ C-D un deuxième bus monodirectionnel dit bus d'arrivée MRAM un plan mémoire RAH dont la largeur de mot est égale à celle d'un paquet soit d bits. GM un organe de gestion de HRAM DE un organe de décision d'extraction de paquet depuis le bus A-B vers le plan mémoire MRAM TEX une table de décision associée à DE DI un organe de décision d'insertion de paquet depuis le plan mémoire MRAM vers le bus C-D TIN une table de décision associée à DI RAB un premier registre à décalage A vers B et sortie paral lèle vers RTE RTE un premier registre tampon entre RAB et MRAM KCD un deuxième registre à décalage C vers D et entrée paral lèle en provenance de RTS RTS un deuxième registre tampon entre MRAM et RCD HAC l'entrée d'horloge de l'organe de gestion GM HBAB le fil d'horloge bit du bus A-B HPAB le fil d'horloge paquet du bus A-B HEAB le fil d'horloge étiquette du bus A-B HBCD le fil d'horloge bit du bus C-D HPCD le fil d'horloge paquet du bus C-D HECD le fil d'horloge étiquette du bus C-D. Les liaisons fonctionnelles et le principe de fonctionnement sont les suivants Pour ne pas compliquer l'exposé, on considère que les registres à décalage RAB et RCD ont la méme longueur de d bits que les paquets bien que cela ne soit pas impératif, la longueur de ces registres pouvant en effet etre supérieure à d. Fonctionnement du côté du bus A-B L'information se propage sur le bus A-B au rythme de l'horloge HBAB qui est fournie au registreRA8. Le registre RAB est disposé en coupure sur le bus A-B. Pour chaque fil du bus A-B (ce bus pouvant au moins en théorie se réduire à un seul fil), les bits des paquets entrent, sortent et se décalent à l'intérieur du registre, en série. Les fils d'horloges HEAB et HPAB sont reliés à l'organe de décision d'extraction de paquet DE ainsi que le (ou les) conducteur(s) du bus A qui sont relatifs au champ d'étiquette. L'horloge HPAB détermine, en DE, l'instant t2 auquel la totalité du paquet issu du bus A (information plus étiquette) se trouve dans le registre RAB. L'horloge HEAB détermine, en DE, l'instant t1 auquel l'organe DE a reçu la totalité de l'étiquette-de chaque paquet. On notera que l'étiquette est disposée, chronologiquement parlant, en tête de chaque paquet, ce qui revient à dire que l'instant t1 précède l'instant t2. La durée t2-t1 est mise à profit pour prendre la décision d'extraction ou de non extraction du paquet contenu dans le registre RAM à l'instant t2 et d'effectuer ce transfert en cas de décision d'extraction, en moins d'une période d'horloge HBAB, c'est-à-dire en moins d'un temps de bit, du registre RAB en parallèle vers le registre tampon RTE.Autrement dit, lorsque l'organe DE a reçu la totalité de l'étiquette il est à même, sur la base du contenu de l'étiquette et en fonction de sa logique interne, de prendre l'une des-deux décisions suivantes : soit, dans un premier cas, le paquet doit etre copié depuis le registre RAB vers le plan mémoire MRAM, soit dans un deuxième cas le paquet ne doit pas être copié dans le plan mémoire MRAM. Dans les deux cas le paquet considéré continue, après l'instant t2, à circuler sur le bus B. L'ordre de transfert de paquet de RAB vers MRAM s'effectue au moyen d'un ordre donné, sur un conducteur 1 par l'organe DE au registre tampon RTE pour que ce dernier emmagasine dans un premier temps le contenu du registre RAB et à l'organe de gestion GM de MRAM.Cet ordre se traduit par une commande d'écriture du contenu du registre tampon RTE dans MRAM à une adresse pointant un emplacement de mot vide dans MRAM. Cette adresse est portée par un bus d'adresse 2 qui relie l'organe GM à MRAM et qui sert aussi de bus d'adresse en lecture. Fonctionnement du côté du bus CD Il est important de noter que le fonctionnement du bus C-D ert totalement indépendant du fonctionnement du bus A-B tant au point de vue du synchronisme que du débit de l'information ou des décisions d'extraction, respectivement d'insertion. L'information se propage sur le bus C-D au rythme de l'horloge HBCD qui est fournie au registre RCD. Le registre RCD est disposé en coupure sur le bus C-D. Les fils d'horloges HECD et HPCD sont reliés à l'organe de décision d'insertion de paquet DI ainsi que le (les) conducteur(s) du bus C qui est (sont) relatifs) au champ d'étiquette. L'horloge HPCD détermine, en DI, l'instant t4 auquel la totalité du paquet issu du bus C (information plus étiquette) se trouve dans le registre RCD.L'horloge HECD détermine, en DI, l'instant t3 auquel l'organe DI a reçu la totalité de l'étiquette de chaque paquet. Comme sur le bus A-B, l'étiquette est disposée en tete de chaque paquet, ce qui implique que t3 est antérieur à t4. La durée t4-t3 est mise à profit pour prendre la décision d'insertion ou de non insertion d'un paquet, contenu du registre RTS qui le contient, dans le registre RCD à l'instant t4 et d'effectuer ce transfert, en cas de décision d'insertion, en moins d'une période d'horloge HBCD, du registre RTS, en parallèle, vers le registre RCD.Autrement dit, lorsque l'organe DI a reçu la totalité de l'étiquette, il est à même, sur la base du contenu de l'étiquette et en fonction de sa logique interne, de prendre l'une des deux décisions suivantes : soit, dans un premier cas, le paquet en provenance du bus C qui porte cette étiquette est un paquet non vide et dans ce cas la décision est de ne pas faire d'insertion et de laisser le paquet contenu dans le registre RCD sortir sur le bus D ; soit, dans un deuxième cas, le paquet en provenance du bus C est vide, c'est-à-dire que son champ d'information est sans signification et dans ce cas la décision prise entre les instants t3 et t4 sera de copier le paquet qui est dans le registre RTS, en provenance du plan mémoire MRAM, dans le registre RCD et donc d'écraser le paquet vide qui s'y trouve. Bien entendu, le fait que le paquet entrant sur le bus C soit vide n'est pas forcément suffisant pour entraîner son écrasement dans le registre RCD ; l'organe de décision d'insertion DI peut en effet tenir compte d'autres informations contenues dans l'étiquette du paquet pour décider d'écraser ou non le paquet. L'action n'est réellement entreprise que lorsque la paquet est contenu intégralement dans le registre RCD grâce à un ordre envoyé, sur un conducteur 3 par l'organe de décision d'insertion DI au registre tampon RTS et à l'organe de gestion GM du plan mémoire MRAM. Cet ordre se traduit par une commande de lecture dans MRAM à une adresse pointant un emplacement occupé par un mot (paquet) dans MRAM et de transfert de ce mot, en parallèle, dans le registre tampon RTS. Cette adresse est portée, à son tour, par le bus 2. L'organe de gestion du plan mémoire GM reçoit des ordres des deux logiques de décision contenues dans les registres DE et DI d'une manière totalement asynchrone. L'organe GM est conçu pour régler dans le temps les conflits d'accès au plan mémoire MRAM, plus précisement, pour organiser, dans le temps les cycles d'écriture et de lecture dans MRAM. On sait en effet qu'il n'est pas possible d'inscrire et de lire simultanément une mémoire RAM. Si un ordre de lecture de HRAM dans RTS, consécutif au transfert du contenu de RTS dans RCD, arrive sur le conducteur 3 alors que MRAM est en cours d'inscription, l'ordre de lecture en question est mémorisé, en GM, jusqu'à ce que l'ordre d'écriture soit terminé à un instant t5 et ne commence qu'après une temporisation initiée en t5.Le fonctionnement, symétrique, est identique pour un ordre d'écriture du contenu de RTE dans MRAM arrivant pendant l'exécution d'un cycle de lecture. Les mémorisations et temporisations nécessaires sont effectuées de façon connue en GM au moyen de circuits logiques commandés par l'horloge BAC. On notera à ce sujet que la fréquence de l'horloge HAC est égale ou supérieure à la plus haute.fréquence d'horloge bit HBAB ou HBCD.Outre le réglement des conflits écriture! lecture dans MRAM, pour assurer l'asynchronisme entre Les registres série RAB et RCD qui fonctionnent sur une horloge bit HBAB et HBCD et la mémoire MRAM qui fonctionne au rythme dune horloge paquet HPAB ou HPCD, les registres tampons RTE et RTS, qui fonctionnent entièrement en parallèle, ont été associés à chaque registre sé rie. De plus, ils permettent l'isolement entre le bus d'adresses du plan mémoire et les accès parallèles des bus série autrement dit, les transferts en parallèle en moins d'un temps de bit du contenu du registre RAB vers RTE et en moins d'un temps de paquet de RTE vers MRAM et d'un mot issu de MRAM dans le registre RCD sont ainsi rendus possibles, et compatibles avec les cycles d'écriture et de lecture de MRAM à partir du même bus d'adresse 2.La mémoire KRAM est gérée couve une ou plusieurs files d'attente par l'organe de gestion GM et, dans les deux cas, chaque file d'attente n'assure l'échange que dans le sens du bus A-B vers le bus C-D. Ceci permet de réaliser simplement le point de croisement à partir d'un plan mémoire et d'un organe de gestion. L'utilisation d'un plan mémoire à accès aléatoire, MRAM, permet d'obtenir une capacité de mémoire maximale à surface de composant égale. L'organe de gestion du plan mémoire GM transforme MRAM en une ou plusieurs files d'attente. D'autre part, comme le temps d'accès au plan mémoire est l'élément critique du point de croisement, la longueur des mots est la plus grande possible. Ainsi, pour un même nombre de bits commutés donné, le nombre d'accès sera inversement proportionnel à la longueur du mot.Dans ces conditions, la longueur de mot préférée est la longueur d'un paquet. Le fait que la file d'attente n'assure des échanges que dans un seul sens correspond au fonctionnement le plus courant prévu pour le point de croisement. Cette disposition simplifie plusieurs points critiques de la réalisation, à savoir : en premier lieu, le temps d'accès au plan mémoire est limité et ce temps serait double si l'on devait introduire des files d'attente avec des sens opposés, en second lieu la puissance consommée par l'accès au plan mémoire est ainsi réduite.Ce sens unique de la file d'attente simplifie la réalisation des registres tampons et des registres série, ce qui facilite l'intégration et accroît la vitesse de fonctionnement. Qn notera que lorsque, dans le cas préféré, MRAM ne comporte qu'une file d'attente, cette mémoire est organisée comme une FIFO.A cet effet, les adresses en écriture et en lecture sont, par exemple engendrées respectivement par des pointeurs d'adresse ses, c'est-à-dire par des compteurs qui sont incrémentés d'une unité après chaque écriture, respectivement chaque lecture dans la RAH. Les emplacements mémoire de MRAM sont ainsi ex ploités de façon cyclique par les deux pointeurs, le pointeur en lecture devant naturellement etre en retard sur le pointeur en écriture. Des interdictions peuvent résulter d'une configuration de blocage telle que : MRAM pleine lors d'une demande d'écriture ou, à l'inverse, MRAM vide lors d'une demande de lecture.Dans ces deux cas, l'ordre ne doit pas être exécuté et dans ce but, l'organe de gestion GH peut comporter un dispositif de nesure du taux de remplissage qui reçoit en permanence les adresses des pointeurs d'adresse en écriture et en lecture, qui établit la différence entre ces adresses et qui engendre un signal d'inhibition d'écriture, respectivement de lecture, lorsque MRAM est pleine, respectivement vide. La conception de ce dispositif de mesure du taux de remplissage, non représenté, est à la portée de l'homme du métier. La fonction de multiplexage du point-de croisement selon l'invention a pour objet de mélanger au flux de paquet qui arrive sur le bus C, le flux de paquet en provenance de la file d'attente de MRAM. Le flux résultant sort en D. La mise en oeuvre du multiplexage réalisé exploite la particularité qu'ont les paquets ATD, d'être de longueur constante et consécutifs. En l'absence d'information il y a des paquets dont le champ information est sans signification. Le procédé de multiplexage est très simple et consiste simplement en le registre série RCD entre les bus C et D avec une entrée parallèle depuis la file d'attente et qui a la longueur d'un paquet. Le multiplexage consiste, au moment où le registre RCD contient exactement un paquet vide, à l'écraser par le paquet qui se trouve en tête de la file d'attente, plus précisément le paquet qui se trouve préchargé dans le registre tampon RTS. Comme ce remplacement se fait totalement à l'intérieur du regis tre RCD, il n'y a aucun conflit d'accès au bus C-D avec un autre point de croisement. En raison de sa grande simplicité de conception, la méthode de multiplexage précitée, mise en oeuvre par le point de croisement selon l'invention est très facile à intégrer et permet des débits élevés. La logique de décision d'extraction ou d'insertion de paquet est constituée par les blocs DE, TEX, respectivement les blocs DI, TIN. C'est cette logique qui prend la décision du transfert d'un bus (A-B ou C-D) sur l'autre (C-D ou A-B). Cette logique est totalement distribuée, c'est-à-dire que non seulement elle est associée à chaque point de croisement et indépendante de celle des autres mais elle est aussi constituée de deux dispositifs indépendants pour le bus A-B et le bus C-D. Les deux dispositifs utilisent la même solution matérielle et sont totalement programmables. On notera que, pour réaliser un commutateur de très grande puissance une logique de décision centralisée n'est pas concevable compte tenu des débits très élevés recherchés qui laissent trop peu de temps pour trouver la ligne de sortie associée à chaque paquet entrant, d'autant plus qu'il faut encore réduire ce temps pour tenir compte du temps de propagation des signaux.Dans la solution retenue, la logique de décision est associée non seulement à chaque point de croisement mais aussi à chaque bus dont les distances à parcourir par les signaux de décision sont négligeables et les décisions ne portent que sur les paquets du bus A-B ou du bus C-D et ne dépendent d'aucune décision d'un autre point de croisement. En principe, toutes les informations nécessaires à la décision sont véhiculées avec le paquet lui-même dans un champ de l'étiquette. On peut cependant envisager que des signaux, en provenance de l'extérieur par rapport au point de croisement soient combinés avec les contenus des étiquettes des paquets pour confirmer ou au contraire inhiber les décisions.La solution retenue ici, qui est une so- lution distribuée permet d'organiser aisément des points de croisement en différentes architectures ; cela est d'autant plus facile que la solution retenue, conformément à la figure, permet en un seul cycle d'analyser toutes les combinaisons possibles du champ étiquette qui sert à la décision. La réalisation pratique de cette logique de décision dans le point de croisement est très simple puisqutil s'agit, dans le cas le plus simple à envisager, d'une table de 2n bits adressée par le champ de décisions de l'étiquette qui comprend n bits. A la valeur O ou 1 du bit adressé, correspond la décision de ranger ou non ce paquet en mémoire, respectivement de le remplacer ou pas par un paquet de la mémoire MRAM.Sur la figure, l'organe DE est relié à la table TEX par un bus d'adresse à n conducteurs, 4. L'étiquette de chaque paquet sur le bus A est transmise au bus 4. La table de décision TEX comporte 2n emplacements, adressés par le bus 4 et dont le contenu est préprogrammé à O ou à 1. Le contenu de l'emplacement adressé par le bus 4 est transmis de TEX à DE par un conducteur 5. Cette dernière information, éventuellement complétée par une information en provenance de l'extérieur, non représentée, se traduit en DE par une commande d'extraction ou de non extraction de paquet du registre RAB. Les organes DI et TIN ont une structure et un fonctionnement identique à DE et TEX ; ils sont reliés entre eux par le bus 6, homologue de 4, et le conducteur 7, homologue de 5. La mémoire MRAM peut etre organisée par exemple comme deux files d'attente dans le but de rendre prioritaire totalement ou partiellement la deuxième. file d'attente par rapport à la première. La deuxième file d'attente est alors celle qui est vidée la première, pour une priorité totale. Pour une priorité partielle correspondant à une logique mixte, l'homme de l'art fait en sorte que, par exemple, la deuxième file d'attente se vide d'abord mais pendant un temps limité après lequel la première file d'attente peut se vider à son tour. Pour un abonné qui souhaite à la fois pouvoir émettre ou recevoir de l'information, l'équipement pour la connexion de cet abonné à un bus du réseau nécessite deux points de croisement fonctionnant l'un dans la direction de la réception (du bus A-B vers le bus C-D), l'autre dans la direction de l'émission (du bus C-D vers le bus A-B), ce qui se traduit par une permutation des bus de départ et d'arrivée pour la commutation des paquets. Les débits d'information sur les bus A-B et C-D peuvent être comparables ou bien très différents et se compter en Mbits/s sur un bus et en kbits/s sur l'autre bus. On notera enfin que si le registre à décalage RCD est nécessairement en coupure sur le bus d'arrivée, en tant que registre d'arrivée d'information en provenance d'un autre bus d'information, il n'en est pas de même du registre RAB sur le bus de départ, dont la position en coupure n'est pas indispensable. En effet, le registre RAB pourrait etre disposé en dérivation par rapport au bus A-B, au même titre que les organes DE et DI en ce qui concerne les étiquettes des paquets, ce qui aurait l'avantage d'économiser, sur le bus A-B, le temps de remplissage du registre RAB pour le temps de propagation des paquets. Cependant, on préfère, selon la présente inven tion, conserver le registre à décalage en coupure sur le bus de départ, pour une meilleure régénération des signaux et une bonne resynchronisation de ces signaux avec leur horloge bit. Un autre avantage qui apparaît sur la figure est de conserver au composant une certaine symétrie. Le point de croisement peut être réalisé sous la forme d'un seul ou de deux circuits intégrés. Pour une réalisation en deux circuits intégrés, le trait interrompu 8 indique la séparation entre les deux circuits, d'un côté le sous ensemble ou bloc fonctionnel constitué par la succession en cascade des éléments de stockage d'information : RAB, RTE, MRAM, RTS et RCD, et de l'autre côté le sous ensemble ou bloc fonctionnel constitué par la partie logique de décision de commutation constituée par les éléments : DE, TEX, DI, TIN et GM. REVENDICATIONS 1. Point de croisement entre deux bus monodirectionnels indépendants l'un de l'autre pour multiplexage ATD d'information numérique constituée de paquets de données de longueur fixe consécutifs véhiculés par lesdits bus, ces paquets comportant un champ d'étiquette de n bits et un champ d'infor ovation de i bits n et i étant fixes et tels que n+i = d, pour transmettre sélectivement de l'information numérique d'un bus à l'autre, caractérisé en ce qu'il est constitué par la combinaison de deux blocs fonctionnels de circuit intégré - Un premier bloc fonctionnel constitué par la succession en cascade entre l'un desdits bus, dit bus de départ, et l'au tre bus, dit bus d'arrivée a) un premier registre à décalage à entrée(s) série-d sor ties parallèles disposé en coupure sur le bus de départ, b) un premier registre tampon à d entrées parallèles-d sor ties parallèles, c) une mémoire RAM à m emplacements de d bits munie d'un bus d'adresses pour les m emplacements, d) un deuxième registre tampon à d entrées parallèles-d sor ties parallèles e) un deuxième registre à décalage à d entrées parallèles sortie(s) série disposé en coupure sur le bus d'arrivée, - et un deuxième bloc fonctionnel logique de décision de com mutation comportant, disposés symétriquement par rapport aux bus de départ et d'arrivée, un organe de décision d'extrac tion (respectivement d'insertion) de paquet, associé chacun à une table de décision préprogrammée, qui reçoit les don nées d'étiquette des paquets sur le bus de départ (respecti vement sur le bus d'arrivée) et qui pilotent chacun un orga ne de gestion de la RAM relié à cette dernière par ledit bus d'adresses, l'organe de gestion gérant la RAM comme au moins une file d'attente pour les paquets, des conducteurs de syn chronisation d'horloge bit, d'horloge étiquette et d'horloge paquet étant prévus, et l'extraction non destructive de paquets du bus de départ ainsi que l'insertion de paquets sur le bus d'arrivée étant effectuées de manière asynchrone l'une par rapport à l'autre. 2. Point de croisement selon la revendication 1, tel que : d > 144. 3. Point de croisement selon la revendication 1 ou 2, caractérisé en ce que lesdits premier et deuxième blocs fonctionnels sont réalisés, chacun, sous la forme d'un composant de circuit intégré. 4. Point de croisement selon la revendication 3, caractérisé en ce que lesdits premier et deuxième composants de circuit intégré sont, en vue de leur fonctionnement, implantés à quelques centimètres l'un par rapport à l'autre. 5. Point de croisement selon la revendication 1 ou 2, caractérisé en ce qu il est réalisé sous la forme d'un composant de circuit intégré unique. 6. Point de croisement selon l'une des revendications 1 à 5, caractérisé en ce qu'il est réalisé en technologie C-MOS. 7. Point de croisement selon l'une des revendications 1 à 6, caractérisé en ce qu'il comporte des premier, respectivement deuxième registres à décalage à 16 entrées et 16 sorties série, conçus pour contenir des paquets de longueur d au moins égale à 288 bits et dont la mémoire RAM comporte au moins 128 emplacements de mots de 288 bits ou plus.