Brevet FR2629965A1 — publié le 19891013

Circuit de mesure de taux d'erreurs pour équipement de transmission numérique synchrone La présente invention est relative à la mesure du taux d'erreurs dans les équipements de transmission numérique synchrone. Les bancs de mesure actuellement connus pour des équipements de transmission numérique synchrone utilisent, comme signal de test, des signaux périodiques constitués de suites binaires pseudoaléa- toires de grande longueur, à polyn8mes générateurs qui sont assimila- bles, du point de vue de leurs caractéristiques statistiques aux signaux numériques binaires transmis par les équipements de transmis- sion numérique synchrone lors de leur utilisation normale et qui ont la propriété de pouvoir être détectés, de manière autosynchronisée, sans qu'il soit nécessaire de prendre en considération le délai de transmission apporté par l'équipement de transmission numérique synchrone testé. Pour des détails sur la structure de ces bancs de mesure, on peut se rapporter à la partie introductive de l'article de F.L. Adams paru sous le titre: "An Improved Pseudo-Random Digital Sequence Error Detector" dans la revue Post Office Electrical Engineers Journal Vol.?73, Oct.1980 p 186, 187. Ces bancs de mesure ont l'inconvénient de ne pas permettre le choix d'un signal binaire périodique de test autre que la ou les suites binaires pseudoaléatoires à polyn8mes générateurs pour lesquels ils sont prévus alors qu'il peut être intéressant dans certains cas de prendre comme signal de test une séquence binaire périodique particulière, très défavorable, compte tenu des caractéristi- ques spécifiques de l'équipement de transmission numérique sous test. La présente invention a pour but un circuit de mesure de taux d'erreurs pour un équipement de transmission numérique synchrone qui s'accommode d'un signal périodique de test de forme arbitraire et qui soit capable de fonctionner quel que soit le délai de transmis- sion apporté par l'équipement de transmission numérique sous test.. Elle a pour objet un circuit de mesure de taux d'erreurs pour un équipement de transmission numérique synchrone qui transmet une séquence périodique de test et délivre en réponse un signal - 2 - numérique synchrone de données de réception avec son signal d'horloge de réception. Ce circuit de mesure de taux d'erreurs comporte: - un circuit de vol de cycle opérant sur le signal d'horloge de réception, - un générateur local de la séquence périodique de test cadencé par le signal d'horloge de réception lui parvenant par l'intermédiaire du circuit de vol de cycle, un circuit comparateur comparant le signal numérique synchrone de données de réception avec la séquence périodique de test engendrée par le générateur local, - un circuit de comptage d'erreurs disposé à la suite du circuit comparateur et - un circuit de détection de configurations de discordance qui est connecté à la suite du circuit comparateur et qui commande le circuit de vol de cycle de manière à opérer des vols de cycle en cas de discordances successives entre le signal numérique synchrone de données de réception et la séquence périodique de test engendrée par le générateur local. D'une manière préférentielle le circuit de vol de cycle opère sur des périodes non consécutives du signal d'horloge de réception. D'autres caractéristiques et avantages de l'invention ressorti- ront de la description ci-après d'un mode de réalisation donné à titre d'exemple. Cette description sera faite en regard de la figure unique du dessin qui représente le schéma synoptique d'un circuit de mesure de taux d'erreurs conforme à l'invention. Le circuit de mesure de taux d'erreurs représenté sur la figure comporte une entrée 1 sur laquelle est appliqué le signal binaire de données de réception 5 délivré par un équipement de transmission numérique synchrone sous test en réponse à une séquence périodique de test et une entrée 2 sur laquelle est appliqué un signal d'horloge de réception H qui provient également de l'équipement de transmission numérique synchrone sous test et qui rythme la succession des données dans le signal binaire de données de réception 5. L'entrée 1 mène à un circuit comparateur 10 qui compare le signal binaire de données de réception 5 avec une séquence périodique - 3- de test engendrée par un générateur local 20 et qui commande l'entrée d'un circuit de comptage d'erreurs 30 affichant le taux d'erreurs. Le générateur local 20 a son débit rythmé par un signal d'horloge H' provenant d'un circuit de vol de cycle 40 qui opère sur le signal d'horloge de réception H et qui est commandé par un circuit 50 de détection de configurations de discordance connecté en sortie du comparateur 10. Le circuit comparateur 10 qui compare la séquence périodique de test délivrée par le générateur local 20 avec celle présente dans le signal binaire de données de réception 5 est une porte logique de type "ou exclusif" à deux entrées délivrant un niveau logique 0 en cas de concordance et un niveau logique 1 en cas de discordance entre les données binaires provenant de l'entrée 1 et du générateur local 20. Le circuit de comptage d'erreurs 30 est constitué, de manière classique d'un compteur qui compte les périodes du signal d'horloge de réception 1 se produisant pendant l'apparition d'un niveau logique 1 en sortie du comparateur 10 et qui est associé à un circuit de lecture et de remise à zéro périodique permettant de lui faire afficher un nombre d'erreurs par unité de temps. Le générateur local 20 de séquence périodique de test comporte une mémoire 21 qui stocke les N bits de la séquence périodique de test appliquée par ailleurs à l'équipement de transmission numérique synchrone sous test et qui est adressée par un compteur par N 22 incrémenté par le signal d'horloge H' provenant du circuit de vol de cycle 40. Le circuit 50 de détection de configurations de discordance comporte un registre à décalage à R étages (R vaut quatre dans la figure 1) qui est cadencé par le signal d'horloge de réception H et dont l'entrée de données est connectée à la sortie du comparateur , et une porte logique de type "et" 52 à R entrées connectées aux sorties non complémentées Q des R étages du registre à décalage 51. Le registre à décalage 51 mémorise sur R périodes consécutives du signal d'horloge de réception H les états de concordance et de discordance entre les données reçues et celles provenant du _4- générateur local 20. La porte de type "et" 51 détecte en passant au niveau logique 1 les suites de R discordances successives. Le circuit de vol de cycle 40 comporte un diviseur de fréquence par P 41 incrémenté par le signal d'horloge de réception H appliqué sur l'entrée 2, un registre de type D 42 cadencé par le signal d'horloge de réception H et connecté par son entrée de données D à la sortie du diviseur 41, une porte logique de type "et" 43 à deux entrées connectées l'une à la sortie du diviseur 41 et l'autre à la sortie complémentée Q du registre de type D 42, une porte logique de type "non et" 44 à deux entrées connectées l'une à la sortie de la porte logique de type "et" 43 et l'autre à la sortie du circuit 50 de détection de configuration de discordance, et une porte logique de type "et" 45 à deux entrées connectées l'une à la sortie de la porte logique de type "non et" 44 et l'autre à l'entrée 2 recevant le signal d'horloge de réception H. Le diviseur de fréquence 41 engendre un signal rectangulaire ayant P fois la période du signal d'horloge de réception H. Le registre de type D 42 retarde le signal rectangulaire issu du diviseur de fréquence 41 d'une période du signal d'horloge de réception H et l'inverse sur sa sortie complémentée Q. La porte logique de type "et" 43.engendre un signal impulsionnel passant au niveau logique 1 une période du signai d'horloge de réception H parmi P. La porte logique de type "non et" 44 délivre en fonction de l'état logique de la sortie du circuit 50 de détection de configurations de discordance soit un niveau logique 1 constant soit un signal impulsionnel passant au niveau logique 0 une période du signal d'horloge de réception H sur P. La porte logique de type "et" 45 délivre en sortie du circuit de vol du cycle 40 soit le signal d'horloge de réception H non modifié si la sortie du circuit 50 de détection de configurations de discordance est au niveau logique 0 soit le signal d'horloge de réception H privé d'une période sur P si la sortie du circuit 50 de détection de configurations de discordance est au niveau logique 1. Le nombre P par lequel opère le diviseur 41 est choisi supérieur au nombre R d'étages du registre à décalage 51 de manière que ce registre à décalage soit toujours entièrement rempli entre deux vols de cycle consécutifs. Le nombre R est choisi en fonction d'une valeur maximale du taux d'erreurs recherché, de manière qu'à cette valeur maximale, une suite de R erreurs consécutives soit extrêmement peu probable. Le circuit de mesure de taux d'erreurs donne une valeur correcte de taux d'erreurs lorsque son générateur local 20 engendre une séquence périodique de test en phase avec la séquence périodique de test présente dans le signal de réception S. Si tel est le cas, il est accroché et compte tenu du choix de la valeur de R il y a très peu de chance que se produise une suite de R erreurs consécu- tives de transmission capable de le faire décrocher. Si tel n'est pas le cas, il est décroché et il se produit des suites de R configura- tions successives discordance entraînant des sauts de cycle concourant à un accrochage car il y a décorrelation entre la version de la séquence périodique de test engendrée par le générateur local 20 et celle présente dans le signal de réception S. Le circuit de mesure de taux d'erreurs fonctionne correctement s'il passe beaucoup plus de temps à l'état accroché qu'à l'état décroché c'est-à-dire si son temps moyen d'accrochage est très inférieur à son temps moyen de décrochage ce qu'il est toujours possible d'obtenir par un choix adéquat du nombre d'étages R du registre à décalage 51 du circuit 50 de détection de configurations de discordance. En effet, étant donné un taux d'erreurs maximum Tx, la probabilité d'une suite de R erreurs successives conduisant à un décrochage est de: (Tx)R de sorte que le temps moyen de décrochage est: P. T. (tx)R (1) T étant la période du signal d'horloge de réception. A l'état de décrochage, la sortie du circuit comparateur 10 a une probabilité égale d'adopter un niveau logique 1 ou 0 puisqu'il y a décorrélation entre les signaux appliqués sur ses entrées de sorte que la probabilité d'un vol de cycle est: (1/2) -6- que le temps moyen entre deux vols de cycle est: P.T./(1/2)-R = 2R. P.T et que le temps moyen d'accrochage depuis un état de décrochage qui est celui nécessaire pour effectuer N/2 vols de cycle, N étant la longueur de la séquence périodique de test, est: N/2. 2R.P.T = 2R-. P.T.N (2) Le calcul des expressions (1) et (2) pour T = 7ns, Tx = 0,001, N = 210 et P =R =8 donne un temps moyen de décrochage de 1,8 1010 ans et un temps moyen d'accrochage de 7ms ce qui montre qu'en pratique, le circuit de mesure de taux d'erreurs peut être constamment en état d'accrochage et délivrer une valeur correcte de taux d'erreurs. On peut, sans sortir du cadre de la présente invention modifier certaines dispositions ou remplacer certains moyens par des moyens équivalents. -7 - REVENDICATIONS 1/ Circuit de mesure de taux d'erreurs pour un équipement de transmis- sion numérique synchrone transmettant une séquence périodique de test et délivrant en réponse un signal numérique synchrone de données de réception (5) avec son signal d'horloge de réception (H) caractérisé en ce qu'il comporte: - un circuit de vol de cycle (40) opérant sur le signal d'horloge de réception (H), - un générateur local (20) de la séquence périodique de test cadencé par le signal d'horloge de réception (H) lui parvenant par le circuit de vol de cycle (40), - un circuit comparateur (10) comparant le signal numérique synchrone de données de réception (S) avec la séquence périodique de test engendrée par le générateur local (20), - un circuit de comptage d'erreurs (30) placé à la suite du circuit comparateur (10) et - un circuit (50) de détection de configurations de discordance qui est connecté à la suite du circuit comparateur (10) et qui commande le circuit de vol de cycle (40) de manière à opérer des vols de cycle en cas discordances successives entre le signal numérique synchrone de réception (S) et la séquence périodique de test engendrée par le générateur local (20). 2/ Circuit selon la revendication 1, caractérisé en ce que le circuit de vol de cycle opère sur des cycles non consécutifs du signal d'horloge de réception (H). 3/ Circuit selon la revendication 1, caractérisé en ce que le généra- teur local (10) comporte une mémoire (21) stockant les échantillons successifs de la séquence périodique de test et un compteur (22) d'adressage de ladite mémoire incrémenté par le signal d'horloge de réception (H) par l'intermédiaire du circuit de vol de cycle (40). 4/ Circuit selon la revendication 1, caractérisé en ce que le circuit (50) de détection de configurations de discordance comporte un registe à décalage (51) à plusieurs étages qui est cadencé par le signal d'horloge de réception (H) et dont l'entrée de données est connectée en sortie du circuit comparateur (10), et une porte logique de type "et" (52) à plusieurs entrées connectées aux sorties des étages du registre à décalage (51). / Circuit selon la revendication 1, caractérisé en ce que le circuit de vol de cycle (20) comporte: - un diviseur de fréquence (41) par P, P étant un entier plus grand que 1, incrémenté par le signal d'horloge de réception (H), - un registre de type D(42) cadencé par le signal d'horloge de réception (H) et connecté par son entrée de données à la sortie du diviseur de fréquence (41), - une première porte logique de type "et" (43) à deux entrées connec- tées l'une à la sortie du diviseur de fréquence (41) et l'autre à la sortie complémentée Q du registre de type D (42), - une porte logique de type "non et" (44) à deux entrées connectées l'une à la sortie de la première porte logique de type "et" (43) et l'autre à la sortie du circuit (50) de détection de configurations de discordance et - une deuxième porte logique de type "et" (45) à deux entrées l'une connectée à la sortie de la porte logique de type "non et" (44) et l'autre recevant le signal d'horloge de réception (H).