Brevet FR2623680A1 — publié le 19890526

Le processeur faisant l'objet de la presente invention a pour but une amélioration de la présentation d'images stéréoscopiques de télévision, selon le procédé des images gauche et droite alternées, où la présentation steréoscopique est obtenue au moyen de commutateurs électro-optiques de lumière. Dans ce procédé, le téléviseur est muni d'une mémoire d'images. Pour éviter la fatigue oculaire du spectateur, L'image complète lui est présentée à la fréquence de récurrence de 50 ou 60 Hz, alors que le signal est enregistré sur un magnétoscope ou transmis sur un canal normal de télévision, & la fréquence moitié. En effet, du fait de l'interlignage, l'image complète y est transmise å une fréquence de récurrence de 25 ou 30 Hz seulement. Dans ce cas, il est indispensable que le retard, entre la prise de vue et la restitution de l'image, ait la meme valeur pour les images respectives de gauche et de droite. Sinon il apparaîtrait un defaut appelé distorsion spatio-temporelle: tout objet qui se déplace latéralement d grande vitesse angulaire serait vu cbmme s'il etait plus proche, ou plus éloigné, selon le sens de son déplacement et selon que la vue de gauche ou de droite est plus retardée; å tout objet en mouvement vertical correspondraient des images droite et gauche décalées dans le sens de la hauteur, ce qui empecherait la restitution confortable du relief. Comme, dans l'hypothèse indiquée ci-dessus, les fréquences de récurrence de la prise de vues et de la restitution de l'image sont différentes, il n'est pas possible de respecter strictement l'obligation d'égalité des retards des deux côtés. C'est le but de la présernte invention de remédier a cet inconvénient. Une méthode pour remédier å cet inconvénient a déJå té proposée dans la demande de brevet français n 87 06499 déposee le 7 mai 198?. Cette demande décrivait un processeur qui comporte des mémoires dont la capacité correspond à quatre trames complètes. Le présent procédé fait appel à une mémoire numérique de capacité plus restreinte. Dans son fondement, l'invention concerne un processeur, qui fait appel à des circuits réalisant pour les vues d'un des côtés, droite ou gauche, des interpolations entre les vues successives du même côté, et qui présente altenativement, pour ce côté, des trames non altérées et des trames interpolées, alors que les vues de l'autre côté sont répétées deux fois de suite sans altération. L'invention sera mieux comprise à l'aide de la description ci-après, en s'appuyant sur les figures annexées, où: La figure 1 représente, sous forme schématique, les éléments essentiels du circuit selon l'invention. La figure2 montre, sous forme de diagramme, quelles mémoires sont respectivement inscrites et lues pendant un cycle long. La figure3 représente sous forme schématique, avec plus de détail, l'organisation du circuit selon l'invention. La figure4 représente, sous forme schématique, un des circuits interpolateurs compris dans l'invention. La ce 5 représente, sous forme schématique, les éléments essentiels d'un circuit générateur de signaux de synchronisation compris dans l'invention. La figure6 montre, sous forme de diagramme, les mémoires respectivement inscrites et lues, et lesdits signaux de synchronisation pendant ledit cycle long, selon deux modes de fonctionnement. La figure7 représente, sous forme schématique, les principaux éléments d'un circuit dit multiplexeur compris dans l'invention. La figure 8 montre, sous forme de diagramme, la succession des données respectivement inscrites et lues sur les mémoires, selon un cycle dit court. La figure 1 représente, sous forme schématique, les éléments essentiels du circuit selon l'invention. Les signaux reçus de la transmission ou de l'enregistrement sont d'abord séparés, comme il est fait habituellement, en trois parties: - ou bien les trois composantes de couleurs; - ou bien deux signaux de chrominance et un de luminance. C'est ce dernier cas qui est choisi pour la description de la présente invention, bien que celle-ci soit également applicable dans l'autre cas. Ces signaux sont enregistrés, au cours de chaque cycle successif correspondant à la transmission de deux images complètes, et dit cycle long", alternativement sur trois sous-ensembles de mémoires numériques, affectées respectivement aux trames suivantes: - trame impaire gauche (vue gauche transmise par les lignes impaires d'une image d'ordre impair > sur le sous-ensemble de mémoire tell); - trame impaire droite (vue droite transmise par les lignes paires d'une image d'ordre impair) sur le sous-ensemble de mémoire (12); - trame paire gauche (vue gauche transmise par les lignes impaires d'une image d'ordre pair) sur le sous-ensemble de mémoire (13); - trame paire droite (vue droite transmise par les lignes paires d'une image d'ordre pair) sur le sous-ensemble de mémoire (12 > . Ce cycle long dure 80 millisecondes selon les normes européennes qui sont retenues comme hypothèse dans la description de la présente invention, bien que celle-ci soit également applicable au cas des normes américaines NTSC et aux futures normes de transmission numérique D2 MAC. Après ce cycle, les signaux sont enregistrés å nouveau dans les mêmes mémoires, dont le contenu antérieur n'a plus d'intérêt. Pour la restitution de l'image, ce cycle est divisé en huit parties successives, chacune d'une durée de dix millisecondes. Pendant chacune des parties de cycle, chacun des trois signaux de luminance et de chrominance est lu, soit sur le sous-ensemble de mémoire (12), soit à la fois sur les sous-ensemble de mémoire (11) et (13) sur lesquelles sont respectivement enregistrées des données de trames paires et impaires. Les données lues sont acheminées simultanément par deux ensembles de conducteurs ou "bus" (36), qui reçoit les données des sous-ensembles de mémoire (11) et (12), et (37), qui reçoit les données du sousensemble de mémoire (13) seulement. Deux trames gauches (ou droites) successives, sont lues ê la fois. Les trames d'un côté, par exemple gauche, sont alternativement interpolées å égalité et transmises sans interpolation, alors que les trames de l'autre côté sont transmises sans interpolation. L'interpolation a lieu en temps réel par trois dispositifs d'interpolation C43), qui opère sur le signal de luminance, et (44) et (45), en meme temps sur les signaux de chrominance de chaque pixel. Les signaux résultant des interpolateurs sont transmis à un décodeur qui restitue les signaux analogiques de commande du tube cathodique. La figure 2 montre, sous forme de diagramme, quelles mémoires sont respectivement inscrites et lues pendant un cycle long. La ligne a de cette figure 2 montre l'échelle des temps pendant ce cycle long de 80 millisecondes. La ligne b montre sur quel sous-ensemble de mémoire chaque trame successive est enregistrée La ligne c montre quels sous-ensembles de mémoire sont transmis ou interpolés pendant chaque phase du cycle. La figure 3 représente sous forme schématique, avec plus de détail, l'organisation du circuit selon l'invention. On y retrouve les mémoires détaillées en douze circuits intégrés six d'un mégabit (71), (72), (73), (74), (75), (76), qui constituent ensemble les sous-ensembles de mémoire (11) et (12), et six de cinq cents kilobits (81), (82), (83), (84), (85), (86), qui constituent le sous-ensemble (13). Ainsi le sous-ensemble (11) est constitué d'une partie des éléments de mémoire de chacun des circuits intégrés ou modules (71), (72), (73), (74), (75) et (76), et le sous-ensemble (12) est constitué de l'autre partie des éléments de mémoire de chacun de ces mêmes modules. La répartition de chaque circuit intégré entre les deux sousensembles (11) et (12) peut être définie de diverses manières, comme ici par exemple par le bit de poids le plus fort de l'adresse, ce qui correspond, selon la structure la plus courante des circuits intégrés mémoire actuels, à deux régions distinctes sur les circuits intégrés. Le dispositif comporte aussi des circuits identiques entre eux, en nombre égal à celui des circuits intégrés de mémoire, dits "multiplexeurs" et désignés sur la figure par la même référence (77). Chaque circuit mémoire ne communique avec l'unité logique centrale (39) que par l'intermédiaire d'un multiplexeur (77) et par des ensembles de conducteurs ou "bus": le bus de contrôle (40), le bus de données à inscrire (38), et les deux bus de données lues (36) et (37). Chacun des circuits intégrés ou modules de mémoire est relié au bus (38) de données à inscrire, provenant des codeurs (21), (22), (23), recevant chacun une composante de luminance ou de chrominance du signal video (49), et à l'un des bus (36) et (37) de données lues. L'unité centrale (39) comporte, outre divers générateurs de synchronisation, les trois interpolateurs (43), (44), (45) qui définissent les signaux que les décodeurs (31), (32), (33) transforment en commandes analogiques des faisceaux du tube cathodique (34). La figure4 représente, sous forme schématique, un des circuits interpolateurs compris dans l'invention, en l'occurence et à titre d'exemple l'interpolateur (43). Cet interpolateur réalise cette interpolation à égalité entre les signaux reçus sur les bus (36) et (37), ou, si le commutateur ((69) est en position haute, il transmet sans interpolation l'un ou l'autre des signaux des bus (36) et (3?) selon la position du commutateur (68). Il comporte ainsi, outre ces deux commutateurs (68) et (69) respectivement actionnés par les signaux C1 et C2, un additionneur (61). Le commutateur (69) introduit vers le convertisseur (33), par son bus de sortie (65), soit le résultat d'interpolation trouvé sur le bus intermédiaire (63), c'est å dire la demi-somme des données lues des bus (36) et (37), soit la donnée sélectionnée par le commutateur (68) parmi celles des bus (36) ou (37) et qui se trouve à la sortie de ce commutateur (68) sur le bus intermédiaire (64). Les trois interpolateurs ne sont pas strictement identiques, du fait que l'interpolateur des signaux de luminance opère sur des mots de huit bits et chacun des interpolateurs des signaux de chrominance opère sur des mots de quatre bits. Mais tous peuvent etre réalisés selon le schéma de la figure 4. La figure 5 représente, sous forme schématique, les eléments- essentiels d'un circuit générateur de signaux de synchronisation compris dans Itinvention. Les signaux de commande C1 et C2 de l'interpolateur sont établis comme des combinaisons logiques simples de signaux de periodes respectives 10, 20, 40 et 80 millisecondes, par un générateur (95) qui reçoit en entrées, des signaux de synchronisation (98) de début de cycle et (99) de début de trame. Ce générateur établit aussi le signal C3 de commande du dispositif électro-optique (42), réalisé par des techniques connues, pour séparer les vues de gauche et de droite. Il se peut que le spectateur ne veuille pas voir en relief le programme qu'il reçoit en relief. A cet effet, le générateur (95) est relié å une commande ou une télécommande, représentée symboliquement par un interrupteur (96), accessible au spectateur, par laquelle les signaux C1 et C2 peuvent etre modifiés. La figure6 montre, sous forme de diagramme, les mémoires respectivement inscrites et lues, et lesdits signaux de synchronisation pendant ledit cycle long, selon deux modes de fonctionnement. Elle montre, sur les lignes a et b comme sur la figure 2, l'échelle de temps et quelle mémoire est enregistrée pendant chaque phase du cycle; sur les lignes dl, el, fl, des exemples de signaux C1, C2, oe correspondant au cas normal de l'observation en relief; sur la ligne gl, les trames présentées directement ou interpolées, pendant chaque phase du cycle. Les signaux de commande C1 et C2 peuvent etre maintenus dans le cas où le programme reçu est sans relief: les images présentées sont alors partiellement lissées, plus agréables. D'autres diagrammes de ces signaux sont également possibles. Les lignes d2 et e2 représentent les signaux C1 et C2 modifiés dans le cas où le spectateur ne veut pas voir en relief, et la ligne g2 montre, les trames présentées alors pendant chaque phase du cycle. Sur les figures 2 et 6, la durée du retour de balayage vertical, beaucoup plus courte, n'a pas été prise en compte. La Ligure 7 représente, sous forme schématique, les principaux éléments d'un circuit dit multiplexeur compris dans l'invention. Le multiplexeur (77) est un circuit logique simple défini pour les fonctions suivantes: - calculer, en fonction des signaux de synchronisation et de l'identification du multiplexeur par les bornes (50), å quels moments sa mémoire associée est en écriture, en lecture ou passive; - calculer, à chaque moment, l'adresse du mot a inscrire ou à lire dans sa mémoire associée et indiquer cette adresse par le bus (56); - mettre en relation, aux moments opportuns, le bus de données (55) de la mémoire avec l'un des bus de données 9 inscrire ou lues; - donner aux moments opportuns les ordres de lecture ou d'écriture å la mémoire associée. La figure 7 montre ainsi schématiquement, dans un des multiplexeurs (77) relié à l'une des mémoires (71) à (76), les éléments nécessaires pour compter séparément les adresses en écriture et en lecture, et pour mettre en communication les données lues avec le bus (36) au moment où ce bus peut les acheminer. Ce multiplexeur communique avec sa mémoire associée par un bus de données (55), un bus d'adresse (56), et des conducteurs portant en temps utile les signaux d'ordres de lecture et d'écriture de la mémoire. Le multiplexeur communique, de l'autre côté, avec le bus de donnees å inscrire et avec le bus de données lues (36). Les bornes d'entrée (50) sont reliées en permanence, de manière différente pour chacun des multiplexeurs (77), chacune a l'une ou l'autre des deux tensions d'alimentation positive et négative. Ainsi des multiplexeurs, fabriqués comme circuits identiques, peuvent gérer des mémoires dont les periodes actives sont différentes. Le multiplexeur (77) comporte un registre retardateur (79) à mots de 16 bits traités en parallèle, qui conserve temporairement les données avant de les transmettre sur le bus (36). Le multiplexeur (77) comporte aussi deux compteurs: (88) pour. les adresses en inscription, et (89) pour les adresses en lecture. Il comporte aussi un circuit de commutation (90). Aux moments convenables, ce circuit (90) fait basculer le bus d'adresse (56) respectivement de l'une à l'autre des valeurs indiquées par les compteurs (88) et (89). Ces moments sont ceux où la mémoire passe du régime inscription au régime lecture et réciproquement, selon un cycle durant six fois la période du bus de données à inscrire, comme il sera précisé plus loin Le registre (79) comporte, dans l'exemple de réalisation decrit, deux sorties (91) et (92), commutes alternativement, et une entrée permanente, sélectionnée parmi les six entrées (101), (102), (103 > , (104), (105), (106), au moyen d'un circuit logique simple Un circuit de commutation (94 > relie alternativement les données des sorties (91) et (92) du registre (79), au bus (36) å chaque instant où c'est une donnée émise par ce multiplexeur qui est transmise. Un registre à décalage comportant deux entrées, recevant tour à tour les données lues en mémoire, serait équivalent. Le multiplexeur (77) comporte aussi des circuits logiques simples, non décrits, dont l'effet est de relier le bus de données (55) de la mémoire associée, selon la période dans le cycle, soit au bus de données à inscrire, soit à l'entrée du circuit logique (93). La meme description peut s'appliquer aussi aux multiplexeurs reliés d'une part au sous-ensemble (13) de mémoire et d'autre part au bus de donnees lues (37). Des variantes avec six sorties commutables du registre (79) au lieu d'entrees (101) å (106), ou avec deux entrées au lieu des sorties (91) et (92), serait équivalentes. D'autres variantes avec un retard a l'enregistrement en mémoire des données reçues, seraient aussi équivalentes. C'est a cause de cette répartition de chacun des sous-ensembles de mémoire en plusieurs modules de mémoire, chacun de ces modules étant en régime d'écriture ou de lecture å des periodes différentes, que chacun de ces sous-ensembles de mémoire (11), , (12X, (13), peut, pendant certaines phases du cycle, etre å la fois en régime d'écriture et de lecture. En fait, la mémoire concernée est alors successivement inscrite et lue, å une cadence aussi élevée que le permet son temps d'accès. La figure 8 montre, sous forme de diagramme, la succession des données respectivement inscrites et lues sur les mémoires, selon un cycle dit court. Cette figure montre en particulier les moments convenables pour la commutation des bus de données des mémoires et celle des bus d'adresse entre les compteurs (88) et (89) par le commutateur (90). On y trouve, avec une échelle de temps très différente, définissant ce cycle court, d'une durée égale à six fois l'intervalle de temps d'échantillonnage du signal video reçu, soit en tout environ 400 à 500 nanosecondes, un diagramme temporel représentant, sur les lignes b, c, d, e, f, g, les régimes d'écriture, notés E, ou de lecture, notés L, sur les mémoires constituant les sous-ensembles (11) et (12), selon l'échelle de temps de la ligne a, Cette figure montre également l'écoulement des données sur les bus (36)ou (37), sur la ligne h, et (38), sur la ligne j. Chaque donnée est numérotée, les données lues à partir de L1, les donnees a inscrire a partir de E101. Les comptages des données et de leurs adresses sont indépendants l'un de l'autre.Les numéros d'ordre des donnees inscrites et lues sur les mémoires sont indiquées également sur les lignes b, c, d, e, f, g de la figure 8. Pendant ce cycle court, chacun des modules ou circuits intégrés de mémoire subit deux phases de lecture et une phase d'inscription. L'inscription des données, comme la lecture, s'effectue sur chaque module de mémoire dans l'ordre de réception sur le bus (38). Dans l'hypothèse représentée sur la figure 8, les données reçues du bus (38) et montrées sur la ligne j, sont enregistrées sans délai. Par contre, les données lues, comme le montre la ligne h, sont conservées un certain temps, indiqué sur la ligne i, avant d'être mises en communication avec le bus (36). Les chiffres de la ligne i sont indiqués en unités égales à la période de transmission environ 35 à 40 nanosecondes) des données lues sur les bus (36) et (37). Cette figure montre clairement que la durée disponible pour inscrire ou pour lire en mémoire chaque donnée est égale à quatre fois la période de transmission d'un mot sur le bus (36) de données lues, c'est & dire environ 150 nanosecondes. Les durées exactes d'inscription et de lecture dans ce cycle, et de conservation des données dans le registre retardateur, peuvent être légèrement différentes de ce qu'indique la figure 8, selon les caractéristiques exactes des circuits intégrés mémoire utilisés. Le cycle de la figure 8 n'est pas strictement permanent, car il s'interrompt pendant les retours de balayage ligne du signal reçu, pour permettre le rafraichissement des mémoires dans le cas où il s'agit de mémoires dynamiques, et pendant le retour de balayage image jusqu'au retour du signal de synchronisation. L'unité logique centrale (39) comporte de plus des éléments pour déclencher l'échantillonnage du signal video, compter les lignes et les périodes d'échantillonnage et émettre divers autres signaux de synchronisation. Ces éléments ne sont pas originaux, et pour cette raison ils ne sont pas décrits. La présentation ci-dessus de l'invention met en oeuvre des circuits intégrés de mémoire existants. Les schémas peuvent etre l'objet de variantes préservant l'esprit de i'invention, en particulier quand seront disponibles des circuits a plus haut degré d'intégration, comportant en un circuit intégré unique toutes les fonctions de l'unité logique (39), des multiplexeurs (77) et des mémoires (11), (12) et (13), ou des mémoires å double bus d'adresse ou de données, l'un pour l'inscription et l'autre pour la lecture. Entre chacun des interpolateurs et le convertisseur numérique analogique associé, peuvent etre insérés des dispositifs de mémoire temporaire des signaux, de filtrage, d'échantillonnage, etc. Par ailleurs, les séquences des signaux C1 et C2 représentés sur la figure 6 sont données à titre d'exemple. En effet, d'autres séquences sont équivalentes, du fait que, par la structure des interpolateurs, si C2 a pour valeur zéro, la valeur de C1 est indifférente. Enfin une autre variante, comportant dans chacun des multiplexeurs (71), des éléments de mémoire morte programmable, réalisés et utilisés selon des techniques connues, permet également de différencier les multiplexeurs (77) bien qu'ils soient fabriqués comme éléments identiques, de sorte que chacun définisse pour sa mémoire associée des périodes d'écriture et de lecture différentes. Les interpolateurs pourront etre remplacés par des circuits réalisant autrement la meme fonction consistant à créer, à partir de deux vues successives, une vue perçue par le spectateur comme si elle avait été prise å un instant intermédiaire. Le processeur selon l'invention peut être inclus dans le téléviseur, ou constituer un équipement complémentaire, raccordé å celui-ci et au magnétoscope par des connecteurs comparables a la prise NPeritel". REVENDICATIOlS 1 Processeur de présentation stéréoscopique d'images video, utilisé dans les hypothèses suivantes: - les signaux représentant les images viennent d'une transmission sur un canal normal de télédiffusion ou d'un enregistrement video normal; - les vues respectives de chaque côté, de gauche et de droite proviennent des trames respectivement d'ordre pair et impair reçues de la transmission ou de l'enregistrement;; - ces vues de gauche et de droite sont présentées à chacun des yeux du spectateur au moyen de commutateurs électro-optiques fonctionnant à la fréquence double, c'est à dire présentant deux trames pendant la durée de la réception d'une seule dont l'objet est d'éliminer une "distorsion spatiotemporelle" par laquelle, du fait des conditions ci-dessus, à tout objet en mouvement latéral correspond un décalage indésirable des positions relatives de ses images gauche et droite caractérlsé en ce qu'il comporte trois sous-ensembles (11), (12), (13) de mémoires numériques, dont la capacité permet d'enregistrer en tout trois trames successives, dont deux (11) et (13) correspondent à des vues d'un côté et l'autre (12) à une vue de l'autre côté. 2 Dispositif selon la revendication 1, caractérisé en ce qu'il comporte deux ensembles de conducteurs ou bus (36), par lequel sont acheminées les données lues dans les sous-ensembles de mémoire (11) ou (12), et (37 > , par lequel sont acheminées les données lues en meme temps dans le sous-ensemble de mémoire (13). 3 Dispositif selon la revendication 1, carecfise en ce qu'il comporte des moyens (43 > , (44), (45), par lesquels les donnees lues dans les sous-ensembles de mémoire (11) et (13), acheminees simultanément sur les bus (36) et (37), peuvent etre interpolées en temps réel, et que chacun de ces interpolateurs (43), (44) et (45) comporte un additionneur (61) ne conservant pas le bit de poids le plus faible et deux commutateurs (68)et (69) dont l'objet est respectivement de sélectionner les données de l'un des bus (36) et (37), et de connecter à la sortie, soit les données choisies par le premier commutateur, soit les données résultant de l'addition. 4 - Dispositif selon la revendication 1, c2taa7fsrfsb en ce que chacun des sous-ensembles de mémoire (11) et (12) est constitué d'une partie seulement des circuits intégrés ou modules (il) à (76) de mémoire, chacun de ces modules de mémoire pouvant enregistrer, pour une moitié des adresses, des données des vues de gauche correspondant au sousensemble (11), et pour l'autre moitié des adresses, des données des vues de droite correspondant au sous-ensemble (12), et que les modules (81) à (86) constituent le sous-ensemble (13). 5 Dispositif selon la revendication 4, caractErlsF en ce qu'il comporte, en interface entre d'une part chacun des circuits intégrés ou modules (71) å (76) ou (81) à (86) constituant les mémoires de trames, et d'autre part les ensembles de conducteurs ou bus (36) ou (37) par lesquels sont acheminées les données lues dans ces mémoires, et (38) par lequel sont acheminées les données à inscrire dans ces mémoires, des multiplexeurs (77), réalisés comme identiques entre eux et différenciés par des bornes d'entrée (50) reliees chacune å un pale positif ou négatif d'alimentation. 6 Dispositif selon la revendication 4, ceractérisé en ce qu'il comporte, en interface entre d'une part chacun des modules de mémoire, et d'autre part les bus (36) ou (37) par lesquels sont acheminées les données lues dans ces mémoires, et (38) de données à inscrire, des multiplexeurs (77), réalisés comme identiques entre eux et différenciés par des éléments de mémoire morte programmable. 7 Dispositif selon la revendication 4, caractérise en ce que chacun des multiplexeurs (77) comporte deux compteurs d'adresse: (88), pour les adresses en inscription, et (89) pour les adresses en lecture, et un circuit de commutation (90) qui, aux moments convenables, fait basculer le bus d'adresse (56) de sa mémoire associée respectivement de l'une à l'autre des adresses des compteurs (88) et (89 > . 8 Dispositif selon la revendication 7, curzssbErtsf en ce que chacun des multiplexeurs (77) comporte des moyens pour retenir les données lues en mémoire, avant de les communiquer au bus (36) ou (37), pendant un nombre variable de périodes de transmission sur ce bus, et parmi ces moyens un registre retardateur (79) comportant plusieurs entrées ou plusieurs sorties commutables.