Brevet FR2625568A1 — publié le 19890707

APPAREIL DE COMMANDE DE TESTEUR AUTOMATIQUE DE CIRCUITS La présente invention concerne un appareil de com- mande pour le test automatique de circuits électroniques. Dans un appareil de test automatique de circuits électroniques, des configurations de test numériques sont enregistrées en mémoire et sont utilisées pour fournir des signaux de test d'entrée qui sont appliqués à des noeuds d'un circuit sous test (ou "CST"), et les signaux de sortie résultants du CST sont comparés avec des signaux de sortie attendus. Un appareil de test peut également comprendre des instruments analogiques tels que des générateurs de signal de haute fréquence et de basse fréquence, destinés à appli- quer des signaux de test analogiques au CST, et des numéri- seurs de haute fréquence et de basse fréquence, ainsi qu'une mémoire de saisie associée, pour numériser et enregistrer les résultats. Dans le but de produire des signaux de commande pour l'appareil de test et de fournir simultanément un grand nombre de bits de données au CST, en synchronisme avec l'ap- plication de signaux d'horloge au CST, à son rythme élevé, on utilise un contrôleur de séquence rapide pour fournir les bits de commande (qu'on appelle également ici "microcode") et des bits de données, en parallèle, à une vitesse élevée. (On appelle "vecteur" le microcode plus des bits de données à une période d'horloge donnée.) Les bits de commande sont contenus dans une mémoire vive (ou "RAM") dans le contrôleur de séquence, qui a par exemple une profondeur de 16 K pour procurer 16 K pas d'instructions auxquels on peut accéder sé- lectivement en appliquant l'adresse appropriée à la RAM sur un bus d'adresse (qu'on appelle souvent un "bus d'état") qui est commandé par un générateur d'adresse dans le contrôleur de séquence. Des bits de commande associés aux divers ins- truments et mémoires de configurations de test pourraient également être placés dans des RAM de microcode respectives, réparties entre des cartes séparées, et auxquelles on accède par le bus d'adresse d'état. Lorsqu'on effectue des tests faisant intervenir un grand nombre de données de test, on rencontre souvent de grands blocs de vecteurs dans lesquels se trouvent des pas séquentiels de données de test à appliquer au circuit sous test, et dans lesquels le microcode ne change pas pendant un grand nombre de périodes d'horloge. De tels vecteurs consti- tuent ce qu'on appelle ici des "vecteurs séquentiels". Lors- qu'il y a des instructions conditionnelles ou des sauts dans le programme de test, le système doit être capable de sauter sélectivement à une adresse d'état qui ne suit pas l'adresse courante; de tels vecteurs constituent ce qu'on appelle des "vecteurs non séquentiels". Du fait du coût des RAM statiques rapides, et du grand nombre de signaux de données qu'on utilise dans certai- nes configurations de test, des données de test sont quelque- fois enregistrées en vrac dans une mémoire de capacité élevée constituée par des RAM dynamiques, plus lentes et moins coû- teuses, qu'on utilise pour transférer des.blocs de données de test, un par un, pour recharger des RAM statiques rapides. Par exemple, le brevet US 4 451 958 décrit un testeur automa- tique de circuits dans lequel de grands blocs de configura- tions de test sont charges dans une première RAM statique, à partir de RAM dynamiques entrelacées, pendant qu'une seconde RAM statique applique des données de test au CST, après quoi les configurations de test sont chargées dans la seconde RAM statique pendant que la première fournit des données de test, et ainsi de suite. Au moment de l'écriture d'un programme de commande pour le système utilisant les RAM dynamiques, pour fournir alternativement des données de test à des RAM stati- ques alternées, le programmeur doit vérifier qu'il n'utilise pas des instructions conditionnelles ou des sauts vers des instructions qui ne se trouvent pas dans le même groupe qui est chargé en une seule fois dans une RAM statique. On a découvert qu'il était possible de simplifier considérablement l'écriture et l'exécution d'un programme de test en utilisant une RAM de données qui enregistre des don- nées de vecteurs non séquentiels (par exemple conditionnels), une mémoire de données séquentielles enregistrant des blocs de données de vecteurs séquentiels, et ayant une capacité supérieure à la RAM de données, et un circuit de commande de séquence de test destiné à diriger sélectivement des données provenant de la RAM de données ou de la mémoire de données séquentielles, vers un dispositif de génération de format, pour appliquer des signaux d'entrée à un circuit sous test. Le programme est écrit comme s'il existait une capacité d'enregistrement profonde à la fois pour le microcode et pour les données dans tous les vecteurs du programme, et comme s'il était possible d'accéder de façon sélective à un vecteur quelconque, par exemple lorsque le programme effectue un saut en présence de vecteurs conditionnels, sans se préoccuper de l'adresse vers laquelle le programme effectue le saut. Un post-processeur qui réexamine le programme identifie des vec- teurs séquentiels et fait la liste des données contenues dans ces vecteurs, pour l'acheminement vers la mémoire séquentiel- le; et il identifie des vecteurs non séquentiels et fait la liste des données contenues dans ces vecteurs, pour l'achemi- nement vers la RAM de données. Pendant le test, on accède de façon sélective aux données contenues dans la RAM de données, jusqu'à l'apparition d'un bloc de vecteurs séquentiels, et à ce moment on accède séquentiellement aux données contenues dans la mémoire de données séquentielles. Dans des modes de réalisation préférés, la RAM de données comprend des RAM statiques, et la mémoire de données séquentielles comprend un ensemble de RAM dynamiques qui sont individuellement plus lentes que les RAM statiques, et qui sont combinées pour procurer un transfert de données rapide; chacune des RAM dynamiques de la mémoire séquentielle est connectée de façon à appliquer à un registre à décalage respectif une information de sortie à plusieurs bits en pa- rallèle, l'information de sortie à plusieurs bits correspon- dant à un seul bit d'un ensemble de vecteurs séquentiels consécutifs, et les informations de sortie série à un seul bit des registres étant fournies en parallèle à vitesse éle- vée, pour former un vecteur séquentiel; l'appareil comprend -un générateur d'adresses de séquence qui applique des adres- ses à un bus d'état, et il existe des première et seconde RAM de microcode dans lesquelles est chargé le microcode pour la RAM de données et pour la mémoire séquentielle. La première RAM de microcode contient des instructions qui in- diquent si les données contenues dans la RAM de données doi- vent être fournies ou non, et qui indiquent les données à fournir; la seconde RAM de microcode contient des instruc- tions qui indiquent si des données doivent être fournies ou non, l'endroit auquel la fourniture des données doit commen- cer, et la préparation pour la fourniture des données; la seconde RAM de microcode est connectée à un décodeur d'ins- truction qui commande la mémoire séquentielle; et il existe une mémoire d'ensemble de caractéristiques temporelles qui enregistre des blocs de données de caractéristiques temporel- les pour des vecteurs séquentiels correspondants. Un aspect de l'invention porte sur un appareil pour la commande rapide de configurations de test numériques dans. un équipement de test automatique, caractérisé en ce qu'il comprend: un premier circuit de mémoire, comprenant une mé- moire vive de données qui enregistre des données de vecteurs non séquentiels, cette RAM de données ayant une première ca- pacité de mémoire; un second circuit de mémoire comprenant une mémoire de données séquentielles qui enregistre des blocs de données de vecteurs séquentiels, cette mémoire séquentiel- le ayant une capacité de mémoire supérieure à la première ca- pacité de mémoire; un générateur de format destiné à recevoir des données provenant de la RAM de données ou de la mémoire de mémoire séquentielle, en utilisant les données pour appli- quer des signaux d'entrée à un circuit sous test; et un con- trôleur de séquence qui commande les premier et second cir- cuits de mémoire pour diriger sélectivement des données vers le générateur de format, à partir de la RAM de données ou de la mémoire de données séquentielles. Un autre aspect de l'invention porte sur un procédé pour réaliser une commande rapide de configurations de test numériques dans un testeur automatique de circuits, caracté- risé en ce que: on prépare une configuration de vecteurs virtuels contenant des vecteurs non séquentiels et des vec- teurs séquentiels; on prépare des instructions pour enregis- trer des données des vecteurs non séquentiels dans une RAM de données d'un premier circuit de mémoire, et pour enregistrer des blocs de données de vecteurs séquentiels dans une mémoire de données séquentielles d'un second circuit de mémoire; on charge les données des vecteurs non séquentiels dans la RAM de données du premier circuit de mémoire; on charge les don- nées des vecteurs séquentiels dans la mémoire de données sé- quentielle du second circuit de mémoire; et on dirige sélec- tivement vers un générateur de format des données qui provien- nent de la RAM de données ou de la mémoire de données séquen- tielle, en vue de l'utilisation par le générateur de format pour appliquer des signaux d'entrée à un circuit sous test. L'invention sera mieux comprise à la lecture de la description détaillée qui va suivre d'un mode de réalisation préféré, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un testeur automatique de circuits conforme à l'invention. La figure 2 est un schéma synoptique d'une mémoire de données séquentielles entrelacées du testeur de la figure 1. La figure 3 est un organigramme qui illustre un procédé de génération de listes de données de vecteurs non séquentiels et séquentiels. La figure 4 est une représentation schématique d'un format de vecteur virtuel pour l'appareil de la figure 1. La figure 5 est un organigramme qui illustre un procédé d'utilisation d'un compilateur dans la mise en oeuvre de l'invention. La figure 6 est un organigramme qui illustre un procédé d'utilisation d'un post-processeur dans la mise en oeuvre de l'invention. Structure En considérant la figure 1, on voit un testeur au- tomatique de circuits 10 qui est destiné à tester un circuit sous test ("CST") 12, qui est connecté électriquement à une tête de test 14. Un ordinateur de test 16 assure la commande d'ensemble de l'appareil, comprenant un contrôleur de sé- quence 18, qui est utilisé pour appliquer simultanément un grand nombre de données au CST 12, en utilisant un premier circuit de mémoire de configurations de test (PRAM) 19, un second circuit de mémoire de configurations de test (SAM) 20, un circuit de mémoire d'ensemble de caractéristiques tempo- relles 130 et un système de génération de format 22. On uti- lise également le contrôleur de séquence 18 pour appliquer des signaux de commande au reste du testeur, par exemple à une horloge pilote 21, à une source analogique de haute fré- quence (HF) 23 et à d'autres instruments (non représentés), en synchronisme avec l'application de signaux d'horloge au CST 12, à son rythme élevé, par exemple 25 MHz. Le testeur 10 comprend également des détecteurs (non représentés) desti- nés à détecter des signaux de sortie du CST 12. Le contrôleur de séquence 18 comprend également un générateur d'adresses 24 qui est connecté à un bus d'adresse d'état à 14 bits, 26, et une RAM de microcode de séquence 28 (16 K par 43 bits), con- tenant les bits de commande pour les signaux de commande pour le testeur et pour le générateur d'adresses 24 du contrôleur de séquence. Le bus d'adresse d'état 26 est connecté à une première RAM de microcode de mémoire 30 (16 K x 8 bits), à une seconde RAM de microcode de mémoire 32 (16 K x 8 bits), à une RAM de microcode d'ensemble de caractéristiques tempo- relles 33 (16 K x 8 bits), à une RAM de microcode analogique HF 34 (16 K x 9 bits), à une RAM de microcode d'horloge 29 (16 K x 9 bits) de l'horloge pilote 21, et à d'autres RAM de microcode dans d'autres instruments (non représentées). Le bus d'adresse d'état 26 contient également un bit de condition qui permet à des événements se produisant dans la source HF 23 et l'horloge 21 d'affecter l'adresse que produit le générateur d'adresses 24 du contrôleur de séquence. Des événements survenant dans le CST 12 peuvent également affecter le générateur d'adresses 24 par l'intermédiaire du système de génération de format 22, du circuit de mémoire de configurations de test 19 ou 20, et du bit de condition dans le but d'adresse d'état 26. Le premier circuit de mémoire de configurations de test 19 est réparti sur dix cartes de circuit, et les compo- sants pour une seule carte de circuit sont représentés sur la figure 1. Le bus d'état 26 est connecté de façon à adresser directement les données de vecteurs conditionnels qui sont enregistrées dans la RAM de données 82 (RAM statique de 16 K par 24 bits). La première RAM de microcode de mémoire 30 est connectée de façon à commander des amplificateursséparateurs de sortie 84. Chaque carte de circuit qui fait partie du cir- cuit 19 comprend la RAM pour huit canaux, chaque canal néces- sitant 3 bits de façon à indiquer le type de signal d'entrée que le système de génération de format 22 doit appliquer à une seule entrée du CST 12. Le second circuit de mémoire de configurations de test 20 est réparti de façon similaire sur dix cartes de cir- cuit, et les composants pour une seule carte de circuit sont représentés sur la figure 1. La seconde RAM de microcode de mémoire 32 est connectée de façon à fournir des instructions à son décodeur d'instruction associé 86, qui est lui-même connecté de façon à appliquer des signaux de commande au cir- cuit de commande/adresse de mémoire 88 et à des amplifica- teurs-séparateurs de sortie 90. Le circuit de commande/ adresse de mémoire 88 utilise des adresses à 25 bits pour adresser une mémoire séquentielle 94, à 24 bits, d'une pro- fondeur de 1 MEG (1 MEG = 1024 K). Parmi les 25 bits d'adres- se, 20 sont nécessaires pour définir un million d'adresses; des bits d'adresse supplémentaires sont prévus pour permettre d'augmenter la profondeur de mémoire jusqu'à 32 MEG, les cinq bits supplémentaires étant utilisés pour procurer une possi- bilité de sélection de page. On peut donner au second circuit de mémoire 20 une configuration dans laquelle il présente en sortie un canal (avec trois'bits indiquant le type), d'une profondeur de huit millions de vecteurs. Le circuit de mémoire d'ensemble de caractéristi- ques temporelles 130 a la môme structure qu'une seule carte du second circuit de mémoire de configurations de test 20. Cependant, les données enregistrées dans le circuit de mémoi- re d'ensemble de configurations de test 130 diffèrent de celles qui sont enregistrées dans le second circuit de mé- moire de configurations de test 20. La mémoire séquentielle 94 du circuit de mémoire d'ensemble de caractéristiques tem- porelles 130 utilise sept de ses 24 bits; les bits restants sont masqués. Les amplificateurs-séparateurs de sortie 90 du circuit de mémoire d'ensemble de caractéristiques tempo- relles 130 sont connectés au système de génération de format 22 par l'intermédiaire du bus de caractéristiques temporelles 132. On utilise les sept bits pour permettre au système de génération de format 22 d'effectuer une commande des caracté- ristiques temporelles, vecteur par vecteur, pour les vecteurs qui sont appliqués au CST 12, sur la base de données prove- nant de la mémoire séquentielle 94 du second circuit de mé- moire; c'est-à-dire qu'on peut changer des caractéristiques temporelles pour chaque vecteur dans un bloc de vecteurs sé- quentiels. L'information de caractéristiques temporelles pour les données contenues dans la RAM de données 82 du premier circuit de mémoire de configurations de test 19 est enregis- trée dans la RAM d'ensemble de caractéristiques temporelles 95 de l'horloge pilote 21. En considérant la figure 2, on voit le circuit de commande/adresse de mémoire 88 et le sous-circuit de mémoire séquentielle 94a, qui assure l'enregistrement d'un seul bit du signal de sortie à 24 bits de la mémoire séquentielle 94 (figure 1). Il y a donc 24 sous-circuits 94a sur un seule carte de circuit. Le circuit de commande d'adresse de mémoire 88 comprend un compteur à 4 bits 98, dont la sortie de report est connectée à l'entrée de report d'un compteur/bascule d'adresses à 16 bits, 100, et à un circuit logique de com- mande de RAM dynamique (ou DRAM) 102. Le signal d'entrée qui est appliqué par le bus 96 au compteur/bascules à 16 bits prépositionne le compteur à une adresse qui correspond à l'adresse pour les données du premier vecteur séquentiel, dans un bloc de vecteurs séquentiels que doit fournir la mé- moire séquentielle 94. Le sous-circuit de mémoire séquentiel- le 94a comprend une DRAM 104 de 64 K par 16 bits (quatre DRAM de 64 K x 4 bits, adressées en parallèle, avec les sorties à 4 bits combinées pour fournir 16 bits), qui est adressée par le compteur/bascules d'adresse 100. Il y a donc dans la DRAM 104 une capacité de mémoire de 1 MEG bits (soit 64 K x 16 bits). Les bornes d'entrée/sortie de données de la DRAM 104 sont connectées à des registres à décalage 106, 108, qui sont connectés en parallèle et sont commandés par le circuit logi- que de commande de DRAM 102, de façon à alterner, pendant le test, entre le mode d'entrée en parallèle à 16 bits et le mode de sortie de données série à 16 bits. Les signaux de sor- tie de données série des registres 106, 108 sont appliqués au sélecteur/bascules de données 110, dont le signal de sortie est appliqué sur la ligne 112, sous la forme d'un seul bit du bus à 24 bits 114, pour être dirigé vers les amplificateurs- séparateurs de sortie 90 (figure 1). Les lignes de commande d'E/S d'écriture et de commande d'E/S-de lecture, 115, 116, du circuit logique de commande de DRAM 102, et les lignes "entrée de données de mémoire" 118 connectées aux registres à décalage 106, 108, sont connectées au bus d'adresse d'ordina- teur de test à 16 bits 78 (figure 1). En retournant à la figure 1, on note que la RAM de microcode de source analogique de haute fréquence, 34, est connectée de façon à appliquer des instructions à son généra- teur d'adresse 72 associé, qui applique des adresses à la RAM de signal 74 (64 K par 20 bits), dans laquelle est chargée une représentation numérique d'un signal analogique; la RAM de signal 74 est connectée de façon à présenter le signal nu- mérisé au convertisseur numérique/analogique (N/A) 76, qui applique un signal analogique au CST 12. L'instrument de source analogique de haute fréquence 23 est donc un généra- teur de signal analogique. Le testeur 10 peut également comprendre un instru- ment de saisie analogique HF, un instrument de saisie analo- gique de basse fréquence et un instrument de source analogi- que de basse fréquence (aucun d'eux n'est représenté), ayant tous des RAM de microcode connectées au bus d'adresse d'état 26. Le générateur d'adresse 72 de la source analogique HF 23 et la RAM de données 82 du premier circuit de mémoire de configurations de test 19 sont également connectées au bus d'ordinateur de test à 16 bits, 78, pour l'entrée de données et la commande par l'ordinateur de test 16, lorsque le sé- quenceur 18 n'effectue pas des opérations de test à grande vitesse. Des registres pipelines (non représentés) sont ré- partis le long du bus d'adresse d'état et dans l'ensemble du testeur 10, le long des chemins allant des RAM de microcode vers des sources de signaux qui sont réellement présentés au CST 12; les registres pipelines font avancer séquentiellement des adresses dans le bus d'adresse de séquence 26, et des adresses et d'autres signaux numériques dans d'autres che- mins. Fonctionnement En considérant la figure 3, on note qu'avant de tester le CST 12, on écrit un programme de commande pour l'appareil 10 comme s'il y avait une capacité de mémoire d'une profondeur de 1 MEG à la fois pour le microcode et les données, dans tous les vecteurs de programme, et comme si on pouvait accéder sélectivement à n'importe quel vecteur, par exemple lorsque le programme effectue un saut en liaison avec des vecteurs conditionnels, indépendamment de l'adresse vers laquelle le programme saute.L'utilisateur écrit ce programme en langage d'utilisateur, en indiquant les configurations numériques qui doivent être appliquées à des broches détermi- nées du CST 12, le moment auquel elles doivent être appli- quées, et la nature des autres signaux et commandes que doi- vent fournir la source analogique de haute fréquence 23 et d'autres instruments. Le programme de commande est ensuite converti en bits de microcode et en bits de configurations de test numériques, dans un compilateur qui travaille comme s'il existait une capacité de mémoire de 1 MEG pour chaque configuration. On appelle "vecteurs virtuels" les bits de microcode et les bits de configurations numériques de test. La figure 4 représente le format de vecteur virtuel. Le com- pilateur construit également une "table séquentielle", comme décrit en détail ci-après. L'information de sortie du compi- lateur comprend également des étiquettes qui indiquent des destinations de transferts. Un post-processeur qui réexamine les vecteurs virtuels et la table séquentielle, fait la liste des données contenues dans les vecteurs séquentiels, pour les acheminer (avec quelques exceptions) vers la mémoire séquen- tielle 94, il fait la liste des données contenues dans les vecteurs non séquentiels, pour les acheminer vers-la RAM de données 82, et il prépare un microcode supplémentaire. Au moment de la génération de la table séquentiel- le, le compilateur examine la configuration de vecteurs vir- tuels, un vecteur à la fois, pour localiser des "disconti- nuités", qui indiquent des vecteurs non séquentiels, dans la configuration de vecteurs de test. Les caractéristiques de vecteurs suivantes identifient des discontinuités: un début d'une configuration; un branchement de la séquence de com- mande (c'est-à-dire des sauts, des appels de sous-programme, etc.); une destination de transfert; et tout canal d'un vec- teur qui fait intervenir une autre source pour ses données (par exemple la source analogique HF 23). Un "numéro de vec- teur" séquentiel est affecté à chaque vecteur virtuel; c'est- à-dire qu'une configuration de n vecteurs aurait n numéros de vecteurs virtuels. Pour chaque bloc de vecteurs séquen- tiels consécutifs, le vecteur initial dans le bloc et le nombre de vecteurs dans le bloc de vecteurs séquentiels sont enregistrés sous la forme d'articles appariés dans la table séquentielle. En considérant la figure 5, on note qu'au moment de la génération de la table séquentielle, une variable de numéro de vecteur ("VNV") est initialisée à -1, une variable de numéro de vecteur de départ ("SVNV") est initialisée à zéro, et la variable de taille de bloc ("TAILLE") est initia- lisée à zéro. VNV est ensuite incrémentée, et le vecteur sui- vant est prélevé. Ce vecteur suivant est contrôlé pour déter- miner s'il s'agit d'un vecteur séquentiel, conformément aux critères de discontinuité indiqués ci-dessus. Dans l'affir- mative, les variables TAILLE et VNV sont incrémentées, et le vecteur suivant est prélevé. S'il ne s'agit pas d'un vecteur séquentiel, on détermine si ce vecteur est le premier vecteur non séquentiel faisant suite à un bloc de vecteurs séquentiels (TAILLE différente de zéro), ou s'il se trouve à l'intérieur d'un bloc de vecteurs non séquentiels (TAILLE égale à zéro). Dans le premier cas, les valeurs courantes des variables SVNV et TAILLE sont inscrites dans la table séquentielle, et la variable TAILLE est restaurée à zéro de façon à pouvoir être utilisée pour le comptage du bloc suivant de vecteurs séquentiels. Dans le second cas, ces étapes sont sautées. La variable SVNV est ensuite fixée égale à VNV, VNV est incré- mentée,et le vecteur suivant est prélevé. Lorsqu'il n'y a plus de vecteurs virtuels, la ta- ble séquentielle est triée en ordre ascendant des vecteurs, tous les articles d'une taille inférieure à 23 vecteurs ("fragments séquentiels") sont supprimés, et tous les blocs contigus éventuels sont fusionnés. Les blocs de vecteurs sé- quentiels d'une longueur supérieure à 23 vecteurs sont donc décrits directement dans la table séquentielle résultante, et les blocs restants de vecteurs non séquentiels et de fragments séquentiels peuvent être déduits des trous dans la table. On se base sur cette table pour décomposer la composition vir- tuelle pour obtenir ses composantes. En plus de la génération des vecteurs virtuels et de la table séquentielle, le compilateur établit également des tables de symboles qu'on utilise pour résoudre les cas de transferts (par exemple des sauts ou des branchements condi- tionnels) dans la configuration de vecteurs virtuels. Les ta- bles de symboles qui sont produites comprennent une table de destinations, qui enregistre des vecteurs qui sont des desti- nations pour des transferts, et une table de transferts de vecteurs, qui enregistre des vecteurs qui contiennent des transferts. En considérant la figure 6, on voit le procédé de décomposition de configurations qu'utilise le post-processeur pour faire la liste de données de blocs de vecteurs séquen- tiels à enregistrer dans la mémoire séquentielle 94, et pour faire la liste de blocs de données non séquentielles et de fragments séquentiels dans la RAM de données 82 (on appelle ces derniers blocs des "blocs non séquentiels"). Une variable VNV et une variable de numéro d'état ("numéro d'état") sont tout d'abord initialisées à zéro, et un pointeur est fixé sur le premier article dans la table séquentielle. La configura- tion virtuelle est traitée bloc par bloc, les blocs non sé- quentiels étant traités différemment des blocs séquentiels. La variable VNV est tout d'abord comparée au premier numéro de vecteur virtuel de départ qui est identifié par le poin- * teur de table séquentielle. S'ils ne sont pas identiques, le vecteur virtuel fait partie d'un bloc non séquentiel; dans le cas contraire, le vecteur virtuel est le premier vecteur dans un bloc séquentiel. En considérant en premier le traitement des blocs non séquentiels, on note que le nombre de vecteurs dans le bloc non séquentiel présent est calculé en soustrayant VNV soit du numéro de vecteur de départ du bloc séquentiel sui- vant (prélevé dans la table séquentielle), soit de la fin de la configuration (si ce vecteur apparait après le bloc sé- quentiel final). A chaque vecteur dans le bloc non séquentiel est affecté un numéro d'état consécutif (lié aux adresses d'état qui apparaissent sur le bus d'adresse d'état 26), et les données du vecteur sont ensuite transférées vers le train de sortie pour être enregistrées dans la RAM de données 82, en modifiant les tables de symboles pour compenser la compres- sion de la taille de la configuration de vecteur virtuel. De plus, le second microcode de mémoire (prévu pour l'enregistre- ment dans la RAM de microcode 32) émet une instruction "Pas d' opération" pour chaque numéro d'état de ce bloc non sé- quentiel. VNV et le numéro d'état sont ensuite augmentés de la taille du bloc non séquentiel, et le vecteur suivant est prélevé. En ce qui concerne le traitement de blocs séquen- tiels, on dresse la liste des 18 premiers vecteurs du bloc séquentiel, pour les placer dans la RAM de microcode 30 et dans la RAM-de données 82, et on affecte à ces vecteurs les 18 numéros d'état suivants. (Les données de certains vecteurs séquentiels sont donc enregistrées dans la RAM de données 82 avec les données de vecteurs non séquentiels). On détermine une adresse de vecteur séquentiel (utilisée pour adresser la mémoire séquentielle 94, et comprenant 25 bits parmi les- quels les 4 inférieurs sont prépositionnés à zéro), pour l'enregistrement en tant que microcode SAM dans la seconde RAM de microcode de mémoire 32, à des adresses d'état qui correspondent aux trois premiers numéros d'état du groupe de 18 qu'on vient de mentionner. On détermine ensuite les vec- teurs restants du bloc séquentiel pour l'enregistrement dans la mémoire séquentielle 94, et on leur affecte des adresses de vecteurs séquentiels consécutives respectives. On calcule le nombre total de vecteurs séquentiels dans le bloc à exécuter, provenant de la mémoire à accès séquentiel 94, et on l'utilise pour déterminer les variables (x, y et rem) du microcode de "partie d'attaque de SAM" (pour la RAM de micro- code 29), qu'on utilise pour permettre au contrôleur de sé- quence 18 de mesurer le temps pendant que la mémoire séquen- tielle 94 fournit des données séquentielles. La partie d'at- taque de SAM est constituée par le microcode suivant, dans lequel "setloop x" fait partie des 18 premiers vecteurs: setloop x L1: setloop y L2: endloop-L 2 endloop L1 setloop rem L3: endloop L3, le nombre de vecteurs exécutés à partir de SAM étant donné par la formule suivante: Nombre de vecteurs SAM = x * (y+l) + rem + 2 La partie d'attaque de SAM utilise des boucles em- boitées de façon à diminuer la taille des compteurs nécessai- res pour la mesure du temps par le contrôleur de séquence 18. Apres que le bloc de vecteurs séquentiels a été traité, VNV est incrémentée de la taille du bloc séquentiel, le pointeur de table séquentielle est avancé jusqu'à l'arti- cle suivant de la table séquentielle, et'le vecteur suivant est prélevé. Cette procédure se poursuit jusqu'à ce qu'il ne reste plus de blocs de vecteurs dans la configuration de vec- teurs virtuels. Le post-processeur prépare également le mi- crocode nécessaire pour accomplir l'acheminement sélectif de configurations de test à partir de la RAM de données 82 et de la mémoire séquentielle 94, comprenant les 8 bits de mi- crocode pour le premier circuit de mémoire de configurations de test 19 et les 8 bits de microcode pour le second circuit de mémoire de configurations de test 20. Le microcode con- cernant des transferts est déterminé pour être enregistré dans la RAM de microcode de séquence 28. Le programme compilé et traité est prêt pour être chargé dans le matériel 10 ap- proprié. En se référant à la figure 1, on note que les RAM de microcode 28, 29, 30, 32, 33, 34 sont chargées avec leurs instructions de microcode respectives, tandis que la RAM de données 82 et lés DRAM 104 sont chargées avec leurs configu- rations de test numériques, le tout s'effectuant sous la commande de l'ordinateur de test 16, par le bus d'ordinateur 78. Dans le chargement dans la RAM de données 82 et les di- verses RAM de microcode, les adresses d'état sont différentes des numéros d'état qui sont affectés par le post-processeur, mais les positions relatives restent les mêmes; ceci permet le chargement d'un ensemble de programmes de test qui ont été. post-traités à des moments différents. Les données de test qui se trouvent dans le premier circuit de mémoire de confi- gurations de test 19 sont simplement chargées en parallèle dans la RAM de données 82 (par l'intermédiaire de moyens non représentés), pendant que des adresses sont appliquées à cette mémoire. En considérant la figure 2, on note que les données de test qui sont chargées dans les DRAM 104 sont tout d'abord transmises aux registres à décalage 106 et 108 par les lignes d'entrée de données de mémoire 118, après quoi elles sont chargées 16 bits à la fois dans les DRAM 104, aux adresses respectives. Un registre à décalage 106 ou 108 re- çoit des données d'entrée série, pendant que l'autre fournit 16 bits en parallèle à la DRAM 104, les adresses respectives étant fournies par le compteur/bascules d'adresse à 16 bits 100. Ensuite, l'autre registre 106 ou 108 reçoit les données en série pendant que le premier les fournit en parallèle, et ainsi de suite. Comme il ressort de l'explication du fonction- nement de la mémoire séquentielle 94, les 24 bits de données d'un seul vecteur séquentiel sont réparties dans chacun des 24 sous-circuits de mémoire séquentielle 94a. Le microcode qui est enregistré dans la première RAM de microcode 30 indique que des données doivent être fournies par une adresse spécifique qui est transmise à la RAM de données 82 par le bus d'état 26, ou bien il indique que la RAM de données 82 ne doit pas fournir de données. Le micro- code qui est enregistré dans la seconde RAM de microcode 32 et celui qui est enregistré dans la RAM de microcode d'ensem- ble de caractéristiques temporelles 33 comprennent des ins- tructions qui indiquent si des données doivent être fournies ou non, l'emplacement à partir duquel des données doivent être fournies, et la préparation pour la fourniture de don- nées. Comme il n'y a que huit bits de microcode dans les RAM de microcode 32, 33, on utilise trois adresses de microcode consécutives pour indiquer l'adresse de début dans la mémoire séquentielle 94. (21 des bits d'adresse proviennent de sept bits de trois instructions de microcode à huit bits consécu- tives; les quatre bits restants de l'adresse à 25 bits sont prépositionnés à zéro.) Pendant le test à grande vitesse sous la commande du contrôleur de séquence 18, des adresses que le générateur d'adresses 24 applique au bus d'état 26 provoquent l'applica- tion d'instructions aux instruments, à partir de leurs RAM de microcode associées, en synchronisme avec l'application de données au CST 12, à son rythme d'horloge. Les adresses qui sont appliquées au bus d'état 26 provoquent également l'application au système de génération de format 22, par le bus de vecteur 85, des configurations de test numériques sé- lectionnées qui sont enregistrées dans la RAM de données 82 et dans la mémoire séquentielle 94. L'horloge pilote 21 rem- plit une fonction d'horloge programmable pour l'appareil 10. La source analogique de haute fréquence 23 peut affecter les adresses que produit le générateur d'adresses 24 du contrô- leur de séquence, par le bit de condition dans le bus d'adresse d'état 26. Des événements se produisant dans le CST 12 peuvent également affecter les adresses que produit le générateur d'adresses de séquence 24, par l'intermédiaire du système de génération de format 22. Le tableau en annexe présente une liste indiquant des adresses d'état sur le bus d'adresse d'état 26, et des conditions associées pendant un exemple d'opération compre- nant à la fois des vecteurs non séquentiels et des vecteurs séquentiels. Pendant une opération initiale, on doit appli- quer un grand bloc de vecteurs non séquentiels. Les données sont donc fournies par la RAM de données 82, pendant que la mémoire séquentielle 94 reste inactive. A la première période d'horloge, c'est-à-dire celle qui est associée à l'adresse d'état zéro, le microcode contenu dans la première RAM de microcode 30 indique que le premier circuit de mémoire 19 doit fournir des données, et le microcode qui est contenu dans la seconde RAM de microcode 32 indique qu'il ne doit pas y avoir d'opération pour le second circuit de mémoire 20. La même opération a lieu pour les 101 pas suivants, corres- pondant aux adresses d'état 1-101. La structure de matériel de type pipeline dans le premier circuit de mémoire 19 éta- blit sept périodes d'horloge depuis l'instant auquel l'adres- se d'état indiquant la fourniture de données est appliquée sur le bus 26, jusqu'à l'instant auquel les données corres- pondantes sont appliquées sur le bus de vecteur 85. Une in- formation d'ensemble de caractéristiques temporelles (indi- quant par exemple l'instant précis dans une période d'horlo- ge auquel des fronts de signaux d'entrée appliqués au CST 12 doivent apparaître) est également fournie par la RAM de mi- crocode 95, de 16 K de profondeur, qui fait partie de l'hor- loge pilote 21. Le début d'un bloc de vecteurs séquentiels dans le programme d'utilisateur correspond à l'adresse d'état 102 pour la seconde mémoire 20 et à l'adresse d'état 120 pour la première mémoire 19, du fait qu'il faut 25 périodes d'horlo- ge à la mémoire séquentielle 94 pour commencer à fournir des données au bus de vecteur 85, et qu'il faut seulement sept périodes d'horloge pour la RAM de données 82, comme indiqué ci-dessus. Les adresses d'état 102- 104 font apparaître 21 des 25 bits identifiant l'adresse de début des données dans la mémoire séquentielle 94, sept bits à la fois, dans trois périodes d'horloge différentes; le chargement de la troisiè- me instruction provoque le prépositionnement à zéro des quatre bits inférieurs de l'adresse à 25 bits précitée. Pen- dant les 18 périodes d'horloge correspondant aux adresses d'état 102-119, le premier circuit de mémoire 19 continue à fournir des données au bus de vecteur 85, tandis que le se- cond circuit de mémoire 20 se prépare à recevoir des données a partir de lui. A l'adresse d'état 120, les instructions de microcode qui sont contenues dans la RAM de microcode 30 in- diquent a la RAM de données 82 de cesser de fournir des don- nées; a cause du pipeline de sept périodes d'horloge, les données présentes sur le bus de vecteur 85 continuent à être reçues a partir du premier circuit de mémoire 19 pendant sept périodes d'horloge supplémentaires. A partir de l'adresse d'état 127, les données pro- venant du second circuit de mémoire 20 sont appliquées au bus de vecteur 85, aux RAM dynamiques 104 qui fournissent des données par l'intermédiaire des registres à décalage 106, 108, au sélecteur/bascules de données 110 et aux ampli- ficateurs-séparateurs de sortie 90. Dans cette opération, l'adresse initiale dans le compteur/bascules d'adresse 100 est fixée par des instructions qui proviennent du décodeur d'instruction 86 par l'intermédiaire du bus 96; il s'agit de la première adresse de données à fournir dans un bloc de données séquentielles. Le compteur à quatre bits 98 compte de façon répétée 16 impulsions d'horloge et il applique son impulsion de sortie de report au compteur/bascules d'adresse à 16 bits 100 et au circuit logique de commande de DRAM 102, à chaque compte de 16. Le compteur/bascules d'adresse 100 incrémente l'adresse que ses lignes de sortie appliquent à la DRAM 104, à la réception de chaque impulsion de sortie de report provenant du compteur 98. A chaque impulsion de sor' tie de report, un mot de 16 bits est lu dans la DRAM 104 et est chargé dans le registre à décalage 106 ou le registre à décalage 108; ce mot à 16 bits représente les données d'un seul bit de seize vecteurs consécutifs, à seize périodes d'horloge consécutives. Le mot à 16 bits du registre à déca- lage qui ne reçoit pas un signal d'entrée est émis en série vers le sélecteur/bascules de données 110. A l'impulsion de sortie de report suivante, le registre mentionné en dernier reçoit le mot à 16 bits en parallèle, tandis que l'autre re- gistre fournit son mot à 16 bits, en série, au sélecteur/ bascules de données 110. Le signal de sortie présent sur la ligne 112 consiste en un seul bit, et les bits qui provien- nent des 23 autres sous-circuits de mémoire séquentielle 94a sont appliqués à l'amplificateur-séparateur de sortie 90, dans lequel ils sont combinés pour appliquer un mot à 24 bits au bus de vecteur 85. Simultanément, le circuit de mé- moire d'ensemble de caractéristiques temporelles 90 applique de façon similaire l'information d'ensemble de caractéristi- ques temporelles au bus d'ensemble de caractéristiques tem- porelles 132. Alors que les RAM dynamiques 104 sont lues à une cadence qui est inférieure à celle de la lecture des RAM statiques 82, chacun des 24 sélecteurs/bascules de données applique son signal de sortie à une vitesse élevée sur sa ligne 112 du bus à 24 bits 114, pour la transmission aux amplificateurs-séparateurs 90. De cette manière, on utilise les RAM dynamiques, moins comteuses, pour fournir à une vitesse élevée des blocs de données de vecteurs séquentiels. Pendant que le bloc de vecteurs séquentiels est appliqué au bus de vecteur 85 et que les données de caracté- ristiques temporelles sont appliquées au bus de caractéris- tiques temporelles 132, les adresses d'état 127-131 appa- raissent sur le bus d'adresse d'état 26, du fait de l'opéra- tion en boucles emboîtées de la partie d'attaque de SAM du bloc utilisé pour la mesure du temps par le contrôleur de sé- quence 18. Sept périodes d'horloge avant la fin du bloc de vecteurs séquentiels, la nouvelle adresse d'état 132 est ap- pliquée sur le bus d'adresse d'état 26; l'instruction de mi- crocode correspondante dans la RAM de microcode 30 indique au premier circuit de mémoire 19 de commencer à fournir des données, et l'instruction de microcode dans la RAM de micro- code 32 indique au circuit de mémoire 20 de cesser de fournir des données. Le circuit de mémoire 20 continue à appliquer des données aux bus 85 pendant sept périodes d'horloge sup- plémentaires. Il va de soi que de nombreuses modifications peu- vent être apportées à l'appareil et au procédé décrits et représentés, sans sortir du cadre de l'invention. Un R z C Z Z W b Z W N B C >mO > NHMt>cJz m | Clu Cvvc zc u (n q:m: (nr:F4 ta ticn tqaEO X qrc7m "| u] tXn cn) 0 I r o...., a*,PHllHlw,HP... .O dOCf_ 1 8tRl ' W N 1- 0 eD 0 vJ a UW b (J) N 1- 0 \0 a> _l MW N,_ e tO HtO He O z gO O g Z o ' oo > l 1t 1 'Ln*Vi cn P til Cg C M 2 W C Z W ffi M O I I.... " IS HI,, IJiJLawJiItJ H H O O O O O O OaOILM H C7H eJw,- tH Do tH tOtGU.J CXI: '1t NI gN g i B B 2 >B B Z c IVI 0M M '* 0 ' 0 ' z MMiM Mi M l 3i m H VIH M-IHM n CLn MnCfl cni M 5d MmdZO I c ctI I zt-Jt-J c r,n Zn Z tMG M Cr 0i HW tq m Pi H e ettt Het H t d HO Mi Md w d M t OM 0W euti ro oo u * *O0I -Z(INOD b'n-q- M TT SINNOgINNO SaaNMO -A-Daa Sa".I1 NYHd NOILkdadO,.a SYdSaG MINano. 6úE -Moi MI %I saaNNoa (SaHfROG Saa WS NOIId0,dO.a SYdSaG HINnOO EIT uINHNOfoHaOOd t M " t LET mmd vu Eaxvd M" *. 9ET -[zd unOd saI *M St -rISSZDmN LNOS *.. ={ETI 1 Y1 .Lc SUR tlM M S MN S úCI SEEa sassauSSHV L) sHHNNoa saa WYS NOIIYUdO,Q SYd Saa UINH1Oa ZET UOS.DSA SC Sng na.ySr. mWYHd. -LYa.-,i ufl3.VSIaI-n- S3SNNOCG Sa sHDOS NOILDfnISNI NOILDHIInSNI assauHYv aaOo SC 3HdL (aTns) SXSNNY REVENDICATIONS 1. Appareil pour la commande rapide de configura- tions de test numériques dans un équipement de test automa- tique, caractérisé en ce qu'il comprend: un premier circuit de mémoire (19), comprenant une mémoire vive (RAM) de don- nées (82) qui enregistre des données de vecteurs non séquen- tiels, cette RAM de données ayant une première capacité de mémoire; un second circuit de mémoire (20) comprenant une mémoire de données séquentielle (94) qui enregistre des blocs de données de vecteurs séquentiels, cette mémoire séquentiel- le ayant une capacité de mémoire supérieure à la première ca- pacité de mémoire; un générateur de format (22) destiné à re- cevoir des données provenant de la RAM de données (82) ou de la mémoire de mémoire séquentielle (94), et utilisant les données pour appliquer des signaux d'entrée à un circuit sous test (12); et un contrôleur de séquence (18) qui commande les premier et second circuits de mémoire (19, 20) pour diriger sélectivement des données vers le générateur de format (12), à partir de la RAM de données (82) ou de la mémoire de don- nées séquentielle (94). 2. Appareil selon la revendication 1, caractérisé en ce que la RAM de données (82) comprend des RAM statiques, et la mémoire de données séquentielle (94) comprend un en- semble de RAM dynamiques (104) qui sont individuellement plus lentes que les RAM statiques, ces RAM dynamiques ayant des signaux de sortie qui sont combinés pour réaliser un transfert de données rapide. 3. Appareil selon la revendication 2, caractérisé en ce que la mémoire séquentielle (94) comprend des registres à décalage (106, 108) qui sont connectés de façon à recevoir un signal de sortie en parallèle à plusieurs bits provenant de l'une respective des mémoires dynamiques (104), et à four- nir un signal de sortie série de registre à décalage; chacune des RAM dynamiques (104) fournit un mot à plusieurs bits qui correspond à un seul bit de données d'un ensemble de vecteurs séquentiels consécutifs; et la RAM de données (82) contient des données de certains vecteurs séquentiels, avant les blocs précités, pour permettre de préparer les RAM dynamiques (104) pour fournir des données à une vitesse élevée. 4. Appareil selon la revendication 1, caractérisé en ce que le contrôleur de séquence (18) comprend un généra- teur d'adresse de séquence (24); le premier circuit de mé- moire (19) comprend une première RAM de microcode (30) dans laquelle est chargé un microcode pour la première mémoire, et qui est connectéede façon à recevoir des adresses par le bus d'adresse d'état (26), ce microcode pour la première mé- moire comprenant des instructions qui indiquent de fournir ou de ne pas fournir des données contenues dans la RAM de données (82); le second circuit de mémoire (20) comprend une seconde RAM de microcode (32) dans laquelle est chargé un microcode pour la seconde mémoire, et qui est connectée de façon à recevoir des adresses provenant du bus d'adresse d'état (26), ce microcode pour la seconde mémoire contenant des instructions qui indiquent de fournir ou de ne pas four- nir des données, l'emplacement à partir duquel des données doivent être fournies, et la préparation pour la fourniture de données; un décodeur d'instruction (86) qui est connecté de façon à recevoir des instructions provenant de la secon- de RAM de microcode (94), un circuit d'adresse/commande de mémoire (88) et des amplificateurs-séparateurs de sortie (90) pour la mémoire de données séquentielle (94), commandés par le décodeur (86); et il existe en outre un bus d'adresse d'état (26) qui est connecté au générateur d'adresse de sé- quence (24). 5. Appareil selon la revendication 1, caractérisé en ce qu'il comprend en outre une mémoire d'ensemble de ca- ractéristiques temporelles (95) qui est destinée à enregis- trer des blocs de données de caractéristiques temporelles correspondant aux blocs de données de vecteurs séquentiels; et cette mémoire d'ensemble de caractéristiques temporelles (95) fournit des données de caractéristiques temporelles au générateur de format (22). 6. Procédé pour réaliser une commande rapide de configurations de test numériques dans un testeur automati- que de circuits (10), caractérisé en ce que: on prépare une configuration de vecteurs virtuels contenant des vecteurs non séquentiels et des vecteurs séquentiels; on prépare des instructions pour enregistrer des données des vecteurs non séquentiels dans une RAM de données (82) d'un premier cir- cuit de mémoire (19), et pour enregistrer des blocs de don- nées de vecteurs séquentiels dans une mémoire de données séquentielle (94) d'un second circuit de mémoire (20); on charge les données des vecteurs non séquentiels dans la RAM de données (82) du premier circuit de mémoire(19); on charge les données des vecteurs séquentiels dans la mémoire de don- nées séquentielle (94) du second circuit de mémoire (20); et on dirige sélectivement vers un générateur de format (22) des données qui proviennent de la RAM de données (82) ou de la mémoire de données séquentielle (94), en vue de l'utilisa- tion par le générateur de format pour appliquer des signaux d'entrée à un circuit sous test (12) 7. Procédé selon la revendication 6, caractérisé en ce qu'il comprend en outre les opérations suivantes: on prépare des premier et second microcodes pour les premier et second circuits de mémoire (19, 20), de façon que des données soient respectivement fournies par la RAM de données (82) ou par la mémoire de données séquentielle (94), sous l'effet d'adresses présentes sur un bus d'état (26) du testeur auto- matique de circuits (10); et on charge le premier microcode dans une première RAM de microcode (30) dans le premier cir- cuit de mémoire (19) et on charge le second microcode dans une seconde RAM de microcode (32) dans le second circuit de mémoire (20). 8. Procédé selon la revendication 6, caractérisé en ce que la RAM de données (82) comprend des RAM statiques; la mémoire de données séquentielle (94) comprend un ensemble de RAM dynamiques (104) qui sont individuellement plus len- tes que les RAM statiques; la fourniture des données à par- tir de la mémoire de données séquentielle (94) comprend la combinaison des signaux de sortie des RAM dynamiques (104) pour réaliser un transfert de données rapide appliquant à des registres à décalage (106, 108) des mots à plusieurs bits des RAM dynamiques (104), l'émission des mots à plu- sieurs bits, un bit à la fois, et la combinaison des signaux de sortie en série par bit des registres à décalage (106, 108), pour obtenir à une vitesse élevée des mots de sortie à plusieurs bits; chaque RAM dynamique (104) est associée à une paire des registres à décalage précités (106, 108), un registre de chaque paire recevant des mots à plusieurs bits pendant que l'autre fonctionne en émission, et inversement; et en ce qu'il comprend en outre l'opération qui consiste à charger des données de certains vecteurs séquentiels avant des blocs de données séquentielles enregistrés dans la mé- moire séquentielle (94), pour permettre de préparer les RAM dynamiques (104) à fournir des données à une vitesse élevée, cette opération de chargement de données de vecteurs séquen- tiels comprenant la génération d'une adresse de départ dans les RAM dynamiques (104), pour le début d'un bloc de données séquentielles, et l'opération de génération comprenant la combinaison de parties de l'adresse de départ enregistrée à des adresses consécutives d'une RAM de microcode (32) qui est adressée par un bus d'adresse d'état (26). 9. Procédé selon la revendication 6, caractérisé en ce que la préparation d'instructions comprend la généra- tion d'une table séquentielle représentative de blocs des vecteurs séquentiels, et chaque article de cette table cor- respond à un bloc de vecteurs séquentiels consécutifs. 10. Procédé selon la revendication 9, caractérisé en ce que l'opération de génération d'une table séquentielle comprend en outre les opérations suivantes: on incorpore dans chaque article de la table séquentielle un vecteur sé- quentiel initial qui correspond au premier vecteur du bloc, et un nombre de taille représentatif du nombre de vecteurs séquentiels dans le bloc; on prélève un vecteur dans la con- figuration de vecteurs virtuels; on détermine si ce vecteur est un vecteur non séquentiel ou un vecteur séquentiel; on incrémente le nombre de taille si le vecteur est un vecteur séquentiel; et on sauvegarde le nombre de taille si de vec- teur est un vecteur non séquentiel et est le premier vecteur non séquentiel après un vecteur séquentiel; et en ce qu'il comprend en outre les opérations suivantes: on enregistre des blocs de données de caractéristiques temporelles dans. une mémoire d'ensemble de caractéristiques temporelles (95), ces blocs de données de caractéristiques temporelles corres- pondant aux blocs de données de vecteurs séquentiels; on applique les données de caractéristiques temporelles au gé- nérateur de format (22), lorsqu'on dirige sélectivement des données vers le générateur de format à partir de la mémoire de données séquentielle (94); et les instructions de prépa- ration comprennent la décomposition de la configuration de vecteurs virtuels en blocs séquentiels et en blocs non sé- quentiels, par l'utilisation de la table séquentielle, cette décomposition comprenant l'affectation de numéros d'état à des vecteurs dans des blocs non séquentiels, ces numéros d'état correspondant à des adresses d'état qui sont appli- quées sur un bus d'état (26) du testeur automatique (10).