Brevet FR2635412A1 — publié le 19900216

La présente invention se rapporte à un dispositif à semiconducteur sur pastille maltresse, et plus particulièrement à un dispositif à semiconducteur sur pastille maçtresse sans bordure dans lequel des structures de cellules de base indépendantes sont formées à travers toute la surface de la pastille afin de permettre de choisir arbitrairement la dimension de la puce maîtresse. Généralement, un dispositif à semiconducteur sur pastille maîtresse ou à réseaux de grilles dites portes est constitué de manière à ce que les éléments de base tels que des transistors et analogues soient disposés suivant une configuration régulière sur la puce mattresse de dimensions données, si bien que la personnalisation peut être effectuée par l'adjonction d' interconnexions. La puce mattresse à réseaux de portes classique 2 telle que représentée sur la figure 2 présente généralement une région de formation de circuits logiques interne 3 comprenant une région de réseaux cellulaires centrale 5 et une région de cellules d'entrée/sortie périphérique 6; et une région de formation de plots de connexion 4 contenant une pluralité de plots de connexion 7 autour de la région de cellules d'entrée/sortie 6, ladite puce maltresse 2 ayant été normalisée suivant une dimension fixe. Cependant, la taille ou surface de la puce mattresse est déterminée par le nombre de portes qu'elle contient, et, en conséquence, le fournisseur de dispositifs à semiconducteur a été contraint d'adapter sa fabrication et de préparer différentes catégories de pastilles maltresses en fonction du nombre de portes conformément aux divers besoins du client. De plus, le dispositif à semiconducteur est fabriqué par le processus d'lnterconnexion sur des réseaux de portes de dimensions identiques ou supérieures à celles requises pour les produits personnalisés spécifiques. Ainsi, les réseaux de portes classiques sont standardisés et, en conséquence, la conception permettant d'atteindre une taille de puce optimale est trop complexe pour satisfaire les besoins du client: à ceci vient s'ajouter un autre désavantage, à savoir que la production et le contrôle des produits doivent être réalisés séparément pour chaque taille individuelle. En outre, étant donné qu'il n'est possible d'utiliser que le nombre limité de portes prévues dans la puce standardisée, la liberté de conception des circuits s'en trouve réduite. La présente invention vise donc à surmonter les inconvénients de la technologie classique. La présente invention a pour objet de fournir un dispositif à semiconducteur sur pastille maltresse sans bordure dans lequel une taille souhaitée de la puce maXtresse peut être déterminée arbitrairement en fonction des Instructions du client. La présente invention a également pour objet de fournir un dispositif à semiconducteur sur puce mattresse sans bordure dans lequel le processus de production et le contrôle des produits correspondant aux puces maltresses de dimensions diverses sont simplifiés. Une puce maftresse sans bordure conformément à la présente invention comprend une pluralité de régions de puits indépendantes d'un premier type de conduction, disposées en rangées sur toute la surface de la pastille à semiconducteur, et une pluralité de régions Intermédiaires d'un second type de conduction disposées en rangées entre des régions de puits indépendantes adjacentes. Dans les régions de puits indépendantes du premier type de conduction est disposée une pluralité de groupes de transistors MOS du second type de conduction suivant des rangées, et des régions de diffusion du premier type de conduction sont disposées de chaque côté du groupe de transistor MOS du second type de conduction respectif.De plus, les réglons intermédiaires du second type de conduction comprennent une pluralité de groupes de transistors MOS du premier type de conduction alignés suivant des rangées en correspondance desdits groupes de transistors MOS du second type de conduction. De chaque côté des groupes de transistors MOS du premier type de conduction respectifs, une pluralité de régions de diffusion du second type de conduction sont également formées. Au moins deux groupes de transistors de type différent et un certain nombre de réglons de diffusion dans les régions de puits indépendantes respectives et les régions intermédiaires respectives disposés sur toute la surface de la pastille suivant une configuration de matrice constituent une cellule de base indépendante et, de cette manière, les groupes principaux de transistors devant constituer une puce maltresse seront électriquement stables même si certaines régions de transistors sont partagées le long de lignes d'incision pendant le processus de séparation de pastille final. En conséquence, conformément à la présente invention, l'adjonction de couches programmables par un processus d'interconnexion multicouche sur la pastille précitée contenant plusieurs cellules de base sans prédétermination de lignes d'incision pour la réalisation d'un circuit d'application particulière permet de déterminer librement les dimensions de la puce maltresse suivant la grandeur souhaitée. Les objets précités et d'autres avantages de la présente invention ressortiront plus clairement de la description détaillée du mode de réalisation préféré de la présente invention, faite er référence aux dessins annexés sur lesquels: La figure 1 est une vue en plan de la pastille à réseaux de portes classique; La figure 2 représente une vue agrandie de la constitution de la puce maltresse å réseaux de portes classique; La figure 3 est une vue en plan de la pastille mattresse & réseaux de portes selon la présente invention; La figure 4 est une vue en plan agrandie de la partie A de la figure 3; La figure 5 est une vue en plan de la pastille maltresse à réseaux de portes illustrant un état après formation de la puce maltresse selon la présente invention; et La figure 6 est une vue en plan agrandie de la partie S de la figure 5. La figure 3 est une vue en plan de la pastille mattresse 8 réseaux de portes 1 selon la présente invention et la figure 4 est une vue en plan agrandie de la partie A de la figure 3. Sur la figure 4, la référence numérique 10 désigne la cellule de base du réseau de portes de type CMOS selon la présente invention, qui comprend une région de puits indépendante 20 et une région intermédiaire 30 disposée entre la région de puits indépendante 20 et une autre région de puits Indépendante de la cellule de base adjacente dans le sens de la colonne. La région de puits indépendante 20 est constituée par un matériau conducteur (dénommé ci-après "un premier matériau conducteur") différent du matériau d'une pastille à semiconducteur (dénommé cl-après un second matériau conducteur"), et est formée soit par dopage d'une impureté de type p dans une pastille à semiconducteur de type n, soit par dopage d'une Impureté de type n dans une pastille à semiconducteur de type p. Dans la région de puits de type p, au moins deux groupes de transistors MOS à canal n 21 sont prévus dans le sens de la rangée. Un groupe desdits groupes de transistors MOS à canal n 21 se compose d'une paire de transistors MOS à canal n comportant deux trajets de courant reliés en série et deux bornes de porte disposées en parallèle l'une par rapport à l'autre dans le sens de la rangée: la paire de transistors MOS à canal n 21 est formée de la manière suivante: une première région de type n+, une première borne de porte au silicium, une seconde région de type n+, une seconde borne de porte au silicium et une troisième région de type n+. La seconde région de type n+ sert de région de drain pour l'un des deux transistors MOS à canal n, et en même temps, sert de région de source pour le second des deux transistors MOS à canal n. De plus, la région de puits de type p 20 comporte trois régions de diffusion de type p+ 22 disposées de chaque côté des groupes de transistors MOS à canal n respectifs. Comme mentionné ci-dessus, la région Intermédiaire 30 est prévue entre les régions de puits indépendantes qui sont disposées sur une pastille à semiconducteur de type n (ou une pastille à semiconducteur de type p) dans le sens de la colonne. Dans le cas ou la région intermédiaire 30 est constituée par un matériau de type n, la région 30 comporte au moins deux groupes des transistors MOS à canal p disposés dans le sens de la rangée, de telle manière que les groupes de transistors MOS à canal p 31 soient disposés en regard d'au moins deux groupes des transistors MOS à canal n 21 dans la région de puits indépendante 20. Un groupe des transistors MOS à canal p 31 se compose d'une paire de transistors MOS & canal p ayant deux trajets de courant reliés en série et deux bornes de porte disposées en parallèle l'une par rapport à l'autre dans le sens de la rangée, et les groupes de transistors MOS à canal p 31 sont également disposés sous la forme d'une première région de type p+, d'une première borne de porte au silicium, d'une seconde région de type p+, d'une seconde borne de porte au silicium et d'une troisième région de type p+. La seconde région de type p+ sert de région de drain pour l'un des deux transistors MOS à canal p et, en même temps, sert de région de source pour le second des deux transistors MOS å canal p. En outre, la région intermédiaire 30 comporte trois régions de diffusion de type n+ 32.Ces régions de diffusion de type n+ 32 sont disposées de chaque côté des groupes de transistor MOS à canal p respectifs. Les régions de diffusion du type n+ et du type p+ 22 et 32 servent à maintenir les potentiels des substrats à l'intérieur de la région de puits 20 et de la région Intermédiaire 30 à des niveaux fixes afin d'empêcher le phénomène de verrouillage inhérent aux circuits Intégrés CMOS. La cellule de base 10 formée de la manière décrite cl-dessus constitue une paire de transistors CMOS, chacun d'eux comportant un groupe de transistors MOS à canal n 21 dans la région de puits 20 et un groupe de transistors MOS à canal p 31 dans la région intermédiaire 30 disposés en correspondance dans le sens de la colonne. La cellule de base 10 sert également à la conception d'un circuit de protection d'entrée/sortle Installé entre des plots de connexion et des circuits logiques internes. De plus, comme décrit ci-dessus, étant donné qu'une cellule de base 10 selon la présente invention est conçue de manière à comporter une pluralité de transistors CMOS, même si l'un quelconque des transistors CMOS venait à présenter une défaillance pendant le processus de fabrication, les autres transistors CMOS pourraient être utilisés, ce qui permet d'améliorer le rendement des produits. Grâce au processus d'interconnexion métallique basé sur une technique d'interconnexion multicouche, les puces mattresses sont formées sur la pastille maltresse de la présente invention, sur laquelle les cellules de base 10 sont formées sur toute la surface suivant une configuration de matrice comme représenté sur la figure 4. Sur la pastille, les puces maîtresses de la figure 5 sont formées par adjonction de couches programmables, c'est-à-dire en effectuant les étapes d'interconnexion multicouche suivantes: formation de trous de contact; formation d'interconnexions métalliques de la première couche; formation de voies verticales; formation d'interconnexions métalliques de la seconde couche; et formation de plots de connexion.Les puces maîtresses comportent des circuits logiques internes installés près du réseau cellulaire de base central, des circuits de protection d'entrée/sortie réalisés par les cellules de base non utilisées de la partie périphérique des circuits logiques internes, et des plots de connexion établis sur les cellules de base restantes autour des circuits de protection d'entrée/sortie. Enfin, pour obtenir les puces ma#tresses à partir de la pastille, les parties de cellules de base non utilisées autour de la région des plots de connexion 40, comme représenté sur la figure 6, sont découpées par la ligne d'incision 50, mais aucune perturbation électrique ne se produira étant donné que les cellules de base respectives sont formées indépendamment. Comme décrit ci-dessus, conformément à la présente invention, des cellules de base indépendantes sont formées sur toute la surface de la pastille sous la forme d'une matrice, et les dimensions des puces destinées à des applications particulières sont déterminées de manière adaptative en faisant appel à la technique d'interconnexion multicouche en fonction des exigences du client. En conséquence, il est possible d'optimiser les dimensions des puces et de miniaturiser les puces. De plus, le nombre de portes utilisables n'est pas limité lors de la conception du circuit et, en conséquence, la conception du circuit peut être réalisée de manière arbitraire.Conformément a la présente Invention, le fournisseur est à même de produire les pastilles mattresses désirées en n'utilisant qu'un seul jeu de masques, et de les agencer ensemble quelles que soient les dimensions des puces maltresses, si bien qu'il n'est plus nécessaire, comme l'exigeait l'art antérieur, de produire des réseaux de portes en unités d'un certain nombre de portes et de traiter les réseaux de portes produits séparément en fonction de chaque type différent. La présente invention a été décrite en référence au mode de réalisation préféré tel que présenté ci-dessus, mais il est entendu que la portée de la présente invention ne sera pas limitée à ce mode de réalisation. Par exemple, une région d'interconnexion peut être prévue séparément dans la région intermédiaire. REVENDICATIONS 1. Dispositif à semiconducteur sur pastille maîtresse sans bordure, caractérisé en ce qu'il comprend: une pluralité de régions de puits indépendantes d'un premier type de conduction (20) disposées sur toute la surface d'une pastille à semiconducteur d'un second type de conduction (1) suivant des rangées; une pluralité de groupes de transistors MOS d'un second type de conduction (21) disposés suivant des rangées dans lesdites régions de puits indépendantes d'un premier type de conduction (20), chacun des groupes (21) comportant respectivement des trajets de courant reliés en série et des bornes de portes disposées en parallèle suivant une disposition en rangées; une pluralité de régions de diffusion d'un premier type de conduction (22) disposées de chaque côté desdits groupes de transistors MOS d'un second type de conduction (21) suivant une disposition en rangées;; une pluralité de régions intermédiaires d'un second type de conduction (30) disposées entre lesdites régions de puits indépendantes adjacentes (20) suivant une disposition en colonnes; une pluralité de groupes de transistors MOS d'un premier type de conduction (31) disposés suivant des rangées dans lesdites régions Intermédiaires (30) en correspondance desdits groupes de transistors MOS d'un second type de conduction (21) dans lesdites régions de puits (20), chacun desdits groupes (31) ayant des trajets de courant reliés en série et des bornes de portes disposées en parallèle suivant des rangées; et une pluralité de régions de diffusion d'un second type de conduction (32) disposées de chaque côté desdits groupes de transistors MOS d'un premier type de conduction (31) suivant des rangées. 2. Dispositif à semiconducteur sur pastille mattresse sans bordure selon la revendication 1, caractérisé en ce qu'une pluralité des puces maftresses sont formées par l'intermédiaire de processus d'interconnexion multicouche comprenant: la formation de trous de contact, la formation d'interconnexions métalliques d'une première couche, la formation de voies verticales, la formation d'interconnexions métalliques d'une seconde couche, et la formation de plots de connexion. 3. Dispositif à semiconducteur sur pastille maltresse sans bordure selon la revendication 1, caractérisé en ce que deux groupes desdits transistors d'un premier type de conduction et d'un second type de conduction (31), (21) prévus respectivement dans ladite région de puits d'un premier type de conduction (20) et dans ladite région intermédiaire (30) constituent une cellule de base. 4. Dispositif à semiconducteur sur pastille maltresse sans bordure selon la revendication 1, caractérisé en ce qu'au moins un desdits groupes de transistors d'un premier type de conduction (31) et un desdits groupes de transistors d'un second type de conduction (21) sont prévus pour mettre en oeuvre un circuit logique interne de puces maltresses. 5. Dispositif à semiconducteur sur pastille maltresse sans bordure selon la revendication 1, caractérisé en ce qu'au moins un' desdits groupes de transistors d'un premier type de conduction (31) et un desdits groupes de transistors d'un second type de conduction (21) sont prévus pour mettre en oeuvre un circuit de protection d'entrée/sortie. 6. Dispositif à semiconducteur sur pastille maltresse sans bordure selon la revendication 1, 3, 4 ou 5, caractérisé en ce que dans le cas où ladite pastille à semi-conducteur d'un second type de conduction et lesdites régions intermédiaires d'un second type de conduction (30) sont constituées par des semiconducteurs de type n, et où, en outre, lesdites réglons de puits d'un premier type de conduction (20) se composent de semiconducteurs de type p, une pluralité desdits groupes de transistors MOS d'un second type de conduction (21) se composent de transistors MOS & canal n; une pluralité desdites réglons de diffusion d'un premier type de conduction (22) se composent de semiconducteurs de type p+; lesdits groupes de transistors d'un premier type de conduction (31) se composent de transistors MOS à canal p; et une pluralité desdites régions de diffusion d'un second type de conduction (32) se composent de semiconducteurs de type n+. 7. Dispositif à semiconducteur sur pastille maFtresse sans bordure selon la revendication 1, 3, 4 ou 5, caractérisé en ce que dans le cas où ladite pastille à semiconducteur d'un second type de conduction et lesdites régions intermédiaires d'un second type de conduction (30) sont constituées par des semiconducteurs de type p, et où, en outre, lesdites régions de puits d'un premier type de conduction (20) se composent de semiconducteurs de type n, une pluralité desdits groupes de transistors MOS d'un second type de conduction (21) se composent de transitors MOS à canal p; une pluralité desdites régions de diffusion d'un premier type de conduction (22) se composent de semiconducteurs de type n+; lesdits groupes de transistors d'un premier type de conduction (31) se composent de transistors MOS à canal n; et une pluralité desdites régions de diffusion d'un second type de conduction (32) se composent de semiconducteurs de type p+.