Brevet FR2633051A1 — publié le 19891222

- 1 - Description Circuit comparateur à verrouillage L'invention concerne un circuit comparateur à verrouillage, pour comparer une tension d'entrée analogique VIN, à une tension de référence analogique VREF formé de transistors à effet de champ, comprenant d'une part un étage d'acquisition formé d'une première paire différentielle de transistors, sur les grilles desquels sont appliquées respec- tivement les tensions d'entrées VIN et VREF, et comprenant d'autre part un étage mémoire formé d'une seconde et d'une troisième paire différentielle de transistors, montées en pa- O10 rallèle, la. seconde paire différentielle étant montée en bas- cule bistable et les grilles couplées des transistors de la troisième paire différentielle recevant un signal d'horloge C, les sorties numériques Q et Q étant disponibles sur les grilles des transistors de la bascule bistable. L'invention concerne également un comparateur syn- chronisé comprenant au moins deux de ces circuits montés en parallèle. L'invention trouve son application dans la réali- sation d'un convertisseur analogique-numérique dit parallèle dans lequel le signal d'entrée analogique est amené aux entrées de plusieurs circuits comparateurs parallèles pour obtenir un signal de sortie numérique, 'circuits dans lesquels cette tension d'entrée est comparée avec une tension de réfé- rence qui est différente pour chaque circuit comparateur. Les signaux de sortie des circuits comparateurs sont convertis en un signal de sortie numérique à l'aide d'un dispositif de dé- codage. Le comparateur synchronisé utilisé dans de tels compa- rateurs analogiques parallèles présente en général une struc- ture comme décrite dans le préambule. - 2 - Un tel circuit est connu entre autres de la de- mande de brevet européen N 85 201742.5. Cette demande décrit un comparateur de tensions, réalisé à l'aide de transistors dotés chacun d'une borne de commande, d'une première borne principale et d'une seconde borne principale, ce comparateur comprenant: un étage d'acquisition servant à comparer une tension d'entrée analogique (VIN) à une tension de référence analogique (VREF) et à fournir le résultat de la comparaison sous forme d'un signal intermédiaire (VM) et de son complé- mentaire (VM), cet étage incluant deux transistors formant une première paire différentielle, la tension d'entrée (VIN) et la tension de référence (VREF) étant appliquées respecti- vement sur les bornes de commande de ces transistors dont les premières bornes principales présentent un point de connexion servant à amener un courant de réglage, et dont les secondes bornes principales sont couplées chacune par l'intermédiaire d'une charge résistive à une première borne d'alimentation continue (VDD) et fournissent respectivement le signal in- termédiaire et son complémentaire; - un étage mémoire couplé à l'étage d'acquisition, servant à produire les états logiques déterminés par les si- gnaux issus des étages d'acquisition, cet étage mémoire in- cluant deux transistors formant une deuxième paire différen- tielle montée en bascule bistable, les signaux issus de cha- cune des branches de l'étage d'acquisition étant appliqués respectivement sur les bornes de commande de ces transistors dont les premières bornes principales présentent un point de connexion et dont les secondes bornes principales sont cou- * 30 plées en croix aux bornes de commande des transistors de la deuxième paire, ces derniers points de connexion constituant les sorties de cet étage mémoire. Dans le circuit connu: - le point de connexion de la première paire dif- férentielle est couplé à une deuxième borne d'alimentation -3- continue négative VS5 par l'intermédiaire d'un transistor source de courant; - le point de connexion de la deuxième paire dif- férentielle est porté.directement au potentiel de la seconde borne d'alimentation continue V55; - la deuxième paire différentielle est couplée à une troisième paire différentielle incluant deux transistors montés en parallèle sur les transistors de la deuxième paire différentielle et dont les bornes de commande reçoivent un si- gnal d'horloge (C). En outre': les secondes bornes principales de la première paire différen- tielle, sont couplées respectivement aux bornes de commande de la deuxième paire différentielle chacune par l'intermédiaire d'une résistance de couplage, et le transistor source dé cou- rant de la première paire différentielle peut être commandé par le signal d'horloge dans un mode de réalisation, ou par une troisième tension d'alimentation continue dans un second mode de réalisation. Ce circuit connu présente un certain nombre d'in- convénients. Tout d'abord la conductance de sortie de chacun des transistors de l'étage d'acquisition, qui sont des tran- sistors à effet de champ du type MESFET, change en- fonction de la fréquence. II en résulte que l'impédance vue du côté drain de ces MESFETS peut varier jusqu'à un facteur 3. Ainsi cette im- pédance devient trois fois plus faible en hautes fréquences qu'en basses fréquences.. Lors d'une transition, la tension de référence VREF ne changeant pas, et la tension d'entrée VIN su- bissant-une variation extrêmement rapide, le courant dérivé du côté drain du transistor qui reçoit la tension d'entrée VIN passe par une valeur transitoire forte correspondant à la con- ductance alors devenue forte de ce transistor, due à cette - 4 - transition rapide. Puis le courant dérivé du côté drain du transistor qui reçoit cette tension d'entrée VIN se relaxe à une valeur plus faible qui correspond à la valeur statique de la conduc- tance de sortie de ce transistor. Au niveau électrique, ceci se traduit, lors des commutations rapides de VIN autour de VREF, en des trai- nages basse fréquence de la tension différentielle de sortie. En pourcentage, ce trainage peut atteindre 10 %. de la dyna- mique de sortie. Par exemple si avant une commutation, dans un état o VIN * VREF, la différence de tension entre la sor- tie et la sortie complémentaire est 1 volt, après commutation rapide lorsque VIN est devenu égal à VREF, la sortie et la sortie complémentaire gardent une différence de niveau de l'ordre de 0,1 V pendant un temps non négligeable avant de prendre la même valeur. La présente invention propose un circuit dans lequel cet effet de traînage devient négligeable, afin d'accélérer la vitesse de commutation en sortie de l'étage, et donc la vitesse à laquelle le résultat de la comparaison est produit. Selon l'invention ce but est atteint au moyen d'un circuit tel que décrit dans le préambule en outre caractérisé en ce qu'il comporte des moyens pour isoler le drain des tran- sistors de l'étage différentiel d'acquisition, des charges de l'étage mémoire dans lesquelles s'opère un gain en tension, pour minimiser l'influence de la variation de la conductance de sortie de ces transistors en fonction de la fréquence. L'invention sera mieux comprise au moyen de la des- cription suivante illustrée par les figures annexées dont: - la figure 1 qui représente un circuit compara- teur selon l'invention; - la figure 2 qui représente un système de deux circuits comparateurs selon l'invention; 263305-1 - - la figure 3 qui présente un exemple de séquen- cement des signaux dans le circuit de la figure 1. - la figure 4 qui représente le séquencement des signaux dans le circuit de la figure 2b. - la figure 5 qui représente un convertisseur ana- logique-numérique réalisé à l'aide d'un circuit selon l'inven- tion. Dans la mise en oeuvre de l'invention, représentée sur la figure 1, le comparateur synchronisé conforme à l'in- vention est avantageusement réalisé à l'aide de transistors à effet de champ à enrichissement, par exemple en arséniure de gallium, transistors dont la tension de pincement VT > O entraîne qu'ils sont normalement pincés en l'absence de signal. Tel que représenté sur la figure 1, le circuit se- lon l'invention comporte d'abord un étage d'acquisition formé de deux transistors 10 et 11,-couplés par les sources et dont les grilles reçoivent respectivement la tension d'entrée ana- logique VIN et la tension de référence analogique VREF. Les. sources des transistors 10 et 11 couplées au point de connexion 9 sont mises à l'alimentation négative VSS par l'intermédiaire d'un transistor source de courant 9, commandé par le signal d'horloge C, dont la source est reliée à la masse à travers une résistance R9. L'étage mémoire est formé de deux transistors 32 et 31 couplés par leurs sources au point de connexion 59. Ce point de connexion est directement porté-au potentiel-de la masse. La commande de cet étage mémoire est assurée par deux transistors 52 et 51 respectivement montés en parallèle sur les transistors 32 et 31, et commandés par le signal d'horloge C. Dans ces conditions, lorsque-l'étage d'acquisition est mis en fonctionnement, l'étage mémoire se voit imposer di- rectement l'état 0. Or on sait que, pour obtenir un bon effet - 6 - d'un tel étage d'acquisition couplé à un étage mémoire, il est indispensable que la paire différentielle de l'étage mémoire soit mise hors fonctionnement au moment précis o la paire différentielle d'acquisition est mise en fonctionnement. S'il en était différemment, le circuit présenterait des instabili- tés. Or cette condition est souvent très difficile à remplir, particulièrement lorsque l'étage d'acquisition et l'étage mé- moire sont commandés par des signaux d'horloge différents. Selon la présente invention, cet inconvénient est évité du fait que l'étage mémoire et l'étage d'acquisition sont commandés par le même signal. Les grilles 2 et 1 des transistors.32 et 31, re- çoivent, couplés en croix, les drains des transistors 31 et 51, et 32 et 52 respectivement. Les grilles des transistors 32 et 31 reçoivent en outre, par l'intermédiaire des résistances de couplage respectives R2 et R1 les signaux issus de l'étage d'acquisition. Les points de connexion 2 et 1 constituent la sor- tie de cet ensemble étage d'acquisition-étage mémoire. Lors d'une transition représentée sur la figure 3, pendant laquelle, le signal de référence VREF en trait plein étant constant, le signal d'entrée VIN en trait discontinu passe rapidement du niveau V1 au niveau V0, au temps to, les signaux Q et Q présents aux noeuds 1 et 2 devraient passer aussi rapidement de l'état 1 et -1 respectivement au même état 0. Mais si la transition de VIN est abrupte alors comme il a été dit précédemment, la conductance de sortie du transistor 10, qui reçoit VIN devient 3 fois plus forte, à l'instant to de la transition que la conductance de sortie du transistor 11. Il en résulte que, si la tension drain des tran- sistors 10 et 11 est portée directement sur l'étage mémoire comme selon l'art antérieur à travers les résistances de cou- plage R1 et R2, les signaux Q et Q aux noeuds 1 et 2 n'attei- gnent pas instantanément le niveau 0, mais seulement au bout - 7 - d'un temps tl, tel que la différence de tempos to-tI est non négligeable. A l'instant to de la transition rapide, la figure 3 montre en trait petit pointillé que ce trainage pourrait atteindre 10 % de la valeur de la tension qui correspond à la différence des niveaux entre Q et Q avant la transition. C'est pourquoi, selon l'invention, on réduit cet effet en isolant l'étage différentiel d'acquisition des charges dans lesquelles s'opère un gain en tension. De cette façon, on obtient qu'il n'existe plus de gain en tension au niveau des drains des transistors 10 et 11. On limite ainsi les transitoires différentielles de ten- sion drain-source de ces transistors et on minimise les consé- quences-des variations de la conductance de sortie du transis- tor 10 en fonction de la fréquence. Selon l'invention ce but est atteint au moyen d'un étage cascode formé des transistors 14 et 15. Les drains des transistors 14 et 15 de l'étage cascode sont portés à la tension d'alimentation continue VDD à travers les résis- tances de charge R4 et R3 respectivement. Les grilles couplées de ces transistors sont portées à la masse. Leurs sources sont reliées aux noeuds 34 et 35. Cet étage cascode isole l'étage d'acquisition de l'étage mémoire, élargit labande passante et augmente le gain de tout l'étage comparateur. Dans ces conditions les noeuds 34 et 35 (voir la figure 1) sont affectés d'un gain différentiel en tension faible. Si, par exemple, au moment to d'une transition ra- pide, la différence de niveau entre les signaux Q et Q, aux noeuds 2 et 1 respectivement se trouve être lV, la différence de niveau entre les signaux présents sur les noeuds 34 et 35 sera seulement de l'ordre de 0,3V. Le fonctionnement sera encore amélioré en prévoyant, commeril est montré sur la figure 1, un étage - 8 - différentiel d'acquisition formé de deux transistors bi-grilles. Le premier transistor de la paire différentielle montre les grilles 10 et 12. Le second transistor de la paire différentielle montre les grilles 11 et 13. Les grilles 10 et 11 réalisent, comme il a été dit précédemment, l'opération différence entre le signal d'entrée VIN et le signal de référence VREF. Les deux grilles supérieures respectivement 12 et 13, sont rétrobouclées sur les drains 35 et 34 de ces transistors bi-grilles et stabilisent les tensions de drains intermédiaires aux points 7 et 8 de ces mêmes bi-grilles. Dans ces conditions, les pourcentages de trainage de tension de signaux Q et Q sont réduits et passent de la va- leur 10 % selon l'art antérieur à la valeur 0,6 % comme montré sur la courbe en trait continu de la figure 3. Ces résultats font du comparateur selon l'inven- tion un élément particulièrement performant pour réaliser des convertisseurs analogiques-numériques ultra-rapides et précis. Selon une variante de l'invention, une troisième tension d'alimentation continue VB peut être imposée sur la grille du transistor source de courant 9 de manière à rendre ce dernier continuellement passant. Dans ces conditions l'étage d'acquisition est continuellement en fonctionnement, et les phénomènes d'instabilité sont également évités. Cette variante est particulièrement intéressante dans le cas o l'on désirerait limiter le comparateur au seul étage d'acquisition couplé à l'étage mémoire. On peut encore améliorer les performances du comparateur selon l'invention en réalisant un système de deux comparateurs tels que celui qui a été décrit plus haut, grou- pés selon les schémas des figures 2a et 2b. A cet effet, les noeuds 1 et 2 de sortie du premier étage comparateur précédent sont munis d'étages -9- inverseurs-suiveurs. En particulier sur le point de connexion 2 l'étage inverseur est formé du transistor 102 et de la ré- sistance de charge R102 et l'étage suiveur est formé du tran- sistor 100 et de la résistance Rloo. De même pour le point de connexion 1,.l'étage in- verseur est formé du transistor 103 et de la résistance R103, et l'étage suiveur, du transistor 101 et de la résistance Rio01. L'étage inverseur sert à augmenter le niveau haut de sortie de l'étage mémoire. L'étage suiveur sert à diminuer l'impédance de sortie de l'ensemble étage d'acquisition-étage mémoire. Les sorties VM et VM de ces étages sont dispo- nibles au point commun du transistor 100 et de Rc100, et au point commun du transistor 101 et de R1io respectivement. Tel que représenté sur la figure 2a, le système de comparateurs synchronisés conforme à l'invention, comprend un étage d'acquisition A1 couplé à un premier étage mémoire M1, par l'intermédiaire de résistances de couplage RC et un étage dit amplificateur A2 de structure analogue à l'étage d'acquisition A1 couplé à un second étage mémoire M2, par l'intermédiaire de résistances de couplage R'C. L'étage d'acquisition reçoit d'une part le signal analogique VIN et d'autre part le signal de référence analo- gique VREF. Les sorties de l'étage d'acquisition A1 couplées avec celles de l'étage mémoire M1 fournissent le signal inter- médiaire VM et son complémentaire VM. L'étage d'acquisition A1 de l'étage mémoire M sont commandés par le même signal d'horloge C. L'étage amplificateur A2 reçoit le signal inter- médiaire VM et son complémentaire. Ses sorties couplées avec celles de l'étage mémoire M2 fournissent le signal numérique de sortie, en phase avec la valeur de la différence entre le signal d'entrée VIN et le signal de référence VREF. L'étage amplificateur A2 et l'étage mémoire M2 sont commandés par le même signal qui est le complémentaire C - 10 - du signal d'horloge C. Selon une variante de l'invention l'étage d'acqui- sition et l'étage amplificateur sont commandés à l'aide d'un potentiel fixe VB. Un tel système est représenté par blocs fonction- nels sur la figure 2a. L'ensemble étage amplificateur-second étage mémoire A2, M2 présente exactement la même structure et le même principe de fonctionnement que l'ensemble étage d'acquisitionpremier étage mémoire A1, M1. Seuls les transistors et les résistances de couplage ou de charge peuvent présenter des valeurs légèrement différentes pour une meilleure adaptation. Le schéma de cet ensemble est représenté sur la figure 2b. L'étage amplificateur A2 est donc formé des deux -transistors 21 et 20, couplés par les sources et dont les grilles reçoivent respectivement le signal intermédiaire VM et son complémentaire VM disponibles sur les sources des transistors 100 et 101 des étages suiveurs précédemment dé- crits. Les sources couplées au point de connexion 19 sont reliées au drain d'un transistor source de courant 19, comman- dé par le signal d'horloge complémentaire C, dont la source est reliée à VSS à travers une résistance Ris. Le second étage mémoire M2 est formé de deux transistors 41 et 42 couplés par leurs sources au point de connexion 69. Ce point de connexion est directement porté au potentiel de la masse. La commande de cet étage mémoire est assurée par deux transistors 61 et 62 respectivement montés en parallèle sur les transistors 41 et 42, et commandés par le signal d'horloge complémentaire C. Dans ces conditions, lorsque l'étage amplificateur est mis en fonctionnement, l'étage mémoire se voit imposer di- rectement l'état 0. De même que précédemment, une tension d'alimenta- tion continue VB peut être imposée sur la grille du tran-'- sistor source de courant 19 de manière à rendre ce dernier continuellement passant. Dans ces conditions l'étage amplifi- cateur est continuellement en fonctionnement. Les grilles 12 et 11 des transistors 41 et 42, reçoivent, couplés en croix les drains des transistors 42 et 62, et 41 et 61 respectivement. Les grilles des transistors 41 et 42 reçoivent en outre, par l'intermédiaire des résis- tances de couplage respectives R12 et R1l les signaux issus'de l'étage amplificateur A2. Les points de connexion 12 et 11 constituent la sortie de cet ensemble étage amplificateur-second étage mé- moire. Pour isoler l'étage amplificateur de l'étage mé- moire du second comparateur, on peut comme dans le premier comparateur, prévoir un étage cascode formé des transistors 25 et 24 dont les sources couplées sont portées à la masse, dont les drains sont reliés à R12 et R1j, dont les sources sont reliées aux drains des transistors de la paire différentielle de l'étage amplificateur. De plus, on peut prévoir, comme dans le premier comparateur que ies transistors de la paire différentielle de l'étage amplificateur sont des transistors bi-grilles dont les grilles basses 20 et 21 reçoivent les signaux VM et VM et dont les grilles hautes 22 et 23 sont reliées en croix au drain du transistor opposé, de cette paire. On peut prévoir aussi que sur les noeuds 12 et 11 sont placés respectivement des petits étages inverseurs-sui- veurs. En particulier sur le point de connexion 12 l'étage in- verseur est formé du transistor 112 et de la-résistance de charge Rl12 et l'étage suiveur est formé du transistor 110 et de la résistance Rtio. De même pour le point de connexion 11, l'étage in- verseur est formé du transistor 113 et de la résistance R113, et l'étage suiveur, du transistor 111 et de la résistance Rjjj. Le signal numérique de sortie du comparateur est disponible sur la source du transistor suiveur 111, et son complémentaire S est disponible sur la source du transistor - 12 - suiveur 110. Dans ces conditions, comme il est montré sur la figure 4, lorsque la différence entre le signal d'entrée ana- logique VIN et le signal de référence analogique VREF appliquée sur l'étage d'acquisition est positive et qu'arrive le front descendant du signal d'horloge C au temps TI, le signal complémentaire VM par exemple est en mémorisation à l'état haut et le signal de sortie complémentaire S passe à l'état bas. Puis lorsqu'arrive au temps T2 un front montant de l'horloge C, la différence devenant négative, le signal com- plémentaire VM passe en acquisition à l'état bas, et le si- gnal de sortie complémentaire S passe en mémorisation à l'état bas. Sur le front descendant de l'horloge, au temps T3, la différence étant toujours négative, le signal intermédiaire complémentaire VM est en mémorisation à l'état bas et le signal de sortie complémentaire S est en acquisition à l'état haut. Enfin au temps T4, la différence devenant positive sur un front de montée de l'horloge C, le signal de sortie complémentaire passe en mémorisation à l'état haut. Ainsi le signal de sortie S suit en phase le signe de la différence entre le signal-d'entrée VIN et le signal d référence VREF. Le convertisseur analogique-numérique représenté sur la figure 5 comporte plusieurs comparateurs montés en pa- rallèle (COMP 1,... COMPN,) qui sont munis chacun de deux en- trées. La tension d'entrée analogique VIN à convertir est amenée à une entrée de chaque comparateur. A l'autre entrée de chaque comparateur est amenée une tension de référence obtenue par application d'une tension de référence aux bornes du mon- tage en série de plusieurs résistances.. Dans le cas o toutes les résistances sont égales, on obtient une progression arith- métique des tensions de référence, le rapport relatif des *- 13 - tensions de référence étant égal à VREF/2. Les diverses ten- sions de référence présentant un numéro de rang 1, 2,..., i, 2n-1,2n constituent alors une série suivante VREF/2n' VREF/2n-i,... VREFn ces dernières tensions n'étant uti- lisées que pour indiquer un bit de dépassement. Les sorties des comparateurs sont connectées aux entrées d'un dispositif de codage logique (COD), qui délivre un signal numérique de n bits à la sortie suivant un code quelconque, qui peut être par exemple le code de Gray. La structure du dispositif de codage est tributaire du code requis, mais n'est pas ici décrite en détail, du fait qué ce dispositif de codage ne fait pas, à proprement dit, partie de l'invention. Une mémoire (MEMO) peut être couplée à la sortie du dispositif de codage pour conser- ver l'information du dispositif de codage pendant au moins une partie de la période d'horloge permettant la synchronisation des comparateurs. Le signal d'horloge nécessaire pour le com- parateur et les mémoires est délivré par un circuit externe. Ces circuits peuvent être intégrés sur le même substrat semi- conducteur. Dans le cas o ie comparateur décrit, est réalisé à l'aide de transistors en arséniure de gallium, à grille Schottky, les tensions VIN, VREF, VM, VM, S et S sont de 0,7 V pour le niveau haut et 0,1 V pour le niveau bas. Les tensions de seuil des transistors sont VT = 0,1 V. Les tensions d'alimentation continues sont: pour la première VDD = 2 V pour la seconde: VB = -2,5 V éventuellement. pour la troisième VSS = -3 V Les caractéristiques des-largeurs de grille L et des valeurs des résistances R sont rassemblées dans le tableau suivant: - 14 - IABLEAU I Transistors Résistances No 2 en pm Lg NO R ,12 50 pm 0,7 R4, R3 2,7 kQ 11, 13 50 pm 1 32,31 20 pm 0,7 R2, R1 2,7 kQ 52,51 20 pm 0,7 R102, R103 7 kQ 14,15 20 Pm 0,7 102,112 10 Pm R10oo, ROci 3 kQ ,110 30 pmin 13 30 pm _ 21,23 25 pm 1 22,20 25 pm 0,7 R14, R13 1,6 kQ 41,42 20 pm 0,7 R12, Ril 1, 6 kQ 61,62 20 pm 0,7 R112, R113 7 kQ 24,25 20 pm 0,7 122,132 10 Pm Ri1o, R111 3 kQ ,120 30 pm 23 30 pm L'utilisation d'un comparateur identique pour la réalisation. d'un convertisseur analogique-numérique signifie également un avantage pour la réalisation sous forme d'un cir- cuit intégré. Il est évident pour l'homme de l'art que de nom- breuses variantes peuvent être réalisées sans sortir du cadre de la présente invention comme défini dans les revendications ci-annexées. - 15 - Revendications 1. Circuit comparateur à verrouillage, pour comparer une tension d'entrée analogique VIN, à une tension de réfé- rence analogique VREF, formés de transistors à effet de champ comprenant d'une.part un étage d'acquisition formé d'une première paire différentielle de transistors, sur les grilles desquels sont appliquées respectivement les tensions d'entrées VIN et VREF, et comprenant d'autre part couplé à l'étage d'acquisition par des charges un étage mémoire formé d'une seconde et d'une troisième paire différentielle de transis- tors, montées en parallèle, la seconde paire différentielle étant montée en bascule bistable, les grilles couplées des transistors de la troisième paire différentielle recevant un signal d'horloge C, les sorties numériques Q et Q étant dispo- nibles sur les grilles des transistors de la bascule bistable, caractérisé en-ce qu'il comporte des moyens pour isoler le drain des transistors de l'étage différentiel d'acquisition, des charges de l'étage mémoire dans lesquelles s'opère un gain en tension, pour minimiser l'influence de la variation de la conductance de sortie de ces transistors en fonction de la fréquence. 2. Circuit selon la revendication 1, caractérisé en ce que ces moyens d'isolation du drain des transistors com- prennent au moins un étage cascode. 3. Circuit selon la revendication 2, caractérisé en ce que ces moyensd'isolation comprennent aussi, pour former les transistors de la paire différentielle d'acquisition, des transistors bi-grilles dont la grille basse reçoit les ten- sions d'entrée VIN et VREF à comparer et dont les grilles hautes sont reliées en croix au drain du transistor opposé de cette paire différentielle. 4. Circuit selon l'une des revendications précé- dentes, caractérisé en ce que l'étage d'acquisition et l'étage mémoire couplé sont chargés par une dite première tension con- tinue d'alimentation VDD, à travers une résistance montée - 16 - respectivement sur chaque branche. 5. Circuit selon la revendication 4, caractérisé en ce que les sources couplées des transistors de la paire diffé- rentielle d'acquisition sont reliées à une troisième tension continue VSS par l'intermédiaire d'un transistor source de courant et d'une résistance. 6. Circuit selon la revendication 5, caractérisé en ce que le transistor source de courant est commandé par la même phase d'horloge que l'étage mémoire. 7. Circuit selon la revendication 5, caractérisé en ce que le transistor source de courant est commandé par une dite seconde tension d'alimentation continue VB. 8. Circuit selon l'une des revendications 2 à 7, ca- ractérisé en ce que l'étage cascode est formé d'une paire de transistors dont les grilles couplées sont portées à la masse, dont les sources sont reliées respectivement aux drains des transistors de l'étage d'acquisition, dont les drains sont re- liés respectivement aux grilles des transistors de la bascule bistable par l'intermédiaire d'une résistance. 9. Comparateur selon l'une des revendications précé- dentes, caractérisé en ce qu'un étage inverseur-suiveur est placé sur chacune des sorties Q et Q de l'étage mémoire. 10. Comparateur selon la revendication 9, caractérisé en ce que chaque étage inverseur-suiveur est formé d'un pre- mier transistor à rôle d'inverseur dont la grille reçoit un des signaux de sortie Q et Q de l'étage mémoire, dont la source est reliée à la masse, dont le drain est relié à la première tension d'alimentation continue (VDD) par l'inter- médiaire d'une charge résistive, la sortie de l'inverseur étant disponible sur le drain dudit premier transistor, et est formé d'un second transistor à rôle de suiveur, dont la grille reçoit le signal issue de l'inverseur, dont la source est re- liée à la masse par l'intermédiaire d'une résistance, dont le drain est relié à la première tension d'alimentation continue (VDD), les signaux numériques (VM, VM) issus de l'en- semble étage d'acquisition-étage mémoire étant disponibles en - 17 - sortie des étages inverseurs-suiveurs, sur la source du tran- sistor suiveur. 11. Comparateur selon l'une des revendications précé- dentes caractérisé en ce que les transistors à effet de champ sont à enrichissement par exemple en arséniure de gallium. 12. Système de comparateurs comprenant un comparateur selon l'une des revendications précédentes, caractérisé en ce que le système présente en outre un second comparateur de même structure que le premier comparateur, second comparateur dont: - l'étage d'acquisition constitue un étage ampli- ficateur, servant à amplifier les états logiques du signal nu- mérique et son complémentaire du premier comparateur; - l'étage mémoire couplé à l'étage amplificateur sert à retenir les états logiques déterminés par les signaux issus de l'étage amplificateur; - les bornes de commande des transistors de la troisième paire différentielle reçoivent le signal complémen- taire (C) du signal d'horloge. 13. Système de comparateurs selon la revendication 12, - caractérisé en ce que le transistor source de courant de la première paire différentielle du second comparateur est commandé par le signal complémentaire (C) du signal d'horloge. 14. Système de comparateurs selon la revendication 12, caractérisé en ceque le transistor source de courant de la première paire différentielle du second comparateur est com- mandé par le potentiel de la seconde alimentation continue VB. 15. Convertisseur analogique-numérique, caractérisé en ce que pour obtenir un signal de sortie numérique à n bits, le convertisseur analogique numérique est muni de 2n compara- teurs synchronisés montés en parallèle selon l'une 4es reven- dications précédentes, et en ce que à une entrée de chaque comparateur est amené le signal d'entrée analogique à convertir et à l'autre entrée de chaque comparateur une - 18 - tension de référence différente, les sorties des comparateurs étant connectées à un dispositif de codage, dont la sortie délivre le signal de sortie numérique à n bits.