Brevet FR2624978A1 — publié le 19890623

DISPOSITIF DE VERIFICATION DU TEMPS DE RETARD La présente invention se rapporte à un disposi- tif de vérification du temps de retard. On n'a pas encore mis en usage pratique, ni proposé, un moyen quelconque de vérifier si, oui ou non, le temps de retard de propagation d'un signal depuis un point (par exemple une bascule électronique (F/F)) d'une plaquette de circuit intégré (IC) jusqu'à un autre point (par exemple une bascule électronique (F/F)) d'une autre plaquette de circuit intégré est plus court qu'un temps alloué prédéterminé lorsque les plaquettes de circuit in- tégré se trouvent sur un substrat de groupage ou sur deux substrats de groupage respectifs. Un circuit logique d'un groupage de circuits logiques pour emploi dans une unité de traitement des don- nées est habituellement conçu pour satisfaire la condition que le cycle d'horloge d'un signal d'horloge tc envoyé au circuit doit être supérieur à un temps alloué tdMAX dans lequel un signal doit se propager entre deux bascules électroniques existant dans le circuit. Par conséquent, si le temps de retard réel de propagation du signal (ASP) entre les bascules électroniques du circuit logique d'une unité de traitement des données effectivement fabriquée dépasse le temps alloué tdMAX, l'unité peut opérer de fa- çon erronée. Dans un tel cas, ce circuit logique fait l'objet d'une vérification. Toutefois, par manque de tout moyen permettant de détecter directement le temps de re- tard réel de la propagation du signal entre deux bascules électroniques, il faut longtemps pour situer les éléments qui sont à l'origine d'un incident opératoire. Selon un aspect de la présente invention, on propose un dispositif de vérification du temps de retard qui comporte: un premier et un second blocs à vérifier; un premier moyen formant générateur de signal d'horloge pour générer un premier signal d'horloge et un second si- gnal d'horloge décalé après ledit premier signal d'horlo- ge; un moyen de transfert pour propager un signal de test, envoyé depuis ledit premier bloc de cicuit, en synchronis- me avec ledit premier signal d'horloge, audit second bloc de circuit; un premier moyen de mémorisation contenu dans ledit second bloc de circuit pour mémoriser ledit signal de test en synchronisme avec ledit premier signal d'horloge un second moyen de mémorisation contenu dans ledit second bloc de circuit pour mémoriser ledit signal de test en syn- chronisme avec ledit second signal d'horloge; un moyen formant détecteur pour continuer à produire un signal de disparité aussi longtemps qu'une disparité est détectée en- tre le signal de sortie dudit premier moyen de mémorisation et celui dudit second moyen de mémorisation. D'autres caractéristiques et avantages de la présente invention ressortiront de la description détail- lée qui suit prise en liaison avec les dessins joints sur lesquels: La figure 1 est un diagramme par blocs d'une réalisation de l'invention. Les figures 2A à 2I représentent des formes d'onde aux différents points de la figure 1 lorsque le temps de retard réel de la propagation du signal ne dépas- se pas un temps alloué prédéterminé; et Les figures 3A à 3I représentent des formes d'onde aux différents points de la figure 1 lorsque le temps de retard réel de la propagation du signal dépasse un temps alloué prédéterminé. Sur les dessins, les mêmes nombres de réfé- rence représentent les mêmes éléments de structure. En se reportant à la figure 1, une réalisa- tion préférée de l'invention comporte un premier bloc de circuit 100; un second bloc de circuit 200; un généra- teur de signal d'horloge 300; un circuit à retard 400.; un autre circuit à retard 500; un circuit à bascule électronique 600 présentant une borne 601 d'entrée du signal, une borne 602 d'entrée du signal d'horloge et une borne 603 de sortie du signal; ainsi qu'une ligne du si- gnal 700. Le bloc 100 comporte une bascule électronique qui présente une borne 111 d'entrée du signal, une borne 112 d'entrée d'horloge et une borne 113 de sortie du signal, ainsi que d'autres éléments de circuit (non re- présentés). Le bloc 200 comporte une bascule électronique 210 qui présente une borne 211 d'entrée du signal, une borne 212 d'entrée du signal d'horloge et une borne 213 de sortie du signal; une bascule électronique 220 qui présente une borne 221 d'entrée du signal, une borne 222 d'entrée du signal d'horloge et une borne 223 de sortie du signal; un circuit OU exclusif 230 pour effectuer une opération OU exclusif entre un signal de sortie provenant de la borne 213 et un signal de sortie provenant de la borne 223; ainsi que d'autres éléments de circuit (non représentés). Les blocs 100 et 200 sont, par exemple, des plaquettes de circuit intégré. Le générateur 300 génère un premier signal d'horloge, d'une période d'horloge T, qui est distribué aux bornes 112 et 212 et au circuit 400. Le circuit 400 reçoit le premier signal d'horloge pour dis- tribuer un second signal d'horloge,décalé après le pre- mier signal d'horloge d'une période & ta, à la borne 222 et au circuit 500. Le circuit 500 reçoit le second signal d'horloge pour distribuer un troisième signal d'horloge, décalé-derrière le second signal d'horloge d'une période de temps Atb, à la borne d'entrée 602. Chaque bascule électronique F/F mémorise un signal d'entrée fourni à sa borne l'entrée du signal, à l'instant du bord avant du signal d'horloge envoyé à sa borne d'entrée du signal d'horloge, et envoie à son tour ce signal d'entrée à sa borne de sortie. On va maintenant décrire l'opération de véri- fication effectuée par la réalisation. Dans la réalisa- tion, on suppose que la conception est telle que le temps de retard de propagation du signal qu'un signal prend pour se propager entre la bascule électronique F/F 110 et la bascule électronique F/F 210 ne peut pas dépasser un temps alloué prédéterminé, par exemple une période d; horloge T. En se reportant aux figures 1 et 2A à 2I, on va décrire le cas dans lequel le temps de retard ne dé- passe pas le temps alloué prédéterminé T. Avant la véri- fication, on envoie un signal logique "1" (abrégé ci- dessous signal "1") à la borne 111 de la bascule électri- que 110, avant un instant tO. Lorsque le premier signal d'horloge (figure 2A) envoyé aux bornes 112 et 212 appa- raît à l'instant to, la bascule électronique 110 mémorise le signal logique "1" envoyé à la borne 111 pour l'envo- yer à partir de la borne 113 (figure 2C). Entre temps, étant donné qu'un signal logique "0" (abrégé ci-dessous en signal "0") existe déjà à la borne 111 à cet instant (fi- gure 2D), la bascule 210 mémorise ce signal pour l'envo- yer à partir de la borne 213 (figure 2E). Etant donné que le second signal d'horloge envoyé à la borne 222 apparaît (figure 2B) à un instant tl, qui est retardé d'une période ta par rapport à l'instant to, la bascule 220 mémorise le signal "0" envoyé à la borne 221 pour l'envoyer à partir de la borne 223 (figure 2F). En outre, étant donné que le troisième signal d'horloge envoyé à la borne 602 apparaît (figure 2H) à un instant t2, qui est retardé d'une autre période de temps Atb par rapport à l'instant tl, la bascule 600 mémorise un signal fourni à sa borne 601 (figure 2G) pour l'envoyer à partir de la borne 603 (figure 2I). De fa- çon spécifique, pendant cette période, un signal "0" étant envoyé par les bornes 213 et 223, le circuit 230 envoie un signal "0" à la borne 601 et il en résulte que la bas- cule 600 envoie un signal "0" à partir de la borne 603. Le signal "1" qui se trouvait à la borne 113 atteint les bor- nes 211 et 221 à l'instant t3 qui est décalé, après l'instant to, d'une période de temps t1 inférieure à la période T. Lorsque le premier signal d'.horloge apparaît à nouveau à l'instant t4, c'est-à-dire une période de temps T après l'instant to, la bascule 210 mémorise le signal "1" pour l'envoyer à partir de la borne 213 (fi- gure 2E) puisque ce signal "1" a déja atteint la borne 211. A cet instant, les bornes 213 et 223 produisent des signaux "1" et "0", respectivement, et les niveaux logi- ques des deux bornes sont donc inégaux, de sorte que le circuit 230 produit un signal "1" (figure 2G). Le second signal d'horloge apparaît à un instant t5, décalé, d'une période A ta, après l'instant t4 et la bascule 220 envoie ce signal "1" à partir de la borne 223 (figure 2F) puisque le signal "1" provenant de la borne 213 existe à cet ins- tant à la borne 221. Il en résulte que les deux bornes 213 et et 223 produisent des signaux "1", de sorte que le circuit 230 produit un signal "0". Bien que le troisième signal d'horloge apparaisse à nouveau à un instant t6, dé- calé de la période â tb après l'instant t5, la bascule 600 continue à envoyer un signal "O" à partir de sa borne 603 puisqu'un signal "0" existe déjà à sa borne 602 à cet ins- tant. De cette façon, le temps T1 de retard réel de la propagation du signal entre les bascules 110 et 210 est inférieur au temps alloué prédéterminé T, la borne 603 de la bascule 600 va continuer à produire le signal "0". En se reportant aux figures 1 et 3A à 3I, on va maintenant décrire le cas dans lequel le temps T2 de retard réel de propagation du signal entre les bascules et 210 dépasse effectivement le temps alloué prédéter- miné. Lors de l'apparition du premier signal d'horlo- ge envoyé aux bornes d'entrée 112, et 212, comme indiqué à l'instant tO de la figure 3A, la bascule 110 mémorise un signal "1", qui avait été envoyé à la bande 111 à l'avance, pour l'envoyer à partir de la bande 113 (figu- re 3C). Entre temps, étant donné qu'un. signal "0" existe déjà à la borne 211 à cet instant (figure 3D), la bascule 210 mémorise ce signal pour l'envoyer à partir de la bor- ne 213 (figure 3E). Lors de l'apparition du second signal d'hor- loge, envoyé à la borne 222 comme indiqué à l'instant tl, la bascule 220 mémorise le signal "0" envoyé à la borne 221 pour l'envoyer à partir de la borne 223 (figure 3F). En outre, lorsque le troisième signal d'horloge envoyé à la borne 602 apparaît (figure 3H) à l'instant t2, la bas- cule 600 mémorise un signal envoyé à sa borne 601 (figure 3G) pour l'envoyer à partir de sa borne 603 (figure 3I). De façon spécifique, à cet instant, le signal "0" étant envoyé par les bornes 213 et 223, le circuit 230 envoie - un signal "0" à la borne 601 et il en résulte que la bas- cule 600 envoie un signal "0" à partir de sa borne 603. Lorsque le premier signal d'horloge apparaît à nouveau à un instant t4, la-bascule 210 continue à maintenir le si- gnal "0" puisque le signal "1" qui se trouve à la borne 113 doit encore atteindre la borne 211. Le signal "1" qui se trouvait à la borne 113 atteint les bornes 211 et 221 à un instant t7, qui est décalé, derrière l'instant to, d'une période de temps T2 supérieure à la période T (fi- gure 3). Lorsque le second signal d'horloge apparaît à nouveau à l'instant t5, la bascule 220 mémorise ce signal "1" pour l'envoyer à partir de sa borne 223 (figure 3F) puisque le signal l"1" a déjà atteint la borne 221. A cet instant les bornes 213 et 223 produisent les signaux "0" et "1" respectivement, et les niveaux-.logiques des deux bornes sont donc inégaux, de sorte que le circuit 230 pro- duit un signal "1" (figure 3G). Lorsque le troisième si- gnal d'horloge apparaît à l'instant t6, la bascule 600 mé- morise le signal "1" qui se trouvait à sa borne 601 pour l'envoyer à partir de sa borne 603 (figure 3I). Par conséquent, en surveillant le niveau lo- gique à la borne de sortie 603 de la bascule 600 de cette façon, on peut vérifier le temps de retard. Bien que jusqu'ici on.ait décrit l'invention en se référant à sa réalisation préférée, l'homme de l'art pourra facilement mettre cette invention en pratique de différentes autres façons. REVENDICATIONS 1. Dispositif de vérification du temps de re- tard, comportant: un premier (100) et un second (200) blocs à vérifier; un premier moyen (300) formant générateur de signal d'horloge pour générer un premier signal d'horloge et un second signal d'horloge décalé après ledit premier signal d'horloge; un moyen de transfert (700) pour propager un signal de test, envoyé depuis ledit premier bloc de cir- cuit (100), en synchronisme avec ledit premier signal d'horloge, audit second bloc de circuit (200); un premier moyen de mémorisation (210) conte- nu dans ledit second bloc de circuit (200) pour mémoriser ledit signal de test en synchronisme avec ledit premier - signal d'horloge; un second moyen de mémorisation (220) contenu dans ledit second bloc de circuit (200) pour mémoriser le- dit signal de test en synchronisme avec ledit second si- gnal d'horloge; un moyen formant détecteur (230) pour conti- nuer à produire un signal de disparité aussi longtemps qu'une disparité est détectée entre le signal de sortie dudit premier moyen de mémorisation (210) et celui dudit second moyen de mémorisation (220). 2. Dispositif de vérification du temps de re- tard selon la revendication 1, comportant en outre: un second moyen formant générateur de signal d'horloge pour générer un troisième signal d'horloge déca- lé après ledit second signal d'horloge, et un troisième moyen de mémorisation (600) pour mémoriser ledit signal de disparité en synchronisme avec ledit troisième signal d'horloge.