Brevet FR2629940A1 — publié le 19891013

PROCEDE DE LECTURE POUR UN DISPOSITIF A TRANSFERT DE CHARGE ET ETAGE DE SORTIE DE LECTURE D'UN TEL DISPOSITIF DESCRIPTION La présente invention concerne un procédé de lecture pour un dispositif à transfert de charge et l'étage de sortie de lecture dudit dispositif. On désigne habituellement Les dispositifs à transfert de charge par l'abréviation française DTC ou par l'abréviation anglo-saxonne CCD. On utilise de tels circuits DTC dans les domaines de l'imagerie dans lesquels ils sont employés en tant que capteurs optiques ou en tant que circuits de lecture couplés aux capteurs. La lecture du signal correspondant à des charges stockées sous la dernière grille de stockage du circuit DTC s'effectue à partir d'un étage de sortie dans lequel on procède habituellement selon les deux principes les plus couramment empLoyes que L'on rappelle ci-dessous: Le premier principe consiste à effectuer la Lecture sur diode flottante. L'étage de sortie basé sur ce premier principe est représenté sur la figure 1. Les signaux de phase et la tension de sortie de cet étage sont représentés sur la figure 2. La lecture s'opère en deux étapes. Une diode DS permet de recevoir la charge- signal stockée sous la dernière électrode 'de stockage (grille) qui est reliée à un signal de phase '. Pour cela, dans une première étape, la diode DS est préchargée par un transistor TR dont la grille est commandée par un signal de phase R et dont le drain estrel une tension continue VR qui est est relié à une tension continue VR qui est éventueLlement égale à la tension d'alimentation VDD du circuit DTC. La diode DS est donc préchargée à une valeur de référence avant de recevoir la charge signal. Pendant la durée d'un cycle de la phase signal 02 c'est-à-dire, entre les instants t et 2t, une charge se trouve sous la grille qui est reliée à cette phase A un instant t, situé pendant la première demi-période de la phase, la phase R est portée à un potentiel haut, le transistor MOS TR est alors passant et la diode DS est portée au potentiel de recharge. Ce potentiel de recharge est égal à VR dans le cas o VR est supérieur ou égal au signal de phase m moins la tension de seuil du transistor MOS de R recharge TR, (VR>,V4 -VT). Le potentiel de recharge est R égal à VR -VT, c'est-à-dire au signal de phase 0R moins la tension de seuil du transistor TR dans le cas o la tension VR est inférieure ou égale à cette dernière (VR R R potentiel haut du signal de phase R' Ensuite et selon une deuxième étape, le signal de phase R revient à son potentiel bas, c'est- R à-dire pratiquement à l'instant t représenté sur la figure 2, les charges signal sont alors transférées sur la diode DS par dessus la barrière de potentiel induite par l'électrode qui est reliée à une tension fixe VEC. A cet instant t2, le potentiel de la diode DS décroît d'une quantité VP correspondant à une tension de décalage (OFFSET). Cette tension de décalage est introduite par le couplage parasite dû à la liaison capacitive parasite Cc présente entre la grille du transistor TR et la diode DS, avec la liaison capacitive Cd de la diode DS et la liaison capacitive CL de connexion entre la diode DS et le transistor MOS T de l'étage suiveur (formé des transistors T et T). 1 1 2 C'est pratiquement à l'instant t3 qu'a Lieu réellement l'arrivée des charges signal. Ces charges font décroître progressivement le potentiel de la sortie VS pendant une durée Ce liée au produit R.C, ON2 d'une quantité, R étant la résistance du s ON2 transistor T2 en fonctionnement et C la capacité de sortie. Si G est le gain de l'étage suiveur de sortie, la variation $ se traduit en sortie par une variation Vs égale à Gi. s La tension de sortie n'est donc mesurable que pendant une durée tm qui est limitée par la durée d'établissement 'e. La durée te ne peut être réduite sous peine d'augmenter la puissance consommée. Le deuxième principe est basé sur la lecture sur une grille flottante. Le schéma de principe est représenté sur la figure 3. Les différents signaux de phase sont représentés sur la figure 4. La différence essentielle avec le principe précédent réside dans le fait que la diode DS est remplacée par une grille flottante Gs. La lecture s'opère également en deux étapes. L'électrode de stockage Gs au lieu d'être reliée à La phase +2 est commandée par deux transistors MOS TR et TRAZ qui effectuent respectivement une précharge avant l'arrivée du signal de charge et une remise à zero pour l'évacuation du signal sous l'étage suivant. Au moment de l'arrivée du signal, l'électrode Gs est laissée flottante et son. potentiel est lu par les deux transistors MOS T et T montés en suiveur. 1I 2 Le processus de fonctionnement est similaire à celui décrit précédemment si ce n'est qu'après la lecture des charges une remise à zéro de la grille flottante est nécessaire pour l'évacuation des charges. Cette remise à zéro est effectuée par le transistor 2629940' TRAZ dont la grille est reliée au signal de phase ORAZ active entre les instants t et t qui permet d'évacuer 1 2 les charges qui ont été lues lors du cycle précédent. Lors de l'arrivée des charges signal, la grille flottante Gs voit son potentiel varier d'une quantité &4s Pour un dispositif DTC à canal de s surface, on peut donc écrire que: Q C e L * -L K 0 C C B =( - fF 0 p p C étant la capacité d'oxyde de la grille Gs, L C les capacités de connexion sur la grille Gs, Q la p e charge signal, K le coefficient dépendant de B paramètres technologique, 4s et sO, des potentiels s de surface sous la grille Gs respectivement entre les instants t et t2, t et 2t 1i 2 3 O' Cette variation de potentiel 0 est lue à s l'aide de l'étage suiveur formé par les transistors MOS T et T, étage similaire à celui qui a été décrit à 1 2 propos de la figure 1. Le signal de sortie et AVs=Gxes, o G est le gain de l'étage suiveur. Ces deux principes de mesure présentent un inconvénient majeur. Cet inconvénient vient du fait que le signal en sortie, c'est-à-dire &Vs, n'est mesurable qu'entre les instants t d'une période de la phase 0 et 4 2 l'instant 2t si on conserve la même origine des temps, soit l'instant t de la période suivante. Ce signal n'est donc mesurable qu'après les intervalles de temps t3, t correspondant à la durée d'établissement ee. 3 4 En première approximation, ce temps d'établissement Ce est limité comme cela a déjà été dit, par le produit R.N2C dans lequel R ON2 représente 0N2 ON2 la résistance lorsque le transistor T2 est en fonction, et C la capacité parasite à la sortie de l'étage. Pour minimiser le temps te, il convient donc de diminuer La résistance de fonctionnement du transistor T2 et ceci d'autant plus que la cadence de sortie du circuit DTC est grande pour conserver une durée de mesure Xm suffisante. Par ailleurs, la puissance dissipée dans les transistors suiveurs T1 et T2 possède deux composantes, une composante statique et une composante dynamique. La composante statique est prépondérante et est dissipée en permanence si bien qu'il est nécessaire de trouver un compromis entre la cadence de sortie des signaux et la puissance dissipée et plus exactement entre la fréquence des variations que subit cet étage suiveur qui est égale à deux fois la fréquence de sortie du signal et la consommation du circuit. En effet, plus la fréquence de sortie du signal est élevée, plus la charge de sortie (transistor T ou résistance équivalente) doit être faible et plus la puissance dissipée est élevée. On rappelle que la composante statique Pstatique est égale à VDD.I, o I représente le courant moyen traversant les transistors T et T, I étant donc égal à Vs/R ON2 On rappelle par ailleurs que la composante dynamique liée aux variations Vs du signal aux bornes de la capacité C est égale à Pdymanique soit 1/2.C.(àVs).F o F est la fréquence des variations. La présente invention a donc pour objet un procédé de lecture d'un dispositif à transfert de charge et un étage de sortie de lecture d'un tel dispositif qui permettent de résoudre ces problèmes et qui permettent par conséquent de repousser Le compromis fréquence-consommation lors de la lecture du signal de charge du dispositif.- L'invention a donc pour objet un procédé de 2629,40 lecture d'un dispositif à transfert de charge alimenté par une tension continue VDD et comportant un étage de sortie comprenant un élément sur lequel est transféré un signal de charge et un étage suiveur, la lecture s'opérant en deux étapes: - une première étape de transfert du signal de charge sur l'élément qui va servir à lire ce signal, - une deuxième étape de lecture proprement dite de ce signal de charge sur cet élément dès que ce signal est établi en sortie de l'étage suiveur; ledit procédé étant caractérisé en ce qu'il consiste à appliquer une tension d'alimentation impulsionnelle sur l'étage suiveur de manière à ce que cet étage ne soit alimenté par cette tension impulsionnelle *VDD que lors de chacune des deux- étapes constituant une lecture. Avantageusement, la tension impulsionnelle est un signal de phase *VDD obtenu à partir de la tenion d'alimentation VDD. L'invention a également pour objet un dispositif à transfert de charge comprenant un élément sur lequel est transféré un signal de charge destiné à être lu, et un étage suiveur qui permet la lecture de ce signal et qui comporte un premier transistor MOS T monté en source suiveuse et un deuxième transistor MOS T de charge, caractérisé en ce que cet étage suiveur est alimenté par un signal de phase *VDD obtenu à partir de la tension d'alimentation VDD de l'ensemble du dispositif. Avantageusement, le transistor de charge T est choisi de manière à avoir une résistance -de fonctionnement supérieure à celle du transistor T et supérieure au transistor de charge habituellement utilisé, ce qui permet de réduire la puissance dissipée sans que pour cela la durée de présence du signal de charge à la sortie de cet étage soit insuffisante. La présente invention sera mieux comprise à l'aide de la description détaillée faite à titre d'exemple non limitatif et en regard des figures annexées qui représentent: - la figure 1, un schéma de l'étage de sortie permettant la lecture sur diode flottante selon l'art antérieur, - la figure 2, les diagrammes des signaux de phase et du signal de sortie en fonction du temps dans le cas d'une lecture selon les méthodes de l'art antérieur, La figure 3, le schéma d'un étage de sortie dans le cas d'une lecture sur grille flottante, - la figure 4, les diagrammes des signaux de phase selon ce principe de lecture et selon une méthode relative à l'art antérieur, la figure 5, Un étage de sortie de lecture sur diode flottante d'après le procédé conforme à l'invention, - la figure 6, les diagrammes des signaux de phase et le signal de sortie en fonction du temps, d'après le procédé conforme à l'invention. Les figures I à 4, relatives à l'art antérieur, ont déjà été décrites. Dans toute la description les mêmes éléments portent les mimes références. Le procédé selon l'invention s'applique tout aussi bien au dispositif DTC ayant un étage de sortie basé sur le principe de la lecture sur diode flottante qu'au dispositif DTC ayant un étage de sortie basé sur la lecture sur grille flottante. Seul le schéma d'un dispositif basé sur Le principe de la lecture d'une diode flottante a été représenté à titre d'exemple. On a donc représenté sur la figure 5 un étage de sortie d'un dispositif DTC basé sur le principe de la lecture sur diode flottante. Le procédé selon l'invention consiste à appliquer un signal de phase obtenu à partir de la tension d'alimentation VDD sur cet étage de sortie au lieu de lui appliquer la tension continue VDD. La tension d'alimentation de cet étage de sortie est donc une tension d'alimentation impulsionnelle représentée par le signal de phase *VDD sur la figure 6. Les signaux de phase 2 et 0 sont 2 R inchangés par rapport aux signaux utilisés dans l'art antérieur. Ce signal de phase *VDD permet donc d'alimenter l'étage de sortie uniquement pendant la durée des deux étapes qui constituent une lecture d'un signal de charge stocké sur la dernière électrode reliée au signal de phase 2 d'un circuit DTC. La première étape de lecture se produit lorsque le signal de phase 2 revient à son potentiel bas, c'est-à-dire à l'instant t, les charges signal sont alors transférées sur la diode DS par dessus la barrière de potentiel induite par la tension continue VEC, la diode DS ayant été portée à un potentiel de recharge pendant la phase 0 ' R L'alimentation de l'étage de sortie par le signal phase ODD permet d'appliquer le potentiel VDD entre les instants t2 et t, c'est-à-dire pendant le transfert des charges signal sur la diode DS. Dès l'application du signal de phase OVDD à l'instant t4, les charges signal qui sont arrivées sur la diode DS et qui ont fait décroître son potentiel d'une valeur Vs=G6 s sont mesurables à l'étage de sortie. L'invention consiste donc en une alimentation impulsionnelle de l'étage de sortie, cette alimentation est réalisée par un signal de phase *VDD et est obtenue de manière classique au moyen de l'alimentation générale VDD. L'alimentation de l'étage suiveur de sortie n'est établie que lors de la lecture du signal. A l'instant t2, le signal de charge s'établit au niveau de recharge, à l'instant t elle s'établit au niveau sortie de signal. L'utilisation d'une alimentation pulsée permet d'améliorer considérablement Le couple fréquence de sortie/puissance dissipée. En effet, dans le cas o l'on choisit un transistor T ayant une résistance en fonctionnement grande, la lecture selon les méthodes antérieures ne pourra pas être effectuée car le temps d'établissement du signal de charge au niveau sortie de signal sera trop important pour que la mesure puisse être effectuée. Si au contraire on choisit un transistor de charge T présentant une résistance assez faible, c'est la puissance dissipée qui devient importante car, comme cela a déjà été décrit, cette puissance comporte une composante statique Pstatique qui est proportionnelle au courant moyen traversant les transistors T et T à 1 2 la tension d'alimentation VDD si bien que si l'on choisit un transistor T présentant une résistance R 2 ON2 faible, le courant augmente et par conséquent la puissance augmente également. Comme la durée d'établissement du signal dans le procédé de lecture selon L'invention est instantanée quasiment puisque cette durée correspond au temps de montée du niveau signal ÈVs représenté sur la figure 6, on peut donc, grâce au procédé de lecture selon l'invention, utiliser un transistor de charge T présentant une résistance plus importante que celle utilisée dans l'art antérieur. Pour une fréquence de sortie fixée, on peut donc accroître considérablement la résistance de charge R du transistor T, ce qui a pour avantage: ON2 2 2629940, 1 0 - de réduire la puissance statique dissipée qui est la puissance prépondérante VDD.Vs/R ON2' - d'accroître le gain de l'étage de sortie car ce gain est inversement proportionnel à la caractéristique géométrique de la résistance du transistor T et que cette caractéristique géométrique est faible lorsque la résistance est grande, - de bénéficier du gain capacitif de recharge car lorsqu'on effectue la recharge de la diode DS (ou de la grille Gs) avec la tension VDD nulle, cette recharge se fait sur une capacité: C +C' +C +C.Y sl L p ox qui est supérieure à la capacité: C =C +C +2/3C. y (1-G) s2 L p ox lors de la lecture. On peut donc recharger à un niveau supérieur au niveau de recharge obtenu avec une tension d'alimentation VDD continue. lDns l'hypothèse d'un bruit de recharge u =(kT/C), le fait de recharger sur la capacité C B si permet également de réduire le bruit de recharge de cet étage de lecture, C étant supérieur à C. Deux exemples numériques vont être donnés dans ce qui suit afin d'illustrer les avantages de la présente invention. Ces exemples ne doivent pas être interprétés comme une limitation de l'invention, mais doivent être pris à titre purement illustratif. Dans l'hypothèse d'une capacité de sortie C=20pF et d'une alimentation VDD=15V, on obtient les résultats suivants: a)- pour une alimentation VDD continue si l'on choisit un transistor T tel que sa résistance R est égale à 2 kL., et dans l'hypothèse o le ON2 transistor T fonctionne en régime de saturation tout le long du temps d'établissement, cette hypothèse prise le long du temps d'établissement, cette hypothèse prise pour ce calcul donne une approximation valable de La réalité. Le temps d'établissement 'e pris entre 10% et % du signal est donc de l'ordre de 2, 2 RC, soit 90 nanosecondes, R étant la valeur de La résistance des deux transistors T et T en parallèle. La puissance 1 2 2 statique dissipée est alors égale à (VDD) /(R +R) 2 2 3 ON1 ON2 soit (VDD) /R soit 15 /2.10 v 100 mW. ON2 b)- pour une alimentation VDD impulsionnelle, on peut choisir une charge R de 10 kJ. pour avoir le ON2 même temps d'établissement que précédemment (résultat expérimental obtenu en conservant le même transistor T de sortie que précédemment); la puissance statique dissipée comprenant un rapport cyclique de 1/2 pour la pulsation de VDD est alors égale à (VDD) /2R =10 mW. ON2 On obtient un gain de facteur 10 dans la puissance dissipée par le procédé et le dispositif selon l'invention. REVENDICATIONS. 1. Procédé de lecture d'un dispositif à transfert de charge alimenté par une tension continue VDD comportant un étage de sortie qui comprend un élément sur lequel est transféré un signal de charge et un étage suiveur, la lecture s'opérant en deux étapes: - une première étape de transfert du signal de charge sur l'élément qui va servir à lire ce signal, - une deuxième étape de lecture proprement dite de ce signal de charge sur cet élément dès que ce signal est établi en sortie de l'étage suiveur; caractérisé en ce qu'il consiste à appliquer une tension d'alimentation impulsionnelle ($VDD) sur l'étage suiveur de manière à ce que cet étage ne soit alimenté par cette tension impulsionnelle que lors de chacune des deux étapes constituant une lecture. 2. Procédé de lecture selon la revendication 1, caractérisé en ce que la tension impulsionnelle est un signal de phase (VDD) obtenu à partir de la tension continue d'alimentation VDD. 3. Etage de sortie de lecture d'un dispositif à transfert de charge comprenant un élément (DS, Gs) sur lequel est transféré un signal de charge destiné à être lu, et un étage suiveur qui permet la lecture de ce signal et qui comporte un premier transistor MOS (T) monté en source suiveuse et un deuxième transistor MOS (T) de charge, caractérisé en ce que cet étage suiveur (T, T) est alimenté par une tension 1- 2 impulsionnelle $VDD. 4. Etage de sortie e Le ectureselon ta revendication 3, caractérisé en ce que le transistor de charge (T2) est choisi de sorte qu'il présente une résistance (R) élevée de manière à réduire la ON2 puissance dissipée sans que pour cela la durée de présence du signal de charge à la sortie de cet étage soit insuffisante.