Brevet FR2612662A1 — publié le 19880923

ARBITRAGE DE MEMOIRE POUR SOUS-SYSTEMES VIDEO Art antérieur La présente invention concerne les sous-systèmes vidéo pour calculateurs comme les calculateurs personnels et plus particulièrement un agencement de cette nature plus efficace et à performances améliorées en ce qui concerne la commande d'arbitrage et d'accès à la mémoire d'un sous-système de ce type. La présente invention est décrite ici dans l'environnement d'un ordinateur personnel. On a déjà décrit des systèmes de cette nature qui comprennent un microprocesseur interconnecté à divers éléments d'entrée/sortie (I/O) et d'emmagasinage au moyen d'un bus. Un calculateur personnel peut aussi présenter des fentes permettant l'introduction de cartes de circuits par l'utilisateur. Par exemple, le brevet des EUA n 4.408.200 décrit un système de calcul personnel composé d'un dispositif et d'une méthode d'écriture de caractères de texte pour un affichage vidéo à balayage de trame fonctionnant dans un mode à tous points adressables ou graphique et ensuite, pour la lecture des caractères. Un processeur écrit un caractère à l'affichage en sélectionnant et chargeant dans une mémoire intermédiaire d'affichage vidéo graphique, une configuration de points de caractère de texte récupérée d'une mémoire et lit un caractère précédemment écrit en comparant une configuration de points récupérée de la mémoire intermédiaire d'affichage à des configurations de points récupérés de la mémoire principale. L'affichage en couleurs est aussi prévu. Le système comprend aussi un adaptateur d'affichage ou graphique composé d'un sous système vidéo, l'adaptateur étant inséré dans une fente E/S. Un sous système vidéo amélioré est décrit dans le brevet des EUA n 4.580. 135 ayant un affichage à balayage de trame qui comprend une pluralité de mappes de mémoire. Les mappes sont adressables dans l'un ou l'autre de deux modes pour fournir des adresses et l'affichage d'information vidéo par le système. Le système représente une organisation de système graphique améliorée quelquefois appelée "adaptateur graphique amélioré" (EGA). La mémoire vidéo est partagée en temps par accès de multiplexage d'une unité CPU et d'une unité de commande CRT. Bien qu'aucun cycle de fonctionnement particulier ne soit décrit en détails, la carte EGA assure des cycles réservés pour accéder à la mémoire à la fois par l'unité de commande CRT et l'unité CPU. La carte EGA a deux modes d'arbitrage, un mode à faible vitesse et un mode à grande vitesse. En mode à grande vL:esse, l'unité CPU a toujours 1 cycle sur 5 au cours duquel elle peut accéder à la mémoire vidéo. En mode à faible vitesse, l'unité CPU a 3 cycles sur 5 pour accéder à la mémoire vidéo. D'autres documents de l'art antérieur concernent particulièrement l'arbitrage dans les sous systèmes vidéo. Par exemple, le brevet des EUA n 4.511.965 concerne un système pour résoudre le conflit entre l'unité centrale de traitement (CPU) et une unité de commande à tube cathodique (CRT) lors de l'accès à un ensemble de mémoire vidéo ou à une mémoire à accès aléatoire (RAM) vidéo, d'un système de traitement de données. Une période d'accès CPU est assurée entre les périodes d'accès successives de l'unité de commande CRT. La logique d'arbitrage est incluse pour déterminer la priorité d'accès de l'unité de commande CRT lorsqu'il v a conflit entre l'unité CPU et l'unité de commande CRT. Il n'est pas fait mention de l'adaptation du schéma d'arbitrage à l'activité de l'unité de commande CRT. A titre d'autre exemple, le brevet des EUA n 4.117.469 décrit un terminal de calculateur comprenant un affichage CRT, un microprocesseur et une mémoire à accès aléatoire qui emmagasine des codes de caractères comme informations à afficher sur l'écran CRT et qui servent de mémoire de travail pour le processeur. Le traitement de l'affichage est imbriqué avec d'autres travaux du microprocesseur. On peut citer à titre d'autre exemple, le brevet des EUA. n 4.577.344 qui présente un système de traitement de signaux vidéo représentant des images détectées. Les signaux vidéo sont alimentés au travers d'un multiplexeur à un processeur vidéo et un affichage. Les signaux vidéo scot prétraités et emmagasinés dans le processeur vidéo qui a une mémoire partagée. Une unité de commande de calculateur a accès à la mémoire partagée par un bus commun et commande le fonctionnement du processeur video en réponse à des signaux de commande issus de dispositifs périphériques. Un objet principal de la présente invention est de permettre une utilisation plus efficace et plus rapide d'une mémoire vidéo dans un ensemble graphique vidéo (VGA) par une unité de commande vidéo et une unité centrale de traitement, l'ensemble VGA fonctionnant dans divers modes d'affichage classés selon la résolution, la couleur et des attributs tels que le changement du niveau d'intensité, la vidéo inverse, les caractères de soulignement et autres. Résumé de l'invention Comme indiqué précédemment, la carte d'adaptation graphique améliorée (EGA) attribue des cycles pour l'accès à la mémoire à la fois par l'unité de commande vidéo et l'unité CPU. Dans les deux modes de fonctionnement à grande vitesse et à faible vitesse, l'unité CPU a toujours 1 cycle sur 3 pendant lequel elle peut accéder à la mémoire vidéo. Selon les enseignements de la présente invention, un nombre minimal garanti de cycles est assuré pour l'accès de la mémoire vidéo par l'unité CPU en mode à grande vitesse mais en outre, l'arbitrage permet l'accès de l'unité CPU pendant des périodes de non affichage si bien que l'unité CPU peut bénéficier d'un plus grand nombre de cycles si nécessaire. En mode à faible vitesse, l'arbitrage se déroule à la fois pendant les périodes d'affichage et de non affichage si bien que l'unité CPU peut bénéficier d'un plus grand nombre de cycles de mémoire suivant nécessité. La pratique de la présente invention permet d'assurer une amélioration significative des performances par l'augmentation de la largeur de bande de la mémoire vidéo disponible pour l'unité CPU. La carte d'adaptation graphique améliorée indiquée précédemment ainsi que le sous système vidéo décrit ici, utilisent au moins une mémoire à accès aléatoire dynamique (RAM) pour emmagasiner des données à afficher sur un tube cathodique (CRT). La mémoire est lue en permanence par l'unité de commande vidéo pour mettre l'écran à jour. L'accès à cette mémoire est donné à l'unité CPU principale par des cycles de mémoire attribués mis de côté pour son utilisation. Une unité d'arbitrage de cycle- de mémoire est utilisée pour déterminer ces cycles attribués à l'unité CPU tout en assurant en même temps la délivrance des données à l'unité de. commande CRT à la vitesse requise pour une révision appropriée de l'écran. Dans la présente invention, le concept ajuste automatiquement (pas d'intervention du logiciel) la vitesse d'arbitrage aux exigences relatives aux données de l'écran et donne à l'unité CPU la largeur de bande de mémoire maximale pendant les périodes de non affichage à l'écran. L'unité d'arbitrage vidéo surveille l'activité de l'affichage à l'écran et de l'unité de commande vidéo et aussitôt que l'affichage à l'écran n'est plus requis indépendamment du moment, l'unité CPU peut accéder à la mémoire vidéo pendant le cycle ou les cycles au cours desquels apparaît cette inactivité de l'affichage. Pour une meilleure compréhension de la présente invention ainsi que d'autres caractéristiques et avantages de cell ci, on se reportera à la description qui va suivre faite en se référant aux dessins ci joints tandis que le cadre de l'invention sera délimité par les revendications jointes à la présente description. Brève description des dessins En se reportant aux dessins, on voit que: La figure lA est une représentation schématique générale du sous système de mémoire et du dispositif d'arbitrage vidéo décrit ici. La figure lB montre les relations existant entre divers éléments du sous système vidéo de la figure 1A avec des références aux autres figures des dessins. La figure 1C est une représentation schématique plus détaillée du sous système de mémoire et du dispositif d'arbitrage vidéo de la figure 1A. La figure 2 représente la génération des cycles d'arbitrage et de mémoire tandis que la figure 3 représente la logique de commande de l'interface CPU et des bascules de données. La figure 4 illustre la construction logique du générateur de cycles de mémoire du sous système vidéo. La figure 5 illustre la construction logique de l'unité d'arbitrage à grande vitesse. La figure 6 illustre la construction logique du générateur d'horloge. Les figures 7A, 7B et 7C illustrent des signaux pour des chronologies du mode à 8 points, du mode à 9 points avec un cycle de mémoire à 8 points et du mode à 9 points avec un cycle de mémoire à 7 points, respectivement. Les figures 8A et 8B représentent des signaux apparaissant pendant des cycles d'arbitrage à grande vitesse pour des opérations de lecture CPU et d'écriture CPU, respectivement. Les figures 9A et 9b sont des représentations schématiques de signaux de cycles d'arbitrage à faible vitesse pour des opérations de lecture CPU et d'écriture CPU, respectivement. Description détaillée La figure lA illustre le sous système de mémoire vidéo et comprend la mémoire vidéo 13 qui emmagasine les données pour affichage sur un moniteur CRT 1. La mémoire video 13 est accédée par l'unité CPU 2 pour écrire et mettre à jour les données et pour lire les données à l'occasion, et peut aussi être accédée par l'unité de commande vidéo ou CRT 10 pour être utilisée pour la commande de l'affichage réel sur le moniteur 1. L'accès de la mémoire vidéo 13 par l'unité CPU 2 et l'unité de commande vidéo 10 est commandé sur une base multiplexée cyclique par l'unité d'arbitrage vidéo (cycle de mémoire) 11. La figure lB est agencée pour montrer les relations existant entre les éléments formant le sous système vidéo avec références aux autres figures des dessins. Sont compris les blocs 5a-5f qui représentent les figures 1C et 2-6, respectivement. La figure 1C montre le sous système de mémoire vidéo qui comprend une unité d'arbitrage de cycle de mémoire 11. L'unité d'arbitrage de cycle de mémoire 11 délivre des signaux de commande sur les lignes 110 à la mémoire vidéo 13, la commande de sélection d'adresse au multiplexeur (MUX) 12 par le signal CPU/CRT. sur la ligne 109 et la commande des bascules de données par un signal de bascule CRT sur la ligne 111 et le signal BASC.CPU sur la ligne 112. Le signal LECT. CPU- sur la ligne 106 et le signal ECRIT. CPUsur la ligne 107 sont issus de CPU2 et indiquent à l'unité d'arbitrage vidéo (cycle de mémoire) 11 que l'unité CPU désire amorcer une opération de lecture ou d'écriture de la mémoire vidéo 13. L'unité d'arbitrage 11 utilise le signal PRET sur la ligne 108 pour indiquer à l'unité CPU le moment o le cycle requis est terminé. Lorsque l'unité CPU lit la mémoire vidéo 13, le signal d'adresse CPU sur la ligne 100 est couplé au bus d'adresse de mémoire vidéo 102 par MUX 12. Le signal CPU/CRT sur la ligne 109 sélectionne l'entrée d'adresse, l'adresse CPU 100 ou l'adresse CRT 101 qui est présentée sur le bus d'adresse 102. Les données de mémoire vidéo sur le bus 103 sont verrouillées dans les bascules CPU 15 par le signal BASC. CPU sur la ligne 112 et envoyées à l'unité CPU par le bus de données , l'unité de commande graphique 14 et le bus de données CPU 104. Lorsque l'unité CPU écrit à la mémoire vidéo 13, le signal d'adresse CPU sur la ligne 100 est couplé au bus d'adresse de mémoire vidéo 102 par MUX 12. Les données d'écriture issues de l'unité CPU sont envoyées à la mémoire vidéo 13 par le bus de données CPU 104, l'unité de commande graphique 14 et le bus de données 103. L'unité de commande CRT 10 génère le signal d'adresse d'écran CRT sur la ligne 101 qui est envoyé par MUX 12 pour adresser la mémoire vidéo 13. Les données de révision d'écran CRT passent aux bascules CRT 16 par le bus de données 103 et sont verrouillées par le signal BASC. CRT sur lt ligne 111. Les données d'écran dans les bascules CRT sont envoyées à l'unité de commande d'attributs 18 par le bus de données 114 ou par le bus , les registres à décalage 17 et le bus 116. L'unité de commande d'attributs 18 met au format les données CRT et les envoie au moniteur d'affichage vidéo par le bus 117. L'unité d'arbitrage vidéo (cycle de mémoire) 11 décide si c'est l'unité de commande CRT 10 ou l'unité CPU 2 qui doit utiliser la mémoire vidéo 13 à un instant donné. L'unité de commande CRT 10 a besoin d'accéder en permanence à la mémoire vidéo 13 pendant les intervalles vidéo actifs afin de maintenir l'image vidéo sur le moniteur d'affichage vidéo. La vitesse des données requise pour maintenir l'image vidéo pendant des intervalles vidéo actifs est déterminée par le mode de fonctionnement du sous système videéo. Le sous système vidéo est capable de fonctionner dans de nombreux modes différents y compris les modes alphanumériques et graphiques à plusieurs résolutions de caractères ou pixels. Par exemple, le sous système vidéo peut afficher 640 pixels horizontaux sur 200 lignes verticales et des graphiques en 16 couleurs et 640 pixels horizontaux sur 200 lignes verticales et des graphiques en 2 couleurs. Ceux ci constituent deux des nombreux modes de fonctionnement du sous système vidéo et sont affectés d'exigences différentes en ce qui concerne la vites=e des données d'écran. L'unité d'arbitrage de cycle de mémoire 11 détecte la vitesse requise des données d'écran et ajuste l'arbitrage de cycle de mémoire en conséquence. L'unité d'arbitrage de cycle de mémoire 11 ajuste aussi l'arbitrage pendant les instants o les signaux de conditionnement d'affichage horizontal et vertical sont inactifs pour donner à l'unité CPU tous les cycles disponibles (sauf pour les cycles de révision de mémoire) de la mémoire vidéo 13. Le changement d'arbitrage pendant les périodes de non affichage ainsi que pendant les intervalles de retrace et non pas pendant les intervalles de retrace seulement comme dans l'art antérieur, permet une largeur de bande plus importante de la mémoire vidéo 13 à l'unité CPU étant donné que les intervalles de retrace tombent à l'intérieur des intervalles de non affichage. Les figures 2 et 3 forment une représentation schématique plus détaillée de l'unité d'arbitrage de cycle de mémoire 11. La figure 2 montre la logique de génération de cycle de mémoire et d'arbitrage tandis que la figure 3 montre la logique de commande des bascules de données et d'interface CPU. En se reportant à la figure 2, on voit que l'unité d'arbitrage VGA est composée de deux sections principales 3 et 4. La première est "l'unité d'arbitrage de temps écran actif"(ASTA) qui assure des attributions de cycle de mémoire en se fondant sur des exigences d'affichage actif. Les blocs 22, 23 et 24 de la figure 2 forment cette section. Le bloc 22 est l'unité d'arbitrage à vitesse élevée qui est une unité d'arbitrage du type attribution de vitesse fixe utilisée dans les modes vidéo qui requièrent des vitesses de données d'écran élevées. Le bloc 23 est l'unité d'arbitrage de vitesse faible qui est une simple bascule SR qui forme une unité d'arbitrage du type requête/accusé de réception. Le bloc 24 est le multiplexeur qu_ sélectionne l'unité d'arbitrage qui est utilisée pour effectuer les attributions de cycle de mémoire. MUX est commandé par un signal de sélection généré par la logique qui contrôle le mode de fonctionnement vidéo afin de déterminer si c'est un arbitrage à vitesse élevée ou faible qui est approprié. La sortie de ASTA est envoyée à "l'unité d'arbitrage de temps écran actif/inactif" (AISTA). Cette section surveille l'intervalle d'affichage horizontal et vertical, bloc 25. Si l'écran est actif ou si la révision de mémoire est entrain de se dérouler, bloc 26, la sortie de ASTA est alors transférée par l'horloge 27 à la bascule d'attribution de cycle de mémoire, bloc 28. Autrement, le cycle de mémoire suivant est repéré pour l'unité CPU. De nombreuses formes de signaux et relations de chronologie sont l' représentées aux figures 7A, 7B et 7C. On se reportera aussi aux figures 8A et 8B qui illustrent des formes de signaux et des relations de chronologie pendant les cycles d'arbitrage à grande vitesse (mode à grande vitesse) pour la lecture CPU et l'écriture CPU, respectivement. D'autres formes intéressantes de signaux pour le mode à faible vitesse, sont représentées à la figure 9A, opération de lecture CPU et à la figure 9B, opération d'écriture CPU. Le signal SORTIE UNITE ARBITRAGE sur la ligne 219, Figure 2, est généré par une bascule du type D 28 synchronisée par un signal HORLOGE ATTRIBUTION sur la ligne 404. L'entrée de données de DFF 28 est constituée par le signal ETAT ARB SUIVANT sur la ligne 218. Le signal ETAT ARB SUIVANT sur la ligne 218 réfléchira le signal SORTIE ARB ECRAN ACTIF sur la ligne 210 si le signal CONDIT. AFFICH. HORIZ. sur la ligne 113.3 et le signal CONDIT. AFFICH. VERT. sur la ligne 113.4 sont actifs ou si le signal REVISION MEMOIRE sur la ligne 113.5 est actif. Le circuit ET 25, le circuit OU 26 et le circuit ET 27 assurent cette fonction. Le signal CONDIT. AFFICH. HORIZ. sur la ligne 113.3 et le signal CONDIT. AFFICH. VERT. sur la ligne 113.4 sont en général générés dans un adaptateur comme l'adaptateur graphique amélioré indiqué précédemment. Le signal REVISION MEMOIRE sur la ligne 113.5 est à la même fréquence que le signal CONDIT. AFFICH. HORIZ. 11.3 et consiste en une impulsion logique positive longue de 3 ou 5 périodes de caractère, apparaissant une période de caractère après le passage du signal CONDIT. AFFICH. HORIZ. 113.3 du un logique au zero logique. Le signal SORTIE ARB ECRAN ACTIF sur la ligne 210 est utilisé lorsque l'écran CRT est dans un intervalle d'affichage actif. Le signal SORTIE ARB ECRAN ACTIF sur la ligne 210 réfléchira la sortie 208 de l'unité d'arbitrage à grande vitesse 22 ou la sortie 209 de l'unité d'arbitrage à faible vitesse 23 suivant l'état du signal ARB LIBRE de commande du multiplexeur 24 sur la ligne 212 depuis le générateur d'horloge 20. Le générateur d'horloge 20 détecte les exigences relatives à la vitesse des données dans le mode vidéo sélectionné et détermine automatiquement si c'est ' l'unité d'arbitrage à grande vitesse 22 ou l'unité d'arbitrage à faible vitesse 23 qui est appropriée pour l'attribution de cycles de mémoire. L'unité d'arbitrage à faible vitesse 23 est une simple bascule conditionnement/restauration (S-R) qui fonctionne comme une unité d'arbitrage du type demande/accusé de réception. La demande ou entrée S est constituée du signal DEMANDE CYCLE- sur la ligne 211 généré par le générateur d'horloge 20. L'accusé de réception ou entrée R est constitué du signal BASC CRT sur la ligne 220. Le signal BASC CRT sur la ligne 220 est utilisé sur la figure 1C comme une impulsion de découpage de bascule de données qui verrouille les données de la mémoire vidéo 13. L'unité d'arbitrage à grande vitesse 22 est une unité d'arbitrage du type à attribution dont la construction logique est représentée à la figure 5. La figure 5 représente une unité d'arbitrage à vitesse élevée 22 composée du compteur binaire 55, de la bascule D 57 et des portes ET négatif 56 et 58. Le signal HORLOGE UNITE ARBITRAGE sur la ligne 206 est généré par le générateur de cycle de mémoire 21 et est utilisé pour synchroniser le compteur binaire 55. La porte ET négatif 56 génère le signal de sortie de l'unité d'arbitrage à grande vitesse 22 sur la ligne 208. La porte ET négatif 56 conditionne le signal SORTIE GRANDE VITESSE 208 au zéro logique (cycle CPU) chaque fois que le compte binaire dans le compteur 55 est égal à cinq. La porte ET négatif 58 conditionne le signal -FORCE7 sur la ligne 26 1 2662 207 au niveau bas chaque fois que le compte binaire dans le compteur 55 est égal à six. Le signal -FORCE7 sur la ligne 207 est utilisé pour resynchroniser le générateur de cycle de mémoire 21 après chaque 8ième cycle de mémoire dans les modes vidéo qui utilisent 9 périodes d'horloge d'entrée pour chaque emplacement de caractère sur l'écran comme on le voit sur les figures 7B et 7C. Dans les modes vidéo qui utilisent 8 périodes d'horloge d'entrée pour chaque caractère comme on le voit sur la figure 7A, on ignore ce signal. La bascule D (DFF) 57 est utilisée pour assurer l'immunité au bruit du signal CORRECT PHASE sur la ligne 221 qui synchronise le compteur binaire au début d'une ligne de balayage horizontal. En se reportant à nouveau à la figure 2, on voit que le générateur de cycle de mémoire 21 génère les signaux de commande pour la mémoire vidéo 13 ainsi que des horloges pour l'unité d'arbitrage à grande vitesse 22 et la bascule (DTF) de sortie d'unité d'arbitrage 28. La figure 4 illustre la construction logique du générateur de cycle de mémoire 21. Des bascules D (DFF) 43, 44, 45 et 49 forment un registre à décalage dont la sortie est renvoyée à son entree par la ligne 400. Le signal RAS sur la ligne 110.1, le signal MUX sur la ligne 204 et le signal CAS sur la ligne 110.2 sont des impulsions au niveau haut actives qui sont déphasées de une période d'horloge d'entrée chacune. Le signal RAS sur la ligne 110.1 et le signal CAS sur la ligne 110.2 sont délivrés par l'intermédiaire du bus COMMANDE MEMOIRE 110 de la figure 1. Le bloc ET-OU 48 est utilisé pour forcer le cycle de réaction du registre à décalage à sept (7) horloges d'entrée en sélectionnant la sortie de l'étage de la troisième bascule (DFF 45) pendant la première moitié du cycle de réaction et en sélectionnant l'étage de la seconde bascule (DFF 44) pendant la seconde moitié du cycle de réaction. Le circuit ET 46 et le circuit OU 47 sont utilisés pour forcer le cycle de réaction à 8 horloges d'entrée pendant les modes qui utilisent 9 périodes d'horloge pour un seul emplacement de caractère sur l'écran CRT. Le signal M9 sur la ligne 410 est une sortie à bit unique d'un registre programmable à logiciel qui indique au matériel vidéo de prévoir un encadrement de caractère de 9 horloges de long. Le signal -FORCE7 sur la ligne 207 est généré par l'unité d'arbitrage à haute vitesse 22 et force un cycle de réaction de 7 horloges une fois tous les 8 cycles de réaction. Cette opération est effectuée pour ré-aligner les cycles de mémoire générés et l'unité d'arbitrage à grande vitesse 22 avec le signal S/-L sur la ligne 118, Figure lC, qui commande les registres à décalage de sortie vidéo 17. Le signal -PHASE CORRECT sur la ligne 221 est utilisé pour synchroniser la logique de génération de cycle de mémoire et l'unité d'arbitrage à grande vitesse 22 au début d'une ligne de balayage holizontale sur l. 'écran CRT. Le circuit ET 54 permet au signal -PHASE CORRECT sur la ligne 221 d'éviter au registre à décalage de cycle de mémoire de démarrer un nouveau cycle en interrompant la boucle de réaction sur la ligne 400. Le registre à décalage de cycle de mémoire est déconditionné (toutes les unités DFF sont restaurées) tandis que le signal -PHASE CORRECT sur la ligne 221 est actif. Le signal -SYNC2 sur la ligne 113.2 est généré par l'unité de commande CRT 10, Figure 1C, et indique la position de caractère juste avant le début de la ligne de balayage horizontale. Le signal ATRS/-L sur la ligne 120 est un signal utilisé pour commander des données dans l'unité de commande d'attribut 18, figure 1C. La chronologie du signal -PHASE CORRECT sur la ligne 221 est précisément commandé par le circuit OU négatif 50, la bascule JK 51 et le circuit OU 53 et est dérivée du signal ATRS/-L sur la ligne 120 et du signal -SYNC2 sur la ligne 113.2. La cocmande précise de la phase du signal -PHASE CORRECT sur la ligne 221 interdit les variations du retard de propagation des signaux de microplaquette à microplaquette qui sont inhérentes au procédé de fabrication IC. L'état initial de la logique de commande avec le signal -SYNC2 sur la ligne 113.2 au niveau haut correspondra à l'état restauré de la bascule JK 51 (le signal sur la ligne 407 est au niveau bas) et au signal -PHASE CORRECT sur la ligne 221 au niveau haut. Lorsque le signal -SYNC2 sur la ligne 113.2 passe au niveau bas, le circuit OU 53 conditionne le signal PHASE CORRECT sur la ligne 221 au niveau bas lorsque le registre à décalage de cycle de mémoire entre dans la seconde moitié du cycle de fonctionnement (comme indiqué par le signal RAS sur la ligne 110.1 qui est au niveau bas). Le signal -PHASE CORRECT sur la ligne 221 étant actif, le registre à décalage de cycle de mémoire est libre de terminer le cycle de mémoire courant mais ne peut pas en commencer un autre. Le circuit restera dans cet état jusqu'à ce que le signal ATRS/-L sur la ligne 120 passe au niveau bas, signifiant ainsi que l'état du signal -SYNC2 sur la ligne 113. 2 au niveau bas, que la ligne de balayage horizontale du CRT commencera avec le cycle d'horloge suivant. A cet instant, la sortie 406 du circuit OU négatif 50 passe au niveau haut et la sortie 407 de la bascule JK 51 passera au niveau haut au signal HORLOGE suivant sur la ligne 201, forçant le signal -PHASE CORRECT sur la ligne 221 à l'état inactif. Le circuit restera dans cet état jusqu'à ce que le signal -SYNC2 sur la ligne 113.2 passe au niveau haut, maintenant le signal -PHASE CORRECT sur la ligne 221 à l'état inactif et restaurant la bascule JK 51. Le fonctionnement interne du générateur d'horloge 20 est représenté à la figure 6. Un signal d'horloge principal sur la ligne 201 commande la bascule (TFF) 61 et l'une des entrées du bloc MUX 60. La bascule 61 divise la fréquence de l'horloge principale 201 par 2 et présente le résultat à l'autre entrée de MUX 60 par la ligne 600. Le signal VITESSE POINTS sur la ligne 602 est constitué par une sortie à bit unique d'un registre programmable par logiciel qui indique au générateur d'horloge la fréquence d'horloge qui est à utiliser pour la vitesse de points vidéo. La sortie du bloc MUX 60 devient le signal HORLOGE POINTS sur la ligne 601. Le signal HORLOGE POINTS sur la ligne 601 est utilisé comme horloge pour un circuit de registre à décalage composé du bloc de registre à décalage 63 et de la bascule (DFF) D 65. Ce registre à décalage fonctionne de la même manière que le registre à décalage dans le générateur de cycle de mémoire 21 de la figure 4. Le circuit ET 62 fournit la réaction pour la boucle de registre à décalage. Le registre à décalage aura une longueur de cyc.e de 8 ou 9 HORLOGE POINTS sur la ligne 601 suivant l'état du signal M9 sur la ligne 410. Lorsque M9 sur la ligne 410 est un 1 logique (le mode 9 points est sélectionné), la bascule D 65 introduit une période HORLOGE POINTS supplémentaire par la ligne 601 pendant la seconde moitié du cycle de réaction du registre à décalage. Le signal -HORLOGE CARACTERE sur la ligne 119 est l'horloge utilisée pour synchroniser l'unité de commande CRT 10 de la figure 1C. Des signaux sur les lignes 607, 608, 609 et 610 (enmodes à 9 points) ressembleront tous aux signaux -HORLOGE CARACTERE sur la ligne 119 mais seront déphasés de une période HORLOGE POINTS (ligne 601) chacun. Le signal ATRS/-L sur la ligne 120 est utilisé par l'unité de commande d'attribut 18 de la figure 1C et est généré par le bloc ET négatif 64. Le signal 26 1 2662 -HORLOGE CARACTERE sur la ligne 119 et les signaux 609 et 610 constituent les entrées du bloc ET négatif 64.- La chronologie du signal ATRS/-L sur la ligne 120 est représentée aux figures 7A, 7B et 7C. Le signal -REQUETE CYCLE sur la ligne 211 est utilisé pour indiquer à l'unité d'arbitrage à faible vitesse 23 qu'un cycle de mémoire CRT doit être exécute. Le signal -REQUETE CYCLE sur la ligne 211 est généré par le bloc ET négatif 67. La sortie du circuit OU 68 (le signal sur la ligne 212) est utilisée comme conditionnement pour le signal -REQUETE CYCLE. Le signal -REQUETE CYCLE sur la ligne 211 sera généré si le signal LIBRE ARB sur la ligne 212 est actif, c'est à dire si la fréquence HORLOGE POINTS (ligne 601) sélectionnée est l'HORLOGE principale 201 divisée par 2 ou si les registres à décalage 17 de la figure 1C sont programmés dans un mode de fonctionnement à décalages multiples somme indiqué par l'état 1 logique du signal sur la ligne 615. Le mode à décalages multiples signifie que les données de la mémoire vidéo 13 ne doivent pas être découpées dans les bascules CRT 16, figure 1C, pour chaque cycle du signal -HORLOGE CARACTERE sur la ligne 119. Des modes disponibles verrouillent les données de la mémoire vidéo 13 tous les 2 ou 4 cycles de -HORLOGE CARACTERE 119. Les signaux sur les lignes 618 et 619 sont utilisés dans les modes à décalages multiples comme signaux de conditionnement secondaire qui permettent à -DEMANDE CYCLE (ligne 211) d'être activé une fois tous les 2 ou 4 cycles du signal -HORLOGE CARACTERE sur la ligne 119. Le bloc ET-OU 66 génère un signal sur la ligne 612 qui constitue la sortie finale du bloc ET négatif 67. Le signal sur la ligne 612 est généré une fois à chaque cycle de -HORLOGE CARACTERE (ligne 119) dans l'une des 2 6 1 2662 deux positions HORLOGE POINTS (ligne 601). La position HORLOGE POINTS utilisée est choisie suivant que la fréquence HORLOGE POINTS est égale au signal HORLOGE sur la ligne 201 ou au signal HORLOGE sur la ligne 201 divisé par 2. Le signal VITESSE POINTS sur la ligne 602 sélectionne la partie ET du bloc ET-OU 66 *qui est responsable de la sélection de la position HORLOGE POINTS. Dans les modes o le signal HORLOGE POINTS sur la ligne 601 est à la même fréquence que le signal HORLOGE sur la ligne 201, le signal sur la ligne 612 est le ET logique du signal -HORLOGE CARACTERE sur la ligne 119 et du signal sur la ligne 607. Dans les modes o HORLOGE POINTS 601 est à la moitié de la fréquence de HORLOGE 201, le signal sur la ligne 612 est le ET logique des signaux sur les lignes 608 et 609. La variation de la position du s ynal.612 et donc de -REQUETE CYCLE sur la ligne 211 a x vitesses de points faible et élevée, a pour but de positionner les cycles de mémoire CRT arbitrés de façon qu'il y ait deux cycles de mémoire ou plus disponibles pour le CPU entre chaque cycle CRT. Ceci évite aux cycles CRT de se regrouper et de demander à l'unité CPU d'attendre plus longtemps à n'importe quel instant donné pour un cycle de mémoire disponible. Le signal S/-L sur la ligne 118 commande l'opération de charge et de décalage des registres à décalage vidéo 17 de la figure 1C. Le signal S/L 118 sur la ligne 118 est généré par le bloc ET négatif 74 et utilise le signal ATRS/-L sur la ligne 120 comme une de ses entrées. Les deux autres entrées sont des signaux sur les lignes 618 et 619 qui servent de signaux de conditionnement permettant aux signaux S/-L sur la ligne 118 d'apparaître comme des signaux ATRS/-L sur la ligne 120 une fois tous les 1, 2 ou 4 cycles -HORLOGE CARACTERE 119. Des signaux sur les lignes 618 et 619 sont générés par les bascules (TFF) 72 et 73 qui sont configurées comme un compteur d'ondulation à deux bits synchronisé par le signal sur la ligne 608. Le signal sur la ligne 608 est choisi comme une horloge donnant du temps aux sorties des bascules pour se stabiliser avant le changement du signal ATRS/-L sur la ligne 120. Le circuit OU 69, le circuit ET 70 et le circuit ET 71 sont utilisés pour commander le fonctionnement des bascules. Le signal -SYNC1 sur la ligne 113.1 étant au niveau bas, les bascules sont maintenues à l'état restauré et le signal S/-L sur la ligne 118 semble identique au signal ATRS/-L sur la ligne 120. Le signal -SYNC1 sur la ligne 113.1 est généré par l'unité de commande CRT 10 de la figure 1C et synchronise le compteur à deux bits au début d'une ligne de balayage horizontal sur le moniteur d'affichage. SYNC1 113.1 est similaire eu signal CONDITIONNEMENT AFFICHAGE HORIZONTAL sur la ligne 113.3. Lorsque le signal -SYNC1 sur la ligne 113.1 est au niveau haut, le signal SL2 sur la ligne 604 et le signal SL4 sur la ligne 605 commandent les bascules 72 et 73. Le signal SL2 sur la ligne 604 et le signal SL4 sur la ligne 605 sont des sorties à bit unique d'un registre programmable par logiciel. Si le signal SL2 sur la ligne 604 est un "1" logique, la bascule 72 peut alors basculer, le signal sur la ligne 608 provoquant l'apparition du signal S/-L sur la ligne 118 une fois tous les deux signaux -HORLOGE CARACTERE sur la ligne 119. Si le signal SL4 sur la ligne 605 est un "1" logique, les bascules 72 et 73 peuvent toutes les deux basculer, ce qui provoque l'apparition du signal S/-L sur la ligne 118 une fois tous les quatre cycles -HORLOGE CARACTERE (ligne 119). La figure 3 montre la logique qui forme la section de commande d'interface de bascule de l'unité d'arbitrage de cycle de mémoire 11. Le signal BASCULE CRT sur la ligne 111 est généré par le bloc ET négatif 32 dont les entrées MUX sont appliquées par la ligne 204 et un signal sur la ligne 301 qui constitue la sortie du registre à décalage 30. Le signal MUX sur la ligne 204 commande la forme et la chronologie du signal BASCULE CRT sur la ligne 111 tandis que le signal sur la ligne 301 est un signal de conditionnement qui est dérivé du signal SORTIE UNITE ARBITRAGE sur la ligne 219 retardé de trois périodes HORLOGE (ligne 201). D'une manière similaire, le signal BASCULE CPU sur la ligne 112 est généré par le bloc ET négatif 33. Les entrées de ET négatif 33 sont alimentées par le signal MUX sur la ligne 204 et le signal sur la ligne 301 ainsi que le signal -LECTURE CPU sur la ligne 106 et le signal sur la ligne 304. Le signal -LECTURE CPU sur la ligne 106 est un signal de commande issu de l'unité CPU 2 qui indique que l'unité CPU 2 désire lire la mémoire vidéo 13. Le signal sur la ligne 304 est la sortie de la bascule D 36 et indique que le:ycle de la mémoire vidéo courante 13 est actuellement utilisé par l'unité CPU. Le signal CPU/CRT sur la ligne 109 utilisé à la figure 1C pour commander le bloc MUX 12, est généré par le bloc ET négatif 43. Si le cycle de mémoire courant est arbitré en faveur de l'unité CPU (SORTIE UNITE ARBITRAGE sur la ligne 219 au niveau haut) et si l'unité CPU est entrain d'utiliser le cycle (le signal sur la ligne 303 est au niveau haut), le signal CPU/CRT sur la ligne 109 sera alors au niveau bas, ce qui sélectionnera l'entrée d'adresse CPU du bloc MUX 12. Le signal WE sur la ligne 110.3 est un signal de commande. à la mémoire vidéo 13 qui indique une opération d'écriture. Le signal WE sur la ligne 110.3 est généré par le circuit ET 37 qui reçoit comme entrées un signal sur la ligne 304, le signal -ECRITURE. CPU sur la ligne 107 et le signal sur la ligne 301 qui sont tous des signaux de conditionnement et un signal sur la ligne 300 qui commande la forme et la chronologie du signal WE sur la ligne 110.3. Les signaux sur les lignes 301 et 304 sont comme décrits ci dessus tandis que le signal ECRITURE CPU sur la ligne 107 est un signal de commande issu de l'unité CPU qui indique que l'unité CPU désire écrire a la mémoire vidéo 13. Le signal sur la ligne 300 est le OU logique du signal MUX sur la ligne 110. 3 comme vu par la mémoire vidéo 13 et passera à l'état actif à l'instant du signal RAS sur la ligne 110.1 et à l'état inactif un cycle HORLOGE (ligne 201) avant le passage à l'état inactif du signal CAS sur la ligne 110.2. Cette chronologie pour le signal WE sur la ligne 110.3 répond aux spécifications d'une mémoire vidéo 13 relatives aux mémoires RAM dynamiques pour un cycle d'écriture précédent. Le signal PRET sur la ligne 108 est généré par le bloc ET négatif 41 de La manière suivante. A l'état inactif dans lequel le sicnal -LECTURE CPU sur la ligne 106 et le signal -ECRITURE CPU sur la ligne 107 sont inactifs (niveau haut), le bloc ET négatif 42 passe le signal sur la ligne 306 au niveau bas, ce qui restaure les bascules D 39 ET 40 et maintient le signal PRET sur la ligne 108 à l'état actif (niveau haut). Lorsque l'unité CPU demande un cycle de mémoire vidéo 13 en activant le signal -LECTURE CPU sur la ligne 106 ou le signal -ECRITURE CPU sur la ligne 107, le signal sur la ligne 306 passera au niveau haut et le signal PRET sur la ligne 108 passera à l'état inactif (niveau bas). L'unité CPU maintiendra les états courants du signal -LECTURE CPU sur la ligne 106 et le signal -ECRITURE CPU sur la ligne 107 jusqu'après le passage du signal PRET sur la ligne 108 à nouveau au niveau haut. L'état 1 logique du signal 306 sera verrouillé dans la bascule D 35 par le signal sur la ligne 302 qui est la fonction ET du signal SORTIE UNITE ARBITRAGE sur la ligne 219 et le signal HORLOGE UNITE ARBITRAGE sur la ligne 206. Le circuit ET 34 assure cette fonction. Le signal sur la ligne 302 est une horloge qui apparaît lorsque le cycle de mémoire vidéo 13 suivant est disponible pour l'unité CPU. La sortie de la bascule D 35 est présentée comme des données à la bascule D 36. Le bord arrière du signal CAS sur la ligne 110.2 indique la fin du cycle de mémoire vidéo 13 courant et est utilisé pour découper ces données dans la bascule D 36, ce qui forme le signal sur la ligne 304 qui, lorsqu'il est au niveau haut, indique que le nouveau cycle de mémoire vidéo 13 courant est en cours d'utilisation par l'unité CPU. Le bloc ET négatif 38 utilise des signaux sur les lignes 304 et 301 pour conditionner le signal RAS sur la ligne 110.1 comme une horloge à la bascule D 39. Le bord arrière du signal RAS sur la ligne 110.1 du cycle de mémoire vidéo 13 de l'unité CPU verrouille un 1 logique dans la bascule D 39. Le signal sur la ligne 307 passe au niveau bas, ce qui restaure la bascule D 35 et le signal 308 passe au niveau haut. Le bord arrière de CAS 110.2 synchronise le niveau haut du signal 308 dans la bascule D 40, ce qui passe le signal 309 au niveau bas et le signal PRET sur la ligne 108 au niveau haut, ce qui indique à l'unité CPU que le cycle de mémoire vidéo 13 est achevé. Le bord arrière du signal CAS sur la ligne 110.2 synchronisera aussi le niveau bas de la sortie de la bascule D 35 dans la bascule D 36, ce qui passe ainsi le signal sur la ligne 304 au niveau bas. Le circuit restera dans cet état jusqu'à ce que le signal -LECTURE CPU sur la ligne 106 et le signal -ECRITURE CPU sur la ligne 107 soient tous les deux à nouveau au niveau haut. A cet instant, le bloc ET négatif 42 passera le signal sur la ligne 306 à nouveau au niveau bas, ce qui restaurera les bascules D 39 et et maintiendra le signal PRET sur la ligne 108 au niveau haut au travers du circuit ET négatif 41. Le circuit restera dans cet état jusqu'à ce que l'unité CPU conditionne à nouveau le signal -LECTURE CPU sur la ligne 106 ou le signal -ECRITURE CPU sur la ligne 107. Ainsi, l'unité d'arbitrage vidéo surveille l'état de l'affichage à l'écran et lorsqu'il a été déterminé que l'affichage de l'écran ne sera pas à l'état actif, l'unité CPU est conditionnée pour avoir le cycle ou les cycles au cours desquels l'affichage à l'écran n'est pas actif. Bien qu'une réalisation préférée de la présente invention ait été illustrée et décrite ici, il est évident qu'il n'est pas question de limiter ladite présente invention à la construction précise présentée ici et que nous réservons nos droits en ce qui concerne tous les changements et modifications qui pourraient y être apportés dans le cadre de celle ci tel que défini par les revendications ci jointes. Revendications Un sous système vidéo interconnecté à un système de calcul pour commander l'affichage de données sur un dispositif d'affichage CRT, ledit sous système fonctionnant dans un certain nombre de modes d'affichage classés d'une manière prédéfinie selon la résolution, la couleur et les attributs et ledit sous système fonctionnant à une pluralité de vitesses d'accès de cycle de mémoire pour permettre l'utilisation de modes d'affichage requérant des vitesses de données CRT différentes, caractérisé en ce qu'il comprend: (1) une mémoire vidéo pour emmagasiner des signaux de données et de commande relatifs à l'affichage CRT, (2) une unité CPU po':r commander le fonctionnement du systè e de calcul, ladite unité CPU pouvant accéder à ladite mémoire vidéo pour initialement écrire et périodiquement mettre à jour des données CRT et pour occasionnellement y lire des données CRT et des signaux de commande, (3) une unité de commande vidéo pouvant accéder aux données CRT dans ladite mémoire vidéo pour afficher lesdites données sur ledit dispositif d'affichage CRT et réviser lesdites données sur ledit affichage CRT si besoin est, et pouvant commander ledit dispositif d'affichage CRT, et (4) des moyens d'arbitrage vidéo pour arbitrer l'accès de ladite unité CPU et de ladite unité de commande vidéo à ladite mémoire 26 1'2662 vidéo, répondant à l'activité ou à l'inactivité de ladite unité de commande vidéo et dudit tube CRT, lesdits moyens d'arbitrage pouvant fonctionner à une vitesse sélectionnée du cycle de mémoire pour permettre l'accès de ladite unité de commande vidéo à ladite mémoire video sur une base de demande/accusé de réception, ce qui permet à l'unité CPU d'être conditionnée par cet arbitrage pour accéder à ladite mémoire vidéo pendant les cycles d'affichage CRT si ledit tube CRT est inactif et aussi pendant les cycles de non affichage. 2. Un sous système vidéo interconnecté à un système de calcul pour commander l'affichage de texte ou de graphique sur un dispositif d'affichage CRT, ledit sous système fonctionnant dans un certain nombre de modes d'affichage classés d'une manière prédéfinie s.lon la résolution, la couleur et les attributs et à une vitesse de cycle de mémoire élevée pour les modes d'affichage requérant des vitesses de données CRT élevées et à une vitesse de cycle de mémoire faible pour les modes d'affichage requérant des vitesses de données CRT plus faibles, caractérisé en ce qu'il comprend: (1) une mémoire vidéo pour emmagasiner des signaux de données et de commande relatifs à l'affichage CRT, (2) une unité CPU pour commander le fonctionnement du système de calcul, ladite unité CPU pouvant fonctionner pour accéder à ladite mémoire vidéo pour initialement écrire et périodiquement mettre à jour des données CRT et pour occasionnellement y lire des données CRT et des signaux de commande, (3) une unité de commande vidéo pouvant fonctionner pour accéder aux données CRT dans ladite mémoire vidéo pour afficher lesdites données sur ledit dispositif d'affichage CRT et pour réviser lesdites données sur ledit dispositif d'affichage CRT si besoin est, et pour commander ledit dispositif d'affichage CRT, et (4) des moyens d'arbitrage vidéo pour arbitrer l'accès de ladite unité CPU et de ladite unité de commande vidéo à ladite mémoire vidéo, lesdits moyens d'arbitrage pouvant fonctionner dans un mode à grande vitesse pour permettre normalement l'accès de ladite unité de commande vidéo et de ladite unité CPU à ladite mémoire vidéo sur une base d'attribution de cycle fixe, ce qui fait que ladite unité CPU est conditionnée par cet arbitrage à grande vitesse pour n'accéder à ladite mémoire vidéo que pendant des cycles CPU attribués et tout autre intervalle de non affichage CRT mais non pendant les cycles d'unité de commande vidéo attribués, lesdits moyens d'arbitrage pouvant fonctionner dans un mode à faible vitesse pour permettre l'accès de ladite unité de commande vidéo à ladite mémoire vidéo sur une base de demande/accusé de réception, ce qui fait que ladite unité CPU est conditionnée par cet arbitrage à faible vitesse pour accéder à ladite mémoire vidéo à la fois pendant les cycles d'affichage CRT si ledit dispositif CRT est inactif et oendant 'es intervalles de non affichage. 3. Sous système vidéo selon la revendication 2 dans lequel ladite unité CPU délivre des signaux pour commander lesdits moyens d'arbitrage vidéo, lesdits signaux indiquant la vitesse des données à l'écran afin d'établir un mode de mémoire à grande vitesse ou un mode de mémoire à faible vitesse. 4. Sous système vidéo selon la revendication 2 ou 3 dans lequel lesdits moyens d'arbitrage vidéo comprennent: une première section servant d'unité d'arbitrage de temps d'écran actif incorporant (1) une unité d'arbitrage à grande vitesse sous la forme d'un compteur pour établir une attribution de cycle fixe pour ''accès à ladite mémoire vidéo par ladite unité de commande vidéo et ladite unité CPU, (2) une unité d'arbitrage à. faible vitesse sous la forme d'une bascule pour établir un service d'accès à demande/accusé de réception non fixe et (3) un multiplexeur pour sélectionner laquelle des unités d'arbitrage à grande vitesse ou à faible vitesse commande l'accès à ladite mémoire vidéo et peut fonctionner pour délivrer un signal de mode de grande vitesse/faible vitesse, et une seconde section répondant audit signal de mode grande vitesse/faible vitesse, ladite seconde section servant d'unité d'arbitrage de temps d'écran actif/inactif et incorporant des moyens logiques pour surveiller la présence ou l'absence de signaux d'affichage horizontal et vertical qui indiquent un affichage CRT actif ou inactif, 261Z662 respectivement, et pouvant fonctionner lorsqu'un signal de vitesse de l'un ou l'autre mode est reçu et que l'unité CRT est active pour délivrer un signal d'attribution de mémoire à ladite unité de commande vidéo et pouvant fonctionner lorsqu'un signal de mode à faible vitesse ou à grande vitesse est reçu depuis ladite première section desdits moyens d'arbitrage vidéo mais qu'à la fois les signaux d'affichage horizontal et vertical sont absents pour délivrer un signal permettant l'accès de ladite mémoire vidéo par ladite unité CPU pendant le cycle de mémoire immédiatement suivant. 5. Sous système vidéo comprenant: une mémoire vidéo (13) pour emmagasiner des données CRT, une unité de commande vidéo 0) pour délivrer des signaux d'adresse de mémoire vidéo pour accéder à ladite mémoire vidéo (13) pour commander un dispositif d'affichage CRT selon lesdites données CRT, Une unité CPU (2) pour délivrer des signaux d'adresse de mémoire vidéo pour accéder à ladite mémoire vidéo (13) afin d'écrire et de lire des données CRT, un multiplexeur (MUX) (12) pour appliquer sélectivement les signaux d'adresse de ladite unité de commande vidéo ou de ladite unité CPU à ladite mémoire vidéo (13), une unité de commande graphique (14) pour transférer des signaux de données CRT de ladite. unité CPU (2) audit sous système videéo, des bascules CPU (15) pour emmagasiner des données CRT depuis ladite mémoire vidéo (13), des bascules CRT (16) pour emmagasiner des données CRT depuis ladite mémoire vidéo (13), des registres à décalage CRT (17) pour transférer des données CRT depuis lesdites bascules CRT (16), une unité de commande d'attribut (18) pour mettre au format des données CRT et délivrer en sortie lesdites données CRT audit dispositif d'affichage CRT, une unité e'arbitrage de cycle de mémoire (11) pour commander l'accès de ladite unité de commande vidéo (10) ou de ladite unité CPU (2) à ladite mémoire vidéo (13), ladite unité d'arbitrage (11) délivrant un signal de sélection d'adresse CPU/CRT (109) audit multiplexeur (12) pour activer sélectivement soit les signaux d'adresse d'unité de commande CRT, soit les signaux d'adresse d'unité CPU comme requis pour accéder à ladite mémoire vidéo (13), ladite unité d'arbitrage (11) délivrant en outre des signaux d'horloge (119), des signaux de commande de mémoire video (110) dans ledit système et ladite unité d'arbitrage (11) délivrant lesdits signaux de commande de mémoire vidéo (110) pour activer ladite unité de commande graphique (14) et un bus de mémoire vidéo d'écriture (103) pour écrire des données CRT à ladite mémoire vidéo (13) depuis ladite unité CPU et ladite unité d'arbitrage (11) délivrant en outre des signaux de commande (110, 112) pour activer lesdites bascules CPU (15) et ladite unité de commande graphique (14) pour lire des données CRT depuis ladite mémoire vidéo (13) à ladite unité CPU (2), et ladite unité d'arbitrage délivrant en outre des signaux de commande (110, 111, 118, 120) pour activer lesdites bascules CRT (16), les registres à décalage (17) et ladite unité de commande d'attribut (18) pour lire des données CRT depuis ladite mémoire vidéo (13) et délivrer ces données à ladite unité CRT, ladite unité d'arbitrage (11) commandant l'accès de ladite unité de commande vidéo et de ladite unité CPU (2) à ladite mémoire vidéo (13) dans ledit sous système et arbitrant normalement dans un mode d'accès pour permettre l'accès de ladite unité de commande vidéo et de ladite unité CPU (2) à ladite mémoire vidéo (13) sur la base d'une attribution de cycle fixe par laquelle l'unité CPU (2) est conditionnée par arbitrage p Jr n'accéder à ladite mémoire vidéo (13) que pendant des cycles CPU attribués et toute autre période de non affichage CRT mais pas pendant des cycles d'unité de commande vidéo (10) attribués, ladite unité d'arbitrage (11) pouvant fonctionner pendant un second mode d'accès pour permettre l'accès de ladite unité de commande vidéo (10) à ladite mémoire vidéo sur une base de demande/accusé de réception par laquelle ladite unité CPU (2) est conditionnée par ce second mode d'arbitrage pour accéder à ladite mémoire vidéo (13) à la fois pendant les cycles d'affichage inactif et les cycles de non affichage CRT.