Brevet FR2616934A1 — publié le 19881223

La présente invention concerne un circuit de trans- mission de données prévu pour l'utilisation dans des disposi- tifs de mémoire à semiconducteur, et elle porte plus particu- lièrement sur un circuit de transmission de données perfec- tionné pour la transmission de signaux de données d'un ampli- ficateur-séparateur d'entrée de données vers une paire de li- gnes bus d'entrée/sortie (qu'on appellera ci-après "lignes bus d'E/S"), dans un dispositif de mémoire vive dynamique (qu'on appellera ci-après mémoire "DRAM") de type CMOS. Un dispositif DRAM CMOS comprend habituellement un amplificateurséparateur d'entrée de données qui est activé pendant un cycle d'écriture et qui convertit des signaux de données d'entrée à niveaux TTL (Logique Transistor-Transis- tor) en signaux de données à niveaux logiques CMOS. L'ampli- ficateur-séparateur d'entrée de données fournit des signaux de données de sortie en forme directe et en forme complémen- taire sur une paire lignes bus de données respectives, et les signaux présents sur la paire de lignes bus de données sont respectivement émis vers une paire de lignes bus d'E/S. En- suite, les signaux sous forme directe et complémentaire pré- sents sur les lignes bus d'E/S sont respectivement émis sur une paire de lignes de bit correspondantes, par l'intermé- diaire d'une paire de portes de transfert qui sont respecti- vement connectées aux lignes bus d'E/S et qui sont placées dans l'état de transmission par un signal d'adresse de co- lonne, par l'intermédiaire d'un amplificateur de détection. L'un des signaux de données présents sur la paire de lignes de bit est écrit dans une cellule de mémoire qui est sélec- tionnée par un signal d'adresse de rangée que fournit un dé- codeur d'adresse de rangée. Cependant, du fait que dans des dispositifs DRAM à densité élevée, comme par exemple dans des dispositifs DRAM de 1 mégabit, la paire de lignes bus de données ainsi - que la paire de lignes bus d'E/S s'étendent sur une longue distance depuis l'amplificateur-séparateur d'entrée de don- 26 1 6934 nées jusqu'à la paire de lignes de bit, du fait de la confi- guration du circuit, l'amplificateur-séparateur d'entrée doit être capable d'attaquer la charge que représentent l'une des paires de lignes bus de données, ayant une capacitié pa- rasite d'environ 1,5 pF par ligne, et la ligne bus d'E/S cor- respondante ayant environ 3 à 4 pF par ligne. Un circuit de transmission de données est représen- té sous forme de schéma synoptique sur la figure 1 pour faci- liter la compréhension des inconvénients qui affectent des dispositifs de l'art antérieur. Sur la figure 1, le signal de données qui est introduit dans le circuit par l'intermédiaire de l'amplificateur-séparateur d'entrée de données 10 est émis sous la forme d'une paire de signaux de données à niveaux logiques MOS sous forme directe et complémentaire, DIN et DIN, et les signaux DIN et DIN sont respectivement appliqués à une paire de lignes bus de données 11 et 12. Les signaux DIN et DIN sont respectivement émis sur les lignes bus d'E/S 13 et 14 par l'intermédiaire d'une paire de transistors de transmission 1 et 2 qui sont placés à l'état conducteur par le signal d'horloge de commande de porte de transfert, pré- sent sur une ligne de commande de porte 16, qui est généré par la combinaison d'un signal de validation d'écriture et de signaux d'adresse de colonne. Les signaux de données qui sont transmis sur les lignes bus d'E/S 13 et 14 sont respec- tivement émis sur une paire de lignes de bit 61 et 60, par l'intermédiaire d'une paire de transistors de transmission 44 et 43 qui constituent une porte de transfert 40 qui est ouverte par le signal d'adresse de colonne présent sur une ligne de commande de porte 41, et par l'intermédiaire d'un amplificateur de détection 50. Ensuite, l'un des signaux parmi les signaux de données sous forme directe et complé- mentaire qui sont présents sur les lignes de bit 61 ou 60, est écrit dans un cellule de mémoire 63 ou 62, par un signal d'adresse de rangée présent sur une ligne d'adresse de rangée 65 ou 64. Un amplificateur de détection d'E/S 30 qui ne tra- vaille que pendant un cycle de lecture, amplifie l'un des signaux de données sous forme directe et complémentaire sur les lignes bus d'E/S 13 et 14, qui sont lus dans les cellules de mémoire. Un circuit égaliseur 20 commence l'opération d'égalisation des lignes bus d'E/S 13 et 14 à l'instant de précharge du cycle de lecture et d'écriture. Le circuit de transmission de données qui est re- présenté sur la figure 1 doit donc attaquer la charge qui est constituée par la capacité parasite élevée de la ligne bus de données et de sa ligne bus d'E/S correspondante, pour écrire une information de données dans une cellule de mémoire 62 ou 63. Il en résulte que l'étage de sortie de l'amplifica- teur-séparateur d'entrée de données doit comprendre un tran- sistor d'attaque pouvant fournir un courant élevé, pour char- ger la capacité parasite élevée, ce qui conduit à une faible vitesse de transfert et à une puissance consommée élevée. Un moyen pourdiminuer la capacité parasite de la ligne bus d'E/S qui introduit la capacité la plus élevée, consiste à diviser sur la puce toutes les cellules de mémoire en plusieurs blocs comprenant un certain nombre de cellules de mémoire, en fonction du niveau d'intégration et de la den- sité des cellules de mémoire. Une telle augmentation du nom- bre de blocs divisés entraîne une augmentation du nombre de paires de lignes bus d'E/S et du nombre de leurs transistors de transmission correspondants. Dans un cycle d'écriture pour écrire l'information de données dans le réseau de cellulesde mémoire, aucun pro- blème n'apparaît, aussi nombreuses que soient les paires de lignes bus d'E/S résultant du nombre de tels blocs divisés, du fait qu'une seule des paires de lignes bus d'E/S est sé- lectionnée, et ensuite l'un des signaux de données présents sur la paire de lignes bus d'E/S sélectionnée est enregistré dans une cellule de mémoire adressée. Cependant, plus la densité d'intégration des cellules de mémoire est élevée, plus le problème du test des cellules de mémoire devient difficile au moment de la fabrication du dispositif de mé- moire. En effet, le temps de test nécessaire pour écrire une information de données dans toutes les cellules de mémoire et pour lire l'information enregistrée dans chaque cellule de mémoire, augmente considérablement avec l'augmentation de la densité de cellules de mémoire. Par conséquent, pour ef- fectuer un test rapide de cellules de mémoire, on doit écrire un ensemble de bits de données dans des cellules de mémoire adressées, et lire l'ensemble de bits dans ces cellules de mémoire. Dans ce cas, du fait que les paires de lignes bus d'E/S doivent être connectées à l'amplificateurséparateur d'entrée de données en nombres égaux au nombre de bits de données à écrire dans des cellules de mémoire, la charge qui est imposée à l'amplificateur-séparateur d'entrée de données est augmentée conformément au nombre de tels bits de données. Finalement, la taille des transistors pour l'attaque des paires de bus d'E/S dans l'étage de sortie de l'amplifica- teur-séparateur d'entrée de données sera augmentée pour ac- cepter la capacité parasite accrue, ce qui aura pour effet d'augmenter la taille de la puce. La demande de brevet des E.U.A. 067016, cédée à la demanderesse, décrit un circuit de transmission de données destiné à résoudre les problèmes qu'on vient de décrire, et ce circuit est représenté sur la figure 5. Sur la figure 5, des circuits amplificateurs-séparateurs inverseurs 70 et 80 destinés à isoler les lignes bus de données 11 et 12 et les lignes bus d'E/S 13 et 14 sont respectivement connectés entre les portes de transmission 1 et 2 et les lignes bus de don- nées 13 et 14. Dans un cycle de précharge, toutes les portes de transmission 1 et 2 et les circuits amplificateurs-sépa- rateurs inverseurs 70 et 80 restent dans des états bloqués sous l'effet d'un signal d'horloge de données d'écriture 0WDT, et les deux lignes bus d'E/S 13 et 14 sont préchargées à un potentiel VDD par l'action du circuit de précharge et d'égalisation. Dans un cycle d'écriture, après que les don- nées DIN et DIN provenant de l'amplificateur-séparateur d'entrée de données 10 ont été appliqués respectivement aux lignes bus de données 11 et 12, sous l'effet du signal d'hor- loge 0WDT, les portes de transmission 1 et 2 et les circuits amplificateurs-séparateurs inverseurs 70 et 80 sont tous ac- tionnés pour transmettre des données inversées DIN et DIN sur les lignes bus d'E/S respectives 13 et 14. On obtient donc une diminution de la charge imposée à l'amplificateur- séparateur d'entrée de données, du fait que seules les lignes bus de données 11 et 12 sont traitées comme des charges. Ce circuit de transmission de données ne présente aucun problème avec une technique de précharge dans laquelle les lignes bus d'E/S 13 et 14 sont préchargées à la pleine valeur du poten- tiel d'alimentation VDD. Cependant, lorsque les lignes bus d'E/S 13 et 14 sont préchargées à la moitié du potentiel d'alimentation, soit 1 VDD, un inconvénient apparaît dans le - fonctionnement du circuit de transmission. En effet, dans un cycle de précharge, les transistors MOS à canal P 72 et 82 sont tous débloqués à cause d'une tension de précharge de i2VDD des lignes bus d'E/S 13 et 14. De plus, sous l'effet du signal d'horloge OWDT, tous les transistors MOS à canal N 71 et 81 sont débloqués. Par conséquent, en supposant que les transistors 71 et 81 prennent des états moins conducteurs que ceux des transistors 72 et 82, le potentiel des lignes 31 et 32 peut être supérieur à chaque tension de seuil des transis- tors MOS à canal N 75 et 85 et, dans ces conditions, du fait de la conduction des transistors MOS à canal N 75 et 85, la précharge des lignes bus d'E/S 13 et 14 ne peut pas avoir lieu. De plus, la conduction des transistors 71, 72, 81 et 82 entraîne une consommation de puissance. L'invention a pour but de procurer un circuit de transmission de données perfectionné qui permette de diminuer la charge imposée à un amplificateur-séparateur d'entrée de données dans un cycle d'écriture et qui fonctionne de façon sûre à n'importe quel potentiel de précharge de lignes bus d'E/S. D'autres buts et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre d'un mode de réalisation, et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un circuit de transmission de données classique; La figure 2 est un schéma synoptique d'un mode de réalisation préféré de l'invention; La figure 3 est un schéma de circuit représentant une partie du schéma synoptique de la figure 2; La figure 4 est un diagramme séquentiel qui illus- tre le fonctionnement du circuit de la figure 3; et La figure 5 est un schéma développé d'un circuit de transmission de données classique. La figure 2 est un schéma synoptique d'un circuit de transmission de données conforme à l'invention. Sur la figure 2, les références numériques d'un amplificateur-sé- parateur d'entrée de données, d'une paire de lignes bus de données, d'une paire de lignes bus d'E/S, d'une porte d'E/S et d'un amplificateur de détection d'E/S sont utilisées pour désigner des éléments ou composants similaires à ceux du circuit classique de la figure 1. Le circuit de l'invention, représenté sur la fi- gure 2, comprend une première porte de transmission (100) qui est connectée à la ligne bus de données 11, elle-même connectée à une ligne de sortie complémentaire de l'amplifi- cateur-séparateur d'entrée de données 10, et cette porte de transmission est ouverte ou fermée sous la commande du si- gnal d'horloge de transmission de données 0WDT et du signal d'horloge complémentaire 0WDT, pour transmettre un signal d'information de données sur la ligne bus de données 11 vers une ligne de sortie 31, une seconde porte de transmission (200) qui est connectée à l'autre ligne bus de données 12, acheminant le signal complémentaire qui provient de l'am- plificateur-séparateur d'entrée de données, en relation avec le signal de données présent sur la ligne bus de données 11, et cette porte est ouverte ou fermée sous la commande des signaux d'horloge OWDT et 0WDT, pour transmettre vers une ligne de sortie 32 un signal d'information de données pré- sent sur la ligne 12; un premier circuit de rappel au poten- tiel d'alimentation haut ou au potentiel d'alimentation bas de ligne bus d'E/S, 300, connecté entre la ligne 31 et une ligne bus d'E/S 13, qui, pendant un cycle d'écriture, rap- pelle la ligne bus d'E/S 13 au potentiel d'alimentation haut ou au potentiel d'alimentation bas, sous la dépendance du signal de données présent sur la ligne 31, et sous la com- mande du signal d'horloge 0WDT et d'un signal d'horloge de sélection de bloc ODTB, décodé par la combinaison d'un ou de plusieurs signaux d'adresse sélectionnés, pour la sélec- tion d'un bloc d'écriture du signal d'information de données, conjointement à un signal de rétroaction sur une ligne 92, et qui, pendant un cycle de précharge, établit une isolation entre les lignes 31 et 13 sous la commande des signaux d'horloge 0WDT et ODTB; un second circuit de rappel au po- tentiel d'alimentation haut ou au potentiel d'alimentation bas de ligne bus d'E/S 400, connecté entre la ligne 32 et l'autre ligne bus d'E/S 14, qui, pendant le cycle d'écriture, rappelle la ligne bus d'E/S 14 au potentiel d'alimentation haut ou au potentiel d'alimentation bas, sous la commande des signaux d'horloge 0WDT et 0DTB, conjointement à un si- gnal de rétroaction présent sur une ligne 91 et qui, pendant un cycle de précharge, établit une isolation entre les li- gnes 32 et 14, sous la commande des signaux d'horloge 7WDT et 0DTB; et un circuit d'égalisation de ligne bus d'E/S, 500, connecté entre les lignes 13 et 14 pour précharger et égaliser ces lignes 13 et 14 sous la dépendance d'un signal d'horloge d'égalisation 0IOEQ et d'un signal d'horloge de précharge de ligne bus d'E/S, 0IOP, pendant le cycle de pré- charge. On va maintenant décrire en détail le signal d'horloge de sélection de bloc 0DTB et le signal d'horloge de précharge de ligne bus d'E/S, 0IOP. A titre d'exemple, dans une mémoire DRAM de 1 mégabit, on peut diviser le ré- seau de cellules de mémoire en quatre blocs principaux, et on peut à nouveau diviser chacun d'eux en deux sous-blocs. Le circuit de transmission de données est alors connecté à chaque sousbloc. Dans un tel cas, deux blocs principaux parmi quatre blocs principaux seront sélectionnés par un signal d'adresse, et un sous-bloc parmi quatre sous-blocs dans deux blocs principaux sélectionnés par le signal d'adresse, pourront être sélectionnés par deux autres si- gnaux d'adresse. Par conséquent, le signal d'horloge 0DTB sera un signal de sélection de sous-bloc, décodé par ces signaux d'adresse dans un cycle d'écriture, et la génération d'un tel signal d'horloge 0DTB est bien connue dans la tech- nique. D'autre part, le signal d'horloge de précharge de ligne bus d'E/S 0IOP peut être obtenu par la somme logique du signal d'horloge 0DTB et du signal d'horloge 0WDT. Le signal d'horloge 0WDT peut être un signal de validation d'écriture classique, provenant d'un plot ou d'une broche externe. Dans un cycle de précharge, avant l'émission de données à partir de l'amplificateur-séparateur d'entrée de données 10, les premier et second circuits de rappel au po- tentiel d'alimentation haut ou au potentiel d'alimentation bas de ligne bus d'E/S, 300 et 400, rappellent les lignes 31 et 32 vers l'état bas sous l'effet du signal d'horloge 0WDT, et simultanément le circuit d'égalisation de ligne bus d'E/S 500 précharge (ou rappelle vers le haut) à un état haut (VDD ou l VDD) les lignes bus d'E/S 13 et 14, sous la dépendance des signaux d'horloge 0IOEQ et 0IOP. Si maintenant les signaux de données provenant de l'amplificateur-séparateur d'entrée de données 10 sont ap- pliqués aux lignes bus de données 11 et 12, les première et seconde portes de transmission 100 et 200 sont activées par des signaux d'horloge 0WDT et 0WDT et elles appliquent alors respectivement aux lignes 31 et 32 les signaux de données présents sur les lignes bus de données. Les signaux de don- nées présents sur les lignes 31 et 32 sont inversés par les premier et second circuits de rappel au potentiel d'alimen- tation haut ou au potentiel d'alimentation bas de ligne bus d'E/S, 300 et 400, sous la commande des signaux d'horloge OWDT, 0DTB, et ils sont appliqués respectivement aux lignes 41 et 42. Par conséquent, si le signal inversé par rapport à celui présent sur la ligne 91 et le signal présent sur la ligne 92 ont les mêmes valeurs logiques, le premier circuit de rappel au potentiel d'alimentation haut ou au potentiel d'alimentation bas de ligne bus d'E/S, 300, applique à la ligne bus d'E/S 13 une valeur logique identique à celle pré- sente sur la ligne 91. De plus, si le signal inversé par rapport à celui qui est présent sur la ligne 92, et le si- gnal présent sur la ligne 91, ont les mêmes valeurs logiques, le second circuit de rappel au potentiel d'alimentation haut ou au potentiel d'alimentation bas de ligne bus d'E/S, 400, applique à la ligne bus d'E/S 14 une valeur logique identi- que à celle présente sur la ligne 92. Il en résulte que chacun des premier et second circuits de rappel au potentiel d'alimentation haut ou au potentiel d'alimentation bas de ligne bus d'E/S, 300 et 400, agit de façon à isoler complè- tement les lignes bus de données 11 et 12 et les lignes bus d'E/S 13 et 14, en association avec les signaux de commande 0WDT et ODTB. Après que le signal de données présent sur la ligne bus d'E/S 13 ou 14 a été écrit dans le réseau de mé- moire, par l'intermédiaire de la porte d'E/S 40, les deux lignes bus d'E/S 13 et 14 sont préchargées à un état logique haut, par l'opération de précharge du circuit d'égalisation de ligne bus d'E/S 500, qui reçoit les signaux d'horloge 1 0 0IOEQ et OIOP. En considérant la figure 3, qui montre un schéma de circuit détaillé d'une partie de la figure 2, on note que les lignes bus de données 11 et 12 sont connectées à la li- gne de sortie de l'amplificateur-séparateur d'entrée de don- nées 10, et que les lignes bus d'E/S 13 et 14 sont connec- tées à la porte d'E/S 40 et à l'amplificateur de détection d'E/S 30. Les transistors M2, M3, M6, M7, M9, Mll, M12, M14, M16, M18, M20 et M22 sont tous des transistors MOS à canal N, et les transistors M1, M3, M5, M8, M10, M13, M15, M19, M21 et M23 à M27 sont des transistors MOS à canal P. VDD re- présente une tension de source d'alimentation, et les réfé- rences numériques restantes sont utilisées pour désigner des éléments ou des composants similaires à ceux-de la figure 2. Sur la figure 4, les lignes A et B représentent respectivement des diagrammes séquentiels de signaux de don- nées DIN et DIN présents sur les lignes bus de données 11 et 12, que produit l'amplificateur-séparateur d'entrée de don- nées 10. Les lignes C et D représentent respectivement des diagrammes séquentiels du signanl d'horloge de transmission de données d'écriture 0WDT et du signal d'horloge d'égalisa- tion de ligne bus d'E/S 0IOEQ. Les lignes E et F représen- tent respectivement des signaux de sortie des première et seconde portes de transmission 100 et 200. La ligne F repré- sente un diagramme séquentiel du signal d'horloge de sélec- tion de bloc 0DTB. Les lignes H et I représentent respecti- vement les signaux présents sur les lignes 41 et 42. Les lignes J et K représentent respectivement les signaux pré- sents sur les lignes 51 et 52. La ligne L représente un dia- gramme séquentiel du signal d'horloge de précharge de ligne bus d'E/S 0IOP. Enfin, les lignes M et N représentent res- pectivement les signaux de sortie présents sur les lignes bus d'E/S 13 et 14. On décrira ci-après en détail le fonctionnement du circuit de l'invention représenté sur la figure 3, en se référant aux diagrammes séquentiels de la figure 4. Avant que les signaux de données DIN et DIN pré- sents sur les lignes bus de données 11 et 12 soient fournis par l'amplificateur-séparateur d'entrée de données 10 (avant l'instant tl de la figure 4), le signal d'horloge de trans- mission de données d'écriture 0WDT est maintenu à un état logique bas, et le signal d'horloge d'égalisation de ligne bus d'E/S OIOEQ ainsi que le signal d'horloge de précharge de ligne bus d'E/S 0IOP, sont respectivement maintenus à un état logique haut et un état logique bas. Par conséquent, les transistors de rappel au potentiel d'alimentation bas M7 et M12 qui constituent respectivement les premier et se- cond circuits de rappel au potentiel d'alimentation haut et au potentiel d'alimentation bas de ligne bus d'E/S, 300 et 400, sont placés à l'état conducteur et les deux lignes 31 et 32 passent à l'état bas. De plus, les transistors de rappel au potentiel d'alimentation haut M26 et M27 qui cons- tituent le circuit d'égalisation de ligne bus d'E/S 500 sont placés à l'état conducteur par le signal d'horloge OIOP, ce qui fait que chacune des lignes bus d'E/S 13 et 14 est pré- chargée à un état logique haut (VDD) ou à un niveau égal à la moitié de VDD. En supposant que le signal de données sous forme directe DIN et le signal de données sous forme complémentai- re DIN ont été appliques respectivement sur les lignes bus de données 12 et 11 comme représenté aux lignes A et B de la figure 4, après l'instant tl, et que le signal d'horloge 0WDT est passé à l'état haut à l'instant t2, comme représen- té à la ligne C de la figure 4, la première porte de trans- mission, 100, constituée par les transistors M1 et M2 et la seconde porte de transmission 200 constituée par les tran- sistors M3 et M4 sont débloqués par le signal d'horloge in- versé 0WDT, appliqué par l'intermédiaire d'un inverseur 600, et par la version inversée 0WDT du signal d'horloge 0WDT, 26 1 6934 qui est obtenue par l'intermédiaire d'un inverseur 700, et les signaux sur les lignes 31 et 32 passent ensuite respec- tivement à l'état bas et à l'état haut, comme représenté aux lignes E et F de la figure 4, à cause des états bloqués des deux transistors M7 et M12, dont les grilles sont connectées de façon à recevoir le signal d'horloge 0WDT. Les transis- tors M5, M6, M8 et M9 constituent une porte NON-ET 310, et les transistors M10, Mll, M13 et M14 constituent l'autre porte NON-ET 320. Le circuit source-drain du transistor M5 et les circuits drain-source des transistors M6 et M9 sont connectés en série entre la tension de source d'alimentation VDD et le potentiel de la masse, et le circuit source- drain du transistor M8 est connecté entre la tension de source d'alimentation VDD et le point de connexion commun 302 de chaque drain des transistors M5 et M6. Les transistors M10, Mll, M13 et M14 qui constituent la porte NON-ET 320 sont connectés de la même manière que pour la porte NON-ET 310. Par conséquent, la ligne 41 qui est connectée au point 302 passe à l'état haut (VDD) sous l'effet de l'état bas de la ligne 31 qui est appliqué aux grilles des transistors M5 et M6, et de l'état haut du signal d'horloge 0DTB qui est ap- pliqué aux grilles des transistors M8 et M9, tandis que la ligne 42 qui est connectée au point 304 passe à l'état bas sous l'effet de l'état haut présent sur la ligne 32, qui est appliqué aux grilles des transistors M10 et Mll, et de l'état haut du signal d'horloge 0DTB qui est appliqué aux grilles des transistors M13 et M14. L'état haut présent sur la ligne 41 est appliqué aux grilles des transistors M15 et M16 qui constituent un inverseur, et la ligne de sortie 51 de l'inverseur passe à l'état bas. Par conséquent, le tran- sistor M20 dont la grille est connectée à la ligne 51 est bloqué, et le transistor M19 qui constitue un inverseur synchronisé, conjointement au transistor M20 dont la grille est connectée à la ligne 92 reliée à la ligne 42, est déblo- qué. La ligne bus d'E/S 13 prend alors le niveau correspon- dant à la pleine valeur de VDD, par l'intermédiaire du cir- cuit source-drain du transistor M19. D'autre part, l'état bas présent sur la ligne 42 est appliqué aux grilles des transistors M17 et M18 qui- constituent l'autre inverseur, et la ligne de sortie 52 passe donc à l'état haut. De ce fait, le transistor M22, dont la grille est connectée à la ligne 52, est débloqué et le transistor M21, qui constitue l'autre inverseur synchro- nisé, conjointement au transistor M22 dont la grille est connectée à la ligne 91, reliée à la ligne 41, est bloqué. La ligne bus d'E/S 14 est alors déchargée à l'état logique bas (état qui correspond au niveau de la masse), par l'in- termédiaire du circuit drain-source du transistor M22. Il en résulte que pendant un cycle d'écriture, les lignes bus d'E/S 13 et 14 restent respectivement de façon sûre à un niveau égal à la pleine valeur de VDD et à un ni- veau de masse, ou bien aux niveaux inverses. Ces signaux de données sous forme directe et complémentaire, présents sur les lignes bus d'E/S 13 et 14, sont appliqués au réseau de mémoire par l'intermédiaire de la porte d'E/S 40 de la figure 2. Ensuite, à l'instant t3, l'état bas du signal d'horloge d'égalisation de ligne bus d'E/S 0IOEQ débloque les transistors M23 à M25 et, simultanément, l'état bas du signal d'horloge 0IOP débloque les transistors M26 et M27. De plus, les lignes 31 et 32 sont toutes à l'état bas, à cause de l'état haut du signal d'horloge 0WDT, et les deux lignes 41 et 42 passent alors à l'état haut, sous l'effet de l'état bas des lignes 31 et 32, par l'intermédiaire des por- tes NON-ET 310 et 320. Il en résulte que les transistors M19 à M22 sont bloqués et les deux lignes bus d'E/S 13 et 14 sont chargées à la pleine valeur de VDD ou à la moitié de VDD. Comme décrit ci-dessus, pendant un cycle d'écriture, du fait que des signaux de données présents sur les lignes 41 et 42 commandent respectivement non seulement le transistor M22 par la ligne 91 et le transistor M19 par la ligne 92, mais également le transistor M20, par l'intermédiaire de l'inverseur constitué par les transistors M15 et M16, et le transistor M22 par l'intermédiaire del'autre inverseur constitué par les transistors M17 et M18, les lignes bus d'E/S 13 et 14 peuvent toujours maintenir entre elles une relation d'inversion. De plus, du fait que chacune des première et se- conde portes de transmission 100 et 200 est constituée par un transistor MOS à canal P et un transistor MOS à canal N, ayant de bonnes caractéristiques de transfert respectivement à l'état haut et à l'état bas, ces portes ont de bonnes ca- ractéristiques de transmission de données, indépendamment des états des lignes bus de données 11 et 12. D'autres avantages consistent dans la possibilité d'utiliser une taille réduite pour le transistor de charge de l'amplificateur-séparateur d'entrée de données, du fait que ce dernier n'est chargé que par la capacité parasite des lignes bus de données, avec la configuration de circuit com- prenant le circuit de rappel au potentiel d'alimentation haut et au potentiel d'alimentation bas de ligne bus d'E/S, entre la porte de transmission et la ligne bus d'E/S. En outre, on peut réduire suffisamment la taille d'une porte de transmission, par rapport à une porte de transmission clas- sique, du fait que le courant qui circule ne charge que la capacité parasite de la ligne entre la porte de transmission et le circuit de rappel au potentiel d'alimentation haut et au potentiel d'alimentation bas de ligne bus d'E/S. * Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. 26 169534 REVENDICATIONS 1. Circuit de transmission de données intégré de type CMOS, comprenant des lignes bus de données directe et complémentaire (11, 12) qui sont destinées à recevoir des signaux de données d'entrée provenant de bornes respectives parmi des bornes de sortie directe et complémentaire d'un amplificateur-séparateur d'entrée de données (10), des pre- mier et second moyens de transmission (100, 200) destinés à transférer respectivement le signal de données des lignes bus de données directe et complémentaire vers des première et seconde lignes (31, 32), sous la dépendance d'un premier signal d'horloge (0WDT), pendant un cycle d'écriture, des premiers et seconds moyens de rappel au potentiel d'alimen- tation haut et au potentiel d'alimentation bas de ligne bus d'entrée/sortie (300, 400), connectés entre la première li- gne (31) et une ligne bus d'entrée/sortie directe (13), et entre la seconde ligne (32) et une ligne bus d'entrée/sor- tie complémentaire (14), pour rappeler au potentiel d'ali- mentation haut l'une des lignes bus d'entrée/sortie et pour rappeler au potentiel d'alimentation bas l'autre ligne bus d'entrée/sortie, avec les signaux de données des première et seconde lignes dans le cycle d'écriture, et des moyens d'égalisation (500) connectés entre les lignes bus d'entrée/ sortie directe et complémentaire, pour précharger et égali- ser les deux lignes bus d'entrée/sortie à une tension d'alimentation (VDD) ou à la moitié de la tension d'alimen- 2. tation ( 2 VDD), sous la dépendance d'un second et d'un troisième signal d'horloge (OIOEQ, 0IOP) pendant un cycle de précharge, caractérisé en ce que les premiers moyens de rappel au potentiel d'alimentation haut et au potentiel d'alimentation bas (300) comprennent un premier élément in- verseur (310) connecté à la première ligne pour inverser des signaux de données présent sur cette première ligne, sous la dépendance d'un quatrième signal d'horloge (0DTB), pour appliquer à une troisième ligne (41) les signaux de données inversés, un second élément inverseur (M15, M16) destiné à inverser les signaux de données présents sur la troisième ligne (41), et un premier élément inverseur syn- chronisé, qui est connecté entre le second élément inver- seur et la ligne bus d'entrée/sortie directe, pour inverser les signaux de données provenant du second élément inver- seur, sous la dépendance de signaux de données présents sur une quatrième ligne (42), afin d'appliquer les signaux de données inversés à la ligne bus d'entrée/sortie directe; et les seconds moyens de rappel au potentiel d'alimentation haut et au potentiel d'alimentation bas (400) comprennent un troisième élément inverseur (320) qui est connecté à la seconde ligne, pour inverser des signaux de données présents sur cette seconde ligne, sous la dépendance du quatrième signal d'horloge, pour appliquer à la quatrième ligne les signaux de données inversés, un quatrième élément inverseur (M17, M18) destiné à inverser les signaux de données pré- sents sur la quatrième ligne, et un second élément inverseur synchronisé (M21, M22), connecté entre le quatrième élément inverseur et la ligne bus d'entrée/sortie complémentaire, pour inverser les signaux de données qui proviennent du quatrième élément inverseur, sous la dépendance des signaux de données présents sur la troisième ligne, afin d'appliquer les signaux de données inversés à la ligne bus d'entrée/ sortie complémentaire. 2. Circuit de transmission de données intégré de type CMOS selon la revendication 1, caractérisé en ce que les premiers comme les seconds moyens de rappel au potentiel d'alimentation haut et au potentiel d'alimentation bas, com- prennent en outre un transistor de rappel au potentiel d'alimentation bas (M7 ou M12), ayant une grille connectée de façon à recevoir le premier signal d'horloge, et un cir- cuit drain-source qui est connecté entre l'une des première et seconde lignes et un potentiel de référence. 3. Circuit de transmission de données intégré de 26 1 6934 type CMOS selon la revendication 1, caractérisé en ce que chacun des premier et troisième éléments inverseurs est une porte NON-ET CMOS à deux entrées qui reçoit en entrée des signaux de données présents sur l'une des première et se- conde lignes, et le quatrième signal d'horloge. 4. Circuit de transmission de données intégré de type CMOS selon la revendication 3, caractérisé en ce que le quatrième signal d'horloge est un signal de décodage d'adresse destiné à sélectionner un ou plusieurs blocs d'un réseau de cellules de mémoire, et le premier signal d'hor- loge est un signal de validation d'écriture. 5. Circuit de transmission de données intégré de type CMOS selon la revendication 3, caractérisé en ce que les premiers comme les seconds moyens de transmission com- prennent un transistor MOS à canal P (M1 ou M4) ayant une grille connectée de façon à recevoir le premier signal d'horloae, et dont le circuit source-drain est connecté entre l'une des lignes bus de données et l'une correspondan- te parmi les première et seconde lignes, et un transistor MOS à canal N (M2 ou M3),- ayant une grille connectée de façon à recevoir un signal d'horloge inversé par rapport au premier signal d'horloge, et dont le circuit drain-source est connecté en parallèle avec le circuit sourcedrain du transistor MOS à canal P.