Brevet FR2616011A1 — publié le 19881202

Circuit intégré à interconnexions enterrées et Procédé de fabrication d'un tel circuit. L'invention concerne les circuits intégrés du type comportant un substrat semi-conducteur présentant des zones de semi-conducteur proches de la surface mais enterrées, dopées pour en augmenter la conductivité électrique. Bien que l'invention soit applicable à tous les types de circuits intégrés, elle trouve une application particulièrement importante dans les circuits métal-oxyde-semiconducteur dits "MOS" et notamment, parmi ces derniers, dans les circuits à transistors complémentaires ou C-MOS. On sait réaliser des interconnexions enterrées dans de tels circuits par des pistes de semi-conducteur dopé, notamment par diffusion à haute température d'impuretés, éventuellement introduites sous forme d'ions préalablement implantés. Mais les concentrations que l'on peut ainsi atteindre conduisent à des résistivités qui restent élevées. On sait également compléter les interconnexions enterrées par des interconnexions métalliques situés à un niveau supérieur du circuit, qui compliquent la fabrication, augmentent l'encombrement des niveaux supérieurs et exigent des liaisons entre couches. L'invention vise à fournir des circuits intégrés répondant mieux que ceux antérieurement connus aux exigences de la pratique, notamment en ce qu'ils comportent des interconnexions enterrées de résistivité plus faible que celle réalisée par des pistes de semiconducteur dopé. Pour cela l'invention propose notamment un circuit comportant des interconnexions enterrées comportant des poutres métalliques contenues dans certaines au moins des zones dopées d'interconnexion. Parmi les interconnexions réalisables, on peut notamment citer les interconnexions d'alimentation, où la capacité répartie importante des liaisons métalliques est sans inconvénients et représente même un avantage car elle tend à stabiliser les tensions Elle présente également un intérêt pour les interconnexions courtes, telles que celles au sein d'une même structure C-MOS. La résistance de contact métal-silicium peut être sensiblement atténuée grâce notamment à l'augmentation de la surface de contact développée dans le volume du silicium. D'autres facteurs tels que l'abaissement de la hauteur de barrière de schottky par l'utilisation du contact métal réfractaire-silicium, ou la diminution de l'effet de focalisation du courant dans le contact jouent en faveur d'une meilleure résistance de contact. Il apparait préférable de constituer les poutres métalliques après les étapes du procédé de fabrication du circuit obligeant à le porter à haute température. Dans le cas d'un circuit MOS dont les grilles sont en silicium polycristallin isolé par une couche mince superficielle d'oxyde, il est avantageux de ménager, après réalisation de la couche d'oxyde mince par photolithographie, des tranchées dans lesquelles est déposé du métal. L'invention sera mieux comprise à la lecture de la description qui suit de modes particuliers de réalisation donnés à titre d'exemples non limitatifs. La description se réfère aux dessins qui l'accompagnent, dans lesquels - la Figure 1 est un schéma montrant, en coupe, une fraction de circuit intégré constituant un mode particulier de réalisation de l'invention, l'échelle n'étant pas respectée pour plus de clarté - la Figure 2 est une vue de dessus de la fraction de circuit montrée en Figure I - les Figures 3 à 6, similaires à la Figure 1, montrent les étapes successives de réalisation du circuit de la figure 1; - la Figure 7 est un schéma, utilisant une notation classique, montrant les connexions réalisées dans le cas particulier d'un inverseur sur substrat en silicium de type p. - les Figures 8 à 15, similaires aux figures 3 à 6, montrent les étapes successives de réalisation d'un circuit- sur substrat en silicium de type n. Le circuit dont une fraction est montrée en Figures 1 et 2 comprend un substrat 10 en silicium de type p sur lequel apparait l'électrode de grille 12, en silicium polycristallin, ou en un autre matériau. Cette électrode de grille est séparée du substrat par une couche mince d'oxyde 14 et elle recouvre partiellement des zones 16 à dopage n+ de façon à constituer un transistor MOS à canal n. Des régions 18 d'oxyde épais apparaissent en surface du substrat, dues à une fabrication par oxydation locale. Ces régions d'oxyde épais et les électrodes sont recouvertes d'une couche épaisse d'oxyde d'isolement 20 percée de trous de passage de métallisations de liaison entre des pistes conductrices telles que 22 constituant un niveau d'interconnexion superficielle et les électrodes des transistors (seule une liaison de drain étant montrée sur la Figure 1). Des pistes conductrices obtenues par dopage permettent de relier les différents transistors du circuit, au niveau des électrodes de source et de drain. Sur la Figure 1, les régions présentant un dopage n+ et constituant électrodes de source sont prolongées pour réaliser une première intersection de ce genre (Figure 2). On a également représenté à titre d'exemple, à droite de la Figure 1, une piste 24 dopée p+ constituantune simple prise de contact sur le substrat. Ces pistes conductrices servent notamment à réaliser les liaisons d'alimentation. 'alimentation. Conformément à l'invention, certaines au moins des liaisons sont complétées ou réalisées sous forme de pistes métalliques enterrées dans le substrat de silicium. Deux de ces pistes 26, en forme de micropoutre, sont représentées sur la Figure 1. Elles sont en règle générale constituées d'un métal réfractaire, tel que le tungstène ou le molybdène. Le processus de fabrication d'un circuit intégré conforme à l'invention peut être le suivant. Après avoir réalisé les caissons de type n (non représentés sur les schémas) sur substrat 10 de silicium de type P là où des transistors à canal D doivent être réalisés, celui-ci est recouvert d'une couche de masquage, constituée d'oxyde et/ou de nitrure de silicium. Cette couche de masquage est enlevée aux endroits où est effectuée une oxydation locale profonde, dans les régions 18 (Figure 3). Après avoir éliminé le masque d'oxydation locale on réalise dans la couche mince 14 d'oxyde de silicium, puis on dépose les électrodes de grille 12 qu'on dope, par exemple par diffusion à l'aide d'une impureté appropriée et qu'on oxyde en surface. Une couche 28 de résine photo-sensible (Figure 5) est alors déposée, puis des fenêtres y sont ouvertes à l'aide d'un masque aux emplacements où doivent être réalisées les poutres de jonction. Dans le cas où ces emplacements doivent ultérieurement être placés dans des zones dopées par implantation-ionique, les flancs des tranchées destinées à recevoir les poutres doivent présenter une inclinaison sur la verticale, comme indiqué sur la Figure 5. Cette implantation ionique des zones p+ et n+ est ensuite effectuée à travers un masque approprié (Figure 6). Puis le métal de constitution des poutres est déposé sélectivement dans les tranchées. On peut par exemple utiliser des procédés classiques de dépôt sélectif en phase vapeur, tels qu'une réaction chimique entre l'hexafluorure de tungstène et le silicium. La largeur à donner aux poutres dépend de la résistance recherchée.Dans la pratique, une largeur d'environ 1 pm et une profondeur du même ordre seront généralement acceptables. On connait déjà des procédés permettant d'effectuer de tels dépôts de façon sélective, avec une planéité satisfaisante. Enfin, le dépôt de la couche d'oxyde épais et les interconnexions métalliques superficielles sont réalisés de façon classique pour arriver à la disposition montrée en Figures 1 et 2. Dans le cas d'un montage inverseur, on peut notamment réaliser les liaisons équipotentielles Vcc par de telles poutres enterrées, suivant la disposition montrée en Figure 2. Dans le cas d'un élément de circuit constituant inverseur, le schéma global peut être celui de la Figure 7. L'inverseur comporte deux transistors complémentaires dont un est réalisé dans un caisson 30. Les deux transistors comprennent une entrée commune 32. Une poutre enterrée 34 portée à la tension Vcc assure les liaisons équipotentielles. Les figures 8 à 15 montrent, à titre d'exemple supplémentaire, la fabrication d'un circuit sur substrat en silicium de type n. Pour plus de simplicité; les éléments des figures 8 à 15 correspondant à ceux des figures 1 à 6 sont désignés par le même numéro de référence. Dans le substrat 10 de type n, on constitue les caissons 36 de type p- par implantation d'ions à travers un masque. Le substrat est recouvert d'une couche de masquage 38 qui est enlevée là où est effectuée une oxydation locale profonde en 18 (figure 8). Les électrodes de grilles 12 en silicium polycristallin sont réalisées puis recouvertes d'une couche d'oxyde mince (figure 9). Une couche de résine photo sensible 28 est déposée et des fenêtres y sont ouvertes à l'aide d'un masque pour définir les zones d'interconnexion enterrées (figure 10). Le masque est éliminé là où doivent être faites les implantations de source S' et de drain D dans le caisson p-. La figure Il montre en tirets les zones de source et de drain dopées par exemple par implantation d'ions bore. Après un nouveau masquage, les sources et les drains des transistors complémentaires des précédents sont réalisés, par exemple par implantation, sous forme de zones p+ (figure 12). Du métal tungstène par exemple est déposé dans les tranchées ménagées au cours d'une étape antérieure pour réaliser les poutres 26. Une couche épaisse 20 d'oxyde diélectrique est déposée puis les ouvertures de contact sont ménagées par photolithographie (figure 14). Enfin, les différentes métallisations 22 sont effectuées (figure 15). L'invention est susceptible d'autres modes encore de réalisations, et s'applique à tous les types de semi-conducteurs, y compris aux semi-conducteurs composites tels que Ga As. REVENDICATIONS 1. Circuit -intégré comprenant un substrat semi-conducteur (10) présentant des zones de semi-conducteur proches de la surface mais enterrées (24), dopées pour en augmenter la conductivité électrique, caractérisé en ce que des poutres métalliques (26) sont contenues dans certaines au moins des zones dopées d'interconnexion. 2. Circuit selon la revendication 1, caractérisé en ce que certaines au moins des poutres métalliques (26) constituent des interconnexions d'alimentation. 3. Circuit selon la revendication 1 ou 2, caractérisé en ce que les poutres sont en un métal réfractaire, tel que le tungstène ou le molybdène. 4. Circuit selon l'une quelconque des revendications 1 à 3, caractérisé:en ce que les poutres ont une largeur et une profondeur de l'ordre de un micron. 5. Procédé de fabrication de circuit intégré du type comportant un substrat semi-conducteur (10) présentant des. zones de semi-conducteur proches de la surface et enterréees, dopées pour en augmenter la conductivité électrique, caractérisé en ce que l'on constitue des poutres métalliques d'interconnexion enterrées (26) dans certaines au moins des zones dopées d'interconnexion par photolithographie de tranchées (26) puis dépôt de métal dans les tranchées. 6. Procédé suivant la revendication 4 de fabrication de circuits MOS dont les grilles (12) sont en silicium polycristallin isolé par une couche minçe superficielle d'oxyde, caractérisé en ce que les tranchées sont ménagées par photolithographie aprèsréalisation de la couche d'oxyde mince. 7. Procédé selon la revendication 4 ou 5, caractérisé en ce que les tranchées destinées à recevoir les poutres qui sont placées dans des zones à doper par implantation ionique sont ménagées par photolithographie avec des flancs présentant une inclinaison sur la verticale. 8. Procédé selon la revendication 4, 5 ou 6, caractérisé en ce que le métal de constitution des poutres est déposé dans les tranchées par dépôt sélectif en phase vapeur.