Brevet FR2623321A1 — publié le 19890519

La présente invention concerne une mémoire vive statique (encore appelée SRAM), et elle porte plus particu- lièrement sur une mémoire vive statique ayant une fonction de remise à zéro instantanée. Certaines mémoires vives statiques classiques com- portent une fonction de remise à zéro instantanée. Lorsqu'une mémoire vive statique comporte une fonction de remise à zéro instantanée, des données "0" sont écrites simultanément dans toutes les cellules de la mémoire vive statique lorsqu'un signal de commande est appliqué à cette dernière à partir de l'extérieur. On utilise la fonction de remise à zéro instan- tanée pour restaurer une mémoire vive statique ou pour ini- tialiser une mémoire vive statique en préparation pour une opération de test. La figure 5 est un schéma synoptique montrant un exemple de mémoire vive statique qui comporte une fonction de remise à zéro instantanée. En considérant la figure 5, on note que la mémoire vive statique qui est représentée com- prend un réseau de cellules de mémoire a et un décodeur de remise à zéro instantanée b. Si le décodeur de remise à zéro instantanée b de la mémoire vive statique reçoit un signal de commande de remise à zéro instantanée provenant de l'ex- térieur, un transistor de connexion au potentiel d'alimenta- tion bas (non représenté) qui est utilisé pour la fonction de remise à zéro instantanée et qui est incorporé dans le réseau de cellules de mémoire a, est commandé de façon à changer le niveau de tension de l'une des lignes de bit de chaque paire de lignes de bit b et b, pour le faire passer au niveau de la masse. Avec la mémoire vive statique classi- que qui est représentée sur la figure 5, la remise à zéro instantanée est effectuée simultanément pour l'ensemble du réseau de cellules de mémoire a au moyen du seul décodeur b. La mémoire vive statique qui est représentée sur la figure 5 présente le défaut suivant: du fait qu'elle ne comprend que le décodeur b et du fait que la remise à zéro instantanée est effectuée simultanément pour l'ensemble du réseau de cellules de mémoire a au moyen du seul décodeur b, l'intensité du courant électrique qui circule dans le réseau de cellules de mémoire et dans le décodeur au moment de la remise à zéro instantanée présente une valeur de crête très élevée, comme le montre la figure 6. Du fait que la capacité d'enregistrement de tels dispositifs de mémoire a considérablement augmenté au cours des dernières années, et que la taille des réseaux de cellu- les de mémoire va probablement augmenter, si on effectue la remise à zéro instantanée d'un réseau de cellules de mémoire de grande taille en procédant de la manière décrite ci-des- sus, la pointe de courant sera très élevée. Lorsque la poin- te de courant est élevée, il se produit évidemment une fluc- tuation du niveau de la ligne d'alimentation ou de la ligne de masse, ce qui a pour effet de produire des bruits électri- ques. Il est également possible que ceci entraîne la fusion des fils dans une telle puce de grande taille, avec pour con- séquence la destruction de la structure interne de la puce ou la destruction d'un appareil dans lequel le dispositif de mémoire est utilisé. Il n'est donc pas possible d'ignorer le problème que représente un tel courant de crête de valeur excessivement élevée au moment de la remise à zéro instanta- née. L'invention a donc pour but de procurer une mémoire vive statique dans laquelle le courant qui circule au moment de la remise à zéro instantanée de la mémoire présente une valeur de crête faible. Pour atteindre ce but, l'invention procure une mé- moire vive statique comportant une fonction de remise à zéro instantanée qui comprend un réseau de cellules de mémoire qui est divisé en un ensemble de groupes de cellules de mé- moire, un décodeur prévu pour chacun des groupes de cellules de mémoire, pour attaquer le groupe de cellules de mémoire pour la remise à zéro instantanée, et des moyens destinés à commander les décodeurs pour qu'ils fonctionnent à des ins- tants mutuellement différents pour la remise à zéro instanta- née. Avec la mémoire vive statique conforme à l'inven- tion, les différents groupes de l'ensemble de groupes de cel- lules de mémoire divisés du réseau de cellules de mémoire su- bissent en série l'opération de remise à zéro instantanée. On peut donc minimiser l'intensité du courant de crête qui cir- cule dans la mémoire vive statique au moment de la remise à zéro instantanée. D'autres caractéristiques et avantages de l'inven- tion seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation, et en se référant aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique d'une mémoire vive statique, montrant un mode de réalisation préféré de l'invention; La figure 2 est un schéma de circuit détaillé d'une partie représentative de la configuration de cellules de mé- moire de la mémoire vive statique qui est représentée sur la figure 1; La figure 3 est un diagramme séquentiel qui illus- tre des caractéristiques temporelles d'entrée d'un signal de commande qui est appliqué à des décodeurs de la mémoire vive statique représentée sur la figure 1; La figure 4 est une représentation graphique qui montre la forme d'onde d'un courant électrique au moment de la remise à zéro instantanée de la mémoire vive statique qui est représentée sur la figure 1; La figure 5 est un schéma synoptique d'une mémoire vive statique classique; et La figure 6 est une représentation graphique qui montre la forme d'onde d'un courant électrique au moment de la remise à zéro instantanée de la mémoire vive statique classique qui est représentée sur la figure 5, et cette re- présentation illustre un inconvénient de la mémoire vive sta- tique classique. En considérant tout d'abord la figure 1, on voit qu'une mémoire vive statique conforme à l'invention comprend un réseau de cellules de mémoire qui est divisé en un total de 16 groupes de cellules de mémoire M0 à M15, et en un total. de 16 décodeurs de remise à zéro instantanée DE0 à DE15, qui sont associés aux groupes de cellules de mémoire individuels correspondants M0 à M15. Des circuits de retard DL1 à DL15 sont connectés en cascade, et le circuit de retard DL1 du premier étage reçoit un signal de commande externe Sc et il émet un signal de sortie Scl vers le décodeur de remise à zéro instantanée DE1. Le circuit de retard DL2 du second éta- ge reçoit le signal de sortie Scl du circuit de retard DL1 et il émet un signal de sortie Sc2 vers le décodeur de remise à zéro instantanée DL2. De cette manière, les circuits de re- tard DL1 à DL15 retardent successivement le signal de comman- de externe Sc et ils appliquent respectivement les signaux ainsi retardés aux décodeurs de remise à zéro instantanée DE1 à DE15. Il faut noter que le signal de commande externe Sc est directement appliqué au décodeur DE0. En considérant maintenant la figure 2, qui montre seulement la configuration des cellules de mémoire, on note que chacun des groupes de cellules de mémoire M0 à M15 com- prend un ensemble de paires de transistors MOS de charge QL, et un ensemble de transistors MOS de connexion au potentiel d'alimentation bas pour la remise à zéro instantanée, QfaO, Qfal, Qfa2,... et QfbO, Qfbl, Qfb2,... Lorsqu'un signal de commande Sc est reçu, chacun des décodeurs DE0 à DE15 produit un signal de commande Sa de valeur "1" et un autre signal de commande Sb de valeur "0", pour changer la valeur de la ten- sion sur une ligne de bit B de la cellule correspondante par- mi les cellules de mémoire M0 à M15, pour donner une valeur représentant "0", et pour changer la valeur de l'autre ligne de bit B en une tension correspondant à un chiffre "1". D'au- tre part, toutes les lignes de mot WL0, WL1, WL2,... sont placées dans une condition de sélection lorsque la remise à zéro instantanée doit être effectuée. On peut par exemple réaliser ceci au moyen d'une structure de circuit par la- quelle un signal de mot est appliqué à- des portes NON-ET NA, qui sont établies séparément pour chacune des lignes de mot, et un signal "0" est appliqué aux autres bornes d'entrée des portes NON-ET NA, c'est-à-dire aux bornes d'entrée autres que celles par lesquelles les portes NON-ET NA reçoivent le signal de mot. Par conséquent, si l'un des décodeurs DE0 à DE15 reçoit un signal de commande Sc0, Scl,... ou Sc15, toutes les cellules de mémoire MC à l'intérieur d'un groupe corres- pondant parmi les groupes de cellules de mémoire M0 à M15 sont remises à zéro. Les signaux de commande Sc0,, Sc Sc2,... qui doivent être appliqués aux décodeurs de remise à zéro ins- tantanée DEO, DE1, DE2,... et DE15, sont respectivement re- tardés mutuellement par l'action des circuits de retard DL1, DL2,... et DL15. Par conséquent, la remise à zéro instanta- née s'effectue à différents instants pour les groupes de cellules de mémoire M0, Ml, M2,... et M15, dans cet ordre. Le courant qui circule au moment de la remise à zéro instan- tanée varie donc de la manière indiquée par les lignes con- tinues sur la figure 4, et la valeur de crête du courant qui circule dans la mémoire vive statique peut donc être consi- dérablement réduite en comparaison avec la valeur de crête du courant qui circule dans la mémoire vive statique 5 re- présentée sur la figure 5, qui est indiquée par une ligne en trait mixte sur la figure 4. Il faut noter que bien que dans le mode de réalisa- tion décrit ci-dessus, le réseau de cellules de mémoire soit divisé en un ensemble de groupes de cellules de mémoire en divisant la totalité des colonnes du réseau de cellules de mémoire pour donner un ensemble de groupes de colonnes,il est également possible de diviser le réseau en un ensemble de groupes de cellules de mémoire en divisant la totalité des lignes du réseau de cellules de mémoire en un ensemble de groupes de lignes. Dans le cas o le réseau de cellules de mémoire est divisé en groupes de lignes, un signal de mot est appliqué à des portes NON-ET NA, qui sont établies séparément pour chacune des lignes de mot, et un signal "0" est appliqué aux autres bornes d'entrée des portes NON-ET NA, c'est-àdire aux bornes d'entrée autres que celles sur lesquelles les por- tes NON-ET NA reçoivent le signal de mot, à des instants qui diffèrent de façon similaire pour les groupes de lignes divi- sés du réseau de cellules de mémoire. D'autre part, le réseau de cellules de mémoire peut être divisé en colonnes et égale- ment en lignes.. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif et au procédé décrits et représentés, dans sortir du cadre de l'invention. REVENDICATIONS 1. Mémoire vive statique comportant une fonction de remise à zéro instantanée, caractérisée en ce qu'elle com- prend: un réseau de cellules de mémoire qui est divisé en un ensemble de groupes de cellules de mémoire (M0-M15); un déco- deur (DE0-DE15) pour chacun des groupes de cellules de mémoi- re, ayant pour fonction d'attaquer le groupe de cellules de mémoire pour la remise à zéro instantanée; et des moyens (DL1-DL15) destinés à commander les décodeurs pour qu'ils fonctionnent à des instants mutuellement différents pour la remise à zéro instantanée. 2. Mémoire vive statique comportant une fonction de remise à zéro instantanée, caractérisée en ce qu'elle com- prend: un réseau de cellules de mémoire qui est divisé en un ensemble de groupes de cellules de mémoire (M0-M15); un déco- deur (DE0-DE15) pour chacun des groupes de cellules de mémoi- re, destiné à attaquer le groupe de cellules de mémoire pour la remise à zéro instantanée; et des moyens (DL1-DL15) desti- nés à commander les décodeurs (DE0-DE15) pour les faire fonc- tionner à des instants mutuellement différents pour la remise à zéro instantanée, ces moyens utilisant des circuits de re- tard en un nombre égal au nombre de groupes de cellules de mémoire, moins un. 3. Mémoire vive statique comportant une fonction de remise à zéro instantanée selon l'une quelconque des revendi- cations 1 ou 2, caractérisée en ce que les décodeurs (DE0- DE15) et les groupes de cellules de mémoire (M0-M15) compren- nent un décodeur de rang zéro (DE0) et un groupe de cellules de mémoire de rang zéro (M0), connecté au décodeur de rang zéro; un premier décodeur (DEI) et un premier groupe de cel- lules de mémoire (Ml) connecté au premier décodeur; un second décodeur (DE2) et un second groupe de cellules de mémoire (M2) connecté au second décodeur, etc., jusqu'à un N-ième dé- codeur et un N-ième groupe de cellules de mémoire connecté au N-ième décodeur, en désignant par N un nombre entier pré- déterminé; et en ce que les moyens destinés à commander les décodeurs comprennent un ensemble de circuits de retard de signal (DL1-DL15), connectés en cascade, avec un premier des circuits de retard (DL1) ayant une entrée destinée à re- cevoir un signal de remise à zéro instantanée (Sc) fourni de façon externe, la sortie du premier'circuit de retard (DL1) étant connectée au premier décodeur (M1), la sortie d'un se- cond circuit de retard (DL2) étant connectée au second déco- deur (M2), etc., et la sortie du N-ième circuit de retard étant connectée au N-ième décodeur.