Brevet FR2611938A1 — publié le 19880909

SYSTèME DE COMMANDE D'ACCES EN FIEMOIRE La présente invention se rapporte à un système de commande d'accès en mémoire comportant une antémémoire avec conservation des données mémorisées. Dans un système conventionnel de commande d'accès en mémoire comportant une antémémoire avec conservation des données mémorisées, il se produit une non-coincidence des données entre une antémémoire et une unité principale de mémoire (MMU). Lorsqu'il se produit un "coup raté" pour l'antémémoire, le contenu de l'antémémoire doit être renvoyé dans l'unité principale de mémoire MMU. Dans ce but, une demande de va-etvient (swap; de l'unité principale de mémoire M.MU doit être générée et exécutée, puis une demande de transfert de bloc doit être envoyée à l'unité MMU, ce qui nécessite donc un traitement en deux phases. Dans la technique conventionnelle ci-dessus, lorsqu'il se produit un "coup raté" pour l'antémémoire, et qu'une demande de va-et-vient (swap) est générée, une demande de mémorisation et une demande de lecture pour l'unité MMU sont traitées séparément, la commande est donc compliquée de façon indésirable. Un but de la présente invention est de proposer un système de commande d'accès en mémoire pour éliminer l'inconvénient conventionnel ci-dessus.. Un système de commande d'accès en mémoire relié entre une source de demande (par exemple une unité arithmétique et une unité d'entrée/sortie) et une unité principale de mémoire en disposant d'une antémémoire avec conservation des données comporte un moyen formant ensemble d'adresses qui présente un bit représentatif de la validité d'un contenu de l'antémémoire et un bit représentatif d'une coincidence entre le contenu de l'antémémoire et l'unité principale de mémoire; un moyen pour porter un jugement sur un coup réussiZun coup raté de l'antémémoire en accord avec un signal de sortie provenant du moyen formant ensemble d'adresses; un moyen pour déterminer un niveau de l'antémémoire à remplacer lorsqu'il se produit un coup raté de l'antémémoire; un moyen pour détecter la validité des données du bloc du niveau à remplacer et pour détecter une non-coincidence entre le contenu de l'anténémoire et de l'unité principale de mémoire en accord avec un signal de sortie du moyen formant ensemble d'adresses correspondant au niveau à remplacer, et pour juger de la nécessité d'écrire les données du bloc de 1 antémémoire dans l'unité principale de mémoire; et un moyen pour traiter les opérations d'écriture et de lecture de l'unité principale de mémoire à l'aide d'une seule demande lorsque se produit la nécessité d'écrire dans 1 unité principale de mémoire les données du bloc de 1 anté- mémoire. La figure 1 est un diagramme par blocs du système de commande d'accès en mémoire conforme à une réalisation de l'invention; la figure 2 est un diagramme par blocs d'un organe de commande de l'untié principale de mémoire MMU représenté sur la figure 1; les figures 3(A) à 3(N) et 4(A) à 4(I) sont des graphiques chronométriques des signaux pour expliquer les opérations des circuits représentés sur les figures 1 et 2; la figure 5 est un diagramme par blocs d'un système de commande d'accès en mémoire conforme à une autre réalisation de l'invention; la figure 6 est un diagramme par blocs d'un organe de commande de l'unité principale de mémoire représenté sur la figure 5; et les figures 7(A) à 7(J) sont des graphiques chronométriques des signaux pour expliquer les opérations des circuits représentés sur les figures 5 et 6. On va décrire en détail des réalisations préférées de l'invention en se référant aux dessins joints. La figure 1 représente un organe de contrôle d'accès en mémoire conforme à une réalisation de l'invention. L'organe de contrôle d'accès en mémoire de la figure 1 est relié à une source de demande (par exemple une unité arithmétique (non représentée) et une unité d 'en t rée/ sortie (non représentée) et à une unité principale de mémoire (MMU.) 23. Dans cette réalisation, la source de demande comporte trois unités, c'est-à-dire une unité A, une unité B, et une unité C. L'organe de commande d'accès en mémoire comporte une section de registre d'accès 30 pour recevoir une demande de mémorisation pour mémoriser des données dans l'unité MMU 23 et une demande de lecture pour extraire de l'unité MMU 23 les données, ainsi qu'une section 40 de traitement de la demande.La section de registre d'accès 30 comporte un registre tampon ou registre d'accès A 1 pour recevoir une demande provenant. de l'unité A, un registre d'accès B 2 pour recevoir une demande provenant de l'unité B, un registre d'accès C 3 pour recevoir une demande provenant de l'unité C, un organe de vérification d'occupation 4 et un sélecteur 5. L'organe de vérification d'occupation 4 reçoit une information associée à un état d'occupation de l'unité principale de mémoire MMU 23. Cette information est fournie par un organe de commande 17 de l'unité MMU (à décrire plus loin) par l'intermédiaire d'une ligne 35. L'organe de vérification d'occupation 4 envoie un signal de sélection au sélecteur 5 en accord avec un ordre de priorité des unités A, B et C. Le signal de sélection sert à sélectionner ces unités. Le sélecteur 5 sélectionne une unité correcte en accord avec le signal de sélection fourni par l'organe de vérification d'occupation 4.Aussi longtemps qu'une demande se traduit en un coup réussi, ou coup réussi de l'antémémoire, c'est-à-dire aussi longtemps qu'une adresse demandée à une antémémoire 18 (à décrire plus loin) s'y trouve, la demande est envoyée par le sélecteur 5 à la section 40 de traitement de la demande par l'intermédiaire d'une ligne 41 chaque période d'horloge T. Par contre, s'il se produit un coup raté, ou coup raté de l'antémoire, c'està-dire si l'adresse demandée ne se trouve pas dans l'antémémoire 18, un bloc de données est transféré de 1 unité principale de mémoire MMU 23 vers l'antémémoire 18 et l'unité MMU 23 est placée dans l'état d'occupation. L'organe de vérification d'occupation sert à éviter la perte d'une demande pendant l'état d'occupation de l'unité MMU 23. Un signal d'adresse, faisant partie de l'information, concernant la demande, émise par le sélecteur 5, est mémorisé dans un registre d'adresse 6 et un signal de données, faisant partie de cette même information, est mémorisé dans un registre de données 7. S'il se produit un coup raté de l'antémémoire, le registre 8 mémorise les données (c'est-à-dire les données constituant la réponse de l'unité MMU) transférées de l'unité MMU 23 à l'antémémoire 18. Lorsque se produit le coup raté de l'antémémoire, les données mémorisées dans le registre 8 et les données (c'est-à-dire la portion réécrite dans le bloc) mémorisées dans le registre de données 7 sont fusionnées et envoyées dans l'antémémoire 18. Par contre, s'il se produit un coup réussi de l'antémémoire, les données envoyées dans l'antémémoire 18 sont le signal de sortie du registre de données 7. Les registres 7 et 8 envoient sélectivement les signaux de sortie dans l'antémémoire 18 en accord avec un signal de sortie provenant d'un circuit de jugement coup réussi/coup raté 13 (à décrire plus loin) commandé par une instruction provenant de l'organe de commande 17 de l'unité MMU. Le signal d'adresse mémorisé dans le registre d'adresse 6 est constitué d'un signal d'adresse de bloc et d'un signal d'adresse de colonne. Le signal d'adresse de bloc est envoyé à N+l ensembles d'adresses, c'est-à-dire aux différents ensembles allant de l'ensemble d'adresse 9, de niveau 0, à l'ensemble d'adresse 10, de niveau N, par l'interné- diaire d'une ligne 44. En même temps, le signal d'adresse de bloc est envoyé à l'une des bornes d'entrée de chacun des N+1 comparateurs, c'est-àdire aux différents comparateurs allant du comparateur 11 de niveau O au comparateur 12 de niveau N, par l'intermédiaire d'une ligne 47. Un signal envoyé par chacun des ensembles d'adresses, de l'ensemble 9 de niveau O à l'ensemble 10 de niveau N, est également envoyé à l'autre borne d'entrée de l'un, correspondant, des N+1 comparateurs. Le signal d'adresse de colonne provenant du registre d'adresse 6 est envoyé aux différents ensembles d'adresses allant de l'ensemble 9 de niveau O à l'ensemble 10 de niveau N, ainsi qu'à l1anté- mémoire 18. L'antémémoire 18 présente des positions de mémoire allant du niveau O au niveau N, correspondant respectivement aux différents ensembles d'adresses allant de l'ensemble d'adresses 9 de niveau O à l'ensemble d'adresses 10 de niveau N. Chaque ensemble d'adresses en mémoire 9 ou 10 comprend des zones pour un signal d'adresse de bloc correspondant pour l'antémémoire 18, un bit V représentant la validité de chaque donnée de bloc et un bit M représentant une non-coincidence entre les contenus de l'unité principale de mémoire 23 et de l'antémémoire 18. Si une demande est une demande de mémorisation, le contenu de l'antémémoîre 18 est actualisé et le bit M prend la valeur logique "1". Les comparateurs, en allant du comparateur ll de niveau O au comparateur 12 de niveau , comparent les adresses de bloc émises par les ensembles d'adresses, en allant de l'ensemble d'adresses 9 de niveau O à l'ensemble d'adresses 10 de niveau N, avec les signaux d'adresse de bloc provenant du registre d'adresse 6 par la ligne 47, respectivement. Par exemple, le comparateur 11 de niveau O compare le signal de sortie provenant de l'ensemble d'adresses 9 de niveau O avec le signal d'adresse de bloc qui se trouve dans l'adresse de la demande. Si le signal d'adresse de bloc provenant de l'ensemble d'adresses de niveau O coincide avec le signal d'adresse de bloc qui se trouve dans l'adresse de la demande et si le bit V a la valeur logique c , est qu'il s'est produit un coup réussi" au niveau O dans l'antémémoîre 18. On accède alors au bloc de niveau O pour les demandes de lecture et de mémorisation à partir de l'antémémoire 18. Le circuit de jugement coup réussi/coup raté 13 reçoit les signaux émis par les comparateurs, en allant du comparateur 11 de niveau O au comparateur 12 de niveau N. Si tous les signaux provenant des comparateurs, du comparateur il de niveau O au comparateur N de niveau 12, ont la valeur logique "O", c'est qu'un coup raté de l'antémémoire est détecté. Par contre, si l'un quelconque des signaux émis a la valeur logique "1" , c'est qu'un coup réussi de l'antémémoire est détecté au niveau correspondant. Si c'est le coup raté de l'antéménoire qui se produit, un signal de coup raté MISS est envoyé à l'organe de commande de l'unité principale de mémoire MMU 17 par l'intermédiaire d'une ligne 49. Le coup raté de l'antémémoire se subdivise en deux cas. Dans le premier cas, bien que le bit V prenne la valeur logique "1", les signaux d'adresse de bloc qui sont dans les différents comparateurs, du comparateur ll de niveau O au comparateur 12 de niveau N, sont différents du signal d'adresse de bloc provenant du registre d'adresse 6. Dans le second cas, tous les bits V des ensembles d'adresses 9-10 ont la valeur logique "0", c'est-à-dire que les données de validité ne sont pas enregistrées dans l'antémémoire 18. Les signaux de sortie provenant des différents comparateurs, du comparateur 11 de niveau O au comparateur 12 de niveau N, sont également envoyés à un circuit 14 de détermination du niveau à remplacer, c'est-à-dire du niveau du bloc auquel il faut attribuer de nouvelles données lorsque survient un coup raté de l'antémémoîre. C'est généralement l'algorithme LRU (Least Recently Used, niveau inutilisé depuis la plus longue période de temps) qui détermine le niveau à remplacer. En outre, l'antémémoire 18 avec conservation des données mémorisées utilisée dans cette réalisation est différente d'une antémémoire sans conservation des données mémorisées, en ce sens que l'écriture des données (dénommée swap, va-et-vient) depuis l'antémémoire 18 vers l'unité principale de mémoire MMU 23 s'effectue sous forme d'attribution de nouvelles données. s. Un signal de sortie, sous forme de signal de commande provenant du circuit 14 de détermination du niveau à remplacer, est envoyé à un générateur 15 d'adresse de bloc situé au niveau à remplacer et à un circuit 16 de jugement concernant le remplacement. Le générateur 15 d'adresse de bloc situé au niveau à remplacer reçoit les signaux d'adresse de bloc provenant des ensembles d'adresses, de l'ensemble d'adresses 9 de niveau O à l'ensemble d'adresses 10 de niveau N, sélectionne le signal d'adresse de bloc d'un ensemble d'adresses donné désigné comme niveau à remplacer et envoie le signal d'adresse de bloc sélectionné à l'organe de commande 17 de l'unité principale de mémoire MMU, par l'intermédiaire d'une ligne 56. Le circuit 16 de jugement concernant le remplacement reçoit comme signaux d'entrée les bits V et M provenant des ensembles d'adresses, de l'ensemble d'adresses 9 de niveau O à ensemble d'adresses 10 de niveau N et sélectionne les bits V et M de l'ensemble d'adresses donné désigné comme niveau à remplacer. Les bits V et M sélectionnés sont envoyés à l'organe de commande 17 de l'unité MMU par l'intermédiaire d'une ligne 57. Si le bit V d'un bloc situé au niveau à remplacer a la valeur logique "O", ou bien si le bit V a la valeur logique "1" et si le bit M a la valeur logique "O" l'opération de va-et-vient (swap) n'est pas effectuée. Les données du bloc transférées de l'unité MMU 23 à l'antémémoire 18 sont assignées au bloc situé au niveau à remplacer. Par contre, si les bits V et M du bloc situé au niveau à remplacer ont tous les deux la valeur logique "1", l'opération de va-et-vient (swap) est effectuée puisque ce sont les données les plus récentes qui sont mémorisées dans l'antémémoire 18. Les signaux envoyés à l'organe de commande 17 de l'unité MMU sont un signal MISS (coup raté) provenant du circuit 13 de jugement concernant coup réussi/coup raté, par l'intermédiaire d'une ligne 49, un signal REPLACE (à remplacer) provenant du circuit 16 de jugement concernant le remplacement, par l'intermédiaire de la ligne 57, un signal d'adresse de bloc situé au niveau à remplacer provenant du générateur 15 d'adresse de bloc situé au niveau à remplacer, par l'intermédiaire de la ligne 56, et un signal de réponse .de l'unité principale de mémoire MMU provenant de l'unité MMU 23 par l'intermédaire d'une ligne 58. Les signaux provenant de l'organe de commande 17 de l'unité MNU sont un signal d'occupation envoyé à l'organe de vérification d'occupation 4 par l'intermédiaire d'une ligne 35, des signaux de lecture et écriture et le signal d'adresse (lors de la survenance d'un coup raté) envoyés à l'antémémoire 18 par l'intermédiaire des lignes correspondantes 51, 52 et 53 et un signal d'adresse de demande en mémoire MMU et une demande en mémoire MMU envoyés à l'unité MMU 23 par l'intermédiaire des lignes correspondante 59 et 60. L'organe de commande 17 de l'unité MMU sera décrit en détail plus loin. L'antémémoire 18 comporte des blocs allant du niveau O au niveau N, comprenant généralement chacun environ 64 multiplets. Un signal d'adresse de lecture/écriture pour l'antémémoire - 18 est envoyé par le registre d'adresse 6 lorsqu'il se produit un coup réussi de l'antémémoire mais envoyé par l'organe de commande 17 de l'unité MMUlorsqu'il se produit un coup raté de l'antémémoire. Les signaux d'adresse envoyés par l'organe de commande 17 de l'unité MMU sont différents l'un de l'autre en mode transfert de bloc et en mode va-et-vient (swap). Dans cette réalisation, une longueur de données de lecture/écriture correspond à 8 multiplets. L'opération de lecture/écriture des données s'effectue en mode transfert de bloc et en mode va-et-vient par unités de blocs. Les données d'écriture pour l'antémémoire 18 sont fournies par le registre de données 7 lorsqu'il se produit réussi de 1 anté- mémoire. Par contre, s'il se produit un coup raté de l'antémémoire, les données de transfert de bloc (8 octets x 8) provenant de l'unité MMU 23 sont envoyées par l'intermédiaire du registre 8. Un signal de sortie provenant de l'antémémoire 18 est envoyé aux registres de réponse A, B et C 19, 20 et 21 pour mémoriser respectivement les données de réponse pour les unités A, B et C. En mode va-et-vient (swap), le signal envoyé par l'anténémoire 18 est envoyé à un registre 22 sous forme de données (8- octetsx 8). En mode demande de lecture, les registres de réponse A, B et C, 19, 20 et 21 reçoivent un signal provenant de l'antémémoire 18 ou un signal provenant du registre 8 par l'intermédiaire d'un chemin 55 et envoient les données de réponse aux unités A, B, et C en tant que source de demande, respectivement. Le chemin 55 provenant du registre 8 est prévu pour raccourcir le temps d'accès lorsqu'il se produit un coup raté de l'antémémoire. Le chemin 55 est prévu pour mémorisé dans l'antémémoire 18 les données provenant de l'unité MMU 23 et en même temps pour envoyer les données de réponse à la source de demande. En mode demande de mémorisation, aucune donnée de réponse n'est générée. Ol va décrire l'opération de demande de l'organe de commande d'accès en mémoire représenté sur la figure 1 en cas de survenance d'un coup raté de 1 'antémémoire. (A) Demande de lecture sans va-et-vient (swap) Une demande de transfert d'un bloc de l'unité MMU 23 à l'antéménoire 18 est générée. Le bloc est assigné à l'antémémoire 18 et en même temps les données de réponse sont envoyées, en rétroaction, à la source de demande. (B) Demande de lecture avec va-et-vient (swap) Après que le bloc de niveau à remplacer de l'antéménoire 18 est mémorisé dans l'unité MMU 23, un bloc est transféré, depuis l'unité MMU 23, dans l'antémémoire 18. Le bloc est rangé dans l'antémémoire 18 et, en même temps, il est envoyé à la source de demande en tant que données de réponse. En mode demande de lecture avec va-et-vient, les bits V et M de l'ensemble d'adresses qui comporte le niveau récemment assigné ont la valeur logique "1" et "O", respectivement. (C) Demande de mémorisation sans va-et-vient (Swap) Une demande de transfert d'un bloc, depuis l'unité MMU 23, dans l'antémémoire 18, est générée. Le bloc est attribué dans l'antémémoire 18. (D) Demande de mémorisation sans va-et-vient (Swap Le bloc situé au niveau à remplacer de l'antémémoire 18 est mémorisé dans l'unité MMU 23. Un bloc est transféré, depuis l'unité MMU 23, dans l'antémémoire 18 et il est attribué dans l'antémémoire 18. En mode demande de mémorisation sans va-et-vient, les bits V et M de l'ensemble d'adresses présentant un niveau récemment assigné ont tous les valeurs logiques "1". L'attribut caractéristique de l'invention réside en ce qu'un traitement de coup raté de l'antémémoire ou traitement de coup raté s'effectue par une demande de lecture en mémoire principale MMU 23, indépendamment de la présence/de l'absence de l'opération de va-et-vient (swap) La figure 2 est un diagramme du circuit de l'organe de commande 17 de l'unité principale de mémoire MMU représenté sur la figure 1. Les figures 3(A) à 3(N') et 4(A) à 4(I) sont des graphiques chronométriques des signaux générés dans le circuit représenté sur la figure 2. On va décrire en détail le traitement d'un coup raté en se référant aux figures 2, 3(A) à 3(N) et 4(A) à 4(I). En se reportant à la figure 2, un signal MISS (coup raté) envoyé par l'intermédiaire de la ligne 49 et représentant un coup raté de l'antémémoire et un signal REPL (à remplacer) envoyé par l'intermédiaire de la ligne 57 et représentant la présence d'une demande de remplacement sont envoyés à un détecteur 100 de l'opération de va-et-vient (swap) et à un détecteur 110 de transfert de bloc. Si le signal MISS a la valeur logique "1", c'est-à-dire s'il y a détection d'un coup raté. de 1 'antémémoire, et si le signal REPL a la valeur logique "1", c est-à-dire s'il y a présence d'une demande de remplacement, un signal de valeur logique "1" représentant la présence d'une opération- de va-et-vient (swap) est envoyé par le détecteur 100 de l'opération de va-et-vient. Dans ce cas, le traitement du coup raté consiste en le transfert du bloc et en l'opération de va-et-vient. Si le signal MISS a la valeur "1" et REPL la valeur "0", un signal émis par le détecteur 100 de l'opération de va-et-vient prend la valeur logique "0" et un signal émis par le détecteur 110 de transfert de bloc prend la valeur logique "1". Dans ce cas, le traitement du coup raté ne consiste qu'en le transfert du bloc. Les signaux émis par le détecteur 100 de l'opération de va-et-vient et le détecteur 110 de transfert de bloc sont envoyés à un organe 130 de vérification d'occupation de l'unité MMU. L'organe 130 de vérification d'occupation de l'unité MMU effectue une vérification d'occupation, c' est-à-dire donne à un signal de sortie la valeur logique "1" (signal de vérification d'occupation) ou "O" en accord avec un indicateur d'occupation de l'unité MMU envoyé par le registre indicateur 120. Si une demande précédente est soumise à un traitement de coup raté, le signal de vérification d 'occupation ne peut pas être envoyé.Un signal correspondant au signal provenant du détecteur 110 d'opération de va-et-vient et généré par l'organe 130 de vérification d'occupation de l'unité MMU est alors envoyé à un générateur 140 de signal d'occupation par opération de va-et-~~ vient et à un générateur 160 de demande en mémoire MMU, par l'intermédiaire d'une ligne 131. Un signal correspondant au signal envoyé par le détecteur 110 de transfert de bloc et généré par l'organe 130 de vérification d'occupation en mémoire MMU est envoyé à un générateur 150 de signal d'occupation par transfert de blo et à un générateur 160 de demande en mémoire MMU par l'intermédiaire d'une ligne 132. Les signaux envoyés par le générateur 140 de signal d'occupation par opération de va-et-vient et par le générateur 150 de signal d'occupation par transfert de bloc sont envoyés au registre indicateur d'occupation 120. Si la demande précédente est soumise à la vérification d'occupation et si la demande en mémoire MMU 23 est générée, le registre indicateur d'occupation 120 est validé et il est invalidé en réponse aux données de réponse fournies par la mémoire MMU 23 par l'intermédiaire d'une ligne 58. Dans cette réalisation, le registre indicateur d'occupation 120 est invalidé en réponse aux données de réponse de la mémoire MMU. Toutefois, le registre indicateur d'occupation 120 peut être invalidé par lui-même par surveillance d'un nombre constant de périodes T.Le registre indicateur d'occupation 120 envoie le signal d'occupation BUZY à l'organe 130 de vérification d'occupation. Une nouvelle demande provenant de la section 30 des registres d'accès peut être supprimée par le signal d'occupation. Lorsque l'indicateur d'occupation est invalidé et que la demande est soumise à la vérification d'occupation, une commande de demande est envoyée à la mémoire MMU 23 en accord avec la présence/ l'absence de l'opération de va-et-vient (swap). Du fait que différentes commandes de demande sont utilisées en accord avec la présence/l'absence de l'opération de va-et-vient, le signal d'adresse de transfert de bloc est envoyé simultanément à la mémoire MMU 23. On va décrire ci-dessous les opérations avec et sans opération de va-et-vient en se référant aux graphiques chronométriques des figures 3(A) à 3(N) et des figures 4(A) à 4(I). (A) Mode opératoire avec opération de va-et-vient (Swap) (figures 3(A) à 3(N)) Le générateur 140 de signal d'occupation par opération de va-et-vient valide un indicateur d'occupation dans le registre indicateur d'occupation 120 et interdit les demandes ultérieures comme représenté sur la figure 3(B). in organe 170 de mise en séquence de l'opération de va-et-vient en antémémoire envoie, à une antémémoire 18, un signal de lecture RD (figure 3G), par une ligne 51, et un signal chronométrique d'adresse d'opération de va-et-vient, figure 3(I), par une ligne 173 et par un sélecteur 230. L'organe 170 de mise en séquence de l'opération de va-et-vient en antémémoire envoie, à l'unité principale de mémoire MMU 23, un signal chronométrique d'adresse d'opération de va-et-vient, par une ligne 172, et à un sélecteur 220, en réponse à un signal chronométrique de demande d'envoi d'adresse d'opération de va-et-vient représenté sur la figure 3(H). Par conséquent, l'opération de va-et-vient entre l'antémémoire 18 et la mémoire principale MMU 23 s'effectue.Un organe .190 de mise en séquence de transfert de bloc envoie un signal d'écriture WT (figure 3(K)) et un signal d'adresse de transfert de bloc à l'antémémoire 18 en réponse à un signal chronométrique à la suite duquel les données de transfert de bloc provenant de la mémoire MMU 23 sont renvoyées comme indiqué sur la figure 3(M). Les organes de mise en séquence 170 et 190 sont constitués par un registre à décalage et analogue. (B) Mode opératoire sans opération de va-et-vient (Swap) (figures 4(A) à 4(I)) Le générateur 150 de signal d'occupation par transfert de bloc valide un indicateur d'occupation dans le registre indicateur d'occupation 120 et interdit les demandes ultérieures. Un générateur 180 de cycle factice effectue une opération factice pour faire correspondre les signaux chronométriques avant de démarrer le transfert de bloc. L'organe 190 de mise en séquence de transfert de bloc envoie un signal d'écriture WT et un signal d'adresse de transfert de bloc à l'antémémoire 18 à l'instant où les données de transfert de bloc provenant de la mémoire MMU 23 sont renvoyées. Comme décrit ci-dessus, l'opération ci-dessus et l'envoi, à la source de demande, des données de réponse s effectuent simultanément. Sur la figure 2, le repère 200 désigne un générateur d'adresse d'opération de va-et-vient qui a pour fonction de synthétiser un signal d'adresse de bloc du niveau à remplacer et un signal d'adresse de colonne des données d'adresse de la demande. Le repère 210 désigne un générateur d'adresse de transfert de bloc. Le signal d'adresse de la demande envoyé par la ligne 48 sert, sans modification, de signal d'adresse de transfert de bloc. Le signal d'adresse de bloc et le signal d'adresse de colonne sont envoyés à l'unité MMU 23. Seule l'adresse de colonne est envoyée à l'antémémoire 18. Le repère 220 désigne un sélecteur pour envoyer à l'unité MMU 23 un signal de lecture/écriture. Selon cette réalisation, en mode opératoire normal, le sélecteur envoie le signal d'adresse de transfert de bloc. En mode opératoire avec une opération de va-et-vient, le sélecteur 220 envoie le signal d'adresse d'opération de va-et-vient à un instant chronométrique fixé. Le repère 230 désigne un sélecteur pour envoyer une adresse de lecture/écriture pour l'antémémoire 18. Selon cette réalisation, en mode opératoire normal, le sélecteur 230 envoie le signal d'adresse de transfert de bloc. En mode opératoire avec l'opération de va-et-vient, le sélecteur 230 envoie le signal d'adresse d'opération de va-et-vient à un instant chronométrique fixé. Dans la réalisation décrite ci-dessus, s'il se produit un coup raté de l'antémémoire et s'il faut une opération de va-et-vient, les opérations de lecture et d'écriture pour l'unité principale de mémoire peuvent être effectuées par une unique demande, simplifiant ainsi la commande. La figure 5 est un diagramme par blocs montrant une autre réalisation de l'invention. Les mêmes repères que sur la figure 1 désignent les mêmes parties sur la figure 5 et on en omettra la description détaillée. La disposition de la figure 5 diffère de celle de la figure 1 en ce sens qu'un signal d'invalidité d'écriture est envoyé par un organe de commande 17' de l'unité MMU à l'unité MMU par une ligne 61. La disposition détaillée de l'organe de commande 17' de l'unité MMU représenté sur la figure 5 est représentée sur la figure 6. Les mêmes repères que sur la figure 2 désignent les mêmes parties que sur la figure 6 et on en omettra une description détaillée. L'organe de commande 17' de l'unité MMU de la figure 6 diffère de l'organe de commande 17 de l'unité MMU de la figure 2 en ce sens qu'un chemin 132 de vérification d'occupation de transfert de bloc, partant de l'organe 130 de vérification d'occupation, est relié à un circuit de synchronisation 240 pour générer le signal d'invalidité d'écriture. Les circuits des figures 5 et 6 sont résumés ci-dessous. Lorsqu'unie vérification d'occupation en mémoire MMU se produit dans l'organe 130 de vérification d'occupation qui fait partie de l'organe 17' de commande de la mémoire MMU, les demandes de lecture et d'écriture sont envoyées en mémoire MMU 23. Un générateur 160 de demande en mémoire MMU comporte simplement une porte OU. Dans cette réalisation, simultanément, un signal d'adresse de transfert de bloc est envoyé à la mémoire MMU 23. Un signal d'occupation de transfert de bloc est envoyé au circuit de synchronisation. Lorsqu'une période prédéterminée de temps s'est écoulée, le signal d'invalidité d'écriture est envoyé en mémoire MMU 23. Lorsque le signal d'invalidité d'écriture est reçu par la mémoire MMU 23, cette mémoire MMU 23 n'effectue un transfert de bloc dans l'antémémoire 18 que sur réception d'une demande. Les figures 7(A) à 7(J) sont des graphiques chronométriques des signaux de cette réalisation. La figure 7(J) représente le signal d'invalidité d'écriture. Dans cette réalisation telle que décrite ci-dessus, les signaux d'écriture et de lecture sont simultanément envoyés à la mémoire MMU 23 indépendamment de la présence d'une opération de va-et-vient (swap). Seule le demande d'écriture précédemment envoyée est invalidée, simplifiant ainsi la commande lors de la survenance d'un coup raté de 1 'antémémoire. REVENDICATIONS 1. Système de commande d'accès en mémoire, comportant une antémémoire (18) avec consevation des données mémorisées, relié entre une source de demande et une unité principale de mémoire (23), caractérisé en ce qu'il comporte: un moyen (9-10) formant ensemble d'adresses qui présente un bit représentatif de la validité d'un contenu de ladite antémémoire (18) et un bit représentatif d'une coincidence entre le contenu de ladite antémémoire (18) et de l'unité principale de mémoire (23); un moyen (13) pour porter un jugement sur un coup réussiiun coup raté de ladite antémémoire (18) en accord avec un signal de sortie provenant du moyen (9-10) formant ensemble d'adresses; un moyen (14) pour déterminer un niveau de ladite antémémoire (18) à remplacer lorsqu'il se produit un coup raté de l'antémémoire;; un moyen (16) pour détecter la validité des données du bloc du niveau à remplacer et pour détecter une non-coincidence entre les contenus de ladite antémémoire (18) et de ladite unité principale de mémoire (23) en accord avec un signal de sortie du moyen (9-10) formant ensemble d'adresses correspondant au niveau à remplacer, et pour juger de la nécessité d'écrire les données du bloc de ladite antémémo#ire (18) dans l'unité principale de mémoire (23); et un moyen (17) pour traiter les opérations d'écriture et de lecture de l'unité principale de mémoire (23) à l'aide d'une seule demande lorsque se produit la nécessité d'écrire dans l'unité principale de mémoire (23) les données du bloc de l'antémémoire (18). 2. Système de commande d'accès en mémoire, comportant une antémémoire (18) avec conservation des données mémorisées, relié entre une source de demande et une unité principale de mémoire (23), caractérisé en ce qu'il comporte: un moyen (9-10) formant ensemble d'adresses qui présente un bit représentatif de la validité d'un contenu de ladite antémémoire (18) et un bit représentatif d'un coincidence entre le contenu de ladite antémémoire (18) et de l'unité principale de mémoire (23); un premier moyen (13) pour porter un jugement sur un coup réussi/un coup raté de ladite antémémoire (18) en accord avec un signal de sortie provenant du moyen (9-10) formant ensemble d'adresses; un moyen (14) pour déterminer un niveau de ladite antémémoire (18) à remplacer lorsqu'il se produit un coup raté de l'anténémoire; ; un second moyen de jugement (16) pour détecter la validité des données du bloc du niveau à remplacer et pour détecter une non-coincidence entre les contenus de ladite antémémoire (18) et de ladite unité principale de mémoire (23) en accord avec un signal de sortie du moyen (9-10) formant ensemble d'adresses correspondant au niveau à remplacer, et pour juger de la nécessité d'écrire les données du bloc de ladite antémémoire (18) dans l'unité principale de mémoire (23); et un moyen (17') pour envoyer simultanément à ladite unité principale de mémoire (23) des demandes d'écriture et de lecture en provenance dudit premier moyen (13) pour porter un jugement; et un moyen (17') pour invalider une précédente demande d'écriture qui fait partie des précédentes demandes d'écriture et de lecture provenant dudit moyen de détermination (14) et dudit second moyen de jugement (16).