Brevet FR2613491A1 — publié le 19881007

26-13491 DISPOSITIF DE DETECTION DU NIVEAU HAUT D'UNE TENSION EN TECHNOLOGIE MOS La présente invention concerne un dispositif de détection du niveau haut d'une tension en technologie MOS. En effet, dans un circuit intégré réalisé en technologie MOS, il est en général très difficile de détecter avec précision le niveau haut d'une tension notamment de la tension d'alimentation. Ceci résulte du fait que les paramètres des transistors sont déterminés avec une précision de l'ordre de + 20 %, ce qui rend très difficile la conception d'une tension de référence. Or, les sources de tension sont le plus souvent réalisées à l'aide de transistors MOS. D'autre part plus haute est cette tension, plus on aura de variations au niveau de la tension de référence. Ceci est particulièrement gênant dans le cas de circuits intégrés MOS telles que les mémoires EPROM, EEPROM ou similaires dans lesquelles on utilise une certaine tension Vpp pour réaliser la programmation de la cellule et une autre tension, généralement la tension d'alimentation Vcc pour réaliser la lecture de la cellule. Ces mémoires sont réalisées de telle sorte qu'il est possible de les programmer à partir d'une tension Vpp de l'ordre de 10 volts. Cela pose un problème si la tension de lecture Vcc peut atteindre cette valeur, car il est alors possible de changer l'état des cellules-mémoire. I1 est donc nécessaire de limiter la tension de lecture, à savoir la tension d'alimentation, à une valeur précise inférieure dans le présent cas à 10 volts. La présente invention a pour but de remédier à ces inconvénients en fournissant un dispositif de détection du niveau haut d'une tension en technologie MOS qui émet un signal lorsque le niveau haut de la tension dépasse un niveau prédéterminé, ce signal pouvant être utilisé pour bloquer un circuit tel que le circuit de lecture dans le cas des mémoires EPROM ou EEPROM. En conséquence, la présente invention a pour objet un dispositif de détection du niveau haut d'une tension Vcc en technologie MOS caractérisé en ce qu'il est constitué par une source de tension réalisée par au moins un transistor MOS de type P et un transistor MOS de type N et délivrant une tension de sortie VA, telle que: O4VA.VTN si Vcc 6C VA ' Vcc - C si Vcc>C VTN étant la tension de seuil du transistor de type N et C étant une tension sensiblement constante, et par un moyen pour délivrer en sortie un niveau logique qui bascule lorsque le niveau haut de la tension Vcc dépasse un seuil prédéterminé, ce moyen l10 étant connecté a la source de tension. Selon un mode de réalisation de la présente invention, la source de tension est constituée par n transistors MOS de type P (n'étant supérieur ou égal à 1) réalisés chacun dans un caisson de type N connecté à la source du transistor correspondant et montés en série entre la tension Vcc et le noeud de sortie A et par un transistor MOS de type N connecté entre le noeud de sortie A et la tension basse ou masse, les grilles des transistors de type P et de type N étant reliées directement au drain ou à la source du transistor correspondant. De même, le moyen pour délivrer en sortie un niveau logique qui bascule lorsque le niveau haut de la tension Vcc dépasse un seuil prédéterminé est constitué par un premier transistor MOS de type N dont la grille est connectée à la source de tension, la source est connectée à la tension basse ou masse par l'intermédiaire d'un moyen remontant sa tension dès l'apparition d'un courant et le drain est connecté a la tension d'alimentation par l'intermédiaire d'un moyen formant interrupteur, la sortie étant réalisée sur le drain. De préférence, le moyen pour remonter la tension de la source du transistor MOS de type N est constitué par un autre transistor MOS de type N dont la grille est reliée à la tension Vcc, la source à la tension basse et le drain à la source du premier transistor MOS de type N. Le moyen formant interrupteur est constitué par un transistor MOS de type P dont la source est connectée à la tension Vcc, la grille à la tension basse ou masse et le drain au drain du premier transistor. Dans ce cas, le transistor MOS de type P présente un rapport W/L très inférieur à I et le premier transistor 2613 4 9 1 MOS de type N présente un rapport W/L très supérieur à I pour permettre d'obtenir sur la sortie soit la tension Vcc soit la tension basse Vss ou masse en fonction de la conduction ou de la non- conduction du premier transistor MOS de type N. De préférence, la sortie du moyen pour délivrer en sortie un niveau logique qui bascule lorsque le niveau haut de la tension d'alimentation dépasse un seuil prédéterminé est connecté à un inverseur. Dans ce cas, le moyen formant interrupteur peut être constitué par un premier transistor MOS de type P dont la source est connectée à la tension Vcc, la grille à la sortie de l'inverseur et le drain en entrée de l'inverseur et par un deuxième transistor MOS de type P monté en parallèle avec le premier transistor MOS, et dont la grille est connectée à un signal permettant l'initialisation du dispositif. Le premier transistor MOS de type P sera conducteur ou bloqué en fonction du signal en sortie de l'inverseur; le deuxième transistor MOS de type P servant à initialiser le circuit. D'autres caractéristiques et avantages de la présente invention apparaitront à la lecture de la description de différents modes de réalisation faite ci-après avec référence au dessin ci-annexé dans lequel: - la figure 1 est un schéma électrique d'un premier mode de réalisation d'un circuit de détection conforme à la présente invention, et - la figure 2 est un schéma électrique d'un deuxième mode de réalisation d'un circuit de détection conforme à la présente invention. Pour simplifier la description dans les figures les mêmes éléments portent les mêmes références. Comme représenté sur la figure 1, le circuit de détection du niveau haut d'une tension en technologie MOS conforme à la présente invention comporte essentiellement une source de tension 1, un moyen pour délivrer en sortie un niveau logique qui bascule lorsque le niveau haut de la tension Vcc dépasse un seuil prédéterminé et éventuellement un inverseur I. De manière plus spécifique, la source de tension 1 est constituée par n transistors MOS de type P TPI, TP2, TP3,..... TPn montés en série et par un transistor MOS de type N TNI. Le nombre n de transistors de type P est choisi en fonction de la tension Vcc dont on doit déterminer le niveau haut et en fonction de la tension de seuil des différents transistors. De manière plus spécifique, le transistor de type P TPI est connecté de telle sorte que sa source soit reliée a la tension Vcc et son drain relié à la source du transistor P TP2 dont le drain est relié à la source du transistor de type P TP3 et ainsi de suite. Le drain du transistor de type P TPn est connecté au noeud A donnant la sortie de la source de tension. D'autre part, les grilles des transistors TP1 à TPn sont chacune reliées au drain du transistor correspondant. Conformément à la présente invention, chaque transistor TPI a TPn est réalisé dans un caisson de type N indépendant et chaque caisson est connecté à la source du transistor de type P correspondant. De ce fait, la tension de seuil des transistors de type P est parfaitement déterminée, car l'effet substrat c'est-à-dire la variation de la tension de seuil en fonction de la tension source-substrat est éliminée. D'autre part, la source de tension comporte un transistor N TNI dont la source est connectée à une tension basse Vss ou à la masse et dont le drain est connecté au noeud de sortie A. La grille du transistor TNI est reliée à son drain. De préférence les transistors TPI à TPn présentent une même tension de seuil. Dans ce cas, la tension au noeud A sera située entre Vss et VTN si Vcc n.VTP + VTN, VTP représentant la tension de seuil des transistors de type P et VTN celle du transistor de type N. Cette source de tension I est connectée au moyen 2 qui comporte un premier transistor de type N TN2 dont la source est connectée à la tension basse ou masse par l'intermédiaire d'un deuxième transistor MOS de type N TN3 dont la grille est connectée à la tension Vcc, ce qui le rend toujours passant. D'autre part, le drain du transistor TN2 est connecté au drain d'un transistor P TP0 dont la source est connectée à la tension Vcc et dont la grille est connectée à la tension basse ou masse. La sortie du moyen 2 est 261'3491 réalisée au noeud B entre les transistors TP0 et TN2. De préférence, comme représenté sur la figure 1, le noeud B est relié à un inverseur I et le signal de sortie du dispositif est obtenu sur la sortie C de l'inverseur. On expliquera maintenant le fonctionnement du circuit représenté à la figure 1. Avec le circuit représenté à la figure 1, il est possible de détecter une tension Vcc égale à n.VTP + VTN. Si la tension Vcc est inférieure à nVTP + VTN, il n'y a aucun courant continu dans aucune des branches. La tension au noeud A est inférieure a VTN, c'est-à- dire inférieure à la tension de seuil du transistor de type N TNI. De ce fait, le transistor TN2 est bloqué. D'autre part, le noeud B est positionné à Vcc. En effet le transistor TP0 dont la grille est connectée à la masse est conducteur et applique au point B la tension Vcc. Comme le transistor TN3 dont la grille reçoit la tension Vcc, est lui aussi conducteur, il empêche la conduction du transistor TN2 en remontant sa tension de source dès l'apparition d'un courant. Si la tension Vcc dépasse nVTP + VTN, la tension au noeud A remonte et suit la montée de Vcc. Le transistor TN2 se débloque alors et force le noeud B à Vss. En effet, le transistor TN2 a été conçu de telle sorte que son rapport W/L soit très supérieur à 1 tandis que le rapport W/L du transistor TP0 est très inférieur à 1, ce qui permet de forcer la tension au noeud B lorsque le transistor TN2 conduit. A titre d'exemple, en technologie C-MOS, 2 microns, le transistor MOS de type P TP0 présente un rapport W/L = 2/25 tandis que le transistor MOS de type N TN2 présente un rapport W/L = /2. Le noeud B étant à Vss, c'est-à-dire au niveau logique "0", on obtient en sortie de l'inverseur I un niveau logique "1", c'est-àdire un signal de détection qui peut être utilisé pour bloquer un circuit. Pour bloquer le transistor P TP0 dès la détection d'une tension Vcc supérieure à n VTP + VTN, on peut utiliser le circuit représenté à la figure 2. Dans ce cas, l'inverseur I fait partie intégrante du circuit de détection du niveau haut et la grille du transistor P TP5 utilisée à la place du transistor TP0 est reliée à la sortie C de l'inverseur I au lieu d'être connectée à la tension basse ou masse. Toutefois, pour initialiser le système on utilise un transistor P TP6 dont la source est connectée à la tension Vcc et le drain au noeud B, la grille du transistor TP6 étant reliée à un signal R de remise à zéro. Ce transistor TP6 permet de positionner le noeud B à la tension Vcc au début de fonctionnement du circuit de détection. Ensuite, dès que le noeud passe à Vss le niveau sur la sortie C de l'inverseur passe au niveau 1 ce qui bloque le transistor TP5 et maintient le noeud B à Vss. Le circuit décrit ci-dessus avec référence aux figures 1 et 2 présente de nombreux avantages: - la tension de détection est telle que V = (n VTP + VTN) + 10%. En effet, les tensions de seuil des transistors P ou des transistors N sont en général contrôlées avec de très bonnes précisions surtout dans le cas des procédés de fabrication bien stabilisées. - la consommation statique du circuit est nulle jusqu'au moment o l'on détecte que la tension Vcc dépasse le seuil prédéterminé. En fonctionnement normal, le circuit ci-dessus n'est pas utilisé. Dans des applications monétiques, il peut être utilisé comme dispositif de sécurité. 2613 491 REVENDICATIONS 1. Dispositif de détection du niveau haut d'une tension Vcc en technologie MOS, caractérisé en ce qu'il est constitué par une source de tension réalisée par au moins un transistor MOS de type P et un transistor MOS de type N (TPI,... TPN, TNI) et délivrant une tension de sortie VA telle que OA C, VTN étant la tension de seuil du transistor de type N et C étant une tension sensiblement constante et par un moyen (TPO, TN2, TN3, TP6, TP5, TN2, TN3, I) pour délivrer en sortie un niveau logique qui bascule lorsque le niveau haut de la tension Vcc dépasse un seuil prédéterminé, ce moyen étant connecté à la source de tension. 2. Dispositif selon la revendication 1, caractérisé en ce que la source de tension est constituée par n transistors MOS de type P (TP1, TP2, TP3, TPN) (n_ 1) réalisés chacun dans un caisson de type N connecté à la source du transistor correspondant et montés en série entre la tension Vcc et le noeud de sortie A et par un transistor MOS de type N (TNI) connecté entre le noeud de sortie A et la tension basse ou masse, les grilles des transistors de type P et de type N étant reliées respectivement au drain ou à la source du transistor correspondant. 3. Dispositif selon la revendication 1, caractérisé en ce que le moyen pour délivrer en sortie un niveau logique qui bascule lorsque le niveau haut de la tension Vcc dépasse un seuil prédéterminé est constitué par un premier transistor MOS de type N (TN2) dont la grille est connectée à la source de tension, la source est connectée à la tension basse ou masse par l'intermédiaire d'un moyen (TN3) remontant sa tension dès l'apparition d'un courant et le drain est connecté à la tension Vcc par l'intermédiaire d'un moyen formant interrupteur (TPO; TPS, TP6), la sortie étant réalisée sur le drain. 4. Dispositif selon la revendication 3, caractérisé en ce que le moyen pour remonter la tension de la source du premier transistor MOS de type N est constitué par un deuxième transistor MOS de type N (TN3) dont la grille est reliée à la tension Vcc, la source à la tension basse et le drain à la source du premier transistor MOS de type N. 5. Dispositif selon la revendication 3, caractérisé en ce que le moyen formant interrupteur est constitué par un transistor MOS de type P (TPO) dont la source est connectée à la tension Vcc, la grille à la tension basse ou masse et le drain au drain du premier transistor. 6. Dispositif selon la revendication 5, caractérisé en ce que le transistor MOS de type P (TP0) présente un rapport W/L très inférieur à I et le premier transistor MOS de type N (TN2) présente un rapport W/L très supérieur à 1. 7. Dispositif selon la revendication 6, caractérisé en ce que, en technologie C-MOS 2 micromêtres, pour le transistor MOS de type P, W/L = 2/25 et pour le transistor MOS de type N, W/L = 10/2. 8. Dispositif selon l'une quelconque des revendications I à 6, caractérisé en ce que la sortie du moyen pour délivrer en sortie un niveau logique qui bascule lorsque le niveau haut de la tension d'alimentation dépasse un seuil prédéterminé est connectée à un inverseur (I). 9. Dispositif selon la revendication 6, caractérisé en ce que le moyen formant interrupteur est constitué par un premier transistor MOS de type P(TP5) dont la source est connectée à la tension Vcc, la grille à la sortie de l'inverseur et le drain en entrée de l'inverseur, et par un deuxième transistor MOS de type P (TP6) monté en parallèle avec le premier transistor MOS de type P et dont la grille est connectée à un signal permettant l'initialisation du dispositif.