Brevet FR2618236A1 — publié le 19890120

La présente invention concerne d'une façon générale des systèmes calculateurs pour convertir une image de résolution supérieure en une image de résolution inférieure en vue d'un affichage sur un appareil d'affichage de calculateur, généralement du type tube à rayons cathodiques ou d'autres types d'appareils (par exemple un affichage à cristal liquide). Plus spécifiquement, la présente invention concerne un système utilisant un moyennage pondéré de valeurs de pixel pour convertir une image de résolution supérieure en une image de résolution inférieure. Des systèmes calculateurs sont capables d'afficher des graphiques utilisant des pixels, qui sont formés de points générés sur un écran vidéo, tels qu'un moniteur de calculateur. Un calculateur typique possède habituellement une'sortie qui peut générer une image présentant une certaine résolution (par exemple 512 x 256). Cette technologie vidéo est bien connue et décrite dans de nombreux documents et références, par exemple dans: "Raster Graphics Handbook", produit par Conrac Division, Conrac Corporation, (ISBN 0-9604972-0-X; Library of Congress Catalog No: 80-69450). Le plus souvent un calculateur possède une sortie vidéo qui peut fournir une image de résolution supérieure et une image de résolution inférieure. cependant, l'image de résolution inférieure est créée indépendamment et ne peut être dérivée ou convertie de l'image de résolution supérieure. La présente invention propose un moyen (par exemple un moyen de moyennage de pixel) pour convertir l'image de résolution élevée en l'image de faible résolution et éviter ainsi le besoin de procédés indépendants pour créer l'image de résolution inférieure. Le système conforme à la présente invention comprend avantageusement une mémoire spéciale du type registre à décalage à deux horloges. Cette mémoire permet la délivrance de l'image de résolution convertie (inférieure) à un régime d'horloge différent de celui de l'entrée de l'image de résolution élevée dans le système de conversion qui établit la conversion entre les images de résolution élevée et faible. Dans un système calculateur typique qui visualise des graphiques, les valeurs de pixel sont mémorisées dans une mémoire d'image qui est une carte de bits de l'écran, comme cela est bien connu dans l'art antérieur. Les valeurs de pixel sont lues dans la mémoire d'image, tel un "tampon de cadre" (en anglosaxon: "frame buffer"), pour produire l'image sur l'écran. Les pixels sont typiquement des entiers représentés par des valeurs numériques allant de 0 à une limite supérieure, par exemple 255. Comme cela est bien connu dans le domaine, les valeurs numériques sont converties, par des circuits de conversion numérique/analogique, en signaux analogiques qui sont utilisés pour générer l'image. Ainsi, par exemple, un pixel possédant une valeur 1 5 de 0 est complètement sombre, tandis qu'un pixel possédant une valeur de 255 produit un point le plus lumineux possible sur l'écran, à la localisation du pixel. Si le dispositif d'affichage est un dispositif d'affichage trichrome RVB (rouge-vert-bleu), chacune des trois compo- santes, rouge, vert et bleu, possède sa propre valeur de pixel pour indiquer l'intensité de la composante particulière.. Ainsi, par exemple, si la composante est la composante rouge (R) alors la valeur de pixel 255, dans le présent exemple, serait le plus rouge possible. Si le système de moyennage de pixel de la présente invention est utilisé avec un dispositif d'affichage trichrome RVB, il est prévu trois moyens de moyennage de pixel, qui établissent respectivement les moyennes de l'une des trois composantes de couleur. Un but de la présente invention est de fournir un système et un procédé pour convertir les pixels dans une image de résolution élevée en valeurs de pixel dans une image de résolution inférieure à l'aide de moyens de moyennage de pixel qui calculent et délivrent des moyennes pondérées basées sur les pixels de l'image de résolution élevée. Un autre but de la présente invention est de fournir un moyen de visualiser une image de résolution élevée sur un moniteur ou écran de résolution inférieure en établissant une moyenne des pixels de l'image de résolution élevée. De plus, un but.de l'invention est de fournir un système et une architecture pour établir une moyenne des pixels de l'image de résolution élevée afin d'obtenir l'image de résolution inférieure. En outre, un but de l'invention est de fournir un système et une architecture pour établir une moyenne des pixels à l'aide d'une puce unique de circuit intégré pour chaque composante d'un système trichrome RVB. Un autre but de la présente invention est de fournir un système et une architecture pour établir une moyenne d'un groupe 3 x 3 de pixels en un pixel unique dans une image de faible résolution. Un autre but de l'invention est de fournir un système et une architecture pour établir une moyenne d'un groupe de 2 x 2 pixels en un pixel unique pour un affichage sur un écran de faible résolution. Un autre but de l'invention est de proposer une mémoire sous forme d'un registre à décalage à double horloge qui peut délivrer une information pour l'image de faible résolution à un rythme d'horloge différent du rythme d'horloge auquel il reçoit des valeurs converties de pixel. La présente invention propose un système calculateur pour convertir une image de résolution supérieure pour un écran de calculateur en une image de résolution inférieure en vue d'un affichage sur un appareil d'affichage d'image de faible résolution. Le système comprend un moyen apte à établir une moyenne de pixel pour convertir un groupe de pixels (une zone de pixels) de l'image de résolution supérieure, en un pixel unique (ou un plus petit groupe de pixels) de l'image de résolution inférieure. Les moyens établissant une moyenne de pixel possède une entrée qui est couplée pour recevoir les valeurs numériques que comprend l'image de résolution supérieure. Les moyens établissant une moyenne de pixel calculent une moyenne pondérée des pixels dans le groupe de pixels (à partir de l'image de résolution supérieure) et délivrent, par l'intermédiaire de la sortie des moyens établissant une moyenne de pixel, la moyenne pondérée en vue de. l'affichage sur l'appareil d'affichage de résolution inférieure, tel qu'un écran de calculateur. Les moyens établissant une moyenne de pixel calculent de préférence et délivrent les valeurs moyennées pour l'image de résolution inférieure en même temps que les valeurs de pixel de résolution élevée sont appliquées à un appareil d'affichage de résolution élevée. C'est-à-dire que la conversion des images de résolution élevée en images de faible résolution est réalisée simultanément à la visualisation de l'image de résolution élevée de telle sorte que quelqu'un puisse observer à la fois l'image de résolution élevée et l'image de résolution inférieure sensiblement simultanément. Ceci permet à un utilisateur de calculateur d'utiliser un moniteur de calculateur de résolution inférieure, moins coûteux, à la place d'un moniteur de résolution supérieure du fait que la conversion est réalisée au vol. Ceci permet l'observation de l'image de résolution élevée tout en délivrant simultanément le signal vidéo de résolution inférieure à un dispositif d'enregistrement, tel que par exemple à un système d'enregistrement de cassettes vidéo TV. Lorsque le système établissant une moyenne de pixel, selon un mode de réalisation de la présente invention, convertit un groupe de 3 x 3 pixels dans l'image de résolution supérieure en un pixel unique dans l'image de résolution inférieure, les moyens établissant une moyenne de pixel calculent de préférence l'expression i--9 7 WiPi i-1 i-9 z:w i-W. laquelle expression est utilisée en tant que moyenne pondérée pour générer un pixel de l'image de résolution inférieure. La valeur Pi est le ieme pixel dans le groupe et Wi est le facteur de pondération pour ce pixel. La moyenne pondérée, par l'intermédiaire d'un convertisseur numérique/analogique est délivrée à un appareil d'affichage de résolution inférieure en vue d'un affichage, selon les techniques classiques sur cet appareil. Dans un mode de réalisation préféré, les moyens d'établis- sement de moyenne de pixel calculent la moyenne pondérée en une pluralité de passes, le nombre de passes dépendant du nombre de rangées dans la zone de pixels à moyenner. En outre, dans le mode de réalisation préféré, il est prévu un chevauchement de la zone de pixel moyennée afin d'améliorer la qualité du processus de calcul de moyenne. En particulier, les zones adjacentes qui sont moyennées se recouvrent par une rangée et une colonne. D'autres caractéristiques, buts et avantages de la présente invention apparaîtront à la lecture de la description détaillée qui va suivre, et en regard des dessins annexés, donnés à titre d'exemple non limitatif et sur lesquels - la figure i montre une représentation schématique d'un écran de calculateur dans un mode d'affichage graphique o chaque sous-unité rectangulaire ("secteur") correspond à un pixel unique, - la figure 2a montre une partie des trois premières lignes de balayage d'une image à résolution élevée et montre, dans les cercles à l'intérieur de chaque secteur, le facteur de pondération pour un pixel particulier dans ce secteur; - la figure 2b montre une partie de la première ligne de balayage dans l'image de faible résolution, obtenue à partir du calcul d'une moyenne de l'image de résolution élevée illustrée sur la figure 2a, - l a figure 3 montre l'architecture générale d'un mode de réalisation préferé de la présente invention pour le calcul de moyenne d'un groupe 3 x 3 de pixels, - la figure 4 représente un système pour le calcul de moyennes de groupe de 2 x 2 pixels en un pixel unique, - la figure 5 montre une partie de la première ligne de balayage de l'image de résolution supérieure et la première passe, basée sur la première ligne de balayage illustrée sur la figure 5, dans un système de calcul de moyenne 2 x 2, - la figure 6 montre une partie de la seconde ligne de balayage et la seconde passe, basée sur celle-ci dans le système de calcul de moyenne 2 x 2, - la figure 7 montre la structure générale d'un registre à décalage à deux horloges conforme à la présente invention, - la figure 8 est un dessin schématique montrant le registre à décalage à deux horloges conforme à la présente invention, - la figure 9 montre le fonctionnement du registre à décalage à deux horloges, à une étape particulière du traitement, - la figure 10 représente un mode de réalisation de la section d'entrée du système illustré sur la figure 3, - la figure 11 représente un mode de réalisation de l'additionneur I du système illustré sur la figure 3, - la figure 12 représente un organigramme pour une machine à état fini assurant le contrôle du fonctionnement du système illustré sur la figure 3, - la figure 13 représente le chronogramme de différents signaux assurant le contrôle de la section d'entrée du système illustré sur la figure 3, - la figure 14 représente le cadencement relatif des signaux de balayage horizontal pour différents écrans, - la figure 15 représente un exemple de machine à état fini pour le contrôle du fonctionnement du système illustré sur la figure 3, et 2 6 18236 - la figure 16 représente un organigramme pour une machine à état fini contrôlant le fonctionnement du système illustré sur la figure 4. Le système conforme à la présente invention convertit des valeurs numériques représentant un groupe de pixels d'une image de résolution élevée en une valeur de pixel moyen (ou un groupe plus petit de pixels) en vue de l'affichage d'une image de résolution inférieure. Des écrans de calculateur sont caractérisés par le nombre de colonnes de pixels et de rangées de pixels (ligne de balayage) qu'ils peuvent visualiser. Par exemple, un écran "1280 x 960" peut afficher 1280 colonnes de pixels et 960 lignes de balayage. Le système conforme à la présente invention prend en compte une zone de l'écran de résolution élevée et, en utilisant les valeurs numériques des pixels dans cette zone, calcule une moyenne basée sur les pixels dans cette zone pour produire un pixel en vue d'un affichage sur un écran de résolution inférieure. La figure I montre un écran de calculateur qui a été divisé en secteurs (sous-unités rectangulaires) pour illustrer les différentes localisations de pixels et de lignes de balayage. La première ligne de balayage comprend les pixels Pl, P2, P3, P4, PS, P6 et P7. Le pixel 101, qui est aussi référencé sous forme de pixel PI, est le premier pixel de la rpremière ligne de balayage. Le pixel 102, qui est aussi référencé P2, est le second pixel de la première ligne de balayage. Les pixels 102 et 101 sont pris en compte, parmi d'autres, lors de l'établissement de la moyenne du groupe 3 x 3 ("3 par 3") de pixels identifié par la référence numérique 103. La zone 103 définit un groupe de 9 pixels (soit 3 x 3) possédant trois rangées et trois colonnes. Ce groupe de pixels (zone 103) comprend les pixels PI, P2, P3 et ai, a2, a3 et bl, b2 et b3. De façon similaire, la zone 104 définit un groupe 3 x 3 de pixels comprenant les pixels P3, P4, P5, a3, a4, a5 et b3, b4 et b5. On peut observer que le groupe 3 x 3 de pixels défini par la zone 105 de la figure I comprend les pixels P5, P6, P7, aS, a6, a7, b5, b6 et b7. Dans le mode de réalisation préféré de la présente invention, qui calcule la moyenne d'un groupe 3 x 3 de pixels en un pixel unique pour l'affichage d'une image de résolution inférieure, les zones 103, 104 et 105 seraient converties chacune en un pixel unique, en convertissant ainsi les zones 103, 104 et 105 en une rangée de trois pixels dans la première ligne de balayage de l'image de résolution inférieure. Le système conforme à la présente invention réalise le calcul de moyennes en traitant une ligne à la fois; cette opération est dénommée une "passe". Dans l'exemple qui va être décrit par la suite, la première ligne de balayage est traitée dans une première passe et la seconde ligne de balayage est traitée dans une seconde passe. La conversion d'un groupe 3 x 3 de pixels en un pixel unique requiert trois passes pour produire les valeurs moyennes dans la ligne de balayage convertie (de résolution inférieure). Lorsque le système,; dans cet exemple, achève les calculs de la troisième passe pour produire la rangée résultante de pixels dans l'image de résolution inférieure, le système fonctionne pour produire la rangée suivante dans l'image de résolution inférieure en établissant la moyenne des trois rangées suivantes de pixels qui sont (en raison du chevauchement) deux lignes plus bas dans l'image de résolution supérieure. C'est-à-dire, que les trois rangées suivantes sélectionnées de pixels commencent à la troisième ligne de balayage de l'image de résolution élevée, qui correspond à une première passe (pour produire la seconde ligne de balayage dé l'image de résolution inférieure), puisqu'il s'agit de calculer une nouvelle ligne de balayage de résolution inférieure à partir d'un nouveau groupe de trois lignes de l'image de résolution supérieure. La quatrième ligne de balayage (de l'image de résolution supérieure) correspond par conséquent à une seconde passe (de la seconde ligne de balayage de l'image de résolution inférieure) et la cinquième ligne de balayage est une troisième passe (de la seconde ligne de balayage de l'image de résolution inférieure). On peut observer que ce schéma entraîne un chevauchement d'une rangée des zones adjacentes de pixels dont on détermine la moyenne. De plus, dans le mode de réalisation préféré, on obtient un chevauchement d'une colonne des zones adjacentes de pixels considérée. La figure I illustre ces chevauchements. Ces chevauchements sont préférés, mais non nécessaires, puisqu'ils perfectionnent le processus d'établissement de moyennes et améliorent la fidélité de l'image de résolution inférieure par rapport à l'image de résolution supérieure. D'autres schémas peuvent être utilisés dans le cadre de la présente pour permettre un chevau- chement supérieur ou éviter un tel chevauchement. D'une façon générale, la quantité de chevauchement par rangée est déterminée par l'expression "N - R" o N représente le nombre de rangées dans un groupe de pixels à moyenner considérés dans l'image de résolution élevée, et R est le rapport du nombre de rangées dans l'image de résolution élevée par rapport au nombre de rangées dans l'image de faible résolution. Ainsi, dans le cas d'une image de résolution élevée 1280 x 960 qui est convertie, par groupe 3 x 3, en une image de faible résolution 640 x 480: N - 3960 N-R u3-.1. C'est-à-dire, que l'on obtient un chevauchement d'une rangée dans ce cas. De façon similaire, la quantité de chevauchement par colonne est "N - R" o N représente le nombre de colonnes dans le groupe de pixels dont on détermine la moyenne, considérés dans l'image de résolution élevée, et R représente le rapport entre le nombre de colonnes considérées dans l'image de résolution élevée et le nombre de colonnes considérées dans l'image de résolution inférieure. On comprendra que, en considérant le même exemple que précédemment, on obtient un recouvrement d'une colonne (N-R3 1). Le système de conversion de la présente invention comprend un élément établissant une moyenne de pixel tel que celui représenté sur la figure 3, qui correspond à un mode de réalisation de moyens établissant une moyenne de pixels pour convertir un groupe 3 x 3 de pixels en un pixel unique. Les moyens établissant une moyenne de pixels comprennent typiquement une cellule d'entrée pour recevoir des valeurs de pixels à partir d'une image de résolution élevée et différents moyens arithmétiques et logiques pour calculer une moyenne pondérée de pixels dans la zone qui est moyennée. D'une façon générale, les moyens établissant une moyenne de pixel convertissent un groupe N x N de valeurs de pixels provenant de l'image de résolution élevée en une valeur de pixel unique de l'image de résolution inférieure. Le groupe N x N de pixels comprend N pixels dans la première rangée et N pixels dans chacune des N rangées du groupe de pixels. Un tel groupe N x N possède N2 pixels qui sont représentés par N2 valeurs de pixels. Les pixels peuvent être pondérés de telle sorte que l'image de résolution inférieure reproduise de façon plus précise l'image de résolution supérieure. Par exemple, on peut utiliser une pondération vers le centre du groupe telle que le schéma de pondération représenté sur la figure 2a. Les poids appliqués à un pixel particulier sont illustrés dans un cercle à l'intérieur du secteur de chaque pixel particulier. Ainsi, par exemple, le pixel 102 (P2) a une valeur numérique de 1 qui est pondérée par le poids 2 représenté sur la figure 2a dans le cercle du pixel 102. Immédiatement en dessous du pixel 102, on aperçoit un secteur de pixel possédant un poids de 4 qui sera multiplié par la valeur de pixel 21 de ce pixel. D'une façon générale, chaque valeur de pixel "P." possède un poids associé W. I 1 et les moyens établissant la moyenne de pixel calculent l'expression i=2 Wi Pi i-1 :2 w. Im 1 1 La figure 3 représente un mode de réalisation du système établissant une moyenne de 3 x 3 pixels conforme à la présente invention. Le calcul de moyenne est réalisé en trois passes. Le système illustré sur la figure 3 comprend essentiellement un additionneur I qui est couplé à un registre à décalage 2 qui opère fonctionnellement comme un multiplicateur de facteur 2 ou de facteur 1, selon le nombre de passes du calcul. L'additionneur 3 est couplé au registre à décalage 2 par un bus transmettant 11 signaux et possède deux entrées principales l'une provenant du registre à décalage 2 et l'autre qui correspond à la sortie recyclée d'un registre à décalage de résultat intermédiaire 5. La sortie de l'additionneur 3 est couplée à un multiplexeur 4 de format 2/1. La sortie du multiplexeur 4 est couplée au registre à décalage de résultat intermédiaire 5. La sortie du registre à décalage de résultat intermé- diaire 5 est recyclée sur l'additionneur 3 par l'intermédiaire du multiplexeur 6 ("MUX") qui est normalement actif et passant (en sélectionnant l'entrée "I") pour permettre à la sortie du registre à décalage 5 d'être appliquée à l'additionneur 3 sur l'entrée D de cet additionneur. Le multiplexeur 6 est contrôlé pour introduire des zéros (un signal de zéro 12 bits représenté sous forme 'O' dans l'additionneur 3 à l'entrée D de celui-ci pour la première ligne de balayage qui est réalisée immédiatement après l'initiation d'un balayage vertical. A tout autre moment, le multiplexeur 6 assure un recyclage de la sortie du registre à décalage de résultat intermédiaire 5 sur l'additionneur 3. L'application de zéros à l'entrée D au cours de la première ligne de balayage peut aussi être obtenue en assurant une remise à zéro du registre à décalage de résultat intermédiaire 5 immédiatement avant le traitement de la première ligne de balayage (la plus élevée) (par exemple en imposant le signal CLR sur les éléments du registre à décalage de résultat intermédiaire 5 au cours d'un balayage vertical); ceci peut être obtenu sans aucune interruption par le multiplexeur 6 (qui peut être éliminé) sur la sortie recyclée du registre à décalage de résultat intermédiaire 5. On comprendra que sur les figures annexées, de façon classique en soi, les flèches larges et les flèches munies de barres transversales associées à des références numériques indiquent des bus et les barres transversales en travers des flèches indiquent le nombre de signaux numériques portés par le bus. Une partie de la sortie de l'additionneur 3 est couplée également à un registre à décalage à double horloge 7 qui sera décrit plus en détail par la suite. La sortie de l'additionneur 3 est divisée par 16 en prenant en compte les 8 bits les plus significatifs de la ligne de 12 bits (apparaissant à la sortie de l'additionneur 3) en produisant ainsi le moyennage de pixel tel qu'illustré sur les figures 2a et 2b. La description qui suit est orientée spécifiquement sur les facteurs de pondération illustrés sur la figure 2a selon laquelle les poids pour les trois premiers pixels de la première passe sont respectivement 1, 2 et 1 et les poids pour les trois pixels suivants situés sous les pixels précités sont respectivement 2, 4 et 2, etc... L'additionneur 1 est représenté plus en détail sur la figure Il. Selon la représentation de la figure Il l'additionneur I est formé par deux additionneurs 31 et 32. Cependant, l'additionneur 1 peut être réalisé en variante selon d'autres façons connues en soi. L'additionneur 31 possède deux entrées numériques à 8 bits G et F qui représentent les entrées "1 x" (multiplication par 1) de l'additionneur 1. L'additionneur 31 additionne les valeurs numériques apparaissant à ses entrées G et F et produit un résultat numérique à 9 bits qui est délivré à l'additionneur 32 qui possède l'une de ses entrées à 9 bits couplée à la sortie de l'additionneur 31. L'autre entrée numérique à 9 bits de l'additionneur 32 reçoit un signal numérique de 9 bits dérivé de l'entrée E (l'entrée référencée "2" x) (multiplication par 2) de l'additionneur 1 en ajoutant un signal numérique "O" [en tant que bit le moins significatif (LSB)] au signal d'entrée E. On comprendra que l'addition du-signal "0" en tant que bit le moins significatif au signal de l'entrée E entraîne fonction- nellement une multiplication par un facteur 2 du signal présent à l'entrée E. Ainsi, l'additionneur 32 ajoute la sommation résultante provenant de 2 6 1 8 2 3 6 l'additionneur 31 au produit (2 x entrée E) et génère le signal de sortie à bits. Le fonctionnement du système d'établissement de moyenne de pixels représenté sur la figure 3 va maintenant être décrit en utilisant les valeurs illustrées sur les figures 2a et 2b en tant qu'exemple. Chaque ligne de balayage est traitée successivement en additionnant, dans l'additionneur 1, des groupes de 3 pixels consécutifs de la ligne de balayage considérée. Ainsi, la première ligne de balayage est traitée dans la première passe, en produisant dans la mémoire formée par le registre à décalage de résultat intermédiaire 5, une rangée de 640 valeurs de pixels, correspondant chacune à la somme de 3 pixels consécutifs de la première ligne de balayage. La mémoire 5 est un registre à décalage présentant 640 étages ("registres") pouvant chacun conserver des valeurs numériques jusqu'à 12 bits. La ligne de balayage suivante est introduite au début de la seconde passe et des groupes de 3 pixels consécutifs de la seconde ligne de balayage sont additionnés par l'additionneur I et ensuite multipliés par le facteur 2 dans le multiplicateur 2 et sont enfin additionnés dans l'additionneur 3 aux résultats antérieurs de la première ligne de balayage qui sont stockés dans le registre à décalage de résultat intermédiaire 5. Au cours de la troisième passe, la troisième ligne de balayage est introduite, des groupes de trois pixels consécutifs provenant de la troisième-ligne de balayage sont additionnés par l'additionneur 1 et chacune de ces sommations (de trois pixels consécutifs) est additionnée aux résultats des additions des deux lignes de balayages précédents. Les sommes finales sont divisées par la somme des facteurs de pondération i N2 o ( ' Wi = 16, o N=3) i-1 pour produire les valeurs de pixels de l'image de résolution inférieure. Ainsi, en commençant par la première ligne de balayage représentée sur la figure 2a, des valeurs 0, 1 et 2 provenant de cette ligne sont appliquées au premier additionneur 1. Puisqu'il s'agit de la première de trois lignes de balayage à traiter dans le processus/calcul de moyennage qui produit la première ligne de balayage de l'image de résolution inférieure, ceci constitue la première passe. La valeur I de la première ligne de balayage est appliquée au point 2 x (entrée E de l'additionneur 1) du premier additionneur I qui additionne les trois valeurs (0, 2 x 1, et 2), produisant ainsi le résultat 4. Ce résultat est appliqué au multipli- cateur 2 identifié également sous forme de registre à décalage 2. Ce multiplicateur est établi avec un facteur de multiplication de 1 pour la première ligne de balayage (puisqu'il s'agit de la première passe) et commandé par le signal de commande de multiplicateur sur la ligne 231, qui est généré par la machine à état fini décrite plus bas. Ainsi, le résultat provenant du multiplicateur 2 sera identique à son entrée, conduisant à l'apparition d'une valeur 4 à l'entrée C de l'additionneur 3; simultanément, (pour la première ligne de balayage), le multiplexeur 6 sera sélectionné pour appliquer des zéros sur l'entrée D de l'additionneur 3. Le résultat de cette addition (qui est 4) est appliqué à l'entrée A du multiplexeur 4 qui, au cours d'une première passe, délivre ce résultat 4 au registre à décalage de résultat intermédiaire 5. Les trois valeurs suivantes provenant de la première ligne (qui sont 2, 3 et 4 en raison du chevauchement), sont appliquées à l'additionneur 1, o la valeur 3 est introduite sur l'entrée référencée 2x (possédant un facteur de multi- plication de 2). A nouveau, dans ce mode de réalisation particulier, on obtient un chevauchement d'une rangée et d'une colonne de groupes 3 x 3 adjacents de pixels. Le résultat de ces additions par l'additionneur 1 correspond à la valeur 12 (2 + 2 x 3 + 4), lequel résultat est fourni par l'additionneur 1 et appliqué au registre à décalage 2 dont la sortie est égale à l'entrée (puisque le calcul correspond toujours à la première passe). La valeur de sortie 12 apparaît à l'entrée C de l'additionneur 3 et un autre zéro provenant de l'entrée "H" du multiplexeur 6 est appliqué à l'entrée D de l'additionneur 3. Le résultat de l'addition (0 + 12) dans l'additionneur 3 à ce stade produit le résultat 12 qui est transmis au multiplexeur 4 qui à nouveau applique le résultat au-registre à décalage 5. A ce stade, dans le registre à décalage 5, la valeur 12, puis la valeur -4, apparaissent dans les éléments de registre les plus à gauche (allant de la gauche vers la droite) tous les autres éléments de registre possédant un zéro (c'est-à-dire que l'on trouve dans le registre 5 les valeurs: 12, 4, O, 0..., 0). Le reste de la première ligne de balayage est traité d'une façon similaire, de sorte que la première ligne de balayage de 1280 pixels est réduite en 640 valeurs de pixel qui sont mémorisées dans le registre à décalage 5. Il peut être nécessaire, lorsqu'on convertit une image en une image de résolution inférieure, "d'introduire" des pixels supplémentaires à la fin d'une rangée de pixels de résolution élevée ou "d'introduire" des rangées supplémentaires de pixels à la fin d'un balayage vertical (habituellement au bas de l'image/écran). Par exemple lorsque l'on détermine la moyenne sur une image de format 1280 x 960 pour obtenir une image de format 640 x 480 par groupe 3 x 3 avec un chevauchement, entre groupes adjacents, d'une rangée et d'une colonne, comme illustré sur la figure 1, il est nécessaire "d'introduire" un pixel supplémentaire pour chaque ligne de balayage, soit à la fin soit au début d'une ligne pour assurer que le dernier groupe de pixels consécutifs considéré dans l'image de résolution élevée est complet. Dans cet exemple, il est également nécessaire d'introduire une rangée supplé- mentaire de pixels de telle sorte que la moyenne puisse être calculée pour la dernière ligne de balayage de l'image de faible résolution de format 640 x 480. Ceci provient du chevauchement entre groupes adjacents (par exemple 3 x 3) de pixels considéré dans l'image de résolution supérieure. La figure I illustre ce problème lorsque l'image de résolution élevée est, par exemple, d'un format 7 colonnes x 6 lignes. On notera que l'établissement d'une moyenne sur une image 7 x 6 par groupe 3 x 3 (avec un chevauchement vertical et horizontal comme représenté sur la figure 1) convient précisément pour chaque rangée de l'image de résolution élevée, mais que la sixième ligne de balayage de l'image à résolution élevée reste inutilisée à moins qu'une septième ligne de balayage soit "introduite" (permettant à la cinquième et à la sixième, ainsi qu'à la septième ligne imaginaire d'être moyennées pour former la troisième ligne de balayage de l'image à faible'résolution). Dans le cas de l'établissement d'une moyenne pour transformer une image de format 1280 x 960 en une image de format 640 x 480 comme indiqué ci-dessus, le 640 ième groupe de pixels consécutifs provenant d'une rangée de résolution élevée comprendra uniquement deux pixels au lieu de la norme de 3. De ce fait, un pixel supplémentaire devra en principe être "introduit" à la fin de la rangée pour rendre complet, c'est-à-dire avec trois pixels consécutifs le 640 ième groupe. Le cas général est donné par l'expression (N - W) modulo S = 0, qui détermine quelle valeur N doit prendre et doit être déterminée à la fois pour les rangees et les colonnes. Dans le cas o i des pixels supplémentaires doivent être ajoutés à une rangée, N est le nombre de pixels dans la rangée de résolution élevée, W est le nombre (par exemple 3) de pixels dans une rangée du groupe de pixels (par exemple un groupe 3 x 3) et S est "le pas" horizontal qui est opéré pour assurer le déplacement d'un groupe de pixels au groupe suivant horizontalement (par exemple S = 2, selon le mode de réalisation de la figure 1). Dans le cas o des rangées supplémentaires de pixels doivent être ajoutées pour former la dernière (inférieure) ligne de balayage de l'image de faible résolution, N est le nombre de rangées dans l'image de haute résolution, W est le nombre (par exemple 3) de pixels dans une colonne du groupe de pixels (par exemple un groupe 3 x 3) et S est "le pas" vertical qui est opéré pour assurer le déplacement d'un groupe de pixels au groupe suivant verticalement (par exemple S = 2, selon l'illustration de la figure 1). Comme cela est bien connu l'expression (N - W), modulo S = 0 requiert que l'on détermine empiriquement N de telle sorte que le reste de la division (N - W/S) soit '. Dans le cas d'une conversion de format 1280 x 960 en format 640 x 480, comme représenté sur les figures 2a et 2b, 1280 x 961 pixels de résolution élevée doivent être introduits. Puisque seulement un pixel supplémentaire unique est requis pour chaque rangée dans un mode de réalisation préférentiel décrit ici, on attribue la valeur 0 au pixel supplémentaire, de telle sorte que le système reçoit réellement 1280 pixels de résolution élevée pour chaque ligne de balayage. De façon similaire, on attribue uniquement des valeurs 0 à la dernière rangée de pixels de résolution élevée (la 961 ième rangée) et ainsi le système reçoit réellement 960 lignes de balayage à résolution élevée. Une variante pour introduire des zéros pour le pixel supplémentaire ou les rangées supplémentaires de pixels consist à répéter le dernier pixel réel (dans le cas du pixel supplémentaire pour chaque rangée) ou à répéter la dernière rangée réelle de pixels. On comprendra que les trois premiers pixels sont additionnés et mémorisés dans l'élément de registre le plus à droite (le plus près de la sortie) du registre à décalage 5 à la fin du traitement de la première ligne de balayage (première passe). Au début de la seconde passe, le résultat de l'addition des trois premiers pixels consécutifs de la première ligne de balayage est appliqué à l'entrée D de l'additionneur 3 (par l'intermédiaire du multiplexeur 6). Ceci est destiné à assurer la sommation des trois premiers pixels de la première ligne de balayage et des trois premiers pixels de la seconde ligne de balayage. Ainsi,' les trois premiers pixels de la seconde ligne de balayage (les pixels possédant les valeurs 20, 21 et 22 selon la représentation de la figure 2a), sont appliqués à l'additionneur I o le pixel possédant une valeur de 21 est multiplié par 2 et additionné ensuite aux valeurs de pixels 20 et 22. La sortie de l'additionneur 1, qui correspond à 84, est appliquée au registre à décalage 2 qui multiplie l'entrée qu'il reçoit par 2 (en réalisant un décalage vers la gauche, (le bit de poids le plus faible étant à droite) de la valeur qui est introduite dans le registre à décalage 2). Ceci produit la valeur 168 qui est appliquée à l'entrée C de l'additionneur 3. Simul- tanement, l'entrée D de l'additionneur 3 reçoit le signal de sortie du registre à décalage 5, qui à ce stade correspond à la sommation des trois premières valeurs de pixels de la première ligne de balayage (cette valeur étant 4), l'additionneur 3 ajoute ces deux nombres (168 + 4) et produit le résultat 172 qui est délivré et appliqué à l'entrée A du multiplexeur 4 qui applique à nouveau cette valeur 172 au registre à décalage de valeur intermédiaire 5, lequel a opéré un décalage d'une place vers la droite pour permettre à la nouvelle valeur d'être stockée et aux valeurs anciennes d'être déplacées vers la droite d'un emplacement. Le traitement de la seconde ligne de balayage continue d'une manière similaire, produisant à la fin de la seconde ligne de balayage 640 sommations, chaque sommation étant de 6 pixels, qui sont mémorisées dans le registre à décalage 5. C'est-à-dire que l'élément de registre le plus à droite, (le plus proche de la sortie), du registre à décalage 5 possédera une valeur de 172 résultant de l'addition pondérée des trois premiers pixels de la première ligne de balayage et des trois premiers pixels de la seconde ligne de balayage. De façon similaire, l'élément de registre suivant vers la gauche le registre précité contiendra une valeur égale à 196 qui correspond à la somme pondérée des valeurs des troisième, quatrième et cinquième pixels de la première ligne de balayage et des troisième, quatrième et cinquième pixels de la seconde ligne de balayage. On comprendra que dans cet exemple, lorsque la troisième ligne de balayage est introduite dans le premier additionneur 1 et que les résultats sont obtenus à partir de cet additionneur 1, ces résultats doivent être stockés pour l'établissement de la moyenne des pixels dans les troisième, quatrième et cinquième lignes de balayage de l'écran de résolution élevée, lesquelles lignes de balayage constituent la série suivante de lignes qui doit être moyennée en dessous des trois premières lignes de balayage. C'est-à-dire que les troisième, quatrième et cinquième lignes de balayage de l'image à résolution élevée seront moyennées pour produire la seconde ligne de balayage de l'image de faible résolution, et ainsi la troisième passe du calcul antérieur constitue également la première passe du calcul suivant. De ce fait, le résultat de l'additionneur I concernant la troisième ligne doit être sauvegardé avant l'addition aux résultats de sommation des deux lignes précédentes. Ceci est obtenu par un bus 11 de signal à 10 bits couplé de la sortie de l'additionneur I à l'entrée B du multiplexeur 4. Ce bus fournit le résultat de l'additionneur I correspondant -à la troisième ligne, au registre à décalage 5. Le fonctionnement du système représenté sur la figure 3 va maintenant être décrit dans le cadre du traitement de la troisième ligne de balayage (troisième passe). Au début de l'introduction de la troisième ligne de balayage, le registre à décalage 5 est rempli complètement avec les 640 sommations des deux premières lignes de balayage, chacune de ces sommations comprenant 6 pixels. Ces sommations sont délivrées par le registre à décalage 5, à travers le multiplexeur 6, à l'entrée D de l'additionneur 3. Ainsi, l'élément de registre le plus à droite, qui possède une valeur égale à 172, applique la valeur 172 à l'entrée D de l'additionneur 3, lorsque la sommation des trois premiers pixels provenant de la troisième ligne de balayage apparaît à l'entrée C de l'additionneur 3. Le registre à décalage 2 ne décale pas les additions de la troisième ligne, ainsi l'entrée C de l'additionneur 3 correspondant aux trois premiers pixels de la troisième ligne de balayage (figure 2a) sera 164 (40 + 2 x 41 + 42). L'additionneur 3 ajoute 164 et 172 et produit un résultat égal à 336 qui est divisé par 16 ce qui conduit à 21, valeur qui est ensuite appliquée à l'entrée du registre à décalage à double horloge 7 en tant que première valeur qui est délivrée à l'appareil d'affichage de résolution inférieure, par exemple un moniteur de calculateur. La division par 16 est opérée en prenant en compte les 8 bits de poids le plus significatif (MSB) du signal de sortie à 12 bits de l'additionneur 3. L'homme de l'art comprendra aisément que la prise en compte des 8 bits de poids le plus significatif dans le signal de sortie de 12 bits de l'additionneur 3 revient à diviser le signal de sortie de l'additionneur 3 par la valeur 16. Simultanément le bus 11 transporte le résultat (164) de l'addition des trois premiers pixels de la troisième ligne de balayage à l'entrée B du multiplexeur 4, lequel multiplexeur 4 sélectionne (sous la commande d'un signal appliqué sur la ligne 225 au cours de la troisième passe) l'entrée B pour l'introduction dans le registre à décalage de résultat intermédiaire 5. Ainsi, la valeur 164 apparaîtra dans l'élément de registre le plus à gauche (le plus près de l'entrée du registre à décalage 5) lorsque cette valeur est délivrée par le multiplexeur 4. Le multiplexeur 4 sélectionne l'entrée A (du multiplexeur 4) pour délivrer un signal en sortie de ce multiplexeur au cours de la première et de la seconde passe. Au cours de la troisième passe par contre, l'entrée B est sélectionnée pour fournir un signal en sortie. Ainsi, les valeurs des sommations des groupages de trois pixels consécutifs de la troisième ligne de balayage seront mémorisées dans le registre à décalage de résultat intermédiaire 5. Ce système continue le traitement à travers la troisième ligne de telle sorte que les sommations de trois pixels consécutifs provenant de la troisième ligne de balayage apparaissent dans le registre à décalage 5 en remplissant complètement ce registre à décalage à la fin du traitement de cette ligne et le résultat de la moyenne 3 x 3 pour les trois premières lignes de balayage apparaîtra dans le registre à décalage à double horloge 7 (décrit ci-dessous). On comprendra qu'au cours du traitement de la troisième passe 640, sommations provenant de la troisième ligne de balayage (chacune de ces sommations étant formée par l'addition de trois valeurs de pixels consécutifs provenant de la troisième ligne de balayage) seront mémorisées dans le registre à décalage de résultat intermédiaire 5. Simultanément, les sommations de groupe de trois pixels consécutifs provenant de la troisième ligne seront additionnées aux sommations respectives provenant des deux premières lignes de balayage mémorisées dans le registre à décalage 5. A la fin du traitement de la troisième passe, le registre à décalage à double horloge 7 contiendra une ligne complète de balayage pour l'image de résolution inférieure. Simultanément le registre à décalage de résultat intermédiaire 5 sera préparé pour établir la moyenne des trois lignes suivantes puisqu'il contient les 640 sommations de trois pixels consécutifs qui constituent la première passe pour les trois lignes de balayage suivantes (pour former la seconde ligne de balayage de résolution inférieure) qui, dans cette description, sont formées par la troisième, la quatrième et la cinquième lignes de balayage. Le traitement continuera ensuite en introduisant la quatrième ligne de balayage (qui constitue la seconde passe dans le cadre du traitement de la seconde ligne de balayage de l'image de résolution inférieure) dans les moyens d'établissement de moyenne de pixels représentées sur la figure 3. Ainsi, les valeurs provenant de la quatrième ligne de balayage seront introduites, sous forme de groupe de trois pixels consécutifs dans l'additionneur 1. A nouveau, le pixel intermé- diaire de chacun des groupes de 3 pixels consécutifs sera appliqué à l'entrée E de sorte que cette valeur soit multipliée par 2 avant d'être additionnée aux deux autres valeurs d'entrée. La valeur de sortie de l'additionneur 1 est appliquée au multiplicateur 2 qui, dans le cas de la quatrième ligne de balayage opère une multiplication par deux de chaque sommation puisque la quatrième ligne de balayage correspond, dans le contexte du traitement des troisième, quatrième et cinquième lignes de balayage, à la seconde passe. Le traitement continue, comme décrit cidessus, et conduit au stockage de la seconde ligne complète de balayage de l'image de résolution inférieure dans le registre à décalage à double horloge 7, laquelle ligne est appliquée au dispositif d'affichage de résolution inférieure, par exemple un moniteur de calculateur. On comprendra que le bus Il sert à transmettre les 640 sommations provenant de l'additionneur 1 au registre à décalage de résultat intermédiaire 5, de telle sorte que les valeurs de la troisième passe sont stockées en vue d'une utilisation sous forme de première passe, pour le traitement des trois lignes de balayage suivantes placées en dessous sur l'écran de résolution élevée. La sortie du registre à décalage à double horloge peut être fournie "non corrigée" à un appareil d'affichage de résolution inférieure ou en variante la sortie du registre à décalage à double horloge peut être dirigée vers une mémoire ROM de correction gamma qui est utilisée, comme cela est connu en soi, pour corriger des non linéarités du mécanisme d'affichage et des récepteurs de l'oeil. Ainsi, le multiplexeur 10 peut choisir entre deux entrées, l'une qui fournit la ligne de balayage moyennée et non corrigée, l'autre qui correspond aux valeurs de moyennes corrigées, produites par la mémoire 9 de correction gamma comme cela est connu en soi. On comprendra que si des dispositifs d'affichage de calculateur non colorés sont utilisés, la mémoire ROM de correction gamma 9 et le multiplexeur 10 ne sont pas nécessaires et le signal de sortie du système d'établissement de moyenne de pixels peut être prélevé à la sortie du registre à décalage à double horloge 7. On comprendra que le signal de sortie numérique provenant du multiplexeur 10 est converti en un signal analogique acceptable par un moniteur de calculateur, grâce à un circuit de conversion numérique/ analogique connu en soi. Le registre à décalage à double horloge 7 est utilisé en raison des rythmes d'horloge différents à la sortie et à l'entrée du registre à décalage 7. Ces régimes d'horloge différents proviennent des régimes différents de balayage de pixels sur les différents écrans (par exemple une ligne de balayage de résolution élevée requiert un régime de balayage de pixels plus rapide qu'une ligne de balayage de résolution inférieure afin d'autoriser un balayage des deux lignes à travers un écran, sensiblement pendant la même durée de temps). En particulier, dans un mode de réalisation de l'invention, le signal d'entrée du registre à décalage à double horloge 7 est sensiblement deux fois plus rapide que le signal de sortie du registre à décalage. Un registre à décalage typique comprend seulement une seule horloge, et de ce fait une caractéristique particulière de la présente invention concerne ce registre à décalage à double horloge 7 qui apparaît comme la section de sortie des moyens d'établissement de moyenne de pixels représentés sur la figure 3. Naturellement, on comprendra qu'un registre à décalage normal peut fonctionner à la place 'du registre à décalage 7 lorsque les régimes d'entrée et de sortie du registre à décalage 7 sont identiques et qu'ainsi une seule horloge est nécessaire. D'autres dispositifs de mémorisation peuvent être utilisés à la place du registre à décalage à double horloge par exemple, une mémoire vive RAM ou un dispositif du type premier entré premier sorti FIFO peut être utilisé; cependant ces variantes de dispositif de mémorisation requièrent plus d'espace sur une puce de circuit intégré que le registre à décalage à double horloge et généralement -ne peuvent pas fonctionner aussi rapidement. Dans le mode de réalisation particulier de la présente invention représenté sur la figure 3, l'horloge d'entrée a une fréquence d'environ 50 mégahertz (MHz) et l'horloge de sortie a une fréquence d'environ 25 MHz. Dans ce mode de réalisation particulier, les données introduites ne vont pas dépasser les données délivrées en sortie (et seront de ce fait perdues); naturellement, si ces fréquences sont modifiées, on peut prendre soin d'éviter une perte des données introduites lorsque celles-ci sont sorties en cadence des éléments de registre. C'est-à-dire que puisque l'entrée est plus rapide que la sortie, on peut prendre soin d'éviter que les données introduites soient perdues. En principe le régime de l'horloge d'entrée doit être inférieur à deux fois le régime d'horloge en sortie. La figure 7 représente la structure générale du registre à décalage à double horloge 7. Ce registre à décalage 7 comprend trois composants principaux qui sont un registre à décalage 151, des multiplexeurs 152 et un registre à décalage 153 de format 640 x 8. Le registre à décalage 151 comprend 640 éléments de registre (étages) pour stocker l'un de deux états logiques et correspond par conséquent à un registre à décalage de format 640 x 1. L'horloge de chacun de ces éléments de registre correspond à l'horloge de sortie qui est couplée à l'entrée d'horloge de chaque élément de registre 154 comme illustré sur la figure 8. Chaque élément de registre 154 dans le registre à décalage 151 comprend également une entrée de remise à zéro qui est connectée pour recevoir un signal de remise à zéro immédiatement après l'achèvement d'une troisième passe. Ainsi, au terme final d'une troisième passe, tous les éléments de registre 154 présents dans le- registre à décalage 151 sont remis à zéro de telle sorte que les sorties Q de chacun des éléments de registre 154 soient à l'état logique zéro. Chacun des éléments de registre 154 est formé d'une bascule flip-flop de type D. Ces bascules sont connectées en série pour former le registre à décalage 151. L'homme de l'art comprendra aisément que d'autres circuits peuvent être réalisés pour former chacun des éléments de registre 154. Ainsi, la sortie du premier élément de registre 154 (le plus à gauche) est connectée à l'entrée du second élément de registre dans le registre à décalage 151. L'entrée du premier élément de registre 154 dans le registre à décalage 151 reçoit un signal qui est fixé à un premier état logique, par exemple, un niveau logique 1. Naturellement, il pourrait s'agir d'un niveau logique zéro si un inverseur était connecté en série des lignes choisies reliées aux entrées des étages de multiplexeur dans le multiplexeur 152. Dans la même variante le registre à décalage 151 serait établi au niveau logique I au lieu d'être remis au niveau logique zéro au terme ultime d'une troisième passe. On notera que lorsque le signal d'horloge de sortie est appliqué, les zéros mémorisés dans les éléments de registre du registre à décalage 151 sont décalés vers la droite et des niveaux logiques I sont décalés dans le registre à décalage 151. La sortie de chacun des éléments de registre du registre à décalage 151 est reliée à un élément de multiplexeur associé parmi les 640 multiplexeurs 152 (de format 2/1). Ainsi, le premier élément de multiplexeur 155 est associé avec le premier élément de registre 154; le second élément de registre immédiatement à droite du premier élément de registre 154 dans le registre à décalage 151 est associé avec le second élément multiplexeur 158 situé immédiatement à la droite du premier élément multiplexeur 155. Chaque élément mutliplexeur parmi les multiplexeurs 152 possède deux entrées de multiplexeur. La première entrée de multiplexeur 237 de chacun des éléments de multiplexeur parmi les multiplexeurs 152 est reliée, par l'intermédiaire d'une porte ET 235, pour recevoir un signal correspondant au régime d'horloge d'entrée (ICK) lorsque le signal d'activation du registre à décalage à double horloge (DCSR) est appliqué sur une ligne 236 (correspondant à la ligne de commande du DCSR), et la seconde entrée du multiplexeur est reliée à l'horloge de sortie (OCK). Chaque élément de multiplexeur dans le groupe de multiplexeurs 152 possède une sortie qui peut transmettre soit le signal ICK (régime d'horloge d'entrée) soit le signal OCK (horloge de sortie) selon le niveau logique de la ligne de sélection (SL) du multiplexeur. Lorsque le signal d'activation DCSR est appliqué sur la ligne 236 (L'une des entrées de la porte ET 235) le signal ICK apparaît au noeud 237 qui est relié à la première entrée de multiplexeur de chaque élément multiplexeur parmi les multiplexeurs 152, comme illustré sur les figures 7 et 8. Naturel- lement lorque le signal d'activation DCSR (sur la ligne 236).n'est pas appliqué, alors le noeud 237 est inactif et aucun signal d'horloge d'entrée n'est disponible sur les multiplexeurs 152, bien que le signal d'horloge de sortie soit toujours disponible. Ainsi, il est possible de rendre inactif le côté entrée seulement du registre à décalage à double horloge DCSR. Si une application du DCSR ne requiert pas la possibilité de rendre inactif l'un des signaux d'horloge, alors les signaux d'horloge peuvent être appliqués directement sur les entrées des multiplexeurs. La ligne de sélection SL du premier élément multiplexeur est reliée à la sortie du premier élément de registre (le plus à gauche) dans le registre à décalage 151. De façon similaire, la ligne de sélection du second élément multiplexeur 158 (immédiatement sur la droite du premier élément multiplexeur 155) est reliée à la sortie du second élément de registre dans le registre à décalage 151, de sorte que le second élément de registre soit associé avec le second élément multiplexeur 158. Ainsi, on comprendra que la sortie Q du premier élément de registre 154 contrôle l'élément de multiplexeur 155 qui peut délivrer l'un des deux régimes d'horloge qui sont introduits dans cet élément multiplexeur. Dans un mode de réalisation particulier de l'invention, un niveau logique 1 apparaissant à la sortie du premier élément de registre 154 entraînera la délivrance du signal d'horloge d'entrée à partir de l'élément multiplexeur 155 aussi longtemps que le signal d'activation DCSR est appliqué à la ligne 236. Simultanément le second élément de registre dans le registre à décalage 151 peut posséder un niveau logique zéro à sa sortie, et ainsi sélectionner le régime d'horloge de sortie, à la sortie du second élément élément multiplexeur parmi le groupe de multiplexeurs 152. La figure 8 montre une partie du registre à décalage 153 qui contient 8 "rangées" de 640 registres à I bit couplés en cascade selon un mode série. Ainsi, la première rangée de registres représentée dans le registre à décalage 153 de la figure 8 comprend 640 registres à I bit montés en cascade selon un mode série; de façon similaire, la seconde rangée qui est connectée pour recevoir "l'entrée IN2", possède 640 registres à 1 bit couplés en série. Il est ainsi prévu 8 rangées de registres réalisant le registre à décalage 153 de format 640 x 8. La première colonne de registres (la colonne la plus à gauche dans le registre à décalage 153) est couplée au même signal d'horloge que celui appa- raîssant à la sortie du premier élément multiplexeur 155. On comprendra que la première colonne forme un registre de format I x 8. De façon similaire, chaque registre de la seconde colonne de registre est couplé à la même sortie du second élément multiplexeur 158 dans le groupe de multiplexeurs 152 afin de recevoir le même signal d'horloge. 2 6 18236 Au début de chaque rangée de 640 registres dans le registre à décalage 153 il est prévu un premier registre dont l'entrée est reliée à l'une des lignes de bits qui sert d'entrée au registre à décalage à double horloge 7 comme illustré sur les figures 7 et 8. La sortie de ce premier élément de registre 156 est reliée à l'entrée du second élément de registre 157 dans la même rangée. Cependant, à la différence d'un registre à décalage typique, l'entrée d'horloge du premier élément de registre 156 dans la première rangée est différente de l'entrée d'horloge pour le second élément de registre 157 de la première rangée. C'est-à-dire que l'entrée d'horloge du premier élément de registre 156 est reliée à la sortie du premier élément multiplexeur 155, tandis que l'entrée d'horloge du second élément de registre 157 est reliée à la sortie du second élément multiplexeur 158. Le fonctionnement du registre à décalage à double horloge 7 va maintenant être décrit en référence aux figures 7, 8 et 9 et en référence avec l'exemple précédemment décrit d'établissement d'une moyenne par groupe 3 x 3. On comprendra qu'à la fin d'une troisième passe le registre à décalage 7 est rempli complètement de valeurs moyennes de pixels pour une ligne de balayage particulière de l'image à résolution inférieure. Simultanément, le registre à décalage 151 sera rempli complètement de niveaux logiques I de sorte que la totalité du registre à décalage 153 soit contrôlée par l'horloge d'entrée. Au tout début de la passe suivante, qui est en fait une seconde passe (puisque la troisième passe précédente correspond à la première passe pour les trois lignes de balayage suivantes (qui sont moyennées), le signal de remise à zéro est appliqué pour tous les éléments de registre dans le registre à décalage 151 imposant les sorties de chacun de ces éléments de registre au niveau logique zéro de façon à sélectionner le signal d'horloge de sortie comme étant le signal de sortie de chacun des éléments multiplexeurs du jeu de multiplexeurs 152. Ainsi, le registre à décalage à double horloge 7 est entièrement sous le contrôle de l'horloge de sortie (OCK). Puisque le registre à décalage 151 est commandé par l'horloge de 26 1 8236 sortie, on évite que les signaux arrivant au registre à décalage 153 "dépassent" les signaux sortant qui quittent à un régime inférieur de moitié au régime auquel les signaux arrivant entrent dans le registre à décalage 153 (on doit noter que les signaux d'entrée, en réalité ne dépassent pas les signaux de sortie aussi longtemps que les éléments de registre contenant les signaux de sortie sont commandés par l'horloge de sortie; ce qui arrive lorsque les signaux d'entrée dépassent la sortie correspond à un cadencement des signaux d'entrée en "mode oubli" ce qui signifie que les signaux d'entrée sont perdus). Lorsque les valeurs moyennées quittent le registre à décalage à double horloge 7 sous le contrôle de l'horloge de sortie, les moyens établissant la moyenne de pixels reçoivent la seconde des trois lignes de balayage qui doivent être moyennées. Comme décrit précédemment, 640 sommations de 3 pixels consécutifs chacune sont réalisées sur cette seconde ligne et ces valeurs sont additionnées avec les 640 sommations de la première ligne de ces trois lignes. Simultanément les éléments de registre 154 sont décalés avec un niveau logique 1 dans le registre à décalage 151 pour remplir ce registre à décalage avec des niveaux logiques I lorsqu'il évacue les niveaux logiques zéro. Le déplacement de la rangée de niveaux logiques 1 dans le registre à décalage 151 change la commande du registre à décalage 153 puisque les sorties des éléments de registre dans le registre à décalage 151 commandent les lignes de sélection des éléments multiplexeurs parmi les 640 multiplexeurs 152. La figure 9 représente l'état du registre à décalage à double horloge à la fin de la seconde passe. En particulier, la figure 9 montre que le registre à décalage 153 est divisé en 2 de sorte que la première moitié (côté entrée) de ce registre à décalage est sous la commande de l'horloge d'entrée tandis que la seconde moitié est sous la commande de l'horloge de sortie. La seconde moitié contient une moitié (320 valeurs moyennées de pixels) de la "vieille" moyenne de trois lignes. La première moitié du registre à décalage 153 contient des valeurs "déchets non significatifs" qui seront éliminées au cours de la troisième passe lorsque 640 valeurs moyennées de pixels seront introduites dans le registre à décalage à double horloge 7. On comprendra du fait que le régime d'horloge d'entrée n'est pas supérieur à deux fois la fréquence du régime d'horloge de sortie, (et de préférence juste légèrement inférieur à deux fois cette fréquence) que les nouvelles valeurs moyennées ne sont pas perdues (en intervenant dans la gamme entre les valeurs anciennes et nouvelles) et ces nouvelles valeurs sont introduites dans le registre à décalage à double horloge 7. Un mode de réalisation d'une section d'entrée pour les moyens d'établissement de moyennes de pixels représentés sur la figure 3, est illustré sur la figure 10. La section d'entrée comprend deux verrous ou bascules d'entrée 210 et 211 et deux registres à décalage d'entrée qui sont agencés en colonne comme illustré sur la figure 10. Le premier registre à décalage d'entrée comprend des éléments de registre 214a, 215c, 215b, 215a, 218 et 216. Le second registre à décalage d'entrée comprend les éléments de registre 214b, 215g, 215f, 215e, 215d et 217. En plus d'un registre à 8 bits normal 221 (qui peut être réalisé par une bascule flip-flop de type D) certains des éléments de registre comprennent également un élément multiplexeur 220 de format 2/1. Il est prévu 5 registres de format I x 8 dans chacun des verrous 210 et 211. Ainsi le verrou d'entrée A qui est le verrou d'entrée 211 contient 5 registres 213 I x 8. De façon similaire le verrou d'entrée B (qui correspond au verrou d'entrée 210) comprend 5 registres 212 de format 1 x 8. Les verrous collectent un nombre uniforme de pixels et provoquent le chargement des pixels dans un mode parallèle dans les deux registres à décalage qui sont cadencés pour introduire les données dans l'additionneur 1. Le bus 201 qui est un bus à 40 signaux fournit 5 pixels simultanément sur les 5 bus de signaux à 8 bits 202, 203, 204, 205 et 206. On comprendra que lorsque l'horloge du verrou d'entrée A (référencée "ILA") est appliquée, le verrou d'entrée A accepte les 5 pixels et maintient ses valeurs jusqu'à l'impulsion suivante d'horloge du 26 1 8 236 verrou d'entrée A. De façon similaire lorsque l'horloge du verrou d'entrée B (référencée "ILB") est appliquée le verrou d'entrée B collecte 5 pixels provenant du bus 201. Les signaux de pixels doivent être appliqués au bus 201 de telle sorte que le premier (le plus à gauche) pixel dans une ligne apparaît sur le bus 202 et le pixel suivant (le second pixel) apparaît sur le bus 203, tandis que le pixel suivant (le troisième pixel) apparaît sur le bus 204, et ainsi de suite. Le cadencement de la section d'entrée illustrée sur la, figure 10 est représenté sur la figure 13. Les signaux ILA et ILB sont actifs au niveau haut. Les registres et verroux sont cadencés sur le front montant du signal associé. Dans le mode de réalisation typique de l'invention décrit précédemment, selon lequel une image de résolution élevée de format 1280 x 960 est convertie par un moyennage 3 x 3 avec chevauchement comme illustré sur la figure 1, l'horlogedu verrou d'entrée A sera de l'ordre de 10 MHZ et l'horloge d'entrée ICK sera de l'ordre de 50 MHz. Les registres à décalage d'entrée seront chargés en mode parallèle (à l'exception du dernier élément de registre de chaque registre à décalage, c'est-à-dire les registres 216 et 217) sur le front montant de l'horloge d'entrée lorsque le signal d'activation de chargement du registre à décalage d'entrée est appliqué. Les registres 216 et 217 se décalent toujours par rapport à l'état antérieur comme illustré sur la figure 10. Aucun élément multiplexeur n'est prévu dans le registres 216 et 217. Tous les étages dans chacun des registres à décalage d'entrée décalent par rapport à l'état antérieur sur le front montant du signal d'horloge lorsque le signal d'activation de chargement de registre à décalage d'entrée n'est pas appliqué. Les détails internes de différents éléments registres quecomprennent les registes à décalage d'entrée sont illustrés sur la figure 10. On a illustré de façon spécifique la structure interne du registre 215c et des registres 215a, 215b, 215d, 215e, 215f et 215g. Comme illustré dans le registre 215c la sortie de l'étage antérieur est couplée à l'entrée B de l'élément multiplexeur 220 de format 2/1. Le 2 618236 chargement parallèle à partir du verrou d'entrée B est relié à l'entrée A de l'élément multiplexeur 220 de format 2/1, lequel élément multi- plexeur choisit, selon le signal d'activation de chargement de registre à décalage d'entrée, si l'entrée A ou l'entrée B doit être délivrée au registre 220 qui est un registre de format 1 x 8 qui possède une entrée D, une sortie Q et une entrée d'horloge connectée pour recevoir l'horloge d'entrée. On a représenté les détails du registre 214b, le registre 214a étant similaire. On comprendra puisqu'il n'existe pas d'étage/registre antérieur par rapport à ces deux registres, que l'entrée B de l'élement multiplexeur 220 est établie à un niveau logique fixé. Pour le reste, le registre 214b et le register 214a sont similaires au registre représenté sous 215c. Le registre 218 est pour l'essentiel identique au registre représenté sous 215c, avec cependant l'exception que la sortie Q du registre 221 est reliée au registre suivant et à l'entrée F de l'additionneur 1. Lorsque le signal d'activation de chargement du registre à décalage d'entrée (ISRLE) est appliqué, l'entrée A de chacun des éléments multiplexeurs 220 est sélectionnée pour délivrer un signal de sortie à travers le multiplexeur à l'entrée B des différents registres des registres à décalage d'entrée. Lorsque le signal d'activation de chargement du registre à décalage d'entrée n'est pas appliqué, l'entrée D des éléments multiplexeurs 220 est sélectionnée, provoquant ainsi le décalage normal d'un étage antérieur à l'étage suivant. Ainsi, le signal ISRLE, lorsqu'il est appliqué permet à 10 nouvelles valeurs de pixels d'être chargées dans lesdits registres (registre 218, 214a, 214b et 215a-215g) comme illustré sur la figure 10. Le fonctionnement de la section d'entrée du système d'établissement de moyennes de pixels représenté sur la figure 10 va maitenant être décrit en référence aux figures 10 et 13. La section d'entrée est commandée par les quatre signaux de cadencement illustrés sur la figure 16, qui sont appliques continuellement. Ces signaux doivent être synchronisés comme illustré sur la figure 13, sur le signal d'horloge d'entrée (ICK). Le fonctionnement commence avec le chargement de 5 pixels dans le verrou A (verrou d'entrée 211) lorsque le signal d'horloge du verrou d'entrée A (ILA) est appliqué. Ensuite, les 5 nouveaux pixels sont chargés dans le verrou d'entrée B (verrou d'entrée 210) lorsque le signal d'horloge ILB est appliqué. Pendant que les 10 pixels ont été chargés dans les verrous A et B, les éléments de registre à décalage d'entrée ont décalé les 10 valeurs antérieures de pixels vers le bas du registre à décalage d'entrée de telle sorte que ces 10 valeurs antérieures de pixels ne soient pas éliminées lorsque le chargement parallèle intervient à partir des verrous d'entrée A et B. Près de la fin de l'application du signal d'horloge ILB le signal d'activation de chargement du registre à décalage d'entrée est appliqué de sorte que les valeurs nouvelles de pixels apparaissent à l'entrée D des différents éléments de registre dans les registres à décalage d'entrée illustrés sur la figure 10. A l'impulsion d'horloge d'entrée suivante, ces 10 nouvelles valeurs de pixels sont disponibles sur les sorties Q des éléments de registre. Les impulsions d'horloge d'entrée suivantes vont provoquer le décalage des nouvelles valeurs de pixels dans l'additionneur I pour un traitement ultérieur par le système illustré sur la figure 3. On comprendra à partir de la figure 13 qu'il est ainsi prévu 5 impulsions d'horloge d'entrée (ICK) suivant le chargement en mode parallèle dans les éléments de registre à décalage d'entrée; de ce fait, lorsque les 10 pixels suivants sont chargés dans les éléments de registre à décalage d'entrée, les pixels antérieurs seront sortis de la section d'entrée, à l'exception des valeurs de pixels mémorisées dans les éléments de registre 216 et 217 qui quitteront ces derniers à l'impulsion d'horloge d'entrée suivante. Le signal d'horloge d'entrée (ICK) possède une fréquence égale à la moitié de celle de l'horloge de pixel qui correspond au régime d'horloge auquel les pixels de résolution élevée sont distribués à l'appareil d'affichage d'image de résolution élevée et visualisé sur cet appareil. L'homme de l'art comprendra aisément que d'autres- moyens peuvent être utilisés pour introduire le flux d'entrée de valeur de pixels de l'image à résolution élevée dans l'additionneur I de la figure 3. Le fonctionnement des moyens d'établissement de moyenne de pixels illustrés sur la figure 3 peuvent être commandés par une machine à état fini qui est réalisée de façon connue en soi par l'homme de l'art. La figure 15 représente un exemple de réalisation d'une machine à été fini pour commander les moyens d'établissement de moyenne de pixels conformes à la présente invention, tels que par exemple du type illustré sur la figure 3. La machine à état fini utilise un circuit logique program- mable pour mettre en oeuvre la séquence de traitement vidéo illustrée sur la figure 12. La figure 12 illustre sous forme d'organigramme les différents signaux de commande et de contrôle dans leur ordre approprié. En particulier, certains signaux de contrôle associés avec les moyens d'établissement de moyennes de pixels illustrés sur la figure 3, sont appliqués ou non appliqués en fonction de l'état (représenté dans-le registre d'état 301) à un instant particulier de la machine à état fini. Chacun des cadres illustrés sur la figure 12 représente une étape de la séquence de traitement vidéo. Ainsi, l'étape 310 est une étape d'attente au cours de laquelle, à chaque impulsion d'horloge appliquée, le circuit logique programmable recherche si l'étape est toujours l'étape 310 et recherche l'état du signal de balayage vertical (VSCAN). Au cours de chaque étape, le circuit logique programmable (PLA) à chaque impulsion d'horloge d'entrée recherche l'état du registre d'état 301 (dans lequel la donnée d'étape est mémorisée) et examine certaines conditions d'entrée (signal de balayage horizontal: HSCAN; signal de balayage vertical VSCAN) qui sont enregistrées dans le circuit logique programmable PLA 300, sur le front montant de l'impulsion d'horloge d'entrée, par les registres de condition 302. Ces registres de condition 302, qui peuvent être formés également de bascule flip-flop de type D, reçoivent sur leurs entrées les signaux de balayage horizontal et vertical à partir du circuit vidéo de résolution élevée. Les registres 302, à chaque impulsion d'horloge d'entrée fournissent l'état des signaux de balayage vertical et horizontal VSCAN et HSCAN au circuit logique programmable PLA 300. 26 1 8236 Le registre d'état 301' à chaque impulsion d'horloge d'entrée fournit l'étape. en cours dans la séquence de traitement au circuit logique programmable PLA 300. La figure 14 représente les sighaux de balayage horizontal HSCAN pour les résolutions faible et élevée, sans entrelacement (à l'état non entrelacé). La figure 14 représente également un signal entrelacé HSCAN de faible résolution, qui ressemble au balayage horizontal dans des postes de télévision classiques (par exemple au standard vidéo NTSC). Les signaux HSCAN sont généralement au niveau haut lorsqu'ils sont appliqués. Ainsi, la remontée verticale à l'origine se produit lorsque les signaux HSCAN sont au niveau bas (par exemple de l'ordre de zéro volt). Les signaux VSCAN et HSCAN de résolution élevée sont appliqués généralement par le circuit de traitement vidéo du calculateur. Dans certains cas, cependant, des calculateurs particuliers, auxquels quelqu'un peut souhaiter ajouter un appareil conforme à la présente invention, peuvent générer l'inverse des signaux précités. Les signaux inverses sont dénommés HBLANK et GBLANK. Ces signaux peuvent être convertis en signaux HSCAN et VSCAN par des inverseurs, comme cela est bien connu de l'homme de l'art. Le signal HSCAN de faible résolution peut être généré par des circuits connus en soi qui reçoivent le signal HSCAN de résolution élevée et convertissent celui-ci en un signal HSCAN synchronisé de faible résolution, qui possède une fréquence égale à la moitié de celle du signal de balayage de résolution élevée et synchronisé comme illustré sur la figure 14. L'homme de l'art comprendra également aisément que le signal VSCAN (utilisé à la fois pour les signaux de faible résolution et de résolution élevée) est appliqué au cours du balayage de toutes les lignes horizontales sur un écran (par exemple 960 balayages horizontaux consécutifs lorsque l'écran haute résolution comprend 960 rangées) et par contre n'est pas appliqué au cours du retour à l'origine par balayage vertical. Les entrées du circuit logique programmable PLA 300 déterminent l'étape suivante et par conséquent l"état des différents signaux de contrôle. Les différents signaux de contrôle sont illustrés sur les figures 3, 12 et 7. En commençant par la figure 3, on comprendra que le signal de contrôle de facteur de multiplication est appliqué sur une ligne 231 qui contrôle le multiplicateur 2. L'état du signal de contrôle de facteur de multiplication appliqué sur la ligne 231 détermine si le multiplicateur 2 multiplie l'entrée par I ou par 2. Comme illustré sur la figure 12, le multiplicateur 2 est établi à un facteur de multiplication par 2 à l'étape 314. Dans toutes les autres étapes, le multiplicateur 2 est établi à un facteur de multiplication par 1. La ligne de sélection sur le multiplexeur 6 est référencée 230. Cette ligne 230 est reliée pour recevoir le signal de contrôle de multiplexeur 6 qui valide soit l'entrée H soit l'entrée I du multiplexeur 6. Comme illustré sur la figure 12, le signal de contrôle du multiplexeur 6 sélectionne l'entrée H, uniquement pendant l'étape 312. Au cours des étapes 314 et 316, le signal de contrôle du multiplexeur 6 sélectionne l'entrée I du multiplexeur 6. La ligne de sélection (SL) du multiplexeur 4 est référencée 225. Cette ligne 225 est connectée pour recevoir le signal de contrôle du multiplexeur 4. Le signal de contrôle du multiplexeur 4 valide soit l'entrée A, soit l'entrée B du multiplexeur 4. L'entrée A est sélectionnée (de sorte que la sortie du multiplexeur 4 corresponde à cette entrée) au cours des étapes 312 et 314, tandis que l'entrée B du multiplexeur 4 est sélectionnée au cours de l'étape 316, qui comme illustré sur la figure 12 correspond à la troisième/première passe. Comme cela est représenté sur la figure 3, le registre à décalage à résultat intermédiaire 5 (IRSR) est contrôlé par le signal de contrôle IRSR apparaissant sur la ligne 228. Cette ligne 228 correspond à une entrée de la porte ET 227. L'autre entrée de la porte ET 227 reçoit le signal d'horloge d'entrée (ICK). Ainsi, on comprendra que le registre à décalage intermédiaire 5 est cadencé par horloge uniquement lorsque le signal IRSR est appliqué ("validé"). Lorsque le registre à décalage de résultat intermédiaire IRSR 5 est validé grâce à l'appli- cation du signal de contrôle IRSR le registre à décalage à résultat intermédiaire est cadencé par horloge à des fins de stockage. On comprendra à l'examen de la figure 12 que le registre à décalage à résultat intermédiaire 5 est validé au cours des étapes 312, 314, 316 grâce à la validation de la ligne du signal de contrôle IRSR 228. Au cours des étapes d'attente (étapes 310, 311, 313, 315 et 317), le registre à décalage de résultats intermédiaires 5 est désactivé du fait que le signal de contrôle IRSR n'est pas appliqué sur la ligne 228. De façon similaire, le côté entrée du registre à décalage à double horloge 7 n'est pas validé au cours de ces étapes d'attente. A des fins de commodité, l'état des autres signaux (appliqués sur les lignes 230, 231 et 225) peuvent être laissés indéterminés au cours de ces étapes d'attente, du fait qu'aucune valeur n'est mémorisée dans le registre à décalage à résultat intermédiaire 5 au cours de ces étapes, puisque le registre 5 est désactivé. Comme illustré sur la figure 7, le côté entrée seulement du registre à décalage à double horloge 7 est contrôlé par la combinaison de la porte ET 235 et des deux entrées de celle-ci. La première entrée de la porte ET 235 reçoit le signal d'horloge d'entrée (ICK) et l'autre entrée reçoit le signal de contrôle de registre à décalage à double horloge appliqué sur la ligne 236. Le signal d'horloge d'entrée apparaît au noeud 237 uniquement lorsque le signal de contrôle de registre à décalage à double horloge est appliqué sur la ligne 236 pour permettre au signal d'horloge d'entrée d'apparaître au noeud 237. On comprendra à partir de la figure 8, que le noeud 237 est appliqué à l'une des entrées de chacun des éléments multiplexeurs du groupe de multiplexeurs 152. Puisqu'il n'existe pas d'interruption du signal d'horloge d'entrée appliqué au registre à décalage à double horloge, le côté sortie du registre à décalage à double horloge 7 fonctionne en permanence. Naturellement, si quelqu'un souhaite désactiver le côté sortie du registre à décalage à double horloge 7, pour une raison quelconque, le mode de réaliaiton doit être adapté en conséquence, par exemple de la même manière que cela est illustré pour le côté entrée du registre à décalage à double horloge 7. Ainsi, lorsque le côté entrée du registre à décalage à double horloge est désactivé, le signal d'horloge ICK n'apparaît pas au noeud 237 et le registre à décalage à double horloge n'accepte pas de données. La figure 12 montre que le registre à décalage à double horloge est désactivé (côté entrée seulement) au cours des étapes 312 et 314. Au cours de l'étape 316, le côté entrée du registre à décalage à double horloge 7 est activé par l'application du signal de contrôle de registre à décalage à double horloge sur la ligne 236, pour permettre au signal d'horloge d'entrée (ICK) d'apparaître au noeud 237. On comprendra à partir de la figure 12 que pendant l'étape 317 seulement, le registre à décalage à double horloge 7 est réinitialisé par application du signal de remise à zéro apparaissant sur une entrée du registre à décalage 151 représenté sur les figures 7 et 8. Le multiplexeur 10 représenté sur la figure 3 peut être relié électriquement à un simple interrupteur mécanique permettant à * l'utilisateur de sélectionner entre les deux entrées du multiplexeur 10. De nombreuses autres dispositions, connues de l'homme de l'art, peuvent être utilisées pour contrôler le multiplexeur 10. Les sorties du circuit logigue programmable PLA 300 sont appliquées séquentiellement dans les éléments de registre comme illustré sur la figure 15. La sortie du circuit logique programmable PLA 300, qui indique l'étape suivante, est appliquée séquentiellement au registre à décalage 301. De façon similaire à chaque impulsion d'horloge d'entrée, les signaux de contrôle obtenus sur le circuit logique programmable PLA 300, sont appliqués séquentiellement sur les registres de contrôle de sortie 303. Il est prévu un registre de contrôle, formé par exemple d'une bascule flip-flop de type D, pour chacun des signaux de contrôle. Ainsi, il est prévu un registre de sortie de signal de contrôle pour le signal apparaissant sur les lignes 231, 230, 225, 228 et 236. Il est aussi prévu un registre de contrôle pour le signal de remise à zéro du registre à décalage à double horloge, qui correspond également à une sortie provenant du circuit logique programmable PLA 300, signal qui est appliqué uniquement pendant l'étape 317. Le circuit logique programmable PLA 300, pendant le fonctionnement de la séquence vidéo illustrée sur la figure 12, observe les entrées d'état et de condition et détermine l'étape suivante sur la base des entrées d'état et de condition présents à l'instant considéré. L'étape suivante qui est fournie par le registre d'état 301 détermine l'état des signaux de contrôle décrit ci-dessus. Les signaux de contrôle, tels que déterminés conformément à l'étape suivante, sont fournis au registre de contrôle de sortie 303, rendant ainsi ces signaux de contrôle disponibles pour les moyens d'établissement de moyennes de pixels. Le circuit logique programmable PLA 300 est réalisé sur la base de techniques connues en soi dans le domaine des logiques programmables. En commençant à l'étape 310, on comprendra que le circuit logique programmable PLA examine le registre d'état et les registres d'entrée de conditions 302 pour déterminer si l'étape en cours est l'étape 310 et si le signal de balayage vidéo est appliqué ou non appliqué. Si le signal de balayage vidéo est appliqué, alors I'étape suivante correspond à l'étape 311 et la séquence passe sur la figure 12 de l'étape 310 à l'étape 311. Si, par contre, le signal de balayage vidéo n'est pas appliqué au cours de l'étape 310, alors I'étape suivante reste l'étape 310 de sorte que le circuit logique programmable PLA 300 opère un recyclage au début de la séquence d'étape de traitement. A l'étape 311, le circuit logique programmable PLA détermine l'état du signal de balayage horizontal. Si le signal de balayage horizontal n'est pas appliqué, alors l'étape suivante reste l'étape 311, de sorte que le circuit logique programmable PLA opère un recyclage sur cette étape 311. Si, par contre, le signal de balayage horizontal commence, alors le circuit logique programmable PLA détermine que l'étape suivante correspond à l'étape 312, opérant ainsi à nouveau un déplacement vers le bas sur le diagramme de séquence de traitement illustré sur la figure 12. Au cours de l'étape 312, le circuit logique programmable PLA examine l'état du signal de balayage horizontal. Si, au cours de cette étape, le signal de balayage horizontal est appliqué (indiquant que les données entrantes sont encore sur la même ligne de balayage horizontal), alors les signaux de contrôle sont appliqués comme illustré à l'étape 312 de la figure 12. A chaque impulsion d'horloge d'entrée, au cours de l'étape 312, la machine à état fini réexamine l'état du signal de balayage horizontal. Si la donnée est sur la même ligne de balayage horizontal, le signal de balayage horizontal sera toujours appliqué et le système à état fini opère un recyclage au début de l'étape 312, de sorte que les différents signaux de contrôle illustrés à l'étape 312 de la figure 12 sont appliqués. Si lors d'une impulsion d'horloge d'entrée particulière, au cours de l'étape 312, le signal de balayage horizontal n'est pas appliqué, alors le système a été fini détermine que l'étape suivante correspond à l'étape 313. A l'étape 313, le système a état fini exécute le même traitement que celui requis à l'étape 311, à l'exception que l'étape consécutive à l'étape 313 sera l'étape 314 et que si le signal de balayage horizontal n'est pas appliqué, l'étape suivante reste l'étape antérieure, c'est-à- dire l'étape 313. Le traitement continue d'une manière similaire, comme représenté sur la figure 14. Si la ligne de balayage horizontal commence (ce qui est indiqué par l'application du signal de balayage horizontal) alors le système a état fini provoque un déplacement de l'étape 313 à l'étape 314, qui correspond à une seconde passe. Au cours de l'étape 314, une ligne de balayage de seconde passe est introduite, tandis que les différents signaux de contrôle sont établis comme illustré à l'étape 314 sur la figure 12. A la fin de la seconde passe, (visualisée par le fait que le signal de balayage horizontal n'est plus appliqué), le système a état fini passe de l'étape 314 à l'étape 315 qui correspond à une étape d'attente du début du balayage horizontal suivant. Le système à état fini opère un recyclage sur cette étape 315 jusqu'à ce que le balayage horizontal suivant commence, ce qui est visualisé par l'application du signal de balayage horizontal. Lorsque ce signal est appliqué, la machine à état fini passe de l'étape 315 à l'étape 316, qui correspond au traitement de la troisième/première passe. Le traitement de cette passe est opéré au cours de l'étape 316. Aussi longtemps que le signal de balayage horizontal est appliqué au cours de l'étape 316, l'étape en cours reste l'étape 316. A la fin de ce balayage horizontal (la troisième passe) le système a état fini, lors de l'impulsion d'horloge suivante, passe à l'étape 317 au cours de laquelle le registre à décalage à double horloge 7 est remis à zéro grâce à l'application du signal de remise à zéro couplé au registre à décalage 151 comme illustré sur les figures 7 et 8. De plus, au cours de l'étape 317, le système à état fini recherche la fin du balayage vertical qui est visualisée par le fait que le signal de balayage vertical n'est pas appliqué. Ainsi, si le signal de balayage vertical est appliqué au cours de l'étape 317, lors de l'impulsion d'horloge d'entrée suivante, le système à état fini passe de l'étape 317 à l'étape 313 (c'est-à-dire que l'étape suivante correspond.à I'étape 313) pour continuer le traitement de la ligne de balayage horizontal suivante considérée dans l'image à haute résolution. Si, le balayage vertical n'est pas appliqué (par exemple lors du retour vertical à l'origine) alors le système a état fini, lors de l'impulsion d'horloge d'entrée suivante, opère un recyclage de l'étape 217 à l'étape 310. Le système conforme à la présente invention peut être utilisé avec un appareil d'affichage qui utilise un entrelacement à la façon associée avec le standard vidéo NTSC (National TelevisionSystem Commitee), tel que le standard de télévision aux ETATS-UNIS D'AMERIQUE. Ainsi, un-moniteur à faible résolution qui est utilisé avec le système de la présente invention peut utiliser un entrelacement conforme au standard NTSC. Si cela est le cas toutes les lignes de l'image à faible résolution sont calculées comme décrit ci-dessus mais des lignes alternatives de l'image à faible résolution sont simplement éliminées en ne les appliquant pas séquentiellement au registre à décalage à double horloge (en ne permettant pas au signal d'horloge d'entrée d'atteindre le noeud 237 comme illustré sur les figures 7 et 8). De plus, afin d'éliminer la ligne de faible résolution, le signal de remise 2 618 23 à zéro des registres à décalage à double horloge doit être appliqué pour tout autre ligne. C'est-à-dire que pour un affichage entrelacé à faible résolution, le signal de remise à zéro du registre d'entrée à double horloge et le signal de validation du registre d'entrée à double horloge sont délivrés uniquement pour tout autre ligne de sorte que les lignes alternatives de sortie de l'image à faible résolution soient éliminées. Un autre mode de réalisation de la présente invention est illustré sur la figure 4 et sur les figures associées 5 et 6. Dans ce mode de réalisation conforme à la présente invention un groupe 2 x 2 de pixels prélevé dans l'image de résolution élevée-est converti en un pixel unique en vue de l'affichage d'une image à faible résolution. Le groupe 2 x 2 de pixels est converti par le système illustré sur la figure 4 en un pixel unique en vue d'un affichage. Aucun chevauchement n'est utilisé dans l'exemple du système 2 x 2. La sortie de ce système peut être ensuite arrangée dans une mémoire ROM 80 de correction gamma de format 256 x 8 et la sortie est fournie, par l'intermédiaire de circuits de traitement vidéo connus, par exemple un convertisseur numérique/analogique, à un appareil d'affichage de résolution inférieure. Le système de la figure 4 comprend trois sections: une section d'entrée, une section d'établissement de moyennes et une section de sortie. Le système de la figure 4 traite les valeurs numériques de pixels de l'image de résolution élevée pour produire une moyenne simple qui n'est pas pondérée. Dans la mesure o 4 pixels sont pris en compte lors de l'établissement, par moyenne, d'un pixel unique, dans l'image de faible résolution, le résultat de la somme d'un groupe de 2 x 2 pixels est divisé par 4 en accord avec les principes généraux de l'invention. Dans la section d'entrée, comme illustré sur la figure 4, deux verrous d'entrée de 5 pixels, (les verrous d'entrée A et B, collectent un nombre uniforme (10) de pixels à partir du bus d'entrée 56 à 5 pixels. Cette section d'entrée comprend également une paire de registres à décalage d'entrée à 5 étages et 8 bits (c'est-à-dire les registres à décalage 58 et 59). On comprendra que la section d'entrée des moyens 2 6 1 8 2 3 6 d'établissement de moyennes de pixels représentés sur la figure 4 est sensiblement similaire à la section d'entrée des moyens d'établissement de moyennes de pixels représentés sur les figures 3 et 10. Ainsi, les verrous d'entrée 54 et 55 de la figure 4 peuvent être réalisés comme illustré sur la figure 10. Le registre à décalage 58 comprend 5 registres qui sont les registres 58a, 58b, 58c, 58d et 58e. Le registre à décalage 59 comprend les registres 59a, 59b, 59c, 59d et 59e. Les détails du registre 59d sont illustrés sur la figure 4a. Tous les registres du registre à décalage 58 et 59, à l'exception des éléments de registre 58e et 59e peuvent être réalisés comme illustré pour le registre 59d sur la figure 4a. Les éléments de registre 58e et 59e peuvent être réalisés comme illustré sur la figure 10 pour le registre 214b. Comme cela est le cas pour la section d'entrée illustrée sur la figure 10, la section d'entrée des moyens d'établissement de moyennes de pixels représentés sur la figure 4 est contrôlée par 4 signaux de contrôle qui correspondent à l'horloge d'entrée (ICK) aux deux signaux de contrôle de verrous (ILA et ILB) utilisée pour les verrous d'entrée 54 et 55 et au signal de validation de chargement de registre à décalage d'entrée qui est couplé à la ligne de sélection des multiplexeurs contenus dans chacun des éléments de registre des registres à décalage 58 et 59. Ces signaux de contrôle sont représentés à titre d'exemple seulement sur la figure 13. Dans la section d'établissement de moyennes des moyens établissant la moyenne de 2 x 2 pixels, illustrée sur la figure 4, un additionneur 60 à 9 bits et 3 entrées, un diviseur 62 et une paire de tampons de lignes de balayage 69 et 70 de format 640 x 9 sont combinés pour réaliser la moyenne de paire de lignes de balayage d'entrée à résolution élevée. La figure 5 montre une première ligne de balayage d'entrée prélevée dans l'image de résolution élevée et la figure 6 montre une seconde ligne de balayage d'entrée prélevée dans l'image de résolution élevée. Immédiatement en dessous de chacune de ces lignes, dans le figures respectives 5 et 6 on a illustré une ligne représentant les valeurs de sommation de pixels en cours, basées sur les lignes respectives de résolution élevée, calculées par les moyens d'établissement de moyennes de pixels représentés sur la figure 4. Dans la section de sortie, un multiplexeur 71, qui est un multiplexeur de format 2/1, sélectionne l'un ou l'autre des tampons de lignes 69 et 70 pour délivrer un signal à l'appareil d'affichage de faible résolution. On comprendra qu'une division par deux peut être opérée sur la ligne 73 pour prendre en compte seulement les 8 bits les plus significatifs de l'entrée sélectionnée. La division par 2 combinée avec la division par 2 opérée au cours de la seconde passe, qui est accomplie par le diviseur 62, produit la moyenne simple, nonrr pondérée, de 2 x 2 pixels de l'image de résolution élevée. Les tampons de ligne 69 et 70 sont commandés alternativement par le multiplexeur 71 et 72 de sorte que lorsque l'un des tampons de ligne sert de moyens de mémoire de résultat intermédiaire, l'autre tampon de ligne délivre un signal de sortie, selon le régime d'horloge de sortie (qui possède une fréquence égale à la moité de la fréquence de l'horloge d'entrée, lorsque les images de résolution élevée et de faible résolution sont toute les deux non entrelacées). Ainsi, tandis que deux lignes sont en train d'être traitées par, par exemple, le tampon de ligne 69, la ligne de faible résolution précédente est délivrée par l'autre tampon de ligne 70 au régime d'horloge de sortie (OCK). On comprendra que deux passes sont nécessaires pour que le tampon de ligne, qui est utilisé comme source de signal de sortie, délivre les données, dans la mesure o l'horloge de sortie possède une fréquence égale à la moitié de l'horloge d'entrée. Le processus des moyens d'établissement de moyennes de pixels représentés sur la figure 4 va être décrit en référence aux figures 4 et 16. La figure 16 représente la séquence de traitement utilisée par un système à état fini qui fournit les signaux de contrôle aux moyens d'établissement de moyennes de pixels représentés sur la figure 4. Le processus d'établissement de moyennes commence par une étape au cours de laquelle le système a état fini est en attente d'un signal de balayage vertical. Comme décrit ci-dessus le système à état fini peut 26 1 8236 être formé d'un circuit logique programmable PLA tel qu'illustré sur la figure 15. Le système à état fini possède des registres de condition et des registres d'état, ainsi que des sorties qui délivrent l'étape suivante et le signaux de contrôle utilisés pour contrôler les moyens d'établissement de moyennes de pixels représentés sur la figure 4. Le système d'état est à l'étape 401 (figure 16) lorsqu'il attend qu'un signal de balayage vertical (VSCAN) soit appliqué. Le système a état fini continu un recyclage sur l'étape 401, pour chaque impulsion d'horloge d'entrée, jusqu'à l'application du signal de balayage vertical. Lorsque le signal de balayage vertical est appliqué, un nouvel écran est balayé et la machine à état fini passe de l'étape 401 à l'étape 402 (c'est-à- dire qu'il détermine que la nouvelle étape correspond à l'étape 402). Au cours de l'étape 402, le tampon de ligne 69 est remis à zéro par l'application d'un signal de remise à zéro sur la ligne 423 qui est reliée aux entrées de remise à zéro de chacun des éléments de registre du tampon de ligne 69. Les tampons de ligne 69 et 70 sont formés de préférence de registre à décalage possédant 640 étages (éléments de registre) capables de maintenir 9 bits. A la suite de l'étape 402, lors de l'impulsion d'horloge d'entrée suivante, le système à été fini passe à l'étape 403 au cours de laquelle il attend l'initialisation d'un balayage horizontal, qui est visualisée par l'application du signal de balayage horizontal (HSCAN). Lorsque le signal HSCAN est appliqué, le système à état fini passe de l'étape 403 à l'étape 404, au cours de laquelle il applique les signaux de contrôle permettant l'introduction de la ligne de balayage qui correspond à la première passe. Au cours de la première passe, le tampon de ligne 69 sert de tampon "d'entrée" en ce sens qu'il sert à mémoriser les résultats intermédiaires, et les résultats finaux de la ligne à faible résolution, en cours de traitement. Simultanément, le tampon de ligne 70 est sélectionné par le multiplexeur 71 pour délivrer un signal de sortie. La ligne de sélection 436 qui est couplée au multiplexeur 71 sélectionne entre les sorties du tampon de ligne 69 et du tampon de ligne 70 pour délivrer un signal de sortie. Ainsi, au cours de l'étape 404, le multiplexeur 71 sélectionne le tampon de ligne 70 de telle sorte qu'à chaque impulsion d'horloge de sortie, les valeurs de pixels de faible résolution quittent le tampon de ligne 70, passent par le multiplexeur 71, sont divisées par 2 sur la ligne 73 et sont ensuite corrigées dans la mémoire ROM 80 de correction gamma. Simultanément (à l'étape 404) le multiplexeur 65 prépare le tampon de ligne 70 en introduisant des niveaux logiques zéros, par l'intermédiaire de la ligne 430, dans le tampon de ligne 70. Les niveaux logiques zéros sont utilisés au cours de la première passe suivante, lorsque le tampon de ligne 70 est utilisé en tant que moyen de mémorisation de résultats intermédiaires. Les niveaux logiques zéros sont nécessaires au cours de la première passe de sorte que l'entrée de 9 bits de l'additionneur 60 reçoit des niveaux logiques zéros au cours de la première passe. Le tableau suivant représente l'état des différents signaux de contrôle au cours de chacune des étapes représentées sur la figure 16. On comprendra que le système à état fini, dans ce mode de réalisation, opère comme décrit précédemment en regard de la figure 15. Ainsi, à chaque impulsion du signal d'horloge d'entrée, le système à été fini examine les entrées de condition et le registre d'état pour déterminer quelle est l'étape suivante, et sur la base de l'étape suivante délivre les différents signaux de contrôle comme illustré dans le tableau I ci-après. 2618 2 3 6 TABLEAU 1 Etape Etat des signaux de.contrôle 401 Contrôle LB (426) non appliqué remise à zéro (423) non appliqué MUX 64 (ligne 420) - MUX 65 (ligne 421) - MUX 71 (sélection 436) - sans MUX 72 (sélection 435) - MUX 424 (sélection 425 - importance MUX 433 (sélection 434) - Contrôle de diviseur (422) - 402 Remise à zéro (423) - appliqué Contrôle LB (426) non appliqué Tous les autres - sans importance 403 Contrôle LB (426) - non appliqué Remise à zéro (423) - non appliqué tous les autres - sans importance 404 Contrôle LB (426) - appliqué Remise à zéro (423) - non appliqué MUX 64 (ligne 420) - sortie diviseur 62 MUX 65 (ligne 421) - niveaux 'O' (sur ligne 430) MUX 71 (ligne 436) - tampon de ligne 70 MUX 72 (ligne 435) - tampon de ligne 69 MUX 424 (sélection 425) - ICK sélectionné MUX 433 (sélection 434) - OCK sélectionné Contrôle de diviseur (422) - division par I 405 Contrôle LB (426) - non appliqué Remise à zéro (423) - non appliqué Tous les autres sans importance 406 Contrôle LB (426) - appliqué Remise à zéro - non appliqué MUX 64 (ligne 420) - sortie diviseur 62 MUX 65 (ligne 421) niveaux 'O' (sur ligne 430) MUX 71 (ligne 436) - tampon de ligne 70 MUX 72 (ligne 435) - tampon de ligne 69 MUX 424 (sélection 425) - ICK sélectionné MUX 433 (sélection 434) - OCK sélectionné Contrôle de diviseur (422) division par 2 407 Contrôle LB (426) - non appliqué Remise à zéro - non appliqué Tous les autres - sans importance 408 Contrôle LB (426) appliqué Remise à zéro (423) - non appliqué MUX 64 (ligne 420) - niveaux 'O' sur ligne 429 MUX 65 (ligne 421) - sortie diviseur 62 MUX 71 (ligne 436) - tampon de ligne 69 MUX 72 (ligne 435) - tampon de ligne 70 MUX 424 (sélection 425) - OCK sélectionné MUX 433 (sélection 424) ICK sélectionné Contrôle de diviseur (422) - division par 1 409 Contrôle LB (426) - non appliqué Remise à zéro (423) - non appliqué Tous les autres - sans importance 261 8 2 3 6 410 Contrôle LB (426) - appliqué Remise à zéro (423) - non appliqué - MUX 64 (ligne 420) - niveaux 'O' sur ligne 429 MIUX 65 (ligne 421) - sortie diviseur 62 MUX 71 (ligne 436) - tampon de ligne 69 MUX 72 (ligne 435) tampon de ligne 70 MUX 424 (sélection 425) - OCK sélectionné MUX 433 (sélection 424) ICK sélectionné Contrôle de diviseur (422) - division par 2 l0 411 Contrôle LB (426) - non appliqué Remise à zéro (423) - non appliqué Tous les autres - sans importance. Lorsque la première ligne de balayage est introduite au cours de l'étape 404, qui correspond à une première passe, des pairs de pixels adjacents prélevés dans la ligne de balayage de résolution élevée sont additionnés et mémorisés dans le tampon 69. Ainsi, des sommations sont introduites dans le tampon de ligne 69; de plusau cours de la première passe, les niveaux logiques zéros provenant de l'opération de remise à zéro de l'étape 402 quittent le tampon de ligne 69 et entrent dans l'additionneur 60 à trois entrées par l'intermédiaire du multiplexeur 72 qui a été rendu conducteur par l'intermédiaire de la ligne de sélection 435 pour acheminer la sortie du tampon 69 à nouveau sur l'additionneur 60. Du fait que le tampon de ligne 69 sert de mécanisme de stockage de résultat intermédiaire, le multiplexeur 424 fournit l'horloge d'entrée, lors de la première passe, à l'entrée d'horloge des éléments de registre du tampon de ligne 69. De ce fait, au cours de l'étape 404, la sortie du multiplexeur 424 fournit le signal d'horloge d'entrée par l'intermédiaire de la porte ET 427. Le signal d'horloge d'entrée apparaît du fait que le signal de contrôle de tampon de ligne "LBCONTROL" a été appliqué sur la ligne 426 permettant ainsi aux deux signaux d'horloge d'apparaître sur le multiplexeur 424. La porte ET 428 opère une fonction similaire à la porte ET 427. Ainsi, le multiplexeur 424 sélectionne l'un ou l'autre des signaux d'horloge de sortie et d'entrée lorsque ces signaux peuvent atteindre le multiplexeur 424 grâce au signal LBCONTROL (lorsque celui-ci est appliqué). On comprendra que le multiplexeur 433 réalise une fonction similaire permettant à l'entrée d'horloge du tampon de ligne 70 de recevoir soit l'horloge d'entrée, soit l'horloge de sortie, en fonction de l'état de la ligne de sélection 434, qui sélectionne les entrées du multiplexeur 433. Le signal de contrôle du tampon de ligne "LBCONTROL" appliqué sur la ligne 426 contrôle si les deux signaux d'horloge sont dirigés ou non sur le multiplexeur 433. Lorsque le signal LBCONTROL est appliqué sur la ligne 426, la porte ET 431 et la porte ET 432 permettent aux deux signaux d'horloge d'apparaître sur les entrées du multiplexeur 433. Le signal de contrôle de tampon de ligne 426 a le même effet sur les portes ET 427 et 428. Ainsi, lorsque le signal LBCONTROL n'est pas appliqué sur la ligne 426, les signaux d'horloge d'entrée et de sortie n'apparaissent pas sur les entrées du multiplexeur 424 et de façon similaire n'apparaissent pas sur les entrées du multiplexeur 433. A la fin de la première passe qui intervient au cours de l'étape 404, le tampon de ligne 69 est rempli complètement par 640 sommations qui constituent les valeurs de première passe représentées, par exemple, sur la figure 5 (seconde partie). Simultanément, le-tampon de ligne 70 opère un décalage de 320 niveaux "O" dans le tampon de ligne et évacue par décalage 320 valeurs de la ligne de balayage de faible résolution antérieure. Les valeurs de première passe ne sont pas affectées par le diviseur 62 puisque ce diviseur divise par I lors de la mise en oeuvre de la première passe. Le diviseur 62 est sous le contrôle du signal de contrôle de diviseur apparaissant sur la ligne 422. A la fin de la première passe, le signal de balayage horizontal n'est plus appliqué, de sorte que le système d'état fini passe de l'étape 404 à l'étape 405 au cours de laquelle il attend l'apparition d'un balayage horizontal suivant. Le système a état fini opère un recyclage pendant différents signaux d'horloge d'entrée jusqu'à l'application du signal de balayage horizontal suivant qui indique le début de la ligne de balayage horizontal consécutive. Lorsque cela intervient, le système a état fini passe de l'étape 405 à l'étape 406 qui correspond à une seconde passe. Lorsque la seconde ligne de balayage à résolution élevée est introduite au cours de cette seconde passe, des pixels adjacents sont à nouveau additionnés mais cette fois les valeurs de somme de pixels de la première passe, provenant du tampon de ligne 69, sont également additionnées, par l'intermédiaire de l'acheminent opéré par le multiplexeur 72 qui est sélectionné, grâce à la ligne de sélection 435, pour délivrer les valeurs présentes à- la sortie du tampon de ligne 69 à l'additionneur 60. De plus, au cours de cette seconde passe le multiplexeur 64 est également sélectionné pour transmettre le résultat du diviseur 62 au tampon de ligne 69 (le multiplexeur 64 est contrôlé par la ligne de sélection 420 comme représenté par le tableau 1). Au cours de la seconde passe le diviseur 62 divise par 2. Cette division par 2 et la division ultérieure sur la ligne 73 (à la sortie du multiplexeur 71), entraînent une division par 4 de la sommation des 4 valeurs de pixels, pour produire ainsi une moyenne simple, non pondérée, de 4 pixels. Le résultat à 10 bits provenant de l'additionneur 60, obtenu au cours de la seconde passe, peut être divisé par 2 en décalant le point binaire- décimal dans le diviseur 62 comme cela est bien connu de l'homme de l'art. A la fin de cette seconde passe, le tampon de ligne 69 est rempli complètement avec les valeurs de pixels de l'image de faible résolution. Simultanément le tampon de ligne 70 a été rempli par des niveaux logiques zéros par l'intermédiaire de la ligne 430 qui est appliquée au multiplexeur 65. Ainsi, le tampon de ligne 70 est prêt pour travailler en alternance avec le tampon de ligne 69, lors de l'initiali- sation de la passe suivante. Lorsque la ligne de balayage horizontal 26 1 8 2 3 6 51- s'achève, le signal de balayage horizontal n'est plus appliqué et le système à état fini passe de l'étape 406 à l'étape 407 au cours de laquelle il attend l'application du signal de balayage horizontal suivant (HSCAN). Lorsque ce signal est appliqué, indiquant le début de la ligne de balayage suivante, le système à état fini passe de l'étape 407 à l'étape 408 qui correspond à la première passe suivante. Au cours de cette première passe et de la passe suivante, le tampon de ligne 69 délivre en sortie la ligne moyennée de faible résolution et le tampon de ligne 70 sert à mémoriser les résultats intermédiaires et les résultats finaux qui sont calculés au cours des étapes 408 et 410. On comprendra que les tampons de ligne 69 et 70 inversent leur rôle au cours du fonctionnement des moyens d'établissement de moyennes de pixels représentés sur la figure 4. Plus spécifiquement, au cours de l'étape 408, le multiplexeur 71 choisit le tampon de ligne 69 pour délivrer des signaux à l'appareil d'affichage de faible résolution. Le multiplexeur 72 choisit de tampon de ligne 70 pour opérer une recirculation de données sur l'additionneur 60. Le multiplexeur 424 sélectionne (lorsque le signal LBCONTROL est appliqué), le signal d'horloge de sortie pour cadencer le tampon de ligne 69. Le tampon de ligne 70 est alors sous contrôle de l'horloge d'entrée du fait que le multiplexeur 433 sélectionne cette horloge d'entrée (par l'intermédiaire de la porte ET 431). Le multiplexeur 65 provoque l'application du signal de sortie du diviseur 62 sur le tampon de ligne 70. Le multiplexeur 64 introduit des niveaux logiques zéros par l'intermédiaire de la ligne 429, dans le tampon de ligne 69, au régime de l'horloge de sortie. A la fin de cette première passe (étape 408) le tampon de ligne 70 est rempli complètement par les valeurs de première passe. Simultanément, le tampon de ligne 69 possède 320 niveaux logiques zéros remplissant la première moitié de ce tampon de ligne et possède 320 valeurs de pixels de faible résolution remplissant la dernière moitié de ce tampon. De plus, à la fin de l'étape 408, le signal de balayage horizontal n'est plus appliqué, de sorte que le système à état fini passe 2618 2 3 6 de l'étape 40S à l'étape 409 au cours de laquelle il attend le balayage horizontal suivant. Au début du balayage horizontal suivant, visualisé par l'application du signal HSCAN, la machine à état fini passe de l'étape 409 à l'étape 410. Au cours de l'étape 410, le tampon de ligne 69 est vidé complètement des valeurs de pixels de faible résolution et est rempli par des niveaux logiques zéros en vue du traitement de la ligne suivante. De plus, au cours de l'étape 410, le tampon de ligne 70 opère une réapplication des valeurs de première passe (obtenues à l'étape 408) sur l'additionneur 60 et simultanément reçoit les nouvelles valeurs de faible résolution par l'intermédiaire du multiplexeur 65. A la fin de l'étape 410, visualisée par la fin de l'application du signal HSCAN, le système à état fini passe de l'étape 410 à l'étape 411 au cours de laquelle il recherche la fin du balayage vertical. Si le signal de balayage vertical est toujours appliqué, indiquant que le balayage vertical se poursuit, le système à état fini passe de l'étape 411 à l'étape 403. Si au contraire, le signal VSCAN n'est plus appliqué, le système a état fini passe de l'étape 411 au début de l'étape 401. La fin du signal de balayage vertical indique qu'un retour à l'origine en direction verticale est en cours, au cours duquel le ou les faisceau(x) d'électrons est (sont) déplacé(s) du bas de l'écran vers le haut. Bien entendu la présente invention n'a été décrite qu'en référence à des modes de réalisation donnés à titre d'exemples non limitatifs. Elle s'étend à toute variante conforme à son esprit. 2 6 1 8 2 3 6 R E V E N D I C A T I O N S 1. Système pour convertir une image de résolution supérieure pour un écran de calculateur, en une image de résolution inférieure en vue d'un affichage sur un appareil d'affichage de résolution inférieure, caractérisé par le fait que le système comprend des moyens d'établissement de moyennes de pixels (1, 2, 3, 4, 5, 6) pour convertir un groupe n x n de pixels prélevé dans l'image de résolution supérieure en un pixel de l'image de résolution inférieure, les moyens d'établissement de moyennes de pixels (1, 2, 3, 4, 5, 6) possédant une entrée connectée pour recevoir l'image de résolution supérieure, et les moyens d'établis- sement de moyennes de pixels (1, 2, 3, 4, 5, 6) calculant une moyenne pondérée des pixels dans le groupe n x n de pixels et délivrant la moyenne pondérée en vue d'un affichage sur un appareil d'affichage de résolution inférieure. 2. Système pour convertir une image de résolution élevée pour un écran de calculateur, en une image de résolution inférieure en vue d'un affichage sur un appareil d'affichage de résolution inférieure, caractérisé par le fait que le système comprend des moyens d'établis- sement de moyennes de pixels (1, 2, 3, 4, 5, 6) pour convertir un groupe n x n de pixels de l'image de résolution élevée en un pixel de l'image de résolution inférieure, les moyens d'établissement de moyennes.de pixels possédant une entrée connectée pour recevoir l'image de résolution élevée, le groupe n x n de pixels comprenant n pixels dans une première rangée incluant des pixels Pl. P2"' Pn, n pixels dans une seconde rangée incluant des pixels Pn+l' Pn+2...' Pn+ne les groupes n x n de pixels comprenant n rangées de pixels, dans lesquels un pixel Pi représente la valeur du ième pixel dans le groupe n x n de pixels o i peut être toute valeur entière comprise entre 1 et n2, chaque pixel du groupe n x n de pixels possédant un facteur de pondération tel que le pixel Pi est multiplié par un facteur de pondération Wi pour générer le produit WiPi, de sorte que les moyens d'établissement de moyennes de pixels calculent l'expression iINe ) Wi P i=1 i- N2 57 w. ii1 pour générer la valeur du pixel dans l'image de résolution inférieure, les moyens d'établissement de moyennes de pixels (1, 2, 3, 4, 5, 6), possédant une sortie connectée pour fournir cette valeur à l'appareil d'affichage de résolution inférieure en vue de l'affichage de l'image de résolution inférieure. 3. Un système pour convertir une image de résolution élevée pour un écran de calculateur, en une image de résolution inférieure, en vue d'un affichage sur un appareil d'affichage de résolution inférieure, caractérisé par le fait qu'il comprend des moyens d'établissement de moyennes de pixels pour convertir un groupe 3 x 3 de pixels prélevé dans une image de résolution élevée en un pixel de l'image de résolution inférieure, les moyens d'établissement de moyennes de pixels possédant une entrée connectée pour recevoir les valeurs numériques de l'image de résolution élevée, le groupe 3 x 3 de pixels comprenant 3 pixels dans une première rangée incluant des pixels Pl' P2 et P3, 3 pixels dans une seconde rangée incluant des pixels P4, P5 et P6, 3 pixels dans une troisième rangée incluant des pixels P7, P8, P9, dans lesquels un pixel Pi représente la valeur du ième pixel dans le groupe 3 x 3 de pixels, chaque pixel dans le groupe 3 x 3 de pixels possédant un facteur de pondération tel que le pixel Pi est multiplié par un facteur de pondération Wi pour générer le produit WiPi, de sorte que les moyens d'établissement de moyennes de pixels calculent l'expression i-9 37 W pi i i iI1 i'9 Z w 26 1 8 2 3 6 pour générer la valeur du pixel dans l'image de résolution inférieure, les moyens d'établissement de moyennes de pixels (1, 2, 3, 4, 5, 6) possédant une sortie connectée pour fournir cette valeur à l'appareil d'affichage de résolution inférieure en vue de l'affichage de l'image de résolution inférieure. 4. Système selon la revendication 2 dans lequel chaque groupe N x N de pixels chevauche d'une colonne le groupe N x N suivant de pixels situé immédiatement à droite du groupe N x N de pixels cité en premier lieu, et chaque groupe N x N de pixels chevauche d'une rangée le groupe N x N suivant de pixels situé immédiatement en dessous du groupe n x N de pixels considéré en premier. 5. Système selon la revendication 4, caractérisé par le fait que l'expression: 2 1- N >7 W i-i est égale à 16, N = 3 et le système convertit l'image de résolution élevée en une image de résolution inférieure tandis que sensiblement simulta- nément l'image de résolution élevée est visualisée. 6. Système selon la revendication 2, caractérisé par le fait qu'il est prévu 3 moyens d'établissement de moyennes de pixels, à raison de l'un de ces moyens pour chacune des trois composantes de couleur, dans un système trichrome RVB de calculateur. 7. Système selon la revendication 3, caractérisé par le fait que les moyens d'établissement de moyennes de pixels additionnent (1) des valeurs d'un première ligne de balayage mémorisent ces valeurs dans un registre à décalage de résultat intermédiaire (5), opèrent un rebouclage de la sortie du registre à décalage de résultat intermédiaire (5) pour additionner (3) les valeurs ainsi stockées aux sommations de trois pixels obtenues sur la seconde ligne de balayage, et mémorisent le résultat ainsi obtenu dans le registre à décalage de résultat inter- médiaire (5) de sorte que ce résultat puisse être additionné (3) ultérieurement aux sommations de trois pixels obtenues sur la troisième ligne de balayage. 8. Système selon la revendication 7, caractérisé par le fait que l'image de résolution supérieure comprend 1280 colonnes de pixels et 960 lignes de balayage tandis que l'image de résolution inférieure comprend 640 colonnes de pixels et 480 lignes de balayage. 9. Système selon la revendication 3, caractérisé par le fait que les moyens d'établissement de moyennes de pixels comprennent un premier étage additionneur (1) à trois entrées qui additionnent les trois signaux appliqués à ces entrées correspondant à trois pixels consécutifs de l'image de résolution élevée, la sortie de l'additionneur (1) étant connectée à un multiplicateur (2) dont la sortie est reliée à un second additionneur (3) qui calcule l'expression: 1 -9 I P T i i-.1 10. Système pour convertir une image de résolution supérieure pour un affichage sur un écran de calculateur, en une image de résolution inférieure, en vue d'un affichage sur un appareil d'affichage de résolution inférieure, caractérisé par le fait qu'il comprend des moyens d'établissement de moyennes de pixels (1, 2, 3, 4, 5, 6) pour convertir un groupe n x n de pixels prélevé dans l'image de résolution supérieure en un pixel de l'image de résolution inférieure, les moyens d'établissement de moyennes de pixels possédant une entrée connectée pour recevoir l'image de résolution supérieure, les moyens d'établissement de moyennes de pixels calculant une moyenne pondérée des pixels dans le groupe n x n de pixels et délivrant en sortie la moyenne pondérée en vue d'un affichage sur l'appareil d'affichage de résolution inférieure, dans lequel la délivrance de la moyenne pondérée est réalisée sensiblement simultanément à l'affichage de l'image de résolution supérieure sur un écran de calculateur de sorte que l'image de résolution peut être observée sensiblement simultanément à l'image de résolution inférieure.