Brevet FR2611301A1 — publié le 19880826

MEMOIRE INTEGREE AVEC REDONDANCE DE COLONNES DE DONNEES La présente invention concerne les mémoires réalisées en circuit-intégré. Elle concerne aussi bien les mémoires vives (RAM) que les mémoires mortes (ROM, EPROM, EEPROM). Plus les mémoires ont une grande capacité de stockage d'information et plus la technologie d'intégration est fine, plus ces mémoires sont sujettes à des défauts de fabrication. Il est très difficile aujourd'hui d'avoir un bon rendement de fabrication pour des mémoires de 1 mégabit intégrées sur une surface de silicium de moins d'un cm2. Un seul défaut dans une mémoire de 1 million de cellules entraîne la mise au rebut de l'ensemble de la mémoire. Or la tendance de l'industrie est à l'augmentation toujours accrue de la capacité de stockage et à la minlaturisaton toujours plus poussée. Pour augmenter le rendement global de fabrication, une solution est d'utiliser des réseaux de mémoire redondants, c'est-à-dire comportant plus d'éléments mémoire qu'il n'est strictement nécessaire; au cas où un ou plusieurs éléments de mémoire seraient défectueux (ce que l'on détecte lors du test des tranches de circuit-intégré), on les remplace par des éléments redondants de sorte que la mémoire paraît intégralement bonne et n'est pas mise au rebut. On récupère ainsi des mémoires comportant un nombre limité de défauts. Les défauts peuvent concerner: - des cellules de mémoire isolées (par exemple des défauts dans l'oxyde de grille d'un transistor de la cellule), - des rangées adjacentes de cellules (par exemple un court-circuit entre deux rangées par des filaments résiduels de silicium polycristallin mal gravé), - plusieurs rangées de cellules (par exemple par suite d'un mauvais contact à l'intérieur d'un décodeur servant å désigner tout un groupe de rangées), - deux colonnes (par exemple par suite d'un court-circuit par un pont d'aluminium qui relie anormalement deux lignes d'aluminium correspondant à deux colonnes adjacentes), - etc. Selon les types de défauts qui apparaissent le plus fréquemment, il faut choisir des éléments de redondance appropriés et connecter ces éléments en remplacement des éléments défectueux d'une manière telle que l'utilisateur de la mémoire n'ait aucune contrainte particulière due å ce remplacement: on dit que le remplacement doit être transparent pour l'utilisateur qui nta accès qu'aux bornes extérieures du circuit-intégré. Les éléments de redondance seront le plus généralement, pour des mémoires de capacité importante (plusieurs centaines de milliers de bit et au delà), des rangées entières de cellules plutôt que des cellules individuelles. Ce sont en effet les rangées qui sont les plus faciles à remplacer compte-tenu des contraintes d'encombrement de la circuiterie qu'il est nécessaire de rajouter pour que le remplacement soit transparent pour l'utilisateur. Mais certains défauts comme les court-circuits par ponts d'aluminium entre deux colonnes ne peuvent être réparés que par le remplacement de ces colonnes par d'autres colonnes. Dans tout ce qui suit on distinguera d'une part les rangées de cellules et d'autre part les colonnes de cellules selon la distinction habituelle: une mémoire est organisée en matrice de rangées et de colonnes d'éléments et c'est sur une colonne qu'on lit le contenu d'une cellule qui est au croisement entre cette colonne et une rangée désignée par une adresse de rangée déterminée. Le remplacement d'une colonne défectueuse par une colonne redondante s'avère plus difficile que le remplacement d'une rangée par une autre lorsque la mémoire est organisée en mots de plusieurs bits. Ainsi, dans une architecture de mémoire possible, on peut prévoir qu'il y a 1024 rangées de cellules et 1024 colonnes réparties en 16 groupes de 64 colonnes; l'application d'une adresse d'entrée désigne d'une part une rangée déterminée parmi 1024 et d'autre part une colonne parmi 64 dans chacun des groupes, donc 16 colonnes à la fois (et non pas une seule colonne parmi 1024). L'information de sortie de la mémoire pour cette adresse d'entrée est un mot de 16 bits qui se présente sur 16 plots de sortie de la mémoire. Le remplacement d'une colonne défectueuse peut se faire en aiguillant une colonne redondante à la place de cette colonne défectueuse. Cela s'avère en pratique très difficile à réaliser car il faut rajouter une circuiterie très encombrante pour - mémoriser l'adresse précise de la colonne défectueuse, - désactiver la lecture normale des informations provenant de cette colonne, - prévoir un amplificateur supplémentaire pour lire les informations en provenance d'une colonne redondante, - ramener ces informations vers l'amplificateur de lecture correspondant à la colonne défectueuse, - prévoir une circuiterie non seulement pour la lecture d'informations en provenance de la colonne redondante mais aussi pour l'écriture d'informations dans cette colonne. Une autre solution plus simple pour assurer le remplacement d'une colonne défectueuse consiste à prévoir pour l'ensemble de la mémoire un groupe de seize colonnes redondantes destinées à être substituées globalement à un groupe de seize colonnes qui présente un défaut. Autrement dit, si une adresse de mémoire désigne seize colonnes, et si on détecte un défaut dans l'une de ces seize colonnes, on remplace globalement tout le groupe de seize colonnes désigné par cette adresse. Cette solution est plus simple car le décodage des éléments défectueux est de même nature que le décodage normal des colonnes de la mémoire; la circuiterie rajoutée pour assurer le remplacement d'une manière transparente est relativement limitée. Mais cette solution a deux inconvénients: - si on veut corrrlger un défaut dans une colonne il faut prévoir un groupe de seize colonnes redondantes; si on veut corriger deux défauts, il faut deux fois seize colonnes, etc. L'encombrement qui en résulte est très important. - un groupe de seize colonnes représente 16000 cellules de mémoire, ce qui est considérable; le risque de défauts dans ces cellules n'est pas du tout négligeable S'il y a un défaut dans une colonne redondante, l'utilisation de la redondance n aura servi a rien. Un but de la présente invention est de proposer une mémoire comportant des circuits de redondance qui évitent autant que possible les inconvénients des circuits de redondance proposés jusqu'8 maintenant. L'invention s'applique à des mémoires comportant un réseau de cellules de mémoire organisées en y rangées et k groupes de colonnes, chaque groupe correspondant à un plot d'entrée-sortie respectif parmi k plots, une colonne de chaque groupe pouvant être reliée au plot correspondant à ce groupe par sélection d'une adresse de colonne commune à tous les groupes, k et p étant différents de 1, la mémoire comportant en outre des colonnes redondantes pour remplacer des colonnes défectueuses, des éléments de mémorisation d'adresse de colonne aptes à mémoriser l'adresse des colonnes défectueuses et un circuit logique de sélection de colonne redondante couplé aux éléments de mémorisation d'adresse de colonne pour sélectionner une colonne redondante lorsqu'une adresse de colonne défectueuse est appliquée à la mémoire. Selon l'invention, - les k plots sont répartis en m ensembles de r plots, m et r différents de 1, et à chaque ensemble est associé au moins une colonne redondante, - des éléments de mémorisation d'une position de plot sont prévus pour mémoriser une position du plot correspondant au groupe de colonnes dans lequel se situe une colonne défectueuse, la position mémorisée étant une position j parmi r positions possibles de l'ensemble de plots dans lequel se situe le plot considéré, - un circuit d'aiguillage est prévu et est couplé aux éléments de mémorisation de position de plot, ce circuit étant apte à:: * autoriser ou inhiber la transmission entre les plots de même position; de tous les ensembles de plot et les colonnes redondantes respectives associées à chaque ensemble, * corrélativement inhiber ou autoriser la transmission d'informations entre les plots de position j de tous les ensembles et les groupes de colonnes correspondant à ces plots, l'autorisation et l'inhibition corrélative étant commandée en fonction de l'information mémorisée par les éléments de mémorisation de position de plot. Ainsi, si la colonne défectueuse est une colonne d'adresse ème A, située dans le n groupe de colonnes, ce groupe correspondant au jème plot du xième ensemble de plots, alors, non seulement on remplace cette colonne défectueuse par une colonne redondante, mais on remplace aussi par d'autres colonnes redondantes les colonnes de même adresse A des groupes qui correspondent au firme plot dans chacun des autres ensembles, même si ces colonnes de même adresse A ne sont pas défectueuses. Les éléments de mémorisation d'adresse de colonne défectueuse sont classiquement des batteries de fusibles: lors du test de la mémoire on repère une adresse de colonne défectueuse et on grille certains fusibles de la batterie, de sorte que l'état des fusibles de la batterie après cette opération représente l'adresse de la colonne défectueuse. Lors du fonctionnement ultérieur, les adresses présentées à l'entrée de la mémoire sont comparées à l'état de la batterie de fusibles; chaque fois que l'adresse de colonne défectueuse se présente, le circuit de redondance agit pour permettre la lecture ou l'écriture d'informationsdans les colonnes redondantes. Mais la liaison effective entre un plot d'entrée-sortie et une colonne redondante ne se fait qu'en fonction de l'état des éléments de mémorisation de position de plot. Les éléments de mémorisation de position de plots sont de préférence aussi constitués par une batterie de fusibles. Lors du test de la mémoire, on détermine à quelle position de plot parmi r correspond le défaut. On grille en conséquence les fusibles de la batterie pour mémoriser cette position. Lors du fonctionnement ultérieur de la mémoire, l'état de la batterie de fusibles est examiné et cet état définit ceux des plots qui doivent être reliés à des colonnes redondantes lorsque la redondance est utilisée. Dans un exemple pratique, pour une mémoire de 1 mégabit agencé en 1024 rangées et 16 groupes de 64 colonnes, on a 10 bits d'adresse de rangée, 6 bits d'adresse de colonne définissant une colonne parmi 64 dans chacun des groupes, et 16 plots d'entrée-sortie sur lesquels apparaît un mot de seize bits lorsqu'on applique à la mémoire une adresse de rangée déterminée (10 bits) et une adresse de colonne déterminée (6 bits). Dans ce cas, à titre d'exemple, on peut prévoir que les plots sont répartis en quatre ensembles de quatre plots (k=4, m=4, r=4). Si on prévoit la possibilité de corriger au maximum un seul défaut de colonne, il y aura alors quatre colonnes redondantes, une colonne étant associée à chaque ensemble de quatre plots; une batterie de six fusibles définira l'adresse (parmi 64) de la colonne défectueuse, et une autre batterie de deux fusibles définira la position (parmi quatre) du plot sur lequel on a repéré une information défectueuse. Si on veut pouvoir corriger deux défauts de colonne, on aura huit colonnes de redondance, deux colonnes étant associées à chaque ensemble de quatre plots; deux batteries de six fusibles chacune définiront les adresses des colonnes défectueuses (chacune parmi 64), et deux batteries de deux fusibles chacune définiront les positions de plot pour chacune des deux informations défectueuses repérées. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence au dessin annexé dans lequel la figure unique représente un schéma de la partie de circuit de redondance spécifique de la présente invention. Pour simplifier la description et la représentation d'une mémoire selon l'invention, on a choisi un exemple de réalisation dans lequel les paramètres k, m, et r définis ci-dessus sont respectivement: k=6 m = 3 fi = 2 La mémoire comporte donc six plots d'entrée-sortie DO, D1, D2, D3, D4, D5 à partir desquels on peut lire et écrire des informations dans la mémoire sous forme de mots de six bits. Les informations sont stockées dans un réseau de cellules organisé en y rangées et k (k=6) groupes de p colonnes. Sur la figure on n ## pas représenté le réseau proprement dit, et en particulier pas les rangées et les décodeurs d'adressage de rangées qui sont classiques. On nta représenté, sous forme symbolique que des groupes de conducteurs de colonne, chaque groupe correspondant à un plot respectif. Les groupes sont désignés par les références GO, G1, G2, G3, G4, G5. De manière classique, un décodeur de colonne DC est prévu; il reçoit une adresse de colonne A et permet de sélectionner une colonne parmi p dans chacun des groupes de p colonnes: les k colonnes d'adresse A sont sélectionnées simultanément par le décodeur DC. Sur la figure on a représenté des conducteurs de sortie respectifs CSO, CS1, CS2, CS3, CS4, CS5 pour chacun des groupes de colonne, ce qui veut dire que l'application d'une adresse A a pour effet de relier à chacun de ces conducteurs de sortie une colonne déterminée du groupe correspondant. Le circuit de redondance selon l'invention comporte deux parties dont une est représentée symboliquement par le bloc CR1. Ce bloc est constitué d'une manière connue et comporte des éléments de mémorisation d'adresses de colonnes défectueuses, c'est-à-dire des batteries de fusibles grillées au moment du test sur tranche de la mémoire. Ce bloc a la fonction suivante: il reçoit l'adresse A et la compare avec l'information mémorisée par les batteries de fusibles. S'il y a coïncidence, il désactive la sortie du décodeur DC et sélectionne à la place des colonnes redondantes. Autrement dit, il interdit la transmission d'une information entre les conducteurs de sortie CSO à CS5 et les colonnes des groupes GO à G5, mais il autorise la transmission d'informations entre les colonnes redondantes, désignées ici par CRa, CRb, CRc, et des conducteurs de sortie respectifs CSa, CSb, CSc de ces colonnes redondantes. Plus précisément, on considèrera d'abord qu'il n'y a qu'une seule possibilité de réparation de colonne défectueuse, et dans ce cas, le bloc CRI comporte une seule batterie de fusibles permettant le repérage de l'adresse de colonne défectueuse; le bloc CR1 sélectionne alors toutes les colonnes redondantes existantes. On notera à ce propos qu'une différence essentielle entre les circuits de redondance classique et la présente invention est le fait qu'il n'y a pas ici autant de colonnes redondantes que de plots d'entrée-sortie, mais cela ne change rien à la constitution classique du circuit CR1 dont la fonction est de désigner toutes les colonnes redondantes. On reviendra plus loin sur le cas où le circuit doit permettre la réparation de plusieurs colonnes défectueuses. Dans l'architecture selon la présente invention, les plots d'entrée-sortie sont répartis en m ensembles de r plots. Ici, DO, D1 forment le premier ensemble. D2, D3 forment le deuxième ensemble. D4, D5 forment le troisième ensemble. A chaque ensemble de plots est associé d'une part un ensemble de r groupes de p colonnes et d'autre part une colonne redondante pouvant remplacer de manière transparente une colonne quelconque de cet ensemble de groupes. Ici, à l'ensemble de plots DO, D1 sont associés d'une part l'ensemble Ea des groupes GO et G1, qui comprennent chacun p colonnes, et d'autre part la colonne de redondance CRa qui peut remplacer l'une quelconque des colonnes des groupes GO et G1. De même, à l'ensemble de plots D2, D3 sont associés d'une part l'ensemble Eb des groupes de colonnes G2 et G3, et d'autre part la colonne redondante CRb. Enfin, à l'ensemble de plots D4, D5 correspondent l'ensemble de groupes G4, G5 et la colonne redondante CRc. Dans chaque ensemble de r plots (r=2) on définit une position de plot parmi r. Ici, il n'y a que deux plots dans chaque ensemble donc seulement deux positions de plot possibles qu'on appellera position pO et position pi. Dans le premier ensemble de deux plots DO, D1, on dira que DO est le plot de position pO et D1 le plot de position pi. Dans le deuxième ensemble on dira que D2 est le plot de position pO et D3 le plot de position pi. Enfin, dans le troisième ensemble, D4 est le plot de position pO et D5 le plot de position pi. Lorsque le test sur tranche est effectué, si on détecte qu'une information anormale apparaît et résulte d'un défaut de colonne qu'on peut réparer par remplacement de cette colonne, non seulement on repère l'adresse A fournie au décodeur de colonne au moment de cete détection d'information anormale, mais on repère aussi le plot sur lequel apparaît un bit anormal. Cependant on ne repère ce plot que par sa "position" dans l'ensemble de r plots. Autrement dit, dans l'exemple représenté, au lieu de repérer qu'un bit anormal est apparu sur le plot D3 par exemple, on se contente de repérer qu'un bit anormal est apparu sur un plot de position pi. Cette information est mémorisée dans des éléments de mémorisation de position de plot appartenant à un circuit logique MPP. Ces éléments consistent en une batterie de fusibles. Il y a autant de fusibles qu'il est nécessaire pour définir une position parmi r. Pour deux positions pO et pi, un fusible est nécessaire. Ce fusible est grillé lors du test sur tranche; l'information qu'il mémorise est exploitée (comme l'information stockée dans les fusibles du circuit CR1) lors de l'utilisation ultérieure de la mémoire. Dans l'exemple représenté, le circuit logique MPP qui contient ce fusible possède deux conducteurs de sortie repérés par les mêmes symboles qui définissent les positions de plot: le conducteur pO présente un état logique 1 si un bit défectueux a été détecté à une position pO et un état 0 dans le cas contraire; le conducteur pi présente un état logique 1 si un bit défectueux a été détecté à une position pi et un état logique 1 dans le cas contraire. Les états logiques 1 n'apparaissent que sous la commande du circuit CRI lorsqu une adresse A de colonne défectueuse a été reconnue par ce circuit CR1; c'est pourquoi une connection VAL a été représentée entre le circuit CRI et le circuit MPP. Les conducteurs pO et pi sont appliqués comme signaux d'entrée à un circuit d'aiguillage qui va maintenant être décrit et qui sert - à autoriser ou inhiber la transmission d'informations entre d'une part les plots de même position j de tous les ensembles de plots et d'autre part la colonne redondante respective associée å chaque ensemble - corrélativement, à inhiber ou à autoriser la transmission d'informations entre les plots de position j de tous les ensembles et les groupes de colonnes correspondant à ces plots. Bien entendu, on aura compris que l'autorisation ou l'inhibition se fait en fonction de l'état des conducteurs pO et pi. Ce circuit d'aiguillage est en réalité décomposé en sous-circuits d'aiguillage tous identiques et correspondant chacun à un ensemble respectif de r plots. Un seul de ces sous-circuits sera décrit, celui qui correspond à l'ensemble de plots DO, D1. Ce sous-circuit comprend des portes logiques, des transistors, et des amplificateurs. Tout d'abord, à chaque groupe de p colonnes est associé classiquement un amplificateur de lecture des informations délivrées par ce groupe de colonnes; ainsi, un amplificateur de lecture ALO aynt son entrée reliée au conducteur CSO permet de lire l'information délivrée par une colonne d'adresse A (sélectionnée par le décodeur DC) du groupe GO; un amplificateur de lecture ALI ayant son entrée reliée au conducteur CSI permet de lire l'information délivrée par une colonne d'adresse A du groupe Gi. De plus un amplificateur de lecture ARa ayant son entrée reliée au conducteur CSa permet de lire l'information présente en sortie de la colonne de redondance CRa. Les sorties de ces amplificateurs sont transmises, à travers des portes de sélection commandées par les conducteurs pO et pi issus du circuit MPP, aux plots DO et D1. La fonction de ces portes est - d'autoriser la transmission de l'information issue du groupe de colonnes GO vers le plot DO lorsque pO est au niveau logique bas et de l'interdire dans le cas contraire, - d'autoriser la transmission de lsinformation issue du groupe de colonnes G1 vers le plot D1 lorsque pi est au niveau logique bas et de l'interdire dans le cas contraire, - d'autoriser la transmission de l'information issue de la colonne redondante CRa vers le plot DO si et seulement si pO est au niveau logique haut, ou vers le plot D1 si et seulement si pi est au niveau logique haut. La manière de réaliser pratiquement ces portes logiques a peu d'importance pourvu que les fonctions cl-dessus soient réalisées. Sur la figure on a représenté à titre d'exemple une porte OU 10 à deux entrées dont la sortie est reliée à travers un amplificateur tampon BL0 au plot DO; une entrée de la porte reçoit la sortie de l'amplificateur ALO et cet amplificateur peut être inhibé par pO (inhibition si pO=1); l'autre entrée est reliée à la sortie de l'amplificateur ARa à travers un interrupteur rendu conducteur par pO (transistor TO rendu conducteur si pO=1) De même, une autre porte OU 11 à deux entrées reçoit l'information issue de l'amplificateur AL1 si cet amplificateur n'est pas inhibé par pi ou reçoit l'information issue de l'amplificateur ARa à travers un transistor T1 si pl=l, la sortie de cette deuxième porte étant reliée par un amplificateur tampon BL1 au plot D1. Le reste du circuit logique relié aux plots DO et D1 sert à la transmission d'information en écriture et non plus en lecture. Il faut en effet écrire des informations à partir du plot DO vers une colonne d'adresse A du groupe GO si pO:O mais vers la colonne redondante CRA si pO=1. De même, il faut écrire du plot D1 vers une colonne d'adresse A du groupe G1 si pl=0 ou vers la colonne CRa si pl=l. Les éléments de circuit logique représentés à titre d'exemple pour assurer cete fonction sont les suivants: - un amplificateur BEO de commande d'écriture dans les colonnes du groupe GO a son entrée reliée au plot DO; il est inhibé si pO:1; il commande un transistor T10 relié entre une ligne Vpp d'application de tension de programmation et la sortie CSO du groupe GO; - un amplificateur BEI de commande d'écriture dans les colonnes du groupe G1 a son entrée reliée au plot Di; il est inhibé si pu=1; il commande un transistor T11 relié entre une ligne Vpp d'application de tension de programmation et la sortie CS 1 du groupe G1;; - deux portes ET 20 et 21 ayant toutes deux une entrée reliée au plot DO et ayant l'une une autre entrée reliée au conducteur pO et l'autre une autre entrée reliée au conducteur pi; - une porte OU 30 recevant les sorties des deux portes ET 20 et 21 et commandant, à travers un amplificateur tampon BRa, un transistor Ta relié entre la ligne Vpp et la sortie de la colonne CRa. Le bit d'écriture présent sur le plot DO est donc transmis soit à une colonne du groupe GO si pO-O soit à la colonne redondante CRa si pO=1; pendant ce temps, le bit présent sur le plot D1 est transmis soit à une colonne du groupe G1 (colonne de même adresse A que celle du groupe GO) si pl=0 soit à la colonne redondante CRa si pl=1. Comme ce sont les mêmes conducteurs pO et pi qui commandent aussi les circuits d'aiguillage équivalents correspondant aux autres ensembles de plots (ensemble D2, D3 et ensemble D4, D5), il en résulte que: - si aucune colonne défectueuse n'a été repérée lors du test, pO et pi sont toujours nuls; les circuits d'aiguillage fonctionnent pour aiguiller les informations exclusivement entre un plot et une colonne d'un groupe correspondant à cette colonne, ceci aussi bien en lecture qu'en écriture; - si une colonne défectueuse a été repérée, son adresse A a été enregistrée dans le circuit CRI; la position pO ou pi du plot correspondant à cette colonne a été enregistrée dans le circuit MPP; lorsque cette adresse A est appliquée à l'entrée de la mémoire, que ce soit en lecture ou en écriture, elle est reconnue par le circuit CRI qui déselecte les groupes de colonnes (tous) et sélecte à la place les colonnes redondantes CRa, CRb, CRc; de plus, le circuit CR1 envoie un signal de validation VAL au circuit MPP qui est alors autorisé à émettre un signal de niveau logique haut sur l'un des deux conducteurs pO et pl selon la position de colonne défectueuse qui a été enregistrée; si la position défectueuse est pO, c'est que la colonne défectueuse faisait partie du groupe GO ou du groupe G2 ou du groupe G4; dans ce cas les colonnes redondantes CRa, CRb, CRc sont connectées aux plots DO, D2, D4 respectivement; si au contraire la position défectueuse enregistrée est la position pl, alors les colonnes redondantes sont connectées aux plots D1, D3, D5 respectivement. Dans le cas où le circuit doit permettre la réparation de plusieurs colonnes défectueuses, le circuit CR1 comporte plusieurs batteries de fusibles capables de mémoriser chacune une adresse de colonne défectueuse. L'adresse A appliquée au bloc CR1 est comparée à toutes ces adresses d'éléments défectueux. Les colonnes redondantes sont dédoublées, c'est-à-dire qu'il y a plusieurs colonnes redondantes CRal, CRa2,.. à la place de la colonne CRa, plusieurs colonnes CRbl, CRb2,... à la place de la colonne CRb etc. Chaque batterie de mémorisation d'adresse est associée à un ensemble de colonnes redondantes: par exemple la première batterie est associée à des colonnes CRal, CRbl, CRc1, la deuxième batterie est associée à l'ensemble CRa2, CRb2, CRc2. SI le circuit CR1 reconnaît une adresse défectueuse Al, mémorisée par la première batterie, il sélectionne l'ensemble de colonnes redondantes correspondant CRal, CRbl, CRc1 et les connecte aux conducteurs de sortie respectifs CSa, CSb, CSc; s'il reconnaît au contraire une deuxième adresse défectueuse A2, il sélectionne un autre ensemble de colonnes redondantes pour les connecter aux conducteurs CSa, CSb, CSc. De plus, pour chaque adresse défectueuse enregistrée dans une batterie du circuit CRi, on enregistre aussi une position de plot dans une batterie de fusibles du circuit MPP. il faut alors prévoir une commande supplémentaire du circuit MPP par le circuit CR1 (commande analogue à la commande VAL) pour que lorsqu'une adresse défectueuse est reconnue par comparaison avec la n iè#ebatterie de fusibles du circuit CRI on transmette sur les conducteurs p0, p1 l'information engendrée par la nième batterie de fusibles du circuit MPP. REVENDICATION 1 Mémoire intégrée comportant un réseau d'éléments de mémoire organisés en y rangées et k groupes de p colonnes, chaque groupe (GO à G5) correspondant å un plot d'entrée-sortie respectif parmi k plots (DO à D5), une colonne de chaque groupe pouvant être reliée au plot correspondant å ce groupe par sélection d'une adresse de colonne commune à tous les groupes, k et p étant différents de 1, la mémoire comportant en outre des colonnes redondantes (CRa à CRc) pour remplacer des colonnes défectueuses, des éléments de mémorisation d'adresse de colonne aptes à mémoriser l'adresse des colonnes défectueuses, et un circuit logique (CRi) de sélection de colonne redondante couplé aux éléments de mémorisation d'adresse de colonne pour sélectionner une colonne redondante lorsqu'une adresse de colonne défectueuse est appliquée à la mémoire, caractérisée en ce que - les k plots sont répartis en m ensembles de r plots, m et r différents de 1, et à chaque ensemble est associé au moins une colonne redondante, - des éléments (MPP) de mémorisation d'une position de plot sont prévus pour mémoriser une position du plot correspondant au groupe de colonnes dans lequel se situe une colonne défectueuse, la position mémorisée étant une position ; ; parmi r positions possibles de l'ensemble de plots dans lequel se situe le plot considéré, - un circuit logique d'aiguillage est prévu, couplé aux éléments de mémorisation de position de plot, ce circuit étant apte å: * autoriser ou inhiber la transmission d'informations entre les plots de même position j de tous les ensembles de plots et les colonnes redondantes respectives associées à chaque ensemble, * corrélativement inhiber ou autoriser la transmission d'informations entre les plots de position j de tous les ensembles et les groupes de colonnes correspondant à ces plots, l'autorisation et l'inhibition corrélative étant fonction de l'information mémorisée par les éléments de mémorisation de position de plot.