Brevet FR2613153A1 — publié le 19880930

-- 1 -5 L'invention concerne un filtre numérique fonctionnant à fréquence intermédiaire. Les débits transmis par les faisceaux hertziens peuvent varier comme des multiples entiers du train numérique de base; ce dernier étant de 256Kbit/s. C'est-à-dire par exemple: 512, 1024, 2048, ou 4096Kbit/s etc.... La transmission hertzienne est optimisée pour chaque débit par un filtre généralement placé en fréquence intermédiaire (à 70MHz le plus souvent) dont la bande passante est directement proportionnelle au débit à transmettre. En fonction des débits on commute des filtres qui peuvent être de natures différentes: - Filtres à quartz ou ondes de surface pour les petits débits. - Filtres à constantes localisées pour les forts débits. Ces techniques sont lourdes et coûteuses d'emploi. Les filtres numériques de l'art connu ont de nombreux avantages. Ils ont une grande souplesse d'emploi qui provient de leur adaptativité et de leur possibilité de réaliser des fonctions non linéaires, à partir des valeurs des coefficients de programmation. De tels filtres présentent toutefois, l'inconvénient de comporter une structure telle qu'apparaissent des retards Z1 dus aux opérateurs inhérents au fonctionnement et des retards structurels dus aux addition- neurs. Les retards OT (opérateur temporel) Z-1 sont liés au débit: temps bit. Les retards structurels Z apparaissent comme des défauts et dégradent le fonctionnement des filtres. EXEMPLE Z-1 à 2,048 Mbits =500ns. Z à 70MHz ' 14,5ns. Ces retards structurels s'additionnenent et augmentent donc avec le nombre d'opérateurs. Dans l'art connu ces filtres sont réalisés pour des fréquences de travail nettement inférieure à 10MHz. L'invention a pour objet de pallier ces inconvénients. La présente invention propose, à cet effet un filtre numérique fonctionnant à fréquence intermédiaire caractérisé en ce qu'il com- - 2 - prend: - un filtre transverse; - un filtre récursif; - un dispositf de mémorisation des différents coefficients des deux filtres; - un dispositif de conversion numérique-analogique situé en sortie de ce dispositif de mémorisation; - un dispositif d'adressage de ce dispositif de mémorisation - un organe de commande de ce dispositif d'adressage. Un tel filtre numérique est adapté au débit et fonctionne aux fréquences intermédiaires. Avantageusement le dispositif de conversion numérique-analogique reçoit en entrée les sorties parallèles du dispositif de mémorisation, et a ses sorties reliées respectivement aux n entrées du filtre trans- verse et aux n' entrées du filtre récursif, le filtre transverse compre- nant une n+1e entrée qui est l'entrée du filtre de l'invention, la sortie de ce filtre transverse étant reliée à la première entrée d'un addition- neur intermédiaire dont la sortie, qui constitue la sortie filtre de l'invention, est reliée à la n'+l me entrée du filtre récursif, la sortie de ce filtre récursif étant reliée à la deuxième entrée de l'additionneur intermédiaire. Avantageusement le filtre transverse et le filtre récursif sont de structures analogues, une telle structure comprenant n éléments de retard fonctionnels RF(i) reliés en série avec n additionneurs A(i), un additionneur étant disposé à la sortie de chaque élément de retard fonctionnel, n éléments de retard structurels RS(i), et n multiplieurs à la première entrée desquels sont reliées n entrées C(i) et dont l'autre entrée est reliée à la dernière entrée C(n+1), en ce que chaque élément de retard structurel RS(i) ayant une première entrée reliée à la sortie du multiplieur de rang immédiatement supérieur M (i+l), une seconde entrée reliée à l'entrée de l'élément de retard fonctionnel de même rang RF(i), une troisième entrée reliée à la sortie du même élément de retard fonctionnel RF(i) et sa sortie reliée à la deuxième entrée de l'additionneur de même rang A(i), et en ce que le premier -3 multiplieur M(1) ayant sa sortie reliée à l'entrée du premier élément de retard fonctionnel RF(1). Avantageusement l'élément de retard structurel comprend un transistor FET bigrille dont l'une des grilles constitue la première entrée, et dont la seconde grille est reliée à la sortie d'un discrimina- teur de phase dont les deux entrées constituent respectivement la seconde et la troisième entrée dudit élément de retard, le drain dudit transistor étant relié à la masse, alors que sa source est reliée à un amplification-séparateur dont la sortie constitue la sortie dudit élément de retard. Avantageusement l'élément de retard fonctionnel comporte en série: - un échantillonneur; - un convertisseur analogique-numérique; - un registre à décalage; - un convertisseur numérique-analogique; - un amplificateur séparateur. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre, à titre d'exemple non limita- tif, en référence aux figures annexées sur lesquelles: - la figure 1 est une représentation schématique sous la forme canonique d'un filtre numérique; - la figure 2 est une représentation schématique du filtre de l'inven- tion; - les figures 3 et 4 sont des représentations schématiques de parties constitutives du filtre de l'invention de la figure 2. Un filtre numérique est l'équivalent d'une intégrale de convolu- tion pour les systèmes linéaires continus. Donc par définition de la transformée en Z on obtient l'écriture suivante: S(z) = A(z). E(z) A (z) étant la fonction de filtrage. E (z) étant le signal. -. __ _ _ni _ 4_ avec A (z) s'écrivant: N A(Z) =-- o Ck Zk avec o=1 - J Zj J=o i et Qi étant les coefficients du filtre. Cette forme par transcription directe donne sous la forme canoni- que une architecture du type représenté à la figure 1 avec des éléments 10 correspondant aux retards "temps-bit" Z 1 (ou retards fonctionnels), et des additionneurs 11, en étant l'entrée et sn la sortie. Pour évaluer les coefficients de tels filtres il existe différentes méthodes. - Filtrage temporel lorsque les caractéristiques du filtre sont connues dans le temps; - Filtrage fréquentiel lorsque les caractéristiques fréquentielles sont connues; - filtrage optimal qui a partir d'un gabarit et d'un critère (moindre carré) cherche à optimiser ce dernier. Toutes ces méthodes conduisent à l'utilisation d'un algorithme implanté sur un calculateur permettant d'obtenir les réponses désirées de phase et d'amplitude sans avoir besoin par la suite d'optimiser ces calculs sur la maquette. Une telle réalisation est donc aisée. Comme représenté à la figure 2, le filtre de l'invention comprend: - un filtre transverse 12; - un filtre récursif 13; - un dispositif de mémorisation 15 des différents coefficients de ces deux filtres suivi d'un dispositif convertisseur numérique-analogi- que 14; - un dispositif d'adressage 16 de ce dispositif de mémorisation; - un organe de commande 1? de ce dispositif d'adressage. L'organe de commande 17 est relié par un bus 18 au dispositif d'adressage 16, qui peut être un registre à décalage, dont les sorties sont reliées au dispositif de mémorisation 15 constitué par exemple de deux mémoires 20, 21, PROM Par exemple ("Programmable Read only Memory"). Les sorties de ces deux mémoires 20, 21 sont respectivement reliées aux n entrées C(1) .C(n) et aux n' entrées C'(1)...C'(n') des deux filtres transverse 12 et récursif 13 par l'intermédiaire de deux..DTD: convertisseurs numérique-analogique 22, et 23 par exemple. Le filtre transverse 12 comprend une entrée supplémentaire C(n+l) qui est l'entrée E du filtre de l'invention. La sortie de ce filtre transverse est reliée à un additionneur intermédiaire 19 dont la sortie qui constitue la sortie S du filtre de l'invention, est reliée à une entrée supplémentaire C'(n'+l) du filtre récursif 13. La sortie de ce filtre récursif 13 est reliée à la deuxième entrée de cet additionneur intermédiaire 19. Le filtre transverse 12 et le filtre récursif 13 peuvent avoir chacun une structure telle que représentée à la figure 3. Une telle structure comprend n éléments de retard fonctionnels RF(1)...RF(n) en série avec n additionneurs A(1)...A(n), un addition- neur A(i) étant disposé à la sortie de chaque élément de retard RF(i), n éléments de retard structurel RS(1)...RS(n), n multiplieurs M(1)....M(n) dont les premières entrées sont reliées aux n entrées C(1)...C(n), et dont les secondes entrées sont reliées à l'entrée C (n+l). Chaque élément de retard structurel RS(i) a une première entrée reliée à la sortie du multiplieur de rang immédiatement supé- rieur M(i+l), une seconde entrée reliée à l'entrée de l'élément de retard fonctionnel de même rang RF(i), une troisième entrée reliée à la sortie du même élément de retard fonctionnel RF(i) et sa sortie reliée à la deuxième entrée de l'additionneur de même rang A(i). Le premier multiplieur M(1) a sa sortie qui est reliée à l'entrée du premier élément de retard fonctionnel RF(1). Mais chacun de ces deux filtres 12 et 13 peut avoir un nombre d'entrées, et donc un nombre d'éléments de retard différent par rapport à l'autre. Un élément de retard structurel RS (i) comprend, comme représenté à la figure 3, un transistor FET bigrille 25 dont l'une des grilles -6 constitue la première entrée, et dont la seconde grille est reliée à la sortie d'un discriminateur de phase 26 dont les deux entrées constituent respectivement la seconde et la troisième entrée dudit élément. le drain dudit transistor bigrille 25 est relié à la masse, alors que la source est reliée à un amplificateur séparateur 27 dont la sortie constitue la sortie dudit élément de retard structurel. Chaque discriminateur de phase compare les signaux entre l'entrée et la sortie d'un opérateur fonctionnel Z-1. La tension d'erreur est appliquée avec l'amplitude et la phase initiale correcte à la seconde grille du transistor 25, ou d'une chaîne de transistors FET bigrilles, qui par variation de polarisation provoquent le déphasage nécessaire en fréquence intermédiaire soit une période à 70MHz '" 14,29ns. Comme représenté à la figure 4, l'élément de retard fonctionnel RF(i) ou retard "temps bit", comporte en série: - un échantillonneur 30, par exemple à diode PIN; - un convertisseur analogique-numérique 31; - un registre à décalage 32; - un convertisseur numérique-analogique 33; - un amplificateur séparateur 34. Le retard fonctionnel, ou retard "temps bit", sera par exemple de 500ns à 2Mbits. Il résulte de l'association de plusieurs fonctions équi- valant à une chatne d'acquisition de données. Dans l'échantillonneur à diode PIN 30, le signal à fréquence intermédiaire (FI) est découpé à une fréquence d'échantillon- nage FS =kFI, par exemple FS = 10 FI. Ce signal est ensuite numérisé par le convertisseur analogique-nu- mérique 31. Le signal issu de ce convertisseur 31 est codé en un nombre d'états numériques suivant la loi 2n(bits). Ainsi par exemple pour un convertisseur analogique-numérique 700MHz, 6 bits, le signal de sortie sera codé sur 64 états. Le nombre d'états contribue à la qualité spectrale du signal de sortie. En effet l'augmentation du nombre des bits entraîne une diminution du rapport signal/bruit. Ce signal codé est mémorisé dans le registre à décalage 32 dont -7 - l'importance dépendra du retard à obtenir. Dans l'exemple choisi, avec 2Mbits et une fréquence d'échantillon- nage de 700MHz le nombre de registres = 51429Sns # 350 Cette grande quantité d'éléments est tout à fait possible, le niveau d'intégration des éléments actifs étant de l'ordre de 105 à 106/cm2. Chaque information est ensuite "lue" au rythme de l'échantillon- nage avec le retard correspondant au nombre de registres. La conversion numérique-analogique est ensuite opérée par le circuit approprié 33. Ce signal est ensuite appliqué à l'additionneur 35 par l'intermédiaire de l'amplificateur séparateur 34. En cas de variation du débit on adapte le filtre de l'invention en modifiant la configuration des coefficients des deux filtres. En effet les deux filtres ont une structure identique mais leurs coefficients sont différents. Les mémoires PROM permettent la mémorisation des coefficients numérisés de chacun des deux filtres, qui après conversion numérique-analogique vont attaquer les multiplieurs. Ces multiplieurs M(i) peuvent réalisés à l'aide de transistors classiques pouvant fonctionner au moins à 70MHz. L'adressage des mémoires 22 et 23 par le registre a décalage, qui permet l'identification de nouveaux coefficients, est réalisé par exemple au moyen d'un microprocesseur 17. Il est bien entendu que la présente invention n'a été décrite et représenté qu'à titre d'exemple préférentiel et que l'on pourra remplacer ses éléments constitutifs par des éléments équivalents sans, pour autant, sortir du cadre de l'invention. - 8 - REVENDICATIONS 1/ Filtre numérique fonctionnant à fréquence intermédiaire, caractérisé en ce qu'il comprend: - un filtre transverse (12); - un filtre récursif (13); - un dispositf de mémorisation (15) des différents coefficients des deux filtres; - un dispositif de conversion numérique-analogique (14) situé en sortie de ce dispositif de mémorisation (15); - un dispositif d'adressage (16) de ce dispositif de mémorisation; - un organe de commande (17) de ce dispositif d'adressage. 2/ Filtre selon la revendication 1, caractérisé en ce que le dispositif de conversion numérique-analogique reçoit en entrée les sorties parallèles du dispositif de mémorisation, et a ses sorties reliées respectivement aux n entrées du filtre transverse (12) et aux n' entrées du filtre récursif (13), et en ce que le filtre transverse (12) comprend une n+1e entree qui est l'entrée (E) dudit filtre, la sortie de ce filtre transverse étant reliée à la première entrée d'un additionneur intermé- diaire (19) dont la sortie, qui constitue la sortie (S) dudit filtre, est reliée à la n'+&1me entrée du filtre récursif (13), la sortie de ce filtre récursif, étant reliée à la deuxième entrée de l'additionneur intermédiaire (19). 3/ Filtre selon l'une quelconque des revendications précédentes, carac- térisé en ce que le filtre transverse (12) et le filtre récursif (13) sont de structures analogues. 4/ Filtre selon la revendication 3, caractérisé en ce qu'une telle structure comprend n éléments de retards fonctionnels (RF(i)) reliés en série avec n additionneurs (A(i)), un additionneur étant disposé à la sortie de chaque élément de retard fonctionnel, n éléments de retards structurels (RS(i)) et n multiplieurs (M(i)) à la première entrée desquels sont reliées n entrées (C(i)) et dont la seconde entrée est reliée à une dernière entrée (C(n+1)), en ce que chaque élément de retard structurel (RS(i)) a une première entrée reliée à la sortie du multiplieur de rang immédiatement supérieur (M (i+1)), une seconde entrée reliée à l'entrée de l'élément de retard fonctionnel de même - 9 - rang (RF(i)), une troisième entrée reliée à la sortie du même élément de retard fonctionnel (RF(i)) et sa sortie reliée à la deuxième entrée de l'additionneur de même rang (A(i)), et en ce que le premier multi- plieur (M(1)) a sa sortie qui est reliée à l'entrée du premier élément de retard fonctionnel (RF(1)). / Filtre selon l'une quelconque des revendications précédentes, carac- térisé en ce que chaque élément de retard structurel (RS(i)) comprend un transistor FET bigrille dont l'une des grilles constitue la premiere entrée, et dont la seconde grille est reliée à la sortie d'un discriminateur de phase (26) dont les deux entrées constituent respecti- vement la seconde et la troisième entrée dudit élément de retard, le drain dudit transistor étant relié à la masse, alors que sa source est reliée à un amplificateur-séparateur (27) dont la sortie constitue la sortie dudit élément de retard. 6/ Filtre selon l'une quelconque des revendications précédentes, carac- térisé en ce que l'élément de retard fonctionnel comporte en série: - un échantillonneur (30); - un convertisseur analogique-numérique (31); - un registre à décalage (32); - un convertisseur numérique-analogique (33); - un amplificateur séparateur (34). 7/ Filtre selon la revendication 6, caractérisé en ce que l'échantillon- neur (30) est un échantillonneur à diode PIN. 8/ Filtre selon l'une quelconque des revendications précédentes, caractérisé en ce que le dispositif de mémorisation (15) comprend au moins une mémoire PROM (20) ("Programmable Read Only Memory"). 9/ Filtre selon l'une quelconque des revendications précédentes, caractérisé en ce que le dispositif d'adressage (16) comprend un registre à décalage. 10/ Filtre selon l'une quelconque des revendications précédentes, carac- térisé en ce que l'organe de commande comprend un microprocesseur.