Brevet FR2616025A1 — publié le 19881202

La présente invention concerne un système de contrôle des flux de paquets portés par des multiplex temporels asynchrones. L'acheminement de débits quelconques et le partage des mêmes ressources de transmission constituent l'intérêt principal de la technique temporelle asynchrone. En effet, le multiplexage temporel asynchrone permet de transmettre sur un même support, c'est-à-dire le multiplex temporel asynchrone, des paquets appartenant à des circuits virtuels différents. Chaque paquet est constitué d'une étiquette identifiant le circuit virtuel auquel il appartient et d'un bloc d'information. Le nombre maximal de circuits virtuels sur un multi- plex est déterminé par la longueur en bits de l'étiquette. Toutefois, l'allocation des ressources à l'établissement des circuits virtuels s'appuie généralement sur des statistiques des taux d'activité des différentes sources émettrices, si bien qu'il y a un risque non nul de pertes d'informations par débordement des files d'attente dû à des surcharges instantanées. Il faut évidemment minimi- ser ces pertes, mais la solution n'est pas facile car les flux délivrés par les différentes sources peuvent être constants, varia- bles ou sporadiques. En principe, le débit d'information engendré sur un circuit virtuel, que l'on désignera dans la suite plus simplement par "débit de la communication" ou "débit du circuit virtuel", ne doit pas dépasser le débit qui a été affecté au circuit virtuel ou à la communication lors de son établissement. Dans la pratique, le réseau n'a aucun moyen de limiter le débit d'une source. Une source peut donc, accidentellement ou suite à une malveillance, engendrer un débit d'information très supérieur à celui qui lui a été alloué. Il peut en résulter une saturation du réseau qui peut se manifester en un point éloigné du lieu d'émission et qui peut dégrader la qualité des autres signaux transmis sur le réseau. Un objet de la présente invention consiste à prévoir une méthode permettant d'assurer, en temps réel, la gestion des débits des circuits virtuels. Selon cette méthode, on surveille le débit de chaque circuit virtuel établi sur l'ensemble des multiplex temporels d'entrée d'un commutateur, afin d'interdire les engorgements et les saturations des ressources du réseau provoqués par des surcharges 26 1 6025 consécutives soit à une anomalie de fonctionnement, soit au non respect du seuil de débit pour lequel une communication a été établie. Un autre objet de l'invention consiste à prévoir des moyens permettant d'assurer toute limitation de débit à la source, pour tout circuit virtuel d'un multiplex. Un autre objet de l'invention consiste à prévoir des moyens permettant de limiter le débit moyen d'un circuit virtuel à une valeur qui a été allouée lors de l'établissement du circuit virtuel. Suivant la méthode de l'invention, le débit en paquets de chaque circuit virtuel est mesuré et comparé à une valeur allouée et, à chaque demande d'autorisation d'émettre, quand il est- trouvé infé- rieur à ladite valeur, l'écart positif, d'une part, entraîne une autorisation d'émettre et, d'autre part, est traduit en droits d'émettre proportionnels au temps écoulé depuis la demande précé- dente, les droits d'émettre étant cumulés, ou, quand, il est supé- rieur à ladite valeur allouée, l'écart négatif entraîne, si le nombre cumulé de droits d'émettre est positif, d'une part, l'autorisation d'émettre, et, d'autre part, la décrémentation dudit nombre cumulé, et, si le nombre cumulé est nul, le refus d'autorisation d'émettre. Suivant une autre caractéristique, la méthode consiste à attri- buer initialement à un circuit virtuel, d'une part, un premier nombre qui est ensuite incrémenté à une fréquence fixe, et, d'autre part, un second nombre, chaque demande d'autorisation d'émettre provenant du circuit virtuel entraînant le calcul de la différence entre le premier et le second nombre et, quand le signe de cette différence est positif, la délivrance d'une autorisation d'émettre ainsi que la substitution de la valeur de la différence au premier nombre, et, si le signe de la différence est négatif, la délivrance d'une interdic- tion d'émettre ainsi que la conservation du premier nombre, le premier nombre représentant un cumul de droits à émettre et le second nombre étant fonction du débit moyen attribué au circuit virtuel. Suivant l'invention, la délivrance de l'interdiction d'émettre est exploitée par des organes de commutation du circuit virtuel qui émettent vers la source du circuit virtuel un message lui demandant de réduire son débit, quand cela est possible, et, en tout état de cause, un message l'avertissant d'une perte de paquets. Suivant une autre caractéristique de l'invention, il est prévu un premier détecteur de demande d'autorisation d'émettre, une horlo- ge, un compteur, un registre-mémoire, un soustracteur, un second détecteur de signe du contenu du soustracteur, une unité de commande, les sorties du compteur et du registre-mémoire étant reliées aux entrées d'opérande du soustracteur dont la sortie est reliée à l'entrée du compteur, l'entrée du compteur recevant le signal d'horlo- ge périodique et le registre-mémoire étant, au début de l'éta- blissement du circuit virtuel, chargé par l'unité de commande, chaque signal de sortie du premier détecteur déclenchant le fonctionnement du second détecteur dont le signal de sortie au niveau bas entraîne la transmission d'une autorisation d'émettre -et le chargement du résultat du soustracteur dans le compteur et, au niveau haut, en- traîne l'interdiction d'émettre. Suivant une autre caractéristique de l'invention, il est prévu un système capable de gérer tous les circuits virtuels traités par un commutateur de paquets portés par des multiplex temporels asynchro- nes, ledit système comprenant une première mémoire dont les mots mémorisent lesdits premiers nombres et une seconde mémoire dont les mots mémorisent les seconds nombres, les adresses des première et seconde mémoires étant déterminées par les étiquettes des paquets entrant dans ledit commutateur, le système comprenant encore un circuit de réception d'étiquette servant de premier détecteur, un soustracteur, un second détecteur et une unité de commande. Suivant une autre caractéristique, l'unité de commande contient un microprocesseur commandant des cycles de travail du système, chaque cycle comprenant trois phases: une phase d'allocation pendant laquelle un,mot de la première mémoire est incrémenté, l'adresse dudit mot de la première mémoire étant incrémenté d'un cycle au suivant, une phase d'autorisation pendant laquelle ledit circuit de réception permet l'adressage successif des première et seconde mé- moires dont les mots lus sont soustraits dans le soustracteur, le second détecteur délivrant le signal d'autorisation ou non, ainsi que le chargement ou non du contenu du soustracteur dans la première mémoire, et une phase d'accès de l'unité de commande pour écrire un nouveau mot dans la seconde mémoire. Les caractéristiques de l'invention mentionnées ci-dessus, ain- si que d'autres, apparaîtront plus clairement à la lecture de la des- cription suivante d'exemples de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un diagramme temporel illustrant d'une manière générale la méthode suivant l'invention, la Fig. 2 est un bloc-diagramme d'un premier exemple de réalisa- tion d'un système suivant l'invention, la Fig. 3 est un schéma-bloc montrant un autre exemple de réalisation du système suivant l'invention, la Fig. 4 est un bloc-diagramme d'un circuit logique du système de la Fig. 3, et la Fig. 5 montre des diagrammes temporels illustrant le fonc- tionnement des circuits des Figs. 3 et 4. A la Fig. 1, on a représenté la variation en fonction du temps du débit instantané di engendré par une source sur un circuit virtuel d'un multiplex, ainsi qu'une valeur de débit moyen. De 0 à tl, le débit instantané est inférieur à la valeur dm, qui représente en pratique le débit moyen autorisé. L'écart (dm - di) est positif, ce qui entraîne l'accumulation de droits à émettre. A l'instant tl, qui correspond à I'instant o la courbe di coupe la droite dm, l'aire du domaine I correspond au nombre de droits à émettre accumulés. De tl à t2, qui sera défini ci-dessous, l'écart (dm - di) est négatif. Le nombre des droits à émettre est décrémenté. Quand l'aire du domaine II est égale à celle du domaine I, ce qui définit la position de t2, tous les droits à émettre ont été restitués. De t2 à t3, o la courbe di recoupe la droite dm en descendant, l'écart (dm,- di) est toujours négatif et le nombre de droits à émettre est nul. Aucune autorisation à émettre n'est donnée et les informations correspondant aux demandes d'autorisation d'émettre sont éliminées du réseau. Après t3, l'écart (dm - di) redevient positif, les autorisa- tions d'émettre sont données et des droits à émettre sont à nouveau accumulés. A la Fig. 2, on a représenté un commutateur de paquets XPAC avec ses jontions d'entrée EPAC, ses jonctions de sortie SPAC et sa base de temps BT. Le commutateur XPAC est contrôlé et commandé par 2 6 1 6 025 une unité de commande.UX qui établit les circuits virtuels entre les jonctions d'entrée et les jonctions de sortie. A titre d'exemple, les jonctions EPAC et SPAC peuvent transmettre des multiplex temporels tels que celui qui est décrit dans le document EP-A-O 108 028 et le commutateur XPAC peut être du type décrit dans le document EP-A-O 113 639, l'unité de commande UX incluant alors l'unité de commande UCC qui fait partie de cet autocommutateur. En dérivation sur une des jonctions d'entrée EPAC, soit EPACi, est monté un circuit de cadrage CCAD qui est capable de cadrer les paquets portés par la jonction EPACi et d'en extraire les étiquettes. Une entrée f3 du circuit de cadrage est reliée à une sortie correspon- dante de la base de temps BT et est destinée à synchroniser les extractions d'étiquettes. La sortie du circuit CCAD est reliée à la première entrée d'un comparateur COMP1 dont la seconde entrée est reliée à la sortie d'un registre-mémoire REG1 dont l'entrée de chargement est reliée à une sortie correspondante de l'unité de commande UX. La sortie du comparateur COMP1 est reliée à l'entrée d'un séquenceur SEQ à deux sorties R et W. Le séquenceur SEQ a aussi une entrée d'horloge reliée à une sortie d'une base de temps BTC. La sortie R est reliée, d'une part, à l'entrée de lecture R d'un registre-mémoire REG2 et, d'autre part, à l'entrée de lecture R d'un compteur binaire CPT. La sortie W du séquenceur SEQ est reliée à l'entrée d'écriture W du compteur CPT. Le registre-mémoire REG2 a une entrée de données qui est reliée à une sortie correspondante de données de l'unité de commande UX et une entrée d'écriture Wl qui est également reliée à une sortie correspondante de l'unité UX. La sortie du registre-mémoire REG2 est reliée à l'ehtrée d'opérande B d'un soustracteur SOU. Le compteur binaire CPT, qui n'est pas un compteur cyclique, a une entrée de chargement de données qui est reliée à la sortie du soustracteur SOU, une entrée d'incrémentation qui est reliée à une sortie Hl de la base de temps BTC, une entrée de mise à "1" de chacune de ses cellules reliée à une sortie correspondante de l'unité de commande UX et sa sortie qui est reliée à l'entrée d'opérande A du soustracteur SOU. Le soustracteur SOU, qui effectue la soustraction (A - B), a une sortie de signe AAE qui est activée quand la différence est 26 1 6025 négative et qui est reliée à une entrée correspondante de l'unité de commande UX. Le fonctionnement du circuit de la Fig. 2 est le suivant. A l'établissement d'un circuit virtuel sur la jonction d'entrée EPACi, l'unité de commande UX lui affecte, d'une part, une étiquette qui se trouvera au début de chaque paquet, et, d'autre part, une valeur de débit moyen. Dans l'exemple de fonctionnement décrit, l'étiquette sera "ETIj" et la valeur de débit moyen "MOYj". L'unité UX écrit donc le mot ETIj dans le registre-mémoire REG1 et le mot MOYj dans le registre-mémoire REG2, puis met le compteur CPT au compte maximal par l'entrée de mise à "l". Dans l'exemple décrit, on va supposer que le compteur CPT a quatre cellules et le registre REG2 cinq cellules. Enfin, on prendra pour le mot MOYj la valeur 00011. A chaque paquet porté par le multiplex de la jonction EPACi, le circuit CCAD en délivre l'étiquette au comparateur COMP1. Quand l'éti- quette délivrée est le mot ETIj, le comparateur délivre un signal de déclenchement de cycle au séquenceur SEQ. Par sa sortie R, celui-ci fait lire" les contenus du compteur CPT et du registre REG2. Le soustracteur SOU reçoit donc à son entrée A le mot 1111 et à son entrée B le mot 00011. (A - B) est, d'une part, positif et, d'autre part, égal à 1100. La sortie W du séquenceur SEQ fait écrire le mot 1100 dans le compteur CPT. En attendant la prochaine étiquette ETIj, le contenu du compteur CPT est incrémenté à la fréquence du signal H1 fourni par la base de temps BTC. Ainsi, il apparait que le contenu du compteur évolue constamment, avec toutefois un maximum, pendant toute la durée de la communication sur le circuit virtuel concerné. Deux cas peuvent se produire: 1) La fréquence moyenne d'apparition des étiquettes ETIj est égale ou inférieure à celle qui a été prévue, le contenu du compteur CPT restera donc toujours supérieur à la valeur du mot MOYj, et tous les paquets de la communication concernée seront admis. 2) La fréquence moyenne d'apparition de l'étiquette ETIj de- vient supérieur à la valeur convenue. le contenu du compteur CPT va régresser, malgré l'incrémentation au rythme de Hl et, à un moment donné, la différence (A - B) sera négative, la sortie AAE sera activée et l'unité de commande UX ordonne- ra à la matrice XPAC de ne plus transmettre les paquets portant l'étiquette ETIj. On verra, dans la suite, que dans ce cas la valeur recopiée dans le compteur CPT est celle de l'opérande A et non le résultat de la soustraction. Dés que l'on aura (A - B) de nouveau positif, la transmission pourra reprendre. On notera que la valeur du mot MOYj est inversement propor- tionnel au débit moyen alloué et proportionnel à la fréquence de la base de temps BTC. On a vu, dans ce qui précède, que le nombre de cellules était, dans le registre REG2, supérieur d'une unité au nombre de cellules dans le compteur CPT. Cela n'est pas obligatoire, mais offre une facilité de contrôle utilisable d'une manière très souple par l'unité de commande UX. En effet, quand l'unité UX désire refuser complète- ment une communication, il lui suffit de charger le mot 11111 dans le registre REG2. B sera alors toujours supérieur à A. Cet possibilité peut être utilisée quand l'unité de commande UX a déclaré qu'une source de paquets était en faute. A l'opposé, pour certaines communications qu'elle estime priori- taires, l'unité de commande UX peut charger 00000 dans le registre REG2. Tous les paquets d'une telle communication seront transmis. Il faut noter qu'avec un commutateur XPAC, tel que celui qui est décrit dans le document EP-A-O 113 639, chaque étiquette de paquet entrant est examinée, pour aiguiller le paquet, dans une mémoire programmable prévue à cet effet. L'unité UX est supposée capable de modifier le contenu de cette mémoire, de manière qu'à la réception d'une étiquette refusée, ne corresponde aucun aiguillage. Le circuit de la Fig. 2 a permis de décrire le fonctionnement de base du système de contrôle de flux de paquets suivant l'inven- tion, mais ne s'applique qu'à une seule communication. En pratique, un système de contrôle réellement efficace doit permettre de contrô- ler les débits de l'ensemble des multiplex d'entrée EPAC d'un commuta- teur de paquets et, dans chaque multiplex EPACi, tous les circuits virtuels établis. A titre d'exemple de réalisation de l'invention, il est prévu un module de base capable d'assurer la surveillance de 16 multiplex entrants d'une matrice de commutation telle que celle qui est montrée à la Fig. 8 du document EP-A-O 113 639. Ainsi, il y aura autant de modules de base que de matrices de commutation dans le premier étage d'un commutateur de paquets. La Fig. 3 montre un module de base MOB associé à une matrice de commutation XPAC à 16 multiplex entrants EPAC et 16 multiplex sortants SPAC, telle que mentionnée ci-dessus, le module de base MOB étant commandé par une unité de commande à processeur UX. Dans la matrice XPAC, on a représenté les circuits d'entrée CE des multiplex entrants EPAC, la matrice de rotation d'entrée MRE, la mémoire tampon de paquets MP, la matrice de rotation de sortie MRS, les circuits de sortie p/s, l'unité de commande centrale UCC, le circuit d'aiguillage ACE incluant la mémoire de conversion d'étiquette MC, la base de temps CTS et l'horloge locale octet H. Entre la matrice XPAC et le module MOB, on a montré les liaisons Dl, e, H et AAE. La liaison Dl sortant de XPAC délivre successivement les étiquettes ETI des paquets qui entrent dans la matrice XPAC. On rappelle que, suivant le document EP-A-O 113 639, cette liaison Dl est reliée à la première sortie de la matrice de rotation d'entrée MRE qui délivre les étiquettes ETI à la mémoire MC. La liaison e, provenant de la base de temps CTS, sert à identifier le numéro du multiplex entrant qui porte le paquet dont l'étiquette est ETI, l'information e portée par cette liaison jouant le même rôle dans la matrice XPAC. La liaison H transmet l'horloge octet interne H utilisée dans la matrice XPAC. La liaison AAE part du module de base MOB vers l'unité UCC qui en déduit l'ordre à transmettre à la mémoire MC de ne plus traiter une étiquette ETI particulière provenant d'un multiplex entrant particulier. La liaison AAE est également reliée à l'unité de commande UX. Entre 'le module de base MOB et l'unité de commande UX, sont prévus deux fils de commande d'écriture le' et dc', des fils d'adres- sage AP, des fils de données DP et un fil de demande d'accès DAP'. Enfin, entre les unités de commande UX et UCC est prévue une liaison d'échange de données LL par laquelle l'unité de commande UCC transmet à l'unité UX des données concernant la valeur de débit moyen allouée à une communication nouvellement établie. Ces données seront explicitées ci-dessous. Le module de base MOB, Fig. 3, comprend un ensemble logique de 26 1 6025 séquencement LOG, qui est montré en détail à la Fig. 4, une mémoire à accès aléatoire MVD contenant, pour chaque communication, une valeur à soustraire à chaque demande d'autorisation à transmettre, une mémoire à accès aléatoire MDT contenant, pour chaque communication, le montant des droits à transmettre accumulés, avec classiquement entre l'ensemble LOG et les mémoires des bus de données BUSDON, d'adressage BUSAD et de contr8le BUSC. L'ensemble logique LOG, Fig. 4, comprend un générateur de signaux d'horloge GEN, un générateur de signaux de commande GSC, un tampon MDAE mémorisant une demande d'autorisation à émettre, un tampon MDAP mémorisant une demande d'accès du microprocesseur de l'unité UX, un multiplexeur MUXA d'accès au bus d'adresses BUSAD, un multiplexeur MUXD d'accès au bus de données BUSDON, un circuit logique ALL d'allocation de droits à émettre et un circuit logique AUT d'autorisation d'émettre. Le générateur de signaux d'horloge GEN comprend un compteur binaire cyclique Cl et un décodeur logique Dl. Le compteur Cl a une entrée d'horloge qui reçoit un signal hO dont la fréquence est égale à la fréquence bit sur les multiplex entrants de la matrice XPAC, et une entrée de remise à zéro RAZ qui reçoit de cette matrice le signal H à la fréquence octet. Le. compteur C1 a trois sorties fournissant les signaux hl, h2 et h3 dont les fréquences sont respectivement la moitié, le quart et le huitième de celle du signal hO. Le décodeur Dl reçoit les signaux hl à h3 du compteur Cl et les traite logiquement pour fournir les signaux t'O à t'7 qui sont définis par les équations logiques suivantes: t'O = hl. h2.h3 t'l = hl/.h2.h3 t'2 = hl.h2/.h3 t'7 = hl/.h2/.h3/ Les sept sorties t'O à t'7 du décodeur D1 sont reliées aux premières entrées de huit portes ET PO à P7 dont les secondes entrées reçoivent le signal hO qui échantillonne les signaux t'O à t'7 pour produire des signaux tO à t7. En pratique un signal t'i est au niveau haut pendant une période de hO et au niveau bas pendant les sept 26 1 6 0 2 périodes suivantes et ces signaux sont décalés les uns par rapport aux autres. Les signaux tO à t7 ont, au niveau haut, une durée moitié de celle des signaux t'O à t'?. Les chronogrammes hO, tO à t7 et t'O à t'7 de la Fig. 5 montrent respectivement les signaux du même nom. Le circuit logique ALL d'allocation de droits à émettre com- prend un compteur C2, un additionneur Al et un multiplexeur MI. Le compteur C2 est un compteur modulo-N, o N est le nombre de mots dans les mémoires à accès aléatoire MVD et MDT, et il est incrémenté au rythme du signal t3. Au terme de N periodes du signal t3, le compteur C1 aura accompli un cycle complet en fournissant successivement toutes les adresses des mémoires MDT et MVD. La sortie du compteur C2 est reliée à la première entrée du multiplexeur MUXA. L'additionneur Al a son entrée d'opérande A reliée au bus de données BUSDON. A son entrée d'opérande B est appliqué le niveau haut correspondant à un "1". L'additionneur Al a sa sortie de données reliée à la première entrée du multiplexeur Ml et son entrée de débordement reliée à l'entrée de commande du multiplexeur MI, dont la seconde entrée est reliée au bus BUSDON. La sortie du multiplexeur Ml est reliée à la première entrée du multiplexeur MUXD. Le circuit logique AUT comprend un registre-tampon B1, un soustracteur SI et un multiplexeur M2. L'entrée du registre-tampon B1 est reliée au bus BUSDON et sa sortie est reliée à l'entrée d'opéran- de B du soustracteur SI dont l'entrée d'opérande A est reliée au bus BUSDON. Le soustracteur SI a une sortie qui délivre la différence (A-B) et qui est reliée à la première entrée du multiplexeur M2. Il a aussi une sortie de signe qui est reliée, d'une part, à l'entrée de commande du multiplexeur M2 et, d'autre part, à la sortie AAE. La seconde entrée du multiplexeur M2 est reliée au bus BUSDON et sa sortie est reliée à la seconde entrée du multiplexeur MUXD. Le circuit tampon MDAE comprend deux registres-tampons B2 et B3. L'entrée du registre B2 est reliée aux liaisons D1 et e qui transmettent les informations ETIj et e, et sa sortie est reliée à la seconde entrée du multiplexeur MUXA. Le registre B3 a son entrée qui reçoit la valeur "1" et sa sortie qui est reliée à l'entrée DAE du générateur de signaux de commande GSC. Les deux registres B2 et B3 ont des entrées de validation d'écriture qui sont reliées, par 26 1 6025 l'intermédiaire d'un inverseur INV, à la sortie d'un comparateur COMP2 dont une entrée est reliée à la liaison Dl et l'autre à la sortie d'un registre ZO dans lequel est mémorisé le mot correspondant à une étiquette de paquet vide, tel que, par exemple, prévu dans le document EP-A-O 108 028. Chaque étiquette ETIj de paquet transmise par la liaison D1 est comparée dans le comparateur COMP2 avec l'étiquette de paquet vide. Si le résultat de la comparaison est négatif, l'inverseur -INV délivre le signal DAE' qui signifie qu'il y a une demande d'autorisation d'émettre. Si le résultat est positif, le signal DAE' n'est pas émis. Le signal t3 mémorise une demande d'autorisation d'émettre. Le circuit tampon MDAP comprend trois registres-tampons B4 à B6. Le registre B4 a son entrée reliée au faisceau de fils AP provenant de l'unité de commande UX et sa sortie est reliée à la troisième entrée d'un multiplexeur MUXA. Le registre B5 a son entrée reliée au faisceau de fils DP provenant de l'unité UX et sa sortie est reliée à la troisième entrée du multiplexeur MUXD. Le registre B6 reçoit à son entrée la valeur "1" et sa sortie est reliée à l'entrée DAP du générateur de signaux de commande GSC. Les trois registres B4 à B6 ont des entrées de validation d'écriture qui sont reliées, en parallèle à la sortie DAP' de l'unité de commande UX. Le signal tO mémorise la demande d'accès de l'unité UX. Le multiplexeur MUXA a sa sortie reliée au bus d'adresses BUSAD tandis que le multiplexeur MUXD a sa sortie reliée au bus BUSDON. Les entrées du générateur de signaux de commande GSC sont les entrées DAE et DAP, déjà citées, les entrées de signaux t'O à t'7 et tO à t7 reliées au générateur GEN, et les entrées le' et dc' qui sont reliées à des sorties correspondantes de l'unité de commande UX. Le générateur GSC délivre, à ses sorties correspondantes, les signaux le, dc et sel, vers le bus de contrôle BUSC et des signaux phl et Ph2 vers les entrées de commande des multiplexeurs MUXA et MUXD. Le générateur GSC est un circuit logique qui résoud les équa- tions logiques suivantes: sel tO + t2 + DAE.(t3 + t4 + t6) + DAP.t7 dc = DAE.t'3 + DAP.t'7.dc' le = (t'O + t'l + t2/.t'2) + (t'3 + t'4).DAE + (t7:le'.DAP) Phl = O.(t'G + t'l + t'2 + t'3 + t'4 + t'5 + t'6) + l.t'7 Ph2 = O.(t'O + t'l + t'2 + t'3) + l.(t'3 + t'4 + t'5 + t'6) Les diagrammes temporels des signaux le, dc, sel, Phi et Ph2 sont montrés à la Fig. 5. Le signal sel est au niveau haut pour déclencher toute opération de lecture ou d'écriture dans l'une ou l'autre des mémoires MVD et MDT. Le signal le/ déclenche une opéra- tion d'écriture dans la mémoire MDT. Le signal dc oriente la lecture ou l'écriture vers la mémoire MVD alors que dc/ oriente la lecture vers la mémoire MDT. La combinaison de signaux Phl/ et Ph2/ oriente les multi- plexeurs MUXA et MUXD vers les sorties du compteur C2 et du multi- plexeur Mi, respectivement, pour permettre la phase d'allocation. La combinaison Phl/ et Ph2 oriente les multiplexeurs MUXA et MUXD vers la sortie du tampon B2 et la sortie du multiplexeur M2, respective- ment, pour permettre la phase d'autorisation. La combinaison Phl et Ph2/ oriente les multiplexeurs MUXA et MUXD vers les sorties des tampons B4 et B5, respectivement, pour permettre l'accès en écriture ou en lecture à partir du microprocesseur de l'unité UX. A la Fig. 5, on a mentionné les trois phases de fonctionnement: allocation, autori- sation et accès de UX. La phase d'allocation commence au temps tO avec sel.le.dc/ par la transmission, à travers MUXA, de l'adresse contenue dans le compteur C2 vers le bus BUSAD afin de lire le mot CPT correspondant à cette adresse dans la mémoire MDT. Ce mot CPT est transmis, par le bus BUSDON, à l'entrée d'opérande A de l'additionneur Ai qui est activé pendant le temps tl. Au temps t2, la sortie de l'additionneur Ai présente le mot (CPT + 1).Selon que sa sortie de débordement est i activée ou non, le multiplexeur Ml fait passer le mot CPT ou (CPT + 1) vers le multiplexeur MUXD afin de réécrire immédiatement ce mot, à la même adresse dans la mémoire MDT. En pratique, l'ensemble des circuits Ai et Ml n'a pour but que d'empocher un retour à zéro intempestif du mot CPT quand celui-ci a atteint sa limite supérieure. La phase d'autorisation commence au temps t3 avec sel.le.dc par la transmission, à travers MUXA, de l'adresse contenue dans le tampon B2 vers le bus BUSAD afin de lire le mot MOYj correspondant à cette adresse dans la mémoire MVD. Ce mot MOYj est transmis, par le bus 26 1 6025 BUSDON, à l'entrée du tampon B1. Au temps t4, avec sel.le.dc/, à la même adresse, mais dans la mémoire MDT, le mot correspondant CPT est lu et appliqué, par le bus BUSDON, à l'entrée d'opérande A du soustracteur Si, lequel reçoit à son entrée d'opérande B, le mot MOYj contenu dans le tampon B1. La soustraction est effectuée au temps t5. Si le résultat de l'opération est positif, la liaison AAE est au niveau bas et ce résultat est transmis par les multiplexeurs M2 et MUXD pour être écrit dans la mémoire MDT et devenir le nouveau mot CPT, toujours à la même adresse. Si le résultat est négatif, la liaison AAE est au niveau haut, si bien que le multiplexeur M2 transmet au multiplexeur MUXD l'ancien mot CPT qui est réécrit dans la mémoire MDT. Bien évidemment, cette phase d'autorisation n'est exécutée que si le signal DAE' est émis par l'inverseur INV, c'est-à-dire que l'étiquette reçue n'est pas celle d'un paquet vide. Par ailleurs, il faut noter qu'au temps t3, le compteur C2 a été incrémenté en vue de la prochaine phase d'allocation. La phase d'accès de UX commence au temps t7 et permet à l'unité UX: - avec sel.le.dc, de lire dans la mémoire MVD, - avec sel.le/.dc, d'écrire dans la mémoire MVD, - avec sel.le.dc/, de lire dans la mémoire MDT, et - avec sel.le/.dc/, d'écrire dans la mémoire MDT. En écriture ou en lecture, le multiplexeur MUXA transmet l'adresse contenue dans le tampon B4 vers le bus BUSAD. En écriture, les données à écrire passent du tampon B5 au bus BUSDON par le - multiplexeur MUXD. En lecture, les données lues sont transmises à l'unité UX directement par le bus BUSDON. On notera qu'un cycle complet dure huit périodes de hO, c'est-à-dire huit temps bit des paquets transmis sur les multiplex entrant EPAC. Ainsi, chaque étiquette apparaissant sur la liaison Dl peut être traitée en temps réel. Il faut noter encore qu'à l'établissement d'un circuit virtuel, l'unité de commande UX peut décider d'écrire un nombre CPT initial dans la mémoire MDT à l'adresse du circuit virtuel. Si ce nombre initial est nul, c'est que l'unité de commande assigne un retard à l'émission de la source. Dans l'exemple de-fonctionnement décrit en relation avec la Fig. 2, on avait supposé, au contraire, que l'on 26 1 6025 donnait à CPT sa valeur maximale. On notera qu'à chaque établissement de communication, seule la valeur du mot MOYj doit obligatoirement être fixée par l'unité de commande, ce qui rend le système de l'invention très facile à mettre en oeuvre. 26 1 6025 REVENDICATIONS 1) Méthode de contr8le de flux de paquets, les paquets d'un circuit virtuel étant identifiés par leur étiquette et l'identité du multiplex qui les transporte, caractérisée en ce que le débit en paquets de chaque circuit virtuel est mesuré et comparé à une valeur moyenne allouée et, à chaque demande d'autorisation d'émettre (DAE'), quand il est trouvé inférieur à ladite valeur, l'écart positif, d'une part, entraîne une autorisation d'émettre et, d'autre part, est traduit en droits d'émettre proportionnels au temps écoulé depuis la demande précédente, les droits d'émettre étant cumulés, ou, quand il est supérieur à la dite valeur, l'écart négatif entraîne, si le nombre cumulé de droits d'émettre est positif, d'une part, l'autorisa- tion d'émettre et, d'autre part, la décrémentation dudit nombre cumulé, et si le nombre cumulé est nul, le refus d'autorisation d'émettre. 2) Méthode suivant la revendication 1, caractérisée en ce qu'elle consiste à attribuer initialement à un circuit virtuel, d'une part, un premier nombre (CPT) qui est ensuite incrémenté à une fréquence fixe, indépendante du débit du circuit virtuel, et, d'autre part, un second nombre (MOYj), chaque demande d'autorisation d'émet- tre (DAE') provenant du circuit virtuel entraînant le calcul de la différence entre le premier (CPT) et le second (MOYj) nombre et, quand le signe de cette différence est positif, la délivrance d'une autorisation d'émettre (AAE) ainsi que la substitution de la valeur de la différence au premier nombre (CPT), et, si le signe de la différence est négatif, la délivrance d'une interdiction d'émettre ainsi que la conservation du premier nombre (CPT), le premier nombre représentant un cumul de droits à émettre et le second nombre étant fonction du débit moyen attribué au circuit virtuel et de la fréquen- ce d'incrémentation du premier nombre (CPT). 3) Méthode suivant la revendication 1 ou 2, caractérisée en ce que la délivrance de l'interdiction d'émettre est exploitée par des organes de commutation (XPAC) du circuit virtuel qui émettent vers la source du circuit virtuel un message lui demandant de réduire son débit, quand cela est possible, et, en tout état de cause, un message l'avertissant d'une perte de paquets. 2 616025 4) Méthode suivant la revendication 2 ou 3, caractérisée en ce que le second nombre est choisi supérieur à la limite supérieure du premier nombre afin d'interdire toute transmission de paquet appar- tenant au circuit virtuel concerné. 5) Méthode suivant la revendication 2 ou 3, caractérisée en ce que le second nombre est choisi nul pour transmettre tous les paquets du circuit virtuel concerné. 6) Système destiné à mettre en oeuvre la méthode suivant l'une des revendications 1 à 5, caractérisé en ce qu'il comprend un premier détecteur de demande d'autorisation d'émettre (COMPl), une horloge (hO), un compteur (CPT), un registre-mémoire (REG2), un soustracteur (SOU), un second détecteur de signe du contenu du soustracteur, une unité de commande (UX), les sorties du compteur (CPT) et du registre- mémoire (REG2) étant reliées aux entrées d'opérande du soustracteur (SOU) dont la sortie est reliée à l'entrée du compteur (CPT), l'entrée du compteur (CPT) recevant le signal d'horloge périodique (hO) et le registre-mémoire (REG2) étant, au début de l'établissement du circuit virtuel, chargé par l'unité de commande, chaque signal de sortie du premier détecteur (COMPI) déclenchant le fonctionnement du second détecteur dont le signal de sortie au niveau bas entraîne la transmission d'une autorisation d'émettre (AAE) et le chargement du résultat du soustracteur (SOU) dans le compteur (CPT) et, au niveau haut, entraîne l'interdiction d'émettre. 7) Système suivant la revendication 6 pour mettre en oeuvre la méthode suivant l'une des revendications 2 à 5, capable de gérer tous les circuits virtuels traités par un commutateur de paquets (XPAC) portés par des multiplex temporels asynchrones (EPAC), caractérisé en ce qu'il comprend une première mémoire (MDT) dont les mots mémorisent lesdits premiers nombres et une seconde mémoire (MVD) dont les mots mémorisent les seconds nombres, les adresses des première et seconde mémoires étant déterminées par les identités (ETIj, e) des paquets entrant dans ledit commutateur (XPAC), le système comprenant encore un circuit de réception d'étiquette servant de premier détecteur (COMP2), un soustracteur, un second détecteur et une unité de comman- de (UX). 8) Système suivant la revendication 7, caractérisg en ce que l'unité de commande (UX) contient un microprocesseur commandant des cycles de travail du système, chaque cycle comprenant trois phases: une phase d'allocation pendant laquelle un mot de la première mémoire (MDT) est incrémenté, l'adresse dudit mot de la première mémoire (MDT) étant incrémenté d'un cycle au suivant, une phase d'autori- sation pendant laquelle ledit circuit de réception permet l'adressage successif des première (MDT) et seconde (MVD) mémoires dont les mots lus sont soustraits dans le soustracteur, le second détecteur dé-' livrant le signal d'autorisation ou non ainsi que le chargement ou non du contenu du soustracteur dans la première mémoire (MDT), et une phase d'accès de l'unité de commande pour écrire ou lire un nouveau mot dans l'une des deux mémoires.