Brevet FR2623332A1 — publié le 19890519

CIRCUIT INTEGRE CMOS ET PROCEDE DE FABRICATION La présente invention concerne un circuit intégré CMOS et un procédé de fabrication de celui-ci. Plus particulièrement, la présente invention concerne un circuit intégré CMOS dans lequel le "latch-up" (blocage à l'état passant) est éliminé ou au moins réduit et un procédé de fabrication d'un tel circuit. Comme cela est représenté en figure 1, des circuits intégrés MOS complémentaires (CMOS) comprennent un substrat 10 en silicium monocristallin d'un premier type de conductivité et comprenant à sa surface 12 au moins un caisson 14 de type de conductivité opposé. Des régions espacées de source et de drain 16 et 18 du type de conductivité opposé sont formées dans le substrat pour constituer un transistor MOS ayant une région de canal 24. Des régions espacées de source et de drain 20 et 22 du premier type de conductivité sont disposées dans le caisson 14 pour former un transistor MOS ayant une région de canal 26. Une couche mince 28 d'oxyde de silicium repose sur la surface du substrat 12 au-dessus des régions de canal 24 et 26 et une grille conductrice 30 repose sur la couche d'oxyde de canal 28 au-dessus de chacune des régions de canal 24 et 26. Comme cela est représenté en figure 1, la structure de circuit CMOS intégré forme deux types de transistors bipolaires parasites. Un transistor bipolaire latéral Q1 est formé entre une région de source ou de drain 16 ou 18 du transistor MOS dans le substrat 10, le substrat 10, et le caisson 14. La région de source ou 2623332- de drain forme l'émetteur du transistor bipolaire Q1, le substrat 10 sa base et le caisson 14 son collecteur. Un transistor vertical Q2 est formé entre une source ou drain 20 ou 22 du transistor MOS dans le caisson 14, le caisson 14, et le substrat 10. Comme cela est représenté en figure 2, les deux transistors parasites Q1 et Q2 forment un thyristor (SCR). Les résistances Rs et Rw sont des résistances du substrat et du caisson, respectivement. Lors du fonctionnement du circuit intégré, si les régions formant la jonction base-émetteur du transistor parasite Q1 ou Q2 se polarise en direct, les deux transistors peuvent devenir passant et resteront passant même si l'excitation provoquant la polarisation en direct est supprimée. Il en résulte l'état dit de "latch-up" (blocage à l'état passant) qui entraîne la circulation d'un courant important aux bornes de l'alimentation. Jusqu'à présent, les techniques utilisées pour empêcher le latch-up avaient pour but de réduire les valeurs des résistances de diffusion Rs et Rw qui courtcircuitent les jonctions base/émetteur des transistors Q1 et Q2 et de réduire le gain en courant des transistors parasites latéraux et verticaux. Des techniques de conception soigneuses peuvent atteindre le premier objectif, alors que le second nécessite de prêter attention à la fabrication du circuit intégré. Le transistor vertical Q2 contient habituellement une base étroite et le gain est associé à la largeur de base. Les profils de diffusion des diffusions source, drain et caisson sont fixés instrumentalement. Le transistor latéral Q1 comprend une base large dans laquelle la recombinaison des porteurs affecte le gain P. La réduction de gain a été atteinte en dopant à l'or ou en irradiant le substrat pour réduire la durée de vie des porteurs minoritaires. Ces deux dernières techniques sont difficiles à mettre en oeuvre et le dopage à l'or provoque en particulier une contamination notable du four, ce qui affecte de façon néfaste les performances du MOS. En conséquence, il serait souhaitable de prévoir un circuit intégré CMOS dans lequel le latch-up est réduit, sinon éliminé, et un procédé simple de fabrication d'un tel transistor utilisant des opérations de fabrication classiques pour un circuit intégré CMOS. Selon la présente invention, un circuit intégré CMOS comprend un substrat en silicium monocristallin d'un premier type de conductivité ayant une surface principale et une région de caisson du type de conductivité opposé dans le substrat au niveau de la-surface principale. Des régions espacées de source et de drain du type de conductivité opposé se trouvent dans le substrat au niveau de la surface principale adjacente au caisson formant un premier transistor MOS. Des régions espacées de source et de drain du premier type de conductivité se trouvent dans le caisson pour former un autre transistor MOS. Le substrat comprend une zone peut profonde le long de la surface principale qui est exempte d'oxygène. La partie restante du substrat a un contenu suffisamment élevé en précipités d'oxygène pour réduire le gain du transistor bipolaire latéral parasite formé entre le caisson, le substrat et la source ou le drain du transistor MOS de façon adjacente au caisson et pour empêcher ainsi le latch-up. Le circuit intégré CMOS est fabriqué en partant d'un substrat contenant une concentration élevée en oxygène. Les étapes initiales sont effectuées à des températures auxquelles les précipités d'oxygène forment des noyaux et croissent dans le substrat. Les étapes suivantes sont effectuées à des températures auxquelles la concentration en oxygène dans une région adjacente à la surface principale du substrat est réduite pour vider cette région d'oxygène. Des étapes de traitement finales sont effectuées à des températures suffisamment basses pour permettre une croissance lente et continue des précipités d'oxygène dans la masse du substrat. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles: la figure 1 est une vue en coupe d'une partie d'un circuit intégré CMOS représentant les transistors parasites qui y sont formés; la figure 2 est un schéma de circuit des transistors parasites formés dans le circuit intégré CMOS; la figure 3 est une vue en coupe d'un circuit intégré CMOS formé selon la présente invention; et la figure 4 est un organigramme indiquant les principales étapes du procédé selon la présente invention. Pour fabriquer un circuit intégré CMOS utilisant le procédé selon la présente invention, un procédé CMOS classique est utilisé avec les modifications suivantes: 1. La tranche initiale de silicium monocristallin doit avoir un contenu en oxygène d'au moins 30 ppm. Une telle tranche a un température critique d'environ 1000 C au-dessus de laquelle l'oxygène se dissoudra et en-dessous de laquelle les précipités formeront des noyaux et croîtront. Plus le contenu en oxygène est élevé, plus la température critique est grande. Egalement, la tranche doit avoir une couche de silicium polycristallin déposée sur sa face arrière dans des buts de piégeage. De façon générale, une couche de silicium polycristallin de 1,5 micromètres d'épaisseur est satisfaisante. Toutefois, au lieu d'utiliser du silicium polycristallin pour le piégeage, d'autres techniques peuvent être utilisées, tel qu'un endommagement de la surface arrière de la tranche, mécaniquement ou au laser. 2. Comme cela est indiqué en figure 4, les étapes de traitement initiales doivent réaliser une "prénucléation". Dans ce but, les étapes de traitement initiales doivent impliquer des températures proches de la température critique pour former des noyaux et faire croltre les précipités dans la tranche. La concentration locale en oxygène autour des précipités augmente alors au-dessus de la valeur moyenne initiale pour la tranche. 3. Les étapes de traitement suivantes doivent réaliser un "dégazage". Dans ce but, les étapes de traitement doivent être effectuées à des températures supérieures à la température critique pour réduire la concentration en oxygène près de la surface avant de la tranche par dégazage. La couche de silicium polycristallin sur la face arrière de la tranche aide à cette opération. Une fois que ceci est réalisé, la concentration moyenne en oxygène près de la surface avant est trop basse pour qu'une nucléation ultérieure prennent place, et ainsi une zone exempte de précipités et de défauts en résulte. Cette zone exempte de défaut est importante pour corriger le fonctionnement en surface du dispositif. Toutefois, la zone exempte de défauts doit être notablement moins profonde que la largeur de base du transistor pnp latéral parasite responsable du problème du latch-up. 4. Les étapes finales doivent réaliser la "nucléation et précipitation finale". Dans ce but, les étapes finales de fabrication du circuit intégré doivent être effectuées à des températures inférieures à la température critique pour permettre la poursuite d'une croissante lente des précipités dans la masse de la tranche près de la surface avant. Ceci augmente la concentration locale en oxygène. Ces précipités provoquent des dislocations dans le silicium qui piègent les impuretés, ce qui réduit la durée de recombinaison et réduit considérablement le gain P du transistor pnp latéral parasite et élimine ou réduit ainsi le latch-up. Plus particulièrement, les étapes ci-dessus peuvent être réalisées en utilisant le processus ci-après pour fabriquer un circuit intégré CMOS en partant d'une tranche de silicium monocristallin de conductivité de type n ayant une résistivité de 2 à 3 ohms-cm et un contenu en oxygène d'environ 30 ppm. La face arrière de la tranche est revêtue d'une couche de silicium polycristallin d'une épaisseur d'environ 1,5 micromètres. La tranche est initialement chauffée à 1100 C dans une atmosphère contenant de la vapeur d'eau pendant environ 14 minutes pour faire croître une couche épaisse d'oxyde de silicium sur la surface avant de la tranche. Puisque ceci est effectué à une température proche de la température critique, cette étape constitue l'étape de "prénucléation". La couche d'oxyde est alors revêtue d'un produit photorésistant qui est délimité en utilisant les techniques classiques de photolithographie pour y former des ouvertures sur les zones de la surface du substrat o les caissons doivent être formes. Les parties de la couche d'oxyde exposées par les ouvertures dans la couche de produit photorésistant sont enlevées par un produit d'attaque approprié. Des ions de bore sont alors implantés dans les zones exposées du substrat pour former les caissons, et le produit photorésistant est enlevé à l'acide sulfurique. La tranche est alors chauffée à 1200 C pour redistribuer les ions de bore dans le substrat et former les caissons. Ceci est suivi d'un chauffage dans une atmosphère contenant de l'oxygène à environ 1000 C pour former une couche d'oxyde de silicium à la surface de la tranche au-dessus des caissons. Puisque ces étapes comprennent un chauffage à une température supérieure à la température critique, il en résulte l'étape de "dégazage" dans laquelle la région dénudée est formée le long de la surface du substrat. Une couche de produit photorésistant est alors déposée sur la couche d'oxyde de silicium et est délimitée, en utilisant des techniques photolithographiques classiques pour former des ouvertures au-dessus des zones de la surface du substrat o les régions de source et de drain des transistors MOS à l'extérieur des caissons doivent être formées. Les parties de la couche d'oxyde exposées dans la couche de produit photorésistant sont enlevées par un produit d'attaque convenable, et des ions de bore sont implantés dans le substrat à travers les ouvertures dans la couche d'oxyde. Le substrat est chauffé à environ 1000 C sous une atmosphère d'oxygène pour redistribuer les ions de bore dans le substrat et. former une couche d'oxyde de silicium au-dessus des zones exposées dans la surface du substrat. Une couche de produit photosensible est alors déposée sur la couche d'oxyde de silicium et est délimitée pour former des ouvertures au-dessus des zones du caissoni o les régions de source et de drain doivent être formées. Les parties de la couche d'oxyde de silicium exposées par les ouvertures dans le produit photosensible sont enlevées par un produit d'attaque approprié et la couche de produit photosensible est alors enlevée. Le substrat est alors chauffé dans une atmosphère contenant un oxychlorure de phosphore (POCl3) pour déposer du phosphore sur les zones exposées de la surface du substrat. Le substrat est alors chauffé à environ 1000 C dans une atmosphère contenant de l'oxygène pour entraîner le phosphore dans le substrat et former une couche d'oxyde de silicium à la surface du substrat. Une couche de produit photosensible est déposée sur la couche d'oxyde de silicium et délimitée pour former des ouvertures au- dessus des zones de la surface du substrat comprenant les caissons 2-623332 entre les sources et les drains o les régions de canal doivent être formées. La couche d'oxyde exposée par les ouvertures dans la couche de produit photosensible est enlevée et des ions de bore sont implantés dans le substrat à travers les ouvertures dans la couche de produit photosensible pour régler les caractéristiques des transistors à former. Le substrat est chauffé à environ 1000 C dans de la vapeur d'eau pour former une couche mince d'oxyde de silicium sur la région de canal qui servira d'oxyde de grille. En utilisant une couche de produit photosensible et des techniques classiques de photolithogravure, des ouvertures sont formées à travers la couche d'oxyde de silicium au-dessus des régions de source et de drain formées dans le substrat et les caissons. Une couche de matériau conducteur, tel que l'aluminium, est déposée sur la couche d'oxyde de silicium et dans les ouvertures pour établir un contact avec les régions de source et de drain. La couche conductrice est définie pour former des grilles au-dessus des régions de canal et des interconnexions qui relient les diverses sources, drains. et grilles selon un circuit souhaité. On peut voir à partir de ce qui précède que toutes les étapes effectuées après la redistribution de caissons à haute température ont été effectuées à des températures non supérieures à la température critique. Il en résulte l'étape de "nucléation et précipitation finale" dans laquelle la croissance lente des précipités dans le substrat continue et la concentration locale en oxygène augmente. La figure 3 représente une partie d'un circuit intégré CMOS, désigné de façon générale par la référence 32, fabriqué selon le procédé de la présente invention. Le circuit intégré 32 comprend un substrat 34 de silicium monocristallin de type de conductivité N ayant une résistivité de 2 à 3 ohms-cm et un contenu en oxygène d'environ 30 ppm. Un tel substrat a été revêtu sur sa face arrière d'une couche de silicium polycristallin d'une épaisseur d'environ 1,5 micromètres tandis qu'un autre tel substrat était laissé non revêtu. En utilisant le procédé ci-dessus, chacun des substrats 34 a d'abord été chauffé à une température comprise entre 1000 C et 1100 C pour former une couche d'oxyde de silicium. Les substrats 34 ont alors subi une implantation d'ions de bore et étaient chauffés à 1200 C pour former un caisson 36 du type de conductivité P d'une profondeur de 10 micromètres et ayant une densité de dopage d'environ de 1 x 1016 ions/cm3. Après redistribution du caisson, des ions de bore ont été implantés dans le substrat pour former la région de source 38 d'un transistor MOS à canal P qui était espacée du caisson 36 d'environ 600 micromètres. La région de source 38 a une profondeur d'environ 3 micromètres et une densité de dopage d'environ 3 x 1018 ions/cm3. Des ions de phosphore ont été diffusés dans le caisson 36 pour former le drain 40 d'un transistor MOS à canal N à une profondeur d'environ 3 micromètres. Des anneaux de garde de type P 42 et 44 ont été implantés dans le substrat 34 autour de la région de source 38 et du caisson 36 dans chaque substrat 34. Comme cela est représenté en figure 3, chacun des circuits intégrés 32 comprenait un transistor bipolaire latéral parasite de type pnp Ql formé par la région de source 38 (émetteur), le substrat 34 (base) et le caisson 36 (collecteur). Des mesures électriques ont été effectuées sur chacun des circuits intégrés 32 pour déterminer le gain du transistor bipolaire Q1. D'après les mesures électriques, un substrat 34 de chaque groupe a été clivé et gravé par gravure de Wright pour révéler la profondeur de la zone dénudée et la densité de défauts dans la masse des substrats 34. La gravure de Wright utilisait un mélange de CrO3/H20, HF, acide acétique, eau et Cu(N03). Les résultats de ces mesures et essais sont représentés dans le tableau ci-après: Tableau 1 Pas de traitement Revêtement de silicium de face arrière polycristallin 2 x 10-4à x104 1 5x 10-5 à 5 x 10-5 Zone dénudée (pm) 130 90 Densité de défaut/mm2 1,2 12 On peut voir à partir du tableau ci-dessus que les circuits intégrés 32 formés avec une couche de silicium polycristallin (polysilicium) sur la face arrière du substrat 34 ont une zone dénudée moins profonde, une densité de défauts dans la masse de substrat supérieure d'un facteur 10 et une réduction du gain latéral 5 d'environ 10. En conséquence, un circuit intégré CMOS fabriqué selon la présente invention aura une tendance plus faible au latch-up de sorte que le latch-up est réduit sinon éliminé. Ainsi, il est fourni par la présente invention un circuit intégré CMOS comprenant une zone dénudée peu profonde le long de la surface avant du substrat dans laquelle les transistors MOS sont formés mais une concentration élevée de précipités d'oxygène dans la masse du substrat de façon à réduire le gain des transistors bipolaires parasites formés dans le circuit. Ceci réduit, sinon élimine, les risques de latch-up dans le circuit intégré. La présente invention prévoit également un procédé de fabrication du circuit intégré utilisant la technologie MOS classique mais en contrôlant les températures des diverses étapes pour obtenir la zone dénudée peu profonde et la concentration élevée de précipités d'oxygène. -2623332 REVENDICATIONS 1. Circuit intégré CMOS qui comprend un substrat (34) de silicium monocristallin d'un premier type de conductivité ayant une surface principale, une région de caisson (36) du type de conductivité opposé dans le substrat au niveau de la surface principale, des régions de source et de drain (40) du premier type de conductivité dans la région de caisson et au niveau de la surface principale et des régions espacées de source et de drain du type de conductivité opposé dans le substrat au niveau de ladite surface, et de façon adjacente à la région de caisson, caractérisé en ce que le substrat comprend une région peu profonde (35) le long de la surface principale qui est exempte d'hydrogène et en ce que la partie restante du substrat contient un concentration suffisamment élevée en précipités d'oxygène pour réduire le gain du transistor bipolaire latéral parasite formé entre la région de caisson, le substrat, et la région de source ou de drain adjacente à la région de caisson, ce qui évite le latch-up du circuit intégré. - 2. Circuit intégré CMOS selon la revendication 1, caractérisé en ce que la concentration en oxygène dans le substrat est d'au moins environ 30 ppm. 3. Circuit intégré CMOS selon la revendication 2, caractérisé en ce que la profondeur de la zone exempte d'oxygène à partir de la surface principale n'est pas supérieure à la distance entre la région de caisson et la région de source ou de drain dans le substrat le plus proche de la région de caisson.. 4. Circuit intégré CMOS selon la revendication 3 caractérisé en ce qu'il comprend une couche de silicium polycristallin sur la surface du substrat opposée à ladite surface principale. 5. Circuit intégré CMOS selon la revendication 4, caractérisé en ce que la couche de silicium polycristallin a une épaisseur d'environ 1,5 micromètres. 6. Circuit intégré CMOS selon la revendication 3, caractérisé en ce que la surface du substrat opposée à la surface principale est endommagée pour fournir des sites de piégeage. ll 7. Procédé de fabrication d'un circuit intégré CMOS comprenant, dans une surface principale d'un substrat de silicium monocristallin du premier type de conductivité, une région de caisson du type de conductivité opposé, des régions espacées de source et de drain du premier type de conductivité dans la région de caisson, et des régions espacées de source et de drain du type de conductivité opposé dans le substrat de façon adjacente à la région de caisson, caractérisé en ce qu'il comprend les étapes suivantes: partir d'un substrat à contenu en oxygène élevé; mettre en oeuvre des étapes initiales de traitement à des températures auxquelles des précipités d'oxygène forment des noyaux et croissent pour augmenter la concentration locale en oxygène autour des précipités; mettre ensuite en oeuvre des étapes de traitement à des températures auxquelles le contenu en oxygène dans une région mince adjacente à la surface principale du substrat est réduit pour former une zone mince exempte d'oxygène; et mettre en oeuvre ensuite des étapes de traitements à des températures auxquelles les précipités d'oxygène continuent leur croissance lente pour augmenter la concentration locale d'oxygène dans la partie du substrat externe à la zone exempte d'oxygène. 8. Procédé de fabrication d'un circuit intégré CMOS selon la revendication 7, caractérisé en ce que le substrat a une concentration initiale d'oxygène d'au moins 30 ppm. 9. Procédé de fabrication d'un circuit intégré CMOS selon la revendication 8, caractérisé en ce que la température à laquelle la nucléation et la croissance des précipités d'oxygène sont réalisées n'est pas supérieure à environ 1100 C. 10. Procédé de fabrication d'un circuit intégré CMOS selon la revendication 9, caractérisé en ce que la température à laquelle la zone dénudée est formée est d'au moins 1100 C. 11. Procédé de fabrication d'un circuit intégré CMOS selon la revendication 10, caractérisé en ce qu'il comprend l'étape consistant à partir d'un substrat muni d'une couche de silicium polycristallin sur sa surface opposée à la surface principale. 12. Procédé de fabrication d'un circuit intégré CMOS selon. la revendication 11, caractérisé en ce que l'étape de traitement initial comprend le chauffage du substrat dans une atmosphère contenant de l'oxygène à environ 1100 C pour former une couche d'oxyde de silicium sur la surface principale. 13. Procédé de fabrication d'un circuit intégré CMOS selon la revendication 12, caractérisé en ce que la zone dénudée est formée après que des ions du type de conductivité opposé ont été implantés dans le substrat et pendant le chauffage du substrat à une température d'environ 1200 C pour redistribuer les ions dans le substrat et former la région de caisson. 14. Procédé de fabrication d'un circuit intégré CMOS selon la revendication 13, caractérisé en ce que toutes les étapes de traitement ultérieures à l'étape de formation de la région de caisson sont effectuées à des températures inférieures à 1100 C pour obtenir la croissance finale des précipités d'oxygène. 15. Procédé de fabrication d'un circuit intégré CMOS selon la revendication 10, caractérisé en ce que la surface du substrat opposée à la surface principale.est endommagée pour munir le substrat de sites de piégeage. 16. Procédé de fabrication d'un circuit intégré CMOS selon la revendication 15, caractérisé en ce que la surface du substrat est endommagée mécaniquement. 17. Procédé de fabrication d'un circuit intégré CMOS selon la revendication 15, caractérise en ce que la surface du substrat est endommagée au moyen d'un laser.