Brevet FR2618624A1 — publié le 19890127

-- 1 -- Système de commutation de multiplex temporels hybrides à mémoire tampon optimisée La présente invention concerne un système de commutation de blocs de données entre plusieurs multiplex entrants et plusieurs multiplex sortants. Les blocs dans chacun des multiplex peuvent être des blocs synchrones en mode-circuit et/ou des blocs asynchrones en mode- paquet, et ont une longueur constante. Les blocs synchrones d'une même communication sont transmis périodiquement, à une fréquence de trame des multiplex. Des blocs asynchrones d'un même communication sont transmis sporadiquement dans les multiplex. En entrée d'un tel système de commutation, les blocs de données dans les multiplex entrants sont détectés et sont multiplexes dans un supermultiplex entrant. Lorsque les multiplex ne convoient que des blocs synchrones ou que des blocs asynchrones comme décrit dans le brevet FR-B-2538976, les blocs détectés et multiplexés sont écrits dans une unique mémoire tampon au fur et à mesure de leur arrivée et sont lus en fonction des rangs des intervalles de temps dans les multiplex sortants et/ou des rangs des multiplex sortants auxquels sont destinés les blocs respectivement. Lorsque les multiplex convoient à la fois des blocs synchrones et des blocs asynchrones, comme décrit dans la demande de brevet français 8702892 déposée le 27 février 1987 aux noms de J. FRANCOIS, J-P QUINQUIS et M. SERVEL, aussi bien les blocs synchrones que les blocs asynchrones dans le supermultiplex sont écrits dans des première et seconde mémoires tampons au fur et à mesure de leur arrivée. Le choix entre blocs synchrones et blocs asynchrones est réalisé en lecture. Les blocs synchrones sont lus dans la première mémoire tampon en fonction des intervalles de temps périodiques destinataires dans les multiplex sortants à occuper, et les blocs asynchrones sont lus dans la seconde mémoire tampon en fonction des intervalles de temps restants non occupés par des blocs synchrones dans les multiplex sortants. Quel que soit le type de système de commutation, les adresses des cellules de mémoire tampon o doivent être écrits des blocs détectés sont fournies cycliquement par une base de temps, comme pour une mémoire tampon dans un système de commutation temporel MIC. Ainsi, par exemple, pour trois blocs de données détectés espacés respectivement entre eux de - 2 - deux blocs vides de données, dits blocs ou créneaux blancs, et cinq blocs vides dans le supermultiplex entrant, le premier bloc est écrit dans une cellule de mémoire tampon ayant une adresse k, o k est un nombre entier compris entre 1 et le nombre de cellules de bloc de la mémoire tampon, le second bloc est écrit dans une cellule d'adresse k + 3, et le troisième bloc est écrit dans une cellule d'adresse k + 9. Les cellules intermédiaires d'adresse k + 1, k + 2, et k + 4 à k + 8 demeurent inoccupées et ne pourront être occupées au cycle d'adressage suivant que si des blocs de données sont transmis par le supermultiplex entrant en même temps que ces cellules sont adressées en écriture respectivement. Cet adressage cyclique en écriture d'une mémoire tampon présente essentiellement l'inconvénient suivant. Sachant que les blocs de données à écrire sont répartis sporadiquement, le nombre de cellules inoccupées dans la mémoire tampon est relativement grand en moyenne. Pour un système commutant uniquement des blocs asynchrones, la capacité de la mémoire tampon ne dépend pas du débit moyen de blocs détectés transmis dans le supermultiplex, mais du plus grand débit moyen des blocs dans les multiplex entrants et zo sortants, afin de perdre, le cas échéant, un minimum de blocs de données. Pour un système hybride commutant des blocs synchrones et asynchrones, la capacité de chacune des deux mémoires tampon doit être au moins égale au produit du nombre d'intervalle de temps dans une trame de multiplex par le nombre de mLltiplex entrants ou sortants, c'est-à-dire au moins égal au nombre d'intervalle de temps dans une trame du supermultiplex, afin de permettre l'écriture périodique des blocs synchrones d'une même communication. En outre, dans un système de commutation hybride, le nombre moyen de cellules inoccupées est multiplié par deux en raison de l'utilisation de deux mémoires tampons. Par suite, le coût du système de commutation dépend directement de la mémoire tampon, et donc de la capacité de celle-ci. La présente invention vise à réduire la capacité de mémoire tampon dans un système de commutation de blocs de données, notamment du type asynchrone ou hybride. Accessoirement, cette réduction permet d'intégrer la mémoire tampon avec des moyens d'entrée multiplexant les blocs des -3- multiplex entrants et des moyens de sortie démultiplexant les blocs lus en mémoire tampon et transmis dans les multiplex sortants. A cette fin, selon l'invention, un système de commutation de blocs de données entre plusieurs multiplex entrants et plusieurs multiplex sortants, ledit système comprenant des moyens d'entrée pour détecter des blocs de données dans les multiplex entrants et multiplexer les blocs détectés, des moyens tampons comprenant des cellules de bloc pour mémoriser les blocs multiplexés, des moyens d'adressage en écriture pour produire des adresses de cellules de bloc afin d'écrire des blocs multiplexés dans les cellules de bloc adressées en écriture, des moyens d'adressage en lecture pour mémoriser les adresses des cellules de bloc adressées en écriture et les ordonner en dépendance des multiplex sortants auxquels sont destinés les blocs écrits afin de lire et multiplexer les blocs écrits, et des moyens pour démultiplexer les blocs - lus et les transmettre dans les multiplex sortants destinataires, est caractérisé en ce que les moyens d'adressage en écriture comprennent des moyens pour sélectionner l'adresse de l'une des cellules de bloc dans les moyens tampons qui sont libres lorsqu'un -bloc de données est écrire afin d'écrire ce bloc dans ladite cellule libre sélectionnée, la Z0 sélection d'adresse de cellule libre étant établie en fonction d'adresses de cellule de bloc qui sont transmises par les moyens d'adressage en lecture aux moyens pour sélectionner lorsque des blocs mémorisés sont lus. Ainsi, selon l'invention, une cellule de mémoire tampon dans Z5 laquelle doit être écrit un bloc de données n'est pas adressée en écriture cycliquement, mais est choisie parmi des cellules de mémoire qui sont libres à l'instant d'écriture du bloc. Les moyens pour sélectionner surveillent en permanence l'état occupé ou libre de toutes les cellules de mémoire tampon afin d'offrir en permanence une adresse de cellule libre pour un bloc à écrire. L'adresse de cellule libre est remplacée par une adresse d'une autre cellule libre après l'écriture du bloc. La cellule maintenant occupée par le bloc écrit est ensuite libérée lors de la première lecture du bloc pour une communication point-à-point, ou lors de la dernière lecture du bloc pour une communication multipoint. La cellule libérée peut être immédiatement réutilisée pour l'écriture d'un autre bloc entrant, sans attendre, comme -4- selon la technique antérieure, qu'une base de temps produise son adresse après un cycle complet d'adressage de la mémoire tampon. Dans ces conditions, la capacité de la mémoire tampon dépend directement du débit moyen des blocs dans le supermultiplex entrant. En référence à l'exemple évoqué précédemment, si les cellules d'adresse k à k + 9 sont sélectionnées par ordre croissant des adresses, les cellules d'adresses k, k + 1 et k + 2 mémorisent lesdits premier, second et troisième blocs de données détectés, et si parmi les cellules d'adresse 1 à k + 1, seules les cellules d'adresse k et k + 1 sont libérées avant qu'un quatrième bloc de données soit transmis par le supermultiplex entrant, ce quatrième bloc est écrit dans la cellule d'adresse k. De préférence, un système de commutation selon l'invention est connu pour commuter des blocs de données relatifs également à des communications multipoint. Pour une communication multipoint, un bloc de données doit être lu autant de fois qu'il y a de multiplex sortants destinataires devant recevoir le bloc de données. La cellule de mémoire tampon dans laquelle est écrit le bloc de données doit être libérée lors de la dernière lecture du bloc, c'est-à-dire après nbm lectures, o nbm désigne le nombre de multiplex sortants destinataires. A cette fin, les moyens d'adressage en écriture comprennent des moyens pour indiquer les nombres de multiplex sortants vers lesquels doivent être encore transmis des blocs de données mémorisés dans des cellules des moyens tampons, respectivement, ledit nombre relatif à une cellule mémorisant un bloc étant égal à un nombre prédéterminé de multiplex sortants destinataires du bloc lorsque le bloc est écrit dans la cellule et étant décrémenté d'une unité en réponse à chaque adresse de lecture de ladite cellule transmise par les moyens d'adressage en lecture, la libération de ladite cellule ayant mémorisée ledit bloc étant signalée par les moyens pour indiquer aux moyens pour sélectionner dès que ledit nombre atteint zéro. Selon une réalisation préférée décrite en détail dans la suite de la description, un système de commutation est du type hybride et comprend, comme selon la demande de brevet précitée 87-02892, des moyens d'entrée pour détecter des blocs de données dans les trames des multiplex entrants et multiplexer les blocs détectés, _ des premiers moyens tampons pour mémoriser tous les blocs multiplexés dans des premières cellules de blocs, -5- des seconds moyens tampons pour mémoriser tous les blocs multiplexés dans des secondes cellules de blocs, des moyens de sortie pour démultiplexer des blocs synchrones et asynchrones mémorisés et les transmettre en fonction de leurs destinations aux multiplex sortants, tout en constituant les trames dans les multiplex sortants, des moyens d'écriture pour produire des adresses de cellules de bloc afin d'écrire chacun des blocs détectés multiplexes dans des première et seconde cellules, des premiers moyens de lecture recevant les adresses des premières cellules dans lesquelles sont écrits des blocs synchrones pour lire chacun des blocs synchrones mémorisés, par correspondance entre l'adresse de la première cellule o est écrit le bloc synchrone et au moins un numéro d'intervalle de multiplex sortant à occuper par le bloc synchrone, et plusieurs seconds moyens de lecture, du genre file d'attente (FIFO), respectivement assignés aux multiplex sortants et adressés par les moyens d'écriture, et recevant les adresses des secondes cellules dans lesquelles sont écrits des blocs asynchrones pour lire chacun des zo blocs asynchrones mémorisés, par correspondance entre l'adresse de la seconde cellule o est écrit le bloc asynchrone et le numéro du multiplex sortant destinataire. Selon l'invention, dans ce système de commutation hybride, les premiers et seconds moyens tampons comprennent une unique mémoire tampon ayant des cellules de bloc susceptibles de mémoriser indifféremment des blocs synchrones et des blocs asynchrones détectés et multiplexés, et les moyens d'écriture comprennent des moyens pour sélectionner une adresse d'écriture de l'une des cellules de la mémoire tampon qui sont libres lorsqu'un bloc de donnée est à écrire dans la mémoire tampon afin d'écrire le bloc dans la cellule libre sélectionnée, la sélection d'adresse de cellule libre étant établie en fonction d'adresses de cellule fournies par les premiers et seconds moyens de lecture lorsque des blocs synchrones et asynchrones mémorisés sont lus dans la mémoire tampon respectivement. Il apparait ainsi qu'un système de commutation hybride selon l'invention comprend une mémoire tampon ayant une capacité inférieure à la moitié de l'ensemble des deux mémoires tampons selon la demande de -6- brevet 8702892. Cela permet de reduire considérablement le coût du système. Le coit est d'autant plus réduit que l'unique mémoire tampon peut être intégrée notamment avec des matrices de rotation d'entrée et de sortie incluses respectivement dans les moyens d'entrée et de sortie. On rappelle que de telles matrices de rotation effectuant des permutations simultanées d'octets de blocs offrent l'avantage par rapport à des moyens de multiplexage et démultiplexage classiques à conversions série- parallèle et parallèle-série, de traiter des blocs de données de multiplex ayant des debits très élevés, notamment pour des vidéocommunications. La réduction de la capacité de la mémoire tampon résoud également des problèmes de surcharge d'interconnexions à l'intérieur du système, et du fait de l'intégration, permet d'optimiser les vitesses de fonctionnement concernant notamment l'écriture et la lecture des cellules de la mémoire tampon. D'autres avantages et caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante d'un système de commutation hybride selon l'invention, en référence aux dessins annexes correspondants dans lesquels: - la Fig. 1 montre une trame hybride dans un multiplex entrant ou sortant; - la Fig. 2 est un bloc-diagramme du système de commutation hybride; 2z5 - la Fig. 3 est un bloc-diagramme détaillé d'un circuit de commande et d'adressage en lecture de mémoire tampon, et d'un circuit de commande de transfert de blocs lus, tous deux inclus dans le système hybride; - la Fig. 4 montre en détail un premier circuit de transfert de premiers octets de blocs lus, interconnecté entre la mémoire tampon et une matrice de rotation de sortie dans le système hybride; - la Fig. 5 montre en détail un autre circuit de transfert; et - la Fig. 6 montre en détail un circuit de gestion de mémoire tampon et d'adressage en écriture inclus dans le système hybride. Un multiplex temporel entrant ou sortant dans le système de commutation selon l'invention a une structure de trame telle que celle montrée à la Fig. 1, à laquelle on se référera dans la suite de la description. Le multiplex convoie des blocs de bits à 16 octets occupant -7- des intervalles de temps consécutifs. Par exemple, lorsque le multiplex a un débit de 280 Mbits/s, un bloc de bits est transmis pendant 0,457 ps, correspondant à une période d'octet égale à 28,57 ns. En pratique, la trame du multiplex est hybride, c'est-à-dire -5 comprend à la fois des blocs de données synchrones provenant de voies de transmission en mode-circuit convoyant de la parole par exemple, et des blocs de données asynchrones provenant de voies de transmission en mode- paquet. Par définition, les blocs synchrones, occupent des intervalles de temps prédéterminés dans la trame, tel que le second intervalle ITI, tandis que les blocs asynchrones dits paquets occupent d'une manière pratiquement sporadique les autres intervalles de temps, tels que les intervalles IT2, IT3, dans la trame. En outre, plusieurs blocs asynchrones d'une même communication ou message à retransmettre dans un ou plusieurs multiplex sortants peuvent être contenus dans une même trame, pour les uns consécutivement, pour les autres espacés temporellement. Il en résulte que certains blocs asynchrones dans une trame peuvent être vides de données et seront appelés dans la suite "blocs blancs". Les blocs blancs ont cependant un motif prédéterminé de bits qui ne peut être imité dans les blocs de paquet afin de servir à une synchronisation des paquets. Selon la structure de trame illustrée à la Fig. 1, une trame contient 69 blocs à 16 octets occupant des intervalles de temps ITO 0 IT68; cependant tout autre dimensionnement de la trame, avec un nombre de blocs tel que 64, 65,...72, pouvant être différent d'une puissance de 2 est possible. Le premier intervalle ITO dans la trame contient un bloc de synchronisation de trame, dit également bloc ou mot d'alignement ou de verrouillage de trame, ayant le motif suivant: 0000111100110011... 00110011. On peut en outre n'affecter qu'une partie de ce premier intervalle ITO, par exemple la moitié, au motif de verrouillage 000011110011...0011, et l'autre partie peut être affectée à d'autres informations. Un bloc blanc, dit de synchronisation de paquet, tel que celui de l'intervalle IT2, a le motif suivant 0000111101010101...01010101, dans lequel le premier octet identique h celui du bloc de synchronisation de trame et correspondant h "OF" en code hexadécimal, constitue une étiquette de synchronisation suivie de paires de bits de bourrage "01". Un bloc asynchrone, tel que celui dans l'intervalle IT3, contient un premier octet formant une étiquette du 8 - bloc et 15 octets d'information. L'étiquette d'un bloc asynchrone constitue un identificateur d'une communication de paquets dans lequel un nombre de bits prédéterminé sont affectés à l'identification de multiplex et voies de transmission sortant du système de commutation et éventuellement d'autres systèmes de commutation secondaires ultérieurs. Ainsi, les blocs asynchrones d'une même communication ont une même étiquette spécifique qui sera substituée à une autre étiquette lors de la commutation dans le système de commutation, en vue de l'acheminement du bloc vers un autre système de commutation principal ou secondaire. Comme montré à la Fig. 2, le système de commutation hybride est destiné à commuter des blocs de données provenant de seize multiplex entrants EO à E15 vers seize multiplex sortants SO à S15. Le système comprend essentiellement en entrée d'une mémoire tampon centrale MT, 16 circuits d'entrée CE0 à CE15 et une matrice de rotation d'entrée MRE, en sortie de la mémoire tampon MT, 16 circuits de transfert CTRO à CTR15, une matrice de rotation de sortie MRS et 16 convertisseurs parallèle- série p/sO à p/sI5 d'une part, et des moyens assurant l'écriture et la lecture des paquets dans la mémoire tampon selon les communications demandées, tels qu'une mémoire de commande en écriture MCE, une mémoire de traduction d'étiquette MTR, un circuit de commande et d'adressage en lecture CAL, et un circuit de gestion de mémoire tampon et d'adressage en écriture CAE. Le système de commutation comprend également une base de temps BT incluant une horloge locale à une fréquence multiple entière du débit des multiplex. En particulier, la base de temps BT comporte des diviseurs de fréquence et des compteurs pour produire par une première sortie un signal d'horloge H à la fréquence d'octet dans les multiplex, par quatre sorties BT0 à BT3 des mots d'adresse de multiplex à 4 bits e toutes les 16 périodes du signal H et, à travers un circuit inverseur INV, un mot e complémentaire de e, et par les sorties BT0 à BT3 et sept autres sorties BT4 à BT10 un mot d'adresse d'intervalle de temps sortant à 11 bits AITS. Les mots e et AITS sont transmis à la fréquence d'octet H. La base de temps opère sur un cycle de trame de 69 x 16 = 1104 intervalles de temps correspondant au multiplexage de 16 multiplex, à raison de 69 intervalles de temps entrants ou blocs par multiplex par période de trame afin de constituer des adresses de lecture d'une première mémoire de commande de lecture MCL1, destinée à la commande en lecture des blocs de donnée écrits dans la mémoire tampon, comme on le verra dans la suite. Les mots e ete varient successivement de O à 15 et de 15 à O et constituent des adresses des multiplex entrants et sortants, respectivement. Les mots AITS varient de 0 à 1103. ' Les circuits d'entrée CEO à CE15 ont pour r8le essentiel de synchroniser les trames dans les multiplex entrants EO à E15 en vue de leur multiplexage synchrone. En effet, les étiquettes dans des blocs de données des multiplex entrants ne sont pas a priori appliquées simultanément en entrée des circuits CEO à CE15. Cette synchronisation est complétée par celle des blocs asynchrones, c'est-à-dire du cadrage de ceux-ci suite aux détections sporadiques des blocs blancs. En outre, les circuits CEO à CE15 sont destinés à produire les numéros de rang à 7 bits des blocs dans chacune des trames de chaque multiplex entrant par détection des blocs de synchronisation de trame, et à extraire des trames les blocs blancs qui ne sont pas transmis en sortie des circuits d'entrée. Chacun des circuits d'entrée CEO à CE15 est analogue h celui décrit et montré h la Fig. 4 dans la demande de brevet 87-02892 déjh citée. Il comprend principalement un circuit de contr6le de trame et de synchronisation montré à la Fig. 5 de la demande précitée pour signaler le début de chaque bloc, indiquer les rangs de bloc dans les trames et récupérer une fréquence d'octet, et un convertisseur série-parallèle, une file d'attente et un circuit logique d'adressage de la file décrits en détail dans le FR-B-2538976, ou la EP-A-0113307. Ainsi, chaque circuit d'entrée CEO à CE15 comprend une file d'attente de mots à 8 + 7 +1 = 16 bits parallèles constitués chacun par un octet de données, un numéro de rang de paquet lorsque l'octet est un premier octet de paquet, et d'un bit d'indication de début de bloc. Les octets de données et les rangs de paquet sont transmis par les circuits CE0 à CE15 à la matrice MRE à travers des bus à 8 fils dO à d15 et des bus à 7 fils NO à N15S, respectivement. Cependant, comme selon la demande 87-02892, ou selon la Fig. 5 du FR-B-2538976, les octets ayant un même rang dans des trames des bus dO à d15 sont délivrés séquentiellement au rythme de l'horloge d'octet H; en particulier, ce décalage résultant d'une conversion parallèle-diagonale, dite "paragonale", impose que les étiquettes sont décalées d'un bus dO à d15 au bus suivant dl à d15, do, d'une durée égale à la période d'octet. Ce décalage est assuré grâce à - 10 - un circuit d'aiguillage AIG, tel qu'un démultiplexeur à entrée à l'état "1", recevant les mots e fournis par la base de temps BT et établissant des signaux f0 à f15 à la fréquence des blocs et retardés successivement d'une période d'octet. Les matrices de rotation MRE et MRS ont un r6le analogue à celles décrites dans la demande 87-02892, ou le FR-B-2538976. Les matrices de rotation MRE et MRS ont des entrées de commande de rotation auxquelles sont appliquées les mots e et e variant cycliquement de O à 15 et de 15 à O et qui identifient implicitement les rangs des multiplex entrants et sortants, respectivement. Dans la matrice MRE, la rotation s'effectue sur 8 + 7 = 15 bits afin de transmettre d'une part, par un premier bus de sortie DS à sept fils les rangs de bloc en synchronisme avec les premiers octets des blocs multiplexés transmis par un second bus DO à huit fils, d'autre part, les 16 octets de chaque bloc dans seize bus à huit fils DO à D15 constituant un supermultiplex entrant desservant la mémoire tampon. Si i désigne le rang de l'octet d'un bloc de paquet, et j le rang d'un multiplex entrant, o i et j sont des entiers compris entre O et 15, alors l'octet de rang i d'un bloc délivré par le bus dj est transmis par ZO le bus Di et succède à l'octet de rang i-1 dans ce même bloc et délivré par le bus de sortie D(i-1), après une période d'octet du signal H. Tous les octets de rang i dans des blocs de même rang dans des trames des bus dO à d15 décalées temporellement, sont transmis par le bus Di, l'octet du bus dj succédant à l'octet du bus c Ij-1). Comme on le verra dans la suite, la matrice de rotation de sortie effectue l'opération inverse afin de "dédiagonaliser" les blocs sortant de la mémoire tampon. La mémoire tampon MT comprend seize sous-mémoires tampons MTO à MT15. Le bus DO est relié à huit premières entrées d'un multiplexeur d'étiquette METI à travers un registre d'étiquette à 8 étages parallèles RETI. Huit sorties du multiplexeur METI appliquent des premiers octets à des entrées de donnée de la première sous-mémoire tampon MTO. Les premiers octets mémorisés sont des premiers octets de blocs synchrones provenant directement du bus DO et des nouvelles étiquettes de blocs asynchrones lues dans la mémoire de traduction MTR. Le registre RETI compense la durée de traduction d'étiquette lorsqu'un bloc synchrone est à écrire dans la mémoire tampon MT. Les autres bus de sortie D1 à D15 de - il - la matrice ERE sont reliées directement à des entrées de données des sous-mémoires MTI à MT15 respectivement. Comme cela appara!t dans la Fig. 2, à chacune des sous-mémoires MTO à MT15 sont associés un registre d'adresse d'écriture RAEO à RAE15, un registre d'adresse de lecture RALO 2 RAL15, et un multiplexeur d'adresse MXO à MX15 relié aux sorties des deux registres et transmettant au rythme de l'horloge H des adresses d'écriture et de lecture à la sous-mémoire. Les registres RAEO à RAE15 sont connectés en cascade à un bus d'adresse d'écriture de cellule libre ade sortant du circuit CAE. Cependant, afin de préserver le retard dû au registre RETI, l'écriture des deux premiers octets de chaque bloc est simultanée si bien que la sortie du registre RAEO est reliée directement à l'entrée du registre RAE2, le registre RAE1 n'existant pas. De même, les registres RALO à RAL15 sont connectés en cascade à un bus d'adresse de lecture de bloc ADL sortant du circuit CAL. Tous les registres précédents reçoivent le signal d'octet H afin d'écrire ou de lire les octets d'un même bloc de donnée pendant seize périodes d'octet successives, conformément au décalage "paragonal" des octets de bloc dans les bus DO à D15 du supermultiplex entrant. Les adressages en écriture et lecture des sous-mémoires sont déduits de la même façon en dépendance d'une adresse d'écriture et d'une adresse de lecture. Ainsi, bien que les blocs entrants dans-la mémoire tampon soient présentés sous forme diagonale, ils sont néanmoins écrits sous forme spatialement orthogonale dans les sous-mémoires. Les sous- mémoires tampons MTO à MT15 mémorisent respectivement les seize octets d'un bloc de donnés. Comme la sélection d'une sous-cellule à un octet dans chacune des sous-mémoires, c'est-à-dire d'une cellule à seize sous- cellules dans la mémoire MT est dynamique, et qu'une cellule venant d'être libérée peut être réutilisée immédiatement pour écrire un autre bloc entrant, il suffit de dimensionner à 64 blocs par trame et par multiplex la mémoire MT pour obtenir une très faible probabilité de perte de blocs dû à un sous-dimensionnement de la mémoire MT. Ainsi, chacune des sous-mémoires MTO à MT15 contient 64 x 16 = 1024 cellules d'un octet, nombre sensiblement inférieur au nombre de blocs par trame égal à 1104. Les huit sorties de donnée de chacune des sous-mémoires tampons MTO à MT15 sont reliés à un bus d'entrée à huit fils respectifs F0 à F15 de - 12 - la matrice de rotation de sortie MRS à travers les circuits de transfert respectifs CTRO à CTR15. Les circuits de transfert sont reliés chacun à deux fils de sortie du circuit CAL transmettant des signaux S/A et SY destinés à introduire dans les multiplex sortant des blocs de synchronisation de trame et des blocs blancs. Des bus de sortie à huit fils GO à G15 de la matrice MRS transmettent des blocs de données a destination des multiplex SO à S15 à travers les convertisseurs parallèlesérie p/s0 à p/s15 respectivement, les blocs de donnée dans les différents bus GO à G15 ayant leurs étiquettes décalées d'une période d'octet d'un bus au suivant, comme dans les bus d'entrée DO à D15. On décrit maintenant successivement les moyens de commande en écriture des blocs et étiquettes MCE + MTR et le circuit CAL dont les structures, bien que sensiblementanalogues a celles décrites dans le 87-02892, diffèrent notamment au niveau des liaisons et fonctions interdépendantes avec le circuit de gestion de mémoire tampon et d'adressage en écriture CAE, caractérisant principalement l'invention. Comme illustré également dans la Fig. 2, une unité de commande de commutation UCC est reliée par un bus BUS à des entrées de donnée et d'adressage en écriture des mémoires MCE et MTR et de la première mémoire MCL1 incluse dans le circuit CAL. L'unité de commande de commutation UCC supervise les communications en mode circuit et en mode paquet traversant le système de commutation, en fonction de bloc de signalisation détecté dans les multiplex entrants et repérés par des étiquettes spécifiques. En fonction de nouvelles communication à établir ou de communications à libérer, l'unité UCC modifie le contenu des trois mémoires MTR, MCE et MCL1. Les mémoires MCE et MCL1 ainsi qu'une seconde mémoire MCL2 incluse dans le circuit CAL sont des mémoires vives RAM et contiennent chacune un nombre de cellules adressables au moins égal au nombre de blocs de données par trame dans les multiplex, soit au moins 69 x 16 = 1104 cellules. D'autre part, la mémoire MTR contient autant de cellules que de circuits virtuels adressables par les diverses étiquettes, soit pour seize multiplex et une étiquette à huit bits, 16 x 2 = 4096 cellules. Chacune des cellules des mémoires MCE, MTR et MCL1 contiennent 4 + 1 = 5 bits, 16 + 8 = 24 bits, et 11 + 2 = 13 bits respectivement. - 13 - La mémoire de commande en écriture MCE est adressée en lecture par des adresses à Il bits comprenant chacune une première partie à 4 bits formée par un mot e identifiant le rang d'un multiplex entrant et délivré par la base de temps BT, et une seconde partie à 7 bits formée par le rang d'un bloc dans une trame du multiplex entrant et délivré par le bus DS de la matrice MRE. Chaque cellule dans la mémoire MCE contient un bit s/a indiquant si le bloc à écrire en mémoire tampon est affecté à une communication synchrone (s) pour laquelle s/a ="1", ou à une communication asynchrone (a) pour laquelle s/a ="0", ainsi que quatre bits significatifs indiquant le nombre en code binaire nbms de multiplex sortants SO à S15 dans lesquels doit être diffusé le bloc à écrire lorsque la communication est synchrone. Il est à noter que réciproquement, des blocs provenant de plusieurs multiplex entrants EO à El5 peuvent être transmis dans un même multiplex sortant, selon les principes d'une communication multipoint. Ainsi, par exemple si un bloc synchrone doit être diffusE vers trois multiplex sortants tels que SI, S4 et S9, le nombre nbms indique la valeur 3 = "0011'". Les bits parallèles du nombre nbms lu dans la mémoire MCE sont appliqués aux quatre entrées d'une porte OU Ps dont la sortie est reliée à une première entrée d'un multiplexeur MXsa, et à quatre premières entrees d'un multiplexeur MNB, les éléments Ps, MXsa et MNB étant inclus dans le circuit CAE montré à la Fig. 6. Le bit s/a est appliqué d'une part, à l'entrée de sélection du multiplexeur METI afin de transmettre une nouvelle étiquette lue dans la mémoire MTR lorsque s/a = "0", d'autre part, à une entrée de commande en écriture d'une seconde mémoire de commande de lecture MCL2 et à des entrées inverseuses de commande de seize portes ET à deux entrées PAO à PA15 incluses dans le circuit CAL (Fig. 3), et aux entrées de sélection des multiplexeurs MXsa et MNB dans le circuit CAE (Fig. 6). - La mémoire de traduction MTR est chargée d'une nouvelle étiquette à affecter aux blocs asynchrones d'une communication par l'unité UCC, lors de l'établissement de cette communication. Cette nouvelle étiquette est lue par une adresse à 12 bits comprenant une première partie 2 4 bits formée par un mot e identifiant le rang du multiplex entrant convoyant les blocs de cette communication asynchrone, et une seconde partie à 8 bits constituée par l'étiquette de ces blocs transmis par le bus DO sortant de la matrice de rotation d'entrée MRE. En pratique, chaque - 14 - cellule de la mémoire MTR comprend une nouvelle étiquette à 8 bits à appliquer aux secondes entrées du multiplexeur METI pour insertion en entête dans les blocs de la communication, et un mot à 16 bits ne comprenant qu'un ou plusieurs bits à l'état haut "1" dont les rangs dans le mot à 16 bits correspondent aux rangs des multiplex sortants SO à S15 auxquels sont destinés les blocs de la communication asynchrone. Les bits des mots à 16 bits sont appliqués respectivement à des secondes entrées des portes PAO à PA15 (Fig. 3). En se référant maintenant à 14 Fig. 3, dans le circuit de commande et d'adressage en lecture CAL, on retrouve seize files d'attente FSO à FS15, un démultiplexeur TR de validation de lecture des files, les seize portes PA0 à PA15 pour autoriser sélectivement des écritures dans les files, la première mémoire de commande de lecture MCL1, un multiplexeur MFS pour les adresses lues dans les files d'attente, un multiplexeur MGS pour sélectionner une file vide, ainsi qu'un circuit de commande de transfert GST comprenant un multiplexeur à deux entrées MLS et deux registres P décalage 16 étages RGV1 et RGV2 pour lire des blocs de synchronisation de trame et des blocs blancs dans les circuits de transfert CTR0 à CTR15. Tous les circuits énoncés précédemment ont des fonctions analogues à ceux montrés à la Fig. 2 dans la demande de brevet français 87-02892. Cependant, le circuit CAL comprend en outre une seconde mémoire de commande en lecture MCL2, un multiplexeur d'adresses MA2 pour la mémoire MCL2, et un multiplexeur d'adresse de lecture de bloc MALI. La première mémoire de commande en lecture MCL1 contient au moins 16 x 69 = 1104 cellules à 13 bits utilisables qui sont lues cycliquement à chaque période de trame par les mots à 11 bits AITS fournis par la base de temps. Chaque mot AITS identifie d'une part le rang d'un multiplex sortant SO à S15 correspondant au mot e, d'autre part par 7 autres bits le rang d'un intervalle de temps à occuper par un bloc dans le multiplex sortant. Chacune des cellules dans la mémoire MCL1 comprend un mot à 11 bits AITE identifiant les rangs à 4 et à 7 bits du multiplex entrant et de l'intervalle de temps dans ce multiplex occupé par un bloc entrant dont le premier octet devra être lu dans la sous-mémoire tampon MTO à l'instant correspondant à l'adressage en lecture de la cellule par le mot correspondant AITS. En d'autres termes, la mémoire MCLI fait correspondre pour chaque période de trame l'adresse AITS d'un intervalle - 15 - de temps d'un multiplex sortant, c'est-à-dire une adresse d'octet dans un bus sortant F0 à F15 de l'une des sous-mémoires tampons MT0 à MT15, à l'adresse AITE d'un intervalle de temps d'un multiplex entrant, c'est-àdire l'adresse d'un octet entrant dans un bus entrant DO à D15 de l'une des sous-mémoires tampons, cet octet entrant devant être lu lors de l'adressage de l'intervalle de temps du multiplex sortant. Comme déjà dit, la mémoire MCL1 est reliée par le bus BUS à l'unité de commande de commutation UCC afin d'écrire les adresses des intervalles de temps entrants en fonction de ces différentes correspondances entre les intervalles de temps entrants et sortants, et donc en dépendance des acheminements des communications détectées lors de l'établissement des communications. Les adresses des intervalles de temps entrants AITE lues sont appliquées 8 des premières entrées du multiplexeur MA2. Avec chaque adresse d'intervalle de temps entrant AITE sont écrits également dans la cellule correspondante de la mémoire MCL1, un bit S/A indiquant le type synchrone, S/A = "1", ou asynchrone, S/A = "0", du bloc contenu dans l'intervalle de temps entrant, et un bit de validation de synchronisation ST qui est a l'état "1" uniquement lorsque l'adresse de lecture associée AITS correspond à un bloc de synchronisation de trame de multiplex sortant. Ainsi, seulement seize cellules de la mémoire MCL1 contiennent un bit ST à l'état "1", les autres cellules de la mémoire MCL1 contenant un bit ST à l'état "0". Les bits d'état de bloc sortant S/A lus dans la mémoire MCL1 sont successivement appliqués à une entrée d'inhibition du démultiplexeur TR, à une entree de sélection du multiplexeur MALI, à une première entrée de sélection du multiplexeur MLS, à une entrée série du registre à décalage RGV1 et à une première entrée d'une porte OU à deux entrées ESA. La sortie de la porte ESA est reliée à des premières entrées de porte OU et ET, PVE et EAL, incluses dans le circuit CAE (Fig. 6). Les bits ST lus dans la mémoire MCL1 sont successivement appliqués à une entrée directe de donnée du multiplexeur MLS. La seconde mémoire de commande en lecture MCL2 comprend également au moins 1104 cellules. Chaque cellule de la mémoire MCL2 contient un mot à 10 bits identifiant une adresse ade d'une cellule dans les sous-mémoires tampons MTO à MT15 o est écrit un bloc entrant. Les adresses ade sont transmises à la mémoire MCL2, tout comme au registre d'adresse d'écriture RAEO (Fig. 2), par une mémoire d'adresse disponible - 16 - MAD incluse dans le circuit CAE (Fig. 6). La mémoire MCL2 est adressée par le multiplexeur MA2, d'une part en écriture à chaque première demipériode d'octet par une adresse de bloc entrant à Il bits transmise par la liaison e de la base de temps BT et le bus DS sortant de la mémoire de rotation MRE, comme l'adressage en lecture de la mémoire MCE (Fig. 2), d'autre part en lecture à chaque seconde demi-période d'octet par une adresse d'intervalle de temps entrant AITE lue dans la mémoire MCL1. Il est à noter que les adresses d'écriture e + DS appliquées au multiplexeur MA2 constituent des adresses d'intervalle de temps entrant mais qui sont ordonnées en permanence selon l'ordre cyclique et constant du multiplexage temporel des intervalles entrants dans la matrice MRE, tandis que les adresses AITE lues dans la mémoire MCLI dépendent des commutations à réaliser et sont complètement désordonnées. Ainsi, la mémoire MCL2 assure une conversion d'adresse, c'est-a-dire une correspondance entre le rang d'un intervalle de temps entrant dans la trame des multiplex DO à D15 et l'adresse de la cellule de la mémoire tampon MT o est écrit le bloc entrant occupant l'intervalle de temps entrant. En effet, puisque selon l'invention, les cellules de la mémoire tampon ne sont pas assignées à des intervalles de temps entrants prédéterminés, ou respectivement aux multiplex entrants, il est nécessaire, lors de l'écriture d'un bloc notamment synchrone de mémoriser l'adresse ade de la cellule de mémoire tampon mémorisant ce bloc entrant. Ainsi, cette adresse ade est écrite dans la mémoire MCL2 en réponse au rang e + DS du bloc entrant, et est lue dans la mémoire MCL2 en réponse au rang de l'intervalle de temps sortant AITE devant être occupé par le bloc entrant, rang qui déclenche la lecture du rang AITE du bloc entrant dans la mémoire MCL1. En pratique, la mémorisation des adresses de cellule de mémoire tampon dans la mémoire MCL2 ne sert qu'aux blocs synchrones, et est validée par les bits s/a = "1" délivrés par la mémoire MCE (Fig. 2) et appliqués à une entrée de validation d'écriture de la mémoire MCL2. Les adresses de lecture de cellule de mémoire tampon pour les blocs entrants asynchrones sont gérées par les files d'attente FS0 à FS15, comme décrit dans la demande 87-02892 et rappelé ci-après. Les files d'attente FSO à FS15 sont du type FIFO ("First-In, First-Out") et ont leurs entrées de données reliées au bus à 10 fils de la mémoire d'adresse disponible MAD délivrant les adresses d'écriture de - 17 - cellule ade. Des entrées de commande d'écriture des files FS0 à FS15 sont reliées respectivement aux sorties des portes d'adressage PA0 à PAl5, tandis que des entrées de commande lecture des files d'attente sont reliées respectivement aux seize sorties du demultiplexeur TR recevant les mots e de la base de temps BT, via le circuit inverseur INV. Les bus sortants à 10 fils des files FS0 à FS15 sont appliqués aux entrees du multiplexeur MFS et sont sélectionnés par les mots e reçus l'entrée de sélection du multiplexeur MFS. Le bus de sortie à 10 fils de la mémoire MCL2 et le bus de sortie à 10 fils du multiplexeur MFS sont reliés respectivement à des premières et secondes entrées du multiplexeur d'adresse de lecture de cellule MALI et sont sélectionnés par les bits S/A lus dans la mémoire MCL1. Le bus de sortie du multiplexeur MALI délivrant des adresses de lecture ADL de cellules de mémoire tampon est relié aux entrées du premier registre d'adresse de lecture RALO (Fig. 2) ainsi qu'à des secondes entrées de deux multiplexeurs d'adresses MAEL et MAE inclus dans le circuit CAE (Fig. 6). Des sorties d'état vide des files d'attente FS0 à FS15 sont reliées respectivement a seize entrées du multiplexeur MGS et sont sélectionnées par les mots e appliqués à quatre entrées de sélection du multiplexeur MGS. La sortie du multiplexeur MGS fournit un bit FNV à l'état "1" correspondant à une file non vide sélectionnée par les mots e. Le bit FNV est transmis à une seconde entrée de la porte OU ESA et à une entrée inverseuse de donnée du multiplexeur NLS. La sortie du multiplexeur MLS est reliée à l'entrée série du second registre à décalage RGV2. Les fonctionnements en écriture et lecture des files d'attente FSO à FS15 sont analogues à ceux décrits dans le FR-B-2538976, et plus précisément dans la demande 87-02892. La file d'attente FSj est assignée au multiplex sortant Sj afin d'enregistrer les adresses ade des cellules de la mémoire tampon MT dans lesquels des blocs asynchrones sont écrits et destinés au multiplex Sj, et de lire ces adresses, a raison d'une adresse toutes les seize périodes d'octet en moyenne, pour lire les blocs écrits tant que la file d'attente contient au moins une adresse. Comme déja dit, sachant que la mémoire MCL2 est en fait utilisée pour la lecture des blocs synchrones, les écriture et lecture d'une file d'attente ne sont autorisées que lorsque le bit correspondant s/a appliqués aux entrées inverseuses des portes ET PAO à PA15 et le bit correspondant S/A appliqué à l'entrée d'inhibition du démultiplexeur TR - 18 - et à l'entrée de sélection du multiplexeur MALI sont respectivement à l'état bas "0". En écriture, la file FSj enregistre une nouvelle adresse ade lorsque le bit de rang j dans le mot à 16 bits fourni par la mémoire de traduction MTR, simultanément avec la nouvelle étiquette du bloc asynchrone à écrire, est à l'état "1" ce qui ouvre la porte ET PAj parmi les portes PAO à PA15. Puis l'adresse ade de la cellule o a été écrit le bloc asynchrone est lue dans la file FSj en réponse à un mot e égale à j en code binaire et traduit par un "1" seulement à la sortie du démultiplexeur TR reliée à l'entrée de lecture de la file FSJ. Le cycle d'adressage en lecture des files dépend des mots complémentaires e, correspondant à des adresses décroissantes de 15 à O des multiplex sortants afin de permettre la "dédiagonalisation" dans la matrice de rotation de sortie MRE, dont le principe est illustré aux Figs. 6 et 7 du FR-B-2538976. Selon le nombre d'adresse de cellules contenues dans la file FSJ, l'adresse du bloc asynchrone qui vient d'être écrit sera lu pratiquement immédiatement ou en différé. L'adresse de cellule lue est alors transmise aux secondes entrées du registre MALI pour effectuer la lecture du bloc proprement dite. Il est à noter que les adresses ade écrites dans les files d'attente ne sont pas fournies cycliquement par la base de temps BT, comme dans la demande 87-02892, mais par le circuit de gestion de mémoire tampon et d'adressage en écriture CAE en vue d'optimiser la durée de mémorisation des blocs dans la mémoire tampon. Le multiplexeur MGS permet de sonder toutes les seize périodes d'octet, l'état des files d'attente FSO à FS15 afin d'insérer un bloc blanc dans les multiplex sortants SO à S15 lorsque les files correspondantes sont vides, à l'exception des intervalles de temps correspondant à l'insertion des blocs de synchronisation sortants signalés par les bits ST = "1". Les différentes insertions de blocs blancs et de synchronisation sont effectuées dans les circuits de transfert CTRO à CTR15 sous la commande du circuit GST. Comme montré à la Fig. 4, le circuit de transfert CTRO comprend huit multiplexeurs ZOO à Z07 ayant des premières et troisièmes entrées de donnée parallèles recevant respectivement les bits de rang O à 7 des premiers octets des blocs sortant de la sous-mémoire tampon MTO. De même, chacun des autres circuits de transfert CTR1 à CTR15, tels que le circuit CTRi montré à la Fig. 5 pour i variant de i à 15 comprend huit 26 18624 - 19 - multiplexeurs parallèles Zi0 à Zi7 ayant des premières et troisièmes entrées de donnée recevant respectivement les bits de rang de 0 à 7 des octets de rang i des blocs sortant de la sous-mémoire tampon MTi. Les secondes et quatrièmes entrées de donnée des multiplexeurs inclus dans les circuits de transfert CRTO à CRT15 sont reliées à deux mémoires mortes, du type mémoire câblée, ayant enregistrés les motifs d'un bloc blanc et d'un bloc de synchronisation de trame, respectivement. Ainsi, dans le circuit de transfert CRTO, les secondes et quatrièmes entrées des multiplexeurs ZOO à Z03 sont à l'état "0", et les secondes et quatrièmes entrées des multiplexeurs Z04 à Z07 sont à l'état "1" conformément à l'étiquette des blocs blancs et de synchronisation "00001111". Dans les autres circuits de transfert, tel que le circuit CRTi, les secondes entrées des multiplexeurs Zi0, Zi2, Zi4 et Zi6 sont à l'état "0" et les secondes entrées des multiplexeurs Zil, Zi3, Zi5 et Zi7 sont à l'état "1"' conformément aux octets de bourrage d'un bloc blanc "01010101", tandis que les quatrièmes entrées des multiplexeurs Zi0, Zil, Zi4 et Zi5 sont à l'état "O", et les quatrièmes entrées des multiplexeurs Zi2, Zi3, Zi6 et Zi7 sont à l'état "1!' conformément aux octets de synchronisation "00110011". ZO Comme montré à la Fig. 3, les registres RGV1 et RGV2 inclus dans le circuit de commande de transfert GST reçoivent respectivement les bits S/A, et des bits de synchronisation SY, ces derniers étant produits par le multiplexeur MLS. Les seize sorties parallèles du registre RGV1 sont reliées respectivement 3 des premières entrées de sélection des multiplexeurs dans les circuits de transfert CTR0 à CTR15, et les seize sorties parallèles du registre RGV2 sont reliées respectivement à des secondes entrées de sélection des multiplexeurs dans les circuits CTRO à CTR15. Les bits S/A et SY sont décalés dans les registres RGV1 et RGV2 d'un étage en réponse à une impulsion d'horloge d'octet H, afin qu'un couple de bits S/A et SY commande les transferts successifs des seize octets d'un bloc pendant seize périodes d'octet H vers les bus d'entrée à 8 fils F0 à F15 de la matrice MRS. Les transferts des quatre types de blocs, à savoir des blocs "asynchrones" tels que blocs en mode-paquet et blocs blancs, et des blocs "synchrones" tels que des blocs en mode-circuit et blocs de synchronisation, sont régis selon le tableau I suivant: TABLEAU I 2 61 8 6 4 - 20 - multiplexeurs Z sélections O 1 FNV ST entrées S/A SY paquet 1 x O 0 O bloc blanc O x 1 0 1 circuit x 0 2 1 0 sync. trame x 1 3 1 1 Dans le tableau I, une croix "x" peut être un "1" ou "0". Ainsi, un bloc blanc est transféré en sortie lorsqu'à un instant de sélection "e" = j d'un multiplex sortant Sj, la file FSj est vide et S/A est à l'état "0", tandis qu'un bloc de synchronisation de trame est transféré vers le multiplex sortant Sj lorsque la mémoire MCL1 délivre des bits S/A "1" et ST = "1" suite à une adresse de lecture "AITS" = "j". En se référant maintenant à la Fig. 6, le circuit de gestion de mémoire tampon et d'adressage en écriture CAE comprend essentiellement une mémoire de libération de cellule MLC et une mémoire d'adresse de cellule disponible MAD. Les mémoires ELC et MAD comprennent respectivement 1024 cellules à 4 bits et 1024 cellules à 10 bits qui sont respectivement assignees à la surveillance des 1024 sous-cellules d'octets de la sousmémoire tampon MTO et, plus généralement, aux 1024 cellules de 16 souscellules dans la mémoire MT, soit 1024 cellules de bloc de donnée. Pour chaque cellule de bloc de mémoire tampon, la cellule respective dans la mémoire MLC mémorise le nombre de fois mis à jour que doit être lu un bloc de donnée écrit dans la cellule de mémoire tampon. Initialement, lorsque le bloc de donnée est écrit, la cellule de la zo mémoire MLC enregistre le nombre de multiplex sortants vers lesquels le bloc doit être transmis, puis à chaque lecture de ce bloc, le nombre enregistré est décrémenté d'une unité jusqu'a atteindre zéro afin de libérer la cellule de mémoire tampon pour l'écriture d'un autre bloc, via la mémoire MAD, comme on le verra dans la suite. Comme cela apparaet à la Fig. 6, la mémoire MLC est-associée d'une part, à un sommateur-codeur SOM et à un multiplexeur de nombres MNB pour enregistrer initiallement les nombres de multiplex sortant associés aux blocs écrits, d'autre part à un circuit de décrémentation DEC et à un circuit de test à zéro TZ pour lesdits nombres de multiplex afin de modifier lesdits nombres. La mémoire MLC est également associée à d'autres multiplexeurs et portes logiques pour adressages adéquats en écriture et lecture en fonction des instants d'écriture et de lecture des cellules de mémoire tampon notamment. - 21 - Les premières entrées du multiplexeur MNB reçoivent les nombres de multiplex sortants nbms à 4 bits associés aux blocs synchrones à écrire et transmis par la mémoire de commande en écriture MCE (Fig. 2). Quatre secondes entrées du multiplexeur MNB sont reliées aux sorties du sommateur-codeur SOM ayant seize entrées reliées respectivement aux sorties des portes d'adressage d'écriture de file PAO à PA15. L'entrée de sélection du multiplexeur de nombre MNB reçoit les bits s/a transmis par la mémoire MCE. Les quatre sorties du multiplexeur MNB sont reliées aux quatre entrées de donnée de la mémoire de libération MLC à travers des premières entrées d'un multiplexeur MD qui sont sélectionnées pendant des premières demi-périodes d'octet H/2. Lorsqu'un bloc synchrone est à écrire en mémoire tampon, le nombre nbms des multiplex sortants vers lesquels le bloc synchrone est à transmettre, est sélectionné dans le multiplexeur MNB par s/a = "1" et écrit dans la mémoire MLC. Lorsqu'un bloc asynchrone est à écrire en mémoire tampon, le nombre nbma des multiplex sortants vers lesquels le bloc asynchrone est à transmettre, est déduit dans le sommateur-codeur SOM, de la somme des bits "1" fournis aux sorties de portes PAO à PA15 adressant en écriture les files FSO à FS15 associées auxdits multiplex sortants. Le nombre nbma est sélectionné dans le multiplexeur MNB par s/a = "O" et est écrit dans la mémoire MLC. Pour écrire un tel nombre de multiplex sortants, nbms ou nbma, le multiplexeur d'adresses d'écriture et de lecture MAEL reçoit à des premières entrées, une adresse d'écriture de cellule de bloc ade à 10 bits délivrés par des sorties ACS + ALS de la mémoire MAD et correspondant à une cellule de bloc inoccupée dans la mémoire tampon MT dans laquelle est à écrire le bloc de donnée. Un tel adressage en écriture est effectué pendant une première demi-période d'octet, les multiplexeurs MD et MAEL, tout comme deux autres multiplexeurs MBE et MAE dans le circuit CAE, ayant leur entree de sélection recevant le signal d'horloge d'octet H fourni par la base de temps BT. L'écriture précédente est autorisée' grace à des moyens de validation d'écriture initiale comprenant la porte OU à quatre entrées Ps, une porte OU à seize entrées Pa, et un multiplexeur MXsa. Les entrées de la porte OU Ps reçoivent les nombres à 4 bits lus dans la mémoire de commande en écriture MCE, et applique un "1" à une première entrée du multiplexeur MXsa lorsque le nombre de multiplex sortants nbms - 22 - pour bloc synchrone est au moins égal à "1". Les entrées de la porte OU Pa sont reliées respectivement aux sorties des portes PA0 à PA15 (Fig. 3) et par suite, applique un "1" à une seconde entrée du multiplexeur MXsa lorsqu'au moins l'une des portes PA0 à PA15 adresse en écriture une file d'attente et donc lorsque le nombre de multiplex sortants nbma pour bloc asynchrone lu dans la mémoire de traduction MTR est au moins égal à 1. Les première et seconde entrées du multiplexeur MXsa sont sélectionnées par les états des bits s/a, "1" et "0", respectivement. La sortie du multiplexeur NXsa est reliée à une première entrée de la porte OU PVE dont la sortie est reliée à une entrée de validation en écriture de la mémoire MLC. Ainsi, les écritures des nombres nbms et nbma au moins égaux à 1 lus dans les mémoires MCE et MTR sont validées dans la mémoire MLC, respectivement lorsque s/a = "1" et s/a = "'0'". En lecture, la mémoire de libération MLC est adressée par l'adresse de lecture ADL à 10 bits parallèles transmise par la sortie du multiplexeur MALI (Fig. 3) et appliquée à des premières entrées du multiplexeur MAEL. Cette adresse de lecture ADL de cellule de bloc de mémoire tampon est égale à l'adresse d'écriture du même bloc ade et est transmise chaque fois que le bloc écrit auparavant doit être lu, une zo telle lecture étant réitérée en fonction du nombre de multiplex sortants correspondant nbms ou nbma mis à jour. Le nombre de multiplex sortants nbm lu dans la mémoire MLC est d'abord décrementé d'une unité dans le circuit de décrémentation DEC. Le circuit DEC a quatre entrées reliées aux sorties de donnée de la mémoire MLC, quatre sorties de nombre reliées aux entrées d'une porte OU OAL et du circuit de test TZ, et une sortie de signe reliée à une cinquième entrée de remise à zéro du circuit TZ. Quatre sorties du circuit TZ sont reliées aux entrées de donnée de la mémoire MLC à travers des secondes entrées du multiplexeur MD. Suite à la décrémentation du nombre nbm lu dans la mémoire MLC, le circuit DEC transmet en code binaire le nombre (nbm-l) avec un bit de signe SIG. Dans le circuit de test TZ, le bit de signe SIG égal à "1" ou à "0" lorsque (nbm-1) est positif ou négatif, est comparé à "0". Si SIG = "1", le nombre (nbm-1) supérieur ou égal à zéro n'est pas modifié et est écrit dans la même cellule de la mémoire MLC ayant pour adresse ADL; une telle écriture est effectuée au cas o le bloc écrit en mémoire tampon doit être lu à nouveau, ou bien est lu pour la dernière fois; cette écriture est autorisée a travers la porte - 23 - OU ESA (Fig. 3) reliée à la seconde entrée de la porte OU PVE, en réponse à une lecture de bloc synchrone pour laquelle S/A = "1" ou à une lecture de bloc asynchrone pour laquelle la file d'attente correspondante n'est pas vide. Il est à noter que l'adresse ADL sert également d'adresse d'écriture du nombre (nbm-1). Si SIG = "0", le nombre (nbm-1) est égal e 1, et le circuit de test réécrit dans la mémoire MLC le nombre nbm = 0; ceci signifie que le nombre lu nbm était déjà égal à zéro et que par suite, aucun bloc déjà écrit n'est à lire ultérieurement dans la cellule de mémoire tampon d'adresse ADL. La mémoire d'adresse de cellule disponible MAD constitue un circuit pour mémoriser des états de cellule de bloc de la mémoire tampon MT et pourétablir des adresses de cellules libres ADL, tel que décrit dans la demande de brevet français 87-09068 déposée le 26 juin 1987 au nom des demandeurs. Selon cette demande de brevet, la mémoire MAD comprend essentiellement une matrice de 1024 cellules à un bit d'état, et un circuit de codage.d'adresse de cellule de mémoire tampon. Les cellules de la matrice sont respectivement assignées aux cellules de bloc de la mémoire tampon MT et mémorisent chacune un bit d'état de disponibilité de la cellule respective de la mémoire tampon. Le bit d'état est à ZO l'état haut "1" lorsque la cellule de mémoire tampon est libre et donc prête à enregistrer un bloc de données d'un multiplex entrant. Le bit d'état est à l'état bas "0" lorsque la cellule de la mémoire tampon est occupée par un bloc de données écrit et qui doit être lu une ou plusieurs fois en fonction du nombre respectif mis à jour, nbms ou nbma, mémorisé dans la mémoire MLC. Le circuit de codage dans la mémoire MAD est reliée aux sorties de toutes les cellules de la matrice afin de sélectionner l'une des cellules de la matrice ayant un bit d'état "1", selon un ordre de priorité de cellule prédéterminé, et ainsi établir en permanence l'adresse d'une cellule de matrice libre sélectionnée égale à l'adresse d'écriture ade de la cellule de bloc respective de la mémoire tampon. Les bits d'état sont transmis à une entrée de donnée DE de toutes les cellules de matrice dans la mémoire MAD par une sortie inverseuse du multiplexeur MBE. Les cellules de matrice sont adressées en écriture par le multiplexeur MAE dont les sorties sont reliées à 10 entrées d'adresse d'écriture ACO + ALI d'un double décodeur de colonne et de ligne de la matrice inclus dans la mémoire MAD. Chaque écriture est autorisée par un - 24 - bit "1" appliqué à une entrée de validation d'écriture ECR de la mémoire MAD par une porte OU à deux entrées PAE. Une première entrée de la porte OU PAE ainsi qu'une première entrée du multiplexeur MBE sont reliés à la sortie du multiplexeur MXsa. Une seconde entrée de la porte PAE est reliée à une sortie de la porte ET EAL ayant une entrée inverseuse reliée à la sortie de la porte OU OAL et à une seconde entrée du multiplexeur MBE, et une entrée directe reliée à la sortie de la porte OU ESA (Fig. 3). Comme déjà dit, les dix premières entrées et les dix secondes entrées du multiplexeur d'adresse d'écriture MAE sont reliées respectivement aux sorties ACS + ALS de la mémoire MAD et aux sorties du multiplexeur MALI (Fig.3). Pendant une première demi-période d'octet H/2, lorsqu'un bloc de donnée est à écrire dans une cellule libre de mémoire tampon MT ayant l'adresse ade fournie par les sorties ACS + ALS de la mémoire MAD, quel que soit le nombre respectif, nbms ou nbma, écrit dans la mémoire MLC et donc l'état de sortie des portes OAL et EAL, les premières entrées du multiplexeur MBE et de la porte d'autorisation d'écriture PAE reçoivent un bit "1" à travers le multiplexeur MXsa, si le nombre nbms pour bloc synchrone lu dans la mémoire MCE est au moins égal à 1, ou si au moins zo l'un des seize bits représentant le nombre nbma pour bloc asynchrone lu dans la mémoire MTR est à l'état "1". L'adresse ade adresse alors la cellule respective dans la matrice de la mémoire MAD à travers le multiplexeur MAE pour écrire le nouveau bit d'état "O" dans cette cellule, via la première entree du multiplexeur MBE. Suite à cette écriture, les sorties ACS + ALS délivrent une nouvelle adresse de cellule libre pour un prochain bloc de donnée à écrire. Puis tant que le nombre respectif nbms ou nbma qui est décrementé à chaque lecture du bloc de donnée n'atteint pas zéro, la porte EAL demeure fermée, et aucun changement du bit d'état dans la cellule de matrice respective de la mémoire MAD n'intervient. En effet, la porte - PAE demeure fermée, bien qu'une adresse ADL de cette cellule soit appliquée aux secondes entrées du multiplexeur MAE. Pendant une seconde période d'horloge d'octet H/2, lorsque le nombre respectif nbms ou nbma lu et décrementé dans le circuit DEC atteint zéro, suite à la dernière lecture du bloc de donnée, la sortie de la porte OAL passe à l'état "O", ce qui ouvre la porte EAL et applique un bit d'état "1" à l'entrée DE de la mémoire MAD à travers la - 25 - seconde entreée du multiplexeur MBE. Ce bit d'état "1" est écrit dans la cellule respective de la matrice adressée par l'adresse ADL transmise par les secondes entrées du multiplexeur MAE. Cette écriture est validée par l'entrée directe de la porte EAL à l'état "1" et donc par la seconde entrée de la porte PAE à l'état "1", lorsque S/A = "1" pour un bloc synchrone, ou lorsque la file d'attente respective FSO à FS15 n'est pas vide, ce qui est traduit par FNV = "1". Le bit d'état "1" indiquant l'inoccupation de la cellule d'adresse ADL venant d'être libérée ne sera pas modifié jusqu'à la sélection de celle-ci par le circuit de codage dans la mémoire MAD pour l'écriture d'un autre bloc de donnée dans la mémoire tampon MT. Bien que la description précédente se réfère à un système de commutation hybride commutant des blocs synchrones et asynchrones, un tel système, ou un système analogue simplifié, peut être utilisé uniquement pour commuter des blocs synchrones, ou bien des blocs asynchrones, selon que les multiplex convoient des blocs synchrones ou des blocs asynchrones seulement. Pour un système de commutation de blocs synchrones uniquement, la mémoire MTR et les files d'attente FSO à FS15 ainsi que les circuits associés PAO à PA15, TR, MFS, MGS et les circuits à entrées sélectionnées par les bits s/a et S/A peuvent être supprimés. Sachant qu'en moyenne, la durée de mémorisation d'un bloc synchrone entre son instant d'écriture initialisé par son rang e + DS et son dernier instant de lecture commandé par l'adresse AITS de l'intervalle de temps sortant correspondant est inférieur à une demi-période de trame, la capacité de la mémoire tampon MT peut être réduite de moitié, soit à (64/2) x 16 = 512 cellules de bloc. Pour un système de commutation de blocs asynchrones uniquement, la mémoire MCE et la mémoire MCL2 ainsi que le multiplexeur associé MA2 et les circuits à entrées sélectionnées par les bits s/a et S/A peuvent être supprimés. Pour des longueurs de files d'attente d'adresse ayant une capacité de 64 adresses à 10 bits, ce nombre pouvant être inférieur au nombre de blocs par trame dans un multiplex, un adressage maximum de (64 x 16) = 1024 blocs asynchrones à destination des 16 multiplex sortants SO à S15 pendant une trame offre une probabilité très faible. En pratique, la capacité de la mémoire tampon peut être alors réduite d'un facteur au moins égal a 4, soit d'une capacité de (64/4) x 16 - 256 - 26 - cellules de bloc, tout en conservant une capacité de 64 adresses à 10 bits par file d'attente. Bien entendu, ces différentes réductions de capacité de fémoire tampon sont envisagées grâce au processus de libération des cellules de mémoire mis en oeuvre par le circuit de gestion de mémoire tampon et d'adressage en écriture CAE (Fig. 6). Enfin selon d'autres variantes, lorsque le système de commutation ne commute des blocs de données synchrones et/ou asynchrones uniquement pour des commutations point-à-point, correspondant à des nombres nbms et nbma toujours égal à 1, la mémoire de libération MLC et les circuits associés Ps, Pa, SOM, MNB, MD, PVE, MAEL, DEC, TZ, OAL et EAL sont supprimés. - 27 - REVENDICATIONS 1 - Système de commutation de blocs de données entre plusieurs multiplex entrants (EO à E15) et plusieurs multiplex sortants. (SO a S15), ledit système comprenant des moyens d'entrée (CEO à CE15, MRE) pour détecter des blocs de données dans les multiplex entrants et multiplexer les blocs détectés, des moyens tampons (MT) comprenant des cellules de bloc pour mémoriser les blocs multiplexés, des moyens d'adressage en écriture (MCE, MTR, CAE) pour produire des adresses (ade) de cellules de bloc afin d'écrire les blocs multiplexés dans des cellules de bloc adressées en écriture, des moyens d'adressage en lecture (CAL) pour mémoriser les adresses (ade) des cellules de bloc adressées en écriture et les ordonner en dépendance des multiplex sortants (SO à S15) auxquels sont destinés les blocs écrits afin de lire et multiplexés les blocs écrits, et des moyens (CTRO c CTR15, MRS, p/sO à p/sI5) pour démultiplexer les blocs lus et les transmettre dans les multiplex sortants destinataires (SO à S15), caractérisé en ce que les moyens d'adressage en écriture (MCE, MTR, CAE) comprennent des moyens (MAD) pour sélectionner l'adresse (ade) de l'une des cellules de bloc dans les moyens tampons (MT) qui sont libres lorsqu'un bloc de données est à écrire afin d'écrire ce bloc dans ladite cellule libre zo sélectionnée, la sélection d'adresse de cellule libre étant établie en fonction d'adresses de cellule de bloc (ADL) qui sont transmises par les moyens d'adressage en lecture (CAL) aux moyens pour sélectionner (MAD) lorsque des blocs mémorisés sont lus. 2 - Système conforme à la revendication 1, dans lequel un bloc de donnée dans un multiplex entrant (Ej) est susceptible d'être transmis dans plusieurs multiplex sortants destinataires (SO à S15), caractérisé en ce que les moyens d'adressage en écriture (MCE, MTR, CAE) comprennent des moyens (MLC) pour indiquer les nombres (nbm) de multiplex sortants vers lesquels doivent être encore transmis des blocs de données mémorisés dans des cellules des moyens tampons (MT), respectivement, ledit nombre (nbm) relatif à une cellule mémorisant un bloc étant égal à un nombre prédéterminé (nbms, nbma) de multiplex sortants destinataires du bloc lorsque le bloc est écrit dans la cellule et étant décrémenté d'une unité en réponse à chaque adresse de lecture (ADL) de ladite cellule transmise par les moyens d'adressage en lecture (CAL), la libération de ladite cellule ayant mémorisée ledit bloc étant signalée 2- 6 v v 6 2 - 28 - par les moyens pour indiquer (MLC) aux moyens pour sélectionner (MAD) dès que ledit nombre (nbm) atteint zéro. 3 - Système de commutation de blocs de donnée synchrones (mode-circuit) et de blocs de données asynchrones (mode-paquet) entre plusieurs multiplex entrants (EO à E15) et plusieurs multiplex sortants (SO à S15), chacun desdits multiplex entrants et sortants étant formé de trames, chaque trame étant constituée par un premier intervalle de temps (ITO) occupé par un bloc de synchronisation et d'intervalles de temps (IT1 à IT68) occupés sporadiquement par des blocs de données, ledit système comprenant, des moyens d'entrée (CEO à CE15) pour détecter les blocs de données dans les trames des multiplex entrants (E0 à E15, MRE) et multiplexer les blocs détectés, des premiers moyens tampons (MT) pour mémoriser les blocs multiplexés dans des premières cellules de bloc, des seconds moyens tampons (MT) pour mémoriser les blocs multiplexés dans des secondes cellules de bloc, des moyens de sortie (CTRO à CTR15, MRS, p/sO à p/s15) pour démultiplexer des blocs synchrones et asynchrones mémorisés et les transmettre en fonction de leurs destinations aux multiplex sortants (SO à S]5), tout en constituant les trames dans les multiplex sortants, des moyens d'écriture (BT, MCE, MTR) pour produire des adresses de cellules de bloc (ade) afin d'écrire chacun des blocs détectés multiplexés dans des première et seconde cellules, des premiers moyens de lecture (BT, MCL1, MCL2) recevant les adresses des premières cellules dans lesquelles sont écrits des blocs synchrones pour lire chacun des blocs synchrones mémorisés, par correspondance entre l'adresse (ade) de la première cellule o est écrit le bloc synchrone et au moins un numéro d'intervalle de multiplex sortant (AITS) à occuper par le bloc synchrone, et plusieurs seconds moyens de lecture (BT, FS0 à FS15) respectivement assignés aux multiplex sortants (SO à S15) adressés par les moyens d'écriture, et recevant les adresses des secondes cellules dans lesquelles sont écrits des blocs asynchrones pour lire chacun des blocs asynchrones mémorisés, par correspondance entre l'adresse (ade) de la seconde cellule o est écrit le bloc asynchrone et le numéro du multiplex sortant destinataire (e), - 29- caractérisé en ce que les premiers et seconds moyens tampons comprennent une unique mémoire tampon (MT) ayant des cellules de bloc susceptibles de mémoriser indifféremment des blocs synchrones et des blocs asynchrones détectés et multiplexés, et les moyens d'écriture comprennent des moyens (MAD, PAE, MBE, MAE) pour sélectionner une adresse d'écriture (ade) de l'une des cellules de la mémoire tampon (MT) qui sont libres lorsqu'un bloc de donnée est à écrire dans la mémoire tampon, afin d'écrire le bloc dans la cellule libre sélectionnée, la sélection d'adresse de cellule libre étant établie en fonction d'adresses de cellule (ADL) fournies par les premiers et seconds moyens de lecture (BT, MCLI, MCL2; BT, FS0 à FS15) lorsque des blocs synchrones et asynchrones mémorisés sont lus dans la mémoire tampon respectivement. 4 - Système conforme à la revendication 3, caractérisé en ce que les moyens pour sélectionner (MAD, PAE, MBE, MAE) comprennent un circuit (MAD) ayant des cellules à i bit respectivement assignées aux cellules de bloc de la mémoire tampon (MT) pour mémoriser les états de disponibilité, libres ("1") et- occupés ("0"), des cellules de la mémoire tampon (MT) et pour établir en permanence une adresse de cellule libre (ade) dans la mémoire tampon en fonction des états libres, des moyens (premières entrées de PAE, MBE, MAE) pour écrire l'état occupé ("0") dans la cellule à 1 bit correspondant à l'adresse de cellule de bloc libre sélectionnée (ade) dès qu'un bloc de donnée détecté est à écrire dans la mémoire tampon (MT), ladite adresse de cellule libre sélectionnée (ade) étant mémorisée dans les premiers moyens de lecture (BT, MCL1, MCL2) lorsque le bloc de donnée à écrire est un bloc synchrone, et dans les seconds moyens de lecture (BT, FS0 à FS15) assignés aux multiplex sortants destinataires du bloc et adressés par les moyens d'écriture lorsque le bloc de donnée est un bloc asynchrone, et des moyens (secondes entrées de PAE, MBE, MAE) pour écrire l'état libre ("1") dans une cellule à 1 bit correspondant à une adresse de cellule de bloc (ADL) o est lu pour la dernière fois un bloc de donnée et qui est fournie par les premiers moyens de lecture (BT, MCL1, MCL2) lorsque le bloc de donnée lu est un bloc synchrone, et par les seconds 30- moyens de lecture (BT, FSO à FS15) lorsque le bloc de donnée lu est un bloc asynchrone. - Système conforme à la revendication 3 ou 4, caractérise en ce que les premiers moyens de lecture comprennent une première mémoire (MCLi) mémorisant les numéros des intervalles de temps (AITE) occupés par les blocs de donnée détectés dans les multiplex entrants (E0 à E15) afin de fournir, pendant une période de trame des blocs de donnée multiplexés sortant de la mémoire tampon (MT), lesdits numéros des intervalles de temps (AITE) ordonnés en fonction des numéros des intervalles de temps (AITS) dans les multiplex sortants (S0 à S15) à occuper respectivement par les blocs de données lus, et une seconde mémoire (MCL2) dans laquelle sont écrites les adresses des cellules (ade) de la mémoire tampon (MT) o sont écrits des blocs synchrones en fonction de numéros des intervalles de temps de ces blocs (e + DS) dans les multiplex entrants (E0 à E15) fournis par les moyens d'entrée (CEO à CE15, MRE), et dans laquelle sont lues les adresses des cellules en fonction des numéros des intervalles de temps ordonnées (AITE) fournis par la première mémoire (MCL1). 6 - Système conforme à l'une quelconque des revendications 3 à 5, Z0 dans laquelle un bloc de données dans un multiplex entrant (Ej) est susceptible d'être transmis dans plusieurs multiplex sortants destinataires (SO à S15), caractérisé en ce que les moyens d'écriture comprennent des moyens (MLC, E], PVE, MAEL, DEC, TZ, OAL, EAL) pour mettre à jour des nombres (nbm) de multiplex sortants vers lesquels doivent être encore transmis des blocs de données mémorisés dans la mémoire tampon (MT) respectivement, ledit nombre (nbm) relatif à une cellule de mémoire tampon mémorisant un bloc étant égal à un nombre prédéterminé (nbms, nbma) de multiplex sortants destinataires du bloc lorsque le bloc est écrit dans ladite cellule, et étant décrémenté d'une unité en réponse à chaque adresse (ADL) de lecture de ladite cellule transmise par les premiers moyens de lecture (BT, MCL1, MCL2) lorsque le bloc est un bloc synchrone, et par les seconds moyens de lecture (BT, FS0 à FS15) lorsque le bloc est un bloc asynchrone, la libération de ladite cellule ayant mémorisé ledit bloc étant signalée par les moyens pour mettre à jour aux moyens pour sélectionner (MAD, PAE, MBE, MAE) dès que ledit nombre (nbm) atteint zéro. - 31 - 7 - Système conforme à la revendication 6, caractérisé en ce que les moyens pour mettre à jour (MLC, MD, PVE, MAEL, DEC, TZ, OAL, EAL) comprennent une mémoire de nombre (MLC) ayant des cellules de nombre respectivement assignées aux cellules de bloc de la mémoire tampon (MT) pour mémoriser lesdits nombres mis à jour (nbm), des moyens (premières entrées de MD, PVE, MAEL) pour écrire le nombre prédéterminé de multiplex destinataires (nbms, nbma) relatif à une cellule libre sélectionnée de la mémoire tampon (MT) lorsqu'un bloc de donnée est écrit dans ladite cellule, des moyens (secondes entrées de MD, PVE, MAEL) pour lire le nombre mis à jour (nbm) relatif à une cellule de mémoire tampon en réponse à l'adresse (ADL) de cette cellule transmise par les premiers moyens de lecture (BT, MCL1, MCL2) lorsqu'un bloc synchrone est lu dans ladite cellule et par les seconds moyens de lecture (BT, FSO à FS15) lorsqu'un bloc asynchrone est lu dans ladite cellule, des moyens (DEC, TZ) pour décrémenter ledit nombre mis à jour lu (nbm) d'une unité en réponse à l'adresse de ladite cellule transmise, ledit nombre étant décrémenté jusqu'à atteindre zéro suite à un nombre de décrémentation égal au nombre prédéterminé respectif (nbms, nbma), des moyens (secondes entrées de MD, PVE, MAEL) pour écrire ledit nombre mis à jour lu après chacune des décrémentations dans la cellule de nombre assignée à ladite cellule de mémoire tampon, et des moyens (OAL, EAL) reliés aux moyens pour décrémenter (DEC, TZ) pour signaler aux moyens pour sélectionner (MAD, PAE, MBE, MAE) la nullité du nombre mis à jour afin de libérer ladite cellule de mémoire tampon dans laquelle a été lu ledit bloc de donnée un nombre de fois égal au nombre prédéterminé respectif (nbms, nbma). 8 - Système conforme à l'une quelconque des revendications 3 à 7, caractérisé en ce que le nombre (64 x 16) de cellules de bloc dans la mémoire de tampon (MT) est inférieur au produit du nombre (69) d'intervalles de temps dans une trame de multiplex par le nombre (16) de multiplex entrants ou sortants.