Brevet FR2611939A1 — publié le 19880909

DISPOSITIF DE TRADUCTION D'ADRESSE COMPORTANT UNE MEMOIRE TAMPON DE TRADUCTION D'ADRESSE CHARGEE AVEC LES BITS DE PRESENCE. La présente invention se rapporte à un dispositif de traduction d'adresse à employer en combinaison avec une mémoire principale d'un système de traitement de l'information pour traduire une adresse virtuelle d'entrée en une adresse réelle de sortie. Dans un système de traitement de l'information, on adopte souvent une commande pipeline pour traiter une séquence d'instructions à grande vitesse.Dans ce but, un ordinateur principal, tel qu'une unité centrale d'exécution, du système de traitement de l'information effectue une lecture préalable ou un examen préalable des instructions en mémoire principale avant exécution de l'instruction qui fait l'objet de cette lecture préalable. Ceci indique que l'unité centrale d'exécution pet accéder à la mémoire principale. Si l'instruction qui fait l'objet d'une lecture préalable est soit une instruction de mémorisation soit une instruction de chargement, on effectue tout d'abord un calcul pour obtenir une adresse en mémoire principale avant mémorisation ou chargement.Si l'instruction qui fait l'objet d'une lecture préalable est une instruction d'opération, on extrait de la mémoire principale une pluralité d'opérandes avant exécution de l'instruction d'opération. Si l'instruction qui fait l'objet d'une lecture préalable est une instruction de branchement conditionnel (branchement sous condition), indicative d'un branchement sous condition, au moins l'une des instructions du branchement fait l'objet d'une lecture préalable avant exécution de l'instruction de branchement conditionnel. Lorsque l'on accède en mémoire principale, l'unité centrale d'exécution donne une adresse virtuelle que l'on doit donc traduire en une adresse réelle correspondante de la mémoire principale. En d'autres termes, la traduction d'une adresse virtuelle en une adresse réelle est indispensable pour un tel système de traitement de l'information et peut se faire par recherche dans une table de traduction d'adresse mémorisée en mémoire principale. La table de traduction d'adresse est chargée avec un bit de présence en mémoire qui indique la présence ou l'absence, en mémoire principale, d'une adresse réelle correspondant à l'adresse virtuelle. On ne peut toutefois éviter que la traduction d'adresse ne soit effectuée à faible vitesse. D'un autre côté, la table de traduction d'adresse doit faire l'objet d'une recherche chaque fois qu'il faut une traduction d'adresse. Par conséquent une telle recherche en table se traduit par une vitesse d'exécution déraisonnablement lente malgré la commande du type pipeline. Pour accélérer la vitesse d'exécution, on utilise un dispositif de traduction d'adresse pour effectuer à haute vitesse la traduction d'une adresse virtuelle en une adresse réelle. Un dispositif conventionnel de traduction d'adresse comporte une mémoire tampon de traduction d'adresse que l'on peut appeler un répertoire de pages actives (tub) et qui conserve ou mémorise un nombre prédéterminé d'entrées en relation avec les adresses virtuelles déjà émises par l'unité centrale d'exécution. De façon plus spécifique, la mémoire tampon de traduction d'adresse a pour rôle de mémoriser une pluralité de parties d'adresse virtuelle et une pluralité de parties d'adresse réelle correspondant aux parties d'adresse virtuelle respectives.La mémoire tampon de traduction d'adresse peut être chargée avec un bit de validité représentatif de soit la validité soit l'invalidité de chaque entrée. Sensible à une partie prédéterminée d'un signal d'entrée du dispositif qui représente l'adresse virtuelle d'entrée, la mémoire tampon de traduction d'adresse produit un signal de sortie de mémoire tampon représentatif de l'une des parties d'adresse virtuelle ainsi qu'un bit de validité spécifique correspondant à la partie d'adresse virtuelle en question. Bien que seule une partie du signal d'entrée du dispositif soit utilisée, celle, dont il est question, des parties d'adresse virtuelle correspond à l'adresse virtuelle d'entrée. Le signal de sortie de mémoire tampon représente en outre l'une des parties de l'adresse réelle qui correspond à la partie d'adresse virtuelle en question.Le dispositif conventionnel de traduction d'adresse comporte un comparateur pour comparer l'adresse virtuelle d'entrée avec la partie d'adresse virtuelle en question. Avec cette structure, la mémoire tampon de traduction d'adresse fait tout d'abord l'objet d'une recherche par l'adresse virtuelle d'entrée, puis effectue rapidement une traduction de l'adresse virtuelle d'entrée en une adresse réelle de sortie dans la mesure où cette adresse réelle de sortie est mémorisée en correspondance avec l'adresse virtuelle d'entrée en question, c'est-àdire, si l'adresse virtuelle d'entrée coïncide avec la partie d'adresse virtuelle en question et si en outre le bit de validité spécifique indique la validité.Exprimé autrement, il n'y a accès à la table de traduction d'adresse de la mémoire principale qu'en l'absence de toute entrée correspondant à l'adresse virtuelle d'en trée en question, c est-à-dire, soit Si l'adresse virtuelle d'entrée et la partie d'adresse virtuelle en question ne coïncident pas l'une avec l'autre, soit Si le bit de validité spécifique indique l'invalidité. Si l'un, spécifique, des bits de présence qui correspond à l'adresse virtuelle d'entrée indique l'absence, c'est que ladres- se virtuelle d'entrée et l'adresse réelle correspondante ne sont pas mémorisées dans la mémoire tampon de traduction d'adresse. Par conséquent, l'adresse virtuelle d'entrée et l'adresse réelle correspondante ne sont mémorisées dans la mémoire tampon de traduction d'adresse en tant que partie de l'adresse virtuelle en question et que partie de l'adresse réelle en question que si le bit de présence spécifique indique leur présence. Simultanément, la mémoire tampon de traduction d'adresse est chargée avec le bit de validité représentatif de la validité de la partie d'adresse virtuelle en question. Ensuite l'adresse virtuelle d'entrée en question est traduite à haute vitesse en l'adresse réelle de sortie correspondante par la mémoire tampon de traduction d'adresse. On va maintenant supposer que l'instruction de branchement conditionnel fait l'objet d'une lecture préalable en mémoire sous forme d'instruction préalablement lue dans l'unité centrale d'exécution. Jusqu'à ce qu'il soit décidé si, oui ou non, une condition de branchement de l'instruction de branchement conditionnel est réalisée , l'unité centrale d'exécution effectue habituellement la lecture préalable, en mémoire principale, de deux instructions qui sont mémorisées en deux adresses réelles en correspondance avec les deux adresses virtuelles de destination de branchement indiquées par l'instruction de branchement conditionnel ayant fait l'objet d'une lecture préalable. Après qu'il a été décidé si, oui ou non, la condition de branchement est réalisée, l'unité centrale de traitement écarte l'une des deux instructions comme instruction abandonnée.Toutefois une telle opération de lecture préalable ne peut pas toujours s'effectuer. Ceci provient du fait que l'une des deux adresses réelles en question, ou les deux, ne sont pas toujours présentes en mémoire principale. Dans ce cas l'unité centrale d'exécution ne peut pas effectuer l'opération de lecture préalable même en cas d'accès à la table de traduction d'adresse en mémoire principale. On va maintenant supposer que l'unité centrale d'exécution effectue un programme incluant une boucle qui devrait se répéter un nombre prédéterminé de fois. On va supposer en outre que la boucle comporte une instruction de branchement conditionnel et que l'instruction abandonnée est mémorisée en une adresse réelle qui est absente en mémoire principale. Dans ce cas, l'unité centrale d'exécution doit accéder à la table de traduction d'adresse chaque fois que l'opération de lecture préalable s'effectue pour l'instruction de branchement conditionnel. Il faut donc dans ce cas accéder à la table de traduction d'adresse un nombre de fois égal au nombre prédéterminé de répétitions dela boucle. Par conséquent le système de traitement de l'information comportant le dispositif conventionnel de traduction d'adresse est désavantageux en ce sens qu'une opération de traduction d'adresse fait perdre du temps de fa çor, non souhaitable. C'est-à-dire que le dispositif conventionnel de traduction d'adresse se traduit par une dégradation des performances du système de traitement de l'information. Un but de cette invention est de proposer un dispositif de traduction d'adresse qui soit capable d'effectuer efficacement une opération de traduction d'adresse lorsqu'une opération de lecture préalable est effectuée pour une instruction de branchement conditionnel. Un autre but de cette invention est de proposer un dispositif de traduction d'adresse du type décrit, qui soit capable d'éviter de faire perdre du temps, ce qui, à défaut, pourrait résulter de l'opération de traduction d'adresse. Un dispositif de traduction d'adresse auquel cette application peut s'appliquer est prévu pour emploi en combinaison avec une mémoire principale pour traduire une adresse virtuelle d'entrée en une adresse réelle de sortie. Le dispositif de traduction d'adresse comporte une mémoire tampon de traduction d'adresse pour mémoriser une pluralité de parties d'adresse virtuelle et une pluralité de parties d'adresse réelle correspondant aux parties respectives d'adresse virtuelle, et comporte un moyen de production d'un signai qui est couplé a la mémoire tampon de traduction d'adresse et qui est sensible à un signal d'entrée indicatif de l'adresse virtuelle d'entrée pour donner un signal de sortie de mémoire tampon représentatif de l'une des parties d'adresse virtuelle qui correspond à l'adresse virtuelle d'entrée.Le signal de sortie de mémoire tampon représente en outre l'une des parties d'adresse réelle qui correspond à celle qui est en question des parties d'adresse virtuelle. Selon cette invention, la mémoire tampon de traduction d'adresse comporte une zone de mémoire pour mémoriser les bits de présence correspondant aux parties respectives d'adresse réelle pour indiquer la présence ou l'absence d'une adresse réelle en mémoire principale en correspondance avec chacune des parties d'adresse réelle. Le moyen de production du signal est prévu pour faire en sorte que le signal de sortie de mémoire tampon indique en outre celui, spécifique, des bits de présence qui correspond à celle qui est en question des parties d adresse réelle.Le dispositif de traduction d'adresse comporte des moyens de comparaison couplés aux moyens de production du signal et sensibles au signal d'entrée et au signal de sortie de mémoire tampon pour comparer l'adresse virtuelle d'entrée avec celle qui est en question des parties d'adresse virtuelle pour don ner un signal de sortie du dispositif indicatif de celle qui est en question des parties de l'adresse réelle en tant qu'adresse réelle de sortie, si l'adresse virtuelle d'entrée coincide avec celle qui est en question des parties d'adresse virtuelle . Une absence de l'adresse réelle prévue, correspondant à l'adresse virtuelle particulière, peut être trouvée en se référant au bit de présence mémorisé dans la mémoire tampon de traduction d'adresse. La figure 1 représente un diagramme par blocs d'un dispositif de traduction d'adresse conforme à une réalisation préférée de cette invention, ainsi qu'une mémoire principale. La figure 2 est un diagramme par blocs d'un circuit de commande de traduction d'adresse utilisé dans le dispositif de traduction d'adresse et La figure 3 est un diagramme par blocs d'un circuit de commande de décodage d'erreur utilisé dans le dispositif de traduction d'adresse. En se reportant à la figure 1, un dispositif de traduction d'adresse 11 conforme à une réalisation préférée de cette invention est prévu pour être employé en combinaison avec une mémoire principale 12 d'un système de traitement de l'information pour traduire Ùne adresse# virtuelle d'entrée en une adresse réelle de sortie. Le système de traitement de l'information comporte un ordinateur principal, tel qu'une unité centrale d'exécution (EPU, non représentée). L'unité centrale d'exécution effectue la commande de lecture préalable d'un séquence d'instruction qui peuvent inclure une ou des instructions de branchement conditionnel (branchement sous condition), ainsi que d'autres instructions. Les autres instructions peuvent être est exécuté dans l'unité centrale d'exécution de façon connue.Colore résultat ~in de exécu- tion, l'unité centrale d'exécution envoie dans le dispositif 11 de traduction d'adresse un signai d'entrée du dispositif que l'on va décrire ci-dessous. Le signal d'entrée du dispositif comprend un signal AT d'indication de traduction d'adresse d'entrée et un signal VA d'adresse virtuelle d'entrée. Le signal AT d'indication de traduction d'adresse est représentatif d'une indication d'adresse d'entrée. Le signal VA d'adresse virtuelle indique une adresse virtuelle d'entrée. Le dispositif 11 de traduction d'adresse reçoit, de la part de l'unité centrale d'exécution, le signal AT d'indication de traduction d'adresse d'entrée et le signal VA d'adresse virtuelle d'entrée. Le signal AT d'indication de traduction d'adresse d'entrée est mémorisé dans une bascule 13 d'indication de traduction d'adresse en tant que signal mémorisé d'indication de traduction d'adresse. Le signal mémorisé d'indication de traduction d'adresse prend la valeur logique "1" si le signal mémorisé d'indication de traduction d'adresse indique une indication de traduction d'adresse. Sinon, le signal mémorisé d'indication de traduction d'adresse prend une valeur logique "0". Le signal VA d'adresse virtuelle d'entrée est mémorisé dans un registre 14 d'adresse virtuelle en tant que signal mémorisé d'adresse virtuelle. Une mémoire tampon 15 de traduction d'adresse présente une pluralité de positions de mémoire tampon. Le signal mémorisé d'adresse virtuelle est envoyé à la mémoire tampon 15 de traduction d'adresse par l'intermédiaire d'une première ligne de signal 14a, et à un circuit 16 de commande de traduction d'adresse et à un circuit 17 de commande de comparaison par l'intermédiaire d'une seconde ligne de signal 14b. En outre, une partie du signal mémorisé d'adresse virtuelle est envoyée à la mémoire tampon 15 de traduction d'adresse en tant que signal d'accès en mémoire tampon, par l'intermédiaire d'une troisième ligne de signal 14c. Le signal d'accès en mémoire tampon sert à accéder à celle des positions en mémoire tampon qui est ainsi indiquée. Le signal mémorisé d'indication de traduction d'adresse est envoyé au circuit 17 de commande de comparaison. La mémoire principale 12 comporte une table 18 de traduction d'adresse couplée au circuit 16 de commande de traduction d'adresse. La table 18 de traduction d'adresse comporte une zone de mémoire 18-1 des adresses réelles, une zone de mémoire 18-2 des bits de présence, et une zone de mémoire 18-3 de l'information de commande. La zone de mémoire 18-1 des adresses réelles mémorise une pluralité de signaux d'adresse réelle en mémoire, dont chacun indique une adresse réelle MRA en mémoire principale 12. La zone de mémoire 18-2 de bits de présence est chargée avec une pluralité de signaux de bit de présence en mémoire dont chacun représente un bit MP de présence en mémoire.Le bit MP de présence en mémoire indique la présence ou l'absence de l'adresse réelle MRA en mémoire prin cipal i2 en correspo.aan~e avec une adresse de la table de conversion en nénolre qui se-a décr;te plus loin. La zone de mémoire 18-3 de l'information de commande mémorise une pluralité de signaux d'information de commande en mémoire dont chacun représente une unité d'information MC de commande en mémoire correspondant à l'adresse réelle en mémoire MRA. La mémoire tampon 15 de traduction d'adresse comporte une zone de mémoire tampon 15-1 d'adresses virtuelles, une zone de mémoire tampon 15-2 de bits de validité, une zone de mémoire tampon 15-3 d'adresses réelles, une zone de mémoire tampon 15-4 de bits de présence et une zone de mémoire tampon 15-5 d'information de commande. La zone de mémoire tampon 15-1 d'adresses virtuelles mémorise une pluralité de signaux d'adresse virtuelle en mémoire tampon dont chacune indique une adresse virtuelle en mémoire tampon BVA. La zone de mémoire tampon 15-2 de bits de validité est chargée avec une pluralité de signaux de bits de validité en mémoire tampon dont chacun représente un bit de validité en mémoire tampon BV. Le bit de validité en mémoire tampon BV indique soit la validité soit l'invalidité de l'adresse virtuelle en mémoire tampon BVA. Le bit de validité en mémoire tampon BV prend la valeur logique "1" si le bit de validité en memoire tampon BV indique la validité, tandis que le bit de validité en mémoire tampon BV prend la valeur logique "O" si le bit de validité en mémoire tampon BV indique l'invalidité. La zone de mémoire tampon 15-3 d'adresses réelles mémorise une pluralité de signaux d'adresses en mémoire tampon dont chacun indique une adresse réelle en mémoire tampon BRA correspondant à l'adresse virtuelle en mémoire tampon BVA. La zone de mémoire tampon 15-4 de bits de présence est chargée avec une pluralité de signaux de bit de présence en mémoire tampon dont chacun représente un bit de présence en mémoire tampon BP. Le bit de présence en mémoire tampon BP indique la présence ou l'absence de l'adresse réelle MRA en mémoire principale 12 en correspondance avec l'adresse réelle en mémoire tampon BRA.Le bit de présence en mémoire tampon BP prend la valeur logique "1" si le bit de présence en mémoire tampon BP indique la présence, tandis que le bit de présence en mémoire tampon BP prend la valeur logique "O" si le bit de présence en mémoire tampon BP indique l'absence. La zone de mémoire tampon 15-5 d'information-de commande mémorise une pluralité de signaux d'information de commande en mémoire tampon dont chacun représente une unité d'information de commande en mémoire tampon BC correspondant à l'adresse réelle en mémoire tampon BRA. Il faut noter que la zone de mémoire tampon 15-3 d'adresses réelles, la zone de mémoire tampon 15-4 de bits de présence et la zone de mémoire tampon 15-5 d'information de commande mémorisent partiellement les signaux d'adresses en mémoire, les signaux de bit de présence en mémoire, et les signaux d'information de commande en mémoire en tant que signaux d'adresse réelle en mémoire tampon, signaux de bit de présence de la mémoire tampon et signaux d'information de commande en mémoire tampon, respectivement, d'une façon qui sera décrite plus loin. Au cours d'une opération de traduction d'adresse en memoire tampon, la mémoire tampon de traduction d'adresse 15 produit un signal Je sortie ae mémoire tampon en réponse au signal d'accès en mémoire tampon fourni par l'intermédiaire de la troisième ligne de signal 14c. Le signal ue sortie de mémoire tampon est constitué du premier au cinquième signal partiel de sortie de mémoire tampon. Le premier signal partiel de sortie de mémoire tampon représente celle des adresses virtuelles en mémoire tampon BVA qui correspond à l'adresse virtuelle mémorisée. Le second signal partiel de sortie de mémoire tampon représente celle des adresses virtuelles en mémoire tampon BVA qui correspond à l'adresse virtuelle mémorisée.Le second signal partiel de sortie de mémoire tampon représente celui, spécifique, des bits de validité en mémoire tampon BV qui correspond à l'adresse virtuelle. mentionnée ci-dessus, en mémoire tampon BVA. Le troi sième signal partiel de sortie de mémoire tampon représente celle des adresses réelles en mémoire tampon BRA qui correspond à celle des adresses virtuelles en mémoire tampon BVA qui a été mentionnée ci-dessus. Le quatrième signal partiel de sortie de mémoire tampon représente celui, spécifique, des bits de présence en mémoire tampon BP qui correspond à celle des adresses réelles en mémoire tampon BRA qui a été mentionnée ci-dessus.Le quatrième signal partiel de sortie de mémoire tampon représente celle des unités d'information de commande en mémoire tampon BC qui correspond à celle des adresses reelles en mémoire tampon BRA qui a été mentionnée ci-dessus. Le premier et le second signaux partiels de sortie de mémoire tampon sont envoyés au circuit de commande de comparaison 17 par l'intermédiaire de la premiere et de la seconde lignes 15a et 15b de signaux de sortie de mémoire tampon, respectivement. Le troisième signal partiel de sortie de mémoire tampon est envoyé à un registre 19 d'adresse réelle par l'intermédiaire d'une troisième ligne 15c de signal de sortie de mémoire tampon. En outre, le quatrième signal partiel de sortie de mémoire tampon est envoyé à un circuit de commande de décodage d'erreur 20 par l'intermédiaire d'une qua-:leme ligne 15d de signal de sortie de mémoire tampon. Le cinquième signal partiel de sortie de mémoire tampon est envoyé au circuit de commande de décodage d'erreur 20 par l'intermédiaire d'une c;nquiène ligne i5e de signal de sortie de mémoire tampon. Le circuit de commande de comparaison 17 comporte un comparateur 171 qui reçoit le signal mémorisé d'adresse virtuelle par l'intermédiaire de la seconde ligne de signal 14b, ainsi que le premier signal partiel de sortie de mémoire tampon, par l'intermédiaire de la première ligne 15a de signal de sortie de mémoire tampon. Sensible au signal mémorisé d'adresse virtuelle et au premier signal partiel de sortie de mémoire tampon, le comparateur 171 compare l'adresse virtuelle mémorisée avec l'adresse virtuelle en mémoire tampon mentionnée ci-dessus BVA et donne un signal de comparaison résultant représentatif du résultat de la comparaison. Le signal de comparaison résultant prend la valeur logique "1" si l'adresse virtuelle mémorisée coïncide avec l'adresse virtuelle en mémoire tampon BVA mentionnée ci-dessus. Sinon, le signal, de comparaison résultant prend la valeur logique "O".Une porte ET 172 reçoit le signal de comparaison résultant, le signal mémorisé d'indication de traduction d'adresse, le second signal partiel de sortie de mémoire tampon et le quatrième signal partiel de sortie de mémoire tampon. La porte ET 172 donne un signal de correspondance HIT de valeur logique "1" quand le signal de comparaison résultant prend la valeur logique "1", (1) si le signal mémorisé d'indication de traduction d'adresse représente l'indication de traduction d'adresse, (2) si le bit spécifique de validité en mémoire tampon BV indique la validité, BP indique la présence. Le signal de correspondance HIT de valeur logique "1" indique que la mémoire tampon de traduction d'adresse 15 mémorise déjà l'adresse réelle correspondant à l'adresse virtuelle d'entrée.Par conséquent l'adresse virtuelle d'entrée est alors traduite à grande vitesse en l'adresse réelle correspondante par la mémoire tampon de traduction d'adresse 15. Le signal de correspondance HIT est envoyé à la mémoire principale 12 et à l'unité centrale d'exécution. Simultanément, le troisième signal partiel de sortie de mémoire tampon est mémorisé dans le registre 19 d'adresse réelle en tant que signal mémorisé d'adresse réelle. Le signal mémorisé d'adresse réelle est envoyé à la mémoire principale 12 en tant que signal de sortie du dispositif. Le signal de sortie du dispositif indique l'adresse réelle en mémoire tampon, en question, en tant qu'adresse réelle de sortie. Dans tous les cas, le circuit de commande de comparaison 17 produit le signal de correspondance HIT de valeur logique "1" si l'adresse virtuelle mémorisée coïn- cide avec l'adresse virtuelle en mémoire tampon, en question, BVA, (2) si le bit spécifique validité en mémoire tampon BV indique la validité Une porte NON ET 173 reçoit le signal de comparaison résultant et le second signal partiel de sortie de mémoire tampon en provenance du comparateur 171 et par l'intermédiaire de la seconde ligne 15b de signal de sortie de mémoire tampon. La porte NON ET 173 produit un signal de sortie de valeur logique "O" quand le signal de comparaison résultant prend la valeur logique '1" et si en ou tre le bit spécifique de validité en mémoire tampon BV indique la validité.Sinon, la porte NON ET 173 produit le signal de sortie de valeur logique "1". Le signal de sortie de la porte NON ET 173 est envoyé au circuit de commande de traduction d'adresse 16 et au circuit de commande de décodage d'erreur 20. Le circuit de commande de traduction d'adresse 16 est mis en route quand le signal de sortie de la porte NON ET 173 prend la valeur logique "1", c'est-à-dire, soit si l'adresse virtuelle mémorisée et l'adresse virtuelle en mémoire tampon en question ne coïncident pas l'une avec l'autre, soit si le bit spécifique de validité en mémoire tampon BV indique l'invalidité. En se reportant à la figure 2 en même temps qu'à la figure 1, le circuit de commande de traduction d'adresse 16 est mis en état actif en réponse au signal de sortie de valeur logique "1" de la porte NON ET 173. De façon spécifique, le circuit de commande de traduction d'adresse 16 est alors activé pour effectuer une recherche dans la table de traduction d'adresse 18 mémorisée en mémoire principale 12 et pour recevoir un signal de réponse envoyé par la mémoire principale 12. Dans ce but, le circuit de commande de traduction d'adresse 16 comporte un registre 21 d'adresse virtuelle de page pour mémoriser le signal mémorisé d'adresse virtuelle envoyé par le registre 14 d'adresse virtuelle par l'intermédiaire de la seconde ligne 14b de signal. Le signal mémorisé d'adresse virtuelle est conservé dans le registre 21 d'adresse virtuelle de page quand le signal de sortie de la porte NON ET 1,3 prend la valeur logique "1 " . - Le signal mémorisé d'adresse virtuelle est envoyé, en tant que signal conservé d'adresse virtuelle de page, par le registre 21 d'adresse virtuelle de page, à un circuit additionneur 22 relié à un registre 23 de signal d'adresse de base de la page dans la table, qui conserve un signal d'adresse de base de la page à la table spécifiant une adresse de base dans la table de traduction d'adresse 18 de la mémoire principale 12. L'adresse de base d#ns la table est fournie sous forme d'adresse réelle. Le circuit additionneur 22 additionne le signal conservé d'adresse virtuelle de la page avec le signal d'adresse de base de la page dans la table pour donner un signal de sommation représentatif d'une sommation de l'addresse de base dans la table et d'une adresse virtuelle de la page spécifiée par le signal conservé d'adresse virtuelle de la page. On peut en déduire que la somme mentionnée ci-dessus spécifie une adresse de table de page qui correspond au signal mémorisé d'adresse virtuelle conservé dans le registre 14 d'adresse virtuelle. Le signal de sommation est envoyé, par le circuit additionneur 22, dans le registre d'adresse en mémoire 24 et il est conservé dans ce registre d'adresse en mémoire 24 en tant que signal d'adresse de table de traduction en mémoire indicatif de l'adresse de table de traduction en mémoire. Le signal d'adresse de table de traduction en mémoire est envoyé à la table de traduction d'adresse 18 de la mémoire principale 12 en tant que signal d'accès en mémoire indicatif d'une position de la table à laquelle il faut accéder. Au cours d'une opération de traduction d'adresse en mémoire, la table de traduction d'adresse 18 produit un signal de sortie de mémoire en tant que signal répondant au signal d'accès en mémoire. Le signal de sortie de mémoire comporte un premier, un second et un troisième signaux partiels de sortie de mémoire. Le premier, le second et le troisième signaux partiels de sortie de mémoire sont envoyés au circuit de commande de traduction d'adresse 16 par l'intermédiaire de la première, de la seconde et de la troisième lignes de signal de sortie de mémoire 12a, 12b, 12c. Le premier signal partiel de sortie de mémoire représente celle des adresses réelles ennémo;re MRA qui correspond à l'adresse de la table de traduction en mémoire. le second signal partiel de sortie de mémoire .représente celui, spécifique,des-bits de présence en mémoire MP qui correspond a l'adresse réelle en mémoire mentionnée ci-dessus MRA, tandis que le troisième signal partiel de sortie de mémoire représente celle des unités d'information de ccmmande en mémoire MC qui correspond à celle des adresses réelles en mémoire MRA qui a été mentionnée ci-dessus. Le circuit de commande de traduction d'adresse 16 comporte un registre de données de mémoire 25 pour mémoriser le signal de sortie de mémoire. Le registre de données de mémoire 25 comporte une première, une seconde et une troisième zone partielle 25-1, 25-2 et 25-3 qui sont chargées avec, respectivement, le premier, le second et le troisième signaux partiels de sortie de mémoire, collectivement en tant que signal mémorisé de données de mémoire. Le second et le troisième signaux partiels de sortie de mémoire, faisant partie du signal mémorisé de données de mémoire, sont envoyés, par le registre de données de mémoire 25, à un premier circuit de détection d'erreur 26. Le premier circuit de détection d'erreur 26 détecte si, oui ou non, la traduction d adresse en mémoire est normalement effectuée par la mémoire principale 12 pour donner un premier signal de détection d'erreur si la traduction d'adresse en mémoire est effectuée de façon anormale. Le premier signal de détection d'erreur est envoyé, par le premier circuit de détection d'erreur 26, au circuit de commande de décodage d'erreur 20. Supposons que la traduction d'adresse en mémoire par la mémoire principale 12 soit normalement effectuée. Dans ce cas le premier, le second et le troisième signaux partiels de sortie de mémoire, qui font partie du signal mémorisé de données de mémoire, sont mémorisés dans la zone de mémoire tampon 15-3 d'adresse réelle, dans la zone de mémoire tampon 15-4 de bit de présence et dans la zone de mémoire tampon 15-5 d'information de commande de la mémoire tampon de traduction d'adresse 15, par l'intermédiaire de la première, de la seconde et de la troisième lignes de sortie de données, 16a, 16b et 16c respectivement. En outre le signal mémorisé d'adresse virtuelle est mémorisé dans la zone de mémoire tampon 15-1 d'adresse virtuelle par l'intermédiaire de la première ligne de signal 14a au cours d'une opération de mémorisation en mémoire tampon.Le premier, le second et le troisième signaux partiels de sortie de mémoire représentent l'adresse réelle en mémoire tampon BRA mentionnée ci-dessus, le bit spécifique de présence en mémoire tampon BP et l'unité d'information de commande en mémoire tampon BC, mentionnée cidessus respectivement. Le signal mémorisé d'adresse virtuelle représente l'adresse virtuelle en mémoire tampon BVA mentionnée ci-dessus. Simultanément, la zone de mémoire tampon 15-2 de bit de validité de la moire tampon de traduction d'adresse 15 est chargée avec le bit, spécifique, de validité en mémoire tampon BV représentatif de la validité de l'adresse virtuelle en mémoire tampon BVA mentionnée ci-dessus. Dans tous les cas, les signaux mentionnés ci-dessus sont mémorisés dans la mémoire tampon de traduction d'adresse 15 en réponse au signal d'accès en mémoire tampon envoyé par le registre d'adresse virtuelle 14 par l'intermédiaire de la troisième ligne de signal 14c au cours de l'opération de mémorisation de mémoire tampon. En se reportant à la figure 3 en plus de la figure ) le circuit de commande de décodage d'erreur 20 comporte un second circuit de détection d'erreur 27 qui reçoit le quatrième signal partiel de sortie de mémoire tampon et le cinquième signal partiel de sortie de mémoire tampon en provenance de la zone de mémoire tampon 15-4 de bit de présence et de la zone de mémoire tampon 15-5 d'information de commande, par l'intermédiaire de laquatriènte et de la cinquième lignes de signal de sortie de mémoire tampon 15d et 15e respectivement.Le second circuit de détection d'erreur 27 détecte si, oui ou non, la traduction d'adresse en mémoire tampon est normalement effectuée par la mémoire tampon de traduction d'adresse 15 pour donner un second signal de détection d'erreur si la traduction d'adresse en mémoire tampon est effectuée de façon anormale. Le second signal de détection d'erreur est envoyé à une borne d'entrée d'un sélecteur 28 dont une autre borne d'entrée reçoit le premier signal de détection d'erreur provenant du premier circuit de détection d'erreur 26 (figure 2). Comme représenté sur la figure 3, le sélecteur 28 est commandé par le signal de sortie de la porte NON ET 173. Le sélecteur 28 sélectionne soit le premier signal de détection d'erreur soit le second signal de détection d'erreur en accord avec les valeurs logiques "1" et "O" du signal de sortie de la porte NON ET 173 pour envoyer un signal de détection d'erreur sélectionné à un registre d'erreur 29. Le sélectionneur 28 sélectionne le premier signal de détection d'erreur en tant que signal de détection d'erreur sélectionné si le signal de sortie de la porte NON ET 173 prend la valeur logique "1", c'est-à-dire si le circuit de commande de traduction d'adresse 16 est mis en état actif. Sinon, le sélecteur 28 sélectionne le second signal de détection d'erreur en tant que signal de détection d'erreur sélectionné .Le signal de détection d'erreur sélectionné est conservé dans le registre d'erreur 29 et il est envoyé dans la mémoire principale 12 et dans l'unité centrale d'exécution en tant que signal de code de commande. Si une anomalie de la traduction d'adresse en mémoire est détectée par le premier circuit de détection d'erreur 26, l'opération de traduction d'adresse en mémoire est arrêtée. En outre l'opération de mémorisation de mémoire tampon n'est habituellement pas effectuée. Toutefois cette opération de mémorisation de mémoire tampon est effectuée si l'anomalie de la traduction d'adresse en mémoire n'est dûe qu'au fait que le second signal partiel de sortie de mémoire, représentatif du bit spécifique de présence en mémoire MP, indique l'absence. Bien entendu le bit spécifique de présence en mémoire tampon BP a mémorisé en zone de mémoire tampon 15-4 de bit de présence indique l'absence. Par conséquent le circuit de commande de traduction d'adresse 16 mémorise, en combinaison avec la première ligne de signal 14a et avec la première et la seconde lignes de sortie de données 16a et 16b, l'adresse virtuelle d'entrée, l'adresse réelle en mémoire MRA et le bit spécifique de présence en mémoire MP dans la mémoire tampon de traduction d'adresse 15 en tant qu'adresse virtuelle en mémoire tampon BVA, qu'adresse réelle en mémoire tampon BRA et que bit spécifique de présence en mémoire tampon BP, respectivement, que le bit spécifique de présence en mémoire MP indique la présence ou l'absence. Il est donc possible de se référer à une combinaison du circuit de commande de traduction d'adresse 16, de la première ligne de signal 14a et de la première et de la se conde lignes de sortie de données 16a et 16b en tant que disposition de mémorisation. Avec cette structure, il est possible de diminuer le temps perdu pour accéder à une table de traduction d'adresse lorsqu'une opération qui fait l'objet d'une lecture préalable en mémoire est effectuée sur une instruction de branchement conditionnel. Ceci provient du fait qu'une mémoire tampon de traduction d adresse est chargée avec des bits de présence indicatifs de soit la présence soit l'absence d'adresses réelles en mémoire principale correspondant aux adresses virtuelles provenant d'une unité centrale d'exécution, que chacun des bits de présence indique la présence ou l'absence. L'absence de l'adresse réelle spécifiée, correspondant à l'adresse virtuelle particulière, peut être trouvée sans accès à la table de traduction d'adresse de la mémoire principale, le procédé de traduction d'adresse prévue ayant trouvé l'absence de l'adresse réelle. REVENDICATIONS 1. Dispositif de traduction d'adresse (11) qui sert, en combinaison avec une mémoire principale (12), pour traduire une adresse virtuelle d'entrée en une adresse réelle de sortie et qui comporte une mémoire tampon de traduction d'adresse (15) pour mémoriser une pluralité de parties d'adresse virtuelle et une pluralité de parties d'adresse réelle correspondant aux parties respectives d'adresse virtuelle, et comportant des moyens (14) de production d'un signal qui sont couplés à ladite mémoire tampon de traduction d'adresse (15) et qui sont sensibles à un signal d'entrée indicatif de ladite adresse virtuelle d'entrée pour donner un signal de sortie de mémoire tampon représentatif de celle desdites parties d'adresse virtuelle qui correspond à ladite adresse virtuelle d'entrée, ledit signal de sortie de mémoire tampcn représentant en outre celle desdites parties d'adresse réelle qui correspond à celle qui est mentionnée ci-dessus des parties d'adresse virtuelle, caractérisé en ce que ladite mémoire tampon de traduction d'adresse (15) comporte une zone de mémoire (15-4) pour mémoriser des bits de présence correspondant aux parties respectives d'adresse réelle pour indiquer la présence ou l'absence, dans ladite mémoire principale, d'une adresse réelle en correspondance avec chacune desdites parties d'adresse réelle en ce que lesdits moyens (14) de production d'un signal sont prévus pour faire en sorte que ledit signal de sortie de mémoire tampon indique en outre celui desdits bits de présence qui correspond à celle qui est mentionnée ci-dessus des parties d'adresse réelle en ce que ledit dispositif de traduction d'adresse (11) comporte des moyens de comparaison (17) sensibles audit signal d'entrée et audit signal de sortie de mémoire tampon pour comparer ladite adresse virtuelle d'entrée avec celle qui est mentionnée ci-dessus des parties d'adresse virtuelle pour donner un signal de sortie du dispositif indicatif de celle qui est mentionnée ci-d.essus des parties d'adresse réelle en tant qu'adresse réelle de sortie mentionnée, si ladite adresse virtuelle d'entrée coincide avec celle qui est mentionnée ci-dessus des parties d'adresse virtuelle 2. Dispositif de traduction d'adresse (11) qui sert, en combinaison avec une mémoire principale (12), pour traduire une adresse virtuelle d'entrée en une adresse réelle de sortie et qui comporte une mémoire tampon de traduction d'adresse (15) pour mémoriser une pluralité de parties d'adresse virtuelle et une pluralité de parties d'adresse réelle correspondant aux parties respectives d'adresse virtuelle, et comportant des moyens (14) de production d'un signal qui sont couplés à ladite mémoire tampon de traduction d'adresse (15) et qui sont sensibles à un signal d'entrée indicatif de ladite adresse virtuelle d'entrée pour donner un signal de sortie de mémoire tampon représentatif de celle desdites parties d'adresse virtuelle qui correspond à ladite adresse virtuelle d'entrée, ledit signal de sortie de mémoire tampon représentant en outre celle desdites parties d'adresse réelle qui correspond à celle qui est mentionnée ci-dessus des parties d'adresse virtuelle, ladite mémoire principale (12) comportant une table de traduction d'adresse (18) chargée avec des bits de présence en mémoire dont chacun indique la présence ou l'absence dans ladite mémoire principale (12) d'une adresse réelle en correspondance avec une adresse de la table de traduction en mémoire, caractérisé en ce que ladite mémoire tampon de traduction d'adresse (15) comporte une zcne de mémoire (15-4) pour mémoriser partiellement lesdits bits de présence en mé moire en tant que bits de présence en mémoire tampon correspondant aux parties respectives d'adresse réelle pour indiquer la présence ou l'absence, en mémoire principale, de ladite adresse réelle en correspondance avec chacune desdites parties d'adresse réelle en ce que les moyens (14) de production d'un signal sont prévus pour faire en sorte que ledit signal de sortie de mémoire-tampon indique en outre celui desdits bits de présence en mémoire tampon qui correspond à celle qui est mentionnée ci-dessus des parties d'adresse réelle: en ce que le dispositif de traduction d'adresse (11) comporte des moyens de comparaison (17) sensibles audit signal d'entrée et audit signal de sortie de mémoire tampon pour comparer ladite adresse virtuelle d'entrée avec celle qui est mentionnée ci-dessus des parties d'adresse virtuelle pour donner un signal de sortie du dispositif indicatif de celle qui est mentionnée ci-dessus des parties d'adresse réelle en tant qu'adresse réelle de sortie mertionnée, si ladite adresse virtuelle d'entrée coïncide avec celle qui est mentionnée ci-dessus des parties d'adresse virtuelle des moyens de mémorisation (16) couplés à ladite table de traduction d'adresse (18) et à laditsméo~re tampon de traduction d'adresse (15) et sensibles audit signal d'entrée pour mémoriser, dans ladite mémoire tampon de traduction d'adresse (15), ladite adresse virtuelle d'entrée, une adresse réelle correspondant à ladite adresse virtuelle d'entrée, et l'un desdits bits de présence en mémoire, en tant que celle, mentionnée, des parties d'adresse virtuelle, que celle, mentionnée, des parties d'adresse réelle et que celui, mentionné, des bits de présence en mémoire tampon, respectivement, que celui, mentionné, des bits de présence en mémoire indique ou non la présence ou l'absence, celui, mentionné, des bits de présence en mémoire correspondant à ladite adresse virtuelle d'entrée.