Brevet FR2623034A1 — publié le 19890512

(6 RÉPUBLIQUE FRAN AISE N de publication: 2 623 034 (à n'utiliser que pour les INSTITUT NATIONAL commandes de reproduction) DE LA PROPRIÉTÉ INDUSTRIELLE 7 55 NI d'enregistrement national: 87 15535 PARIS O Int Cl4: H 03 M 1/42. () DEMANDE DE BREVET D'INVENTION A1 Date de dépôt: 10 novembre 1987. Demandeur(s): Société dite: THOMSON HYBRIDES ET MICROONDES. - FR. ( Priorité: @ Inventeur(s): Ngu Tung Pham, Thomson-CSF, SCPI. Date de la mise à disposition du public de la demande: BOPI " Brevets " n 19 du 12 mai 1989. ) Références à d'autres documents nationaux appa- rentés: (r Titulaire(s) ( Mandataire(s): James Taboureau, Thomson-CSF, SCPI. Convertisseur analogique-numérique à cascade. L'invention concerne un convertisseur analogique-numé-, rique fonctionnant à très hautes fréquences. *,_' Dans ce CAN, le signal d'entrée VE est adressé en parallèle à des niveaux de bits, qui sont cascadés entre eux. Chaque niveau de bit comprend un transducteur T qui transforme la 0 ' tension VE en un courant IE, compare ce courant à un courant étalonné Ic. et le courant résultant est adressé à un circuit, logique L, dont la sortie délivre un bit S. Une sortie intermé- * diaire du circuit logique L constitue un signal de commande C qui règle les courants des comparateurs analogiques CA des ' niveaux de bits de poids inférieurs. Les courants étalonnés I sont en progression géométrique. Application aux circuits intégrés sur matériaux IlI-V, pour le, t traitement de l'information en hyperfréquences. D L D vente des fascicules à l'IMPRIMERIE NATIONALE. 27. rue de la convention - 75732 PARIS CEDEX 15 circuit logique qui fournit un bit dco niveau N commande toutes les sources de courants élémentaires, qui débitent un courant 2NIo, de tous les niveaux de bits inférieurs: il y a donc cascade entre les niveaux de conversion. De façon plus précise l'invention concerne un convertisseur analogiquenumérique, transformant un signal analogique d'entrée en un signal numérique de sortie formé par une pluralité de bits, caractérisé en ce que le signal d'entrée est adressé en parallèle à une même pluralité de circuits de niveaux de bits, connectés entre eux en cascade, chaque niveau étant formé par: - un étage transducteur convertisseur de la tension d'entrée en un courant qui lui est proportionnel, - un étage comparateur analogique qui compare ledit courant à un courant étalonné fourni par une pluralité de sources de courants élémentaires, - un étage de circuit logique, dont une première sortie fournit un signal de commande, appliqué aux sources de courants élémentaires des niveaux de bits de poids inférieurs, et une deuxième sortie qui délivre un bit du signal numérique. L'invention sera mieux comprise au moyen de la description détaillée qui suit, en conjonction avec les figures jointes en annexe, qui représentent: - figure 1: schéma en bloc-diagramme du convertisseur analogique-numérique selon l'invention, - figure 2 schéma électrique du convertisseur de la figure 1, -figure 3 schéma éle(tIrique d'une variante du convertisseur précédent, permettant une plus grande précision. La figure 1 représente un schéma en bloc-diagramme du convertisseur analogique-numérique (CAN) selon l'invention. Ce schéma est très simplifié pour rendre l'explication plus claire. Un signal analogique VE, appliqué sur la borne d'entrée du CAN, est adressé en parallèle à autant de transistors T que de bits dans le signal numérique de sortie. A titre d'exemple non limitatif, le circuit de la figure 1 transforme le signal analogique VE en un signal numérique à 4 bits SOS1S2S3: il y a 4 niveaux de bits, et 4 transducteurs d'entrée I. Chaque transducteur T, qui est un transistor, transforme la tension VE en un courant IE qui lui est proportionnel. Pour chaque niveau de bit, le courant IE est comparé avec le courant étalonné fourni par un comparateur analogique CA. Un comparateur analogique comprend deux sources de courants: la première n'est autre que le transducteur T qui fournit un courant IE, et la deuxième est une source composite qui fournit un courant nI0 multiple d'un courant élémentaire 0Io. Une source composite comprend, connectée en parallèle: - une source élémentaire, non commandée par un transistor, qui débite un courant constant 2NIo, N étant l'ordre, ou le poids du bit dans le niveau considéré, - autant de sources élémentaires, commandées chacune par un transistor, qu'il y a de niveaux de bits de poids plus élevé que le niveau considéré, - et en outre ces sources élénmentaires débitent des courants en progression géométrique. Ainsi, à titre d'exemple basé sur la figure 1 - 4 bits -: - le niveau 0, premier bit, comprend une source non commandée 1 = 2 Io et trois sources commandées 2Io, 22Io, 23Io, parce qu'il y a trois niveaux de bits au-dessus du niveau 0. - le niveau 1, second bit. comprend une source non commandée 21Io et deux sources commandées 22io, 23Io. - le niveau 2, troisième bit, comprend une source non commandée 22Io et une source commandée 231. - le niveau 3, quatrième bit, ne comprend qu'une source non commandée 23I. C'est le bit de poids le plus lourd. o Le courant résultant du comparateur analogique est adressé à un circuit logique L doté de deux sorties. La première sortie fournit un signal de commande C qui, selon l'état haut ou 4 2623034 bas de sortie du comparateur, bloque ou d6ebloque les transistors de commande des sources élémentaires correspondantes de tous les comparateurs des niveaux inférieurs. La seconde sortie fournit un bit du signal numérique, objet de la conversion. S Ce schéma de la figure 1 sera détaillé en figure 2, mals auparavant un modèle logique permettra de facilement comprendre le principe du convertisseur selon l'invention. Soit à déterminer, par approximations successives, un nombre décimal compris, par exemple, entre O et 63 (26 -1) en un nombre minimum d'opérations. On peut le comparer à 25 puis, 4 5 24+ 23 selon le résultat, le comparer à 25 + 2, puis à 2 + 24 + 2 et ainsi de suite. Il suffit de 6 niveaux de comparaisons pour déterminer un nombre compris entre O ( Dans le CAN selon l'invention, le niveau de bit de poids le plus élevé 2n compare le courant IE à un courant n-1 E n-i étalonné 2n 10, puis le niveau de bit de poids inférieur 2n1 compare ce même courant IE à - un courant étalonné (2n-1 + 2n-2) I et ainsi de suite. Le niveau de bit de poids le plus léger 2 compare IF à un courant n-i n-2 n-n (2n + 2.2 +.+ 2n) IO o La figure 2 donne le schéma électrique du CAN. Elle reprend la configuration de la figure 1, et ne représente 4 bits que pour la rendre plus lisible, sans pour autant limiter la portée de l'invention. Le signal analogique VE est adressé, en parallèle, à autant de transistors 1 qu'il y a de niveaux de bits dans le signal numérique de sortie. Chaque niveau de bit est constitué de trois étages: le transducteur, le comparateur, le circuit logique. Le premier étage transforme une tension VE en un courant IE. Dans le second étage, chaque comparateur analogique comprend une source de courant composite formée par: - une source de courant constant 21 à 24, qui est soit une résistance, soit un transistor dont la grille est réunie à la source, 2623034 - une série de sources de courants élémentaires formées chacune par une résistance ou un transistor 31 à 33, une diode en série 41 à 43 et un transistor de commande 51 à 53. Il a déjà été précisé que ces sources de courants élémentaires débitent des courants en progression géométrlque 2nI et que de plus toutes les sources élémentaires qui débitent un même courant 2nI sont commandées, par l'intermédiaire de o leur transistor 51 à 53, par la sortie C du circuit logique du n niveau de bit S. n' Au niveau de bit de poids le plus élevé, le second étage ne comprend qu'une source de courant 24, non commandée. Le courant total débité par une source de courant composite dépend des signaux de commande C qui lui sont adressés, par les circuits logiques L, des niveaux de bits supérieurs: on y reviendra ultérieurement. Le courant résultant du comparateur analogique CA est, à chaque niveau de bit, adressé au circuit logique L du troisième étage. Celui-ci est de type DCFL (Direct Coupled FET Logic) et comprend: -un inverseur constitué par un transistor 6, normalement bloqué, et sa source de courant 7, normalement passant, -un suiveur constitué par deux transistors 8 et 9, tous deux normalement bloqués, montés en série. Le point commun au drain de 6 et à la source de 7 constitue une première sortie qui est adressée sur la grille de 9, et qui fournit le signal de commande C pour les comparateurs CA de niveaux inférieurs. Le point commun au drain de - 8 et à la source de 9, monté en source suiveusee, constitue une deuxième sortie qui fournit un bit du signal numérique. Ce circuit logique est alimenté entre une tension VDD et la masse. 6 2623034 Le courant résultant ICA - IE - du comparateur analogique CA est appliqué en parallèle sur les deux grilles des transistors inverseurs 6 et 8. Supposons que ce courant résultant soit à un niveau bas, c'est-A-dire que IE> ICA. Le transistor 6 est bloqué, parce qu'il est de type "normalement bloqué", mais le transistor 7 qui est de type passant tire vers le haut la tension du drain de 6: la sortie de commande est à l'état haut: C est un 1 logique. De la même façon, le transistor 8 est bloqué, mais comme le signal appliqué sur la grille de 9 est haut, il débloque le transistor 9, et la sortie S est à l'état haut S est un 1 logique. Le raisonnement inverse s'applique si le courant résultant du conmparateur analogique est à l'état haut, soit IE sont des O logiques. Les signaux de commande CO à C3 issus des circuits logiques des quatre niveaux de bits commandent chacun une source de courant élémentaire dans tous les niveaux de bits de poids inférieurs: le signal Cn, correspondant A un bit de sortie de poids n, commande toutes les sources de courants élémentaires qui débitent un courant 2 nI. o Ainsi, le courant de chaque source de courant étalonnée, dans chaque comparateur de niveau n est de la forme: CAn = 2nI + Cn+ 2n+lI +.. + CN 1 2N-1 o ICln h i Cn+l - o o " si N est le nombre total de niveaux die bits. A titre d'exemple pris sur la figure 2 ICA3 = 231 = 8 I O o ICA2 22Io + C323I = 41 + C38I1 i =2I + C 81*C.41 CA1 32Io + 38IC2 ICAo I=o + C38I + C2. 410 + C1.21 La CAN selon l'invention compare done un courant IE au courant ICA fourni par des comparateurs en cascade, à partir du bit de poids le plus élevé. Chaque fois qu'on descend d'un niveau dans la cascade, on rétrécit l'intervalle de comparaison en ajoutant au courant du niveau supérieur un courant inférieur d'une puissance de 2 dans la progression géométrique. Pour un CAN de 4 bits tel que représenté en figure 2, on peut mesurer 16 intervalles, ou 16 niveaux de tension d'entrée VE., Le tableau suivant donne les états des sorties S à S3 en fonction des états des signaux de commandes C0 à C3, et les courants des comparateurs ICAO IC A3, pour les 16 niveaux de VE ou de IE- TABLEAU I VE CA3 C3 ICA2 C2 CCA 1C CAo c0 E l S3 Io S2 o10 S1 1o S0 16 8 I 12 1 14 I 15 1 8 I 12 I 14 I 15 0 14 8 1 12 1 14 0 13 1 13 8 I 12 I 14 0 13 0 12 8 I 12 0. 10 I 1 l il 8 1 12 0 10 I 1l1 0 8 I 12 0 IC 0 9 1 9 8 I 12 0 10 0 9 0 8 8 0 4 1 6 I 7 1 7 8 0 4 1 6 1 7 0 6 8 0 4 I 6 0 5 1 8 0 4 I 6 0 5 0 4 8 0 4 0 2 I 3 1 3 $ G L 3 0 2 8 0 4 0 2 0 I 1 I 8 0 4 0 2 0 1 0 R 2623034 La réalisation de ce CAN ne comporte que des transistors et des diodes. Sont de type normalement passant: - les transducteurs 1 tension-courant (tension de seuil VT =-1 V) - les sources de courants étalonnées 21 à 24 et 31 à 33 (VT = - 0,5V) - les charges actives 7 dans les inverseurs (VT - 05,V). Les autres transistors sont de type normalement bloqué (VT = 0,1 V) La tension négative de rappel - VR, appliquée sur les sources des transducteurs 1, permet de ramener le niveau bas du drain de ces transducteurs à environ + 0,1 volt, pour être compatible avec le circuit logique T, constitué par les transistors 6 à 9. Le niveau bas des signaux de commande C est de l'ordre de + 0,2 volt. Pour bloquer complètement les transistors de commande 51 à 53, qui ont une tension de seuil de + 0,1 volt, une diode 41 à 43 est incorporée entre la source des transistors 51 à 53 et les sources de courants étalonnés 31 à 33, ce qui remonte la tension de seuil des transistors 51 à 53 à environ + 0,3 volt. Le CAN représenté en figure 2 peut mesurer des tensions comprises entre 1 volt et - 0,2 volt en 16 intervalles de 50 mV. Si la tension d'entrée VE doit être convertie avec une plus grande précision, par exemple 8 bits, il faut 256 intervalles, et si l'on sait faire des transistors dont la sensibilité est 10 mV, il faut uno tension de seuil pour le transducteur 1 de l'ordre de - 2,5 volts. Il est alors préférable d'intercaler entre le comparateur CA et le circuit logique L un étage décaleur-suiveur, tel que représenté en figure 3. La figure 3 donne le schéma électrique en 8 bits de sortie d'une variante du CAN selon l'invention. Mais pour rendre q9 2623034 cette figure plus claire, seuls ont été représentés les deux premiers et les deux derniers niveaux de bits (bits S et S1, S6 et S7). En outre, les comparateurs des niveaux 0 et 1 ont été simplifiés: CA comprend 7 sources de courants élémentaires 31 à 37, et CA1 en comprend 6. Les indices de repères sont les mêmes qu'en figure 2. Outre le nombre de bits, la figure 3 diffère de la figure 2 en deux points, pour chaque niveau: - la source des transducteurs I tensioncourant est à la masse, au lieu d'être réunie à - VR. - un étage décaleur-suiveur, alimenté entre VDD et - VR, est intercalé en sortie du comparateur CA. Cet étage est composé d'un transistor 10, ayant même tension de seuil (-2, 5 volts) que le transducteur 1, et monté en source suiveuse au moyen d'une source de courant 11, qui tire la tension vers - VR, et d'une ou plusieurs diodes 12 pour ramener la tension de sortie à un niveau compatible avec le transistor 6 du circuit logique. Le signal de sortie du comparateur analogique est appliqué sur la grille du transistor 10, et le signal de sortie du décaleur, prélevé sur le drain du transistor 11 est appliqué sur la grille du transistor 6. Le caleul du nombre de composants nécessaires pour réaliser ce CAN 8 bits donnera une idée de l'intérêt de cette structure. Pour 8 bits, il faut: transducteurs 1 = 8 transistors - décaleurs 10 + 11 16 transistors circuits logiques 6+7+8+9 = 32 transistors - sources de courants élémentaires 2I à 28 et 31 à 37: 1 transistor pour le bit le pl]u lourd, et un transistor de plus chaque fois qu'on descend d'un niveau de bit, soit 36 transistors, - transistors de commande 51 à 57: 36 transistors soit au total 128 transistors, auxquels il faut ajouter 52 diodes 12 et 41 à 47: le CAN selon l'invention comporte en tout 180 composants semiconducteurs. 2623034 A titre de comparaison, un CAN classique à 8 bits, nécessite 256 comparateurs linéaires, dont le seul encodeur de transformation de l'échelle analogique en nombre binaire exige déjà 1540 transistors. Les seuls éléments de précision dans le CAN à cascade selon l'invention sont les 36 sources de courants élémentaires 21 à 28 et 31 à 37 (pour 8 bits) et les 8 transducteurs 1 dont la tension de seuil doit être contrôlée à quelques millivolts près. Sur les figures, les sources de courants élémentaires ont été représentées par le symbole d'une résistance, pour simplifier les figures. En fait, il est préférable de les réaliser au moyen de transistors dont.] a grille est réunie à la source la largeur de canal contrôle l'intensité débitée, et ceci a l'avantage d'unifier la technologie de réalisation exclusivement à base de semiconducteurs. Le CAN à cascade selon l'invention est utilisé dans le traitement de l'information. Il est préférentiellement réalisé en circuit intégré, sur silicium ou sur matériaux III-V tel que GaAs pour travailler dans les hyperfréquences: en effet, entre le signal d'entrée VE et le signal de sortie S0S1S2..., il nty a que deux jonctions de grilles des transistors 1 et 8, et trois jonctions s'il y a un étage déceleur 10, ce qui lui confère une très grande rapidité. il 2623034 REVENDICATIONS 1. Convertisseur analogique-numérique, transformant un signal analogique d'entrée (VE) en un signal numérique de sortie formé par une pluralité de bits (S), caractérisé en ce que le signal d'entrée (VE) est adressé en parallèle à une meme pluralité de circuits de niveaux de bits, connectés entre eux en cascade, chaque niveau étant formé par: - un étage transducteur (T) convertisseur de la tension d'entrée (VE) en un courant qui lui est proportionnel (IE),E 1E' - un étage comparateur analogique (CA) qui compare ledit courant (IE) à un courant étalonné (ICA) fourni par une pluralité de sources de courants élémentaires, - un étage de circuit logique (L), dont une première sortie fournit un signal de commande (C), appliqué aux sources de courants élémentaires des niveaux de bits de poids inférieurs, et une deuxième sortie (S) qui délivre un bit du signal numérique. 2. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que, dans chaque niveau de bit, le courant étalonné du comparateur analogique (CA) est fourni par une série de sources de courants élémentaires (21 à 24 et 31 à 33) dont les courants débités vont en progression géométrique 2XIo, la première (21 à 24) des sources de courants dans la série, pour chaque niveau de bit, étant non commandée, les suivantes (31 à 33) étant commandées chacune par un transistor (51 à 53) lui-même commandé par le signal de la première sortie (C) d'un circuit logique (L) de niveau de bit de poids supérieur. 3. Convertisseur analogique-numérique selon la revendication 2, caractérisé en ce que les sources de courants 12 - 2623034 (21 à 24) non commandées débitent des courants en progression géométrique depuis le niveau de bit de poids le plus faible (S0) jusqu'au niveau de bit de poids le plus élevé (S3), le bit de poids le plus faible étant affecté du rang zéro dans la progression géotnétrique 2nlo (2 1 = Io) o o 4. Convertisseur analogique-numérlque selon la revendication 2, caractérisé en ce que, pour chaque niveau de bit, il y a dans le comparateur analogique (CA) autant de sources de courants élémentaires commandées (31 à 33) qu'il y a de niveaux de bits de poids supérieurs dans le convertisseur. 5. Convertisseur analogique-numérique selon la revendication 2, caractérisé en ce que les premières sorties (C) des circuits logiques, considérées dans l'ordre croissant de poids des bits, commandent chacune, pour les niveaux de poids inférieurs, toutes les sources de courants commandées (31 à 33), dans l'ordre croissant de la progression géométrique. 6. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que, pour chaque niveau de bit, le circuit logique (1) comprend: - un inverseur formé par un premier transistor (6) alimenté par une source de courant (7), le signal de sortie du comparateur analogique (CA) étant appliqué sur la grille du premier transistor (6), - un suiveur formé par un second transistor (8), en parallèle avec le premier transistor (6) et en série avec un troisième transistor (9) monté en source suiveuse, dont la grille est commandée par la première sortie de l'inverseur, qui fournit également le signal de commande (C) aux comparateurs analogique des niveaux de bits de poids inférieurs, - la deuxième sortie (S) du circuit logique étant prise sur la source du troisième transistor (9) et fournissant un bit du signal numérique. R 2623034 7. Convertisseur analogique-numérlque selon la revendication 6, caractérisé en ce que les premier, deuxième et troisième transistors (6, 8, 9) de chaque circuit logique (L) sont de type normalement bloqué, à tension de seuil positive. 8. Convertisseur analogique-numérique selon la revendication 2, caractérisé en ce que les transistors de commande (51 à 53) des sources de courants commandées (31 à 33) étant de type normalement bloqué, une diode (41 à 43) de décalage de tension est introduite entre chaque transistor et la source de courant qu'il commande, afin de bloquer ce transistor, dans le cas o le niveau bas du signal de commande (C) est légèrement positif. 9. Convertisseur analogique-numérique selon la revendication 1, caractérisé en ce que, en vue d'obtenir un grand nombre de bits pour le signal numérique de sortie, et d'augmenter la précision de chaque niveau de bit, un étage décaleur de tension (10+11412) est Introduit entre l'étage comparateur analogique (CA) et l'étage du circuit logique (L) pour chaque niveau de bit.