Brevet FR2615062A1 — publié le 19881110

Le processeur ici présenté a pour but une amélioration de la présentation d'images stéréoscopiques de télévision, dans les hypothèses oU la présentation stéréoscopique est obtenue par des commutateurs électro-optiques de lumière, où le téléviseur ou lemoniteur est muni d'une mémoire d'images, et où pour éviter la fatigue oculaire du spectateur l'image complète lui est présentée entièrement å la fréquence de récurrence de 50 ou 60 Hz, alors que le signal est enregistré sur un magnétoscope ou transmis sur un canal normal de télévision, dans lequel, par l'effet de l'interlignage, l'image complète est transmise à une fréquence de récurrence de 25 ou 30 Hz seulement. -I1 est connu que, si le retard entre la prise de vue et la restitution de l'image n'a pas la même valeur pour les images respectives de gauche et de droite, il apparaît un défaut appelé distorsion spatio-temporelle: tout objet qui se déplace latéralement à grande vitesse angulaire est vu comme s'il était plus proche, ou plus éloigné, selon le sens de son deplacement et selon que la vue de gauche ou de droite est plus retardée, et à tout objet en mouvement vertical correspondent des images droite et gauche décalées dans le sens de la hauteur, ce qui empêche la restitution du relief. Comme, dans l'hypothèse indiquée ci-dessus, les fréquences de récurrence de la prise de vues et de la restitution de l'image sont différentes, il n'est pas possible de respecter strictement l'égalité des retards des deux côtés: un artifice est nécessaire; le dispositif proposé réalise cet artifice. Il est connu que le seuil de sensibilité humaine aux écarts de "proximité" (c'est à dire d'inverses des distances) est inférieur å la limite de résolution des images. - Donc l'introduction d'une transition progressive sur le bord d'un objet, fixe ou en mouvement, ne nuit pas å la précision de la restitution du relief, du moins à condition que la transition correspondant à ce bord soit, en moyenne, conforme à la position théoriquement exacte. L'artifice proposé a pour objet de représenter un bord par une transition progressive, dont la position moyenne est exacte. Cet artifice laisse une netteté parfaite aux objets qui ne sont pas en mouvement rapide. Le moyen proposé selon la présente invention pour réaliser cet artifice est le suivant: Les signaux reçus de la transmission ou de l'enregistrement sont d'abord séparés, comme il est fait habituellement, en trois parties: - ou bien les trois composantes de couleurs; - ou bien deux signaux de chrominance et un de luminance. C'est ce dernier cas qui est choisi pour la description de la présente invention, bien que celle-ci soit également applicable dans l'autre cas. Ces signaux sont enregistrés, au cours de chaque cycle successif correspondant à la transmission de deux images complètes, alternativement sur quatre groupes de mémoires numériques, affectées respectivement aux trames suivantes: - trame impaire gauche (vue gauche transmise par les lignes impaires d'une image d'ordre impair) sur la mémoire (11); - trame impaire droite (vue droite transmise par les lignes paires d'une image d'ordre impair) sur la mémoire (12); - trame paire gauche (vue gauche transmise par les lignes impaires d'une image d'ordre pair) sur la mémoire (13); - trame paire droite (vue droite transmise par les lignes paires d'une image d'ordre pair) sur la- mémoire (14). Ce cycle complet dure 80 millisecondes selon les normes européennes qui sont retenues comme hypothèse dans la description de la présente invention, bien que celle-ci soit également applicable au cas des normes américaines NTSC et aux futures normes de transmission numérique D2-XAC. Après ce cycle, les nouveaux signaux codés sont enregistrés à nouveau dans les mêmes mémoires, dont le contenu antérieur n'a plus d'intérêt. Pour la restitution de l'image, ce cycle est d'abord retardé d'environ cinq millisecondes, puis divisé en huit parties successives, chacune d'une durée de dix millisecondes. Pendant chacune des parties de cycle, chacun des trois signaux de luminance et de chrominance sont respectivement lus à la fois sur deux des mémoires sur lesquelles sont respectivement enregistrées les trames paires et impaires. Deux trames gauches successives, ou deux trames droites successives, sont lues å la fois. Les trames d'un côté, par exemple gauche, sont interpolées dans les rapports 3/4 et 1/4, alors que les trames de l'autre côté sont interpolées à égalité, ou transmises sans interpolation, selon la partie du cycle. L'interpolation a lieu en temps réel par des dispositifs d'interpolation, et le signal résultant est transmis à un décodeur propre à chacun des types de signaux, mais qui reste le même pendant tout le cycle. De tels dispositifs d'interpolation opèrent d la fois sur les signaux de luminance et sur les signaux de chrominance de chaque pixel. Ils réalisent, pendant chacune des parties du cycle, des interpolations entre le contenu des mémoires de trames paires et de trames impaires, selon les rapports indiqués dans le tableau suivant: Impaire gauche Impaire droite Paire gauche Paire droite Némoire (11) Mémoire (12) Xémoire (13) Xémoire (14) 1 1/2 1/2 2 1/4 3/4 3 0 1 4 3/4 1/4 5 1/2 1/2 6 3/4 1/4 7 1 0 8 1/4 - 3/4 Pour éviter qu'un même circuit intégré de mémoire puisse être en même temps inscrit et lu, les mémoires (11), (12), (13) et (14) sont divisées chacune en plusieurs circuits intégrés séparés, par exemple trois circuits consacrés respectivement aux parties haute, médiane et basse de la trame correspondante. Une division de chaque mémoire en deux, ou en quatre circuits intégrés, est également possible selon l'invention. Par exemple, la mémoire (11), réservée à la trame impaire gauche, est divisée en trois circuits intégrés de mémoire, typiquement d'un "mégabitN chacun, (15), (16), (17), organisés en mots de 16 bits; la mémoire (13) en trois circuits intégrés (18), (19), (20). De meme, les mémoires (12) et (14) sont divisées chacune en trois circuits intégrés (25), (26), (27) et (28), (29), (30). Ainsi par exemple, pendant la période repérée sur l'échelle de temps de la figure I entre 13,3 et 20 ms, les signaux. reçus sont mis en mémoire dans le circuit (17), mais ce sont les circuits (15) et (18), et partiellement (16) et (19) qui sont lus. Le fait qu'aucune mémoire ne peut etre à la fois inscrite et lue peut y etre également constaté. La figure 1 montre ainsi, - sur la ligne a, l'échelle de temps commune aux cycles d'inscription et de lecture des mémoires, en millisecondes; - sur la ligne b, la succession des trames reçues; - sur la ligne c, la séquence de répartition de l'inscription de ces trames sur les mémoires (11) à (14); - sur la ligne d, la séquence de répartition de l'inscription des mémoires (15) à (20) et (25) à (30); - sur la ligne e, les parties 1 à 8 du cycle de lecture des mémoires; - sur la ligne f, les parts respectives des trames lues dans les mémoires (11) à (14) dans l'interpolation, pour chaque partie du cycle de lecture; - sur la ligne g, la séquence des circuits intégrés de mémoire lus pendant chaque partie du cycle de lecture. - sur la ligne h, le signal C1 de commande des interpolateurs - sur la ligne i, le signal C2 de commande des interpolateurs - sur la ligne j, le signal C3 de commande des interpolateurs La X1gure 2 représente l'ensemble des circuits selon l'invention. On y retrouve les mémoires détaillées en douze circuits intégrés (15), (16), (17), (18), (19), (20), (25), (26), (27), (28), (29), (30) où sont temporairement retenus les signaux numériques des trames successives.Sur cette figure sont aussi mentionnés le décodeur video (10) qui extrait après détection les signaux de luminance et de chrominance ainsi que les signaux de synchronisation de ligne et de trame; les codeurs (21), (22), (23) qui transforment chacun en numérique les signaux de luminance ou de chrominance; enfin les décodeurs (31), (32), (33), qui transforment finalement ces signaux numériques en signaux de commande analogique d'intensité des faisceaux du tube cathodique (34) du téléviseur. Les éléments mentionnés ci-dessus feront partie des téléviseurs numériques qui supplanteront prochainement les téléviseurs analogiques actuels: ils ne font pas partie de l'invention. Le reste est l'ensemble des moyens (24) nécessaires à la gestion des mémoires et à l'interpolation des signaux numeriques, moyens qui constituent l'invention, et qui sont représentés sur cette figure dans un cadre en traits pointillés. Le processeur comporte un contrôleur central (39) qui sera décrit ultérieurement avec plus de détails. Le processeur (24) comporte aussi des circuits identiques entre eux, en nombre égal à celui des circuits intégrés de mémoire, dits "multiplexeurs" et désignés sur la figure par la. même référence (35). Chaque circuit mémoire ne communique avec les autres circuits du processeur (24) que par l'intermédiaire d'un multiplexeur (35). Chaque multiplexeur (35) communique avec les autres éléments de circuits par des ensembles de conducteurs couramment appelés "bus": le bus de contrôle (40), le bus de données à inscrire (38), et les deux bus de données lues (36) et (37). La figure 3 montre plus en détail le schéma du contrôleur central (39). On y retrouve le décodeur video (10) et ses codeurs (21), (22), (23), ainsi que les décodeurs (31), (32), (33) et le tube cathodique (34) et une partie des mémoires et des bus de communication. Tous ces bus communiquent avec le contrôleur central (39), à l'exception du bus de données à inscrire (38), dans lequel sont directement rassemblés les résultats des trois codages numériques par les codeurs (21), (22), (23). Les deux bus de données lues (36) et (37) aboutissent aux bornes d'entrée des trois interpolateurs (43), (44), (45). Les bornes de sortie des interpolateurs sont reliées aux bornes d'entrée des décodeurs (31), (32), (33). L'autre élément important du contrôleur central (39) est l'ensemble (41) des compteurs de signaux de synchronisation. Cet ensemble comporte un compteur (46) de signaux de synchronisation de lignes, un compteur (47) de signaux de synchronisation de trames, et un générateur (48) d'ordres d'échantillonnage. Un tel générateur existera de toute façon dans les téléviseurs numériques, il n'a pas d'originalité particulière. Les autres compteurs sont réalisés par les méthodes connues. L'ensemble (41) émet en particulier vers le bus de contrôle (40) des signaux périodiques indiquant les changements de mémoires à inscrire, aux instants multiples de 20 millisecondes selon le diagramme temporel figure 1, et les instructions de lecture des mémoires, également selon ce diagramme. Cet ensemble (41) émet aussi vers les interpolateurs (43), - 10 + multiples de 40, changement d'état du signal dit C1; - multiples de 20, changement d'état du signal dit C2; - 5 + multiples de 10, changement d'état du signal dit C3. Ces signaux sont représenté sur le diagramme de la figure 1. Le signal C3 est également dirigé vers les commutateurs électrooptiques (42) par lesquels chacun des yeux du spectateur ne voit que les vues du côté correspondant. Ces commutateurs sont réalisés par toute méthode connue: cristaux liquides sur l'écran ou en lunettes, ou lunettes à "P.L,Z.T." par exemple. La figure4 montre avec plus de détail comment les multiplexeurs sont insérés entre leur circuit intégré de mémoire et les circuits généraux du processeur (24). Le multiplexeur (35) représenté, correspondant au circuit intégré de mémoire (18) choisi à titre d'exemple, est relié au bus de lecture (37) seul, alors que l'autre multiplexeur correspondant à la même partie d'image de parité contraire est relié au bus de lecture (36). Les données des deux circuits intégrés de mémoire (15) et (18), seul représenté ici, sont donc lues simultanément. Ce multiplexeur communique avec sa mémoire associée par un bus de données (55), un bus d'adresse (56), et des conducteurs (53) et (54) portant en temps utile les signaux d'ordres de lecture et d'écriture de la mémoire. Le multiplexeur communique, de l'autre côté, avec le bus de données à inscrire (38) par les bornes d'entrée (58) et avec le bus de données lues (37) par les bornes de sortie (57). Il reçoit aussi les signaux de synchronisation du bus de contrôle (40). Les bornes d'entrée (50) sont reliées en permanence, de manière différente pour chacun des multiplexeurs (35), chacune à l'un ou l'autre de deux conducteurs (51) et (52) portant respectivement en permanence les deux tensions d'alimentation positive et négative. Le multiplexeur (35) est un circuit logique simple défini pour les fonctions suivantes: - calculer, en fonction des signaux transmis par le bus de contrôle (40) et de l'identification du multiplexeur par les bornes (50), à quels moments sa mémoire associée est en écriture, en lecture ou passive; - calculer, à chaque moment, l'adresse du mot à inscrire ou à lire dans sa mémoire associée et indiquer cette adresse par le bus (56); - mettre en relation, aux moments opportuns, le bus de données (55) de la mémoire avec l'un des bus (37) ou (38); - donner aux moments opportuns les ordres de lecture ou d'écriture sur les. conducteurs (53) ou (54). La structure interne du-multiplexeur est fixée selon les fonctions énoncées ci-dessus et n'a pas d'autre originalité particulière. La figure5 représente avec plus de détail un exemple de réalisation de l'un des interpolateurs, en l'occurence et à titre d'exemple l'interpolateur (43). Les trois interpolateurs ne sont pas strictement identiques, du fait que l'interpolateur des signaux de luminance opère sur des mots de huit bits et chacun des interpolateurs des signaux de chrominance opère sur des mots de quatre bits. Mais tous peuvent être réalisés selon le schéma de la figure 5. L'interpolateur ici représenté comporte deux additionneurs (61) et (62), à quatre ou huit bits selon le type de signal considéré, mais dans tous les cas le bit de poids le plus faible du total n'est pas conservé. L'additionneur (61) reçoit comme opérandes les données des deux bus de données lues (36) et (37), et présente son résultat sur un bus intermédiaire (63). Il calcule la moyenne des données des deux bus (36) et (37). L'additionneur (62) reçoit comme opérandes les données d'un bus intermédiaire (64) et le résultat de la première addition qui se trouve sur le bus intermédiaire (63). Le bus intermédiaire (64) reçoit, selon l'état du signal C1, le contenu du bus de données lues (36) ou (37), sélectionné par un commutateur (68) actionné par le signal C1. Un autre commutateur (69), actionné par le signal C2, adresse sur le bus intermédiaire (66), selon l'état de ce signal C2, le contenu d'un des deux bus intermédiaires (63) ou (64). Un autre commutateur (70), actionné par le signal C3, adresse sur le bus de sortie (65) de l'interpolateur, vers le convertisseur numérique-analogique (21), le contenu de l'un des bus intermédiaires (66) ou (67). Ce bus intermédiaire (67) est celui qui contient le résultat de l'additionneur (62), qui reçoit sur ses entrées les opérandes contenus dans les bus intermédiaires (63) et (64 > . Ainsi par exemple, pendant la période s'étendant entre 15 et 20 ms sur l'échelle de temps de la figure 1, le signal C1 envoie sur le bus (64) le contenu du bus (36), le signal C2 envoie sur le bus (66) le résultat de la première addition trouvé sur le bus (61), le signal C3 envoie vers le bus de sortie (65) le résultat de la deuxième addition trouvé sur le bus (67). A ce moment, le contenu du bus (66) n'est pas utilisé. Le bus de sortie trouve alors une valeur égale å la somme des trois quarts du contenu du bus (36) et du quart du contenu du bus (37). Des raisonnements analogues montrent qu'à toute période du cycle ce schéma donne comme résultat une transmission vers les convertisseurs numérique-analogique conforme au diagramme de la figure 1. Les schémas des circuits peuvent être l'objet de variantes préservant l'esprit de l'invention, en particulier quand seront industriellement disponibles des circuits à plus haut degré d'intégration, comportant en un circuit intégré unique toutes les fonctions du processeur (24) et les mémoires (11), (12), (13) et (14). Les multiplexeurs (35) auront alors disparu en tant que circuits intégrés distincts, mais ils seront remplacés par des éléments de circuit équivalents. De même, s'il apparaît des mémoires à double bus de données, l'un pour les données à inscrire et l'autre pour les données lues, avec éventuellement des bus d'adresse distincts pour les fonctions écriture et lecture, les multiplexeurs (35) peuvent être partiellement remplacés par des éléments de circuit internes aux mémoires, et réalisant les mêmes fonctions. D'autres schémas peuvent être choisis pour les interpolateurs, consistant par exemple à remplacer chacun d'eux par un interpolateur à rapports fixes 1/4 et 3/4, et un interpolateur à rapport fixe 1/2, et à disposer autrement les commutateurs. L'invention est aussi compatible avec des mémoires analogiques dites "CCD"; dans ce cas, ou bien des convertisseurs analogiquenumérique sont insérés entre les bus (36) et (37), d'une part, et d'autre part l'entrée des interpolateurs (43),. (44), (45), ou bien les interpolateurs sont réalisés en version analogique selon le même schéma de la figure 5, et dans ce cas les convertisseurs (31), (32) et (33) ne sont pas utiles. Entre chacun des interpolateurs et le convertisseur numérique analogique associé, peuvent être insérés des dispositifs de mémoire temporaire des signaux, au moyen de bascules ou de condensateurs, ainsi que des dispositifs de filtrage, d'échantillonnage, etc. REVENDICATIONS 1 Dispositif d'amélioration des images de télévision en relief, dont l'objet est d'éliminer une "distorsion spatio-temporelle" par laquelle à tout objet en mouvement correspond un décalage indésirable des positions relatives de ses images gauche et droite, ce dispositif étant utilisé dans les hypothèses suivantes:: - les signaux représentant les images viennent d'une transmission sur un canal normal de télédiffusion ou d'un enregistrement video normal; - les vues respectives de gauche et de droite proviennent des trames respectivement d'ordre pair et impair reçues de la transmission ou de l'enregistrement; - ces vues de gauche et de droite sont présentées à chacun des yeux du spectateur au moyen de commutateurs électro-optiques fonctionnant à la fréquence double, c'est à dire présentant deux trames pendant la durée de la réception d'une seule; ce dispositif étant caractérisé en ce qu'il comporte quatre sousensembles de mémoire (11), (12), (13) et (14) dans lesquels sont eiregistrées successivement deux images complètes, dont chacune est composée des vues gauche et droite reçues successivement. 2 Dispositif selon la revendication 1, ceractérisé en ce qu'il comporte deux ensembles (36) et (37) de conducteurs par lesquels sont acheminées respectivement les données lues simultanémént dans deux des sous-ensembles de mémoire (11) et (13), ou (12) et (14), ces données correspondant au même point.de la vue du même côté de deux images reçues successivement de la transmission ou de l'enregistrement. 3 Dispositif selon les revendications 1 et 2, caractérisé en ce qu'il comporte des moyens dits "interpolateurs" (43), (44), et (45) par lesquels les valeurs numériques des données, acheminées simultanément par les ensembles de conducteurs (36) et (37), sont interpolées, selon l'instant dans le cycle de lecture des mémoires (11) à (14), dans les rapports 1/4 et 3/4 pour les vues de l'un des côtés, et interpolées à égalité ou non interpolées pour les vues de l'autre côté. 4 Dispositif selon les revendications 1, 2 et 3, caractérisé eu en ce qu'il comporte un compteur (46) de signaux de synchronisation de lignes, par lequel le cycle de lecture des mémoires (11) à (14) est retardé d'un temps constant par au cycle d'écriture des mêmes mémoires, la valeur de ce retard, compté à partir du début de l'inscription des données dans l'une des mémoires (11) à (14), étant comprise entre deux et huit millièmes de seconde. 5 Dispositif selon les revendications 1, 2 et 3, caractérisé en ce qu'il comporte, en interface entre d'une part chacun des circuits intégrés constituant les sous-ensembles de mémoire (11) à (14) et d'autre part les ensembles de conducteurs (36) et (37) par lesquels sont acheminées les données lues dans les mémoires (11) à (14) et (38) par lesquels sont acheminées les données inscrites dans ces mémoires, des circuits intégrés dits "multiplexeurs" (35) identiques entre eux et en nombre égal aux circuits intégrés constituant les mémoires (11) à (14), ces multiplexeurs (35) comportant chacun un ensemble (50) de bornes d'entrée , reliées de façon différente pour chacun de ces circuits aux conducteurs d'alimentation positive et négative de ces circuits intégrés. 6 Dispositif selon les revendications 1, 2 et 3, caractrjsb en ce que chacun des interpolateurs (43), (44) et (45) comporte deux additionneurs (61) et (62) et trois commutateurs (68), (69) et (70), agencés de sorte que la sortie de l'additionneur (61) communique avec l'entrée de l'additionneur (62), et que la chaîne reliant les ensembles de conducteurs (36) et (37) à la sortie de l'interpolateur par l'intermédiaire des deux additionneurs (61) et (62), passe aussi par l'un des commutateurs, dont le fonctionnement est synchrone avec la commande des commutateurs électro-optiques (42).