Brevet FR2621193A1 — publié le 19890331

La présente invention concerne des convertis- seurs analogique-numérique du type à approximations suc- cessives et elle porte plus particulièrement sur un regis- tre d'approximations successives qui travaille à des vi- tesses très élevées, sans conditions d'indétermination liées à des tolérances de caractéristiques temporelles. Il existe un besoin permanent et croissant por- tant sur des convertisseurs analogique-numérique rapides et économiques, capables de recevoir des signaux analogi- ques provenant de divers transducteurs ou autres, dans le but de convertir rapidement les signaux analogiques en valeurs numériques qui peuvent être appliquées à un ordi- nateur. L'état actuel de la technique est représenté de façon générale par les registres d'approximations succes- sives du type Am2502/3/4, fabriqués par Advanced Micro Devices et d'autres. Ces registres d'approximations suc- cessives sont des registres spécialisés rapides de type TTL, qui contiennent tous les éléments de mémorisation et les circuits de commande numériques pour un convertisseur analogique-numérique à 8 ou 12 bits, du type à approxima- tions successives. Les convertisseurs analogique-numérique à approximations successives comparent un signal d'entrée analogique inconnu avec une tension de rétroaction qui est fonction du temps et qui est fournie par un convertis- seur numérique-analogique. On accomplit le processus de conversion en générant N nombres d'approximations succes- sives, un bit à la fois, en commençant par le bit de plus fort poids. La figure 1 montre un schéma synoptique fonda- mental d'un convertisseur analogique-numérique à approxi- mations successives. Une tension d'entrée analogique VIN est appliquée à une borne d'entrée analogique 1. Le con- vertisseur analogique-numérique 2 convertit VIN en une représentation numérique de VIN, en appliquant la tension VIN aux bornes d'une résistance R. L'autre borne de la résistance R est connectée par un conducteur 3 à l'en- trée inverseuse d'un comparateur 5, et à la sortie d'un convertisseur numérique-analogique à N bits, 4. L'entrée non inverseuse du comparateur 5' est connectée de façon à recevoir une tension de référence de masse, ce qui fait que le conducteur 3 constitue en Gfait une "masse virtuel- le" pendant la procédure d'approximations successives. Un courant IN circule donc dans la résistance R. Le con- vertisseur numérique-analogique 4 produit un courant de sortie IDAC qui correspond à la valeur d'approximation numérique qui est appliquée à ses. N entrées numériques sur N conducteurs 8. La sortie du comparateur 5 est con- nectée par un conducteur de données de comparateur 6 à une entrée d'un registre d'approximations successives (RAS) 7. Pour la première itération du procédé, le bit de plus fort poids que produit le registre d'approximations successives 7 est émis sous la forme d'un "0", tandis que les bits restants sont des "1". Le registre d'approxima- tions successives 7 contient alors la première valeur d'approximation ou nombre binaire "d'essai", qui se trou- ve au centre de la plage d'équivalents numériques possi- bles pour VIN. La première valeur d'approximation numéri- que est appliquée aux entrées du convertisseur numérique- analogique 4. Une conversion numérique-analogique est ef- fectuée, et le courant de sortie résultant IDAC est ef- fectivement comparé avec IIN au noeud 3. Si le courant d'entrée IIN est supérieur à IDAC, la tension sur le con- ducteur 3 correspond à un potentiel positif, et le compa- rateur produit un "0" sur le conducteur de sortie de don- nées du comparateur, 6, ce "0" indiquant que le premier bit de la valeur numérique résultant de la conversion de VIN doit être un "0". Dans le cas contraire, le premier bit doit être un "1". Ensuite, le registre d'approxima- tions successives 7 produit une seconde valeur d'approxi- mation numérique, dans laquelle le bit de plus fortpoids est un "0" ou un "1", en fonction de l'état du conducteur de sortie 6 du comparateur, le bit de poids immédiatement inférieur au bit de plus fort poids est un "0", et les bits restants sont des "1". Le convertisseur produit en- suite une troisième valeur d'approximation, qui contient les deux bits de plus fort poidsde la valeur numérique désirée. On répète la procédure pour les N-2 bits res- tants, et à ce moment la conversion analogique-numérique est terminée, et le conducteur 3 est presque à zéro volt. On peut utiliser pour le registre d'approxima- tions successives 7 de la figure 1 le registre d'approxi- mations successives qui est utilisé dans le dispositif Am2502 précité et dans des dispositifs associés. Cepen- dant, ce registre d'approximations successives a des re- tards de propagation de signal plus longs que ce qui est souhaitable, dans chaque bit. En outre, ce registre d'ap- proximations successives est sujet à des conditions d'in- déterminations de signaux internes, qui sont liées à des tolérances sur les caractéristiques temporelles, ce qui nécessite de prévoir des marges de sécurité supérieures à ce qui serait souhaitable pour garantir le bon fonction- nement dans les conditions les plus défavorables. Avec les progrès récents de la technique, il est apparu un besoin évident concernant un registre d'ap- proximations successives plus rapide et moins sensible à des retards que ceux dont on disposait jusqu'à présent, pour atteindre l'objectif consistant à procurer un con- vertisseur analogique-numérique économique, rapide et ayant une résolution élevée (c'est-à-dire 12 bits). L'invention a donc pour but de procurer un con- vertisseur analogique-numérique à approximations succes- sives d'un type perfectionné, capable de fonctionner sans conditions d'indétermination interne, et à une vitesse supérieure à celle des dispositifs de l'art antérieur les plus proches. Un autre but de l'invention est de procurer un registre d'approximations successives rapide et économi- que. Brièvement, et conformément à l'un de ses modes de réalisation, l'invention procure un convertisseur ana- logique-numérique comprenant un registre d'approximations successives (RAS) qui comprend un ensemble de bascules de données, un ensemble de circuits de bit de registre à dé- calage, comprenant chacun une bascule maître-esclave à déclenchement sur des fronts, et un ensemble de portes qui remplissent des fonctions logiques ET. Une entrée de cha- que circuit de porte respectif est connectée à une sortie d'une bascule de données correspondante. Une autre entrée de chaque porte est connectée à une sortie d'un bit de registre à décalage correspondant. L'entrée de mémorisa- tion de chaque bascule de données est également connectée à la sortie d'un bit de registre à décalage correspondant. Pendant le fonctionnement, les bits de registre à décalage et les bits de bascules de données sont prépositionnés à des valeurs initiales. Un "0" logique se propage dans le registre à décalage à la même cadence que des valeurs d'approximations successives que produit le registre d'ap- proximations successives. Le "0" qui se propage invalide les portes pour faire apparaître successivement en sortie un "0" logique pour chaque bit qui est appliqué au conver- tisseur numérique-analogique, dans le convertisseur analo- gique-numérique à approximations successives. Des données de comparateur qui résultent de la comparaison du signal d'entrée analogique avec le signal analogique que produit le convertisseur numérique-analogique, sous la dépendance de la valeur d'approximation successive présente, sont en- suite mémorisées dans la bascule de données dont l'entrée de mémorisation est connectée au bit du registre à décala- ge qui contient au moment présent le "0" qui se propage. {Cette mémorisation se produit lorsque le "0" qui se pro- page retourne à un niveau "1").Les bascules sont "trans- parentes" (c'est-à-dire Q = D) lorsque leurs entrées de mémorisation L sont dans des états logiques "0", et elles sont verrouillées ou "non transparentes" lorsque leurs entrées de mémorisation L sont dans des états logiques "1". Le circuit décrit ne comporte aucune connexion entre la sortie d'une cellule de bit quelconque et l'entrée d'une autre cellule de bit quelconque; autrement dit, il n'y a pas de transmission vers l'avant ou de rétroaction d'une cellule de bit vers une autre cellule de bit, comme dans d'autres circuits RAS. Cette configuration évite ainsi des conditions d'indétermination interne. On décrit une forme de réalisation en technologie CMOS qui procure des retards de propagation minimaux dans les bascules de données et les circuits de portes associés, permettant ainsi un fonctionnement rapide et exempt de conditions d'indétermination. D'autres caractéristiques et avantages de l'in- vention seront mieux compris à la lecture de la descrip- tion qui va suivre de modes de réalisation, et en se-ré- férant aux dessins annexés sur lesquels: la figure 1 est un schéma synoptique fondamen- tal d'un convertisseur analogique-numérique à approxima- tions successives dans lequel on peut utiliser le regis- tre d'approximations successives de l'invention; la figure 2A est un schéma synoptique simplifié d'un registre d'approximations successives de l'invention; la figure 2B est un schéma synoptique d'un autre registre d'approximations successives conforme à l'inven- tion, avec des retards de portes minimaux; la figure 3 est un diagramme séquentiel détaillé du registre d'approximations successives de la figure 2A; et les figures 4A et 4B représentent des schémas logiques détaillés d'une forme de réalisation en technolo- gie CMOS des circuits de bits de registre à décalage. En considérant la figure 2A, on note qu'il est possible d'utiliser le registre d'approximations succes- sives (RAS) 7 de l'invention dans le RAS 7 du convertis- seur analogique-numérique de la figure 1. Le RAS 7 com- prend N sorties 81, 8-2,..., 8-N, et chacune d'elles est respectivement connectée à la sortie d'une porte ET 12-1, 12-2,..., 12-N. On peut réaliser chaque porte ET en connectant la sortie d'une porte NON-ET à l'entrée d'un inverseur. Chacune des portes ET, désignées collective- ment par la référence 12, comporte deux entrées, dont l'une est connectée à la sortie Q de l'une correspondan- te des bascules de données respectives 11-1, 11-2,..., 11-N. Les bascules de données, qu'on désigne collective- ment par la référence 11, sont toutes de simples bascu- les de type D. L'entrée D de chacune des bascules de données 11 est connectée au conducteur de données de comparateur 6 de la figure 1. Le RAS 7 comprend également N bits de registre à décalage 13-1, 13-2,..., 13-N, qu'on désigne collecti- vement par la référence 13. Chacun des bits de registre à décalage 13 consiste en une bascule maître-esclave à déclenchement sur des fronts. L'entrée d'horloge de cha- cun des bits de registre à décalage 13 est connectée à un conducteur d'horloge 15, qui achemine un signal d'horloge 15, représenté dans le diagramme séquentiel de la figure 3. Les bits de registre à décalage changent d'état sous l'action du front positif du signal d'horloge 15. L'entrée D du bit de registre à décalage 13-1 est connectée de façon à recevoir un niveau logique "1", qui est dans ce cas +VDD volts. La sortie Q du bit de regis- tre à décalage 13-1 est connectée par le conducteur 14-1 à l'entrée de mémorisation L de la bascule de données 11-1, et à l'autre entrée de la porte ET 12-1. De façon similaire, la sortie Q du- bit de registre à décalage 13-2 est connectée à l'entrée L de la bascule de données 11-2, et à la seconde entrée de la porte ET 12-2, et les sor- ties Q des bits de registre à décalage 13 restants sont connectées de façon similaire, comme le montre la figure 2. Les entrées d'instauration (INSTAURATION) des bascules de données 11-2,..., 11-N, et les entrées d'instauration (INSTAURATION) des bits de registre à décalage 13-2,..., 13-N sont connectées au conducteur de restauration 9, qui achemine un signal RESTAURATION, représenté dans le dia- gramme séquentiel de la figure 3. L'entrée de remise à zéro (RAZ) du bit de registre à décalage 13-1 est connec- tée au conducteur de restauration (RESTAURATION) 9. L'étape initiale dans le fonctionnement du RAS 7 consiste à écrire des "1" dans les bits 13-2 à 13-N du registre à décalage, un "0" dans le bit 13-1 du registre à décalage, et des "1" dans les bits 11-2,... 11-N de la bascule de données 11, sous l'effet du signal de restau- ration 9 de la figure 4. Le front arrière de l'impulsion RESTAURATION apparaît après le front avant de l'impulsion initiale du signal d'horloge 15. Du fait que la sortie QSR1 du bit de registre à décalage 13-1 présente alors un "0", ce "0" (désigné par l'impulsion 14-1A de la figure 3), appliqué à une entrée de la porte ET 12-1, agit sur cette porte de façon qu'elle produise un "0" sur le conducteur de données numériques du bit 1, portant la référence 8-1, comme l'in- dique la référence 8-1A sur la figure 3. Dans ces condi- tions, la première valeur d'approximation est 011...1. Pendant l'intervalle entre les impulsions HORLOGE 15-1 et -2, le convertisseur numérique-analogique 4 convertit la première valeur d'approximation 011...1, en produisant une valeur initiale de IDAC qui est comparée avec IiN. Si IIN dépasse IDAc, le signal de données de comparateur sur le conducteur 6 est un "0", tandis que c'est un "1" dans le 2 62 1193 cas contraire. Ensuite, lorsque l'impulsion d'horloge 15-2 ap- paraît, son front avant a pour action d'introduire dans le bit de registre à décalage 13-2 le "0" qui se trouve sur le conducteur 14-1, ce qui fait que ce bit produit maintenant un niveau logique "0",>désigné par l'impulsion 14-2A sur la figure 4, qui apparaît sur le conducteur 14-2. L'entrée D du bit de registre à décalage 13-1 est connectée à +VDD. Ceci commute le conducteur 14-1 vers le niveau "1", comme l'indique le niveau 14-1B sur la figure 3. Ceci mémorise dans la bascule de données 11- 1 le niveau DONNEES DE COMPARATEUR sur le conducteur 6, et transmet ce niveau par la porte ET 12-1, ce qui pro- duit de façon correspondante un "1" ou un "0" sur le con- ducteur 8-1. Autrement dit, le conducteur 8-1 aura le ni- veau logique désigné par 8-1B si le signal DONNEES DE COMPARATEUR 6 est un "1", et il aura le niveau 8-1C sur la figure 3 si le niveau DONNEES DE COMPARATEUR 6 est un "0". Pour le reste du processus de conversion, le niveau 8-1B ou 8-1C reste mémorisé dans la bascule de données 11-1, et il continue à être transmis sur le conducteur de bit de plus fort poids 8-1. L'impulsion "'0"' 14-2A sur le conducteur 14-2 force la sortie de la porte ET 12-2 à produire un "0" sur le conducteur 8-2, comme l'indique l'impulsion 8-2A sur la figure 3. Pendant cette impulsion, la nouvelle valeur d'approximation successive X0111...1 (X étant le niveau de données de comparateur qui est mémorisé dans la bascule 11-1) est convertie par le convertisseur numérique-analo- gique 4, ce qui produit une nouvelle valeur IDAC, qui est ensuite comparée avec IIN. A ce point, le bit de plus fort poids d'une approximation numérique à N bits de VIN a été obtenu avec une précision de 50%. Lorsque l'impul- sion d'horloge 15-3 apparaît, le conducteur 14-2 retourne à un niveau "1", comme l'indique la référence 14-2B, et le conducteur 14-3 retourne à un niveau "0", comme l'in- dique l'impulsion 14-3A sur la figure 3. La montée du conducteur 14-2 à un niveau "1" mémorise le signal de données de comparateur sur le conducteur 6, qui indique si le second bit de fort poids 8-.2 est un "0" ou un "1", selon que la valeur IDAC est inférieure ou supérieure à IN, et elle mémorise cet état dans la bascule 11-2. La bascule 11-2 contiendra le niveau indiqué par la réfé- rence 8-2B ou la référence 8-2C pendant le reste de l'opération d'approximations successives. On répète la procédure précédente jusqu'à ce que le "0" qui a été écrit initialement dans le bit de registre à décalage de plus fort poids 13-1 se soit pro- pagé dans l'ensemble des N bits de registre, en produi- sant N valeurs d'approximations successives conduisant à l'enregistrement d'une représentation numérique de plus en plus précise de VIN dans les bascules de données 11 ayant les poids les plus élevés. Si on le désire, on peut employer un bit de registre à décalage de rang N+1 (non représenté), pour produire un signal qui indique si le convertisseur analogique-numérique 2 est "prêt", c'est- à-dire si la procédure d'approximations successives a été achevée, ou si le convertisseur analogique-numérique 2 est "occupé". Les avantages de la structure de registre d'ap- proximations successives décrite ci-dessus consistent en ce qu'un petit nombre de retards de porte sont nécessai- res pour mémoriser le signal de données de comparateur 6 dans l'une des bascules de données 11, et pour présenter en sortie la valeur d'approximation successive suivante. Il ne peut exister aucune condition d'indétermination de signal liée aux tolérances sur les caractéristiques tem- porelles, du fait qu'il n'y a pas de rétroaction et/ou de transmission vers l'avant, à partir des circuits de bas- cule et/ou de porte d'une cellule de bit vers ceux de la cellule de bit suivante ou précédente, ce qui fait que le circuit peut fonctionner à une vitesse très élevée, sans qu'il soit nécessaire de tenir compte du cas le plus dé- favorable, au moment de la conception, pour éviter l'ap- parition de conditions d'indétermination. La figure 2B montre une forme de réalisation plus détaillée d'un registre d'approximations successives, désigné par la référence 7A, dans lequel chacune des bas- cules 11-1, 11-2, etc., comprend une porte de transmission CMOS 31 qui connecte l'entrée D, c'est-à-dire le conduc- teur de données de comparateur 6, à une entrée d'une porte NON-ET à deux entrées 32. L'autre entrée de la porte NON- ET 32 est connectée à +VDD pour la bascule 11-1, et est connectée au conducteur de restauration 9 pour les bascu- les 11-2 à 11-N. La sortie de chaque porte NON-ET 32 est connectée à la sortie Q de la bascule et à l'entrée d'un inverseur CMOS 35. La sortie de l'inverseur CMOS 35 est connectée à la sortie Q de la bascule, et est également connectée par une porte de transmission CMOS 36 à la pre- mière entrée d'une porte NON-ET CMOS 32. Dans ce mode de réalisation de l'invention, on établit initialement des "0" dans le bit de registre à décalage 13-1 et dans les bits de bascule 11-2 à 11-N (de façon que les sorties Q des bits de bascule 11-2 à 11-N fournissent des "1"), et on établit des "1" dans les bits de registre à décalage 13-2 à 13-N. Comme dans le mode de réalisation de la fi- gure 2A, un "0" est décalé dans le registre à décalage 13. Pour chacun des bits de sortie 8-1, 8-2,... 8-N, un "1" correspond à un état actif d'un bit de convertisseur numérique-analogique, et un "0" correspond à un état inactif d'un bit de convertisseur numérique-analogique. La séquence des valeurs d'approximations successives qui sont émises par le RAS 7A de la figure 2B est donc 100... 0, X10...0, XX10...0, XX...X1, et XX...XX, en désignant 1 1 par X des états de données de comparateur qui sont mémori- sés dans les bascules de poids successivement inférieur 11-1, 11-2,... 11N. S'il est souhaitable de changer la polarité des valeurs d'approximations successives, on peut connecter un inverseur entre les sorties des portes NON-ET 12-1, etc., et les conducteurs desortie 8-1. Ceci suppose que tous les niveaux logiques d'entrée pour le convertis- seur numérique-analogique ont la même relation avec les courants de bit correspondants, c'est-à-dire qu'un "1" active un courant de bit correspondant. Il est cependant possible de réaliser un convertisseur numérique-analogique dans lequel certains courants de bit réagissent à des ni- veaux d'entrée correspondants qui diffèrent de ceux des autres, c'est-à-dire que des "1" activent certains cou- rants de bit et des "0" activent d'autres courants de bit. Dans ce cas, les valeurs d'approximations successives devront être changées de façon correspondante, par l'in- version des niveaux logiques pour les bits de convertis- seur numérique-analogique qui sont inversés. La structure qui est représentée sur la figure 2B offre l'avantage qui consiste en ce que deux retards de porte seulement, c'est-à-dire les retards dans la porte 32 et la porte 12-1, etc., sont nécessaires pour mémoriser sur le conducteur de sortie 8-1, etc., les données de com- parateur présentes sur le conducteur 6. La figure 4A montre une forme de réalisation pratique en technologie CMOS pour le bit de registre à dé- calage 13-1. La figure 4B montre une forme de réalisation pratique des bits de registre à décalage 14-2 à 14-N. Ces cellules portent respectivement les désignations de bi- bliothèque de cellules de type standard FD2L et FD4, dans le document Innovative Silicon Technology Standard Cell Library. Le terme "fonction logique ET" englobe évidem- ment toute connexion d'une porte NON-ET, ET, NON-OU ou OU, dans laquelle un signal d'entrée a pour fonction de valider ou de transmettre sélectivement un autre signal d'entrée vers la sortie. Sur les figures 2A et 2B, la sortie Q ou Q de chaque bascule peut être connectée à une entrée de la porte réalisant la fonction ET, selon les définitions de niveaux logiques qui sont nécessaires pour les entrées du convertisseur numérique-analogique qui est utilisé. De plus, on peut permuter les entrées inverseuse et non inverseuse du comparateur pour obte- nir la polarité appropriée pour la sortie du comparateur, pour la configuration particulière de fonction de trans- mission ET, NON-ET, OU, NON-OU, et le "type d'approxima- tion" qui sont utilisés. De façon générale, on peut changer certains éléments logiques, ou tous, pour tra- vailler avec une logique positive ou une logique négati- ve, ou avec une logique de portes de transmission, ou avec une logique utilisant des fonctions OU câblées, sans changer la nature fondamentale de l'invention. On entend par "type d'approximation" le fait que la décision de mémoriser un "1" ou un "0" dans un bit particulier de la bascule 11 peut être prise sur la base de la valeur de ce bit dans la valeur d'approximation successive présente (pour un type d'approximation), ou sur la base de la valeur de la somme des bits de moindre poids de la valeur d'approximation successive présente (différente) (pour un autre type d'approximation). Par exemple, dans le type d'approximation spécifié en premier, la valeur d'approximation successive active le courant de bit de plus fort poids, qui est comparé au courant d'en- trée IIN, pour déterminer si ce courant de bit doit être laissé à l'état actif ou doit être désactivé. Dans un autre type d'approximation possible, la valeur d'approxi- mation successive active les courants de sortie corres- pondant aux bits 2 à N, et la somme de ces courants est comparée à IiN pour déterminer si le courant de bit de plus fort poids doit être laissé à l'état inactif ou doit être activé. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représen- té, sans sortir du cadre de l'invention. REVENDICATIONS 1. Registre d'approximations successives à N bits, caractérisé en ce qu'il comprend, en combinaison: (a) un réseau de bascules à N bits (11) comprenant N circuits de bit de bascule (11-1,... 11-N), ayant chacun une sortie (Q ou Q), une entrée de mémorisation (L) et une entrée de données (D) connectée à un conducteur de données de comparaison (6) qui achemine un signal indi- quant si une valeur d'approximation successive antérieure est trop élevée ou trop faible; (b) N moyens de transmis- sion sélective (12-1,... 12-N), ayant chacun une pre- mière entrée connectée à une sortie (Q ou Q) d'un circuit de bit de bascule respectif (11-1,... 11-N), une seconde entrée et une sortie destinée à produire un bit d'une va- leur d'approximation successive à N bits; (c) un registre à décalage à N bits (13) comprenant N circuits de bit de registre à décalage (13-1,... 13-N), ayant chacun une sortie connectée à la seconde entrée de l'un respectif des moyens de transmission sélective (12-1,... 12-N), et à une entrée de mémorisation (L) d'un circuit de bit de bascule respectif (11-1,... 11-N), et une entrée de dé- calage connectée à un conducteur d'horloge (15); et (d) des moyens destinés à écrire un premier niveau logique dans un circuit de plus fort poids (13-1) parmi les cir- cuits de bit de registre à décalage, un second niveau lo- gique, opposé au premier, dans les circuits de bit de registre à décalage restants (1.3-2,... 13-N), et un troisième niveau logique dans chacun des circuits de bit de bascule (11-2,... 11-N), à l'exception du circuit de plus fort poids (11-1), les sorties des N moyens de transmission sélective (12-1,... 12-N) produisant sé- quentiellement N valeurs d'approximationssuccessivesà N bits, au fur et à mesure que le premier niveau logique est décalé dans les circuits de bit de registre à déca- lage (13-1,... 13-N), sous l'action de certains fronts d'un signal d'horloge présent sur le conducteur d'horloge (15). 2. Registre d'approximations successives à N bits selon la revendication 1, caractérisé en ce que cha- cun des moyens de transmission sélective (12-1,... 12-N) remplit une fonction logique ET., 3. Registre d'approximations successives à N bits selon la revendication 1, caractérisé en ce que le troisième niveau logique est un "0", et une séquence de valeurs d'approximations successives que produit le re- gistre d'approximations successives à N bits est 100...0, X10...0,..., X...X1, XX...X, en désignant par X des va- leurs binaires "1" et "0" représentatives de.N niveaux successifs du signal présent sur le conducteur de signal de données de comparaison (6). 4. Registre d'approximations successives à N bits selon la revendication 1, caractérisé en ce que le troisième niveau logique est un "1", et une séquence de valeurs d'approximations successives que produit le re- gistre d'approximations successives à N bits est 011...1, X01...1, X...X0, XX...X, en désignant par X des valeurs binaires "1" et "0" représentatives de N niveaux succes- sifs du signal présent sur le conducteur de signal de données de comparaison (6). 5. Registre d'approximations successives à N bits selon la revendication 1, caractérisé en ce que chacun des circuits de bit de registre à décalage (13-1, 13-N) comprend une bascule maître -esclave qui change d'état sur des fronts du signal d'horloge, et chaque cir- cuit de bit de bascule (11-1,... 11-N)comprend une bas- cule à un seul étage dont la mémorisation s'effectue sur des niveaux. 6. Registre d'approximations successives à N bits,caractérisé en ce qu'il comprend, en combinaison: (a) une bascule à N bits (11) comprenant N circuits de bascule (11-1,... 11-N), ayant chacun une sortie (Q ou Q), une entrée de mémorisation (L), et une entrée de don- nées (D) connectée à un conducteur de données de compa- raison (6) qui achemine un signal indiquant si une valeur d'approximation successive antérieure est trop élevée ou trop faible; (b) N moyens de transmission sélective (12-1,... 12-N), ayant chacun une première entrée connec- tée à une sortie (Q ou Q) d'un circuit de bit de bascule respectif (11-1,... 11-N), une seconde entrée et une sor- tie destinée à produire un bit d'une valeur d'approxima- tion successive à N bits; (c) un registre à décalage à N bits (13), comprenant N circuits de bit de registre à dé- calage (13-1,... 13-N), ayant chacun une sortie connectée à la seconde entrée de l'un respectif des moyens de transmission sélective (12-1,... 12-N) et à une entrée de mémorisation (L) d'un circuit de bit de bascule respectif (11-1,... 11-N), et une entrée de décalage connectée à un conducteur d'horloge (15); et (d) des moyens destinés à écrire un premier niveau logique dans un circuit de plus fort poids (13-1) parmi les circuits de bit de re- gistre à décalage, un second niveau logique, opposé au premier, dans les circuits de bit de registre à décalage restants (13-2,... 13-N), les sorties des N moyens de transmission sélective (12-1,...12-N) produisant sé- quentiellement N valeurs d'approximations successives à N bits au fur et à mesure que le premier niveau logique est décalé dans les circuits de bit de registre à décala- ge (13-1,... 13-N), sous l'effet de certains fronts d'un signal d'horloge présent sur le conducteur d'horloge (15).