Brevet FR2613092A1 — publié le 19880930

SYSTEME DE DETECTION D'ERREUR POUR UNITE ARITHMETIQUE La présente invention se rapporte à un système de détection d'erreur pour une unité arithmétique et, de façon plus particulière, à un système de détection d'erreur pour un multiplicateur utilisé à la fois pour une multiplication normale et pour une division en calculant un quotient comme produit d'un dividende et de la valeur approchée de l'inversedu diviseur. Comme système conventionnel de détection d'erreur pour un multiplicateur, on utilise souvent un système de vérification modulo 3. Ce système comporte un multiplicateur réel et un simulateur modulo 3 pour simuler le multiplicateur dans l'arithmétique modulo 3. Pour des multiplicateurs et des multiplicandes iden- tiques, on compare l'équivalent modulo 3 du résultat de la multiplication effectuée par le multiplicateur réel et le résultat de la multiplication effectuée par le simulateur modulo 3, ce qui permet de détecter une erreur de bit. On peut facilement calculer l'équivalent modulo 3 de données binaires en mémorisant dans une mémoire telle qu'une mémoire ROM un simple programme connu de conversion. Toutefois, pour pouvoir appliquer le système de détection d'erreur modulo 3 ci-dessus à un multi- plicateur utilisé à la fois pour une multiplication normale et pour une division, en calculant un quotient comme produit d'un dividende et de la valeur approchée de l'inverse d'un diviseur, il faut des circuits spéciaux pour le multiplicateur réel et pour le simulateur modulo 3 pour pouvoir effectuer la vérification au cours de la multiplication normale et de la division, ce qui se traduit par une disposition de circuit 2613092. compliquée et un accroissement du nombre des composants du matériel informatique. Unbut de l'invention est de proposer un système de détection d'erreur qui ne présente pas les inconvénients conven- tionnels et qui puisse s'utiliser à la fois pour la multiplication normale et pour la division avec une disposition de circuit simple. Un système de détection d'erreur pour une unité arithmétique conforme à l'invention comporte: un multiplicateur du type addition-décalage qui sert à la fois pour une multiplication normale et pour une division effectuée en calculant un quotient, comme produit d'un dividende et de l'inverse du diviseur; des moyens formant simulateur modulo 3 pour simuler le multiplicateur en arithmétique modulo 3; des moyens pour convertir le résultat de la multiplication effectuée par le multiplicateur en un équivalent modulo 3; des moyens pour comparer les signaux de sortie provenant des moyens prévus pour convertir le résultat de la multiplication en l'équivalent modulo 3 et provenant des moyens formant simulateur modula 3, pour détecter une erreur de bit; et des moyens de commande pour envoyer, aux moyens formant simulateur modulo 3 et aux moyens prévus pour convertir le résultat de la multiplication en l'équivalent modulo 3, un signal de commande représentant un mode multiplication dans le multiplicateur, comme par exemple un mode multiplication normale, un mode multiplication pour calculer le produit d'un diviseur et de l'inverse de ce diviseur, un mode multiplication pour calculer le produit d'un dividende et de l'inverse d'un diviseur, ou un mode multiplication pour générer un quotient partiel dans un processus de division, et pour commander la génération des équivalents modulo 3 dans les moyens formant simulateur modulo 3 et les moyens pour convertir le résultat de la multiplication en l'équivalent modulo 3. Le dessin est un diagramme par blocs montrant une réalisation de l'invention. On va décrire une réalisation de l'invention en se référant au dessin joint. Le dessin est un diagramme par blocs montrant une réalisation de l'invention. On va décrire ci-dessous le principe de l'invention. La valeur approchée r de l'inverse d'un diviseur y est représentée par l'équation (1), en fonction du diviseur y et du terme correctif, qui dépend du degré de précision: r = (1 +)/y (1) o le diviseur y est normalisé en binaire. Dans ce cas, si l'on sait que le terme correctif est inférieur à 2-9, le produit -y.r (qui sera représenté ci-dessous par -D) du diviseur y et de la valeur approchée de l'inverse du diviseur est représenté par l'inégalité (2): -1 - 2 9 En variante, le produit peur se représenter sous la forme de l'équation (3) ou (4): -1 + 2 9 - 2 = - 111.000000000111'.'111 (3) -1 - 29 - 2 = 110.111111111000''001 (4) On trouve par conséquent qu'une valeur -D.28 obtenue en décalant -D à gauche de 8 bits est repré- sentée comme suit: -D'28 = -yr.28 = (1leeeeee)eeeexxx... (5) avec e = 0 ou 1. De façon plus spécifique, on peut estimer l'entier' -D à partir du bit de poids fort (MSB) de -D décalé à gauche de 8 bits. Un équivalent modulo 3 de -D décalé à gauche de 8 bits peut se générer comme suit. De façon plus spécifique, comme représenté par l'équation (5), puisque -D décalé à gauche de 8 bits est: (leeeee)eeeexxxx.. alors, un équivalent modulo 3 MB se calcule comme suit en fonction de MA obtenu en convertissant en un modulo 3 sous forme de valeur binaire codée un signal de sortie provenant d'un additionneur 6, ou -D, rangé dans un registre de multiplicande 1: Si le poids du bit de poids fort est "1", MB - mod3(MA + 1 + 1 + 2e + Be) - mod3(MA + 2 + 2(2e + 1) + 8e) j (6) - mod3(MA + 1) Si le poids du bit de poids fort est "2", MB - mod3(MA + 2 + 2 + 7e + e) mod3(MA + 4 + 7e + 2e + 1) (7) - mod3(MA + 2) c'est-à-dire MB = mod3 (MA + constante). Sur le dessin, le repère 1 désigne un registre de multiplicande pour ranger le multiplicande; le repère 2 désigne un registre de multiplicateur pour ranger le multiplicateur partiel; et le repère 3 désigne un générateur de produit partiel pour calculer un produit, c'est- à-dire un produit partiel, d'un multiplicande provenant du registre de multiplicande 1 et d'un multiplicateur partiel provenant du registre de multiplicateur 2. Le produit partiel généré par le générateur 3 de produit partiel est envoyé à l'additionneur 6. Le signal de sortie de l'addtionneur 6 est envoyé à un registre 4. Le contenu du registre 4 est envoyé à un dispositif de décalage 5. Le dispo- sitif de décalage peut opérer en l'un de trois modes, c'est-à-dire mode signal de sortie zéro, mode décalage à droite, mode décalage à gauche. Dans le mode signal de sortie zéro, il émet un signal zéro et dans les modes de décalage à droite et à gauche, il décale le signal de sortie provenant du registre 4 vers la droite et vers la gauche, respectivement, et il envoie le résultat ainsi décalé à l'additionneur 6. L'additionneur 6 additionne des signaux de sortie provenant du générateur 3 de produit partiel et du dispositif de décalage 5. De façon plus spécifique, le registre 4, le dispositif de décalage 5 et l'addi- tionneur 6 forment une boucle d'addition-décalage et répètent les opérations un nombre désigné de fois. Lorsque les opérations de répétition de la boucle sont achevées, le contenu de l'additionneur 6 est envoyé au registre 4, à un registre 7 et au conver- tisseur MOD3 16. Le convertisseur MOD3 16 est commandé par un signal de commande 26 et convertit le signal de sortie provenant de l'additionneur 6 en l'équivalent modulo 3. Le convertisseur 16 envoie directement l'équivalent modulo 3 dans un registre 21 ou l'addi- tionne à une constante et envoie la somme dans le registre 21. Le registre 4 est relié à un générateur MOD3 17 pour générer les bits de poids faibles qui ont été éliminés par décalage à droite dans le dispositif de décalage 5. Le générateur MOD3 17 est commandé par un signal de commande 18. En mode multiplication normale, le générateur 17 envoie, à un accumulateur 19, un équivalent modulo 3 de la somme d'un équivalent modulo 3 des bits qui sont éliminés par le dispositif de décalage 5 et du signal de sortie de l'accumulateur 19. En mode division, le générateur 17 envoie toujours le signal "0". Le signal de sortie provenant de l'accumulateur 17 est rangé dans un registre 20. Les données modulo 3 rangées dans les registres 20 et 21 sont additionnées par un additionneur MOD3 24 et la somme est entrée dans un terminal d'entrée d'un détecteur d'erreur 25. Le signal de sortie provenant du registre de multiplicateur 2 est également envoyé à un générateur MOD3 8. Le générateur MOD3 8 est commandé par un signal de commande 9. En mode addition modulo 3, le générateur 8 additionne l'équivalent modulo 3 du signal de sortie provenant du registre de multipli- cateur 2 et le contenu d'un registre 10 et envoie la somme à un accumulateur 10; sinon, il convertit le signal de sortie provenant du registre de multi- plicateur 2 en un équivalent modulo 3 et l'envoie. Le signal de sortie provenant du registre de multiplicande 1 est envoyé à un convertisseur MOD3 11. Le convertisseur MOD3 11 est commandé par un signal de commande 23. Le convertisseur 11 convertit un signal d'entrée provenant du registre de multi- plicande 1 en un équivalent modulo 3 et l'envoie directement ou l'additionne avec une constante et envoie la somme à une borne d'entrée d'un multipli- cateur MOD3 13. L'autre borne d'entrée du multipli- cateur MOD3 13 reçoit le signal provenant du géné- rateur MOD3 8. Le multiplicateur MOD3 13 multiplie les deux signaux d'entrée modulo 3 et envoie le produit à une borne d'entrée du générateur MOD3 14. Le générateur MOD3 14 est commandé par un signal de commande 23 et envoie l'équivalent modulo 3 du signal de sortie provenant du multiplicateur MOD3 13 dans l'accumulateur 15, ou bien l'ajoute au signal de sortie provenant d'un accumulateur 15 et envoie la somme dans l'accumulateur 15. Le signal de sortie provenant de l'accumulateur 15 est envoyé à l'autre borne d'entrée d'un détecteur d'erreur 25. Le détecteur d'erreur 25 compare les deux signaux d'entrée et envoie un signal de détection d'erreur 32 basé sur le résultat de la comparaison. Le bit de poids fort MSB du registre de multipli- cande 1 et le signal de sortie provenant du registre de multiplicateur 2 sont envoyés à un générateur 12 de bit de correction. Le générateur 12 est commandé par le signal de commande 23. Le générateur 12 génère un bit de correction à ajouter à un bit partiel au cours d'un processus de multiplication normale ou d'un processus de division basé sur les deux signaux d'entrée et envoie le bit ainsi généré comme bit de poids fort MSB dans l'additionneur 6. La sortie du registre de multiplicateur 2 est reliée à un circuit de correction 22. Un générateur 30 de signal de commande génère le signal de commande 9, 18, 23 ou 26, selon le mode arithmétique, et l'envoie au circuit correspondant. On va décrire ci-dessous le fonctionnement du circuit représenté sur le dessin. (A) Mode multiplication normale Dans le mode multiplication normale, le signal de commande 23 de commutation de mode a la valeur correspondant au mode multiplication. Par conséquent, le générateur 12 de bit de correction réalise l'extension normale de code, le convertisseur MOD3 11 génère un équivalent modulo 3 du signal de sortie provenant du registre de multiplicande 1 et le géné- rateur MOD3 14 envoie directement le signal de sortie provenant du multiplicateur MOD3 13. Le convertisseur MOD3 16 convertit le signal de sortie provenant de l'additionneur 6 en l'équivalent modulo 3 sous le contrôle du signal de commande 26 et l'envoie directement. Le générateur MOD3 8 ajoute le signal de sortie provenant du registre de multiplicateur 2 et les données modulo 3 provenant du registre 10, en accord avec le signal de commande 9, et le géné- rateur MOD3 17 ajoute le bit de poids faible LSB éliminé par le dispositif de décalage 5 et le signal de sortie provenant du registre 19, en accord avec le signal de commande 18. Une opération de détection d'erreur s'effectue comme suit. (1) Un multiplicande est rangé dans le registre de multiplicande 1 et un premier multiplicateur partiel est rangé dans le registre de multiplicateur 2. Le dispositif de décalage 5 est commuté en mode signal de sortie zéro et les registres 10 et 19 sont effacés. Un produit partiel généré par le générateur 3 de produit partiel et le signal de sortie "0" provenant du dispositif de décalage 5 sont additionnés par l'additionneur 6. (2) Le signal de sortie provenant de l'addition- neur 6 est rangé dans le registre 4 et un multipli- cateur partiel suivant est rangé dans le registre de multiplicateur 2. Le signal de sortie provenant du générateur MOD3 8 est rangé dans le registre 10 et le dispositif de décalage 5 est commuté en mode décalage à droite. Le second produit partiel et le signal de sortie provenant du dispositif de décalage sont additionnés par l'additionneur 6. (3) Le signal de sortie provenant de l'addi- tionneur 6 est rangé dans le registre 4 et le multi- plicateur partiel suivant est rangé dans le registre multiplicateur 2. Le signal de sortie provenant du générateur MOD3 8 est rangé dans l'accumulateur 10. Le signal de sortie provenant du générateur MOD3 17 est rangé dans l'accumulateur 19. Le produit partiel et le signal de sortie provenant du dispositif provenant du dispositif de décalage 5 sont additionnés par l'additionneur 6. (4) Les opérations de l'étape(3) se répètent un nombre prédéterminé de fois. (5) Le signal de sortie provenant de l'addi- tionneur 6 est rangé dans le registre 7 comme résultat final. Les signaux de sortie provenant du générateur MOD3 14, du convertisseur MOD3 16 et de l'accumulateur 19 sont respectivement rangés dans les registres , 21 et 20. (6) Les signaux de sortie provenant des registres et 21 sont additionnés par l'additionneur MOD3 24 et la somme est envoyée dans le détecteur d'erreur 25. Le signal de sortie provenant de l'additionneur 24 est comparé avec le signal de sortie provenant du registre 15 par le détecteur d'erreur 25, ce qui permet de détecter une erreur de bit. (B) Mode division En mode division, le générateur MOD3 17 n'envoie qu'un "0", en accord avec le signal de commande 18. Par conséquent, puisque, dans l'accumulateur 19 et dans le registre 20, il n'y a que la donnée "0", l'additionneur MOD3 24 envoie directement le signal de sortie provenant du registre 21. (1) Le signal de commande 23 de commutation de mode est commuté sur le mode multiplication normale et le signal de commande 9 définit le mode addition modulo 3. Le registre 10 est effacé. Un diviseur y est rangé dans le registre de multiplicande 1 et une valeur approchée -r de l'inverse du diviseur v est rangée dans le registre de multiplicateur 2. Le dispositif de décalage 5 est commuté en mode signal de sortie zéro, à la suite de quoi une multiplication normale s'effectue. (2) Le signal de sortie provenant de l'addition- neur 6 est rangé dans le registre 4 et le signal de sortie provenant du générateur MOD3 8 est rangé dans le registre 10. Ensuite, le registre de multipli- cateur 2 est effacé et le dispositif de décalage est commuté en mode décalage à gauche de 8 bits. (3) Le signal provenant de l'additionneur 6, c'est-à-dire -D décalé à gauche de 8 bits est rangé dans le registre 7. Le signal provenant du générateur MOD3 14 est rangé dans le registre 15 et le signal provenant du convertisseur MOD3 16 est rangé dans le registre 21. Dans ce cas, le convertisseur MOD3 11 convertit directement le signal provenant du registre de multiplicande 1 en un équivalent modulo 3 et le générateur MOD3 14 envoie directement le signal provenant du multiplicateur MOD3 13. Le convertisseur MOD3 16 ajoute une constante à l'équivalent modulo 3 du signal provenant de l'additionneur 6 pour générer un nouvel équivalent modulo 3 en accord avec le signal de commande 26. (4) Les signaux provenant du registre 15 et de l'additionneur MOD3 24 sont vérifiés par le détecteur d'erreur 25. Un dividende est rangé dans le registre de multi- plicande 1 et une valeur approchée de l'inverse r d'un diviseur est rangée dans le registre de multi- plicateur 2. Après que le dispositif de décalage a commuté en le mode signal de sortie zéro, une multiplication normale s'effectue. (5) le signal provenant du générateur MOD3 14 est rangé dans le registre 15 et le signal provenant du convertisseur MOD3 16 est rangé dans le registre 1 1 21. Dans ce cas le convertisseur MOD3 11 envoie directement l'équivalent modulo 3 du signal provenant du registre de multiplicande 1 et le générateur MOD3 8 envoie directement l'équivalent modulo 3 du signal provenant du registre de multiplicateur 2, en accord avec le signal de commande 9. Le générateur MOD3 14 envoie directement le signal provenant du multi- plicateur MOD3 13 et le convertisseur MOD 3 16 génère directement l'équivalent modulo 3 du signal provenant de l'additionneur 6, en accord avec le signal de commande 26. (6) Les signaux provenant du registre 15 et de l'additionneur MOD3 24 sont vérifiés par le détecteur d'erreur 25. Le produit -D, décalé à gauche de 8 bits, qui se trouve dans le registre 7, est rangé dans le registre de multiplicande 1, les bits de poids fort MSB du signal provenant de l'additionneur 6 sont rangés dans le registre de multiplicateur 2 sous forme de produit partiel et le signal total provenant de l'additionneur 6 est rangé dans le registre 4. Le signal de commande 23 fait passer en mode boucle de division pour effectuer une multiplication en boucle de division. Le dispositif de décalage 5 commute en mode décalage à droite de 8 bits. Dans ce cas, le générateur 12 de bit de correction génère un bit de correction pour les données éliminées par décalage, conformément à l'équation (5). (7) Le signal provenant du générateur MOD3 14 est rangé dans le registre 15 et le signal provenant du convertisseur MOD3 16 est rangé dans le registre 21. Le produit partiel rangé dans le registre de multiplicateur 2 est corrigé par le circuit de correc- tion 22 en accord avec le signal provenant de l'addi- tionneur 6 et le produit partiel corrigé est émis. Dans ce cas, le convertisseur MOD3 11 ajoute une constante au signal provenant du registre de multi- plicande 1 pour générer un nouvel équivalent modulo 3. Le générateur MOD3 14 envoie un signal constitué de la somme du signal provenant du multiplicateur MOD3 13 et du signal provenant du registre 15. Le générateur MOD3 8 n'émet que l'équivalent modulo 3 du signal provenant du registre de multiplicateur 2 en accord avec le signal de commande 9. Le conver- tisseur MOD3 16 génère un équivalent modulo 3 du signal provenant de l'additionneur 6 en accord avec le signal de commande 26. Les opérations des étapes (6) et (7) se répètent un nombre prédéterminé de fois. Comme décrit ci-dessus, selon l'invention, lorsqu'on calcule un quotient sous forme du produit d'un dividende et d'une valeur approchée de l'inverse du diviseur, si l'on peut utiliser un multiplicateur pour multipli- cation normale, on peut couramment utiliser non seulement une unité arithmétique de traitement des données mais également un circuit de détection d'erreur. Par conséquent, on peut réduire le nombre de composants de matériel informatique et simplifier la disposition du circuit. REVENDICATIONS 1. Système de détection d'erreur pour une unité arithmétique comportant: un multiplicateur du type addition-décalage (4,5,6) qui sert à la fois pour une multiplication normale et pour une division effectuée en calculant un quotient comme produit d'un dividende et de l'inverse du diviseur; des moyens (8) formant simulateur modulo 3 pour simuler ledit multiplicateur en arithmétique modulo 3; des moyens (16) pour convertir le résultat de la multiplication effectuée par ledit multiplicateur en un équivalent modulo 3; des moyens (25) pour comparer les signaux de sortie provenant desdits moyens prévus pour convertir le résultat de la multiplication en l'équivalent modulo 3 et provenant desdits moyens (8) formant simulateur modula 3, pour détecter une erreur de bit; et des moyens de commande (30) pour envoyer, auxdits moyens (8) formant simulateur modulo 3 et auxdits moyens (16) prévus pour convertir le résultat de la multiplication en l'équivalent modulo 3, un signal de commande représentant un mode multiplication dans ledit multiplicateur, comme par exemple un mode multiplication normale, un mode multiplication pour calculer le produit d'un diviseur et de l'inverse de ce diviseur, un mode multiplication pour calculer le produit d'un dividende et de l'inverse d'un diviseur, ou un mode multiplication pour générer un quotient partiel dans un processus de division, et pour commander la génération des équivalents modulo 3 dans lesdits moyens (8) formant simulateur modulo 3 et les moyens (16) pour convertir le résultat de la 2613092. multiplication en l'équivalent modulo 3. 2. Système selon la revendication 1, dans lequel lesdits moyens formant simulateur comportent des moyens (11) pour générer un équivalent modulo 3 du multiplicande, et dans lequel, si le signal de commande indique le mode multiplication normale, ou indique le mode multiplication pour calculer un diviseur et un inverse de ce diviseur, ou indique le mode multiplication pour calculer un produit d'un dividende et de l'inverse d'un diviseur, lesdits moyens (11) prévus pour générer l'équivalent modulo 3 du multipli- cande fournissent l'équivalent modulo 3 du multipli- cande, et dans lequel, si le signal de commande indique le mode multiplication pour calculer un quotient partiel dans le processus de division, lesdits moyens (11) ajoutent l'équivalent modulo 3 du multiplicande à une constante déterminée sur la base d'un terme correctif, dépendant du degré de précision, de l'inverse du diviseur, puis fournit la somme. 3. Système selon la revendication 1, dans lequel, si le signal de commande indique le mode multipli- cation normale, un mode multiplication pour calculer un produit d'un dividende et de l'inverse d'un diviseur ou bien un mode multiplication pour générer un quotient partiel dans le processus de division, lesdits moyens (16) prévus pour convertir le résultat de la multiplication en l'équivalent modulo 3 génèrent directement un équivalent modulo 3 du signal provenant dudit multiplicateur, et dans lequel, si le signal de commande indique un mode multiplication pour calculer un produit d'un diviseur et de l'inverse de ce diviseur dans le processus de division, lesdits moyens (16) ajoutent l'équivalent modulo 3 du signal provenant dudit multiplicateur a une constante déterminée par le terme correctif, dépendant du degré précision, de l'inverse, puis fournit la somme. 4. Système de détection d'erreur pour un multi- plicateur qui sert à la fois pour une multiplication normale et pour une multiplication au cours d'un processus de division dans un système de traitement des données pour générer un quotient partiel multibit tout en exécutant une division sous forme du produit d'un dividende et de l'inverse d'un diviseur, en utilisant un système de vérification modulo 3, et qui génère un nombre prédéterminé de produits partiels de multiplicandes et de multiplicateurs et qui décale et ajoute des produits partiels et les résultats des multiplications intermédiaires pour obtenir un produit des multiplicandes et des multiplicateurs, comportant: un signal de mode 1 pour indiquer qu'une multi- plication en cours d'exécution est la multiplication normale, ou une multiplication pour calculer un produit d'un diviseur et de l'inverse de ce diviseur dans le processus de division, ou une multiplication pour calculer un produit d'un dividende et de l'inverse d'un diviseur dans le processus de division, ou bien une multiplication pour générer un quotient partiel dans le processus de division; un générateur (11) de multiplicande modulo 3 pour générer un équivalent modulo 3 du multiplicande, lors de la réception du signal de mode 1; un signal de mode 2 pour indiquer qu'unemultipli- cation en cours d'exécution est la multiplication normale, ou une multiplication pour calculer un produit d'un dividende et de l'inverse d'un diviseur dans le processus de division, ou une multiplication pour générer un quotient partiel dans le processus de division, ou bien une multiplication pour calculer un produit d'un diviseur et de l'inverse de ce diviseur dans le processus de division; et un générateur (16) de résultat modulo 3 pour générer un équivalent modulo 3 du résultat de la multiplication lors de la réception du signal de mode 2. 5. Système selon la revendication 4, dans lequel ledit générateur. (11) du multiplicande modulo 3 comporte un circuit pour générer un équivalent modulo 3 d'un multiplicande envoyé audit multiplicateur lors de la réception du signal de mode 1, et dans lequel, si le signal de mode 1 indique la multipli- cation normale, ou bien la multiplication pour calculer un produit d'un diviseur et de l'inverse de ce diviseur dans le processus de division, ou bien la multiplication pour calculer un dividende et l'inverse d'un diviseur dans le processus de division, ledit circuit génère directement l'équi- valent modulo 3 du multiplicande, et dans lequel, si le signal de mode 1 indique la multiplication pour générer un quotient partiel dans le processus de division, ledit circuit ajoute l'équivalent modulo 3 à une constante déterminée par un terme correctif, qui dépend du degré de précision, de l'inverse pour générer un nouvel équivalent modulo 3. 6. Système selon la revendication 4, dans lequel ledit générateur (16) du résultat modulo 3 comporte un circuit pour générer un équivalent modulo 3 d'un signal provenant dudit multiplicateur, et dans lequel, si ledit signal de mode 2 indique la multiplication pour calculer un produit d'un dividende et de l'inverse d'un diviseur, ou bien la multiplication pour générer un quotient partiel dans le processus de division, ledit circuit génère directement un équvalent modulo 3 du signal provenant dudit multi- cateur, et dans lequel, si le signal de mode 2 indique la multiplication pour calculer un produit d'un diviseur et de l'inverse de ce diviseur dans le processus de division, ledit circuit ajoute l'équi- valent modulo 3 du signal provenant dudit multipli- cateur à une constante déterminée par un terme correctif, fonction du degré de précision, de l'inverse pour générer un nouvel équivalent modulo 3.