Brevet FR2618282A1 — publié le 19890120

Cette invention conicerne les procédés et les appareils servant à l'emmagasinage de signaux vidéo numériques. On doit pouvoir, par exemple en ce qui concerne un pro- cesseur de signal vidéo à mouvement lent, emmagasiner une seconde de signal vidéo numérique dans une mémoire vive. La quantité de données numériques considérée est très importantes, et ceci exige une quantité aussi grande de mémoire vive. Un moyen de réduire la quantité de mémoire vive nécessaire (ou bien, selon une autre possibilité, d'augmenter la durée du signal video qui peut y être emmagasiné) consiste à réduire la longueur des mots formant les données numériques à l'aide d'une modulation par impulsions codées différentielles. Avec cette technique, il est par exemple possible de réduire la longueur de chaque mot des données numériques de huit bits, comme il est habituel, à cinq bits, sans perte sensible de qualité pour l'image ultérieurement reproduite. Toutefois, cette réduction de la longueur du mot ne sera pas nécessairement toujours demandée, et ceci introduit le problème de la production d'une mémoire de signal vidéo qui soit en mesure d'emmagasiner efficacement un signal vidéo numérique, dont la longueur de mot peut varier. Ainsi, si la longueur de mot normale est de huit bits, alors la mémoire de signal vidéo habituelle doit naturellement pouvoir emmagasiner les huits bits de chaque mot d'entrée. Toutefois, si la longueur des mots d'entrée est quelque- fois réduite à cinq bits par exemple, la mémoire de signal vidéo habituelle peut ainsi être amenée à emmagasiner les cinq bits de chaque mot d'entrée, mais cela laisse vides les emplacements de mémorisation pour les trois bits restants qui ne sont pas actuelle- ment présents. En d'autres termes, de nombreux emplacements de mémorisation ne sont pas utilisés, et il n'y a pas augmentation de la durée du signal vidéo pouvant être emmagasiné. Selon la présente invention, il est proposé un procédé d'emmagasinage de plusieurs trames de signal vidéo, o chaque trame est constituée de plusieurs mots de n bits, n pouvant diminuer à partir d'une valeur maximale, le procédé comprenant les opérations suivantes: 2618 2 8 2 disposer les mots de n bits de chaque trame entrante dans n plans de bits, chaque dit plan de bits, contenant un unique bit venant respectivement de chaque dit mot de n bits; prévoir un dispositif d'emmagasinage de signal vidéo comprenant plusieurs mémoires qui sont chacune susceptibles d'emmagasiner les bits d'un plan de bits; fournir lesdits plans de bits via un bus de données commun auxdites mémoires; et commander l'écriture desdits plans de bits dans lesdites mémoires de façon qu'une première trame soit écrite dans un premier ensemble de n desdites mémoires, la trame suivante soit écrite dans un deuxième ensemble de n desdites mémoires, etc., jusqu'à ce qu'il ait été écrit dans toutes lesdites mémoires. Selon la présente invention, il est également proposé un appareil servant à emmagasiner plusieurs trames de signal vidéo numérique o chaque trame est constituée de plusieurs mots de n bits, n pouvant diminuer à partir d'une valeur maximale, l'appareil comprenant: un moyen servant à disposer les mots de n bits de chaque trame entrante dans n plans de bits, chaque dit plan de bits contenant un unique bit venant respectivement de chaque mot de n bits; un dispositif d'emmagasinage de signal video comprenant plusieurs mémoires qui sont chacune susceptibles d'emmagasiner des bits d'un plan de bits; un bus de données commun servant à fournir lesdits plans de bits auxdites mémoires; et un moyen servant à commander l'écriture desdits plans de bits dans lesdites mémoires de façon qu'une première trame soit écrite dans un premier ensemble de n desdites mémoires, la trame suivante soit écrite dans un deuxième ensemble de n desdites mémoires, etc., jusqu'à ce qu'il ait été écrit dans toutes lesdites mémoires. On va maintenant décrire l'invention à titre d'exemple en se reportant aux dessins annexes, tout au long desquels des parties identiques sont désignées par des références identiques, et dans lesquels: Les figures 1A à 1C montrent schématiquement la disposi- tion de trames de signal vidéo dans des plans de bits et des groupes de plans de bits; La figure 2 représente, sous forme de schéma de principe, un mode de réalisation d'un appareil servant à emmagasiner des signaux vidéo numériques, l'appareil étant conforme à la présente invention; La figure 3 montre schématiquement comment un signal video constitué de mots de 8 bits est emmagasiné dans l'appareil de la figure 2; et Les figures 4 et 5 montrent schématiquement comment un signal vidéo constitué de mots de 5 bits est emmagasiné dans l'appareil de la figure 2. Le mode de réalisation qui va être décrit est destiné à être utilisé dans un processeur de signal video à mouvement lent, dans lequel il faut prévoir un moyen d'emmagasinage de signal vidéo qui est susceptible d'emmagasiner environ 1 s de signal vidéo numé- rique. Le signal vidéo peut être relatif à un système de télévision de 625 lignes à 50 trames par seconde ou bien un système de 525 lignes à 60 trames par seconde, et, dans l'un et l'autre cas, Le signal vidéo analogique initial est échantillonné à une fréquence de 13,5 MHz, les échantillons résultants étant normale- ment codés par une modulation dite par impulsions codées en des mots de huit bits, qui seront présentement appelés des mots de longueur normale. Le processeur de signal video à mouvement lent superpose cycliquement et de manière continue les données vidéo numériques entrantes dans le dispositif d'emmagasinage de signal vidéo, si bien que, à tout moment, on dispose de la seconde la plus récente du signal vidéo pour un traitement en mouvement lent si besoin est. Pour augmenter la durée du signal vidéo qui peut être emmagasiné, on peut utiliser un codage par modulation en impulsions codées différentielles, auquel cas chaque échantillon peut devenir un mot de 5 bits, qui sera présentement appelé un mot plus court. Toutefois, il est clair que l'augmentation nécessaire de la durée du signal vidéo emmagasiné ne peut être réalisée que si le dispo- sitif d'emmagasinage de signal vidéo peut emmagasiner les mots plus courts de manière efficace. On se reporte à la figure 1A. Elle montre schématiquement trois trames successives N-1, N et N+1 d'un signal vidéo numérique entrant. Chaque trame concerne ou bien les.composantes de lumi- nance, ou bien les composantes chrominance du signal vidéo d'entrée et, dans les deux cas, le traitement à faire est le même, de sorte que, par simplification, on ne considèrera ci-après que les compo- santes de luminance. Pour économiser sur la capacité d'emmagasi- nage, on n'emmagasine que le signal vidéo actif. Dans un système de télévision de 625 lignes à 50 trames par seconde, le nombre d'échantillons actifs i par ligne peut être de 720 et le nombre de lignes actives j par trame peut être de 288, tandis que, dans le système de télévision de 525 lignes à 60 trames par seconde, le nombre d'échantillons actifs i par ligne peut de nouveau être 720 et le nombre de ligne active j par trame peut être de 243. Ainsi, si l'on utilise des mots de longueur normale, le nombre de bits à emmagasiner par trame est, respectivement, 207 360 x 8 ou 174 960 x 8. Toutefois, au lieu de considérer chaque trame comme un réseau bidimensionnel de mots de 8 bits, on peut la considérer comme 8 réseaux bidimensionnels de mots de 1 bit. Ou bien, plus généralement, au lieu de considérer chaque trame comme un réseau bidimensionnel de mots de n bits, on peut la considérer comme n réseaux bidimensionnels de mots de 1 bit. Ceci est indiqué sur la figure lB, o la zone N est représentée sous la forme de 8 plans de bits numérotés de O à 7. Ainsi, le plan de bits 7 est constitué du premier bit, ou bit le plus significatif, de chacun des mots de longueur normale venant de la trame N, et ainsi de suite. On voit que le signal vidéo numérique peut maintenant être considéré comme une succession de semblables plans de bits, et sous cette forme, il a perdu sa dépendance vis-à-vis de n, la longueur du mot. Si l'on considère la seule capacité de stockage, une mémoire vive (RAM) de 256 K, ou bien, plus habituellement, une mémoire vive dynamique (DRAM) de 256 K, pourrait être utilisée pour emmagasiner chaque semblable plan de bits, mais, pour une opération Z2618282 en temps réel, Les temps -d!accès mis en jeu peuvent demander que chaque plan de bits soit démultipLexé quatre fois, comme indiqué sur la figure 1C, si bien que chacun des plans de bits de La figure 18 est devenu un groupe de 4 plans de bits démultiplexés (qui sont présentement appelés des plans de groupe), comme représenté sur la figure 1C. Un tel groupe de 4 plans de bits démultiplexés peut commodément être emmagasiné dans une DRAM de 64 K x 4. La valeur maximale de n détermine la largeur du bus de données vidéo allant au dispositif d'emmagasinage du signal vidéo ou en venant. Ainsi, pour des mots de n bits et un démultiplexage quadruple, un bus de 4n bits est nécessaire. Dans le mode de réalisation qui va être brièvement décrit, on obtient un emmagasinage efficace des données vidéo numériques constituées de mots plus courts en réarrangeant les plans de bit de façon que, lorsqu'ils sont alimentés via le bus de 4n bits, ils soient correctement implantés pour un emmagasinage en contiguité. Plus généralement, le démultiplexage sera d'ordre m. On passe maintenant à la figure 2. Elle représente, sous forme de schéma de principe, un mode de réalisation d'un appareil servant à emmagasiner un signal vidéo numérique. L'appareil comprend une mémoire 20 de signal vidéo formée par une série de mémoires 21 de plans de groupe, dont 12 sont représentés sur la figure, bien que, naturellement, le nombre réellement utilisé dépende de la taille globale demandée pour la mémoire de signal vidéo 20. Chaque mémoire de plans de groupe 21 est une DRAM (ou RAM) de 64 K x 4 et peut donc emmagasiner un groupe de 4 plans de bits démultiplexés. Aux mémoires 21 de plans de groupe, sont respectivement associés des générateurs 22 de validation d'écriture et des générateurs 23 de validation de sortie, bien que, pour simplifier la figure, on n'ait représenté qu'un seul de chaque type. Tous les générateurs de validation d'écriture 22 et les géné- rateurs de validation de sortie 23 sont commandés par un dispositif 24 de commande de mémoire qui peut être constitué par un micro- processeur, si bien que des signaux de validation d'écriture et de validation de sortie sont fournis aux DRAM respectives formant les mémoires de plans de groupe 21 aux moments appropriés, comme cela sera expliqué ci-après plus en détail. Un dispositif d'entrée 25, qui peut être un dispositif de codage en modulation par impulsions codées ou un dispositif de codage en modulation par impulsions codées différentielles, fournit des données vidéo numériques à un circuit de rotation cylindrique ou un circuit de rotation de position de bit ?6, dont la sortie est connectée, via un circuit démultiplexeur quadruple 27, à l'entrée d'un circuit de commutation 28. Le circuit de commutation 28 est connecté à un bus de données principal 29, qui, comme expliqué ci-dessus, a une largeur de trente-deux bits (8 x 4). Les mémoires de plans de groupe 21 sont en groupes de huit, ce qui correspond à la longueur maximale d'un mot, et, à chaque mémoire 21 de plans de groupe, est associé un bus de données auxiliaire 30. Les bus de données auxiliaires 30 sont eux-mêmes groupés par huit et connectés à desJembranchements respectifs 29a, 29b,..., du bus de données principal 29. Le circuit de commutation 28 possède également une borne de sortie qui est connectée à un circuit multiplexeur quadruple 31, dont le signal de sortie est fourni, via un circuit de rotation inverse cylindrique ou un circuit de rotation inverse de position de bit 32, à un dispositif de sortie 33, qui peut être un décodeur. Le circuit de commutation 28 est commandé par le dispositif 24 de commande de mémoire, comme le sont les circuits de rotation 26 et 32. On va maintenant décrire le fonctionnement, tout d'abord en relation avec la figure 3, en supposant que les données vidéo numériques à emmagasiner sont constituées de mots de longueur normale, c'est-à-dire de mots de huit bits. Au sommet de la figure, se trouve une séquence de mots entrants fournis en série par le dispositif d'entrée 25, ces mots constituants ensemble une trame complète du signal vidéo numérique entrant (alors que, pour des raisons de place, seuls les douze premiers mots sont présents sur la figure), chacun étant constitué de huit bits actifs D en parallèle. Ces mots traversent sans changement le circuit de rota- tion 26 et subissent un démultiplexage quadruple de la part du circuit démultiplexeur 27 de manière à former une séquence série de mots de données parallèles de 32 bits, comme indiqué ensuite sur la 2 6 18 2 8 2 figure 3. Les mots de données de 32 bits sont fournis par le circuit de commutation 28 au bus de données principal 28, puis, de là, au premier groupe de huit bus de données auxiliaires 30 servant à alimenter les huit premières mémoires de plans de groupes 21, dans lesquelles ils sont emmagasinés aux emplacements d'emmagasi- nage de bits appropriés sous commande de signaux de validation d'écriture venant des générateurs de validation d'écriture 22. Les bits devant être emmagaginés dans une seule mémoire de plans de groupe 21 sont encadrés par des lignes en trait interrompu sur la figure 3. La partie inférieure de la figure 3 montre que la première trame est en fait fournie à toutes les mémoires de plans de groupe 21, mais que les mots de données de 32 bits de la première trame et des trames suivantes ne sont emmagasinés que dans le groupe approprié de huit mémoires de plans de groupe 21, comme déterminé par les signaux de validation d'écriture produits par le dispositif de commande de mémoire 24. Lorsque tous les mots de données de 32 bits d'une trame ont été écrits dans le premier groupe de huit mémoires de plans de groupe 21, l'écriture de la trame suivante a lieu dans le groupe immédiatement suivant (contigu) de huit mémoires de plans de groupe 21. Ceci se poursuit jusqu'à ce que toutes les mémoires de plans de groupe 21 contien- nent des données, après quoi l'écriture revient au premier groupe de huit mémoires de plans de groupe 21 afin que les données initia- lement emmagasinées y soient écrasées par de nouvelles données. L'écriture s'effectue donc cycliquement. Des moyens sont prévus pour renouveler les données emmagasinées ainsi que cela est nécessaire, de manière connue. Lorsque les données vidéo numériques emmagasinées doivent être lues, l'opération est sensiblement une opération inverse de l'opération d'écriture. Les générateurs de validation de sortie 23 fournissent des groupes de signaux de validation de sortie aux groupes de huit mémoires de plans de groupe 21, par exemple, mais non nécessairement, en séquence, sous commande du dispositif de commande de mémoire 24. Les bits lus sont fournis via les bus de données auxiliaires 30, le bus de données principal 29 et le circuit de commutation 28, au circuit multiplexeur 31 o les données sont multiplexées de manière à prendre la forme initiale de mots parallèles de 8 bits. Les mots de données de 8 bits sont fournis sans changement par le circuit de rotation inverse 32 au dispositif de sortie 33. Lorsqu'une trame complète a été lue dans un groupe de huit mémoires de plans de groupe 21, la lecture par exemple passe à la trame suivante dans le groupe suivant de mémoires de plans de groupe 21 sous commande des signaux de valida- tion de sortie, et ainsi de suite, jusqu'à ce que toutes les trames emmagasinées dans la mémoire 20 de signal vidéo aient été lues. On passe maintenant à la figure 4. Elle montre l'opéra- tion d'emmagasinage de la première trame, o les données vidéo numériques à emmagasiner sont constituées de mots plus courts; c'est-a-dire o le dispositif 25 fournit des mots de 5 bits, par exemple en résultat de la sélection de la modulation par impulsions codées différentielles. Au sommet de la figure, se trouve une séquence série de mots entrants fournis par le dispositif d'entrée , ces mots constituant ensemble une trame complète du signal vidéo entrant (bien que, pour des raisons de place, seuls les douze premiers mots sont représentés sur la figure), chacun étant cons- titué de cinq bits actifs D en parallèle. En d'autres termes, chaque mot n'occupe que les positions des 5 bits les plus signi- catifs, les positions de bit inutilisées étant indiquées par X. Dans le cas de cette trame particulière, ces bits traversent sans changement le circuit de rotation 26, puis subissent un démulti- plexage quadruple de la part du circuit démultiplexeur 27 de manière à former une séquence série de mots de données parallèles de 32 bits dont les seuls vingt bits les plus significatifs doivent être emmagasinés, comme représenté ensuite sur la figure 4. Ces mots de données de 32 bits sont fournis par le circuit de commuta- tion 28 au bus de données principal 29 de façon que lesdits vingt bits soient fournis au premier groupe de cinq bus de données auxiliaires 30 en vue de leur envoi aux cinq premières mémoires de plans de groupe 21 en synchronisme avec des signaux de validation d'écriture appropriés venant des générateurs de validation d'écri- ture 22. 26 18 2 8 2 La partie inférieure de la figure 4 montre que la première trame est également fournie aux mémoires de plans de groupe ultérieures 21, comme indiqué, mais qu'elle n'est emmaga- sinée que dans le premier groupe approprié de cinq mémoires de plans de groupe 21, comme déterminé par les signaux de validation d'écriture produits sous commande du dispositif de commande de mémoire 24. Les générateurs de validation d'écriture 22 produisent un ensemble complet de signaux de validation d'écriture et seuls ceux qui sont nécessaires à un moment donné sont sélectionnés pour être envoyés aux DRAM respectives. En considérant la partie inférieure de la figure 4, on voit également que, si l'emmagasinage des mots de données de 5 bits constituant la trame suivante du signal video numérique s'effec- tuait de la même manière, il y aurait alors un intervalle de trois mémoires de plans de groupe 21 non remplies entre les groupes successifs de cinq mémoires de plans de groupe 21 remplies. Pour éviter cette utilisation inefficace de la mémoire de signal vidéo , on utilise le circuit de rotation 26 (ainsi que le circuit de rotation inverse 32). Ceci va maintenant être décrit en relation avec la figure , qui montre l'emmagasinage de la trame suivante. De même que la partie supérieure de la figure 4, la partie supérieure de la figure indique une séquence série de mots entrants fournis par le dispo- sitif d'entrée 25, ces mots constituant la trame complète suivante du signal vidéo entrant (bien que, de nouveau, pour des raisons de place, on n'ait représenté que les douze premiers mots sur la figure), chaque mot étant constitué de cinq bits actifs D en paral- lèle. Tandis que ces mots de données traversent le circuit de rotation 26, ils subissent une rotation, ou un réarrangement, afin de prendre le format indiqué ensuite sur la figure 5. Ainsi, les bits de chaque mot sont déplacés de cinq positions de bit si bien que le bit le plus significatif est venu à la sixième position de bit et que les bits successifs occupent les septième, huitième, première et deuxième positions de bit. Pour pouvoir effectuer cette opération, le circuit de rotation 26 est commodément formé d'une puce programmable par fusibles (PAL), et le degré de rotation, c'est-à-dire le déplacement des bits, ainsi obtenu est commandé par le dispositif de commande de mémoire 24. Les mots de 5 bits résultants subissent un démuLtiplexage quadruple de la part du circuit démultiplexeur 27 afin de former une séquence série de mots de données parallèles de 32 bits dont les vingt bits non désignés par X doivent être emmagasinés, comme représenté ensuite sur la figure 5. Ces mots de données de 32 bits sont fournis par le circuit de commutation 28 au bus de données principale 29 de manière que lesdits vingt bits soient fournis au deuxième groupe de cinq mémoires de plans de groupe 21 en synchro- nisme avec les signaux de validation d'écriture appropriés venant des générateurs de validation d'écriture 22. La partie inférieure de la figure 5 montre que, par une rotation appropriée des mots de données entrants des trames succès- sives, on peut emmagasiner les données video numériques de trames successives en des groupes successifs de cinq mémoires de plans de groupe 21, si bien que la capacité d'emmagasinage de la mémoire de signal vidéo 20 est pleinement utilisée. Comme précédemment, la lecture procède sensiblement à l'inverse de l'écriture, et, naturellement, Le circuit de rotation inverse 32, qui est de même un dispositif du type PAL commandé par le dispositif de commande de la mémoire 34, effectue une rotation inverse de façon à remettre les bits de chaque mot de donnée lu dans les positions des cinq premiers bits les plus significatifs. Les générateurs de validation de sortie 23 produisent un ensemble complet de signaux de validation de sortie et seuls ceux qui sont nécessaires à un instant donné sont choisis pour être fournis aux DRAM respectives sous commande du dispositif de commande de mémoire 24. Il est évident que diverses variantes peuvent être apportées sans sortie du domaine de l'invention tel que défini par les revendications ci-jointes. En particulier, on peut facilement modifier le fonctionnement du mode de réalisation de la figure 2 pour obtenir des cas o les mots plus courts ont un quelconque autre nombre de bits, qui est inférieur à 8, mais non égal à 5. De plus, naturellement, on peut modifier le mode de réalisation de manière voulue pour tenir. compte de mots normaux et de mots plus courts ayant d'autres Longueurs et, de façon générale, pour tenir compte d'autres variations telles que des vitesses d'échantillon- nage différentes et des durées différentes de signal video à emma- gasiner. De plus, le multiplexage des plans de bits ne sera pas nécessaire si les temps d'accès aux mémoires de la mémoire de signal vidéo 20 sont suffisamment courts. 2618 2 8 2 REVENDICATIONS 1. Procédé d'emmagasinage d'une pluralité de trames de signal vidéo numérique, o chaque trame est constituée d'une plura- lité de mots de n bits et n peut varier en diminuant à partir d'une valeur maximale, le procédé étant caractérisé,en ce qu'il comprend les opérations suivantes: disposer les mots de n bits de chaque trame entrante en n plang de bits, chaque plan de bits contenant un bit respectif de chaque mot de n bits; prévoir une mémoire de signal vidéo (20) comprenant une pluralité de mémoires (21) qui sont chacune susceptibles d'emmagasiner les bits d'un dit plan de bits; fournir lesdits plans de bits via un bus de données commun (29) auxdites mémoires (21); et commander l'écriture desdits plans de bits dans lesdites mémoires (21) de façon qu'une première trame soit écrite dans un premier ensemble de n desdites mémoires (21), la trame suivante soit écrite dans le deuxième ensemble de n desdites mémoires (21), et ainsi de suite, jusqu'à ce qu'il ait été écrit dans toutes lesdites mémoires (21). 2. Procédé selon la revendication 1, o ladite commande de l'écriture comprend l'opération consistant à réarranger les positions sur ledit bus de données commun (29) des bits se trouvant dans lesdits plans de bits de trames successives respectives. 3. Procédé selon la revendication 1 ou 2, o chaque plan de bits subit un démultiplexage d'ordre m afin de former un groupe de m plans de bits démultiplexés, ledit bus de données commun (29) ayant une largeur de n x m bits, et chaque dite mémoire (21) étant susceptible d'emmagasiner un groupe de m plans de bits démulti- plexés. 4. Appareil servant à emmagasiner plusieurs trames de signal vidéo numérique, o chaque trame est constituée d'une plura- lité de mots de n bits et n peut varier en diminuant à partir d'une valeur maximale, l'appareil étant caractérisé en ce qu'il comprend: 2618 2 8 2 un moyen (26, 27) permettant de ranger les mots de n bits de chaque trame entrante en n plans de bits, chaque plan de bits contenant un bit respectif de chaque mot de n bits; une mémoire de signal vidéo (20) comprenant plusieurs mémoires (21) qui sont chacune susceptibles d'emmagasiner les bits d'un plan de bits; un bus de données commun (29) servant à fournir lesdits plans de bits auxdites mémoires (21); et un moyen (24, 22) servant à commander l'écriture desdits plans de bits dans lesdites mémoires (21) de façon qu'une première trame soit écrite dans un premier ensemble de n desdites mémoires (21), la trame suivante soit écrite dans le deuxième ensemble de n desdites mémoires (21), et ainsi-de suite, jusqu'à ce qu'il a été écrit dans toutes lesdites mémoires (21). 5. Appareil selon la revendication 4, o ledit moyen (24, 22) servant à commander l'écriture comprend un circuit (26) de rotation de position de bit servant à réarranger les positions sur ledit bus de données commun (29) des bits présents dans lesdits plans de bits de trames successives respectives. 6. Appareil selon la revendication 5, comprenant en outre un moyen (24, 23) servant à commander la lecture desdits plans de bits dans lesdites mémoires (21), ledit moyen (24, 23) qui sert à commander la lecture comprenant un autre circuit (32) de rotation de position de bit qui sert à réarranger les positions des bits lus afin de les ramener aux positions initiales. 7. Appareil selon la revendication 6, o chacun desdits circuits de rotation de position de bits (26, 32) comprend un dispositif du type puce programmable par fusibles. 8. Appareil selon l'une quelconque des revendications 4 à 7, comprenant en outre un démultiplexeur d'ordre m (27) servant à démultiplexer chaque plan de bits en un groupe de m plans de bits démultiplexés, ledit bus de données commun (29) a une largeur de n x m bits, et chaque dite mémoire (21) est susceptible d'emmaga- siner un groupe de m plans de bits démultiplexés. 9. Appareil selon la revendication 8, o ledit bus de données commun (29) se ramifie, chaque dite ramification ayant une largeur de n x m bits, chaque dite ramification (29) est connectée à m bus de données auxiliaires (30), chaque bus de données auxi- liaire (30) a une Largeur de m bits, et chaque bus de données auxi- liaire (30) est connecté à une dite mémoire (21) respective. 10. Appareil selon la revendication 8 ou 9, o m est égal à 4. 11. Appareil selon l'une quelconque des revendications 4 à 10, o n est égal à 8. 12. Appareil selon l'une quelconque des revendications 4 à 11, o chaque dite mémoire (21) est une mémore vive ou une mémoire vive dynamique.