Brevet FR2619270A1 — publié le 19890210

La présente invention se rapporte à un récepteur pour communication sur spectre dispers-é et en particulier au perfectionnement d'un système convolutionneur qui y est utilisé. La communication sur spectre dispersé (ayant pour après abréviation SSC) est appropriée à une communication de donnée sans fil grâce à ses caractéristiques telles que l'anti-perturbation, le secret, la résistance à une diminution d'intensité multitrajet, etc. Selon la méthode de dispersion directe (ayant ci- après pour abréviation DS) parmi les diverses méthodes SSC, l'émetteur transmet les signaux sur spectre dispersé obtenus en multipliant les signaux d'information à transmettre par un code PN. Le récepteur est construit de manière que des signaux reçus soient mis en corrélation avec le code PN de référence prévu dans le récepteur et que la sortie en corrélation soit décodée afin d'obtenir des signaux d'information. Là, comme moyen pour la mise en corrélation, bien que l'on connaisse une méthode de corrélation utilisant un mélangeur et un filtre passe-bas, ou filtre ayant un poids fixe, un convolutionneur utilisé comme corrélateur a le mérite que la synchronisation est effectuée à une vitesse rapide et que le code PN qui y est utilisé n'est pas fixe comme pour le filtre apparié, mais il peut être librement choisi. Un convolutionneur utilisé comme corrélateur dans un récepteur de SSC est révélé, par exemple,dans un article de J. H. Cafarella publié en 1984,IEEE Ultrasonics Symposium Proceedings, pages 121-126. La figure 7 montre sa construction de base o les chiffres de référence 1 et 2 sont des portes; 3 est un convolutionneur; 4 est un circuit hybride; IDT1 et IDT2 sont des transducteurs d'entrée auxquels sont fournis respectivement un signal reçu S et un signal de référence R. Ce convolutionneur 3 a une structure appelée à double porte, o deux portes 1 et 2 sont disposées sur le trajet de propagation de l'onde acoustique de surface (ayant ci-après pour abréviation SAW) de manière à obtenir des sorties en convolution. Les deux sorties en convolution sont appliquées au circuit hybride 4 qui est construit de façon à obtenir une sortie 01 représentant la somme des deux sorties en convolution et une autre sortie 02 représentant leur différence. Cette construction est appelé convolutionneur à DPSK. DPSK signifie blocage de déphasage défférentiel et selon DPSK du côté émetteur, un signal d'information est codé en DPSK et un signal codé sur spectre dispersé (ayant ci-après pour abrévia- tion SS) du côté récepteur est mis en corrélation avec le signal de référence au moyen d'un convolutionneur à DPSK et ainsi il peut être décodé en DPSK. Un paramètre appelé produit BT est utilisé comme indice représentant les caractéristiques du convolution- neur. B indique la largeur de bande du convolutionneur et T est un temps de retard correspondant à la longueur de la porte. Le produit BT est une valeur obtenue en multipliant ces deux valeurs et plus elle est importante, mieux cela est. B est principalement limitée par la forme des deux transducteurs IDT1 et IDT2 et par le matériau de l'élément à SAW. Afin que le produit BT soit plus grand, il faut agrandir T. Cependant, lorsque la valeur de T est trop importante, la longueur de l'élément à SAW est trop grande et plus il est long, plus sa fabrica- tion est difficile et plus son prix est élevé. Sur la figure 7, si L est restreinte, la longueur de la porte 1 et celle de la porte 2 sont d'environ L/2, respectivement. Par conséquent, la construction d'un convolution- neur, telle qu'indiqué à la figure 8,peut être concevable. Sur la figure 8, deux convolutionneurs 41 et 42, dont. chacun a une longueur de porte de L, sont utilisés et chacune de leurs sorties sont introduites au circuit hybride. De cette manière, il est possible d'obtenir un produit BT équivalent à celui d'un convolutionneur, dont la longueur de porte est égale au double de celle indiquée à la figure 7. Cependant, il y a un problème posé par cette construction du convolutionneur. La figure 9 indique le mode idéal de coopération du convolutionneur ayant la construction indiquée à la figure 8. S1 à S4 montrent les formes d'onde des pointes de corrélation des sorties (' et '2 des deux convolutionneurs. S1, S2 et S3 ont la même amplitude et la même phase. Cependant, S4 a la même amplitude mais sa phase est inversée. S5 et S6 sont des sorties du circuit hybride 4 et les relations qui suivent sont valables: S 5 =S 1 + S 3... (1) S 6 =S 2 - S 4...(2) à la sortie 01, car S 2 + S 4= 0... (3) pour la région indiquée par B, il n'apparaît pas de sortie. Par ailleurs, à la sortie 02, comme on a S i - S 3 = O... (4) il n'apparaît pas de sortie pour la région indiquée par A. La sortie 01 représente une donnée de "1" tandis que la sortie 02 représente une donnée de "0". Dans ce cas, si les caractéristiques du convolutionneur 41 ne sont pas identiques à celles du convolutionneur 42 et que l'amplitude et la phase des sorties ne soit pas telles qu'indiquées à la figure 9, il peut se produire un phénomène de détérioration par le fait que l'amplitude de S5 de la sortie 01 ou de S6 de la sortie 02 peut se réduire, ou bien une pointe de corrélation peut apparaître à la région indiquée par B pour la sortie 01 ou à la région indiquée par A pour la sortie 02, ce qui rend le jugement difficile. Par ailleurs., même si l'amplitude et la phase sont ajustées, lorsque des variations des caractéristiques du convolutionneur dues aux variations de température sont prises en compte, l'ajustement n'est pas facile. La présente invention a par conséquent pour objet une construction, qui n'est pas influencée par l'irrégu- larité des caractéristiques des convolutionneurs, dans un récepteur,pour la mise en corrélation SSC d'un signal reçu avec un signal de référence prévu dans le récepteur afin de le décoder en une donnée au moyen de deux convolutionneurs (corrélateurs). Afin d'atteindre l'objectif ci-dessus, l'invention est caractérisée en ce que les deux convolutionneurs sont construits de manière qu'un premier et un second signal de référence, dont chacun se compose d'un signal décodé à quatre phases formé sur la base d'un premier code PN, d'un second code PN et d'un premier signal CW, soient fournis à une seconde entrée de chacun des convolutionneurs respectivement tandis qu'un signal reçu est fourni à une première entrée de chacun des convolutionneurs. Le signal reçu est mis en corrélation avec les premier et second signaux de référence par les deux convolutionneurs respectivement et l'information est obtenue en décodant leurs sorties en corrélation. Comme le décodage par les convolutionneurs afin d'obtenir la donnée est effectué par des opérations internes dans ce cas, un irrégularité des caractéristiques des convolu- tionneurs ne pose aucun problème. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaitront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - la figure 1 donne un schéma-bloc illustrant la construction d'un mode de réalisation de la présente invention; - la figure 2 donne un schéma-bloc illustrant un exemple de la construction de base d'un émetteur pour SSC correspondant au mode de réalisation indiqué à la figure 1; - la figure 3 est une vue latérale d'un exemple du convolutionneur; - la figure 4 donne un schémabloc illustrant la construction d'un autre mode de réalisation de la présente invention; - la figure 5 est un schéma de circuit montrant un exemple de l'additionneur utilisé dans le mode de réalisation indiqué à la figure 4; - la figure 6 donne un schéma-bloc illustrant la construction d'un autre mode de réalisation de cette invention; - les figures 7 et 8 sont des schémas-blocs montrant des systèmes convolutionneurs de récepteurs de l'art antérieur pour SSC; et - la figure 9 indique des formes d'onde de corrélation dans ces systèmes convolutionneurs. L'invention sera expliquée ci-dessous en se référant aux modes de réalisation indiqués sur les dessins. La figure 1 indique un mode de réalisation du système convolutionneur dans un récepteur pour SSC selon la présente invention, o les chiffres de référence 10 et 11 sont des convolutionneurs, 12 et 13 sont des électrodes de porte; 14 à 17 sont des transducteurs d'entrée; et 18 est un circuit générateur de signaux de référence. Le circuit générateur de signaux de référence 18 se compose,par exemple, d'un circuit hybride 19, de premier et second multiplicateurs 20, 21, d'un générateur de signaux CW 23 et d'un déphaseur 24. Un premier code PN, PNi, est directement appliqué au premier multiplicateur 20 et le signal CW lui est appliqué par le déphaseur 24, tandis qu'un second code PN, 26 19270 PN2,et le signal CW sont fournis au second multiplicateur 21. Les sorties va et vb des premier et second multiplica- teurs 20 et 21 sont appliquées au circuit hybride 19 et leurs sorties v r et vr2 sont appliquées aux seconds transducteurs 15 et 17 des convolutionneurs 10 et 11 respectivement. Les signaux de sortie en convolution Vcl et Vc2 sont pris aux électrodes de porte 12 et 13 des convolu- tionneurs 10 et 11 respectivement et un signal reçu vd est fourni aux premiers transducteurs d'entrée 14 et 16 des convolutionneurs. La figure 2 montre la construction de base d'un émetteur pour SSC correspondant au récepteur indiqué à la figure 1, o les chiffres de référence 25 à 27 sont des multiplicateurs; 23 est un générateur de signaux CW; 24 est un déphaseur et 30 est un additionneur. Le premier code PN, PN1 et le signal CW sont appliqués au multiplicateur 25 tandis que le second code PN, PN2 et la donnée à transmettre (D) sont appliqués au multiplicateur 26. Le signal CW est appliqué au multiplicateur 27 par le déphaseur 24 et la sortie du multiplicateur 26 lui est appliquée. Les sorties v1 et v2 des multiplicateurs 25 et 27 sont additionnées par l'additionneur 30,dont la sortie vtest transmise. Dans l'émetteur indiqué à la figure 2, les premier et second codes PN, PN1 et PN2,ainsi que la donnée D sont des données à deux valeurs, qui sont soit "1" ou "-1". Si l'on représente la fréquence du signal CW par cLU, alors, on a v1 = PN1(t) a sin( to t) (5) v2 = D- PN2(t) À cos(j) 0t). (6) o D indique la donnée. En conséquence, le signal transmis vt peut être exprimé par: vt = v1 + v2 = PN1(t)* sin(W ot)+D PN2(t) cos(cJ0t)... (7) Le signal donné par l'équation (7) est un signal décodé..DTD: à 4 phases. Le récepteur sera expliqué. Pour l'explication, on expliquera d'abord le mode de fonctionnement des convolutionneurs, en se référant à la figure 3. En représentant les signaux appliqués aux transducteurs d'entrée IDT1 et IDT2 par vd et vr, respectivement, on a Vd = sin(co0t + 9d)...(8) vr = cos(cOot + 9r) (9) En définissant l'opération 'de convolution effectuée par le convolutionneur par: vc=f vd Vr(t-t)d CONV vdÀ vr3.. (9') fa on obtient l'équation suivante: Vc = CONV { vd, vr}...(10) = lsin(2 Wot + gd + r)...(11) o p dans l'équation (11) indique une phase addition- nelle qui est propre au convolutionneur et YL l'effica- cité de convolution. En effet, lorsque deux signaux d'entrée vd et Jr ont une même fréquence, la fréquence de la sortie du convolutionneur est le double de cette fréquence. Par ailleurs, les phases des signaux d'entrée s'ajoutent et apparaissent à la sortie en même temps que la phase additionnelle p, qui est propre au convolu- tionneur. Sur la figure 1, PN1 et PN2 sont des codes PN, qui sont des images miroirs (inversées dans le temps) de PN1 et PN2 respectivement. Le signal CW a la même fréquence que celui utilisé du côté émetteur. v et vb sont données par: va = PN1(t) *cos(uot +)...(12) vb = PN2(t)* sin(.)Ot +). .(13) o i indique une différence de phase entre les porteuses transmises et reçues. En conséquence, la sortie d'addition Vrl et la sortie de soustraction vr2 du circuit hybride 19 sont comme suit: Vrl = va + vb = PN1(t) *cos(4ot + D) + PN2(t) sin( Ot + 9)...(14) Vr2 = va - Vb = PNl(t) * cos(ot +) PN2(t) ' sin(oot +) *(15) Vrl et vr2 sont des signaux décodés à 4 phases. Le signal reçu vd est un signal transmis et atténué vt, qui est donné par: vd = C * vt... (16) o C est un coefficient d'atténuation. Les convolutionneurs 10 et 11 mettent vd en corrélation avec vrl et vr2 et en utilisant les équations (10), (14) et (15), les sorties respectives de convolution Vcl et vc2 sont exprimées par: vcl = CONV vd, Vrli CONV v, vdva + vb...(17) vc2 = CONV Vdl va - vb... (18) Là, CONV vd, va+ vb} =CONV C'[ PN1(t)Wsin( ot)+ D ÀPN2(t) * cos(cot)Y3 PNI(t)' cos(ot+)+ PN'2(t). sin(Jot_+)} =CONV C 'PNl(t)* sin(wot), PN1(t) s} +CONV D- C* PN2(t) cos(ot),+PN(t)sin( 00t+p)} +CONV! C * PNI(t), sin(wot), + PN2(t)* sin(uJot+O)] +CONV DC PN2(t),cos(w Ot), PN1(t)- cos(90 t+_)} (19) Parmi les quatre termes de convolution de l'équation (19), les troisième et quatrième termes représentent les convolutions de PN1 avec PN2 et PN2 avec PNl,respectivement, qui sont des valeurs mutuelles en corrélation. Comme on choisit des codes PN ayant une valeur en corrélation mutuelle petite à l'origine, ces termes sont négligeables. En conséquence, CONV i vd, Va+Vb} CONV{ C PNi(t) À sin(cot), PN (t)- cos((.0 t+}) + CONV D CePN2(t)cos( ot),+PN2(t) sin(o &+)}3 30... (20) est valable. Par suite, vol est donnée par: Vcl = " ' C, Rl(t), sin(2.ot + e +) + D, R2(t) sin(2 o0t + 9 + 1)...(21) Rl(t) et R2(t) sont des fonctions d'auto-corrélation de PN1 et PN2,respectivement,et des enveloppes S1 à S4 indiquées à la figure 9, ce qui peut être donné par: R1(t) z_ R2(t) = R(t)...(22) En conséquence, on obtient l'équation suivante: vcl = 1' C. R(t) (1+D). sin(2uj0t++1)...(23) et de la même manière, vc2 est donnée par: vc2 = > 2' C. R(t) (1-D), sin(20t++02)... (24) de laquelle, si l'on a D =1, Vcl = 2 rL I 1 C a R(t). sin(2w0t+0+01) (25) Vc2 = 0 et si l'on a D = -1, Vcl = (26) 2si2Qtee Vc2 -2 * 2 * C. R(t) . sin(20t++p2) vcl et vc2 sont égales aux sorties 01 et 02 indiquées à la figure 9 respectivement ce qui signifie que le décodage en une donnée est possible et il.est clair que les phases additionnelles 1 et P2 ainsi que les efficacités n1 et - 2' qui sont inhérentes aux convolutionneurs, n'ont pas d'influence sur le décodage en la donnée. En bref, dans le système convolutionneur selon la présente invention, comme le décodage en la donnée ne s'effectue ni par la somme ni par la différence des sorties des deux convolutionneurs, mais s'effectue par des opérations à l'intérieur des convolutionneurs, une irrégularité des caractéristiques des convolutionneurs ne pose pas de problème. Le circuit générateur de signaux de référence indiqué en Figure 2 peut en outre ne se composer que des additionneurs 27 et 28 au lieu du circuit hybride, en y ajoutant un nouveau déphaseur 24' et un multiplicateur 26' comme cela est indiqué à la figure 4. L'additionneur dans ce cas peut simplement être formé d'une résistance R, telle qu'indiquée à la figure 5, ce qui est efficace pour réduire le prix. Par ailleurs, en représentant la période d'horloge du code PN par T1 et la période du signal CW par T2, si l'on a T1 >> T2... (27) il est possible de s'attendre sensiblement au même fonctionnement que ci-dessus, lorsque le circuit généra- teur de signaux de référence de la figure 1 se compose des deux multiplicateurs 29 et 36, d'un circuit générateur de signaux CW 31, de circuits à retard 32 et 33 et d'additionneurs 34 et 35, comme cela est indiqué à la figure 6, et si les retards I et t2 sont définis comme suit: V1 = T1/4} (28) t2 = T1/2 Comme, dans ce cas, le nombre demultiplicateurs nécessai- res n'est que de deux et que les circuits à retard peuvent être réalisés en déterminant de manière appropriée la longueur du câblage pour les convolutionneurs, cette construction est efficace pour réduire le prix. Par ailleurs, la quantité de déphasage du signal CW dans le récepteur de l'explication ci-dessus dépend de l'émetteur et il est nécessaire que la quantité de déphasage dans le déphaseur de la figure 1 soit de -1Y/2, lorsque celle du déphaseur de la figure 2 est de -IT'/2. Comme cela est clair par l'explication ci-dessus, selon l'invention, comme deux convolutionneurs sont utilisés dans un récepteurtil est possible d'obtenir un produit BT, équivalent à celui obtenu en utilisant un convolutionneur dont la longueur de porte est doublée, et par ailleurs le récepteur,n'est pas influencé par une irrégularité des caractéristiques des deux convolutionneurs et de plus, sa construction de circuit est simple,ce qui est efficace pour réduire le prix. R E V E N D I C A T I 0 N S 1.- Récepteur pour communication sur spectre dispersé, du type pourvu de deux convolutionneurs et o un premier et un second signal de référence sont fournis à une seconde entrée de chacun des convolutionneurs respectivement, tandis qu'un signal reçu est fourni à une première entrée de chacun des convolutionneurs de manière que la sortie en corrélation de chacun des convolutionneurs soit décodée afin d'obtenir un signal d'information, caractérisé en ce qu'il est de plus pourvu d'un circuit générateur de signaux de référence (18) pour produire des premier et second signaux décodés à quatre phases consistant en un premier code PN, un second code PN et un premier signal CW en tant que lesdits premier et second signaux de référence. 2.- Récepteur selon la revendication 1, caractérisé en ce que le circuit générateur de signaux de référence comprend un premier multiplicateur (20) pour multiplier le premier code PN et le premier signal CW, un second multiplica- teur (21) pour multiplier le second code PN et un second signal CW, dont la phase est déphasée de 90 ou -90 par rapport au premier signal PN, un moyen d'opération (19) qui ajoute la sortie du premier multiplicateur et celle du second multiplicateur et forme la différence entre eux, la sortie obtenue par leur addition étant le premier signal de référence, le résultat de la différence étant le second signal de référence. 3.- Récepteur selon la revendication 2, caractérisé en ce que le moyen d'opération (19) se compose d'un additionneur et d'un soustracteur. 4.- Récepteur selon la revendication 2, caractérisé en ce que le moyen d'opération se compose d'un circuit hybride (19). 5.- Récepteur selon la revendication 1, caractérisé en ce que le circuit générateur de signaux de référence comprend un premier multiplicateur (20) pour multiplier le premier code PN et le premier signal CW, un second multiplicateur (21) pour multiplier le second code PN et un second signal CW, dont la phase est déphasée de 90 ou -90 relativement au premier signal CW, un troisième multiplicateur (26') pour multiplier le second code PN et un troisième signal CW dont la phase est déphasée de ou 180 par rapport-au second signal CW, un premier additionneur (27) pour ajouter la sortie du premier multiplicateur et celle du second multiplicateur et un second additionneur (28) pour ajouter la sortie du premier multiplicateur et celle du troisième multiplica- teur, les sorties des premier et second additionneurs étant les premier et second signaux de référence respectivement. 6.- Récepteur selon la revendication 1, caractérisé en ce que le circuit générateur de signaux de référence comprend un premier multiplicateur (29) pour multiplier le premier code PN et le premier signal CW, un second multiplicateur (36) pour multiplier le second code PN et le premier signal CW, des premier et second moyens à retard (32, 33) pour retarder la sortie du second multiplicateur, un premier additionneur (34) pour ajouter la sortie du premier multiplicateur et celle du premier moyen à retard et un second additionneur (35) pour ajouter la sortie du premier multiplicateur et celle du second moyen à retard, les sorties des premier et second additionneurs étant les premier et'second signaux de référence respectivement. 7.- Récepteur selon la revendication 6, caractérisé en ce que le premier moyen à retard (32) a une quantité de retard qui est égale à celle requise lorsque la phase du premier signal CW est déphasée de 90 ou -90 et le second moyen à retard (33) a une quantité de retard qui est égale à 180 , en calculant en termes de la phase du premier signal CW, par rapport à la sortie du premier moyen à retard.