Brevet FR2614123A1 — publié le 19881021

-- 1 _2 La présente invention concerne les coupleurs de transmission de données pour unité de commande organisée autour d'un processeur, notam- ment dans le cadre d'un système à commande répartie fonctionnant en temps réel, tel qu'un autocommutateur temporel. On connaît par le brevet européen 0 062 293, un dispositif de commande multiprocesseur pour autocommutateur temporel. Les unités de commande réparties de ce dispositif comportent chacune un processeur et des coupleurs d'interface pour liaisons de transmission et/ou d'accès pour périphériques. Le processeur, ses mémoires et les coupleurs d'une même unité de commande communiquent entre eux par l'intermédiaire d'un bus, dit de système, au moyen duquel les informations circulent sous forme de données numériques dans l'uni- té. Les coupleurs d'interface et/ou d'accès d'une unité de commande assurent les adaptations indispensables d'une part à la transmission des données numériques par l'intermédiaire des différents types de liaisons de transmission du système auxquelles l'unité de commande a accès, d'autre part aux échanges avec les périphériques rattachés à cette unité. Ces périphériques sont par exemple des modules de mémoires, du type à disque ou à bande, qui servent de mémoire de masse pour une unité de commande et qui sont regroupés-en grappe reliées à un coupleur d'accès spécifique de cette unité par l'intermédiaire d'un bus particulier au- quel chaque grappe est reliée par un contrôleur approprié. Les liaisons de transmission comprennent par exemple des classiques Jonctions multiplexes temporelles de type MIC 30 voies ayant un débit de 2 Mbit/s, qui sont raccordées par quatre à des coupleurs d'interface, dits d'unités terminales, aptes à desservir chacun huit canaux ou voies de chacune des quatre Jonctions connectées. Un autre type de coupleurs d'interface permet le raccordement de modems par l'intermédiaire d'interfaces normalisées de type V28 ou V35 pour assurer la desserte d'un serveur, tel qu'un serveur d'annuaire, ou la mise en liaison à un réseau de commutation de paquets, tel que le réseau Transpac. 2 6 1 4 123 -2- Un coupleur d'interface, dit de signalisation, permet le raccordement de seize canaux sémaphores de signalisation à 64 kbit/s de jonctions multiplexes temporelles MIC par l'intermédiaire de quatre mo- dules de coupleurs pilotés par un même module de contrôle, relié comme eux au bus de système de l'unité de commande qui les comporte. Un coupleur d'interface, dit de connexion de processeur, permet de relier un processeur d'unité de commande à un réseau d'échange de messages entre unités de commande du même dispositif, il sera détaillé à titre d'exemple dans la présente demande. Dans la forme de réalisation proposée dans le brevet européen 0 062 293 évoqué ci-dessus, les unités de commande sont reliées à un réseau dupliqué d'échange de messages par des coupleurs de connexion individuels, ces derniers sont connectés chacun aux deux réseaux unitaires de type canal sémaphore formant le réseau dupliqué. Un distributeur dupliqué permet d'affecter l'un ou l'autre des réseaux unitaires, à la demande et en fonction de priorités tournantes, à chaque processeur d'unité de commande pour ses émissions de message. Le distributeur dupliqué assure également la diffusion vers tous les coupleurs des messages successivement émis par chacune des unités de commande, il est donc relié en point à point à chaque coupleur au travers des deux réseaux unitaires évoqués plus haut. Le coupleur de connexion d'une unité de commande coordonne les échanges entre cette unité et les réseaux unitaires et assure les conversions de signaux permettant d'une part la création de messages à partir des informations fournies par l'unité de commande desservie, d'autre part la reconstitution, sous forme acceptable par cette unité de commande, des informations transmises sous forme de messages par l'un et/ou l'autre des réseaux unitaires. Dans le but d'exploiter au mieux les possibilités de traitement des processeurs d'unité de commande au profit du système qu'ils comman- dent, ou tend à les décharger le plus possible des tâches annexes susceptibles d'être plus efficacement effectuées par des auxiliaires moins coûteux, tant à l'achat qu'à l'exploitation. On cherche aussi à éliminer les tâches indirectement induites qui peuvent être évitées par 2- 614123 -3- un choix judicieux au niveau matériel/logiciel. Les coupleurs du dispositif de commandé évoqué plus haut comportent déjà des automates visant à décharger les processeurs desser- vis d'une partie des opérations liées aux échanges de messages. Toutefois ces automates ont une structure figée qui ne peut être modifiée que par remplacement de matériel et de ce fait ils n'ont pas toute la souplesse que l'on peut souhaiter. De plus le fonctionnement de ces automates fait un appel fréquent aux décisions des processeurs qu'ils desservent, ce qui charge d'autant ces derniers. Pour remédier à ces inconvénients, la présente invention propose donc un coupleur de transmission de données pour unité de commande orga- nisée autour d'un processeur notamment dans le cadre d'un système à commande répartie, fonctionnant en temps réel, tel qu'un autocommutateur temporel. Ce coupleur, relié au bus de système du processeur de l'unité, est destiné à assurer les échanges d'information, sous forme de données numériques avec au moins une liaison de transmission de données du sys- tème ou avec au moins un périphérique de ladite unité, il comporte un premier automate d'interface avec le bus de système, un second automate d'interface de liaison ou de périphérique, une mémoire de commande pilotant les deux automates en fonction de l'adressage que lui fournit un séquenceur, un bloc processeur assurant les opérations arithmétiques et logiques à réaliser sur les données échangées par l'intermédiaire du coupleur, ainsi qu'une mémoire de travail partagée par le bloc processeur et les deux automates, le séquenceur adressant la mémoire de commande en fonction des micro-instruction délivrées par cette mémoire de commande et/ou le bloc processeur, ainsi que des informations émises par les deux automates. L'invention, ses caractéristiques et ses avantages sont précisés dans la description qui suit en liaison avec les figures répertoriées ci- dessous. La figuré 1 présente un système à commande répartie doté de coupleurs de transmission de données selon l'invention. La figure 2 présente un coupleur selon l'invention. La figure 3 présente une unité de commande à processeur _4- susceptible d'être exploitée avec le coupleur selon l'invention. La figure 4 représente la mémoire de commande et le séquenceur d'un coupleur selon l'invention avec leurs logiques périphériques. La figure 5 présente le bloc processeur, la mémoire de travail d'un coupleur selon l'invention et leurs logiques associées. La figure 6 présente un automate d'interface avec le réseau d'échange de messages d'un coupleur de connexion. Les figures 7A, 7B, 7C présentent un automate d'interface avec un bus de système pour un coupleur selon l'invention. Le réseau d'échange de messages présenté figure 1 correspond à celui que l'on trouve en figure 2 du brevet européen 0062293 évoqué plus haut, il est donc décrit en relation avec un système à unités de comman- de, multiples, entre lesquelles les taches sont réparties, le système considéré étant un autocommutateur temporel. On a figuré ici un groupe de "k" unités de commande 1 qui sont représentées par trois d'entre elles référencées li, 1j, lk et qui sont supposees communiquer entre elles par échange de messages. Chaque unité de commande 1, telle 1j, comporte un processeur 2, une mémoire associée 3, dite centrale, et un ensemble 4 de coupleurs de transmission de données; le processeur, la mémoire et les coupleurs sont interconnectés par un bus SBUS, dit de système, pour leurs échan- ges. Un des coupleurs de transmission de données 5, dit de connexion de processeur, est chargé, dans chaque unité de commande, d'assurer les échanges entre le processeur 2 de cette unité de commande et ceux des autres unités. D'autres coupleurs d'entrée/sortie desservent soit des périphéri- ques informatiques classiques affectés à l'unité de commande qui les comporte, tels des unités de mémoire à disque ou bande, soit des équipe- ments propres au système commandé, tel un coupleur 6 chargé de relier l'unité de commande 1j à un réseau de connexion non figuré de l'autocommutateur, via des liaisons temporelles non représentées ici. Seule la structure du coupleur de connexion 5 sera développée ici dans la mesure o elle est identique à celle des autres coupleurs. Les "k" unités de commande 1 communiquent entre elles par l'inter- médiaire de leurs coupleurs de connexion 5 respectifs reliés entre eux par un réseau dupliqué d'échange de messages formé de fait de deux réseaux unitaires 7a, 7b identiques exploités en partage de charge -et auxquel chaque coupleur de connexion 5 a accès. L'attribution des réseaux unitaires 7a, 7b est effectuée à la demande et suivant des priorités tournantes à chaque coupleur de connexion 5 pour qu'il y émette ses messages, cette attribution est réalisée par un distributeur dupliqué composé de deux unités distributrices 8a, 8b identiques, chargées, chacune de l'un des réseaux unitaires. Chaque unité distributrice 8a ou 8b comporte des sélecteurs 9a,10a, lla ou 9b, lob, llb gérés par un explorateur 12a ou 12b sous le contr8le temporel d'un circuit d'horloge et de synchronisation 13a qui fournit également des signaux d'horloge DCK1 ou DCK2 aux coupleurs de connexion 5 reliés au réseau unitaire desservir. Dans le cadre de chaque réseau unitaire 7a, 7b, chacun des cou- pleurs de connexion 5 est relié à une entrée individuelle d'un sélecteur 9A ou 9b d'unité distributrice par une ligne individuelle de demande d'émission DE, telle la ligne DElJ unissant le coupleur 5 de l'unité de commande 1j au sélecteur 9a de l'unité distributrice 8a. Les autorisations d'émission à travers un canal sont individuellement transmises aux coupleurs de connexion 5 demandeurs par un circuit de validation 14a ou 14b, via le sélecteur 10a ou 10b concerné en fonction des règles de priorité choisies. A cet effet le sélecteur 10a ou lob d'une unité distributrice est relié à chacun des coupleurs 5 des unités de commande 1 par une ligne individuelle d'autorisation d'émission qui permet l'affectation temporaire du réseau unitaire ?A ou 7b desservi par ce sélecteur à un coupleur, telle la ligne AElj reliant l'une des sorties du sélecteur i -W de l'unité distribution 8a au coupleur 5 de l'unité de commande lJ. Un circuit de surveillance non figuré de chaque unité distributrice 8a ou 8b limite la durée d'émission allouée à chaque coupleur pour un message àune valeur prédéterminée, de manière à éviter l'accaparement d'un réseau unitaire par un seul coupleur. Dans l'exemple proposé, l'échange des messages à travers les 261 4123 - 6 - réseaux unitaires7a, ?b s'effectue selon une procédure HDLC telle que définie par la norme ISO du CCITT. Les données constituant un message émis à travers un coupleur de connexion 5 sur un réseau unitaire 7 sont transmises en série vers l'unité distributrice 8 régissant ce réseau unitaire ici par l'intermé- diaire d'une ligne d'émission RD1 ou RD2 reliant individuellement ce coupleur de connexion à cette unité distributrice, telle la ligne RDlJ reliant le coupleur 5 de l'unité de commande 1j à l'une des entrées individuelles du sélecteur lla de l'unité distributrice 8a. Tout message reçu par un sélecteur 11a ou 11b d'unité distribu- trice est régénéré bit par bit par une bascule 15a ou 15b avant d'être simultanément diffusé en série vers les autres coupleurs de connexion 5 sur les fils individuels de transmission reliant le sélecteur 11a ou 11b concerné à ces coupleurs, via une interface de diffusion 16a ou 16b Placée en sortie de la bascule 15a ou 15b dans l'unité distributrice 8a ou 8b considérée. Chaque interface 16a ou 16b pour objet de permettre la diffusion de chaque message émis par un coupleur de connexion vers tous les autres, y compris lui-même, en point à point à travers l'un des réseaux unitaires, sans interférence possible d'aucun des autres cou- pleurs de connexion. Chaque coupleur étant relié à chaque unité distributrice par une ligne de réception DT1 ou DT2, telles DTlj ou DT2J. Le signal d'horloge DCK1 ou DCK2, fourni par le circuit d'horloge et de synchronisation 13a ou 13b de chacune des unités distributrices 8a ou 8b aux différents coupleurs de connexion 5, permet la récupération des données transmises à travers chacune de ces unités distributrices. A cet effet, les signaux d'horloge DCK1 et DCK2 sont transmis respectivement chacun par l'un des réseaux unitaires 7a, ?b. La figure 2 permet de préciser la structure d'un coupleur de connexion 5 et par conséquent celle de tout coupleur de transmission de données. Le coupleur de connexion 5 est relié d'une part au bus de système SBUS de l'unité de commande 1 qui le comporte, d'autre part aux réseaux unitaires 7a, 7b, étant entendu que c'est au niveau de ce dernier raccordement que se différencient les autres coupleurs. Le coupleur de connexion 5 comporte un premier automate 17 chargé de l'interfaçage avec le bus de système SBUS et en particulier des adressages lorsque le coupleur de connexion reçoit ou transmet des messages pour l'unité de commande 1 qui le comporte. Un circuit d'horloge 18 est relié au bus de-système SBUS en plus du premier automate 17 dans chaque coupleur de connexion 5, ce circuit 18 fournit des signaux d'horloge et de synchronisation pour les échanges via le bus de système; ces signaux, qui sont précisés plus loin, sont obtenus à partir d'un signal d'horloge BCLK, et d'un signal d'initiali- sation INIT, eux-mêmes générés l'un par un circuit d'horloge l'autre par un logiciel, dans l'unité de commande dont fait partie le coupleur considéré. Un second automate 19 assure l'interfaçage du coupleur 5 qui le comporte, avec les réseaux unitaires 7a, 7b. Dans le cas des autres coupleurs l'automate 19 assure l'interface avec soit les périphériques soit les liaisons de transmission concernées. Les deux automates 17 et 19 sont pilotés par l'intermédiaire d'une mémoire de commande 20, elle-même adressée par un séquenceur 21. La mémoire de commande 20 fournit des micro-instructions fonction des adresses que le séquenceur 21 lui fournit. Chaque micro-instruction est susceptible d'agir sur les deux automates 17 et 19, sur le séquenceur 21 et sur un bloc processeur 22, elle leur est transmise par l'intermé- diaire d'une liaison multifilaire PIPE. Le bloc processeur 22 assure les opérations arithmétiques et logi- ques à réaliser sur les données, en fonction des micro-instructions, il est apte à réagir sur le séquenceur 21 auquel il est relié par une liaison multifilaire TEST, de même que le sont les automates 17 et 19, via respectivement une liaison multifilaire INF1 et une liaison multifi- laire INF2. Les-automates 17, 19 et le bloc processeur 22 sont reliés entre eux par un bus interne IBUS qui dessert également une mémoire de travail 23 permettant une mémorisation temporaire d'informations, au niveau de ce bus interne, en fonction des commandes issues des micro-instructions. La composition du bus de système SBUS d'une unité de commande 1 est définie à la figure 3 en liaison avec l'organisation du processeur 2 - 8- de l'unité de commande qu'il dessert. Ce bus de système comporte essentiellement une liaison multifi- laire de transfert de données LD, apte à transmettre simultanément seize éléments binaires de données, une liaison multifilaire de transfert d'adresses LA, ici apte à transmettre simultanément vingt éléments binaires d'adresse, une liaison de transmission de signaux d'horloge-CLK à partir du processeur 2 vers les autres équipements connectés avec lui au bus de système SBUS, et des liaisons de signalisation INIT, BUSY, XACK, MRDC, MWTC, toutes les liaisons indiquées étant connectées au proces- seur 2 de l'unité de commande 1 concerné. Dans l'exemple proposé en liaison avec la figure 3, le proces- seur 24 est organisé autour d'un microprocesseur à seize bits de type 8086 de la société INTEL. Les demandes d'utilisation du bus de système SBUS par le proces- seur 2, le coupleur 5 et les autres sous-ensembles susceptibles d'exploiter ce bus, sont centralisées dans le processeur 2 au niveau d'un circuit allocateur 25, ici constitué par un circuit codeur-décodeur à priorités. Ce circuit allocateur 25 reçoit les demandes d'attribution au niveau de son codeur au travers de liaisons individuelles globalement référencées BREQ qui émanent des divers sous-ensembles habilités évoqués ci-dessus et notamment du microprocesseur 24, via une logique de demande d'accès 26 pour le processeur 2. Ce dernier reçoit ici la priorité la plus grande. Les autorisations d'utilisation du bus de système sont délivrées une à une aux sous-ensembles demandeurs par le circuit allocateur 25 via des liaisons individuelles globalement référencées BPRN, dont l'une agit sur une logique de gestion d'accès 27 affectée au processeur 2 lui-même. La logique de demande d'accès 26 reçoit les signaux de remise en marche RESET du processeur 2 que fournit un circuit d'horloge local 28, des signaux de remise à zéro RAZ de ce processeur 2 et un signal de fin de comptage CO émanant d'un compteur programmable 29 chargé de libérer le bus de système SBUS en cas de dépassement d'un délai prédéterminé d'utilisation de ce bus par un même sous-ensemble émetteur, par exemple le coupleur 5 ou le processeur 2 lui-même. -9- La logique de demande d'accès 26 produit le signal de demande d'attribution de bus qui est émis sur la liaison BREQ reliant cette logique au circuit allocateur 25, elle engendre aussi un signal d'ini- tialisation transmis par une liaison INIT d'une part par le bus de système SBUS d'autre part à l'entrée RESET du microprocesseur 24. La logique de gestion d'accès 27 reçoit: - les autorisations d'utilisation du bus de système SBUS qui lui transmet la liaison BPRN la reliant au circuit allocateur 25; - le signal d'horloge produit localement par le circuit d'horloge 28 à des fins d'envoi à cette logique de gestion, au microprocesseur 24, au compteur programmable 29 et sur le bus de système, via la liaison CLK, ce signal étant ici un signal carré de fréquence dix mégahertz; - un signal LOCK émis par le microprocesseur 24 pour interdire la prise du bus de système par un sous-ensemble autre que ce microprocesseur; - des signaux binaires d'état SO-S2 émis de manière connue en soi par le microprocesseur 24 pour ses commandes, - un signal d'occupation du bus de système provenant par une liaison BUSY du bus de système SBUS. Cette liaison BUSY est bidirectionnelle, elle permet à la logique de gestion d'accès 27 de tenir compte du signal d'occupation qu'émet tout autre sous-ensemble maître temporaire du bus de système SBUS. Elle per- met aussi à la logique de gestion d'accès 27 d'émettre elle-même un signal d'occupation à destination des autres sous-ensembles, lorsque le processeur 2 est lui-même le maître du bus de système. La logique de gestion d'accès 27 produit aussi des signaux binaires de commande Kl-K3 à destination d'un réseau logique programmé 30 apte à produire des signaux de commande d'écriture et/ou lecture d'une part via des liaisons MWTC, MRDC du bus de système SBUS et à destination des mémoires reliées à ce bus de système notamment la mémoire 3 de l'unité de commande 1 considérée, ou la mémoire 23 du coupleur de connexion 5 considéré, d'autre part via des liaisons IOWC, IORC à destination du compteur programmable 29 et d'un circuit d'interruption 31. Comme indiqué plus haut le compteur programmable 29 est destiné à engendrer une interruption en cas d'utilisation prolongée et injustifiée - 10 - du bus de système SBUS par un des sous-ensembles susceptibles de s'en rendre maître; il reçoit à cet effet le signal d'horloge émis sur la liaison CLK par le circuit d'horloge 28, les signaux d'écriture-lecture transmis par les liaisons IOWC, IORC et des données de programmation fournies sur ses entrées DO à D? soit par une mémoire morte 32 contenant notamment le logiciel d'initialisation du microprocesseur 24, soit par ce dernier. Le compteur programmable 29 fournit d'une part, comme on l'a vu, un signal de fin de comptage à destination de la logique de demande d'accès 26, via la liaison CO, d'autre part une demande d'interruption, via une des liaisons INT, à destination du circuit d'interruption 31. Ce dernier est un classique circuit de gestion d'interruption, par exemple un circuit de type 8259 de la société INTEL. Il reçoit sur ses entrées IRO à IRE les demandes émanant individuellement du compteur pro- grammable 29, du coupleur de connexion 5 et des autres sous-ensembles susceptibles de requérir une interruption du microprocesseur 24 dans l'unité de commande 1 considérée. Classiquement ce circuit d'interruption 31 agit sur le processeur 24 pour toute demande d'interruption, dès que possible en fonction des règles de priorité choisies entre interruptions d'origines diverses. Le microprocesseur 24 est ici desservi par un bus BP permettant un transfert simultané d'un maximum de vingt éléments binaires fournis par les sorties ADO à AD19 de ce microprocesseur. Le bus BP relie le microprocesseur 24 à des circuits tant internes qu'externes au processeur 2 qui le comporte. A cet effet ce bus BP est relié d'une part à un registre tampon 33A d'accès aux entrées d'adres- sage de la mémoire morte 32 et du réseau logique programmé 30, d'autre part à des groupes de portes d'accès 34A, 34B, 34C, 34D de type ET trois états le reliant bidirectionqellement les unes à la liaison de transfert de données LD du bus de système SBUS, les autres à divers circuits internes du processeur 2. Le registre tampon 33A permet également la transmission simultanée des vingt éléments binaires d'adresse par la liaison de transfert d'adresse LA du bus de système SBUS, via une porte de contr8le d'accès 34E validée de manière connue en elle-même par une logique d'ac- - 11 - tivation non représentée qui agit également et sélectivement sur les autres portes 34 et sur divers circuits du processeur 2, tels que le compteur programmable 29, le circuit d'interruption 31... Les groupes de portes d'accès 34A, 34B mettent alternativement en communication le bus BP du microprocesseur 24 avec ia liaison de transfert de données LD du bus de système qui permet ici une transmission simultanée de seize éléments binaires. Les groupes de portes d'accès 34C et 34D mettent alternativement en communication le bus BP avec le compteur programmable 29 et le circuit d'interruption 31 ou la sortie de la mémoire morte 32 avec le bus BP, celle-ci contenant ici comme on l'a vu- le logiciel d'initialisa- tion du microprocesseur 24. En dernier lieu, le circuit d'horloge 28 comprend de manière connue une horloge associée à une logique, toutes deux non représentées; il reçoit des autres sous-ensembles, avec lequel le pro- cesseur 2 est en communication en tant que maître à un instant donné, un signal d'acquittement XACK, lui permettant d'agir sur l'entrée READY ici référencée RDY du microprocesseur 24 pour l'informer de l'état du transfert de données en cours. Les figures 4 et suivantes permettent de préciser les organes de coupleur de connexion 5 proprement dit, seuls le circuit d'horloge 18 et la mémoire de travail 23 n'y sont pas spécifiquement développés car ils sont classiques et dans la mesure o la connaissance des signaux qu'ils exploitent est suffisante pour que l'homme de métier soit à même de mettre en oeuvre la présente invention. Dans le cas présent, le circuit d'horloge 18 d'un coupleur 5 reçoit le signal d'horloge émis sur la liaison CLK du bus système SBUS par l'horloge 28 du processeur 2 de l'unité de commande 1 qui le comporte, ainsi que le signal d'initialisation transmis par la liaison INIT et il produit des signaux auxiliaires d'horloge qui sont nécessaires au fonctionnement du coupleur et qui seront précisés plus. - loin en liaison avec les circuits auxiliaires auxquels ils sont appliqués. La figure 4 regroupe la mémoire de commande 20, le séquenceur 21 et une partie de la logique associée. - 12 - Comme indiqué plus haut l'ensemble des fonctions du coupleur est commandé par la micro-instruction issue de la mémoire de commande 20 en réponse à l'adressage fourni par le séquenceur 21. Dans l'exemple choisi la mémoire de commande 20 est une mémoire morte fournissant des micro-instructions de quarante bits référencés KO à K39. Chaque micro-instruction comporte: - un champ SEQ ici composé des cinq bits de poids faible K35 à K39 qui servent soit à l'adressage du séquenceur, dans le cas d'une micro- instruction courante, soit à la définition des instructions de branche- ment dans le cas d'une micro-instruction de branchement; - un champ comprenant les bits K18 à K34 qui définissent soit l'opération à réaliser par le bloc processeur PRO dans le cas d'une micro-instruction courante, soit l'adresse de branchement.; - un champ DEST comprenant les bits K14 à K17 qui définissent le récep- teur de messages concerné; - un champ ORIG comprenant les bits Kll à K13 qui définissent l'émetteur de messages concerné; - un champ CDE comprenant les bits KO à K10 qui soit définissent les ordres données aux différents éléments constitutifs du coupleur 5 pour l'exécution d'une micro-instruction courante, soit précisent la condition testée dans le cas d'une micro-instruction de branchement. Suite à chaque adressage effectué par le séquenceur 21 selon un processus qui est évoqué plus loin, la mémoire de commande 20 fournit une microinstruction à un registre tampon, dit de micro-instruction, 35 qui marque les fils de la liaison PIPE pour la durée d'une micro-instruction. Une micro-instruction permet la détermination de l'adresse de la micro- instruction suivante par le séquenceur SQ et l'actionnement d'éléments de l'unité de commande. En vue d'un tel actionnement, la liaison PIPE est reliée aux entrées de trois décodeurs 36A, 36B, 36C qui reçoivent respectivement les bits K8 à K10 du champ de commande CDE, les bits Kll à K13 du champ ORIG et les bits K14 à K17 du champ DEST. les sorties des trois décodeurs 36A, 36B, 36C sont reliées au bus interne IBUS ou plus précisément à une partie bus de sélection ABUS de ce bus interne. -13- Pour le calcul d'adresse, le registre de micro-instruction 35 fournitles bits K35 à K38 du champ SEQ au séquenceur 21 afin de lui préciser s'il doit déterminer les adresses en interne ou s'il doit les recevoir du bloc processeur 22, via la partie de données DBUS du bus interne IBUS qui est reliée à cet effet à un premier groupe d'entrées EI d'un multiplexeur 37A. Le multiplexeur 37A reçoit donc une indication d'adressage soit du bloc processeur 22 comme indiqué ci-dessus dans le cas d'un éclatement sur la sortie en vrai ou en faux de ce bloc processeur, soit par l'inter- médiaire des bits K18 à K28 fournis par la liaison PIPE par un second groupe d'entrées EII du multiplexeur dans le cas d'une micro-instruction de branchement, soit encore d'un codeur de priorité 38 et sur un troisième groupe d'entrée EIII dans le cas d'une suspension d'une micro- instruction suspensive. Les micro-instructions de branchement sont soient conditionnelles, soit inconditionnelles, dans le premier cas le choix de la condition prise en compte est précisé par le micro-instruction qui agit au liaison avec le bloc processeur 21 sur une logique de condition 39. En ce but le décodeur de destination 36C extrait de la micro- instruction concernée une commande de branchement conditionnel MUXC qui autorise le test d'une condition choisie parmi plusieurs, la condition étant précisée par les bits K4 à K6 que l'on applique à cet effet aux entrées de sélection d'un multiplexeur 37B de la logique de condit- ion 39. Les entrées de données du multiplexeur 37B permettent ici de traiter huit conditions indiquées pour trois d'entre elles par le premier automate 17, via la liaison INF1 en ce qui concerne l'accès direct à la mémoire 3 de l'unité de commande 1, et par le bloc proces- seur 22 via la liaison TEST en ce qui concerne les cinq autres. Le résultat du test effectué par une condition sélectionnée est fourni par le multiplexeur 37B à un comparateur 40 qui reçoit également le résultat prévu par l'intermédiaire du bit K7 de la micro-construction qui est transmis par la liaison PIPE. En cas d'accord le comparateur 40 actionne une porte 41A de type ET, si cette dernière reçoit simultanément la commande de branche- ment conditionnel MUXC. - 14 - Le signal de sortie de la porte 41A agit alors via une porte 42A de type OU, à une entrée CE du séquenceur 21 qui en reçoit la condition de test. Le séquenceur 21 est ici constitué par un circuit 2910 de la société AMD, il est rythmé par un signal d'horloge, dit de base, HBA qui produit le circuit d'horloge 18 à partir du signal d'horloge CLK. Le signal HBA a ici une période triple de celle du signal CLK. - Les micro-instructions suspensives sont des micro-instructions réparties dans les microprogrammes du bloc processeur 22 au gré du concepteur ayant établi ces microprogrammes, afin de déclencher si besoin est une suspension du déroulement d'un microprogramme en cours au profit d'un autre, notamment pour assurer la prise en compte de commandes en temps réel. Ceci permet au concepteur par un choix judicieux du pas entre microinstructions suspensives et de la position de ces dernières par rapport aux autres micro-instructions d'un microprogramme de réduire au minimum les perturbations causées par les nécessaires changements de microprogramme. Le positionnement d'une micro-instruction suspensive à la fin d'un sous-programme peut par exemple permettre d'éviter les opé- rations de sauvegarde auxquelles aurait conduit une interruption ou encore la prise en compte immédiate d'informations présentes sur le bus de système SBUS par le bloc processeur 22 pour une commande en temps réel. Dans l'exemple de réalisation proposé, les causes susceptibles de venir agir en suspension sur le déroulement d'un microprogramme sont rassemblées d'une part au niveau des entrées d'une porte 42B de type OU, d'autre part au niveau des entrées du codeur de priorité 38 qui établit quelle est la cause de suspension la plus urgente, ici parmi huit causes transmises à autant d'entrées individuelles du codeur de priorité 38 par les automates 17 et 19, via les liaisons INF1 et INF2. La porte 42B agit sur une porte 41B de type ET qui reçoit aussi l'inverse du signal MUXC, via un inverseur 43A, en l'absence de commande de branchement conditionnel, et un bit K39 d'autorisation via la liai- son PIPE, lorsque la micro-instruction en cours est suspensive. Le signal obtenu en sortie de la porte 41B vient activer l'entrée CE du séquenceur 21, via la porte 42A à une seconde entrée de laquelle la porte 41B est reliée par sa sortie. - 15 - Le séquenceur 21 reçoit sur ses entrées D l'adresse que lui fournit le multiplexeur 37A en cas de rupture de séquence, cette adresse est délivrée par un groupe d'entrées de ce multiplexeur qui est déterminé en fonction du type de rupture de séquence impliqué. A cet effet des entrées de sélection du multiplexeur 37A sont reliées à des sorties VECT et MAP de positionnement du séquenceur 21 par des liaisons unifilaires, via une porte 41C de type ET pour la liaison issue de la sortie MAP, cette porte 41C étant validée par la porte 41B. Le séquenceur 21 ordonne l'enchainement des microprogrammes, à partir de l'ensemble des informations qu'il reçoit, il est apte à fournir l'adresse de la micro-instruction à venir à la mémoire de commande 20, suite à la fourniture par celle-ci d'une micro-instruction au registre de micro-instruction 35. L'adresse fournie sous forme d'un mot de onze bits peut être: - l'adresse présente incrémentée d'une unité, dans le cas d'une séquence continue, une adresse issue d'une pile dans le cas d'un retour à un programme, - une adresse issue d'un registre dans-le cas d'un saut ou d'une boucle, - une adresse externe en cas de rupture de séquence survenant suite soit à un micro-instruction de branchement, soit à un éclatement en vrai ou faux en sortie de bloc processeur 22, soit à une suspension de micro- instruction susceptible de l'être. De manière classique, l'adresse de la micro-instruction suivante peut être calculée pendant la micro-instruction courante en cas de con- tinuité. La figure 5 présente le bloc processeur 22, ce dernier est organisé autour d'une unité de calcul 44 à laquelle est associée la mémoire de travail 23. L'unité de calcul est composée par exemple à l'aide de deux microprocesseurs en tranches de type AM2901 de la société AMD qui sont associés de manière synchrone. * L'unité de caleul 44 est reliée à la liaison PIPE dont elle reçoit, d'une part sur un groupe d'entrées A, -les bits K18 -à K19 et K21 à K23 provenant du champ BLPR de la micro-instruction en cours afin d'assurer la sélection de ses registres internes, d'autre part sur un groupe - 16 - d'entrées I, les bits K26 à K34 du même champ pour la commande proprement dite. Dans ces conditions les bits K26 à K28 assurent une sélection d'opérande, les bits K29 à K31 assurent une sélection de fonction et les bits K32à K34 définissent la destination des résultats des calculs, en l'occurence les chargements et les décalages en registre d'unité de calcul et en mémoire de travail 23. Les données destinées à être introduites dans les calculs de l'unité de calcul 44 parviennent au groupe d'ici huit entrées DI par l'intermédiaire du bus interne IBUS, l'unité de calcul 44 étant susceptible de recevoir à tout instant les données circulant sur ce bus interne. L'unité de calcul 44 restitue les données calculées par ces huit sorties DO reliées d'une part au bus interne IBUS via un groupe de portes 41D, de type ET à trois états, d'autre part à un premier groupe d'entrées d'un multiplexeur 37C d'adressage de la mémoire vive 23, cette dernière servant ici d'extension externe aux registres de l'unité de calcul 44. La mémoire vive 23 est reliée par huit entrées à la partie bus de données DBUS du bus interne IBUS, via un groupe de portes 41E, de type ET à trois états, assurant un contrôle d'accès, de manière à servir de mémoire de travail commune pour l'unité de calcul 44 et les automa- tes 17, 19. La mémoire de travail 23 permet d'écrire et de lire des informa- tions sur le bus interne IBUS, elle est adressée par l'unité de calcul 44, via un premier groupe d'entrées du multiplexeur 37C, comme indiqué plus haut o directement par les bits KO'à K7 du champ de commande CDE des micro-instructions qui sont appliqués à un second groupe d'entrées du multiplexeur. Un groupe de portes 41F de type ET à trois états, contrôle la transmission au bus de données DBUS des octets apparaissant en sortie de mémoire de travail 23, ce groupe de portes 41F est classiquement activé en alternance avec le groupe de portes 41E situé en entrée de la mémoire de travail. Les portes 41E et 41F sont pilotées par les micro-instructions, - 17 - via une logique d'écriture-leeture 45 reliée respectivement à une sortie spécifique du décodeur de commande'36A de désignation des organes desti- nataires par une liaison RAMD du'bus de sélection ABUS, à une sortie spécifique du décodeur d'origine 36B, désignant les organes émetteurs, par une liaison RAM0 du même bus de sélection ABUS, ainsi qu'au circuit d'horloge 18 dont cette logique reçoit le signal d'horloge HBA. Un groupe de portes 41G de type ET permet également d'injecter directement une valeur fixée par les bits KO à K7 de la micro-instruc- tion sur le bus interne IBUS, en ce but il est relié par ses entrées aux fils concernés de la liaison PIPE, par ses sorties aux fils du bus interne IBUS et il est commandé par un signal VCTE que- fournit le déco- deur d'origine 36B, via le bus interne. L'unité de calcul 44 fournit aussi cinq conditions de branchement aux entrées du multiplexeur 37B de la logique de condition 39 (figure 4). Dans l'exemple proposé ces conditions définissent un élément caractérisque du résultat des calculs effectués par l'unité de calcul par exemple la nullité du résultat, la valeur d'un bit signifi- catif (bit 7), un débordement. L'automate 19 présenté en figure 6 assure.l'interface avec les deux réseaux unitaires 7a, 7b, il est organisé autour de deux contrô- leurs multiprotocoles 46a, 46b qui sont par exemple des circuits 6854 de la société MOTOROLA. Chaque contrôleur 46 est apte à émettre ou recevoir des données en série par une sortie TXD et une entrée RXD, via l'un des réseaux unitaires 7a ou 7b. A cet effet, le contrôleur 46a est relié à l'unité destribut- rice-8a du réseau 7a: - par sa sortie d'émission TXD via une ligne d'émission RD1, telle RD1j; - par son entrée réceptrice RXD via une ligne de réception DT1, telle DTlj; - par une sortie de demande d'émission RTS via une ligne individuelle de demande d'émission DE, telle DE1j; - par une entrée d'autorisation d'émission CTS via une ligne individuelle d'autorisation AE, telle AE1J; - 18 - - par une entrée de signaux d'horloge de transmission TXC via la ligne de transmission de signaux d'horloge DCK1, pour les échanges de données au travers du réseau unitaire 7a. Il en est de même pour la liaison entre le contrôleur 46b du coupleur de connexion 5 déjà considéré et l'unité distributrice 8a du réseau unitaire 7a. Chaque oontrôleur 46 est aussi relié à la partie bus de données DBUS du bus interne IBUS du coupleur 5, qui le comporte, au profit du processeur 2 de l'unité de commande 1 que dessert ce coupleur. En ce but les entrées/sorties de données MD0 à MD7 de chacun des contrô- leurs 46a, 46b d'un coupleur sont reliées aux huit fils correspondants du bus de données DBUS, via une unité tampon 47, organisée autour de deux registres tampons 33B et 33C de type parallèle-parallèle. Le pilotage des contrôleurs 46A et 46B est assuré par une logique de pilotage 48 qui regoit les bits KO à K4 de micro-instruction que fournit la liaison PIPE et une commande de validation fournie par le décodeur de commande 36A, via une liaison de sélection A2C de la partie bus de sélection ABUS du bus interne IBUS. Les cinq bits KO à K4 sont mis en mémoire dans un registre 33D reliés par ses entrées aux fils appropriés de la liaison PIPE via un groupe de portes 41H de type ET qui est validé par une porte 41J égale- ment de type ET reliée à la liaison de sélection A2C, lorsque celle-ci est marquée par une micro-instruction, et à la liaison d'horloge HR1 fournissant un signal adapté aux contrôleurs que génère le circuit d'horloge 18. Dans l'exemple choisi, ce signal HR1 est retardé d'un tiers de période par rapport au signal HBA. Le registre 33D est relié en parallèle aux entrées MO, M1 des deux contrôleurs 46a, 46b par ses sorties de bits KO et K1, à l'entrée de commande d'écriture-lecture R/W de chacun de ces contrôleurs par sa sortie de bit K4 et sélectivement à leur entrée d'activation EN indivi- duelle par sa sortie de bit K2 pour le contrôleur 46a et par sa sortie de bit K3 pour le contrôleur 46b. Ceci permet de sélectionner l'un ou l'autre des contrôleurs pour une opération d'écriture ou de lecture en liaison avec l'un ou l'autre - 19 - des registres internes qu'il comporte. Comme indiqué plus haut les transferts de données de chaque contrôleur 46a ou 46b à travers le bus de données DBUS s'effectuent par l'intermédiaire de l'unité tampon 47. Les données émanant des entrées/sorties MDO à MD7 d'un contrôleur sont transmises pour stockage temporaire au registre 33B, via un groupe de portes 41K de type ET validé -par la commande A2D que fournit le décodeur de destinati- on 36C (figure 4) via un inverseur 43B de l'unité tampon 47. Les données à transférer du.bus de données DBUS à destination des entrées/sorties MDO à MD7 d'un contrôleur sont stockées dans le registre de verrouillage 33C relié par ses sorties auxdites entrées/sorties MDO à MD7 par l'intermédiaire d'un groupe de portes 41L de type ET activé par la commande A20 que fournit le-décodeur d'origine 36B (figure 4). Le bus de données DBUS est relié en sortie d'un groupe de portes 41M de type ET elles mêmes insérées entre les sorties parallèles du registre de verrouillage 33B et les entrées parallèles du registre de verrouillage 33C, ce groupe de portes 41M étant activé par le bit K4 qui lui fournit la sortie correspondante du registre 33D lorsque l'un ou l'autre des contrôleurs 46a, 46b est activé en émission vers le bus interne IBUS. Un signal d'horloge HC est fourni aux contrôleurs pour leurs émis- sions à destination du bus interne, il est adapté à la vitesse de ces circuits et est fourni par le circuit 18 du coupleur. Dans l'exemple proposé ce signal d'horloge HC est un signal carré de période double de celle du signal HBA par rapport auquel il est calé, cette période étant ici de six cent nanosecondes. Le signal d'horloge HC contrôle également l'entrée des données, issues du bus interne, dans le registre 33C et l'activation des contrô- leurs, via des portes 41N et 41P de type ET insérées respectivement entre l'une ou l'autre des sorties de bits K2 ou K3 du registre 33D et l'une ou l'autre des entrées EN des contrôleurs. Une porte 41Q regoit a cet effet le signal d'horloge HC et la commande A2C provenant du déco- deur de commande 36A et elle agit sur une des deux entrées des portes 41N, 41P. Les accès à l'automate 19 se déroulent en deux micro-instructions. - 20 - Lors d'une dpération, une commande A2C est déduite d'une micro- instruction, par le décodeur 36A (figure 4), elle permet de charger les bits KO à K4 dans le registre 33D qui définit de ce fait le contrôleur 46a ou 46b concerné, l'adresse de celui des registres internes concernés de ce contrôleur et le type d'opération impliquée, c'est-à-dire écriture ou lecture. Le signal de commande A2D autorise le chargement du registre 33B par le contrôleur 46a ou 46b qui est validé via sa porte 41N ou 41P, et qui est synchronisé par le signal HC. La sortie des données contenues dans le registre 33B implique une validation de la porte 41M par le bit K4 contenu dans le registre 33D, la commande A2D interdisant alors toute écriture simultanée dans ce registre. Le chargement du registre 33C est autorisé par le bit K4 agissant alors pour inhiber le circuit de porte 41M et permettre l'inscription des données présentes sur le bus de données DBUS dans ce registre 33C piloté par le signal d'horloge HC. La transmission des données contenues dans le registre 33B impli- que une validation de la porte 41M par le bit K4 contenu dans le regis- tre 33D, la commande A2D interdisant alors toute écriture simultanée dans ce registre. La transmission des données contenues dans le registre 33C à celui des contrôleurs 46a ou 46b qui est désigné par une micro-instruction, est déclenchée par la commande A20 appliquée à la porte 41L reliant le registre 33C aux entrées/sorties MDO à MD? des contrôleurs. Les transferts de données qui concernent l'automate 19 et qui impliquent le bus interne IBUS sont susceptibles d'être initialisés à l'instigation du premier nommé. A cet effet les contrôleurs 46a et 46b comportent chacun trois sorties IRQ, TDSR et RDSR, qui permettent respectivement d'effectuer trois demandes de suspension au niveau du codeur de priorité 38 et de la porte 42B - figure 4 -, via la liaison INF2. Les deux sorties IRQ qui demandent une interruption générale au profit de leurs contrôleurs respectifs, sont reliées chacune à une bas- cule de mémorisation 49a ou 49b pilotée par le signal d'horloge HC de - 21 - manière à marquer par l'intermédiaire d'un fil SUV1 ou SUV2 chacune une entrée différente du codeur de priorité 38 - figure 4 - chargé de gérer les interruptions selon leur urgence, comme indiqué plus haut. La sortie TDSR de chaque contrôleur 46a ou 46b attaque une entrée individuelle de demande d'interruption du codeur de priorité 38 via un registre de synchronisation SO, dès qu'il existe deux places libres pour des octets dans le registre, de type premier entré-premier sorti, que comporte un contrôleur pour ses émissions sur le réseau unitaire 7a ou 7b qu'il dessert, ces demandes étant convoyées par les liaisons TDRa, TDRb. La sortie RDSR de chaque contrôleur attaque également une entrée individuelle de demande d'interruption du codeur de priorité, via le registre de synchronisation 50, pour indiquer que deux octets ont été reçus par ce contrôleur en provenance du réseau unitaire qu'il dessert, ces demandes étant convoyées par les liaisons RDRa et RDRb. Dans l'exemple de réalisation proposé le codeur de priorité 38 fournit un mot de trois bits différent pour chacune de ces entrées et ce mot est enclavé entre quatre bits de poids fort et quatre bits de poids faibles, les uns et les autres fixes, d'un mot de onze bits qui forme l'adresse que ce codeur applique à l'entrée EIII du multiplexeur 37A - figure 4 -. Les suspensions sont ainsi vectorisées et pointent vers une adresse dans la partie, dite haute, de la mémoire de commande 20. L'automate 17 présenté sur les figures TA à 7C est organisé autour d'un circuit d'accès direct 51 à la mémoire centrale 3 de l'unité de commande 1 qui le comporte. Il assure les échanges d'information entre cette unité de commande et toutes celles qui sont connectées au même réseau d'échange de messages et il comporte en ce but un agencement de conversion 52 - figure TA - permettant les changements de format et d'horloge dus au fait que les données sont transmises par mot de seize bits et les adresses sous forme de mots de vingt bits sur le bus de système SBUS alors que les réseaux unitaires 7a, 7b ne transmettent que des mots de huit bits. Un agencement d'adaptation essentiellement pré- senté sur les figures 7B et 7C est associé au circuit d'accès direct 51 pour assurer le fonctionnement convenable de l'automate 17 dans l'envi- - 22 - ronnement o il est situé. Come déjà indiqué, l'automate 17 gère l'ensemble du processus d'interface avec le bus de système SBUS, en particulier les différents adressages de files et de tables de commande nécessités par les émissions ou réceptions de messages du coupleur de connexion 5 qui le comporte avec le processeur 2 de l'unité de commande 1 que dessert ce coupleur de connexion 5. Les transferts de messages entre un coupleur de connexion 5 et le processeur 2 de l'unité de commande qui le comporte, s'effectuent par accès direct à la mémoire centrale 3 associée à ce processeur 2 au travers du bus de système SBUS. La mémoire centrale 2 d'une unité de commande est organisée en tampons qui interfacent le processeur de cette unité de commande avec les autres organes de cette unité qui utilisent le bus de système SBUS. La mémoire centrale 3 comporte notamment des tampons différents pour recevoir les données émanant du processeur 2 et pour celles qui sont destinées à être transmises à ce processeur, vers et à partir d'un coupleur de connexion 5. Deux tampons sont affectés à la mémorisation temporaire des données reçues à destination du processeur 2 via les lignes de réception telles DT1j, DT2j - figure 6 -, ils assurent la desserte d'un canal spé- cifique dans chaque réseau unitaire 7a, 7b auquel est relié le coupleur de connexion 5 considéré. Dans la forme de réalisation choisie, ces deux tampons de réception sont indépendamment gérés en files circulaires et pour chacun d'eux, on dispose d'un pointeur de remplissage qui est mis à jour par le coupleur concerné à chaque message reçu via le réseau d'échange, et d'un pointeur de vidage qui est mis à Jour après chaque transfert de message ou bloc de message hors d'un tampon par le processeur 2. Les pointeurs de remplissage et de vidage sont implantés dans la mémoire de travail 23 du coupleur de connexion 5 qui assure la détection des collisions dans les files circulaires des tampons de réception afin de bloquer la réception et d'éviter ainsi le recouvrement de messages, reçus du réseau d'échanges et non encore transmis au processeur PRUC, par de nouveaux messages; une interruption est alors initialisée pour prévenir le processeur 2. - 23 - Ces pointeurs se présentent ici sous forme de quatre mots de seize bits et seront évoqués plus loin. les données contenues dans la mémoire centrale 3, en vue d'être communiquées au coupleur de connexion 5 à des fins d'émission au travers du réseau d'échange de messages sont mémorisées dans des tampons suscep- tibles d'être implantés dans tout le champ de mémoire adressable dispo- nible de la mémoire 3. Ces tampons sont définis par des descripteurs implantés dans la table de commande des réseaux unitaires 7a, 7b. Ces descripteurs sont chainés en file circulaire afin de permettre des émissions successives à destination du coupleur à partir d'un seul ordre d'émission, jusqu'à épuisement de la file de messages à transmettre. Les messages sont mémorisés dans les files circulaires et dans les tampons d'émission par mots de deux octets et finissent par soit un mot vide, soit un octet vide, suivant que le longueur du message correspond à un nombre entier de mots ou seulement d'octets. Suivant le cas, les descripteurs sont générés par le processeur 2 ou par le coupleur de connexion 5, ils indiquent une adresse de début de message, composée ici de 20 bits, et la longueur en octets du message. Ces descripteurs sont scrutés en mode circulaire et l'utilisateur posi- tionne son pointeur de remplissage sur le dernier message écrit de la file avant d'envoyer une commande d'émission. Un pointeur de remplissage est constitué par une adresse de mot qui est enregistrée dans la mémoire de travail 23 du coupleur de connexion. Cette mémoire de travail 23 comporte en fait quatre registres pointeurs dits de réception qui conservent des pointeurs de remplissage et de vidage respectivement formés de l'adresse du dernier mot écrit par le coupleur de connexion et de l'adresse du dernier mot prélevé par le logiciel de l'unité de commande 1 pour les deux premiers d'entre eux et en ce qui concerne la file circulaire affectée au canal récepteur du réseau unitaire 7a, ainsi que les mêmes informations pour les deux derniers, et en ce qui concerne la file circulaire du canal récepteur du réseau unitaire 7b. La table de commande est placée en tête de la mémoire de l'unité centrale 1, son adresse est conservée dans un registre spécifique, dit d'adresse de table de commande, dans la mémoire de travail 23; cette- 2 6 1 4 1 2 3 - 24 - dernière contient aussi un registre d'identification et d'état de fautes du coupleur, un registre de 'commande et un registre d'état des interruptions demandées par le coupleur. La table de commande contient les informations nécessaires à la gestion de chaque canal, elle est divisée en deux parties, l'une contient les descripteurs des files de commande dites d'émission sur les canaux et l'autre des paramètres définissant les files circulaires de réception, comme indiqué plus haut, des masques d'interruption de fin de transfert en émission et réception et l'adresse de station affectée au coupleur sur les réseaux unitaires 7a, 7b. Les descripteurs des files de commande d'émission sont organisés en files circulaires de doubles mots de commande placées sous la surveil- lance du logiciel de commande de l'unité 1 considérée. Chaque double mot comprend la partie basse du début de l'adresse du message à émettre et le compte d'octets de ce message ici diminué de un. L'accès à une file est ici aussi piloté par deux pointeurs d'émis- sion, l'un de remplissage, l'autre de vidage. Le pointeur de remplissage à l'émission indique l'adresse de début du dernier double mot de commande écrit dans la file considérée, ce pointeur est géré par le logiciel de commande de l'unité 1 considéré et doit être mis à Jour avant toute émission à destination du coupleur. Le pointeur de vidage à la réception indique l'adresse de début du double mot de commande traité par le coupleur, il est géré par ce dernier à chaque transfert. Comme indiqué plus haut l'accès à la mémoire 3 est géré par le circuit d'accès direct 51, ce dernier est par exemple un circuit 8237 de la société INTEL. De manière connue, ce circuit gère quatre canaux d'accès à un espace mémoire, ici constitué par la mémoire 3 de l'unité de commande 1 qui le comporte. Ces canaux d'accès sont individuellement affectés chacun à un canal de réception ou à un canal d'émission d'un des deux réseaux unitaires 7a, 7b. Deux des canaux d'accès, ici les deux derniers, sont également exploités pour les autres échanges entre le coupleur de connexion et la mémoire centrale. - 25 - En ce but, les quatre entrées REQO à REQ3 du circuit d'accès direct 51 reçoivent les bits KO à K3 du champ de commande des micro- instructions, via la liaison PIPE et un registre 33E. Ce registre 33E estcontrôlé par un groupe de portes 41R, de type ET, validé par le décodeur de commande 36A -figure 4-, via une liaison AlC et une porte de synchronisation 41S, également de type ET, recevant un signal HA retar- dé. Le champ de commande des micro-instructions fournit ainsi une in- dication sur le type de demande d'accès soit pour une lecture soit pour une écriture en mémoire, via les bits K4 et K5 transmis par un registre tampon 33F aux entrées d'écriture W et de lecture RD du circuit d'accès. Le registre 33F est contrâlé par un groupe de portes 41T, de type ET, validé par une commande émise sur le fil DMAC par le décodeur de commande 36A et transmise via un fil CS1 synchronisé de manière appro- priée classique par une logique de synchronisation 53. Le fil de commande DMAC assure également l'activation du circuit d'accès 51 en agissant sur son entrée de validation EN. Le circuit d'accès 51 dispose en outre d'une série d'entrées auxi- liaires et notamment: - une entrée d'horloge recevant ici un signal d'horloge HD obtenu par division par deux du signal CLK; - une entrée de temporisation READY recevant un signal de tempori- sation RDY d'une logique de temporisation 54; - une entrée HLDA recevant un signal MAIT de prise de possession du bus de système SBUS qui émane d'une logique de prise 55. - huit entrées-sorties DO à D7 reliées, via une liaison multifiaire DB, d'une part à huit des fils de la liaison de transfert d'adresse LA, via un registre tampon 33b, ici aux fils LA3 de transfert des huits bits de poids le plus fort, d'autre part au bus de données DBUS via un registre tampon 33H. Le circuit d'accès 51 dispose aussi de huit sorties d'adresse ADMO à ADAM7, d'une sortie ADSTB de commande de chargement d'adresse en début de cycle d'accès, d'une sortie HRQ de demande de prise du bus de système SBUS, d'une sortie de validation AEN, de deux sorties de commande en écriture et lecture MEMW et MEMR et d'une sortie d'indication - 26 - de dernier octet EQP à l'émission. Le registre tampon 33G ne permet que l'envoi de huit des bits d'adresse requis sur le bus de système SBUS pour un adressage en mémoire centrale 3. Il est relié à cet effet, d'une part par ses entrées, en sortie d'un groupe de portes 41U, de type ET à trois états, d'autre part par ses sorties à huit fils globalement reférencés LA3 de la liaison de transmission d'adresse LA, via un groupe de portes 41V également de type ET à trois états. Les portes 41V sont contr8ôlées par un signal d'activa- tion que produit le circuit d'accès direct 51 sur un fil AEN issu de sa sortie de même nom. Le reste de l'adressage fourni par l'automate 17 au bus de système SBUS provient d'une part des sorties d'adressage ADM0 à ADM7 du circuit d'accès direct 51, qui sont reliées par un groupe de portes 41W, de type ET à trois états, aux fils globalement référencés LA2 de la liaison de transfert d'adresse LA, d'autre part d'une série de trois registres tampons 33U, 33K, 33L dont les sorties sont reliées aux fils globalement référencés LA1 de la liaison de transfert d'adresses LA, via trois portes 41X, 41y, 41Z de type ET à trois états. Les portes 41W sont validées par le fil AEN simultanément avec les portes 41V, les portes 41X, 41Y, 41Z sont également validées par le fil AEN agissant sur un groupe de portes 58A de type ET située en amont d'un registre tampon 33 -figure 7C- dont les sorties parallèles agissent res- pectivement sur les portes 41X, 41Y, 41Z par trois fils DRQ1, DRQZ, DRQ3 d'une liaison multifilaire DRQ. Le registre 33M est lui-même alimenté en parallèle par les por- tes 58A, à partir du registre de micro-instruction 35 et via la liaison PIPE, les portes 41R et le registre 33E. Les portes 41U impliquent pour leur validation la présence simultanée d'une bit de validation, fourni ici par le circuit d'accès direct 51 via sa sortie ADM7 et le -fil de même référence, et d'une commande d'adressage ADST que ce circuit d'accès direct fournit également de manière connue en soi. Les registres 33J, 33K, 33L sont ici des registres d'extension contenant chacun quatre éléments binaires, ils sont reliés par leurs entrées à la partie bus de données DBUS du bus interne IBUS propre au - 27 - coupleur de connexion 5, via trois groupes de portes 58B, 58C, 58D de type ET. Le groupe de portes 58B est relié aux fils du bus de données DBUS transmettant les quatre éléments binaires D4 à D7 d'un octet, alors que les groupes de portes 58C et 58D reçoivent identique- ment les quatre éléments binaires DO à D3 d'octet. Les groupes de portes 58B et 58C sont identiquement validés par un fil RXTE marqué par le décodeur de destination 36C, dans le cas d'une émission, alors que le groupe de portes 58D est validé par un fil RXTR du même décodeur 36C, dans le cas d'une réception. Dans la réalisation proposée s'il est nécessaire de pouvoir émettre vingt bits sur la liaison de transfert de données LA du bus de système vers le processeur 2 ou la mémoire centrale 3, il n'y a besoin que de neuf bits en sens inverse vers le coupleur de connexion 5, aussi les fils LA1 correspondent aux bits d'adresse A10 à A13 en émission et réception, AE, AF en réception et ils sont connectés à un groupe d'en- trées de comparateur de la logique d'accès 56. Les fils LA2 corres- pondent aux bits d'adresse A0 à A2 en émission et réception, A3 à A7 en émission seule et les fils-LA3 correspondent aux bits d'adresse AA à AF en émission. La liaison multifilaire LA2 est reliée aui bus de données DBUS du coupleur de connexion 5 par un groupe de portes 58E de type ET à trois états validé par un fil de sortie ADSY du décodeur d'émetteur 36B. La communication d'adresse par le bus d'adresse ABUS vers le cir- cuit d'accès direct 51, via la liaison multifilaire DB, s'effectue par l'intermédiaire d'un registre 33I dont les entrées parallèles sont reliées au bus d'adresse ABUS par un groupe de portes 58F de type ET et - dont les sorties sont reliées par un groupe de portes 58G, de type ET à trois états, aux fils de liaison DB en amont des portes 41U. Les portes 58F sont validées par le décodeur de destination 36C via un fil DMAD désignant le circuit d'accès direct 51. Les portes 58G, sont validées, via une bascule de temporisation 59 déclenchée au travers d'un inverseur 43D par la commande émise par le décodeur 36C sur le fil DMAD, cette bascule recevant également, via un inverseur 43E, le signal transmis par le fil CSDM que contr8le la logique de synchronisation 53. 2 6 1 4 123 - 28 - En dernier lieu, le registre 33H, qui permet de relier la liaison mulfilaire DB au bus de données DBUS, est relié par ses entrées parallèles aux fils de la liaison DB, via un groupe de portes 58H de type ET et par ses sorties parallèles et via un groupe de portes 58J, de type ET à trois états, aux fils du bus d'adresse DBUS. Les portes 58J sont validées par le décodeur d'émetteur 36B via un fil ADSY du bus de système, les portes 58H sont validées par la logique de synchronisation 53, via un fil CS2 lorsque le circuit d'accès 51 a été mis en activité par le décodeur de commande 36A, via le fil DMAC. La liaison de transfert de données LD du bus de système SBUS est scindée en deux parties égales au niveau du coupleur de connexion 5 pour pouvoir séparer les deux octets qu'elle accepte simultanément. Elle est reliée aux huit fils du bus de données DBUS du coupleur de connexion par deux groupes de portes 58K et 58L, de type ET à trois états, dont l'un relie les fils LD1 de transfert de données 0 à 7 de poids faibles de la liaison LD et l'autre les fils LD2 de transfert de données 8, 9 et A à F de poids forts de la même liaison LD. Deux paires de registres 33N, 33P et 33Q, 33R permettent de ras- sembler chacun deux octets de données à transmettre simultanément du bus de données DBUS à la liaison multifilaire de transfert de données LD du bus de système SBUS. Quatre groupes de portes 58M, 58N, 58P, 58Q de type ET relient les fils du bus de données DBUS aux entrées des quatre registres évoqués ci- dessus, elles permettent la mémorisation temporaire d'octets sur commande du- décodeur du destination 36C, via les fils A1EA, A1EO pour les registres 33N, 33P actives en mode esclave et via les fils AlMO, * AlMA pour les registres 33Q, 33R activés en mode maitre. Deux paires de groupes de porte 58R, 58U et 58S, 58T relient res- pectivement les sorties parallèles d'une part des registres 33N, 33R, d'autre part des registres 33P, 33Q les uns aux fils LD1, les autres aux fils LD2 de la liaison de transfert de données LD. Les portes 58R, 58S sont validées par une logique d'acquitte- ment 60 d'une manière évoquée plus loin. Les portes 58T, 58U sont validées par le décodeur de destination 36C lorsque le second octet d'un message est mémorisé dans le registre 33R sous la commande transmise par 2 6 1 4 1 2 3 - 29 - le fil A1MR en mode maître. A cet effet le fil A1MR contrôle l'entrée d'horloge d'une bascule d'activation 61 reliée par sa sortie à une entrée d'une porte 58V de type ET dont une seconde entrée.est activée par le circuit d'accès direct 51, via le fil AEN. La logique de temporisation 54 -figure 7B- a pour rôle essentiel de prendre en compte les temps d'attente inévitables des cycles d'accès direct. Elle produit a cet effet un signal transmis par le fil RDY à l'entrée READY du circuit d'accès direct 51 lorsque soit la mémoire centrale 3 fournit un signal d'acquittement XACK via le bus de système SBUS lors d'opérations d'écriture, le coupleur de connexion étant mai- tre, soit lorsque le marquage du fil RlF0 par le décodeur d'émetteur 36B indique que les données reçues de la mémoire centrale 3 ont été prises en compte lors d'opérations de lecture, le coupleur de connexion étant à nouveau maître. La logique de temporisation 54 reçoit à cet effet: - le signal transmis par une logique de prise -de bus 57 sur un fil MAIT lorsque le coupleur de connexion 5 a pris la maîtrise du bus de système SBUS; - le signal de commande d'écriture fournis par le circuit d'accès direct 51 sur le fil MEMW; - le signal d'échantillonnage d'adresse ADSTB fourni par le circuit d'accès direct 51 sur le fil ADST; - le signal fourni sur le fil AlF0 par le microprogramme; - un signal fourni par une porte 58X de type ET recevant les signaux transmis par le fil XACK du bus de système SBUS et par le fil AEN, à partir du circuit d'accès direct. - La logique de synchronisation 53 reçoit le signal d'activation du circuit d'accès direct 51 fourni sur le fil DMAC par le microprogramme, via le décodeur de commande 36A. Elle reçoit aussi le signal d'horloge de base HBA fourni par le circuit d'horloge 18 et elle fournit le signal appliqué à l'entrée de validation EN du circuit d'accès direct 51 par le fil CSDM, ainsi que deux signaux auxiliaires CS1, CS2 dérivés du signal fourni sur le fil DMAC. - Le signal fourni par la logique de synchronisation 53 sur le fil CSDM est également transmis à une logique 62 d'accès au bus de système, 2 6 1 4 1 2 3 - 30 - qui est activée par le signal fourni sur le fil AEN par le circuit d'accès direct. Cette logique d'accès 62 comporte notamment un comparateur non représenté apte à comparer une adresse cabléePOS, liée à l'emplacement du coupleur de connexion 5 dans l'installation, avec l'adresse reçue par l'intermédiaire des fils LAi de la liaison de transfert d'adresse LA du bus de système. Ce comparateur produit un signal d'indication de prise du bus du système SBUS par le processeur 2 sur un fil ACUC de la liaison INF1 lorsqu'il y a identité de l'adresse reçue du processeur 2 via la liaison de transfert d'adresse LA avec l'adresse câblée. Le fil MAIT est également relié au circuit de prise de manière à empêcher la prise du bus de système SBUS par le processeur 2, lorsque le coupleur de connexion 5 est lui-même maitre. A cet effet, le fil MAIT est relié à une entrée de validation d'une double porte 58Y, de type ET, via un inverseur 43C, la double porte étant située en d'amont d'une porte 42D de type OU. La double porte 58Y reçoit aussi les signaux trans- mis sur les fils de commande d'écriture MEMW et de lecture MEMR en mémoire provenant du circuit d'accès direct 51, qu'elle applique respec- tivement à chacune des entrées de la porte 42D, lorsqu'elle est validée par le signal de sortie de l'inverseur 43C et qu'elle reçoit d'une double porte 58Z de type ET. Cette dernière est reliée par ses entrées de donnée aux fils MEMW, MEMR et par son entrée de validation au fil AEN, elle contrôle également les fils MWTC et MRDC transmettant à destination de la mémoire centrale 3, les commandes d'écriture et de lecture fournis par le circuit d'accès direct 51 via les fils MEMW et MEMR. Le fil MAIT issu de la logique de prise 55 contr8le également une logique de fin d'accès 63 en liaison avec le fil AlMA issu du décodeur de destination 36C et les fils HRQ et MEMR issus du circuit d'accès direct 51. Cette logique de fin d'accès 63 synchronisée par le signal d'horloge HBA indique les fins d'accès à la logique de condition 39 -figure 4- par un fil RPLE de la liaison INF1. Un circuit de demande d'interruption 64 est également contenu dans l'automate 17. Il reçoit le bit K7 de micro-instruction, que lui fournit le registre de mircro-instruction 35 -figure 4- via la liaison - 31 - PIPE, et une commande du décodeur de commande 36A, via un fil ITSY, afin d'envoyer des demandes d'interruption IT au processeur 2 via le bus de système SBUS en cas de besoin, il est synchronisé-par le.signal d'horloge de base HBA. La logique 55 de prise du bus de sytème SBUS reçoit les demandes émanant du circuit d'accès direct 51 par le fil MRQ sur lequel est inter- calé une bascule de prise 65 dont l'entrée d'horloge reçoit le signal HBUS fourni par le circuit d'horloge 18. Cette bascule de prise 65 produit sur le fil BREQ du bus de système une demande qui est transmise au circuit allocateur 25 -figure 3-. Ce dernier autorise la prise du bus de système en marquant le fil BPRN du coupleur de connexion 5, si le bus est disponible. A réception de l'autorisation donnée au coupleur de connexion 5 qui la comporte, la logique de prise 55 indique par marquage du fil BUSY qu'elle s'approprie le bus de système, cette indication étant transmise par le fil BUSY au processeur 2 et à tous les autres sous-ensembles concernés. Comme déjà indiqué, le fil MAIT est alors marqué par la logique de prise 55, pour informer les autres circuits de l'automate 17 qui la comporte. Les demandes transmises par le fil HRQ à partir du circuit d'accès direct 51 sont aussi transmises à une première bascule d'occupation 66A chargée de signaler au séquenceur 21 -figure 4-l'état d'occupation du circuit d'accès direct, lorsque-le fil MAIT n'est pas marqué. A cet effet le signal de sortie de la bascule 66A déclenchée par un signal dérivé du signal d'horloge HBA, est transmis à une second bascule d'occupation 66B via une porte 42E de type OU qui reçoit également le fil MAIT. La seconde bascule d'occupation 66B marque le fil DMOP de la liaison INF1 à desti- nation de la logique de condition 39 -figure 4- pour informer celle-ci de l'occupation du circuit d'accès direct 51. Une logique de signalisation de fin d'émission 67 fournit une in- dication sur un fil TLOP à la logique de condition 39 à l'émission du dernier octet d'un registre d'émission pour les canaux deux et trois évoqué plus haut. A cet effet, cette logique reçoit le signal VAL1 produit par la - 32 - porte 41S, le bit K5 qui lui fournit le registre de micro-instruction 35 l'un et l'autre appliqués aux entrées d'une porte 68A de type ET ainsi qu'un signal obtenu d'une porte 68b de type ET qui reçoit du circuit d'accès direct 51 le signal de commande de lecture MEMR et le signal de dernier octet EOP. Un circuit chien de garde 69 est chargé d'émettre une demande d'interruption sur un fil ITCG de la liaison INF1 à destination du codeur de priorité 38 et de la logique de condition 39 -figure 4lorsqu'un temps maximal de prise du bus de système SBUS par le coupleur de connexion 5 est atteint. A cet effet le circuit chien de garde 65 reçoit un bit K39 via le registre de micro-instruction 35, le bit K6 de ce même registre via une porte 68C de type ET qui reçoit simultanément le signal présent sur le fil VAL1, et le signal émis sur le fil MAIT par le circuit de prise 25. Ce dernier signal déclenche un comptage aboutissant de manière connue en soi à une demande d'interruption sur le fil ITCG en cas de dépassement. En dernier lieu, la liaison PIPE qui transmet les bits K3, K5 et K6 du registre de micro-instruction 35 à l'automate 17 transmet également les bits KO à K3 de commande aux entrée parallèles d'un registre tampon 70, via un groupe de portes 68D de type ET. Ce registre tampon 70 est relié par ses sorties aux fils ADMO à ADM3 de la liaison ADM, via un groupe de portes 68E, de type ET à trois états, de manière à permettre l'émission des bits KO à K3 sur la liaison ADM. Les portes 68D et 68E sont contrôlées les unes par le signal émis sur le fil CS1, les autres par celui émis sur le fil CS2 à partir de la logique de synchronisation 53 avec retard du second signal sur le premier. Le coupleur de connexion 5 ici proposé est susceptible d'être exploité d'une part en tant qu'esclave vis-à-vis du processeur 2 de l'unité de commande dont il fait partie, d'autre part en tant que maStre vis-à-vis de la mémoire centrale 3 de cette unité de commande. Lorsque le coupleur de connexion 5 est esclave, il est adressé par le processeur 2 de son unité de commande par l'intermédiaire du bus de système SBUS qui fournit à cet effet une adresse de destination via la liaison LA, cette adresse est ici composée de six bits parallèles - 33 - destinés à être comparés à ceux de l'adresse câblée POS attribuée au coupleur 5, cette comparaison s'effectue dans la logique d'accès 62 comme indiqué plus haut. Le signal d'égalité obtenu en cas de reconnais- sance est synchronisé dans la logique d'accès pour engendrer un signal de demande d'accès, à partir du processeur 2, sur le fil ACUC à destination du codeur de priorité 38 et de la porte 42B d'accès au séquenceur 21 - figure 4 -. Cette demande d'accès prioritaire est prise en compte par le microprogramme dès l'apparition d'une micro-instruction suspensive. Le poids faible d'adresse, ici les trois premiers bits transmis par la porte 58E, activée par le fil ADSY, et le signal présent sur le fil MRDC, indiquent le registre adressé en mémoire et le type d'opéra- tion, c'est-à-dire écriture ou lecture. Dans le cas d'une écriture, l'information fournie par le proces- seur 2 sur la liaison multifilaire LD du bus de système SBUS est prélevée par le microprogramme qui marque les fils AlFA, AlFO et entraîne le rangement de l'information en mémoire au niveau du registre adressé. Le marquage du fil AlFO commande l'envoi d'un signal d'acquit- tement sur le fil XAC par la logique d'acquittement 60 et par ce fil XAC sur le fil XACK du bus de système SBUS, via la porte 58Z validée lorsque le coupleur de connexion 5 est adressé. Le signal d'acquittement par- vient ainsi par le fil XACK Jusqu'au circuit d'horloge local 28 du processeur 2 qui le prend en compte. Dans le cas d'une lecture,. l'information est fournie par le coupleur de connexion 5 sur les fils de la liaison de transfert de données LD par l'intermédiaire des registres 33N et 33P dont les entrées puis les sorties sont validées par les signaux transmis par les fils AIEA et A1EO, extraits au moyen du décodeur de destination 36C de la micro-instruction temporairement mémorisée dans le registre de micro-instruction 35. Le marquage du fil A1EO commande l'envoi d'un signal d'acquit- tement sur les fils XAC, XACK à partir de la logique d'acquittement avec les conséquences déjà envisagées ci-dessus. L'exploitation de l'automate 17 en mode maitre fait intervenir la 261 4123 - 34 - logique 55 de prise du bus du système SBUS, le circuit d'accès 51 génère un signal de demande de prise de bus par sa sortie HRQ; ce signal est synchronisé par la bascule de prise 65 qui marque le fil de demande BREQ aboutissant au circuit allocateur 25 du processeur 2; ce dernier autorise la prise, lorsque cela est possible, en marquant le fil BPRN du coupleur de connexion 5. Ce marquage est reçu par la logique de prise 55 du coupleur de connexion qui prend la maltrise du bus de système SBUS en marquant à son tour le fil BUSY aboutissant au processeur 2 et à tous les autres sous-ensembles de manière à empêcher temporairement toute autre tentative de prise. Le marquage du fil BUSY par la logique de prise 55 reste alors présent Jusqu'à la fin de l'échange qui l'a occasionné, un signal de remise à zéro non figuré intervenant pour le faire cesser en fin de transmission, suite au marquage du fil ALMA. Le circuit d'accès peut être défini comme origine par la microinstruction que contient le registre de micro-instruction 35, via le décodeur d'émetteur 36B et le fil DMAO. Les informations à transmet- tre vers la mémoire centrale 2 sont alors fournies par les entrées/sorties DO à D7 du circuit d'accès et transitent par le regis- tre 33H et les portes 58H, 58J dûment activées. Le circuit d'accès peut également être défini comme destinataire le fil DMAD étant alors marqué par le décodeur de destination 36C. Les informations transmises par le bus de système à partir de la mémoire centrale sont alors reçues par les entrées/sorties DO à D7 du circuit d'accès 51, via le registre 33I et les portes 58F, 58G. Dans l'un et l'autre cas la micro-instruction, contenue dans le registre de micro-instruction, commande soit l'entrée d'écriture W, soit l'entrée de lecture RD du circuit d'accès 51, via une porte 41T et un registre tampon 33F. La porte 41T est validée par le signal présent sur le fil CS1, lorsque le fil DMAD est marqué par le décodeur de destination 36C, et elle commande en conséquence la logique de synchronisation 53. Comme déjà indiqué plus haut, un accès au circuit d'accès 51 nécessite deux micro-instructions successives de la mémoire de commande 20. Après initialisation du circuit d'accès 51, les échanges en mode maître s'effectuent sous le contrôle de la micro-instruction présente -35- dans le registre de micro-instruction 35. Ce dernier définit, via les portes 41R, le registre 33E et au moyen des bits KO à K3 qu'il reçoit, l'identité de la demande et le registre 33E la communique au circuit d'accès 51 qui la prend en compte et génère alors une demande de-prisedu bus de système, via sa sortie HRQ. Cette demande se poursuit dans les conditions évoquées plus haut. Lorsque le bus de système SBUS a été attribué au coupleur de con- nexion 5, la logique de prise 55 marque le fil MAIT qui signale la prise du bus de système au circuit d'accès 51 dont l'entrée HDLA est activée, au circuit chien de garde 69, à la logique de fin d'accès 63, à la logique de temporisation 54, à la logique d'accès 62 et à la porte 58Y, via l'inverseur 43C pour cette dernière. A l'activation de son entrée NDLA, le circuit d'accès 51 génère un signal de chargement transmis par le fil ADST aux portes 41U contrôlant l'accès au registre 33G pour le chargement des adresses émises en début de cycle du circuit d'accès, une signalisation d'écriture interne MEMW ou de lecture interne MEMR commandant respectivement la lecture et l'écriture en mémoire centrale 2, via les fils MRDC et MWDC, ainsi qu'accessoirement le logique de fin d'accès 63. Le circuit d'accès 51 génère aussi un signal AEN de validation de divers composants du coupleur parmi lesquels les portes 41V, 41W d'accès aux portions LA1, LA2 de la liaison multifilaire de transfert d'adresse LA du bus de système SBUS. Le cycle du circuit d'accès 51 comportant toujours des temps d'attente, on inhibe l'entrée READY de ce circuit d'accès à partir de la logique de temporisation 54 via le fil RDY, tant que l'échange via le bus de système SBUS n'est pas effectué. L'entrée READY n'est donc activée qu'à réception du signal d'accusé de réception provenant de la mémoire centrale 2 sur le fil XACK en cas d'écriture dans cette mémoire, ou lorsque les données reçues de cette mémoire centrale 2 ont été prélevées par le microprogramme. A cet effet les portes 58K et 58L sont validées successivement par la micro-instruction en cours, via le décodeur d'émetteur 36B et les fils ALFA, AlFO en cas de lecture de ladite mémoire centrale. Le circuit d'accès ne fournit ici que seize des vingt bits d'adres- sage complet prévu par le bus de système SBUS. - 36 - De ce fait, les quatre bits de poids fort manquants sont ici fournis par le bloc processeur 22, via le bus de données DBUS du bus interne IBUS et l'un des registres 58B, 58C ou 58D. Le registre concerné est sélectionné par le décodeur de destina- tion 36C, via le fil RXTE pour les registres 58B et 58C dans le cas d'écriture et via le fil RXTR pour le registre 58D, les sorties de ces registres étant contrôlées respectivement par les portes 41X, 41y, 41Z individuellement validées par les marquages des fils DRQ1 à DRQ3. Pendant la durée d'un accès du circuit d'accès 51, un signal d'occupation est émis sur le fil DMOP de la liaison INF1, à destination de la logique de condition 39 - figure 4-, par la bascule de signalisation d'occupation 66B, afin d'en permettre la prise en compte par le microprogramme. La sortie EOP du circuit d'accès 51 est activée pour indiquer le dernier octet à émettre que contient un registre d'émission du circuit d'accès pour une voie d'émission, elle permet en association avec la sortie MEMR reliée comme elle en entrée de porte 68B, l'envoi d'un signal de fin d'émission sur le fil TLOP de la liaison INF1 à destination de la logique de condition 39 et pour des raisons identiques à celles évoquées ci-dessus. En lecture mémoire, les registres mis en oeuvre sont ceux qui sont exploités en lecture lorsque le coupleur de connexion 5 est esclave. En écriture mémoire, les données sont chargées par le micropro- gramme dans les registres 33Q, 33R contr6ôlés par les fils AlMO, ALMA, via les portes 58P à 58U. Tout autre chargement est alors interdit, Jusqu'à la fin du cycle qui est signalée à la logique de condition 39 par la logique de fin d'accès 63, via le fil RPLE de la liaison INF1. A la mise sous tension de la carte ou lors d'une remise à zéro générale, le microprogramme commence par un sous-programme d'initiali- sation mettant à zéro la mémoire de travail 23 puis initialisant les contrôleurs 46a et 46b, le circuit d'accès 51 et les registres internes du bloc processeur 22. La boucle de travail débute après l'initialisation par un micro- instruction, ou point suspensible, permettant de rechercher si une - 37 - suspension est demandée, la plus prioritaire étant éventuellement choisie. En cas contraire la boucle de travail reprend selon une des trois possibilités suivantes. En premier lieu si aucun canal ne reçoit -ou n'émet, on effectue un traitement différé pour l'un des canaux en revenant à chaque fois au point suspensible. En second lieu si un canal émet ou reçoit, il est priviligié et l'on teste le registre d'émission ou de réception en exploitation pour y prendre ou charger des octets par un cycle d'accès. Un traitement différé est ensuite effectué pour l'autre canal. En troisième lieu si plusieurs canaux sont simultanément actifs, un test similaire à celui indiqué ci-dessus est effectué pour chacun d'eux. - 38 - REVENDICATIONS 1/ Coupleur de transmission de données pour unité de commande organisée autour d'un processeur, notamment dans le cadre d'un système à commande répartie fonctionnant en temps réel, tel qu'un autocommutateur temporel, ce coupleur, relié au bus de système (SBUS) du processeur de l'unité, étant destiné à assurer les échanges d'information, sous forme de données numériques, avec au moins une liaison de transmission de données du système ou avec au moins un périphérique de ladite unité et étant caractérisé en ce qu'il comporte un premier automate (17) d'interface avec le bus de système (SBUS), un second automate (19) d'interface pour liaison de transmission ou périphérique, une mémoire de commande (20) pilotant les deux automates en.fonction de l'adressage que lui fournit un séquenceur (21) interne audit coupleur, un bloc processeur (22) assurant les opérations arithmétiques et logiques à réaliser sur les données échangées par l'intermédiaire de ce coupleur, ainsi qu'une mémoire de travail (23) partagée par le bloc processeur et les deux automates, le séquenceur adressant la mémoire de commande en fonction des micro- instructions délivrées par cette mémoire de commande et/ou le bloc processeur, ainsi que des informations émises par les deux automates. 2/ Coupleur selon la revendication 1, caractérisé en ce que le séquenceur (21) d'adressage de la mémoire de commande (20) est séparément adressable soit par la mémoire de commande qui fournit à cet effet une microinstruction de branchement comportant un adressage pour ce séquenceur, soit par le bloc processeur (22) qui fournit à cet effet une microinstruction comportant également un adressage pour ce séquenceur, soit encore par une logique de suspension à priorités (38, 42B, 37B) qui fournit une adresse déterminée parmi plusieurs à l'occa- sion de l'apparition d'une des micro-instructions suspensives dis séminées à volonté à cet effet dans le microprogramme du bloc-processeur et en fonction de la plus prioritaire des demandes de suspension produites par les automates et simultanément présentes aux entrées de la logique de suspension. 3/ Coupleur selon la revendication 2, caractérisé en ce que le séquenceur (21) est adressé via un multiplexeur (37), à trois groupes d'entrées, relié par un premier groupe d'entrées au bus interne (IBUS) - 39 - desservant le bloc processeur (22), par un second groupe d'entrées à un registre de micro-instruction (35) situé en sortie de mémoire de commande (20) et par un troisième groupe d'entrées à un codeur de - priorité (38) de la logique de suspension, la sélection d'un groupe d'entrées étant déclenchée par le séquenceur lui-même, en liaison avec une logique de condition (39) dans le cas de micro-instruction de branchement conditionnel, ladite logique de condition recevant des indications de condition, soit du bloc processeur (22), soit du premier automate (17) au niveau d'un second multiplexeur (37B) dont les entrées sont sélectionnées par l'intermédiaire du registre de micro-instruc- tion (35). 4/ Coupleur selon la revendication 1, caractérisé en ce que la mémoire de commande (20) est relié au bloc-processeur (20) et aux deux automates (17, 19) par l'intermédiaire d'un registre (35) de conservation temporaire de micro-instruction agissant par l'interméd- iaire d'un ensemble de décodeurs de commande (36A), d'émetteur (36B) et de destinataire (36C) sur le bloc processeur et les deux automates. / Coupleur selon le revendication 1, assurant la connexion d'un processeur à un réseau d'échange de messages (7) entre processeurs, notamment dans le cadre d'un système à commande répartie fonctionnant en temps réel tel qu'un autocommutateur temporel, ledit réseau d'échange étant constitué d'au moins un réseau unitaire (7a), de type canal sémaphore, dont l'accès est géré par une unité distributrice (8a) apte à affecter temporairement ce réseau unitaire pour émission à un des processeurs (2), en fonction des demandes effectuées auprès d'elle par ces processeurs et à transmettre les messages d'un processeur vers tous, en point à point, ce coupleur de connexion (5) étant relié d'une part au moins à un réseau unitaire, d'autre part à un bus de système (SBUS) individuellement affecté au processeur que ce coupleur (5) connecte au réseau d'échange de messages, ledit coupleur de connexion étant caractérisé en ce qu'il comporte un premier automate (-17) d'interface avec le bus de système (SBUS), un second automate (19) d'interface avec le réseau d'échange de messages (7), une mémoire de commande (20) pilotant les deux automates (17, 19) en fonction de l'adressage qui lui fournit un séquenceur (21), un bloc processeur (22) assurant les - 40 - opérations arithmétiques et logiques à réaliser. sur les données liées aux messages. échangés au travers du coupleur de connexion (5) considéré, ainsi qu'une mémoire de travail (23) partagé par le bloc processeur (22) et les deux automates (17, 19) du coupleur de connexion, le séquen- ceur (21) adressant la mémoire de commande en fonction des microinstructions délivrées par cette mémoire de commande et/ou le bloc processeur ainsi que des informations émises par les deux automates (17, 19). 6/ Coupleur selon la revendication 5, caractérisé en ce que le premier automate (17) comporte en premier lieu un circuit connu (51) d'accès direct à la mémoire (3) du processeur (2) que dessert ledit coupleur de connexion, pour les échanges de messages à travers le réseau d'échange, en second lieu un agencement de conversion (52) assurant les modifica- tions de format de mot et les changements d'horloge nécessaires pour transmettre les informations circulant sur le bus de système (SBUS) du processeur (2), vers au moins un réseau unitaire (7a ou 7b) du réseau d'échange de messages, à destination des autres processeurs (2) et réciproquement, et en troisième lieu une logique d'adaptation (53, 54, , 62, 66B, 67, 69) du premier automate à son environnement. 7/ Coupleur de connexion selon la revendication 5 caractérisé en ce que le second automate (19) comporte au moins un contrôleur multiprotocole (56a) connu connecté d'une part à un réseau unitaire (7a), d'autre part au bus interne (IBUS), associé au bloc processeur (22), à la mémoire de travail (22) et au premier automate (17) dans le coupleur de connexion (5) considéré, via une unité tampon à registres (47) pour les messages transmis ou reçus du réseau d'échange (7), cette unité tampon et chaque contrôleur étant pilotés par la mémoire de commande (20).