Brevet FR2604562A1 — publié le 19880401

La présente invention se rapporte à un dispositif semi-conducteur silicium-sur-isolant (SOI) durci par rayonnement, ainsi qu'à un procédé pour sa fabrication. Les dispositifs semi-conducteurs silicium- sur-isolant (SOI) tels que les transistors silicium- sur-saphir (SOS) sont de plus en plus utilisés dans les circuits d'intégration à très grande échelle (VLSI). Cependant, la structure très défectueuse de la couche de silicium a été considérée comme un facteur limitant l'exploitation du plein potentiel de dispositifs semi- conducteurs silicium-sur-saphir. Ces défauts sont particulièrement gênants lorsque l'épaisseur du silicium est diminuée de 0,5 micron à 0,3 micron et moins, pour répondre aux conditions des circuits VLSI avancés. Les défauts cristallographiques dans le sili- cium sont provoqués par une réaction entre le substrat de saphir et le film de silicium. Un défaut d'adaptation dans le réseau et les différehces des coefficients de dilatation thermique de la couche de silicium et du substrat en saphir contribuent également à la formation des défauts cristallographiques. Des dispositifs formés en couches minces de silicium ont une faible mobilité des porteurs, de lentes vitesses de fonctionnement et de faibles courants de drain. Il y a un effort continu pour réduire le nombre de défauts cristallographiques dans la couche de sili- cium. Les propriétés du silicium ont été améliorées en modifiant le fini de la surface du substrat et en contrôlant le procédé de croissance du silicium. Ces techniques ont considérablement 'amélioré les propriétés du silicium; cependant, il est devenu nécessaire de passer à des procédés de post-dépôt pour améliorer la qualité cristalline afin de répondre aux conditions associées aux circuits VLSI avancés. Une épitaxie en phase solide (SPE) est un exemple de post-dép8t utilisé pour améliorer les propriétés cristallographiques et semi-conductrices de la couche de silicium. Dans le procédé S-PE conventionnel, des ions de silicium sont implantés dans la couche de silicium monocristallin pour former une région amorphe sous la surface, qui s'étend jusqu'au substrat en saphir. Cependant, une petite région du matériau cristallin d'origine reste à la surface de la couche de silicium. La structure est alors recuite à une température supérieure à environ 550 C. La région du matériau cristallin sert de graine de nucléation pour la recristallisation de la région amorphe. Cette région recristallisée de la couche de silicium est sensiblement exempte de défauts cristallographiques. - Comme le procédé SPE augmente la perfection critallographiqûe de la couche de silicium o la région de canal est formée, la mobilité des porteurs, les vitesses de fonctionnement et les courants de drain des disoositifs sont accrus. Cependant, cette performance accrue du dispositif n'est réalisée que lorsque le dispositif n'est pas exposé à un rayonnement. Lorsque le dispositif est exposé à un rayonnement, la performance se dégrade de manière importante à cause des forts courants de fuite dans le canal de retour. Tandis que cet effet peut être partiellement compensé par un processus initial de recuit du substrat et en dopant le canal de retour du dopant approprié, une technique est nécessaire pour produire un composite silicium-sur-isolant ayant un degré supérieur de dureté au rayonnement. Un dispositif semi-conducteur silicium-sur- isolant comprenant une couche de silicium sur un substrat isolant, une électrode de porte et des régions de source et de drain est révélé. Une première région ayant une haute densité de défauts cristallographiques naturels est disposée dans la couche de silicium à proximité du substrat isolant. La couche de silicium contient égale- ment une seconde région qui est sensiblement exempte de défauts cristallographiques. Un procédé de fabrication de ce dispositif semiconducteur silicium-sur-isolant est également révélé. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-:ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention, et dans lesquels: - la figure 1 est une vue en coupe illustrant le dispositif semi-conducteur silicium-sur-isolant de la présente invention; les figures 2a à 2g illustrent le procédé de la présente invention pour la fabrication du dispositif semi-conducteur silicium-sur-isolant illustré à la figure; - les figures 3a et 3b sont des micrographies électroniques de transmission de composites silicium- sur-saphir; et - la figure 4 est un graphique des courants de fuite induits par le rayonnement dans des dispositif semi-conducteurs siliciumsur-isolant en fonction des énergies d'implantation utilisées pour fabriquer les dispositifs. En se référant à la figure 1, le dispositif semi-conducteur silicium-sur-isolant, tel qu'un transistor silicium-sursaphir (SOS), de la présente invention est généralement désigné en 10. Bien que le dispositif de la présente invention soit décrit en se référant à un transistor silicium-sur-saphir, d'autres matériaux isolants, tels que du spinelle ou une couche de bioxide de silicium disposés sur un substrat semi- conducteur, peuvent être substitués au substrat en saphir 12. Un flot de silicium monocristallin 16 est formé sur le substrat en saphir 12. L'îlot 16 en silicium mono- cristallin a une première région 18, adjacente à l'interface silicium/saphir 14, qui a une forte densité de défauts cristallographiques naturels. Les défauts cristallographiques dans la première région 18 comprennent les limites de grains, des défauts d'empi- lement, des micro-doublés et des dislocations. L'îlot de silicium 16 contient également une seconde région 19 qui est sensiblement exempte de défauts cristallographiques. Le transistor silicium-sur-saphir 10 contient également une région de source 20 et une région de drain 24. Uniquement pour l'illustration, les régions de source et de drain 20 et 24, respectivement, sont dopées du type P. Cependant, les régions de source et de drain 20 et 24, respectivement, pourraient également être dopées du type N pour former un transistor à canal N. L'îlot de silicium 16 contient également une région de canal 22 dopée du type N qui serait dopée du type P dans le cas d'un transistor à canal N. Le dispositif contient également des contacts 26 et 32 de source et de drain, respectivement. Un couche d'isolement de porte 28, telle que du bioxide de silicium, et une électrode de porte 30, telle au'un silicium polycristallin du type N, sont formées sur la région de canal 22. Toute la structure est alors couverte d'une couche isolante 34 telle que du bioxide de silicium. Le procédé utilisé pour produire le dispositif semi-conducteur 10 montré à la figure 1 est schémati- quement illustré aux figures 2a à 2g. Comme le montre la figure 2a, le procédé de la présente invention part d'un substrat en saphir 12 qui a une surface supérieure polie. Le substrat en saphir 12 est alors recuit à l'hydrogène à une température d'environ 1200 0C pendant au moins 20 minutes. Cette étape de recuit à l'hydrogène est utilisée pour attaquer le substrat en saphir en préparation de la croissance épitaxiée du silicium. Alternativement, avant l'étape de recuit à l'hydrogène, le substrat en saphir peut être recuit à l'air à une température d'environ 1400 C ou plus, pendant environ 1 à 4 heures. L'étape dé recuit à l'air est utilisée pour nettoyer et reconstruire le substrat en saphir après le procédé de fabrication de la pastille. Comme le montre la figure 2b, une couche en silicium monocristallin 16 est tirée par épitaxie sur le substrat en saphir 12 par décomposition thermique du silane dans l'hydrogène. On utilise une faible allure de croissance du silicium, comme 0,1 à 1,0 jim/mn, à une température d'environ 985 à 1015 C. La faible allure de croissance favorise la formation de défauts cristallins 36 dans la région de la couche de silicium 16 adjacente à l'interface silicium/saphir 14. la densité des défauts cristallographiques dans la couche de silicium 16 est plus importante dans la région adjacente à l'interface 14 en comparaison aux régions proches des parties de surfaces exposées de la couche de silicium 16. La couche en silicium monocristallin 16 est d'une épaisseur d'environ 200nm. Comme le montre la figure 2c, la couche en 28.+ silicium monocristallin 16 est implantée de 28Si pour former la région amorphe 40. Les ions de silicium à la figure 2c sont désignés en 38. L'énergie d'implantation est contrôlée de manière qu'une première région 18 de la couche de silicium monocristallin 16, adjacente à l'interface silicium/saphir 14, ne soit pas implantée des ions de silicium 38. La première région 18 a une forte densité de défauts cristallographiques naturels. Cette première région 18 a également une épaisseur d'au moins environ 80nm et, plus particulièrement, d'au moins environ 1OOnm. Les ions 38 de silicium sont implantés à des énergies plus faibles qu'environ 50 keV lorsque la couche de silicium 16 est d'une épaisseur d'environ 200nm. Une dose comprise entre environ 1 x 1015 - et x 1015 ions/cm2 et, plus particulièrement, d'environ 2 x 1015 ions/cm2, est utilisée pour former la région amorphe 40. Une région mince 42 de la couche de silicium 16, adjacente à la surface exposée reste cristalline. Cette région mince 42 et la première région 18 serviront de matériau d'ensemencement pour l'étape subséquente de recristallisation. Après l'étape d'implantation du silicium, toute la structure est recuite au four à une température comprise entre environ 550 et 1000 C pendant environ 15 minutes à 4 heures selon la température de recuit. Alternativement, une impulsion de chaleur, un faisceau d'électrons ou une source de chauffage au laser peuvent être utilisés à une température d'environ 900 à 1100 C pendant environ 10-60 secondes. Comme le montre la figure 2d, la région amorphe 40 est convertie en une région. monocristalline 44 qui est sensiblement exempte des défauts cristallographiques naturels formés pendant le procédé de croissance épitaxiée du silicium. Ainsi, la couche de silicium 16 a une première région 18 contenant une forte densité de défauts cristallographiques naturels et une seconde région 44 qui est sensiblement exempte de défauts cristallographiques. Après l'étape de recuit illustrée à la figure 2d, le procédé peut se produire en trois séquences alternatives. La structure produite à la figure 2d peut passer directement à l'étape de fabrication du dispositif illustrée à la figure 2g. A l'étape de fabrication du dispositif, les implantations de source, de drain et de canal sont effectuées en utilisant des techniques conventionnelles de traitement MOS. Alors, l'électrode de porte, la couche d'isolement de porte et les contacts de source e't de drain sont formés en utilisant des techni- ques conventionnelles. Enfin, tout le dispositif est couvert d'un matériau isolant en utilisant des techniques conventionnelles de dépôt de vapeur chimique. Alternativement, le substrat fabriqué à la figure 2d peut passer à l'étape illustrée à la figure 2e. A la figure 2e, le procédé d'épitaxie double en phase solide (DSPE) est effectué. Dans ce procédé, une région mince de surface de la couche de silicium 16, comprenant la région 42 qui avait été utilisée comme matériau d'ensemencement, est implantée d'ions de silicium 46 de faible énergie. Cette étape d'implantation forme une région amorphe dans la zone qui avait servi de cristal supérieur d'ensemencement. La région amorphe est alors recuite en utilisant les mêmes conditions que celles décrites ci-dessus à la figure 2d. Ainsi, la partie de surface supérieure 42 de la couche de silicium 16 montrée à la figure 2d est recristallisée pour faire partie de la seconde région 44 de la couche de silicium 16 qui est sensiblement exempte de défauts cristallographiques. Après l'étape illustrée à la figure 2e, le dispositif est fabriqué en utilisant les techniques déjà décrites à l'étape illustrée par la figure 2g. le dispositif fabriqué sur la figure 2d peut également être traité en utilisant une troisième méthode alternative illustrée à la figure 2f. Sur la figure 2f, le procédé d'épitaxie en phase solide et recroissance (SPEAR) est effectué. Dans le procédé SPEAR, on enlève environ 20 à 40 nm de la couche de silic um 16, en utilisant une opération d'attaque chimique humide ou en phase vapeur. Cette étape enlève la couche d'ensemen- cement de silicium monocristallin 42 montrée à la figure 2d. Alors, une couche additionnelle de silicium 48 est tirée par épitaxie sur la couche de silicium 16 déposée et attaquée à l'origine. L'épaisseur totale de la couche restante de silicium 16 et de la couche de silicium nouvellement formée 48 est typiquement d'environ 250 à 500 nm ou plus. Il faut noter que la structure montrée à la figure 2f contient encore la première région 18 ayant une grande densité de défauts cristallographiques naturels. Après le procédé SPEAR montré à la figure 2f, la structure est soumise aux étapes conventionnelles de fabrication du dispositif montrées par la figure 2g. Les figures 3a et 3b sont des micrographies électroniques par transmission illustrant les défauts cristallographiques naturels comme les micro-doublés, les limites du grain, les défauts d'empilement et les. -dislocations, qui sont présents dans les couches en silicium épitaxié. Cependant, les défauts les plus visibles des figures 3a et 3b sont les micro-doublées. La figure 3a est une vue en section transversale d'une structure conventionnelle silicium-sur-saphir o les défauts cristallographiques se propagent de l'interface silicium/saphir vers la surface de silicium. La figure 3b est une vue en section transversale d'une structure silicium-sur-saphir o un procédé SPE a été effectué pour enlever les défauts cristallographiques de la région de la couche de silicium à proximité de la surface exposée. Cependant, les énergies d'implantation utilisées dans ce procédé SPE ont été contrôlées de manière qu'une région du silicium ayant une haute densité de défauts cristal- lographiques naturels reste adjacente à l'interface silicium/saphir. Lorsque le procédé de la présente invention a été utilisé pour former un composite silicium/saphir, on a trouvé que la surface de la couche-de silicium était plus lisse que la surface de la couche de silicium telle que formée. On peut former un oxide mince de porte ayant une forte intégrité diélectrique, sur ces surfaces plus lisses de silicium. Cela est particulièrement important dans des applications dures au rayonnement parce que les oxydes de porte de ces dispositifs doivent être aussi minces que possible afin de minimiser les effets de la dégradation par le rayonnement et les glissements associés des caractéristiques de tension de seuil du dispositif. La région de défauts à haute densité à proximité de l'interface silicium/saphir de la présente invention est utilisée pour rendre le dispositif dur au rayonnement. Lorsque le procédé SPE conventionnel est utilisé pour former une région amorphe sur toute la distance jusqu'à l'interface silicium/saphir, cela -dégrade fortement la performance du dispositif post- irradiation. Cette dégradation a principalement la forme de courants de fuite dans le canal de retour. On pense que lorsque tous les défauts cristallographiques sont enlevés de la partie de la couche de silicium qui est adjacente à l'interface silicium/saphir, la charge induite à l'interface, due au rayonnement, a une influence bien plus importante sur les porteurs de charge dans le film de silicium. Ainsi, un canal de retour plus conducteur est formé entre les régions de source et de drain du transistor. Cela contribue à améliorer les courants de fuite dans le canal de retour, aussi bien dans les transistors à canal N que P. Si les ions de silicium utilisés dans le procédé SPE traversent la couche de silicium et endommagent le substrat en saphir, de l'alu- minium est libéré et une partie du film de silicium à proximité de l'interface silicium/saphir est dopée du type P. Ce phénomène de dopage est particulièrement gênant dans des dispositifs à canal du type P parce que la région dopée sert de canal de retour entre la source et le drain. Dans la présente invention, la région à haute densité de défauts cristallographiques à proximité de l'interface silicium/saphir réduit sensiblement les courants de fuite dans le canal de retour dans les dispositifs irradiés. Lorsque ce dispositif est alors soumis à un rayonnement ionisant, une charge s'accumule encore à l'interface silicium/saphir. Cependant, comme les propriétés semi-conductrices du silicium adjacent à l'interface sont mauvaises, les porteurs dans la région de charge spatiale ont une relativement faible mobilité et les courants de fuite dans le canal de retour sont considérablement diminués en comparaison aux dispositifs o il y a une haute perfection cristallographique dans le film de silicium adjacent à l'interface silicium/saphir. Des transisors MOS produits par le procédé SPE de la présente invention ont été comparés à des transis- tors MOS formés dans les régions de silicium qui n'avait pas été soumises au traitement SPE. Le tableau I donne ces résultats. Des couches de silicium épitaxié d'une épaisseur (t) d'environ 200nm ont été déposées en utilisant des techniques conventionnelles de dép8t de vapeurs chimiques sur des substrats préparés en saphir. Une portion de chaque couche a été masquée d'un vernis photosensible et des implantations de silicium ont été effectuées à diverses énergies et doses d'implantation. L'implantation ne s'est produite que dans les parties des couches de silicium qui n'étaient pas couvertes par le vernis photosensible. Les zones masquées ont servi de régions témoins. Après nettoyage, les pastilles ont été recuites pour obtenir une épitaxie en phase solide dans' les régions implantées. Du silicium additionnel a alors été déposé sur les régions témoins et implantées pour obtenir une épaisseur finale du film de silicium (tf) d'environ 5OOnm. Alors, des transistors MOS à canal du type P et à canal du type N ont été formés dans le silicium qui recouvre les régions implantées et les régions témoins. Comme le montre le tableau I, les courants d'attaque ou facteurs k sont supérieurs dans les dispositifs fabriqués en utilisant le procédé SPE de la présente invention à ceux des dispositifs fabriqués dans le silicium sur les régions témoins. Le tableau I illustre également la performance du dispositif après une dose de rayonnement gamma de 1 MRAD (Si). Le tableau montre la fuite dans le canal de retour du dispositif témoin, IL (c), relativement à la fuite dans le canal de retour, IL (spe) des dispositifs produits en utilisant une grande variété d'énergies et de doses d'implantation du silicium. TABLEAU I _____ ___ _ Evaluation du dispositif Echantillon Canal N Canal P Conditions Epaisseur KspK c K speKc Identification d'implantation film silicium K I(/(pe) (nm) c L(C)/L (spe) K0 IL(C)/IL(spe) Lot-tranche Energie Dose t tf Pre-Ray. Pre-Ray. Post-Ray. Pre-Ray. PreRay. Post-Ray. 1 (%) (%o) . _ 1 - 11 45 keV 2E15 209 506 12 1,0-1,9 1,0 29 1,0-5,4 1,0 2 - 11 45 keV 2E15 196 457 75 1,3-2,3 71 1,0-0,4 1 - 12 45 keV 4E15 195 498 21 1,3-2,5 8,2 1,8-2,8 2 - 12 45 keV. 4E15 195 469 40 1,3-1,6 25 0,6-4,0 1 - 9 55 keV 2E15 216 544 37 1,0-1,6 38 1,3-2,5 2 - 9 55 keV 2E15 188 494 39 1,4-5, 5 44 1,0-1,6 -1 3 - 12 55 keV 2E15 213 489 15 1,3-1,2 4,4x10 87 0,6-1,3 9, 4xlO 3 - 13 55 keV 4E15 192 478 29 1,0-2,0 38 1,6-3,0 1 - 4 65 keV 1E15 206 479 13 1,3-1,5 13 0,6-2,3 2 - 4 65 keV 1E15 205 469 28 1,2-2,5 2 38 1, 0-0,5 2 3 - 5 65 keV lE15 198 520 29 1,6-3,5 5,1xlO 86 0,5-3,1 5,6xlO- 1 - 5 65 keV 2E15 189 487 21 1,0-1,8 33 1,5-3,8 2 - 5 65 keV 2E15 187 463 16 1,1-3,8 37 1,0-0,3 1 - 6 65 keV 4E15 220 525 25 2,0 10 2,2-6,4 1 - 7 65 keV 4E15 196 451 26 1,2-1,9 28 1,3-0,4 2 - 7 65 keV 4E15 194 452 34 1, 6-2,4 35 1,4-2,9 3 - 9 65 keV 4E15 210 498 43 1,0-1,7 44 1,1-1,9 2 - 8 65 keV 8E15 209 508 4l 0,8-2,6 28 1,0-5,0 3 - 10 65 keV 8E15 203 498 25 1,05,6 2 38 1,7-4,0 3 - 11 65 keV 8E15 204 523 39 1,6-3,1 2,7x10 38 1,6-3,6 3,65xlO2 1 - 2 75 keV 2E15 196 503 28 1,6-2,5 4 40 1,4-7,1 1 - 3 75 keV 4E15 191 494 38 2,0-3,2 1,6xlO- 3_ 38 1,6-6,4 1,4xlO 2 3 - 3 75 keV 4E15 194 484 30 1,6-3,2 1,15xIO- 51 1,3-3,1 2,3x10- 1 - 1 110 keV IE15 202 470 4 1,0-2,5 1,65x104 13 0,003-0,06 2,3x10lO o 2 1 110 keV lE15 202 488 0,8-4,0 4,5x10- 17 0,0002 3,7x10-' Ray.: rayonnement Ln La dureté accrue au rayonnement des dispositifs produits par le procédé de la présente invention peut être plus facilement vue à la figure 4. Comme le montre la figure 4, lorsque l'énergie d'implantation du silicium (en abscisses) est plus faible qu'environ 50 keV, la fuite dans le canal de retour dans un dispositif fabriqué avec le procédé d'épitaxie en phase solide de la présente invention est la même que la fuite dans le canal de retour dans le dispositif témoin qui n'a pas été soumis au traitement SPE. Lorsque l'on utilise des énergies supérieures à environ 50 keV, la fuite dans le canal de retour dans un dispositif produit par le procédé SPE est plus importante que la fuite dans le dispositif témoin. On a trouvé que lorsqu'une énergie d'implantation d'environ 50 keV ou moins est utilisée dans un film de silicium d'une épaisseur d'environ 200nm, il restait, à proximité de l'interface silicium/saphir, une région à forte densité de défauts d'une épaisseur d'environ -100nm. La région à forte densité des défauts à proximité du substrat en saphir augmente la dureté aux rayonnement des dispositifs produits.par le procédé SPE de la présente invention. Lorsque l'on utilise des énergies d'implantation supérieures à 50 keV dans un film de silicium ayant une épaisseur d'origine de 200 nm, les propriétés semi-conductrices du silicium sont améliorées à une plus grande profondeur dans la couche et les courants de fuite dans le canal de retour dus à la charge induite par le rayonnement à l'interface silicium/saphir augmentent. De même, lorsque les énergies d'implantation de la présente invention sont utilisées, les ions de silicium ne traversent pas la couche de silicium de 200nm et n'endommagent pas le substrat en saphir. Ainsi, il n'y a pas de dopage à l'aluminium du canal de retour dans la présente invention. Si le film initial de silicium a une épaisseur différente de 200 nm, l'énergie d'implantation doit être ajustée de manière que la région non implantée ayant une haute densité de défauts cristallographiques naturels ait une épaisseur d'au moins environ 80 nm et mieux d'au moins environ 100 nm. Si la couche de silicium formée par épitaxie a une épaisseur T, les niveaux de l'énergie d'implantation sont choisis de manière que des ions de silicium soient implantés à une profondeur qui est plus faible que ou égal à environ T-80 nm et plus particu- lièrement environ T-100 nm. Les dispositifs produits par la présente invention ont des courants d'attaque plus importants que les dispositifs conventionnels parce que du silicium de bonne qualité est adjacent à la surface du-silicium o est formée la région de canal. Cependant, la présente invention surmonte les problèmes de performance du dispositif post-irradiation, normalement associés au procédé SPE conventionnel, en formant une région ayant une haute densité de défauts cristallographiques naturels adjacente à l'interface silicium/substrat isolant. REVENDICATIONS 1. Dispositif semi-conducteur silicium-sur- isolant du type comprenant une couche de silicium sur un substrat isolant, une électrode de porte et des régions de source et de drain, caractérisé par: une première région (18) dans ladite couche (16) de silicium; adjacente audit substrat isolant (12)2 ayant une haute densité de défauts cristallographiques naturels; et une seconde région (19) dans ladite couche de silicium, sensiblement exempte de défauts cristallo- graphiques. 2. Dispositif semi-conducteur selon la revendication 1, caractérisé en ce que la première région (18) est d'une épaisseur suffisante pour rendre ledit dispositif dur aux rayonnements. 3. Dispositif selon la revendication1, caractérisé en ce que le substrat isolant (12) est du saphir. 4. Dispositif selon la revendication 1, caractérisé en ce que la première région (18) a une épaisseur d'au moins environ 80 nm. 5. Dispositif selon la revendication 1, caractérisé en ce que la première région (18) a une épaisseur d'au moins environ 100 nm. 6. Procédé de fabrication d'un dispositif semi- conducteur silicium-sur-isolant, du type comprenant une couche de silicium sur un substrat isolant, une électrode de porte et des régions de source et de drain, caractérisé en ce qu'il consiste à: former une première région dans ladite couche de silicium à proximité dudit substrat isolant qui a une haute densité de défauts cristallographiques naturels; et former une seconde région dans ladite couche de silicium, qui est sensiblement exempte de défauts cristallographiques. 7. Procédé selon la revendication 6, caractérisé en ce que la première région a une épaisseur suffisante pour rendre le dispositif dur au rayonnement. 8. Procédé selon la revendication 6, caractérisé en ce que le substrat isolant est en saphir. 9. Procédé selon la revendication 6, caractérisé en ce que la première région a une épaisseur d'au moins environ 80 nm. 10. Procédé selon la revendication 6, caractérisé en ce que la première région a une épaisseur d'au moins environ 100 nm. 11. Procédé de fabrication d'un dispositif semi-conducteur silicium-surisolant, caractérisé en ce qu'il comprend les étapes de: former une couche de silicium monocristallin sur un substrat isolant, ladite couche de silicium monocristallin ayant au moins une région adjacente audit substrat qui a une haute densité de défauts cristallographiques naturels; former une région amorphe dans ladite couche de silicium, au-dessus de ladite région de haute densite de défauts cristallographiques naturels; recuire ladite couche de silicium pour recristalliser ladite région amorphe et former une région monocristalline qui est sensiblement exempte de défauts cristallographiques. 12. Procédé selon la revendication 11, caractérisé en ce que le substrat isolant est en saphir. 13. Procédé selon la revendication 12, caractérisé en ce que la couche de silicium monocristallin est formée par croissance par épitaxie de silicium à une allure produisant un grand nombre de défauts cristallographiques naturels. 14. Procédé selon la revendication 13, caractérisé en ce que l'allure précitée est d'environ 0,1-1,0 um/mn. 15. Procédé selon la revendication 11, caractérisé en ce que la région amorphe est formée par implantation d'ions de la couche de silicium par des ions de silicium. 16. Procédé selon la revendication 15, caractérisé en ce que les ions de silicium sont implantés dans la couche de silicium à une profondeur dui est inférieure ou égale à environ T-80nm, o T est l'épaisseur de la couche de silicium monocristallin. 17. Procédé selon la revendication 11, caractérisé en ce qu'il comprend de plus l'étape de: recuire le substrat en saphir avant l'étape de former la couche de silicium monocristallin. 18. Procédé selon la revendication 11, caractérisé en ce que la région adjacente au substrat isolant ayant une haute densité de défauts cristallographiques naturels a une épaisseur suffisante pour rendre le dispositif dur au rayonnement. 19. Procédé selon la revendication 15, caractérisé en ce'que les ions de silicium sont implantés à une dose d'environ 1x1015 - 5x1015 ions/cm2.