Brevet FR2599912A1 — publié le 19871211

CIRCUIT LOGIQUE CMOS COMPATIBLE TTL, A FAIBLE DISSIPATION DE PUISSANCE DANS L'ETAGE D'ENTREE La présente invention est relative, d'une manière générale, à ce qu'on appelle les circuits micrologiques, c'est-à-dire des ensembles de circuits logiques réalisés par la technique des circuits intégrés, à savoir en "concentrant" un grand nombre de fonctions logiques fondamentales et complexes (circuits logiques) dans un seul dispositif à semiconducteurs, intégré de manière monolithique selon des techniques d'intégration à haute densité telles que: LSI (intégration à grande échelle) 10 ou VLSI (intégration à très grande échelle). Selon ces techniques de pointe, un grand nombre d'éléments logiques même complexes tels que des décades binaires, des registres à décalage, etc., peuvent être formés sur une seule puce. Plus particulièrement, l'invention est relative à ce qu'on appelle les logiques CMOS, c'est-à-dire fabriquées à l'aide de techniques CMOS, utilisant des transistors à effet de champ ayant une surface à canal N et à canal P. Une telle famille de circuits micrologiques (CMOS) représente déjà un progrès technologique net par rapport aux micrologiques MOS faites de transistors à polarité unique, parce que les circuits CMOS présentent le grand avantage de ne dissiper de la "puissance" que pendant des tran25 sitions de signaux électriques internes; d'entrée et/ou de sortie. Autrement dit, si des signaux continus (intensités de courants continus) sont appliqués à un circuit CMOS normalement polarisé, ce dernier présente une absorption de courant (défini comme ICc = courant de cir5 cuit fermé en l'absence de fonctionnement ou courant de repos) égal seulement au courant de fuite aux jonctions internes à polarisation inverse du circuit. Pour les circuits CMOS SSI (à intégration à petite échelle) ou MSI (à intégration à moyenne échelle), c'est-à-dire à nombre 10 total de transistors qui peut atteindre environ 500, le courant ICC, dans des conditions de circuit fermé en l'absence de fonctionnement, c'est-à-dire avec un état statique des signaux appliqués aux entrées (avec des niveaux 0 ou 1 conformes aux limites des niveaux logiques VIL et 15 VIH), est de l'ordre de: ICC 4 106 A = 1 gA Dans les circuits intégrés CMOS des technologies les plus modernes (LSI ou VLSI), cette valeur peut même diminuer de deux ou trois ordres de grandeur à la température am20 biante, de façon que le courant latent, c'est-à-dire le courant au repos, acquiert une intensité de seulement quelques nanoampères. Comme on peut très aisément s'en rendre compte, une telle caractéristiques rend les circuits micrologiques CMOS extrêmement avantageurx par rap25 port à d'autres familles de circuits micrologiques et en particulier par rapport à la famille qui, en vertu de sa caractéristiques intrinsèque d'extrême rapidité, a dominé le domaine des circuits logiques courants (fonctions logiques de base qui constituent un "liant de circuits" pour 30 grouper, sur des cartes complexes, des circuits micrologiques LSI et/ou VLSI), c'est-à-dire la famille TTL (logique transistor-transistor). En fait, ces circuits logiques TTL ont l'inconvénient de présenter une absorption de courant de repos qui peut varier de quelques centaines de 35 microampères à quelques milliampères. D'autre part, à l'heure actuelle, de nombreux apapareils et/ou dispositifs logiques réalisés par la technique CMOS sont forcément conçus de façon à être connectables avec la sortie des circuits logiques TTL. Dans ces exemples, les ensembles de circuits CMOS sont également connus sous le nom de logique HCT (de High speed CMOS, TTL compatible, c'est-à- dire logique CMOS à grande vitesse compatible avec logique TTL). Dans ces situations, la grille, c'est-à-dire l'étage d'entrée di circuit logique HCT, doit être capable d'accepter, c'est-à-dire de connaltre, les pires niveaux de sortie fournis par la logique TTL, à savoir 1 (de la logique TTL) équivalent à VOTTLmin = 2,4 V 0 (de la logique TTL) équivalent à VOHTTLmi = 0,4 V (de la logique TTL) équivalent à VOLTTLmax= V avec une imperméabilité aux parasites suffisante, et par conséquent: INHmin 2,0 Vet VINLmax = 0,8 V. Dans ces conditions, la tension de déclenchement pour laquelle doit être conçu l'étage d'entrée du cir20 cuit logique CMOS sera: 2,0 + 0,8 = 1,4 V Normalement, un tel étage d'entrée d'interface est formé de deux transistors complémentaires, connectés 25 symétriquement, entre le noeud d'alimentation et la terre, dont les grilles respectives sont reliées en commun et constituent le noeud d'entrée. Ceci permet d'obtenir une caractéristique d'imperméabilité aux parasites qui est sensiblement symétrique 30 aussi bien pour l'état 0 que pour l'état 1. Néanmoins, un problème se pose quand (ce qui arrive souvent) tout l'ensemble de circuits est au repos, c'est-à-dire en état d'attente au niveau 2,4 V (état 1). En fait, dans ce cas, l'étage d'entrée du circuit logique HCT conduit le cou35 rant qui n'est limité que par les dimensions des tran- sistors formant l'étage d'entrée. Comme les circuits logiques HCT doivent être particulièrement rapides pour rivaliser (s'adapter) en ce qui concerne la vitesse avec les circuits logiques TTL avec lesquels ils sont connectés, les dimensions des transistors de l'étage d'entrée, pour cette raison-même, ne peuvent pas être fortement réduits. Il s'ensuit que pour maintenir la vitesse nécessaire, les circuits logiques CMOS de type HCT peuvent présenter une absorp10 tion de courant au repos (Icc) de l'ordre de 1 à 2 milliampères, en perdant donc complètement leur qualité la plus appréciée par les concepteurs de circuits logiques. Un problème technique bien reconnu est celui o l'on a 15 des circuits micrologiques CMOS du type HCT présentant des performances de vitesse non diminuées, accompagnées en régime d'attente ou de veille d'une absorption de courant très semblable à celle d'un circuit logique CMOS de type normal, c'est-à-dire du type HC. Plusieurs propositions ont été faites pour surmonter ce problème. Selon une de ces propositions, il est envisagé la formation d'une diode en série avec le transistor à canal P de l'étage d'entrée dans le but de réduire le courant de repos ICC passant par le transistor à canal P, lequel, étant l'élément sujet à un plus grand facteur de surexcitation (avec 2,4 V à l'entrée), est évidemment l'élément critique à maîtriser afin de limiter le courant de repos. Selon une autre de ces propositions, il est envisagé 30 d'intervenir pendant le processus de fabrication, en utilisant un masque supplémentaire pour implantation ionique, de manière à accroître la tension de seuil du transistor à canal P de l'étage d'entrée par rapport à la tension de seuil typique des autres transistors intégrés du circuit. Un tel artifice permet de réduire le courant de repos ICc en abaissant néanmoins les caractéristiques de vitesse du circuit logique du fait de la hausse de la tension de seuil du transistor à canal P de l'étage d'entrée. Ces deux propositions connues, bien qu'elles permettent une certaine réduction du courant de repos, abaissent nettement la vitesse du circuit par rapport à un circuit d'étage d'entrée du type inverseur normal. La seconde des propositions connues précitées nécessite 10 en outre un masque supplémentaire et, par conséquent, un processus de fabrication plus complexe. D'une manière bien plus avantageuse, le circuit objet de la présente invention surmonte ou évite les inconvénients et les limitations des circuits selon les 15 propositions connues précitées, et il permet d'assurer un courant de repos sensiblement nul, c'est-à-dire équivalent seulement au courant de fuite des jonctions à polarisation inverse, typique des circuits logiques CMOS modernes et pratiquement négligeable même dans le 20 cas de circuits logiques CMOS compatibles TTL ou de circuit6 HCT. Ces avantages, ainsi que d'autresequi apparaîtront dans la description qui suit, sont obtenus selon la présente invention, à l'aide d'un circuit logique CMOS 25 comportant deux transistors MOS complémentaires, connectés symétriquement, dont les grilles, montées en commun, constituent le noeud d'entrée dudit circuit logique, qui est caractérisé en ce qu'il comporte un transistor MOS supplémentaire à canal N dont la source est reliée 30 audit noeud d'entrée et dont le drain est relié à un noeud d'alimentation (Vcc) du circuit logique et la grille à la sortie d'un second étage d'inversion à la suite dudit étage d'entrée formé par Ies deux transistors MOS complémentaires. Un tel transistor 35 à canal N a pour fonction, chaque fois qu'un régime de repos de tout l'ensemble de circuits est déterminé, d'intervenir de façon qu'une tension de 2,4 V (1 de la logique TTL) est appliquée au niveau de l'entrée du circuit logique HCT afin d'augmenter rapidement la tension à-l'entrée du circuit HCT jusqu'à la tension du noeud d'alimentation (Vcc), en déterminant ainsi l'annulation effective du courant de repos (Icc). Le transistor supplémentaire à canal N, couplé à l'entrée, sert donc "d'entratneur" en tirant le noeud d'entrée vers la tension 10 d'alimentation VCC grâce à son impédance beaucoup plus basse par rapport à l'impédance de sortie de l'éventuel circuit logique TTL avec lequel est connecté le circuit HCT. Le circuit selon l'invention est représenté sur le 15 schéma du dessin annexé. La paire complémentaire d'entrée est formée par les transistors MOS Th pl et Thn 1, p n connectés symétriquement entre le noeud d'alimentation du circuit (Vcc), ordinairement à 5V, et la terre. Un transistor supplémentaire Thn3 à canal N a sa source reliée au noeud d'entrée du circuit et son drain relié au noeud d'alimentation Vcc. La grille de ce transistor supplémentaire Thn3 est reliée à la sortie d'un second étage d'inversion à la suite dudit étage d'entrée, qui est représenté schématiquement sur la figure par les deux transistors complémentaires Thp2 et Thn2, connectés symétriquement. Bien entendu, le circuit logique comporte un certain nombre d'autres étages (non représentés sur la figure pour des raisons de simplicité) à la suite des deux étages représentés. La manière dont fonctionne le circuit est telle que chaque fois que la tension d'entrée du circuit se bloque, par exemple à 2,4 V (niveau 1 de logique TTL), un certain courant ICc traverse l'étage d'entrée pendant un temps très court, équivalent au retard avec lequel la sortie du second étage d'inver35 sion s'élève jusqu'à 5 V, soit quelques nanosecondes. Une fois écoulé ce laps de temps infinitésimal, la tension à l'entrée du circuit n'est plus de 2,4 V mais a augmenté en approchant nettement la valeur de la tension d'alimentation, grâce au fait que le transistor MOS Thn3 5 à canal N, en servant "d'entraîneur", aura tiré la tension d'entrée vers la valeur de la tension d'alimentation, à savoir vers 5 V. Par conséquent également, le courant ICc se sera pratiquement réduit à zéro. Par conséquent, le circuit logique HCT selon l'invention se comporte exac10 tement comme un circuit logique CMOS normal en régime d'attente d'entrée, à l'exception d'une "pointe" de courant IC absorbé qui ne dure que quelques nanosecondes et qui cc est donc pratiquement négligeable pour ce qui est de contenir la puissance dissipée en régime d'attente. De manière bien préférable, selon une forme de réalisation de l'invention, la quatrième borne de ce transistor MOS supplémentaire Thn3 à canal N, représentée par le substrat "de puits P" de celui-ci, est en courtcircuit avec la source, comme représenté sur la figure. 20 Ceci permet au transistor MOS Th 3 d'exercer plus n efficacement son action "d'entraînement" sur la tension d'entrée de l'étage d'entrée (étage de connexion) du circuit HCT, à savoir en amenant la tension d'entrée le plus près possible de la valeur de la tension d'alimentation 25 VCC. En fait, dans ce régime latent, la valeur théorique jusqu'à laquelle peut être entraînée la tension d'entrée VIN (en supposant que l'impédance du circuit TTL le lui permette) est donnée par: VCC - VTh qui, dans les con30 ditions indiquées, c'est-à-dire avecnune tension d'alimentation de 5 V, est égale à environ 4 V, la chute de tension dans le transistor VTh 3 étant égale à environ 1 V. En revanche, si le "puits P." du transistor Thn3 35 est relié à la terre, la tension d'entrée VIN tend à être décalée dans une moindre mesure vers la tension Vcc compte tenu de sa valeur de 2, 4 V, ceci en raison de ce qu'on appelle l'effet de main. Il est donc nettement avantageux d'assurer que la tension d'entrée VIN augmente le plus possible vers la valeur de la tension d'alimentation VCC, par l'artifice de la mise en court-circuit du substrat du transistor Thn3 (c'est-à-dire du "puits P") avec sa source. De la sorte, les deux transistors de l'étage d'entrée de l'interface sont directement bloqués 10 dans tous les régimes d'attente ou de repos. Un transistor MOS à canal N monté entre le noeud d'entrée du circuit HCT et le noeud d'alimentation de la manière représentée sur la figure a essentiellement une impédance beaucoup plus basse que l'impédance de sortie typique d'un circuit TTL et, par conséquent, peut remplir efficacement sa fonction "d'entraîneur". L'adjonction d'un tel transistor s'est révélé dans la pratique sensiblement sans effets sur les caractéristiques de vitesse intrinsèque des étages d'entrée du circuit HCT. 20 Par des expériences, il a été constaté qu'un transistor MOS à canal N, de dimensions relativement petites et, par exemple, tel qu'il détermine une impédance comprise entre 0,2 et 1 mégohm, convient parfaitement aux buts de l'invention et ne charge que très peu le second étage 25 d'inversion du circuit logique, ayant une capacitance pratiquement négligeable. Bien qu'un transistor MOS à canal N puisse avoir des dimensions et des caractéristiques de construction semblables ou comparables à celles des transistors for30 mant la paire connectée symétriquement des étages inverseurs d'entrée, il est préféré, dans la pratique de la présente invention, de former un tel transistor MOS supplémentaire à canal N de dimensions plus petites que les dimensions des transistors MOS complémentaires des paires 35 d'entrée afin d'assurer son absence d'effets sur les caractéristiques de vitesse du circuit. Un autre avantage du circuit selon l'invention est dans le fait que la présence du transistor MOS Thn3 à canal N n'influence pas les caractéristiques de fuite des entrées des circuits logiques o est monté ce transistor supplémentaire, parce qu'en mesurant la fuite vers la terre ainsi qu'en mesurant la fuite vers la tension d'alimentation VcC, ce transistor Thn3 est bloqué. n Par rapport à certaines des propositions connues, la présente invention a l'avantage de ne pas nécessiter de modification du procédé-de fabrication, comme par exemple l'apport d'opération de masquages pour modifier à certaines fins les niveaux de dopage des transistors 15 à canal P des étages d'entrée. REVENDICATIONS 1. Circuit logique CMOS, compatible TTL, comportant un étage d'inversion d'entrée formé essentiellement par deux transistors MOS complémentaires (Thpl, Thnl), con-nectés symétriquement, dont les grilles sont montées en commun et constituent le noeud d'entrée dudit circuit logiques, caractérisé en ce que un transistor MOS supplémentaire (Thn3) à canal N a sa source reliée audit noeud d'entrée, son drain relié à un noeud d'alimentation (VCC) du circuit logique et sa 10 grille reliée à la sortie d'un second étage d'inversion (Thp2, Thn2) à la suite dudit étage d'inversion d'entrée. 2. Circuit logique CMOS selon la revendication 1, caractérisé en ce que ledit transistor MOS supplémentaire (Thn3) à canal N est formé dans une région de puits P et 15 cette région de puits P est en court-circuit avec la source de ce même transistor. 3. Circuit logique CMOS selon la revendication 1, caractérisé en ce que tous lesdits transistors MOS ont les mêmes caractéristiques dimensionnelles. 4. Circuit logique CMOS selon la revendication 1, caractérisé en ce que ledit transistor MOS à canal N a des dimensions plus petites que les dimensions desdits transistors MOS complémentaires de la paire d'entrée. 5. Etage d'entrée pour circuit logique CMOS, caracté25 risé en ce qu'il comporte deux transistors MOS complémentaires (Thp1, Thnl, connectés symétriquement, dont les grilles sont montées en commun et constituent un noeud d'entrée dudit étage-, et en ce qu'un transistor MOS supplémentaire (Thn3) à canal N a sa source reliée audit noeud 30 d'entrée, son drain relié a un noeud d'alimentation (Vcc) du circuit logique et sa grille reliée au noeud de sortie d'un second étage d'inversion (Thp2, Thn2) à la suite dudit étage d'entrée. 6. Etage d'entrée selon la revendication 5, caractérisé en ce que dans celui-ci un transistor MOS à canal Nest formé dans une région de puits P et en ce que cette région de puits P est en court-circuit avec la source de ce même transistor.