Brevet FR2608801A1 — publié le 19880624

La présente invention a trait en général aux appareils d'interface pour contrSler plusieurs signaux analogiques d'entrée et pour appliquer des signaux numériques correspondants à un bus de système numérique et, plus particulièrement à un appareil et un procédé pour assurer l'isolement électro-optique des signaux analogiques d'entrée provenant d'un bus de système numérique. L'invention prévoit également un ensemble de circuits conçu pour permettre l'exploitation des signaux analogiques d'entrée dans tout ordre désiré. En plus, on peut programmer un réglage du gain pour chaque entrée analogique. Il est connu, dans l'art considéré ici, de prévoir une unité d'in- terface pour le traitement de signaux analogiques d'entrée et pour appli- quer une version numérique des signaux analogiques d'entrée à un bus de système numérique. Cependant, les systèmes connus par l'art antérieur ont été conçus de telle sorte que le bus de système numérique a été accouplé physique- ment à des canaux d'entrée analogique, ce qui a souvent donné lieu à un rendement défectueux. De plus, les systèmes de l'art antérieur exigeaient que le réglage du gain pour les canaux analogiques d'entrée soit assuré par le réglage manuel d'un potentiomètre variable, d'options connectables, ou similaires, avec pour conséquence le fait qu'un tel réglage du gain se traduisait généralement par une perte de temps et un manque de souplesse. En outre, il manquait aux systèmes relevant de l'art antérieur un mécanisme quelconque pour assurer un réglage rapide et sûr de l'ordre dans lequel s'effectue la lecture de plusieurs canaux analogiques d'entrée par le système d'interface. Il existe donc une demande urgente pour une interface entre des signaux d'entrée analogiques et un système à unité de traitement de don- nées numériques qui permette d'isoler électriquement les canaux d'entrée analogique par rapport au bus du système numérique et au système central de traitement de donnéesy associé. Il existe également une demande urgente pour une unité d'interface dans laquelle on puisse régler rapidement le gain pour chaque canal analogique d'entrée et l'ordre dans lequel s'ef- fectue la lecture des canaux. Par conséquent, l'un des buts de la présente invention consiste à prévoir une unité d'interface perfectionnée entre les signaux analogiques d'entrée et un bus de système numérique. Un autre but de la présente invention consiste à prévoir une unité d'interface dans laquelle des signaux analogiques d'entrée sont convertis -2- en signaux numériques et stockés dans une mémoire en vue d'une interroga- tion ultérieure par une unité de traitement de données relié à la mémoire par un bus de système numérique. Par ailleurs, la présente invention a pour but de prévoir une uni- té d'interface dans laquelle des canaux analogiques d'entrée sont isolés optiquement par rapport à un bus de système numérique. En outre, la présente invention a pour but de prévoir une unité d'interface dans laquelle le gain de chacun parmi plusieurs canaux analo- giques d'entrée peut être programmé à partir d'une unité de traitement de données en passant par un bus de système numérique. Un but complémentaire de la présente invention consiste à prévoir une unité d'interface dans laquelle l'ordre dans lequel s'effectue la lec- ture de plusieurs canaux analogiques d'entrée peut 9tre programméeà partir d'une unité de traitement de données en passant par un bus de système nu- mérique. Ces différents buts ainsi que d'autres encore sont réalisés sui- vant la présente invention sous forme d'un mode préféré de réalisation de celle-ci en prévoyant une unité pour réaliser une interface entre des signaux analogiques d'entrée et un bus numérique comportant des moyens de conversion en numérique, propres à numériser un signal analogique d'entrée sélectionné, c'est-à-dire en le transformant en signal numérique; des mé- moires, et des moyens pour appliquer optiquement le signal numérique ré- sultant à la mémoire pour y être stocké. L'invention sera mieux comprise si l'on se rapporte à la descrip- tion détaillée qui suit et au dessin annexé, sur lequel: La FIGURE 1 montre un schéma synoptique détaillé d'un système d'acquisition de données auquel on a incorporé la présente invention. La FIGURE 2 montre un schéma synoptique détaillé d'un générateur d'adresses de canaux suivant un mode préféré de réalisation de l'unité d'interface de la présente invention, La FIGURE 3 montre un schéma synoptique détaillé relatif à une liaison série synchrone électro-optique, conformément à un mode préféré de réalisation de l'unité d'interface de la présente invention, La FIGURE 4 représente une topographie-mémoire du système d'ac- quisition de données suivant un mode préféré de réalisation de l'inven- tion, et La FIGURE 5 représente un schéma synoptique montrant la façon dont on a accès à la liste d'analyse suivant un mode préféré de réalisation de l'invention. -3- On se référera tout d'abord à la Figure 1 qui montre un schéma synoptique détaillé d'un système d'acquisition de données réalisé confor- mément à l'invention. Un premier multiplexeur (MUX) 64 reçoit en entrée des canaux d'entrée analogiques O à 15, un second MUX 66 reçoit des canaux d'entrée analogiques 16 à 31, un troisième MUX 65 reçoit des canaux d'entrée analogiques 32 à 47; et enfin un quatrième MUX 67 reçoit des canaux d'entrée analogiques 48 à 63. Les canaux d'entrée O à 15 sont reliés à une prise P7, les canaux d'entrée 16 à 31 sont reliés à une prise P6, les canaux d'entrée 32 à 47 sont reliés à une prise P4, et les canaux d'entrée 48 à 63 sont reliés à une prise P3. Par conséquent, la présente invention comprend au total 64 canaux à entrée simple ou 32 canaux à entrée diffé- rentielle. Les multiplexeurs MUX 64, 66, 65 et 67 sont reliés par un conduc- teur 56 à un amplificateur de contr8le 53. La sortie de cet amplificateur de contr8le 53 est appliquée à l'entrée d'un amplificateur programmable de gain 55, qui reçoit également une entrée de contr8le passant par le conducteur 58 et provenant du circuit de gain de canal 49. Ce circuit de gain de canal 49 est relié à un bus isolé de données 30. La sortie de l'amplificateur programmable de gain 55 est appliquée à un circuit d'échantillonnage et de maintien 57. La sortie de ce circuit 57 est appliquée à son tour à un convertisseur analogique-numérique 59 à 12 bits, dont le bus de sortie 40 est relié au bus isolé des données 30. Les MUX 64, 66, 65 et 67 sont contr8lés par le dispositif logique 47 des adresses de canaux en passant respectivement par les conducteurs 41, 43, 52 et 54. Le dispositif logique 47 des adresses de canaux est re- lié au bus isolé des données 30. Un circuit de commande d'acquisition/conversion 61 est relié au bus isolé des données 30 à travers le segment de bus bidirectionnel 50, à un générateur de rythme 51 par le conducteur 46, à l'horloge 63 par le conducteur 48, à une borne de sortie de synchronisation SYNC OUT par le conducteur 60 et à la borne d'entrée du déclencheur TRIGGER IN par le conducteur 62. Le connecteur 6, désigné par le sigle PS, est associé aux conducteurs 60 et 62. Le générateur de rythme 51 est également relié au bus isolé des données 30. Le circuit de contr8le 61 d'acquisition/conversion génère des si- gnaux de commande appropriés à travers le conducteur 58 qui alimente le convertisseur analogique-numérique 59, le circuit d'échantillonnage et de maintien 57, le circuit de gain des canaux 49 et le circuit logique d'a- dresses des canaux 47. - 4 - Le bus isolé des données 30 est ainsi nommé parce qu'il est isolé physiquement par rapport aux bus numériques et aux circuits logiques si- tués à gauche des opto-séparateurs 45 sur la Figure 1. Un module entrée/sortie numérique 39 à douze canaux (représenté en tirets) peut éventuellement être branché par un segment de bus 38 sur le bus isolé des données 30. Un dispositif de connexion, désigné ici par les symboles P2 et P3, est relié aux canaux 0 à 31 pour le module entrée/ sortie numérique 39. Toujours en se référant à la Figure 1, on voit dans la partie gauche de celle-ci un bus de système 2 lequel, dans un mode préféré de réalisation de l'invention, est du type VME et sert à relier l'unité d'interface de la Figure 1 à un système approprié de traitement de don- nées (non représenté). Un décodeur 5 d'adresses et de modifications d'adresses est relié au bus de système 2 par des segments de bus 4 et 6, et génère des signaux d'adresses qui parviennent par le bus 8 au bus 10 des adresses de mémoire. Un circuit logique d'arrêt 7 est relié au bus de système 2 en passant par un segment de bus bidirectionnel 12. Le décodeur d'adresses et de modifications d'adresses 5 et le cir- cuit logique d'interruption 7 assurent différentes fonctions d'adressage et de commande de l'unité d'interface. Par exemple, un bit dans le regis- tre d'état 33 assure la sélection du fonctionnement selon un mode soit continu, soit temporaire. Lorsqu'on choisit le mode temporaire, les con- versions cessent dès que l'indicateur d'adresse analysée 161 a terminé son analyse de la liste à analyser 165 (se reporter à la Figure 5). Dans le mode continu, les conversions s'effectuent de façon continue telles qu'elles sont déclenchées par l'une des trois sources possibles de déclen- chement: 1 , un déclencheur d'entrée extérieur agissant sur le conduc- teur 62; 20, un générateur de rythme du type programmable, ou 3 , un dé- clencheur de logiciel à la suite d'une lecture faite à n'importe quel emplacement de la mémoire des données des canaux. Le tampon de données 9 est relié à un bus de système 2 en passant par un segment de bus bidirectionnel 14. Ce tampon 9 est également relié par un autre segment de bus 19-au bus des données locales 15. A ce bus des données locales 15 sont également reliés un généra- teur 31 d'adresses de canaux (en passant par le segment de bus 16), un tampon de données 27 (en passant par le tampon bidirectionnel des données 18), un registre de commande 33 (en passant par le segment de bus bidirec- tionnel 22), le registre d'état 35 (en passant par le segment de bus 24) - et le circuit logique d'interruption vectoriée 37 (en passant par le seg- ment de bus 26). Le générateur d'adresses de canaux 31 est relié par un segment de bus 17 au bus des adresses de mémoire 10. Ce dernier est relié à son tour à une mémoire vive ou à accès aléatoire (RAM) 25 par un segment de bus 13, cette mémoire étant, selon un mode préféré de réalisation de l'invention, une mémoire RAM de 128 x 16. L'on peut accéder à la mémoire vive RAM 25 à double accès soit par le bus 10 des adresses de mémoire 10, soit par le bus des données de mémoire 20. La mémoire vive RAM 25 à double accès et le tampon des données 27 sont reliés au bus 20 des données de mémoire respectivement par des seg- ments de bus bidirectionnels 28 et 32. Le bus 20 des données de mémoire est relié au bus isolé des don- nées 30 par des opto-séparateurs 45 et des segments de bus bidirectionnels 34 et 36. Si l'on se réfère à la Figure 2, on voit qu'il s'agit d'un schéma synoptique détaillé montrant un générateur d'adresses de canaux suivant un mode préféré de réalisation de l'unité d'interface suivant la présente invention. Le bus 15 des données locales (également désigné par le même chif- fre de référence sur la Figure 1) transmet des données en passant par le segment de bus 70 à la bascule des données 71 et reçoit des données de la bascule des données 73 grace à un autre segment de bus 72. La bascule des données 71 transmet des données en passant par le segment de bus 74 au compteur-indicateur d'analyse 75 en réponse à un signal écrit de déclen- chement transmis par le conducteur 90. La bascule des données 73 lit l'en- trée des données qui lui parviennent par l'entremise du bus 76 en réponse à un signal de déclenchement reçu sur le conducteur 92 et aussi à un si- gnal de charge reçu sur le conducteur 104. Le compteur indicateur d'analyse 75 réagit à un signal de charge reçu à travers le conducteur 96 et aussi à un signal d'incrément/charge reçu sur le conducteur 104, et génère des signaux qui passent par le bus d'adresse canal/gain 76. La bascule des adresses 79 est reliée au bus 76 ainsi qu'au con- ducteur 104 et génère un signal de sortie en passant par le segment de bus qui aboutit à la bascule des adresses 81, cette bascule 81 est égale- ment reliée au conducteur 104 et génère un signal de sortie en passant par le segment de bus d'adresses des données de canal 82 qui aboutit à un MUX (multiplexeur) d'adresses 4:1 désigné en 85. 2608801- - 6 - Ce multiplexeur d'adresses MUX est également sensible au bus 78 des adresses locales, au bus 76 des adresses canal/gain, à un bus 84 d'a- dresses d'accès, ainsi qu'à un signal sélectionné de commande transmis par un conducteur 112. Le circuit logique 77 de commande des adresses reçoit des entrées d'adresses en passant par le bus 84 du port d'adresses. Il reçoit égale- ment un signal d'entrée d'horloge par le conducteur 102 et une entrée de commande par le conducteur 94. Il génère un signal de charge sur le con- ducteur 106 et un signal d'incrément sur le conducteur 108, ces deux con- ducteurs 106 et 108 étant reliés au compteur négatif d'adresses d'accès 83. Le circuit logique de commande d'adresses 77 génère également un si- gnal approprié de sortie transmis par le conducteur 110 qui aboutit au circuit logique d'accès à la mémoire et de commande. Le compteur négatif d'adresses d'accès 83 génère un signal de sor- tie appliqué au conducteur 104, ainsi qu'une sortie passant par le bus 84 des adresses d'accès. Le multiplexeur d'adresses MUX 85 génère un signal de sortie ap- pliqué au bus 10 des adresses de mémoire en passant par le bus 86. Le rôle du circuit générateur d'adresses de canaux que montre la Figure 2 consiste à assurer une capacité d'adressage de la mémoire vive RAM afin de pouvoir transférer des données entre cette mémoire RAM 25 et le chaînon de données séquentielles à travers les opto-séparateurs 45. Le générateur d'adresses de canaux met constamment à jour le con- tenu des parties correspondantes de la mémoire vive RAM 25 à partir des données transférées par le chalnon des données séquentielles à partir des accès d'entrée/sortie analogiques et numériques. Les sorties numériques et les données de commande ou de générateur de rythmes doivent également être accessibles à partir de la mémoire vive RAM 25 et transférées par l'intermédiaire du chatnon de données séquentielles aux emplacements cor- rects dans la partie isolée de l'interface. Les deux bascules d'adresses 79 et 81 servent à retarder l'appa- rition de l'adresse canal/gain sur le bus 76 par rapport à l'adresse des données de canaux sur le bus 82, afin de compenser le processus d'acquisi- tion/conversion en cascade ou en "pipeline" des données, qui se produit sur la partie isolée; autrement dit, après avoir obtenu l'accès à une adresse particulière d'analyse et que l'octet canal/gain a été enregistré pour le chainage séquentiel, deux transferts de ce type se produiront avant que les données converties provenant du canal original canal/gain soient enregistrées aux emplacements corrects dans la mémoire RAM 25. -7- Ainsi, une "file d'attente" est indispensable, sous forme de bascules d'a- dresses 79 et 81. Si l'on se réfère à la Figure 3, on voit que ce schéma synoptique détaillé représente un chainage séquentiel électro-optique synchrone dans un mode préféré de réalisation de l'unité d'interface de l'invention. Le bus 20 des données de mémoire (également désigné ici par le même chiffre de référence que sur la Figure 1) est relié par un segment de bus 34 bidirectionnel à 16 bits à des bascules des données 119, les- quelles sont reliées à leur tour par un bus bidirectionnel à 8 bits au registre de décalage 121. Le circuit logique de commande de transfert 117 reçoit un signal d'entrée de commande transmis par le conducteur 118 ainsi qu'une entrée d'horloge 2 provenant d'une horloge biphasée 129 par l'intermédiaire du conducteur 136, ce qui génère un signal de commande de décalage pas- sant par le conducteur 130 pour aboutir au registre de décalage 121, ain- si qu'un signal de commande transmis par le conducteur 134 au circuit op- to-séparateur 139. L'horloge biphasée 129 génère également un signal d'horloge 1 transmis par le conducteur 132 au registre de décalage 121. Le signal d'horloge 1 2 est également appliqué par l'intermédiaire du conducteur 136 à l'opto-séparateur 141. Le registre de décalage 121 reçoit des données provenant de l'op- to-séparateur 127 par le conducteur 126, et les transmet au circuit logi- que de commande de transfert 117 en passant par le conducteur 122. Le circuit logique de commande de transfert 117 fournit des données pour l'opto-coupleur 123 par l'intermédiaire du conducteur 200. Les données reçues par l'opto-séparateur 123 sont transmises par le conducteur 124 au registre de décalage 125 et au circuit logique de commande de transfert 145. Le registre de décalage 125 génère également des données appliquées par le conducteur 128 à l'opto-séparateur 127 qui les transmet, toujours sous forme de données, au conducteur 126. Le re- gistre de décalage 125 est relié par un bus à 8 bits 36 au bus isolé des données (désigné par le même chiffre de référence sur la Figure 1). L'opto-séparateur 139 retransmet le signal de commande reçu du conducteur 134 sous forme d'un signal de commande appliqué à un conducteur 140 qui alimente le circuit logique de commande de transfert 145. De même, l'opto-séparateur 141 retransmet le signal d'horloge $ 2 reçu du conduc- teur 136 comme le signal d'horloge 1 2 véhiculé par le conducteur 142 et appliqué au circuit logique de commande de transfert 145. Le circuit logique de commande de transfert 145 génère un signal 2608801- de commande de décalage 144 appliqué au registre de décalage 125, un si- gnal de commande de port d'accès transmis par le conducteur 146 pour abou- tir au circuit décodeur d'adresses 153, un signal d'effacement atteignant par le conducteur 148 le compteur d'adresses d'accès 155, un signal d'in- crément passant par le conducteur 150 et appliqué au même compteur d'adres- ses d'accès 155 et un signal analogique de remise à zéro transmis par le conducteur 152. Le circuit de décodage d'adresses 153 reçoit des signaux d'entrée provenant du compteur d'adresses de port d'accès 155 par l'intermédiaire du bus 156, et génère des signaux de commande d'autorisation de port d'ac- cès transmis par le bus 154. En ce qui concerne le fonctionnement du cicuit d'enchainement en série que montre la Figure 3, les données provenant de la mémoire RAM 25 à 16 bits est transféré sur la largeur d'un octet à deux registres de dé- calage 121 et 125, disposés respectivement de chaque c8té des opto-sépa- rateurs. Dès qu'une donnée est chargée en parallèle dans chaque registre de décalage, elle est appliquée à un rythme sériel à l'autre registre de décalage. Le transfert bidirectionnel simultané est assuré au rythme d'horloge. Une horloge biphasée 129 est nécessaire pour compenser l'importan- te variation du retard de propagation à travers les opto-séparateurs. L'o- pération de décalage est commandée par le circuit logique de commande de transfert 117, qui envoie en outre un signal de commande unique par l'in- termédiaire du conducteur 134 à l'opto-séparateur 139 puis au circuit lo- gique de commande de transfert 145. Le rôle du circuit logique de commande de transfert 145 consiste à contrôler la reconstitution des adresses du port d'accès. Autrement dit, le compteur d'adresses du port d'accès 155 est incrémenté à la suite d'un transfert dès que la donnée transférée a été enregistrée à l'adresse du port d'accès courant. L'adresse incrémentée est utilisée pour accéder au port suivant dans la séquence, dont les contenus sont chargés dans le re- gistre de décalage en vue du transfert suivant. Les états de la ligne de commande 140 et de la ligne 124 d'entrée des données déterminent s'il convient d'incrémenter ou d'éffacer le comp- teur d'adresses du port d'accès 155. Ce compteur d'adresses du port d'ac- cès 155 est toujours remis à zéro lorsqu'il y a accès au port 1, afin de s'assurer que la détérioration ou la perte de signal ne laisse en perma- nence l'adresse hors-synchronisation, c'est-à-dire qu'il produise un effet auto-correcteur au début de chaque cycle de regénération. Un cycle de re- - 9 - génération se compose d'une LECTURE/ENREGISTREMENT à tous les ports d'ac- cès sur la partie isolation et une regénération complète se produit sur sept ports entrée/sortie pendant une seule période d'acquisition/conver- sion de données. La durée réelle du cycle de regénération dépend de tout bourrage ou encombrement d'accès aux memoires avec un acces principal sur le bus 2 du système. Si l'on se réfère à la Figure 4, on y voit la topographie-mémoire du système d'acquisition de données suivant un mode préféré de réalisation de la présente invention. La mémoire RAM 25 est une mémoire à accès aléa- toire de 128 x 16 bits. Des emplacements de mots O à 63 sont prévus pour le stockage de signaux numériques. Les trente-deux emplacements situés entre 64 et 95 représentent la liste d'analyse. Chaque emplacement emmagasine deux octets, et chaque octet contient 6 bits qui indiquent la position relative du canal d'en- trée correspondant par rapport à tous les autres canaux d'entrée. Les deux bits restants de chaque octet emmagasinent l'information relative au gain qui est utilisée pour régler le gain du canal d'entrée correspondant. Les emplacements 96 à 99 emmagasinent les informations numériques entrée/sortie. Toute entrée/sortie numérique est adressée à ce bloc de mé- moire à quatre mots. Les emplacements 100 à 125 sont présentement inuti- lisés. Un octet de l'emplacement 126 sert à stocker des indications rela- tives au générateur de rythme, et un octet de l'emplacement 127 emmagasine des informations relatives à la commande de déclenchement. Un octet aux emplacements 128 et 129 sert à stocker les informations de contr81e. Les informations concernant le générateur de rythme et le contr81e sont mo- difiables par l'ordinateur principal en passant par le bus 2 du système. Si l'on se réfère maintenant à la Figure 5, on y voit un schéma synoptique montrant comment l'on peut accéder à la liste d'analyse sui- vant un mode préféré de réalisation de la présente invention. L'indicateur d'adresses d'analyse 161, réalisé sous forme d'un compteur à 6 bits, est relié par un bus bidirectionnel 160 à un bus de données locales 15 et à une entrée incrémentielle par l'entremise du con- ducteur 162. L'incrément se produit à la fin de chaque conversion analo- gique-numérique. Il est alors pointé sur la liste d'analyse 165 et iden- tifie le canal en cours d'adressage. Le registre indicateur d'adresse d'analyse 161 peut 9tre interrogé ou enregistré à tout moment à partir de l'ordinateur central grâce au bus 2 du système. L'indicateur d'adresse d'analyse sera pré-réglé selon le contenu du bus 15 des données locales par un signal de charge transmis par le conducteur 201. - 10 - FONCTIONNEMENT DU MODE PREFERE DE REALISATION Pendant le fonctionnement, l'unité d'interface représentée Figure 1 capte des données analogiques sur les canaux O à 63, les amplifie, les conserve temporairement, puis les convertit en signaux numériques pour les transmettre finalement de façon séquentielle par l'intermédiaire du circuit opto-séparateur, avant de les stocker à l'emplacement de mots adéquat dans la mémoire RAM 25 à laquelle peut accéder un ordinateur cen- tral en passant par le bus 2 du système. Le gain pour chaque canal analogique d'entrée est réglable sépa- * rément. De plus, l'ordre dans lequel les canaux individuels d'entrée sont soumnis à l'échantillonnage est également réglable. La liste d'analyse, qui comprend les emplacements de mots 64 à pour la mémoire RAM 25 (se référer à la Figure 4) est d'abord chargée avec les informations désirées concernant la gain et l'ordre des canaux. i5 Adresses: chaque mot de la liste d'analyse comprend deux octets (soit 16 bits). Chaque octet contient une adresse de canal à six bits et une valeur de gain de 2 bits (par exemple 1, 10, 100). L'adresse 000000 correspond au canal O; l'adresse 000101 correspond au canal 5, et ainsi de suite. La liste d'analyse se lit de façon séquentielle. On lit un octet successif de liste d'analyse à chaque incrément de l'indicateur d'adresse d'analyse 161 (se reporter à la Figure 5). Toute permutation de canaux peut être programmée pour être appliquée aux emplacements de mémoire re- latifs aux données de canaux. Ainsi, l'ordre et la fréquence des conver- sions sur chaque canal peuvent être modifiés à volonté. Tout canal peut être analysé plus fréquemment qu'un autre. Les deux extrêmes seraient qu'un seul canal soit appliqué à tous les 64 em- placements de la liste d'analyse, ce qui constituerait une opération uni- que sur les canaux, ou bien que chaque canal soit appliqué à une entrée individuelle pour un total de 64 conversions de canaux. Le contenu de tous les emplacements de la mémoire RAM 25 peuvent faire l'objet d'une lecture ou d'un enregistrement, à n'importe quel mo- ment. Attendu que tant l'indicateur d'adresses d'analyse 161 que la lis- te d'analyses 165 sont programmables, on peut envisager une variété pres- que infinie de séquences d'acquisitions de données. L'interface analogique décrite ici offre des avantages importants. L'un d'eux réside dans une diminution du matériel d'équipement nécessaire pour constituer l'opto-séparateur de l'unité d'interface, ce qui se tra- - il - duit par une diminution de l'encombrement et du prix de revient. Un autre avantage réside dans l'amélioration considérable de la souplesse de fonc- tionnement de l'unité d'interface, attendu que la séquence de conversionsdes canaux, ainsi que le facteur gain pour n'importe quel canal, peuvent être facilement modifiés à tout instant. Des réseaux logiques standards programmables (FPLA) et en particulier des dispositifs à réseau logique programmables (PAL) disponibles dans le commerce et fabriqués par Mono- lithic Memories, Inc., sont utilisés dans de nombreux circuits logiques de commande suivant la présente invention, par exemple dans le réseau logique de contr8le d'adresses 77 et le réseau de contr8le de transfert 117. FONCTIONNEMENT DES REGISTRES DE COMMANDE ET D'ETAT Le système occupe 256 emplacements de mémoires dans la topogra- phie de mémoire du bus VME (Machine Virtuelle Electronique). Les 128 emplacements BAS sont situés sur un tableau de système de mémoires qui contient les données de la liste d'analyse, les données numériques d'en- trée/sortie et de conversion, plus les informations relatives à la com- mande et au rythme ou à la temporisation. On peut accéder à ces 128 em- placements BAS par la ligne d'adresses A8=O. Les emplacements HAUTS 128 se situent sur un registre de contr8le d'arrgt et vectoriel et sur un re- gistre de liste d'analyse. On peut enregistrer ou lire sur la commande d'arrêt et le vecteur d'arrêt à partir de lignes hautes A8 et basses A1 de logiciels de commande d'adresses. Le contenu de la liste d'analyse peut être "modifié en vol" par un cycle d'enregistrement avec des lignes d'adresses A8 hautes et A1 hautes. Les registres de commande d'arrêt et de vecteurs d'arrêt se dé- finissent comme suit, en bits Commande d'arrêt Vecteur d'arrêt D15 D14 D13 D12 D11 D10 D9 D8 D7 DO Valida- SEL2 SELi SELO C/T* EN2 EN1 ENO ETAT/OCTET ID tion d'arrêt - 12 - REGISTRE DE COMMANDE 1 DO-D7 maintient le vecteur d'arrêt qui est alimenté pendant un cycle valide d'arrêt tel qu'il est défini par le bus VME. D8-D9 valide le circuit pour produire un arrêt lorsque se produisent les événements suivants: EN 1 EN 0 FONCTION O O Pas d'arrêt O 1 Arrêt à chaque conversion 1 O Arrêt sur demi-plein et plein 1 1 Arrêt uniquement sur plein D10 Autorise le système à générer une impulsion d'arrêt chaque fois que l'utilisateur a introduit des suréchantillons extérieurs de déclenchement.(D10=1). Dll Planifie le système pour un fonctionnement soit continu (D11=1), soit temporaire, (D11=0). D12-D14 Autorise l'utilisateur à fournir un niveau de demande d'arrêt programmable par logiciel. La combinaison de ces trois lignes par rapport aux sept lignes d'interrogation est la suivante: SEL 2 SEL 1 SEL O Ligne de demande d'arrêt déclenchée pendant un cycle valide d'arrêt O O O Pas de demande d'arrêt 0 0 1 dépendant de /IRQ1 0 1 0 dépendant de /IRQ2 0 1 1 dépendant de /IRQ3 1 O 0 dépendant de /IRQ4 1 0 1 dépendant de /IRQ5 1 1 0 dépendant de /IRQ6 1 1 1 dépendant de /IRQ7 D15 assure une validation globale d'arrêt et en tant que tel ce bit est fixé haut afin qu'aucun arrêt ne soit généré. Si le bit est bas, un arrêt sera généré tel qu'il est déterminé par la combi- naison de EN2, EN1 et ENO. Si la ligne d'adresses A8 est fixée HAUTjet A1 est fixée BAS et si un cycle de lecture est en cours, il y aura relecture du registre de - 13- commande et du vecteur d'arrêt. Si la ligne d'adresses A8 est HAUTE, A1 est HAUT et un cycle d'en- registrement est en cours, par conséquent il y aura accès au registre de la liste d'analyse. Ce registre est disposé comme suit: D15 D8 D7 D6 D5 D4 D3 D2 D1 DO X X X X X X X X X X X X X X X REGISTRE D'ETAT 2 Si la ligne d'adresses A8 est HAUTE, A1 est HAUT et un cycle de o10 lecture est en cours, donc il y a accès au registre d'état et au regis- tre de la liste d'analyse courante. Ce registre s'ordonne comme suit: REGISTRE D,ETAT D15 D14 D13' D12 Dll D10 D9 D8 O /Plein /Plein /eucan. /VALID /BUSY S/D X INDICATEUR DE LISTE D'ANALYSE D7 D6 D5 D4 D3 D2 Dl1 DO O 0 SC5 SC4 SC3 SC2 SCi SCO DO-D5 représentent l'emplacement adresse de canal/emplacement de gain suivant qui seront accessibles. Remarquer que cela chan- ge seulement après l'enregistrement de la donnée convertie dans la mémoire. D8 non-utilisé. D9 Réfléchit la configuration de l'extrémité antérieure analogi- que en ce qu'il indique si le signal a pris fin ou si des en- trées différentielles sont en cours de traitement. D10 Indique que des conversions sont en cours. Si le tableau est établi pour un fonctionnement temporaire, ce bit sera fixé HAUT lorsque la saisie temporaire est terminée. Autrement, le bit sera effacé, indiquant ainsi qu'un cycle de conversion - 14 - est en cours. D11l est actif quand une donnée validée vient juste d'être enre- gistrée dans la mémoire du système. Si Dll = O, la donnée validée est en mémoire, sinon aucune nouvelle donnée conver- tie aura été enregistrée dans la mémoire. D12 est actif lorsque le taux d'échantillonnage produit par des déclencheurs extérieurs dépasse le maximum (40 KHz). Si D12 est "O", il y a eu sur-échantillonnage. D13-D14 réfléchit l'état du nombre d'échantillons acquis et devient ensuite actif après les apparitions suivantes: /Plein /Plein Nombre d'échantillons enregistrés dans la mémoire 0 1 =32 1 0 =64 BITS DE SIGNALISATION /PLEIN(FULL) ET /PLEIN (HFULL) DU SYSTEME La mémoire intégrée comporte deux registres de commande. On peut y accéder aux emplacements S7F(hex) et S7E. Le premier registre de com- mande se répartit comme suit: D15 D14 D13 D12 Dll D10 D9 D8 D7 D6 D5 D4 D3 D2 Dl DO X X X X X X X X X X X X X X EXTEN TIMEN s REGISTRE D'ETAT 3 DO-D1 commande les options de déclenchement du convertisseur analo- gique/numérique (ADC) suivant le tableau de circuits binaires ci-après: EXTEN TIMEN FONCTION O O Conversions amorcées par la lecture de données converties provenant de la mémoire intégrée. 0 1 Conversions contr8ôlées par la minuterie inté- grée (échantillonnage programmable). ! O Conversions amorcées par des impulsions de dé- clenchement extérieures. 1 1 Conversions amorcées par un événement unique qui commence sur la minuterie intégrée. - 15 - Le taux d'échantillonnage produit dans le déclenchement interne dépend d'un couplage (Jumper) J11 et du contenu du registre de commande 4 (emplacement RAM S7E). Le bloc de couplage (Jumpers) sert à fournir un repère de temps au second compteur programmable par logiciel. Le repère de temps varie entre 400nS et 512pS par accroissements de 200 nS et, utilisé conjointe- ment au registre de commande 4, il procure des taux d'échantillonnage compris entre 25pS et 13,1mS. Déclenchement extérieur Lorsque le registre d'état 3 possède les caractéristiques EXTEN=1 et TIMEN=O, le système sera apte au déclenchement extérieur. Suivant ce mode, l'utilisateur fournit un signal actif BAS qui doit le rester pendant au moins 300nS, à l'entrée de déclenchement ex- térieur. On peut utiliser un cycle de déclenchement extérieur en opérant comme suit: a) Mettre à jour la liste d'analyse afin qu'elle réfléchisse la séquence désirée des canaux d'entrée. b) Enregistrer dans le registre d'état 3 et régler EXTEN=1 avec TIMEN=O. c) Enregistrer le registre d'état 2 (le registre de la liste d'analyse) de manière qu'elle ait accès à l'adresse initiale correcte dans l'élément de la liste d'analyse qui contient le début de la sé- quence d'entrée désirée. d) Enregistrer dans le registre de contr8le 1 afin d'obtenir une configuration destinée à réaliser l'arrêt ou l'interrogation et le cycle continu ou temporaire (C/T). Après avoir obtenu l'accès au registre de la liste d'analyse, une remise à O du logiciel contraint les deux c8tés du système à se syn- chroniser et remplit le "pipeline" suivant des adresses de canaux. Le temps nécessaire pour remplir le pipeline d'adresses est de l'ordre de psecondes et par conséquent on négligera tous déclenchements extérieurs parvenant avant ce temps. Un cycle de conversion analogique/numérique est amorcé lorsque la section de commande analogique constate que le pipeline des adresses est plein et qu'un déclenchement extérieur est appliqué à EXTEN=1 et TIMEN=O. La fin de chaque cycle de conversion génère un bit de validation de donnée dans le registre d'état, ce qui autorise le mode d'interroga- tion. Si l'on valide des arrêts, le circuit peut générer un arrêt tel 16- qu'il est défini par EN1, EN0 du registre d'état 1. Déclenchement intérieur Le système peut être réalisé de façon qu'il génère des taux d'é- chantillonnage contr8lés par cristal de quartz et une combinaison de compteurs. Une combinaison de deux compteurs permet à l'utilisateur de pro- grammer, grâce à un mélange de matériel d'équipement et de logiciel, une large gamme dynamique d'intervalles d'échantillonnage. Le taux de répétition des impulsions de déclenchement peut varier entre 25;psecondes et 13,1 msecondes. Le mode de déclenchement intérieur peut être réalisé en opérant de la façon suivante: a) on met à jour la liste d'analyse afin qu'elle représente la séquence désirée de canaux d'entrée, b) on enregistre sur le registre d'état 4 afin d'obtenir le taux requis d'échantillonnage, c) on enregistre sur le registre d'état 3 et on ordonne EXTEN=O avec TIMEN=1, d) on enregistre sur le registre d'état 2 (le registre de la liste d'analyse) de manière à obtenir le nombre correct d'échantillons. (Voir Annexe A), et e) on enregistre sur le registre d'état 1 pour ordonner le système ou le circuit en vue d'obtenir le mode interrogatoire ou d'arrgt avec un fonctionnement continu ou temporaire (C/T). Peu après la phase d), le système subit une remise à zéro du lo- giciel qui synchronise les c8tés analogique et numérique du circuit du système. Cette remise à zéro du logiciel remplit le#pipeline'd'adresses suivant et il est important de souligner que le déclenchement intérieur ne peut commeneer tant que le pipeline n'est pas plein. Le pipeline est plein environ 50 psecondes après la remise à zéro du logiciel et par conséquent le premier échantillon d'entrée ne pourra 9tre prélevé tant que ce délai de 50 psecondes, auquel s'ajoute une pé- riode d'échantillonnage, ne se sera pas écoulé. Ensuite, l'échantillonnage deviendra périodique, la périodicité étant alors définie par la combinaison du registre 4 et de l'intervalle de repérage. Déclenchement événementiel Dans ce mode, le système commence à effectuer l'échantillonnage à un taux déterminé par le registre d'état 4 et par l'intervalle de repé- - 17 - rage, comme on l'a décrit plus haut, quand EXTEN=TIMEN=1 et une impulsion extérieure aura été appliquée à l'entrée de déclenchement extérieur. Ce déclencherment extérieur devra être actif BAS et il est destiné à des en- trées au niveau TTL (logique de transistor à transistor). Le temps actif BAS minimal devrait être de 300 nS, tandis que le temps actif BAS maximal devrait être de 15 pS. Il est important de noter que si le taux d'échantillonnage dépas- se le maximum de 25 juS, l'indicateur de suréchantillonnage devient actif. Le processus suivant permettra de planifier le système pour un déclenchement événementiel: a) On met à jour la liste d'analyse afin que ses éléments réfléchissent la séquence désirée de canaux d'entrée, avec leur réglages de gain correspondats, b) on enregistre sur le registre d'état 4 pour fixer le taux d'échantillonnage, c) on enregistre sur le registre d'état 3 afin de fixer EXTEa=TIMEN= 1, d) on enregistre sur le registre d'état 2 (registre de liste d'analyse) afin d'acquérir le nombre correct d'échantillons, e) on enregistre sur le registre d'état 1 et l'on planifie le circuit selon le mode d'arrêt ou d'interrogation et on le règle pour ef- fectuer une saisie soit continue, soit temporaire. Peu après la phase d), le système subit une remise à zéro du lo- giciel qui synchronise les deux c8tés du circuit du système et remplit en outre le pipeline suivant d'adresses des canaux. Il est important de sou- ligner le fait que la section de contr8le analogique ignorera tous déclen- chements extérieurs tant que le pipeline n'est pas plein. Le remplissage du pipeline suivant d'adresses de canaux prend 50 pS et ce n'est qu'après ce délai qu'un déclenchement extérieur de durée correcte commencera sur la minuterie intégrée. Par conséquent, il se pas- sera une période de 50 iS plus une période d'échantillonnage avant qu'une conversion puisse commencer. Réponse d'arrêt Le registre d'état 1 met le système ou circuit en condition pour répondre à certains événements en provoquant un arrêt. Les deux bits du registre d'état 1 qui réagissent à une génération d'impulsion d'arrêt par suite d'une conversion analogique/numérique sont ENO et EN1. Un autre bit a été prévu pour permettre au système ou circuit - 18 - intégré de générer un signal d'arrêt ou de sur-échantillonnage. Il est important de souligner qu'une fois l'arrêt produit par le système, des arrêts ultérieurs sont neutralisés jusqu'à leur re-va- lidation par des accès particuliers au circuit. - 19 - ADRESSE DE BASE VE REGISTRE emplace- + 254 D'ETAT 3 ment de D'ETAT mot $7F ADRESSE DE BASE VME REGISTRE emplace- + 252 D'ETAT 4 ment de mot $7E PORT DE PORT DE emplace- ment de SORTIE 3 SORTIE 2 ment de mot $63 PORT DE PORT DE emplace SORTIE 1 SORTIE ment de PORT D'EN- PORT D'EN- emplace- TREE 3 TREE 2 meontd$6e mot $61 PORT D'EN- PORT D'EN- emplace- TREE 1 TREE ment de mot $60 LISTE D'ANA- LISTE D'ANA- emplace- LYSE 63 LYSE 62 ment de mot $5F I LISTE D'ANA- LISTE D'ANA- templace- LYSE 3 LYSE 2 ment de mot $41 LISTE D'ANA- LISTE D'ANA- emplace- ment de lyse 1 LYSE 0 mont$4de mot 40 emplace- MOT DE DONNEE CONVERTI 63 ment de mot $3F emplace- MOT DE DONNEEOONVERTI 62 ment de mot $3E emplace- ADRESSE DE BASE VME + 6 MOT nE DONNÉE CONVERTI 3 ment de mot $03 ADRESSE DE BASE VME + 4 MOT DE DONNÉE CONVERTI 2 emplace- ment de mot $02 emplace- ADRESSE DE BASE VME + 2 MOT DE DONNÉE CONVERTI 1 ment de mot. $01 emplace- ADRESSE DE BASE VME + O MOT DE DONNÉE CONVERTI O ment de mot $00 D]5 octet pair octet impairDO TOPOGRAPHIE DES NMÉMOIRES TOPOGRAPHIE DES MÉ.MOIRES - 20 - Registre d'état 2 du reaistre de liste d'analyse du système La dimension nominale da la liste d'analyse sur le système est de 64 éléments que l"utilisateur peut adapter pour qu'il corresponde à toute séquence désirée de canaux d'entrée. Pour accroître la souplesse du système, on y a incorporé un re- gistre de liste d'analyse qui comprend un compteur intégré de la taille d'un bloc. Par exemple, si l'utilisateur a besoin de 10 échantillons au lieu de 64, on peut procéder de la façon suivante: a) On agence la mémoire intégrée entre les emplacements de mots 5BH et 5FH de manière à reproduire la séquence désirée d'adresses MUX. On peut noter que des emplacements de 5 mots contiennent 10 éléments de liste d'analyse. L'information MUX est contenue dans 6 bits, deux bits supplémentaires étant prévus pour les informations relatives au gain. Par conséquent, un mot de 16 bits peut comprendre deux jeux d'informations MUX/gain. b) on enregistre sur le registre de liste d'analyse et on le règle sur 36H. L'acte d'enregistrement sur le registre de liste d'analyse implique une remise à zéro du logiciel du système ou du circuit. Cette remise à zéro du logiciel charge legénérateur d'adresses de liste d'ana- lyse avec le contenu du registre de liste d'analyse. Les deux premiers éléments de la liste d'analyse, adressés par le générateur de liste d'analyse, sont transférés par la liaison série, ce qui détermine ou initialise le pipeline suivant d'adresses de canaux. Le générateur d'adresses de liste d'analyse est incrémenté à la fin de chaque conversion lorsque la fin de la conversion est détectée dans le haut. Etant donné que le générateur d'adresses de liste d'analyse a été préréglé sur 36H, la donnée convertie apparaît aux emplacements 36H à 3FH de la mémoire. Si le registre de liste d'analyse contenait 30H, la donnée convertie devrait apparattre aux emplacements 30H à 3FH. Par consé- quent, le registre de liste d'analyse offre à l'utilisateur une longueur de bloc programmable par logiciel. Modes de déclenchement du système Un cycle de conversion peut être amorcé dans le système par l'une des trois sources possibles, qui sont: a) Le logiciel, b) le générateur de rythme intégré, et c) un déclencheur extérieur. Ce sont deux bits dans le registre d'état 3, situés au sommet de - 21 - la mémoire intégrée, qui déterminent laquelle de ces trois sources com- mande le CAN (convertisseur analogique/numérique). La table de vérité est la suivante: TIMEN EXTEN FONCTION O O Déclencheur logiciel 0 1 Déclencheur extérieur 1 0 Rythmeur intégré 1 1 Déclenchement événementiel Déclenchement par logiciel Lorsque le registre d'état 3 est en condition TIMEN=EXTEN=O, le système sera prêt à atre déclenché par le logiciel. * Ce mode peut être programmé correctement en observant la méthode suivante: a) On met à jour la liste d'analyse afin qu'elle corresponde à la séquence désirée de canaux d'entrée, b) on enregistre dans le registre d'état 3 et on règle sur EXTEN=TIMEN=O, c) on enregistre dans le registre de liste d'analyse afin qu'il corresponde à l'adresse correcte de démarrage de la séquence d'en- trée désirée. Par exemple, si dans la phase a) on a chargé les emplace- ments de mémoire 50H à 5FH avec la séquence d'entrée désirée, il faut en- suite charger le registre d'état avec 20H, d) on enregistre le registre d'état 1 de façon qu'il corres- ponde à arrêt/interrogation ou C/T (continu/temporaire). L'action d'en- registrer dans le registre de liste d'analyse implique une remise à zéro du logiciel qui synchronise les parties isolées et non-isolées du système. Cette remise à zéro du logiciel donne la certitude que le pipeline suivant d'adresses de canaux est rempli et que, par conséquent, l'unité centrale de traitement (UCT) ne doit pas amorcer un déclenchement de logiciel tant que les 50pS suivant la phase c) ci-dessus ne sont pas écoulées. Le déclenchement par logiciel peut alors commencer en faisant exé- cuter par l'unité centrale de traitement (UCT) une lecture fictive des em- placements des données converties dans la mémoire RAM. Il convient d'éli- miner les données obtenues par ce cycle de lecture fictive. A la fin de ce cycle de lecture, on produit un déclenchement par logiciel qui amorce un cycle de conversion qui se traduit par l'enregistrement des données con- - 22 - verties dans la mémoire. L'unité centrale de traitement (UCT) peut soit enterroger le re- gistre d'état, soit mettre le système en condition d'arrêt au cas o le système arriverait en fin de conversion. - 23 - REV E N D I C A T I ONS 1. Unité d'interface entre des signaux analogiques d'entrée et un bus numérique, caractérisée en ce qu'elle comprend des moyens de conversion numérique (59) destinés à convertir un signal d'entrée sélectionné en un signal numérique, une mémoi- re (25) et un moyen (47) propre à assurer l'application optique du signal numérique résultant à la mémoire (25) aux fins de stockage dans cette mémoire. 2. Unité d'interface selon la Revendication 1, caractérisée en ce que ledit moyen d'application (45) est un opto-sépara- teur. 3.Unité d'interface selon la Revendication 1, caractérisée en ce que lesdits moyens de conversion analogique/numérique comprennent des multiplexeurs MUX (64 à 67), un circuit d'é- chantillonnage/maintien (53, 55, 57) et un convertisseur ana- logique/numérique (59). 4. Unité d'interface selon la Revendication 1, caractérisée en ce qu'elle comprend un moyen (31) destiné à adresser ledit signal numérique résultant à au moins un emplacement de ladite mémoire (25). 5. Unité d'interface selon l'une quelconque des Revendica- tions 2 à 4, caractérisée en ce qu'elle comprend: a) un système de canaux d'entrée (P3, P4, P6, P7) desti- nés à recevoir lesdits signaux analogiques d'entrée; b) un système de bus (30) pour relier l'unité d'inter- face à un système extérieur de traitement des données, et c) des moyens (49) sensibles audit système de bus (30) pour régler le gain dudit système de canaux d'entrée. 6. Unité d'interface selon la Revendication 5, caractérisée en ce que ledit système de canaux d'entrée (P3, P4, P6, P7) comprend au moins deux canaux d'entrée destinés à recevoir lesdits signaux analogiques d'entrée, tandis que lesdits moyens (49) sensibles audit système de bus (30) comportent des éléments propres à déterminer l'ordre dans lequel lesdits deux canaux d'entrée seront lus. 7. Procédé d'interface entre des signaux analogiques d'en- trée et un bus numérique, selon la Revendication 1, caractéri- sé en ce qu'il consiste à convertir les signaux analogiques d'entrée en signaux numériques, et à transférer optiquement - 24 - les signaux numériques ainsi obtenus dans une mémoire reliée audit bus numérique. 8. Procédé d'interface selon la Revendication 7, caractérisé en ce que l'on prévoit sur ledit bus numérique une information relative au réglage du gain, afin que ce réglage porte sur au moins un canal analogique d'entrée pour la réception desdits signaux analogiques d'entrée. 9, Procédé d'interface selon la Revendication 7, caractéris6 en ce qu'il consiste à prévoir deux canaux analogiques d'entrée pour la réception des signaux analogiques, et à appliquer une information relative à l'ordre des canaux sur ce bus-numérique afin de déterminer l'ordre dans lequel es deux canaux d'entrée précités seront lus.