Brevet FR2610140A1 — publié le 19880729

CIRCUIT INT CMOS ET PROCEDE DE FABRICATION DE SES ZONES D'_ ION ELECTRIQUE DESCRIPTION La présente invention a pour objet un circuit intégré CMOS ainsi qu'un procédé de fabrication de zones d'isolation électrique dans un tel circuit intégré. Elle s'applique en particulier dans le domaine de la microélectronique chaque fois qu'il est nécessaire d'isoler électriquement les uns des autres les composants n et p d'un circuit (transistors, diodes, etc...) réalisé sur un substrat en silicium monocristallin. En particulier, l'invention peut être utilisée pour la réalisation de portes logiques, de bascules, de mémoires mortes ou vives, etc. La recherche d'une forte densité d'intégration dans les circuits intégrés CMOS nécessite d'utiliser une technique d'isolement spéciale entre les différents composés de ces circuits et notamment entre leurs transistors à canal n et leurs transistors à canal p. L'une des techniques récentes d'isolation utilisée dans ce but est basée sur la réalisation d'une tranchée d'isolement dans le substrat semi-conducteur, tranchée que l'on oxyde ensuite puis que l'on remplit par un matériau tel que du silicium polycristallin ou de l'oxyde de silicium. Ce remplissage se fait par le dép8t du matériau de remplissage, sur toute la surface du circuit intégré, suivi de l'enlèvement de l'excédent dudit matériau déposé hors des tranchées. On réalise ensuite au-dessus de la tranchée un oxyde de champ Localisé (LOCOS). Cette technique d'isolement par tranchée surmontée d'un oxyde de champ Localisé a notamment été décrite dans un article IEDM de 1982, pages 237 & 240, intitulé "Deep Trench Isolated CMOS Devices". Cette technique d'isolation permet d'atteindre de grandes profondeurs d'isolation (plusieurs micro-mètres) entre les 2610 1 4 0 différents composants du circuit intégré, tout en assurant une bonne isolation en surface et tout en évitant La mise en court- circuit des transistors à canal n et des transistors à canal p, phénomène connu sous le nom de "latch up". Malheureusement, dans une telle technique d'isolation, se pose le problème d'une inversion de conductivité électrique sur les flancs des tranchées d'isolement et donc de la formation d'un canal parasite. Ce problème de canal parasite est en particulier décrit dans un article IEDM de 1983, pages 23 à 26 intitulé "Characterization and Modeling of the Trench Surface Inversion Problem for the Trench Isolated CMOS Technology" de Kit M. CHAM et al.; il nécessite d'éloigner les transistors des tranchées d'isolement et plus spécialement les transistors à canal n de ces circuits, limitant ainsi la densité d'intégration de ces circuits. Par ailleurs, le positionnement des tranchées d'isolement entre les régions n et les régions p du substrat dans lesquelles seront réalisés respectivement les transistors à canal p et les transistors à canal n du circuit intégré nécessite l'utilisation de plusieurs masques de lithographie, un masque pour définir l'emplacement des régions n et un masque pour définir l'emplacement des régions p; difficiles à positionner l'un par rapport à l'autre et limitant encore la densité d'intégration des circuits CMOS. La présente invention a justement pour objet un circuit intégré CMOS et un procédé de fabrication de ses zones d'isolation électrique permettant de remédier aux différents inconvénients donnés ci-dessus. En particulier, le circuit Intégré selon l'invention, utilisant la technique d'isolation par tranchées d'isolement, présente une densité d'intégration nettement plus élevée que celle des circuits CMOS de l'art antérieur. En outre, ce circuit ne présente pas d'inversion de conductivité électrique sur les flancs des tranchées, et, donc de canaux parasites. Par ailleurs, le procédé de fabrication de ce circuit présente un nombre réduit de masques de lithographie. De façon plus précise, l'invention a pour objet un circuit intégré CMOS comportant des régions n et des régions p formées dans un substrat en silicium, des tranchées d'isolement pour isoler électriquement les régions n des régions p, ces tranchées étant situées au contact desdites régions n et p, caractérisé en ce que chaque tranchée comporte dans sa partie supérieure des flancs dissymétriques, le flanc au contact de la région n étant perpendiculaire à la surface supérieure du substrat et le flanc au contact de la région p étant incliné par rapport à la surface supérieure du substrat, de sorte que la section de la tranchée va en s'élargissant vers ladite surface supérieure du substrat. Par "substrat" il faut comprendre un substrat massif ou une couche épitaxiée sur un substrat massif. L'utilisation d'une tranchée d'isolement comportant des flancs dissymétriques permet en particulier un surdopage des flancs des tranchées au contact des régions p permettant ainsi de placer iestransistorsà canal n du circuit au contact des tranchées et en particulier les zones actives n+ de ces transistors. Ceci permet de diminuer notablement La distance entre les régions n et p et donc d'augmenter la densité d'intégration du circuit. En effet, ce surdopage permet d'éviter toute inversion de conductivité électrique sur les flancs des tranchées d'isolement et en particulier du côté des transistors à canal n. L'invention a aussi pour objet un procédé de fabrication de zones d'isolation électrique servant à isoler électriquement entre elles les régions n des régions p d'un circuit intégré CMOS, formées dans un substrat en silicium. Selon l'invention, ce procédé de fabrication se caractérise en ce qu'il comprend Les étapes suivantes: a) réalisation d'un masque sur La surface supérieure du substrat définissant l'emplacement des régions n, b) gravure du masque afin que ses flancs présentent dans leur partie supérieure un profil incliné, 2610 1 4 0 c) réalisation d'espaceurs isolants sur lesdits flancs, d) métallisation ou siliciuration des régions du substrat non masquées, e) élimination des espaceurs, f) gravure des régions du substrat mises à nu lors de l'étape précédente afin de former des tranchées, g) gravure simultanée du masque et du substrat pour former, dans la partie supérieure des tranchées, des flancs inclinés situés au contact des régions p, la section des tranchées allant en s'élargissant vers la surface supérieure du substrat, h) remplissage des tranchées par un matériau de remplissage. Le procédé selon l'invention, contrairement au procédé de l'art antérieur, n'utilise qu'un seul masque de lithographie pour positionner les tranchées d'isolement par rapport aux régions n et aux régions p du circuit intégré. En outre, cet unique masque permet un auto-positionnement des tranchées par rapport aux régions p et n du circuit intégré. Selon une première variante du procédé selon l'invention, la siliciuration des régions du substrat non masquées (étape d) consiste à: - déposer sur la structure obtenue, une couche de métal apte à former un siliciure, - former un siliciure à partir du métal uniquement au- dessus des régions du substrat non masquées, et - éliminer le métal n'ayant pas formé de siliciure. Selon une seconde variante du procédé selon l'invention, on effectue la métallisation des régions du substrat non masquées (étape d) par un dép8t chimique en phase vapeur du tungstène. Dans ce cas, Les espaceurs et le masque doivent être réalisés indépendamment en oxyde ou nitrure de silicium. Le procédé selon l'invention s'applique aussi bien pour une technologie utilisant des caissons de type p, des caissons de type n ou des doubles caissons n et p. Lors de L'utilisation de caissons n, en particulier dans un substrat de type p, on effectue une implantation d'ions de type n entre les étapes c et d pour former les régions n, en utilisant le masque réalisé lors de l'étape a. Lors de l'utilisation de caissons p, en particulier dans un substrat de type n, on effectue, entre les étapes S et h, une implantation d'ions de type p, en utilisant comme masque la métallisation ou la siliciuration réalisée au cours de l'étape d. Dans le cas d'une technologie à doubles caissons, les deux implantations ci-dessus doivent bien entendu être réalisées. Afin de faire diffuser les ions de type n et/ou de type p implantés dans le substrat, on effectue au moins un recuit thermique de la structure. De façon avantageuse, on effectue l'étape S en gravant le masque et le substrat de façon anisotrope à des vitesses d'attaque identiques pour le masque et le substrat. Avantageusement, on dépose sur le substrat, avant l'étape a, une couche protectrice puis une couche de silicium polycristallin, la couche protectrice étant réalisée en un matériau qui peut être gravé sélectivement par rapport au silicium polycristallin. La couche protectrice gravée peut être utilisée en particulier comme masque pour réaliser un oxyde de champ localisé, auto-positionné par rapport aux tranchées d'isolement au-dessus desquelles il est réalisé. La couche en silicium polycristallin permet soit par réaction avec le métal à haute température la formation de siliciure, soit le dépôt sélectif de tungstène, uniquement au- dessus des régions du substrat non masquées. Comme métal susceptible de former un siliciure on peut utiliser du chrome, du nickel, du cobalt ainsi que tous Les métaux réfractaires comme le platine, le palladium, Le tungstène, le titane, te molybdène, Le tantale, etc. De préférence, on utilise du platine ou du palladium; les siliciures de ces deux métaux présentent un bon pouvoir d'arrêt pour Les ions de type p* J1 2610 1 4 0 ils constituent donc un bon masque d'implantation pour les ions de type p. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux figures 1 à 8 annexées représentant schématiquement, en coupe longitudinale, les différentes étapes du procédé de fabrication d'un circuit intégré CMOS conforme à l'invention. La description qui va suivre est relative à la fabrication de zones d'isolation électrique d'un circuit CMOS à double caisson n et p, réalisé sur un substrat semiconducteur de type p. Bien entendu le procédé de l'invention est d'application beaucoup plus générale, comme on l'a vu précédemment. Comme représenté sur la figure 1, le substrat en silicium monocristallin 2 de type p sur lequel va être réalisé le circuit intégré et ses zones d'isolation, est revêtu sur sa surface supérieure 3 d'une éventuelle couche isolante 4 de préférence en oxyde de silicium (SiO2). Cette couche 4 peut être formée par oxydation thermique du substrat 2 en silicium à une température de l'ordre de 900 C. Cette couche 4 présente une épaisseur de nm environ. Sur cette couche d'oxyde 4, on dépose ensuite une autre couche d'isolant 6 de préférence en nitrure de silicium (Si N) qui sert de couche de protection des caissons n et p ainsi que pour la localisation de l'oxyde de champ réalisé ultérieurement. Cette couche 6 présente une épaisseur d'environ 80 nim et peut être obtenue par un dépôt chimique en phase vapeur (CVD ou LPCVD). La couche d'oxyde de silicium 4 sert de couche de soutien à cette couche de nitrure de silicium 6. L'étape suivante du procédé consiste à déposer par la technique de dépôt chimique en phase vapeur à basse pression (LPCVD) une couche 8 en silicium polycristallin de 100 nm environ. Cette couche 8 servira ultérieurement pour la formation du siliciure ou le dépôt sélectif de tungstène. On dépose ensuite une couche d'oxyde de silicium 10 de 2000 nm d'épaisseur environ par dépôt chimique en phase vapeur à basse pression. Sur cette couche 10, on forme alors un masque de résine 12 par les procédés classiques de photolithographie définissant les dimensions et l'emplacement des régions ou caissons n dans lesquels seront réalisés ultérieurement les transistors à canal p du circuit CMOS; ce masque 12 représentant l'image des régions n permet de ne masquer que les régions du substrat dans lesquelles seront réalisées les caissons p. On effectue alors une gravure du masque 12 et de la couche d'oxyde de silicium 10 jusqu'à élimination totale des régions de la couche 10 non recouvertes de résine 12. La couche de silicium polycristallin 8 sert de couche d'arrêt à cette gravure. Cette gravure est réalisée en deux étapes: la première étape se fait de façon anisotrope conventionnelle sur environ 1)yr d'épaisseir. La deuxième étape se fait de façon isotrope pour le masque de résine 12 et de façon anisotrope pour la couche d'oxyde 10. Ceci peut en particulier être réalisé comme décrit dans un article du Journal of Electrochemical Society d'août 1986, intitulé "Tapered SiO Etch in Diode-Type Reactive Ion Etching", pp 1666-1670. Cette technique de gravure permet d'obtenir, comme représenté sur la figure 2, une couche d'oxyde de silicium gravée a présentant dans sa partie supérieure 11 des flancs inclinés 14, ces flancs inclinés sont tels que La surface du motif 10a orientée vers la surface supérieure 3 du substrat 2 est supérieure à la surface opposée dudit motif. Le motif 10a en oxyde de silicium obtenu servira ultérieurement de masque d'impLantation pour former les régions n du circuit intégré CMOS. L'étape suivante du procédé consiste à déposer sur L'ensemble de la structure une couche 16 en nitrure de silicium de 300 nm environ par La technique de dépôt chimique en phase vapeur à basse pression. On effectue ensuite une gravure anisotrope, du type pleine plaque, de la couche 16 par un procédé de gravure ionique réactive en utilisant du CHF comme agent d'attaque par exemple, la couche de silicium polycristallin 8 servant d'arrêt à cette gravure. Cette gravure pleine plaque permet d'obtenir sur les flancs du masque 10a, comme représenté sur la figure 3, des espaceurs isolants 18 dont l'épaisseur e est égale à l'épaisseur de la couche de nitrure de silicium 16, soit égale à 300 nm. Ces espaceurs 18 définissent la largeur des tranchées d'isolement à îc former dans le substrat 2. A l'aide du masque d'oxyde de silicium 10a et des espaceurs 18, on effectue une implantation d'ions de type n en vue de former des régions 20 de type n dans lesquelles seront réalisés ultérieurement les transistors à canal p. Cette implantation ionique peut être réalisée avec des ions de 13 2 phosphore à une dose de 1.10 atomes/cm avec une énergie de 200 keV. L'étape suivante selon une première variante du procédé consiste à déposer une couche 22 métallique susceptible de réagir avec le silicium polycristallin de la couche 8 pour former un siliciure. Cette couche métallique est en particulier une couche de platine de 70nm déposée par pulvérisation cathodique. On effectue alors un recuit de la structure à 5000C pendant 30 minutes environ de façon à former avec le silicium polycristallin de la couche 8, non masqué par le masque 10a et les espaceurs 18, du siliciure de platine (PtSi) portant la référence 22a sur la figure 4. On élimine ensuite sélectivement le platine n'ayant pas réagi chimiquement, c'est-à-dire le platine situé au contact des espaceurs 18 et du masque 10a, par rapport au PtSi, avec de l'eau régale. Selon une seconde variante on dépose uniquement sur le silicium polycristallin de La couche 8, non masqué par le masque a et les espaceurs, une couche de tungstène 22a par un procédé de dépôt chimique en phase vapeur (CVD ou LPCV) de 100 nm; le tungstène se dépose sélectivement sur Le silicium et non pas sur 2610 1 40 l'oxyde ou le nitrure de silicium et par conséquent ni sur les espaceurs 18, ni sur le masque 10a. Cette technique de dépôt a fait l'objet d'une publication Miller et al. dans "Solid State Technology" de décembre 1982, intitulé "CVD Tungstène Interconnect and Contact Barrier Technology for VLSI". On élimine ensuite les espaceurs 18 par une solution d'acide orthophosphorique (H PO). 3 4 Les étapes suivantes du procédé consistent à éliminer successivement les régions de la couche de silicium polycristallin 8, les régions de la couche de nitrure de silicium 6 et celles de la couche d'oxyde de silicium 4, non recouvertes du masque d'oxyde de silicium 10a et de siliciure ou de tungstène 22a. Ceci peut être réalisé par des gravures ioniques réactives successives en utilisant comme agent d'attaque de l'hexafluorure de soufre pour les couches 8 et 6 et du CHF pour la couche 4. On effectue alors, comme représenté sur la figure 5, une gravure des régions du substrat 2 mises à nu lors de l'étape précédente, afin de former les tranchées d'isolement 24. La gravure du substrat est réalisée sur une profondeur de l'ordre de 4000 nm par un procédé de gravure ionique réactive, sélectif par rapport au siliciure 22a. A cet effet, on utilise comme agent d'attaque un mélange de CCL4 et de Cl2. 4 2 Conformément à l'invention, la Largeur minimale l des tranchées 24 est égale à l'épaisseur e des espaceurs (figure 3) et donc voisine de 300 nm. Le procédé selon l'invention permet, grâce à l'emploi des espaceurs et de la formation du siLiciure ou du dépôt sélectif de tungstène 22a, la réalisation de tranchées d'isolement 24 submicroniques contrairement au procédé actuellement connu d'isoLation par tranchées. L'obtention de tranchées submicroniques permet d'augmenter de façon considérable la densité d'intégration du circuit intégré. En outre, elles sont autopositionnées par rapport aux régions n et p du circuit intégré. 2610 1 4 0 L'étape suivante du procédé consiste à former, comme représenté sur la figure 5, dans la partie supérieure 24a des tranchées 24 des flancs dissymétriques; les flancs 26 au contact des régions p sont inclinés par rapport à la surface 3 du substrat 2, alors que les flancs 28 au contact des régions n sont perpendiculaires à cette surface 3. Les flancs 26 sont inclinés de façon que la section des tranchées soit maximum au niveau de la surface 3 du substrat. Pour former ces flancs inclinés 26, on effectue une gravure anisotrope simultanée du masque 10a et du substrat 2 à des vitesses d'attaque identiques pour le masque 10a et le substrat. Ceci peut être réalisé en utilisant une gravure ionique réactive avec comme mélange d'attaque du CHF et de l'oxygène, sur une épaisseur de 500 nm environ. Cet agent d'attaque ne permet pas d'attaquer le siliciure ou le tungstène 22a qui servira ultérieurement de masque d'implantation pour réaliser les régions p du circuit CMOS. Ensuite, on élimine le masque d'oxyde de silicium 10a par attaque chimique avec de l'acide fluorhydrique, puis le restant de silicium polycristallin 8 par action d'un plasma de SF. La structure obtenue est celle représentée sur la figure 6. On effectue alors une implantation 30 d'ions de type p afin de former les caissons p portant la référence 32 dans Lesquels seront réalisés ultérieurement les transistors à canal n. Cette implantation230 peut être réalisée avec des ions de bore 12 2 à une dose de 2,5.10 atomes/cm et une énergie de 60 keV. Le siliciure de platine 22a ou le tungstène sert de masque à cette implantation 30 et permet l'auto-positionnement des régions 32 p par rapport aux tranchées 24. Après élimination du siliciure ou du tungstène 22a, comme représenté sur la figure 7, par une solution à base d'acide nitrique et d'acide fLuorhydrique, on effectue un recuit à 11750C pendant 5 heures environ afin de faire diffuser dans le substrat les ions de phosphore et Les ions de bore implantés pour former respectivement les caissons n 20a et les caissons p 32a. L'étape suivante du procédé consiste à effectuer un surdopage des flancs inclinés 26 adjacents aux caissons p 32a en vue d'éviter l'inversion de conductivité électrique sur les flancs des tranchées d'isolement 24 et donc ta formation de canaux parasites. Ce surdopage peut être réalisé par une 13 2 implantation 38 de BF à une dose de 5.10 atomes/cm et une énergie de 40 keV; il porte la référence 36 sur la figure 7. On effectue alors une oxydation thermique de la structure à une température de t'ordre de 9000 C. Cette oxydation permet d'obtenir un film d'oxyde 38 d'environ 100 nm recouvrant en particulier les flancs et le fond de la tranchée 24. Cette oxydation thermique permet d'améliorer l'isolation électrique par tranchée d'isolement. On effectue alors le remplissage de la tranchée par un matériau 40 constitué par du silicium polycristallin ou un siliciure (WSi par exemple) . Ce remplissage est réalisé par un dépôt isotrope et notamment par la technique de dépôt chimique en phase vapeur (CVD ou LPCVD) de manière à remplir complètement les tranchées 24. Après ce remplissage des tranchées 24, on élimine l'excédent de matériau de remplissage 40 se trouvant hors des tranchées 24 de façon à ne laisser du matériau 40 qu'à l'intérieur des tranchées 24, comme représenté sur la figure 8. Cette élimination est réaLisée par une gravure sèche pleine plaque du type ionique réactive avec du CCl4, attaque sélective par rapport à la couche de nitrure de silicium 6. On réalise ensuite l'oxyde de champ localisé 42, de façon classique par oxydation thermique à 9500C du matériau de remplissage 40 des tranchées, La couche de nitrure de silicium 6 gravée servant à la localisation de cet oxyde de champ 42. L'épaisseur de cet oxyde est voisine de 600 nm. Enfin, on élimine La couche de nitrure de silicium 6, par exemple par une gravure chimique à l'aide de l'acide orthophosphorique. La structure finale du circuit CMOS est celle représentée sur la figure 8. Grâce au procédé de l'invention, l'oxyde de champ localisé 42 est autopositionné par rapport aux tranchées d'isolement 24. Ceci contribue à augmenter de façon notable la densité d'intégration des circuits intégrés CMOS. Les transistors à canal n et les transistors à canal p du circuit CMOS peuvent alors être réalisés de façon classique respectivement dans les caissons p 32a et n 20a. REVENDICATIONS 1. Cirlt intégré CMOS comportant des régions n (20a) et des régions p 3'2a) formées dans un substrat en silicium (2), des tranchées d'isolement (24) pour isoler électriquement les régions n des régions p, ces tranchées (24) étant situées au contact desdites régions n et p, caractérisé en ce que chaque tranchée (24) comporte dans sa partie supérieure (24a) des flancs (26, 28) dissymétriques, le flanc (28) au contact de la région n (20a) étant perpendiculaire à la surface supérieure (3) du substrat (2) et le flanc (26) au contact de la région p (32a) étant incliné par rapport à la surface supérieure (3) du substrat de sorte que la section de la tranchée (24) va en s'élargissant vers ladite surface supérieure du substrat. 2. Circuit intégré selon la revendication 1, caractérisé en ce qu'un surdopage (36) de type p est prévu dans les flancs (26) des tranchées au contact des régions p (32a). 3. Procédé de fabrication de zones d'isolation électrique (24, 38, 42) servant à isoler les régions n (20a) des régions p (32a) d'un circuit intégré CMOS formées dans un substrat en silicium (2), caractérisé en ce qu'il comprend les étapes suivantes: a) réalisation d'un masque (10a) sur la surface supérieure du substrat (2) définissant l'emplacement des régions n (20a), b) gravure du masque (10a) afin que ses flancs (14) présentent dans leur partie supérieure (11) un profil incliné, c) réalisation d'espaceurs (18) isolants sur lesdits flancs (14), d) métalLisation ou siliciuration (22a) des régions du substrat non masquées, e) élimination des espaceurs (18), f) gravure des régions du substrat (2) mises à nu Lors de l'étape précédente afin de former des tranchées (24), g) gravure simultanée du masque (10a) et du substrat (2) pour former, dans la partie supérieure (24a) des tranchées (24), des flancs inclinés (26) situés au contact des régions p (32a), la section des tranchées (24) allant en s'élargissant vers la surface supérieure (3) du substrat (2), h) remplissage des tranchées (24) par un matériau de remplissage (40). 4. Procédé de fabrication selon la revendication 3, caractérisé en ce que la siliciuration des régions du substrat non masquées consiste à: déposer sur la structure obtenue, une couche de métal (22) apte à former un siliciure (22a), - former un siliciure (22a) à partir du métal uniquement au-dessus des régions du substrat non masquées, et - éliminer le métal (22) n'ayant pas formé de siliciure (22a). 5. Procédé de fabrication selon la revendication 3, caractérisé en ce que les espaceurs (18) et le masque (10a) sont réalisés en nitrure de silicium et/ou en oxyde de silicium et en ce que l'on effectue la métallisation des régions du substrat non masquées par un dépôt chimique en phase vapeur de tungstène. 6. Procédé de fabrication selon l'une quelconque des revendications 3 à 5, caractérisé en ce que l'on effectue entre les étapes g et h un dopage (36) de type p dans les flancs inclinés (26) des tranchées. 7. Procédé de fabrication selon l'une quelconque des revendications 3 à 6, caractérisé en ce que l'on effectue une implantation d'ions de type n, entre les étapes c et d, pour former les régions n (20a). 8. Procédé selon l'une quelconque des revendications 3 à 7, caractérisé en ce que l'on effectue, entre les étapes g et h, une implantation (30) d'ions de type p pour former les régions p (32a). 9. Procédé de fabrication selon la revendication 7 ou 8, caractérisé en ce que l'on effectue, après l'implantation, un recuit pour faire diffuser les ions implantés dans le substrat 26101 (2). 10. Procédé de fabrication selon l'une quelconque des revendications 3 à 9, caractérisé en ce que l'on dépose sur le substrat (2), avant l'étape a, une couche protectrice (6) puis une couche de silicium polycristallin (8), et en ce que l'on élimine les régions de cette couche protectrice puis celles de cette couche de silicium, mises à nu lors de l'étape e, entre les étapes e et f. 11. Procédé de fabrication selon la revendication 10, caractérisé en ce que l'on forme le siliciure (22a) par réaction du métal (22) et du silicium polycristallin (8) à haute température dans les régions de la couche de silicium polycristallin non masquées. 12. Procédé de fabrication selon la revendication 11, caractérisé en ce que le métal est choisi parmi le platine et le palladium. 13. Procédé de fabrication selon l'une quelconque des revendications 3 à 12, caractérisé en ce que l'on effectue l'étape a en gravant le masque (10a) et le substrat (2) de façon anisotrope à des vitesses d'attaque identiques pour le masque et le substrat. 14. Procédé de fabrication selon l'une quelconque des revendications 3 à 13, caractérisé en ce que l'on effectue entre les étapes g et h une oxydation thermique du substrat (2) entraînant la formation d'un film d'oxyde (38) sur les flancs et le fond des tranchées (24). 15. Procédé de fabrication selon l'une quelconque des revendications 3 à 14, caractérisé en ce que l'on réalise après l'étape h un oxyde de champ localisé (42) au-dessus de chaque tranchée (24). 16. Procédé de fabrication selon l'une quelconque des revendications 3 à 15, caractérisé en ce que l'on élimine le restant du masque (10a) et le siliciure (22a) par gravure, entre les étapes g et h.