Brevet FR2609350A1 — publié le 19880708

CE-. LE DE MEMOIRE A ARMATURE DE STOCKAGE ENTERREE La présente invention concerne des dispositifs de mémoire à semiconducteurs et plus particulièrement des con- densateurs de mémorisation ou de stockage formant un réseau dans des mémoires vives dynamiques à densité élevée. Dans le domaine de l'informatique, il est conti- nuellement nécessaire d'améliorer la conception et les per- formances de fonctionnement de dispositifs de mémoire en augmentant leur capacité de mémorisation de données et leur vitesse de fonctionnement. Les mémoires vives dynamiques (ou DRAM pour "Dynamic Random Access Memory") ont satisfait un besoin courant dans le sens o chaque nouvelle génération de mémoires DRAM a permis d'enregistrer de plus grandes quantités de données dans une puce de mémoire de taille re- lativement fixe. A l'heure actuelle, des mémoires DRAM d'un mégabit sont couramment commercialisées et les efforts de recherche portent maintenant sur des mémoires DRAM de quatre mégabits et plus. Une mémoire DRAM d'un mégabit ou de quatre mégabits de type caractéristique occupe environ cinquante à quatre vingt-millimètres carrés et elle a une taille de cel- lule individuelle d'environ dix à cinquante micromètres car- rés. Pour tenter d'augmenter la capacité de mémorisa- tion de données, en augmentant par exemple la densité d'in- tégration, on a consacré des efforts à la réduction de l'aire occupée par les cellules de mémorisation individuel- les, du fait qu'elles consomment la majeure partie de l'aire disponible de la puce. Les limitations portant sur la taille de la cellule de mémorisation de données comprennent des niveaux de charge minimaux acceptables exigés par un ampli- ficateur de lecture utilisé pour la détection de charge, la susceptibilité au bruit thermique et de rayonnement, et les fuites. A titre d'exemple, la réalisation de mémoires DRAM de quatre mégabits a été rendue possible par l'emploi de condensateurs de mémorisation ou de stockage du type en tranchée dans les réseaux de mémorisation. Dans ces réseaux, des tranchées sont formées dans le substrat pour augmenter l'aire de surface effective du condensateur de stockage qui est confiné dans une surface plane d'aire relativement faible du substrat. Dans le passe, des condensateurs de stockage organisés en réseau étaient formés en totalité sur la surface du substrat. A titre d'exemple, un article intitulé "A Substrate Plate TrenchCapacitor (SPT) Memory Cell For Dynamic RAMs' par Lu et col., IEEE Journal of Solid State Circuits, Volume SC 21, n 5, octobre 1986,montre une cellule de mémorisation à condensateur en tranchée formée sur un substrat sur lequel on a fait croître une couche épitaxiale. Un noyai en silicium polycristallin qui constitue une armature d'un condensateur s'étend à partir de la surface du substrat et traverse la couche épitaxiale pour pénétrer dans la région p+ du substrat. Le noyau en silicium polycristallin stocke une charge sous l'effet d'une tension qui lui est appliquée par l'intermé- diaire d'un transistor de transfert connecté au noyau. Le stockage de charge s'effectue par interaction entre le noyau en silicium polycristallin et la région p+ du substrat, dans la partie inférieure de la tranchée. Un diélectrique de con- densateur qui sépare le noyau en silicium polycristallin et le substrat p+ consiste de façon caractéristique en dioxyde de silicium ou en une combinaison de dioxyde de silictum et de nitrure de silicium, comme il est connu dans la technique. Une telle structure présente plusieurs avantages par rapport à des cosdsaateurs de type plan formés en totalité sur la surface du subs- t, dans la mesure o elle permet une aug- mentation de 1' ze capacitive effective pour le stockage de charge, tout er fzant confinée dans une surface plane d'aire relativement inrrieure,à la surface du substrat en silicium. Un di -sitif construit conformément à la publica- tion de Lu peut Jependant avoir des inconvénients potentiels, comme une tendance à un passage direct de porteurs de charge par le phénomène de perçage entre des tranchées et entre d'autres composants à la surface du substrat. La tendance au perçage limite]a proximité des tranchées vis-àvis d'autres tranchées et de composants, ce qui limite à son tour la den- sité d'intégrat:an des cellules de mémorisation. De nombreu- ses mémoires DRA. de l'art antérieur exigent également des couches épitaxia --=, ce qui entraîne une augmentation de la durée de traitement et du coût de fabrication. On connail également une technique qui consiste à former un seul conaensateur en tranchée avec armature de stockage, sans une couche épitaxiale. On a réalisé ceci en formant une région n+ autour de la tranchée dans le volume du substrat de silicium de type p. La région n+ remplit la fonction d'une région de désertion qui stocke une charge sous l'effet d'une tension appliquée à une armature en sili- cium polycristallin, et qui est isolée de cette dernière et disposée à l'intérieur de la tranchée. Du fait que dans cette structure un stockage de charge a lieu à l'extérieur de la tranchée, dans la région de désertion, le dispositif a ten- dance à présenter un niveau de fuite élevé, et il ne convient pas pour l'intégration de composants avec une densité élevée sur le substrat semiconducteur. Un but de la présente invention est donc de surmon- ter les difficultés et les inconvénients des techniques de l'art antérieur pour parvenir à une valeur élevée de densité d'intégration de composants sur un substrat semiconducteur. Un autre but de l'invention est de parvenir à une structure de cellule de mémorisation à un seul transistor qui conviennent pour la fabrication avec des rendements de fabrication acceptables, cette cellule comportant une armature de stockage enterrée qui n'exige pas une couche épitaxiale. Un autre but encore de l'invention est de procurer une cellule de mémoire à un seul transistor avec armature de stockage enterrée ayant une bonne immunité au bruit. L'invention a également pour but de procurer une conception et une structure de dispositif qui permettent un rendement de fabrication plus élevé. Conformément à l'invention, une cellule de mémoire à un seul transistor comprend un substrat semiconducteur des- tiné à porter à sa surface des composants en circuit intégré, une tranchée formée dans le substrat pour définir une région de condensateur qui s'étend à l'intérieur du volume du subs- trat, une région de dopant enfoncée, disposée autour de la tranchée dans le substrat pour former ainsi une région de stockage de charge conductrice autour de la tranchée, qui est enterrée dans le volume du substrat, une matière conductrice qui constitue l'armature de stockage du condensateur, dispo- sée dans la tranchée pour effectuer un stockage de charge sous l'effet d'un potentiel électrique qui lui est appliqué, et une matière diélectrique intercalée entre la matière con- ductrice et la région de stockage de charge. Dans une structure préférée, la cellule de stockage enterrée coopère avec un transistor de transfert dans une cellule de mémoire à un seul transistor d'une mémoire vive dynamique. Elle comprend un substrat, une tranchée dans le substrat pour former une région de condensateur qui s'étend de façon générale dans une direction normale à la surface du substrat, une région dopée enfoncée à l'intérieur de la tran- chée et disposée dans le volume du substrat de silicium, pour définir une région de stockage de charge enterrée, un noyau en silicium polycristallin conducteur qui emplit la tranchée pour former une armature du condensateur et pour stocker une charge sous l'effet d'une tension qui lui est appliquée, une matière diélectrique intercalée entre le noyau conducteur et la région de stockage de charge, pour constituer un isolant du condensateur, et un élément de connexion conducteur, tel que du silicium polycristallin dopé, pour interconnecter le noyau conducteur et la région de source du transistor de transfert, afin de permettre le passage d'une charge vers la cellule de stockage et à partir de celle-ci. La région de stockage de charge enfoncée est formée par étapes successives au cours desquelles on forme tout d'abord une tranchée peu profonde dans une couche d'oxyde, et on forme ensuite une tranchée plus profonde au fond de la tranchée peu profonde, o la couche d'oxyde est supprimée. On introduit ensuite des dopants dans la tranchée pour doper la tranchée plus profonde, tandis que le masque d'oxyde restant sur les parois latérales de la tranchée peu profonde empêche le dopage des parois de la tranchée peu profonde, ce qui for- me la région de stockage de charge enfoncée. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation préférés donnés à titre d'exemplesnon limitatifs.La suite de la des- cription se réfère aux dessins annexés dans lesquels: La figure 1 représente une coupe d'une cellule de stockage enterrée d'un mode de réalisation préféré de l'in- vention; La figure 2 représente une coupe d'un condensateur de stockage enterré d'un mode de réalisation préféré de l'in- vention, incorporé dans une cellule de mémoire à un seul transistor; et Les figures 3(a) à 3(h) représentent des stades successifs de la fabrication d'un condensateur à armature de stockage enterrée dans une cellule de mémoire à un seul tran- sistor d'un mode de réalisation préferé. Structure du dispositif La référence 10 désigne un substrat semiconducteur de type p ou n. La description qui suit de l'exemple de réa- lisation porte sur un substrat de type n, mais les principes et les enseignements de l'invention s'appliquent tout aussi bien à des substrats de type p. Le condensateur est formé dans une tranchée 11 de forme générale conique ayant une surface interne qui s'étend normalement au plan de la surface 12 du substrat semiconduc- teur. Autour de l'extérieur de la tranchée 11 se trouve une région p+ 13, fortement dopée avec du bore, qui est formée de préférence par un processus de diffusion en phase gazeuse. Selon une variante, la région 13 peut consister en une région n+ fortement dopée avec du phosphore. Dans chaque cas, la ré- gion 13 constitue une armature du condensateur. Un noyau plein en silicium polycristallin 14, déposé dans la tranchée 11, constitue l'autre armature conductrice du condensateur. Le noyau 14 est séparé de la région de condensateur 13 dans le volume du substrat en silicium par une couche diélectrique mince 15 en dioxyde de silicium, ou par une structure compo- site de nitrure de silicium et de dioxyde de silicium, comme il est connu dans la technique. La couche diélectrique 15 a de préférence une épaisseur d'environ 10 à 20 nm. Du fait que dans de nombreux cas, il est souhaita- ble de placer certains composants à l'intérieur d'un caisson faiblement dopé dans le volume du substrat semiconducteur, un caisson de type p 16 est formé dans la surface du volume du substrat de silicium. Un certain nombre d'autres com- posants, comme un transistor d'accès ou un circuit de com- mande périphérique,pourraient habituellement être placés dans le caisson p 16 pour profiter des propriétés particulières qu'il possède. Cependant, le condensateur enterré est consti- tué par la région de la tranchée située au-dessous de la sur- face 12 du silicium. Le stockage de charge a lieu dans la matière 14 du noyau, dans une partie plus profonde de la tranchée 19, à cause de la concentration relativement élevée de la matière de type p+, consistant en bore, qui entoure la tranchée dans la région p+ 13 à cet emplacement plus profond. On forme la tranchée 19 par des opérations succes- sives. Dans une première opération, on forme une tranchée peu profonde dans le caisson p 16 du substrat, par un traite- ment d'attaque ionique réactive. La tranchée peu profonde s'étend sur environ 1,5 micron dans le substrat. Après avoir formé la partie peu profonde de la tranchée, on dépose une couche d'oxyde sur ses parois latérales internes et sur son fond. On utilise ensuite un traitement d'attaque anisotrope pour enlever par attaque la partie de fond de la partie peu profonde de la tranchée, en laissant intacte la couche d'oxy- de sur les parois de la tranchée, de façon qu'elle constitue un masque qui bloque un processus de diffusion d'impuretés ultérieur. Dans une seconde étape, on forme par attaque une tranchée plus profonde, d'environ 3,5 microns, au fond de la tranchée peu profonde. Un traitement de diffusion de bore destiné à produire un fort dopage introduit des impuretés dans les parois de la tranchée plus profonde, de façon à atteindre un niveau de concentration qui est de préférence supérieur à environ 1019 atomes/cm3 et une profondeur de jonction d'environ 1,0 pm. La région 13 dopée avec du bore constituant la région de stockage du condensateur est donc suffisamment enterrée au-dessous de la surface 12 du substrat en silicium, du fait que la couche d'oxyde dans la partie peu profonde de la tranchée a fait fonction de masque pendant le traitement de diffusion de bore. On utilise de préférence un traitement de diffusion en phase gazeuse pour effectuer la diffusion de bore. Grâce à cette structure, un stockage de charge a lieu dans le noyau conducteur 14, qui consiste de préférence en silicium polycristallin dopé de type n+, plutôt que dans une couche d'inversion du volume du substrat de silicium, ce qui réduit considérablement la fuite de charge et le perçage entre des tranchées et d'autres composants du substrat, et améliore l'immunité au bruit en ce qui concerne la dégra- dation sous l'effet des particules alpha et l'excitation thermique d'électrons. En outre, le'fait que le caisson p 16 se trouve dans le volume du substrat n'a aucune importance, du fait que la forte dose d'impuretés, par exemple du bore ou du phospho- re, se trouvant autour de la partie inférieure de la tranchée définit la région de stockage de charge. La figure 2 représente un autre mode de réalisation de l'invention dans lequel un condensateur à armature de stockage enterrée est utilisé en combinaison avec un transis- tor de transfert dans une cellule de mémoire vive dynamique à un seul transistor. Dans ce cas, la cellule de stockage tra- verse le caisson p 16 et pénètre dans le volume du substrat de silicium 10, de façon que la région inférieure 19b du con- densateur de stockage bénéficie pleinement des propriétés du substrat de type n, tandis que le transistor de transfert (et/ou un autre circuit périphérique) bénéficie pleinement des propriétés du caisson p 16. Sur la figure 2, le condensateur de stockage de la cellule de mémoire à un seul transistor est constr-uit d'une manière similaire à celle décrite en relation avec la figure 1.. Il comprend une matière conductrice 14, consistant de pré- férence en silicium polycristallin dopé avec le type n+, une tranchée formée par une partie peu profonde et large 19a, et une partie plus profonde et étroite 19b qui traverse le cais- son p 16 pour pénétrer dans le volume du substrat 10. Un diélectrique de condensateur mince 15 sépare le noyau en si- licium polycristallin conducteur 14 et la région p+, 13, qui est fortement dopée. La cellule de mémoire à un seul transis- tor comprend également un transistor de transfert qui compor- te une grille 20, et des régions de source et de drain 21 et 22 séparées par une région de canal 23 située immédiatement au dessous de la grille 20. Un isolant de grille 24 sépare la grille de transistor 20 et la région de canal 23 de façon à commander la circulation du courant entre les régions de source et de drain 21 et 22 sous l'effet d'un signal de com- mande qui est appliqué à la grille 20. Pour permettre un transfert de charge entre le condensateur de stockage et les circuits qui utilisent la charge, un élément en silicium pOlycristallin conducteur 26 interconnecte le noyau 14 et la région de source 22 du transistor. Une couche de matière isolante 28 recouvre et protège les diverses couches sous- jacentes qui se trouvent sur le substrat semiconducteur. Comme il est bien connu, divers conducteurs, tels que des conducteurs 30, acheminent des signaux entre les composants respectifs sur le substrat semiconducteur. Un contact élec- trique assure également la connexion avec la grille de com- mande 20 du transistor, mais il n'est pas représenté, dans l'intérêt de la clarté de l'illustration. La figure 2 est une représentation commode d'une tranche bidimensionnelle dans une structure tridimensionnelle, dans le but d'illustrer le condensateur enterré. Comme il est bien connu, diverses zones d'arrêt de canal séparent des composants respectifs sur la surface du substrat. La région p+ fortement dopée avec du bore coopère avantageusement avec la diffusion d'arrêt de canal p+ entourant les parois de la tranchée pour minimiser dans une large mesure le courant de fuite provenant de l'ar- mature de stockage du condensateur. En outre, du fait du masque d'oxyde dans la partie peu profonde de la tranchée, les régions n+ de source et de drain du transistor ne sont pas affectées,alors que la conductance du caisson p est aug- mentée de plusieurs ordres de grandeur. On voit que les couches épitaxiales sont totalement éliminées dans la structure ci-dessus, ce qui permet une ré- duction de coût notable, un rendement de fabrication plus élevé et une durée de fabrication réduite pour la fabrica- tion de dispositifs semiconducteurs MOS employant des con- densateurs de stockage du type en tranchée. Etapes de fabrication Les figures 3() à 3(h) représentent divers stades du traitement d'une tranche de silicium pour la fabrication d'un mode de réalisation de l'invention. Une tranche de se- miconducteur de départ 30 consiste en un substrat de type n ou de type p faiblement dopé, et elle comprend des caissons p 31 et 32 et un caisson n 33 formés par un traitement clas- sique de diffusion ou d'implantation ionique. En pratique, la concentration de base d'impuretés dans le substrat est d'environ 1014 atomes/cm3. Les caissons p 31 et 32 ont par exemple une concentration de 1016 atomes/cm3, tandis que le caisson n 33 a une concentration d'environ 1016 atomes/cm3. On dépose sur une couche mince de dioxyde de sili- cium 36 une structure composite comprenant des couches res- pectives de nitrure de silicium et de dioxyde de silicium 34 et 35. Après un traitement photolithographique, on attaque les couches d'oxyde/nitrure/oxyde 35, 34 et 36 pour former un masque d'attaque ionique réactive, et on soumet le subs- trat de silicium 10 à une opération d'attaque supplémentaire pour former une tranchée 40 (figure 3(b)). Au stade suivant, représenté sur la figure 3(c), on forme une couche d'oxyde 42, par dép6t ou par croissance thermique, sur la surface du substrat 30, ainsi qu'à l'intérieur de la tranchée 40. On enlève ensuite la partie de fond 44 de la tranchée, par un traitement d'attaque ionique réactive, après quoi on forme une seconde tranchée, plus profonde, comme indiqué précédem- ment. On pré-dépose ensuite des impuretés consistant en bore sur les surfaces à nu de la tranchée 40, qui ne sont pas recouvertes par le masque d'oxyde 42, pour former ainsi une couche p+ 46, comme le montre la figure 3(d). La région p+ 46 entoure la région externe de la tranchée 40 dans le volume 30 du substrat de silicium. La première tranchée a de préférence une profondeur d'environ 1,5 micron, tandis que la seconde tranchée a de préférence une profondeur d'environ 3,5 microns, ce qui donne une profondeur totale d'environ 5 microns. Du fait du processus d'attaque de la tranchée en deux étapes, la région p+ 46 est enterrée sous la surface du substrat de silicium 30. La profondeur de jonction de la ré- gion 46 par rapport aux surfaces des parois internes de la seconde tranchée formée par attaque ionique réactive, est d'environ un micron, et sa concentration en surface est d'en- viron 1019 atomes/cm3 après l'accomplissement de tous les cycles thermiques. Sur la figure 3(e), une couche de stockage diélec- trique 48 est formée sur les surfaces internes de la tranchée , qui est ensuite emplie avec un noyau de silicium poly- cristallatin dopé avec le type n+ qui recouvre également la surface supérieure de la tranche 30. La couche diélectrique 48 et le silicium conducteur dopé 50 sont formés par des traitements classiques bien connus dans la technique. Le noyau stocke la charge et constitue une armature du conden- sateur enterré. Le silicium polycristallin 50 est dopé par diffusion en phase gazeuse. Après l'enlèvement du silicium polycristallin 50 au-dessus de la couche de nitrure 34, on fait croître des régions d'oxyde de champ 52 (figure 3(f)), après enlèvement de la couche de nitrure 34 et de la couche d'oxyde 36.On forme ensuite une couche d'oxyde de grille 54, par croissance thermique, au-dessous d'une bande de silicium polycristallin 56 qui constitue l'électrode de grille d'un transistor à effet de champ, disposée entre les régions de source et de drain 58 et 60. On recouvre la grille en silicium polycristallin 56 avec une couche d'oxyde isolant 62, et on forme les régions de source et de drain par un traitement d'implantation ionique classique. La figure 3(h) représente dans la structure finale une couche d'interconnexion en sili- ciure polycristallin, 66, qui recouvre une couche isolante 68 dans le but de transférer une charge vers une cellule de mémorisation et à partir de celle-ci. Le noyau 50 de la cel- lule de mémorisation enterrée est connecté au transistor de transfert par l'intermédiaire d'une mince couche conductrice de silicium polycristallin 64 définie par un traitement de photolithographie ou, selon une variante, par une couche de siliciure définie par une technique d'auto-alignement fai- sant intervenir des opérations de pulvérisation cathodique, de formation de siliciure et d'attaque des parties en métal n'ayant pas réagi. Une couche de passivation 70 recouvre di- vers composants formés sur le substrat semiconducteur 30. En fonctionnement, la région p+ 46 fortement dopée avec du bore constitue une armature de stockage pour le con- densateur en tranchée, et elle augmente également la conduc- tance du caisson p 32. Du fait du processus de formation en deux étapes pour le dopage de la partie inférieure de la tranchée 40, l'armature de stockage effective est enterrée sous la surface du substrat 30, pour obtenir les avantages décrits ici. La description qui précède permet de voir que l'invention procure un condensateur à armature de stockage enterrée utile pour divers dispositifs à circuits intégrés, comme des cellules de mémoire à un seul transistor dans une mémoire vive dynamique. On notera également qu'il est possi- ble d'apporter des modifications et/ou des changements aux modes de réalisation donnés à titre d'exemples, sans sortir du cadre de l'invention. On peut par exemple employer des substrats semiconducteurs en une matière autre que du sili- cium. De plus, la région enterrée peut être fortement dopée avec une impureté de type p ou de type n, le bore et le phosphore n'étant que des exemples. On peut en outre former la région de stockage de charge enterrée par d'autres trai- tement pour obtenir le même résultat ou un résultat similai- re, sans sortir du cadre de l'invention. REVENDICATIONS 1. Cellule de mémorisation ou de stockage incorpo- rée dans une mémoire vive dynamique qui comprend un substrat semiconducteur (10) contenant une première cellule de mémo- risation ou de stockage destinée à stocker une charge, et un transistor de transfert pour transférer une charge vers la cellule de stockage ou à partir de celle-ci, ce transistor comprenant une grille (20), une source (21) et un drain (22); caractérisée en ce qu'elle comprend: un caisson (16) dans lequel une seconde impureté est introduite jusqu'à une pro- fondeur donnée dans la surface du substrat (10); une tranchée (19) qui traverse le caisson (16) et pénètre dans le substrat (10) pour former une région de condensateur; une région dopée enterrée (13) contenant une première impureté et disposée au-dessous de la surface du substrat (10) et autour de la tranchée (19) pour définir une région de stockage de charge dans la région de condensateur; des moyens conducteurs (14) disposés dans la tranchée (19) pour stocker une charge sous l'effet d'un potentiel électrique qui leur est appliqué; des moyens diélectriques (15) intercalés entre la tranchée (19) et les moyens conducteurs (14) et remplissant la fonction d'un isolant de condensateur; et des moyens (26) destinés à interconnecter les moyens conducteurs (14) et le transis- tor de transfert, pour permettre le transfert d'une charge vers la région de condensateur et à partir de celle-ci. 2. Cellule de mémorisation ou de stockage incorpo- rée dans une mémoire vive dynamique comprenant un substrat semiconducteur (10), une cellule de mémorisation ou de stockage destinée à stocker une charge, et un transistor de transfert destiné à transférer une charge vers la cellule de stockage et à partir de celle-ci, ce transistor comprenant une grille (20), une source (21) et un drain (22); caracté- risée en ce qu'elle comprend: une tranchée (19) destinée à former une région de condensateur qui s'étend dans une direc- tion qui est de façon générale normale à la surface du substrat (10); une région dopée enterrée (13) disposée au- dessous de la surface du substrat (10) et autour de la tranchée (19) pour définir une région de stockage de charge dans la région de condensateur; des moyens conducteurs (14) disposés dans la tranchée (19) pour stocker une charge sous l'effet d'un potentiel électrique qui leur est appliqué; des moyens diélectriques (15) intercalés entre la tranchée (19) et les moyens conducteurs (14) et remplissant la fonc- tion d'un isolant de condensateur; et des moyens de conne- xion (26) destinés à interconnecter les moyens conducteurs (14) et le transistor, pour transférer une charge vers la région de condensateur et à partir de celle-ci. 3. Coidensateur MOS comportant une région de stockage de charge enterrée pour le stockage d'une charge électrique, caractérisé en ce qu'il comprend: un substrat (10); une tranchée (19) formant une région de condensateur qui s'étend dans une direction qui est de façon générale normale à la surface du substrat; une région dopée enterrée (13) espacée par rapport à la surface du substrat (10) et disposée autour de la tranchée (19) pour définir une région de stockage de charge dans le substrat (10); des moyens conducteurs (14) disposés dans la tranchée (19) rour stocker la charge électrique sous l'effet d'un potentiel électrique qui leur est appliqué; et des moyens diélectriques (15) in- tercalés entre la tranchée (19) et les moyens conducteurs (14) pour remplir la fonction d'un isolant de condensateur. 4. Condensateur MOS selon la revendication 3, ca- ractérisé en ce que la région dopée enterrée (13) est formée par étapes successives, une première étape consistant à former une tranchée peu profonde dans le substrat (10) et à masquer les parois de cette tranchée pour empêcher la pé- nétration de dopants, et une seconde étape consistant à former une tranchée profonde et à doper les parois pour former ainsi la région dopée enterrée (13) uniquement dans la tranchée profonde. 5. Condensateur MOS selon la revendication 4, ca- ractérisé en ce que la tranchée peu profonde a une aire de section transversale supérieure à celle de la tranchée pro- fonde. 6. Condensateur MOS selon l'une quelconque des revendications 3 ou 4, caractérisé en ce que le substrat (10) contient un premier type d'impureté et un caisson (16) d'un second type d'impureté est disposé dans le substrat; et la tranchée (19) s'étend à partir de la surface du subs- trat (10) de façon à traverser le caisson (16) et à pénétrer dans le volume du substrat. 7. Condensateur MOS selon la revendication 6, ca- ractérisé en ce que le premier type d'impureté est le type n et le second type d'impureté est le type p. 8. Condensateur MOS selon la revendication 7, ca- ractérisé en ce que les moyens conducteurs (14) consistent en silicium polycristallin dopé et la région dopée (13) contient du bore. 9. Cellule de mémorisation ou de stockage incorpo- rée dans une mémoire vive dynamique qui comprend un substrat semiconducteur de type n (10), une cellule de mémorisation ou de stockage destinée à stocker une charge, et un transis- tor de transfert pour transférer une charge vers la cellule de stockage ou à partir de celui-ci, ce transistor compre- nant une grille (20), une source (21) et un drain (22); ca- ractérisée en ce qu'elle comprend: un caisson p (16) conte- nant des impuretés de type p et formé dans la surface du substrat (10); une tranchée (19) destinée à la formation d'une région de condensateur qui s'étend dans une direction qui est de façon générale normale à la surface du substrat (10), cette tranchée traversant le caisson p (16) et péné- trant dans le volume du substrat de type n (10); une région dopée enterrée (13) disposée au-dessous de la surface du substrat (10) et autour de la tranchée (19) pour définir une région de stockage de charge dans la région de conden- sateur, cette région dopée enterrée étant formée par étapes successives, une première étape consistant à former une tranchée peu profonde et à masquer ses parois pour empêcher la pénétration de dopants, et une seconde étape consistant à former une tranchée profonde et à doper sa surface inté- rieure avec une concentration élevée de bore, pour définir une région de stockage de charge p+ (13); des moyens conduc- teurs (14) constitués par du silicium polycristallin dopé avec le type n+, disposés dans la tranchée (19) pour y stocker une charge sous l'effet d'un potentiel électrique qui leur est appliqué; des moyens diélectriques (15) inter- calés entre la tranchée (19) et les moyens conducteurs (14) pour remplir la fonction d'un isolant de condensateur; et des moyens de connexion (26) consistant en silicium poly- cristallin conducteur, destinés à interconnecter les moyens conducteurs (14) et le transistor de transfert, pour trans- férer une charge vers la région de condensateur et à partir de celle-ci.