Brevet FR2607955A1 — publié le 19880610

DISPOSITIF D'AUTOSYNCHRONISATION DES CIRCUITS DE SORTIE D'UNE MEMOIRE La présente invention concerne un dispositif d'autosynchronisatlon des circuits de sortie d'une mémoire. Elle concerne plus particulièrement un dispositif d'autosynchronisation des circuits de sortie d'une mémoire comportant une porte dite 3 états" permettant un état haute Impédance. La plupart des mémoires actuelles,c'est à dire aussi bien les mémoires ROM (read only memory) que les mémoires RAM (random access memory), utilisent des circuits de sortie comportant un état haute impédance, c'est à dire pouvant prendre un niveau indéterminé correspondant à une sortie déconnectée du circuit. Cet état haute impédance permet de connecter en parallèle les sorties de plusieurs circuits dont un seul est mis en service à la fois. En général, le contrôle de cet état haute impédance se fait en utilisant un circuit en logique combinatoire dont les caractéristiques de propagation ne sont pas liées aux caractéristiques de la logique de sortie. Ce circuit en logique combinatoire est en général constitué de portes logiques commandées par des signaux tels que les signaux E,W,OE de commande du circuit de sortie. Il résulte de l'utilisation de ce type de circuit que le passage de haute impédance en basse impédance se produit très tôt dans le cycle de lecture et d'écriture. Cela entraine un certain nombre de commutations parasites des étages de sortie; car les amplificateurs de lecture sont à ce moment incapables de donner une information utile. Ces commutations parasites présentent les inconvénients suivants: -un encombrement inutile du bus de sortie qui peut pénaliser le système dans lequel est intégrée la mémoire, -des appels de courant internes au circuit résultant des commutations des étages de sortie constitués par des transistors de puissance présentant une largeur de plusieurs centaines de microns. Ces appels de courant génèrent un bruit particulièrement génant, car le circuit se trouve alors dans une phase d'amplification de petits signaux. En conséquence, la dégradation des performances du système peut être importante. La présente invention a pour but de remédier à ces inconvénients en proposant un nouveau circuit de contrôle de l'état haute impédance utilisable dans les circuits de sortie des mémoires travaillant en mode horloge interne. Ainsi la présente invention a pour objet un dispositif d'autosynchronisation pour les circuits de sortie comportant une porte "3 états" des mémoires travaillant en mode horloge interne, caractérisé en ce qu'il est constitué par un circuit en logique séquentielle ne permettant le passage de la porte " 3 états " en basse impédance qu'au moment o une information est disponible en sortie des amplificateurs de lecture. Selon un mode de réalisation preéférentiel, le circuit en logique séquentielle est constitué par une bascule D à verrouillage commandée par un signal-horloge pulsé dont les sorties commandent la porte " 3 états " et par une boucle de mémorisation. D'autre part, la remise à zéro de la bascule D est réalisée à l'aide d'une logique combinatoire commandée par les signaux E et W. Au moins pendant le mode lecture, la sortie D de la bascule D est positionnée au niveau logique 1. A titre d'exemple, la sortie D peut être alimentée par la tension d'alimentation Vcc. Lorsque la mémoire comporte le signal de commande OE, les signaux de sortie de la bascule D sont combinés avec le signal OE avant d'être envoyés sur la porte " 3 états". Selon une autre caractéristique de la présente invention,lorsque la mémoire comporte le signal de commande OE, la boucle de mémorisation est réalisée en utilisant un des circuits inverseurs de la porte " 3 états ". Selon une caractéristique supplémentaire, l'amplificateur de lecture est commandé par le même signal-horloge que la bascule D. D'autre part, le signal-horloge pulsé est constitué par des impulsions dont la durée est au moins égale au temps de réponse de l'amplificateur de lecture. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description de divers modes de réalisation, faite ci-après avec référence aux dessins ciannexés dans lesquels: -la figure i représente un circuit de sortie d'une mémoire selon l'art antérieur, -la figure 2 représente un circuit de sortie d'une mémoire muni d'un dispositif d'autosynchronisation conforme à la présente invention, -la figure 3 représente un autre mode de réalisation d'un circuit de sortie d'une mémoire muni d'un dispositif d'autosynchronisation conforme à la présente invention, -la figure 4 est un diagramme des temps d'un cycle d'écriture montrant les avantages de la présente invention. Pour simplifier la description, sur les figures les mêmes éléments portent les mêmes références. La présente invention sera décrite sans se référer à un type particulier de mémoire. En effet elle s'applique aussi bien à des mémoires ROM qu'à des mémoires RAM. La mémoire utilisée doit être seulement du type à horloge interne comme cela sera expliqué ci-après. Sur la figure 1, on a représenté un circuit de sortie d'une mémoire selon l'art antérieur. Ce circuit comporte essentiellement un amplificateur de lecture A, une porte n 3 états" P,un étage de sortie S et un circuit C de contrôle du passage en haute impédance. L'amplificateur de lecture A est constitué par un amplificateur différentiel qui reçoit sur ses entrées les signaux E+ et E- provenant des lignes de bit correspondant à une ligne de cellules-mémoire. La sortie de l'amplificateur différentiel est commandée par un signal issu du circuit C. En fait le signal issu du circuit C est appliqué sur la grille d'un transistor MOS T3 à canal n dont l'une des électrodes, à savoir la source avec la technologie habituellement utilisée, est reliée à la masse et l'autre electrode ou drain à l'entrée de commande de l'amplificateur différentiel. La sortie de l'amplificateur différentiel est reliée à l'entrée de la porte " 3 états ". Dans le mode de réalisation représenté, la porte " 3 états" est constituée par deux ensembles de transistors MOS montés en parrallèle entre la tension d'alimentation et la masse. Le premier ensemble comprend un transistor MOS à canal p T4 monté en série avec un transistor MOS à canal n T5, lui-même monté en série avec un transistor MOS à canal n T6, la source du transistor T4 étant reliée à la tension d'alimentation *Vcc et la source du transistor T6 à la masse. D'autre part, le drain du transistor T4 est relié au drain du transistor T5 dont la source est reliée au drain du transistor T6. Les grilles des transistors T4 et T6 sont reliées ensemble et connectées au noeud E représentant l'entrée de la porte " 3 états "'. Le second ensemble comprend un transistor MOS à canal p T7 monté en série avec un transistor à canal p T8, lui-même monté en série avec un transistor à canal n T9, la source du transistor T7 étant reliée à la tension Vcc et la source du transistor T9 à la masse. D'autre part, le drain du transistor T7 est relié à la source du transistor T8 dont le drain est connecté au drain du transistor T9. Les grilles des transistors T8 et T9 sont connectées ensemble et recoivent le signal de commande 0 tandis que la grille du transistor T7 reçoit le signal de commande D'autre part, la grille du transistor T5 est reliée à la grille du transistor T7. Les noeuds M et M' se trouvant respectivement entre les transistors T4 et T5 et les transistors T7 et T8 sont connectés ensemble et à l'entrée d'un inverseur 6 dont la sortie S2 est une des sorties de la porte n 3 états '". De même, les noeuds M1 et Ml' se trouvant respectivement entre les transistors T5 et T6 et les transistors T8 et T9 sont connectés ensemble et à l'entrée d'un inverseur 5 dont la sortie S1 est l'autre sortie de la porte " 3 états". Les sorties S1 et S2 de la porte " 3 états " sont connectées respectivement aux entrées de l'étage de sortie S. Cet étage est constitué de deux transistors MOS de puissance montés en cascade. De manière plus spécifique, il comporte un transistor MOS à canal p T1 dont la source est connectée à la tension Vcc et le drain au drain d'un transistor MOS à canal n T2 dont la source est connectée à la masse. Les grilles des transistors T1 et T2 sont connectées aux sorties S1 et S2 de la porte " 3 états " Le signal de sortie du circuit est obtenu sur la borne S3. D'autre part, les signaux 9 et de contrôle de l'état haute impédance sont obtenus à partir du circuit C. Ce circuit est dans le mode de réalisation représenté, un circuit en logique combinatoire. Il est, ici, constitué essentiellement d'une porte ET 1 qui reçoit sur une de ses entrées le signal de commande d'écriture W et sur son autre entrée le signal de sortie d'un inverseur 2 recevant en entrée le signal de commande E. Dans le cas des mémoires qui ne comportent pas de signal W telles que les mémoires ROM, ce signal peut être remplacé par un niveau logique 1. D'autre part, si la mémoire comporte le signal OE, celui-ci est envoyé après inversion sur une entrée d'une porte ET 3 dont l'autre entrée reçoit la sortie de la porte ET 1. Si la mémoire ne comporte pas le signal OE, la porte ET 3 est supprimée. La sortie de la porte ET 3 donne le signal de commande et après inversion dans l'inverseur 4, le signal de commande 0. D'autre part le signal de sortie de la porte ET 1i est envoyé sur la grille du transistor MOS T3 qui commande la sortie de l'amplificateur différentiel. Le fonctionnement de la porte " 3 états " est tel que, lorsque le signal de commande 0 est au niveau logique 1, la porte se trouve dans l'état basse Impédance et les sorties S1 et S2 sont à des niveaux logiques fonctions du niveau logique présent sur E. Toutefois, lorsque le signal de commande 5 est au niveau logique 0, la porte se trouve dans l'état haute impédance. En fait, la porte se trouve dans l'état basse impédance lorsque les signaux E et OE sont au niveau logique 0 et le signal W au niveau logique 1. Aussi,les caractéristiques de propagation du circuit C n'étant pas liées avec les caractéristiques de la logique de lecture, il en résulte que le passage de la haute impédance à la basse impédance se produit très tôt dans le cycle de lecture,comme représenté par le diagramme (a) de la figure 4, et cela entraine un certain nombre de commutations parasites des étages de sortie. Ces commutations sont symbolisées par la partie hachurée. Pour remédier à cet inconvénient, on a modifié le circuit C en logique combinatoire en un circuit en logique séquentielle comme représenté sur les figures 2 et 3. Sur ces figures, les circuits A,P et S sont identiques à ceux représentés sur la figure 1. En conséquence, ils ne seront pas redécrits. Comme représenté sur les figures 2 et 3, le circuit en logique séquentielle est constitué par une bascule D à verrouillage 10 comportant une commande horloge. L'entrée D de la bascule est positionnée au niveau logique 1, au moins pendant le mode lecture. Dans le mode de réalisation représenté, elle est reliée à la tension Vcc. L'entrée H de la bascule reçoit le signal pulsé 91 qui est constitué par un des signaux horloges de la mémoire. Ce signal j1 est aussi appliqué sur la grille du transistor MOS T3 de commande de l'amplificateur différentiel A. D'autre part, l'entrée RAZ de la bascule reçoit un signal qui est une combinaison des signaux de commande E et W. De manière spécifique, le signal de commande E est envoyé à travers un inverseur 12 sur une des entrées d'une porte NAND 11 dont l'autre entrée reçoit le signal de commande W.Dans le mode de réalisation de la figure 2, les sorties Q et Q sont connectées respectivement à une des entrées d'une porte ET 15 et d'une porte OU 14. L'autre entrée de la porte ET 15 reçoit le signal de sortie d'un inverseur 13 dont l'entrée reçoit le signal de commande OE, tandis que l'autre entrée de la porte OU 14 reçoit le signal issu d'un inverseur 14' connecté en sortie de l'inverseur 13. La sortie de la porte ET 15 est connectée sur l'entrée i de la porte " 3 états " tandis que la sortie de la porte OU 14 est connectée sur l'entrée 0 de la porte " 3 états". Dans le cas de la figure 3, les sorties Q et Q sont directement connectées aux entrées respectives 0 et 5 de la porte " 3 états ' Comme l'amplificateur de lecture est commandé par un signal pulsé, il est nécessaire de mémoriser l'information dans les étages suivants. Deux boucles de mémorisation ont été représentées respectivement sur les figures 2 et 3 en fonction de la présence ou de la non présence du signal de commande OE. La boucle de mémorisation de la figure 2 comporte une porte de transfert 16 dont l'entrée est reliée à la sortie de l'amplificateur de lecture A et dont la sortie est connectée à l'entrée de la porte " 3 états " et une porte de transfert 17 dont l'entrée est connectée à la sortie de la porte de transfert 16 à travers deux inverseurs 19 et 20 et la sortie est connectée à l'entrée de la porte " 3 états ". La porte de transfert 16 est commandée sur l'entrée de commande directe par 01 et sur l'entrée de commande inversée par F1 obtenu en envoyant le signal 01 sur un inverseur 18. D'autre part, la porte de transfert 17 est commandée sur l'entrée de commande directe par 1 et sur l'entrée de commande inversée par 01. La boucle de mémorisation de la figure 3 est sensiblement identique à celle de la figure 2. la différence réside dans le fait que l'entrée de la porte de transfert 17 est directement connectée à la sortie S2 de la porte " 3 états ". On expliquera le fonctionnement du circuit conforme à la présente invention en utilisant la table de vérité d'une bascule D à verrouillage avec entrée horloge donnée ci-après: D à vérrouillage avec entrée horloge RAZ H D Q Q SORTIE 1 X X 0 1 HI 0 0 0 1 HI 0 - / 1 1 0 BI 0 X Q Q pas modifié Dans le tableau ci-dessus, X signifie que le niveau logique est Indifférent, HI et BI signifient respectivement haute impédance et basse impédance. Ainsi, lorsque le RAZ est au niveau logique 1, c'est à dire si le mode lecture n'est pas activé, quel que soit le niveau logique de l'horloge et de l'entrée D, la sortie de la porte " 3 états " sera en haute impédance, car Q est au niveau logique 0. En mode lecture, la sortie de la porte " 3 états " passera en basse impédance sur le front montant du signal horloge, car l'entrée D se trouve au niveau logique 1. Le front descendant du signal horloge ne modifie pas l'état de la sortie de la porte " 3 états " qui reste en basse impédance. Cette sortie repasse en haute impédance lorsque le signal RAZ repasse au niveau logique 1, c'est à dire à la fin du cycle de lecture. D'autre part, l'amplificateur de lecture n'est plus commandé par un signal statique comme dans l'art antérieur, mais par le signal horloge 01 qui n'apparait qu' à la fin de la phase d'initialisation du cycle de lecture. Le signal horloge 01 est un signal pulsé de durée au moins égale au temps de réponse de l'amplificateur de lecture: En conséquence, si la bascule D a un délai propre égal à celui de l'amplificateur, le passage de la haute à la basse impédance se produira à l'instant précis o l'amplificateur délivre une donnée valide. Cela permet d'éliminer toutes les transitions inutiles sur les étages de sorties et le bus. D'autre part, la commande pulsée de l'amplificateur nécessite la mémorisation de l'information dans les étages suivants du circuit de sortie. Cela explique la présence des boucles de mémorisation représentées sur les figures 2 et 3. Il est possible d'utiliser cette commande pulsée pour le contrôle du décodage. Dans ce cas, les décodeurs et les amplificateurs de lecture ne sont actifs qu'ensemble. Cela permet de réduire la consommation des amplificateurs au strict nécessaire à l'obtention d'une donnée. Le dispositif conforme à la présente invention présente les avantages suivants: -laisser les sorties du circuit de sortie en haute Impédance pendant la presque totalité du premier cycle de lecture après écriture ou 'standbyn,comrnme représenté sur la figure 4 diagramme (b) sur lequel on voit que la sortie est en haute impédance pendant 90% du cycle contre 20% avec les circuits de l'art antérieur; -conserver les données du cycle précedent dans les mêmes proportions lors des accés controlés par les adresses; -supprimer la majeure partie des commutations internes des transistors de sortie, et donc permettre aux circuits de détection de fonctionner dans un environnement avec moins de bruit. Comme représenté sur la figure 4 qui concerne un cycle de lecture avec le signal CS au niveau bas et le signal W au niveau haut, le passage en basse impédance se fait juste au moment o les données valides sont présentes et la partie hachurée du diagramme (a) est éliminée. D'autre part, dans le cas des mémoires RAM standards telles que les SRAM et les DRAM, la remise à zéro initiale de la bascule D est réalisée automatiquement. En effet, une RAM après mise sous tension est d'abord écrite avant d'être lue, ce qui entraine la mise haute impédance des sorties. Pour les autres types de mémoires, on peut prévoir un signal de remise à zéro à la mise sous tension. REVENDICATIONS 1-Dispositif d'autosynchronisation pour les circuits de sortie comportant une porte " 3 états " des mémoires travaillant en mode horloge interne, caractérisé en ce qu'il est constitué par un circuit en logique séquentielle (10 à 20) ne permettant le passage de la porte n 3 états n en basse impédance qu'au moment o une information est disponible en sortie des amplificateurs de lecture (A). 2-Dispositif selon la revendication 1, caractérisé en ce que le circuit en logique séquentielle est constitué par une bascule D (10) à verrouillage commandée par un signal horloge l0 pulsé dont les sorties commandent la porte " 3 états " et par une boucle de mémorisation (16 à 20). 3-Dispositif selon la revendication 2, caractérisé en ce que l'amplificateur de lecture (A) est commandé par le même signal horloge pulsé (01) que la bascule D (10). 4-Dispositif selon l'une quelconque des revendications 2 et 3, caractérisé en ce que le signal horloge pulsé (01) est constitué par des impulsions dont la durée est au moins égale au temps de réponse de l'amplificateur de lecture (A). - Dispositif selon l'une quelconque des revendications 2 à 4, caractérisé en ce que la borne D de la bascule D (10) est positionnée au niveau logique 1, au moins pendant le mode lecture. 6-Dispositif selon l'une quelconque des revendications 2 à , caractérisé en ce que la remise à zéro de la bascule D (10) est réalisée par un circuit en logique combinatoire commandé par les signaux E et W. 7-Dispositif selon la revendication 6, caractérisé en ce que le circuit en logique combinatoire est constitué par une porte NAND dont une des entrées reçoit le signal W et l'autre entrée la sortie d'un inverseur (12) dont l'entrée reçoit le signal E. 8-Dispositif selon l'une quelconque des revendications 2 à 7, caractérisé en ce que,lorsque la mémoire comporte le signal de commande OE, les signaux Q et Q de la bascule D (10) sont envoyés respectivement sur une porte ET (15) et sur une porte OU (14) avant d'être envoyés sur la porte " 3 états ' (P), la porte ET recevant sur son autre entrée le signal OE inversé et la porte OU recevant sur son autre entrée le signal OE. 9-DIspositif selon l'une quelconque des revendications 2 à 8, caractérisé en ce que la boucle de mémorisation est constituée de deux portes de transfert (16 et 17) commandées par le signal horloge pl.