Brevet FR2609351A1 — publié le 19880708

MEMOIRE VIVE DYNAMIQUE AVEC POLARISATION SELECTIVE DE CAISSONS D'IMPURETES La rrésente invention concerne des circuits inté- grés, mais porte plus particulièrement sur des mémoires vi- ves dynamiques:omportant des réseaux de mémoire et des circuits de côt.. ande périphériques séparés, qui sont formés dans des caiss. - d'impuretés respectifs, par exemple dans une région d': retés de dopage dans un substrat semicon- ducteur. Dans la conception et la fabrication de mémoires vives dynamiques (encore appelées DRAM pour "Dynamic Random Access Memory), il est continuellement nécessaire de surmon- ter des difficultés récurrentes au moment de l'introduction de chaque nouvelle génération de dispositifs DRAM. Les dif- ficultés résultent de changements de conception visant à augmenter la capacité de mémorisation de données, par l'aug- mentation de la densité d'intégration et/ou l'amélioration des performances de fonctionnement. Par exemple, avec l'ap- parition de dispositifs DRAM d'un mégabit et de quatre mé- gabits, à un transistor par cellule, les densités d'intégra- tion plus élevées ont exigé le recours à des condensateurs de mémorisation ou de stockage à structure en tranchée, au lieu de condensateurs à structure plane disposés dans le plan de la surface du substrat, dans les réseaux de cellules de mémoire. Des condensateurs à structure en tranchée s'étendent verticalement dans le volume du substrat semicon- ducteur et permettent de mémoriser une charge dans une plus petite aire de la surface du substrat, pour atteindre une densité d'intégration élevée. A titre d'exemple, une mémoire DRAM à un seul transistor par cellule, de type caractéristique, comprend plusieurs réseaux de mémorisation dans lesquels chaque cellu- le dans chaque réseau comprend un condensateur de mémorisa- tion et un transistor d'accès (ou de transfert). La mémoire DRAM comprend également une région de circuits de commande périphériques associés à chaque réseau de mémorisation, pour le transfert d'une charge vers les cellules et à partir de celles-ci. La charge transférée représente une information binaire, par exemple un "1" ou un "0" logique. Les réseaux de mémorisation et les circuits de commande périphériques sont fabriqués sur le même substrat. Cependant, des paramè- tres de fonctionnement de circuit optimaux, tels que des tensions de polarisation, du réseau de mémorisation et des circuits de commande périphériques ne coincident pas néces- sairement. Il en résulte que l'optimisation des conditions pour l'un de ces éléments entraîne généralement une dégrada- tion des performances pour l'autre. A titre d'exemple d'une difficulté rencontrée, on peut noter qu'il est souhaitable de réduire le niveau de tension appliqué aux bornes des condensateurs de mémorisa- tion, dans le but de minimiser le claquage du diélectrique, le perçage et d'autres effets nuisibles. Une polarisation de masse est préférable pour les réseaux de mémorisation. Si- multanément, il est souhaitable d'appliquer une tension de polarisation négative à des circuits périphériques pour amé- liorer des marges de signal pour des circuits tels que les amplificateurs de lecture. On utilise généralement un géné- rateur de polarisation inverse pour produire la tension de polarisation. Cependant, un générateur de polarisation in- verse incorporé sur la puce produit un bruit indésirable qui est transmis aux noeuds de mémorisation des condensateurs de mémorisation du réseau. De plus, dans le cas d'un substrat de type p employant des structures CMOS pour des circuits de commande périphériques, des circuits NMOS fabriqués dans le substrat ont tendance à se verrouiller si on emploie une po- larisation de masse, et le circuit devient davantage sensible à des problèmes dus à une capacité parasite élevée. Une technique connue, employée dans certains types de structures de l'art antérieur, consiste à pomper sélecti- vement des càissons p respectifs dans un substrat. Par exem- ple, un article intitulé "A Selectively Pumped P-Well Memory Array Technology For High-Density Static RAMs" par Wang, et col., IEEE 1986, décrit une structure visant à optimiser la vitesse des circuits et à réduire la fuite des réseaux dans un dispositif de mémoire vive statique (ou SRAM pour "Static Random Access Memory"). Cette structure utilise un générateur de polarisation incorporé sur la puce pour appliquer la moi- tié de la tension d'alimentation Vdd à des réseaux de cellu- les de mémoire sélectionnés, mais elle n'aborde pas des pro- blèmes spécifiques des dispositifs DRAM qu'on envisage ici. L'invention a donc pour but de surmonter les dif- ficultés qu'on rencontre dans la conception et la fabrication de dispositifs DRAM à densité d'intégration élevée. Un autre but de l'invention est d'améliorer les performances de fonctionnement de dispositifs DRAM à densité d'intégration élevée, employant la technologie de la struc- ture en tranchée pour les réseaux de mémorisation des mémoi- res. Un but supplémentaire de l'invention est de procu- rer un système destiné à optimiser les performances de fonc- tionnement de groupes de circuits respectifs qui sont formés dans des caissons d'impuretés respectifs dans un substrat de type n. A cet égard, l'invention vise à optimiser les per- formances de circuits de commande périphériques en produi- sant une première tension de polarisation de caisson sélec- tionnée pour ces circuits, tout en réduisant simultanément la tension aux bornes des condensateurs dans les réseaux de mémorisation d'un dispositif de mémoire. L'invention procure une technique de polarisation sélective pour une mémoire vive dynamique fabriquée sous la forme d'un circuit CMOS (métal-oxyde-semiconducteur complé- mentaire) sur un substrat de type n qui comprend au moins une région d'impuretés de dopage dans le substrat qui définit un premier caisson destiné à contenir les circuits du réseau de mémorisation de la mémoire, et au moins une seconde région d'impuretés de dopage pour définir un second caisson destiné à contenir les circuits de commande périphériques qui sont associés aux réseaux de mémorisation de la mémoire. Les pre- mier et second caissons sont pratiquement isolés électrique- ment l'un de l'autre, et des potentiels de polarisation sé- lectifs sont appliqués aux caissons respectifs. Le premier caisson contenant les réseaux de mémorisation de la mémoire est mis à la masse dans le but de minimiser le risque de claquage diélectrique et/ou de perçage pour les condensateurs tandis qu'une tension de polarisation inverse est appliquée au second caisson contenant les circuits de commande périphé- riques, pour améliorer, entre autres, les marges des signaux. Dans le cas d'un substrat de type n comportant des caissons p destinés à contenir les réseaux de mémorisation et des circuits de commande périphériques NMOS, un potentiel de polarisation négatif est appliqué aux caissons périphéri- ques et un potentiel de masse est appliqué aux caissons de mémorisation. Les réseaux de mémorisation de la mémoire béné- ficient donc pleinement de la plus faible chute de tension aux bornes des noeuds de mémorisation, tandis que les cir- cuits de commande périphériques bénéficient pleinement d'une tension de polarisation qui améliore les marges des signaux. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés dans lesquels: La figure 1 représente une structure de circuit intégré employant la technologie CMOS, dans laquelle des cais- sons respectifs dans le substrat sont polarisés sélectivement conformément à l'invention; et La figure 2 représente un schéma du circuit intégré de la figure 1. Les figures 1 et 2 représentent une application ca- ractéristique des principes de l'invention dans un circuit de mémoire DRAM à un transistor par cellule, en technologie CMOS, qui est fabriqué dans un substrat de type n avec des caissons p respectifs pour contenir les réseaux de mémorisation et les circuits de commande périphériques. Un substrat de départ 60 est de type n et il com- prend un caisson de type p 64, 64, une région n complémentaire 66 et un caisson p 62. Les régions 62, 64 et 66 correspondan- tes sont également représentées schématiquement dans le schéma de circuit de la figure 2. Dans une structure CMOS employant la technologie métaloxyde complémentaire, des régions n et des caissons p respectifs permettent le passage de signaux complémentaires dans des dispositifs respectifs à canal n et à canal p dans les régions 62 et 66. Le caisson p 64 relié à la masse contient les réseaux de cellules de mémorisation de la mémoire, et une tension de polarisation négative VBB, de pré- férence égale à 0,5 VDD, provenant du générateur de polarisa- tion inverse 63, est appliquée au caisson p 62. On sait que le générateur de polarisation inverse 63 produit du bruit sur la puce, mais il est néanmoins essentiel au fonctionnement des transistors à effet de champ qui se trouvent dans la ré- gion 62. Le caisson p 64 comprend une cellule de mémoire qui comporte un transistor d'accès et un condensateur en tranchée 68, formé par gravure verticale dans le volume 60 du substrat de silicium. Dans le caisson p 64, le condensateur en tranchée 68 comprend un noyau en silicium polycristallin dopé de type n+, 70, qui est séparé du volume 60 du substrat par un dié- lectrique mince de condensateur 72. Des données binaires re- présentées par des paquets de charge sont amenées au conden- sateur de mémorisation 68 et sont extraites de celui-ci par des couches conductrices 82 et 76. Une région p+ 74, forte- ment dopée avec du bore, entoure la tranchée dans le volume du substrat 60. La région p+, 74, dopée au bore, est enterrée ou enfoncée par rapport à la surface du substrat 60, pour former ainsi, dans une structure préférée, une cellule à condensateur en tranchée du type à armature de stockage en- terrée, qui est décrite dans la demande de brevet française déposée le même jour par la demanderesse sous le titre "Cel- lule de mémoire à armature de stockage enterrée". Un transis- tor à effet de champ à canal n transfère des données vers la cellule en tranchée 68 et à partir de celle-ci par l'intermé- diaire d'une couche mince de silicium polycristallin conduc- teur 76, connectée à la région de source 78 du transistor à effet de champ. Une région de drain 80 constitue le moyen par lequel des paquets de charge sont transférés vers la cellule et à partir de celle-ci, par l'intermédiaire d'un conducteur en siliciure polycristallin 82, sous la commande d'un signal qui est appliqué à la grille 84 du transistor à effet de champ. D'une manière classique, la grille 84 est espacée de la surface du substrat semiconducteur par une couche d'isola- tion mince 86, par exemple une couche composite oxyde/nitrure de silicium. Bien que ceci ne soit pas représenté, une secon- de cellule en tranchée s'étend à droite de la cellule en tranchée 68 selon une configuration d'implantation particu- lière, pour maximiser encore davantage la densité d'intégra- tion. Des circuits de commande périphériques sont formés dans le caisson p 62 et le caisson n 66 correspondants. Des conducteurs 88 et 90 acheminent des signaux complémentaires vers un amplificateur de lecture (non représenté) et à par- tir de celui-ci, par l'intermédiaire de contacts respectifs avec les régions de source et de drain 91 et 92. La région 92 est la source d'un transistor à effet de champ qui com- prend également une grille 93 et un drain 94. Un isolant min- ce sépare la grille 93 de la surface du substrat 60, au-des- sus d'une région de canal p entre les régions de source et de drain 92 et 94. Une configuration correspondante existe éga- lement sur le substrat en une position espacée latéralement par rapport au transistor qu'on vient de décrire. Des régions d'oxyde de champ épais 96 forment des zones d'arrêt de canal dans le circuit intégré. De façon similaire, une couche d'oxyde 97 assure l'isolation et le support pour des conduc- teurs en siliciure polycristallin, tandis qu'une couche de passivation 98 assure le support pour des contacts 88, 89 et ainsi que la protection pour les composants sous-jacents sur le substrat. La région 64 est mise à la masse au noeud de mise à la masse 65, tandis que la région 62 reçoit une tension de 0,5 VDD provenant d'un générateur de polarisation inverse 63. La région 66 est polarisée à la pleine tension d'alimentation VDD, et elle est connectée à la source de ten- sion d'alimentation 67 par l'intermédiaire du volume 60 du substrat. Dans la mesure représentée, les parties correspon- dantes du schéma de la figure 2 sont désignées par des réfé- rences numériques correspondantes pour montrer la corrélation entre la structure physique et le schéma de circuit, afin de faciliter la compréhension de l'invention. Ainsi, conformément à un aspect important de l'in- vention, un potentiel de polarisation négatif VBB est appli- qué au caisson p 62 pour permettre un fonctionnement rapide et exempt d'erreur des transistors à effet de champ qui se trouvent dans ce caisson, tandis que le caisson p 64 est mis à la masse au noeud 65 pour minimiser la tension de part et d'autre du diélectrique 72, entre l'armature de stockage et la région 74 qui entoure la tranchée dans le substrat 60. Comme on peut le voir d'après ce qui précède, et comme il résulte de l'invention, une technique de polarisa- tion sélective procure certains avantages qu'il n'est pas possible d'obtenir avec des structures de l'art antérieur. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Mémoire vive dynamique fabriquée sur un substrat (60) sous la forme d'un circuit intégré, cette mémoire com- prenant au moins un réseau de cellules de mémorisation et au moins un circuit de commande périphérique destiné à transfé- rer des données vers le réseau et à partir de celui-ci, ca- ractérisée en ce qu'elle comprend: un premier caisson (64) définissant une région dopée destinée à contenir le réseau de cellules de mémorisation, un second caisson (62) définis- sant une région dopée destinée à contenir le circuit de com- mande périphérique, le second caisson (62) étant pratiquement isolé électriquement du premier caisson (64), des moyens de polarisation de réseau (65) destinés à appliquer un potentiel de polarisation au premier caisson (64), et des moyens de po- larisation de circuit périphérique (63) destinés à appliquer un potentiel de polarisation différent (VBB) au second cais- son (62). 2. Mémoire vive dynamique fabriquée sous la forme d'un circuit intégré sur un substrat (60) de type n, cette mémoire comprenant au moins un réseau de cellules de mémori- sation et au moins un circuit de commande périphérique desti- né à transférer des données vers le réseau et à partir de celui-ci, caractérisée en ce qu'elle comprend: un premier caisson (64) dans le substrat (60), définissant une région dopée dans laquelle est fabriqué le réseau de cellules de mé- morisation, un second caisson (62) définissant une région dopée destinée à contenir le circuit de commande péiphérique, le second caisson (62) étant pratiquement isolé électrique- ment du premier caisson (64), des moyens de mise à la masse (65) destinés à appliquer un potentiel de masse au premier caisson (64), et des moyens de polarisation (63) destines à appliquer un potentiel de polarisation prédéterminé au second caisson (62). 3. Mémoire vive dynamique fabriquée sous la forme d'un circuit intégré sur un substrat de type n (60), cette mémoire comprenant un ensemble de réseaux de cellules de mé- morisation et un ensemble de circuits de commande périphéri- ques CMOS respectifs, associés aux réseaux de cellules de mémorisation pour transférer des données vers ces réseaux et à partir d'eux, caractérisée en ce qu'elle comprend: un premier caisson p (64) définissant une première région dopée de type p destinée à contenir les réseaux de cellules de mé- morisation, un second caisson p (62) et une région n complé- mentaire (66) définissant des régions dopées complémentaires destinées à contenir les circuits de commande périphériques CMOS, la première région (64) et les régions complémentaires (62, 66) étant pratiquement isolées électriquement, des moyens de mise à la masse (65) destinés à appliquer un po- tentiel de masse au premier caisson p (64), et des moyens de polarisation (63, 67), destinés à appliquer des potentiels de polarisation prédéterminés (VBB, VDD) aux régions complé- BB DD réincop- mentaires (62, 66). 4. Mémoire vive dynamique fabriquée sous la forme d'un circuit intégré sur un substrat (60), cette mémoire comprenant au moins un réseau de cellules de mémorisation et au moins une région de circuits de commande périphériques destinés au transfert de données vers les cellules de mémo- risation et à partir de celles-ci, caractérisée en ce qu'el- le comprend: au moins deux caissons électriquement isolés (62, 64) consistant en impuretés de dopage dans le substrat, un premier caisson (62) contenant les circuits de commande périphériques et un second caisson (64) contenant les réseaux de mémorisation de la mémoire, ces régions d'impuretés de dopage étant pratiquement isolées électriquement, des moyens de mise à la masse (65) destinés à appliquer un potentiel de masse aux régions d'impuretés de dopage (64) qui contiennent les réseaux de mémorisation, et des moyens de polarisation inverse (63) destinés à appliquer un potentiel de polarisa- tion prédéterminé (VDD) à une autre des régions d'impuretés de dopage (62) qui contient les circuits de commande périphé- riques.