Brevet FR2605111A1 — publié le 19880415

La présente invention concerne un procédé et un dispositif de mesure de la fréquence d'un signal électrique. Un premier but de la présente invention est de permettre de mesurer la fréquence d'un signal susceptible d'évoluer dans une large gamme de fréquences, par exemple de l'ordre de 2 Hz à 20KHz. Un autre but de la présente invention est de proposer un procédé et un dispositif de mesure de fréquence évoluant dans une large gamme avec une préci- sion au moins égale à un pour cent, en un temps ne dépas- sant pas 0,5s. Un autre but de la présente invention est de proposer un procédé et un dispositif permettant de mesurer une fréquence qui n'est pas stable dans le temps. Mesurer une fréquence peut se faire de deux façons: soit en fréquencemètre, soit en périodemètre. Le fonctionnement en fréquencemètre consis- te à mesurer la fréquence d'un signal en comptant le nom- bre d'impulsions ou de basculement de même sens du signal pendant un temps unitaire déterminé. Cette technique de mesure ne donne cependant pas satisfaction lorsqu'il s'agit de mesurer avec une bonne précision une fréquence relative- ment basse, du fait que cette technique demande un temps de mesure très long. A titre d'exemple, pour mesurer une fréquence de l'ordre de 2 Hz avec une précision de 1%, selon la technique de fréquencemètre, il faut compter 100 périodes de signal, ce qui requiert un temps de mesure de 50 se- condes. Le fonctionnement en périodemètre consis- te à mesurer la période du signal en comptant le nombre d'impulsions d'une horloge contenues dans une période du signal. Cette technique de mesure ne donne néanmoins pas satisfaction lorsqu'il s'agit de mesurer, avec une bonne précision, une fréquence relativement élevée, du fait que cette technique de mesure demande alors une horloge de fréquence très rapide. A titre d'exemple, pour mesurer une fréquence de l'ordre de 20 KHz ou plus précisément une période de 50s avec une précision de 1%, selon la technique de périodemètre, il faut disposer d'une horloge de 2MHz. Par ailleurs, pour obtenir la fréquence du signal, après mesure du type périodemètre, il est nécessaire d'ef- fectuer une division pour convertir la période mesurée en fréquence. Les techniques de mesure du type fréquence- mètre et périodemètre ne permettent donc pas de remplir les buts de la présente invention précisés précédemment. Par contre, ces buts sont atteints, grâce à un procédé de mesure de la fréquence d'un signal élec- trique, qui comprend les étapes consistant à: i) définir une fenêtre de mesure de durée déterminée, dont l'origine est synchronisée sur un front actif de sens donné, montant ou descendant, du signal, ii) compter le nombre de fronts de sens donné, montants ou descendants, du signal, pendant la fenêtre de mesure, iii) détecter l'apparition du premier front de même sens montant ou descendant du signal consécutif à l'échéance de la fenêtre de mesure, iv) générer un signal d'horloge de fréquence constante, v) compter le nombre d'impulsions d'horloge générées entre la détection du premier front de sens donné pendant la fenêtre de mesure, et l'apparition du premier front de même sens consécutif à l'échéance de la fenêtre de me- sure, et vi) faire le rapport entre d'une part, le nombre de fronts du signal calculé pendant la fenêtre de mesure à l'étape ii) et d'autre part, le nombre d'impulsions d'horloge calculé à l'étape v) pour obtenir un paramètre représentant la fréquence recherchée du signal. Cette nouvelle technique de mesure sera explicitée dans le détail par la suite. On notera néanmoins dès à présent qu'elle permet de mesurer la fréquence d'un signal comprise entre 2Hz et 20KHz, avec une précision au moins égale à un pour cent, en un temps ne dépassant pas 0,5s. Selon une autre caractéristique avanta- geuse de la présente invention, la période du signal d'hor- loge est environ 100 fois plus faible que la durée de la fe- nêtre de mesure. Selon une autre caractéristique avanta- geuse la durée de la fenêtre de mesure est comprise entre et 200 ms en étant de préférence de l'ordre de 50 msec. De préférénce,selon l'invention, la fré- quence du signal est obtenue en multipliant par la fré- quence du signal d'horloge, le résultat du rapport entre d'une part, le nombre de fronts du signal calculé pendant la fenêtre de mesure à l'étape ii) et d'autre part, le nombre d'impulsions d'horloge calculé à l'étape v). La présente invention concerne également un dispositif de mesure de la fréquence d'un signal élec- trique qui comprend: - une base de temps qui définit une fenêtre de mesure de durée déterminée dont l'origine est synchronisée sur un front actif de sens donné, montant ou descendant, 'du si- gnal, - un premier compteur apte à compter le nombre de fronts d'un sens donné, montants ou descendants, du signal, pen- dant la fenêtre de mesure, - une horloge qui délivre un signal d'horloge de fréquence constante, - un second compteur apte à compter le nombre d'impulsions d'horloge générées entre la détection du premier front de sens donné pendant la fenêtre de mesure, et l'appari- tion du premier front de même sens du signal, consécutif à l'échéance de la fenêtre de mesure, et - une cellule apte à déterminer le rapport entre d'une part, le nombre de fronts du signal comptés pendant la fenêtre de mesure, par le premier compteur et d'autre part, le nom- bre d'impulsions d'horloge compté par le second compteur. D'autres caractéristiques, buts et avanta- ges de la présente invention apparaîtront à la lecture de la description détaillée qui va suivre et en regard des dessins annexés donnés à titre d'exemple non limitatif et sur lesquels: - les figures 1 et lbis représentent des chronogrammes de signaux expli- citant le fonctionnement du dispositif de mesure confor- me à la présente invention, - la figure 2 représente schématiquement la réponse du dispositif de mesure de la fréquence conforme à la pré- sente invention, à une brusque variation de fréquence du signal d'entrée, pour diverses valeurs de la durée de la fenêtre de resure, - la figure 3 représente un schéma général du dispositif de mesure conforme à la présente invention, - la figure 4 illustre un sous-ensemble de ce dispositif adapté pour le calcul de grandeurs représentatives de la fréquence, - la figure 5 représente un autre sous-ensemble du dis- positif conforme à la présente invention, servant de circuit de multiplexage, - la figure 6 représente un autre sous-ensemble du dispo- sitif de mesure conforme à la présente invention, servant de circuit de gestion, - la figure 7 représente un autre sous-ensemble du dis- positif de mesure conforme à la présente invention, ser- vant de circuit de sortie. - les figures 8A et 8B représentent un organigrarre illustrant le fonc- tionnement d'un sous-ensemble de division conforme à la présente invention, - les fiaures 9 et 10 illustrent ce sous-ensemble de division. Le dispositif illustré schématiquement sur la figure 3 est adapté pour mesurer la fréquence respective de trois signaux électriques appliqués respec- tivement sur les entrées principales 10, 11 et 12 du dis- positif. Pour l'essentiel le dispositif illustré sur la figure 3 comprend trois modules de calcul 100A, B, 100C, deux modules de multiplexage 200A, 200B, un module de division 300, trois modules de sortie 400A, 400B et 400C et un module de gestion 500. Les modules de calcul 100A, 100B et 100C sont adaptés pour calculer des grandeurs N et K, qui seront explicitées par la suite, représentatives respec- tivement de la fréquence des signaux appliqués sur les entrées 10, 11 et 12. Le module 200A assure le multiplexage séquentiel des paramètres N précités issus des modules A, 100B et 100C. De façon similaire, le module 200B assure le multiplexage des paramètres K issus des modules A, 100B et 100C. Le module de division 300 calcule le rapport entre les paramètres N et K précités. Les modules de sortie 400A, 400B et 400C ont pour but de mémoriser le résultat du calcul issu du module diviseur 300, correspondant respective- ment aux signaux appliqués sur les entrées 10, 11 et 12. Enfin, le module de gestion 500 a pour but de synchroniser le fonctionnement général des modules précités 100, 200, 300 et 400. On va dans un premier temps expliciter le procédé de mesure conforme à la présente invention, en regard de la figure. 1. La première ligne de cette figure illus- tre schématiquement un signal logique S dont on souhaite mesurer la fréquence. La deuxième ligne de la figure 1 illustre schématiquement un signal T dont les échelons définissent des fenêtres de mesure Tf de durée déterminée. Enfin, la troisième ligne de la figure 1 illustre un signal d'horloge He de fréquence constante Fe. Pour éliminer les inconvénients des techni- ques de mesure du type fréquencemètre et/ou périodemètre précitées, le procédé de mesure conforme à la présente invention consiste à compter le nombre N de fronts d'un sens donné, par exemple, le nombre de fronts montants, du signal S pendant la fenêtre de mesure Tf, à compter le nombre K d'impulsions d'horloge générées entre la détec- tion du premier front de sens donné (par exemple le pre- mier front montant) du signal S pendant la fenêtre de mesure Tf, et l'apparition du premier front de même sens consécutif à l'échéance de la fenêtre de mesure Tf, puis à faire le rapport entre d'une part, le nombre N de fronts du signal S calculé pendant la fenêtre de mesure Tf et. d'autre part, le nombre K d'impulsions d'horloge. On a illustré schématiquement sur la quatrième ligne de la figure 1 le nombre K d'impulsions d'horloge calculé entre la détection du premier front de sens donné du signal pendant la fenêtre de mesure Tf et l'apparition du premier front de même sens consécu- tif à l'échéance de la fenêtre de mesure Tf. Le résultat du rapport entre les nombres N et K est directement représentatif de la fréquence recherchée du signal S. En effet, la fréquence Fs du signal est déterminée par la relation: Fs = (N/K)Fe. En d'autres termes, il suffit de multi- plier le résultat du rapport N/K par la fréquence du signal d'horloge pour obtenir la fréquence recherchée du signal. L'erreur réalisée sur la mesure est égale au plus à une impulsion d'horloge sur K impulsions d'horloge comptabilisées. De ce fait, l'erreur de la mesure est maximale lorsque la période du signal correspond sensible- ment à la durée de la fenêtre de mesure Tf. Dans cas, N = 1 et l'erreur de mesure est égale à 1/K, K étant égal au nombre d'impul- sions d'horloge compté pendant la fenêtre Tf. Comme indiqué précéderament, on veut une précision de mesure au moins égale à li. Il en résulte que 1/K doit être égal à 1/100 soit, K = 100. En d'autres termes, la période du signal d'horloge He doit être 100 fois inférieure à la durée de la fenêtre de mesure Tf. Sur la figure lbis annexée, on a illustré schématiquement l'erreur de mesure sur la fréquence, en pour cent, en fonction de la fréquence du signal d'en- trée. La figure lbis correspond au cas précité o la période du signal d'horloge He est 100 fois plus courte que la durée de la fenêtre de mesure Tf. Comme indiqué précédemment, l'erreur est maximale et égale à 1% lorsque la période du signal est égale à la durée de la fenêtre de mesure Tf. Lorsque la fréquence du signal à mesurer diminue à partir de cette valeur 1/Tf, le nombre N reste égal à 1, mais le nombre K d'impulsions d'horloge compta- bilisées croit proportionnellement à la réduction de fréquence. En conséquence, lorsque la fréquence à mesurer décroit à partir de la valeur 1/Tf, l'erreur de mesure décroît proportionnellement comme illustré sur la figure 1 bis. Par contre, lorsque la fréquence à mesurer augmente à partir de la fréquence 1/Tf, le nombre N croit progressivement, par pas réguliers, correspondant aux multiples 1/Tf comme illustré sur la figure lbis, et pour chacun des pas de croissarce du nabre N, le nombre K d'imçulsions d'horloge comptabilisées, décroît entre N.100/(N - 1) et 100. En conséquence, lorsque la fréquence à mesurer croît progressivement à partir de la valeur 1/Tf, l'erreur de mesure est définie par une suite d'escaliers croissants discontinus, dont la pente diminue et qui pla- fonnent à 1 % comme illustré sur la figure 1 bis. L'évaluation de l'erreur de mesure illus- trée sur la figure lbis n'est valable qu'en statique. On a illustré sur la figure 2 l'allure de la réponse du dispositif de mesure conforme à la présente invention à une brusque variation de fréquence en entrée. Plus précisément, on a illustré sur la fi- gure 2 la réponse du dispositif pour différentes valeurs de la durée de la fenêtre de mesure Tf. La représentation dela figure 2 résulte d'une simulation effectuée par calcul. Cette simulation montre que l'erreur dynamique est la plus faible quant la fenêtre Tf est la plus petite possible. Cependant, cette simulation a montré que si l'on prend une fenêtre inférieure à 50ms la réponse n'est plus monotone, on voit apparaître des oscillations. Ces oscillations ne sont pas admissibles dans la mesure o elles se répercuteraient sur l'organe de visualisation en sortie. Pour cette raison, la demanderesse a déterminé que le temps de mesure Tf optimum est situé aux alentours de 50ms. Pour tenir compte du rapport précité entre la durée de la fenêtre de mesure Tf et la période du signal d'horloge, rapport égal à 100, la demanderesse a égale- ment déterminé que la période du signal d'horloge optimum était de l'ordre de 5009s. Dans la pratique, pour mettre en oeuvre un mode de réalisation qui a jusqu'ici donné satisfaction, la Demanderesse a choisi une durée de fenêtre de mesure Tf égale à 48,8 ms et une période du signal d'horloge égale à 488 gs,valeur déterminée par 1/211 D'une façon générale, la structure des modules 100A, 100B et 100C est identique. Comme illustré sur la figure 4, ces modules 100 reçoivent en entrée le signal S dont on désire mesurer la fréquence, un signal de cadencement de base H, un signal de remise à zéro général R. Le circuit 100 délivre en sortie un signal multibits Vn représentant le nombre N de périodes du signal comptées pendant la fenêtre de mesure Tf, un signal multibits VK repré- sentant la valeur du nombre K d'impulsions d'horloge comptabilisées entre l'apparition du premier front mon- tant du signal pendant la fenêtre de mesure et le premier front montant du signal consécutif à l'échéance de la fenêtre de mesure, un signal Z indiquant.que la fréquence du signal à mesurer est inférieure à une fréquence prédé- terminée et que dans ces conditions le résultat de la mesure est nul, et enfin un signal DD adressé au module de gestion 500 et indiquant l'apparition d'un nouveau résultat de mesure, afin d'initier le calcul du rapport N/K correspondant. Pour l'essentiel, le circuit 100 illus- tré sur la figure 4 comprend un sous-ensemble 110 qui a pour but de déterminer la durée de fenêtre de mesure Tf, un sous-ensemble de synthèse 130, un sous-ensemble 150 formant base de temps qui délivre le signal d'horloge He, deux compteurs 1 1 , 170 qui ont pour but de déterminer respectivement les nombres N et K, un sous-ensemble 175 qui détecte une fréquence inférieure à la fréquence minimale à mesurer, et des portes de sortie 180, 190 associées respectivement aux compteurs 160 et 170 pour mémoriser les nombres Nl et K. Le sous-ensemble 110 qui a pour but de déterminer la durée de la fernêtre de mesure Tf reçoit en entrée le signal de cadencement H, le signal de remise à zéro générale R et un signal de remise à zéro auxiliaire généré par le module de synthèse 130 comme cela sera décrit par la suite. Le signal de cadencement H est de préférence 1l.z. Ce signal de cadencement H est appliqué à l'entrée d'un inverseur 122 dont la sortie attaque l'entrée d'horloge CKA d'un compteur 123. La sortie QA de ce compteur 123 est rebou- clée sur l'entrée d'horloge CKB du compteur 123. Ce der- nier reçoit sur son entrée de remise à zéro CLR le si- gnal de remise à zéro générale R. Les entrées d'une porte ET à deux entrées 112 sont reliées respectivement à la sortie QD du compteur 123 et à la sortie du sous-ensemble composée par la sortie d'une porte OU 121. La sortie de la porte ET 112 attaque l'entrée d'horloge CLK d'un compteur 113. L'entrée de remise à zéro RST de ce compteur 113 est reliée à la sortie d'une porte OU 111. Les entrées de cette dernière sont reliées respectivement à l'entrée de remise à zéro générale R et à la sortie de remise à zéro du sous-ensemble 130 de synthèse, formée par la sortie d'une porte ET 140. Les sorties Q1 à Q13 du compteur 113 sont reliées aux entrées d'une porte OU 121 par l'inter- médiaire de 5 inverseurs 114, 115, 116, 117, 118, une porte OU 119 à trois entrées et une porte NOR 120. Les sorties Q1, Q5, Q9, Q10 et Q13 du compteur 113 sont reliées respectivement aux entrées des inverseurs 114, 115, 116, 117 et 118. Les entrées de la porte OU 119 sont reliées respectivement aux sorties des inverseurs 114 et 115 et à la sortie Q4 du compteur 113. Les entrées de la porte NOR 13 sont re- liées respectivement aux sorties Q6, Q7, Q8, Qll et Q12 du compteur 113 et aux sorties des! inverseurs 116, 117 et 118. Les entrées de la porte OU 121 sont reliées res- pectivement à la sortie de la porte OU 119 et de la porte NOR 120. Dans l'hypothèse o le signal de cadence- ment H présente une fréquence de 1MHz, la porte OU 121 génère en sortie des tops de 24s de durée avec une période de 48,8ms. La duzee des tops de 2gs est dé- finie par le compteur 123. La période de 48,8 ms des tops issus de la porte OU 121 est déterminée par le comptage du compteur 113. La période des tops issus de la porte OU 121 correspond à la durée de la fenêtre de mesure Rf recherché Le module de synthèse 130 a pour but de générer en sortie deux signaux destinés respectivement à commander le stockage des valeurs N et K dans les tampons de sortie 180, 190 d'une part, et à réinitialiser les compteurs 160, 170 et réinitialiser le sousensemble d'autre part. Le sous-ensemble 130 reçoit en entrée le signal de cadencement H, le signal de remise à zéro générale R, le signal S dont on souhaite mesurer la fré- quence, et le signal Tf généré en sortie de la porte OU 121 précitée. Le signal de cadencement H est appliqué à l'entrée d'un inverseur 131. Le signal de remise à zéro générale R est appliqué à l'entrée d'un inverseur 132 dont la sortie attaque des entrées PR de deux bascules 136, 138 du type JK montées en cascade. Le signal S est appliqué à l'entrée d'un inverseur 133. Le-signal Tf issu de la porte OU 121 est appliqué à l'entrée d'un inverseur 134. Les entrées d'une porte ET 135 a deux entrées sont reliées respectivement aux sorties des deux inverseurs 133 et 134 précités. La sortie de la porte ET 135 attaque l'entrée K de la bascule 136. L'entrée d'horloge CK de cette bascule 136 est reliée à la sortie de l'inverseur 131. L'entrée J de la bascule 136 est reliée à la sortie Q de la bascule 138. L'entrée de remise à zéro CLR de la bascule 136 est reliée à une tension d'ali- mentation positive +Vcc. La sortie Q de la bascule 136 attaque une première entrée d'une porte ET 140. La seconde entrée de cette porte ET 140 est réliée à la sortie Q de la bascule 138. La sortie Q de la bascule 136 est reliée à une première entrée d'une porte ET 137 dont la seconde entrée reçoit le signal S dont on souhaite mesurer la fréquence. La sortie de la porte ET 137 est reliée à l'en- trée J de la bascule 138. L'entrée d'horloge CK de la bascule 138 est reliée à la sortie de l'inverseur 131. L'entrée K de la bascule 138 reçoit le signal Tf issu de la porte OU 121. L'entrée de remise à zéro CLR de la bascule 138 est reliée à une tension d'alimentation positive +Vcc. La sortie Q de la bascule 138 attaque outre l'entrée J de la bascule 136, une première entrée de la porte ET 139 dont la seconde entrée est reliée à la sortie Q de la bascule 136. Ainsi, la sortie de la porte ET 139 génè- re une impulsion coïncidant avec la détection du premier front montant du signal concécutif à la fenêtre de mesure Tf pour commander le stockage des valeurs N et K définies par les compteurs 160 et 170 dans les tampons de sortie et 190. La sortie de la porte 140 génère quant à elle une impulsion coïncidant avec le début de la fenêtre de mesure Tf pour réinitialiser les compteurs 160 et 170 et réini- tialiser le sous-ensemble 110. Le sous-ensemble 150 a pour but de divi- ser la fréquence du signal de cadencement H pour obtenir le signal d'horloge He précité. Pour cela le signal du cadencement H est appliqué à l'entrée d'un inverseur 151 dont la sortie attaque l'entrée d'horloge CLK d'un compteur 154. L'entrée de remise à zéro RST du compteur 154 est reliée à la sortie d'une porte OU 153. Celle-ci reçoit en entrée d'une part, le signal de remise à zéro 26051 11 générale R et le signal issu de la sortie Q d'une bascule D 158. L'entrée d'horloge CK de la bascule 158 est reliée par l'intermédiaire d'un inverseur 152 à la sortie de l'inverseur 151. Les entrées PR- et CLR de la bascule 158 sont reliées à une tension d'alimentation positive +Vcc. L'entrée D de la bascule 158 est reliée par l'intermédiaire d'une porte NAND 157 et de deux inverseurs 155 et 156 aux sorties Q1 à Q9 dela bascule 154. Plus précisément, les sorties Q4 et Q5 du compteur 154 sont reliées aux entrées des inverseurs et 156 respectivement. Les entrées de la porte NAND157 sont reliées aux entrées Q1 à Q3 et Q6 à Q9 du compteur 154 et aux sorties des inverseurs 155 et 156. Ainsi, le compteur 154 est agencé pour compter 488 impulsions du signal de cadencement H et de ce fait la sortie Q de la bascule 158 génère des impulsions d'une durée de 1ls avec une période de 488 Es. Ce signal correspond au signal d'horloge He recherché. Le compteur 160 compte le nombre de périodes du signal S contenu dans la fenêtre de mesure Tf. Pour cela le compteur 160 reçoit sur son entrée d'horloge CLK le signal S et sur son entrée de remise à zéro RST le signal issu d'une porte OU 176 commandée par le module 130 et plus précisément par la sortie de la porte ET 140 précitée. Le nombre N disponible en sortie du compteur est mémorisé dans deux tampons 182, 184 formés par exemple chacun de dix bascules Dmontées en parallèle. Les sorties des bascules 182 et 184 sont reliées à un bus de sortie 186, par exemple un bus à 10 bits. La-mémorisation du nombre N déterminé par le compteur 160, dans les bas- cules 182, 184 est commandée par le signal issu de la porte ET 139 appliqué sur les entrées d'horloge CK des bascules 182 et 184. De façon généralement similaire le compteur compte le nombre d'impulsions d'horloge He contenues entre le premier front montant du signal pendant la fenêtre de mesure Tf et le premier front montant du signal consé- cutif à l'échéance de la fenêtre de mesure Tf. Pour cela, le compteur 170 reçoit sur son entrée d'horloge CLK le signal d'horloge He issu de la sortie Q de la bascule 158. L'entrée de remise à zéro RST du compteur 170 est reliée à la sortie de la porte OU 176 précitée. Les sorties du compteur 170 sont reliées aux entrées de bascules D regroupées par exemple sous forme de deux circuits 192 et 194 dont les sorties sont reliées à un second bus de sortie 196 multibits, par exemple à 10 bits. Le nombre K d'impulsions d'horloge He comptabilisées par le compteur 170 est disponible sur le bus 196. La mémorisation du nombre K dans les bascules D 192 et 194 est commandée par le signal d'horloge issu de la porte ET 139 appliqué sur les entrées d'horloge CK des circuits 192 et 194. Le module 175 destiné à détecter que la fréquence à mesurer est inférieure à une fréquence prédéterminée est composé de la porte OU 176 précitée et d'une bascule D 177. L'entrée D de cette dernière est reliée à la sortie Q 11 du compteur 170. En effet, le passage a "1" de la sortie Qll du compteur 170 signifie que le compteur 170 a dépassé une valeur prédéterminée corres- pondant à une fréquence de mesure inférieure à 2Hz. L'entrée d'horloge CK de la bascule 177 est reliée à la sortie de l'inverseur 131. L'entrée PR de la bascule 177 est reliée à la sortie d'un inverseur 101 qui reçoit en entrée le signal de remise à zéro générale R. La sortie Q de la bascule 177 est reliée à une entrée de la porte OU 176. Celle-ci reçoit sur ses autres entrées le signal de remise à zéro générale R et la sortie de la porte ET 140. * Le signal Z indiquant que le résultat de la mesure est nulle car la fréquence est inférieure à une fréquence minimale de mesure est disponible sur la sortie Q de la bascule 177. Lesignal DD indiquant que le résultat d'une nouvelle mesure est disponible en vue d'une division est généré sur la sortie de la porte ET 139. Comme illustré sur la figure 5, les nombres N générés par chacun des circuits 100A, 100B et C et disponibles sur les bus de sortie 186A, 186B et 186C, sont multiplexés par des signaux A, B, C issus du circuit de gestion 500. De façon similaire, les nombres K géné- rés par chacun des sous-ensembles 100A, 100B et 100C et disponibles sur les bus de sortie 196A, 196B et 196C sont multiplexés par le sousensemble 200B à l'aide des mêmes signaux A, B et C générés par le module de gestion 500. De préférence, les sous-ensembles de multiplexage 200A et 200B sont identiques. On va décrire un exemple de réalisation de ce circuit de multiplexage en r-gard de la figure 5. Ce circuit comprend 30 portes ET à deux entrées et 10 portes OU à trois entrées. Les portes ET sont réunies par groupe de trois, telles que le groupe composé des portes ET 202, 204 et 206. Les différents groupes de trois portes ET sont associés respectivement à des bits de poids différents des signaux appliqués sur les bus de sortie 186 ou 196 des circuits de calcul 100. L'une des entrées des trois portes de chaque groupe est reliée respective- ment à une ligne de bit associé des bus 186A, 186B, 186C, ou 196A, 196B et 196C. L'autre entrée des trois portes de ce groupe reçoit respectivement les signaux de multiplexage A, B et C générés par le module de gestion500. Les sorties des portes d'un même groupe sont reliées aux entrées respectives d'une porte OU associée. La sortie de cette porte OU est reliée à une ligne d'un bus de sortie 201. Ainsi, les nombres N générés par les modules de calcul 100A, 100B et 100C sont multiplexés par le module 200A et disponibles sur le 2 6 0 5 1 11 bus 10 bits 201A appliqué au module de division 300. De facon similaire, les nombres K géné- rés par les modules de calcul 100A, 100B et 100C sont multiplexés par le module 200B et disponibles sur le bus 201B 10 bits appliqué au module de gestion 300. On va maintenant décrire la structure du circuit de gestion 500 illustré sur la figure 6. Ce circuit reçoit en entrée les signaux DD issus des portes ET 139 des modules de calcul 100A, 100B et 100C (référencés respectivement DD1, DD2, et DD3 sur la figure 6), le signal de cadencement H, le signal de remise à zéro générale R, un signal DB généré par le module diviseur 300 pour indiquer si celui-ci est disponible en vue d'une nouvelle division. Le circuit de gestion 500 génère en sor- tie les signaux de multiplexage A, B et C appliqués aux modules de multiplexage 200A, 200B, un signal CD de com- mande de division appliqué au circuit diviseur 300, et des signaux BR1, BR2 et BR3 appliqués respectivement aux étages tampons de sortie 400A, 400B et 400C. Le signal de cadencement H et le signal de remise à zéro générale R sont appliqués respectivement aux entrées d'inverseurs 514 et 516. Les signaux DD1, DD2 et DD3 issus des portes ET 139 intégrées aux modules de calcul 100A, B et 100C respectivement sont appliqués sur l'entrée d'horloge CK de bascules D 502, 504 et 506. Ces dernières ont leurs entrées D et PR reliées à une tension d'ali- mentation positive + Vcc. Les entrées de remise à zéro CLR des bascules 502, 504 et 506 sont reliées respectivement aux sorties de portes ET 508, 510 et 512. L'une des entrées de ces portes ET 508, 510 et 512 est reliée à la sortie de l'inverseur 516. L'autre entrée des portes ET 508, 510 et 512 reçoit respectivement un signal BR1, BR2 et BR3 dont la génération sera explicitée par la suite. Les sorties Q et Q de la bascule 502 qui génèrent des signaux référencés respectivement D1 et Dl sont reliées à des lignes respectives d'un bus auxi- liaire 501. De façon similaire les sorties Q et Q de la bascule 504 qui génèrent des signaux référencés D2 et D2 sur la figure 6 sont reliées à des lignes respectives du bus auxiliaire 501. Enfin, les sorties Q et Q de la bascule 506 qui génèrent des signaux réfé- rencés D3 et D3 sont reliées à des lignes respectives du bus auxiliaire 501. Le signal DB est.également appliqué à une des lignes associées du bus auxiliaire 501, de même que la sortie de l'inverseur 518 recevant en entrée le signal DB précité. Trois bascules JK 520, 522 et 524 sont commandées par un second bus auxiliaire 503. Celui-ci reçoit les signaux H et R issus des inverseurs 514 et 516 ainsi que des signaux J1, J2, J3, K2 et K3 générés en sortie de portesOU 540, 554, 556, 558 et 560 d'une façon qui sera décrite plus en détail par la suite. Les entrées de remise à zéro C-T-R des bas- cules JK 520, 522 et 524 reçoivent le signal R. Les entrées d'horloge CKdes bascules 520, 522 et 524 reçoivent le signal de cadencement H. L'entrée J de la bascule 520 reçoit le signal J1. L'entrée K de la bascule 520 est reliée à la tension d'alimentation positive +Vcc. Les entrées J et K de la bascule 522 reçoivent respectivement les signaux J2 et K2. Les entrées J et K de la bascule 524 reçoivent respectivement les signaux J3 et K3. Les sorties Q et Q des bascules 520, 522 et 524 sont reliées à un troisième bus auxiliaire 505. Les sorties Q et Q de la bascule 520 génèrent des signaux Q1 et Q1 respectivement. Les sorties Q et Q de la bascule 522 génèrent des signaux Q2 et Q2 respectivement. Enfin, les sorties Q et Q de la bascule 524 génèrent des signaux Q3 et Q3 respectivement. Les entrées d'une porte ET 526 reçoivent respectivement les signaux Q2 et DB. Les entrées d'une porte ET 528 à 3 entrées reçoivent respectivement les signaux Q2, Q3 et DB. Les sorties des portes ET 526 et 528 sont reliées aux entrées d'une porte OU 540 qui génère en sortie le signal J1 précité appliqué au bus auxiliaire 503. Les entrées d'une porte NOR 530 à 4 entrées reçoivent respectivement les signaux Q3, D1, D2 et D3. Les entrées d'une porte ET à deux entrées 542 sont re- liées respectivement à la ligne du signal Q2 et à la sortie de la porte NOR 530. Les entrées d'une porte ET 544 à deux entrées reçoivent respectivement les signaux DT et D3. Les entrées d'une porte NOR 532 à 4 entrées reçoivent respectivement les signaux Q1, Q2, Q3 et DB. Les entrées d'une porte OU 544 à 3 entrées sont reliées respectivement à la sortie des portes ET 542 et 544 et à la sortie de la porte NOR 532. La sortie de la porte OU 554 qui génère le signal J2 précité est reliée au bus auxiliaire 503. Les entrées d'une porte ET à 3 entrées 534 reçoivent respectivement les signaux Q2, Q3 et DB. Les entrées d'une porte ET à deux en- trées 546 reçoivent respectivement les signaux Q1 et Q3. Les entrées d'une porte OU à deux entrées 556 sont reliées respectivement aux sorties des portes ET 534 et 546. La sortie de la porte OU 556 qui génère le signal K2 précité est reliée au bus auxiliaire 503. À. Les entrées d'une porte NOR à 4 entrées 536 reçoivent respectivement les signaux Q1, Q2, Q3 et DB. Les entrées d'une porte ET à trois entrées 548 reçoivent respectivement les signaux Q1, DB et D2. Les entrées d'une porte ET à deux entrées 552 reçoivent respectivement les signaux DB et D1. Les entrées d'une porte OU 558 à 3 entrées sont reliées respectivement à la sortie de la porte NOR 536 et aux sorties des portes ET 548 et 552. La sortie de la porte OU 558 qui génère le signal J3 précité est reliée au bus auxiliaire 503. Les entrées d'une porte ET 538 à deux entrées reçoivent les signaux Q2 et DB. Les entrées d'une porte ET à deux entrées 550 reçoivent les signaux Q1 et Q2. Les entrées d'une porte OU 560 à deux entrées sont reliées respectivement aux sorties des portes ET 538 et 550. La sortie de la porte OU 560 qui génère le signal K3 précité est reliée au bus auxiliaire 503. Une porte OU à deux entrées 562 reçoit les signaux Q2 et Q3. Les entrées d'une porte ET à deux entrées 576 reçoivent respectivement le signal issu de la porte OU 562 et le signal Q1. Le signal CD de commande de division appli- qué au diviseur 300 est disponible sur la sortie de la porte ET 576. Une porte ET 564 à trois entrées reçoit les signaux Q1, Q2 et Q3. La sortie de la porte 564 génère le si- gnal BR1 appliqué au tampon de sortie 400A. Par ailleurs, la-sortie de la porte ET 564 est reliée à l'entrée d'un inverseur 578. Ce dernier génère en sortie le signal BR1 appliqué à l'entrée de la porte ET 508 pré- citée. Les entrées d'une porte ET 566 à trois entrées reçoivent respectivement les signaux Q1, Q2 et Q3. La porte ET 566 génère en sortie le signal BR2 appliqué au tampon de sortie 400B. La sortie de la porte ET 566 est également reliée à l'entrée d'un inverseur 580. Ce dernier délivre en sortie le signal BR2 appliqué à la porte ET 510 pré- citée. Les ehtrées d'une porte ET 568 à trois entrées reçoivent respectivement les signaux Q1, Q2 et Q3. La sortie de la porte ET 568 délivre le signal BR3 appliqué au tampon de sortie 400C. La sortie de la porte ET 568 est également reliée à l'entrée d'un inverseur 582 qui génère en sortie le signal BR3 appliqué à la porte ET 512 précitée. Les entrées d'une porte ET à trois en- trées 570 reçoivent respectivement les signaux Q1, Q2 et Q3. La sortie de la porte ET 570 génère en sortie le signal A de multiplexage appliqué aux modules 200A et 200B. De façon similaire, les entrées d'une porte ET 572 à trois entrées reçoivent respectivement les signaux Q1, Q2 et Q3. La sortie de la porte ET 572 génère le signal B appliqué aux modules de multiplexage 200A et 200B. Enfin, les entrées d'une porte ET 574 à trois entrées reçoivent respectivement les signaux Q-1, Q2 et Q3. La sortie de la porte ET 574 génère le signal C de multiplexage appliqué aux modules 200A et B. De préférence, le circuit diviseur 300 est adapté pour calculer le rapport entre les nombres N et K délivrés respectivement par chacun des modules OA, 100B et 100C, et fournir le résultat en virgule flottante par exemple avec 8 bits de mantisse et 4 bits d'exposant. Le fait d'utiliser un circuit diviseur 300 qui délivre le résultat en virgule flottante permet de limiter largement le nombre de bits de sortie. Les valeurs de mantisse et d'exposant du résultat délivré par le circuit diviseur 300 sont mé- morisées dans les tampons de sortie 400A, 400B et 400C associés respectivement aux signaux appliqués sur les entrées 10, 11 et 12. De préférence, les tampons de sortie 400A, 400B et 400C sont de structure identique. On a illustré schématiquement sur la figure 7 la structure d'un tel tampon de sortie. Pour l'essentiel, ce tampon de sortie comprend des bascules D montées en parallèle et regrou- pées par exemple sous forme de deux circuits 402, 404. A titre d'exemple, dans le cas o le circuit diviseur 300 génère son signal de sortie en virgule flottante avec 8 bits de mantisse et 4 bits d'exposant, 6 bascules D reçoivent par l'intermédiaire d'un bus 302 les bits de mantisse issus du circuit diviseur 300, tandis que 4 bascules D reçoivent d'un bus 304 les bits d'exposant issus du circuit diviseur 300. Les sorties Q des bascules sont disponi- bles sur un bus de sortie 12 bits 406. La mémorisation des données de mantisse et exposant issues du circuit diviseur 300 est validée par les impulsions BRi générées par le circuit de gestion 500 et appliquées sur les entrées d'horloge CK des bas- cules 402, 404. La remise à zéro des tampons de sortie 402 et 404 est assurée soit lorsque la fréquence du signal est inférieure à une fréquence prédéterminée, par exemple 2Hz selon le mode de réalisation précédemment décrit, soit lors de la remise à zéro générale. Pour cela, les signaux Z et R qui correspondent respectivement aux conditions précitées attaquent les entrées d'une porte NOR 408 dont la sortie est reliée aux entrées de remise à zéro CL des tampons de sortie 402 et 404. Par ailleurs, les entrées d'une porte OU 410 reçoivent respectivement les signaux Z et R pré- cités. Ainsi, la sortie de la porte OU 410 génère un signal CL qui indique au circuit aval susceptible d'utiliser le résultat représentatif de la fréquence disponible sur le bus de sortie 406 qu'une nouvelle infor- mation séquentielle vient d'être mémorisée dans les tampons de sortie 402 et 404. Le fait d'utiliser un circuit diviseur 300 qui génère le quotient N/K en virgule flottante avec mantisse et exposant permet de définir aisément la fré- quence à mesurer sur la base de ce quotient. En effet, pour obtenir la fréquence à mesurer à l'aide du quotient N/K il suffit d'ajouter aux bits d'exposant un nombre correspondant à la fréquence Fe du signal d'horloge. A titre d'exemple,dans le cadre du mode de réalisation représenté sur les figures et précédem- ment décrit, il suffit d'ajouter le nombre 11 à la valeur de l'exposant issu du circuit diviseur 300 pour obtenir directement la fréquence à mesurer. Selon un mode de réalisation donné à ti- tre d'exemple non limitatif mais ayant donné jusqu'ici satisfaction: - le compteur 113 est du type 74HC4020, - les compteurs 154, 160 et 170 sont du type 74HC4040, - les bascules 158 et 177 sont du type 74HC74, - le compteur 123 est du type 74HC390, - les tampons de sortie 182, 184, 192 et 194 sont du type 74HC174, - les bascules JK 520, 522 et 524 sont du type 74HC73, - les bascules 502, 504 et 506 sont du type 74HC74, - les tampons de sortie 402 et 404 sont du type 74HC174. Il ressort de la description qui précède que les modules de calcul 100OA, 100B et 100C déterminent en parallèle les nombres N et K représentatifs de la fréquence des signaux S1, S2 et S3 appliqués respective- ment sur les entrées 10, 11 et 12. Les nombres N et K associés au signal S1, issus du module 100OA, sont disponibles sur les bus 186A et 196A. Les nombres N et K associés au signal S2 issusdu module 100B sont disponibles sur les bus de sortie 186B et 196B. Enfin, les nombres N et K associés au signal S3, issus du module 100C, sont disponibles sur les bus de sortie 186C et 196C. Les bus 186A, 186B, 186C sont appliqués aux entrées du module de multiplexage 200 A. De façon similaire les bus 196A, 196B et 196C sont reliés aux entrées de l'organe de multiplexage 200B. Ainsi, le module de multiplexage 200A échantillonne séquentiellement les signaux représentatifs des nombres N issus des modules de calcul 100OA, 100B et C. Simultanément, le module de multiplexage 200B échantillonne en séquence les signaux représentatifs des nombres K issus des modules de calcul 100A, 100B et 110C. Les sorties des modules de multiplexage 200A et 200B sont appliqués à l'organe diviseur 300. *Celui-ci calcule donc successivement la mantisse et l'exposant du quotient N/K associé respectivement.aux signaux S1, S2 et S3. Les valeurs de la mantisse et de l'exposant des quotients, issues du diviseur 300 sont stockées respec- tivement dans les tampons de sortie 400A, 400B et 400C. Le cas échéant, pour tenir compte de la dynamique des signaux d'entrée, on peut définir des temps de mesure Tf différents pour les différentes voies 10, 1 et 12. En d'autres termes, on peut le cas échéant obtenir en augmentant la durée de mesure Tf un lissage des informations sur une durée plus importante. On va maintenant décrire la structure de l'organe diviseur 300 en regard des figures 8 à 10. On a illustré schématiquement sur la figure 8 un organigramme de fonctionnement du circuit diviseur 300. Pour l'essentiel, le circuit diviseur opère, pour chaque division partielle, selon l'algorithme sui- vant: - retrancher le diviseur du premier chiffre du dividende, - si le résultat de la soustraction est positif la valeur à retenir pour le premier chiffre du quotient est 1, - si le résultat de la soustraction est négatif, la valeur à retenir pour le premier chiffre du quotient est 0 et dans ce cas, il faut ajouter le diviseur au résultat trouvé pour restaurer le chiffre initial. Plus précisément encore, selon la présente invention, pour mettre en oeuvre cet algo- rithme le circuit diviseur comprend un registre dénommé DQ qui mémorise initialement le dividende, un registre dénommé AC initialisé à zéro et un registre dénommé DR qui reçoit initialement le diviseur. Ainsi, au départ, le registre AC étant initialisé à zéro, le dividende étant placé dans le registre DQ et le diviseur dans le registre DR, on procède à un premier décalage d'un rang vers la gauche du contenu des registres AC et DQ, puis on soustrait le diviseur du contenu du registre AC. Si la retenue est égale à 1, on définit le poids le plus faible du registre DQ comme étant égal à zéro et la prochaine opération à effectuer correspond à une addition du contenu précédent du registre AC et du contenu du registre DR, le résultat de cette addition étant utilisé pour rafraîchir le registre AC. Si par contre, la retenue est égale à zéro, on détermine que le poids le plus faible du re- gistre DQ est égal à 1 et la prochaine opération à effec- tuer correspond à une soustraction consistant à retran- cher le contenu du registre DR du contenu précédent du registre AC et à rafraîchir le contenu du registre AC avec le résultat de la soustraction. Avant d'effectuer chaque addition ou chaque soustraction précitée, selon la valeur de la retenue, on effectue un nouveau décalage d'un rang vers la gauche. Ce processus précité est réitéré en séquence jusqu'à ce que le nombre de décalages effectué soit égal à n si le dividende et le diviseur sont exprimés sur n bits. Le dernier décalage doit être suivi d'une addition ou d'une soustraction. Le résultat de la division se trouve alors dans le registre DQ et le reste dans le registre AC. Pour délivrer le quotient sous forme d'une mantisse et d'un exposant, le processus précité est relancé dans une seconde phase, en séquence, et arrêté dès que le bit de poids fort du registre DQ se trouve à 1. La mantisse du quotient est alors dans le registre DQ tandis que l'exposant est disponible en sortie d'un compteur qui a été déclenché à l'initia- lisation de la seconde phase et incrémenté à chaque cycle de celle-ci. On va expliciter plus en détail le procédé de division conforme à la présente invention en regard des figures 8A et 8B annexées. Comme représenté sur ces figures, la première étape 600 du processus consiste à initialiser à zéro une bascule dénommée BRES qui a pour but de restituer le bit 2n du registre AC, à stocker le dividence N dans le registre DQ, à stocker le diviseur K dans le registre DR, à initialiser le registre AC à zéro, à opérer la remise à zéro d'un compteur CE apte à res- tituer la valeur de l'exposant et à remettre à zéro un compteur CI qui comptabilise le nombre d'opérations du processus de division, La seconde étape 602 du procédé de division consiste à décaler d'un rang vers la gauche le contenu des registres AC et DQ et à incrémenter le compteur d'itération CI d'une unité. Comme schématisé à l'étape 604 le processus de division consiste alors à détecter si le contenu de la bascule BRES est ou non égal à 1, si oui le bit 2n du registre AC étant égal à 1, on procède à l'étape 606 à l'addition du contenu du registre AC et du contenu du registre DR et au rafraîchissement du contenu du registre AC avec le résultat de l'addition. Par contre, si le résultat de l'interro- gation 604 est négatif, c'est-à-dire si le bit 2n du registre AC est à zéro, on procède à l'étape 608 à une soustraction, par retrait du contenu du registre DR du contenu du registre AC et à un rafraîchissement du contenu du registre AC par le résultat de la soustraction. Les étapes 606 et 608 sont suivies par l'étape 610 consistant à transférer dans la bascule BRES le poids 2n du registre AC, puis par l'étape 612 consistant à déterminer le poids le plus faible du re- gistre DQ comme étant égal au complément du contenu de la bascule BRES. L'étape 612 est suivie par l'étape d'interrogation 614 consistant à vérifier si le nombre d'incrémentations du compteur CI, c'est-à-dire le nombre d'itérations du processus de division est égal au nombre n de bits des nombres N et K. Sinon, le processus précité est réitéré à partir de l'étape 602. Si oui, la première phase du processus de division est terminée, le quotient est disponible au niveau du registre DQ et le reste dans le registre AC. Néanmoins, l'étape 614 est suivie par la seconde phase du processus de disision visant à délivrer le quotient en virgule flottante sous forme d'une mantisse et d'un exposant. Pour cela, à l'étape 616 on recherche si le poids le plus fort du registre DQ est égal à 1. Si oui, le processus de division est terminé à l'étape 632. Si non, c'està-dire si le poids le plus fort du registre DQ est égal à 0, l'étape 616 est suivie par l'étape 618 consistant à opérer un nouveau décalage vers la gauche d'un rang du contenu des registres AC et DQ et à incrémenter le compteur CE d'exposant d'une unité. On recherche ensuite à l'étape 620 si le contenu de la bascule BRES est égal à 1. Si oui, c'est-à-dire si le bit 2 du registre AC est égal à 1, on procède à l'étape 622 à l'addition du contenu des registres AC et DR et au rafraîchissement du contenu de la bascule AC avec le résultat de l'addition. Si non, c'est-à-dire si le bit 2n du registre AC est égal à zéro, on procède à une soustrac- tion par retrait du contenu du registre DR du contenu du registre AC et au rafraîchissement du contenu du registre AC par le résultat de la soustraction, comme illustré à l'étape 624. Les étapes 622 et 624 sont suivies de l'étape 626 consistant à transférer dans la bascule BRES le poids 2 du registre AC. * L'étape 626 est suivie de l'étape 628 consistant à rendre le poids le plus faible du registre DQ égal au complément du contenu de la bascule BRES. L'étape 628 est suivie par l'étape d'interrogation 630 consistant à déterminer si le nombre d'incréments de la seconde phase, c'est-à-dire le contenu du compteur CE est égal à 2. Si oui, le processus de division est terminé à l'étape 632. Par contre, si non, c'est-à-dire si le nombre d'itérations de la seconde phase consécutive à l'étape 614 n'a pas atteint 2n- 1, la seconde phase du processus de division est réitérée à partir de l'étape 616. Lorsque le processus de division est terminé à l'étape 632, la mantisse du quotient N/K est disponible dans le registre DQ, tandis que l'exposant est disponible en sortie du compteur CE qui a été déclen- ché à la relance de la seconde phase du processus de division (consécutive à l'étape 614) et incrémenté à chaque cycle, lors du passage par l'étape 618. On va maintenant décrire plus en détail la structure du circuit diviseur conforme à la présente invention en regard des figures 9 et 10 annexées. D'une façon générale, on aperçoit sur la figure 9 une pluralité de portes OU à entrées oomplénentées 301 à 311, constituant le registre DR, le registre AC composé de trois registres 315, 316 et 317 montés en cascade, un additionneur composé de trois boîtiers 312, 313 et 314 déterminant soit l'addition AC + DR, soit la soustraction AC - DR, la bascule BRES, un registre 323 qui mémorise le complément du contenu de cette bascule, et le registre DQ de dividende composé de trois boîtiers 324, 325,-326 montés en cascade, le compteur CE formé d'un compteur 333 et d'un addition- neur 334, et le compteur CI intégré au circuit de gestion de diviseur 350 et constitué d'un compteur 376. Les additionneurs binaires 312, 313 et 314, formés par exemple de boîtier du type 74HC283 sont reliés par leur entrée A à des sorties respectives des portes OU 301 à 311 précitées. Ces dernières reçoivent sur l'une de leurs entrées la sortie Q de la bascule BRES 330. Les secondes entrées des portes OU 301 à 311 reçoivent respectivement l'un des bits du signal représentant le nombre K issu du circuit de calcul 100, via le multi- plexeur 200A. Les sorties E des additionneurs 312, 313 et 314 sont reliées aux entrées des registres AC 315, 316 et 317. La sortie de ces registres est appliquée sur les entrées B des additionneurs 312, 313 et 314. Si la sortie Q de la bascule BRES 330 est à zéro, la sortie des portes 301 à 311 représente ediviseur DR. Dans ce cas, la sortie Q de la bascule BRES 330 étant également reliée à la retenue de poids faible C0 du premier additionneur 312, la sortie des additionneurs 312, 313 et 314 représente le résultat de l'addition AC + DR, c'est-à-dire de l'addition du contenu des registres AC et du signal DR présent en sortie des portes OU 301 à 311. Par contre, si la sortie Q de la bascule BRES 330 est à 1, la sortie des portes OU 301 à 311 représente le complément à 2 du diviseur DR, soit DR. La retenue C de l'additionneur 312 est également à 1. On obtient alors en sortie des additionneurs 312, 313 et 314 un signal représentant le résultat de l'opération AC + DR + 1, soit un signal correspondant à la soustraction AC - DR. Il ressort de l'algorithme de fonction- nement du diviseur que le registre 323 doit être chargé tantôt par le bit de poids faible du dividende, tantôt par la sortie de la bascule BRES 330. Pour cela, on utilise un multiplexeur 2 voies, composé de deux portes ET 319, 320, un inverseur 318 et une porte OU 321. La sortie de la porte OU 321 attaque l'entrée du registre 323. Les entrées de la porte OU 321 sont reliées respectivement en sortie des portes ET 319 et 320. Une première entrée de la porte ET 319 reçoit un signal de multiplexage MUX généré par le cir- cuit de gestion 350, par l'intermédiaire d'un inverseur 318. La seconde entrée dela porte ET 319 reçoit le bit de poids faible du dividende, soit NO0 sur la figure 9. La première entrée de la porte ET 320 est reliée à la sortie Q de la bascule BRES. La seconde entrée de la porte ET 320 reçoit le signal de multiplexage MUX précité. Les registres 324, 325 et 326 reçoivent en entrée les bits de signal représentant le dividence N et génèrent en sortie, par exemple sur un bus 302 huit bits le signal de mantisse N. Par ailleurs, le signal de remise à zéro générale R est appliqué à l'entrée d'un inverseur 327. Ce dernier attaque la première entrée d'une porte ET 329. La seconde entrée de la porte ET 329 est reliée à la sortie d'un inverseur 328 qui reçoit lui-même en entrée un signal CLR généré par le circuit de gestion 350 d'une façon qui sera décrite plus en détail par la suite. La sortie de l'inverseur 328 est en outre reliée aux entrées de remise de zéro des re- gistres 315, 316 et 317. La sortie dela porte ET 329 attaque l'entrée de remise à zéro CLR de la bascule BRES 330. Le compteur CE qui détermine la valeur de l'exposant comprend en cascade un compteur 333 cinq bits et un additionneur 334 quatre bits. L'entrée de remise à zéro RST du compteur 333 reçoit le signal CLR précité. L'entrée d'horloge CLK du compteur 333 est reliée à la sortie d'une porte ET 332. Lesentrées de celle-ci reçoivent respec- tivement des signaux V4 et CC générés par le circuit de gestion 350 d'une façon qui sera décrite plus en détail par la suite. Les entrées Q1 à 0Q5 du oemoteur 333 attaquent les entrées A2, B1, B2, B3 et B4 de l'additionneur 4 bits 334. Les entrées A1, A3 et A4 de ce dernier sont reliées à une tension d'alimentation positive +Vcc. L'entrée de retenue C0 de l'additionneur 334 est reliée à la masse. La sortie Q1 du compteur 333 détermine le poids le plus faible de l'exposant, les trois bits de poids supérieur étant déterminés par les sorties El, E2 et E3 de l'additionneur 334. Les 4 bits d'exposant ainsi formés sont disponibles sur le bus 304 desortie 4 bits qui correspond à la sortie Q1 du compteur 333 et aux sorties El, E2 et E3 de l'additionneur 334. La sortie Q6 du compteur 333 est égale- ment reliée à une première entrée d'une porte OU 331. La seconde entrée de cette dernière est reliée à la sortie QA du dernier boîtier 326 du registre DQ de dividende. La sortie de la porte OU 331 qui génère un signal référencé MSBlQ est appliqué au circuit de gestion de diviseur 350. On va maintenant décrire la structure de ce dernier en regard de la figure 10. Le circuit de gestion 350 reçoit en entrée le signal de cadencement H, le signal de remise à zéro générale R, le signal MSBMQ disponible en sortie de la porte OU 331, et le signal CD délivré par le cir- cuit de gesion 500 en sortie de la porte ET 576. Le signal de remise à zéro générale R est appliqué à l'entrée d'un inverseur 351. La sortie de ce dernier attaque les entrées de remise à zéro CLR de trois bascules JK 352, 353 et 354. Ces dernières reçoivent sur leur entrée d'horloge CK le signal de cadencement H. L'entrée J de la bascule 352 reçoit un signal 03 généré d'une façon qui sera décrite plus en détail par la suite. L'entrée K dela bascule 352 est re- liée à la sortie Q de la bascule 353. Les sorties Q et Q de la bascule 352 génèrent des signaux P3 et P3 appliqués à un bus auxi- liaire 380. L'entrée J de la bascule 353 est re- liée à la sortie Q de la bascule 352. L'entrée K de la bascule 353 reçoit un signal 02 généré d'une façon qui sera décrite plus en détail par la suite. Les sorties Q et Q de la bascule 353 génèrent des signaux P2 et P2 appliqués sur le bus auxi- liaire 380. L'entrée J de la bascule 354 reçoit un signal 01 généré d'une façon qui sera décrite plus en détail par la suite. L'entrée K de la bascule 354 est re- liée à la sortie Q de cette bascule. Les sorties Q et Q de la bascule 354 génèrent des signaux P1 et Pi appliqués au bus auxi- liaire 380. Le signal MSBMQ issu de la porte OU 331 est appliqué à un inverseur 356. Ce dernier génère en sortie un signal F appliqué à un autre bus auxiliaire 381. La sortie de l'inverseur 356 est égale- ment reliée à l'entrée d'un inverseur 355 qui génère en sortie un signal F appliqué au bus auxiliaire 381. Un signal CC généré d'une façon qui décrite plus en détail par la suite est appliqué à l'entrée d'un inverseur 358. Ce dernier génère en sortie un signal E appliqué au bus auxiliaire 381. La sortie de l'inverseur 358 est également reliée à l'entrée d'un inverseur 357 qui génère en sortie un signal E appli- qué de même au bus auxiliaire 381. Enfin, le signal CD généré par le cir- cuit de gestion 500, en sortie de la porte ET 576,est appliqué à l'entrée d'un inverseur 360. Ce dernier génère en sortie un signal D appliqué au bus auxiliaire 381. La sortie de l'inverseur 360 est également relié à l'en- trée d'un inverseur 359 qui génère en sortie un signal D appliqué de même au bus auxiliaire 381. Une porte ET à deux entrées 361 reçoit en entrée les signaux P2 et P3 et génère en sortie le signal 01 précité appliqué à un bus auxiliaire 382. Une porte NAND 362 à 4 entrées reçoit respectivement les signaux D, E, F et P1. La sortie de la porte NAND 362 est reliée à l'entrée d'un inverseur 366 dont la sortie génère le signal 02 précité appliqué au bus auxiliaire 382. Une porte ET à trois entrées 362 reçoit les signaux D, P1 et P2' bne porte ET 364 à trois entrées reçoit les signaux P1, E et F. Une porte ET à deux entrées 365 reçoit les signaux P1 et E. Les entrées d'une porte OU 367 à trois entrées sont reliées respectivement aux sorties des portes 363, 364 et 365. La sortie de la porte OU 367 génère le signal 03 précité appliqué au bus auxi- liaire 381. Une porte ET à trois entrées 368 reçoit respectivement les signaux Pi, P3 et le signal de cadencement H. La sortie de la porte ET 368 génère un signal V1 appliqué aux entrées d'horloge CK des registres 324, 325 et 326, ainsi qu'à la première entrée d'une porte OU 322 dont la sortie est reliée à l'entrée d'horloge CK du registre 323. Les entrées d'une porte ET à trois entrées 369 reçoivent respectivement les signaux P1, P2 et le signal de cadencement H. La sortie de la porte ET369 génère un signal V2 appliqué sur les entrées d'horloge CK des registres AC 315, 316 et 317. Le signal V3 appliqué sur l'entrée d'horloge CK de la bascule BRES 330 correspond au signal P1 disponible sur le bus auxiliaire 380. Une porte ET à deux entrées 370 reçoit en entrée les signaux P1 et le signal de cadencement H. La sortie de la porte ET 370 délivre un signal V4 appliqué sur la seconde entrée de la porte OU 322. Une porte ET à trois entrées 371 reçoit les signaux P1, P2 et P3. La porte ET 371 génère en sortie un signal SL appliqué sur les entrées SH /LD des registres 315, 316, 317, 323, 324, 325 et 326. Une porte ET 372 à trois entrées reçoit les signaux P1, P2 et P3. La sortie de la porte ET 372 génère le signal CLR précité. La sortie de la porte E 372 est égale- ment appliqué à une première entrée d'une porte OU 374 à deux entrées dont la seconde entrée reçoit le signal de remise à zéro générale R. La sortie de la porte OU 374 est re- liée à l'entrée de remise à zéro CLR d'un compteur 376 formant le compteur CI. L'entrée A de ce compteur est reliée à la sortie d'une porte NAND 375. Les entrées de cette dernière sont re- liées respectivement à la sortie de la porte ET 370 pré- citée et à la sortie d'une porte NAND 377. Les sorties QB et QD du compteur 376 sont reliées respectivement aux entrées de la porte NAND 377. La sortie de cette dernière est reliée, en plus de l'une des entrées de la porte IIAND 375 à l'entrée d'un inverseur 378. Ce dernier délivre en sortie le signal CC appliqué à l'une des entrées dela porte ET 332. Une porte OU à deux entrées 373 reçoit les signaux P2 et P3. La sortie de la porte OU 373 génère le signal DB. Ce signal est à 1 lorsqu'une division est en cours. Il est par contre à zéro quand le diviseur a terminé son calcul ou lorsqu'il est en attente d'une demande de division. Le signal DB peut être utilisé par un circuit aval utilisant la fréquence du signal sous forme de la mantisse M et de l'exposant E. En conclusion, lorsque le circuit divi- seur 300 a terminé son processus de fonctionnement, la mantisse du quotient est disponible sur 8 bits au niveau du bus 302 relié aux registres 324, 325 et 326. De même l'exposant du quotient N/K est disponible sous 4 bits sur le bus de sortie 304 relié au compteur 333 et à l'addi- tionneur 334. De préférence, le circuit illustré schématiquement sur la figure 3 est réalisé sous forme d'un circuit intégré. Bien entendu la présente invention n'est pas limitée au mode de réalisation particulier qui vient d'être décrit mais s'étend à toutes variantes conformes à son esprit. R E V E N D I C A T I ON S ++++++++++++++++++++++++++ 1. Procédé de mesure de la fréquence d'un signal électrique, caractérisé par le fait qu'il comprend les étapes consistant à: i) définir une fenêtre de mesure (Tf) de durée déter- minée dont l'origine est synchronisée sur une front actif de sens donné, montant ou descendant, du signal, ii) compter le nombre (N) de fronts d'un sens donné, mon- tants ou descendants, du signal (S) pendant la fenêtre de mesure, iii) détecter l'apparition du premier front de même sens montant ou descendant, consécutif à l'écneance de la fenêtre de mesure (Tf), iv) générer un signal d'horloge de fréquence constante (He), v) compter le nombre (K) d'impulsions d'horloge générées entre la détection du premier front de sens donné pendant la fenêtre de mesure (Tf), et l'apparition du premier front de même sens consécutif à l'échéance de la fenêtre de me- sure, et vi) faire le rapport entre d'une part, le nombre (N) de fronts du signal calculé pendant la fenêtre de mesure à l'étape ii) et d'autre part, le nombre (K) d'impulsions d'horloge calculé à l'étape v) pour obtenir un paramètre représentant la fréquence recherchée du signal. 2. Procédé de mesure selon la revendication 1, caractérisé par le fait que la période du signal d'horloge (He) est environ 100 fois plus faible que la durée de la fe- nêtre de mesure (Tf). 3. Procédé de mesure selon l'une des revendi- cations 1 ou 2, caractérisé par le fait que la durée de la fenêtre de mesure (Tf) est comprise entre 40 et 200 ms en étant de préférence de l'ordre de 50ms. 4. Procédé de mesure selon l'une des revendi- cations 1 à 3, caractérisé par le fait que la fréquence du signal (S) est obtenue en multipliant par la fréquence du signal d'horloge (He), le résultat du rapport entre, d'une part, le nombre (N) de fronts du signal calculé pen- dant la fenêtre de mesure (Tf) à l'étape ii) et d'autre part, le nombre (K) d'impulsions d'horloge calculé à l'étape v). 5. Dispositif de mesure de la fréquence d'un signal électrique pour la mise en oeuvre du procédé con- forme à l'une des revendications 1 à 4, caractérisé par le fait qu'il comprend: - une base de temps (110) qui définit une fenêtre de mesure (Tf) de durée déterminée, dont l'origine est syn- chronisée sur un front actif de sens donné, montant ou descendant, du signal, - un premier compteur (160) apte à compter le nombre (N) de fronts d'un sens donné, montants ou descendants du signal, pendant la fenêtre de mesure (Tf), - une horloge (150) qui délivre un signal d'horloge (He) de fréquence constante, - un second compteur (170) apte à compter le nombre (K) d'impulsions d'horloge générées entre la détection du premier front de sens donné pendant la fenêtre de mesure (Tf) et l'apparition du premier front de même sens consé- cutif à l'échéance de la fenêtre de mesure, et - une cellule (300) apte à déterminer le rapport entre, d'une part, le nombre (N) de fronts du signal comptés pendant la fenêtre de mesure (Tf), par le premier compteur (160) et d'autre part, le nombre d'impulsions (K) d'hor- loge comptées par le second compteur (170). 6. Dispositif de mesure selon la revendication , caractérisé par le fait que la période du signal d'horloge (He) est environ 100 fois plus faible que la durée de la fenêtre de mesure (Tf). 7. Dispositif de mesure selon l'une des reven- dications 5 et 6, caractérisé par le fait que la durée de la fenêtre de mesure (Tf) est comprise entre 40 et ms en étant de préférence de l'ordre de 50ms. 8. Dispositif de mesure selon l'une des reven- dications 5 à 7, caractérisé par le fait que la période du signal d'horloge (He) est de l'ordre de 500js. 9. Dispositif de mesure selon l'une des reven- dications 5 à 8 permettant de mesurer la fréquence de plusieurs signaux électriques, caractérisé par le fait qu'il comprend: - plusieurs modules de traitement (100A, 100B, 100C) compor- tant chacun: une base de temps (110) qui définit une fenêtre de mesure (Tf) de durée spécifique déterminée, dont l'origine est synchronisée sur un front actif de sens donné d'un signal respectivement associé, un premier compteur (160) apte à compter le nombre (N) de fronts de sens donné du signal (S) associé pendant le fenêtre de mesure spécifique (Tf), 30. une horloge (150) qui délivre un signal d'horloge (He) spécifique de fréquence constante, un second compteur (170) apte à compter le nombre (K) d'impulsions d'horloge générées entre la détection du premier front de sens donné du signal associé pendant la fenêtre de mesure spécifique (Tf) et l'appa- rition du premier front de même sens du signal associé consécutif à l'échéance de la fenêtre de mesure, - deux modules de multiplexage (200A, 200B) comportant chacun un nombre d'entrées égalau nombre de modules de traitement (100A, 100B, 100C) et une sortie unique, qui reçoivent en entrée, l'un,des signaux (VN1, VN2,VN3) représentatifs du contenu de chacun des premiers compteurs, l'autre,des signaux (VK1, VK2, VK3) représentatifs du contenu de chacun des seconds compteurs, pour multiplexer ces signaux, - une cellule de calcul unique (300) qui détermine séquen- tiellement et successivement le rapport entre le nombre (N) compté par le premier compteur (160), et le nombre (K) compté par le second compteur (170) de chaque module de traitement (100A, 100B, 100C), et - des cellules de mémorisation (440A, 400B, 400C) en nombre égal au nombre de modules de traitement (100A, 100B, 100C}, adaptées pour mémoriser respectivement le résultat déter- miné par la cellule de calcul, correspondant à un signal associé. 10. Dispositif de mesure selon l'une des reven- dications 5 à 9, caractérisé par le fait que chaque base de temps (100) comprend un compteur (113) qui reçoit sur son entrée d'horloge un signal de cadencement de base (H) et dont les sorties sont reliées à des portes logiques (114-121) qui délivrent en sortie un signal (Tf) représen- tatif de la fenêtre de mesure de durée déterminée. 11. Dispositif de mesure selon l'une des reven- dications 5 à 10, caractérisé par le fait que la détection du premier front de sens donné du signal (S) consécutif à l'échéance de la fenêtre de mesure (Tf) est opéré par un ensemble de portes logiques (133, 134,135, 137) et de bascules (136, 138). 12. Dispositif de mesure selon l'une des revendications 5 à 11, caractérisé par le fait que chaque horloge (150) comprend un compteur (154) qui reçoit sur son entrée d'horloge un signal de cadencement de base (H) et dont les sorties sont reliées à des portes logiques (155, 156, 157) qui délivrent en sortie le signal d'horloge (He). 13. Dispositif de mesure selon l'une des revendications 5 à 12, caractérisé par le fait que le premier compteur (160) reçoit le signal dont on veut mesurer la fréquence sur son entrée d'horloge (CLK) et reçoit sur son entrée de remise à zéro (RST) un créneau de commande dont la période correspond à l'intervalle de temps séparant l'origine de la fenêtre de mesure (Tf) du premier front de sens donné du signal (S) consécutif à l'échéance de la fenêtre de mesure. 14. Dispositif de mesure selon l'une des reven- dications 5 à 13, caractérisé par le fait que le second compteur (170) reçoit le signal d'horloge (He) sur son entrée d'horloge (CLK) et reçoit sur son entrée de remise à zéro (RST) un créneau de commande dont la période correspond à l'intervalle de temps séparant l'origine de la fenêtre de mesure (Tf) du premier front de sens donné du signal (S) consécutif à l'échéance de la fenê- tre de mesure. 15. Dispositif de mesure selon l'une des re- vendications 5 à 14, caractérisé par le fait que l'une des sorties de poids fort du second compteur (170) génère un signal (Z) indiquant que la fréquence du signal d'entrée est inférieure à un seuil de mesure prédéterminé. 16. Dispositif de mesure selon l'une des revendications 5 à 15, caractérisé par le fait que des tampons de mémorisation (182, 184, 192, 194) sont connectés en sortie des premiers et seconds capteurs (160, 170). 17. Dispositif de mesure selon l'une des revendications 5 à 16 prise en combinaison avec la re- vendication 9, caractérisé par le fait que chaque module de multiplexage (200A, 200B) est formé d'un ensemble de portes logiques (202-298). 18. Dispositif de mesure selon l'une des revendications 5 à 17 prise en combinaison avec la revendication 9, caractérisé par le fait que les cellules de mémorisation (400A, 400B, 400C) adaptées pour mémoriser le résultat déterminé par la cellule de calcul sont for- mées de bascules (402, 404). 19. Dispositif de mesure selon l'une des revendications 5 à 18, caractérisé par le fait que chaque cellule de calcul (300) fournit le résultat du rapport entre d'une part, le nombre (N) de fronts du signal comptés pendant la fenêtre de mesure (Tf) par le premier compteur (160) et d'autre part, le nombre d'impulsions (K) d'horloge comptés par le second compteur (170), en virgule flottante sous forme d'une mantisse et d'un exposant. 20. Dispositif de mesure selon la revendication 19, caractérisé par le fait qu'il comprend au moins une cellule de mémorisation (400) comprenant un premier sous- ensemble (402) adapté pour mémoriser la mantisse et un second sous-ensemble (404) adapté pour mémoriser l'exposant. 21. Dispositif de mesure selon l'une des revendications 5 à 20, caractérisé par le fait que chaque cellule de calcul (300) comprend: - un registre principal (DQ, 324, 325, 326) qui mémorise initialement le dividende correspondant au nombre (N) de fronts comptés par le premier compteur (160) pendant la fenêtre de mesure, - un registre auxiliaire (AC, 315, 316, 317) initialisé à zéro, et - un registre secondaire (DR, 301-311) qui reçoit ini- tialement le diviseur correspondant au nombre (K) d'impulsions comptées sur le second compteur (170), la cellule de calcul (300) étant commandée pour réaliser les étapes suivantes: a) décalage d'un rang vers la gauche du contenu du registre principal (DQ) et du registre auxiliaire (AC), b) soustraction du contenu du registre secondaire (DR) du contenu du registre auxiliaire (AC), c) si la retenue de l'étape b) est égale à 1, définition du poids le plus faible du registre principal (DQ) comme étant égal à zéro et addition du contenu du registre auxiliaire (AC) et du contenu du registre secondaire (DR), le résultat de l'addition étant utilisé pour rafraîchir le registre auxiliaire (AC), d) si la retenue de l'étape b) est égale à zéro, défini- tion du poids le plus faible du registre principal (DQ), comme étant égal à 1 et soustraction du contenu du registre secondaire (DR) du contenu du registre auxilaire (AC), le résultat de la soustraction étant utilisé pour rafraîchir le contenu du registre auxiliaire (AC), e) avant chaque addition ou soustraction aux étapes c) et d) décalage d'un rang vers la gauche du contenu du registre principal (DQ) et du registre auxiliaire (AC), f) réitération des étapes b) à e) un nombre de fois égal à n-1, n correspondant au nombre de bits du dividende (N) et du diviseur (K). 22. Dispositif de mesure selon la revendica- tion 21, caractérisé par le fait que au cours d'une seconde phase les étapes a) à e) sont réitérées jusqu'à ce que le bit de poids fort du registre principal (DQ) soit égal à 1 et qu'il.comprend de plus un compteur auxiliaire (CE) incrémenté à chaque itération de la seconde phase, auquel cas la mantisse du résultat recherché est disponible dans le registre principal (DQ) tandis que l'exposant est disponible en sortie du compteur auxiliaire (CE).