Brevet FR2604836A1 — publié le 19880408

LIGNE A RETARD A BOUCLE DE VERROUILLAGE DE PHASE La présente invention concerne un circuit de retard destiné à fournir un signal de sortie retardé d'une durée précise par rapport à un signal d'entrée. De tels circuits, qu'on appelle couramment "lignes à retard", ont de nombreuses applications. On utilise par exemple couramment des lignes à retard dans des boucles de verrouillage de phase de sépara- teur de données employées dans des unités de disques. On uti- lise également des lignes à retard pour établir des caracté- ristiques temporelles optimales pour la commande de mémoires vives dynamiques rapides qui constituent la mémoire centrale de la quasi-totalité des ordinateurs personnels. Un type de ligne à retard de l'art antérieur est constitué par un ensemble de circuits tels que des inverseurs connectés en série. Chaque inverseur produit une durée de re- tard connue, et on obtient des signaux de sortie présentant divers retards les uns par rapport aux autres en prélevant les signaux de sortie de différents inverseurs le long de la ligne. D'autres types de lignes à retard comprennent des cir- cuits LC et des circuits RC. Pour obtenir des retards précis, il est nécessaire d'imposer des tolérances extrêmement ser- rées aux paramètres qui influent sur le retard, comme par exemple le processus de fabrication, la température et la tension. Il s'est avéré extrêmement difficile d'obtenir des retards précis dans des lignes à retard en circuit intégré. Le nombre de paramètres qui interviennent, ainsi que le fait que les paramètres changent au cours du temps, font qu'il est extrêmement difficile d'obtenir et de maintenir un retard dé- siré. Outre le fait qu'il est difficile d'obtenir des retards précis, les efforts visant à y parvenir par une excellente maîtrise de divers paramètres conduisent à des coûts de fa- brication accrus pour le circuit intégré. L'invention porte sur une ligne à retard qui com- porte une boucle de verrouillage de phase, dans le but d'ob- tenir et de maintenir des retards précis. L'invention tire parti du fait suivant: bien que les retards obtenus au moyen de circuits intégrés ne soient pas en eux-mêmes très précis, les retards obtenus au moyen de structures identiques (comme des paires d'inverseurs) concordent extrêmement bien. La li- gne à retard de l'invention comprend un ensemble de circuits à retard variable ayant des caractéristiques semblables qui fonctionnent d'une manière analogue à un oscillateur commandé par tension dans un circuit à boucle de verrouillage de phase. Le signal de sortie d'une source de fréquence de référence (qui est de façon caractéristique un oscillateur à quartz de fréquence fixe, mais qui peut également être une source va- riable te2le qu'un oscillateur commandé par tension), est ap- pliqué à l'entrée de la ligne à retard. Un détecteur de phase est prévu pour comparer la phase du signal de sortie de la ligne à retard avec la phase du signal d'entrée de cette der- nière. Le comparateur produit un signal d'erreur représenta- tif de l'erreur de phase et il l'applique à une entree de commande de la ligne à retard pour modifier la durée de re- tard et éliminer l'erreur de phase. Lorsqu'il n'y a pas d'er- reur de phase, la ligne à retard fournit un retard égal à un nombre entier de périodes correspondant à la fréquence de ré- férence. On peut incorporer des circuits pour faire en sorte que le retard soit égal à une seule période correspondant à la fréquence de référence. Si la fréquence de référence est extrêmement précise (comme c'est le cas lorsqu'on utilise un oscillateur à quartz), le retard résultant produit par la li- gne à retard sera également précis. Des paramètres variables tels que des changements de température et de tension qui peu- vent affecter la ligne à retard seront ainsi compensés, du fait que le circuit à boucle de verrouillage de phase modifie- ra toujours le signal de commande appliqué à la ligne à retard de façon à produire le retard désiré. Un aspect de l'invention porte sur un circuit desti- né à appliquer un retard de durée déterminée à un signal d'en- trée numérique, caractérisé en ce qu'il comprend: des moyens de génération de fréquence de référence destinés à produire un signal de sortie périodique; un premier circuit de retard variable destiné à recevoir le signal de sortie des moyens de génération de fréquence de référence et à produire un signal de sortie ayant un retard qui est déterminé par un signal de commande; des moyens de verrouillage de phase destinés à com- parer la phase du signal de sortie des moyens de génération de fréquence de référence avec la phase du signal de sortie du circuit de retard variable, et à produire le signal de commande appliqué au circuit de retard variable, sous l'effet duquel le signal de sortie du circuit de retard variable se verrouille sur la phase du signal de sortie des moyens de génération de fréquence de référence; et un second circuit de retard variable destiné à recevoir le signal d'entrée numéri- que et à produire un signal de sortie qui est retardé par rap- port au signal d'entrée, le signal de commande étant appliqué au second circuit de retard pour commander la durée de retard, et la variation du retard du premier circuit de retard sous l'effet d'un changement du signal de commande étant propor- tionnelle à la variation de la durée de retard du second circuit de retard sous l'effet du même changement du signal de commande. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique de l'invention; Les figures 2A et 2B sont des schémas de parties du circuit de l'invention; La figure 3 est un schéma d'un seul élément de re- tard de la ligne à retard; La figure 4 est un schéma d'un élément final de la ligne à retard; La figure 5 est un schéma de la ligne à retard à laquelle un signal de données est appliqué; et Les figures 6 à 8 sont des diagrammes séquentiels associés au fonctionnement de la ligne à retard de l'inven- tion. En considérant la figure 1, on note que l'invention utilise un signal périodique de haute précision provenant d'un oscillateur à quartz 10 pour faire fonctionner une ligne à retard de façon qu'elle produise des retards désirés précis. On peut employer pour certaines applications une source à fréquence variable telle qu'un oscillateur commandé par ten- sion. On désigne par OSC le signal de sortie de l'oscillateur 10. Le signal de sortie de l'oscillateur est appliqué à une ligne à retard variable 12 qui fournit un signal de sortie retardé DOSC sous l'effet du signal OSC. La durée du retard que produit le circuit 12 est commandée par un signal de com- mande reçu sur la ligne 14. Les signaux OSC et DOSC sont appliqués à un détec- teur de phase 16 qui applique un signal d'erreur sur la ligne 14 sous l'effet de la détection d'une différence de phase entre les deux signaux. Ainsi, sauf si le signal DOSC est re- tardé par rapport au signal OSC d'une durée précisément égale à une ou plusieurs périodes du signal OSC, il existe une er- reur de phase et un signal est appliqué sur la ligne 14. La durée du retard sera modifiée sous la dépendance du signal d'erreur. Le détecteur de phase 16 peut également comprendre un circuit de détection d'erreur harmonique qui est destiné à faire en sorte que le retard soit égal à une seule pé- riode du signal OSC au lieu de plusieurs périodes. L'oscillateur 10, la ligne à retard variable 12 et le détecteur de phase 16 forment donc un circuit à boucle de verrouillage de phase qui fonctionne de manière que la ligne à retard 12 produise un retard précisément égal à une période d'horloge du signal de sortie de l'oscillateur. Le signal de commande sur la ligne 14 qu'on utilise pour commander la du- rée du retard peut ensuite être appliqué à une seconde ligne à retard 18 qui comporte les mêmes circuits que la ligne à retard 12, et qui produira donc des retards identiques. La ligne à retard 18 comporte un ensemble de prises de sortie ayant chacune un retard différent, qu'on peut utiliser pour produire des retards désirés pour un signal de données appelé DONNEES. A titre d'exemple, dans le cas de l'utilisation dans un séparateur de données, on peut employer la ligne à retard 18 pour effectuer une pré-compensation d'écriture et pour produire les signaux de fenêtre utilisés pour la séparation de données. Dans certaines applications, on peut employer la ligne à retard 12 pour produire plusieurs signaux de commande ayant une relation prédéterminée. Dans de telles applications on n'utiliserait pas la ligne à retard 18. On décrira le fonctionnement d'un mode de réalisa- tion spécifique de l'invention en se référant aux figures 2A et 2B. La ligne à retard 12 est formée par un ensemble d'élé- ments D1-D16 connectés en série et par un élément d'extrémité L. Chaque élément de retard D est formé par une paire d'in- verseurs CMOS ayant des sources de courant modulées pour faire varier sa vitesse de commutation. Des signaux de com- mande VCP et VCN sont appliqués à chacun des éléments pour moduler l'application du courant aux inverseurs CMOS et pour faire varier la vitesse de commutation, ce qui fait varier le retard que produit la ligne à retard globale. Le signal OSC provenant de l'oscillateur est appli- qué à la ligne à retard par l'intermédiaire d'inverseurs sé- parateurs 20 et 22 et d'un élément de retard initial Dx qui est destiné à la mise en forme du signal pour faire en sorte que chaque élément de la ligne à retard travaille sur un si- gnal de forme identique, afin que le retard dans chaque élé- ment soit identique. L'opération fondamentale de détection de phase, ayant pour but de détecter une erreur de phase entre l'oscil- lateur et la sortie de la ligne à retard 12, est accomplie au moyen de bascules de type D, FF1 et FF2. La bascule FF1 re- çoit sur son entrée d'horloge le signal OSC (qui est appliqué par l'intermédiaire des inverseurs 20 et 22, de l'élément Dx, d'un inverseur 24 et d'un inverseur 26, dont on néglige les retards dans l'explication du fonctionnement du circuit). Le signal DOSC attaque l'entrée d'horloge de la bascule FF2 par l'intermédiaire des inverseurs 28 et 30 (qui introduisent des retards correspondant à ceux que produisent les inverseurs 24 et 26). Les inverseurs 24, 26, 28 et 30 font fonction d'am- plificateurs séparateurs pour les entrées des bascules. Les signaux de sortie des bascules FF1 et FF2 atta- quent deux portes NON-ET 32 et 34 dont les signaux de sortie sont appliqués à un circuit du type pompe de charge, 35, re- présenté sur la figure 2B. La pompe de charge produit les si- gnaux de commande VCP et VCN. Selon les signaux de sortie des portes NONET 32 et 34, les condensateurs MOS 36 et 38 dans la pompe de charge seront chargés ou déchargés pour faire va- rier les valeurs des tensions de commande VCP et VCN. Ces tensions de commande sont appliquées au circuit de retard 12 pour faire varier la durée du retard que produit chaque élé- ment. Le retard le plus court est obtenu lorsque la tension VCP est égale à zéro volt. L'invention utilise une bascule de type D supplé- mentaire, FF3, et un circuit de commande associé pour effec- tuer une séquence de comparaison de phase sur trois cycles grâce à laquelle on peut déterminer à coup sûr de façon cor- recte si le signal retardé DOSC présente une avance ou un retard de phase par rapport au signal de l'oscillateur OSC (on peut également employer des procédés autres que celui correspondant à une séquence à trois cycles) . Les corrections apportées aux signaux de commande VCP et VCN seront donc tou- jours dans la direction appropriée, c'est-à-dire qu'elles augmenteront le retard lorsque le signal retardé présente une avance de phase sur le signal de l'oscillateur et qu'elles diminueront le retard lorsque la phase du signal retardé re- tarde par rapport à la phase du signal de l'oscillateur. La figure 6 est un diagramme séquentiel qui illus- tre l'opération de comparaison de phase sur trois cycles du circuit des figures 2A et 2B. Le circuit a une configuration telle qu'au moment de la mise sous tension le retard le plus court possible soit établi, afin que le signal retardé soit retardé de moins d'une période du signal OSC. L'opération de verrouillage de phase augmente ensuite le retard jusqu'à ce que le verrouillage se produise avec un retard d'une période du signal OSC. On élimine donc un verrouillage indésirable sur des harmoniques (deux périodes du signal OSC, ou plus). On obtient un retard minimal au démarrage au moyen d'une bascule de type D, FF4. Lorsque le circuit est mis sous ten- sion, une impulsion de restauration à la mise sous tension, POR, est appliquée à l'entrée d'instauration de la bascule FF4, ce qui fait passer sa sortie Q à l'état haut. Ce signal débloque un transistor 72 (figure 2B) , ce qui décharge le condensateur 36 de façon que la tension VCP soit égale à zé- ro. Le signal de restauration à la mise sous tension POR est appliqué à l'entrée de restauration de la bascule FF3. Ceci fait passer à l'état bas la sortie Q de cette bas- cule au moment de la mise sous tension du circuit. Six in- verseurs 40 sont connectés à cette sortie, et le signal de sortie de l'inverseur final, appelé NEWST, est également à zéro. Ce signal est appliqué aux entrées d'instauration des bascules FF1 et FF2, et à une entrée d'une porte NON-ET 42. Le signal de la sortie Q de la bascule FF1 est appliqué à l'autre entrée de la porte NON-ET 42. Le signal NEWST commande la validation des bascules FF1 et FF2. Initialement, le signal NEWST est à l'état bas, ce qui a pour effet de maintenir à l'état haut les sorties Q des bascules FF1 et FF2. La sortie de la porte NON-ET 42 sera donc également à l'état haut. Lorsque le premier front mon- tant du signal OSC arrive (ce front est désigné par "valida- tion" sur la figure 6), il actionne l'entrée d'horloge de la bascule FF3 (par l'intermédiaire des inverseurs 20 et 22, de l'élément de retard Dx, de l'inverseur 24 et d'un inverseur 44), ce qui transmet à la sortie Q le signal à l'état haut présent sur l'entrée de données. La bascule FF1 ne sera pas actionnée par le premier front montant du signal OSC, du fait qu'elle n'est pas validée à cause de l'état bas du signal NEWST. Au bout d'un faible retard produit par les inver- seurs 40, le signal NEWST passe à l'état haut, ce qui valide les deux bascules FF1 et FF2. Les bascules peuvent ainsi être actionnées par le front montant suivant des signaux qui sont appliqués sur leurs entrées d'horloge respectives. La bascule FF1 sera actionnée par le signal OSC et la bascule FF2 sera actionnée par le signal DOSC. Par conséquent, le premier si- gnal OSC validera les bascules FF1 et FF2 par l'action de la bascule FF3, grâce à quoi le second signal OSC (appelé "com- paraison" sur la figure 6) pourra actionner la bascule FF1 et le signal DOSC pourra actionner la bascule FF2. Les entrées D des deux bascules sont connectées à la masse et l'actionne- ment des.bascules par leurs entrées d'horloge fera donc pas- ser leur sortie Q à l'état bas. Sur la figure 6, le signal DOSC arrive avant le second signal OSC, et la bascule FF2 sera donc actionnée en premier. Lorsque la bascule FF1 est actionnée, sa sortie Q passe à l'état haut et la porte NON-ET 42 passe à l'état bas. Le signal OSC suivant (appelé "instau- ration" sur la figure 6) fait donc passer à l'état bas la sortie Q de la bascule FF3, ce qui provoque le passage à l'état bas du signal NEWST, au bout d'un court retard cor- respondant au passage par les inverseurs 40. Ceci fait passer à l'état haut les sorties Q des bascules FF1 et FF2. Les bas- cules seront à nouveau validées par l'impulsion OSC suivante (également appelée "validation" sur la figure 6). Le signal NEWST définit donc une fenêtre, représen- tée sous la forme d'une "fenêtre de comparaison" sur la figu- re 6, dans laquelle la comparaison de phase entre les signaux OSC et DOSC est validée. La fenêtre commence peu de temps après l'apparition d'un premier front montant du signal OSC, pour autoriser la comparaison de phase entre le front montant suivant du signal OSC et le signal retardé DOSC. La fenêtre se termine sous l'effet du troisième front montant du signal OSC et le cycle se répète ensuite. Du fait de l'existence de la fenêtre, le signal retardé DOSC sera obligatoirement com- paré avec le front montant suivant du signal OSC et non avec le front montant correspondant au signal retardé (par exem- ple, sur la figure 6, le premier front du signal DOSC est comparé avec le front "comparaison" du signal OSC et non avec le front "validation" qui le précède). De cette manière, on détermine correctement le sens de toute erreur de phase. Les inverseurs 40 sont incorporés dans le but d'in- troduire un retard (qui est inférieur au retard minimal dans l'élément de retard 12) dans la génération du signal NEWST, pour permettre de tolérer de faibles niveaux de gigue dans le signal DOSC. L'introduction de ce retard de valeur faible minimise en outre les risques de détermination incorrecte du sens d'une erreur de phase quelconque. On décrira en se référant à la figure 7 l'opération de comparaison de phase réelle qu'effectue le circuit des fi- gures 2A et 2B pour différents signaux. Le signal OSC est re- présenté à la ligne A de la figure 7 avec l'indication des trois cycles appelés "instauration", "validation" et "compa- raison". Le signal de la sortie Q de la bascule FF1 est appli- qué à la porte NON-ET 34 par l'intermédiaire d'un inverseur 48, tandis que le signal de la sortie Q de la bascule FF1 est appliqué à une entrée de la porte NON-ET 32 par l'intermédiai- re d'inverseurs 50. De façon similaire, le signal de la sortie Q de la bascule FF2 est appliqué à une entrée de la porte NON- ET 32 par l'intermédiaire de cinq inverseurs 52, tandis que le signal de la sortie Q de la bascule FF2 est appliqué à une entrée de la porte NON-ET 34 par l'intermédiaire de cinq in- verseurs 54. Les inverseurs 50 et 54 ont pour but de produire un léger retard afin d'éviter l'existence d'une zone morte dans le fonctionnement de la pompe de charge. La ligne B de la figure 7 illustre la situation dans laquelle le signal retardé DOSC présente une avance de phase par rapport au signal de l'oscillateur, OSC. Dans cette situa- tion, le front montant du signal DOSC actionne la bascule FF2 par son entrée d'horloge, ce qui fait passer à l'état bas la sortie de la porte NON-ET 32. Cette sortie est appelée POMP.1 sur les figures 2A et 2B3 et le signal correspondant est re- présenté à la ligne C de la figure 7. L'état bas de la sortie de la porte NON-ET 32 fait fonctionner la pompe de charge de façon à charger le comparateur 36 et à augmenter la tension VCP, ce qui augmente la durée de retard. Simultanément, la tension de commande VCN qui est appliquée au condensateur 38 est réduite. On décrira ultérieurement le fonctionnement spé- cifique de la pompe de charge. Lorsque le signal OSC "compa- raison" arrive, la sortie Q de la bascule FF1 passe à l'état haut, ce qui fait retourner le signal POMP.1 au niveau haut, après le retard produit par les inverseurs 50, comme il est représenté à la ligne C de la figure 7. La ligne D de la figure 7 illustre la situation dans laquelle la phase du signal retardé est en retard par rapport à celle du signal OSC. Dans ce cas, la pompe de charge est dé- chargée pour diminuer la tension VCP sur le condensateur 36. Ceci entraîne une augmentation de la tension sur le condensa- teur 38 et donc de la tension VCN. Le signal OSC "comparaison" actionnera la bascule FF1, par son entrée d'horloge, faisant ainsi passer sa sortie Q à l'état bas, ce qui fera passer la sortie de la porte NON-ET 34 à l'état bas. Le signal de sor- tie d'un inverseur 56, appelé POMP.+sur les figures 2A et 2B et représenté à la ligne E de la figure 7, passe donc à l'état haut et il est appliqué à la pompe de charge. Ce si- gnal décharge le condensateur 36, ce qui abaisse VCP et élè- ve VCN. L'abaissement de VCP diminue le retard du signal DOSC, ce qui fait que sa phase rattrape celle du signal OSC. Si pour une raison quelconque le signal retardé n'apparaît pas, comme il est représenté à la ligne F de la figure 7, le circuit fait monter le signal POMP.4pour dimi- nuer la tension VCP et donc diminuer le retard du signal re- tardé. Comme il est représenté à la ligne G de la figure 7, le signal POMP.4passe à l'état haut sur le front "comparai- son" du signal OSC, et il est restauré à un niveau bas sur le front "instauration" (au bout du faible retard dû aux in- verseurs 54). Un nouveau cycle de comparaison commencera donc avec le retard le plus court. L'invention est conçue de façon à suivre des chan- gements dans le retard du circuit de retard qui sont des changements à relativement long terme et qui sont produits par des facteurs tels que des changements de température et de tension d'alimentation. L'opération de comparaison de phase sur trois cycles qui est employée pour garantir la dé- termination correcte du sens des erreurs de phase est suffi- samment rapide pour corriger de telles erreurs de phase à long terme qui apparaissent dans le système. Dans un circuit à boucle de verrouillage de phase classique, des différences de fréquence entre les signaux dont on compare les phases (une fréquence de référence et un signal de sortie d'oscillateur commandé par tension) permet- tent de réaliser finalement un verrouillage de phase et de fréquence même si des corrections de phase initiales sont effectuées dans le mauvais sens. Dans le circuit de retard de l'invention, les fréquences des signaux à comparer sont exactement les mêmes, du fait qu'ils proviennent de la même source. Si des corrections de phase sont effectuées dans le mauvais sens, le verrouillage de phase ne peut pas être ef- fectué de façon à procurer la durée de retard correcte. C'est pour cette raison qu'on utilise une séquence de comparaison de phase sur plusieurs cycles pour garantir que toutes les corrections de phase sont effectuées dans le sens correct. On décrira le fonctionnement de la pompe de charge en se référant à la figure 2B, sur laquelle la conductivité des divers transistors MOS à effet de champ est indiquée par un "P" ou un "N". La pompe de charge charge le condensateur 36 sous l'effet de l'état bas du signal POMP.t, et elle dé- charge le condensateur 36 sous l'effet de l'état haut du si- gnal POMP.+. Si aucun de ces signaux n'est présent, la ten- sion sur le condensateur 36 (et donc la durée de retard) reste pratiquement constante. La pompe de charge comprend une source de courant de précision formée par deux transistors connectés en diodes, 58 et 60, et par une résistance 62. Cette source fournit un courant de référence pour déterminer la vitesse de charge et de décharge du condensateur 36. Le condensateur 36 est chargé au moyen d'un transistor 64 qui est connecté à l'alimentation positive. Le transistor 64 est relié sélectivement au conden- sateur 36au moyen d'un interrupteur à transistor 66 qui de- vient conducteur lorsque le signal POMP.t passe à l'état bas. Le transistor 64 est connecté au transistor 58 selon une configuration de miroir de courant, et les courants traver- sant les deux transistors seront donc égaux. Un courant de référence commandé sera donc appliqué au condensateur 36 sous l'effet du passage à l'état bas du signal POMP.I. La décharge du condensateur 36 est commandée d'une façon similaire. La décharge s'effectue par l'intermédiaire d'un transistor 68 qui est connecté en une configuration de miroir de courant au transistor 60 qui est relié au condensa- teur 36 par un transistor 70 qui devient conducteur lorsque le signal POMP.o est à l'état haut. La décharge peut égale- ment s'effectuer par le transistor 72 d'une manière qu'on dé- crira ultérieurement. La charge et la décharge du condensateur 36, comme décrit ci-dessus, font varier la tension de commande VCP qui est appliquée à la ligne à retard variable, de façon à modi- fier le retard que produit le circuit. Dans certaines appli- cations, cette seule tension de commande peut être suffisante pour commander le retard. Cependant, dans le mode de réalisa- tion présent de l'invention, la seconde tension de commande VCN est également produite et appliquée à la ligne à retard. Comme on l'expliquera ultérieurement de façon plus détaillée, la ligne à retard est formée par des inverseurs modulés dans lesquels des transistors connectés à l'alimentation positive et à l'alimentation négative sont modulés de façon à modifier * le temps de commutation. La tension VCP est appliquée de fa- çon à moduler un transistor connecté à l'alimentation positi- ve et la tension VCN est appliquée de façon à moduler un transistor connecté à l'alimentation négative. Pour élaborer VCN à partir de VCP, le circuit de la figure 2B équilibre les courants circulant dans les tran- sistors 74 et 76 à un point qui correspond au seuil de commu- tation des inverseurs de la ligne à retard. On réalise ceci en employant un inverseur 78, constitué par des transistors et 82, qui est formé sur le modèle des inverseurs de re- tard, et en le connectant entre les transistors 74 et 76. L'entrée de l'inverseur est connectée à sa sortie et la ten- sion correspondante est comparée au seuil de commutation au moyen d'un comparateur 84. Le seuil de commutation est fixé à 2,5 volts, c'est-à-dire la moitié de la tension d'alimen- tation positive de 5 volts. Le comparateur est formé par des transistors 86-94 et il attaque la grille du transistor 76 jusqu'à ce que la tension appliquée à la grille du transistor soit égale à celle qui est appliquée à la grille du tran- sistor 88, c'est-à-dire 2,5 volts. De cette manière, les cou- rants qui circulent dans les transistors 74 et 76 sont fixés à des valeurs égales au seuil de commutation de l'inverseur (et donc des inverseurs de la ligne à retard). La tension appliquée au transistor 76 est égalementappliquée de façon à charger le condensateur 38 et à produire ainsi la tension de commande VCN. Le circuit des figures 2A, 2B est conçu de façon à produire un retard exactement égal à une période du signal OSC. Dans l'application la plus courante du mode de réalisa- tion spécifique utilisé à l'heure actuelle, cette période est de 200 nanosecondes. Cependant, du fait que le comparateur de phase compare des fronts montants du signal OSC et du signal retardé DOSC, il est possible que le verrouillage de phase se produise sur des multiples d'une seule période du signal OSC. Cette situation est représentée sur la figure 8. On désire que la ligne à retard 12 produise un retard d'une période d'horloge, comme il est représenté aux lignes A et B de la figure 8. Autrement dit, il est souhaitable que le circuit se verrouille sur les fronts montants des signaux OSC et DOSC d'une manière telle que pour deux signaux quelconques qui sont comparés, le front montant du signal DOSC ait été pro- duit par le front du signal OSC antérieur d'une période au front du signal OSC qui est comparé. Ceci est indiqué par une flèche 100. Il est cependant possible que le circuit se ver- rouille en réalité sur un front montant du signal DOSC qui retarde de deux périodes d'horloge, ou plus, par rapport au signal OSC, comme l'indique la flèche 102 aux lignes C et D de la figure 8. Dans un tel cas, les tensions de commande VCP et VCN seraient commandées de façon incorrecte pour que les inverseurs modulés du circuit de retard produisent un re- tard de deux périodes d'horloge, ou plus, du signal OSC, au lieu d'une seule période. Il faut noter que même lorsque le circuit produit un retard incorrect, la fréquence du signal DOSC reste égale à celle du signal OSC, du fait que le cir- cuit fait varier le retard du signal OSC qui le traverse, mais non sa fréquence. L'invention comporte des éléments de circuit desti- nés à détecter des retards incorrects de plus d'une période d'horloge (erreurs "harmoniques") et à restaurer le circuit de retard de façon qu'il puisse réaliser à nouveau le ver- rouillage de phase avec un retard d'une seule période d'hor- loge du signal OSC. On accomplit ceci au moyen de la bascule FF4 et d'un circuit logique comprenant une porte NON-ET 104 et des portes NON-OU 106 et 108, représentées sur la figure 2A. Ce circuit a essentiellement pour fonction de contrôler la forme d'onde du signal qui traverse la ligne à retard 12 à un instant particulier pour vérifier qu'elle correspond à la forme d'onde qui serait obtenue si le retard correct d'une seule période du signal OSC était établi. Dans la négative, la bascule FF4 produit un signal d'erreur qui provoque la conduction du transistor 72 représenté sur la figure 2B et décharge le condensateur 36. Ceci fait passer à zéro la ten- sion de commande VCP, ce qui restaure le circuit à son retard le plus court. Toute correction de phase ultérieure ne peut qu'augmenter la durée de retard et le verrouillage de phase initial produira donc un retard d'un seul cycle. Il faut noter que la bascule FF4 provoque également la conduction du transistor 72 au moment de la mise sous tension du circuit, pour que le circuit démarre avec le retard le plus court, comme décrit précédemment. La sortie de la bascule FF4 porte donc la désignation ERREUR HARMONIQUE/INITIALISATION. La ligne à retard 12 fonctionne d'une manière telle qu'un signal se propage à travers elle avec ajout d'un retard à chaque étage. Le retard global à la sortie finale est égal à la somme des retards des divers étages. A un instant quel- conque, la sortie de chaque étage sera à un niveau haut ou un niveau bas. Par exemple, au début de l'impulsion OSC, si le retard correct d'un cycle est établi, les éléments de re- tard D1-D8 seront à un niveau haut et les éléments D9-D16 seront à un niveau bas. Au contraire, si la ligne à retard globaleproduit un retard de deux cycles, les éléments D1-D4 et D9-D12 seront à un niveau haut et les éléments D5-D8 et D13-D16 seront à un niveau bas. En contrôlant l'état des différents éléments de la ligne à retard à un instant parti- culier, on peut déterminer si la ligne fournit le retard correct. Le circuit logique représenté sur la figure 2A rem- plit cette fonction. La bascule FF4 est actionnée par le front montant du signal OSC qui est appliqué sur son entrée d'horloge par l'intermédiaire des inverseurs séparateurs 24 et 110. A ce point, les signaux de sortie des éléments D2- D5 de la ligne à retard doivent être à l'état haut et leurs signaux de sortie inversés qui sont appliqués aux portes 106 et 108 doivent donc être à l'état bas. Le signal de sortie de la porte NON-ET 104 sera donc également à l'état bas et le signal de la sortie Q de la bascule FF4 sera à l'état bas. Cependant, si une erreur harmonique est présente, le signal de sortie de l'élément D5 sera à l'état bas et le si- gnal de sortie inversé de cet élément, qui est appliqué à la porte 106, sera à l'état haut. Ceci fera passer à l'état haut la sortie de la porte NON-ET 104, faisant ainsi passer à l'état haut la sortie Q de la bascule FF4. Ceci commutera le transistor 72 sur la figure 2B et déchargera le condensateur 36. Le circuit se restaurera alors au retard le plus court. L'opération de comparaison de phase provoquera donc l'aug- mentation du retard jusqu'à ce que le verrouillage de phase se produise, et le retard à ce point sera égal à un seul cy- cle du signal OSC. La figure 3 représente un élément individuel D de la ligne à retard 12. Chaque élément est constitué par une paire d'inverseurs CMOS connectés à des transistors d'ali- mentation qui sont modulés par les signaux de commande VCP et VCN. Un premier inverseur comprend des transistors 112 et 114, avec le transistor 112 connecté à un transistor 116 qui est lui-même connecté à l'alimentation positive. De façon similaire, le transistor 114 est connecté à un transistor 118 qui est connecté à la masse. Un second inverseur com- prend des transistors 120 et 122 qui sont respectivement con- nectés à l'alimentation positive et à la masse par des tran- sistors 124 et 126. Des condensateurs MOS 128 et 130 sont prévus pour la stabilisation de tension locale. En modulant les tensions VCP et VCN, on fait varier le niveau de courant appliqué aux inverseurs, ce qui fait varier la vitesse de commutation des inverseurs. Le signal de sortie du second in- verseur est appliqué à l'entrée de l'élément de retard sui- vant, et il peut en outre être fourni en tant que signal de sortie de la ligne à retard, par l'intermédiaire d'un inver- seur séparateur 132. Ce signal de sortie inversé est le si- gnal de sortie qui est appliqué au circuit logique pour la détection d'harmonique pour les éléments D2-D5, et dans le cas de l'élément D16, ce signal est le signal de sortie re- tardé global DOSC. Comme le montre la figure 4, un élément final L de la ligne à retard est formé par un seul inverseur modulé comprenant des transistors 134 et 136 et des transistors d'alimentation modulés 138 et 140. Cet élément final a pour but de faire en sorte que la forme d'onde du signal de sortie DOSC ne soit pas affectée par le dernier élément dans la li- gne à retard. Le circuit des figures 2A et 2B est conçu de façon à produire les tensions de commande VCP et VCN qui permettent d'obtenir le retard désiré. Cependant, du fait que le signal OSC doit être appliqué à la ligne à retard 12 pour permettre l'élaboration des tensions de commande, la seconde ligne à retard 18 est prévue pour appliquer réellement un retard à un signal d'entrée de données. Cette ligne à retard est re- présentée sur la figure 5 sous une forme comprenant sept éléments de retard DA-DG qui sont identiques aux éléments de la ligne à retard 12. Les tensions de commande VCP et VCN donneront donc aux éléments DA-DG le même retard qu'aux élé- ments D1-D16. Cette durée de retard est évidemment verrouil- lée sur une valeur désirée par l'action du circuit à boucle de verrouillage de phase. Dans la situation dans laquelle la ligne à retard 12 produit un retard de 200 nanosecondes, chaque élément des lignes à retard 12 et 18 produira un re- tard de 12,5 nanosecondes. Un signal de données est appliqué à la ligne à retard 18 par l'intermédiaire d'un inverseur séparateur 142, et on peut utiliser les sorties de divers éléments de la ligne 18 pour produire des signaux ayant dif- férents retards désirés. Par exemple, pour produire un si- gnal de fenêtre pour la séparation de données, on peut uti- liser les sorties des éléments DB et DG pour produire deux signaux ayant un retard mutuel précis. Dans ce cas, du fait que les deux éléments ont une séparation de cinq éléments, le retard global sera de 60 nanosecondes. De façon similaire, on peut employer d'autres sorties pour produire différentes durées de retard dans un but de pré-compensation d'écriture. Les inverseurs 144 sont prévus pour fournir des signaux ayant une polarité appropriée pour l'application à un circuit logique suivant. Il faut noter que le signal de données qui est appliqué à l'entrée de la ligne à retard 18 n'est pas utilisé en tant que signal non retardé, pour l'application à d'autres circuits. On utilise à la place deux des signaux retardés, à cause du retard connu précis qui existe entre des éléments de retard. En résumé, l'invention procure un circuit de retard à boucle de verrouillage de phase qui produit des retards précis malgré des variations de paramètres de fonctionnement, tels que la température et la tension d'alimentation, et des variations importantes dans le processus de fabrication des circuits. Le système comporte une ligne à retard variable in- corporée dans un circuit à boucle de verrouillage de phase, et on utilise l'opération de verrouillage de phase pour pro- duire une tension de commande destinée à commander la durée du retard que produit la ligne à retard. La même tension de commande commande une ligne à retard séparée qui comprend des éléments de retard identiques, et on utilise cette ligne à retard pour retarder un signal de données. L'invention est particulièrement utile dans des systèmes dans lesquels un oscillateur à quartz ou une autre source de signal d'horloge de référence est déjà présent dans le circuit. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit destiné à produire un signal ayant un retard précis par rapport à un signal d'entrée numérique, ca- ractérisé en ce qu'il comprend: une source de fréquence de référence (10) destinée à produire un signal d'entrée pério- dique (OSC); un circuit de retard variable (12) destiné.à re- cevoir le signal d'entrée (OSC) et à produire un signal de sortie (DOSC) qui est retardé par rapport au signal d'entrée; et des moyens de commande (16) destinés à comparer la phase entre le signal d'entrée (OSC) et le signal de sortie (DOSC), et à faire varier la durée de retard que produit le circuit de retard, afin d'obtenir une relation de phase désirée. 2. Circuit selon la revendication 1, caractérisé en ce que le circuit de retard (12) comprend une entrée de com- mande destinée à recevoir une tension de commande (VCP, VCN) pour commander la durée de retard; et les moyens de commande comprennent des moyens (FF1, FF2, 35) destinés à produire la tension de commande en fonction de la différence de phase entre le signal d'entrée (OSC) et le signal de sortie (DOSC). 3. Circuit selon la revendication 2, caractérisé en ce que les moyens de commande comprennent des moyens (FF1, FF2) destinés à déterminer si la phase du signal d'entrée (OSC) avance ou retarde par rapport à la phase du signal de sortie (DOSC), et à faire varier la tension de commande (VCP, VCN) dans un premier sens ou un second sens, sous la dépen- dance de la détermination. 4. Circuit selon la revendication 3, caractérisé en ce que les moyens destinés à produire la tension de commande comprennent une pompe de charge (35) comportant un condensa- teur (36, 38) qui est chargé ou déchargé, en ce que la ten- sion aux bornes du condensateur est la tension de commande (VCP, VCN), en ce que les moyens de détermination (FF1, FF2) produisent un premier signal sous l'effet duquel la pompe de charge (35) charge le condensateur (36, 38) dans un premier sens lorsque la phase du signal d'entrée est en avance par rapport à la phase du signal de sortie, et ils produisent un second signal sous l'effet duquel la pompe de charge (35) charge le condensateur dans le sens opposé, lorsque la phase du signal d'entrée retarde par rapport à la phase du signal de sortie. 5. Circuit selon la revendication 4, caractérisé en ce que les moyens de détermination comprennent un détecteur de phase (FF1, FF2) qui reçoit le signal d'entrée (OSC) et le signal de sortie (DOSC), et qui produit le premier signal pen- dant l'intervalle de temps entre un front montant du signal d'entrée (OSC) et le front montant suivant du signal de sortie (DOSC), et produit le second signal pendant l'intervalle de temps entre un front montant du signal de sortie (DOSC) et le front montant suivant du signal d'entrée (OSC). 6. Circuit selon la revendication 5, caractérisé en ce que le détecteur de phase comprend une première bascule de type D (FF1) qui est instaurée par un front montant du signal d'entrée (OSC), et une seconde bascule de type D (FF2) qui est instaurée par un front montant du signal de sortie (DOSC), une première porte logique connectée fonctionnellement de façon à recevoir un signal de sortie de chaque bascule (FF1, FF2) et à produire le premier signal, et une seconde porte logique con- nectée fonctionnellement de façon à recevoir un signal de sor- tie de chaque bascule (FF1, FF2) et à produire le second si- gnal. 7. Circuit selon la revendication 6, caractérisé en ce qu'il comprend des moyens d'élimination d'erreur har- monique (FF4) destinés à faire en sorte que le signal.de sor- tie (DOSC) soit retardé par rapport au signal d'entrée (OSC) d'un nombre prédéterminé de périodes du signal d'entrée. 8. Circuit selon la revendication 7, caractérisé en ce que le nombre prédéterminé de périodes est égal à un et en ce que les moyens d' élimination d'erreur harmonique com- prennent des moyens (104, 106, 108, FF4) qui sont destinés à contrôler le signal de sortie pour déterminer s'il présente une relation temporelle désirée par rapport au signal d'en- trée, et des moyens destinés à corriger le fonctionnement du circuit pour obtenir un retard d'une période en cas de dé- tection d'une forme d'onde incorrecte. 9. Circuit selon la revendication 8, caractérisé en ce que les moyens de correction comprennent des moyens destinés à restaurer le circuit de retard (12) pour qu'il fournisse un signal de sortie (DOSC) ayant un retard minimal, grâce à quoi le circuit fonctionne ensuite de façon à augmen- ter le retard du signal de sortie, pour obtenir un retard d'une période du signal d'entrée (OSC). 10. Circuit selon la revendication 2, caractérisé en ce que le circuit de retard (12) comprend un ensemble d'inverseurs connectés en série (116, 118; 124, 126) et des moyens (112, 114; 120, 122) destinés à moduler la vitesse de commutation des inverseurs. 11. Circuit selon la revendication 10, caractérisé en ce que chaque inverseur comprend une paire de transistors CMOS (112, 114; 120, 122), en ce que les moyens de modulation comprennent des transistors supplémentaires (116, 118; 124, 126) connectés entre les inverseurs et des connexions d'ali- mentation, et en ce que la tension d'alimentation (VCP, VCN) est appliquée aux transistors supplémentaires pour moduler le courant qui est fourni aux inverseurs et moduler ainsi leur vitesse de commutation. 12. Circuit destiné à appliquer un retard de durée déterminée à un signal d'entrée numérique, caractérisé en ce qu'il comprend: des moyens de génération de fréquence de référence (10) destinés à produire un signal de sortie pério- dique (OSC); un premier circuit de retard variable (12) des- tiné à recevoir le signal de sortie des moyens de génération de fréquence de référence (10) et à produire un signal de sortie (DOSC) ayant un retard qui est déterminé par un signal de commande; des moyens de verrouillage de phase (16) desti- nés à comparer la phase du signal de sortie (OSC) des moyens de génération de fréquence de référence (10) avec la phase du signal de sortie (DOSC) du circuit de retard variable (12), et à produire le signal de commande appliqué au circuit de retard variable, sous l'effet duquel le signal de sortie du circuit de retard variable (12) se verrouille sur la phase du signal de sortie des moyens de génération de fréquence de référence (10); et un second circuit de retard variable (18) destiné à recevoir le signal d'entrée numérique (DONNEES) et à produire un signal de sortie qui est retardé par rapport au signal d'entrée, le signal de commande étant appliqué au second circuit de retard (18) pour commander la durée de re- tard, et la variation du retard du premier circuit de retard (12) sous l'effet d'un changement du signal de commande étant proportionnelle à la variation de la durée de retard du se- cond circuit de retard (18) sous l'effet du même changement du signal de commande. 13. Circuit à boucle de verrouillage de phase des- tiné à produire un signal qui est retardé de façon précise par rapport à un signal de référence périodique, caractérisé en ce qu'il comprend: une source de fréquence de référence (10) destinée à produire le signal de référence périodique (OSC); un circuit de retard variable (12) ayant une première entrée destinée recevoir le signal de référence (OSC) et une entrée de commande destinée à recevoir un signal de commande, le circuit de retard fournissant un signal de sortie périodi- que (DOSC) qui a la même fréquence que le signal de référence (OSC) et qui est retardé par rapport au signal de référence d'une durée déterminée par le signal de commande; des moyens de commande (16) destinés à comparer la phase entre le signal de référence (OSC) et le signal de sortie (DOSC), et à appli- quer le signal de commande au circuit de retard (12) pour faire varier la durée de retard afin d'obtenir une relation de phase désirée, les moyens de commande comprenant des moyens destinés à déterminer le sens de l'erreur de phase en- tre le signal de référence et le signal de sortie, et à modi- fier le signal de commande dans un sens qui réduit l'erreur de phase. 14. Circuit selon la revendication 13, caractérisé en ce que les moyens de commande comprennent des moyens (FF4) destinés à fixer le signal de commande à une valeur initiale qui produit un retard tel que l'erreur de phase initiale soit dans un sens connu. 15. Circuit selon la revendication 13, caractérisé enoe que les moyens de commande comprennent: un détecteur de phase (FF1, FF2) destiné à comparer les phases du signal de référence (OSC) et du signal de sortie (DOSC) et à produire un premier signal d'erreur lorsqu'une erreur de phase d'un premier sens est détectée, et un second signal d'erreur lors- qu'une erreur de phase d'un second sens est détectée; et une pompe de charge (35) destinée à recevoir les signaux d'erreur et à produire le signal de commande sous la dépendance des signaux d'erreur. 16. Circuit selon la revendication 15, caractérisé en ce que le détecteur de phase comprend: une première bas- cule de type D (FF1) qui est actionnée par un front montant du signal de référence appliqué à son entrée d'horloge; une seconde bascule de type D (FF2) qui est actionnée par un front montant du signal de sortie appliqué à son entrée d'horloge; des moyens de commande de comparaison de phase (FF3) destinés à valider les bascules sous l'effet d'un premier front mon- tant du signal de référence (OSC), grâce à quoi la première bascule (FF1) peut être actionnée par le front montant suivant du signal de référence (OSC) et la seconde bascule peut être actionnée par le front montant suivant du signal de sortie (DOSC); et des moyens logiques (32, 34, 48, 50, 52, 54) con- nectés aux sorties des bascules (FF1, FF2) pour produire les signaux d'erreur. 17. Circuit selon la revendication 16, caractérisé en ce que les moyens de commande de comparaison de phase comprennent une troisième bascule de type D (FF3) qui est actionnée par un front montant du signal de référence appliqué sur son entrée d'horloge, et en ce que le signal de sortie de la troisième bascule (FF3) commande la validation des première et seconde bascules (FF1, FF2). 18. Circuit selon la revendication 17, caractérisé en ce que la troisième bascule (FF3) est connectée de façon à fournir un signal de sortie (NEWST) qui (a) valide les pre- mière et seconde bascules (FF1, FF2) sous l'effet d'un premier front montant du signal de référence (OSC), pour permettre à la première bascule (FF1) d'être actionnée par le front mon- tant suivant du signal de référence (OSC), et (b) restaure les première et seconde bascules (FF1, FF2) dans un état non validé, sous l'effet d'un troisième front montant du signal de référence apparaissant immédiatement après le front mon- tant suivant précité du signal de référence.