Brevet FR2604554A1 — publié le 19880401

! DISPOSITIF DE SECURITE POUR LA PROGRAMMATION D'UNE MEMOIRE NON VOLATILE PROGRAMMABLE ELECTRIQUEMENT La présente invention concerne les mémoires non volatiles programmables électriquement nécessitant un courant de program- mation telles que, par exemple, les mémoires EPROM ou EEPROM. Elle concerne plus particulièrement un dispositif de sécurité pour la programmation de ces mémoires. En général, dans les mémoires du type EPROM ou EEPROM, chaque élément de stockage d'information ou cellule- mémoire est constitué par un transistor MOS à grille flottante. Un transistor MOS à grille flottante peut avoir deux états. Pour un transistor MOS à canal N, dans un premier état aucune charge n'est piégée sur la grille flottante. Un canal de conduction peut exister entre source et drain. Le transistor conduit alors et se comporte comme un inter- rupteur fermé. Dans un deuxième état les électrons ont été piégés sur la grille flottante. Ils empêchent la création d'un canal de conduction dans le substrat entre source et drain. Dans ce cas, le transistor est bloqué et se comporte comme un interrupteur ouvert. Pour programmer un transistor MOS à grille flottante tel que décrit ci-dessus, des tensions plus élevées que la tension de fonc- tionnement normal doivent être appliquées sur la grille de com- mande et l'une des électrodes de sorte que la grille flottante puisse absorber et garder une charge d'électrons. D'autre part, pour lire une mémoire ainsi programmée, une tension de lecture spécifique doit être appliquée sur la grille de commande, cette tension de lecture permettant de détecter l'état passant ou bloqué du tran- sistor. Pour pouvoir appliquer les tensions nécessaires à la program- mation ou à la lecture cd'une cellule mémoire constituée par un transistor MOS à grille flottante, celui-ci est en général connecté de la manière représentée sur la figure I. Ainsi, une des électrodes principales du transistor MOS 1 à grille flottante, à savoir la source 2 dans le mode de réalisation représenté, est reliée à la tension VS5 représentant la masse tandis que l'autre électrode ou drain 3 est relié par l'intermédiaire d'une ligne de bits non représentée et d'un transistor MOS formant interrupteur 8 à un décodeur d'adresses de colonnes 7. La grille de commande 5 du transistor MOS 1 est reliée par l'intermédiaire d'une autre connexion dite ligne de mots, non représentée, à un décodeur d'adresses de lignes 6. Les lignes de bits et lignes de mots sont arrangées en lignes et en colonnes pour déterminer une matrice incluant la cellule mémoire constituée par le transistor MOS 1 à grille flottante de manière connue de l'homme de l'art. En fait, le décodeur d'adresses de colonnes 7 est relié à la grille du transistor 8 dont la source est reliée au drain 3 du transistor I tandis que son drain est connecté respectivement au circuit d'écriture E et à un circuit de lecture symbolisé par le bloc L. Le circuit d'écriture E est réalisé de manière qu'une tension correspondant sensiblement à la tension de commande d'écriture, à savoir la tension Vpp, soit appliquée au niveau du noeud N lorsque la cellule mémoire 1 doit être programmée, c'est-à-dire lorsqu'elle doit enregistrer une donnée correspondant par exemple à un "1". Au contraire, si la cellule mémoire 1 ne doit pas être programmée, la tension au noeud N pendant l'écriture est flottante. Comme représenté sur la figure 1, le circuit d'écriture peut être constitué par une charge comprenant un transistor MOS 11 déplété dont l'une des électrodes est reliée à la tension Vpp constituant la tension de commande d'écriture et dont l'autre électrode est reliée à une des électrodes d'un transistor MOS 12 enrichi. L'autre électrode du transistor 12 est connectée au noeud N. Les deux grilles des transistors 11 et 12 sont reliées en commun à un circuit de commande de programmation constitué par une porte NI 13 alimentée à la tension Vpp. Cette porte NI 13 reçoit respectivement sur ses deux entrées un signal D correspondant à la donnée à programmer inversée, et un signal PGM correspondant au signal de programmation inversé. En conséquence, avec le circuit ci-dessus on n'obtient une tension sensiblement égale à la tension Vpp au point N que si les signaux D et PGM sont tous deux à zéro, c'est-à-dire que le circuit d'écriture est ouvert si la donnée D vaut "1" et est bloqué si la donnée D vaut "0", dans le mode de réalisation choisi à titre d'exemple. En fait, on ne consomme du courant au niveau de Vpp que lorsqu'on programme le transistor MOS 1 à grille flottante. Aussi, en observant la variation du courant d'écriture dans une mémoire, on peut reconnaître facilement si on programme un niveau logique "1" ou un niveau logique "0" à une adresse donnée. Ceci est particulièrement gênant dans le cas des mémoires utilisées pour recevoir des informations confidentielles car il est alors facile de détecter, lors de leur programmation, la teneur de ces informations. La présente invention a pour but de remédier à cet inconve- nient en proposant un dispositif de sécurité qui ne permet pas de détecter la programmation d'un "1" ou d'un "0" dans une mémoire non volatile programmable électriquement nécessitant un courant de programmation. La présente invention a en conséquence pour objet un dispo- sitif de sécurité pour la programmation d'une mémoire non volatile programmable électriquement, la mémoire étant constituée par une matrice de cellules-mémoire accessibles chacune par des lignes et des colonnes et reliées à des circuits d'écriture et de lecture permettant respectivement de les programmer dans deux états "1" ou "0" selon les données en entrée et de lire l'état programmé, les cellules mémoire étant du type nécessitant un courant de program- mation pour être programmées dans un premier état ou "1" et ne demandant aucun courant pour être programmées dans un *second état ou "0", caractérisé en ce qu'il est constitué par un circuit de simulation activé par les données correspondant à une program- mation à "0' et débitant un courant identique à celui d'une cellule mémoire en condition de programmation à "1". Différents modes de réalisation peuvent être utilisés pour ce circuit de simulation. Selon un premier mode de réalisation, le circuit de simulation est constitué par une cellule-mémoire supplé- mentaire connectée à un deuxième circuit d'écriture parallèle au premier circuit d'écriture et activé par une donnée correspondant à une programmation à "0". De manière plus spécifique, le deuxième circuit d'écriture est constitué par une charge comprenant un transistor MOS déplété monté en série avec un transistor MOS enrichi, les grilles des deux transistors étant connectées en commun et reliées à un circuit d'activation appliquant la tension de com- mande d'écriture Vpp pour les données correspondant à une programmation à "0", la charge étant connectée entre la tension de commande d'écriture Vpp et la cellule-mémoire supplémentaire dont la grille est connectée directement ou par l'intermédiaire d'un soustracteur avec les grilles des deux transistors formant charge. Selon un autre mode de réalisation, le circuit de simulation est -15 constitué par une cellule-mémoire supplémentaire connectée au circuit d'écriture de la mémoire de manière à recevoir un courant de programmation pour les données correspondant à une programmation à "0". Dans ce cas, le circuit d'écriture est constitué par une charge comprenant un transistor MOS déplété monté en série avec un transistor MOS enrichi, les grilles des deux transistors étant con- nectées en commun et reliées à la tension de commande d'écriture Vpp, la charge étant connectée entre la tension de commande d'écriture Vpp et respectivement les cellules-mémoire de la zone mémoire ou la cellulemémoire supplémentaire par l'intermédiaire de portes ET commandées soit par les données correspondant à une programmation à "1" soit par les données correspondant à une programmation à "0". Selon une autre caractéristique de la présente invention, la cellule-mémoire supplémentaire est constituée comme les cellules- mémoire par des transistors MOS à grille flottante. Toutefois, la cellule-mémoire supplémentaire est une cellule mémoire program- mée puisque la même cellule est utilisée. pour un ensemble de cellulesmémoire du plan mémoire. Or, une cellule-mémoire déjà programmée présente une courbe de consommation de courant différente d'une cellule-mémoire vierge. En effet, une cellule mémoire vierge d'une mémoire non volatile présente une pointe de consommation de courant d'environ 2 96 en début de programmation, pointe qui est pratiquement résorbée apès deux millisecondes. Or, cette pointe de consommation n'existe plus dans le cas o la cellule est reprogrammée. Toutefois, dans les mémoires non volatiles programmables électriquement actuellement utilisées, on program- me toujours un octet soit huit positions binaires en parallèle; or sur huit positions binaires la différence de courant entre une cellule vierge et une cellule programmée en condition de programmation est très difficilement décelable. D'autre part, le courant moyen d'une cellule vierge en programmation et d'une cellule déjà program- mée est sensiblement le même car on positionne la droite de charge dans la zone appelée en langue anglaise "snap back" de la cellule. En conséquence, l'utilisation pour la cellule-mémoire supplémentaire d'un transistor MOS à grille flottante donne en général de bons résultats et ne permet pas de différencier la programmation à "1" ou "0". Toutefois, notamment lorsqu'on réalise une programmation bit par bit, on utilise de préférence une cellule-mémoire supplémentaire constituée par un transistor MOS à grille flottante dont la grille flottante est court- circuitée avec la grille de commande et qui présente la même tension grille-source que les autres cellules- mémoire. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description de divers modes de réalisation faite ci-après avec référence aux dessins ci-annexés dans lesquels: - la figure 1, déjà décrite, représente schématiquement une cellule mémoire d'une mémoire EPROM connectée à ses circuits de com- mande, - la figure 2 représente schématiquement un mode de réalisation d'une cellule-mémdire d'une mémoire EPROM connectée à ses circuits de commande comprenant un dispositif de sécurité con- forme à la présente invention, - la figure 3 représente schématiquement une variante de réalisation du dispositif de sécurité, et - la figure 4 représente schématiquement un autre mode de réalisa- tion d'une cellule mémoire d'une mémoire EPROM connectée à ses circuits de commande et comprenant un dispositif de sécurité con- forme à la présente invention. Pour simplifier la description, dans les -dessins les mêmes éléments portent les mêmes références. D'autre part, la description a été faite en se référant à des circuits MOS réalisés en technologie NMOS, il est évident pour l'homme de l'art que la présente invention peut s'adapter à d'autres technologies. La mémoire décrite est une mémoire EPROM dont les cellules-mémoire sont constituées par des transistors MOS à grille flottante de type SAMOS (pour stocked gate avalanche injection MOS). La présente invention peut aussi s'appliquer à des transistors MOS de type FAMOS (pour floating gate avalanche injection MOS). Ainsi, comme représenté sur la figure 2, une cellule-mémoire constituée par le transistor MOS à grille flottante és-t connectée, de la même manière que dans le mode de réalisation de la figure 1, à un décodeur d'adresses de lignes 6, un décodeur d'adresses de colonnes 7, un circuit de lecture L et un circuit d'écriture E. En conséquence, ces différents circuits ne seront pas redécrits. Conformément à la présente invention, la rmémoire EPROM schématisée par sa cellule mémoire 1 comporte de plus un dispositif de sécurité qui empêche la détection d'une programmation de "1" ou de "0". Comme représenté sur la figure 2, le dispositif de sécurité est constitué essentiellement par un circuit de simulation E2 compre- ?.5 nant une cellule mémoire 15 constituée par un transistor MOS à grille flottante dont l'une des électrodes principales ou source 15' est reliée à la tension VSS et dont l'autre électrode principale ou drain 15" est reliée à une charge constituée des deux transistors MOS 18 et 19. De manière plus spécifique, le transistor MOS 18 est un transistor déplété tandis que le transistor MOS 19 est un transistor enrichi. Ces deux transistors sont connectés en série, le drain du transistor 18 étant relié à la tension de commande d'écri- ture Vpp et la source du transistor MOS 19 étant connectée au drain " du transistor MOS 15 à grille flottante formant la cellule mémoire supplémentaire. D'autre part, les grilles des transistors 18 et 19 sont connectées ensemble et reliées à un circuit d'activation. De même, la grille de commande 16 du transistor MOS à grille flottante 15 est reliée au point de connexion des grilles des transistors 18 et 19. Le circuit d'activation est constitué par une porte NI 14 alimentée par la tension de commande d'écriture Vpp. Cette porte NI 14 reçoit en entrée le signal D correspondant à la donnée en entrée et le signal PGM correspondant au signal de programmation PGM inversé. Comme représenté sur la figure 2, de manière connue, les signaux Det D entrant respectivement dans les portes NI 13 et 14 sont issus d'un registre dynamique R de type connu. Le registre R permet de réaliser le stockage et le rafrai- chissement des données. De manière plus spécifique, il reçoit sur son entrée les données à écrire sous forme de niveau logique "1" ou "0". Il comporte essentiellement des moyens de stockage constitués par des capacités non représentées prévues devant les deux inverseurs I1 et 12 et un transistor MOS 20 commandé par le signal CLK représentant le signal horloge de la mémoire. Ce transistor MOS 20 est utilisé pour réaliser le rafraîchissement des données. Ainsi, en sortie de l'inverseur Il, à savoir au noeud NI, on obtient la donnée D qui est envoyée en entrée de la porte NI 13 puis en sortie de l'inverseur I2, à savoir sur le noeud N2, on obtient la donnée D qui est envoyée en entrée de la porte NI 14. On expliquera maintenant le fonctionnement du circuit con- forme à la présente invention. Ainsi, pour programmer à "1" une cellulemémoire du type de celle représentée à la figure 2, on applique sur sa grille de commande 5 une tension de programmation égale à Vpp en sélectionnant ladite cellule mémoire 1 par l'intermé- diaire des décodeurs 6 et 7. Dans ce cas, les transistors 8, 11 et 12 correspondent à une résistance de charge. En effet, le signal D correspondant' à un niveau logique "1" et le signal PGM étant activé, on obtient un niveau logique "1" en sortie de la porte NI 13. En conséquence, les transistors MOS 11 et 12 sont passants et la tension de drain du transistor MOS à grille flottante 1 est égale à Vpp - V charge tandis que la tension grille VGp est égale à Vpp. Le transistor MOS I se programme et l'on observe une consommation de courant sur Vpp. Pendant ce temps, la sortie de la porte NI 14 se trouve au niveau logique "0". En conséquence, les transistors 18 et $ 19 sont bloqués, de plus la grille de la cellulemémoire 15 se trouve au niveau logique "0" et il n'y a aucune programmation au niveau de cette cellule. Au contraire, si l'on désire programmer à "0" une cellule mémoire telle que le transistor MOS 1 à grille flottante, ladite cellule-mémoire I étant sélectionnée par l'intermédiaire des déco- deurs 6 et 7, sa grille de commande 5 reçoit 'une tension de programmation égale à Vpp. Dans ce cas les transistors 11 et 12 sont bloqués car ils reçoivent sur leur grille un niveau logique "0" puisque D est au niveau logique "1" tandis que le signal PGM est au niveau logique "0". En conséquence, il n'est pas possible d'observer de consommation de courant sur Vpp suite à la programmation à "0" de la cellule mémoire 1. Toutefois, la sortie de la porte NI 14 se trouve, dans ce cas, au niveau logique "1" puisque les signaux D et PGM sont au niveau logique "0". En conséquence, les transistors 18 et 19 deviennent passants, la tension sur le drain 15" de la cellule mémoire supplémentaire 15 devient égale à Vpp V charge et la tension sur la grille 16 est égale à Vpp. Il y a donc consommation de courant sur Vpp puisque simulation d'une programmation à "1" sur la cellule mémoire supplémentaire 15. En conséquence, avec le dispositif ci-dessus il est difficile de pouvoir détecter par mesure de la consommation de courant sur la tension de commande d'écriture Vpp une programmation à "1" ou à "0". Toutefois, la simulation de programmation à "1" sur la cellule- mémoire supplémentaire correspond à la programmation d'une cel- lule-mémoire déjà programmée. Or, une cellule-mémoire déjà programmée présente une courbe de consommation de courant légèrement différente d'une cellule-mémoire vierge. En effet, une cellule-mémoire vierge d'une mémoire non volatile de type EPROM par exemple, présente une pointe de consommation de courant d'environ 2% en début de programmation, poi;nte qui est pratique- ment résorbée après 2 millisecondes. Toutefois, dans les mémoires EPROM on ne programme pas cellule-mémoire par cellule- mémoire mais on programme en général sur huit cellules-mémoire en paral- lèle. En fait, sur huit cellules-mémoire en parallèle, la différence de courant entre une celluie vierge et une cellule programmée en condition de programmation est très difficilement décelable. *D'autre part, le courant moyen d'une cellule vierge en program- mation et d'une cellule déjà programmée est sensiblement le même, car on positionne la droite de charge dans la zone appelée en language anglo-saxon zone "snap back" de la caractéristique. Toutefois, pour remédier à cet inconvénient la cellule-mé- moire supplémentaire 15 peut être remplacée par la cellule- mémoire 15' représentée sur la figure 3. Dans ce cas, la cellule mémoire 15' est constituée par une transistor MOS à grille flottante dont la grille flottante 17' a été court-circuitée avec sa grille de commande 16'. La cellule-mémoire 15' est connectée de manière identique à la cellulemémoire 15, c'est-à-dire que sa source est connectée à VSS tandis que son drain est connecté à une charge 1 constituée par les transistors MOS 18 et 19. De même la grille de commande 16' du transistor MOS 15' est connectée au point commun avec les grilles des transistors MOS 18 et 19 en sortie de la porte NI 14. Dans ce cas la grille 16' est connectée par l'intermédiaire d'un soustracteur de tension 21 de manière à appliquer sur la cellule mémoire 15' la même tension grille-source VGS que sur une cellule mémoire constituée par un transistor MOS à grille flottante. Or, VGS égale YVGp. En conséquence, la même tension grille-source pour la cellule 15' que pour une cellule normale est obtenue en utilisant le facteur Y. Aussi, au lieu d'appliquer Vpp sur l'ensemble grille de commande 16' grille flottante 17' de la cellule supplémen- taire 15', on applique une tension qui est égale à VVpp. Cette tension peut être obtenue à partir de la tension Vpp en utilisant le circuit soustracteur de tension 21. En fait, le circuit représenté à la figure 3 fonctionne de manière identique au circuit E2 de la figure 2, la seule différence résidant en ce que la courbe du courant consommé sur Vpp est identique à celle du courant consommé lors de la programmation à "1" d'une cellule-mémoire normale 1. On décrira maintenant, avec référence à la figure 4, un autre mode de réalisation d'un dispositif de sécurité pour la program- mation d'une mémoire non volatile programmable électriquement conforme à la présente invention. Dans le mode de réalisation de la figure 4 on n'utilise plus deux circuits d'écriture independants mais un seul et même circuit d'écriture pour écrire les cellules-mémoire normales I ou la cellule-mémoire supplémentaire 32. Comme repré- senté sur la figure 4, le transistor I à grille flottante est connecté au décodeur d'adresses de lignes 6, au décodeur d'adresses de colonnes 7 et au circuit de lecture L de la même manière que dans le mode de réalisation de la figure 1. Dans ce cas toutefois, le circuit d'écriture n'est pas relié directement au noeud N mais par l'intermédiaire d'une porte ET 36 qui reçoit sur une de ses entrées le signal issu de la porte NI 13 et sur l'autre entrée le signal issu du circuit d'écriture proprement dit. Le circuit d'écriture proprement dit est constitué par le transistor MOS déplété 30 et le transistor 1- 5 MOS enrichi 31 montés en charge. Le drain du transistor MOS 30 est connecté à la tension de commande d'écriture Vpp tandis que la source du transistor MOS 31 est reliée à l'entrée de la porte ET 36 ainsi qu'à l'entrée d'une porte ET 35 qui sera décrite ultérieurement. Les grilles des transistors 30 et 31 sont connectées ensemble et reliées à la tension de commande d'écriture Vpp. D'autre part, le circuit conforme à la présente invention comporte une cellule mémoire supplémentaire 32 constituée par un transistor MOS à grille flottante 33 dont la source est connectée à V55 et dont le drain est relié à la sortie de la porte ET 35 qui reçoit en entrée un signal issu du circuit d'écriture constitué par les transistors 30 et 31 et sur son autre entrée le signal issu de la porte NI 14. Les portes NI 13 et 14 sont identiques aux portes NI décrites avec référence à la figure 2 et elles fonctionnent de la même manière. D'autre part, la grille de commande 34 du transistor MOS 32 à grille flottante est reliée à la sortie de la porte NI 14. Il est évident pour l'homme de l'art que la cellule-mémoire 32 peut être- constituée par un transistor MOS dont la grille flottante 33 est court- circuitée à la grille 34. Avec le circuit de la figure 4, lorsque une donnée D en entrée est à un niveau logique "1" la sortie de la porte NI 13 est au niveau logique "1" tandis que la sortie de la porte NI 14 est au niveau logique "0". La porte ET 36 est passante puisque le noeud N3 se trouve toujours à un niveau logique "1" correspondant à la tension Vpp. En conséquence, la cellule mémoire 1 sélectionnée par les décodeurs d'adresses de colonnes 7 et de lignes 6 se programme et l'on observe une variation de courant sur Vpp. Lorsqu'une donné D à un niveau logique "0" se trouve en entrée, alors la sortie de la porte NI 13 est à "0" bloquant le porte ET 36 et la sortie de la porte NI 14 passe au niveau logique I correspondant à Vpp ce qui débloque la porte ET 35 et simule une programmation à "1" sur la cellule- mémoire supplémentaire 32. Avec ce circuit, il n'est pas possible de reconnattre par détection du courant sur Vpp si on programme un niveau logique "1" ou un niveau logique "0" à une adresse donnée. Les circuits ci-dessus ont été donnés à titre d'exemple. Il est évident pour l'homme de l'art que d'autres modes de réalisation peuvent être utilisés pour le circuit de simulation qui correspondent aux caractéristiques données dans les revendications ci-après. D'autre part, les états logiques "1" et "0" ont été choisis suivant une certaine convention et il est évident pour l'homme de l'art que la convention inverse aurait pu être prise. Cette convention ne limite en aucun cas la portée des revendications. REVENDICATIONS 1. Dispositif de sécurité pour la programmation d'une mémoire non volatile programmable électriquement, la mémoire étant consti- tuée par une matrice de cellules-mémoire (1) accessibles chacune par des lignes et des colonnes et reliées à des circuits d'écriture (E) et de lecture (L) permettant respectivement de les programmer dans deux états "1" ou "0" selon les données en- entrée et de lire l'état programmé, les cellules mémoire étant du type nécessitant un courant de programmation pour être programmées dans un premier état ou "1" et ne demandant aucun courant pour être programmée dans un second état ou "0", caractérisé en ce qu'il est constitué par un circuit de simulation (E2) activé (14) par les données correspon- dant à une programmation à "0" et débitant un courant identique à celui d'une cellule-mémoire en condition de programmation à "1". - 2. Dispositif de sécurité selon la revendication 1, caractérisé en ce que le circuit de simulation est constitué par une cellule mémoire supplémentaire (15) connectée à un deuxième circuit d'écriture (E2) parallèle au premier circuit d'écriture activé (14) par une donnée correspondant à une programmation à "0". 3. Dispositif de sécurité selon la revendication 2 caractérisé en ce que le deuxième circuit d'écriture est constitué par une charge comprenant un transistor MOS (18) déplété monté en série avec un transistor MOS (19) enrichi, les grilles des deux transistors étant connectées en commun et reliées à un circuit d'activation (14) appliquant la tension de commande d'écriture Vpp pour les données correspondant à une programmation à "0", la charge étant connectée entre la tension de commande d'écriture Vpp et la cellule-mémoire supplémentaire (15) dont la grille de commande (16) est connectée avec les grilles des deux transistors de la charge. 4. Dispositif de sécurité selon la revendication 3, caractérisé en ce que le circuit d'activation est constitué par une porte NI (14) alimentée par la tension de commande d'écriture (Vpp) et recevant respectivement le signal de commande de programmation inversé PGM et la donnée à programmer D. 5. Dispositif de sécurité selon la revendication 1, caractérisé en ce que le circuit de simulation est constitué par une cellule mémoire supplémentaire (32) connectée au circuit d'écriture (E) de la mémoire par des moyens (14,35) permettant de recevoir un courant de programmation pour les données correspondant à une programmation à "0". 6. Dispositif de sécurité selon la revendication 5, caractérisé en ce que le circuit d'écriture est constitué par une charge comprenant un transistor MOS déplété (30) monté en série avec un transistor MOS enrichi (31), les grilles des deux transistors étant connectées en commun et reliées à la tension de commande d'écriture Vpp, la charge étant connectée entre la tension de commande d'écriture Vpp et respectivement les cellules-mémoire (1) de la zone mémoire et la cellule-mémoire suplémentaire (32) par l'intermédiaire des portes ET (35, 36) ouvertes par-les signaux issus des circuits d'activation (13, 14) commandés soit par les données correspondant à une programmation à "1", soit par les données correspondant à une programmation à "0". 7. Dispositif de sécurité selon l'une quelconque des revendica- tions 2 à 6, caractérisé en ce que les cellules-mémoire ainsi que la cellule-mémoire supplémentaire (15) sont constituées par des tran- sistors MOS à grille flottante. 8. Dispositif de sécurité selon l'une quelconque des revendica- tions 2 à 6, caractérisé en ce que, les cellules-mémoire (1) étant constituées par des transistors MOS à grille flottante, la cellule mémoire supplémentaire (15') est constituée par un transistor MOS à grille flottante dont la grille flottante est court-circuitée avec la grille de commande et qui présente la -même tension grille-source que les autres cellules-mémoire. 9. Dispositif de sécurité selon la revendication 8, caractérisé en ce que la tension grille-source de la cellule-mémoire supplémen- taire (15') est obtenue en appliquant sur la grille de commande de cette cellule une tension de commande d'écriture égale à,' la tension de commande d'écriture appliquée sur les autres cellules- mémoire (1), >- étant le facteur de couplage d'un transistor à grille flottante.