Brevet FR2609811A1 — publié le 19880722

-2609811 DISPOSITIF DE COMMANDE POUR UN APPAREIL DE TEST AUTOMATIQUE DE CIRCUITS La présente invention concerne un dispositif de commande pour le test automatique de circuits électroniques. Dans un appareil de test automatique de circuits électroniques (par exemple des dispositifs analogiques à très haut niveau d'intégration, ou VLSI), des configurations de test sont enregistrées en mémoire et sont utilisées pour fournir des signaux de test d'entrée appliqués à des noeuds d'un circuit sous test (ou en abrégé "CST"), et les signaux de sortie résultants du CST sont comparés avec des signaux de sortie attendus. L'appareil de test peut également com- prendre des instruments analogiques tels que des générateurs de signaux de haute fréquence et de basse fréquence destinés à appliquer des signaux de test analogiques au CST, et des numériseurs de haute fréquence et de basse fréquence, ainsi qu'une mémoire de saisie associée, dans le but de numériser et d'enregistrer les résultats. Pour accomplir simultanément les opérations qui consistent à fournir des signaux de commande pour l'appareil de test, et à fournir un grand nombre de bits de données au CST en synchronisme avec les signaux d'horloge à cadence élevée qui sont appliqués au CST, on utilise un contrôleur de séquence rapide pour fournir en parallèle à vitesse éle- vée les bits de commande (encore appelés ici "micro-code") et les bits de données. (On appelle "vecteur" le micro-code plus des bits de données au cours d'une période d'horloge donnée.) Les bits de commande sont contenus dans une mémoire vive dans le contrôleur de séquence, par exemple une mémoire d'une profondeur de 16K pour fournir 16K instructions aux- quelles on peut accéder de façon directe en appliquant l'adresse appropriée à la mémoire vive, sur un bus d'adresse commandé par un générateur d'adresse dans le contrôleur de séquence. Les configurations de test se trouvent dans des mémoires vives qui sont réparties sur des cartes séparées et auxquelles on accède par le même bus d'adresse, qu'on appel- le souvent un "bus d'état". Dans un appareil de test fournissant et détectant des signaux numériques et analogiques mélangés, on a comman- dé des instruments analogiques par des bits de la mémoire vive du contrôleur de séquence affectés à des lignes d'évé- nements (par exemple 5 lignes pour 5 bits d'information) qui étaient utilisées par les instruments analogiques pour procurer pour ces instruments un jeu d'instructions limité (par exemple 32 instructions au total pour tous les instru- ments), pendant le fonctionnement rapide du contrôleur de séquence. La majorité des changements concernant le fonc- tionnement des instruments analogiques étaient donc effec- tués par l'ordinateur de test accomplissant la commande principale, entre des tests rapides du CST. On a découvert qu'il était possible de commander avec davantage de souplesse l'instrumentation analogique dans un appareil de test de circuits numériques et analogi- ques mélangés, et de lui faire accomplir davantage de fonc- tions pendant une configuration de test, et qu'il était également possible d'ajouter de l'instrumentation supplé- mentaire au système avec peu de changements de matériel, en associant aux instruments analogiques une mémoire vive char- gée avec un micro-code et connectée à un bus de séquence commandé par un générateur d'adresse d'un contrôleur de sé- quence. Des instructions peuvent ainsi être avantageusement présentées simultanément à chacun des instruments à la ca- dence d'horloge du CST. On peut ajouter et commander aisément des instruments supplémentaires en prévoyant un micro-code pour eux, et en connectant leurs mémoires vives de micro-code au bus d'adresse de séquence. La programmation des instru- ments par l'utilisateur est facilitée, du fait que les ins- tructions des instruments sont simplement des bits de micro- code supplémentaires dans le vecteur de test. Dans des modes de réalisation préférés, les instru- ments analogiques comprennent des générateurs de signaux ana- logiquesde haute fréquence et de basse fréquence ainsi que des numériseurs de saisie et une mémoire associée; il existe également des instruments qui fournissent et détectent des représentations numérisées de signaux analogiques et qui com- portent une mémoire vive de micro-code qui est adressée par le bus d'adresse de séquence; le bus d'adresse de séquence comprend des registres pipeline pour faire avancer séquen- tiellement une information d'adresse le long du bus d'adresse de séquence, à partir du générateur d'adresse; et il existe une mémoire vive d'horloge connectée au bus d'adresse de sé- quence et à un générateur d'horloge associé. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation préféré, donné à titre d'exemple non limitatif. La suite de la des- cription se réfère aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique d'un appareil de test automatique de circuits conformé à l'invention; La figure 2 est un diagramme d'un format de vecteur de test pour l'appareil de la figure 1. En considérant la figure 1, on voit un appareil de test automatique de circuits 10, destiné à tester un circuit sous test ("CST") 12, qui est connecté électriquement à la tête de test 14. L'ordinateur de test 16 assure la commande d'ensemble de l'appareil, y compris du contrôleur de séquence 18 qu'on utilise pour fournir simultanément un grand nombre de données au CST 12, en utilisant la mémoire vive de con- figurations de test numériques 20 (16K sur 320 bits) et le système de définition de format 22, et pour appliquer des signaux de commande au reste de l'appareil de test, en syn- chronisme avec les signaux d'horloge à cadence élevée, par exemple 25 MHz, qui sont appliqués au CST 12. Le contrôleur de séquence 18 comprend un générateur d'adresse 24 qui est connecté au bus d'adresse de séquence à 14 bits, 26, et à la mémoire vive de micro-code de séquence 28 (16K sur 43 bits), qui contient les bits de commande pour les signaux de commande pour l'appareil de test et pour le générateur d'adresse 24 du contrôleur de séquence. Le bus d'adresse de séquence 26 est connecté à la mémoire vive de configurations de test numériques 20 et à des mémoires vives de micro-code 34 (16K sur 4 bits), 36 (16K sur 9 bits), 38 (16K sur 4 bits), 40 (16K sur 9 bits), qui sont respectivement associées à l'instrument de saisie de signaux numériques 42, à l'ins- trument de source de signaux numériques 44, à l'instrument de saisie de signaux analogiques de haute fréquence 46 et à l'instrument de source de signaux analogiques de haute fré- quence 48. Le bus d'adresse 26 est également connecté à la mémoire vive de micro-code d'horloge 50 du sous-système d'horloge mère 52. Le bus d'adresse 26 comporte également un bit de condition grâce auquel des événements survenant dans les instruments 42, 44, 46, 48, l'horloge 52 et la mémoire vive de configurations de test numériques 20 peuvent affecter l'adresse que produit le générateur d'adresse 24 du contrô- leur de séquence. Des événements survenant dans le CST 12 peuvent également affecter le générateur d'adresse 24 par l'intermédiaire du système de définition de format 22, de la mémoire vive de configurations de test 20 et du bit de condition dans le bus d'adresse 26. La mémoire vive de micro-code de saisie de signaux numériques 34 est connectée de façon à fournir des instruc- tions à son générateur d'adresse associé 54, qui applique à son tour des adresses à sa mémoire vive de saisie associée 56 (1M sur 20 bits), qu'on utilise pour enregistrer les don- nées de sortie numériques saisies provenant du CST 12, après que les données ont été acheminées par le système de défini- tion de format 22 et converties par le sous-circuit de con- version 58 sous une forme dans laquelle ces données sont en- registrées dans la mémoire vive 56. De façon similaire, la mémoire vive de micro-code de source de signaux numériques 36 est connectée de façon à fournir des instructions à son générateur d'adresse associé 60, qui fournit à son tour des adresses à sa mémoire vive de signal associée 62 (64K sur bits), dans laquelle est chargée une représentation numé- rique d'une forme d'onde analogique; la mémoire vive de si- gnal 62 est connectée de façon à présenter le signal numéri- sé à son convertisseur de données associé 64, qui convertit les données sous une forme qu'on utilise pour la présenta- tion au système de définition de format 22. La mémoire vive de micro-code de saisie de signaux analogiques de haute fré- quence, 38, est connectée de façon similaire afin d'appli- quer des instructions à son générateur d'adresse associé 66, qui applique à son tour des adresses à sa mémoire vive de saisie associée 68 (1M sur 20 bits), qu'on utilise pour en- registrer des représentations numérisées du signal de sortie analogique détecté provenant du CST 12, qui sont fournis par le convertisseur analogique-numérique 70. La mémoire vive de micro-code de source de signaux analogiques de haute fré- quence 40 est connectée de façon similaire afin d'appliquer des instructions à son générateur d'adresse associé 72, qui applique des adresses à la mémoire vive de signal 74 (64K sur 20 bits), dans laquelle est chargée une représentation numérique d'un signal analogique; la mémoire vive de signal 74 est connectée de façon à présenter le signal numérisé au convertisseur numérique/analogique 76, qui applique un si- gnal analogique au CST 12. L'instrument de source de signal analogique de haute fréquence 48 est donc un générateur de signal analogique, et l'instrument de saisie de signal de haute fréquence 56 comprend un numériseur de saisie et une mémoire associée. L'appareil de test 10 comprend également un ins- trument de saisie de signal analogique de basse fréquence et un instrument de source de signal analogique de basse fréquence (non représentés), similaires aux instruments 46 et 48 et connectés au bus d'adresse de séquence 26, les différences essentielles consistant en ce que les convertis- seurs analogique/numérique et numérique/analogique fonction- nent à des fréquences basses au lieu de fonctionner à des fréquences élevées. Les générateurs d'adresse 66, 72 des instruments analogiques 46, 48 sont connectés au bus d'adres- se d'ordinateur de test à 16 bits, 78, pour la commande par l'ordinateur de test 16 lorsque le séquenceur 18 n'effectue pas des tests rapides. Des registres pipelines (non repré- sentés) sont répartis le long du bus d'adresse de séquence 26 et dans tout l'appareil de test 10, le long des voies allant des mémoires vives de micro-code vers des sources de signaux réellement présentés au CST 12; les registres pipe- lines font progresser séquentiellement des adresses le long du bus d'adresse de séquence 26, et des adresses et d'autres signaux numériques le long d'autres voies. En fonctionnement, les instructions respectives sont chargées dans les mémoires vives de micro-code 28, 34, 36, 38, 40, 50, et les signaux analogiques numérisés respec- tifs sont chargés dans les mémoires vives de signal 62, 74, le tout sous la commande de l'ordinateur de test 16. D'au- tres instructions sont transmises de l'ordinateur de test 16 vers des éléments de l'appareil de test 10, et des con- figurations de test numériques sont chargées dans la mémoire vive de configurations de test numériques 20, également avant le test à grande vitesse du CST 12. Pendant le test à grande vitesse sous la commande du contrôleur de séquence 18, des adresses que le générateur d'adresse 24 applique au bus d'adresse de séquence 26 provo- quent l'application d'instructions aux instruments, à partir de leurs mémoires vives de micro-code associées, en synchro- nisme avec l'application de données au CST 12, à sa cadence d'horloge. Les configurations de test numériques qui sont enregistrées dans la mémoire vive de configurations de test numériques 20 fournissent les données pour les signaux d'horloge et de commande et pour la détection des signaux de sortie numériques résultants pour le CST 12. Les instru- ments fournissent au CST 12 des signaux analogiques et des signaux analogiques sous forme numérique, et ils détectent les signaux de sortie résultants. L'horloge mère 52 fournit des signaux d'horloge programmables pour le restede l'appa- reil 10. Des événements survenant dans les instruments 42, 44, 46, 48, l'horloge 52 et la mémoire vive de configura- tions de test 20 peuvent affecter l'adresse que produit le générateur d'adresse 24 du contrôleur de séquence, par l'in- termédiaire du bit de condition dans le bus d'adresse 26. Des événements survenant dans le CST 12 peuvent également affecter l'adresse que produit le générateur d'adresse 24 du séquenceur, par l'intermédiaire du système de définition de format 22 et de la mémoire vive de configurations de test numériques 20. Les instruments qui sont réellement utilisés pen- dant un test dépendent du type du CST 12 et des fonctions de celui-ci qui sont testées. En général, on utilise un instrument de source de signal numérique 44 avec un instru- ment de saisie de signal analogique (par exemple l'instru- ment 46), et on utilise un instrument de source de signal analogique (par exemple l'instrument 48) avec un instrument de saisie de signal numérique 42. En outre, on pourrait utiliser l'instrument de saisie de signal numérique 42 avec l'instrument de source de signal numérique 44, et on pour- rait utiliser un instrument de source de signal analogique avec un instrument de saisie de signal analogique. Le test de dispositifs ayant des possibilités ana- logiques et numériques notables, par exemple des codecs, des modems, des émetteurs-récepteurs Ethernet, des dispositifs d'un réseau numérique à intégration de services (RNIS) et des composants vidéo et audio numériques, fait couramment intervenir l'utilisation simultanée de la mémoire vive de configurations de test numériques 20, des instruments de saisie et de source de signal numérique 42, 44, des instru- ments de saisie et de source de signal analogique de haute fréquence 46, 48, et des instruments de saisie et de source de signal analogique de basse fréquence (non représentés). Lorsqu'il est nécessaire de fournir des possibilités sup- plémentaires de source et de saisie de signaux numériques et analogiques, on ajoute des instruments numériques et analogiques supplémentaires identiques ou similaires à ceux représentés sur la figure 1, en connectant leurs mémoires vives de micro-code associées au bus d'adresse de séquence 26, et en connectant leurs sorties ou leurs entrées à la tête de test 14. La figure 2 montre le format d'un vecteur, com- prenant des données et un micro-code, pour l'appareil de test 10. Comme on peut le voir, le micro-code est réparti dans l'ensemble du système. Le séquenceur 18 comporte 43 bits de micro-code, l'horloge mère 52 comporte 9 bits de micro-code et les divers instruments ont leurs propres bits de micro-code associés, comme indiqué. Des instructions peuvent donc être présentées à chacun des instruments à la cadence d'horloge du circuit sous test pendant des opéra- tions de test à grande vitesse, ce qui procure une plus grande souplesse et permet aux instruments d'accomplir da- vantage de fonctions pendant la présence d'une configuration de test, en comparaison avec le cas dans lequel on utilise des lignes d'événements. En outre, comme on l'a déjà men- tionné, on peut aisément ajouter à l'appareil des instru- ments supplémentaires en établissant un micro-code pour eux, et en connectant leurs mémoires vives de micro-code au bus d'adresse. Ce format de micro-code facilite également consi- dérablement la programmation par l'utilisateur. D'autres modes de réalisation entrent dans le ca- dre des revendications qui suivent. On peut par exemple utiliser dans l'appareil de test automatique de circuits, ou ajouter à celui-ci,des instruments autres que ceux repré- sentés sur la figure 1. On peut également apporter de nom- breuses autres modifications au mode de réalisation décrit. REVENDICATIONS 1. Dispositif pour la commande rapide de configu- rations de test numériques et d'instruments analogiques dans un appareil de test automatique de circuits, caracté- risé en ce qu'il comprend: un contrôleur de séquence (18) comprenant une mémoire Vive de séquence (28) pour un micro- code, et un générateur d'adresse de séquence (24) destiné à adresser sélectivement des instructions dans la mémoire vi- ve à la cadence d'horloge d'un circuit sous test (12); un bus d'adresse de séquence (26) connecté au générateur d'adresse de séquence (24); une mémoire vive de configura- tions de test numériques (20) connectée au bus d'adresse de séquence (26); et des instruments analogiques (46, 48) com- prenant des mémoires vives d'instruments associées (38, 40) dans lesquelles sont chargés des micro-codes pour les ins- truments et qui sont connectées au bus d'adresse de séquen- ce (26). 2. Dispositif selon la revendication 1, caracté- risé en ce que les instruments analogiques comprennent un générateur de signal analogique (48) et un numériseur de saisie (46, 70) et une mémoire associée (68). 3. Dispositif selon l'une quelconque des revendi- cations 1 ou 2, caractérisé en ce que les instruments ana- logiques comprennent des générateurs de signal de haute fréquence et de basse fréquence (48) et des numériseurs de saisie (46, 70) et des mémoires associées (68). 4. Dispositif selon l'une quelconque des revendi- cations 1 à 3, caractérisé en ce qu'il comprend en outre des instruments (44, 42) qui fournissent et détectent des représentations numériques de signaux analogiques et qui comportent des mémoires vives associées (36, 34) dans les- quelles sont chargés des micro-codes et qui sont connec- tées au bus d'adresse de séquence (26). 5. Dispositif selon la revendication 2, caracté- risé en ce que le générateur de signal analogique (48) comprend une mémoire vive de micro-code de signal (40) con- nectée au bus d'adresse de séquence (26), un générateur d'adresse de signal (72) qui reçoit des instructions four- nies par le micro-code de signal, une mémoire vive de si- gnal (74) dans laquelle sont chargés des signaux analogi- ques numérisés et qui est adressée par le générateur d'adresse de signal (72), et un convertisseur numérique/ analogique (76). 6. Dispositif selon l'une quelconque des revendi- cations 1 à 5, caractérisé en ce qu'il comprend une mémoire vive d'horloge (50) dans laquelle est chargé un micro-code pour l'horloge et qui est connectée au bus d'adresse de sé- quence (26), et un générateur d'horloge commandé par le micro-code qui se trouve dans la mémoire vive d'horloge (50). 7. Dispositif selon l'une quelconque des revendi- cations 1 à 6, caractérisé en ce que le bus d'adresse de séquence (26) comprend des registres pipelines destinés à faire progresser séquentiellement une information d'adresse le long du bus d'adresse, à partir du générateur d'adresse (24), sous l'effet des signaux d'horloge. 8. Dispositif selon l'une quelconque des revendi- cations 1 à 7, caractérisé en ce que le bus d'adresse de séquence (26) comprend un bit de condition qu'on peut uti- liser pour influer sur l'adresse que produit le générateur d'adresse de séquence (24).