Brevet FR2605785A1 — publié le 19880429

La présente invention concerne les circuits intégrés à semiconducteurs et plus particulièrement une technologie efficace appliquée à un micro-ordinateur monopuce contenant une mémoire ROM (mémoire morte programmable, dans lequel une action électrique d'écriture peut être exécutée au moyen d'un accès exécuté à partir d'un microprocesseur par exemple. Un micro-ordinateur monopuce contenant une mémoire EPROM (mémoire ROM programmable électriquement) est décrit par exemple dans "Hitachi Microcomputer Data Book, monopuce à 8 bits" pages 823-865, publié par la société dite Hitachi Ltd. en Août 1984. Avec ce micro-ordinateur monopuce, on peut obtenir aisément un micro-ordinateur monopuoepossé- dant un programme désiré par un utilisateur,moyennant l'utilisation de la mémoire EPROM, et son adaptabilité à une fabrication en grande série peut être améliorée. C'est-d-dire que, si l'on utilise une mémoire ROM du type à masquesen tant que mémoire ROM incorporée, une grande partie du temps sera dépensée pour la fabrication de différents masques pour l'écriture du programme et pour la fabrication de circuits intégrés utilisant les masques. Ces dernières années, on a remarqué l'apparition de ce qu'on appelle des cartes à circuits intégrés à la place de cartes magnétiques. Un micro-ordinateur monopuce contenant une mémoire EEPROM (mémoire ROM effaçable et programmable électriquement)et devant être utilisé dans une telle carte à circuits intégrés ou dans une banque de données est décrit dans RTHE HITACHI HYORON", Vol. 68, N07, pages 29-32, publié par la société dite Hitachi Hyoronsha le 25 Juillet 1986. Dans cet exemple, l'action d'écriture dans la mémoire ROM programmable n'est pas exécutée en utilisant le dispositif d'écriture mentionné ci-dessus, mais cette action d'écriture dans la mémoire ROM programmable doit être exécutée directement au moyen d'un accès effectué à partir du microprocesseur. Dans ce cas l'action d' écriture à un ----------------- temps défini est exécutée par un circuit logique intégré comme par exemple un circuit oscillant. Etant donné que la dérive de fonctionnement de l'élément de mémoire rémanent intégré est relativement importante,le temps d' écriture ---- doit être réglé en tenant compte du cas le plus défavorable, et c'est pourquoi, dans de nombreux cas, un temps d'écriture important sera utilisé, bien que ceci ne soit pas nécessaire. Un but de l'invention est de fournir un dispositif à circuits intégrés à semiconducteurs, tel qu'un microordinateur monopuce contenant une mémoire ROM programmable permettant d'exécuter d'une manière rapide et sûre l'action d'écriture. Ce but est atteint conformément à l'invention à l'aide d'un dispositif à circuits intégrés à semiconducteurs caractérisé en ce qu'il comporte un microprocesseur, l'action d'écriture étant exécutée au moyen d'un accès effectué partir dudit microprocesseur, et une mémoire ROM programmable,pour laquelle le temps d'écriture est variable. Conformément aux moyens mentionnés précédemment, étant donné que l'action d'écriture est exécutée dans le temps minimum correspondant à la dérive de fonctionnement de l'élément de mémoire rémanent intégré, l'action d'écriture peut être mise en oeuvre d'une manière rapide et sûre. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ciaprès prise en référence aux dessins annexés, sur lesquels - la figure 1 est un schéma-bloc d'une forme de réalisation d'une mémoire EPROM, dans laquelle le temps d'écriture est variable - la figure 2 est un schéma-bloc d'une forme de réalisation d'un micro-ordinateur monopuce, auquel la présente invention est appliquée ; - la figure 3 est un schéma-bloc d'une autre forme de réalisation d'une mémoire EPROM, dans laquelle le temps d'écriture est variable - la figure 4 est un schéma-bloc d'une forme de réalisation d'un circuit de temporisation de cette mémoire - la figure 5 est un organigramme illustrant un algorithme d'écriture à grande vitesse ;; - la figure 6 est un schéma-bloc d'une autre forme de réalisation d'une mémoire EPROM, dans laquelle le temps d'écriture est variable ; et - la figure 7 est un schéma-bloc d'une forme de réalisation d'un circuit de temporisation de cette mémoire. Ci-après on va donner une description détaillée de la présente invention. La figure 2 est un schéma-bloc d'un microordinateur monopuce constituant une forme de réalisation de la présente invention. Sur la figure 2, la partie entourée par une ligne formée de tirets constitue un circuit intégré à semiconducteurs LSI (à haute densité d'intdgration), et des blocs de circuits entourés par cette ligne formée de tirets constituent le micro-ordinateur monopuce dans son ensemble. Le micro-ordinateur est formé sur un semiconducteur tel que du silicium monocristallin, sans que l'invention soit particulièrement limitée à ce cas, au moyen d'une technologie connue de fabrication des circuits intégrés à semiconducteurs. La référence CPU désigne un microprocesseur, et les blocs constitutifs principaux du microprocesseur sont in diqués à titre d'exemple d'une manière reprdsentative. C'est & dire que A désigne un accumulateur, X désigne un registre d'indices, CC désigne un registre de codes d'états, ST désigne un pointeur de pile, PCH, PCL désignent des compteurs de programmes, CPU-COMP désigne un contrôleur de l'unité CPU, et ALU désigne une unité de fonctionnement logique arithmétique. La référence I/O désigne un accès d'entrée sortie qui inclut, côté intérieur, un registre directionnel de transmission de données. La référence I désigne un accès à entrée seule. La référence OSC désigne un circuit oscillant, qui forme le signal à fréquence de référence de haute précision utilisantl'oscillateuràcristal extérieur Xtal, bien que l'invention ne soit pas particulièrement limitée à ce dispo sitit. Les impulsions d'horloge nécessaires dans le microprocesseur CPU sont formées par le signal à fréquence de référence. Le signal à fréquence de référence est utilisé également en tant qu'impulsion de temps de référence pour un circuit de temporisatign. Le circuit de temporisation est constitué par un compteur COUT, par un compteur à prédétermination PR et par un contrôleur CONT. La référence RAM désigne une mémoire à accès direct, qui est utilisée principalement en tant que circuit de mémoire de données temporaires. La référence ROM désigne une mémoire morte qui est constituée par une mémoire ROM du type à masques, bien que l'invention n'y soit pas particulièrement limitée, et dans laquelle les programmes servant à traiter différentes informations sont enregistrés . Les programmes incluent un programme d' écriture de données dans une mémoire EPROM comme cela sera décrit plus loin. La référence EPROM désigne une mémoire ROM effaçable et programmable, qui est utilisée principalement pour mémoriser des données importantes devant être conservées. Par exemple une carte bancaire à circuits intégrés enregistre les données de recettes/paiements, et une carte à circuits intégrés pour un traitement médical enregistre les données de consultation, comme par exemple lé diagramme clinique. Les blocs de circuits mentionnés précédemment sont raccordés les uns aux autres par l'intermédiaire du microprocesseur CPU, d'une manière centralisée, par l'intermédiaire d'un bus BUS. Le bus BUS contient un bus DAT de transmission de données et un bus d'adresses ADD, ---- comme cela sera décrit plus loin. On n'indique pas le signal de commande envoyé à chaque mémoire et à chaque circuit périphérique. Dans cette forme de réalisation, lorsque la tension élevée d'écriture Vpp égale à environ 12 V ou 21 V est appliquée à partir de la borne extérieure, la mémoire EPROM reçoit une adresse et des données produites par le microprocesseur et le signal de commande commandant l'action d'écriture de manière que cette action d'écriture soit exécutée, bien que l'invention n'y soit pas particulièrement limitée. Dans le circuit d' écriture servant à réaliser l'action d'écriture, le temps d'écriture est variable. Si les données enregistrées dans la mémoire EPROM ne doivent pas être effacées dans le circuit intégré LSI de cette forme de réalisation, l'ensemble du dispositif est encapsulé ----------- dans un boîtier en matière plastique. Au contraire, si les données doivent être effaçables, une fenêtre pour le rayonnement ultraviolet est prévue dans une partie où la mémoire EPROM est formée. Dans la mémoire EPROM au stade initial, des données sont fixées soit à la valeur "1", soit à la valeur "0" par le procédé de fabrication de l'élément à semiconducteurs. Les données à l'état initial, c'est-à-dire l'état effacé, sont choisies égales à "1", bien que l'invention n'y soit pas particulièrement limitée. La figure 1 représente un schéma-bloc d'une forme de réalisation d'une mémoire EPROM, dans laquelle le temps d'écriture est variable. Un réseau de mémoire M-ARY est constitué par un agencement matriciel d'éléments de mémoire rémanents possédant une structure à grilles empilées, incluant des grilles flottantes ----- et des grilles de commande (éléments désignés ci-après sous le terme de transistors à grilles empilées' Les grilles de commande de ces transistors à grilles empiliées, qui sont situés sur la même ligne,sont raccordées en commun à la ligne de mots correspondante ------------------ et les électrodes de drain des transistors situés sur la même colonne sont raccordées à la ligne de données correspondante ------- (ligne de chiffres ----------------- ou ligne de bits). L'une des lignes de réseau de mémoire M-ARY est sélectionnée au moyen d'un décodeur d'adresses en X X-DCR. C'est-à-dire que le décodeur d'adresses en X X-DCR comporte un circuit de verrouillage FF qui est semblable à ce qu'indique la description donnée cidessus, de sorte qu'un signal d'adresse envoyé par l'intermédiaire du bus d'adresses ADD, est retenu ------------------ dans le circuit de verrouillage FF. Alors le décodeur d'adresses en X X-DCR décode le signal d'adresse et positionne une ligne de mots à l'état sélectif. La ligne de données du réseau ---------------- de mémoire M-ARY est sélectionnée au moyen d'un décodeurd'adresses en Y Y-DCR. C'est-à-dire que le décodeur d'adresses Y Y-DCR comporte un circuit de verrouillage FF qui est semblable à ce qui a été décrit plus haut, de sorte qu'un signal d'adresse envoyé par l'intermédiaire du bus d'adresses ADD est retenu dans le circuit de verrouillage FF. Alors le décodeur d'adresses en Y Y-DCR décode le signal d'adresse,et un transistor MOSFET formant interrupteur de colonne, qui raccorde la ligne de données à la ligne ----------------------- commune de transmission de données, est placé à l'état conducteur.Si le mode d'enregistrement est commandé lorsque la tension élevée-Vpp est appliquée, les décodeurs d'adresses X DCR, Y-DCR forment le signal sélectif possédant un niveau de tension élevée conformément à la tension élevée Vpp. Au contraire, si le mode de lecture est commandé, IEs décodeuls d'adres- ses X-DCR, Y-DCRformentle signal sélectif possédant un niveau usuel conformément à la tension relativement basse Vcc d'en viron 5 V. La commutation entre les tensions Vpp/Vcc est réalisée au moyen d'un circuit WC de commande d'écriture comme cela sera décrit plus loin. La ligne commune de transmission de données, mentionnée ci-dessus, est raccordée au bus DAT de transmission de données par l'intermédiaire d'un circuit d'entrée/ sortie f/O. Par exemple, pendant une action de lecture, le circuit de sortie est réglé sur l'état actif et envoie des données de la ligne commune de transmission de données, dans le bus DAT de transmission de données. Pendant l'action d'enregistrement, le circuit d'entrée est positionné sur l'état actif. Si des données du bus DAT de transmission de données sont des "0" logiques dans l'état actif, le circuit d'entrée convertit ces données en la tension élevée Vpp et envoie les données converties à la ligne commune de transmission de données.Si les données sont des 1 logiques, le circuit d'entrée envoie le niveau de potentiel de masse du circuit à la ligne commune de transmission de données. Le circuit d'entrée possède un circuit de verrouillage qui est semblable à celui du décodeur d'adresses, et retient les données d'enregistrement dans le bus DAT de transmission de données. Le signal d' écriture délivré par le microprocesseur CPU est positionné sur un drapeau d'écriture WFF. WFF. Lorsque WFF est positionné et que > signal de sortie PGM est amené au niveau haut, le circuit de commande d'écriture WC convertit la tension en une tension élevée Vpp. De même le circuit de commande d' écriture WC transmet le signal d écriture au circuit d'entrée du circuit d'entrée/sortie I/O. Dans le cas de cet agencement, si le bit d' écriture correspondant est un "0" logique, le circuit d'entrée amène la sortie à délivrer la tension élevée Vpp. Si le bit d écriture est un "1" logique, le circuit d'entrée place la sortie au niveau de la masse du circuit.Par conséquent le temps d'écriture est rendu variable conformément au positionnement/remise à l'état initial du drapeau d'écriture WFF par le microprocesseur CPU. C'est-à-dire que le microprocesseur CPU envoie atzdécodeurs X-DCR,Y-DCR de la mémoire EPROM le signal d'adresses spécifique dans l'espace d'adresses alloué à la mémoire EPROM par le bus d'adresses ADD, et envoie -------------- également au circuit d'entrée les données devant être enregistrées,par l'intermédiairedubus DAT de transmission de données. Le drapeau d'écriture WFF est positionné dans cet état. Etant donné que le signal PGM est positionné au niveau haut et que la tension élevée Vpp est envoyée aux décodeurs X-DCR,Y-DCR et au circuit d'entrée,la mémoire EPROM commence l'action d'enregistrement. Lorsque le drapeau hEF est positionné, les décodeurs X-DCA, Y-DCA et le circuit d'entrée retiennent respectivement le signal d'adresse et les données.En utilisant le circuit de temporisation incorporé représenté sur la figure 2 ou conformément à un programme incluant la fonction de temporisation prescrite, le drapeau d'écriture ##FF est positionné après l'écoulement de l'in-- tervalle de temps défini. De ce fait l'action d'enregistrement de la mémoire EPROM est terminée. le temps d'enregistrement dans la mémoire EPROM peut être réglé à n'importe quelle valeur au moyen du réglage de temps conformément au circuit de temporisation incorporé ou au programme de temporisation. La figure 3 représente un schéma-bloc d'une autre forme de réalisation d'une mémoire EPROM incluant une fonction de temps-#'écriture variable. Dans le cas du circuit d' écriture représenté sur la figure 1, étant donné que le microprocesseur CPU commande directement le temps d'écriture dans la mémoire EPROM, un autre traitement d'informations ne peut pas être exécuté pendant ce temps ou au moins le rendement de traitement de l'information est fortement altéré. Bien que l'utilisation du circuit de temporisatiaiincorporé puisse réduire cette altération du rendement de traitement de l'information, la ressource en matériel ne peut pas étreitilisée de façon efficace en par ticulier dans une application dans laquelle la fréquence d'écriture dans la mémoire EPROM est élevée.Si le drapeau d'écriture est positionné par erreur par suite d'une interruption du programme ou analogue, il peut se produire un enregistrement erroné dans la mémoire EPROM, ou bien le drapeau d'écriture peut rester dans l'état positionné, ce qui entratne une destruction de l'élément de mémoire en raison d'un enregistrement excessif. C'est pourquoi le circuit d'écriture représenté sur la figure 3 est muni d'un circuit de temporisation TM à usage exclusif. Seul le microprocesseur CPU règle l'information de temps d'écriture dans le circuit de temporisation TM, et ce circuit de temporisation TM commande ensuite complètement le temps d'écriture dans la mémoire EPROM. De ce fait le microprocesseur CPU peut exécuter une autre action de traitement d'informations pendant l'action d'écriture dans la mémoire EPROM. La figure 4 représente un schdma-bloc d'une forme de réalisation d'un circuit de temporisation TM. L'information de temps est enregistrée dans le registre de temps TR par le microprocesseur CPU par l'intermédiaire du bus DAT de transmission de données. Un coznp- teur régressif DCT est déclenché par le microprocesseur CPU en réponse à un signal de commande (non représenté), et 1 'in- formation de temps est positionnée sous la forme d'une valeur initiale, et le compteur régressif DCT exécute son action de comptage de signaux impulsionnels qui sont formés parun circuit oscillant OSC. De ce fait le signal de sortie PGM d'un circuit logique LG est placé au niveau haut et l'action d'écriture est déclenchéed'une manière similaire à ce qui a été décrit plus haut. Le circuit logique LG détecte le zéro de l'état de comptage du compteur régressif DCT et commute le signal d'écriture PGM du niveau haut au niveau bas. Ainsi l'action d'écriture de la mémoire EPROM est exécutée conformément à l'intervalle de temps réglé par le circuit de temporisation TM. Par exemple, si la période d'oscillation du circuit oscillant OSC est choisie égale à T et si la valeur 100 (notation décimale) est réglée dans le registre de temps TR, le temps d'écriture devient égal à 100 x T. Avec cet agencement, on peut régler n'importe quel temps d'enregistrement conformément à la valeur du signal de comptage envoyée au registre de temps TR etdu signal d'oscillation. Le déclenchement de 1' écriture est exécuté par le positionnement du drapeau WFF, sans qu'il faille y voir une limitation particulière. Le drapeau WFF est effacé une fois que l'écriture est teminée. De mEme dans un micro-ordinateur tel que représenté dans la forme de réalisation, dans laquelle le circuit oscillant est prévu en plus du circuit de temporisation du microordinateur de manière que la cadence d'horloge soitrendue variable, le temps d'enregistrement défini peut être réglé sans être affecté par la fréquence de l'horloge. La figure 5 représente un organigramme illustrant un exemple de ce qu'on appelle l'algorithme d'écriture à grande vitesse, utilisant le circuit d'écriture représenté sur la figure 3. Lors du pas (1), le microprocesseur CPU exécute l'instruction d'écriture dans la mémoire EPROM, et envoie à la mémoire EPROM un signal d'adresse et un signal de donnée d' écriture respectivement par l'intermédiaire du bus d'adresses ADD --------------et par l'intermédiaire du bus DAT de transmission de données. La mémoire EPROM retient ces signaux dans le circuit de verrouillage. Lors du pas (2), l'unité CPU efface en outre# bcontenu du registre spécifique (N+O). Lors du pas 3, l'addition de +1 dans le registre est réalisée (N+N+1). Lors du pas 4, le temps d'écriture unité est enregistre dans le registre de temps TR. Par exem ple#la période d'oscillation du circuit oscillant OSC est choisie égale à 1 ps et l'état de comptage est réglé à 100 (notation décimale).De ce fait le temps d'écriture unité devient égal à 100 ps. Lors du pas 5, l'action d'écriture d'une durée de 100 us est exécutée. L'unité CPU exécute un autre traitement pendant cette période. Si le signal d écriture ---------- PGM est converti du niveau haut au niveau bas, le microprocesseur CPU fait l'objet d'une interruption, et le mode de vérification est commandé lors du pas (6). De ce fait l'action de lecture de la mémoire EPROM est exécutée et une décision est prise en ce qui concerne le fait que la donnée dans l'élément de mémoire rémanent, qui correspond à la donnée d'écriture "0" logique, devient un "0" logique ou non. Si la décision relative à une coincidence lors du pas (7) est NOl, une décision est prise lors du pas (10) en ce qui concerne le fait que la valeur N du registre est égale à 25 ou non. Si 12. valeur N est égale à 24 ou moins, le processus revient au pas (3). De ce fait l'action d'écriture --------------------- de de100 ps est à nouveau exécutée. Si l'action d'écriture unité est exécutée vingt-cinq fois, il est établi, lors du pas (11), que l'élément de mémoire est défaillant et l'action d'écriture ---- est terminée. C'est-à-dire que, si l'action d'écriture d'un "O" logique est impossible même pendant l'écoulement de la durée totale d'écriture de 2,5 ms, il est décidé que 1' écriture est défaillant et cette action est arrêtée. Si 1' écriture d'un "0" logique est décidée lors du pas (7), le microprocesseur CPU calcule 300x N lors du pas (8), et le résultat est envoyé dans le registre de temps TR et l'action d' écriture est exécutée. C'est-àdire que 1' écriture en superposition est exécutée en trois temps de 100 N ps, qui sont requis pour l'action d' écriture d'un 0 logique.Lorsque 1' écriture en superposition est terminée le signal d' écriture PGM passe au niveau bas lors du pas (9) etle microprocesseur CPU fait l'objet d'une interruption. De ce fait l'action d' écriture des desdonnées dans l'unité (par exemple un octet) est terminée et le processus passe au cycle suivant d' écriture --- ou au traitement suivant d'informations.L'algorithme d' écriture à grande vitesse tel que décrit plus haut est exécuté conformément au programme enregistré dans la mémoire ROM, -sans qu'il s'agisse là d'une limitation particulière. La figure 6 est un schéma-bloc d'une forme de réalisation comportant un circuit logique mettant en oeuvre l'algorithme d écriture à grande vitesse représenté sur la figure 5. Le dispositif de la figure 6 inclut en outre un comparateur CMP. Le comparateur CMP réalise l'action de lecture de la mémoire EPROM en synchronisme avec la variation du signal d' écriture PGM, qui fait passer ce dernier du niveau haut au niveau bas, et compare en outre le contenu avec les données d' écriture verrouillées dans le circuit d'entrée. Si le résultat indique une coincidence, le signal d' écriture superposé OPGM passe au niveau haut, ce qui a pour effet que la commande de 1' écriture en superposition est appliquée à un circuit de temporisation TM. La figure 7 représente un schéma-bloc d'une forme de réalisation du circuit de temporisation TM. Si le circuit de temporisation TM est déclenché E le microprocesseur CPU conformément à un signal de commande (non représenté), le contenu d'un registre de temps TR est réglé en tant que valeur initiale dans un compteur régressif DCT, qui commence son action de comptage. De ce fait le signal de sortie PGM d'un circuit logique LG est amené au niveau haut, et l'action d'écriture est déclenchée. Le circuit logique LG détecte le zéro de l'état de comptage du compteur régressif DCT et amène par conversion le signal d' écriture TGM du niveau haut au niveau bas. Ensuite le comparateur CMP exécute une action de contrôle. Si le résultat indique une non-co#ncidence, le signal d' écriture superposée OPGM est au niveau bas. Dans ce cas le contenu du registre de temps TR est réglé dans le compteur régressif DCT, et le processus se répète de façon semblable à ~ qui a été décrit plus haut. Un compteur progressif UCT détecte la variation du signal d' écriture TGM du niveau haut au niveau bas et exécute l'action de comptage de cette variation. Même si le contenu du compteur progressif UCT coincide avec la valeur prescrite, par exemple 25, si le drapeau d'écriture superposée OPGM reste au niveau bas, la décision indique une défaillance d' écriture et le drapeau de défaillance d'écriture DEFAILLANCE est positionné. Alors le compteur régressif DCT, le compteur progressif UCT et le circuit de verrouillagesont ramenés à leurs états initiaux, ce qui termine l'ensemble de l'action d'écriture. Si le drapeau d' écriture superpose OPGM passe au niveau haut, un multiplicateur MUL multiplie le contenu du registre de temps TR parle contenu du compteur progressif UCT à cet instant. Le multiplicateur MUL multiplieen outre le résultat par trois par exemple, et l'information de temps d'enregistrement superposé est produite et est réglée en tant que valeur initiale dans le compteur régressif DCT, ce qui déclenche l'action d' écriture de manière semblable à la description donnée ci-dessus. Le drapeau d' écriture superposée OIGEI est retenu pendant cette période.Si l'écriture superposée est terminée dans cet état et si le signal d'écriture PGM varie en passant du niveau haut au niveau bas, le compteur régressif DCT, le compteur progressif UCT et le circuit de verrouillage sont ramenés dans leurs états initiaux, ce qui termine l'action d écriture superposée. Conformément au procédé mentionné plus haut, l'algorithme d' écriture à grande vitesse représenté sur la figure 5 peu être exécuté sans l'application d'une quelconque charge au logiciel. C'est-à-dire que pendant l'enregistrement dans la mémoire EPROM, le microprocesseur CPU produit uniquement le signal de départ pour le circuit d'affectation et d' écriture des données d'adresses d'enregistrement, et peut exécuter l'action d'écriture d'une manière similaire å la mémoire RAM, ce qui permet d'empêcher une réduction du rendement du traitement de l'information exécuté par le microprocesseur CPU. De même dans ce cas, il est préférable que le temps d'écriture unité, le temps d'écriture superposée et l'information d'une décision de défaillance puissent être assignées a partir du microprocesseur CPU. Par exemple, une fois qu'il a été ramené a l'état initial, le registre de temps TR peut être seulement assigné par le microprocesseur CPU. Ou bien la valeur prescrite dans le fonctionnement du matériel peut être enregistrée dans le registre de temps TR pendant la remise a l'état initial. Dans l'algorithme d'écriture a grande vitesse tel que décrit ci-dessus, l'action d'écriture peut être exécutée d'une manière précise et rapide au temps minimum correspondant à la dérive des caractéristiques des éléments. Le réglage du temps d'écriture dans le circuit d'écriture possédant la fonction d'écriture variable de la figure 1 ou de la figure 3 peut être exécuté au moyen d'une altération basée sur la durée d'écriture ----- mesurée côté fabricant. Ou sinon, lorsque l'on adapte le procédé d' écriture de la figure 5, la valeur moyenne de N peut être déterminée côté utilisateur et le temps d'écriture peut être réglé sur la base de la valeur moyenne de N. Etant donné que l'altération des caractéristiques d'écriture de l'élément est produite par la répétition des écritures d'effacements, le temps d'écriture ou. le temps d'écriture superposée ------------------ peut être allongé conformément au nombre d écritures répétées.Lorsque la fiabilité du maintien en mémoire n'est pas requise de façon stricte en fonction de l'utilisation, mais que le cycle d' écriture doit être terminé en un bref intervalle de temps surie base du nombre élevé de données d'écriture, le temps d'écriture ou le temps d'écriture superposée peut être réglé au minimum. L'information sur le temps d'écriture peut être enregistrée à une adresse spécifique de la mémoire EPROM et l'action de lecture de l'adresse spécifique peut être exécutée avant de déclencher Faction d! écriture, et le temps d'écriture peut être réglé ----- automatiquement sur la base de l'action de lecture de la donnée spécifique. Par exemple, si l'état de comptage du registre de temps TR sur la figure 3 ou la valeur de N devant être réglée dans le registre est enregistré à l'adresse spécifique de la mémoire EPROM, le temps d'écriture, qui dépend de la valeur mentionnée ci-dessus, peut être réglé de façon automatique. Dans les éléments de mémoire formés sur le même substrat semiconducteur, les caractéristiques d'écriture peuvent différer les unes des autres dans une plage correspondant à environ un facteur 100. C'est-à-dire que le temps maximal requis pour l'action d' écriture peut être égal au centuple du temps minimum. Par exemple, on suppose que la valeur garantie du temps d'écriture est de 10 ms. Pendant l'essai, dans le circuit de la forme de réalisation de la figure 3, une action d'enregistrement ----------------- de 100 ps est tout d'abord exécutée, et l'élément enregistré est déterminé comme étant utilisable et les autres éléments sont soumis à l'action d'écriture ------------ de 100 tis et une décision similaire est prise. Ultérieurement, l'action d'écriture est exécutée successivement à 200 ps, 400 lus, 800 ps, 1600 s et 3200 ps, et une décision similaire est prise.Lorsque l'action d'écriture ----------- de 3200 ps est terminée, le temps total d'écriture ---- devient égal à 6,4 ms et les éléments, dans lesquels aucun enregistrement n'a été exécuté, sont déterminés comme étant défectueux, de manière à fixer la marge pour la valeur garantie. Dans la forme de réalisation de la figure 3, étant donné qu'un'tel procédé peut être mis en oeuvre, la durée d'essai peut être réduite d'une manière efficace. En particulier, lorsque l'auto-diagnostic est exécuté par le logiciel dans l'état d'utilisation actuel, la procédure d'essai mentionnée ci-dessus est plus efficace. De même dans l'état d'utilisation actuel, on peut adapter une procédure de traitement d' écriture telle que décrite ci-dessus. La procédure de traitement d'écriture telle que décrite ci-dessus peut être mise en oeuvre également au moyen du circuit logique tel que représenté sur la figure 6. Les effets, que l'on obtient avec les formes de réalisation mentionnées ci-dessus, sont les suivants (1) Etant donné que l'action d'écriture est exécutée au moyen d'un accès réalisé à partir du microprocesseur et que le temps d'écriture dans la mémoire ROM programmable est variable, l'action d'écriture peut être exécutée avec le temps minimal et le temps optimal correspondant à la dérive de fonctionnement de l'élément de mémoire rémanent intégré. De ce fait l'action d'écriture peut être mise en oeuvre d'une manière rapide et sûre. (2) Afin de rendre variable le temps d'écriture, on utilise le drapeau devant être positionné/remis à l'état initial par le microprocesseur. L'action d'écriture à grande vitesse peut être réalisée au moyen d'un tel système simple. (3) Afin de rendre variable le temps d'écriture, le réglage du temps est exécuté par le circuit de temporisation incluant le circuit de comptage servant à réaliser l'action de comptage des signaux impulsionnels périodiques prescrits conformément à l'information de comptage assignée par le microprocesseur. Avec cet agencement, seul le microprocesseur règle l'information du temps d'écriture dans le circuit de temporisation, et ensuite ce circuit de temporisation commande entièrement le temps d'écriture. flue ce fait le microprocesseur peut exécuter un autre traitement d'informations pendant l'action d'écriture. (4) Le circuit de temporisation est muni du circuit oscillant, séparément du circuit d'horloge du microprocesseur. Par conséquent, même dans un microprocesseur dans lequel la cadence d'horloge est variable temps d'enregistrement défini peut être réglé sans être affecté par la fréquence de l'horloge. (5) Après l'action d'écriture exécutée au temps unité réglé par le circuit de temporisation l'action de contrôle de la mémoire ROM programmable est mise en oeuvre. L'action d'écriture de plusieurs circuits pendant la durée unité est exécutée jusqu'à ce que le signal d' écriture prescrit soit enregistré, et ensuite l'écriture superposée est exécutée au temps prédéterminée. De ce fait l'action d'écriture peut être exécutée d'une manière rapide et sûre, en fonction de la dérive des caractéristiques des éléments. (6 Si le circuit logique devant exécuter l'opération d'écriture --- est intégré dans le circuit d'écriture, l'action d'écriture peut être exécutée d'une manière rapide et sûre sans réduction du rendement du traitement des informations exécuté par le microprocesseur. La présente invention a été décrite d'une manière concrète sur la base des formes de réalisation indiquées. Cependant l'invention n'est pas limitée à ces formes de réalisation, et au contraire différentes modifications peuvent y être apportées sans sortir du cadre de l'invention. Par exemple les élévents de mémoire rémanents peuvent être non seulement constitués par des transistorsàçilles empilées, mais peuvent être également formés par une mémoire EPROM utilisantdes transistorsMNOS (métalnitrure-oxyde-semiconducteur)ou des transistorsFLOTOX (oxyde à effet tunnel à grille. flottante ) et être effaçable électriquement. Lorsqu'on utilise la mémoire EEPROM, le circuit d'ac- croissement de tension servant à produire la tension élevée Vpp sut être intégré. Des circuits concrets dans chaque bloc de circuits peuvent être réalisés par n'importe quel circuit pour autant que ce dernier exécute une action semblable à ce qui a été décrit plus haut. L'invention inclut la mémoire ROM programmable et le micro-rocesseur de manière à valider électriquement l'action d'écriture, et cette action d'écriture est exécutée par le microprocesseur dans la mémoire ROM programmable. Par conséquent l'invention peut être utilisée dans une large mesure dans des circuits intégrés à semiconducteurs tels que différentes cartes à circuits intégrés, banques de données ou analogues, présentant la fonction d'un micro-ordinateur. REVENDICATIONS 1 - Dispositif à circuits intégrés à semiconducteurs, caractérisé en ce qu'il comporte un microcompresseur (CPU), l'action d'écriture étant exécutée au moyen d'un accès à partir dudit microprocesseur, et une mémoire ROM programmable (EPROM ; EEPROM), dans laquelle le temps d'écriture est variable. 2 - Dispositif à circuits intégrés à semiconducteurs selon la revendication 1, caractérisé en ce que la variation du temps d'écriture dans ladite mémoire ROM programmable (EPROM ; EEPROM) est effectuée par un circuit commandé par le microprocesseur (CPU). 3 - Dispositif à circuits intégrés selon l'une des revendications 1 ou 2, caractérisé en ce que la variation du temps d'écriture dans ladite mémoire ROM programmable (EPROM EEPROM) est effectuée par un signal de sortie d'un circuit de mémoire qui est commandé en positionnement/remise à l'état initial par le microprocesseur. 4 - Dispositif à circuits intégrés à semiconducteurs selon l'une des revendications 1 ou 2, caractérisé en ce que la variation du temps d'écriture dans ladite mémoire ROM programmable (EPROM ; EEPROM) est effectuée par un circuit de temporisation (TM) incluant un circuit de comptage (DCT) réalisant l'action de comptage de signaux impulsionnels périodiques prescrits conformément à l'information de comptage assignée à partir du microprocesseur. 5 - Dispositif à circuits intégrés à semiconducteurs selon la revendication 4, caractérisé en ce que ledit microprocesseur (CPU) réalise l'action de contrôle de la mémoire ROM programmable (EPROM ; EEPROM) et après l'action d'écriture au temps unité réglé par le circuit de temporisation (TM) conformément au programme d'écriture, et exécute l'action d'écriture au temps unité pendant un certain nombre de répétitions, jusqu'à ce que les données d'écriture prescrites soient enregistrées, puis l'action d'écriture superpo sée est exécutée au temps préréglé. 6 - Dispositif à circuits intégrés à semiconducteurs selon l'une des revendications 1 ou 2, caractérisé en ce qu'il comprend en outre pour faire varier le temps d'écriture dans la mémoire ROM programmable (EPROM ; EEPROM), un circuit logique (LG) exécutant l'action d'écriture. 7 - Dispositif à circuits intégrés à semiconducteurs selon l'une quelconque des revendications 1 à 6, caractérisé en ce que la mémoire ROM programmable est une mémoire EPROM. 8 - Dispositif à circuits intégrés à semiconducteurs selon l'une quelconque des revendications 1 à 6, caractérisé en ce que la mémoire ROM programmable est une mémoire EEPROM.