Brevet FR2606212A1 — publié le 19880506

La présente invention concerne un procédé de fabrication d'un composant semiconducteur comprenant, sur le même substrat de silicium, des transistors bipolaires et des transistors à effet de champ MOS à canal N et P. On appelle généralement "BiCMOS" un composant semiconducteur qui comprend à la fois des transistors bipolaires et des transistors CMOS. Le US-A-4 503 603 décrit, entre autres, un procédé de fabrication d'un composant BiCMOS sur un substrat de silicium. Ce procédé est essentiellement basé sur des étapes de fabrication utilisant comme oxyde de grille des FET une partie de la première couche diélectrique, qui reste inchangée tout au long du processus et forme une partie de la couche de masquage formée par le premier diélectrique, le SiO2 et la seconde couche diélectrique de nitrure sur les substrats, après avoir défini les régions du substrat (puits) ayant le second type de conductivité (la conductivité inverse du premier type de conductivité), afin de réaliser sur le substrat de silicium ayant la première conductivité des transistors bipolaires et des MOSFETs à canal P. Ce procédé classique nécessite les huit étapes de masquage suivantes: - la première étape de masquage sert à définir, sur le substrat du premier type de conductivité, la région du substrat (région de puits) ayant le second type de conductivité, - la seconde étape de masquage met en place la couche de masquage supérieure sur l'intégralité du substrat après le premier masque, en laissant les couches de masquage sur la région d'émetteur et la région de contact de collecteur du transistor bipolaire, ainsi que sur la région de grille du MOSFET à canal P et la partie de la source et du drain adjacente à la grille et à la région de contact pour réaliser la polarisation inverse du substrat de la région du PMOSFET et du NMOSFET, - la troisième étape de masquage sert à réaliser un masquage de protection contre l'implantation ionique pour former la région de base du transistor bipolaire, la source et le drain du PMOSFET et la région de contact du substrat avec le premier type de conductivité, - la quatrième étape de masquage sert à réaliser le masquage contre l'implantation ionique formant la région de collecteur, la région d'émetteur, la région de contact du substrat du PMOSFET et la source et le drain du NMOSFET, la cinquième étape de masquage effectue l'implantation ionique pour la source et le drain du NMOSFET adjacent à la grille pour former la région de canal, - la sixième et la septième étapes de masquage définissent l'électrode et l'interconnexion, et - la huitième étape de masquage sert à interconnecter les plages après masquage de la couche de passivation pour protéger la surface. Ainsi, avec le procédé traditionnel: (1) il apparaît des problèmes de tensions de seuil instables en raison de la distribution non uniforme des impuretés après les étapes de gravure et d'oxydation, du fait que l'isolant de grille du CMOSFET est recouvert par la seconde couche de nitrure formant masque de protection contre le traitement d'oxydation, (2) un certain nombre d'inconvénients résultent du fait que les caractéristiques électriques des MOSFETs sont déterminées par les conditions du processus de fabrication du transistor bipolaire, et (3) un nombre important d'étapes de masquage sont nécessaires, pouvant aller jusqu'à dix étapes de masquage pour réaliser les masquages séparés si l'implantation ionique est effectuée au préalable, en supplément du contrôle de la tension de seuil des transistors PMOS et NMOS. L'un des buts de la présente invention est de proposer un procédé pour réaliser un MOSFET stable utilisant un bon isolant comme diélectrique de grille du CMOSFET. Un autre but de la présente invention est de proposer un procédé qui permette un contrôle aisé des tensions de seuil du CMOSFET. Un autre but de la présente invention est de réduire à un minimum le nombre des étapes de masquage et de permettre de fabriquer économiquement des BiCMOS. A cet effet, selon l'invention, le composant BiCMOS est réalisé sur un substrat de silicium d'un premier type de conductivité comportant une première région de substrat du second type de conductivité o est formé un transistor bipolaire, une seconde région de substrat du second type de conductivité o est formé un premier MOSFET ayant un canal du premier type de conductivité, ainsi qu'une partie de ce substrat de silicium o est formé un second MOSFET ayant un canal du second type de conductivité, le procédé comprenant les étapes de: (a) formation d'une couche de masquage comprenant, sur le substrat de silicium du premier type de conductivité, une première couche d'oxyde et une seconde couche d'oxyde, (b) formation d'un masque sur cette couche de masquage, de manière à masquer la région de contact de collecteur et l'émetteur du transistor bipolaire, la source et le drain du premier MOSFET et la région de contact du second MOSFET, (c) enlèvement de la couche de masquage non masquée à l'étape (b), (d) enlèvement du masque sur la couche de masquage, (e) formation d'une seconde couche d'oxyde sur la première région de substrat révélée au cours des étapes précédentes, ainsi que sur la seconde région du substrat et le substrat de silicium, (f) formation d'un masque sur la seconde couche d'oxyde, de manière à former une région d'arrêt de canal sur le substrat de silicium du premier type de conductivité, la base du transistor bipolaire et la source et le drain du premier MOSFET, (g) enlèvement de la seconde couche d'oxyde non masquée, (h) implantation ionique au travers de la région révélée de manière à former la base, la source, le drain et la région de canal, (i) enlèvement du masque et formation d'une troisième couche d'oxyde sur la région dépourvue de couche de masquage, et activation simultanée des impuretés implantées, (j) implantation ionique sur le contact de collecteur et l'émetteur du transistor bipolaire, la région de contact du premier MOSFET et la source et le drain du second MOSFET après enlèvement de la couche de masquage sur chacune des régions, (k) dépôt d'une couche d'oxyde sur la surface, (1) formation d'un masque et enlèvement de l'oxyde sur la région de grille du premier MOSFET et du second MOSFET, (m) dépôt d'un oxyde de grille après enlèvement de ce dernier masque, (n) traitement thermique d'activation des impuretés implantées et d'augmentation de la densité de l'oxyde déposé au cours de l'étape (k), (o) réalisation d'ouvertures pour les contacts de l'émetteur, de la base et du collecteur du transistor bipolaire, les contacts des sources et des drains des premier et second MOSFETs, et le contact de masse de la région d'arrêt de canal, (p) interconnexion des ouvertures par un conducteur, (q) formation d'une couche de passivation et ouverture d'une plage pour la soudure d'un fil. On va maintenant décrire, à titre d'exemple, un mode de mise en oeuvre du procédé de la présente invention. Sur les dessins: - la figure 1 est une vue en plan d'un BiCMOS conforme à la présente invention, - les figures 2 à 11 sont des vues en coupe illustrant les étapes du procédé selon la présente invention, prises selon la ligne A-A de la figure 1. La figure 1 est une vue en plan d'un BiCMOS conforme à la présente invention, dont le matériau de départ est un substrat de silicium de type p de résistivité comprise entre 1 et a.cm. On notera que la figure 1 ne représente qu'une partie des transistors NPN, des PMOSFETs et des NMOSFETs présents sur la plaquette de silicium. Sur la figure 1, on a représenté les premières régions de substrat 8, o l'on forme les transistors NPN, une région 21 de ce substrat 1 o l'on forme les NMOSFETs, et les secondes régions de substrat 9 de type N o l'on forme les PMOSFETs. Il est prévu également des régions P+ d'arrêt de canal 24 à l'extérieur de la surface 400 du substrat, qui servent à empêcher la formation de canaux entre les composants, ainsi que des ouvertures 410 qui sont les contacts ohmiques des régions d'arrêt de canal 24. Les premières régions de substrat 8 sont les régions de collecteur des transistors NPN, o l'on forme la région de contact de collecteur 52, la région de base et la région d'émetteur 50. La région de contact de collecteur 52, de profondeur appropriée, couvre approxima- tivement les régions de base 30 sur une certaine étendue sur la surface du substrat 8. De plus, des régions N+ d'émetteur sont définies dans la région de base 30. Les ouvertures 300, 302 et 304 sont les ouvertures des régions de contact de collecteur, de base et d'émetteur. L'isolant de grille 46 de la région 21 o le NMOSFET est fabriqué est formé sur la surface supérieure comprise entre la région de source 54 et la source de drain 56, et les ouvertures 310 et 312 sont les ouvertures de contact de la source 54 et du drain 56. La région de contact N+ dans la seconde région du substrat 9 du PMOSFET, o l'on doit appliquer la polarisation pour la seconde région de substrat 9, recouvre séparément la source P+ 26 et le drain P+ 28. Au dessus de ces régions distinctes, entre la source 26 et le drain 28, on forme l'isolant de grille 48. Enfin, on définit des ouvertures 320, 322 et 324 à la surface de la région de contact 58, de la source 26 et du drain 28 pour permettre la prise de contact sur ces régions. Les figures 2 à 11 sont des vues en coupe illustrant les étapes du procédé selon la présente invention, ces vues étant prises selon la ligne A-A de la figure 1. On va maintenant expliciter les étapes de fabrication du BiCMOS selon la présente invention. Après avoir formé la couche 2 de SiO2 par un procédé classique d'oxydation permettant, comme illustré sur la figure 2, le masquage de la surface du substrat 1, on applique la résine photosensible et l'on forme par un procédé classique de photolithographie les ouvertures 3 et 4 pour le transistor NPN 2 2606212 et les régions de substrat du PMOSFET, puis on forme les régions implantées 6 et 7 de type N après implantation ionique à haute énergie de phosphore à une dose comprise entre 1012 et TM ions/cm2. Après avoir retiré la résine photosensible utilisée pour le masquage de protection contre l'implantation ionique, on active les régions implantées de type N à 1200 C environ dans une atmosphère ambiante d'azote et on forme la première région de substrat 8 de type N et la seconde région de substrat 9 de type N avec une profondeur de diffusion d'environ 2,5 pm. La mince couche d'oxyde 10 est formée, comme illustré sur la figure 3, sur le substrat 1 après enlèvement de la couche d'oxyde 2 sur le substrat 1. La mince couche 11 de nitrure de silicium est formée sur la couche supérieure d'oxyde 10 par traitement classique LPCVD (dépôt chimique en phase vapeur à basse pression). La couche de masquage, composée de la couche d'oxyde 10 et de la couche de nitrure 11, empêche toute autre oxydation, au cours des étapes d'oxydation ultérieures, du substrat 1 qui se trouve sous cette couche de masquage. On réalise le second masque de résine photosensible 12 sur la couche de nitrure 11, sur la couche de masquage 10 et 11. Le masque 12 recouvre la région de collecteur 100 et la région d'émetteur 102 dans la première région de substrat 1 qui doit former le transistor NPN, la source et le drain 104 et 106 qui doivent former le NMOSFET et la région le contact 108 et 110 de la seconde région de substrat 9 qui doit former le PMOSFET. Après gravure, par le second masque 12 faisant office de masque de gravure, de la couche de nitrure 11 non masquée et enlèvement du second masque 12, on forme la seconde couche d'oxyde 14 pour la troisième étape de photolithographie. Dans cette étape d'oxydation, on ne fait pas croître l'oxyde sur le substrat de silicium sous la couche de masquage 10 et 11, mais on le fait croître sur la région non masquée par la couche de masquage 10 et 11. Après croissance de la couche d'oxyde, et à l'exception des régions de la base 112 du transistor NPN, de la source et du drain 114 et 116 du PMOSFET et de la région 118 qui doit former la région d'arrêt de canal, on recouvre l'ensemble par le troisième masque de résine photosensible 16, comme illustré sur la figure 4. Une partie de la région de substrat 1 et des première et seconde régions de substrat 8 et 9 sont révélées après gravure de la seconde couche d'oxyde 14, le troisième masque 16 faisant office de masque de protection contre la gravure de l'oxyde. Après ceci, on effectue une implantation de bore en utilisant le troisième masque 16, la couche d'oxyde 14 et les couches de masquage 10 et 11 pour former un masque de protection contre l'implantation ionique. Cette implantation de bore est effectuée deux fois avec des énergies différentes. La première implantation est effectuée avec une dose élevée et une énergie inférieure à 100 keV, et la seconde implantation est effectuée à une dose comprise entre 2.1012 et 5.1013 ions/cm2 avec une énergie suffisamment élevée pour pénétrer l'oxyde 10 et le nitrure 10 jusqu'au substrat et réaliser une jonction de profondeur 0,5 gm environ. On peut cependant inverser ces deux étapes de processus. L'implantation à énergie relativement faible ne permet pas de pénétrer la couche de masquage 10 et 11 à l'endroit de la région d'émetteur 102 du transistor NPN qui n'est pas masquée par le troisième masque, et l'implantation à haute énergie pénètre cette couche, l'énergie pouvant être modifiée de manière à contrôler la concentration de bore sur la région de base sous la région d'émetteur. Ainsi, comme illustré sur la figure 5, on a formé une région P+ 18 implantée à haute énergie et concentration élevée, et une région P 20 implantée à haute énergie et faible concentration. Après que le troisième masque 16 ait été retiré par gravure par plasma, une étape d'oxydation, telle que celle du procédé classique utilisant les masques 10 et 11 comme masque d'oxyde, permet, comme illustré sur la figure 6, de former la troisième couche d'oxyde 22 sur la surface du silicium exposée par le traitement de gravure ci-dessus, la seconde couche d'oxyde 14 de la figure 5 étant formée par la couche d'oxyde 14a avec l'épaisseur prescrite. Au cours de cette étape, la région P+ 18 de concentration élevée et la région P 20 de faible concentration, qui sont les régions implantées de bore représentées sur la figure 5, sont également activées de manière à empêcher, comme illustré sur la figure 6, la formation d'un canal entre les composants, et l'on forme également dans la seconde couche 9 du substrat la région P+ d'arrêt de canal entourant le transistor NPN, les transistors FET à canal N et à canal P ainsi que les régions de source et de drain 26 et 28 du FET à canal P, et l'on forme également la région activée 30 de la base dans la première région de substrat 8. Dans cette région de base 30, la partie située à l'extérieur de l'émetteur 102 a une profondeur plus importante et une concentration plus élevée que celle de la partie située au dessous de l'émetteur 102, de sorte qu'il est facile de réduire la résistance de base et d'améliorer les caracté- ristiques électriques du transistor NPN. Ensuite, après avoir retiré la couche d'oxyde 11 par un procédé classique de gravure du nitrure en l'absence de masque, on grave la mince couche d'oxyde 10 au moyen d'une solution d'acide fluorhydrique en l'absence de tout masque, de manière à laisser apparaître la surface du substrat 1 et les première et seconde régions 8 et 9 du substrat situées sous la couche de masquage 10 et 11 de la figure 5 (figure 7). La seconde couche d'oxyde 14a et la troisième couche d'oxyde 22 de la figure 6 deviennent alors les nouvelles couches d'oxyde 14b et 22a gravées sur les épaisseurs de la premiere couche d'oxyde. Après cela, comme illustré sur la figure 7, on effectue une implantation d'arsenic à une dose comprise entre 10-O et lCe ions/cm2, en utilisant comme masque les nouvelles couches d'oxyde 14b et 22a précitées. On forme dans la seconde région du substrat la couche implantée d'arsenic avec une profondeur de jonction d'environ 0,3 gm dans la région de collecteur 100, ainsi que l'émetteur 102 du transistor NPN, la source et le drain 104 et 106 du NMOSFET et la région de contact 108 du PMOSFET, de manière à obtenir un rendement d'émetteur élevé et une faible résistance ohmique. Après avoir déposé la couche d'oxyde 36 de la figure 8 sur la surface du substrat 1 de la figure 7 par dépôt chimique en phase vapeur, après avoir déposé le nitrure 38 sur l'oxyde 36 par dépôt chimique en phase vapeur à faible pression et après avoir appliqué la quatrième couche de résine photosensible, on réalise les ouvertures 42 et 44 par photolithographie classique et gravure de l'oxyde et du nitrure pour former les isolants de grille du NMOSFET et du PMOSFET. Après cela, on retire par plasma le quatrième masque de résine photosensible 40, et l'on forme l'oxyde de grille sur une épaisseur d'environ 40 pm par oxydation pyrogène à environ 850 C dans une ambiance d'hydrogène et d'oxygène, de manière à conserver la faible profondeur de jonction de l'émetteur et de la base du transistor NPN. Dans cette étape, si les jonctions de base et d'émetteur sont profondes, les couches d'oxyde de grille 46 et 48 peuvent être formées par un traitement classique d'oxydation à sec. Dans le cas présent, le recouvrement de l'oxyde 36 par le nitrure 38 a pour objet d'empêcher la croissance de l'oxyde en protégeant l'oxyde 36 et l'émetteur 50 du transistor NPN au cours de l'étape d'oxydation de l'isolant de grille du NMOSFET et du PMOSFET, et on comprendra aisément que cela est avantageux pour un transistor à haute fréquence dont la profondeur d'émetteur est extrêmement faible. On doit cependant remarquer que, si la jonction d'émetteur est relativement profonde, il est possible de former le quatrième masque de résine photosensible 40 sur la couche d'oxyde 36 sans la couche de nitrure 38, et de former les ouvertures 42 et 44 pour l'isolant de grille du NMOSFET et du PMOSFET. En outre, l'activation de la région implantée d'arsenic 32 de la figure 7 est réalisée par les étapes de traitement des oxydes de grille 46 et 48. Ainsi, comme illustré sur la figure 8, on forme dans la seconde région de substrat 9 le contact de collecteur N+ 52 et l'émetteur N+ 50 du transistor NPN formé dans la première région 8 du substrat, les contacts 58 permettant d'appliquer la polarisation inverse au PMOSFET, ainsi que la source et le drain 54 et 56 du NMOSFET. Les régions de contact 58 formées par ouverture de l'oxyde à l'extérieur de la source et du drain 26 et 28 du PMOSFET entourent les régions 26 et 28 et sont formées dans la seconde région 9 du substrat. Après formation des couches d'oxyde de grille 46 et 48 de la manière indiquée ci-dessus, on peut, si nécessaire, exécuter les étapes de traitement permettant de déterminer les tensions de seuil du PMOSFET et du NMOSFET. A cet effet, comme illustré figure 8, après avoir formé les couches d'oxyde de grille 46 et 48 on effectue au travers des ouvertures 42 et 44 une implantation de bore à une énergie d'environ 30 keV et avec un dosage d'environ 101l1 ions/cm2 puis, après enlèvement du masque de résine photosensible 40, on forme le cinquième masque de résine photosensible 60 au dessus de la région de canal du NMOSFET et l'on effectue à nouveau une implantation de bore à une énergie d'environ 30 keV et avec un dosage d'environ 1011 ions/cm2. Après enlèvement du cinquième masque de résine photosensible , on effectue un traitement thermique permettant d'activer le bore implanté et d'augmenter la densité de la couche d'oxyde 36 déposée chimiquement en phase vapeur. Ce traitement est réalisé à environ 920 C dans une ambiance d'azote pendant 120 mn environ. Après ceci, les tensions de seuil du PMOSFET et du NMOSFET sont respectivement de -0,75 V et de +0,75 V. Après enlèvement du cinquième masque de résine photosensible et application de la sixième couche de résine photosensible sur la surface, on forme par photolithographie, en utilisant le sixième masque de résine photosensible 62 comme masque de gravure, les ouvertures de contact pour le coLecteur 52, la base 30 et l'émetteur 50 du transistor NPN, la source et le drain 54 et 56 du NMOSFET, le contact de masse 58 et la source et le drain 26 et 28 du PMOSFET, ainsi que la zone d'arrêt de canal 24. Après enlèvement du sixième masque de résine photosensible, dépôt sous vide d'aluminium puis formation de l'électrode, on forme, comme ilustré sur la figure 10, l'électrode de collecteur 64, l'électrode d'émetteur 68 et l'électrode de base 66 du transistor NPN, l'électrode 70 permettant d'appliquer la tension de polarisation inverse au substrat 1, l'électrode de source 72, l'électrode de grille 74 et l'électrode de drain 76 du NMOSFET, l'électrode 78 permettant d'appliquer la polarisation inverse à la seconde région de substrat 9, ainsi que l'électrode de source 80, l'électrode de grille 82 et l'électrode de drain 84 du PMOSFET. On forme alors la couche de passivation 86 permettant de protéger l'ensemble du composant semiconducteur, comme illustré sur la figure 11. Comme cela vient d'être expliqué en détail, le procédé de fabrication d'un BiCMOS selon la présente invention apporte l'avantage d'une diminution du nombre d'étapes de processus, d'une diminution du coût de production et de la stabilisation de la tension de seuil par un oxyde de grille qui reste intact. Grâce à la réduction du nombre de masques nécessaires, on n'a plus besoin que de huit masques, ces masques comprenant ceux qui sont nécessaires pour former l'électrode et révéler les plages de soudure après formation de la couche de passivation, ainsi qu'un autre masque permettant de contrôler la tension de seuil. REVENDICATIONS 1. Un procédé de fabrication d'un composant BiCMOS, caractérisé en ce que le composant BiCMOS est réalisé sur un substrat de silicium (1) d'un premier type de conductivité comportant une première région de substrat (8) du second type de conductivité o est formé un transistor bipolaire (30,50,52), une seconde région de substrat (21) du second type de conductivité o est formé un premier MOSFET (46,54,56) ayant un canal du premier type de conductivité, ainsi qu'une partie (9) de ce substrat de silicium o est formé un second MOSFET (26,28,48) ayant un canal du second type de conductivité, le procédé comprenant les étapes de: (a) formation d'une couche de masquage comprenant, sur le substrat de silicium (1) du premier type de conductivité, une première couche d'oxyde (2) et une seconde couche d'oxyde (10), (b) formation d'un masque (12) sur cette couche de masquage, de manière à masquer la région de contact de collecteur et l'émetteur du transistor bipolaire, la source et le drain du premier MOSFET et la région de contact du second MOSFET, (c) enlèvement de la couche de masquage (10) non masquée à l'étape (b), (d) enlèvement du masque (12) sur la couche de masquage, (e) formation d'une seconde couche d'oxyde (14) sur la premiere région de substrat révélée au cours des étapes précédentes, ainsi que sur la seconde région du substrat et le substrat de silicium, (f) formation d'un masque (16) sur la seconde couche d'oxyde (14), de manière à former une région d'arrêt de canal sur le substrat de silicium du premier type de conductivité, la base du transistor bipolaire et la source et le drain du premier MOSFET, (g) enlèvement de-la seconde couche d'oxyde (14) non masquée, (h) implantation ionique au travers de la région révélée de manière à former la base, la source, le drain et la région de canal, (i) enlèvement du masque (16) et formation d'une troisième couche d'oxyde (22) sur la région dépourvue de couche de masquage, et activation simultanée des impuretés implantées, (j) implantation ionique sur le contact de collecteur et l'émetteur du transistor bipolaire, la région de contact - du premier MOSFET et la source et le drain du second MOSFET après enlèvement de la couche de masquage sur chacune des régions, (k) dépôt d'une couche d'oxyde (36) sur la surface, (1) formation d'un masque (60) et enlèvement de l'oxyde (36) sur la région de grille du premier MOSFET et du second MOSFET, (m) dépôt d'un oxyde de grille (46,48) après enlèvement de ce dernier masque, (n) traitement thermique d'activation des impuretés implantées et d'augmentation de la densité de l'oxyde déposé au cours de l'étape (k), (o) réalisation d'ouvertures pour les contacts de l'émetteur, de la base et du collecteur du transistor bipolaire, les contacts des sources et des drains des premier et second MOSFETs, et le contact de masse de la région d'arrêt de canal, (p) interconnexion des ouvertures par un conducteur, (q) formation d'une couche de passivation (86) et ouverture d'une plage pour la soudure d'un fil. 2. Le procédé de la revendication 1, dans lequel, après l'étape (k), une couche de nitrure (38) est formée sur la couche d'oxyde. 3. Le procédé de la revendication 1, dans lequel, après l'étape (m), on effectue une implantation ionique d'ajustement des tensions de seuil. 4. Le procédé de la revendication 3, dans lequel l'étape d'implantation ionique permet d'ajuster la tension de seuil du NMOSFET, et dans lequel on exécute une implantation ionique avec masquage sélectif pour ajuster la tension de seuil du PMOSFET après l'étape d'implantation ionique précitée.