Brevet FR2607956A1 — publié le 19880610

PROCEDE DE TEST DES MEMOIRES INTEGREES ET MEMOIRES POUR LA MISE EN OEUVRE DU PROCEDE La présente invention concerne le domaine des mémoires réalisées en circuits intégrés sur des puces semiconductrices. Elle concerne plus particulièrement un procédé de test de ces mémoires ainsi qu'une modification de la structure des mémoires permettant la mise en oeuvre du procédé de test. Selon le procédé de fabrication habituel, un grand nombre de mémoires en circuits intégrés est réalisé sur une même tranche d'un matériau semiconduc#teur. Les techniques de fabrication utilisées n'ont pas une fiabilité parfaite. Or un seul défaut sur la surface d'une puce peut suffire à mettre au rebut le circuit, car il ne remplit plus la fonction prescrite au départ. Aussi, pour éviter d'augmenter le coût de fabrication des mémoires, on réalise dès le départ, c'est à dire avant découpage de la tranche semiconductrice en circuits individuels, le maximum de tests permettant de contrôler le fonctionnement des circuits. Les circuits défectueux sont alors mis directement au rebut au moment du découpage. Ces tests sont en géneral réalisés à l'aide d'une machine de test qui permet d'appliquer mécaniquement un certain nombre de pointes conductrices sur des plages de contact de la mémoire à tester. La machine de test exécute ensuite un programme de test consistant à appliquer différents états logiques ou tensions ou courants sur certaines pointes et à mesurer sur d'autres pointes les états logiques ou tensions ou courants résultants de manière à vérifier le bon fonctionnement du circuit Différents programmes de test peuvent être utilisés suivant le niveau de sélection souhaité. Toutefois, la durée de ces programmes est fonction de ce niveau et est proportionnelle à la capacité des mémoires à tester.Trois cas se présentent habituellement, à savoir: -le test T1 qui teste uniquement la fonctionnalité cellule par cellule et dont la durée est égale à aN (N étant la capacité mémoire); - -le test T2 qui teste outre la fonctionnalité cellule par cellule, un certain nombre d'autres paramètres tels que la vitesse, la consommation en courant, les interactions cellules à cellules, etc. et dont la durée est égale à aN3/2; -le test T3 plus sélectif que le test T2, et dont la durée est égale à aN2. En fait, les programmes de test les plus couramment N3#2 utilisés sont les programmes en 3/2 Toutefois, lorsque la capacité mémoire devient très importante, par exemple de 64 kilobits ou plus, alors la durée du test devient prohibitive et en conséquence son coût trop élevé. La présente invention a pour but de remédier à ces inconvénients en proposant un nouveau procédé de test utilisant les circuits de la mémoire ainsi qu'une nouvelle structure de mémoire pour la mise en oeuvre du procédé. La présente invention a pour objet un procédé de test d'une mémoire en circuit intégré comportant une zone-mémoire divisée en plusieurs secteurs-mémoire, chaque secteur étant relié à un circuit d'écriture-lecture, les différents circuits d'écriture-lecture étant connectés à un circuit d'entrée-sortie commun par l'intermédiaire d'un circuit de multiplexage, caractérisé par les étapes suivantes: -durant un mode test, on démultiplexe les circuits d'écriture-lecture, -on écrit alors simultanément dans plusieurs secteursmémoire,en fonction du test choisi, -puis, on lit les informations enregistrées dans les secteurs-mémoire , les informations issues des différents secteurs-mémoire étant comparées de manière à sortir un signal d'erreur en cas de mauvais fonctionnement de la mémoire. Pour améliorer la fiabilité, on peut réaliser des comparaisons successives. Par exemple, il est possible de comparer tous les secteurs ensembles ou de les comparer deux par deux puis éventuellement de comparer à nouveau deux par deux les résultats des premières comparaisons et de recommencer les opérations. La comparaison peut être , par exemple, une détection de coincidence ou de non-coïncidence suivant le mode test utilisé. Avec le procédé conforme à la présente invention, la mémoire présente donc une réduction de capacité apparente égale au nombre de secteurs testés simultanément. Il en résulte donc une diminution importante de la durée du test La présente invention concerne aussi une mémoire pour la mise en oeuvre du procédé comportant une zone mémoire divisée en plusieurs secteurs-mémoire, chaque secteur étant relié à un circuit d'écriture-lecture, les différents ~ circuits d'écriture-lecture étant connectés à un circuit d'entrée-sortie commun par l'intermédiaire d'un circuit de multiplexage, caractérisée en ce que les circuits d'écriture-lecture sont connectés à au moins un circuit de comparaison et en ce que le circuit de multiplexage reçoit un signal de test inhibant son fonctionnement. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description d'un mode de réalisation faite ci-après avec référence aux dessins ci-annexés dans lesquels: -la figure 1 est un schéma synoptique succinct d'une mémoire à laquelle peut s'appliquer la présente invention, -la figure 2 est un schéma synoptique succinct d'une mémoire munie d'un circuit de comparaison pour la mise en oeuvre de la présente invention et, -la figure 3 est un autre mode de réalisation d'un circuit de comparaison. Sur la figure 1, on a représenté, sous forme d'un schéma synoptique, une mémoire ainsi que certains de ses circuits annexes. Dans le cadre de la présente invention, la mémoire 1 peut être une mémoire RAM, une mémoire EPROM, une mémoire EEPROM ou similaire Dans le mode de réalisation représenté, on a choisi à titre d'exemple une mémoire comportant 16 324 points-mémoire agencés sous forme d'une matrice comportant 128 rangées ou lignes et 128 colonnes. On notera que le schéma de la figure 1 illustre une représentation fonctionnelle et non un agencement topologique rèel du circuit intégré @ Les 128 colonnes Y1 à Y128 sont reliées à des sélecteurs de colonne 2.Ainsi, sur la figure 1 on a représenté 8 sélecteurs de colonne qui correspondent en fait chacun à un multiplexeur connecté à 16 colonnes et qui permettent de sélectionner une des 16 colonnes pour une lecture ou écriture en parallèle de plusieurs positions binaires. La mémoire représentée à titre d'exemple comporte des mots de 8 positions binaires ou bits en langue anglaise. D'autre part, les sélecteurs de colonne 2 sont connectés à un décodeur de colonne 3 qui présente 16 sorties et permet ainsi de sélectionner une des 16 colonnes reliées à chaque sélecteur de colonne. De plus, les circuits d'écriture-lecture 6 sont connectés par l'intermédiaire d'un multiplexeur 7 à un circuit d'entrée-sortie commun 8. Par ailleurs, les 128 lignes X1 à X128 sont connectées à un décodeur de ligne 4. Le décodeur de colonne 3 et le décodeur de ligne 4 sont tous deux connectés par l'intermédiaire de circuits tampon non représentés à un compteur d'adresse 5 qui présente 11 sorties AO à A10. Lorsque l'on doit réaliser des tests avec une mémoire du type décrit ci-dessus, le multiplexeur 7 ne permet d' adresser qu'un secteur à la fois. Il en résulte que les procédures de test sont très longues. Pour remedier à cet inconvénient on a rajouté sur le circuit de la mémoire au moins un circuit de comparaison et un moyen pour inhiber le fonctionnement du multiplexeur en mode test. Un mode de réalisation de ces circuits est représenté sur la figure 2. Dans ce cas, les circuits d'écriture-lecture ont été symbolisés chacun par un amplificateur de lecture L et par un circuit d'écriture E. Chaque amplificateur de lecture L est connecté par l'intermédiaire d'une porte de transfert A à un circuit de sortie HZ commun. De même, chaque circuit d'écriture E est connecté par l'intermédiaire d'une porte de transfert B à une entrée de donnée D. Les portes de transfert A et B sont controlées par des signaux issus du multiplexeur 7. D'autre part, le multiplexeur reçoit des signaux-adresse ai, aj permettant de selectionner un secteur, les signaux de commande et E et, conformément à la présente invention, au moins un signal de test TO.De plus, les sorties a,b,c,d des amplificateurs de lecture L sont connectés à un circuit de comparaison constitué par un OU exclusif Ol sur la sortie S' duquel on obtient le résultat du test. Le signal de test TO est aussi appliqué comme signal de commande au niveau du OU exclusif. Ainsi, le circuit de comparaison ne fonctionne qu'en mode test. Les portes de transfert A sont connectées au circuit de sortie HZ par l'intermédiaire d'une porte de transfert C controlée par le signal de test TO inversé par l'inverseur I de manière à mettre le circuit HZ en haute impédance lorsque le mode test est mis en oeuvre. Ainsi avec le circuit ci-dessus, lorsque le signal de test TO est actif, le multiplexeur 7 est inhibé et on peut écrire dans les quatre secteurs-mémoire simultanément; puis on peut lire simultanément les informations écrites en les comparant toutes ensembles dans le circuit de comparaison 01. Si, par exemple, on a rentré des niveaux logiques 1 comme informations de test dans tous les secteurs et - si, à cause d'un défaut, un des secteurs n'a pas enregistré le niveau logique 1, en lecture le circuit de comparaison détectera qu'il nty a pas coincidence et sortira un niveau logique 0 sur la sortie S' correspondant à un signal d'erreur. Sur la figure 3, on a représenté un autre mode de réalisation du circuit de comparaison . Pour simplifier la description, on a repris sur cette figure les mêmes références que celles de la figure 2 pour désigner les mêmes éléments. Dans ce cas, la comparaison est éffectuée deux secteurs par deux secteurs. Ainsi, les amplificateurs de lecture Li et L2 sont connectés à un premier circuit de comparaison constitué par exemple par une porte OU exclusif 02 et les amplificateurs de lecture L3 et IA sont connectés à un second circuit de comparaison constitué par la porte OU exclusif 03. Les sorties des deux portes OU exclusif sont envoyées sur les entrées d'une troisième porte OU exclusif 04 donnant sur la sortie S' le signal de comparaison. Il est évident pour l'homme de l'art d'envisager d'autres circuits de comparaison répondant au procédé de la présente invention. Ces circuits peuvent être plus ou moins sophistiqués suivant la fiabilité ou l'importance des tests que l'on souhaite effectuer sur la mémoire elle-même. D'autre part, plusieurs modes tests peuvent être réalisés en utilisant le procédé de la présente invention avec un seul circuit de comparaison pour tous les tests ou un circuit de comparaison par test. Avec le circuit ci-dessus qui permet de réaliser sur la mémoire elle-même un certain nombre de tests, on diminue le temps de test de manière significative. Ainsi, dans le cas d'une mémoire de 64 Kilobits dans laquelle 8 secteurs sont programmés en parallèle, on obtient une division du temps de test par 20 si les 8 secteurs sont multiplexés et par 8 si l'on travaille sur 4 secteurs. REVENDICATIONS 1 Un procédé de test d'une mémoire en circuit intégré comportant une zone mémoire divisée en plusieurs secteurs-mémoire, chaque secteur étant relié à un circuit d'écriture-lecture, les différents circuits d'écriture-lecture étant connectés à un circuit d'entrée-sortie commun par l'intermédiaire d'un circuit de multiplexage, caractérisé par les étapes suivantes: -durant un mode test, on démultiplexe les circuits d'écriture-lecture, -on écrit alors simultanément dans plusieurs secteurs-mémoire en fonction du test choisi, -puis on lit les informations enregistrées dans les secteurs-mémoire, les informations issues des différents secteurs-mémoire étant comparées de manière à sortir un signal d'erreur en cas de mauvais fonctionnement de la mémoire. 2 Un procédé selon la revendication 1, caractérisé en ce que la comparaison est une détection de coincidence ou de non-coîncidence suivant le mode test choisi. 3 Un procédé selon l'une quelconque des revendications 1 et 2, caractérisé en ce que on réalise des comparaisons succesives. 4 Une mémoire pour la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 3, la mémoire étant du type comportant une zone mémoire divisée en plusieurs secteurs-mémoire, chaque secteur étant relié à un circuit d'écriture-lecture(E,L), les différents circuits d'écriture-lecture étant connectés à un circuit d'entrée-sortie (D, S) commun par l'intermédiaire d'un circuit de multiplexage (7), caractérisée en ce que les circuits d'écriture-lecture sont connectés à au moins un circuit de comparaison (01;02,03,04) et en ce que le circuit de multiplexage reçoit un signal de test (TO) inhibant son fonctionnement. 5 Une mémoire selon la revendication 4, caractérisée en ce que le circuit de comparaison est constitué par au moins une porte OU exclusif.