Brevet FR2610134A1 — publié le 19880729

CIRCUIT DE LECTURE POUR MEMOIRE La présente invention concerne un circuit de lecture pour une mémoire telle qu'une mémoire non volatile programmable électriquement, de type EPROM ou EEPROM, ou toute autre mémoire comportant des cellules-mémoire dont la lecture est réalisée par détection d'une variation de courant ou de tension sur la ligne de bit. Dans le cas, par exemple, des mémoires de type EPROM ou EEPROM, chaque élément de stockage d'informations ou cellule- mémoire est constitué par un transistor MOS à grille flottante qui peut être principalement de type FAMOS (pour floating gate avalanche injection MOS) ou de type SAMOS (pour stacked gate avalanche injection MOS). Ce type de transistor peut avoir deux états. Ainsi, dans le cas d'un transistor MOS à canal N, dans un premier état aucune charge ou une charge positive est piégée sur la grille flottante. Un canal de conduction peut exister entre source et drain. Le transistor conduit alors et se comporte comme un interrupteur fermé. Dans un deuxième état, des électrons sont piégés sur la grille flottante. Ils empêchent donc la création d'un canal de conduction dans le substrat entre source et drain. Dans ce cas, le transistor est bloqué et se comporte comme un interrupteur ouvert. Pour programmer un transistor MOS à grille flottante, des tensions plus élevées que la tension de fonctionnement normale doivent être convenablement appliquées sur la grille de commande et l'une des électrodes de sorte que la grille flottante puisse absorber et garder une charge d'électrons. Cette charge d'électrons sur la grille flottante augmente le seuil de conduction sur la grille de commande du transistor. D'autre part, pour lire une mémoire ainsi programmée, une tension inférieure à la tension de seuil des transistors MOS à grille flottante programmés mais supérieure à la tension minimale des transistors non programmés, doit être appliquée sur la grille de commande. Cette tension de lecture permet de détecter l'état passant ou bloqué du transistor. En général, le transistor MOS à grille flottante est relié par une de ses électrodes à une ligne de bit polarisée en tension par un générateur. Son autre électrode est reliée à la masse ou à une tension basse. La ligne de bit est également connectée à un senseur de courant ou de tension. Ce senseur mesure le courant débité dans la ligne par le générateur. Ainsi, si la cellule-mémoire n'a pas été programmée, le transistor MOS à grille flottante est passant et lors de l'application d'une tension de lecture qui est supérieure à la tension de seuil des transistors non programmés, le transistor est mis en conduction. On détecte alors sur le senseur une variation de courant ou une chute de tension. Dans le deuxième cas, lorsque la cellule-mémoire a été programmée, les charges sont piégées sur la grille flottante du transistor. La tension de lecture appliquée sur la grille de commande est, dans ce cas, de sens opposé à la barrière de potentiel créée dans le canal de conduction par les charges stockées dans la grille flottante. Toutefois elle est insuffisante pour modifier la conduction du canal et le transistor reste bloqué. En conséquence, le senseur en bout de ligne de bit ne perçoit pas de variations de courant ou de tension. Ainsi avec une mémoire de type EPROM telle que décrite ci- dessus, il est possible de lire le contenu d'une cellule-mémoire d'après la consommation du circuit, en particulier lorsque la mémoire est lue bit par bit. Ceci est particulièrement gênant dans le cas des mémoires utilisées pour recevoir des informations confidentielles, car il est alors facile de détecter lors de la lecture, la teneur de ces informations. La présente invention a pour but de remédier à cet inconvénient en proposant un circuit de lecture qui présente toujours une consommation de courant ou une variation de tension quel que soit l'état programmé ou non programmé de la cellule-mémoire lue. En conséquence la présente invention a pour objet un circuit de lecture pour circuit intégré du type circuit logique comportant une mémoire constituée par une matrice de cellules-mémoire, les cellules-mémoire étant adressables chacune par des lignes et des colonnes sélectionnées par des décodeurs de ligne et de colonne, le circuit de lecture étant relié aux cellules-mémoire par une ligne appelée ligne de bit et comprenant un circuit de précharge de la ligne de bit et un circuit de détection détectant la décharge ou la non-décharge de la ligne de bit suivant l'état "O" ou "1" de la cellule-mémoire sélectionnée et comportant un moyen. de mémorisation de l'état lu, caractérisé en ce qu'il comporte des moyens permettant, en mode lecture, de décharger la ligne de bit quel que soit l'état "1" ou "0" de la cellule-mémoire et des moyens retardant le moment de la décharge. Selon un mode de réalisation préférentiel, les moyens permettant de décharger la ligne de bit sont constitués par la cellule-mémoire proprement dite et par un premier moyen formant interrupteur, connecté entre la ligne de bit et l'électrode reliée à la tension basse de la ou des cellules-mémoire, ce moyen étant fermé après la lecture. D'autre part, les moyens retardant le moment de la décharge sont constitués par un condensateur et par un deuxième moyen formant interrupteur, tel qu'un transistor MOS, montés en parallèle entre l'électrode de la tension basse de la cellule-mémoire et la tension basse Vss ou la masse, le moyen formant interrupteur étant fermé une fois la décharge effectuée. Pour permettre une décharge effective de la ligne de bit, la capacité utilisée dans les moyens retardant le moment de la décharge présente une valeur plus grande que la capacité de la ligne de bit de manière à pouvoir descendre la ligne de bit jusqu'à une tension proche de la tension basse Vss. De préférence, cette capacité sera au moins égale à dix fois la capacité de la ligne de bit. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description de divers modes de 2 6 1 0 1 3 4 réalisations faite ci-après avec référence aux dessins ci-annexés dans lesquels: - la figure I représente schématiquement une mémoire EPROM susceptible de recevoir la présente invention, - la figure 2 représente schématiquement un circuit de lecture conforme à la présente invention ainsi qu'une cellule-mémoire d'une mémoire EPROM, - la figure 3 représente un diagramme des temps des principaux signaux de commande du circuit de la figure 2, - la figure 4 représente schématiquement une mémoire EPROM munie d'un circuit de lecture conforme à la présente invention. Pour simplifier la description, dans les dessins les mêmes éléments portent les mêmes références. D'autre part la description a été faite en se référant à des circuits MOS réalisés en technologie C MOS, il est évident pour l'homme de l'art que la présente invention peut s'adapter à d'autres technologies, notamment à la technologie N MOS. Sur la figure 1, on a représenté une mémoire 1 non volatile programmable électriquement de type EPROM. Cette mémoire est du type à cellule-mémoire constituée d'un transistor MOS 2 à grille flottante 5. De manière plus spécifique, le transistor 2 comporte deux électrodes principales respectivement 3 et 4, une grille flottante 5 et une grille de commande 6. Une première électrode principale, à savoir la source dans le mode de réalisation représenté, est reliée à une tension basse Vss ou à la masse tandis que l'autre électrode 4, à savoir le drain, est reliée à une ligne 7 appelée ligne de bit. La grille de commande 6 est reliée à une autre connexion 8 appelée ligne de mot. Les lignes de bit et lignes de mot sont disposées en ligne et en colonne pour déterminer une matrice incluant les cellules-mémoires, comme représenté sur la figure 1. Cette mémoire comporte des moyens constitués essentiellement par un décodeur de ligne 9 et un décodeur de colonne 10, pour appliquer sur les lignes et les colonnes - des potentiels représentatifs 2 6 1 0 1 3 4 d'informations à enregistrer dans les cellules-mémoire ou représentatifs de commande de lecture des informations enregistrées dans les cellulesmémoire. Ainsi, pour la lecture d'une cellule-mémoire, on fait monter la ligne de mot correspondante 8 à une tension produite par une sortie du décodeur de ligne 9. Au moyen du décodeur de colonne 10, on envoie sur la ligne de bit 7 l'état de la ligne de bit sélectionnée. Cette ligne de bit 7 a été au préalable préchargée à la tension d'alimentation Vcc par l'intermédiaire d'un circuit de précharge 12. Le transistor MOS 2 devient passant ou reste bloqué selon que les charges ont été ou n'ont pas été au préalable piégées sur la grille flottante 5. Un circuit de détection 1l1 connecté par ailleurs à une extrémité de la ligne de bit 7 par l'intermédiaire du décodeur de colonne 10 formant multiplexeur, détecte la variation ou l'absence de variation de courant ou de tension. Il en déduit que la cellule-mémoire est programmée à "1" ou à "0" respectivement. Ainsi, avec ce type de mémoire, lors de la lecture, l'on observe ou l'on n'observe pas une consommation de courant suivant l'état de la cellule-mémoire. Comme mentionné dans l'introduction, ceci est particulièrement gênant dans le cas des mémoires lues bit à bit et contenant de plus des informations de type confidentiel. On décrira maintenant avec référence à la figure 2, un mode de réalisation d'un circuit de lecture conforme à la présente invention permettant d'éviter les problèmes mentionnés ci-dessus. Le circuit de lecture, conforme à la présente invention, comporte des moyens permettant, en mode lecture, de décharger la ligne de bit quel que soit l'état "1" ou "0" de cette cellule. Ces moyens sont constitués essentiellement par la cellule-mémoire 2 proprement dite et un transistor MOS 20 monté en parallèle sur la cellule-mémoire 2. De manière plus spécifique une des électrodes du transistor MOS 20, à savoir la source 22, est reliée à la source 3 de la cellule-mémoire 2 et l'autre électrode du transistor MOS 20, à savoir le drain 21 est connectée au drain 4 de la cellule-mémoire 2, ce drain étant relié à la- ligne de bit 7. D'autre part, la grille 23 du transistor MOS 20 est reliée par l'intermédiaire d'un inverseur 24 à un signal I de validation de la lecture. 2 6 1 0 1 3 4 D'autre part, avec le circuit de détection proprement dit est inclus un moyen permettant de mémoriser l'état lu. Ce moyen est constitué d'un transistor MOS 16 dont une des électrodes 18 est reliée au circuit de détection 11 et dont l'autre électrode 17 est connectée au noeud M de la ligne de bit 7. La grille 19 du transistor 16 reçoit le signal de validation d'écriture e I décrit ci-après.De plus, un circuit de précharge 12 de la ligne de bit est aussi connecté au noeud M. Ce circuit de précharge 12 est constitué d'un transistor MOS dont la source 14 est connectée au noeud M et dont le drain 13 est connecté à la tension d'alimentation Vcc. La grille de commande reçoit un signal de précharge P permettant de précharger la ligne de bit 7 à la tension d'alimentation Vcc avant la lecture de la cellule-mémoire 2. Pour que la décharge de la ligne de bit soit, pour l'extérieur, réalisée au même moment quel que soit l'état "1" ou "0" de la cellule-mémoire, le circuit de lecture comporte de plus des moyens retardant le moment de la décharge. Ces moyens sont constitués essentiellement d'une capacité C montée en parallèle avec un moyen formant interrupteur 25 entre le noeud N commun aux sources 3 et 22 de la cellule-mémoire 2 et du transistor MOS 20 et la tension basse Vss ou la masse. La capacité C a pour but de stocker les charges obtenues lors de la décharge de la ligne de bit que cette décharge soit faite à travers la cellule-mémoire 2 lorsque celle-ci est programmée à "0" ou à travers le transistor MOS 20 rendu passant après la lecture de la cellule-mémoire 2 lorsque celle-ci est programmée à "1". Ultérieurement la capacité C sera déchargée lors de la fermeture du moyen formant interrupteur 25. Ce moyen formant interrupteur est constitué par un transistor MOS 25 dont une des électrodes 26 est connectée au noeud N, l'autre électrode 27 à la masse ou à la tension basse et dont la grille 28 reçoit un signal 2 commandant la conduction ou la non-conduction du transistor MOS 20. On expliquera maintenant, en se référant au diagramme des temps de la figure 3, le fonctionnement du circuit de lecture représenté à la figure 2. Ainsi pendant le temps a, le signal de précharge P et le signal 0 2 sont positionnés au niveau logique "1". De ce fait, on réalise la précharge de la ligne de bit 7 à la tension d'alimentation Vcc comme représenté par le signal BL et la capacité C se décharge à travers le transistor MOS 25 rendu conducteur de manière que le noeud N se trouve à une tension sensiblement égale à la tension basse Vss ou masse. A la fin de cette période de précharge, les signaux P et 0 2 repassent au niveau logique "0". Ensuite, pendant le temps b, on envoie sur la grille de commande 6 de la cellule-mémoire 2 un ordre de lecture WL, à savoir le signal WL passe au niveau logique "1". Si la cellule- mémoire 2 est programmée à "0", cette cellule conduit et la ligne de bit 7 se décharge dans la capacité C à travers la cellule-mémoire 2. Si au contraire la cellule-mémoire 2 est programmée à "P", la cellulemémoire 2 est bloquée et dans ce cas la ligne de bit reste à la tension d'alimentation Vcc. Pendant les temps a et b, le signal de validation de lecture 5 1 est positionné au niveau logique "1"' de telle sorte que le transistor MOS 16 est passant. De ce fait, le noeud O entre le transistor MOS 16 et le circuit de détection Il se trouve au niveau logique "I" ou au niveau logique "0" suivant l'état programmé ou non programmé de la cellule-mémoire. D'autre part, le transistor MOS 20 dont la grille 23 est commandée par le signal 1, est bloqué. Pendant le temps c, le signal S I passe au niveau logique "0" entrainant le blocage du transistor MOS 16 de telle sorte que le noeud 0 mémorise l'état de la cellule-mémoire détectée. Simultanément, le transistor MOS 20 devient passant et on réalise la décharge de la ligne de bit 7 dans la capacité C à travers le transistor 20 si la ligne de bit n'a pas déjà été déchargée à travers la cellulemémoire 2. Pendant le temps d, le signal 0 2 passe au niveau logique "1" de manière à réaliser la décharge de la capacité C à la tension Vss à travers le transistor MOS 25. En fait ce temps peut être éliminé et la décharge réalisée pendant la précharge de la ligne de bit. Dans ce cas, le signal 0 2 peut être constitué par le signal de précharge P ou le signal de précharge P inversé suivant le type des transistors MOS 12 et 25 utilisés. Dans le mode dç réalisation représenté, les transistors MOS 12 et 25 sont des transistors MOS de type N, toutefois il est évident pour l'homme de l'art que des transistors MOS de type P peuvent être utilisés pour les deux transistors 15 et 25 ou pour l'un ou l'autre de ces transistors. De même les transistors MOS 20 et 16 sont aussi constitués par des transistors MOS de type N mais des transistors MOS de type P peuvent aussi être utilisés. Selon une autre caractéristique de la présente invention, la capacité C doit présenter une valeur relativement grande par rapport à la capacité de la ligne de bit 7 afin d'obtenir au noeud N une tension suffisamment basse pour pouvoir réaliser une décharge de la ligne de bit. De préférence, la valeur de la capacité C sera sensiblement au moins égale à 10 fois la valeur de la capacité de la ligne de bit. En effet après le partage des charges entre la capacité C et la capacité CBL de la ligne de bit, la tension au noeud N est égale a: CBL V n l = -Vcc 1 5 V =_C + CBL cc Si, C = 10 CBL et Vcc = 5 volts, on obtient donc: Vn 'v 0,45 volt D'autre part, le fait de décharger la ligne de bit dans la capacité C permet d'éviter une différence de temps pour le moment de la décharge de la ligne de bit selon que la ligne de bit se décharge à travers la cellule-mémoire ou à travers le transistor MOS 20, car le transistor 20 n'est rendu actif qu'une fois la lecture réalisée. Sur la figure 4 on a représenté un circuit de lecture conforme à la présente invention appliqué à une matrice de cellules-mémoire. Dans ce cas on remarque que les moyens retardant le moment de la décharge constituée par la capacité C et le transistor MOS 25 montés en parallèle entre le noeud N et la tension basse Vss sont commun à l'ensemble des cellules-mémoire commandées par une même ligne de mot 8 ou même à l'ensemble des cellules-mémoire de la matrice 1. D'autre part, comme représenté sur cette figure le transistor MOS 20 est monté entre la ligne de bit 7 et les noeuds N communs à l'ensemble des cellules-mémoire et l'ensemble des grilles des transistors 20 sont connectées par l'intermédiaire de l'inverseur 24 au signal 0 1. De plus, le transistor MOS 16 est commun à l'ensemble des lignes de bit 7 et est positionné entre le circuit de détection 11 et le décodeur de colonne 10 formant multiplexeur. Le fonctionnement de ce circuit est identique au fonctionnement du circuit décrit avec référence à la figure 2. La présente invention a été décrite en se référant à une mémoire EPROM, il est évident qu'elle peut s'appliquer à une mémoire EEPROM ou à toute mémoire dont les cellules-mémoire sont lues en préchargeant une ligne de bit et en détectant une variation de courant ou de tension sur cette ligne de bit. REVENDICATIONS 1. Circuit de lecture pour circuit intégré de type circuit logique comportant une mémoire (1) constituée par une matrice de cellules-mémoire, les cellules-mémoire étant adressables chacune par des lignes et des colonnes sélectionnées par des décodeurs de ligne (9) et de colonne (10), le circuit de lecture étant relié aux cellules-mémoire par une ligne appelée ligne de bit et comprenant un circuit de précharge (12) de la ligne de bit et un circuit de détection (1l1) détectant la décharge ou la non-décharge de la ligne de bit suivant l'état "O" ou "1" de la cellulemémoire sélectionnée et comportant un moyen (16) de mémorisation de l'état lu, caractérisé en ce qu'il comporte des moyens (2, 20) permettant, en mode lecture, de décharger la ligne de bit quel que soit l'état "1" ou "0" de la cellule-mémoire et des moyens (C, 25) retardant le moment de la décharge. 2. Circuit de lecture selon la revendication 1, caractérisé en ce que les moyens (2, 20) permettant de décharger la ligne de bit sont constitués par la cellule-mémoire (2) proprement dite et par un premier moyen (20) formant interrupteur connecté entre la ligne de bit (7) et l'électrode reliée à la tension basse de la ou des cellules- mémoire (2), ce moyen étant fermé après la lecture. 3. Circuit de lecture selon la revendication 2, caractérisé en ce que le premier moyen formant interrupteur est commandé par un signal de validation de lecture inversé (6 1). 4. Circuit de lecture selon la revendication 1, caractérisé en ce que les moyens (C, 25) retardant le moment de la décharge sont constitués par un condensateur (C) et par un deuxième moyen (25) formant interrupteur montés en parallèle entre la cellule-mémoire et la tension basse Vss ou la masse, le moyen formant interrupteur étant fermé une fois la décharge effectuée. 2610 134 5. Circuit de lecture selon la revendication 4, caractérisé en ce que la capacité (C) est au moins égale à dix fois la capacité de la ligne de bit. 6. Circuit de lecture selon l'une quelconque des revendications 2 à 5, caractérisé en ce que les moyens formant interrupteur (16, , 25) sont constitués chacun par un transistor MOS dont la grille reçoit un signal de fermeture et d'ouverture. 7. Circuit de lecture selon l'une quelconque des revendications I à 6, caractérisé en ce que le circuit de précharge (12) est constitué par un transistor MOS dont une des électrodes est connectée à la ligne de bit, l'autre électrode à la tension d'alimentation et la grille à un signal de précharge permettant de précharger la ligne avant la lecture. 8. Circuit de lecture selon l'une quelconque des revendications I à 7, caractérisé en ce que le moyen de mémorisation de l'état lu est constitué par un transistor MOS (16) connecté entre la ligne de bit (7) et le circuit de détection (11) permettant d'isoler le circuit de détection une fois la lecture effectuée, la grille du transistor MOS (16) étant commandée par le signal de validation de lecture (ô 1).