Brevet FR2608291A1 — publié le 19880617

Procédé et circuit d'adaptation de la carte "graphique" d'un ordinateur à un moniteur fonctionnant suivant un standard de balayage différent de ce Lui de Ladite carte L'invention se rapporte tout d'abord à un procédé d'adaptation de la carte "graphique" d'un ordinateur - Laquelle produit, sous La commande d'un processeur de visualisation qu'elle comporte (désigné dans la suite par "microprocesseur") et suivant un standard de balayage déterminé, les signaux de synchronisation "lignes" et "trames" du moniteur associé à l'ordinateur - à un moniteur fonctionnant suivant un second standard différent selon Lequel chaque trame comprend un nombre de lignes supérieur à celui de chaque trame selon Le standard normal. Pareille adaptation est nécessaire par exemple Lorsque l'on veut coupler à un ordinateur dont la carte "graphique" est conforme au standard NTSC à 525 Lignes par image et 30 trames par seconde, un moniteur fonctionnant sur le standard européen à 625 Lignes par image et 25 trames par seconde. Le procédé selon l'invention consiste essentiellement à bloquer le fonctionnement du microprocesseur à chaque trame pendant une durée correspondant à un nombre de lignes égal à la différence entre les nombres de lignes d'une trame selon l'un et l'autre des standards considérés, et à reconstituer le signal de synchronisation "lignes " non émis par Le microprocesseur pendant ces périodes de bLocage, tandis que la fréquence du signal d'horloge pilotant Le microprocesseur est éventuellement modifiée de façon que La fréquence du signal de synchro "lignes" qu'il émet soit amenée à la valeur prévue selon le second standard.On fait ainsi émettre au microprocesseur un signal de synchronisation "trames" dont la fréquence est conforme au second standard qui est celui du moniteur utilisé, tandis qu'à celui-ci est appliqué un signal de synchronisation reconstitué, présent en permanence malgré les périodes de blocage du microprocesseur. L'invention a également pour objet un circuit permettant de mettre en oeuvre le procédé défini ci-dessous. Ce circuit comprend - un générateur de créneaux de blocage produisant, à chacune des impulsions qui composent le signal de synchronisation "trames " émis par le microprocesseur, un créneau de durée correspondant à celle d'un groupe de lignes en nombre égal à La différence de lignage des trames selon le premier et le second standard, - un circuit de blocage du microprocesseur sous la commande desdits créneaux, - un générateur de signal de synchronisation "trames" créé en synchronisme avec les créneaux de blocage, et - un générateur de signal de synchronisation "lignes" permanent, de même fréquence et de meme phase que le signal de synchronisation "Lignes" émis par le microprocesseur. Le circuit de blocage précité peut comprendre une porte commandée par Le générateur de créneaux de bLocage, laquelle inhibe durant chaque créneau l'application au microprocesseur du signal d'horloge qui pilote son fonctionnement. Le générateur de créneaux de blocage peut comprendre un compteur qui reçoit les impulsions du signal de synchronisation "Lignes" permanent et qui est remis à zéro par une impulsion produite au début de chacune des impulsions du signal de synchronisation "trames" émis par le microprocesseur, ainsi qu'un circuit logique détectant le comptage de L'impulsion correspondant à La dernière ligne dudit groupe de lignes et arrêtant alors le fonctionnement du compteur jusqu'a la prochaine remise à zéro de celui-ci. Lorsque le nombre de lignes dudit groupe est un multiple de 10, le compteur du générateur de créneaux de blocage est avantageusement composé d'un compteur décimal et d'un compteur binaire en cascade, le circuit logique qui detecte la dernière impulsion étant connecté uniquement au compteur binaire. De préférence, les impulsions de remise à zéro du compteur du générateur de créneaux de blocage sont créées en phase avec les impulsions du signal de synchronisation "lignes" émis par le microprocesseur. D'une manière très simple, le signal de synchronisation "trames" suivant le second standard peut etre créé par le générateur de créneaux de bLocage. Pour permettre l'utilisation d'un moniteur selon l'un ou l'autre des deux standards de balayage, il convient de prévoir un commutateur de standard, qui permet de sélectionner, en tant que signal de synchronisation "trames" à destination du moniteur, soit le signal de synchronisation "trames " créé en synchronisme avec les créneaux de bLocage, soit le signal de synchronisation "trames" émis par le microprocesseur; dans ce dernier cas, ce commutateur inhibe en outre la production des impulsions de remise à zéro du compteur du générateur de créneaux de blocage de façon à mettre fin à la génération de ces derniers. Un circuit de calibrage est avantageusement prévu pour ajuster à une valeur uniforme La durée des impulsions du signal de synchronisation "trames" à destination du moniteur. Quant au générateur de signal de synchronisation "lignes", il comprend de préférence un compteur qui reçoit le signal d'horloge pilotant Le microprocesseur et qui effectue une division de la fréquence de ce signal dans un rapport tel que son signal de sortie présente la fréquence désirée pour Le signal de synchronisation "lignes", tandis que ce compteur est remis à zéro par les impulsions du signal de synchronisation "lignes" émis par le microprocesseur, de sorte que les impulsions dudit signal de sortie sont calées en phase par rapport à ces dernières impulsions. Lorsque la fréquence du signal d'horloge peut prendre plusieurs valeurs déterminées, il est utile de prévoir un circuit de détection de la valeur particuLière de cette fréquence et de sélection de La valeur du rapport de division dudit compteur telle que la fréquence du signal sortie de ce compteur soit indépendante de celle du signal d'horloge. Pour permettre, en cas de besoin, un recadrage horizontal de L'image sur L'écran du moniteur, il convient de former, à la sortie du compteur du générateur de signal de synchronisatior "lignes", au moins un autre signal de même fréquence que ledit signal de sortie, mais offrant un petit décalage de phase par rapport à ceLui-ci, et de prévoir un commutateur pour choisir L'un dudit signal de sortie ou du ou des autres signaux déphasés en tant que signal de synchronisation "lignes" à destination du moniteur. On peut également prévoir un circuit de calibrage pour ajuster à une valeur uniforme la durée des impulsions du signal de synchronisation "lignes" à destination du moniteur. Dans une forme de réalisation avantageuse, Le circuit défini ci-dessus est réalisé sur une carte complémentaire reliée à la carte "graphique" par un câble se terminant par un connecteur qui s'enfiche dans le support du microprocesseur prévu sur La carte "graphique", Le microprocesseur en ayant été ôté pour être monté sur un support prévu à cet effet sur la carte complémentaire. D'autres caractéristiques et avantages de L'invention ressortiront plus clairement de la description qui va suivre, en regard des dessins annexés, d'un exemple de réalisation non limitatif. La figure 1 représente schématiquement le circuit de connexion d'un moniteur à un microprocesseur d'ordinateur conçu conformément au même standard de balayage. La figure 2 représente schématiquement un circuit d'adaptation selon L'invention interposé entre un microprocesseur et un moniteur de standards de balayage différents. La figure 3 est un chronogramme montrant la forme de différents signaux apparaissant dans Les circuits des figures 1 et 2. La figure 4 représente de façon plus détaillée le circuit de la figure 2. Les figures 5 et 6 représentent avec de nouveaux détails respectivement Le générateur de signal de synchronisation "lignes" et le générateur de créneaux de blocage qui font partie du circuit de la figure 4. La figure 7 représente schématiquement un moniteur couplé de façon classique à La carte graphique d'un ordinateur, laquelle fonctionne suivant le même standard que le moniteur. La figure 8 représente schématiquement une carte complémentaire portant le circuit de la figure 4 et associée à La carte graphique d'un ordinateur pour faire fonctionner à partir de celle-ci un moniteur de standard différent. On voit sur la figure 1 un moniteur vidéo M qui, associé à un ordinateur (non représenté), fournit des images visualisant les informations qui sortent de celui-ci ou qui y entrent, lesquelles sont contenues dans un signal vidéo V issu de L'ordinateur et appliqué au moniteur M. Les circuits de balayage de celui-ci sont pilotés par un microprocesseur MP ( il s'agit d'un processeur de visualisation, par exemple du type MC 6845) monté sur une carte dite carte "graphique" de l'ordinateur. Ce microprocesseur reçoit d'un générateur 5 un signal d'horloge H qui cadence son fonctionnement et est programmé pour délivrer au moniteur un signal de synchronisation "lignes" SyL et un signal de synchronisation "trames' SyT.L'allure de ces signaux H, SyL et SyT en fonction du temps est montrée dans le haut de la figure 3. Le moniteur M considéré ici est supposé fonctionner, en Liaison avec la carte "graphique" de l'ordinateur, suivant le standard américain NTSC, conformément auquel il y a 30 images composées de 525 lignes par seconde (soit 60 trames de 262 Lignes par seconde). En conséquence, la fréquence du signal de synchronisation "lignes" SyL est égale à 525 x 30 = 15 750 Hz, celle du signal de synchronisation "trames" SyT étant égale à 60 Hz. Si L'on désire utiliser un moniteur M' fonctionnant non pas sur le standard NTSC, mais sur le standard européen à 625 lignes et 25 images, soit 50 trames de 312 Lignes, par seconde, les signaux de synchronisation doivent être adaptés en conséquence. Mais ce n'est pas toujours possible. En ce qui concerne le signal de synchronisation "lignes" SyL, il n'y a pas de difficulté. Sa fréquence doit simplement passer de 15 750 Hz à 625 x 25 = 15 625 Hz. La nouvelle valeur de fréquence peut être obtenue par simple changement du quartz pilotant l'horloge 5 de La carte graphique. Mais L'écart entre Les fréquences étant très faible, il est généralement possible de ne pas changer le quartz et de conserver la fréquence d'origine de 15 750 Hz. En ce qui concerne Le signal de synchronisation "trames" SyT, il n'en va pas de même. La modification nécessaire de ce signal, liée au passage de 262 à 312 lignes par trame, est possible lorsque la carte graphique est en mode "alphanumérique" (où Les caractères affichés ont une hauteur de 8 lignes), mais non lorsqu'elle est en mode "graphique" (avec une hauteur de 2 lignes pour le graphisme élémentaire). En effet, dans ce dernier cas, la reprogrammation des registres R4 et R5 du microprocesseur MC 6845 utilisé ici ne permet d'atteindre que 287 Lignes au maximum, de sorte que le changement de standard par modification du logiciel est impossible. Le circuit qui va être décrit et est schématiquement représenté à La figure 2 apporte une solution à ce problème. Grâce à ce circuit, Les 312 - 262 = 50 lignes manquantes vont être créées en bloquant, à chaque trame, le fonctionnement du microprocesseur pendant La durée correspondante; la disparition de signal de synchronisation "Lignes" SyL durant ce blocage est pal liée par la création d'un signal de synchronisation SyL' reconstitué à l'aide d'un générateur indépendant. Ces opérations sont illustrées dans La partie basse de La figure 3. Au début de chaque trame est créé un créneau de blocage CB, de durée t équivalant à 50 Lignes, soit 50 x 64 = 3 2DO ltS ou 3,2 ms (chaque ligne ayant pour durée 1/15 625 = 64 fus). Ce créneau inhibe Le signal d'horloge H. Il en résulte un nouveau signal d'horloge H', comportant une interruption en regard de chaque créneau CB, qui est appliqué au microprocesseur à la place du signal H, de sorte que celui-ci est, à chaque trame, bloqué pendant La durée t du créneau CB et n'émet l'impulsion de synchronisation "trames" (hachurée) qu'après un retard égal à la durée t. Finalement, Le signal SyT délivre par le microprocesseur est composé d'impulsions dont la période correspond à 262 + 50 = 312 lignes, soit environ 20 ms.A partir de ce signal est formé Le. nouveau signal de synchronisation "trames" SyT', appliqué au moniteur. Quant au signal SyL délivré par le processeur, il comporte bien entendu des interruptions dues aux périodes de blocage de celui-ci. Pour cette raison, il est remplacé par un nouveau signal de synchronisation lignes SyL', créé en permanence par un générateur spécial qui est synchronisé par le signal SyL. La création des signaux H', SyL' et SyT' à partir des signaux H, SyL et SyT est effectuée par un circuit 10 interposé entre le processeur et le moniteur et monté sur une carte complémentaire (figure 2). Ce circuit comprend essentiellement : - un générateur 11 de signal de synchronisation "lignes", piloté par le signal d'horloge H et synchronisé par le signal SyL issu du processeur, qui délivre un signal S permanent (figure 3) composé d'impulsions de période égale à 64 vs; - un générateur 12 de créneaux de blocage déclenché par le signal SyT issu du processeur et délivrant les créneaux de blocage CB avec une durée égale à l'intervalle de temps qu'occupe une série de 50 impulsions du signal S; - une porte logique 13 permettant d'inhiber le signal d'horloge H par les créneaux CB de façon à obtenir le signal d'horloge H'; ; - un circuit 14 de calibrage des impulsions de synchronisation "lignes", fournissant le nouveau signal de synchronisation "lignes" SyL', suivant la position d'un commutateur S2, soit directement à partir du signal S, soit à partir d'un signal Sd, issu d'un circuit de déphasage 15, semblable au signal S mais offrant par rapport à celui-ci un petit décalage de phase réglable à l'aide d'un dispositif de commutation 16; - un circuit 17 de calibrage des impulsions de synchronisation "trames", qui fournit le nouveau signal de synchronisation "trames" SyT' à partir d'un signal reçu du générateur 12 de créneau de blocage; - un circuit de commutation 18 permettant Le fonctionnement soit en 625 Lignes, soit en 525 Lignes;Lorsque ce commutateur est mis dans la position correspondant à ce dernier cas, le générateur 12 est inhibé et ne délivre plus de créneau de blocage CB, de sorte que le signal d'horloge H' est identique au signal d'horloge H et qu'il n'y a plus blocage du microprocesseur, tandis que Le circuit de calibrage 17 reçoit directement Le signal de synchronisation de trames SyT émis par le microprocesseur. De plus amples détails sur la composition des circuits de la carte complémentaire 10, énumérés ci-dessus, sont donnés par La figure 4. Selon cette figure, le générateur 11 de signal de synchronisation "lignes" comprend un compteur 19 qui a pour rôle de créer Le signal S par division de fréquence à partir du signal d'horloge H. Si par exemple ce dernier signal a une fréquence de 0,890625 MHz, le rapport de division du compteur 19 sera choisi égal à 57, ce qui conduira à un signal S de fréquence 15 625 Hz. Pour obtenir ce rapport de division, on forme à L'aide d'une porte 20 une impulsion qui apparaît lorsque le compteur 19 prend son 56e état après un état initial de rang 0, et on opère avec cette impulsion une remise à zéro synchrone du compteur 19, c'est-à-dire qui se réalise au premier front actif du signal d'horloge H suivant le début de ladite impulsion. Généralement, le signal d'horloge H peut prendre deux valeurs : 0,890625 MHz et 1,78125 MHz (ces fréquences étant désignes dans la suite par leurs valeurs approchées 0,89 et 1,78 MHz). Pour obtenir dans les deux cas la production d'un signal S de même fréquence (15 625 Hz), il est prévu un circuit 21 qui détecte la valeur de la fréquence du signal H et commande un circuit 22 de sélection de rapport de division. Ainsi, lorsque la fréquence du signal H passe de 0,89 à 1,78 MHz (ou inversement), le rapport de division du compteur 19 associé au circuit 22 passe automatiquement de 57 à 114, par décodage à L'aide de la porte 20 e e non plus du 56e état du compteur, mais du 113e (ou inversement). Le circuit de déphasage 15 est connecté au circuit de sélection 22 et permet, grâce au dispositif de commutation 16, de choisir telle ou telle combinaison des sorties du compteur 19 de façon à obtenir un signal Sd de même fréquence que le signaL S, mais offrant un déphasage plus ou moins grand par rapport à celui-ci. En dehors de la remise à zéro synchrone mentionnée ci-dessus, une remise à zéro asynchrone du compteur 19 est effectuée par les impulsions du signal SyL issu du processeur. Cette disposition assure Le calage en phase du signal S ou Sd par rapport au signal SyL. Ce calage en phase s'effectue tant qu'existe le signal SyL; durant Les périodes où celui-ci disparaît (à chaque créneau de blocage CB), le déphasage momentané du signal S ou Sd ne saurait être que négligeable. Un schéma plus détaillé de cette partie du circuit est fourni par La figure 5. La remise à zéro asynchrone du compteur 19, qui est un compteur binaire à sept étages, s'effectue via un monostable 6 qui ramène à 0,25 Fs la durée des impulsions du signal SyL. Le circuit détecteur 21 est formé d'un monostable 21a attaquant une bascule de type D 21b, Les deux bascules 21a et 21b recevant le signal d'horloge H. Celui-ci, supposé de forme carrée, présente des paliers de durée égale à 0,56 ou à 0,28 us suivant que sa fréquence est de 0,89 ou 1,78 MHz, et la durée du monostable 21a est réglée à une valeur intermédiaire, soit 0,4 p;. Par suite, la bascule 21b délivre à sa sortie un signal de niveau bas (0) lorsque La fréquence du signal H est 0,89 MHz, et de niveau haut (1) Lorsque La fréquence de ce signal est 1,78 MHz.Ce signal est appliqué au circuit de sélection 22, qui est un circuit de commutation logique équivalent à sept inverseurs dont les entrées sont reliées aux sorties Q à Q6 du compteur 19 et Les sorties Io, o I4, 15 et 16 sont reliées aux entrées de la porte 20, les sorties I1 à 14 sont reliées à quatre des entrées d'une porte logique 23 appartenant au circuit de déphasage 15 et assurant la formation du signal décalé Sd de recadrage via le dispositif de commutation 16, composé de quatre inverseurs S3 à S6, et Les sorties Ig et 16 sont reliées directement à deux autres entrées de La porte 23.En jouant sur les inverseurs 33 à S6, on peut obtenir un signal Sd décalé de 1 à 9 pas par rapport au signai S (disponible sur La sortie 16 du circuit 22), chaque pas ayant une durée de 1,12 pus, c'est-à-dire une période d'horloge à 0,89 MHz ou deux périodes d'horloge à 1,78 MHz. Revenant à la figure 4, on voit que Le circuit de calibrage du signal de synchronisation "lignes", auquel est appliqué le signal S ou Le signal Sd suivant la position choisie pour Le commutateur S2, est constitué par un monostable 14 dont La durée peut être réglée à L'aide d'une résistance ajustable R aux alentours de 12 mus, en veillant de préférence à ce que chaque front descendant du signal calibré SyL' délivré par le monostable se situe entre deux fronts descendants du signal d'horloge H à 1,78 MHz. Le générateur 12 de créneau de blocage comprend un compteur 24 auquel est appliqué, via une porte 25, le signal S. Sa remise à zéro est effectuée par une impulsion Q émise par un monostable 26 à chaque impulsion du signal de synchronisation "trames" SyL émis par le microprocesseur. A cet effet, le monostable 26 est déclenché par le signal fourni par une bascule 27 de type D recevant Les signaux de synchronisation SyL et SyT en provenance du microprocesseur. Grâce à cette disposition, l'impulsion B (de quelques microsecondes) est formée au moment où apparaît la première impulsion du signal SyL pendant une impulsion du signal SyT. Dès après sa remise à zéro par l'impulsion 0, le compteur 24 compte les impulsions du signal S qu'il reçoit. Une porte 28, reliée à certaines de ses sorties, détecte le moment où il en a reçu 50. Le signal de sortie de cette porte, qui change alors de niveau, est appliqué à la porte 25, de sorte que celle-ci interrompt l'application du signal S au compteur 24 : celui-ci s'arrête de compter. Ce même signal de sortie présente ainsi, à la suite de chaque impulsion 0, un créneau de durée égale à 50 impulsions du signal S, c'est-à-dire à 50 lignes. C'est le créneau de blocage CB qui est appliqué à la porte 13 pour interrompre momentanément le signal d'horloge H et former ainsi le signal d'horloge discontinu H'. La figure 6 montre que le compteur 24 est constitué par deux compteurs en cascade : un compteur décimal 24a et un compteur binaire 24b. Ce dernier, comportant trois étages, reçoit du compteur 24a une impulsion sur dix du signal S. Lorsqu'il reçoit la cinquième de ces impulsions, les sorties Q4 et Q6 de ses premier et troisième étages changent simultanément d'état, ce qui est constaté par la porte 28, dont les entrées sont reliées auxdites sorties. La sortie de cette porte change alors d'état, marquant La fin du créneau de blocage CB qui avait commencé avec la dernière remise à zéro des compteurs 24a et 24b par une impulsion 0. Le circuit de commutation 18 permettant de passer du standard à 525 lignes au standard à 625 lignes, ou inversement, comprend (figure 4) un commutateur S1 et un circuit logique 29. En position "625", le commutateur S1 applique l'état 1 au monostable 26 (en tant que remise à zéro), de sorte que celui-ci fonctionne normalement et délivre les impulsions e. Cet état 1 est également appliqué au circuit logique 29, qui fait alors apparaitre à sa sortie un signal de synchro "trames" formé d'impulsions ST qu'il reçoit du compteur 24 sur L'une de ses entrées et qui sont délivrées par celui-ci en même temps que sont formés les créneaux de blocage CB. Plus précisément, le début de chacune de ces impulsions de synchronisation ST se situe à peu près au milieu du créneau CB correspondant.En pratique, le front avant desdites impulsions présente un retard de 20 lignes par rapport au front avant des créneaux CB, ce qui permet de respecter le cadrage vertical de l'image (texte ou graphique) formée sur le moniteur. Le signal de synchro "trames" ainsi obtenu correspond au standard à 625 lignes. Lorsqu'il est mis en position "525", le commutateur applique par contre l'état 0 au monostable 26 et au circuit logique 29. Dès lors, le monostable est forcé de rester inactif; les impulsions O disparaissant, il en va de même pour les créneaux de blocage CB, de sorte que le microprocesseur fonctionne normalement en régime continu. Par ailleurs, le signal qui apparaît à la sortie du circuit logique 29 est le signal de synchronisation "trames" SyT issu du microprocesseur, qu'il reçoit sur son autre entrée via la bascule 27 et qui correspond également au standard à 525 Lignes, en raison du fonctionnement continu du microprocesseur. Le signal de synchronisation "trames" issu du circuit logique 29 est appliqué au circuit de calibrage 17 qui normalise à l'équivalent de huit lignes la durée des impulsions dont il est formé (égale à 16 lignes ou à 20 lignes suivant que le standard choisi est celui à 525 ou celui à 625 lignes). Ce circuit de calibrage comprend un compteur binaire 30 à quatre étages à l'entrée duquel est appliqué Le signal S, via une porte 31, et qui est remis à zéro par chaque front montant (isolé par un condensateur de dérivation C) du signal de synchronisation délivré par le circuit Logique 29. La sortie du quatrième étage du compteur 30 fournit des créneaux de durée égale à 8 lignes. A la fin de chacun de ces créneaux, l'application du signal S à l'entrée du compteur 30 est inhibée par la porte 31 et le compteur s'immobilise jusqu'a ce qu'il reçoive La prochaine impulsion de remise à zéro. On obtient ainsi, à ladite sortie du compteur 30, Le signal SyT' formé d'impulsions de 8 lignes à la fréquence "trames" de L'un ou de L'autre standard de balayage. Les figures 7 et 8 montrent comment peut être utilisé en pratique le circuit décrit ci-dessus. On voit sur la figure 7 la carte "graphique" 31 d'un ordinateur, équipée d'un microprocesseur MP qui, piloté par un signal d'horloge H, fournit à un moniteur M des signaux de synchronisation SyL et SyT respectivement de Lignes et de trames, conformes au standard NTSC à 525 lignes par image et 30 images par seconde. Suivant la figure 8, une carte complémentaire 37, comportant le circuit 10, est ajoutée. Pour ce faire, Le microprocesseur est ôté de son support 32 de la carte 31 et placé sur un support 38 semblable prévu sur la carte 37, tandis que sur le support 32 est enfiché un connecteur 33 monté à une extrémité d'un câble plat 34 à plusieurs conducteurs, son autre extrémité étant équipée d'un connecteur 35 qui est enfiché sur un socle 36 appartenant à la carte 37. Les chemins de connexion prévus sur cette carte sont tels que toutes les bornes du microprocesseur MP se trouvent directement reliées aux circuits de la carte 31 comme s'il se trouvait sur celle-ci, hormis ses bornes de signaux d'horloge, de synchronisation "lignes" et de synchronisation "trames" qui y sont reliées via le circuit 10. Ainsi l'adjonction de la carte complémentaire 37 permet d'utiliser, avec l'ordinateur et sur microprocesseur conçu pour le standard à 525 lignes, un moniteur M' de standard à 625 Lignes. En outre, grâce au commutateur de standard S1 monté sur la carte 37, l'utilisation d'un moniteur M de standard à 525 lignes reste possible. Dans les deux cas, un recadrage horizontal de l'image apparaissant sur le moniteur est réalisable, à l'aide du commutateur S2 et du dispositif de commutation 16 que comporte également La carte 37. Revendications 1. Procédé d'adaptation de la carte "graphique" d'un ordinateur - laquelle produit, sous la commande d'un microprocesseur (processeur de visualisation) qu'elle comporte et suivant un standard de balayage déterminé, Les signaux de synchronisation "lignes" et "trames" du moniteur associé à l'ordinateur - à un moniteur fonctionnant suivant un second standard différent selon Lequel chaque trame comprend un nombre de lignes supérieur à celui de chaque trame selon le standard normal, caractérisé par Le fait qu'il consiste essentiellement à bloquer le fonctionnement du microprocesseur à chaque trame pendant une durée correspondant à un nombre de lignes égal à la différence entre les nombres de Lignes d'une trame selon l'un et L'autre des standards considérés, et à reconstituer le signal de synchronisation "lignes " non émis par le microprocesseur pendant ces périodes de blocage, tandis que la fréquence du signal d'horloge pilotant le microprocesseur est éventuellement modifiée de façon que la fréquence du signal de synchro "lignes" qu'il émet soit amenée à la valeur prévue selon le second standard. 2. Circuit permettant de mettre en oeuvre le procédé selon La revendication 1, caractérisé par le fait qu'il comprend : - un générateur (12) de créneaux de blocage (CB) produisant, à chacune des impulsions qui composent le signal de synchronisation "trames" (SyT) émis par le microprocesseur (MP) un créneau (CB) de durée (t) correspondant à celle d'un groupe de lignes en nombre égal à la différence de lignage des trames selon le premier et le second standard, - un circuit (13) de blocage du microprocesseur (MP) sous la commande desdits créneaux (CB), - un générateur de signal de synchronisation "trames" (SyT') créé en synchronisme avec les créneaux de blocage (CB), et - un générateur (11) de signal de synchronisation "lignes" permanent (S), de même fréquence et de même phase que le signal de synchronisation "Lignes" (SyL) émis par le microprocesseur (MP). 3. Circuit selon la revendication 2, caractérisé par Le fait que le circuit de blocage comprend une porte (13) commandée par le générateur (12) de créneaux de blocage, laquelle inhibe durant chaque créneau (CB) l'applicâtion au microprocesseur (MP) du signal d'horloge (H) qui pilote son fonctionnement, de sorte que le microprocesseur reçoit un signal d'horloge (H') périodiquement interrompu. 4. Circuit selon la revendication 2 ou 3, caractérisé par le fait que le générateur (12) de créneaux de blocage (CB) comprend un compteur (24) qui reçoit les impulsions du signal de synchronisation "lignes" permanent (S) et qui est remis à zéro par une impulsion (e) produite au début de chacune des impulsions du signal de synchronisation "trames" (SyT) émis par le microprocesseur (MP), ainsi qu' un circuit logique (28) détectant le comptage de l'impulsion correspondant à la dernière ligne dudit groupe de lignes et arrêtant alors le fonctionnement du compteur (24) jusqu'à la prochaine remise à zéro de celui-ci. 5. Circuit selon la revendication 4, caractérisé par le fait que, le nombre de lignes dudit groupe étant un multiple de 10, le compteur (24) du générateur (12) de créneaux de blocage (CB) est composé d'un compteur décimal (24a) et d'un compteur binaire (24b) en cascade, et que le circuit logique (28) détectant la dernière impulsion est connecté uniquement au compteur binaire (24b). 6. Circuit selon la revendication 4 ou 5, caractérisé par le fait que les impulsions (e) de remise à zéro du compteur (24) du générateur (12) de créneaux de blocage sont créées en phase avec les impulsions du signal de synchronisation "lignes" (SyL) émis par le microprocesseur (MP). 7. Circuit selon L'une quelconque des revendications 2 à 6, caractérisé par le fait que le signal de synchronisation "trames" (ST) suivant le second standard est créé par le générateur (12) de créneaux de blocage. 8. Circuit selon l'une quelconque des revendications 4 à 7, caractérisé par le fait qu'un commutateur de standard (S1 > est prévu, qui permet de sélectionner, en tant que signal de synchronisation "trames" à destination du moniteur, soit le signal de synchronisation "trames " (ST) créé en synchronisme avec Les créneaux de blocage (Ce), soit Le signal de synchronisation "trames" (SyT) émis par Le microprocesseur (MP), ce commutateur inhibant en outre La production des impulsions (e) de remise à zéro du compteur (24) du générateur (12) de créneaux de blocage. 9. Circuit selon l'une quelconque des revendications 2 à 8, caractérisé par Le fait qu'il comprend un circuit de calibrage (17) qui ajuste à une valeur uniforme La durée des impulsions du signal de synchronisation "trames" (SyT') à destination du moniteur cl'). 10. Circuit selon L'une quelconque des revendications 2 à 9, caractérisé par le fait que le générateur (11) de signal de synchronisation "lignes" comprend un compteur (19) qui reçoit le signal d'horloge (H) pilotant le microprocesseur (MP) et qui effectue une division de La fréquence de ce signal dans un rapport tel que son signal de sortie (S) présente la fréquence désirée pour Le signal de synchronisation "lignes", tandis que ce compteur est remis à zéro par Les impulsions du signal de synchronisation "lignes" (SyL) émis par le microprocesseur (MP), de sorte que Les impulsions dudit signal de sortie (S) sont calées en phase par rapport à ces dernières impulsions. 11. Circuit selon la revendication 10, caractérisé par le fait que, la fréquence du signal d'horloge (H) pouvant prendre plusieurs valeurs déterminées, il comprend un circuit (21, 22) de détection de la valeur particulière de cette fréquence et de sélection de la valeur du rapport de division dudit compteur (19) telle que la fréquence du signal sortie (S) de ce compteur soit indépendante de celle du signal d'horloge (H). 12. Circuit selon la revendication 10 ou 11, caractérisé par le fait qu' à La sortie du compteur (19) du générateur (11) de signal de synchronisation "lignes" est formé au moins un autre signal (Sd) de même fréquence que Ledit signal de sortie (S), mais offrant un petit décalage de phase par rapport à celui-ci, et qu'un commutateur (S2) est prévu pour choisir l'un dudit signal de sortie (S) ou du ou des autres signaux (Sd) déphasés en tant que signal de synchronisation "lignes" (SyL') à destination du moniteur (M'). 13. Circuit selon l'une quelconque des revendications 10 à 12, caractérisé par le fait qu'il comprend un circuit de calibrage (14) qui ajuste à une valeur uniforme la durée des impulsions du signal de synchronisation "lignes" (SyL') à destination du moniteur (M'). 14. Circuit selon L'une quelconque des revendications 2 à 13, caractérisé par le fait qu'il est réalisé sur une carte complémentaire (37) reliée à la carte "graphique" (31) par un câble (34) se terminant par un connecteur (33) qui s'enfiche dans le support (32) du microprocesseur (MP) prévu sur la carte "graphique", le microprocesseur en ayant été ôté pour être monté sur un support (38)prévu à cet effet sur la carte complémentaire (37).