Brevet FR2608871A1 — publié le 19880624

Procédé de multiplexage et de démultiplexage temporel de trains numériques synchrones. La présente invention concerne les transmissions numériques et plus précisément la technique de multiplexage et de démultiplexage temporel de trains numériques synchrones qui est une technique permettant d'acheminer sur une voie de transmission commune plusieurs signaux numériques synchrones indépendants et de les séparer en réception. Dans cette technique, l'équipement d'émission ou multiplexeur réalise le multiplexage par répartition dans le temps de n signaux numériques indépendants et synchrones en un signal numérique unique de débit supérieur. Pour ce faire, à chaque signal numérique indépendant de durée T est affecté un intervalle de temps de durée t - T/n environ et les impulsions ainsi réduites en largeur sont ensuite entrelacées. L'équipement de réception ou démultiplexeur réalise ltopération inverse. Pour qu'il puisse identifier dans le signal délivré par le multiplexeur chacun des n signaux numériques indépendants, il est usuel d'insérer dans le signal résultant de l'entrelaçage un signal de référence périodique connu sous le nom de mot de verrouillage trame qui a pour effet d'augmenter le débit binaire du signal multiplexé. La présente invention a pour but d'éviter l'insertion des mots de verrouillage trame et donc l'augmentation de débit en résultant dans le signal multiplexé en profitant, pour l'identification de chacun des trains numériques composants dans le signal multiplexé, de la redondance introduite dans les trains numériques par les codes de transmission connus sous la dénomination de codes par blocs souvent utilisés pour donner aux signaux des caractéristiques fréquentielles : absence de composante continue, faible énergie en basse fréquence et réduction de la bande de fréquence occupée, favorables à leur acheminement par des équipements de transmission. Elle a pour objet un procédé de multiplexage et de démultiplexage temporel de trains numériques synchrones au nombre de n, codés individuellement au moyen d'un code unique par mots successifs de longueur invariable de m éléments, n et m étant des nombres entiers supérieurs à un, caractérisé en ce qu'il consiste - au multiplexage à à rechercher à partir des propriétés du code la découpe en mot de chaque train numérique, à à attribuer à chaque train numérique un ordre de succession dans une trame de multiplexage élément à élément des n trains, à à décaler dans le temps les trains numériques de manières que les mots de code du i ième train soient décalés par rapport à ceux du i-1 ième pris dans l'ordre de succession d'une trame, i étant un entier variant de 2 à n, d'un nombre prédéterminé d'éléments de décalage Di compris entre 0 et m-l, tel que la suite des n-l décalages choisis ne forme pas avec le décalage résultant D1 des mots de code du premier train par rapport à ceux du n ième train retardé de la durée d'une trame une suite (D1,..,Di,..Dn) ) périodique de période égale à un sous-multiple de n et entrelacer élément à élément les n trains ainsi décalés pris dans l'ordre de succession d'une trame - et au démultiplexage à désentrelacer les n trains numériques en adoptant un découpage de trame arbitraire, à rechercher à partir des propriétés du code la découpe en mots de chaque train, à détecter la suite des décalages entre mots des différents trains (D'2,..,D'i,..D'n) résultant du découpage de trame arbitraire, à comparer ladite suite des décalages (D'2,..,D'i,..D'n) détectés à celle adoptée au multiplexage pour en déduire la rotation permettant de passer de l'une à l'autre et donnant la correspondance entre la trame arbitraire adoptée au démultiplexage et la trame réelle utilisée au multiplexage et à redistribuer les trains en les identifiant par cette correspondance. Avantageusement, les décalages relatifs entre les mots de code des trains successifs à l'intérieur d'une trame de multiplexage sont choisis nuls, le décalage résultant entre les mots de code du premier train d'une trame par rapport à ceux du dernier train de la trame retardé de la durée d'une trame étant égal à 1, à la longueur d'un mot près. L'invention a également pour objet un dispositif de mise en oeuvre du procédé précité. D'autres caractéristiques et avantages de l'invention ressortiront de la description ci-après d'un exemple de multiplexage et de démultiplexage sans mot de verrouillage trame de trois trains numériques synchrones transmis avec un codage binaire par mots successifs de longueur invariable et de parité constante.Cette description sera faite en regard du dessin dans lequel - La figure 1 est un schéma bloc d'un circuit de multiplexage temporel conforme à l'invention, - La figure 2 est un schéma électrique d'un circuit de récupération de la découpe en mots de code d'un train numérique utilisé dans le circuit de multiplexage temporel représenté à la figure 1, - La figure 3 représente des diagrammes de courbes illustrant le fonctionnement du circuit de récupération de la découpe en mots de code représenté à la figure 2, - La figure 4 est le schéma électrique d'un circuit de retardement utilisé dans le circuit de multiplexage temporel de la figure 1, - La figure 5 représente des diagrammes de courbes illustrant le fonctionnement du circuit de retardement de la figure 4, - La figure 6 est un schéma électrique d'un circuit de calage utilisé dans le circuit de multiplexage temporel de la figure 1, - La figure 7 représente des diagrammes de courbes illustrant le fonctionnement du circuit de calage représenté à la figure précédente, - La figure 8 est un schéma électrique d'un circuit de démultiplexage temporel adapté au circuit de multiplexage temporel de la figure 1,' - Les figures 9, 10 et 11 sont des diagrammes explicitant le fonctionnement du circuit de démultiplexage temporel de la figure 8, - La figure 12 est un schéma électrique d'un circuit de détection de décalage relatif utilisé dans le circuit de multiplexage temporel de la figure 8 et, - La figure 13 représente des diagrammes de courbes explicitant le fonctionnement du circuit de détection de décalage relatif de la figu re 12. L'exemple de réalisation qui va suivre est relatif à un multiplexage de trois trains numériques synchrones ta, tb, tc, (n = 3) transmis avec un codage binaire de type MBtC1P, ce multiplexage étant effectué avec des décalages relatifs nuls entre mots de code des différents trains c'est-à-dire avec D2, décalage des mots de code du trains tb par rapport à ceux du trains ta et D3 décalage des mots de code du train tc par rapport à ceux du train tb, tous deux égaux à zéro. On comprendra toutefois que l'invention n'est pas limitée à cet exemple particulier et, notamment, au multiplexage de trains numériques transmis avec un codage par mots successifs de m éléments binaires mais s'applique également au cas de trains numériques transmis avec un codage par mots successifs de m éléments ou digits ayant plus de deux valeurs possibles. Le codage de type MBlPlC, intéressant aux très grands débits car il est manipulable à grande vitesse et n'augmente que faiblement le débit en ligne, est décrit dans la demande de brevet français FR-A-2.570.905. Il consiste à partager les données à transmettre en blocs successifs de M bits codés chacun par un mot de M + 2 bits constitué des M bits du bloc à transmettre inversés ou non de manière à faire tendre la somme numérique courante vers zéro et compléter par un bit C signalant les inversions de bloc et par un bit de parité permettant une détection des erreurs et la récupération du découpage par blocs. Le bit de parité est supposé dans la suite de la description, rendre pairs les mots de code. Le circuit de multiplexage temporel représenté à la figure 1 possède une entrée d'horloge 1 destinée au signal d'horloge bit Hb des trois trains numériques ta, tb, tc synchrones à multiplexer dont les périodes définissent les trames du multiplexage, une première, une deuxième et une troisième entrées de données 2, 3 et 4 destinées aux trois trains numériques à multiplexer ta, tb, tc, considérés dans leur ordre d'apparition dans une trame et une sortie de données 5 sur laquelle il délivre les trains numériques multiplexés bit à bit. L'entrée d'horloge 1 aboutit sur un séquenceur 100 fournissant cycliquement une séquence à trois temps définissant une suite de trois intervalles de temps bit du signal multiplexé chacun de durée égale au tiers de celle de la période du signal d'horloge bit Hb. Ce séquenceur 100 est constituée par exemple, ainsi qu'illustré, d'un multiplicateur de fréquence par trois 10 qui définit les intervalles de temps bit du signal multiplexé et d'un compteur par trois 77 cadencé par le multiplicateur 10 et fournissant sous forme de deux digits d'adressage ladite séquence qui définit l'ordre de succession des bits des trains numériques dans une trame de multiplexage. Les entrées de données 2, 3, 4 aboutissent directement ou par l'intermédiaire de circuits de calage 12, 13 sur les trois entrées de données 14, 15, 16 d'un sélecteur 77 qui est adressé par le compteur par trois 11 du séquenceur 100 et dont la sortie coïncide avec celle 5 du circuit de multiplexage. Ce sélecteur 17 assure l'entrelaçage bit à bit des trois trains numériques ta, tb, tc. Il a ses trois entrées de données 14, 15 et 16 adressées sucessivement au cours de chaque période du signal d'horloge bit Hb définissant la durée d'une trame de multiplexage, dans un ordre invariant supposé être celui de leur indexation, en commençant par l'entrée de données 14 directement reliée à la première entrée de données 2 du circuit de multiplexage recevant le train numérique ta pris ici comme train de référence, en poursuivant par l'entrée de données 15 connectée par l'intermédiaire du circuit de calage 12 à la deuxième entrée de données 3 du circuit de multiplexage recevant le train numérique tb et en terminant par l'entrée de données 16 connectée par l'intermédiaire du circuit de calage 13 à la troisième entrée de données 4 du circuit de multiplexage recevant le train numérique tc. Le circuit de calage 12 assure le synchronisme des mots de code du train numérique tb appliqué à la deuxième entrée de données 3 du circuit de multiplexage par rapport à ceux du train numérique ta appliqué à la première entrée de données 2 du circuit de multiplexage. Il dispose pour cela du signal d'horloge bit Hb disponible sur l'entrée d'horloge 1 et d'un signal d'horloge mot Hma délivré par un circuit de récupération d'horloge mot 18 opérant sur le train numérique ta appliqué à la première entrée de données 2 du circuit de multiplexage. De manière similaire, le circuit de calage 13 assure le synchronisme des mots de code du train numérique tc appliqué à la troi sième entrée de données 4 du circuit de multiplexage par rapport à ceux du train numérique ta appliqué à la première entrée de données 2 du circuit de multiplexage. Il dispose pour ce faire, comme précédemment, du signal d'horloge bit Hb et du signal d'horloge mot Hma du train numérique ta. La figure 2 détaille le schéma électrique du circuit de récupération d'horloge mot 18 dans le cadre d'un code MBlP1C à parité paire et mots de 14 bits (M = 12 et m = 14). Celui-ci comporte un générateur d'horloge mot 20 qui fonctionne par division de fréquence du signal d'prloge bit Hb pour délivrer le signal d'horloge mot Hma et présente une commande de déphasage, et un circuit de vérification de parité 21 des mots de code du train numérique ta découpé conformément au signal Hma délivré par le générateur d'horloge mot 20, qui actionne la commande de déphasage de ce dernier en cas de détection d'erreurs de parité. Le générateur d'horloge mot 20 comporte un compteur diviseur par quatorze 202 à déclenchement sur front montant, cadencé par le signal d'horloge bit Hb par l'intermédiaire d'un circuit de vol de cycle constitué d'une porte 201 éventuellement bloquée par un monostable 203. La porte 201 est une porte logique de type "ou" à deux entrées, l'une recevant le signal d'horloge bit Hb et l'autre maintenue au niveau logique 0 sauf pendant un vol de cycle où elle passe au niveau logique 1 sous la commande du monostable 203 pour masquer une demi-période au niveau logique 0 du signal d'horloge bit Hb. Le circuit de vérification de parité 21 comporte une porte logique de type "et" à deux entrées 210 recevant le signal d'horloge bit Hb et le train numérique ta, et transformant les niveaux logiques 1 du train numérique ta en impulsions positives à la manière d'un transcodeur NRZ/L-RZ, un compteur diviseur par deux 211 à déclenchement sur front montant cadencé par le signal Hma délivré par la porte logique de type "et" 210, un registre de type D 212 à déclenchement sur front montant dont l'entrée d'horloge reçoit le signal Hma délivré par le compteur diviseur par quatorze 202 et l'entrée de données D le signal délivré par compteur diviseur par deux 211, un monostable 213 à déclenchement sur front montant et sur un front descendant actionné par le signal de sortie du registre de type D 212 et fournissant une impulsion à chaque transition de ce signal, et un circuit de quantification d'erreurs de parité 214 qui reçoit le signal de sortie du monostable 213 ainsi que le signal d'horloge Hma et dont la sortie déclenche le monostable 203. Le signal de sortie du registre de type D 212 présente une transition de niveau logique chaque fois qu'un mot du train numérique ta découpé conformément au signal d'horloge mot Hma est de parité impaire chacune de ces transitions, détectée par le monostable 213, traduit ainsi une erreur de parité. Le circuit de quantification d'erreurs de parité 214 a pour rôle de limiter la sensibilité du circuit de récupération d'horloge mot à d'éventuelles erreurs de transmission dans le train numérique ta provoquant des erreurs de parité. Il est par exemple du type à comptage des erreurs de parité et déclenchement lorsque le nombre de ces erreurs atteint un nombre entier prédéterminé k pour L mots consécutifs, les nombres k et L étant choisis de manière à optimiser des paramètres tels que l'invulnérabilité aux erreurs de transmission dans le train numérique, la probabilité de fausse récupération de synchronisation mot, le temps d'acquisition de la synchronisation mot.Ce circuit peut être alors réalisé simplement à l'aide d'un compteur par k comptant les impulsions fournies par le monostable 213 et s'auto-bloquant lorsque son compte atteint le nombre k, et d'un compteur diviseur par L cadencé par le signal d'horloge mot Hma et remettant à zéro le compteur par k toutes les L périodes de ce signal d'horloge mot, le signal de sortie du compteur par k, au niveau logique 1 ou O selon que le compte de ce compteur est ou non à k, constituant le signal de sortie du circuit 214 qui actionne par ses fronts montants le monostable 203 du générateur d'horloge mot 20. En cas de mauvais centrage du signal d'horloge mot Hma délivré par le diviseur par quatorze 202, par rapport aux mots de code 12B1P1C du train numérique ta, la sortie du registre de type D 212 passe, de façon aléatoire, du niveau logique 1 au niveau logique O et réciproquement ce qui provoque des déclenchements du circuit de quantification d'erreurs de parité 214 et donc du monostable 203 et par conséquent des vols de cycle à l'entrée du compteur diviseur par quatorze 202. A chaque vol de cycle, le signal d'horloge mot Hma est retardé de la durée d'un élément binaire. Il arrive un moment où le signal d'horloge mot Hma se trouve correctement centré par rapport à la découpe mot du train numérique ta et où l'état du registre de type D 212 ne varie plus entratnant l'arrêt des vols de cycle. Les diagrammes des courbes de la figure 3 explicitent ce fonctionnement dans le cas où le signal d'horloge mot Hma délivré par le compteur diviseur par quatorze 202 se trouve être au départ en avance d'un élément binaire sur la découpe mot du train numérique ta et où le compteur diviseur par deux 211 détecte un changement de parité entraînant le déclenchement du circuit de quantifications d'erreurs 214 à la fin de la première période représentée du signal d'horloge mot Hma.La détection de ce changement de parité entrain l'apparition d'un front montant dans le signal de sortie du registre de type D 212 représenté en d et du monostable 213 ainsi que le déclenchement du monostable 203, actionné par le circuit de quantification d'erreurs 214, qui engendre une impulsion dans son signal de sortie représenté en e, impulsion provoquant la suppression d'une période du signal d'horloge bit b dans le signal qui est appliqué à l'entrée du compteur diviseur par quatorze 202 et qui est représenté en f. La suppression de cette période rallonge, de la durée d'un élément binaire, la demi période suivante du signal d'horloge Hma comme cela est rappelé sur la figure 3 par la courbe en pointillés, ce qui a pour effet de recadrer le signal d'horloge mot Hma sur la découpe mots du train numérique ta. L'exemple de réalisation du circuit de récupération d'horloge mot 18 qui vient d'être décrit concerne, ainsi que mentionné précédemment, le cas de mots à parité paire. On notera que dans le cas de mots à parité impaire, il suffit de remplacer, dans le circuit de vérification de parité 21, le monostable 213 qui forme un circuit de détection des transitions du signal de sortie du registre de type D 212, par un circuit de détection d'absence de transition de ce signal entre deux périodes consécutives du signal d'horloge mot Hma, une telle absence traduisant dans ce cas une erreur de parité.Ce circuit de détection d'absence de transition peut être constitué par exemple d'un monostable redéclenchable, à impulsion au niveau logique 1 et de durée supérieure à une période du signal d'horloge mot a et inférieure à deux périodes de ce signal, déclenché par les fronts montants et les fronts descendants du signal de sortie du registre 212 et d'une porte logique de type "ou" recevant le signal de sortie du monostable redéclenchable et le signal d'horloge mot Hma et délivrant une impulsion au niveau logique O à la suite de chaque absence de transition du signal de sortie du registre 212 entre deux périodes consécutives du signal d'horloge mot Hma, impulsion qui traduit ainsi la détection d'une erreur de parité. Les deux circuits de calage 12, 13 sont identiques. Selon un premier mode de réalisation, ils peuvent être constitués comme représenté sur la figure 1 à partir d'un circuit local de récupération d'horloge mot 22, 23 analogue à celui 18 précédemment décrit pour le train numérique ta et d'un circuit de retardement 24, 25 opérant à l'aide des signaux d'horloge bit Hb et d'horloge mot Hma, Hmb, Hmc sur les trains numériques tb et tc. La figure 4 détaille le schéma électrique de l'un 24 des circuits de retardement, le circuit 25 étant de conception identique, opérant sur le train numérique tb appliqué à la deuxième entrée de données 3 du circuit de multiplexage. Ce circuit de retardement toujours prévu pour un code en ligne MBIPiC à parité paire et mots de 14 bits (M = 12 et m = 14) comporte : un banc de treize circuits à retard 240 qui reçoivent en parallèle le train numérique tb et l'affectent des treize (m-l = 13) retards élémentaires différents T, 2T, 3T,..., 13T, T étant la période d'horloge bit Hb, dont on peut avoir besoin pour recaler ses mots de code par rapport à ceux du train numérique ta, un sélecteur un parmi quatorze 241 qui sélectionne, parmi une version non retardée du train numérique tb et les treize versions différemment retardées du train numérique tb fournies par le banc de circuits à retard 240, celle dont les mots de code sont en synchronisme avec ceux du train numérique ta, et un circuit de mesure de décalage 26 qui détermine le retard effectif en nombre d'éléments binaires ou de périodes T du signal d'horloge Hb que présentent les mots de code du train numérique ta par rapport à ceux du train numérique tb et qui adresse le sélecteur un parmi quatorze 241 de manière à retarder d'autant le train numérique tb et a assurer le synchronisme de ses mots avec ceux du train numérique ta. Le circuit de mesure de décalage 26 comporte un compteur par quatorze 260, à déclenchement sur front montant qui compte les périodes du signal d'horloge bit Hb se succèdant entre un front montant du signal d'horloge mot Hmb du train numérique tb et le front montant suivant du signal d'horloge mot Hma du train numérique ta.Pour ce faire, il est remis à zéro à chaque front montant du signal d'horloge mot Hma du train numérique ta par des impulsions délivrées par un détecteur de fronts montants constitué par une porte logique 261 de type "et" à deux entrées recevant le signal d'horloge mot Hma du train numérique ta, l'une directement et l'autre par l'intermédiaire d'un inverseur retardateur 262 et il reçoit le signal d'horloge bit Hb sur son entrée de comptage par l'intermédiaire d'une porte 263 débloquée par un front montant du signal d'horloge mot Hmb du train numérique tb et rebloquée par un front montant du signal d'horloge mot Hma du train numérique ta.Cette porte 263 est une porte logique du type "ou" à deux entrées, l'une recevant le signal d'horloge bit Hb, l'autre un signal de commande de blocage délivré par un registre de type D 264 à déclenchement sur front montant qui reçoit sur son entrée de données D un niveau logique 0, sur son entrée d'horloge le signal d'horloge mot Hmb du train numérique tb et sur une entrée de remise à un les impulsions délivrées par la porte logique de type "et" 261 correspondant aux fronts montants du signal d'horloge mot Hma du train numérique ta. Le compteur par quatorze 260 a son contenu mémorisé à chaque front montant du signal d'horloge mot Hma du train numérique ta avant d'être remis à zéro au moyen des impulsions engendrées par la porte logique de type "et" 261 transmises à son entrée de remise à zéro avec un léger retard par un amplificateur 265. Cette mémorisation est effectuée au moyen d'une batterie de registres 266 placée en tampon devant l'entrée d'adressage du sélecteur 241 et directement commandée en inscription par les impulsions délivrées par la porte logique de type "et" 261. Les diagrammes de courbes de la figure 5 explicitent le fonctionnement du circuit de retardement précédent dans le cas où le signal d'horloge mot Hmb du train numérique tb se trouve être en avance de neuf éléments binaires (9T) sur le signal d'horloge mot Hma du train numérique ta. La courbe g représente le signal délivré par la porte logique de type "et" 261 qui engendre une impulsion à chaque front montant du signal d'horloge mot Hma du train numérique ta. La courbe j représente le signal de sortie du registre de type D 264 qui passe au niveau logique 0 à chaque front montant du signal d'horloge mot Hmb du train numérique tb et au niveau logique 1 à chaque front montant du signal d'horloge mot Hma du train numérique ta.La courbe k représente le signal délivré par la porte logique de type "ou" 263 et appliqué à l'entrée de comptage du compteur par quatorze 260, signal qui est composé des neuf périodes du signal d'horloge Hb apparaissant entre le front montant suivant du signal d'horloge mot Hmb du train numérique tb et un front montant du signal d'horloge mot Hma du train numérique ta. Le chiffre neuf contenu dans le compteur par quatorze 260 à l'apparition de chaque front montant du signal d'horloge mot Hma du train ta s'inscrit dans la batterie de registres 266 et adresse par l'intermédiaire du sélecteur 241 l'élément du banc de circuit à retard 240 ayant le délai 9T ce qui synchronise les mots de code de la version du train numérique tb disponible en sortie du sélecteur 122 avec les mots de code du train numérique ta appliqué à la première entrée de données 2 du circuit de multiplexage. D'une manière plus générale, le chiffre contenu dans la batterie de registres 266 correspond au nombre de périodes d'horloge bit Hb dont il faut retarder le train numérique tb pour que ses mots de code soient synchronisés avec ceux du train numérique ta. Si l'on désire avoir un décalage non nul plutôt qu'un synchronisme, il suffit de prendre en compte ce décalage au niveau des entrées du sélecteur 241 par une rotation adéquate des éléments du banc de circuits à retard 240. Les circuits de calage 12, 13 peuvent également être réalisés sans faire appel, de manière explicite, à un circuit de récupération d'horloge mot du train numérique traité. La figure 6 détaille un schéma électrique d'un tel mode de réalisation pour le circuit de calage 12 opérant sur le train numérique tb.Cette variante toujours prévue pour un code MB1P1C à parité paire et mots de 14 bits (M = 12 et m = 14) com porte, comme précédemment, un banc de treize circuits à retard 300 qui reçoivent en parallèle le train numérique tb et l'affecte des treize retards élémentaires différents T, 2T, 3T 13T dont on peut avoir besoin pour recaler ses mots de code par rapport à ceux du train numérique ta, tt un sélecteur un parmi quatorze 301 qui sélectionne parmi une version non retardée du train numérique tb et les treize versions différemment retardées du train numérique tb fournies par le banc de circuits à retard 300 celle dont les mots de code sont en synchronisme avec ceux du train numérique ta. Le sélecteur un parmi quatorze 301 est adressé par un compteur par quatorze 302 qui permet de balayer cycliquement toutes ses entrées et qui est incrémenté par un circuit de vérification de parité 27 opérant sur la version t'b du train numérique tb disponible en sortie du sélecteur 301, sous le contrôle du signal d'horloge bit Hb et du signal d'horloge mot Hma du train numérique ta. Le circuit de vérification de parité 27 comporte, comme le précédent, une porte logique de type "et" 270 qui a deux, entrées recevant l'une le signal d'horloge bit Hb et l'autre la version t'b du train numérique tb issue du sélecteur 301 et qui transforme les niveaux logiques 1 de la dite version en impulsions positives, un compteur diviseur par deux 271, à déclenchement sur front montant, incrémenté par les impulsions délivrées par la porte logique de type "et" 270, un registre de type D 272 à déclenchement sur front montant dont l'entrée d'horloge reçoit le signal d'horloge mot Hma du train ta et l'entrée de données D le signal délivré par le compteur diviseur par deux 271, un monostable 273 à déclenchement sur front montant et sur front descendant actionné par le signal de sortie du registre de type D 272 et fournissant une impulsion à chaque transition de ce signal, et un circuit de quantification d'erreurs de parité 274 qui reçoit le signal de sortie du monostable 273 ainsi que le signal d'horloge mot Hma et dont la sortie commande l'entrée de comptage du compteur par quatorze 302. En cas de mauvais centrage des mots de code de la version plus ou moins retardée t'b du train numérique tb par rapport à l'horloge mot Hma du train numérique ta, le circuit de vérification de parité 27 détecte des erreurs de parité qui font passer, de manière aléatoire, la sortie de son registre de type D 272 du niveau logique O au niveau logique 7 et réciproquement, et qui provoquent un déclenchement du circuit de quantification d'erreurs 274 et par conséquent l'avancement du compteur par quatorze 302 et le changement de la version t'b du train numérique tb choisie par le sélecteur 301. La version nouvellement choisie par le sélecteur 301 est à son tour testée par le circuit de vérification de parité 27 et changée si celui-ci détecte des erreurs de parité provoquant le déclenchement de son circuit de quantification 274.La version non retardée du train numérique tb et les différentes versions retardées issues du banc de circuits à retard 300 sont ainsi passées en revue jusqu'à ce que celle dont les mots de code sont en synchronisme avec les mots de code du train numérique ta soit trouvée. Les diagrammes de courbes de la figure 7 explicitent ce fonctionnement dans le cas où les mots de code de la version t'b issue du sélecteur 301 sont, à l'origine, en avance d'un élément binaire sur le signal d'horloge mot Hma du train numérique ta et où le circuit de vérification de parité 27 détecte un changement de parité entrainant le déclenchement de son circuit de quantification d'erreurs 274.Ce changement de parité provoque le passage du signal de sortie du registre de type D 272 représenté en 1 du niveau logique 0 au niveau logique 1 et une incrémentation du compteur par quatorze 302 actionné alors par le circuit de quantification d'erreurs 274, ce qui entraine un changement de la version t'b du train numérique tb choisi par le sélecteur 301 pour une version présentant un retard supplémentaire d'un élément binaire comme cela est rappelé sur la figure par la croix en pointillés. On notera que, en cas de mots à parité impaire, le circuit de vérification de parité 27 pourra être adapté de façon analogue à celle indiquée précédemment pour le circuit de vérification de parité 21 illustré dans la figure 2. Ce deuxième mode de réalisation des circuits de calage 12, 13 peut comme le premier servir à l'obtention d'un décalage non nul entre les mots de code du train numérique traité tb ou tc et ceux du train numérique ta il suffit pour cela d'ajouter en sortie du sélecteur un parmi quatorze 301, en aval de la prise du circuit de vérification de parité 27, un circuit à retard dont le délai coïncide avec le décalage souhaité. Dans la description donnée en regard des figures 1 à 7 du circuit de multiplexage temporel représenté sous forme de schéma bloc dans la figure 1, on a considéré que le train numérique à multiplexer servant de référence pour le calage des autres trains à multiplexer, ctest-à-dire le train numérique appliqué directement au sélecteur (17) assurant l'entrelaçage bit à bit des trains à multiplexer et dont l'horloge mot commande les circuits de calage à travers lesquels les autres trains sont appliqués au sélecteur, était le train numérique premier dans l'ordre de succession des trains dans une trame de multiplexage. Bien entendu, l'un quelconque des trains à multiplexer peut être choisi comme train de référence pour le calage des autres.D'une façon générale, pour n trains numériques à multiplexer dont l'un est pris comme train de référence, on prévoit n-l circuits de calage opérant sur les n-l autres trains à multiplexer pour leur imposer un calage en phase sur le signal d'horloge mot du train de référence assurant aux mots de code des n trains numériques en entrée du sélecteur les décalages relatifs prédéterminés choisis D2, ... Dn, chaque circuit de calage retardant donc, pour ce faire, le train qu'il traite d'un nombre de bits fonction du décalage qu'il détecte entre les mots de code de ce train qu'il traite, avant traitement, et ceux du train de référence et des décalages relatifs prédéterminés choisis. La figure 8 représente le schéma bloc d'un circuit de démultiplexage adapté au circuit de multiplexage qui vient d'être décrit. Ce circuit de démultiplexage possède une entrée de données multiplexées 35 sur laquelle il reçoit les trois trains numériques ta, tb, tc entrelacés bit à bit et disponibles en sortie 5 du circuit de multiplexage de la figure 1, une première sortie de données 36 sur laquelle est disponible le train numérique ta appliqué à l'origine à la première entrée de données 2 du circuit de multiplexage, une deuxième sortie de données 37 sur laquelle est disponible le train numérique tb appliqué à l'origine à la deuxième entrée de données 3 du circuit de multiplexage et une troisième sortie de données 38 sur laquelle est disponible le train numérique tc appliqué à l'origine à la troisième entrée de données 4 du circuit de multiplexage. L'entrée de données multiplexées 35 mène à une base de temps 40 et à un circuit d'extraction des trains numériques 41 suivi d'un circuit d'identification des trains numériques extraits 42 et d'une matrice de commutation 43 réorientant les trains numériques extraits vers la bonne sortie du circuit de démultiplexage sous la commande du circuit d'identification 42. La base de temps 40 formée d'un oscillateur asservi en phase sur les transitions du signal de données multiplexées récupère le rythme bit de ce signal afin de cadencer le circuit d'extraction des trains numériques 41 et de retrouver le signal d'horloge bit des trains numériques. Le circuit d'extraction des trains numériques 41 dispose de trois sorties de données 411, 412, 413 sur lesquelles il délivre trois trains numériques distincts tx, ty, tz non identifiés individuellement mais correspondant, à une rotation près aux trois trains numériques d'origine ta, tb, tc pris dans leur ordre de multiplexage. il comporte un premier étage de trois registres à décalage de type D 414, 415, 416, à déclenchement sur front montant, qui échantillonnent l'entrée de données multiplexées 35 au rythme de la base de temps 40, l'un après l'autre, dans leur ordre de numérotation, de manière cyclique, grâce à trois signaux d'horloge triphasés engendrés à partir de celui de la base de temps 40 au moyen d'un compteur par trois 44 commandant un sélecteur à trois voies 45, et un deuxième étage de trois registres de type D 417, 418, 419, à déclenchement sur front montant, resynchronisant les échantillons délivrés par le premier étage de registres sur l'un des signaux triphasés d'horloge, plus précisément celui H'b appliqué au registre de type D 414 fournissant le train numérique tx disponible sur la sortie de donnés 411. Le circuit d'identification des trains numériques. 42 opère à partir des décalages relatifs entre les mots de codes des trains numéri ques tx, ty et tz et engendre en sortie un signal binaire à deux digits parallèles et trois états significatifs représentatifs des retards éventuels des mots de code du train numérique tx par rapport à ceux des trains numériques ty et tz. En effet, les trains numériques d'origine ta, tb et tc ne peuvent se présenter aux sorties du circuit d'extraction 41 que de trois manières différentes qui se déduisent les unes des autres par des rotations et que l'on peut repérer par les retards des mots de code du train numérique tx par rapport à ceux des trains numériques ty et tz. Dans la première situation illustrée par les diagrammes de la figure 9, une période du signal d'horloge bit H'b adopté pour rythmer les trains numériques tx, ty et tz coïncide avec la trame du signal multiplexé représentée par le motif répétitif a, b, c, rappelant l'entrelaçage des éléments binaires a du train numérique d'origine ta, b du train numérique d'origine tb et c du train numérique d'origine tc affectés d'un indice rappelant leur ordre dans un mot de codage. Le train numérique tx qui résulte du premier échantillonnage du signal multiplexé au cours de chaque période du signal d'horloge bit H'b a ses éléments binaires x qui correspondent à ceux a du train numérique d'origine ta.Le train numérique ty qui résulte du deuxième échantillonnage du signal multiplexé au cours de chaque période du signal d'horloge bit H'b a ses éléments binaires y qui correspondent à ceux b du train numérique d'origine tb. Le train numérique tz qui résulte du troisième échantillonnage du signal multiplexé au cours de chaque période du signal d'horloge bit H'b a ses éléments binaires z qui correspondent à ceux c du train numérique d'origine tc. Il y a dans ce cas synchronisme entre les mots de code des différents trains tx, ty, tz, c'est-à-dire que les décalages, soient D'2 et D'3 des mots de code des trains tyet tz par rapport à ceux des trains tx et ty respectivement sont nuls, car les bits de même rang des mots de code des trains numériques d'origine ta, tb > tc sont échantillonnés au cours d'une même période du signal d'horloge H'b. Dans la deuxième situation illustrée par les diagrammes de la figure 10, une période du signal d'horloge bit H'b adopté pour rythmer les trains numériques tx, ty et tz est en retard d'un tiers de période par rapport à la trame du signal multiplexé. Le train numérique tx correspond alors au train numérique d'origine tb, le train numérique ty au train numérique d'origine tc et le train numérique tz au train numérique d'origine ta.Les mots de code du train numérique tx sont en synchronisme avec ceux du train numérique ty et en retard d'un élément avec ceux du train numérique tz, c'est-à-dire que les décalages D'2 et D'3 sont égaux respectivement à zéro et un, car deux bits de même rang des mots de code des trains numériques d'origine tb et tc sont échantillonnés avec un bit de rang immédiatement supérieur des mots de code du troisième train numérique d'origine ta à chaque période du signal d'horloge bit H'b. Dans la troisième situation illustrée par les diagrammes de la figure 11, une période du signal d'horloge bit H'b adopté pour rythmer les trains numériques tx, ty, tz est en retard de deux tiers de période par rapport à la trame du signal multiplexé. Le train numérique tx correspond alors au train numérique d'origine tc, le train numérique ty au train numérique d'origine ta et le train numérique tz au train numérique d'origine tb. Les mots de code du train numérique tx sont en retard d'un élément binaire sur ceux des trains numériques ty et tz c'est-à-dire que les décalages D'2 et D'3 sont égaux à un et zéro respectivement car un bit des mots de code du train numérique d'origine tc est échantillonné avec un bit de rang immédiatement supérieur des mots de code de chacun des trains numériques d'origine ta et tb. Chacune de ces trois situations peut être repérée par l'éventuel retard que présente les mots de code du train numérique tx par rapport à ceux des trains numériques ty et tz. En l'absence de retard le train numérique tx correspond au train numérique d'origine ta et les trains numériques ty et tz aux trains numériques d'origine tb et tc. En présence d'un retard par rapport au train numérique tz uniquement, le train numérique tx correspond au train numérique d'origine tb et les trains numériques ty et tz aux trains numériques d'origine tc et ta. En présence d'un retard par rapport aux deux trains numériques ty et tz, ie train numérique tx correspond au train numérique d'origine tc et les trains numériques ty et tz aux trains numériques d'origine ta et tb. Le circuit d'identification des trains numériques effectue le repérage de ces situations grace à trois circuits de récupération d'horloge mot 46, 47, 48 (figure 8) analogues à ceux décrits précédemment pour le circuit de multiplexage, récupérant les signaux d'horloge mot Hmx, Hmy et Hmz des trains numériques tx, ty et tz à partir de ces derniers et du signal d'horloge bit H'b, et à deux circuits identiques de détection de décalage relatif 49,50, l'un 49 détectant un retard des mots de code du train numériquo tx par rapport à ceux du train numérique ty et l'autre 50 détectant un retard des mots de code du train numérique tx par rapport à ceux du train numérique tz. La figure 12 détaille le schéma électrique de l'un 49 de ces circuits de détection de décalage relatif. Celui-ci comporte une bascule de type D 490, à déclenchement sur front montant, qui reçoit sur son entrée d'horloge le signal d'horloge mot Hmx du train numérique tx et sur son entrée de données D les impulsions délivrées par une porte logique de type "et" 491 à deux entrées recevant le signal d'horloge mot Hmy du train numérique ty, l'une directement et l'autre par l'intermédiaire d'un inverseur 492 et d'un circuit à retard 493 apportant un délai égal à la durée T d'un élément binaire des trains. En cas de synchronisme des signaux d'horloge mot Hmx et Hmy, la sortie Q de la bascule de type D 490 reste au niveau logique 0 car le front montant du signal d'horloge mot Hmx parvient sur l'entrée d'horloge de cette bascule avant que l'impulsion provoquée par le front montant du signal d'horloge mot Hmy n'arrive à l'entrée D de cette bascule. En cas de retard du signal d'horloge mot Hmx sur le signal d'horloge mot Hmy d'une durée d'un élément binaire de train numérique, la sortie Q de la bascule de type D 490 passe au niveau logique 1 car le front montant du signal d'horloge mot Hmx parvient sur l'entrée d'horloge de cette bascule alors que le front montant du signal d'horloge mot Hmy engendre par l'intermédiaire de la porte logique de type "et" 491 une impulsion maintenant momentanément l'entrée D de cette bascule au niveau logique 1. Les diagrammes de la figure 13 explicitent ces deux cas de fonctionnement, la courbe p représentant le signal en sortie de la porte logique de type "et" 491 et la courbe q le signal en sortie Q de la bascule de type D 490 qui est le signal de sortie du circuit de détection de décalage relatif. La matrice de commutation 43 (figure 8) effectue sur les trains numériques tx, ty, tz la rotation correspondant à la situation détectée par le circuit d'identification 42 de manière à toujours présenter le train numérique d'origine ta sur la sortie 36 du circuit de démultiplexage, le train numérique d'origine tb sur la sortie 37 et le train numérique d'origine tc sur la sortie 38. C'est un circuit de commutation classique à trois entrées et trois sorties de données adressé par la sortie à deux digits du circuit d'identification 42. Comme on l'a fait remarquer précédemment, les mots de codes des trains numériques d'origine peuvent ne pas être synchronisés au multiplexage mais affectés de décalages relatifs particuliers à condition toutefois que ces décalages permettent l'identification des trains numériques tx, ty, tz en sortie du circuit d'extraction 41. Dans ce cas, le circuit d'identification 42 est légèrement modifié, ses circuits de détection de décalage relatif 49, 50 étant réalisés comme le circuit de mesure de décalage 26 représenté à la figure 4, le signal d'horloge mot Hmx remplaçant le signal d'horloge mot Hmb, les signaux d'horloge mot Hmy ou Hmz remplaçant, selon le cas le signal d'horloge mot Hma ou Hmb et le signal d'horloge bit H'b remplaçant le signal d'horloge bit Hb. Les signaux de sortie à plusieurs digits de ces circuits sont alors appliqués à une mémoire de transcodage non représentée qui renferme une table de correspondance entre les décalages relatifs mesurés sur les trains numériques tx, ty, tz en sortie du circuit d'extraction 41 et les rotations à effectuer pour replacer correctement les trains numériques d'origine ta, tb, tc sur les sorties 36, 37, 38 du circuit de démultiplexage. Pour que la table de correspondance puisse être établie, il est nécessaire que la suite des décalages relatifs mesurés entre les mots de code des trains numériques tx, ty, tz en sortie du circuit d'extraction 41 ne corresponde qu'à une seule distribution possible des trains numériques d'origine ta, tb, tc. Dans le cas général de n trains numériques d'origine tl,...tn multiplexés dans leur ordre de numérotation, on retrouve aux sorties du circuit d'extraction 41 une suite de n trains numériques t'1...t'n qui résulte d'une rotation plus ou moins complète de la suite tl,...tn des trains numériques d'origine.Pour que la suite des décalages relatifs (D'2,....D'n) des mots de code des trains numériques t'2,...t'n par rapport à ceux des trains t'1,...t'n-1 mesurés aux sorties du circuit d'extraction 41 diffère à chaque distribution différente des trains numériques d'origine (t1....tn), il faut que la suite des décalages relatifs (D2 Dn) des mots de code des trains numériques d'origine t2 tn par rapport à ceux des trains numériques d'origine t1,....tn-1 qui les précédent immédiatement dans une même trame de multiplexage, complétée par le décalage relatif résultant D1 des mots de code du premier train d'origine t1 par rapport à ceux du dernier train d'origine tn retardé de la durée d'une trame de multiplexage forme toujours des motifs différents à chaque rotation incomplète ou encore, que la suite de ces décalages relatifs ainsi complétée (D1. . ..D ) ne soit pas périodique, d'une période égale à un n sous multiple de n. REVENDICATIONS : 1/ Procédé de multiplexage et de démultiplexage temporel de trains numériques synchrones au nombre de n codés individuellement au moyen d'un code unique de type par mots successifs de longueur invariable de m éléments, n et m étant des nombres entiers supérieurs à un, caractérisé en ce qu'il consiste - au multiplexage, - à rechercher, à partir des propriétés du codage, la découpe en mots de code de chaque train, . à attribuer à chaque train un ordre de succession dans une trame de multiplexage élément à élément des n trains, à décaler dans le temps les trains numériques de manière que les mots de code du i ième train soient décalés par rapport à ceux du i-1 ième pris dans l'ordre de succession d'une trame, i étant un nombre entier variant de 2 à n, d'un nombre prédéterminé d'éléments de décalage Di compris entre 0 et m-1, tel que la suite des n-1 décalages choisis ne forme pas avec le décalage résultant D1 des mots de code dupremier train par rapport à ceux du n ième train retardé de la durée d'une trame, une suite (D, D2,... Di,... Dn) périodique de période égale à un sous multiple de n et à entrelacer élément à élément les n trains ainsi décalés et pris dans l'ordre de succession d'une trame, - et au démultiplexage, à désentrelacer élément à élément les n trains en adoptant un découpage de trame arbitraire, . à rechercher à partir des propriétés du code la découpe en mots de code de chaque train, . à détecter la suite des décalages (D'2,...D'i,...D'n) résultant du découpage de trame adopté au désentrelaçage, comparer la suite de décalages (D'2,....D'i,...D'n) détectée avec celle (D2,...Di,...Dn) adoptée au multiplexage pour en déduire la rotation permettant de passer de l'une à l'autre et donnant la correspondance entre les positions des trains dans la trame adoptée au désentrelaçage et dans la trame utilisée au multiplexage et à redistribuer les trains numériques en les identifiant par cette correspondance. 2/ Procédé selon la revendication 1, caractérisé en ce que les décalages des trains numériques synchrones à l'intérieur d'une trame de multiplexage sont nuls. 3/ Dispositif pour la mise en oeuvre du procédé selon la revendication avec n trains numériques synchrones codés individuellement au moyen d'un code binaire unique de type par mots sucessifs de longueur m, n et m étant des nombres entiers supérieurs à un, et accompagnés de leur signal d'horloge bit commun Hb, caractérisé en ce qu'il comprend - un circuit de multiplexage temporel comportant un séquenceur (100) fournissant cycliquement, à partir du signal d'horloge bit (Hb) des trains numériques à multiplexer, une séquence à n temps définissant pour le train multiplexé une suite de n intervalles de temps bit chacun de durée égale au I/n ième de celle de la période bit des trains à multiplexer, un circuit de récupération d'horloge mot (18) opérant à l'aide du signal d'horloge bit (Hb) sur l'un des trains numériques à multiplexer (ta), dit de référence, et délivrant le signal d'horloge mot (Hma) de ce train référence (ta), un sélecteur (17) à n entrées et une sortie, les n entrées recevant l'une le train de référence(ta) directement, et les autres les n-l autres trains numériques à multiplexer (tb, tc) par l'intermédiaire de (n-l) circuits de calage (12, 13), le dit sélecteur (17) étant adressé cycliquement au moyen dudit séquenceur (100) et délivrant le signal de sortie du circuit de multiplexage et les dits n-7 circuits de calage (12, 13) commandés par le signal d'horloge bit (Hb) et le signal d'horloge mot (Hma) du train de référence (t ) imposant aux autres n-l trains multiplexés (tb, tc) un calage en phase sur le signal d'horloge mot (Hma) du train de référence assurant que, aux entrées du sélecteur (17), les mots de code de chacun des n-1 derniers trains numériques à multiplexer (tb, tc) pris dans l'ordre d'adressage cyclique du sélecteur (17) présentent par rapport à ceux du train numérique (ta, tb) qui le précède immédiatement au cours d'un même cycle d'adressage de ce sélecteur (17) un décalage relatif prédéterminé compris entre 0 et m-1 bits et tel que la suite des n-1 décalages relatifs prédéterminés (D2, . ...Dn) complétée par le décalage relatif résultant (D1) des mots de code du premier train numérique à multiplexer (ta) par rapport à ceux du dernier train numérique à multiplexer (tc) retardé de la durée d'une trame ne soit pas périodique d'une période égale à un sous-multiple de n - et un circuit de démultiplexage temporel comportant une base de temps (40) récupérant le signal d'horloge bit du signal multiplexé d'entrée, un circuit d'extraction des trains numériques (41) à une entrée recevant le signal multiplexé et n sorties d'échantillonnage (411, 412, 413) délivrant n trains numériques (tx, ty, tz) non identifiés individuellement, le dit circuit d'extraction (41) opérant par échantillonnage cyclique du signal multiplexe; d'entrée grâce à n signaux d'horloge bit multiphasés engendrés à partir du signal de la base de temps (40) au moyen d'un compteur par n (44) commandant un sélecteur à n voies (45) et par resynchronisation des échantillons prélevés sur l'un- (H'b) des signaux d'horloge bit délivrés par le sélecteur à n voies (45), un circuit d'identification des trains numériques extraits (42) déterminant la suite des décalages relatifs CD'2,..D'n) des mots de code des trains numériques (tx, ty, tz) disponibles sur les sorties du circuit d'extraction (41) et considérés dans l'ordre d'échantillonnage cyclique de ce circuit d'extraction, et délivrant un signal numérique représentatif de la rotation permettant de passer de la suite des déca lages relatifs détectés (D'2, D'n) à la suite des décalages prédéterminés (D2,....D=) utilisés au multiplexage et - une matrice de commutation (43) recevant les n trains numériques (tx, ty, tz) délivrés par le circuit d'extraction (41) et les redistribuant sur les n sorties du circuit de démultiplexage temporel sous la commande de circuit d'identification (43). 4/ Dispositif selon la revendication 3, caractérisé en ce que les circuits de calage (12, 13) du circuit de multiplexage temporel assurent aux mots de code des trains numériques (tb, tc) qu'ils traitent un décalage nul par rapport à ceux du train de référence (ta). 5/ Dispositif selon la revendication 3, caractérisé en ce que les circuits de calage (12, 13) du circuit de multiplexage temporel comportent chacun un circuit local de récupération d'horloge mot (22, 23) cadencé par le signal d'horloge bit (Hb), qui opère sur le train numérique (tb ou tc) traité par le circuit de calage considéré et qui délivre le signal d'horloge mot (Hmb ou Hmc) de ce train numérique, et un circuit de retardement (24, 25) qui applique un retard variable à ce dernier train numérique pour maintenir à une valeur déterminée le décalage de ses mots de code par rapport aux mots de code du train de référence (ta) et qui opère sous le contrôle du signal d'horloge mot (Hma) du train de référence (ta) et du signal d'horloge mot (Hmb ou Hmc) délivré par le circuit local de récupération d'horloge mot (22, 23). 6/ Dispositif selon la revendication 5, caractérisé en ce que le circuit de retardement (24, 25) comporte - un banc de m-l circuits à retard (240) avec m-l retards élémentaires différents T, ZT, (m-1)T, T étant la période du signal d'horloge bit (Hb), qui reçoivent en parallèle le train numérique à traiter (tb ou tc), - un sélecteur un parmi m (241) placé à la suite du banc de circuits à retard (240) qui sélectionne une version du train numérique traitée (tb ou tc) parmi une version non retardée et les différentes versions retardées et, - un circuit de mesure de décalage (26) qui commande le sélecteur un parmi m (241) et qui est formé d'un compteur par m (260) déclenché en début de période du signal délivré par le circuit local de récupération d'horloge mot (22, 23) opérant sur le train numérique traité et bloqué en début de période du signal délivré par le circuit de récupération d'horloge mot (18) opérant sur le train de référence(ta) et d'une batterie de registres de type D (266) mémorisant le contenu du compteur par m (260) en début de période du signal délivré par le circuit de récupération d'horloge mot (18) opérant sur le train de référence (ta). 7/ Dispositif selon la revendication 3, caractérisé en ce que le circuit d'identification des trains numériques (42) du circuit de démultiplexage temporel comporte des circuits de récupération d'horloge mot (46, 47, 48) opérant respectivement sur les trains numériques disponibles aux sorties du circuit d'extraction des trains numériques (41) et de n-l circuits de détection de décalage relatif (49, 50) opérant à partir des signaux délivrés par les circuits de récupération d'horloge mot pris deux à deux. 8/ Dispositif selon la revendication 3 pour le multiplexage et le démultiplexage temporel de n trains numériques synchrones codés individuellement par mots successif de longueur invariable m, de même parité, n et m étant des nombres entiers supérieurs à un, caractérisé en ce que le circuit de récupération d'horloge mot (18) opérant sur le train de référence (ta) comporte - un générateur d'horloge mot (20) formé d'un compteur diviseur par m (202) cadencé par le signal d'horloge bit (Hb) par l'intermédiaire d'un circuit de vol de cycle et, - un circuit de vérification de parité (21) cadencé par le signal d'horloge bit (Hb), qui opère sur le train de référence (ta) avec le signal d'horloge mot (Hma) délivré par le générateur d'horloge mot (20) et qui actionne le circuit de vol de cycle en cas de détection d'erreurs de parité. 9/ Dispositif selon la revendication 3, caractérisé en ce que chaque circuit de calage (12, 13) du circuit de multiplexage temporel assure aux mots de code du train numérique qu'il traite (tb ou tc) un décalage nul par rapport à ceux du train de référence (ta). 10/ Dispositif selon la revendication 9, caractérisé en ce que chaque circuit de calage (12, 13) du circuit de multiplexage temporel comporte un banc de circuits à retard (300) avec m-l retards élémentaires différents T, 2T,..., (m-1)T, T étant la période du signal d'horloge bit (Hb), qui recoivent en parallèle le train numérique à traiter (tb au tc), un sélecteur un parmi m (301) placé à la suite du banc de circuits à retard (300) qui sélectionne une version du train numérique à traiter parmi une version non retardée et les différentes versions retardées, un compteur par m (302) qui adresse le sélecteur un parmi m (301) et un circuit de vérification de parité (27) cadencé par le signal d'horloge bit (Hb) qui opère sur la version du train numérique traité (tb ou tc) issue du sélecteur un parmi m (301) avec le signal d'horloge mot (Hma) du train de référence (ta) délivré par le circuit de récupération d'horloge mot (18). 11/ Dispositif selon la revendication 7 dans lequel chaque circuit de calage (12, 13) du circuit de multiplexage temporel assure aux mots de code du train numérique qu'il traite (tb ou tc) un décalage nul par rapport à ceux du train de référence (ta), caractérisé en ce que les circuits de détection de décalage relatif (49, 50) du circuit de démultiplexage temporel comportent des moyens de détection d'un retard éventuel des mots de code du train numérique (tx) échantillonné en premier par le circuit d'extraction (41) en début de période du signal dthorloge bit (H'b) choisi pour la synchronisation dans le circuit d'extraction (41) par rapport aux mots de code de chacun des autres trains numériques (ty, tz) disponibles aux sorties du circuit d'extraction (41).