Brevet FR2599526A1 — publié le 19871204

Additionneur MOS et multipliplieur binaire MOS comprenant au moins un tel additionneur: La présente invention a pour objet un additionneur en technologie MOS, et plus précisément un additionneur pour délivrer un nombre de p bits, ou p est un entier, égal à la somme de 2p-1 bits reçus. L'invention a également pour objet un multiplieur binaire en technologie MOS pour multiplier deux nombres binaires A et B de N bits, où N est un entier, ledit multiplieur comprenant au moins un tel additionneur. On pourra se reporter à l'ouvrage "Circuits logiques de traitement numérique de l'information", J. Chinal, chap. X, pp. 405 à 466, 1979, ed. Cepadues pour une présentation générale des multiplieurs binaires. Pour la multiplication de deux nombres binaires de N bits, un multiplieur parallèle classique se compose de N rangées comprenant chacune N additionneurs complets à trois entrées, soit deux entrées d'opérandes et une entrée de retenue. Dans un tel multiplieur, le temps de propagation est égal à (N-1).T+(N-1).t, où T est le temps de propagation de la somme dans l'additionneur et t est celui de la retenue. Ce multiplieur n'est pas satisfaisant car il comporte un nombre d'additionneurs important et son temps de propagation est élevé. De manière connue, le nombre d'additionneurs peut être réduit d'un facteur 2 en utilisant L'algorithme de Booth. Cet algorithme est défini notamment dans les articles "A 16 bitsx16 bits Pipelined Multiplier Macrocell", D.A. Henlin et al. IEEE Journal on Solid State Circuits, avril 1985, "A signed binary multiplication technique" A.D. Booth, Quarterly JournaL of Mechanics and Applied Mathematics, vol. 4, par.2, 1951, et "A proof of the modified Booth's algorithm for multiplication" L.P. Rubenfield, IEEE Trans. Computers, vol. C-24, oct. 1975, po. 1014-1015. La réduction du nombre d'additionneurs n'accélère cependant pas la vitesse de multiplication. Des travaux visant à améliorer la vitesse de multiplication sont présentés notamment dans les articles "A Mesh Connected Area-Time Optimal VLSI Multiplier of Large Integers, F.P. Preparata, IEEE Transactions on Computers, vol. C-32, n02, février 1983, A Regular Layout for Parallel Multiplier of O(Log2N) Time", W.K. Luk, VLSI Systems and Computations, Springer Verlag et "A suggestion for a fast multiplier" C.S. Wallace, IEEE Trans. on Electronic Computers, feb. 1964, pp. 14-17. Ces recherches algorithmiques n'ont réussi à gagner qu'un facteur relativement faible, eu égard à la complexité, notamment topologique, du multiplieur obtenu. Dans un additionneur complet, le temps de propagation de la retenue est de l'ordre de 1 ns. La multiplication de deux nombres de 32 bits demande alors environ une soixantaine de nanosecondes, comme par exemple dans les circuits 29323 de AMD et WTL 1064 de Weitek. Enfin, les multiplieurs connus sont complexes, d'un point de vue topologique, et ne permettent que très difficilement un traitement de type "pipe-line". L'invention a pour but de réduire le temps de multiplication de deux nombres binaires de N bits. Ce but est atteint par l'utilisation d'un additionneur en technologie bipolaire permettant de calculer rapidement la somme de 2 ~1 bits. De manière précise, l'invention a pour objet un additionneur en technologie MOS comprenant 2p-1 entrées recevant chacune un chiffre binaire bit, où p est un entier et p > Z, et délivrant un nombre binaire de p bits égal à la somme des chiffres binaires reçus en entrée, ledit additionneur étant caractérisé en ce qu'il comprend :: - 2 -1 générateurs de charges électriques reliés chacun à une entrée de l'additionneur et comprenant chacun un condensateur de capacité C, chaque générateur de charges électriques créant, aux bornes du condensateur une charge électrique proportionnelle à la valeur du bit reçu en entrée, - un sommateur analogique pour produire une quantité de charges électriques égale à la somme desdites charges électriques contenues dans chaque condensateur, et A un codeur binaire pour produire ledit nombre binaire de p bits en fonction de la quantité de charge électrique produite par le sommateur analogique. De manière préférée, l'additionneur comprend en outre un condensateur supplémentaire ayant une capacité C/2 moitié de celle de chacun des condensateurs des générateurs de charges électriques, ledit condensateur étant relié à une entrée du sommateur analogique et étant préchargé avant la réception des 2P-1 bits en entrée de l'additionneur. Selon un mode de réalisation avantageux, le codeur binaire effectue un traitement séquentiel de type dichotomique. Selon une caractéristique avantageuse, le codeur binaire comprend - p-l générateurs de charges électriques de référence reliés au 50 mateur analogique, chaque générateur de charges électriques de référence comprenant deux condensateurs de valeurs égales, les capacités desdits condensateurs formant une progression géométrique de raison 2, - un comparateur pour comparer la charge électrique délivrée par le sommateur à une charge nulle, et pour délivrer un signal binaire représentatif du résultat de la comparaison, - des moyens de commande pour commander les générateurs de charges électriques de références sur une entrée du sommateur analogique. L'invention a également pour objet un multiplieur en technologie MOS pour multiplier deux nombres binaires k et B de N bits, où N est un nombre entier, ledit multiplieur comprenant un moyen de calcul des produits partiels A xBj, où A est le bit de rang i du nombre binaire A et B est le bit de rang j du nombre binaire B, oSisN-1 et O4j4N-1, et un moyen d'addition en technologie MOS pour additionner lesdits produits partiels, ledit multiplieur étant caractérisé en ce que le moyen d'addition comprend - une pluralité d'additionneurs analogiques simples, chaque additionneur recevant 2p-1 bits de m8me rang, où pk2, et délivrant un nombre binaire de p bits, - une pluralité d'additionneurs numériques complets, chaque additionneur complet recevant deux bits de même rang et un bit de retenue d'un rang précédent, et produisant Le bit de rang r, O De manière préférée, le moyen d'addition est découpé en plusieurs étages successifs pour permettre un traitement de type "pipe-line". Les caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux dessins annexés, sur lesquels : - la figure 1 est une représentation schématique d'un additionneur simple en technologie bipolaire selon l'invention, - la figure 2 illustre un mode de réalisation des comparateurs de l'additionneur de la figure 1, - Les figures 3a et 3b illustrent deux modes de réalisation d'un générateur de charges pour produire une charge électrique proportionnelle à la valeur d'un bit reçu; ; - la figure 4 illustre un mode de réalisation de l'additionneur de l'invention, - la figure 5 est une représentation schématique d'un multiplieur binaire en technologie bipolaire selon l'invention, - la figure 6 représente schématiquement la structure d'un moyen d'addition d'un multiplieur selon L'invention pour la multiplication de deux nombres binaires de 32 bits, - la figure 7 représente schématiquement une autre structure d'un moyen d'addition d'un multiplieur selon l'invention pour la multiplication de deux nombres binaires de 32 bits, et - la figure 8 illustre la recombinaison de 2 -1 lignes en p lignes au moyen d'additionneursde L'invention. On a représenté sur la figure 1 un dessin schématique d'un aiitionneur srnple,#c'est-à-dire sans retenue, er technologie MOS selon L'invention. Cet additionneur comprend 15 entrées pour recevoir 15 bits D1, DZ,...D15 et 4 sorties pour délivrer un nombre binaire de 4 bits b3, b2, bl et bO égal à la somme des 15 bits reçus en entrée. De manière générale, un additionneur comprend 2P-1 entrées et délivre un nombre binaire de p bits. L'additionneur comprend des générateurs de charges électriques 41 42' ' 415 pour produire respectivement des charges électriques proportionnelles à la valeur des bits D1, D2,..., D15 ; un sommateur analogique 6 de ces charges électriques ;-et un codeur binaire 8 pour convertir la charge électrique produite par le sommateur analogique en un nombre binaire de 4 bits, b3, b2, bl, bO. Chaque générateur de courant 41 42 ,..., 4 comprend 1 15 condensateur 10 de capacité C, dont la charge est commandée par la valeur d'un bit D1, D2,... DIS reçu et par un signal d'horloge Le sommateur 6 est une jonction électrique reliant entre elles une extrémité de chaque condensateur 10. On a représenté schématiquement sur la figure 2 un codeur binaire 8 suivant un mode de réalisation de l'invention. Il comprend un comparateur 14, composé de deux inverseurs 16, 18 en série dont l'entrée est reliée au sommateur 6 et dont la sortie délivre une valeur binaire repésentative du signe de la charge électrique présente sur la jonction du sommateur 6. Il comprend également des générateurs de charges de référence 20, 22, 24 pour délivrer des quantités de charges électriques déterminées sur la jonction 6 afin de calculer, par dichotomie, la quantité de charges électriques produites par les bits D1, D2,..., DIS reçus en entrée, c'est-à-dire finalement la valeur binaire de La somme des bits D1, D2,..., D15. Les quantités 0E charge délivrées par les générateurs de charges électriques 20, 22 et 24 forment une progre55:#n géométrique de raison 1/2. Le générateur de charges électriques 20 comprend deux condensateurs 26, 28 chacun ayant une extrémité reliée à L'entrée du comparateur 14. L'autre extrémité du condensateur 26 est reliée à un moyen de commande 30 relié à la sortie du comparateur 14 ; L'autre extrémité du condensateur 28 est reliée à la sortie d'un inverseur 32 dont L'entrée est reliée également au moyen de commande 30. Chaque condensateur a une capacité égale à 4C. Le moyen de commande 30 est commandé par un signal d'horloge e et par la sortie du comparateur 14. 2 Les générateurs de charges électriques 22 et 24 ont une structure identique à celle du générateur de charges#électri;ues 20, mais les condensateurs ont des capacités différentes. Les condensateurs 34 et 36 du générateur de charges électriques 22 correspondant aux condensateurs 26 et 28 ont des capacités égales à 2C ; de même, les condensateurs 38 et 40 du générateur de charges électriques 24 correspondant aux condensateurs 26 et 28 ont des capacités égales à C. Les moyens de commande 30 des générateurs de charges électriques 22 et 24 sont respectivement commandés par des signaux d'horloge e et e et reçoivent chacun le signal de 3 4 sortie du comparateur 14. Le codeur binaire 8 comprend également un interrupteur 42 disposé aux bornes de l'inverseur 16, ce qui constitue un moyen de réglage à auto-zéro du comparateur 16. L'interrupteur 42 est commandé par un signal d'horloge e produit par un circuit d'horloge 44. Les signaux d'horloge e2, e et e de commande des moyens de commande 30 des 3 4 générateurs de charges électriques sont déduits du signal d'horloge e par des retards successifs produits par des circuits à retard 46, 48, 50 disposés en série. Les valeurs binaires b3, b2, bl, bO formant la valeur du nombre binaire représentatif des bits DI, D2,..., DIS reçus sont délivrés séquentiellement par le comparateur 14. Ils sont synchronisés respectivement sur les signaux d'horloge 1 2 O , e . La récupération de chacun d'eux est assurée par un 4 verrou 52, 54, 56, 58 commandé par le signal d'horloge adéquat. On va maintenant expliquer le fonctionnement du codeur binaire de la figure 2. L'interrupteur 42 est d'abord fermé par le signal d'horloge 1 ce qui prèpolarise La jonction 6 au milieu de sa gamme de travail. La jonction 6 est en même temps élevée à un potentiel correspondant à la charge des condensateurs 10 des générateurs de charges électriques 41' 42 415 415 en fonction des bits reçus D1, D2,..., DIS. Ce potentiel est compris dans une gamme ayant une largeur de 15 unités, où une unité correspond à un bit actif. On obtient alors en sortie du comparateur 14 un signal binaire dont le signe est représentatif de la position, par rapport au milieu de gamme du comparateur, du potentiel de la jonction 6. Ce signal binaire traverse le verrou 52 commandé par le signal d'horloge e ; il constitue le bit de poids le plus fort b3 du nombre binaire délivré par le codeur. Avec un retard fixé par le circuit à retard 46, le signal d'horloge e s'affirme après le signal horloge 01. Ce 2 signal d'horloge e permet de commander par le moyen de commande 2 30 du générateur de charges électriques 20, l'émission vers la jonction 6 de charges électriques en provenance du condensateur 26 ou du condensateur 28 selon le signe du signal de sortie du comparateur 14. La quantité de charges électriques apparaissant sur la jonction 6 est ainsi augmentée ou diminuée pour se trouver dans un intervalle ayant une largeur égale à la moitié de la gamme, centre sur la valeur moyenne de la gamme. De la même manière que le bit b3, le comparateur 14 délivre alors le bit b2 dont la valeur est fonction de la quantité de charges électriques au point de jonction 6 par rapport au milieu de gamme. Le bit b2 traverse le verrou 52 commandé par le signal d'horloge e 2 Ensuite, le générateur de charges électriques 22 est mis en circuit par le signal d'horloge 03, présentant un retard sur Le signal d'horloge e fixé par le circuit à retard 48, pour 2 ajouter ou retrancher une quantité de charges électriques, sur la jonction 6, de manière que cette jonction se trouve dans un intervalle de largeur égale au quart de la gamme centré sur La valeur moyenne de la gamme. De manière analogue aux bits b3 et b2, Les bits b1 et bO sont produits par le comparateur Lorsque les signaux d'horloge e et 04, respectivement, sont affirmés. 3 Les charges électriques apportées, ou retranchées, par les générateurs de charges électriques 20, 22, 24 sont respectivement égales au quadruple, au double et à la valeur de la quantité de charges electriques apportées sur un condensateur 10 (figure 1) par un bit Di actif. Un mode de réalisation de l'additionneur de l'invention, correspondant aux figures 1 et 2, est représenté sur la figure 4. Dans cet additionneur, les générateurs de charges électriques 41t 42 t 415 sont constitues de portes logiques ET de deux types représentées sur les figures 3a et 3b. Le générateur de charges électriques de la figure 3a porte la référence générale 4'. il comprend en série entre un potentiel haut V et un potentiel bas V un transistor CMOS à OD 55 canal P 60, un transistor CMOS à canal N 62 et un transistor CMOS à canal N 64. Les grilles des transistors 60 et 62 reçoivent le signal d'horloge e1, et la grille du transistor 64 un bit Di, 1Si C au contraire, Di est inactif, aucun saut de tension n'apparait. Le générateur de charges électriques 4 de la figure 3b fonctionne de manière symétrique. Le condensateur 10 se charge lorsque le bit Dj est inactif (Dj actif) et le signal d'horloge e est au niveau bas. Un saut de tension +V apparat sur le I C condensateur 10. A l'inverse, aucun saut de tension n'apparait si Dj est actif. Le générateur de charges électriques 4 comprend en série entre un potentiel haut V et un potentiel bas V55 un DD transistor CMOS à canal P 66, un transistor CMOS à canal P 68 et un transistor CMOS à canal N 7Q Le bit Tj est appliqué sur La grille du transistor 66 ; le signal d'horloge Q1 sur les grilles des transistors 68 et 70. Les points communs de ceux-ci sont reliés au condensateur 10. La somme des capacités connectées à la jonction 6 est égale à 29,5C : le saut élémentaire est donc 5V/29,5, soit environ 170 mV. Le comparateur 14 travaillant autour d'un demi-saut élémentaire doit donc être sensible à + 85 mV. En fait, cette valeur doit être nettement diminuée, si on veut s 'affranchir des problèmes de dispersion des capacités qui sont les seuls facteurs limitatifs de cette méthode. Cette étude doit être faite en prenant en compte les performances de la technologie employée. Pour évaluer les ordres de grandeur requis, deux problèmes ont été examines, d'une part une dispersion aléatoire, d'autre part un effet de gradient. Si la capacité d'un condensateur est une variable aléatoire gaussienne de variance o- r la capacité de N condensateurs est une variable aléatoire gaussienne de variance #NC = #N # C . Pour un rendement supérieur à 98X, nous NC voulons que 3# NC soit strictement inférieur à 0,5 (en capacité NC de condensateur normalisée), d'ou pour une capacité de valeur 30 :#C C Pour étudier L'effet de gradient considérons 15 condensateurs de capacités égales alignées sur une colonne. Nous avons supposé une variation linéaire de la capacité des condensateurs selon la loi : C(n)=C (1 + a n), 1# n O la valeur moyenne C = C0 (1 + 7,5a). 0 il apparaît à l'évidence qu'une alternance régulière de cellules "additrices" (figure 3a) et "soustractrices" (figure 3b > mini mi se l'effet de gradient. Les écarts maxima par rapport å la valeur moyenne sont obtenus lorsque toutes les cellules impaires (additrices par exemple) sont au-dessus de la moyenne, et toutes les capacités paires au-dessous (ou reciproquement). Cela nous donne des écarts par rapport à la valeur moyenne attendue de +28au - O Ces écarts doivent toujours etre compris entre -C/2 et +C/2.Il s'ensuit que a La suivante).- L'étude détaillée de ces effets est fondamentale car elle permet de déterminer la capacité C des condensateurs élémentaires. Pour minimiser les dispersions statistiques, il convient d'augmenter la capacité des condensateurs, ce qui, par effet géométrique, accroft le problème de gradient. Ces calculs ont été faits pour le codage 15/4. En ce qui concerne le codage 7/3, il requiert 2 fois moins de condensateurs, avec des contraintes en précision 2 fois moindres (donc des valeurs plus faibles) Dans l'additionneur représenté sur La figure 4, Les générateurs de charges électriques 41 42 415 sont alternativement des générateurs comme représenté sur les figures 3a et 3b. Le chargement simultané de tous Les condensateurs 10 selon les valeurs des bits D1, D2,..., D15 se fait donc sur une phase du signal d'horloge C ou sur la phase opposée C selon I 2 la nature du générateur de charges électriques. L'additionneur de la figure 4 comprend 8 générateurs de charges électriques conformes à la figure 3a, dits générateurs soustractifs, et 7 générateurs de charges électriques conformes à la figure 3b, dits générateurs additifs. Le saut de tension sur la jonction 6 est donc compris dans la gamme -8V et +7V C C Pour centrer cette gamme sur la valeur nulle, un condensateur 72 de capacité C/2 a été ajoute. Ce condensateur est relié d'une part à la jonction 6 et d'autre part à un inverseur 74, composé d'un transistor CMOS à canal P et d'un transistor CMOS à canal N, qui reçoit en entrée le signal d'horloge C Avec ce montage, un saut de tension +Vc/2 est engendré sur la jonction 6 en même temps que le chargement des condensateurs 10, suivant les bits D1, D2,..., DIS. La gamme des sauts de tension sur la jonction 6 est ainsi ramenée entre -7,5V et +7,5V C C Bien entendu, il est possible d'utiliser 7 générateurs soustractifs et 8 générateurs additifs. Dans ce cas, pour que la gamme soit centrée sur la valeur nulle, il convient de charger le condensateur 72 pour qu'un saut de tension -V /2 apparaisse à ses C bornes. En ce qui concerne la réalisation pratique, les moyens de commande 30 de chaque générateur de charges de référence 20, 22, 24 comprenant une paire différentielle 76, une porte ET 77 telle que représentée sur la figure 3a et une porte ET 78 telle que représentée sur la figure 3b. L'interrupteur 42 est constitue, selon un nontage classique, par un transistor CMOS à canal N et un transistor CMOS à canal P. Enfin, le circuit à retard 46 se compose d'lune suite d'-inverseurs 80, 82, 84, 86, 88 et 90 disposés en série. L'inverseur 80 reçoit le signal d'horloge e . Les signaux d'horloge C et r sont prélevés respectivement en sortie de 90 2 2 et 88. On va maintenant décrire un multiplieur binaire conforme à L'invention en référence au dessin schématique de la figure 5. Ce multiplieur comprend un moyen de calcul 146 des produits partiels A .B., ou OSiGN-1 et QSj4N-1, des nombres binaires A et B, et un moyen d'addition 148 de ces produits partiels pour produire le produit AS. Le moyen de calcul 146 comprend N rangées de N portes logiques ET 150, chaque rangée étant décalée d'une porte par rapport à la précédente. Les produits partiels A .B sont ainsi répartis en 2N-1 colonnes. Le moyen d'addition 148 comprend au moins deux types d'additionneurs : - des additionneurs analogiques 150 de type 2p-1/p, où p)2, selon l'invention, et - des additionneurs numériques complets 152 ayant deux entrées d'opérandes et une entrée de retenue. Chaque additionneur analogique reçoit 2P-1 bits d'une même colonne. Le moyen d'addition 148 peut comporter simultanément des additionneurs analogiques de type 15/4, 7/3 et 3/2. Certains, ou tous, Les additionneurs analogiques de type 3/2 peuvent être remplacés par des additionneurs numériques simples de type 3/2. Les additionneurs analogiques ou numériques simples sont agencés de maniera à réduire par additions successives de lignes les N lignes de produits partiels en seulement deux lignes. Ces dernières sont finalement sommées à l'aide des additionneurs numériques complets pour délivrer le produit AB. On conçoit que de nombreuses architectures sont possibles pour agencer des additionneurs analogiques et, éventuellement, des additionneurs numériques simples de type 3/2 pour ramener les N lignes de produits partiets à deux lignes de bits. On a représenté à titre d'exemple sur la figure 6 une telle architecture dans le cas d'un multiplieur de deux nombres de 32 bits. On suppose que le moyen de calcul est conforme à l'algorithme de Booth modifié. Les 32 lignes de 32 bits sont alors remplacées par 16 lignes de 33 bits, chaque ligne étant décalée de deux bits par rapport à la précédente. On suppose également qu'une 17ème ligne est rajoutée pour traiter à la fois les nombres signés et#non-signés sur 32 bits. Le. moyen d'addition est constitué de 4 étages successifs El, E2, E3 et E4. Le premier étage El comprend un ensemble 154 d'additionneurs analogiques de type 15/4 selon l'invention, et un ensemble 156 de registres. Les 17 lignes de 33 bits délivrées par le moye de calcul du multiplieur selon l'algorithme de Booth sont traitées de la manière suivante : 15 lignes sont traites, colonne par colonne, par les additionneurs de L'ensemble 154 et les deux dernières lignes sont mémorisées dans des registres de l'ensemble 176. En sortie de L'étage El, il reste donc 6 lignes de bits. Celles-ci sont reçues dans un ensemble 158 d'additionneurs analogiques de type 7/3 selon L'invention qui constitue L'étage E2. Sur chacun de ces additionneurs, une entrée n'est pas utilisée puisqu'il n'y a que 6 lignes. Cette entrée est mise à zéro. Les 3 lignes délivrées par l'étage E2 sont réduites à 2 lignes par l'étage E3 composé d'un ensemble 160 d'additionneurs de type 3/2. Ces additionneurs peuvent être des additionneurs analogiques selon L'invention ou des additionneurs numériques simples. Enfin, les 2 lignes délivrées par L'étage E3 sont additionnées entre elles, dans un étage E4 composé d'un ensemble 162 d'additionneurs numériques complets å 3 entrées, pour produire le produit AxB. A titre d'exemple, on va décrire une autre structure de moyen d'addition pour un multiplieur de 32 bits x 32 bits utilisant l'algorithme de Booth modifié, en référence à la figure 7. Dans cet exemple, le moyen~ d'addition 148 se compose de 5 étages consécutifs, ce qui montre la possibilité d'un traitement de type "pipe-line". Le premier étage El comprend un premier ensemble 164 d'additionneurs analogiques de type 7/3, un deuxième ensemble 166 d'additionneurs analogiques de type 7/3, et un troisième ensemble 168 composé d'additionneurs analogiques de type 3/2 ou d'additionneurs numériques simples de type 3/2. Pour chaque colonne, les 17 bits délivrés par le moyen de calcul 146 sont répartis sur un additionneur du premier ensemble 164, un additionneur du deuxième ensemble 166 et un additionneur du troisième ensemble 168. Les 17 lignes sont ainsi ramenées à 8 lignes. Les 8 lignes sont traitées par un deuxième étage E2 comprenant un premier ensemble 170 d'additionneurs, analogiques ou numériques, de type 3/2, un deuxième ensemble 172 d'additionneurs, analogiques ou numériques, de type 3/2, et un ensemble 174 de registres pour mémoriser les deux lignes délivrées par l'ensemble 168. En sortie du second étage, il reste 6 lignes de bits. Elles sont réduites en deux étages E3 et E4 pour ne laisser subsister que deux lignes. L'étage E3 comprend un ensemble 176 d'additionneurs analogiques de type 7/3 dont une entrée est mise à zéro et l'étage E4 comprend un ensemble 178 d'additionneurs, analogiques ou numériques, de type 3/2. On peut aisément rajouter une ou deux Lignes pour réaliser une fonction d'accumulation des résultats, par exemple 1 ligne pour accumuler le résultat final et 2 Lignes pour accumuler te résultat avant le dernier étage ES. Le dernier étage ES comprend un ensemble 180 d'additionneurs numériques complets à 3 entrées dont une de retenue. Cet ensemble est avantageusement agencé de manière à mettre en oeuvre l'algorithme de Brent et Kung. Cet algorithme d'addition permet d'obtenir un résultat après la traversée d'un petit nombre de portes élémentaires. Le temps de propagation est de 2.Log2N. Cet algorithme est décrit notamment dans L'article "A regular Layout for Parallel Adders", R.P. Brent and H.T. Kung, Technical report, Dept. of Computer Science, Carnegie Mellon University, CMU.CS.79.131, juin 1979. Le moyen d'addition représenté schématiquement sur la figure 7 permet d'obtenir, sans "pipe-line", un temps de multiplication inférieur à 20 ns pour des nombres de 32 bits qui se décompose en 3 ns pour chacun des étages El et E3, 2 ns pour chacun des étages E2 et E4, et 10 ns pour l'étage ES. Par ailleurs, ce moyen d'addition peut facilement être décomposé en plusieurs étages consécutifs et se prête donc aisément à un traitement de type "pipe-line", ce qui procure une augmentation de vitesse très importante. La figure 8 illustre la recombinaison de 2 p-1 lignes en p Lignes opérée par un additionneur analogique selon l'invention ou un additionneur numérique simple. Sur L'exemple de La figure, on a représenté le cas p=3. Chaque colonne c#, c ,... de 7 bits est transformée en un nombre binaire Si, Si+1 ,... de 3 bits. Les nombres binaires correspondant à des colonnes consécutives sont décalés l'un de l'autre de un bit. Ils peuvent ainsi être recombinés en un ensemble de 3 lignes portant La référence 182. On a décrit en référence aux figures 6 et 7 deux modes de réalisation du moyen d'addition d'un multiplieur de 32 bits x 32 bits. L'invention n'est bien entendu pas limitée å ces exemples de réalisation, mais concerne au contraire tous les multiplieurs de N bits x N bits, où N est un entier, comprenant au moins un additionneur analogique de type 2P-1SP selon L'invention, où p est un entier. REVENDICATIONS 1. Additionneur en technologie MOS comprenant 2-1 entrées recevant chacune un chiffre binaire ou bit, où p est un entier et p > 2, et délivrant un nombre binaire de p bits égal à La somme des chiffres binaires reçus en entrée, ledit additionneur étant caractérisé en ce qu'il comprend r - 2-1 générateurs de charges électriques (41 42 4 reliés chacun à une entrée de L'additionneur et comprenant chacun un condensateur (10) de capacité C, chaque générateur de charges électriques créant, aux bornes du condensateur, une charge éLectrique proportionnelle à la valeur du bit (D1, D2,..., D15) reçu en entrée, - un sommateur analogique (6) pour produire une quantité de charges électriques égale à la somme desdites charges électriques contenues dans chaque condensateur, et - un codeur binaire (8) pour produire ledit nombre binaire de p bits en fonction de La quantité de charges électriques produite par le sommateur analogique. 2. Additionneur selon la revendication 1, caractérisé en ce qu'il comprend en outre un condensateur supplémentaire (72) ayant une capacité C/2 moitié de celle de chacun des condensateurs (10) des générateurs de charges électriques, ledit condensateur étant relié à une entrée. du sommateur analogique et étant préchargé avant la réception des 2p-1 bits en entrée de l'additionneur. 3. Additionneur selon l'une quelconque des revendications 1 et 2, caractérisé en ce que te codeur binaire (8) effectue un traitement séquentiel de type dichotomique. 4. Additionneur selon la revendication 3, caractérisé en ce que le codeur binaire comprend : - p-l générateurs de charges électriques de référence (20, 22, 24) reliés au sommateur analogique (6), chaque générateur de charges électriques de référence comprenant deux condensateurs de valeurs égales (26, 28), les capacités desdits condensateurs formant une progression géométrique de raison 2, - un comparateur (14) pour comparer la charge électrique délivrée par le sommateur (6) à une charge nulle, et pour délivrer un signal binaire (b3, b2, bl, bO) representatif du résultat de la comparaison, - des moyens de commande (30) pour commander les générateurs de charges électriques de références sur une entrée du sommateur analogique (6). 5. Additionneur selon la revendication 4, caractérisé en ce que le comparateur est un comparateur à auto-zéro. 6. Multiplieur binaire en technologie MOS pour multiplier deux nombres binaires A et B de N bits, où N est un entier, ledit multiplieur comprenant un moyen de calcul des produits partiels A..B, où Ai est le bit de rang i du nombre binaire A et B. est le bit de rang j du nombre binaire B, et et 0#j#N-1 et un moyen d'addition en technologie MOS pour additionner lesdits produits partiels, ledit multiplieur étant caractéri.C.# en ce qu'il comprend - une pluralité d'additionneurs simples, chaque additionneur recevant 2p-1 bits de même rang, où p32, et délivrant un nombre binaire de p bits, chaque additionneur étant conforme à l'une quelconque des revendications 1 à 5, et - une pluralité d'additionneurs numériques complets, chacun recevant deux bits de même rang et un bit de retenue d'un rang précédent, et produisant un bit de rang r, qcr#tN-l, du produit Axe. 7. Multiplieur selon la revendication 6, caractérisé en ce qu'il comprend en outre des additionneurs numériques simples recevant chacun trois bits de même rang et délivrant un nombre binaire de 2 bits. 8. Multiplieur selon- l'une quelconque des revendications 6 et 7, caractérisé en ce que les additionneurs du moyen d'addition sont agencés en plusieurs étages consécutifs indépendants permettant un traitement de type "pipe-line".