Brevet FR2607325A1 — publié le 19880527

La présente invention concerne, de façon générale, les structures de circuits intégrés, et plus particulièrement les structures de transistors MOS. Un transistor métal-oxyde-semiconducteur (MOS) d'un circuit intégré comprend une partie de corps principal, une région de source, une région de drain, une région de canal reliant la région de source et la région de drain, et une structure de grille recouvrant la région de canal. La région de source et la région de drain sont caractérisées par un premier type de polarité (par exemple, le type n), tandis que la partie de corps principal et la région de canal sont caractérisées par un second type de polarité (par exemple, le type p). Un potentiel électrique appliqué à la structure de grille contrôle la conductivité de la région de canal, permettant au transistor d'être utilisé sous forme de valve ou de commutateur électronique. Au fur et à mesure que l'on réduit la taille des transistors MOS pour augmenter la densité du circuit, divers problèmes ont tendance à apparaître. L'un des problèmes est la difficulté à produire des canaux ayant des longueurs uniformes. Ceci est dû au fait que les transistor MOS sont habituellement produits par des procédés de lithographie optique et, lorsque les éléments du transistor MOS deviennent très petits, il est difficile de produire des tailles répétitives pour ces éléments en raison des limites de résolution du procédé. En conséquence, il est très difficile de produire de très petits transistors MOS ayant une longueur de canal voulue. Et du fait que la tension de seuil d'un transistor MOS est très fortement dépendante de sa longueur de canal, les très petits transistors MOS ont tendance à présenter des caractéristiques de fonctionnement imprévisibles. Un autre problème est celui appelé "effet des électrons chauds" qui résulte d'un champ électrique élevé de crête au voisinage de la région de drain d'un transistor MOS. Le champ électrique de crête accélère rapidement les électrons en direction de la région de drain, augmentant leur niveau d'énergie jusqu'à ce qu'ils deviennent "chauds", dans le jargon du métier. Les électrons chauds sont souvent injectés dans l'isolant de grille du transistor, ce qui a pour effet de modifier la tension de seuil du transistor. Une solution de l'art antérieur à l'effet des électrons chauds réside dans la structure de transistor dite LDD (Lightly Doped Drain) à drain faiblement dopé, dans laquelle la région de source et la région de drain sont légèrement dopées au voisinage de leur point de contact avec la région de canal. Cette structure réduit le champ électrique de crête dans la région de drain, et ainsi réduit le nombre et l'énergie des électrons chauds. Malheureusement, les transistors LDD souffrent de l'effet secondaire d'une possibilité plus limitée de pilotage du courant, et peuvent être difficiles à réaliser en production. L'un des buts principaux de la présente invention est de proposer une structure de transistor MOS qui peut être réduite d'échelle tout en conservant des caractéristiques de fonctionnement prévisibles. Un autre but de plusieurs modes de réalisation de la présente invention est de proposer une structure de transistor MOS qui soit relativement à l'abri de l'effet des électrons chauds. Brièvement, l'invention propose un transistor MOS à double canal formé dans un substrat semiconducteur. Le transistor MOS à double canal comprend une région de source, une région de drain, une paire de régions de canal, une région de couplage des canaux séparant la paire de régions de canal, et une structure de grille formée au-dessus des régions de canal et de la région de couplage des canaux. La région de source, la région de drain et la région de couplage des canaux sont d'un premier type de polarité, tandis que les régions de canal sont d'un second type de polarité. Un avantage de la présente invention est que la longueur de canal peut être contrôlée au fur et à mesure que la taille du transistor MOS est diminuée, du fait que la longueur de canal est déterminée par la largeur d'éléments d'espacement au lieu de l'être par la largeur du trait lithographique. En conséquence, la tension de seuil et les autres caractéristiques de fonctionnement des transistors peuvent être contrôlées de façon précise. Un autre avantage de la présente invention tient au fait que la résistance de canal a tendance à être inférieure à celle des transistor MOS comparables de l'art antérieur en raison de la faible conductivité de la région de couplage entre les régions de canal. Un autre avantage de la présente invention tient au fait que sa structure résiste à l'effet des électrons chauds. Ces buts, ainsi que d'autres buts et caractéristiques de la présente invention, apparaîtront clairement aux hommes de l'art à la lecture de la description qui va suivre, faite en référence aux dessins annexés sur lesquels: - la figure 1 est une vue en coupe d'un transistor MOS à double canal conforme à la présente invention, - la figure 2 est une vue en coupe d'un autre mode de réalisation constituant une variante d'un transistor MOS à double canal conforme à la présente invention, et - la figure 3 est une vue en coupe d'un autre mode de réalisation constituant une seconde variante d'un transistor MOS à double canal conforme à la présente invention. La présente invention se rapporte aux transistors MOS multi-canaux, c'est à dire aux transistor MOS pourvus de plus d'une région de canal entre leur région de source et leur région de drain. Pour permettre aux hommes de l'art de réaliser et utiliser la présente invention, on décrira plusieurs structures de transistor MOS à double canal. Cependant, on comprendra bien que des transistor MOS ayant trois ou quatre régions de canal, ou plus, entre la région de source et la région de drain entrent dans le cadre de la présente invention. En référence à la figure 1, un transistor MOS à double canal est formé dans un substrat semiconducteur 12 ayant une partie de corps principal 14. Une région de source 16, une région de drain 18 et une région de couplage des canaux 20 sont formées à l'intérieur du substrat 12. La partie de corps principal 14 est d'un premier type de conductivité, tandis que la région de source 16, la région de drain 18 et la région de couplage des canaux 20 sont d'un second type de conductivité. Une structure de grille 22, comprenant une électrode de grille 24 et un isolant de grille 26, est disposée au dessus du substrat 12, en alignement avec l'ouverture formée entre la région de source 16 et la région de drain 18. Les matériaux de la structure de transistor de la figure 1 peuvent être classiques. Par exemple, le substrat 12 peut être réalisé à partir d'une tranche de silicium cristallin légèrement dopé, et la région de source 16, la région de drain 18 et la région de couplage des canaux 20 peuvent être dopées par un quelconque des procédés habituels, comme par exemple la diffusion chimique en phase vapeur ou l'implantation ionique. -L'électrode de grille 24 peut être réalisée en polysilicium ou en métal, et l'isolant de grille 26 peut être réalisé en dioxyde de silicium. La structure de transistor comprend également une première région de canal 28 située entre la région de source 16 et la région de couplage des canaux 20 et une région de canal 30 située entre la région de couplage des canaux 20 et la région de drain 18. Lorsqu'une tension est appliquée à l'électrode de grille 24, les zones de déplétion Z sont produites à l'intérieur des région de canal 28 et 30 et procurent un trajet conducteur au travers de ces régions. La région de couplage des canaux 20, dont le dopage est relativement fort, sert à coupler électriquement ensemble les régions de canal 28 et 30. En se référant maintenant à la figure 2, un autre mode de réalisation 10' d'un transistor MOS à double canal comprend, en variante, un substrat 12' ayant une partie de corps principal 14', une région de source 16', une région de drain 18' et une région de couplage des canaux 20'. Une structure de grille 22' comprend une électrode de grille 24' et un isolant de grille 26'. La structure de grille 22' est flanquée d'éléments d'espacement 32 et 34, qui sont de préférence réalisés en dioxyde de silicium. Une paire de régions légèrement dopées 36 et 38 sont prévues à proximité des régions de canal 28' et 30', respectivement. Avec la structure de la figure 2, les effets gênants et nocifs des électrons chauds sont réduits vis à vis de la structure de la figure 1. Essentiellement, la structure de la figure 2 est un hybride entre le transistor MOS à double canal illustré sur la figure 1 et les transistors LDD de l'art antérieur. Les canaux courts réalisés avec la présente invention conduisent à un champ électrique élevé au bord du drain, comme dans d'autres transistors à canal court de l'art antérieur. La structure LDD réduit ceproblème. Cependant, la structure à double canal de la présente invention permet un profil de dopage plus profond que celui qui était pratiqué avec les structures LDD de l'art antérieur. Les régions légèrement dopées 36 et 38 peuvent subir une implantation à 0, 1-0,2 gm en dessous de la surface de la tranche, ce qui produit un passage de courant plus profond dans le canal au bord du drain 18'. On a constaté expérimen- talement que l'effet des électrons chauds est diminué d'ut ordre de grandeur si le courant de canal est dévié vers le bas de 10 nm. De la sorte, le profil de dopage plus profond rendu possible avec le mode de réalisation 10' de la figure 2 réduit considérablement l'effet des électrons chauds. Un profil de dopage plus profond n'est pas praticable avec des structures MOS LDD conventionnelles en raison du fait que la tension de seuil est plus difficile à contrôler avec un drain plus profond. La structure à double canal de la présente invention permet au courant de canal de passer au voisinage de la surface du substrat jusqu'à la région 38 légèrement dopée, o le courant prend un virage serré vers le bas. De la sorte, les modes de réalisation LDD à double canal de la présente invention réduisent l'effet des électrons chauds sans concession en ce qui concerne le contrôle du fonctionnement des transistors. En référence au mode de réalisation de la seconde variante illustré sur la figure 3, un transistor MOS à double canal 10" conforme à la présente invention comprend un substrat 12" ayant une partie de corps principal 14", une région de source 16", une région de drain 18" et une région de couplage des canaux 20". Une structure de grille 22" est formée au dessus du substrat 12", et comprend une électrode de grille 24" et un isolant de grille 26". Le transistor MOS à double canal 10" 6 2607325 comprend en outre une paire d'éléments d'espacement 32" et 34" en oxyde, des régions 36" et 38" légèrement dopées, et des régions de canal 28" et 30". Telle que décrite jusqu'à présent, la structure du transistor MOS à double canal 10" est très comparable à la structure décrite sur la figure 2. Le transistor MOS 10" comprend en outre une région implantée 44 et une région d'isolation 46. La première région de canal 28" et la seconde région de canal 30" sont situées aux extrémités de la région implantée 44, et les régions légèrement dopées 36" et 38" servent aux mêmes fins que les régions analogues de la figure 2. La région d'isolation 46 sert à éviter une traversée par claquage entre la région de source 16" et la région de drain 18". Un procédé de réalisation de la structure illustrée sur la figure 3 commence avec la croissance de l'oxyde de champ (non représenté) par des traitements classiques. Ensuite, on fait croître l'isolant de grille jusqu'à une profondeur de 20 nm, et l'on dépose du nitrure de silicium par dessus l'isolateur de grille sur une épaisseur de 30 nm, de préférence par un processus de dépôt chimique en phase vapeur à basse pression. On place alors un oxyde de 500 nm d'épaisseur au dessus du nitrure, ici encore de préférence par un processus de dépôt chimique en phase vapeur à basse pression. Un motif de sillon de grille est alors gravé dans l'oxyde épais recouvrant le nitrure. Après avoir gravé le motif de sillon de grille, on dépose une couche de polysilicium de 300 nm d'épaisseur par un processus de dépôt chimique en phase vapeur à basse pression. Le polysilicium est retiré par gravure de façon anisotrope de manière à former des éléments d'espacement de chaque côté du sillon de grille. On implante du bore à 3.1012 atomes/cm2 et à keV dans le substrat 14" de manière à former la région d'isolation 46. Le dopage de la région d'isolation 46 est du même type que pour le substrat 14", mais avec un niveau plus élevé. On implante alors du bore à 1,3.1013 atomes/cm2 et à 50 keV pour former la région implantée 44 et donc les canaux 28" et 30". La région implantée 44 est formée comme sous-produit de la formation des canaux 28" et 30", et n'est pas une partie 7 2607325 active de la structure du transistor. Une implantation ionique d'arsenic à 2.1013 atomes/cm2 et à 60 keV est utilisée pour former la région de couplage des canaux 20". Après les implantations de bords et d'arsenic, on retire les éléments d'espacement de polysilicium dans le sillon de grille, et l'on implante du phosphore à 2.1012 atomes/cm2 et à keV pour former les régions légèrement dopées 36" et 38" On retire alors la couche de nitrure de silicium dans les sillons de grille, par exemple avec du H3PO4 chaud. On dépose ensuite une couche de polysilicium de 700 nm d'épaisseur par processus de dépôt chimique en phase vapeur à basse pression, qui est retirée par gravure au moyen d'un plasma de CF4 + 02 pour ne laisser le polysilicium que dans les sillons du motif de grille. L'électrode de grille en polysilicium 24" est alors dopée par diffusion ou implantation ionique, et la couche d'oxyde épaisse est retirée avec du HF tamponné. On dépose ensuite une couche de SiO2 de 200 nm d'épaisseur par un processus de dépôt chimique en phase vapeur à basse pression, cette couche étant gravée de façon anisotrope de manière à laisser subsister les éléments d'espacement 32" et 34". La région de source 16" et la région de drain 18" sont dopées par implantation ionique d'arsenic à 5.1015 atomes/cm2 et à 120 keV. La tranche entière est alors recuite à 1000 C pendant 30 minutes, et les couches ultérieures de métal et de passivation sont appliquées par des procédés bien connus des spécialistes de la technique. La longueur de canal totale efficace du transistor MOS 10" est la somme des longueurs des régions de canal 28" et 30". La présente invention permet un meilleur contrôle de la longueur de canal du fait que cette longueur efficace est déterminé par une largeur d'élément d'espacement, à savoir la largeur de l'élément d'espacement de chaque côté du sillon de grille, au lieu de l'être par une largeur de trait lithographique, comme c'était le cas dans l'art antérieur. Dans le cas de la présente invention, toute variation de la largeur du trait lithographique due aux problèmes précités de résolution en lithographie optique produit des modifications de la largeur 8 2607325 de la région de couplage 20" qui ne modifient pas les caractéristiques électriques du transistor MOS 10" de façon significative. Ce meilleur contrôle de la longueur de canal a pour résultat un meilleur contrôle de la tension de seuil (Vt). En outre, le transistor MOS 10" a une plus faible résistance de canal pour une largeur de ligne donnée, en raison de la faible résistance de la région de canal 20". Les remarques ci-dessus s'appliquent de la même façon, bien entendu, aux structures de transistor MOS 10 et 10'. Il y a lieu de noter que de nombreuses publications décrivent les détails des techniques habituellement utilisées dans le processus de fabrication des composants de circuits intrégrés. On pourra se référer par exemple à Semiconductor and Integrated Circuit Fabrication Techniques, publié par Preston Publishing Co., Inc. Ces techniques peuvent être, de façon générale, utilisées pour la fabrication des structures de la présente invention. En outre, les différentes étapes de fabrication peuvent être exécutées en utilisant des machines de fabrication de circuits intégrés disponibles dans le commerce. En ce qui concerne les points plus particuliers nécessaires à la compréhension de la présente invention, les données techniques approximatives indiquées pour les modes de réalisation préférés se fondent sur une technologie courante. Des développements ultérieurs de cette technique pourraient appeler des ajustements appropriés, à la portée de l'homme de l'art. 9 2607325 REVIENDICATIONS 1. Un transistor MOS à canaux multiples (10") comprenant des moyens de source (16",36"), des moyens de drain (18",38") et des moyens de grille (22"), transistor caractérisé par une pluralité de moyens de canal (28", 30") situés au dessous des moyens de grille (22") et entre les moyens de source (16",36") et les moyens de drain (18",38"). 2. Le transistor MOS à canaux multiples (10") de la revendication 1, comprenant en outre des moyens de couplage de canaux (20") couplant ensemble ladite pluralité de moyens de canal (28",30"). 3. Le transistor MOS à canaux multiples (10") de la revendication 2, dans lequel les moyens de source (16",36"), les moyens de drain (18",38") et les moyens de couplage de canaux (20") ont la même polarité. 4. Le transistor MOS à canaux multiples (10") de l'une des revendications 2 ou 3, dans lequel les moyens de source (16",36") les moyens de drain (18",38") et les moyens de couplage de canaux (20") sont formés dans un substrat semiconducteur (12") ayant un corps principal (14"), les moyens de grille (22") recouvrant ce substrat (12"). 5. Le transistor MOS à canaux multiples (10") de la revendication 4, dans lequel les moyens de source (16",36"), les moyens de drain (18",38") et les moyens de couplage de canaux (20") sont d"une première polarité, le corps principal (14") du substrat (12") étant d'une seconde polarité. 6. Le transistor MOS à canaux multiples (10") de l'une des revendications 2 à 5, dans lequel les moyens de couplage de canaux (20") sont caractérisés par une région de couplage (20") située entre les moyens de source (16",36") et les moyens de drain (18",38"), de sorte que des premiers moyens de canal (28") soient situés entre les moyens -de source (16",36") et la région de couplage (20"), et des seconds moyens de canal (30") soient situés entre la région de couplage (20") et les moyens de drain (18",38"). 7. Le transistor MOS à canaux multiples (10") de la revendication 6, dans lequel les moyens de source (16",36") sont caractérisés par une partie de source de dopage relativement fort (16") et par une partie de source de dopage relativement léger (36"), la partie légèrement dopée (36") étant adjacente aux premiers moyens de canal (28"), et dans lequel les moyens de drain (18",38") sont caractérisés par une partie de drain de dopage relativement fort (18") et par une partie de drain de dopage relativement léger, la partie de drain légèrement dopée (38") étant adjacente aux seconds moyens de canal (30"). 8. Le transistor MOS à canaux multiples (10") de l'une des revendications 2 à 7, comprenant en outre des moyens d'isolation (46) disposés au dessous des moyens de couplage de canaux (20"). 9. Un transistor MOS (10") comprenant une région de source (16",36"), une région de drain (18",38") et une structure de grille (22"), ce transistor MOS (10") étant caractérisé par une région de canal (20") située entre la région de source (16",36") et la région de drain (18",38") et qui est du même type de polarité que la région de source (16",36") et la région de drain (18",38"), une première région de canal (28") se trouvant entre la région de source (16",36") et la région de canal (20"), et une seconde région de canal (30") se trouvant entre la région de canal (20") et la région de drain (18",38"). 10. Le transistor MOS (10") de la revendication 9, caractérisé en outre par: - une région de source (16",36") ayant une première partie de source (16") et une seconde partie de source (36"), o la seconde partie de source (36") est moins fortement dopée que l 2607325 la première partie de source (16") et se trouve en contact avec la première région de canal (28"), et - une région de drain (18",38") ayant une première partie de drain (18") et une seconde partie de drain (38"), o la seconde partie de drain (38") est moins fortement dopée que la première partie de drain (18") et se trouve en contact avec la seconde région de canal (30"). 11. Le transistor MOS (10") de l'une des revendications 9 et 10, comprenant en outre une région d'isolation (46) formée au dessous de la région de couplage (20").