Brevet FR2589648A1 — publié le 19870507

La présente invention concerne un circuit ampli- ficateur à transistor FET (transistor à effet de champ) apte à compenser la variation de la phase et/ou l'amplitude d'un signal traversant le circuit et un circuit amplificateur à transistor FET comportant des moyens aptes à le protéger vis- à-vis de signaux d'amplitude excessive ou de surtension, qui lui sont appliqués. En se référant à la figure 1, annexée à la pré- sente demande, on y voit représenté l'agencement général d'un circuit amplificateur à transistor FET de l'art antérieur, dans lequel les chiffres de référence la, lb et lc désignent un amplificateuràgaininitéutlisant un transistor FET et les chif- fres de référence 2 et 3 désignent respectivement une borne d'entrée et une borne de sortie. Comme cela est connu dans la technique, les ampli- ficateurs à transistors FET, qui sont destinés notamment à amplifier des signaux à microondes, qui possèdent une ampli- tude importante, sont de plus en plus utilisés en raison de leurs avantages par rapport aux amplificateurs à tubes à on- des progressives. De tels avantages incluent par exemple le fait que la distorsion est réduite grâce à des caractéristi- ques de faible déphasage et de non saturation, que la fiabi- lité est élevée grâce à l'utilisation de dispositifs à l'état solide, que les dimensions sont petites et que le poids est faible. Ces avantages sont effectifs notamment dans un sys- tème de commutation par satellite, utilisant des microondes. Cependant les amplificateurs à transistors FET de l'art antérieur présentent certains inconvénients. C'est-à- dire que la dissipation d'énergie dépend du rendement à puis- sance accrue d'un amplificateur qui traite des signaux à mi- croondes à niveau élevé. Il est nécessaire que l'amplifica- teur à transistor FET fonctionne dans de faibles conditions de dissipation d'énergie, c'est-à-dire dans un état à rende- ment élevé. Il en résulte qu'il faut sacrifier la linéarité de l'amplificateur. Le fait de sacrifier cette linéarité en- traîne une déterioration des caractéristiques de distorsion et de changement de phase. La figure 2, annexée à la présente demande, repré- sente des caractéristiques de variation ou changement de pha- se et de l'amplitude de sortie en fonction de la puissance d'entrée envoyée à l'amplificateur à transistor FET. On voit que la puissance de sortie relative devient saturée lorsque la puissance d'entrée relative augmente, et que la valeur de la variation de phase augmente de façon remarquable lorsque l'amplificateur perd sa linéarité. Les amplificateurs à transistors FET comprennent souvent des moyens visant à les protéger vis-à-vis de l'effet de signaux d'entrée d'amplitude excessive. La figure 3 est un schéma montrant un amplificateur de l'art antérieur indi- qué à titre d'exemple et présentant une protection vis-à-vis de l'effet de signaux d'amplitude excessive. Sur la figure 3, l'amplificateur comporte un transistor FET 21 possédant des électrodes de grille et de drain raccordées respective- ment à un circuit d'adaptation d'entrée 22a et à un circuit d'adaptation de sortie 22b. Les électrodes de grille et de drain sont munies de circuits respectifs de polarisation 23a et 23b, qui alimentent ces électrodes avec une polarisation en courant continu et empêchent les signaux appliqués d'abou- tir à une borne de polarisation de grille 24 et à une borne de polarisation de drain 25, par l'intermédiaire desquelles les polarisations en courant continu sont appliquées. Une dio- de PIN 26 est raccordée en parallèle avec l'amplificateur de manière à limiter l'amplitude des signaux appliqués au cir- cuit d'adaptation d'entrée 22a. La diode PIN 26 est munie d'une polarisation en courant continu,délivréepar un circuit de po- larisation 27 qui fonctionne d'une manière semblable aux cir- cuits de polarisation 23a, 23b, et la polarisation en courant continu est appliquée par l'intermédiaire d'une borne 28 de polarisation de la diode. En outre des condensateurs de blo- cage 29a, 29b et 29c sont raccordés de manière à bloquer la circulation du courant de polarisation pour le transistor FET 21 et pour la diode PIN 26 en direction d'autres éléments, tout en laissant passer des composantes des signaux. Les si- gnaux sont envoyés a une borne d'entrée 30 et sont amplifiés par le transistor FET 21, puis sont délivrés par une borne de sortie 31.Siune source de signaux raccordée à la borne d'en- trée 30 a fait l'objet d'un claquage ou qu'une opération erro- née est exécutée, des signaux indésirables d'amplitude exces- ve peuvent être appliqués à la borne d'entrée 30. Dans ce cas, si le signal d'amplitude excessive est appliqué à l'électrode de grille du transistor FET 21, il peut se produire un claquage entre les électrodes de grille et de source, ou bien entre les électrodes de grille et de drain du transistor FET 21, ce qui entraîne la destruction du tran- sistor FET 21. Afin d'empêcher une telle destruction, la dio- de PIN 26 était, de façon classique, branchée en parallèle avec le côté entrée de l'amplificateur de manière à limiter l'amplitude du signal appliqué en utilisant la saturation de la diode PIN 26. En outre, étant donné que l'amplitude limi- tée par la diode PIN 26 peut être commandée par l'application d'une polarisation en courant continu à la borne 28 de la diode, une telle diode PIN a souvent été utilisée pour proté- ger l'amplificateur vis-à-vis de signaux d'amplitude exces- sive ou pour maintenir la linéarité de l'amplificateur, en particulier dans des circuits amplificateurs de puissance. De tels amplificateurs à transistors FET compor- tant un dispositif de protection de l'art antérieur présen- tent certains problèmes. C'est-à-dire qu'il est nécessaire que la diode PIN 26 soit saturée afin de limiter l'amplitude des signaux d'entrée, mais la caractéristique de saturation d'une telle diode n'est pas suffisamment pentue et par con- séquent l'action de limitation n'est pas suffisante, en par- ticulier lorsque les signaux varient dans une gamme étendue, comme par exemple en prenant des valeurs au-delà de la limite admissible pcurletansistor FET 21 en raison de l'accroissement graduel de l'amplitude des signaux traversant le transistor FET 21. Par conséquent il est essentiel que le niveau de sa- turation de la diode PIN 26 laisse subsister une marge subs- tantielle pour n'importe quel niveau élevé, auquel on peut s'attendre, des signaux d'entrée. Il en résulte que la capa- cité de linéarité des amplificateurs n'est pas totalement mise à profit et que la gamme de fonctionnement linéaire est rétrécie. En outre, étant donné que la diode PIN 26 modifie la phase des signaux qui la traversent,lorsqu'elle est satu- rée, il se présente un problème lié au fait que la distorsion de phase augmente lorsque l'amplitude des signaux d'entrée varie, ce problème étant grave lorsque l'amplificateur est utilisé dans un système de communication. En outre la variation de l'impédance de la diode PIN 26, produite par la saturation de cette dernière, modifie l'état d'adaptation d'entrée et affecte la caractéristique en fréquence et la caractéristique de comportement entrée- sortie. Compte tenu des problèmes indiqués précédemment de l'art antérieur, un but de l'invention est de fournir un circuit amplificateur à transistor FET à haut rendement, tout en empêchant simultanément ja variation de phase provoquée par la saturation de l'amplificateur à transistor FET. Un autre but de l'invention est de fournir un circuit ampli- ficateur a transistor FET, ayant un rôle de protection vis- à-vis des effets de signaux d'entrée d'amplitude excessive, l'amplificateur étant apte à fournir une opération de limita- tion nette par rapport au procédé de l'art antérieur, sans que ce soit aux dépens de la linéarité, et étant apte à sup- primer la variation de phase des signaux appliqués même si le niveau des signaux d'entrée varie. Conformément à la présente invention, il est pré- vu un circuit amplificateur a transistor FET comprenant un déphaseur à diode PIN, branché en série avec l'étage d'entrée d'un amplificateur à étages multiples, et un circuit de com- mande servant à commander la phase du déphaseur sur la base d'un signal délivré par l'un des étages. Avec un tel agencement, le déphaseur raccordé en série à un amplificateur à transistor FET règle la phase con- formément à la variation de phase lorsque l'amplificateur est saturé. Conformément à un autre aspect de la présente in- vention, il est prévu un circuit amplificateur à transistorFETcoMportant un second amplificateur utilisant un transistor FET à deux grilles, ce second amplificateur étant raccordé à un premier amplificateur classique à étages multiples et un circuit de commande servant à commander la phase du second amplificateur, un signal étant prélevé de l'un des deux étages et appliqué au second amplificateur par l'intermédiaire du circuit de com- mande. Avec un tel agencement, le second amplificateur raccordé en série au premier amplificateur classique à étages multiples réalise le réglage de la phase sur la base de la variation de phase produite par la saturation de l'amplifica- teur à transistor FET. Conformément à un autre aspect de la présente in- vention, il est prévu un circuit amplificateur à transistor FET, dans lequel la diode PIN de l'art antérieur, disposée sur le côté entrée du transistor FET en vue de limiter les signaux d'entrée, est remplacée par un atténuateur actif à diode PIN. Avec un tel agencement, on obtient une protection, mise en oeuvre rapidement, vis-à-vis de signaux d'entrée d'am- plitude excessive, et ce avec une suppression de la variation de phase des signaux d'entrée, en tirant parti du fait qu'un courant de grille est envoyé à l'électrode de grille d'un transistor FET, d'une manière proportionnelle à un ni- veau d'un signal d'entrée lorsqu'un transistor FET est saturé etenprévaoyatune résistance de détection avec un courant de gril- le permettant d'utiliser la chute de tension aux bornes de la résistance en tant que tension de commande pour l'atténua- teur à diodesPIN. D'autres caractéristiques et avantages de la pré- sente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: - la figure 1, dont il a déjà été fait mention, est un schéma illustrant l'agencement général d'un circuit amplificateur à transistor FET de l'art antérieur; - la figure 2, dont il a déjà été fait mention, est un graphique illustrant les caractéristiques de varia- tion de phase d'amplitude de sortie d'un circuit amplifica- teur à transistor FET classique; - la figure 3, dont il a déjà été fait mention, est un schéma d'un amplificateur à transistor FET de l'art antérieur donné à titre d'exemple, comportant une protection vis-à-vis de signaux d'entrée d'amplitude excessive; - la figure 4 est un schéma-bloc d'une forme de réalisation conforme à l'invention; - la figure 5 est un schéma d'un amplificateur àgain unitélc contenu dans le circuit amplificateur représenté sur la figure 4; - la figure 6 est un schéma d'un déphaseur 4 à dio- desPIN, représenté sur la figure 4; - la figure 7 est un schéma-bloc d'une autre for- me de réalisation conforme à la présente invention; - la figure 8 est un schéma d'un second amplifi- cateur 4a représenté sur la figure 7; et - la figure 9 est un schéma d'une autre forme de réalisation conforme à la présente invention. En se référant maintenant à la figure 4, on y voit représentée une forme de réalisation d'un circuit amplifica- teur à transistor FET conforme à l'invention. Sur la figure 4, les chiffres de référence la,lb et lc désignent les mêmes éléments que ceux de la figure 1, qui montre un circuit ampli- ficateur à transistor FET de l'art antérieur. Conformément à l'invention et comme représenté, un déphaseur 4 à diode PIN est branché en série et un circuit de commande 5 est prévu pour réaliser la commande du déphaseur 4 en réponse à un si- gnal délivré par un amplificateur à gain unité lc. La figure 5 est un schéma plus détaillé de l'am- plificateur à gain unité lc représenté sur la figure 4, la borne d'entrée 2 et la borne d'entrée 3 correspondant aux bor- nes représentées sur la figure 4, tandis que les composants situés entre la borne 2 et l'amplificateur à gain unité lc ne sont pas représentés. Sur la figure 5, les condensateurs de blocage 7a et 7b bloquent la transmission de la polarisa- tion à courant continu en direction de parties indésirables, et des bobines d'arrêt 8a et 8b empêchent une composante du signal d'aboutir aux circuits de polarisation (non représen- tés), qui sont accouplés aux bornes de polarisation respec- tives 12 et 13 de la grille et du drain. Une résistance 9 est interposée entre la bobine d'arrêt 8a et la borne de polari - sation de grille 12 de manière à détecter la variation de pha- se produite dans un transistor FET 6. Le signal à courant con- tinu détecté par la résistance 9 est envoyé à un amplifica- teur différentiel 10 puis au circuit de commande 5 par l'in- termédiaire d'une borne 11. En se référant maintenant à la figure 6, on y voit représenté de façon plus détaillée l'agencement du déphaseur 4 à diode PIN. Sur la figure 6, les bornes 2 et 3 et les con- densateurs 7a et 7b correspondent aux composants qui portent les mêmes chiffres de référence de la figure 5, tandis qu'une bobine 8c est analogue aux bobines d'arrêt 8a et 8b représen- tées sur cette figure 5. Comme représenté, une diode PIN 14 est raccordée à un circulateur 15 qui fait tourner un signal à microondes arrivant, dans une direction prédéterminée. Un signal de commande délivré par le circuit de commande 5 est appliqué, par l'intermédiaire d'une borne 16, de manière à commander la diode PIN 14. Bien que le circuit de commande ne soit pas représenté de façon très détaillée, le signal détecté par la résistance 9 par l'intermédiaire de l'amplifi- cateur différentiel 10 et de la borne 11 est modifié de ma- nière à prendre une forme appropriée pour la commande du dé- phaseur 4. En cours de fonctionnement, le transistor FET 6 de l'amplificateur à gain unité lc commence à devenir satu- ré lorsque l'énergie d'entrée envoyée à la borne d'entrée 2 augmente. Ici il faut noter que le courant de grille dans le sens direct ou inverse circule généralement d'une manière pro- portionnelle au degré de saturation du transistor FET 6. Le courant de grille peut être détecté par la résistance 9 sous la forme d'une tension cAntinue. Par conséquent la tension apparaissant aux bornes de la résistance 9 augmente propor- tionnellement au degré d4 saturation du transistor FET 6 ou à la variation de phase du signal présent dans le transistor FET 6. Il en résulte que la quantité totale d'amplification de phase de l'amplificateur à transistor FET est annulée au moyen de l'alimentation du déphaseur 4 à diode PIN par une tension détectée délivrée par l'amplificateur différentiel par l'intermédiaire du circuit de commande 5 afin d'amener le déphaseur à produire une variation de phase de même gran- deur que la variation de phase intervenant dans le tran- sistor FET 6, mais avec une polarité opposée. La modification de phase obtenue lorsque le signal circule de la borne d'en- trée 2 à la borne de sortie 3, est commandé par modification de l'état de conduction de la diode PIN 4 sur la base de la tension appliquée à la borne 16 par l'intermédiaire du cir- cuit de commande 5. Comme expliqué ci-dessus, conformément à l'inven- tion, la variation totaledela phase de l'amplificateur à transistor FET est essentiellement réduite par détection de la variation du courant de grille du transistor FETdans l'amplificateur et par la commande du déphaseur à diode PIN en réponse à la variation détectée. A La figure 7 représente un schéma-bloc d'une autre forme de réalisation de l'invention. Tous les composants de la figure 7 sont les mêmes que ceux de la figure 4, hormis un second amplificateur 4a. Le second amplificateur 4a est raccordé à un premier amplificateur classique 1 (la, lb et lc) et est constitué par un transistor FET à deux grilles. L'am- plificateur à gain unité lc est réalisé de la manière repré- sentée sur la figure 5 et fonctionne de la manière décrite en référence à la figure 5. La figure 8 est un schéma montrant de façon plus détaillée la constitution du second amplificateur 4a repré- senté sur la figure 7. Tous les composants sont les mêmes que ceux représentés sur la figure 6 hormis en ce qui concerne un transistor FET à deux grilles 14. Le transistor FET à deux grilles 14 possède une première électrode de grille raccor- dée à la borne d'entrée 2 par l'intermédiaire du condensateur 7a et une seconde électrode de grille qui est alimentée par le signal de commande délivré par le circuit de commande 5, par l'intermédiaire de la borne 16. Etant donné que le fonctionnement de l'amplifi- cateur à transistor FET représenté sur les figures 7 et 8 est semblable à celui des figures 4, 5 et 6, il n'est pas néces- saire d'expliquer ce fonctionnement en détail pour les spé- cialistes de la technique. Le second amplificateur 4a peut modifier la phase du signal entre la borne d'entrée 2 et la borne de sortie 3, conformément à la tension appliquée à la borne 16. Un tel type d'amplificateur est largement utilisé dans un déphaseur réalisant un déphasage infini. L'amplificateuer à transistor FET représenté sur les figures 7 et 8 annule également la variation totale de la phase en envoyant au second amplificateur 4a le signal de commande délivré par le circuit de commande 5 afin d'amener l'amplificateur 4a à produire une modification de phase qui est de la même valeur que la modification de phase du tran- sistor FET 6, mais possède une polarité inverse. En outre, étant donné que le second amplificateur 4a possède une fonc- tion d'amplification, on peut l'utiliser en tant qu'amplifi- cateur de commande de gain du signal. En se référant maintenant à la figure 9, on y voit représentée une autre forme de réalisation conforme à l'in- vention, dans laquelle les chiffres de référence 21 à 31 dé- signent les mêmes éléments que ceux représentés sur la figu- re 3. Sur la figure 9, une résistance de détection 32 est rac- cordée en série entre la borne de polarisation de grille 24 et le circuit de polarisation 23a de manière à détecter le courant de grille lorsqu'un signal d'entrée d'amplitude ex- cessive est envoyé, et un amplificateur différentiel 33 pro- duit une tension de commande en réponse à la tension détectée délivrée par la résistance 32. Des lignes adaptées 34a, 34b, 34c, 34d, des résistances terminales 35 et des diodes PIN 26 forment un atténuateur 36 à diodes PIN. Avec un tel agencement, lorsque le niveau du si- gnal d'entrée envoyé au transistor FET 21 atteint une région de saturation, un courant de grille aboutit à l'électrode de grille conformément au niveau d'entrée de manière à produire une chute de tension aux bornes de la résistance 32. L'ampli- ficateur différentiel 33 produit un signal de commande appro- prié pour commander l'atténuateur 36 à diodes PIN. Par consé- quent la quantité d'atténuation fournie par l'atténuateur 36 peut être librement choisie, ce qui permet de maintenir le signal d'entrée envoyé à l'amplificateur à un niveau souhai- table. Conformément à la présente invention, étant donné que le transistor FET 21 est maintenu à un degré de satura- tion prédéterminé, c'est-à-dire que l'amplificateur fonction- ne avec sa pleine capacité dans la gamme de linéarité, l'ac- tion de limitation des signaux d'entrée est très accusée. En outre, étant donné que l'atténuateur 36 à diodes PIN ne fonc- tionne pas au-delà de ce qui est nécessaire, le problème de la distorsion de phase est également résolu. En outre, étant donné que la caractéristique d'im- pédance reste constante indépendamment de la variation de l'at- ténuation produite par l'atténuateur 36 à diode PIN, la ca- ractéristique de fréquence et la caractéristique de comporte- ment entrée-sortie de l'amplificateur ne sont pas perturbées. Comme mentionné précédemment, on obtient une pro- tection fiable vis-à-vis des effets d'un signal d'entrée d'am- plitude excessive, avec une utilisation efficace de la linéa- rité de l'amplificateur, et la capacité du transistor FET est utilisée complètement grâce à la commande de l'atténuateur à diodes PIN sur la base de la tension qui est délivrée par le courant de grille traversant le transistor FET. Après avoir décrit des formes de réalisation pré- férées de la présente invention, il apparaîtra aux spécialis- tes de la technique que de nombreuses variantes et modifica- tions peuvent être apportées sans sortir du cadre de l'inven- tion, REVENDICATIONS 1. Circuit amplificateur à transistor FET, carac- térisé en ce qu'il comporte un amplificateur (la,lb,lc) com- portant un transistor FET (6; 21), des moyens (4;4a) servant a modifier la phase d'un signal les traversant et qui sont raccordés en série avec l'amplificateur, et des moyens (5) accouplés à l'amplificateur (la,lb,lc) et aux moyens (4;4a) servant à modifier la phase, pour commander la valeur de la phase modifiée par lesdits moyens de modification de la pha- se en réponse à un signal de commande délivré par l'amplifi- cateur. 2. Circuit amplificateur à transistor FET selon la revendication 1, caractérisé en ce que ledit amplificateur (la,lb,lc) est un amplificateur à étages multiples et que les- dits moyens de commande (5) sont raccordés à l'un desdits éta- ges. 3. Circuit amplificateur à transistor FET selon la revendication 1, caractérisé en ce que lesdits moyens (4; 4a) de modification de la phase incluent un déphaseur (4) à diode PIN. 4. Circuit amplificateur à transistor FET selon la revendication 1, caractérisé en ce que lesdits moyens (4; 4a) de modification de la phase comprennent un second ampli- ficateur utilisant un transistor FET à deux grilles (4a). 5. Circuit amplificateur à transistor FET selon la revendication 1, caractérisé en ce que ledit signal de com- mande délivré par l'amplificateur est obtenu à partir d'une résistance (9) que traverse le courant de grille dudit tran- sistor FET. 6. Circuit amplificateur a transistor FET présen- tant une protection vis-à-vis des signaux d'entrée d'ampli- tude excessive, caractérisé en ce qu'il comporte un amplifi- cateur à transistor FET (la,lb,lc) comportant un transistor FET (21) et un circuit d'entrée-sortie comprenant des circuits d'adaptation (34a,34b, 34c,34d) accouplés à des électrodes de grille et de drain du transistor FET (21) et d'un circuit de polarisation (23a), un atténuateur à diodes PIN (36) raccordé à l'amplificateur à transistor FET, sur le côté de l'électro- de de grille de ce dernier, une résistance (32) de détection du courant de grille, raccordée au circuit de polarisation (23a) sur le côté de l'électrode de grille du transistor FET, et un circuit de commande servant à envoyer à l'atténuateur à diode PIN (36) la tension détectée produite aux bornes de la résistance, en tant que tension de commande de la diode.