Brevet FR2589266A1 — publié le 19870430

La présente invention concerne de façon générale les filtres à condensateur commuté utilisés pour l'échan- tillonnage de données et plus précisément un intégrateur différentiel à condensateur commuté de type perfectionné, mettant en oeuvre une capacité réduite et un nombre réduit de condensateursdans les ensembles et sous-ensembles mono- lithiques, réalisés sur une seule pastille de matériau semi-conducteur, par exemple suivant l'une des technologies modernes MOS (métal-oxyde-semi-conducteur). L'intégrateur à condensateur commuté représente le circuit fondamental utilisé pour la construction de filtres analogiques d'échantillonnage de données à condensateur commuté. Les intégrateurs différentiels complets à conden- sateur commuté comportent en général un trajet d'entrée qui comprend deux condensateurs d'échantilionnage,un ampli- ficateur différentiel complet, deux condensateurs d'intégra- tion et huit commutateurs. Un exemple d'intégrateur diffé- rentiel à condensateur commuté réalisé selon la technique connue est représenté sur la figure 1 sur laquelle les condensateurs d'échantillonnage sont respectivement Cs1 et Cs2, ayant tous deux une capacité Cs. Pendant une certaine période qui peut être appelée "phase 1", le générateur d'horloge Vl met les commutateurs cli Swl, Sw2, Sw3 et Sw4 en mode à faible résistance. Simultané- ment le générateur d'horloge Vcl2 met les commutateurs Sw5 Sw6, Sw7 et Sw8 en mode à résistance élevée. Pendant cette période ou phase 1, les condensateurs d'échantillon- nage se chargent jusqu'à la tension d'entrée et prennent une charge électrique égale à: I Vi - Cs Pendant la période suivante appelée "phase 2", le générateur d'horloge Vcll met les commutateurs Swl, Sw2, Sw3 et Sw4 en mode très résistant et le générateur d'horloge Vcî2 met les commutateurs Sw5, Sw6, Sw7 et Sw8 en mode fai- blement résistant. L'amplificateur différentiel détermine FR 2' le transfert de la charge du condensateur d'échantillonnage aux condensateurs d'intégration Ci ayant une capacité C. Si l'on suppose que le transfert de charge est complet, une expression formée par transformation z, repré- sentative d'une telle fonction est: -1 -1 s VO = VO. z + Ven. - c Cette expression est un exemple d'intégrateur de données échantillonnées, ayant une constante de temps donnée par la relation T. (Cs/C); dans laquelle T est l'intervalle de temps égal à la somme des périodes corres- pondant respectivement à la phase 1 et à la phase 2. Le retour au traitement différentiel des signaux réduit potentiellement le couplage du bruit à partir des lignes d'alimentation en énergie et accroît la plage dynamique. Pour des raisons de technologie de fabrication, le condensateur de l'intégrateur qui est toujours un mul- tiple élevé du condensateur d'échantillonnage, est réalisé en pratique par connexion de condensateurs parallèles de valeur unitaire égale à Cs. Le nombre n de condensateurs connectés en parallèle est égal au nombre entier maximal inférieur à C/Cs. Un condensateur supplémentaire de capacité égale à C - n. Cs est alors monté en parallèle. Cet ensem- ble de condensateurs est connu sous le nom d'"arrangement de condensateurs". Dans les configurations connues, deux arrangements de condensateurs de valeur unitaire sont nécessaires à la réalisation d'un intégrateur différentiel. D'autre part, dans la majorité des cas, il serait bien plus commode et technologiquement plus simple de pouvoir réaliser un intégrateur différentiel à condensateur commuté ne nécessitant qu'un seul arrangement de condensa- teurs ayant une capacité totale plus faible. La présente invention a donc pour objet la réalisa- tion d'un intégrateur différentiel à condensateur commuté, destiné à l'échantillonnage de donnees et n'utilisant qu'un seul arrangement de condensateurs d'intégration. Un autre objet de la présente invention est la réalisation d'un intégrateur différentiel à condensateur commuté pour l'échantillonnage de données, n'utilisant qu'un seul condensateur d'intégration nécessitant par ailleurs une capacité totale inférieure a celle qui 'est normalement nécessaire selon la technique antérieure. Ces caractéristiques et avantages selon l'inven- tion ont obtenus par réalisation d'un condensateur flottant d'intégration qui travaille en coopération avec deux condensateurs d'échantillonnage et deux amplificateurs rac- cordés sous forme de circuits tampons de gain égal à 1. Chaque condensateur d'échantillonnage est initialement chargé à une tension égale à la différence entre la tension d'entrée et la tension aux bornes du condensateur d'inté- gration. Dans l'étape suivante, les deux condensateurs d'échantillonnage sont montés en série, et leur combinaison est montée en parallèle avec le condensateur flottant d'intégration. La tension aux bornes du condensateur d'inté- gration, après la redistribution ultérieure des charges, correspond à la valeur nécessaire dans l'intégrateur des données échantillonnées. D'autres caractéristiques et avantages de l'inven- tion ressortiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels: la figure 1, déjà décrite, est un schéma d'un inté- grateur d'un type connu; et la figure 2 est un schéma du circuit d'un intégra- teur différentiel à condensateur commuté selon l'invention. Un intégrateur différentiel de données échantillon- nées, à condensateur commuté, selon la présente invention, est représenté sur la figure 2. Il comporte un condensateur Ci d'intégration, de capacité C - Cs, ayant une première :i électrode reliée à l'entrée d'un premier circuit tampon A1 ayant un gain égal à 1 et une seconde électrode reliée à l'entrée d'un second circuit tampon A2 de gain égal à 1. Un circuit tampon (amplificateur) de gain égal à 1 est un circuit connu dans la technique comme ayant un noeud d'en- trée de très forte impedance d'entrée et un noeud de sortie ayant une tension en circuit ouvert sensiblement égale à la tension présente au noeud d'entrée et une très faible impédance de sortie. Le signal de sortie du circuit A1 parvient à la première borne de sortie SOR+ alors que le signal de sortie du circuit A2 parvient à la seconde borne de sortie SOR. Les condensateurs d'échantillonnage sont respectivement Cs1 et Cs2 et ils ont tous deux une ca- pacité C. Le commutateur Swl, commandé par le générateur d'horloge VCll, relie la première électrode du condensateur Cs1 à la borne de sortie SOR+. Le commutateur Sw2, commandé par le générateur d'horloge Vcl, relie la première électrode du condensateur Cs2 à la borne de sortie SOR. Le commuta- teur Sw3, commandé par le générateur d'horloge Vcl] relie la seconde électrode du condensateur C51 à la borne d'entrée EN+. Le commutateur Sw4, commandé par le générateur d'horloge Vcll, relie la seconde électrode du condensateur Cs2 à la borne d'entrée EN. Le commutateur Sw5, commandé par le générateur d'horloge Vcl2 relie la première électrode du condensateur Cs1 à la première électrode du condensateur d'intégration Ci Le commutateur Sw6, commandé par le générateur d'horloge Vcl2, relie la première électrode du condensateur Cs2 à la seconde électrode du condensateur d'intégration Ci. Le commutateur Sw7, commandé par le générateur d'horloge Vl2, relie la seconde électrode du condensateur Cs1 à la borne commune de masse. Le commutateur Sw8, commandé par le générateur d'horloge c12' relie la seconde électrode du condensateur Cs2 à la borne commune de masse. Les générateurs de tension d'horloge Vcli et Vcl2 créent des tensions de commande ayant deux états ou niveaux de tension distincts. Lorsque la tension de commande créée par les génerateurs est à un niveau ou état élevé, tous les commu- tateurs qui reçoivent une telle tension de commande sont mis à l'état de faible résistance. Inversement, lorsque la tension de commande se trouve au faible état ou au faible niveau, tous les commutateurs associés sont mis à leur mode de résistance élevée. Les générateurs de tension d'horloge alternent leur état entre l'état élevé et l'état faible, suivant une séquence particulière selon laquelle les tensions des deux générateurs d'horloge ne sont jamais simultanément à l'état élevé. Les générateurs de tension d'horloge sont alors considérés comme sans recouvrement. Dans le mode de réalisation préféré de l'invention, les commutateurs comportent un ou plusieurs transistors MOS dont les grilles sont utilisées comme électrodes de commande et les sources et les drains comme noeuds commandés de connexion. Comme on peut le comprendre facilement par obser- vation de la figure 2, les conditions initiales de l'analyse du fonctionnement du circuit sont les suivantes: - le condensateur d'intégration Ci est chargé à une tension V et a une charge électrique égale à V0. (C - Cs); - le générateur de tension d'horloge Vcl1 est à un état élevé, et - le générateur de tension d'horloge Vcl2 est à un état bas. En conséquence, le générateur Vcl1 de tension d'horloge met les commutateurs Swl, Sw2, Sw3 et SW4 à leur état faiblement résistant alors que le générateur de tension d'horloge Vcl2 met les commutateurs Sw5, Sw6, Sw7 et Sw8 à leur état très résistant. En conséquence, tous les w condensateurs d'échantillonnage, c'est-à-dire Cs1 et Cs2, se chargent à une tension égale à la moitié de la différence entre la tension d'entrée V et la tension de en sortie V0, avec accumulation d'une charge électrique égale à: 1 C ,- (V0 - Ven) Cs Dans la période suivante (phase 2), le générateur de tension d'horloge Vcl1 est à l'état bas et le générateur d'horloge Vcl2 à l'état élevé si bien que les commutateurs Sw5' Sw6' Sw7 et Sw8 sont mis en mode faiblement résistif et les commutateurs Swl, Sw2' Sw3 et Sw4 sont mis à l'état très résistant. La charge électrique se répartit d'elle-même suivant la nouvelle configuration formée par les commuta- teurs précités, dans les conditions respectives de faible résistance et de résistance élevée. L'expression obtenue par transformation z des charges électriques devient: C.V0 = V0. z (C -Cs) + (VO - Ven)z-1 C alors que l'expression de la tension Èe sortie devient: V=V z V - -1 s V0 = V0. z Ven z C correspondant à la fonction d'un intégrateur de données échantillonnées ayant une constante de temps égale à T. Cs/c, T étant la somme des périodes pendant lesquelles Vcll est à l'état élevé, Vcl2 est à l'état élevé et les deux générateurs Vcl1 et Vcl2 sont à l'état bas. Le circuit utilise un seul condensateur d'intégration Ci de capacité C - Cs et la capacité totale est C + Cs. La description qui précède indique que les objec- tifs indiqués précédemment ont été- atteints. En particu- lier, l'intégrateur différentiel à condensateur commuté pour données échantillonnées, selon l'invention, utilise un seul condensateur d'intégration et la capacité totale est égale à la moitié de la capacité totale nécessaire selon la technique antérieure. REVENDICATIONS 1. Intégrateur différentiel à condensateur commuté, caractérise en ce qu'il comprend deux trajets, formes entre deux bornes d'entrée (EN, EN) et deux bornes correspon- dantes de sortie (SOR+, SOR), à un potentiel flottant par rapport à la borne commune de masse, les deux trajets étant sensiblement identiques et comprenant chacun un pre- mier commutateur monté entre la borne respective d'entrée et la première électrode d'un condensateur d'échantillon- nage (Cs1, Cs2), un second commutateur monté entre la première électrode et la masse, un troisième commutateur monté entre la seconde électrode du condensateur d'échan- tillonnage et la borne respective de sortie, un quatrième commutateur monté entre la seconde électrode du condensateur d'échantillonnage et une première électrode d'un condensa- teur flottant d'intégration (Ci), la seconde électrode de ce condensateur étant connectée symétriquement à la borne du quatrième commutateur correspondant de l'autre trajet, deux circuits tampons distincts (A, A2) de gain égal à 1, ayant deux bornes deentrée qui sont raccor- dées respectivement aux électrodes du condensateur d'inté- gration (Ci), l'intégrateur différentiel comprenant en outre des générateurs de tension d'horloge destinés à synchroniser l'ouverture et la fermeture des commutateurs suivant une séquence voulue. 2. Intégrateur différentiel selon la revendication 1, caractérisé en ce qu'il est entièrement composé de dis- positifs à semi-conducteur et est sous forme d'un circuit intégré monolithique. 3. Intégrateur différentiel selon la revendication 2, caractérisé en ce que les dispositifs à semi-conducteur sont des dispositifs de type MOS. 4. Intégrateur différentiel selon la revendication 1, caractérisé en ce que les commutateurs (Swl-Sw8) sont formés par un transistor MOS ayant une grille jouant le rôle d'une borne de commande, les deux bornes fonction- FR 2589266i nelles du commutateur étant représentées par la source et par le drain du transistor. 5. Intégrateur différentiel selon la revendication 4, caractérisé en ce que les dispositifs d'horloge (Vcl1, Vc12) comportent au moins deux générateurs de signaux d'hor- loge sous forme de tension ne se recouvrant pas, et le signal créé par l'un des générateurs et appliqué à la grille des transistors de type MOS formant le premier et le troisième commutateur et le signal créé par l'autre des générateurs est appliqué à la grille des transistors MOS formant le second et le quatrième commutateur.