Brevet FR2593981A1 — publié le 19870807

La présente invention concerne des structures de transistors à effet de champ, et elle porte plus particuliè- rement sur des circuits à transistors à effet de champ com- pensés en température, et sur des circuits CMOS inverseurs ayant des points de déclenchement ou des points de commuta- tion qui sont compensés vis-à-vis de variations de tempéra- ture et qui sont relativement indépendants de certaines variations de paramètres de processus de fabrication. Les transistors à effet de champ MOS (ou en abrégé TEC MOS) produisent des courants de drain qui varient consi- dérablement en fonction de la température. Les tensions de seuil des TEC MOS dépendent fortement de divers paramètres de processus de fabrication, en particulier des épaisseurs de l'oxyde de grille et des niveaux de dopage de la région de semiconducteur dans laquelle sont diffusées les régions de source et de drain des TEC MOS. Les tensions de seuil des TEC MOS dépendent également fortement de la température des dispositifs. L'homme de l'art sait qu'on utilise largement des TEC MOS dans la fabrication de circuits intégrés à haute densité d'intégration et à hautes performances. Les structu- res intégrées CMOS (métal-oxyde-semiconducteur complémentai- re) comprennent à la fois des TEC MOS à canal P et à canal N, avec une configuration qui procure des circuits intégrés très rapides, à faible consommation et à performances éle- vées. Il est habituellement souhaitable d'associer des cir- cuits intégrés CMOS avec des circuits d'entrée et des cir- cuits de sortie qui sont réalisés avec d'autres technologies de circuits intégrés, en particulier la technologie TTL (logique transistor-transistor), qui sont capables de pro- duire les courants de sortie élevés pouvant être nécessaires pour attaquer des capacités de ligne élevées et des charges de sortie de valeur élevée. Les niveaux logiques "10" et "1" des circuits TTL de type standard varient considérablement. La plage de valeurs caractéristique pour un niveau logique TTL "O" s'étend de 0,8 volt à zéro volt. Une plage de valeurs caractéristique pour un niveau TTL "1" s'étend de 3,5 volts à 2,7 volts. L'homme de l'art sait qu'il est très difficile de concevoir un amplificateur d'entrée CMOS économique qui ait une vitesse suffisamment élevée et qui puisse réagir correctement aux valeurs correspondant aux cas les plus défavorables des plages de niveaux d'entrée TTL indiquées ci-dessus. Ceci vient du fait que le "point de déclenche- ment" ou "point de commutation" d'une structure d'inverseur CMOS de type caractéristique varie considérablement en fonc- tion de la température du circuit et de paramètres de fabri- cation de la technologie CMOS, ce qui fait qu'il est très difficile de concevoir des inverseurs d'entrée CMOS compa- tibles TTL capables de fonctionner dans les conditions de circuit les plus défavorables. Le problème est encore com- pliqué par le fait qu'il est quelquefois souhaitable de fai- re fonctionner des circuits CMOS avec des tensions d'alimen- tation autres que la masse et +5 volts, qui est la tension d'alimentation TTL standard. Les circuits CMOS ont la carac- téristique qui consiste en ce qu'ils peuvent effectivement fonctionner sur une plage étendue de tensions d'alimenta- tion, mais le pourcentage de variation du point de commuta- tion ou du point de déclenchement d'un inverseur CMOS est presque proportionnel au pourcentage de variation de la ten- sion d'alimentation. Dès que la tension d'alimentation (VDD) d'un circuit CMOS caractéristique est augmentée, il devient impossible d'attaquer ce circuit avec des niveaux logiques TTL standard. Pour assurer une bonne immunité au bruit pour un circuit logique, y compris un circuit logique CMOS, il est quelquefois souhaitable d'incorporer une hystérésis dans le circuit d'entrée d'une puce de circuit intégré. On effec- tue couramment ceci en utilisant des circuits d'entrée ayant une fonction de mémorisation ou de verrouillage, au lieu d'amplificateurs d'entrée sans mémorisation. Cependant, les circuits avec mémorisation sont plus complexes et plus co - teux, en particulier s'ils doivent réagir à des niveaux de ten- sion d'entrée TTL correspondant au cas le plus défavorable. L'homme de l'art sait que le fait d'incorporer une hystérésis dans un circuit d'entrée CMOS complique encore davantage les problèmes de conception déjà difficiles qu'on rencontre pour faire en sorte qu'un circuit CMOS quelconque soit compatible avec les niveaux TTL. On a utilisé dans l'art antérieur diverses modifi- cations des processus: de fabrication MOS et CMOS standards pour modifier sélectivement des dispositifs ayant des seuils MOS de façon à pouvoir appliquer effectivement des signaux d'entrée TTL à des circuits intégrés MOS et/ou CMOS. Cepen- dant, la modification de tout processus de fabrication stan- dard pour atteindre un but spécifique, par exemple la modi- fication sélective des tensions de seuil MOS d'un processus de fabrication, est généralement considérée comme ayant un coût et un effet néfaste inacceptables. Malgré 15 ans de progrès de l'industrie dans-le domaine de la réalisation d'interfaces efficaces pour l'application de niveaux logiques TTL à des circuits MOS et CMOS, il demeure néanmoins un besoin largement insatisfait, portant sur un circuit d'entrée TTL CMOS réellement économi- que et rapide, prévu pour décaler des signaux d'entrée TTL, ce circuit d'entrée devant être tout à fait indépendant de paramètres de fabrication MOS (tels que l'épaisseur d'oxyde de grille et des niveaux de dopage de canal) qui affectent des tensions de seuil de TEC MOS, et devant également être relativement indépendant de la température et relativement indépendant de tensions d'alimentation MOS qui lui sont appliquées, et ayant également une immunité au bruit rela- tivement élevée. L'invention a donc pour but de procurer un cir- cuit utilisant des TEC MOS qui procure effectivement une caractéristique d'auto-compensation pour les TEC MOS. Un autre but de l'invention est de procurer une structure de circuit à TEC MOS qui produise effectivement un courant de drain de TEC MOS ayant une variation ou une plage de variation prédéterminée vis-à-vis de la température et/ou de certains paramètres de fabrication MOS. Un autre but de l'invention est de procurer un circuit inverseur CMOS ayant un point de déclenchement qui est relativement stable en fonction de la température et/ou de certains paramètres de processus de fabrication. CMOS. Un autre but de l'invention est de procurer un' circuit d'entrée stable et compatible TTL dans un circuit intégré CMOS, qui produise une translation fiable des niveaux logiques TTL d'entrée sur une plage étendue de tem- pérature, de paramètres de fabrication CMOS et de tensions d'alimentation. Brièvement, et conformément à l'un de ses modes de réalisation, l'invention procure un circuit MOS à auto- compensation, dans lequel une résistance série qui constitue un prolongement de la région dans laquelle sont diffusées les régions de source et de drain d'un transistor à effet de champ MOS (TEC MOS) procure une compensation effective du courant de drain du transistor à effet de champ vis-à-vis de la température du circuit, et également vis-à-vis de varia- tions de paramètres de fabrication MOS, tels que l'épais- seur de l'oxyde de grille et le dopage de la région de canal, qui affectent la tension de seuil MOS. Dans la struc- ture décrite, la chute de tension aux bornes de la résistan- ce série qui est due à la circulation du courant de drain dans cette résistance, produit une augmentation de la ten- sion de seuil de TEC MOS effective du TEC MOS "composite" dans lequel la résistance série est combinée avec la résis- tance de source intrinsèque. Une augmentation de la tempéra- ture, qui augmente normalement la tension de seuil MOS, pro- duit une diminution de la résistance série, ce qui entraîne une diminution ayant un effet de compensation de température pour la tension de seuil de TEC MOS effective du transistor à effet de champ MOS. Dans le mode de réalisation de l'in- vention qui est décrit, le circuit MOS à auto-compensation est incorporé dans un circuit inverseur CMOS sous la forme d'un TEC MOS d'un inverseur, connecté au potentiel bas de l'alimentation, dont l'électrode de drain est connectée à l'électrode de drain d'un TEC MOS à canal P connecté au potentiel haut de l'alimentation, les grilles du TEC MOS connecté au potentiel haut de l'alimentation et du TEC MOS connecté au potentiel bas de l'alimentation étant connectées à un conducteur d'entrée auquel est appliqué un signal logi- que TTL. Un second TEC MOS à canal P connecté au potentiel haut de l'alimentation est branché en parallèle avec le pre- mier, et sa grille est connectée de façon à recevoir un signal de réaction produit par un second étage inverseur CMOS, de façon à produire une caractéristique d'hystérésis "polarisée" pour le circuit de décalage de niveau MOS, ayant pour effet de rendre le point de déclenchement ou le point de commutation du circuit de décalage de niveau MOS relativement indépendant de la tension d'alimentation qui est appliquée aux bornes du circuit de décalage de niveau CMOS. La région de "caisson" de type P faiblement dopée dans laquelle sont diffusés la source et le drain de type N fortement dopés du TEC MOS à canal N, est en connexion électrique directe avec la source du transistor TEC MOS à canal N, au moyen d'un contact de source associé à une région de contact de type P fortement dopée qui est formée dans la région de caisson de type P faiblement dopée. Le circuit décrit procure un circuit d'entrée CMOS compatible TTL qui constitue une interface efficace, économique et rapide pour des niveaux TTL appliqués correspondant au cas le plus défavorable, malgré des plages étendues pour les tensions de seuil MOS à canal P et les tensions de seuil MOS à canal N, et malgré d'importantes variations de tempé- rature. On peut également concevoir le circuit d'entrée CMOS de façon qu'il réagisse correctement à des niveaux d'entrée TTL lorsque des tensions d'alimentation élevées sont appliquées au circuit de décalage de niveau d'entrée CMOS. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, et en se référant aux dessins annexés sur lesquels: la figure 1 est une représentation d'une caracté- ristique de transfert d'inverseur CMOS typique; la figure 2 est un schéma d'un circuit d'entrée compatible TTL à auto-réglage conforme à l'invention; la figure 2A est un schéma de circuit d'un inver- seur CMOS classique; les figures 3A et 3B sont des caractéristiques de transfert d'inverseur utiles à la description du fonctionne- ment et de l'avantage du circuit de la figure 2; la figure 4A est un schéma du circuit TEC MOS à auto-réglage qui est utilisé dans le circuit de la figure 2; la figure 4B est un schéma d'un circuit à charge de source de l'art antérieur qui est incorporé pour expli- quer de façon comparative le fonctionnement du circuit de la figure 4A; la figure 5 est une vue en plan de la configura- tion correspondant à la réalisation du circuit de la figure 4A sous la forme d'un circuit intégré CMOS; la figure 5A est une vue en plan d'une configura- tion de masque de circuit intégré CMOS, dans laquelle la résistance R est externe à la région de caisson P; la figure 6 est un graphique représentant la variation du point de déclenchement du circuit de la figure 2 en fonction de la température et de la valeur de la résistance connectée en série avec la source du TEC MOS d'entrée; la figure 7 est un graphique représentant la variation du point de déclenchement du circuit de la figure 2 en fonction de la variation de la résistance série qui est connectée à la source du TEC MOS d'entrée du circuit de la figure 2; la figure 8 est un graphique représentant la valeur de la variation du point de déclenchement en fonction de la résistance qui est branchée en série avec la source du TEC MOS d'entrée; et la figure 9 est un graphique représentant la résistivité de la résistance connectée en série avec la source de la structure de circuit intégré de la figure 5, en fonction de la température, pour deux processus de fabrica- tion MOS différents. Il peut être intéressant, pour décrire l'inven- tion, de décrire tout d'abord la structure de l'inverseur CMOS de base, qui est bien connu, et sa caractéristique de transfert, et de définir également son "point de déclenche- ment" ou point de commutation. En considérant la figure 2A, on note que l'inverseur CMOS comprend un TEC MOS à canal N, 16, et un TEC MOS à canal P. 17, avec la source de chacun d'eux connectée à sa borne de "substrat", c'est-à-dire à la région dopée de façon relativement faible dans laquelle ses régions de source et de drain fortement dopées sont diffu- sées. La référence 17A désigne la borne de substrat du TEC MOS à canal P 17 et la référence 16A désigne la borne de substrat du TEC MOS à canal N 16. Les sources des TEC MOS 16 et 17 sont respectivement connectées à la masse et à +VDD. Les grilles des TEC MOS 16 et 17 sont toutes deux connectées à Vin. Les drains des TEC MOS 16 et 17 sont con- nectés à Vout. La figure 1 montre une "caractéristique de trans- fert" utile à la compréhension de l'opération de commutation de l'inverseur CMOS de la figure 2A. On suppose que la ten- sion d'entrée Vin augmente très lentement de O à +5 volts, ce qui fait que le retard entre Vin et V utest négligeable. in out On suppose en outre que VDD est égale à +5 volts. La courbe 1 montre la représentation de Vout en fonction du temps. On suppose que les configurations géométriques des TEC MOS 16 et 17 sont conçues de façon que les transistors aient des carac- téristiques de courant de drain fondamentalement égales mais complémentaires. Lorsque le point représentatif sur la courbe 2 représentant Vin s'élève de O volt vers +5 volts, comme l'in- dique la référence 2A, on atteint un point auquel Vout dimi- nue de façon abrupte (en fonction du temps) de +5 volts à O volt, comme l'indique le segment 1A de la courbe 1 repré- sentant Vout. Le point auquel Vout est égale à Vin est dési- gné par la référence 3 et on l'appelle le point de déclenche- ment ou le point de commutation de l'inverseur CMOS. Dans des circuits intégrés CMOS, le point de déclenchement se trouve souvent à mi-distance entre VDD et la masse, ce qui correspondrait à +2,5 volts dans l'exemple pré- sent dans lequel la source VDD fournit une tension de +5,0 volts. L'homme de l'art sait que la valeur réelle du point de déclenchement d'un inverseur CMOS dépend fortement de certains paramètres du processus de fabrication CMOS, en particulier des tensions de seuil des TEC MOS à canal P et N, et évidemment des paramètres qui déterminent ces tensions de seuil, comprenant les niveaux de dopage dans les régions de canal et les épaisseurs d'oxyde de grille. La valeur du point de déclenchement d'un circuit inverseur CMOS particu- lier varie également considérablement lorsque sa température varie sur la plage de spécification caractéristique, soit d'environ -50 C à +150 C, dans laquelle des circuits inté- grés CMOS doivent fonctionner de façon fiable. Des varia- tions de l'écartement source-drain (c'est-à-dire de la lon- gueur de canal), qui peut être affecté par des paramètres de photogravure et des paramètres de diffusion, provoquent des variations de la tension de point de déclenchement d'un inverseur CMOS. La plage qu'on peut prévoir pour la variation de la tension de point de déclenchement correspondant au point 3 de la figure 1, pour un processus de fabrication CMOS caractéristique, est délimitée par des lignes en pointillés 4A et 4B sur la figure 1, c'est-à-dire qu'elle est comprise entre environ +1,5 volt et environ +3,5 volts. La différence de deux volts désignée par la référence 4C représente une variation de 40% de la tension du point de déclenchement d'un inverseur en circuit intégré CMOS de type caractéristi- que, résultant de variations normales des paramètres de fabrication CMOS, et cette variation est exprimée en pour- centage de la valeur VDD de 5 volts. Comme on l'a expliqué précédemment, il y a longtemps que se pose le problème de l'association de cir- cuits intégrés CMOS avec des circuits logiques TTL, qui pro- duisent habituellement un niveau logique "O" d'une tension maximale de 0, 8 volt et un niveau logique "1" d'une valeur minimale de +2,0 volts. On notera que la différence de 1,2 volt entre ces deux niveaux est très inférieure à la plage de 2 volts pour le point de déclenchement d'un inver- seur CMOS caractéristique de la figure 1. On notera également que l'extrémité inférieure, correspondant à 1,5 volt, de la plage de 2 volts pour la tension de point de déclenchement pour un inverseur CMOS caractéristique,est décalée vers le haut d'environ 0,7 volt par rapport à la valeur de 1,2 volt qui correspond au cas le plus défavorable pour le niveau "O" TTL. Ces considéra- tions peuvent évidemment entraîner des difficultés dans l'application directe de niveaux de sortie TTL à des entrées de circuit intégré CMOS fonctionnant entre les mêmes niveaux de tension d'alimentation. En faisant varier le rapport de largeur de canal des TEC MOS à canal P et à canal N, 16 et 17, on peut abaisser la tension du point de déclenchement 3 jusqu'au milieu de la plage préférée de 0,8 volt à 2,0 volts qui est souhaitable pour l'association avec des circuits logiques TTL, mais même si on effectue ceci, la variation du point de déclenchement de l'inverseur CMOS en fonction des paramètres de fabrication normaux peut conduire à des marges de bruit non symétriques, ce qui est habituellement indésirable, et peut quelquefois entraîner l'impossibilité de fonctionne- ment du circuit, même en l'absence de bruit. On sait que les circuits intégrés CMOS présentent un avantage théorique qui consiste en ce qu'on peut les faire fonctionner sur une plage étendue de tensions d'ali- mentation. Ceci vient du fait que le point de déclenchement d'un inverseur CMOS classique augmente proportionnellement à l'augmentation de VDD. Cependant, la "fenêtre" ou plage de variation précitée de la tension de point de déclenchement en fonction de variations normales du processus de fabrica- tion CMOS, augmente également. Par exemple, si on augmente de +5 volts à + 15 volts la tension VDD de l'inverseur CMOS de la figure 3A, la tension de point de déclenchement 3 augmente de 2,5 volts à 7,5 volts, et la tension de la ligne en pointillés 4A augmente de 3,5 volts à 10,5 volts, tandis que la tension de la ligne en pointillés 4B augmente de 1,5 volt à +4,5 volts. Bien entendu, il n'est alors plus possible d'attaquer le circuit inverseur CMOS avec des niveaux logiques TTL. En considérant la figure 3A, on note qu'il serait souhaitable de disposer d'un circuit de décalage de niveau d'entrée CMOS qui puisse travailler avec une tension VDD égale à +15 volts et qui ait la caractéristique de transfert représentée. Les lignes en pointillés 4A' et 4B' sur la figure 3A désignent la plage de point de déclenche- ment pour le même inverseur CMOS (ou celui dont la caracté- ristique de transfert est représentée sur la figure 1), avec VDD égale à + 15 volts au lieu de +5 volts. Les lignes en pointillés 8A et 8B, aux niveaux de tension respectifs de +2,0 volts et +0,8 volt, désignent la plage maximale désirée pour le point de déclenchement, pour pouvoir réali- il ser dans de bonnes conditions l'interface avec des niveaux logiques TTL. Le problème à résoudre dans la conception d'un circuit d'interface CMOS compatible TTL (avec VDD = +15 volts), est alors de réduire de 4,5 volts à +0,8 volt la tension du point de déclenchement minimal de l'inverseur CMOS, et de réduireode 10,5 volts à 2,5 volts le point de déclenchement maximal de i'inverseur CMOS. Ce contexte étant fixé, la figure 2 montre le circuit d'entrée CMOS 15 de l'invention. Les grilles du TEC MOS à canal P 17 et du TEC MOS à canal N 16 sont con- nectées à Vin, et leurs drains sont connectés au conduc- teur 21. Leurs structures et leurs fonctions respectives sont similaires à celles du TEC MOS à canal P 17 et du TEC MOS à canal N 16 dans l'inverseur CMOS classique de la figure 2A. Cependant et conformément à l'invention, la borne de substrat 16A du TEC MOS à canal N 16 n'est pas connectée à la masse. A la place, la borne de substrat 16A et la source du TEC MOS à canal N sont connectées à une borne d'une résistance R dont l'autre borne est con- nectée à la masse. La partie de la figure 2 qu'on vient de décrire constitue le mode de réalisation le plus fondamental du circuit de décalage de niveau d'entrée de l'invention. Cependant, dans un mode de réalisation plus préférable du circuit de décalage de niveau d'entrée CMOS, l'entrée d'un second inverseur comprenant un TEC MOS à canal P 19 et un TEC MOS à canal N 20 est connectée au conducteur 21 sur lequel apparaît la tension Vout. L'inverseur 19, 20 peut avoir une structure identique à celle de l'inverseur CMOS classique de la figure 2A. Sa sortie est connectée au conducteur 25. Une réaction est établie du conducteur de sortie 25 vers la grille d'un TEC MOS à canal P 18, connecté en parallèle avec le TEC MOS à canal P 17. La borne de substrat 18A du TEC MOS à canal P 18 est connec- tée à +VDD. Si on le désire, le circuit peut comporter l'entrée d'un étage d'attaque inverseur, comprenant un TEC MOS à canal P 22 et un TEC MOS à canal N 23, connectés de la manière représentée. L'homme de l'art notera que les électrodes de substrat des TEC MOS à canal N, comme ceux portant les références 20, 23, peuvent être connectées à une tension de référence de niveau inférieur à la masse. La référence de "masse" représentée sur la figure 2 peut être inférieure à la référence de "masse" ou référence commune des circuits TTL qui fournissent les tensions d'entrée. Les caractéristiques de transfert représentées sur les figures 3A et 3B montrent les tensions Vin et Vut in Out du circuit de décalage de niveau d'entrée 15, en supposant que VDD est égale à +15 volts, et en supposant également que les pentes du signal d'entrée Vin sont telles que le retard entre Vin et Vout est négligeable. Les courbes de la figure 3A montrent Vin et Vout lorsque Vin est diminuée lentement de +15 volts à O volt. Vin diminue lentement, comme l'indique le segment 6A, jusqu'à ce qu'un premier point de déclenchement 8 soit atteint, et à ce moment Vout augmente de façon abrupte (en fonction du temps) de O volt à +15 volts, comme l'indique le segment 7A du signal 7 représentant la tension Vout. Les configurations géométri- ques des dispositifs TEC MOS sont sélectionnées de façon que la tension de point de déclenchement, désignée par la ligne en pointillés 41, ait une valeur nominale de 1,5 volt. Le fonctionnement du circuit de translation de niveau d'entrée 15 est tel que les deux TEC MOS à canal P 17 et 18 sont initialement bloqués. Le TEC MOS à canal P 17 est bloqué du fait que Vin est égale à VDD. Le TEC MOS à canal P 18 est bloqué du fait que Vout est égale à O volt, ce qui fait que la tension sur le conducteur 25 est égale à +VDD volts. Initialement, le TEC MOS à canal N 16 est totalement conducteur. Au fur et à mesure que V. dimi- in nue, le TEC MOS à canal P 17 devient progressivement conduc- teur, tandis que le TEC MOS à canal N 16 se bloque progres- sivement, ce qui augmente légèrement la tension Vout Au out'A moment o la tension du point de déclenchement 8 est attein- te, Vout augmente rapidement. L'inverseur CMOS 19, 20 commu- te ensuite, ce qui fait passer au potentiel de la masse la tension présente sur le conducteur 25, et débloque complète- ment le TEC MOS à canal P 18. Les TEC MOS à canal P 17 et 18, branchés en parallèle,font ensuite monter rapidement Vout jusqu'à +15 volts. En considérant la figure 3B, on voit la commuta- tion opposée du circuit de décalage de niveau d'entrée 15, dans laquelle Vin est initialement à O volt et augmente lentement jusqu'à +15 volts. Le TEC MOS à canal N 16 est initialement complètement bloqué et le TEC MOS à canal P 17 est initialement complètement conducteur. La tension Voutl est à +15 volts, ce qui fait que la tension sur le conduc- teur 25 est à O volt, et le TEC MOS à canal P 18 est égale- -20 ment conducteur. Lorsque Vin augmente progressivement de O volt jusqu'au point de déclenchement 8A, le TEC MOS à canal N 16 commence à conduire, avec une variation rapide en fonction du temps, tandis que le TEC MOS à canal P 17 commence à se bloquer. Cependant, tant que le point de déclenchement 8A n'est pas atteint, le TEC MOS à canal P 18 reste totalement conducteur. On peut voir que le niveau de tension du point de déclenchement 8A de la figure 3B, désigné par la ligne en pointillés 42, est notablement supérieur à la tension du point de déclenchement 8 de la figure 3A, du fait que les deux TEC MOS à canal P 17 et 18 sont conducteurs, alors que seul le TEC MOS à canal P 17 est conducteur dans le cas de la figure 3A. Le niveau de tension du point de déclenchement 8, désigné par la ligne en pointillés 41 sur la figure 3A, est également superposé sur la figure 3B, et la différence de tension entre les deux tensions de point de déclenchement 8 (figure 3A) et 8A (figure 3B), est désignée par la réfé- rence 43 et représente l'hystérésis du circuit de transla- tion de niveau d'entrée 15. Lorsque V. augmente au-delà du point de déclen- in chement 8A sur la figure 3B, Vout diminue encore davantage; à ce moment, la tension Vout sur le conducteur 25 est montée jusqu'à un niveau suffisamment élevé pour bloquer complète- ment le TEC MOS à canal P 18, et la tension Vin a également diminué suffisamment pour bloquer complètement le TEC MOS à canal P 17. Conformément à l'invention, le circuit constitué par le TEC MOS à canal N 16, avec ses bornes de source et de substrat connectées à la résistance R, fonctionne à la manière d'un TEC MOS "d'auto-compensation", dans lequel on peut sélectionner la valeur de la résistance R pour rendre les points de déclenchement 8 et 8A (voir respectivement les figures 3A et 3B) très indépendants des variations de la température et de certains paramètres de traitement. Pour comprendre le fonctionnement de la combinaison du TEC MOS à canal N 16 et de la résistance R, on pourra utilement se référer à la figure 4A, qui reproduit la connexion du TEC MOS à canal N 16 et de la résistance R qui est repré- sentée sur la figure 2, et comparer le fonctionnement de ce circuit avec la configuration similaire mais présentant une différence notable, qui est représentée sur la figure 4B. La différence entre les configurations représentées sur les figures 4A et 4B consiste en ce que la borne de substrat 16A du TEC MOS 16 est connectée à la source du TEC MOS à canal N 16 sur la figure 4A mais est connectée à la masse sur la figure 4B. Ceci constitue une différence subtile mais importante, du fait que le "terme de substrat" dans l'équation de la tension de seuil du TEC MOS à canal N 16 pendant le fonctionnement du circuit,augmente lorsque la tension de la source du TEC MOS 16 augmente. L'homme de l'art sait que la tension de seuil du TEC MOS 16 sur la figure 4B s'élève de façon abrupte lorsque la tension de source augmente (à cause de "l'effet de corps" bien connu s'exerçant sur la tension de seuil, donnée par l'équation: (1) -VT = VT0 + Y (M 20F + VSB - dans laquelle = V 2q N(-), 0F étant le potentiel de Fermi de la matière, C t étaf la capacité de l'oxyde de ox grille par unité d'aire, N étant la concentration en impu- retés de la matière du substrat et VSB étant la tension source-substrat, qui est égale à zéro pour la figure 4A et qui est supérieure à zéro pour la figure 4B), tandis que la tension de seuil du TEC MOS 16 sur la figure 4A reste cons- tante et indépendante de la tension de source du TEC MOS 16. On sait également que du fait que le courant de drain ID est proportionnel au carré de la différence entre la tension grille-source et la tension de seuil, le courant de drain ID du circuit TEC MOS à auto-compensation de la figure 4A est plus sensible à des variations de VGS que le circuit de la figure 4B. Conformément à l'invention et comme on l'explique- ra ci-après de façon plus détaillée, on utilise très avanta- geusement ce phénomène pour réaliser un réglage ou une com- pensation automatiques de la tension de point de déclenche- ment d'un inverseur CMOS ou d'un circuit semblable à un inverseur, vis-àvis de variations de température et de variations de paramètres de fabrication qui affectent le seuil du TEC MOS à canal P et le seuil du TEC MOS à canal N. Cependant, avant d'expliquer ceci de façon plus détail- lée, il sera intéressant de décrire la configuration de circuit intégré CMOS représentée sur la figure 5, qui est une réalisation fondamentale en circuit intégré CMOS du circuit TEC MOS à auto-réglage qui est représenté sur la figure 4A. Sur la figure 5, la référence 27 désigne le circuit à TEC MOS à autocompensation, dans lequel une région de "caisson", de type P est formée dans un substrat de type N, 29. Dans la partie supérieure du caisson P 28, une pai- re de régions de source et de drain de type N+, portant respectivement les références 30A et 30B, sont formées en utilisant l'un quelconque-des divers-processus de fabrica- tion bien connus de structures CMOS à grille en silicium, de façon à former le TEC MOS à canal N 16. L'électrode de grille 32, qui peut consister en silicium polycristallin dopé, recouvre la région de canal 32A et s'étend entre le drain 30A et la source 30B du TEC MOS à canal N 16. La réfé- rence 33 désigne un conducteur de contact de drain en métal qui établit une connexion ohmique avec la région de drain N+ 30A, à travers une ouverture 34 dans l'oxyde. Le courant de drain ID traverse le conducteur métallique 33. * Une région P+ 31 est diffusée dans le caisson P 28 en position adjacente à l'extrémité inférieure de la région de source N+ 30B, ce qui fait qu'elle établit un contact électrique ohmique avec le caisson P 28. Un con- ducteur métallique 35 connecte électriquement la région de source N+ 30B à la région P+ 31, et donc au caisson P 28, qui forme la borne de substrat du TEC MOS à canal N 16, ce qui le court-circuite à la source, comme représenté sur la figure 4A. Conformément à un mode de réalisation préféré de l'invention, la région de caisson P 28 s'étend vers le bas sur une distance prédéterminée jusqu'à un point auquel une région de contact P+ 38 est diffusée dans la partie infé- rieure du caisson P 28. Un conducteur électrique 39 con- necté à la masse établit également un contact ohmique avec la région P+ 38, et donc avec la partie inférieure du cais- son P 28, à travers l'ouverture 40 dans l'oxyde. La région 37 du caisson P 28 constitue la résistance R, comme l'in- diquent des résistances réparties 37A, dessinées en poin- tillés. L'homme de l'art notera que la valeur de la résis- tance répartie R diminue lorsque la concentration de dopage ou d'impuretés du caisson P 28 augmente. De telles augmen- tations de la concentration d'impuretés augmentent égale- ment la tension de seuil VTN du TEC MOS à canal N 16. Par conséquent, s'il se produit une augmentation de la concen- tration en impuretés par rapport à la valeur nominale ou prévue pour le caisson P 28, la tension de seuil du TEC MOS à canal N 16 augmente. Habituellement, ceci diminuerait le courant de drain ID d'une quantité proportionnelle au carré de l'augmentation résultante de la tension de seuil VTN. Cependant, du fait que la valeur de la résistance R diminue également, on peut voir que la valeur de la tension grille- source VVS du TEC MOS à canal N 16 augmente, ce qui annule ou compense la diminution de VTN qui est produite par l'augmentation correspondante de la concentration en impu- retés dans le caisson P 28. Conformément à l'invention, on peut sélectionner la valeur nominale de la résistance R de façon à obtenir une compensation optimale de la variation de VTN produite par des variations normales de la concentration en impure- tés du caisson P 28, et également pour obtenir une varia- tion définie de IDe nécessaire pour compenser le point de déclenchement du circuit de la figure 2 vis-à-vis de varia- tions du seuil VTN du TEC MOS à canal N et du seuil VTp du TEC MOS à canal P, qui résultent elles-m6mes de variations de la température et de certains paramètres de fabrication. L'homme de l'art sait que la valeur de la résis- tance R sur la figure 5 augmente lorsque la température augmente. Si la tension de seuil VTN du TEC MOS à canal N était constante, cette augmentation de la valeur de la résistance R entraînerait une diminution indésirable de ID. Cependant, la valeur de VTN diminue en réalité lorsque la température augmente, ce qui fait que l'augmentation pré- citée de la valeur de la résistance R tend à compenser automatiquement la diminution normale de VTN en fonction de la température. En pratique, on peut sélectionner la valeur de la résistance R pour produire une "compensation" partielle ou prédéterminée de variations de la tension de seuil VTN en fonction de la température, pour produire une variation désirée de ID en fonction de la température. Conformément à l'invention, on utilise cette variation de ID pour compen- ser la variation de la tension de seuil du TEC MOS à canal P 17, sous l'effet de variations de température. L'équation donnant les courants dans le circuit des figures 4A et 4B est: Z en 2 (2) ID =L (VG ID R - VT)2 n Dans cette équation, VT est donnée par l'équation (1), Zn et Ln désignent la largeur de canal et la longueur de canal du TEC MOS 16, et Un est une constante qui est proportion- nelle à la mobilité des porteurs de la matière du substrat. Les simulations du fonctionnement des circuits des figures 4A et 4B que l'inventeur a effectuées en utilisant les équations ci-dessus montrent que la connexion directe source-substrat de la figure 4A, avec la résistance R for- mée dans la matière de substrat dans laquelle la source et le drain sont formés, a pour effet de compenser effective- ment le courant ID vis-à-vis d'augmentations de la tension de seuil et de diminutions de la mobilité des porteurs de la matière du substrat en fonction de la température. Conformément à l'invention, on peut commander la variation de la résistivité de la région 37 du caisson P 28 en commandant le niveau de dopage du caisson P 28. L'homme de l'art sait qu'une matière semiconductrice à résistivité élevée présente une plus grande variation en fonction de la température qu'une matière semiconductrice à faible résistivité. Du fait de ce phénomène et conformément à l'invention, il peut être souhaitable de faire en sorte qu'une région 37 adjacente au caisson P- 28 contienne une matière ayant une résistivité notablement supérieure ou inférieure à celle de la matière se trouvant dans le cais- son P 28. A titre d'exemple, si la résistivité de la région 37 est notablement supérieure à la résistivité de la région de canal du TEC MOS à canal N 16, le coefficient de température de la résistivité de la région 37 sera supérieur et davantage non linéaire que celui de la région de canal. Pour illustrer ceci, la courbe supérieure de la figure 9 montre une variation de la résistivité de la région 37 de la figure 5 en fonction de la température qui est plus forte- ment non linéaire, tandis que la courbe inférieure montre une variation de la résistivité de la région de canal du TEC MOS 16 en fonction de la température qui est inférieure et plus linéaire. La résistance carrée plus élevée dans la région 37 permettrait évidemment d'obtenir la valeur désirée de la résistance R en utilisant une aire de puce inférieure à celle nécessaire si la résistance carrée est plus faible. La référence 47 sur la figure 6 montre la varia- tion de la tension de point de déclenchement (VDECL) du circuit de décalage de niveau d'entrée 15 en fonction de la température. On peut voir que la tension de point de déclenchement est pratiquement indépendante de la tempéra- ture sur la plage allant de -50 C à +150 C. La courbe 48 représente la dérive de la tension de point de déclenche- ment pour une valeur inférieure de R, et la courbe 49 mon- tre le cas limite dans lequel la valeur de R est réduite à O. La courbe 50 montre comment la variation de température de la tension de point de déclenchement de l'entrée du cir- cuit de décalage de niveau de la figure 2 varie lorsque la valeur de R s'élève au-dessus de la valeur optimale corres- pondant à la courbe 47. La courbe représentée sur la figure 7 est une représentation graphique de la variation de la tension de point de déclenchement VDECL d'un inverseur CMOS utilisant la structure de TEC MOS à canal N à auto-compensation qui est représentée sur la figure 5, en fonction de la valeur de R. La variation de VDECL est exprimée en pourcentage de - VDD. La valeur de la résistance R est exprimée en pourcen- tage d'une valeur nominale de R. Cette courbe montre qu'on peut effectuer des réglages importants de la tension de point de déclenchement d'un inverseur CMOS comportant le circuit TEC MOS à canal N à auto-réglage de l'invention, en faisant varier simplement la valeur de la résistance R, par exemple par une variation de la largeur de canal du TEC MOS à canal N qui fait partie de ce circuit. La figure 8 montre deux courbes 52 et 53. La courbe 52 représente la valeur absolue de la variation de la tension de point de déclenchement VDECL d'une structure d'inverseur CMOS comportant le circuit de TEC MOS à canal N à auto-compensation de la figure 5, qui est conçue pour donner une tension nominale de point de déclenchement d'in- verseur égale à 50% de VDD. La courbe 53 est une courbe similaire pour une structure d'inverseur ayant des paramè- tres de dispositifs choisis de façon à donner une tension nominale de point de déclenchement égale au quart de VDD. Pour les deux courbes 52 et 53, on suppose que VDD est constante; on suppose également que les configurations géométriques des TEC MOS à canal P et à canal N de l'in- verseur CMOS sont constantes. Le point le plus bas sur chaque courbe représente une valeur optimale de la résis- tance R qui minimise la dérive de la tension de point de déclenchement VDECL en fonction de la température. Bien qu'elles ne soient pas représentées ici, on peut tracer des courbes similaires pour déterminer des valeurs optima- les de divers autres paramètres, parmi lesquels des paramè- tres de fabrication CMOS tels que les niveaux de concentra- tion en impuretés dans la région de caisson P 28, des épaisseurs d'oxyde de grille, etc. On peut analyser le point de déclenchement de la structure d'inverseur CMOS constituée par le TEC MOS à canal P 17, le TEC MOS à canal N 16 et la résistance R de la figu- re 2, en égalant l'équation (2) ci-dessus (avec. VG = Vin) avec l'équation suivante pour le courant circulant dans le TEC MOS à canal P: (3)ID Lp (VDD in VT) Les simulations effectuées par l'inventeur sur la base de ces équations montrent qu'on peut sélectionner pour les TEC MOS à canal N et à canal P des valeurs des longueurs de canal qui conduisent à une compensation de température effective du point de déclenchement de l'inverseur, avec pour la résistance R une valeur notablement plus faible, et donc une plus petite taille physique, pour le circuit de la figure 2 que pour le cas d'un inverseur CMOS classique, ou même un circuit identique à celui de la figure 4A à l'exception du fait que le substrat du TEC MOS à canal N 16 est connecté à la masse au lieu d'être connecté à sa sour- ce. On peut aisément envisager des structures autres que celle représentée sur la figure 5. A titre d'exemple, on peut réaliser une structure de TEC MOS à canal N "fer- mée", dans laquelle la région de source est une région annulaire ou complètement fermée qui entoure la région de drain. On peut également aisément envisager des structures fermées pour la réalisation de la résistance R dans la région de caisson P 28. En outre, il n'est pas nécessaire que la résistance R soit formée dans la région de caisson P 28. On peut utiliser des structures telles que celle représentée sur la figure 5A dans laquelle la résistance R est formée à l'extérieur de la région de caisson P 28. Normalement, il sera cependant avantageux d'utiliser une résistance R ayant un coefficient de température prédéter- miné, de façon qu'on puisse utiliser son effet sur ID pour réaliser une compensation en température d'autres compo- sants dans le circuit dans lequel on utilise la structure de circuit de la figure 5A. L'invention procure ainsi une structure de cir- cuit TEC MOS simple qui fonctionne en fait à la manière d'un TEC MOS compensé en température et commandé par ten- sion, ou d'une résistance commandée par tension, dans laquelle on peut commander effectivement la valeur de la variation du courant de drain en fonction de la températu- re, en particulier si la résistance R est réalisée dans la matière semiconductrice dans laquelle sont formées les régions de source et de drain du TEC MOS à canal N. On a réduit la taille physique du circuit d'entrée CMOS qui reçoit des niveaux logiques TTL typiques du cas le plus défavorable et qui les convertit de façon précise en niveaux logiques CMOS internes sur une plage étendue de variations de température, de variations de certains para- mètres de fabrication CMOS et de variations d'alimentation. Les structures décrites sont économiques dans la mesure o elles ne nécessitent que relativement peu de composants de circuit et des aires relativement faibles à la surface d'une puce de semiconducteur. Le TEC MOS compensé en tempé- rature ou la résistance commandée par tension de l'inven- tion peuvent être utilisés dans des applications autres que celles décrites ci-dessus, par exemple en tant que sources de courant de précision, oscillateurs de précision et com- parateurs dissymétriques dans des circuits numériques ou analogiques. On pense qu'avec la stabilité du TEC MOS com- pensé en température ou de la résistance commandée par ten- sion de l'invention, un utilisateur pourra beaucoup plus aisément concevoir des circuits intégrés MOS et CMOS et fabriquer dans ses installations des photo-masques de cir- cuits intégrés correspondants, et confier les masques de traitement à ce qu'on appelle des "fonderies de silicium", chargées de fabriquer les circuits intégrés à partir des photo-masques fournis par l'utilisateur. De petites varia- tions dans les processus de fabrication de diverses "fonde- ries de silicium" (qui sont des.sociétés spécialisées dans la fabrication de circuits intégrés en utilisant des photo- masques qui leur sont fournis par leurs clients), ne condui- ront pas à une inaptitude au fonctionnement ou à un mauvais fonctionnement des circuits intégrés fabriqués. Bien qu'on ait décrit l'invention en considérant plusieurs modes de réalisation particuliers, l'homme de l'art pourra apporter diverses modifications aux modes de réalisation décrits, sans sortir du cadre de l'invention. Tous les dispositifs et les procédés qui sont des équiva- lents de ceux décrits et revendiqués ici, dans la mesure ou ils remplissent pratiquement la même fonction d'une manière pratiquement identique pour atteindre pratiquement le même résultat, entrent dans le cadre de l'invention. Par exemple, l'homme de l'art notera qu'on pourrait fabriquer les TEC MOS à canal P dans des caissons de type N ou dans un substrat de type N. REVENDICATIONS 1. Circuit inverseur d'entrée CMOS compatible TTL, caractérisé en ce qu'il comprend, en combinaison: (a) un premier transistor à effet de champ à grille isolée et à canal P (17) ayant une électrode de source connectée à un premier conducteur de tension d'alimentation (+VDD), une électrode de grille connectée à un conducteur d'entrée, une électrode de drain, et une électrode de substrat (17A) con- nectée au premier conducteur de tension d'alimentation (+VDD); (b) un premier transistor à effet de champ à gril- le isolée et à canal N (16) ayant une électrode de grille connectée au conducteur d'entrée, une électrode de drain connectée à l'électrode de drain du premier transistor à effet de champ à grille isolée et-à canal P (17), une électrode de source, une électrode de substrat (16A), et des moyens destinés à connecter ensemble l'électrode de substrat (16A) et l'électrode de source du premier transis- tor à effet de champ à grille isolée et à canal N (16); et (c) des moyens résistifs (R) ayant une première borne con- nectée aux électrodes de source et de substrat (16A) du transistor à effet de champ à grille isolée et à canal N (16), et une seconde borne connectée à un second conduc- teur de tension d'alimentation, pour compenser un point de déclenchement du circuit inverseur d'entrée CMOS vis-à-vis de la température, le circuit inverseur d'entrée CMOS com- prenant également un premier conducteur de sortie (21) connecté aux électrodes de drain des premier et second transistors à effet de champ à grille isolée (16, 17). 2. Circuit inverseur d'entrée CMOS compatible TTL selon la revendication 1, caractérisé en ce qu'une région de source (30B) et une région de drain (30A) du transistor à effet de champ à grille isolée et à canal N (16) sont disposées dans une région de caisson de type P faiblement dopée (28) qui est formée dans un substrat de type N (29), et en ce que les moyens résistifs (37) sont incorporés dans la région de caisson de type P faiblement dopée (28), ces moyens résistifs comprenant un prolongement de la région de caisson de type P faiblement dopée (28), ce prolongement se trouvant d'un côté de la région de source (30B) du transistor à effet de champ à grille isolée et à canal N (16) qui est opposé à une région de canal (32A) du transistor à effet de champ à grille isolée et à canal N (16). 3. Circuit inverseur d'entrée CMOS compatible TTL selon la revendication 1, caractérisé en ce que les moyens résistifs (37) ont une résistivité qui est notable- ment différente de la résistivité de la région de canal (32A) du transistor à effet de champ à canal N (16), de façon que les moyens résistifs (37) produisent ainsi une variation notablement différente, en fonction de la tempé- rature, de la tension grille-source du transistor à effet de champ à canal N (16), et donc du courant de drain de ce transistor, par rapport à la variation qui se produirait si la résistivité des moyens résistifs (37) et de la région de canal (32A) du transistor à effet de champ à canal N (16) était la.même. 4. Circuit inverseur d'entrée CMOS compatible TTL selon la revendication 2, caractérisé en ce que les moyens destinés à connecter les électrodes de substrat et de source comprennent une région de type P fortement dopée (31) qui est disposée dans la région de caisson de type P faiblement dopée (28), en position adjacente à la région de source (30B) du transistor à effet de champ à grille isolée et à canal N (16), et des moyens conducteurs métal- liques (35) qui viennent en contact à la fois avec la région de source (30B) du transistor à effet de champ à grille isolée et à canal N (16) et avec la région de type P fortement dopée (31), à travers une ouverture dans de l'oxyde. 5. Circuit inverseur d'entrée CMOS compatible TTL selon la revendication 2, caractérisé en ce qu'il com- prend en outre un circuit à hystérésis comportant: un second transistor à effet de champ à grille isolée et à canal P (18) ayant une électrode de source connectée au premier conducteur de tension d'alimentation (+VDD), une électrode de substrat (18A) connectée au premier conducteur de tension d'alimentation (+VDD), une électrode de drain connectée à l'électrode de drain du premier transistor à effet de champ à grille isolée et à canal P (17) et une électrode de grille; et un circuit inverseur CMOS (19, ) ayant une entrée connectée au premier conducteur de sortie (21) et ayant un second conducteur de sortie (25) connecté à l'électrode de grille du second transistor à effet de champ à grille isolée et à canal P (18). 6. Circuit inverseur d'entrée CMOS compatible TTL selon la revendication 5, caractérisé en ce qu'il comprend en outre un circuit d'attaque de sortie CMOS (22, 23) ayant une entrée connectée au second conducteur de sortie (25), pour produire des niveaux logiques CMOS des- tinés à être appliqués à d'autres circuits CMOS du circuit intégré. 7. Circuit à transistor à effet de champ à grille isolée destiné à produire un courant de drain (ID) présentant une variation prédéterminée en fonction de la température, caractérisé en ce qu'il comprend: (a) un transistor à effet de champ à grille isolée (16) ayant une électrode de grille destinée à recevoir un signal de commande (VG), une électrode de source, une électrode de drain destinée à fournir le courant de drain (ID) et une électrode de substrat (16A); (b) une résistance (R) ayant une première borne connectée à la fois à l'électrode de source et à l'électrode de substrat (16A), et une seconde borne connectée à un conducteur de tension de référence; et (c) un circuit dépendant de la température, connecté à l'électrode de drain et fonctionnant sous la dépendance du courant de drain du transistor à effet de champ à grille isolée (16), et exigeant la variation prédéterminée du cou- rant de drain en fonction de la température, la résistance ayant une valeur qui varie en fonction de la température de façon à produire une partie de la variation prédéterminée du courant de drain (ID) en fonction de la température. 8. Circuit à transistor à effet de champ à grille isolée, destiné à produire un courant de drain compensé (ID), caractérisé en ce qu'il comprend, en combinaison: (a) un transistor à effet de champ à grille isolée et à canal N (16) ayant une région de drain de type N (30A) qui est traversée par le courant de drain (ID), et une région de source de type N (30B), se trouvant toutes deux dans une région de type P dopée de façon relativement faible (28), et une électrode de grille (32) destinée à recevoir un signal de commande (VG); et (b) des moyens résistifs (37) connectés entre la région de source (30B) et un con- ducteur de tension de référence, pour produire une premiè- re tension sous l'effet du courant traversant le transis- tor à effet de champ (16), et pour appliquer la première tension à la fois à la région de source (30B) et à la région de type P faiblement dopée (28), de façon à réduire d'une quantité correspondant au produit du courant de drain (ID) et de la résistance des moyens résistifs (37), une tension de seuil effective du circuit à transistor à effet de champ pour laquelle circule un courant de drain prédétermine. 9. Procédé pour produire une variation prédéter- minée, en fonction de la température, dans le courant de drain (ID) d'un transistor à effet de champ à grille isolée et à canal N (16) faisant partie d'un circuit intégré, caractérisé en ce qu'il comprend les opérations suivantes: (a) on forme simultanément des première et seconde régions de matière semiconductrice de type P faiblement dopée (28) dans une région de semiconducteur de type N (29) en diffu- sant des impuretés de type P à partir d'une source commune, dans des première et seconde parties respectives correspon- dantes de la région de type N (29); (b) on forme des régions de source et de drain de type N fortement dopées (30) dans la première région de matière semiconduc- trice de type P faiblement dopée (28); et (c) on forme une résistance ( R) dans la seconde région de matière semi- conductrice de type P faiblement dopée, en connectant élec- triquement une première partie de la seconde région de matière semiconductrice de type P faiblement dopée à la région de source (30) et on forme une connexion électrique entre un conducteur de tension d'alimentation et une seconde partie de la seconde région de matière semiconduc- trice de type P faiblement dopée, suffisamment espacée de la première partie pour produire la variation prédétermi- née, en fonction de la température, dans le courant de drain du transistor à effet de champ à grille isolée et à canal N (16).