Brevet FR2593652A1 — publié le 19870731

RESEAU LOGIQUE PROGRAMMABLE A LOGIQUE DYNAMIQUE A HORLOGE UNIQUE La présente invention concerne des circuits à semi- conducteurs employant des structures logiques. L'invention porte plus particulièrement sur des réseaux logiques program- mables employant des transistors à effet de champ CMOS. Les réseaux logiques programmables (ou RLP) consti- tuent un moyen bien connu pour mettre en oeuvre des fonctions logiques dans des circuits numériques complexes. Les réseaux io logiques programmables ont de façon caractéristique une struc- ture à deux "plans", c'est-à-dire deux régions ou groupements séparés de portes logiques, avec une configuration telle que les sorties d'une région attaquent les entrées de l'autre. A titre d'exemple, un RLP caractéristique comprend un plan de portes ET qui attaque un plan de portes OU. On peut de façon équivalente réaliser les plans ET et OU en utilisant des por- tes NON-ET et des inverseurs dans un plan et des portes NON- OU et des inverseurs dans l'autre plan. Ce type de RLP à deux plans permet de mettre en oeuvre d'une manière ordonnée un grand nombre de relations logiques arbitraires. La structure ordonnée des RLP est particulièrement avantageuse dans la conception de systèmes à haut niveau d'intégration (ou LSI), ou à très haut niveau d'intégration (ou VLSI). On peut procéder de plusieurs manières différentes pour programmerun RLP. Par exemple, dans des RLP programma- bles par masque, on peut réaliser le réseau logique sur une puce de circuit intégré en utilisant plusieurs masques dans la fabrication de la puce. On laisse la réalisation des con- nexions logiques finales à une ou deux opérations de masqua- ge qu'on peut modifier de façon relativement aisée. D'autres systèmes plus souples, qu'on appelle quelquefois des RLP programmables par l'utilisateur, utilisent des fusibles qu'on peut faire sauter, ou des transistors programmables par voie électrique, pour permettre la programmation après la fabrication de la puce. Dans la conception de circuits métal-oxyde-semi- conducteur complémentaires (CMOS), en particulier dans les applications à très haut niveau d'intégration, l'espace qu'exige la logique CMOS contrebalance un certain nombre des autres avantages des circuits CMOS. Ceci est du à l'exigence générale en logique CMOS d'utiliser des nombres égaux de transistors à canal n et p dans la conception de portes lo- giques CMOS ne faisant pas intervenir de rapports entre les éléments. De façon générale, une porte logique à N entrées réalisée en logique CMOS comportera 2N transistors, c'est-à- dire N transistors de type p et N transistors de type n. Ce- ci conduit à l'utilisation d'une aire supplémentaire consi- dérable dans la puce. La logique CMOS avec des rapports dé- terminés entre éléments n'exige que N+1 transistors, soit de façon caractéristique N transistors de type n et un transis- tor de type p, mais une certaine puissance est consommée même lorsque le circuit logique ne commute pas. Une technique qu'on a utilisée pour assouplir cette contrainte et pour ré- duire la taille de la puce consiste à employer une horloge pour commander le fonctionnement des portes logiques. On ap- pelle logique dynamique une telle logique employant une hor- loge. La logique dynamique est décrite par exemple dans l'ouvrage de William M. Penney, Lillian Lau, intitulé MOS Integrated Circuits, Van Nostrand & Co. (1972), pages 260-288. En logique dynamique, les portes logiques sont pré- chargées à un niveau de tension prédéterminé pendant une pha- se d'un signal d'horloge, et ensuite, pendant une phase d'horloge "d'évaluation" séparée, les états de sortie logi- ques des portes sont déterminés ou évalués à partir des états logiques d'entrée. Le stockage de charge capacitif dans des transistors permet de conserver l'information entre les pha- ses d'horloge de précharge et d'évaluation. Du fait qu'il n'y a pas de circulation de courant continue dans des circuits CMOS logiques dynamiques, la puissance dissipée est très in- férieure à ce qu'elle serait dans le cas d'une structure CMOS statique avec des rapports déterminés entre éléments. De plus, l'exigence générale de nombres égaux de transistors de type n et de type p qu'on rencontre en logique CMOS statique, peut être assouplie, ce qui réduit le nombre de transistors par porte logique et réduit l'aire de la puce. Un inconvénient de la logique dynamique consiste en ce que la synchronisation correcte des fonctions de précharge et d'évaluation d'un circuit CMOS dynamique peut faire appa- raitre des problèmes ardus de synchronisation et de concep- tion dans des circuits complexes. Il peut également exister d'autres problèmes de conception, comme le partage de charge, dans des circuits CMOS dynamiques complexes. L'invention procure un réseau logique programmable employant une logique dynamique CMOS qui est mise en oeuvre avec un seul signal d'horloge et son complément. Dans un mode de réalisation préféré, l'invention utilise une structure lo- gique à deux plans, comprenant un plan de portes NON-ET qui reçoit un ensemble de signaux d'entrée, connecté à un plan de portes NON-OU, qui reçoit les signaux de sortie du plan NON- ET. Le plan NON-ET et le plan NON-OU sont séparés par un cir- cuit de verrouillage/inverseur synchronisé qui inverse les signaux de sortie du plan NON-ET et les mémorise pour permet- tre l'évaluation par le plan NON-OU pendant le cycle d'horlo- ge approprié. On peut également placer un second circuit de verrouillage/inverseur à la sortie du plan NON-OU pour per- mettre de renvoyer les signaux de sortie du plan NON-OU vers l'entrée du plan NON-ET, pour former un automate d'états fi- nis. En outre, l'invention utilise à la fois des portes logiques à canal n et à canal p dans un seul plan, et en par- ticulier dans le plan NON-ET, pour permettre l'obtention d'une plus grande souplesse logique dans un seul plan. Ceci permet au plan NON-ET de réaliser la fonction logique NON-OU ou la fonction logique d'inversion sur les signaux d'entrée, ce qui supprime la nécessité d'employer des lignes d'entrée séparées avec des signaux d'entrée complémentaires. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique montrant la configuration d'ensemble du réseau logique programmable de l'invention. La figure 2 est un schéma synoptique montrant la structure des dispositifs de type n et de type p des plans logiques représentés sur la figure 1. La figure 3 est un schéma détaillé d'un mode de réalisation particulier de l'invention, dans lequel le ré- seau logique programmable met en oeuvre une relation logique spécifiée. La figure 4 est un diagramme séquentiel qui illus- tre le fonctionnement du circuit de la figure 3. En considérant la figure 1, on voit une représen- tation sous forme de schéma synoptique d'un mode de réalisa- tion préféré du réseau logique programmable (RLP) de l'in- vention. Le RLP représenté utilise deux plans ou réseaux de portes logiques séparés, à savoir un plan NON-ET 10 et un plan NON-OU 12, pour mettre en oeuvre des relations logiques- désirées sur des signaux logiques d'entrée qui sont appli- qués sur des entrées 14. La combinaison d'un plan NON-ET at- taquant un plan NON-OU permet de mettre en oeuvre des rela- tions logiques arbitraires, conformément aux règles bien con- nues de la logique booléenne. On peut cependant utiliser éga- lement d'autres portes logiques, et par exemple un plan ET couplé à un plan OU ou un plan NON-OU couplé à un plan NON- ET, présentent la même souplesse pour la mise en oeuvre de relations logiques. De plus, comme on l'expliquera de façon plus détaillée en relation avec les figures 2 et 3, la carac- térisation logique du plan NON-ET 10 est quelque peu arbi- traire, du fait qu'il contient des portes NON-OU et des in- verseurs, en plus du fait qu'il réalise l'opération logique NON-ET. Le plan NON-ET 10 reçoit des signaux logiques qui sont appliqués aux entrées 14 à partir de circuits externes au RLP. Le RLP accomplit les opérations logiques désirées sur des signaux sélectionnés parmi les signaux d'entrée, et il fournit finalement des signaux logiques de sortie sur les sorties 16. Dans le mode de réalisation préféré, il n'est pas nécessaire que les entrées 14 fournissent un ensemble de signaux logiques complémentaires, en plus des signaux d'en- trée, pour procurer le maximum de souplesse logique. Dans des RLP de l'art antérieur, des inverseurs placés aux entrées du RLP produisent de façon caractéristique de tels signaux d'en- trée inversés. Dans l'invention, l'opération d'inversion lo- gique ou de complémentation logique est effectuée à l'inté- rieur du plan NON-ET 10, ce qui diminue de moitié le nombre de lignes d'entrée nécessaires. On envisagera ceci de façon plus détaillée en relation. avec les figures 2 et 3. Le RLP de la figure 1 utilise une horloge 18 qui produit un seul signal d'horloge CK et son signal d'horloge complémentaire /CK. L'horloge 18 commande les caractéristiques temporelles du fonctionnement du RLP. Plus précisément, l'horloge 18 synchronise la précharge et l'évaluation des portes logiques dans les plans logiques NON-ET et NON-OU, portant respectivement les références 10 et 12. La précharge et l'évaluation pour le plan NON-OU 12 sont accomplies pen- dant des phases opposées des signaux d'horloge CK et /CK, par rapport au plan NON-ET 10. Les signaux d'horloge CK et /CK sont également ap- pliqués à un premier circuit de verrouillage/inverseur 20 et à un second circuit de verrouillage/inverseur 22. Le premier circuit de verrouillage/inverseur 20 reçoit des signaux de sortie provenant du plan NON-ET 10, et il produit des signaux correspondants ayant subi une inversion logique. Ces signaux inversés sont verrouillés ou mémorisés par le circuit de ver- rouillage/inverseur 20. Les signaux verrouillés peuvent en- suite être évalués en tant que signaux d'entrée pour le plan NON-OU 12, pendant la phase d'horloge de précharge du plan NON-ET 10. On décrira de façon plus détaillée en relation avec les figures 2, 3 et 4 les conditions dans lesquelles les signaux d'horloge sont appliqués au circuit de l'invention. En considérant la figure 2, on voit une porte logi- que représentative dans le plan NON-ET 10, représentée sous la forme d'un schéma décomposé en deux groupes ou blocs de transistors à canal n et à canal p, portant respectivement les références 24 et 26. Chaque groupe de transistors peut contenir un certain nombre de transistors, en fonction de la relation logique spécifique que met en oeuvre la porte logi- que. Comme on peut le voir sur la figure 2, les caractéristi- ques temporelles du fonctionnement logique du groupe à canal n 24 sont établies par le signal d'horloge CK et les caracté- ristiques temporelles du groupe à canal p 26 sont établies par /CK. Chacun des groupes à canal n et à canal p, 24, 26, utilise deux transistors synchronisés. Le groupe à canal n 24 utilise le transistor synchronisé à canal p 28 et le transis- tor synchronisé à canal n 30, qui sont synchronisés par CK. Le groupe à canal p, 26, utilise le transistor synchronisé à canal p 32 et le transistor synchronisé à canal n 34, qui sont synchronisés par /CK. Le schéma de la figure 2 montre également la structure générale du plan NON-ET 10. Dans un plan NON-ET à portes multiples, les portes individuelles nécessiteraient des transistors synchronisés à canal p séparés, pour permettre une évaluation logique appropriée. La configuration logique n-p qui est représentée sur la figure 2 procure une souplesse logique accrue par rapport à des RLP de l'art antérieur dans lesquels on n'utilise que des transistors de type n ou que des transistors de type p pour la logique dans un seul plan. En particulier, la combinaison des groupes de transistors de type n avec des groupes de transis- tors de type p dans un seul plan logique permet la combinaison de l'opération logique d'inversion et de l'opération logique NON-OU, avec l'opération logique NON-ET, dans un seul plan de logique CMOS dynamique. Ceci réduit l'encombrement et la com- plexité par rapport à des RLP ayant seulement des transistors de type p ou de type n dans un seul plan logique. Dans de tels RLP, des signaux d'entrée sont appliqués en combinaison avec des signaux d'entrée inversés pour procurer le maximum de sou- plesse dans la mise en oeuvre de relations logiques. Ceci exi- ge un ensemble de lignes supplémentaires,correspondant aux si- gnaux complémentaires. Dans le RLP de l'invention, des-inverseurs ou des portes NON-OU sont réalisés dans le plan NON-ET 10, à l'en- droit o on le désire, dans le groupe de transistors n 24. Le signal de sortie du groupe de transistors n 24 est appliqué au groupe de transistors p 26. Cette structure à 2 blocs/2 fonctions logiques permet ainsi de réduire de moitié le nombre de lignes qui traversent le plan NON- ET 10, avec une réduction correspondante de l'espace de la puce qui est nécessaire pour le RLP. De plus, le circuit dissipera de façon générale une puissance moindre, du fait qu'on n'utilise pas d'inverseurs statiques aux entrées du RLP. La fonction NON-OU peut égale- ment être une version plus rapide de l'opération logique NON- ET désirée, sur un ensemble de signaux d'entrée comprenant - des signaux d'entrée inversés. Cette structure NON-OU/NON-ET peut en outre conduire à un nombre réduit de transistors et à une dissipation de puissance réduite pour des RLP spécifiques. La combinaison de transistors de type n suivis par des transistors de type p peut se prolonger séquentiellement, c'est-à-dire que des transistors n sont suivis par des tran- sistors p, suivis par des transistors n, etc, jusqu'à n'impor- te quelle profondeur logique désirée dans un seul plan logi- que. La limitation de telles séquences logiques n-p consiste en ce que le plan logique entier doit être complètement pré- chargé et évalué pendant les phases d'horloge appropriées. La configuration groupe n/groupe p du plan logique NON-ET 10 qui est représentée sur la figure 2 permet en outre d'éviter dans le circuit les problèmes de différences de temps de propagation des signaux d'horloge. Les problèmes de diffé- rence de temps de propagation des signaux d'horloge en logique CMOS dynamique sont étudiés par exemple dans l'ouvrage de Neil Weste, Camran Eshraghin, Principlés of CMOS VLSI Design, Addison Wesley (1985), pages 163-171, 203-221.Comme indiqué dans ce document, on peut éliminer les problèmes de différen- ces de temps de propagation des signaux d'horloge si on suit certaines règles de conception. Les règles suivies sur la fi- gure 2 correspondent à ce qu'on appelle la logique dynamique CMOS n-p (Weste, Eshraghin, page 215). Un certain nombre de problèmes de conception, parmi lesquels le partage de charge, la complexité accrue des circuits et l'emploi de transistors supplémentaires pour des portes logiques, sont associés à cette forme de logique dynamique. Ces inconvénients sont étu- diés par exemple dans l'article de David J. Myers, Peter A. Ivey, A Design Style for VLSI CMOS, IEEE J. Solid-State Cir- cuits, Vol. SC-20, N .3 (juin 1985). Ces considérations peu- vent rendre cette forme de logique inutilisable en pratique pour la réalisation d'une structure logique générale. Plus précisément, dans un circuit complexe général, les règles de conception de la logique dynamique CMOS n-p peuvent être extrêmement difficiles à mettre en oeuvre. Il peut également être difficile ou impossible de vérifier ces règles en liaison avec les diverses interrelations logiques. Cependant, dans le RLP de la présente invention, la disposi- tion régulière des plans logiques NON-ET et NON-OU permet d'éviter de tels problèmes de conception et de vérifier que les règles sont correctement appliquées. La structure régu- lière des plans logiques permet également de calculer le par- tage de charge pour une configuration correspondant au cas le plus défavorable, et d'en tenir compte dans la conception. De plus, la souplesse qui résulte de la réalisation des fonctions logiques inversion/NON-OU dans le plan NON-ET, dans le RLP de l'invention, réduit le nombre de transistors nécessaires pour mettre en oeuvre de grands nombres de rela- tions logiques arbitraires. Dans de nombreuses applications, cette caractéristique peut plus que compenser les transistors supplémentaires qui peuvent éventuellement être nécessaires pour suivre les règles de conception de la logique dynamique CMOS n-p. La structure du plan NON-ET représenté sur la figu- re 2 permet ainsi à un seul plan de logique dynamique de com- biner les opérations logiques NON-OU, NON-ET et d'inversion. On appréciera de façon plus complète les avantages d'une tel- le combinaison d'opérations logiques NON-OU/NON-ET, en consi- dérant le schéma de circuit détaillé de la figure 3, qui mon- tre la mise en oeuvre d'une relation logique spécifique. La figure 3 montre un schéma détaillé portant sur un exemple spécifique d'un RLP à quatre entrées et trois sor- ties, conforme à l'invention. La figure 4 montre les caracté- ristiques temporelles du fonctionnement du circuit de la fi- gure 3. Le RLP représenté sur la figure 3 reçoit quatre si- gnaux logiques d'entrée désignés par A, B, C, D et il fournit trois signaux de sortie X, Y et Z qui réalisent les trois re- lations logiques suivantes: X= (A.B.C.D) + (A.C.D) Y = (A.B.C.D) + (A.B.C) Z = (A.B.C.D) + (A.C.D) + (A.B.C) Dans le mode de réalisation spécifique qui est repré- senté sur la figure 3, le plan NON-ET 10 comprend trois portes logiques séparées 36, 38 et 40, destinées à accomplir l'opéra- tion logique NON-ET respectivement sur les signaux logiques A, B, C, D, les signaux A, C, D et les signaux A, B, C. Comme on peut le voir en examinant la figure 3, cha- cune des portes logiques 36, 38, 40 contient des groupes de transistors n et des groupes de transistors p qui sont respec- tivement attaqués par les signaux d'horloge CK et /CK, de la manière représentée sur la figure 2. Par exemple, dans la porte logique 36, deux transistors à canal n 42 et 44 sont préchargés et évalués en synchronisme avec le signal d'horloge CK. Les ca- ractéristiques temporelles de ces modes de précharge et d'éva- luation sont établies par le transistor synchronisé à canal p 46 et le transistor synchronisé à canal n 48, qui sont respec- tivement connectés à la source de tension +V et à la masse. La porte logique 36 utilise en outre des transistors à canal p, 52, 54 et 56. Les transistors à canal p 52, 54 et 56 sont pla- cés de manière synchrone dans les modes de précharge et d'éva- luation par le signal d'horloge /CK qui est appliqué au tran- sistor synchronisé à canal p 58 et au transistor synchronisé à canal n 60, qui sont respectivement connectés à la tension d'alimentation +V et à la masse. Les deux transistors à canal n 42, 44 reçoivent res- pectivement les signaux d'entrée A et B sur leurs grilles, et ils appliquent leur signal de sortie, sur la ligne 50, au transistor à canal p 52. Les transistors à canal p 54 et 56 reçoivent les signaux d'entrée C et D. Le signal de sortie des transistors à canal p 52, 54 et 56 est appliqué sur la ligne 62. Lorsque le signal d'horloge CK est à l'état bas, les transistors à canal n 42, 44 ainsi que les transistors à canal il p 52, 54 et 56 sont préchargés. La ligne de sortie 50 des transistors à canal n 42, 44 est préchargée à un niveau lo- gique haut par le transistor à canal p 46 qui établit un chemin conducteur vers +V sous l'effet du niveau bas du si- gnal CK qui est appliqué à sa grille. La ligne de sortie 62 des transistors à canal p 52, 54 et 56 est préchargée à un niveau logique bas par le transistor synchronisé à canal n qui est placé dans un état conducteur par le signal d'horloge/CK à l'état haut, ce qui fait descendre la ligne 62 au potentiel de la masse. Lorsque le signal d'horloge CK passe au niveau haut et le signal d'horloge /CK passe au niveau bas, les transis- tors à canal n 42, 44 et les transistors à canal p 52, 54 et 56 sont "évalués, c'est-à-dire que leurs signaux de sortie sont déterminés à partir des signaux d'entrée appliqués sur leurs grilles. La capacité des transistors maintient la char- ge placée sur les lignes de sortie pendant la phase d'horloge de précharge, pendant une durée suffisante pour permettre l'évaluation des transistors. On peut voir en préparant une table logique pour les signaux d'entrée A, B, C, D et pour le signal de sortie qui est fourni sur la ligne 62, que le si- gnal de sortie sur la ligne 62 représente le résultat de l'opération logique NON-ET sur les signaux d'entrée A, B, C, D, c'est-à-dire que le signal de sortie sur la ligne 62 pen- dant la phase d'évaluation est égal à A.B.C.D. On peut égale- ment voir que les transistors à canal n 42, 44 fonctionnent à la manière d'une porte NON-OU sur les signaux d'entrée A et B. De façon similaire, pendant la phase d'évaluation du signal d'horloge, c'est-à-dire lorsque CK est au niveau haut, la porte logique 38 fournit sur la ligne 64 un signal logique correspondant à A.C.D, et la porte logique 40 fournit sur la ligne 66 un signal correspondant à A.B.C. La figure 4 montre les relations temporelles entre les signaux de sortie sur les lignes 62 et 64, les signaux CK et /CK et les signaux d'entrée A, B, C et D. Pendant la phase d'évaluation du plan NON-ET 10, les signaux de sortie des portes logiques 36, 38 et 40 sont respectivement appliqués aux circuits de verrouillage/inver- seurs 68, 70 et 72. Chacun des circuits de verrouillage/in- verseurs 68, 70 et 72 a la même structure. Par exemple, le circuit de verrouillage/inverseur 68 comprend un transistor synchronisé à canal p 74 et un transistor synchronisé à canal n 76 qui sont respectivement synchronisés par les signaux /CK et CK. Le circuit de verrouillage/inverseur 68 comprend en outre un transistor à canal p 78 qui est connecté à la tension d'alimentation +V et un transistor à canal n 80 qui est connecté à la masse. Les deux transistors 78 et 80 reçoi- vent sur leur grille le signal de sortie de la porte logique 36 qui est transmis par la ligne 62. Lorsque la porte NON-ET est dans le mode d'évalua- tion, c'est-à-dire lorsque CK est au niveau haut et /CK est au niveau bas, les deux transistors synchronisés 74 et 76 du circuit de verrouillage/inverseur 68 sont dans un état conduc- teur et le circuit de verrouillage/inverseur 68 fonctionne à la manière d'un inverseur. Par conséquent, le circuit de ver- rouillage/inverseur 68 fournit sur la ligne 82 un signal logi- que correspondant à A.B.C.D, c'est-à-dire le signal inversé ou complémenté par rapport à celui qui est appliqué sur la ligne 62. De façon similaire, pendant la phase d'horloge d'évalua- tion du plan NON-ET, le circuit de verrouillage/inverseur 70 fournit sur la ligne 84 un signal A.C.D et le circuit de ver- rouillage/inverseur 72 fournit sur la ligne 86 un signal A.B. C. Lorsque le signal d'horloge CK passe au niveau bas et /CK passe au niveau haut, le transistor à canal p 74 et le tran- sistor à canal n 76 se bloquent et ils verrouillent la valeur logique présente sur la ligne 82 à la valeur qu'elle avait pendant la phase d'évaluation. Cette valeur logique verrouil- * lée sur la ligne 82 est mémorisée par la capacité des tran- sistors dans le circuit de verrouillage 68, d'une manière identique à celle envisagée ci-dessus en relation avec la précharge du plan NON-ET 10. De façon similaire, les circuits de verrouillage/inverseurs 70, 72 verrouillent respectivement les valeurs logiques présentes sur les lignes 84 et 86 pendant le cycle d'horloge au cours duquel CK est au niveau bas et /CK est au niveau haut. En considérant toujours le mode de réalisation spé- cifique de la figure 3, on note que la forme de réalisation spécifique du plan NON-OU 12 utilise trois portes NON-OU dy- namiques 88, 90 et 92. Les portes NON-OU 88, 90 et 92 reçoi- vent des signaux d'horloge d'une manière similaire à celle des portes logiques dans le plan NON-ET 10, à l'exception du fait que les portes NONOU 88, 90 et 92 sont préchargées lorsque /CK est au niveau bas et CK est au niveau haut, et elles sont évaluées lorsque /CK est au niveau haut et CK est au niveau bas. En d'autres termes, les portes NON-OU 88, 90 et 92 sont évaluées et préchargées pendant des phases d'horloge opposées à celles des portes logiques dans le plan NON-ET 10. Par con- sequent, lorsque les signaux de sortie inversés du plan NON- ET 10 sont verrouillés dans les circuits de verrouillage/in- verseurs 68, 70 et 72, les portes NON-OU 88, 90 et 92 évaluent ces valeurs logiques, c'est-à-dire qu'elles accomplissent l'opération logique NON-OU sur les lignes sélectionnées. Plus précisément, la porte NON-OU 88 accomplit l'opération NON-OU sur les valeurs logiques qui sont verrouillées sur les portes 82 et 84, la porte NON-OU 90 accomplit l'opération NON-OU sur les valeurs logiques présentes sur les lignes 82 et 86, et la porte NON-OU 92 accomplit l'opération logique NON-OU sur les valeurs logiques présentes sur les lignes 82, 84 et 86. Les- résultats de ces opérations logiques NON-OU seront appliqués sur les lignes respectives 94, 96 et 98 pendant la phase d'évaluation du plan NON-OU. Le verrouillage des signaux sur les lignes 82, 84 et 86 permet au plan NON-OU 12 d'évaluer ces valeurs logiques verrouillées, sans faire intervenir des valeurs logiques pa- rasites. Par exemple, en considérant la figure 4, on peut voir que des valeurs logiques parasites apparaissent sur la ligne 82 pendant la transition entre les phases d'horloge de précharge et d'évaluation du plan NON-ET. Le plan NON-OU n'effectue cependant pas d'évaluation pendant ces phases du signal d'horloge, et l'évaluation de ces valeurs logiques pa- rasites est évitée. Les valeurs logiques de sortie du plan NON-OU 12 qui sont appliquées sur les lignes 94, 96 et 98 sont à leur tour inversées et verrouillées par un second groupe de cir- cuits de verrouillage/inverseurs 22. Ces circuits de ver- rouillage/inverseurs portant respectivement les références , 102, 104, fonctionnent de la même manière que les cir- cuits de verrouillage/inverseurs 68, 70 et 72, mais ils sont verrouillés pendant le niveau bas du signal d'horloge CK et le niveau haut de /CK, c'est-à-dire pendant la phase d'éva- luation;du plan NON-OU 12. Ce second groupe de circuits de verrouillage/inverseurs 22 fournit ainsi des signaux logiques verrouillés sur les lignes X, Y et Z. La fonction de ver- rouillage du circuit de verrouillage/inverseur 22 permet de renvoyer les signaux de sortie appliqués sur les lignes X, Y et Z vers des entrées du plan NON-ET 10, pour qu'ils soient évalués pendant la phase d'évaluation du plan NON-ET 10. Ceci permet de faire fonctionner le RLP à la manière d'un automate d'états finis, si on le désire. Les signaux logiques de sortie sur les lignes X, Y et Z correspondent aux relations logiques suivantes avec les signaux A, B, C et D.: - X = (A.B.C.D) + (A.C.D) Y = (A.B.C.D) + (A.B.C) Z = (A.B.C.D) + (A.C.D) + (A.B.C) Les signaux de sortie verrouillés sur les lignes X, Y et Z correspondent ainsi aux relations logiques qu'on désire mettre en oeuvre sur les signaux d'entrée A, B, C et D. On peut donc voir que le RLP de l'invention permet de mettre en oeuvre des équations logiques en utilisant re- lativement peu de transistors, avec une réduction correspon- dante de l'espace occupé sur la puce dans une application LSI ou VLSI. En outre, la nature synchronisée du RLP procure une faible dissipation de puissance, en comparaison avec un RLP NMOS dynamique ou un RLP CMOS statique de même complexité. Bien qu'on ait décrit l'invention en considérant des modes de réalisation préférés qui utilisent un plan logi- que NON-ET et un plan logique NON-OU, on peut voir que l'in- vention s'applique tout aussi bien à d'autres combinaisons de plans logiques. De plus, bien qu'on ait montré les modes de réalisation préférés avec une configuration dans laquelle le plan NON-ET et le plan NON-OU reçoivent des signaux d'horloge correspondant à des phases spécifiques d'un seul signal d'horloge et de son complément, l'invention peut employer deux signaux d'horloge qui ne sont pas exactement complémen- taires l'un de l'autre, à condition qu'ils synchronisent cor- rectement la précharge et l'évaluation des deux plans logi- ques. On notera en outre que les configurations de circuit spécifiques et le choix spécifique de transistors à canal p et n qui sont représentés dans les modes de réalisation préfé- rés qu'on a décrits peuvent faire l'objet de nombreuses modi- fications dans le cadre de l'invention. Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. 1t REVENDICATIONS 1. Réseau logique programmable utilisant une lo- gique dynamique cmos, caracterise en ce qu'il comprend: des moyens (18) constituant horloge pour fournir un signal d'horloge (CK) et un signal d'horloge complé- menté (/CK); des premiers moyens (10) constituant réseau logique pour recevoir plusieurs signaux logiques d'entrée fournis depuis l'extérieur, pour effectuer sur ces signaux des premières opérations logiques prédé- terminées et pour fournir des premiers signaux de sortie logiques correspondant aux opérations logiques effec- tuées sur les signaux logiques d'entrée, la synchro- nisation des premières opérations logiques étant comman- dée par le signal d'horloge (CK) et le signal d'horloge complémenté (ICK); un réseau de bascules (20) destiné & recevoir les premiers signaux logiques de sortie fournis par les premiers moyens constituant réseau logique (10) et pour maintenir lesdits premiers signaux logiques de sortie au cours d'une phase prédéterminée du signal d'horloge; et des seconds moyens constituant réseau logique (12) pour recevoir les premiers signaux logiques de sortie maintenus, pour effectuer sur ces signaux des secondes opérations logiques prédéterminées et pour fournir le résultat des secondes opérations logiques, en tant que seconds signaux logiques de sortie, les secondes opérations logiques prédéterminées étant synchronisées par le signal d'horloge complémenté (/CK). 2. Réseau logique programmable suivant la revendication 1, caractérisé en ce que lesdits premiers moyens constituant réseau logique (10) comportent une porte logique inverseuse ou plusieurs pour recevoir un signal logique d'entrée sélectionné, ou plusieurs, et pour fournir les signaux logiques complémentés qui leur correspondent et en ce que les premiers moyens constituant réseau logique (10) réalisent l'opération NON ET logique sur les signaux logiques complémentés et sur des signaux sélectionnés parmi les signaux logiques d'entrée. 3. Réseau logique programmable suivant la revendication 1, caractérisé en ce que les premiers moyens constituant réseau logique comprennent: des moyens logiques NON ET qui réagissent au signal d'horloge complémenté pour effectuer l'opération logique NON ET; des moyens logiques NON OU qui réagissent au circuit d'horloge pour effectuer l'opération logique NON OU sur des signaux sélectionnés parmi les signaux logiques d'entrée et pour fournir des signaux de sortie NON OU; des moyens inverseurs qui réagissent au signal d'horloge pour effectuer l'opération de complémentation logique sur des signaux sélectionnés parmi les signaux logiques d'entrée et pour fournir des signaux logiques complémentés; et en ce que lesdits moyens logiques NON ET effectuent l'opération logique NON ET sur des signaux sélectionnés parmi lesdits signaux d'entrée, les signaux de sortie NON OU et les signaux logiques complémentés. 4. Réseau logique programmable suivant la revendication 1, caractérisé en ce que lesdits premiers moyens constituant réseau logique (10) comprennent un réseau de portes NON ET, de portes inverseuses et de portes NON OU et en ce que lesdits seconds moyens constituant réseau logique (12) comprennent un réseau de portes NON OU. 5. Réseau logique programmable suivant la revendication 1, 2 ou 3 caractérisé en ce que lesdits premiers moyens constituant réseau logique (10) comprennent plusieurs premières portes logiques (36, 38, -8 ) et en ce que lesdites premières portes logiques sont préchargées à des niveaux de sortie prédéterminés au cours d'une première phase du signal d'horloge et l'état logique desdites portes logiques est évalués au cours d'une seconde phase dudit signal d'horloge, en ce que les seconds moyens constituant réseau logique (12) comprennent plusieurs secondes portes logiques et en ce que lesdites secondes portes logiques sont préchargées au cours d'une première phase du signal d'horloge complémenté et l'état logique de ces secondes portes logiques est évalué au cours d'une seconde phase du signal d'horloge complémenté. 6. Réseau logique programmable réalisé sous forme d'un circuit intégré en transistors métal-oxyde- semi-conducteur complémentaires (C-MOS) ayant une alimentation en tension et une masse, caractérisé en ce qu'il comprend: plusieurs entrées (14) pour recevoir plusieurs signaux logiques d'entrée; une horloge (18) destinée à fournir un seul si- gnal d'horloge et un seul signal d'horloge complémenté; un premier plan logique (10) destiné à recevoir les signaux logiques d'entrée et à effectuer sur ces signaux des opérations logiques prédéterminées pour fournir plusieurs premiers signaux logiques de sortie, le premier plan logique comprenant: un premier jeu de moyens à transistor de type P (28-, 32)à entrée d'horloge, couplé à l'ali- mentation en tension, dont certains sélectionnés reçoivent le signal d'horloge (CK) et d'autres sélectionnés reçoivent le signal d'horloge complé- menté (/CK), de façon à fournir à volonté un trajet conducteur vers l'alimentation en tension; un ou plusieurs moyens à transistor de type n (30, 34) à entrée d'horloge couplés à la masse, certains sélectionnés d'entre eux recevant le signal d'horloge et d'autres sélectionnés recevant le signal d'horloge complémenté, de façon à fournir à volonté un trajet conducteur vers la masse; plusieurs moyens à transistor de type n (24) pour recevoir certains sélectionnés des signaux d'entrée et pour fournir des signaux de sortie logiques d'étage n; et plusieurs moyens à transistor de type P (26) destinés à recevoir certains sélectionnés des signaux d'entrée et certains sélectionnés desdits signaux de sortie logique d'étage n et pour fournir en sortie lesdits signaux logiques de sortie; des premiers moyens de verrouillage (20), ou réseaux de bascules, réagissant aux premiers signaux logiques de sortie, au signal d'horloge (CK) et au signal d'horloge complémenté (/CK) pour effectuer l'opération d'inversion logique sur les premiers signaux logiques de sortie et pour fournir en.sortie plusieurs signaux de sortie maintenus qui leur corresponde; et un second plan logique (12) destiné à recevoir les plusieurs signaux de sortie maintenus, à effectuer une seconde opération logique prédéterminée sur ces signaux, et & fournir des signaux de sortie logiques, comprenant: un second jeu de moyens à transistor de type p à entrée d'horloge, couplé à l'alimentation en ten- sion, destiné à recevoir le signal d'horloge complé- menté et à fournir à volonté un trajet conducteur vers l'alimentation en tension en réponse au signal d'horloge complémenté; un ou plusieurs moyens à transistor de type n à entrée d'horloge couplés à la masse destinés à recevoir le signal d'horloge complémenté et à fournir à volonté un trajet conducteur en réponse au signal d'entrée; et plusieurs moyens à transistor de type 9-o couplés aux moyens à transistor de type p à entrée d'horloge et aux moyens à transistor de type n à entrée d'horloge destinés à recevoir les signaux de sortie maintenus et à fournir les signaux logiques de sortie. 7. Réseau logique programmable CMOS, caractérisé en ce qu'il comprend: plusieurs entrées (14) destinées à recevoir plusieurs signaux logiques d'entrée; une source (18) de signaux d'horloge (CK) et de signaux d'horloge complémentés (/CK); un premier plan logique (10) constitué de premiers moyens logiques pour effectuer des opérations logiques prédéterminées, comprenant: un bloc (24) de transistors de type l qui réagit aux dits signaux d'horloge, ayant un ou plusieurs des transistors de type n couplés à des entrées sélectionnées; un bloc (26) de transistors de type R qui réagit aux signaux d'horloge complémentés et au bloc de transistors à canal n et comporte un ou plusieurs transistors de type R couplé à des entrées sélec- tionnées, ledit premier plan logique fournissant un ou plusieurs premiers signaux de sortie (16) corres- pondant auxdites opérations logiques prédéterminées effectuées sur des signaux d'entrée logiques sélectionnés; des moyens de verrouillage (20) à entrée d'horloge destinés à recevoir les premiers signaux de sortie et à maintenir lesdits premiers signaux de sortie au cours d'une phase prédéterminée du signal d'horloge; un second plan logique (12) constitué de seconds moyens logiques pour effectuer des opérations logiques prédéterminées sur lesdits signaux de sortie maintenus et pour fournir des seconds signaux de sortie, chacun des seconds moyens logiques ayant un bloc de transistors à canal û qui réagit aux signaux d'horloge complémenté et pour recevoir des signaux sélectionnés parmi les signaux de sortie maintenus. 8. Réseau programmable CMOS suivant la revendi- cation 7, caractérisé en ce qu'il comprend également des seconds moyens de verrouillage (22)à entrée d'horloge destinés à recevoir les seconds signaux de sortie et à maintenir ces seconds signaux de sortie au cours d'une phase prédéterminée du signal d'horloge complémenté.