Brevet FR2591016A1 — publié le 19870605

La présente invention se rapporte à un système de commande de l'entralnement d'un disque et elle concerne, plus particulièrement, un système asservi pour commander l'entrainement d'un disque sur lequel est enregistré un signal numérique. Ces dernières années, des recherches ont été entreprises dans le domaine de la technique de l'enregistrement numérique, technique selon laquelle un signal analogique tel qu'un signal audio est enregistré sur un support d'enregistrement sous la forme d'un signal numérique binaire (zéro ou un), qu'on appellera par la suite "signal numérique", au moyen de la méthode PCM (modulation du code d'impulsions), et on a mis au point des systèmes de lecture d'un signal enregistré de ce type. Dans ce cas, le procédé de modulation est en général choisi parmi ceux qui permettent ce que l'on appelle l'auto-rythme, pour faciliter la démodulation du signal numérique.D'autre part, pour augmenter la densité d'enregistrement, on effectue en général l'enregistrement des informations sur le disque selon la méthode CLV (vitesse linéaire constante) d'après laquelle la rotation du disque est modifiée pour maintenir à une valeur constante la vitesse de la piste d'enregistrement, au lieu d'employer le système CAV (vitesse angulaire constante). Dans le cas d'une lecture des informations enregistrées selon la méthode CLV, il est#nécessaire de régler la vitesse de rotation du disque pour maintenir constante la vitesse linéaire de la piste d'enregistrement.Afin d'effectuer ce type de réglage de la vitesse, il est courant d'employer un système d'asservissement de l'axe qui est commandé en fonction d'un signal d'horloge de lecture ayant une fréquence prédéterminée provenant d'une information d'horloge contenue dans un signal de lecture qui est capté sur le disque d'enregistrement. Le système EFM (modulation huit à quatorze) est l'un des systèmes de modulation dans lequel l'auto-rythme, c'est-à-dire la reproduction de l'information d'horloge du signal de lecture, est rendu possible. Dans le cas du EFM, chaque groupe de huit bits du train de données qu'on doit enregistrer est converti en un train de données à quatorze bits. Dans le système de lecture, le signal d'horloge est engendré à partir d'un signal de lecture tel qu'un signal EFM capté sur le disque d'enregistrement par des étapes successives de différenciation du signal de lecture, de redressement double alternance du signal différencié et de captage du signal d'horloge à partir du signal redressé, de préférence à l'aide d'un circuit à boucle verrouillée en phase (PLL). Les systèmes d'entraînement de disques de l'art antérieur présentent un inconvénient qui réside dans le fait qu'il est parfois difficile, voire impossible, de détecter le signal d'horloge en raison de ce que l'on appelle les signaux parasites dans le signal d'entrée du circuit PLL. En conséquence, le captage de l'information d'horloge devient difficile lorsque la vitesse de rotation du disque n'est pas correcte, surtout au cours de la période de démarrage de l'entrainement du disque ou lorsque la captage débute à partir d'une portion silencieuse du disque d'enregistrement. En outre, pendant une opération de recherche dans laquelle une position de captage subit une translation rapide suivant une direction radiale du disque, le captage de l'information d'horloge est difficile.En outre, un temps relativement long est nécessaire pour permettre au système de revenir à un état normal de captage de l'information d'horloge une fois que le captage est devenu difficile. En conséquence les principaux buts de,la présente invention sont : - d'éliminer les inconvénients précités des systèmes de l'art antérieur et de réaliser un système de commande de ltentratneXent d'un disque dans lequel la vitesse de rotation du disque peut etre rapidement réglée à la valeur correcte même si le captage de l'information d'horloge n'est pas possible, de sorte que l'état normal de captage de l'information d'horloge peut être rétabli - de réaliser un système asservi d'entratnement du disque par lequel la vitesse de rotation du disque est rapidement réglée à la valeur correcte quand l'entrainement du disque démarre lorsque le disque est à l'arrêt ;; - de réaliser un système de commande de l'entraînement d'un disque dans lequel le temps nécessaire pour l'opération de recherche est ré-duit au minimum par discrimination d'une information d'adresse pendant que l'opération de recherche est en cours ; et - de réaliser un système de commande de l'entrainement d'un disque dans lequel le circuit PLL peut être libéré d'un état de verrouillage erroné pour lequel la détection de l'information d'horloge est difficile, pour revenir rapidement à l'état normal d'un réglage correct de l'entratne- ment du disque selon l'information d'horloge de lecture. Selon la présente invention, un système de commande de l'entraine- ment d'un disque portant un signal numérique binaire y compris une information d'horloge d'une fréquence prédéterminée, le signal numérique contenant des portions de signal d'information dans lesquelles une position d2inver- sion numérique est déterminée en fonction d'un signal d'information et des portions de signal de synchronisation ayant n fois (n étant un nombre entier égal ou supérieur à 1) des périodes maximales successives d'inversion, se caractérise en ce qu'il comprend des moyens de captage pour détecter le signal numérique sur le disque, des moyens de détection répondant à un signal de sortie des moyens de captage pour détecter une période des portions du signal de synchronisation et générer un signal de détection qui indique la période du signal de synchronisation, des moyens de détection d'horloge répondant au signal de sortie des moyens de captage pour détecter l'information d'horloge ayant la fréquence prédéterminée et générer un signal d'horloge de lecture, des moyens de commande répondant au signal de détection et au signal d'horloge de lecture pour générer un signal de commande en conformité avec le signal de détection au cours d'une période de temps donnée et en conformité avec le signal d'horloge de lecture après cette période de temps, et des moyens d'entraînement du disque pour entraîner le disque en réponse au signal de commande. Selon un autre aspect de l'invention, un système de commande de l'entraînement d'un disque portant un signal numérique binaire, ce signal numérique comprenant des portions de signal d'information dans lesquelles une position d'inversion du signal numérique est déterminée en fonction d'un signal d'information et des portions d'un signal de synchronisation comportant n fois (n étant un nombre entier égal ou supérieur à 1) des périodes maximales successives d'inversion, se caractérise en ce qu'il comprend des moyens de captage pour détecter le signal numérique sur le disque, des moyens de détection répondant à un signal de sortie des moyens de captage pour détecter une période des portions du signal de synchronisation et générer un signal de détection qui indique la période du signal de synchronisation, des moyens de commande répondant à un signal de départ et au signal de détection pour générer un signal de commande ayant une première partie pour accélérer la rotation du disque en fixant l'intensité du signal de commande à un niveau prédéterminé pendant une période prédéterminée après réception du signal de départ et une seconde partie dans laquelle le signal de commande est généré en accord avec le signal de détection, et des moyens d'entraînement du disque pour entaîner le disque en réponse au signal de commande Selon un autre aspect de l'invention, un système de commande de l'entrainement d'un disque portant un signal numérique binaire, ce signal numérique comportant des portions de signal d'information d'adresse et des portions de signal de synchronisation ayant n fois (n étant un nombre entier égal ou supérieur à 1) des périodes maximales successives d'inversion, se caractérise en ce qu'il comprend des moyens de captage pour détecter# le signal numérique sur le disque, des moyens de détection répondant à un signal de sortie des moyens de captage pour détecter une période des portions de signal de synchronisation et pour générer un signal de détection qui indique la période du signal de synchronisation, des moyens de commande répondant à un signal d'ordre de recherche et au signal de détection pour générer un signal de commande au cours d'une opération de recherche devant être déclenchée par le signal d'ordre de recherche et comportant une série de périodes alternées de translation rapide des moyens de captage par rapport au disque et de comparaison entre une information d'adresse captée sur le disque et une adresse cible, le signal de commande comportant une première partie pour maintenir la vitesse de rotation du disque à une valeur sensiblement constante en fixant l'intensité du signal de commande à un niveau prédéterminé pendant que les moyens de captage subissent une translation par rapport à une direction radiale du disque, et une seconde partie dans laquelle le signal de commande est #énéré en fonction du signal détection tandis que la translation des moyens de captage est interrompue et une information d'adresse est captée à partir du signal de sortie des moyens de captage, et des moyens d'entraînement du disque pour entraîner le disque en réponse au signal de commande. Selon encore un autre aspect de l'invention, un système de commande de l'entraînement d'un disque portant un signal numérique binaire contenant une information d'horloge ayant une fréquence prédéterminée, le signal numérique comprenant des portions d'un signal d'information dans lesquel une position d'inversion du signal numérique est déterminée en fonction d'un signal dtinformation et des portions d'un signal de synchronisation ayant n fois (n étant un nombre entier égal ou supérieur à 1) des périodes maximales successives d'inversion, se caractérise en ce qu'il comprend des moyens de captage pour détecter le signal numérique sur le disque, des moyens de détection répondant à un signal de sortie des moyens de captage pour détecter une période des portions de signal de synchronisation et générer un signal de détection qui indique la période du signal de synchronisation, des moyens de détection d'horloge répondant au signal de sortie des moyens de captage pour détecter l'information d'horloge ayant la fréquence prédéterminée et générer un signal d'horloge de lecture, les moyens de détection d'horloge ayant la forme d'un circuit à boucle verrouillée en phase qui peut être bloqué par un signal d'entrée s'étendant sur une plage de fréquences prédéterminée autour ce la fréquence prédétermimée de l'information d'horloge, des moyens de commande répondant au signal de détection pour générer un signal de commande conformément au signal de détection, et des moyens d'entraînenent du disque pour ertraîner le disque en réponse au signal de commande, la fréquence d'oscillation du circuit à boucle verrouillée en phase étant soumise à une oscillation forcée pour libérer le circuit à boucle verrouillée en phase d'un état de verrouillage erroné lorsqu'une démodulation correcte du signal de synchronisation selon le signal d'horloge de lecture n'est pas possible, pendant que le dique est entraîné en réponse au signal de commande généré à partir du signal de détection. D'autres buts, caractéristiques et avantages de l'invention ressortiront à la lecture de la description détaillée qui va suivre faite sans aucun caractère limitatif en regard des dessins annexés, sur lesquels - la figure 1 est un schéma illustrant la forme d'cnde d'un signal binaire typique devant être enregistré sur un support d'enregistrement numérique, par exemple un disque - la figure 2 est un schéma synoptique du système asservi d'entraînement du disque selon la présente invention - la figure 3 est un schéma synoptique de l'unité de synchronisation des lots de bits appartenant au système de la figure 2 - les figures 4A, 4B et 4C sont des chronogrammes montrant le fonctionnement de l'unite de synchronisation de la figure 3 - la figure 5 est un graphique illustrant une caractéristique fonctionnelle de l'unité de synchronisation de lots-de bits de la figure 3 ; - la figure 6 est un schéma synoptique du circuit PRL représenté sur la figure 2 - les figures 7A, 7B et 7C sont des diagrammes d'ondes illustrant le fonctionnement du circuit PLL de la figure 6 - la figure 8 est un schéma du circuit de démodulateur représenté sur la figure 2 - la figure 9 est un schéma synoptique du dispositif de commande de balayage apparaissant clrr la figure 6 - les figures 10A à 10J sont des chronogrammes montrant le fonctionnement du dispositif de la figure 9;; - les figures 11 et 12 (quand elles sont combinées) représentent un organigramme qui illustre le fonctionnement du système au cours d'une période de démarrage de la rotation du disque ; et - la figure 13 est un schéma montrant une opération typique de recherche. La figure 1 représente un exemple de forme d'onde d'un signal d'information modulé selon la méthode EFM. Le signal se compose d'une série de lots de bits dont chacun est constitué de 588 bits en créneaux avec une période de T. Le signal de données devant etre enregistré est modulé par un procédé de conversion dans lequel chaque groupe de 8 bits du signal numérique est converti en un groupe de 14 bits en créneaux selon une table de conversion prédéterminée (par exemple voir la table comprise dans une ROM) associée à la méthode EFM Une unité de 17 bits en créneaux est ensuite formée grâce à l'addition de trois bits de réglage. Chaque bit en créneau du signal est enregistré sous forme de NRZI, c'est-à-dire que si la valeur du bit est "1", alors le signal est inversé d'un niveau logique élevé (H) à un niveau logique bas (L) ou du niveau logique bas au niveau logique élevé Si la valeur du bit est "O", le signal n'est pas inversé. Sur le flanc antérieur de chaque lot de bits est prévu un signal de synchronisation de lots de bits dans lequel le premier bit en créneau est un "1" logique, les second au onzième bits sont tous des "O" logiques, le douzième bit est un "1" logique, les treizième au vingt deuxième bits sont des "0" logiques et le vingt troisième bit est un "1" logique. Sur la base de ce signal de synchronisation, des signaux de commande sont disposés en des positions prédéterminées du signal d'un lot ayant 588 bits en créneaux. En outre, le signal subit un autre traitement de manière que 2 à moins de 10 zéros numériques soient entre deux 1 numériques adjacents. En d'autres termes, les intervalles minimaux et maximaux d'inversion sont déterminés comme étant respectivement 3T et 11 T (T étant la largeur d'un bit en créneau). En outre, le signal est traité de façon que deux intervalles maximaux successifs d'inversion ne soient pas présents en aucune portion du signal outre la portion du signal de synchronisation de lots de bits. Le procédé de lecture de ce signal est exécuté en fonction de l'infcrmation d'horloge qui est reproduite par un procédé dans lequel un circuit PLL est muni d'un signal équivalent à celui qui serait obtenu par un redressement double alternance d'un signal de différenciation du signal modulé selon le procédé précité EFM susmentionné. Cependant, si l'on enregistre une information telle qu'une infor- nation musicale, le signal numérique peut conserver une configuration fixe qui correspond au niveau "O", surtout dans ce que l'on appelle la partie silencieuse de la piste d'enregistrement. Dans cet état, le signal EFM, c'est-à-dire le signal modulé par le procédé EFM, présentera une inversion positive ou négative qui sont, par. exemple, de 7T, 3T et 7T. Ainsi, le signal EFM qui correspond au signal initial à configuration fixe peut prendre la forme d'un signal de série de temps qui comprend plusieurs formes d'ondes répétées ayant une période de 17T (total de 3T + 7T + 7T).Ainsi, le signal d'entrée du circuit PLL dans la partie silencieuse mentionnée plus haut, comprend un spectre à lignes brillantes ayant la fréquence de l'information d'horloge (#,3218 MHz) ainsi qu'un composant parasite présentant des pics d'énergie ayant chacun une fréquence égale à un multiple de 1/17 ème (254 kHz) de la fréquence d'horloge. Etant donné que la fréquence de ce signal parasite est proche de la fréquence d'un signal d'horloge en-phase, il est en général impossible de faire la distinction entre le signal d'horloge et le signal parasite. En conséquence, le circuit PLL pour capter le signal d'horloge peut être verrouillé par erreur sur la fréquence parasite ayant un niveau élevé d'énergie. Ainsi, la reproduction correcte de l'information d'horloge et également la iecture précise de l'information enregistrée peuvent devenir difficiles.En outre, si terreur de fréquence du signal d'entrée du circuit PLL est importante, le verrouillage du circuit PLL lui-même devient impassible On va maintenant se référer à la figure 2 qui représente un schéma synoptique d'un mode de réalisation du système de commande de l'entraînement d'un disque selon l'invention. Sur la figure 2, on a représenté en détail surtout une partie qui correspond au système de commande de l'axe servant à régler la vitesse de rotation du disque d'enregistrement. Avant de décrire les composants respectifs des circuits, on va brièvement étudier les principales opérations d'un système de commande asservi de l'axe. La première opération est une opération d'accélération (ACC) pour augmenter la vitesse de rotation du moteur de l'axe en appliquant à ce moteur un courant d'excitation d'un niveau élevé constant. La seconde opération est une opération de maintien (HLD) servant à maintenir le moteur de l'axe à une vitesse de rotation constante à lten- contre de la résistance par frottement du dispositif de rotation, en fournissant au moteur de l'axe un courant d'excitation d'un niveau constant relativement bas. La troisième opération est une opération asservie de synchronisation de lots de bits (SYNC) pour générer directement un signal d'asservissement de synchronisation de lots de bits (sans passer par le procédé de reproduction du signal d'horloge de lecture) et pour régler la vitesse de rotation du disque de facon que la vitesse linéaire de la piste d'enregistrement en rotation soitp s- que égale a la vitesse linéaire programmée.En dernier lieu, la quatrième oPération est une opération d'asservissement au quartz (QRTZ) pour régler la vitesse de rotation du disque en vue d'obtenir une vitesse linéaire précise de la piste d'enregistrement, conformément au signal d'erreur de fréquence qu'on obtient en comparant un signal qui correspond à la fréquence du signal d'horloge de lecture reproduit à partir du signal de lecture HF (Haute Fréquence) selon un signal de référence prédéterminé et conformément à un signal d'erreur de phase qu'on ottient en comparant la phase du signal de synchronisation de lots de bits, détecté à partir d'un signal de démodulation obtenu en démodulant le signal EFM selon le signal d'horloge, avec la phase d'un signal de synchronisation de lots de bits de référence ayant une fré quence de 7,35 kHz. Une de ces quatre opérations du système asservi de commande est choisie en alternance en fonction de quatre types de signaux de commande provenant d'un dispositif de commande du système représenté sur la figure 2, à savoir un signal ACC, un signal HLD, un signal SYNC et un signal QRTZ. Pendant le temps où la rotation du #disque n'est pas nécessaire, par exemple pendant une période d'arrêt ou lors d'une éjection, aucun de ces signaux de commande n'est généré et le courant du moteur d'entraînement de l'axe est réduit à zéro. On va maintenant décrire le fonctionnement du système en se référant à la figure 2. Comme cela est représenté, un signal de sortie d'un capteur 22 est appliqué à un dispositif 23 de mise en forme d'ondes où la forme d'ondes du signal d'entrée est corrigée pour donner un signal EFM. Le signal EFM ainsi cbtenu à partir du dispositif 23 est ensuite appliqué à une unité asservie de synchronisation de lots 24 dans laquelle est généré un signal de synchronisation de lots de bits. Ce dernier signal, est alors appliqué à un organe d'entraînement 26 du moteur de l'axe par l'entremise d'un circuit de commutation 25. Ainsi, ltentralnement du moteur des'axe est commandé par l'opération SYNC. Dans le cas d'une opération ACC, un courant d'excitation ayant un niveau de tension constant V est appliqué à l'organe 26 de commande du moteur de l'axe par l'intermédiaire d'une résistance R01 ayant une faible résistance éléctrique. Ainsi, un courant d'excitation d'un niveau d'intensité constant élevé ou d'un niveau de tension constant élevé est fourni au moteur de l'axe pour effectuer l'opération ACC. Dans le cas d'une opération HLD, le courant d'excitation du moteur de l'axe est appliqué par l'intermédiaire d'une résistance R02 dont la valeur ohmique est fixée à une valeur beaucoup plus élevée que celle de R01 pour effectuer l'opération HLD. Le signal de sortie du dispositif de mise en forme 23 est également appliqué à un détecteur de signaux d'horloge 27 qui comprend un circuit PLL (boucle verrouillée en phase), qui se verrouille sur un signal d'information d'horloge d'une fréquence prédéterminée contenu dans #'in- formation de lecture. Le signal d'horloge de lecture reproduit dans le détecteur 27 de signaux d'horloge (qu'on appelera également ci-après cir cuit PLL 27) est ensuite appliqué à un démodulateur 28 conjointement avec le signal de sortie du dispositif de mise en forme 23, dans lequel les signaux d'entrée sont convertis en un signal numérique prédéterminé, par exemple un signal NRZ.Le signal de démodulation ainsi obtenu est alors appliqué à une mémoire RAM (Mémoire à accès sélectif ) 29 et aussi à un convertisseur numérique/analogique 30 selon un signal d'impulsion d'horloge de lecture constant prédéterminé, dans lequel le signal de démodulation est converti en une information analogique qu'on utilisera comme signal de sortie audio. La référence 31 désigne un correcteur d'erreur dans lequel une erreur de bit ou une erreur de synchronisation est corrigée. Le fonctionnement de ce correcteur d'erreur 31 et du RAM 29 est commandé en fonction de celui d'une commande de RAM 32. Le démodulateur 28 a également pour fonction de détecter un signal de synchronisation de lots de bits à partir du signal EPM conformément au signal d'horloge de lecture, et la commande de RAM 32 est commandée selon l'instant de la génération du signal de synchronisation des lots de bits de lecture. D'autre part, un diviseur de fréquence 33 est prévu pour recevoir le signal de synchronisation des lots de bits de lecture, et le signal de sortie de ce diviseur 33 est appliqué à l'une des deux bornes d'entrée d'un détecteur de phase 34. L'autre borne d'entrée du détecteur de phase 34 reçoit un signal de sortie d'un diviseur de fréquence 36 qui reçoit un signal de lots de bits de référence produit par un générateur 35 de signaux de lots de référence.Un signal de sortie du détecteur de phase 34 est alors appliqué à un circuit additionneur 38 après avoir subi un contrôle de niveau effectué par un circuit 37 de changement de niveau. Dans le circuit PLL 27, un signal de sortie d'un filtre de boucle (désigné par- 73 sur la figure 5) est comparé avec un signal prédéterminé de référence et on prévoit un circuit de changement de niveau 39 pour régler le niveau d'un signal comparatif provenant du circuit PLL 27. Un signal de sortie du circuit 39 de changement de niveau est appliqué à l'autre borne d'entrée du circuit additionneur 38 à titre de signal d'erreur de fréquence. Un signal de sortie du circuit additionneur 38 est alors appliqué à ltor- gane d'entraînement 26 du moteur de l'axe à titre de signal de commande asservi à quartz. De même, le signal de synchronisation du lot de bits de lecture provenant du démodulateur 28 est appliqué au régulateur 21. Ce signal de synchronisation du lot de bits de lecture est utilisé pour régler la position du circuit de commutation 25 pour effectuer le choix des opérations asservies de l'axe, dont une explication détaillée sera donnée plus loin. Le régulateur 21 produit également un signal de commande pour balayer (en d'autres termes, osciller) ou pour produire un balayage forcé de la fréquence d'un VCO (oscillateur commande par tension) du circuit PLL 27, mais une explication plus détaillée sera également donnée par la suite. En outre, la référence 40 désigne un clavier qui peut être monté dans un panneau de commande du système de lecture ou qui peut être sous forme d'un panneau de commande incorporé dans un système de télécommande. Les références 141 et 142 désignent respectivement un système asservi d'accord et un servo-système de focalisation dont les fonctionnements sont commandés respectivement .par le régulateur 21. En se référant à la figure 3, on va décrire un exemple de l'unité asservie de synchronisation de lots de bits 24. Le signal EFM de lecture, tel qu'on le voit sur la figure 1, est appliqué à deux multivibrateurs monostables redéclenchables (MMV) 41 et 42. Le MMV 41 est déclenché par une inversion positive (d'un niveau bas à un niveau élevé) du signal d'entrée et produit un signal de sortie d'un niveau B (bas) pendant une période prédéterminée To. De même, le MMV 42 est déclenché par une inversion néga o tive d'un niveau haut (H) à un niveau bas (B) d'un signal d'entrée et produit un signal de sortie de niveau B pendant le même temps prédéterminé To.Ces signaux de sortie de niveau B à partir du MMV 41 et du MMV 42 sont o appliqués à un autre monovibrateur redéclenchable 44 à titre de signal de déclenchement, au travers d'une porte OU 43. La période T des MMV 41 et o 42 est choisie de manière à correspondre sensiblement à la durée du signal de synchronisation du lots de bits de 22T qui est deux fois plus longue que la période de l'intervalle maximal des inversions (plus précisément, la période T est plus courte que 22T de 20 à 30 ns [ nano secondes#). o Un signal de sortie du MMV 44 ayant une largeur d'impulsions T1 est alors appliqué à un filtre passe-bas (LPF) dans lequel un signal d'entrée est converti en un signal de tension continue qui doit être comparé avec un niveau prédéterminé de référence 47 dans un comparateur 46. La largeur d'impulsions T1 du signal de sortie du MMV 44 est choisie pour être plus courte qu'une période du signal de synchronisation de lots de bits (par exemple 1/7,35 kHZ = 136gus) et de préférence, cette largeur est déterminée pour être la moitié de la période du signal de synchronisation de lots de bits. Un signal de sortie ducomparatair 46 est appliqué au circuit de commutation 25, représenté sur la figure 1 comme un signal asservi de synchronisation. En outre, le MMV 44 et le LPF 45 reçoivent de l'extérieur un signal de remise à zéro. Au cours de la période pendant laquelle la commande asservie de synchronisation est coupée, un circuit à constante de temps formé par le MMV 44 et le LPF 45 est déchargé par l'apparition du signal de remise à zéro et par conséquent, le MMV 44 et le LPF 45 sontreplacésdans leur état initial. Par cette opération, la durée d'établissement du déclenchement suivant de la commande asservie de synchronisation est raccourcie. La raison de la présence des deux MMV 41 et 42, qui sont déclenchés par l'inversion positive et l'inversion négative, respectivement, est que le fait que la portion de signal de synchronisation de lots du signal EFM parte d'un bit en créneau d'un niveau élevé ou d'un bit en créneau d'un bas niveau, est déterminé par la caractéristique du signal EFM.En d'autres termes, comme on le voit sur la figure 1, la polarité du bit de départ du signal de synchronisation de lots de bits n'est pas constante En fonctionnement, étant donné que l'intervalle entre deux flancs antérieurs adjacents ou deux flancs postérieurs adjacents est égal à 22T seulement dans le cas du signal de synchronisation de lots de bits et que la période de 22T est de 5,09yCs si le disque tourne à une vitesse correcte, la largeur d'impulsions T des MWV 41 et 42 est fixée à une valeur plus o courte de 20 à 30 ns que 5,ûyo s ce qui est suffisant pour déclencher le MMV 44. Les figures 4A à 4C sont des chronogrammes montrant le fonctionnement de l'unité asservie de synchronisation de lots 24 de la figure i ; la figure 4A illustre le cas dans lequel la vitesse linéaire de la piste d'en- registrement est supérieure à la valeur programmée ; la figure 4B illustre le cas dans lequel la vitesse linéaire est égale à la valeur programmée et la figure 4C montre le cas dans lequel la vitesse linéaire est inférieure à la valeur programmée. Comme on le voit sur la figure 4A, quand la vitesse linéaire est supérieure à la valeur programmée, un flanc antérieur du signal d'entrée du MMV 41 arrive avant l'écoulement du laps de temps de 5,09/in depuis l'arrivée du flanc antérieur précédent, de sorte que le MMV 41 est déclenché en continu et le niveau du signal de sortie reste bas.Si la vitesse linéaire est correcte (figure 4B), l'intervalle entre les flancs antérieurs est égal à 5,09/ci seulement pour la portion du signal de synchronisation de lots de bits. En conséquence, les signaux d'impulsions ayant une largeur d'impulsions de 20 à 30 ns sont produits à la borne de sortie du MMV 41 en synchronisme avec le signal de synchronisation de lots. Enfin, si la vitesse linéaire est inférieure à la valeur programmée (figure 4C), les impulsions positives de sortie sont produites par le MMV 41 aussi bien pour la portion du signal de synchronisation de lots que pour l'autre portion du signal EFM. On comprend que le signal d'impulsions de sortie du MMV 42 est produit de la même façon que ci-dessus et aucune explication supplémentaire ne semble nécessaire. Etant donné que le nombre des impulsions de sortie de la porte OU 43 varie avec les changements de la vitesse linéaire de la piste d'enregistrement, comme on peut le comprendre aisément de ce qui précède, un signal de conversion F/V (fréquence en tension) du signal de lecture peut être obtenu à la borne de sortie du LPF 45 par une conversion en courant continu du signal d'entrée à partir du MMV 44, ce qui donne un train d'impulsions ayant une largeur prédéterminée d'impulsions conformément au signal d'entrée de la porte OU 43. Plus précisément, si la vitesse linéaire du disque est correcte, le niveau de tension du signal de conversion F/V devient égal à une valeur prédéterminée étant donné que le MMV 44 n'est déclenché qu'avec l'apparition du signal de synchronisation de lots de bits. Si la vitesse linéaire de la piste d'enregistrement est plus grande que la valeur programmée, le niveau de tension du signal de conversion F/V devient égal à zéro puisque le MMV 44 n'est pas déclenché. D'autre part, si la vitesse linéaire est inférieure à la valeur programmée, le niveau de tension du signal de conversion F/V devient plus élevé que la valeur prédéterminée étant donné que le MMV 44 est déclenché avec l'apparition du signal de synchronisation de lots de bits ainsi qu'aux autres portions du signal de lecture. Le servo-signal de commande est alors produit par comparaison du signal de conversion F/V avec un niveau de référence 47 qui correspond à un niveau qu'on aurait obtenu avec une vitesse linéaire correcte. En se référant à la figure 5, on va expliquer le mode de variation du niveau du signal de conversion F/V, c'est-à-dire du signal de sortie du LPF 45 de la figure 3, par rapport à la variation de la vitesse linéaire de la piste d'enregistrement. Si la vitesse de rotation du disque est supérieure à la vitesse correcte et si la vitesse linéaire est supérieure à la vitesse linéaire correcte V22, le niveau du signal de conversion F/V est égal à réro, comme on l'a précédemment expliqué à propos de la figure 4A. Quand le disque tourne un peu plus lentement et que la vitesse linéaire est légèrement inférieure à la valeur correcte V22, une impulsion de déclenchement du MMV 44 est produite en présence de chaque signal de synchronisation de lots et le niveau de tension du signal de conversion F/V devient égal à un niveau qui correspond aux 7,35 kHz du signal de synchronisation de lots.Alors que la vitesse linéaire décroît depuis la valeur V22, le niveau du signal de conversion F/V diminue également puisque la fréquence du signal de synchronisation de lots lui-même décroît depuis sa fréquence correcte .- Si, toutefois, la vitesse linéaire décroît encore plus et atteint finalement une valeur V21 qui est inférieure à la valeur correcte d'environ 4,5 %, la durée de 21T devient égale à la durée qui correspond à 22T à la vitesse correcte (5,09wus). Pour cette raison, le signal d'impulsion de déclenchement du MMV 44 est produit lors des périodes transitoires de 21T contenues dans le signal de lecture, en plus des apparitions du signal de synchronisation de lots dont la période transitoire est de 22T.Ainsi, le niveau de tension du signal de conversion F/V croit rapidement à cette valeur de la vitesse linéaire. Après cela, un changement similaire du niveau de tension du signal de conversion F/V a lieu à chaque fois que la vitesse linéaire diminue. En outre, quand la vitesse linéaire devient très faible, le MMV 44 est continuellement déclenché étant donné que l'impulsion de déclenchement du MMV 44 est appliquée avant l'achèvement de la formation du signal d'impulsion de sortie. Ainsi, le signal de sortie du LPF 45, c'est-à-dire le signal de conversion F/V, est saturé à une valeur maximale. Le servo-signal est produit en soustrayant le niveau de référence 47 du signal de sortie du LPF 45 ayant des caractéristiques de niveau de sortie représentées sur la figure 5. Il ressort des explications qui viennent d'être données que si le niveau de référence 47 est choisi à une valeur proche de celle qui correspond à la fréquence du signal de synchronisation de lots 7,35 kHz, (désigné par le niveau "a" sur la figure 5), on aura une série de points stables car le niveau du signal de sortie de LPF devient égal au niveau de référence 47 en une série de points de vitesse linéaire tels que V21, V20, en plus du point de la vitesse linéaire programmée V22. Cependant, on peut résoudre ce problème en fixant le niveau de référence 47 à une valeur suffisamment plus basse que celle qui correspond à 7,35 kHz, par exemple à la moitié de ce niveau, et dans ce cas le point stable est présent seulement à la vitesse linéaire correcte V22. Ainsi, le problème est résolu par l'utilisation du circuit de la figure 3 dans lequel une période de temps égale à n fois (dans ce cas n = 2) la période de l'inversion maximale du signal de lecture, est détectée par une comparaison avec une période de référence et un signal qui correspond au signal ainsi détecté, c'est-à-dire le signal de conversion F/V, est généré. Le servo-signal de commande est alors prodult-en comparant ce signal de conversion F/V avec la valeur de référence. La vitesse de rotation du disque peut être réglée de façon très précise pour obtenir la valeur correcte en utilisant ce servo-signal de commande pour l'entraînement du moteur de la broche. Ce type de servocommande, qu'on peut considérer comme une servo-commande-de synchronisation de lots, est particulièrement efficace au cours d'une période dans laquelle le captage de l'information d'horloge du signal de lecture n'est pas possible comme par exemple lors de la periode de mise en route de la rotation du disque ou pendant une opération de recherche exécutée pour rechercher une information d'adresse. On va maintenant expliquer les détails de la servo-opération d'asservissement à quartz (QRTZ). Une information numérique relue à partir du disque d'enregistrement tournant à une vitesse légèrement fluctuante (induisant des bruits de fond et des battements) est d'abord appliquée au RAM 29 de la figure 2 et ensuite elle est lue sur ce RAM 29 en réponse à un signal horloge prédéterminé, avant d'être traitée par un procédé de conversion DIA. Ainsi, on peut produire un signal audio de qualité supérieure sans bruit de fond ni battements. Cependant, dans ce cas, étant donné que la capacité du RAM 29 est limitée, la vitesse d'inscription de l'information dans le RAM 29 et la vitesse de lecture de l'information sur ce RAM 29 doivent être mutuellement équilibrées.S'il en était autrement, le RAM serait vidé oul'infor- mation d'inscription déborderait, et l'un ou l'autre de ces phénomènes aurait pour résultat une interruption de son produit par la lecture du disque. En conséquence, dans le cas de la lecture d'un signal musical, la vitesse de rotation du disque doit être réglée de manière que la vitesse linéaire soit maintenue constante, par une opération d'asservissement à quartz. Grâce à cette opération, la vitesse dwinscription de l'information dans le RAM est réglée à une vitesse égale à celle de la vitesse de la lecture destructive de l'information du RAM. Plus précisément, la phase du signal diviseur du signal de synchronisation de lots de lecture qu'on obtient à partir du démodulateur 28 est comparée à la phase du signal diviseur du signal de synchronisation de lots de référence par le détecteur de phases 34, et le moteur de la broche reçoit un signal qui correspond à cette différence de phases.Bien entendu, on peut comparer directement le signal de synchronisation de lots de lecture avec le signal de synchronisation de lots de référence si la fréquence est appropriée pour cela. Toutefois, étant donné qu'une caractéristique appropriée d'amortissement du système asservi ne peut pas être obtenue par la seule détection de lterreur des phases, il est nécessaire d'introduire un signal d'erreur de fréquence et de le mélanger avec le signal d'erreur de phases. Dans ce but, un signal de sortie du LPF du PLL 27 pour capter le signal d'horloge, dont le niveau de tension correspond à la fréquence du signal d'horloge de lecture, est comparé à un niveau de référence pour donner une information d'erreur de fréquence. Le signal de sortie au comparateur est alors combiné avec le signal d'information d'erreur de phase dans le circuit additionneur 38 pour donner un signal de commande asservie à quartz. Par cette opération d'asservissement à quartz (QRTZ), on obtient un servoréglage précis de la vitesse linéaire et la vitesse d'inscription et la vitesse de lecture du RAM 29 sont égalisées en moyenne. En conséquence, le mode du servo-réglage après le début de la rotation du disque est qu'on commence par effectuer l'opération d'accélération (ACC) pour élever la vitesse de rotation du moteur de la broche à un niveau prédéterminé et ce n'est qu'ensuite qu'on effectue l'opération de maintien (HLD). Après cela, l'opération asservie de synchronisation de lots (SYNC), dans laquelle le réglage de la vitesse linéaire autour de la valeur programmée est possible même si le signal d'horloge n'est pas capté, est choisie. Finalement, quand la génération du signal de synchronisation d# lots est assurée, on commute le système de commande sur l'opération d'asservissement à quartz(QRTZ) pour maintenir la vitesse linéaire de la piste d'enregistrement à une valeur constante. La figure 6 est un schéma synoptique montrant la structure détaillée du circuit PLL 27 pour capter l'information d'auto-rythme provenant du signal EFM de lecture. Ce signal EFM de lecture (A) est appliqué à un détecteur de flanc 71 dans lequel un signal d'impulsion marginale (B) est synchronisé sur l'instant de transition de niveau du signal EFM (A). La largeur d'impulsion du signal d'impulsion marginale (B) est déterminée pour être égale à la moitié de la période du signal d'horloge correct. Le signal d'impulsion marginale (B) est alors appliqué à une borne d'entrée d'un détecteur de phase 72 dans lequel le signal d'entrée est comparé avec un signal de sortie (C) d'un VCO (oscillateur à tension contrôle par) 74.Un signal sortant du détecteur de phase 72, qui indique la différence de phases, est ensuite appliqué à un LPF (ou filtre de boucle) 73 qui de son côté génère une composante continue du signal d'entrée sous la forme d'un signal de commande VCO 74. Un signal de sortie du VCO est ensuite appliqué à un organe 75 de mise en forme d'ondes qui corrige le signal d'entrée en un signal d'impulsion devant servir comme signal d'horloge de lecture. En outre, un dispositif de commande de balayage 76 répondant au signal de sortie du LPF 73 est prévu pour abréger le temps nécessaire au verrouillage du circuit PLL. Plus précisément, le dispositif de commande de balayage 76 règle la fréquence du VCO 74 pour balayer (ou osciller) entre des limites supérieure et inférieure prédéterminées de fréquence. En outre, un signal de balayage forcé est appliqué au dispositif de commande de balayage 76 de sorte qu'une perturbation externe est appliquée au circuit PLL et que l'opération de balayage qui est plus rapide que l'opération normale de balayage, est effectuée pour libérer un état de verrouillage erroné du circuit PLL. Ce réglage du balayage et la commande du balayage forcé sont exécutés conformément à l'ordre provenant du dispositif de commande 21 du système (voir figure 2). Les figures 7A à 7C sont des diagrammes montrant diverses formes d'ondes en différents points du circuit PLL 27 de la figure 6 à l'état de fonctionnement, en illustrant respectivement les signaux (A) à (C) indiqués sur cette figure. Comme on peut le voir, si la vitesse linéaire de la piste d'enregistrement est correcte, on obtient une onde sinusoïdale de 4,3218 MHz (composant de spectre à ligne brillante) et ainsi le signal d'horloge est capté. La figure 8 est un schéma de circuit du détecteur de synchronisation de lots de bits incorporé dans le démodulateur 28 représenté sur la figure 2. Dans ce circuit, le signal EFM de lecture est appliqué à un détecteur de flanc 81 qui produit un signal d'impulsion synchronisé sur l'instant de la transition de niveau du signal EFM de lecture. Le signal d'impulsion de flanc qu'on obtient dans le détecteur 81 est alors inscrit dans un registre à décalage à 23 bits 82 qui est commandé par le signal horloge de lecture. Parmi les 23 bornes de sortie des bits du registre 82, dix à partir de la deuxième, c'est-à-dire de la deuxième à la onzième bornes de sortie sont connectées à une porte NON/ET 83. De même, dix bornes à partir de la treizième, c'est-à-dire de la treizième à la vingt deuxième bornes de sortie des bits sont connectées à une porte NON/ET 84. Les signaux de sortie des portes NON/ET 83 et 84 conjointement avec le premier bit, le douzième bit et le vingt troisième bit du registre à décale 82 sont appliqués à une porte ET 85 à cinq entrées. Un signal de sortie de la porte ET 85 est alors appliqué à un compteur 86 à 588 bits à titre de signal de remise à zéro. Le compteur 86 reçoit le signal de l'horloge de lecture en tant que signal d'entrée alors que son signal de sortie est généré en tant que signal de synchronisation de lots de bits de lecture et est appliqué au dispositif de commande du système. A l'instant où le signal de synchronisation de lots de bits est contenu dans le signal EFM de lecture et quand le signal de synchronisation vient d'être introduit, le contenu du registre à décalage 82 est sous la forme d'une séquence numérique représentée sur la figure 8. Le signal de sortie de la porte ET 85 est à un niveau logique H (1) dans cet état et le signal de sortie serait à un niveau logique B (O) pour tous les autres états. Ainsi, quand on utilise un compteur à 588 bits comme compteur 86, il est remis à zéro en chaque point de l'extrémité du signal de synchronisation de lots de bits. En conséquence, le signal de synchronisation de lots est dérivé en tant que signal logique de niveau B au moment de la détection du signal de synchronisation de lots de bits de lecture. D'autre part, si le signal de synchronisation de lots n'a pas été appliqué lorsque le compteur 85 a compté les 588 impulsions d'horloge de lecture, le compteur 86 ne sera pas remis à zéro et générera un signal logique de niveau H.Ainsi, par un contrôle du signal de sortie du compteur 86, on peut déterminer si le signal de synchronisation de lots a été détecté ou non (que le signal correct d'horloge de lecture soit détecté ou non). Etant donné que le passage de l'opération asservie de synchronisation de lots de bits (SYNC) à l'opération d'asservissement à quartz (QRTZ) est effectué seulement lorsque ce signal de synchronisation de lots de bits de lecture est détecté et en d'autres termes, le passage à l'opération d'asservissement à quartz est impossible si le signal de synchronisation de lots de bits de lecture n'est pas détecté au cours de l'opération de synchronisation, le système est conçu de façon qu'un balayage forcé soit effectué pour bloquer le circuit PLL 27 en force sur la fréquence de l'information d'horloge. La figure 9 est un schéma synoptique montrant un exemple du dispositif de commande de balayage 76 de la figure 6, des références numériques identiques servant à désigner des parties analogues ou correspondantes sur les deux figures. Comme cela est représenté, deux signaux de tension continue V et Vh ayant des niveaux différents de tension sont g Vh appliqués à un amplificateur opérationnel OP1 qui fait partie d'un filtre de boucle 73, par l'intermédiaire de deux commutateurs 701 et 702 et à travers des résistances en série R3 et R Lé filtre de boucle 73 est sous la forme 4 d'un filtre actif comprenant les résistances R1 et R2 outre l'amplificateur fonctionnel OP1 et un condensateur C1.Pour commander les commutateurs 701 et 702, une bascule R-S 703 constituée d'une paire de portes NON/OU G1 et G2 à trois entrées est prevue.Les commutateurs 701 et 702 sont commandés respectivement par les signaux de sortie (C) et (D) des portes NON/OU G1 et G2. En outre, deux comparateurs de seuils 704 et 705 servent à déter miner une limite supérieure et une limite inférieure du niveau d'un signal de sortie (H) du filtre de boucle 73 qu'on utilise comme un signal de commande du VCO 74. Une borne d'entrée inversée du comparateur de seuils 704 reçoit un signal de tension Vm qui détermine le niveau limite supérieur et, sur une borne d'entrée non inversée du comparateur de seuils 705 est appliqué un signal de tension Vn qui détermine le niveau limite inférieur. Le signal de sortie du LPF 73 est appliqué à une borne d'entrée non inversée du comparateur 704 et à une borne d'entrée inversée du comparateur 705. Les signaux de sortie (I) et (J) des comparateurs de seuils 704 et 705 sont appliqués respectivement aux portes NON/OU G1 et G2 de la bascule 703 à titre de signaux d'entrée de remise à zéro.Les autres bornes d'entrée des portes NON/OU G1 et G2 reçoivent le signal de commande du balayage (A) pour effectuer la commande de balayage. Un commutateur 706 est connecté aux bornes de la résistance R4 et court-circuite le courant qui passe par la résistance R4 lors de l'application d'un signal de balayage forcé (B) à cette résistance. Les figures 10A à 10J sont des diagrammes de forme d'ondes mettant en évidence le fonctionnement du circuit de la figure 9 ; les figures 10A et 10J représentent respectivement les formes d'ondes des signaux (A) à (J) de la figure 9. En outre, les figures 10E et tOF sont des chronogrammes illustrant le cycle d'ouverture/fermeture des commutateurs 701et 702, alors que la figure 10G montre la forme d'onde du courant charge/décharge du condensateur C1 du filtre de boucle 73. Comme cela est représenté, quand le signal de commande du balayage (A) est au niveau H, la bascule 703 est bloquée à l'état de remise à zéro et aucune opération de balayage nta lieu. Quand le signal de commande du balayage (A) passe au niveau B, la bascule 703 est libérée de l'état de remise à zéro et lhopération de balayage devient possible. Dans la description qui va suivre, on présume que le signal de balayage forcé est au niveau H et que le commutateur 706 est initialement ouvert. Si le commutateur 701 se ferme dans cet état, le condensateur C1 reçoit le courant de charge comme indiqué sur la figure 10G et le niveau du signal de sortie du LPF 73 diminue progressivement comme on peut le voir sur la figure 10H.Quand le signal de sortie du LPF atteint le niveau de limite inférieure Vn (par exemple 4V), le comparateur 705 génère un signal de sortie tel qu'indiqué sur la figure 10J pour commander la bascule 703. En conséquence, les signaux de sortie de la bascule 703 sont inversés, comme on le voit sur les figures 10C et 10D, et les commutateurs 701 et 702 sont respectivement rendus ouvert et fermé. En conséquence, une tension négative est appliquée au condensateur C1 et une décharge de ce condensateur C1 a lieu, comme indiqué sur la figure 10G. Ainsi, le signal de sortie du LPF 73 croît progressivement du niveau de limite inférieure Vn au niveau de limite supérieure Vm (par exemple 6V), comme représenté sur la figure 10H. Quand le niveau du signal de sortie du LPF 73 atteint la limite supérieure Vm, le comparateur 704 est activé pour générer un signal de remise à zéro de la bascule 703, les positions des commutateurs 701 et 702 sont inversées et le niveau du signal de sortie du LPF 73 commence à diminuer progressivement depuis la limite supérieure Vm jusqu'à la limite inférieure Vn, une fois de plus, comme on peut le voir sur la figure 10H. L'opération de balayage dans laquelle le signal de sortie d'oscillation du VCO 74 augmente de façon réitérée et diminue en dedans d'un intervalle prédéterminé est alors exécutée. Par exemple, l'opération de balayage est exécutée dans la plage de t 200 kHz autour de 4,3218 MHz, à l'intérieur d'une période de temps de 10 ms. Etant donné que cette opération de balayage est relativement lente et provoque une faible perturbation externe sur le circuit PLL, ce circuit PLL n'est pas déverrouillé une fois qu'il a été verrouillé sur le signal d'horloge de lecture. En outre, puisque la plage de balayage est de + 200 kHz, c'est-à-dire plus étroite que celle des signaux parasites, le circuit PLL ne peut pas se verrouiller accidentellement sur le signal parasite. Dans le cas où le circuit PLL est verrouillé de façon erronée sur le signal parasite au cours de l'opération de recherche, le signal de commande du balayage forcé (B) passe au niveau B pour libérer le circuit PLL de l'état de verrouillage erroné et, de ce fait, le commutateur 706 passe à l'état fermé. En conséquence, la résistance R4 est court-circuitée et le courant de charge et de décharge du condensateur C1 augmente jusqu'à une valeur maximale et l'opération de balayage devient beaucoup plus rapide qu'une opération normale de balayage (par exemple, 100 fois plus rapide). Les chronogrammes des signaux du circuit sont représentés dans la partie de droite des figures 10A et 10J. On voit que le circuit PLL reçoit une perturbation externe de forte amplitude et ce circuit est incapable de rester à l'état verrouillé de sorte qu'il est libéré de son état de verrouillage erroné.Ainsi, l'opération de balayage forcé est amorcée. Etant donné qu'une durée relativement brève (par exemple 10 s) du signal de commande du balayage forcé (B) est exigée pour libérer le circuit PLL de son état de verrouillage erroné, le dispositif de commande 21 du système génère le signal (B) de commande du balayage forcé au niveau bas pendant 10,As et ensuite ce niveau du signal de commande (B) est élevé jusqu'à H. Après cela, la vitesse de l'opération de balayage redevient normale. Le dispositif de commande 21 vérifie la présence ou l'absence du signal de synchronisation des lots de bits, une fois de plus, et effectue l'opération de balayage forcé si le signal de synchronisation n'est pas détecté après l'écoulement d'une période prédéterminée (par exemple 10 ms période d'une opération de balayage indiquée sur la figure 9).Ainsi, le circuit PLL est correctement verrouillé sur le signal d'horloge de lecture en effectuant ces opérations jusqu'à la détection du signal de synchronisation de lots de bits. Les figures 11 et 12, quand elles sont combinées, donnent un exemple d'un organigramme de l'opération depuis le début de l'entraînement du moteur de l'axe jusqu'à un régime stable de fonctionnement dans lequel on obtient la vitesse linéaire correcte de la piste d'enregistrement en utilisant la structure de circuit du type décrit plus haut. Comme cela est représenté, une diode de laser (DL) pour le captage est activée par un ordre de démarrage. Après une période de stabilisation de la diode de laser (par exemple environ 200 ms), l'opération d'accélération (ACC) et l'opération d'introduction du système asservi de focalisation sont amorcées. L'opération ACC est exécutée pendant environ 500 ms-et, ensuite, on commute à l'opération HLD dans laquelle la vitesse de rotation du moteur de l'axe est maintenue à une valeur sensiblement constante.Etant donné que le système asservi de focalisation est verrouillé pendant au moins 100 ms (période au cours de laquelle la lentille de focalisation s'approche du disque d'enregistrement à partir de la position la plus éloignée) après la génération du signal d'ordre pour l'introduction de focalisation, la vitesse de rotation du disque d'enregistrement augmente au cours de cette période en conformité avec l'opération ACC et atteint la valeur de 500 tours/minute après l'écoulement d'un laps de temps de 500 ms. Cette vitesse de rotation est presqu'égale à celle qui donne la vitesse linéaire programmée sur le côté le plus intérieur de la piste d'enregistrement où le capteur est positionné pendant la période de mise en route et le rayon de la piste est presque de 24 mm. Pendant l'opération HLD après l'opération ACC, la détection d'un état de verrouillage asservi de la focalisation esteffectuée. Puisque l'opération de mise en route a lieu dans une position dans laquelle la piste d'enregistrement est présente, cette détection peut être effectuée par une mesure du niveau du signal HF de relecture. Etant donné que le captage du signal d'horloge de lecture est impossible si la focalisation n'est pas verrouillée et qu'en conséquence le système asservi d'accord ne peut fonctionner, alors la boucle d'asservissement de focalisation est ouverte et l'opération d'introduction du système asservi de focalisation est répétée. Si l'introduction de la focalisation ne réussit pas à deux reprises, le disque est éjecté car cela signifie que la mise en route est difficile. D'autre part, si la focalisation est verrouillée dans cet état, alors la boucle asservie d'accord est activée et l'opération est commutée sur la synchronisation des lots de bits, après l'écoulement d'une période de temps (c'est-à-dire après que le verrouillage de l'opération d'accord a été achevée). il en est ainsi que le signal de synchronisation de lots de bits de lecture soit ou non déterminé dans le démodulateur 28 pendant l'opération SYNC.Si le signal de synchronisation de lots de bits de lecture n'est pas détecté, cela veut dire que la vitesse de rotation du disque est toujours très éloignée de la vitesse correcte (plus de 4,6 %, ce qui correspond sensiblement à la gamme de balayage du circuit PLL 4,3218 MHz + 200 kHz), ou bien que le circuit PLL est verrouillé par erreur sur le signal parasite, si bien que la commutation à l'opération d'asservissement à quartz n'est pas possible. En conséquence, l'état de verrouillage du système asservi de focalisation est détecté par le contrôle du signal HF de lecture une fois de plus pour détecter un état de non focalisation provoqué par une forte vibration externe ou similaire. Si la focalisation est déverrouillée, le système est commmandé sur le mode d'arrêt de fonctionnement. Si le signal correct HF de lecture est généré, la commande du balayage forcé du circuit PLL est effectué par l'application du signal de commande du balayage forcé selon la figure 8 et, pour savoir si le signal de synchronisation de lots de bits est détecté, on effectue la recherche nécessaire après le laps de temps de 10 ms comme précédemment mentionné. Plus précisément, étant donné que le signal de synchronisation de lots de bits est détecté si le circuit PLL est verrouillé sur le signal d'information d'horloge de lecture, la commande de balayage forcé a lieu de façon répétée jusqu'à la détection du signal de synchronisation de lots. Si, par exemple, le signal de synchronisation de lots nta pas été détecté pendant un nombre prédéterminé de répétitions de cette boucle opératoire, le système est commandé sur le mode d'éjection de l'opération. On effectue cette opération en prenant en considération le cas où le disque est très sale ou le cas d'un chargement du disque à l'envers.Si le signal de synchronisation de lots est détecté, la commande d'asservissement est commutée sur la commande d'asservissement à quartz et le disque est entraîné de telle façon que par la suite une vitesse linéaire constante soit assurée. La raison pour laquelle la détection du signal de synchronisation de lots de bits risque de devenir impossible même si le signal HF de lecture est bon après la mise en service de la commande asservie de synchronisation des lots de bits, n'est pas que la vitesse linéaire devient correcte aussitôt après la mise en service de cette commande asservie de synchronisation, mais résulte du fait que l'augmentation de la vitesse linéaire jusqu'au régime permanent nécessite un certain temps par suite du moment d'inertie ou d'un phénomène analogue. En outre, la raison qui fait qu'on ne choisit pas simplement une opération de remplacement est que le captage du signal d'information d'horloge doit être le plus rapide possible. On va maintenant expliquer le comportement du système asservi au cours de ee qu'on appelle l'opération de recherche pendant laquelle la lecture d'une partie désirée des informations est rendue possible grâce à la recherche de l'information d'adresse. L'information d'adresse est enregistrée sous la forme d'un bit ayant une position spécifique dans chaque signaI de lots de bits, et une unité de l'information d'adresse est constituée de 98 bits contenus dans 98 lots de bits. Les derniers 16 bits de l'unité à 98 bits forment un signal CRC (vérification de redondance cyclique) de sorte qu'une détection d'erreur est possible. Pour l'opération de recherche, une adresse cible de recherche à été précédemment désignée et une comparaison de l'information d'adresse est effectuée pendant qu'on procède à une opération de réglage par curseur au cours de laquelle la position de captage de l'information est rapidement avancée par rapport au disque d'enregistrement dans une direction radiale. Plus présicément, l'opération d'avancement rapide est effectuée sur une courte période de temps, puis la position de captage est fixée et l'opération asservie d'accord est effectuée pour capter le signal d'horloge de relecture. L'information d'adresse est lue et ensuite comparée avec l'adresse de recherche et ces séries d'opérations sont répétées. Il est donc souhaitable que le temps nécessaire pour permettre la lecture de l'information d'adresse après l'arrêt de l'opération d'avancement rapide soit aussi bref que possible pour réduire la durée totale nécessaire à l'opération de recherche. D'autre part, la forme d'onde du signal HF est fortement modifiée quand la position de captage coupe les pistes d'enregistrement au cours de l'opération d'avancement rapide.Il n'est donc pas approprié d'effectuer le réglage asservi de synchronisation étant donné que le signal asservi du système asservi de synchronisation de lots de bits est entaché d'une erreur notable. Pour cette raison, on coupe la commande asservie de synchronisation pendant l'opération d'avancement rapide et on commute le système asservi sur l'opération HLD. Comme précédemment mentionné, l'information d'adresse est lue après une opération d'avancement rapide sur une distance prédéterminée et est ensuite comparée avec l'information d'adresse de recherche. Cependant, la vitesse de rotation du disque pendant la lecture de l'information d'adresse doit être égale ou très proche de la vitesse à laquelle on obtient la vitesse linéaire programmée, par suite de la nécessité de capter l'information d'horloge de lecture pendant la période de lecture de l'information d'adresse. Ainsi, on commute le système asservi de commande sur l'opération asservie de synchronisation de lots de bits (SYNC) pendant cette période. En d'autres termes, l'opération HLD est choisie en premier pendant qu'on effectue l'opération d'avancement rapide pour se rapprocher de l'adresse de recherche, puis on interrompt l'opération HLD et on compare l'information d'adresse lue sur le disque avec l'adresse de recherche pendant qu'on effectue la commande asservie de synchronisation de lots de bits. Dans cette séquence opératoire, puisque l'erreur de la commande asservie de synchronisation de lots de bits est relativement importante comme déjà mentionné, un signal d'erreur d'un niveau élevé de tension est appliqué au condensateur du circuit LPF 45 que l'on voit sur la figure 3. Ce signal d'erreur pose un problème, à savoir que le moteur de l'axe reçoit un courant d'excitation d'un niveau élevé lors de l'amorçage de la commande asservie de synchronisation de lots de bits lorsque l'opération d'avancement rapide est arrêtée. En conséquence, la vitesse de rotation du disque s'écarte de la valeur correcte, d'abord de façon importante, et après cela la servo-commande sera effectuée correctement. En outre, le temps nécessaire pour permettre au circuit PLL 27 de se verrouiller sur la fréquence d'information d'horloge est augmenté et, en conséquence, la durée de l'opération de recherche est également prolongée en raison de ce signal d'erreur à niveau de tension élevé. En vue de surmonter ce problème, le dispositif de commande 21 du système est conçu pour produire un signal de remise à zéro permettant de décharger le condensateur du système asservi de synchronisation de lots de bits de la figure 3 au cas où le système de commande asservi de synchronisation est mis hors service. La figure 13 est un diagramme illustrant un exemple de la commande de la recherche, mais montrant surtout le cas de l'amorçage de l-'opération de recherche à partir d'une position ayant une adresse plus petite que l'adresse de recherche devant servir de cible. Comme cela est représenté, pendant une période de temps allant de t0 à tl, période qui sera appelée période d'avancement rapide (FAST FWD 1) le disque est entraîné en rotation à une vitesse constante en conformité avec l'opération HLD tout en subissant une translation sur une distance prédéterminée dans le sens radial. Pendant la période de temps allant de t1 à t2, la commande asservie de synchronisation est effectuée et l'information d'adresse lue est comparée avec l'adresse de recherche. Etant donné que l'adresse de recherche est plus grande que l'adresse lue, l'opération d'avance rapide FAST FWD 1 estéxécutée une fois de plus au cours de la période de temps suivante, c'est-à-dire entre les instants t2 et t3. Sur la période allant de t3 à t4, est exécutée l'opération asservie de synchronisation et la comparaison entre les informations d'adresse est effectuée. Au cours de la période suivante entre les instants t4 à t5, le disque est déplacé dans une direction inverse des précédentes selon une opération d'inversion rapide (FAST RVS) sur une distance prédéterminée tout en effectuant l'opération HLD.La comparaison suivante de l'information d'adresse sous la commande asservie de synchronisation est effectuée pendant la période t5 à t6. Etant donné que l'information d'adresse lue est plus petite que l'adresse de recherche dans cet état, une opération d'avancement rapide (FAST FWD 2) sur une plus petite distance par comparaison avec l'opération précédente d'avancement rapide (FAST FWD1) et l'opération d'inversion (FAST RVS) est choisie alors que l'opération HLD se déroule sur la période suivante t6 à t Ensuite, la comparaison de - 7' l'information d'adresse est effectuée au cours de la période suivante t7 à t8 et on constate que l'information d'adresse lue est plus grande que l'adresse de recherche, ce qui correspond à ce que l'on appelle une opération de saut qu'on effectue à l'aide d'un miroir d'accord ou d'un dispositif analogue pour remplacer l'opération d'inversion rapide. Plus précisément, la position dans laquelle l'information est captée, c'est-à-dire la position du spot lumineux du faisceau de laser de lecture saute sur la piste d'enregistrement suivante par un changement instantané de l'angle du miroir d'accord. Cette opération de saut est divisée en deux étapes. Pendant la première période t8 à tg, une opération d'inversion avec saut (opération de saut dans le sens inverse) est effectuée entre plusieurs pistes et des dizaines de pistes (ce que l'on appellera multi-invers-ion avec saut) et, ensuite, on effectue la comparaison des adresses. Etant donné que le saut d'une piste d'enregistrement est effectué en un temps bref (100 à 500 s), la période accours de laquelle une perturbation est présente dans l'image restituée est très brève. En conséquence, si des opérations de saut de quelques pistes d'enregistrement à plusieurs dizaines de pistes d'enregistrement sont effectuées sur un bref intervalle de temps, par exemple plusieurs millisecondes, la perturbation du signal de lecture n'est présente que pendant des périodes extrêmement brèves de l'ordre d'une centaine de microsecondes à des intervalles de plusieurs millisecondes.Ainsi, le réglage de la vitesse de rotation du disque, en conformité avec la commande asservie de synchronisation reste possible à un degré suffisant si l'on utilise un signal de lecture ayant une perturbation de cet ordre. Pour cette raison, le réglage de la rotation du disque pendant l'opération de multi-inversion avec saut est effectuée conformément à la commande asservie de synchronisation. Quand on détecte que l'information d'adresse lue est supérieure à l'adresse de recherche au cours de la comparaison d'adresses sur une période tg à t10 après la multi-inversion avec saut, la comparaison d'adresses après une opération d'avancement avec saut (saut vers l'avant) d'une piste d'enregistrement est effectuée de façon répétée jusqu'à ce que l'information de l'adresse lue soit égale à l'adresse de recherche. En outre, la rotation du disque est réglée par l'opération asservie de synchronisation au cours de l'opération du saut vers l'avant. Après que l'adresse de recherche a été atteinte au temps t11, la rotation du disque est réglée selon l'opération d'asservissement à quartz (QRTZ) et une opération normale de lecture de l'information enregistrée a lieu si on place le système sur le mode "LECTURE". Si on choisit le mode PAUSE, a lieu une opération de pause au cours de laquelle l'opération d'inversion avec saut d'une piste d'enregistrement à la position de l'adresse de recherche désignée est effectuée de façon répétée. Pendant cette opération de pause, la perturbation du signal de lecture n'est présente que pendant une période de temps de plusieurs centaines de microsecondes de la période de saut à chaque fois que s'écoulent plusieurs centaines de millisecondes sur une révolution du disque d'enregistrement. En conséquence, la précision du signal de lecture est suffisante pour le réglage de la rotation du disque d'enregistrement selon l'opération QRTZ. Ainsi donc, le mode de réglage peut être commuté sur la commande d'asservissement à quartz et il peut également rester sur la commande asservie de synchronisation. Par ailleurs,- toutes les étapes illustrées par la figure 13 sont répétées jusqu'au moment où l'adresse lue devient plus grande que l'adresse de recherche.Il va de soi que la séquence d'opérations selon la figure 13 ne constitue qu'un exemple du fonctionnement du système selon l'invention et que de nombreuses variantes sont possibles. Dans tous les cas, le point essentiel est de choisir l'opération de maintien pendant la translation du curseur et de choisir l'opération asservie de synchronisation des lots de bits pendant la lecture de l'information d'adresses. Il ressort de ce qui précède que selon l'invention l'opération d'asservissement à quartz est choisie après l'opération asservie de synchroni sation des lots de bits dans laquelle la vitesse de rotation du disque est réglée presque correctement selon le résultat de la détection de la période du signal de synchronisation de lots de bits. Ainsi, la vitesse du disque est rapidement réglée à un état stable dans lequel les données enregistréoesont correctement reproduites. En outre, selon l'invention, on effectue une opération d'accélération pour fournir un courant d'excitation d'un niveau élevé constant au cours du démarrage de l'entrainement du disque.Ainsi, la vitesse de rotation du disque augmente rapidement jusqu'à un niveau proche de la vitesse correcte après le démarrage, et la détection de l'information d'horloge devient facile quand le niveau est atteint. En outre, s'il faut chercher l'information d'adresse, on choisit l'opération de maintien pendant une période d'avancement rapide ou d'inversion rapide et on choisit la commande asservie de synchronisation des lots de bits pendant le captage de l'information d'adresse. Ainsi, une recherche précise peut être faite sur une courte période de temps. Finalement, si le signal de synchronisation n'est pas détecté pendant l'opération asservie de synchronisation des lots de bits, le circuit PLL pour capter le signal d'horloge reçoit une perturbation externe qui libère automatiquement le circuit PLL d'un verrouillage erroné. On réalise ainsi une reproduction correcte du signal d'horloge et la commutation de l'opération de commande du système sur l'opération d'asservissement à quartz devient possible. Il va de soi qu'on peut apporter diverses modifications aux modes de réalisation qui ont été décrits et qui sont représentés sur les dessins, sans sortir pour cela du cadre de l'invention. REVENDICATIONS 1. Procédé pour détecter une erreur dans un disque d'enregistrement sur lequel un signal porteur d'information incluant un signal de synchronisation est enregistré, dans un système optique de lecture d'informations équipé d'un dispositif asservi de focalisation apte à focaliser un rayon lumineux de lecture sur une couche support d'informations du disque d'enregistrement et d'un dispositif de reproduction desdites informations comprenant un capteur destiné à recevoir la partie dudit rayon lumineux de lecture, qui est réfléchie par le disque d'enregistrement et à produire un signal de lecture,ce procédé étant caraetérisé en ce qu'il comprend les étapes consistant successivement 1) - à générer un signal de déclenchement d'une opération d'introduction dudit dispositif asservi de focalisation 2) - à détecter si ledit signal porteur d'information est présent dans ledit signal de lecture au bout d'une période de temps prédéterminée suivant l'instant de génération dudit signal de déclenchement 3) - à détecter si ledit signal de synchronisation est présent dans le signal porteur d'information extrait du signal de lecture.lorsque la présence dudit signal porteur d'information dans le signal de lecture a été détectée au cours de la deuxième étape ; et 4) - à établir que la lecture du disque d'enregistrement est erronée lorsque la présence du signal porteur d'information et/ou du signal de synchronisation n'est pas détectéeau cours de l'une ou l'autre des deuxième et troisième étapes. 2. Procédé pour détecter une erreur lors de la lecture d'un disque d'enregistrement sur lequel un signal porteur d'information incluant un signal de synchronisation est enregistré dans un système optique de lecture d'informations équipé d'un dispositif asservi de focalisation apte à focaliser un rayon lumineux de lecture sur une couche support d'informations du disque d'enregistrement et d'un dispositif de reproduction desdites informations comprenant un capteur destiné à recevoir la partie dudit rayon lumineux de lecture, qui est réfléchie par le disque d'enregistrement et à produire un signal de lecture, ce procédé étant caractérisé en ce qu'il comprend les étapes consistant successivement 1) - à générerunsignal de déclenchement d'une opération d'introduction dudit dispositif asservi de focalisation 2) - à détecter si ledit signal porteur d'information est présent dans ledit signal de lecture au bout d'une première période de temps prédéterminée suivant l'instant de génération dudit signal de déclenchement 3) - à générer un signal pour reprendre une opération dudit dispositif asservi de focalisation lorsque la présence du signal porteur d'information n'est pas détectée lors de la deuxième étape 4) - à détecter si le signal porteur d'information est présent dans le signal de lecture au bout d'une seconde période de temps prédéterminée suivant l'instant de génération dudit signal de reprise de l'opé- ration du dispositif asservi de focalisation 5) - à détecter si ledit signal de synchronisation est présent dans le signal porteur d'information extrait du signal de lecture lorsque la présence dudit signal porteur d'information dans le signal de lecture a été détectée lors de la deuxième étape ; et 6) - à établir que la lecture du disque d'enregistrement est erronée lorsque la présence du signal porteur d'information et/ou du signal de sync#hronisation n'est pas détectée au cours des quatrième et cinquième étapes.