Brevet FR2590092A1 — publié le 19870515

La présente invention concerne un convertisseur A/N ou N/A du type intégral. Comme exemple de convertisseurs A/N, on connaît dans la technique le convertisseur A/N du type intégral. Dans ce conver- tisseur A/N du type intégral, un signal d'entrée analogique est délivré via un élément de commutation d'échantillonnage à un inté- grateur qui est constitué d'un amplificateur opérationnel et d'un condensateur. Au moment o l'étément de commutation est fermé, le condensateur commence à se charger jusqu'à la tension d'entrée. Le condensateur est connecté à deux sources de courant constant qui produisent des courants d'alimentation différents par l'intermédiaire de commutateurs respectifs. Au moment o l'élément de commutation d'échantillonnage est ouvert, les sources de courant constant tiennent leurs commutateurs fermés, et le condensateur se décharge par les sources de courant constant. Les deux sources de courant constant produisent des courants I et i0o, qui sont fixés, en amplitude, dans le rapport I:i = 2 7:1, soit 128:1. Initialement, le commutateur o o associé à la source de courant de Io est fermé, ce qui amène le condensateur à commencer à se décharger, et la durée de décharge jusqu'au moment o la tension du condensateur prend la valeur prédé- terminée est mesurée à l'aide d'un compteur de bits d'ordre supérieur. Ensuite, le commutateur associé à la source de courant de I s'ouvre et, au même moment, le commutateur associé à la source de courant de i se ferme, et le condensateur continue de se décharger jusqu'à o ce que la tension soit tombée à une valeur de zéro volt, pour laquelle on mesure la durée de décharge à l'aide d'un compteur de bits d'ordre inférieur. Les valeurs de comptage qui restent dans les compteurs de bits d'ordre supérieur et d'ordre inférieur repré- sentent, en combinaison, une valeur numérique de 16 bits constituant un résultat de conversion A/N pour le signal analogique d'entrée. Le convertisseur A/N ci-dessus est décrit dans la demande de brevet européen n 83900968.5 (déposée le 25 mars 1983) qui a été publié le 25 mai 1984 sous le n 0108812, par la demanderesse, et un convertisseur N/A utilisant ce même principe est décrit dans la demande de brevet français n 8123215 (déposée le 11 décembre 1981) et dans la demande de brevet français n 8216930 (déposée le 8 octobre 1982). Le convertisseur A/N classique ci-dessus présenté fonctionne avec une vitesse de conversion qui est déterminée à partir de la durée comprise entre le moment o le compteur de 9 bits d'ordre supérieur commence à compter et le moment o le compteur de 7 bits d'ordre inférieur finit de compter. Le compteur des 9 bits d'ordre supérieur a une capacité de comptage de 29 (c'est-à- dire 512), tandis que le compteur de 7 bits d'ordre inférieur a une capacité de comptage de 27 (c'est-à-dire 128). Par conséquent, la capacité de comptage totale du compteur des 9 bits d'ordre supérieur et du compteur des 7 bits d'ordre inférieur est 640. Pour une fréquence d'échantillonnage donnée de 48 kHz par exemple, il faut effectuer dans la période correspondante 640 opérations de comptage. S'il est prévu de mettre en oeuvre la conversion A/N de deux canaux alternativement sur une base de division dans le temps, le générateur d'horloge doit produire un signal d'horloge pilote ayant une fréquence fm1 = 2 x 48 x 640 = 61,44 MHz. Pour quantifier un signal d'audiofréquences, ou signal audio, analogique d'entrée à une fréquence d'échantillonnage fs, il est nécessaire d'enfermer le signal analogique d'entrée à l'intérieur de la bande fs/2 à l'aide d'un filtre passe-bas analo- gique pour supprimer le bruit de dépliage de fréquence qui est créé avec le centre sur la fréquence d'échantillonnage fs. Pour obtenir des caractéristiques satisfaisantes jusqu'à une région de fréquence supérieure, le filtre passe-bas doit posséder une courbe de réponse raide, ce qui est toutefois difficile à réaliser à l'aide d'un filtre passe-bas analogique. Pour quantifier le signal audio analogique d'entrée d'un magnétophone numérique par exemple, un schéma concevable est de limiter le signal d'entrée à l'intérieur d'une bande fs à l'aide d'un filtre passe-bas analogique et, après qu'il a été quantifié à une fréquence d'échantillonnage doublée 2fs, on la limite finalement à l'intérieur d'une bande de fs/2 à l'aide d'un filtre numérique. Ainsi, en effectuant le processus de quantification à une fréquence double de la fréquence d'échantillonnage fs, on rend possible la - quantification jusqu'à la bande de fs sur la base de la théorie de l'échantillonnage. Puisque la bande nécessaire pour l'échantillonnage à la fréquence fss'entendjusqu'àunefréquence fs/2, l'emploi d'un filtre passe-bas numérique raide accordé sur la fréquence fs/2 élimine Ca nécessité d'une réponse raide pour le filtre passe-bas analogique. On réalise un filtre numérique à réponse raide plus facilement qu'un filtre analogique. De cette façon, en quantifiant à une fréquence 2fs et en pratiquant une limitation de bande à l'aide d'un filtre numérique, on peut obtenir à faible coût les caractéristiques de fonctionnement satisfaisante jusqu'à une région de fréquences élevée. Dans le cas ci-dessus présenté de la quantification d'un signal analogique d'entrée à une fréquence double de la fréquence d'échantillonnage fs, il faut que le convertisseur A/N fonctionne à une vitesse double du cas de la quantification à la fréquence fs. Pour effectuer une conversion A/N à une fréquence 2fs, qui est deux fois plus rapide que la fréquence d'échantillonnage fs, en utilisant le convertisseur A/N classique ci-dessus présenté, il faut doubler la fréquence d'horloge pilote fm nécessaire en lui donnant la valeur 2 x 2 x 48 x 640 = 122, 88 MHz. Le générateur de signaux d'horloge pilote utilise un résonateur à cristal, mais il est difficile d'obtenir une oscillation d'horloge pilote stable à une fréquence si élevée à l'aide d'un résonateur à cristal. C'est donc un objet de l'invention de proposer un convertisseur A/N ou N/A qui fonctionne avec une vitesse de conver- sion accrue. Un autre but de cette invention est de produire un convertisseur A/N ou N/A qui peut réduire la disparité du rapport des courants lorsque l'on fabrique le convertisseur sous forme de circuit intégré, grâce à la réalisation d'un rapport plus petit pour les sources de courant de référence. La présente invention se rapporte à un convertisseur analogique-numérique ou numérique-analogique comprenant une borne d'entrée de signal, un intégrateur connecté à la borne d'entrée de signal, plusieurs sources de courant constant connectées à l'intégrateur de façon que l'intégrateur reçoive des courants constants respectifs, un moyen de comptage comportant un premier compteur qui possède un premier nombre prédéterminé de bits destiné aux bits les plus significatifs et un deuxième compteur qui possède un deuxième nombre prédéterminé de bits destiné aux bits les moins significatifs, et un générateur de signaux d'horloge qui produit un premier signal d'horloge ayant une première fréquence d'horloge et délivré au premier compteur et un deuxième signal d'horloge ayant une deuxième fréquence, plus élevée que la première fréquence d'horloge, et délivré au deuxième compteur, les courants respectifs des différentes sources de courant constant étant déterminés respec- tivement en fonction des premier et deuxième nombres prédéterminés de bits. et des première et deuxième fréquences d'horloge des premier et deuxième signaux d'horloge. La description suivante, conçue à titre d'illustra- tion, vise à donner une meilleure compréhension de ses caractéris- tiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure 1 est un schéma de principe montrant un mode de réalisation de l'invention; - les figures 2A, 2B, 2C sont des diagrammes de formes d'onde utilisés pour expliquer la production d'un signal d'horloge possédant une fréquence double selon le mode de réalisation; les figures 3A à 3F sont des diagrammes de-formes d'onde utilisés pour expliquer le fonctionnement du mode de réalisa- tion; et - les figures 4A-4B et 5A-5B sont des diagrammes de formes. d'onde utilisés pour expliquer le mode de réalisation de l'invention. Sur la figure 1, un amplificateur opérationnel 1 est associé à un condensateur 2 connecté entre sa borne d'entrée d'inver- sion et sa borne de sortie, ces constituants formant un intégrateur. La borne de sortie de l'amplificateur opérationnel 1 est connectée via une résistance 4 à une première extrémité d'une résistance 5, dont l'autre extrémité est connectée à la borne d'entrée 6 du convertisseur. Les résistances 4 et 5 sont connectées par leur extrémité commune, via un circuit de commutation 3, à la borne d'entrée d'inversion de l'amplificateur opérationnel 1. La borne d'entrée de non-inversion de l'amplificateur opérationnel 1 est connectée à la terre. La borne d'entrée d'inversion de l'amplifi- cateur opérationnel 1 est connectée à une première borne d'une source de courant 9 produisant une valeur de courant I et d'une o autre source de courant 10 produisant une valeur de courant io, respectivement par l'intermédiaire de circuits de commutation 7 et 8. Les sources de courant 9 et 10 sont connectée à la terre par leur autre borne. Le circuit de commutation 3 reçoit des impulsions d'échantillonnage Ps de la part d'un circuit de commande 14. Lorsque le circuit de commutation 3 se ferme en réponse à une impulsion d'échantillonnage Ps, un signal analogique d'entrée présent sur la borne d'entrée 6 est échantillonné et maintenu d'une manière telle que le condensateur 2 se charge jusqu'à la tension d'entrée Vin. Lorsque le circuit de commutation 3 a été ouvert, le condensateur 2 se décharge par l'intermédiaire des sources de courant 9 et 10. Les circuits de commutation 7 et 8 sont commandés par le circuit de commande 14 de façon que le condensateur 2 se décharge d'abord jusqu'à un certain niveau de tension par l'intermédiaire de la source 9 de courant Io0, puis se décharge ensuite par la source 10 de courant io. Les sources de courant 9 et 10 présentent des valeurs de courant I0 et i qui sont préétabliesde façon à avoir la rela- o o tion I /i = 228. o o L'amplificateur opérationnel I délivre sa tension de sortie à des comparateurs 11 et 12. Le comparateur 11 reçoit une tension de référence Vr via la borne 13, et il compare le signal de sortie de l'amplificateur opérationnel I avec la tension de référence -Vr. Le comparateur 12 a une borne d'entrée connectée à la terre, et il compare le signal de sortie de l'amplificateur opérationnel 1 avec le niveau du potentiel de la terre. Les compara- teurs 11 et 12 délivrent leurs signaux de sortie de comparaison au circuit de commande 14 et, dans le même temps, ceux-ci sont respec- tivement appliqués à une première entrée de portes ET 15 et 16. Un circuit 17 générateur de signaux d'horloge produit un signal d'horloge pilote à une fréquence fm, et celui-ci est appliqué à une autre borne d'entrée de la porte ET 15. La porte ET 15 reçoit le signal de sortie du comparateur 11 à une première entrée, si bien qu'elle transmet le signal d'horloge fm produit par le circuit générateur de signaux d'horloge 17 au circuit de commande 14 lorsque le signal de sortie du comparateur 11 est au niveau haut. Pendant que le comparateur 11 produit un niveau de sortie haut, le circuit de commutation 7 est fermé et le signal d'horloge fm est délivré au circuit de commande 14, si bien qu'un compteur de 8 bits d'ordre supérieur 20 agit en comptant le signal d'horloge. Le signal d'horloge de fréquence fm produit par le circuit générateur de signaux d'horloge 17 est également délivré à une borne d'entrée d'une porte OU exclusif 19 et, dans le même temps, par l'intermédiaire d'un circuit retardateur 19, ce même signal d'horloge est appliqué à une autre borne d'entrée de la porte OU exclusif 19. Ainsi, grâce à l'application du signal d'horloge fm (figure 2A) à une première borne d'entrée de la porte OU exclusif 19 et du signal d'horloge fm retardé (figure 2B) à son autre borne d'entrée, la porte OU exclusif 19 produit un signal d'horloge ayant une fréquence 2fm (figure 2C) à sa borne de sortie. La borne ET 16 reçoit à sa première borne d'entrée le signal de sortie du comparateur 12 et, par conséquent, elle laisse passer le signal d'horloge 2fm produit par la porte OU exclusif 19 à destination du circuit de commande 14 lorsque le signal de sortie du comparateur 12 est au niveau haut. Pendant que le comparateur 12 produit un signal de sortie d'un niveau haut, le circuit de commutation 8 est fermé et le signal d'horloge 2fm est délivré au circuit de commande 14 de sorte qu'un compteur de 8 bits d'ordre inférieur 21 agit en comptant le signal d'horloge. On va maintenant décrire le fonctionnement du mode de réalisation précédent en relation avec les figures 3A à 3F. Lorsqu'une impulsion d'échantillonnage Ps possédant une période active de to à tl, comme représenté sur la figure 3A, est délivré par le circuit de commande 14 au circuit de commutation 3, le circuit de commutation 3 se ferme, si bien que le signal analogique d'entrée présent sur la borne d'entrée 6 est échantillonné et maintenu, et la tension de sortie de l'amplificateur opérationnel 1 tombe dans une proportion qui est fonction du niveau de tension du signal audio-analogique d'entrée, comme représenté sur la figure 3B. Lorsque l'impulsion d'échantillonnage Ps diminue à l'instant t1 comme représenté sur la figure 3A, le circuit de commutation 3 s'ouvre, si bien que le circuit de commutation 7 se ferme de la manière présentée sur la figure 3C, et, dans le même temps, le compteur des 8 bits d'ordre supérieur 20 commence à compter, comme représenté sur la figure 3E. En réponse à la fermeture du circuit de commutation 7, le condensateur 2, qui a été chargé par la source 9 de courant I se décharge et, par conséquent, le signal de sortie o de l'amplificateur opérationnel 1 augmente comme indiqué sur la figure 3B. Dans le même temps, le compteur des 8 bits d'ordre supérieur 20 compte le signal d'horloge de fréquence fm, comme représenté sur la figure 3E. Lorsque le signal de sortie de l'amplificateur opé- rationnel 1 est tombé jusqu'à la tension de référence -Vr, le comparateur 11 produit un signal de sortie de niveau bas. A l'instant t2 o le signal de sortie du comparateur 11 passe au niveau bas, le circuit de commutation 7 s'ouvre et le circuit de commuta- tion 8 se ferme. Alors, le compteur des 8 bits d'ordre supérieur 20 cesse de compter, comme représenté sur la figure 3E, et le compteur des 8 bits d'ordre inférieur 21 commence à compter, comme représenté sur la figure 3F. En réponse à la fermeture du circuit de commuta- tion 3, comme indiqué sur la figure 3B, le condensateur 2 se décharge graduellement par l'intermédiaire de la source 10 de courant io0, et le signal de sortie de l'amplificateur opérationnel I s'élève graduel- lement comme indiqué sur la figure 3B. Dans le même temps, le compteur des 8 bits d'ordre inférieur 21 compte le signal d'horloge de fré- quence 2fm, comme représenté sur la figure 3F. Lorsque le signal de sortie de l'amplificateur opérationnel 1 s'est élevé jusqu'au niveau 0 V, le comparateur 12 produit un signal de sortie de niveau bas et, à l'instant t3, o le signal de sortie du comparateur 12 passe au niveau bas, le compteur des 8 bits d'ordre inférieur 21 cesse de compter. Les valeurs des courants Io et i produits par Les sources de courant 9 et 10 sont fixées de manière à présenter la relation suivante: Io/i0: 128 (=27) Le compteur des 8 bits d'ordre inférieur 21 fonc- tionne à 2fm, soit deux fois la fréquence des signaux d'horloge pilote fm et, par conséquent, de manière équivalente, le compteur des 8 bits d'ordre inférieur 21 est amené à rendre une pondération de 28 pour chaque valeur de comptage relativement à une valeur de comptage du compteur des 8 bits d'ordre supérieur 20. Par conséquent, la connexion en série du compteur des 8 bits d'ordre supérieur 20 et du compteur des 8 bits d'ordre inférieur 21 produit une donnée de conversion de 16 bits. Malgré la modification apportée au proportionnement respectif des nombres des bits d'ordre supérieur et d'ordre inférieur des compteurs, puisque l'on passe des 9 bits d'ordre supérieur et des 7 bits d'ordre inférieur du convertisseur A/N classique ci-dessus mentionné aux 8 bits d'ordre supérieur et aux 8 bits d'ordre infé- rieur, le compteur des bits d'ordre inférieur 21 agit en comptant la fréquence 2fm et, par conséquent, le rapport des courants I /i peut être rendu égal à celui du cas du convertisseur A/N classique. Ainsi, le compteur des 8 bits d'ordre inférieur 21 agit en comptant la fréquence 2 fm, soit deux fois la fréquence d'horloge pilote fm, dans ce mode de réalisation, si bien que la vitesse de conversion peut être augmentée sans élévation de la - fréquence d'horloge pilote. De manière plus détaillée, la vitesse de conversion est déterminée à partir de la durée entre le moment o le compteur des 8 bits d'ordre supérieur 20 commence à compter et celui o le compteur des 8 bits d'ordre inférieur 21 cesse de compter. Le compteur des 8 bits d'ordre supérieur 20 compte jusqu'à 256, tandis que le compteur des 8 bits d'ordre inférieur 21, qui compte le signal d'horloge 2fm, compte jusqu'à 128 en termes de signal d'horloge pilote. Par conséquent, le nombre total du décompte obtenu par le compteur des 8 bits d'ordre supérieur 20 et le compteur des 8 bits d'ordre inférieur 21 est 384 en termes de signal d'horloge pilote. Pour la conversion A/N à deux canaux effectuée à une fréquence double de la fréquence d'échantillonnage fs de 48 kHz par exemple, la fréquence pilote fm nécessaire est donnée par: fm = 2 x 2 x 48 x 384 = 73,728 MHz. Par conséquent, une conversion à vitesse élevée est rendue possible sans qu'il soit besoin de fixer une fréquence d'horloge pilote fm beaucoup plus élevee. Dans le cas o les bits sont divisés en 9 bits d'ordre supérieur et 7 bits d'ordre inférieur, comme pour le convertisseur A/N classique, la fréquence d'horloge pilote fm nécessaire est donnée par fm = 2 x 2 x 48 x 576 = 110,592 MHz, ce qui est beaucoup plus:.élevé que celle correspondant à la division ci-dessus entre 8 bits d'ordre supérieur et 8 bits d'ordre inférieur. Sur cette base, lorsque le compteur des bits inférieurs 21 est destiné à travailler à une fréquence 2fm, soit deux fois la fréquence d'horloge pilote, une vitesse de conversion plus élevée est obtenue par la division entre 8 bits d'ordre supérieur et 8 bits d'ordre inférieur que pour le cas du schéma classique. Dans le cas de la division entre 9 bits d'ordre supérieur et 7 bits d'ordre inférieur, les sources de courant 9 et 10 ont un plus petit rapport de courant, soit 64:1, ce qui conduit à une disparité plus petite pour le rapport des courants lorsque le convertisseur est fabriqué sous forme de circuit intégré. Il est également possible d'accélérer la conversion en délivrant la fréquence d'horloge 2fm produite par la porte OU exclusif 19 au compteur des 8 bits d'ordre supérieur 20 en plus du compteur des 8 bits d'ordre inférieur 21. Toutefois, il n'est pas facile au circuit 17 générateur de signaux d'horloge de produire un signal d'horloge qui présente toujours un coefficient d'utilisa- tion de 50 % exactement. Les variations du coefficient d'utilisation du signal d'horloge pilote crée une erreur en raison d'un taux de conversion incohérent. Cette erreur est plus sérieuse pour les bits les plus significatifs. Lorsque le compteur des 8 bits d'ordre supérieur 20 travaille à la fréquence 2fm, la valeur de courant à délivrer par la source de courant 9 est 2Io. Par conséquent, la variation du niveau dans l'intervalle T du signal d'horloge pilote ayant un coefficient d'utilisation de 50 %, comme représenté sur la figure 4A, est donnée par: 2I Y I C 2 C Si le coefficient d'utilisation varie de At, comme indiqué sur la figure SA, alors La formule suivante s'applique: 2I T + At I I c 2 C o C Le résultat obtenu est une erreur de l'ordre de (I /C)At. Alors O. la variation du niveau du compteur des 8 bits d'ordre inférieur 21 est donnée par: 2i -o i C 2 C o Si la variation du niveau provoquée par la variation du coefficient d'utilisation est plus grande que le bit de moindre signification du compteur des 8 bits d'ordre inférieur 21, c'est- à-dire si io go > I At, ceci pose un problème. Par exemple, lorsque le réglage est fait à I0/io = 256, le coefficient d'utilisation ne doit pas varier de 1/256 ou plus. Alors qu'il a été décrit un mode de réalisation du convertisseur A/N, l'invention s'applique tout aussi bien à un convertisseur N/A du type intégral. Selon l'invention, le compteur des bits d'ordre infé- rieur fonctionne à une fréquence d'horloge double de la fréquence d'horloge pilote, ce qui permet une vitesse de conversion accrue sans élévation de la fréquence d'horloge pilote. En résultat, l'opération de quantification effectuée à la fréquence 2fs, soit deux fois la fréquence d'échantillonnage fs, qui était mise en oeuvre classiquement à l'aide d'une horloge pilote à 122,88 MHz par exemple, est maintenant rendue possible à l'aide d'une horloge pilote fonc- tionnant à une fréquence aussi basse que 73,728 MHz par exemple, En outre, le fait de fixer la fréquence d'horloge relative au compteur il des bits d'ordre inférieur à une valeur double de la fréquence d'horloge pilote permet d'adopter..un rapport plus petit pour les courants d'alimentation, si bien qu'on peut minimiser la disparité du rapport des courants Lorsque l'on fabrique le convertisseur sous forme d'un circuit intégré. Bien entendu, l'homme de l'art sera en mesure d'ima-t giner, à partir du dispositif dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Convertisseur analogique-numérique ou bien numérique-analogique, caractérisé en ce qu'il comprend: - une borne (6) d'entrée de signal; - un intégrateur (1, 2) connecté à ladite borne d'entrée de signal; - plusieurs sources (9, 10) de courant constant connectées audit interrupteur de façon que ledit intégrateur reçoive des courants constants respectifs; - un moyen de comptage comportant un premier compteur (20) qui possède un premier nombre prédéterminé de bits destiné aux bits les plus significatifs et un deuxième compteur (21) qui possède un deuxième nombre prédéterminé de bits destiné aux bits les moins significatifs; et - un moyen générateur de signaux d'horloge (14 à 19) qui produit un premier signal d'horloge ayant une première fréquence d'horloge et délivré audit premier compteur et un deuxième signal d'horloge ayant une deuxième fréquence, supérieure à la première fréquence d'horloge, et délivré audit deuxième compteur; les courants respectifs desdites sources de courant constant étant respectivement déterminés en fonction desdits premier et deuxième nombres prédéterminés de bits et desdites première et deuxième fréquences d'horloge desdits premier et deuxième signaux d'horloge. 2. Convertisseur selon la revendication 1, caractérisé en ce que ledit moyen générateur de signaux d'horloge comprend un moyen (15, 17) générateur de signaux d'horloge pilote qui produit ledit premier signal d'horloge et un moyen doubleur de fréquence (16, 17, 18, 19) qui produit ledit deuxième signal d'horloge à partir dudit premier signal d'horloge. 3. Convertisseur analogique-numérique, caractérisé en ce qu'il comprend: une borne (6) d'entrée de signal analogique; - un premier moyen de commutation (3); - un deuxième moyen de commutation (7); - un troisième moyen de commutation (8); - un intégrateur (1, 2) connecté à ladite borne d'entrée de signal analogique par l'intermédiaire dudit premier moyen de commutation (3); - - un moyen de comparaison (11, 12) comportant un premier et un deuxième comparateur; une borne d'entrée dudit premier comparateur (11) étant connectée à Ladite sortie dudit intégrateur (1) et l'autre borne d'entrée étant connectée à une première source de tension de référence (13); une première borne d'entrée du deuxième comparateur (12) étant connectée à ladite sortie dudit intégrateur et l'autre borne d'entrée étant connectée à une deuxième source de tension de référence (le potentiel de la terre); - un moyen de comptage comportant un premier compteur (20) qui possède un premier nombre prédéterminé de bits destiné aux bits les plus significatifs et un deuxième compteur (21) qui possède un deuxième nombre prédéterminé de bits destiné aux bits les moins significatifs; - un moyen générateur de signaux d'horloge (15 à 19) qui produit un premier signal d'horloge ayant une première fréquence et délivré audit premier compteur et un deuxième signal d'horloge ayant une deuxième fréquence, supérieure à la première fréquence d'horloge, et délivré audit deuxième compteur; plusieurs sources de courant constant (9, 10) connectées audit intégrateur par l'intermédiaire respectif desdits deuxième et troisième moyens de commutation (7, 8) de sorte que ledit intégrateur reçoive des courants constants respectifs qui sont respectivement déterminés en fonction desdits premier et deuxième nombres prédéterminés de bits et desdites première et deuxième fréquence d'horloge desdits premier et deuxième signaux d'horloge; et - un moyen de commande (14) qui commande lesdits premier, deuxième et troisième moyens de commutation et ledit moyen de comptage en fonction du signal de sortie dudit moyen générateur de signaux d'horloge et du signal de sortie dudit moyen de comparaison.