Brevet FR2595859A1 — publié le 19870918

"MEMOIRE AVEC TAMPON AMPLIFICATEUR". La présente invention a pour objet une mémoire comportant un ensemble de cellules de mémoire pour mémoriser chacune un bit à lire avec des moyens de lecture agissant sous la commande d'un signal de commande de lecture, un ensemble de 05 lignes de bit chacune étant munie de moyens de précharge pour être préchargée sous la commande d'un signal de commande de précharge, et, situé en bout de chaque ligne de bit, un tampon amplificateur de lecture agissant sous la commande d'un transistor de transmission pour délivrer sur une ligne de sortie 10 un signal stable amplifié représentatif de la valeur d'un bit lu. Ce genre de mémoire est bien connu et souvent utilisé dans l'industrie de l'électronique et de l'informatique. Un exemple connu d'une telle mémoire est décrit dans la publication "IEEE International Solid-State Circuits Conference, 12 Février 1982, IEEE, New York (US) S.Konishi - A 64 Kb CMOS - RAM p. 258-259". Pratiquement toutes les mémoires, vive morte 20 etc..., sont organisées sous forme d'une matrice de cellules de bit, chaque cellule étant située au croisement d'une colonne et d'une rangée; lors d'une opération de lecture une seule cellule de chaque rangée est lue et l'information est transmise sur une ligne de bit laquelle est commune à toutes les cel25 lules de la même rangée; le dispositif de lecture proprement dit, ici appelé tampon amplificateur de lecture, est situé en bout de chaque ligne de bit; la présente invention concerne plus particulièrement le tampon amplificateur de lecture. Dans les mémoires connues, réalisées notamment en 30 technologie MOS, le tampon amplificateur comporte généralement un amplificateur ("sense amplifier"), un transistor de -2 transmission ("passing") commandé par la commande de lecture, et un tampon ("latch"); il est donc composé d'au moins huit transistors; la présente invention a pour but de réduire ce nombre de transistors. Une mémoire, selon la présente invention, est particulièrement remarquable en ce que le tampon amplificateur de lecture comporte premièrement, le dit transistor de transmission dont une première électrode est connectée à la dite ligne de bit, deuxièmement, une capacité de mémorisation 10 connectée entre la deuxième électrode du dit transistor de transmission et la masse, troisièmemernt, un premier inverseur connecté entre la deuxième électrode du transistor de transmission et la dite ligne de sortie, quatrièmement, un deuxième inverseur connecté en tête-bêche sur le dit premier 15 inverseur, et en ce que d'une part la grille du dit transistor de transmission est connectée non seulement à la dite commande de lecture mais aussi à la dite commande de précharge pour que le dit transistor de transmission soit passant non seulement pendant la lecture, mais aussi pendant la précharge, d'autre 20 part le dit deuxième inverseur est faible par rapport au dit premier inverseur, mais néanmoins suffisant pour au moins compenser toute décharge parasite de la dite capacité de mémorisation. Ainsi le tampon amplificateur ne comporte que 25 cinq transistors ce qui est un avantage puisque l'on recherche actuellement la plus haute intégration dans le domaine des circuits intégrés et que cette économie en nombre de transistors se répète sur chaque ligne de bit de la mémoire; dans certains types de mémoires il y a jusqu'à 4 lignes de bit par 30 rangée; ainsi l'économie de place, qui se mesure en mm2 de substrat, est donc considérable. Dans un mode de réalisation avantageux, sachant que chaque ligne de bit a une capacité équivalente relativement importante, l'invention est remarquable en ce que la dite 35 capacité de mémorisation est relativement faible par rapport à -3 la dite capacité équivalente de la ligne de bit. Ainsi, lors d'une lecture, le temps de décharge sera d'autant plus court que la capacité sera faible; cette caractéristique vise à diminuer le temps global de lecture. s05 L'invention sera bien comprise au vu de la description d'un exemple, non limitatif, de réalisation s'appuyant sur les dessins suivants: Figure 1. Une ligne de bit de mémoire RAM connue. Figure 2. Une ligne de bit de mémoire RAM selon l'invention. Sur la figure 1 est représentée une cellule de mémoire connue BR accessible par deux transistors, l'un commandé par la commande de lecture RD pour transférer l'in15 formation lue sur la ligne de bit Q, l'autre commandé par la commande de lecture RD Q pour transférer l'information lue sur la ligne de bit complémentaire Q; les autres cellules de mémoire de la même rangée, ici non représentées, sont similairement connectées aux deux lignes de bit Q et Q; sur certaines 20 mémoires il y a jusqu'à quatre lignes de bit par rangée ainsi que décrit dans le brevet US 4 395 765; le nombre de rangées est évidemment dépendant de la taille de la mémoire; sur la figure une seule ligne de bit est représentée en détail, les autres lui sont similaires. La ligne de bit Q est munie de moyens de précharge MCH connus pour précharger la ligne de bit sous la commande d'un signal de commande de précharge PCH; la capacité équivalente CB de la ligne de bit est, pour mémoire, ici symboliquement représentée, c'est une capacité qui résulte prin30 cipalement de la longueur de la ligne de bit; le circuit SA est un amplificateur-sélecteur ("Sense Amplifier") et le circuit LA est un tampon ("Latch") dont le transistor de transmission TR ("passing") agit sous la commande du signal de commande de lecture RD; sachant que chaque inverseur est 35 composé de deux transistors, il est clair que les deux - 4 circuits (SA+LA), qui constituent un tampon amplificateur de lecture situé en bout de ligne de bit, comportent huit transistors; le signal de sortie, stable et amplifié, est disponible après lecture sur la ligne de sortie S. Sur la figure 2, un tampon amplificateur TA conforme à l'invention est représenté situé en bout de ligne de bit q; les autres éléments, qui sont inchangés par rapport à la figure 1, sont représentés identiquement et avec les mêmes repères. Le transistor de transmission TR dont une première électrode El est connectée à la ligne de bit est maintenant commandé sur sa grille par la commande PCHRD laquelle est active non seulement pendant la dite commande de lecture RD mais aussi pendant la commande de précharge PCH; la capacité CS est une capacité de mémorisation connectée entre la deuxième électrode E2 du transistor de transmission TR et la masse; un premier inverseur PI est connecté entre la deuxième électrode E2 et la ligne de sortie S; un deuxième inverseur SI est connecté en tête-bêche sur le premier inverseur PI; le 20 deuxième inverseur est faible par rapport au premier inverseur. Le fonctionnement du circuit est le suivant: pendant la précharge, commande PCH active, la ligne de bit Q est préchargée ainsi que la capacité de mémorisation CS puis25 que le transistor de transmission TR est passant; le signal haut ainsi présent sur l'électrode E2 est inversé par l'inverseur PI et la ligne de sortie S porte un signal bas; pendant la lecture deux cas peuvent se présenter selon le contenu de la cellule de mémoire: a) si la ligne de bit Q conserve la 30 valeur 1, les valeurs établies pendant la précharge restent inchangées et la ligne de sortie conserve son niveau bas; b) si la ligne de bit Q est tirée à zéro, les deux capacités CB et CS se déchargent progressivement jusqu'à ce que l'inverseur PI bascule pour, dans ce cas, délivrer sur la ligne de sortie 35 -5 un niveau haut. Pour que l'inverseur PI puisse basculer, il est clair que l'inverseur SI doit être faible pour ne pas contrarier la décharge des capacités pendant la lecture; par contre, après la lecture, lorsque le transistor de transmis05 sion TR n'est pas passant, l'inverseur SI doit être suffisant pour compenser tout changement d'état intempestif, notamment la décharge, de la capacité de mémorisation; la décharge serait sinon inévitable à la longue du fait des courants de fuite. Pour que la vitesse de lecture soit assez rapide, il est clair que la capacité de mémorisation CS doit être relativement faible par rapport à la capacité équivalente CB de la ligne de bit. Le tampon amplificateur ainsi réalisé ne comporte que cinq transistors; de plus les deux transistors de l'inverseur SI sont des petits transistors; il en résulte un gain 15 de surface de substrat considérable. Pour fixer les idées, dans un exemple de réalisation selon l'invention, la capacité équivalente CB a sensiblement la valeur de 10-12 farad, alors que la capacité de mémorisation CS a une valeur de l'ordre de 10-13 à 5. 10-14 farad; par ailleurs l'inverseur PI a une puissance de 20 à 40 fois supérieure à celle de l'inverseur SI; ces valeurs indicatives ne sont, bien sûr, pas limitatives. La présente invention concerne tous les types de mémoire: vive, morte, ou autre; les caractéristiques électri25 ques des divers éléments du tampon amplificateur sont notamment fonction de la taille de la mémoire, et aussi de la puissance demandée sur la ligne de sortie S. On notera que le signal de sortie est toujours remis à zéro pendant la phase de précharge, ce signal n' est 30 donc pas valide pendant cette phase de précharge; ceci n'est pas un inconvénient car, dans la plupart des cas, les dispositifs connectés à la sortie de la mémoire ne sont activés qu'à la fin de la lecture. -6 REVENDICATIONS: 1. Mémoire comportant un ensemble de cellules de mémoire pour mémoriser chacune un bit à lire avec des moyens de lecture agissant sous la commande d'un signal de commande 05 de lecture, un ensemble de lignes de bit chacune étant munie de moyens de précharge pour être préchargée sous la commande d'un signal de commande de précharge, et, situé en bout de chaque ligne de bit, un tampon amplificateur de lecture agissant sous la commande d'un transistor de transmission pour dé10 livrer sur une ligne de sortie un signal stable amplifié représentatif de la valeur d'un bit lu, caractérisée en ce que le tampon amplificateur de lecture comporte premièrement, le dit transistor de transmission dont une première électrode est connectée à la dite ligne de bit, deuxièmement, une capacité 15 de mémorisation connectée entre la deuxième électrode du dit transistor de transmission et la masse, troisièmement, un premier inverseur connecté entre la deuxième électrode du transistor de transmission et la dite ligne de sortie, quatrièmement, un deuxième inverseur connecté en tête-bêche 20 sur le dit premier inverseur, et en ce que d'une part la grille du dit transistor de transmission est connectée non seulement à la dite commande de lecture mais aussi à la dite commande de précharge pour que le dit transistor de transmission soit passant non seulement pendant la lecture, mais aussi pendant la précharge, d'autre part le dit deuxième inverseur est faible par rapport au dit premier inverseur, mais néanmoins suffisant pour au moins compenser toute décharge parasite de la dite capacité de mémorisation. 2. Mémoire selon la revendication 1, chaque ligne de bit ayant une capacité équivalente relativement importante, caractérisée en ce que la dite capacité de mémorisation est relativement faible par rapport hà la dite capacité équivalente de la ligne de bit.