Brevet FR2589653A1 — publié le 19870507

--1 -- Dispositif de mise en oeuvre d'un code à faible disparité accumulée en transmission numérique à haut débit et procédé de codage utilisant un tel dispositif La présente invention se rapporte à un dispositif de mise en oeuvre d'un code à faible disparité accumulée en transmission numérique à haut débit, par exemple à 8 fois 140 mégabits/seconde et à un procédé de codage utilisant un tel dispositif. Dans le domaine des transmissions numériques telles que ci-dessus définies, il est souhaitable que chaque train d'impulsions binaires, 0 ou 1, qui constitue un signal n'ait pas de composante continue et présente une faible densité d'énergie spectrale dans le domaine des bassesfréquences. En effet les têtes optiques d'émission et de réception utilisées présentent une coupure en basse-fréquence. De plus il est nécessaire de transmettre en basse-fréquence à la fois des infor- mations de service et des informations de télésurveillance qui risquent alors de se brouiller entre elles. Pour réaliser cette propriété, il est connu, par exemple du document US-A3.405.235, de découper le train numérique, se propageant en parallèle sur plusieurs voies, en mots transmis en parallèle auxquels on applique un code de bloc conçu pour que la disparité accumulée: n = Sk reste faible; n étant le dernier mot n-o transmis, et Sk la "somme" du mot de rang k telle que: Sk = nombre de "1"- nombre de "0" de ce mot. Le procédé de codage à disparité accumulée faible tel que décrit dans le document US-A-3.405.235 précité, est le suivant: - si i n-1 et Sn sont de mêmes signes, le mot de somme Sn est inversé, c'est-à-dire que les "0" sont transformés en "1" et vice-versa, - si n-1 et Sn sont de signes contraires, le mot de somme Sn est transmis tel quel. Les réalisations antérieures de ce code à faible disparité accumulée mettaient en oeuvre soit des mémoires programmables, inutili- sables à l'heure actuelle à haut débit en raison de leurs temps d'accès trop élevés, soit un ou plusieurs additionneurs, dont la fréquence limite est trop faible et le temps de propagation trop élevé pour pouvoir être utilisés dans les mêmes conditions à un débit élevé, de l'ordre - 2 - de 140 mégabits seconde par exemple. Pour pallier ces différents inconvénients, l'invention a pour objet l'utilisation de deux unités de calcul dean = 2 n-1 + Sn et I'n = 2n-1 - Sn fonctionnant simultanément et en parallèle. La présente invention présente à cet effet un dispositif de mise en oeuvre d'un code à faible disparité accumulée en transmission numérique, à haut débit, d'informations groupées sous la forme de mots binaires de x digits, un mot de rang n ayant une somme Sn égale à la demi-différence entre le nombre de "1" et nombre de "0" de ce mot, ledit dispositif comprenant un circuit de calcul de cette somme Sn, une unité de calcul de la disparité accumulée n= =o Sk, un circuit de comparai- n ?- son des signes de an_1 et de Sn, un circuit de codage de ce mot de rang n, un circuit délivrant des signaux d'horloge, caractérisé en ce que l'unité de calcul de la disparité accumulée comprend une première unité de calcul de la somme in = n-1 + Sn et une deuxième unité de calcul de la différence S'n = n-1 Sn disposée en parallèle, sur la première le circuit de comparaison de signes de n1 et de Sn ayant une sortie reliée directement à une entrée de remise à zéro de la première unité de calcul, à une entrée de validation du circuit de codage, et à une entrée de ce même circuit de codage pour former en sortie un x+1 e digit de ce mot, et indirectement, à travers un inverseur, à une entrée de remise à zéro de la deuxième unité de calcul. L'invention présente le grand avantage de permettre une transmis- sion numérique à débit élevé, par exemple 8 fois 140 mégabits/seconde. Plus particulièrement l'invention se rapporte à un dispositif caractérisé en ce que la transmission numérique se fait sur plusieurs voies en parallèle, un mot étant alors formé de l'ensemble des informa- tions qui arrivent simultanément sur ces voies. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre, à titre d'exemple non limita- tif, en références aux figures annexées sur lesquelles: - la figure 1 est une représentation schématique du dispositif de codage de l'invention, la figure 2 est une représentation schématique plus détaillée d'une partie du dispositif de l'invention. Le dispositif de codage de l'invention comprend deux ensembles 8 -3- et 9 disposés en parllèle: d'une part une boucle de calcul 8 de la disparité accumulée Sn et d'autre part un circuit de codage 9 des mots à transmettre. En entrée arrivent un ensemble 10 de x voies parallèles qui atta- quent ces deux ensembles 8 et 9. Le premier ensemble 8 comporte un circuit de calcul 11 d'une somme Sn telle que 2 Sn = nombre de "1" binaires nombre de "0" binaires d'un mot "de rang n" qui est formé de l'ensemble des informa- tions qui entrent en parallèle dans ledit circuit 11. Ce circuit de calcul de Sn 11 permet de calculer également - Sn. Un premier et un second circuits additionneurs 12 et 13, dont deux premières séries d'entrées 14 et 15 reliées aux sorties Sn et -Sn du premier circuit 11 permettent de calculer respectivement En + Sn n-i et n 1 - Sn; la disparité accumulée n 1 étant telle que: n-1 2= Ä Sk n-i k=o Deux secondes séries d'entrées 16 et 17 de ces deux circuits addition- neurs 12 et 13 sont reliées aux sorties d'un premier et d'un deuxième échantillonneurs 18 et 19 dont les entrées 20 et 21 sont reliées aux sorties respectives de la ces deux circuits additionneurs 12 et 13. Un circuit de comparaison 22 des signes dea n_1 et Sn a une pre- mière entrée 23 reliée à la sortie du circuit de calcul 11 de Sn corres- pondant au signe de Sn et une deuxième entrée 24 reliée à l'entrée d'un des deux circuits additionneurs 12 ou 13 qui correspond au signe de n1. Une sortie 25 de ce circuit de comparaison 22 est reliée directement à une entrée de remise à zéro du premier échantillonneur 18 et indirectement à travers un circuit inverseur 26 à une entrée de remise à zéro du deuxième échantillonneur 19. Le deuxième ensemble 9 comprend un circuit retardateur 30 qui reçoit les x voies 10 d'entrée en parallèle avec le circuit de calcul de Sn 11. Lesx sorties 31 de ce circuit retardateur 30 sont reliées à un circuit de codage 32 des informations véhiculées sur les x voies, qui permet l'inversion ou non de celles-ci. 4 - Un troisième circuit d'échantillonnage 33 est relié aux sorties 34 de ce circuit 32. L'entrée de validation 35 de ce circuit de codage 32 est reliée à la sortie 25 du circuit comparateur 22 des signes de n_1 et de Sn; cette sortie 25 étant également reliée au troisième échantillonneur 33 pour former une x + 1è des voies de sortie 36 de celui-ci. Un circuit horloge 37 délivre différents signaux horloge, de même fréquence mais déphasés les uns par rapport aux autres, au circuit de caleul 11 de Sn et de - Sn et aux différents échantillonneurs 18, 19 et 33. En fonctionnement les informations arrivent en entrée sous la forme de trains parallèles d'impulsions binaires; un mot étant formé de l'ensemble des informations qui attaquent simultanément le dispositif de l'invention. Celui-ci permet après obtension de Sn et- Sn, de caleuler simultanément à l'aide des deux circuits additionneurs 12 et 13 qui pré- sentent un temps de propagation faible: 5 n = n1 + Sn et n = En-1 - Sn pendant que se calcule l'information de comparaison des signes de 2 n1 et de Sn. Le signal de sortie du circuit de comparaison permet lorsque les signes de' n_1 et de Sn sont différents, la remise à zéro du deuxième échantillonneur 19, et lorsqu'ils sont égaux, la remise à zéro du premier échantillonneur 18 et l'inversion 32 de tous les digits du mot de rang n, le ( x + 1)e digit introduit en sortie du troisième échantil- lonneur 33, qui est alors du niveau "1" permettant de savoir qu'une inversion du mot de rang n a eu lieu. Le circuit retardateur 30 permet la prise en compte et la comparaison des signes de an_1 et de Sn avec envoi éventuel d'un signal de validation de l'inversion de tous les digits du mot de rang n en entrée 35 du circuit 32 avant que ce mot de rang n n'arrive en entrée 31 du même circuit 32. Le dispositif de l'invention permet donc coder chaque mot du train d'information de telle sorte que la disparité accumulée:-n reste faible. Dans un exemple particulier de réalisation on considère le dispo- sitif de l'invention muni de 8 voies d'entrée. -5 - Le circuit de calcul 11 de Sn et de -Sn est détaillé à la figure 2. Les signaux véhiculés par les 8 voies sont, tout d'abord, entrés dans au moins un circuit de remise en forme 40. Un premier circuit de calcul 41 permet ensuite d'obtenir le nombre N1 de "1" binaires présents dans un mot de rang n, deux voies par deux voies, de manière connue de l'homme de l'art. En effet si l'on considère deux voies V1 et V2, le poids fort de ce nombre est égal à V1.V2 et son poids faible à V1 + V2. Ce nombre N1 est ensuite calculé, à l'aide de circuits additionneurs 42 et 43, pour 2 fois 4 voies et enfin pour l'ensemble de 8 voies toujours pour un même mot de rang n. Ces circuits sont suivis d'un circuit de remise en forme 44. Si l'on écrit les tables de vérité de Sn et de N1, pour 8 voies, l'on trouve, de manière connue de l'homme de l'art que Sn = N1-4 et donc que Sn = 4 - N1 = Ni + 5, en valeur complétée à 2. Les circuits 45 et 46 connus de l'homme de l'art permettent d'obtenir ces valeurs Sn et-Sn. Un circuit de remise en forme et en phase 47 agit alors sur ces signaux Sn et-Sn. Après calcul dean = n-1 + Sn et 2 'n = n-1 - Sn, les deux circuits échantillonneurs 18 et 19 permettent une remise en forme et en phase de'atn de et S'n. La sélection de la valeur dea2n en 'n s'effectue en fonction de la comparaison des signes de" n_1 et de Sn. La remise à zéro de l'une de ces deux valeurs permet, grâce à des "ou câblé" par exemple, d'obtenir la valeur de la disparité accumulée n qui sera alors utilisé pour le calcul de 2 n+1 n + Sn. Le circuit d'inversion des digits du mot de rang n peut être réalisé à l'aide de circuits "ou exclusif" dont l'une des entrées est reliée à la sortie du circuit comparateur 22, le troisième échantillon- neur 33 permettant alors une remise en forme des 8 voies auxquelles est jointe une 9è voie sur laquelle est envoyée le signal de sortie dudit circuit comparateur 22. Il est bien entendu que la présente invention n'a été décrite et représentée qu'à titre d'exemple préférentiel et que l'on pourra - 6 remplacer ses éléments constitutifs par des éléments équivalents sans pour autant, sortir du cadre de l'invention. Ainsi, notamment les trains d'impulsions binaires peuvent être transmis sur une voie en série, à une fréquence égale à x fois la fréquence de base et être démultiplexés en entrée du dispositif sous la forme de x trains d'informations parallèles. - 7 - REVENDICATIONS 1/ Dispositif de mise en oeuvre d'un code à faible disparité accumulée en transmission numérique, à haut débit, d'informations groupées sous la forme de mots binaires de x digits, un mot de rang n ayant une somme Sn égale à la demi-différence entre le nombre de "1" et nombre de "O" de ce mot, ledit dispositif comprenant un circuit de calcul (11) de cette somme Sn, une unité de calcul (8) de la disparité n accumuléeW5n = ko Sk, un circuit de comparaison (22) des signes accuuleen = k=o de n-1 et de Sn, un circuit de codage (9) de ce mot de rang n, un circuit (37) délivrant des signaux d'horloge, caractérisé en ce que l'unité de calcul (8) de la disparité accumulée comprend une première unité de calcul (12, 18) de la somme = I + Sn et une deuxième n n-i1t ne ueduim unité de calcul (13, 19) de la différence 'n = -1 -Sn disposée en parallèle sur la première (12, 18), le circuit de comparaison (22) de signes de t-n-1 et de Sn ayant une sortie reliée directement à une entrée de remise à zéro de la première unité de caleul (12, 18), à une entrée de validation du circuit de codage (9), et à une entrée de ce même circuit de codage (9) pour former en sortie un x +1e digit de ce mot, et indirectement, à travers un inverseur (26), à une entrée de remise à zéro de la deuxième unité de calcul (13, 19). 2/ Dispositif selon la revendication 1, caractérisé en ce que la trans- mission numérique se fait sur plusieurs voies (10) en parallèle, un mot étant alors formé de l'ensemble des informations qui arrivent simultanément sur ces voies (10). 3/ Dispositif selon l'une quelconque des revendications 1 et 2, caracté- risé en ce que chaque unité de calcul de la somme in1 + Sn ou de la diffé n-i différence. n-1 - Sn comprend un circuit additionneur (12 ou 13) suivi d'un échantillonneur (18 ou 19). 4/ Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le circuit de calcul de Sn (11) comprend au moins un circuit de remise en forme (40), des circuits de calcul (41, 42, 43) du nombre (N1) de "I' d'un mot de rang n, un circuit de remise en forme (44) des circuits de calcul (45, 46) de Sn et - Sn, et au moins un circuit (47) de remise en forme et en phase de Sn et - Sn. 5/ Dispositif selon l'une quelconque des revendications précédentes, - 8 - caractérisé en ce que le circuit de codage comprend un circuit (32) permettant en présence d'un signal de validation, l'inversion de tous les digits du mot de rang n, ce circuit étant suivi d'un échantillonneur (33). 6/ Dispositif selon la revendication 5, caractérisé en ce que le circuit de codage (32) comporte des circuits "ou exclusif". 7/ Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que l'horloge génère, sur plusieurs sorties, des signaux décalés, respectivement reliées aux échantillonneurs (18, 19, 33) et aux circuit de remise en forme (40, 44, 47). 8/ Procédé de codage utilisant un dispositif selon l'une quelconque des revendications 1 à 7, caractérisé en ce que l'on calcule simultanément la somme nô'n 1_ + Sn et la différence ' = n1 - Sn, on effectue la comparaison entre le signe deain.1 et celui de Sn; s'ils sont différents on remet à zéro O'n et on choisi n comme nouvelle disparité accumulée; s'ils sont égaux on remet à zéro' ni, on choisit ' comme nouvelle disparité accumulée et on inverse tous les ndigits du mot de rang n. digits du mot de rang n.