Brevet FR2589656A1 — publié le 19870507

PROCEDE ET DISPOSITIF DE CONVERSION DE MULTITRAME DE CANAUX NUIMERIQUES EN MULTITRAME DE PAQUETS La présente invention concerne d'une manière générale une adaptation des structures de trame entre une voie numérique entrante et une voie numérique sortante ayant des configurations de trame différentes. Plus précisément, l'invention a trait à un procédé pour convertir une multitrame entrante composée de M trames incluant chacune des mots ayant un nombre prédéterminé de digits et assignés respectivement à C canaux numériques multiplexés en une multitrame sortante composée de C paquets assignés respectivement aux canaux et contenant chacun M mots successifs du canal respectif. Afin de ne point perdre d'informations au cours d'une telle conversion, il est connu d'utiliser deux mémoires à accès aléatoire du type RAM disposées en parallèle, ayant chacune une capacité de MC cellules de mot. L'une des mémoires fonctionne en écriture pendant que l'autre mémoire fonctionne en lecture alternativement une période sur deux périodes de multitrame. Ainsi, dans chacune des mémoires, une multitrame de la voie entrante est complètement écrite pendant une première période de multitrame, puis une multitrame de la voie sortante est complètement lue pendant une seconde période de multitrame succèdant à la première. La présente invention vise à réaliser la conversion de multitrame au moyen d'une unique mémoire ayant une capacité de MC cellules de mot, et donc à supprimer l'une des mémoires selon la technique antérieure en vue de diminuer le coût d'une telle conversion. A cette fin, un procédé de conversion de multitrame tel que défini dans l'entrée en matière est caractérisé en ce qu'un mot ayant un rang donné dans la multitrame sortante et un mot ayant ledit rang donné dans la multitrame entrante sont lu et écrit consécutivement dans une même cellule d'une unique mémoire ayant une capacité au moins égale à MC cellules de mot et en ce que les MC cellules de la mémoire sont adressées suivant un ordre d'adresses redevenant identique à lui-même après un cycle de N périodes de multitrame, o N est le plus petit entier tel que C _1 (mod (MC-1)). De préférence, les cellules de mémoire sont - 2 - successivement adressées suivant les adresses O, a1 telle que cn lal (mod (MC-1)), a2 telle que 2Cn-l=a2 (mod (MC-l)), a telle que 3Cn -lEa3 (mod (MC-1)),... a(MC_2) telle que (MC-2)Cn-a(MC_2) (mod (MC-l)), et (MC-1) pendant la nième période de multitrame dudit cycle, o n est un entier compris entre 1 et N. L'invention a également pour objet un dispositif de conversion de la multitrame entrante en la multitrame sortante pour la mise en oeuvre du procédé selon l'invention. Le dispositif de conversion est caractérisé en ce qu'il comprend des moyens pour compter les mots dans chaque multitrame entrante afin de fournir successivement les nombres 0 à (MC-i) en code binaire pendant chaque période de multitrame, lesdits nombres 0 à (MC-1) en code binaire constituant des sdresses de cellule de mémoire successives pour la première période de multitrame du cycle, et des moyens pour convertir l'ordre naturel des nombres O à (MC-1) en un ordre d'adresses spécifique à chacune des périodes de multitrame. En particulier, les moyens pour compter comprennent un compteur modulo MC synchrone avec les mots de la multitrame entrante pour fournir la suite de nombres 0 à (MC-1) correspondant aux adresses pendant la première période de multitrame du cycle, et les moyens pour convertir comprennent un compteur modulo N incrémenté à chaque remise à zéro du compteur modulo MC pour fournir des signaux identifiant respectivement les N périodes de multitrame d'un cycle, et des moyens d'adressage de la mémoire pour établir des suites d'adresses ordonnes0, a1, a2, a3.. a(MC2) (MC-l) à partir de la suite de nombres 0 à (MC-1) en réponse aux signaux identifiant les N périodes de multitrame respectivement. Selon une réalisation préférée correspondant aux structures de multitrame les plus couramment employées, le nombre C de canaux est une puissance de 2, tel que 2x, o x est un entier, ce qui permet de réaliser les moyens d'adressage avec un faible nombre de composants relativement simples. Dans ce cas, une adresse de cellule de mémoire en code binaire ayant un rang donné pendant une nième période de multitrame du cycle est déduite d'une première adresse de cellule de mémoire en code binaire ayant ledit rang donné pendant la première période de multitrame du cycle en 3 décalant les bits de la première adresse de x(n-1) rangs de bit à partir du rang de bit de poids faible de ladite première adresse. L'invention prévoit alors deux types de dispositif de conversion pour mettre en oeuvre le procédé selon la réalisation préférée. Dans un premier dispositif, les moyens d'adressage comprennent K multiplexeurs. Chaque multiplexeur a N entrées et une sortie délivrant un bit de rang donné d'adresse de la mémoire, o K est un entier égal au nombre maximal de bits des adresses et au nombre maximal de bits des nombres 0 à (MC-1) fournis par le compteur 0 modulo MC. Les N entrées d'un kième multiplexeur, o k est un entier compris entre 1 et K, sont reliées respectivement aux sorties du compteur modulo MC fournissant les bits des nombres 0 à (MC-1) ayant respectivement pour rang R0 tel que R0 = k, pour rang R1 tel que (k-l) + (K-x)-=Ri-1 (mod K), pour rang R2 tel que (k-l) + (K-x)2=R2-1 (mod K),... et pour rang RN-1 tel que (k-l) + (K- x)(N-1)-RN 1-l (mod K), les rangs étant comptés de 1 à K à partir du bit de poids faible des nombres 0 à (MC-1). Les sorties des multiplexeurs sont reliées sélectivement aux entrées des multiplexeurs recevant les bits respectifs de rang Rn_1 en réponse au signal identifiant la nième période de multitrame du cycle. Dans untm second dispositif, les moyens d'adressage comprennent N moyens de transfert. Chaque moyen de transfert a K entrées et K sorties connectables respectivement aux entrées et délivrant X bits parallèles d'adresse de la mémoire, o K est un entier égal au nombre maximal de bits des adresses et au nombre maximal de bits des nombres 0 à (MC-1) fournis par le compteur modulo MC. Les K entrées d'un nième moyen de transfert sont reliées respectivement aux sorties du compteur modulo MC fournissant les bits des nombres 0 à (MC-1) ayant respectivement pour rang R0 tel que 0 + (K-x)(n-1)-=R0-1 (mod K), pour rang R1 tel que 1 + (K-x)(n-l)=-R -i (mod K), pour rang R2 tel que 2 + (K- x)(n-1)-R2-1 (mod K),.. pour rang R2 tel que (K-1) + (K-x)(n-l)-=R_1-1 (nod K). Les entrées -et les sorties du nième moyen de transfert sont respectivement reliées pour fournir une suite de MC adresses en réponse au signal identifiant la nième période de multitrame du cycle. -4 - D'autres avantages de l'invention apparaîtront plus clairement à la lecture de la description suivante de plusieurs réalisations de l'invention en référence aux dessins annexes correspondants, dans lesquels: - les Figs.IA et lB montrent respectivement des structures d'une multitrame entrante et d'une multitrame sortante selon une première réalisation pour laquelle C = 3 et M - 5; - la Fig.2 est un tableau d'adresses de cellules de mémoire pour un cycle de N = 6 périodes de multitrame selon la première réalisation; - les Figs.3A et 3B montrent respectivement des structures d'une multitrame entrante et d'une multitrame sortante selon une 3 _2 seconde réalisation pour laquelle C = 2 = 8 et M 22 4; - la Fig.4 est un tableau d'adresses de cellules de mémoire pour un cycle de N = 5 périodes de multitrame selon la seconde réalisation; - la Fig.5 est un bloc-diagramme d'un premier dispositif de conversion pour la mise en oeuvre du procédé selon la seconde réalisation; et - la Fig.6 est un bloc-diagramme d'un second dispositif de conversion pour la mise en oeuvre du procédé selon la seconde réalisation. Afin de mieux comprendre le procédé selon l'invention, celui-ci est décrit en détail ci-après en référence à des valeurs numériques simples selon une première réalisation. Selon cette première réalisation, une voie numérique entrante E convoie C - 3 canaux MIC multiplexés temporellement, comme montré la Fig. lA. Une trame T de la voie entrante contient ainsi C - 3 intervalles temporels assignés respectivement aux C canaux. Dans chaque intervalle temporel est inclus un mot de canal MIC ayant un nombre prédéterminé de digits, tel que 8 ou 10 bits. Pour cette première réalisation, il est supposé que M - 5 mots successifs dans chaque canal et contenus dans des intervalles temporels ayant un même rang dans M - 5 trames successives T a TM- T4 de la voie E sont à regrouper en un paquet, ou trame élémentaire sortante, dans une voie numérique sortante S. La voie sortante offre ainsi une multitrame MTS composée de C = 3 paquets -5- PO PC- P2 comme montré à la Pig.1B, résultant de la conversion d'une multitrame TE de la voie entrante ayant M = 5 trames TO à T_1 - T4, comme montré à la Fig.1A. Si on désigne par IT le contenu ou mot d'un intervalle temporel m,c assigné au canal MIC de rang c dans une trame T de la multitrame m entrante MTE, o c est un entier variant de 0 à C-1 = 2 et m est un entier variant de 0 à M-1 = 4, il apparaît que les mots IT0,c à ITM1,c du canal MIC de rang c sont rangés successivement dans la multitrame sortante S en un paquet P et que les mots IT0 c mO0 1 à IT C dans la trame T sont rangés respectivement dans des m,C-1 m intervalles temporels ITm,0 à ITm,,Ci de rang m=m' dans les paquets P0 à PC 1 de la multitrame sortante HTS. ITm,,c désigne le contenu ou mot d'un intervalle temporel assigné au mot de rang m' d'un paquet Pc, du canal de rang c=c', o m' et c' sont des entiers variant respectivement de 0 à M-1=4 et de 0 à C-1-2. L'invention consiste ainsi à convertir la multitrame entrante HTE en la multitrame sortante MTS au moyen d'une unique mémoire 1 à accès aléatoire du type RAM, ayant une capacité minimale de M.C - 5.3 - 15 cellules de mots. Plus précisément, la conversion de multitrame consiste pendant une première période de multitrame to à lire dans une cellule de mémoire prédéterminée un mot ITm, c, à inclure dans une multitrame sortante et consécutivement à écrire ime dans la cellule prédéterminée un aième mot IT de la mc multitrame entrante succédant à la multitrame sortante, ou a est un entier variant de 0 à (MC)-l = 14 et désignant l'adresse de la cellule de mémoire prédéterminée telle que a - m'+c'M = chnC. En référence aux Figs.IA, lB et 2, par exemple, lorsque le mot ITm,, c' IT3,2 à inclure dans la multitrame sortante pendant la période to est lu dans la cellule de mémoire ayant pour 3O adresse 3 + 2.5 - 13, le mot IT, - IT4,1 ayant des indices tels que 1 + 4.3 - 13, est écrit dans la cellule d'adresse 13. Pendant une période de multitrame t1 succédant à la période tO, la cellule d'adresse a 13 est la 10ième cellule lue à partir du début de la période t1 afin que le mot IT4,1 écrit dans cette cellule au cours de la période précédente tO0 soit inclus dans le ième intervalle temporel correspondant dans une seconde -6- multitrame sortante; simultanément, le 10ième mot IT3 0 d'une 3,0 multitrame entrante arrivant pendant la période t1 est écrit dans la cellule d'adresse a = 13. Pendant une période de multitrame t2 succédant à la période t1, la cellule d'adresse a = 13 est la 4ième cellule lue afin que le mot IT3,0 écrit dans cette cellule au cours de la période précédente t1 soit inclus dans le 4ième intervalle temporel correspondant dans une troisième multitrame sortante; simultanément, le 4ième mot IT1,0 d'une multitrame entrante arrivant pendant la période t2 est écrit dans la cellule d'adresse a - 13. Le rang de lecture de la cellule d'adresse a = 13 est déduit d'une manière analogue pendant des périodes de multitrame suivantes t3, t4, t5 et t6 jusqu'à ce que le rang de la lecture de la cellule d'adresse a - 13 soit de nouveau égal aà 13, correspondant à la sixième période de multitrame t6 succèdant à la période to selon cette première réalisation. Il faut donc un cycle de N - 6 périodes de multitrame pour retrouver un même ordre d'adresses de la mémoire. Dans le tableau de la Fig.2 est indiqué l'ordre des adresses des 15 cellules de la mémoire pendant chacune des périodes de multitrame to à t6, déduit pour chaque cellule d'une manière analogue à l'exemple décrit précédemment. Il apparaît que la conversion d'une multitrame entrante en une multitrame sortante pendant une période de multitrame se traduit par un regroupement de mots écrits en un paquet P s'effectuant en lisant les cellules c ayant mémorisé des mots entrants de même rang c dans les trames TO à T4 - T-1 de la multitrame entrante précédemment écrite, c'est- à-dire de C - 3 en C = 3. Ainsi l'ordre d'adressage des cellules pendant la période t1 est déduite de l'ordre d'adressage des cellules pendant la période tO en sélectionnant de 3 en 3 les adresses O, 3, 6, 9 et 12 à partir de l'adresse 0 pour former le paquet P0 du premier canal, en sélectionnant de 3 en 3 les adresses 1, 4, 7, 10 et 13 à partir de l'adresse 1 pour former le paquet P1 du second canal, et en sélectionnant de 3 en 3 les adresses 2, 5, 8, 11 et 14 à partir de l'adresse 2 pour former le paquet P2 du troisième canal. De même l'ordre d'adressage des cellules pendant les périodes t2, t3, t4 et t5 d'un cycle est déduite de l'ordre d'adressage des cellules pendant les - 7 - périodes précédentes t1, t2, t3 et t4 respectivement, en sélectionnant de C=3 en C=3 les adresses pendant les périodes précédentes respectives. Par rapport à l'ordre des adresses pendant la première période t0 du cycle à N = 6 périodes de multitrame, la sélection des adresses est donc effectuée de C = 3 en C = 3 pour la période t1, 2 2 3 de C = 9 en C= 9 pour la période t2, de C = 27 en 3 4 4 C = 27 pour la période t3, de C = 81 en C = 81 pour la période t4 et de C5 = 243 en C5 = 243 pour la période t5. En d'autres termes, des adresses r1, r2, r3, r4 et r5 des cellules lues à un même rang r0 dans les périodes de trame tl, t2, t3, t4 et t5 que l'adresse r0 dans la trame to, avec 0 multitrame tO à t5. Des sélections d'adresses précédentes peuvent être également déduites des relations indiquant les adresses des cellules lues successivement à la nième période de multitrame du cycle en fonction des adresses 1 à (MC-1) = 14 des cellules lues successivement à la première période de multitrame tO; par exemple, pour la nième = 5iMme période de multitrame t1 =T t4, les adresses successives sont a0 = 0, a1 = 11 telle que 34=al (mod 14), a = 8 telle que 2.34Ea2 (mod 14), a3 = 5 telle que 3.3 Ea3 (mod 14),... a13 = 3 telle que 13.34Ea13 (mod 14), et a14 = 14. Par ailleurs, le nombre N de multitrames par cycle est défini, comme déjà dit, lorsqu'à une période de multitrame tN = t6, succédant la période to0, l'adresse r0 est lue au même rang que pour la période t0, ce qui se traduit par la relation r0cNEr0 (mod (MC-1)), soit le plus petit entier N tel que: iCl_1 (mod (MC-1)). Le tableau de la Fig.4 indique l'ordre des adresses pendant des périodes de multitrame successives correspondant à une seconde -8- réaslisation plus prstique selon laquelle les nombres C et M sont des puissances de 2. Selon cette seconde réalisation, une multitrame entrante MTE montrée à la Fig.3A est composée de M = 4 trames TO à T3 contenant chacune C - 8 mots de canaux numériques multiplexés, et une multitrame sortante MTS montrée à la Fig.3B est composée de C = 8 paquets P0 à P7 regroupant chacun M=4 mots successifs d'un même canal. Des relations précédentes, on déduit qu'un cycle comprend N = 5 multitrames puisque l'entier 5 est le plus petit entier N satisfaisant la ]0 relation 8 N1 (mod (32-1)) Les adresses pour les périodes de multitrame t1 à tN -1 t4 sont déduites également des relations de congruence indiquées ci-dessus. Par exemple, des quatrièmes adresses r à r4 dans les périodes de multitrame t1 à t4 sont déduites des relations suivantes: 3.8-r1 (mod 31), soit r = 24 3.82=r2 (mod 31), soit r2 = 6 3= 3.8 3r3 (mod 31), soit r3 17 2 (.3.8 4r4 (mod 31), soit r4 = 12 En référence maintenant à la Fig.5, un dispositif de conversion selon l'invention comprend la mémoire RAM 1 ayant une capacité minimale de MC mots. La mémoire reçoit par des entrées 10 les mots sérialisés IT avec bits parallèles de la voie m,c entrante E et transmet à travers un registre de sortie à un mot 11 les mots sérialisés ITm,c, avec bits parallèles dans la voie sortante S. Par ailleurs, le dispositif de conversion reçoit un signal d'horloge HM à la fréquence des mots entrants, établi par un circuit classique de récupération de rythme et éventuellement de transcodage (non représenté) en amont des entrées 10. Le signal HM est appliqué à une entrée d'autorisation d'écriture/lecture 12 de la mémoire 1, à une entrée d'ordre de tranfert 110 du registre 11 ainsi qu'à une entrée d'horloge 20 d'un compteur 2. Le compteur 2 inclus dans le dispositif de conversion est un compteur modulo MC qui est incrémenté d'une unité à chaque impulsion du signal HM et qui est synchronisé avec les trames entrantes grace à un signal de synchronisation SY. Le signal SY est délivré par le circuit de 9 9- récupération déjà cité, et est obtenu par exemple par détection d'un mot particulier dans la voie entrante E, tel qu'un mot de verrouillage de trame ou de multitrame propre au multiplexage des canaux HIC. Dans la seconde réalisation pratique précitée pour laquelle M - 22, 4 et C - 23 = 8 et MC = 32, les adresses des 32 cellules de la mémoire 1 sont des mots ayant K = log2HC = 5 bits. Par suite, un bus de sortie à 5 fils Q0, Q1' Q2' Q3 et Q4 du compteur 2 fournit à la fréquence du signal d'horloge de mot HM les adresses 0 à MC1 = 31. Q0 à Q4 désignent également dans la suite les bits d'un mot d'adresse, Q0 et Q4 étant les bits de poids faible et de poids fort du mot d'adresse. Le dispositif de conversion comprend également des moyens 3-4 pour convertir l'ordre naturel des adresses 0 à MC-1 = 31 correspondant à la première période de multitrame to d'un cycle en l'ordre des adresses spécifique à chacune des périodes de multitrame t1 à t4 - tN_1 selon le tableau de la Fig.4. Sachant qu'une adresse de cellule à bits P4 P3 P2 P1 P0' ayant un rang donné dans la suite des adresses pour une période de multitrame t1 à t4 tN1 est déduite de l'adresse de la cellule à bits A4 A3 2 A1 A0 audit rang donné dans la suite des adresses pour la période de multitrame to à t3 précédant la période t1 à t4 par une multiplication par C - 2x 2 - 8 modulo (2 -1 = 31), c'est-à-dire modulo une puissance de 2 supérieure à 23, la multiplication par 8 implique que l'adresse P4 P3 P2 P1 P0 est déduite de l'adresse A4 A3 A2 A1 A0 par un décalage de x = 3 rangs de bits de cette adresse à partir du rang du bit de poids faible A0. En d'autres termes, les bits P0, P1, P2, P3 et P4 sont 3 respectivement égaux à A3, A, A 0, A1 et A2. Par exemple, l'adresse 14 au rang 8 pour la période t2 selon le tableau de la Fig.4 est déduite de l'adresse 25 au rang 8 pour la période t1, selon les relations suivantes: (adresse 25) - P4 P3 P2P1 P0 = 11001 d'o A3 - P0 = 1 A4 P1= 0 A0'= P2 3 0 - 10 - A1 = P3 -1 A2 P4 1 soit (adresse 14) - A A3 A A1 A - 01110. Par rapport à une adresse Q4 Q3 Q2 Q1 Q à un rang donné pour la période tO, les adresses au même rang pour les périodes de multitrame tI, t2, t3 et t4 d'un cycle sont déduites de celle-ci par des décalages ou permutations circulaires de bits à partir du rang de bit de poids faible, respectivement égsux à 3.1 - 3, 3.2 - 6, 3.3 - 9 et 3.4 - 12, et indiqués par le tableau I suivant: TABLEAU I période de multitrame t0 t1 to t1 Q % 0 % Q2 Pi QI Q3 adresse P2 Q2 Q4 P3 Q3 % 4 PK-1 Q4 Q Par exemple, toujours en référence de la Fig.4, on a d'après le tableau I: to tl adresse en code décimal 7 25 (poids faible) adresse en code binaire (poids fort) t2 t3 Q4 QI QO Q2 Q1 Q3 Q2 Q4 Q3 % au rang 8 t2 t3 14 19 1 1 0 1 1 0 1 1 1 0 1 0 0 1 1 0 0 1 0 1 t4tN-1 Q3 Q4 Qo Qi Q2 selon le tableau t4-tN_1 t4tN-i o I Come montré à la Fig.5, les moyens 3-4 pour obtenir les permutations-des bits Q0 à Q4 selon le tableau I sont sous la forme d'une matrice de rotation 3 et d'un compteur 4. La matrice de rotation 3 est composée de K - 5 multiplexeurs à 54 en parallèle ayant chacun N - 5 entrées et une sortie P0 à P4' N-5 entrées de chacun des multiplexeurs 50 à 54 sont reliées aux sorties Q0 à Q4 du compteur d'adresse 2 en correspondance avec une ligne respective du tableau I. Ainsi des - i1 - première, seconde, troisième, quatrième et cinquième entrées Q0' Q20' Q40' Q10 et Q30 du premier multiplexeur 50 sont reliées aux sorties Q0' Q2' Q4' Q1 et Q3 du compteur 2 respectivement. Des première, seconde, troisième, quatrième et cinquième entrées Q11,' Q31' Q01' Q21 et Q41 du second multiplexeur 51 sont reliées aux sorties Q1' Q3' Q0' Q2 et Q4 du compteur 2 respectivement. Les liaisons des entrées des autres multiplexeurs 52, 53 et 54 avec les sorties du compteur 2 sont déduites d'une manière analogue, en correspondance avec les troisième, quatrième et cinquième lignes de bits du tableau I. Si on désigne par R0 à R-1 les rangs des bits des nombres en code binaire 0 à (MC-1) = 31 sortant du compteur 2, et appliqués respectivement aux première, seconde, troisième,. et Nième entrées d'un quelconque multiplexeur, telles que les entrées Q33' Q03' Q23' Q43 et Q13 du k = 4ième multiplexeur 53, les bits des nombres 0 à (MC-1) appliqués respectivement à ces entrées sont alors le bit Q3 ayant pour rang R0 tel que R0 =k - 4, le bit Q0 ayant pour rang R1 tel que (k-1)+(K-x)-(R1-1) (mod K), soit R1 = 1, le bit Q2 ayant pour rang R2 tel que (k-1)+(K-x)2=(R2-1) (mod K), soit R2 = 3, le bit Q4 ayant pour rang R3 tel que (k-1)+(K-x)3=(R3-1) (mod K), soit R3 = 5, et le bit Q1 ayant pour rang R4 tel que..DTD: (k-1)+(K-x)4_(R4-1) (mod K), soit R4 = 2. Par ailleurs, les sorties P0 à P4 des multiplexeurs 50 à 54 sont reliées à un bus d'adressage à K = 5 fils 13 de la mémoire 1. Le compteur 4 est un compteur modulo N qui est incrémenté d'une unité via un fil de sortie RZ du compteur 2 chaque fois que le compteur 2 est remis à zéro, c'est-à-dire après que le compte du compteur 2 a atteint MC-1 = 31. Le compteur 4 compte ainsi les périodes de multitrame d'un cycle, et son compte revient à zéro à la fin de chaque cycle de N = 5 périodes de multitrame. Chaque période de multitrame t0 à t4 = tN1 est marquée par le numéro correspondant 0 à 4 en code binaire dans un bus de sortie à 3-5 3 fils BT0, BT1 et BT2 du compteur 4. Les fils BT0 à BT2 sont reliés à trois bornes de sélection d'entrées de chacun des multiplexeurs 5 à 54. Ainsi, dès que le compte du compteur 4 O 4- - 12 - est égal à 0, le numéro 000 de la trame to sur les fils BTO, BT1 et BT2 provoque la sélection des premières entrées Q00, QiU' Q22' Q33 et Q44 dans les multiplexeurs 50 à 54 pour relier respectivement les sorties Q0 à Q4 du compteur d'adresse 2 aux sorties P0 à P4 des multiplexeurs pendant toute le durée de la première période de multitrame tO0 d'un cycle et ainsi pour adresser la mémoire par les mots d'adresse composés des bits ayant pour rangs R0 à R4 égaux à 1, 2, 3, 4 et 5, comme défini ci-dessus. Puis, dès que le compte du compteur 4 est égal à 1, le numéro 001 de la trame T1 sur les fils BTo, BT1 et BT2 provoque la sélection des secondes entrées Q20, Q31' Q42' %3 et Q14 dans les multiplexeurs 50 à 54 pour relier respectivement les sorties Q2' Q3' Q4, Q0 et Q1 du compteur 2 aux sorties P0 à P4 des multiplexeurs pendant toute la durée de la seconde période de multitrame t1 du cycle. Les sélections des troisièmes entrées Q40' Q01O Q12 Q23 et QO4' des quatrièmes entrées QIO' Q21' Q32' Q43 et Q04 et des cinquièmes entrées Q30' Q41' %2' Q13 et Q24 des multiplexeurs 50 à 54 se produisent d'une manière analogue asogu4 lorsque le compte du compteur 4 est égal à 2, 3 et 4 = N-1, respectivement pendant les périodes t2, t3 et t4 -TN_1. A chaque adresse Q4 Q3 Q2 Q1 QO sortant du compteur 2 correspond l'adresse de sortie P4 P3 P2 P1 P0 indiquée dans le tableau I pour chaque période de multitrame. Selon une autre variante montrée à la Fig.6, une matrice de rotation 6 comprend N = 5 circuits logiques de transfert 7 à 74 - 7N_1 en parallèle, offrant chacun K = 5 entrées, K = 5 sorties et une entrée de commande. Chaque circuit de transfert comporte K = 5 portes ET à deux entrées. Les entrées K de chacun des circuits de transfert 70 à 74 sont reliées aux sorties du compteur d'adresse 2 en correspondance avec une colonne respective du tableau I. Ainsi, des première à cinquième entrées q00, qlO, q20, q30 et q40 du premier circuit de transfert 70 sont reliées aux sorties Q0 à Q4 du compteur 2 respectivement. Des première à cinquième entrées q21, q3,', q41' q01 et q1l du second circuit de transfert 71 sont reliées aux sorties Q2' Q3' Q4 Q0 et Q1 du compteur 2. Des liaisons des entrées - 13 - des autres circuits de transfert 72, 73 et 74 avec les sorties du compteur 2 sont déduites d'une manière analogue, en correspondance avec les troisième, quatrième et cinquième colonnes de bits du tableau 1, comme indiqué à la Fig.6. Ainsi, si on désigne par R0 à RK1 les rangs des bits des nombres successifs 0 à (MC-1) = 31 dans le compteur 2 appliqués respectivement aux première, seconde, troisième... et Kième entrées d'un quelconque circuit de transfert, telles que les entrées ql3 q23, q33, q43 et q03 du n = 4ième circuit de transfert 73, les bits des nombres 0 à (MC-1) appliqués respectivement à ces entrées sont alors le bit Q1 ayant pour rang R0 tel que 0+(K-x)(n-1)-R0-1 (mod K), soit R - 2, le bit Q2 ayant pour rang R1 tel que 1+6_Rl-1 (mod 5), soit R1 = 3, le bit Q3 ayant pour rang R2 tel que 2+6-R2-1 (mod 5), soit R2 = 4, le bit Q4 ayant pour rang R3 tel que 3+61R3-1 (mod 5), soit R3 - 5, et le bit Q0 ayant pour rang R4 = RK-1 tel que (K-1)+(K-x)(n-l)" _1-1 (mod K), soit R4 - 1. Par ailleurs, les premières sorties des circuits de transfert à 74 connectables aux premières entrées de ces circuits de transfert sont reliées à travers une porte OU 80 à N - 5 entrées à un premier fil P0 du bus d'adressage 13 de la mémoire 1. De même les secondes, troisièmes, quatrièmes et cinquièmes sorties des circuits de transfert 70 à 74 connectables respectivement aux secondes, troisièmes, quatrièmes et cinquièmes entrées des circuits de transfert sont reliées respectivement à travers des portes OU 81,, 8 83 et 84 à N = 5 entrées à des second, troisième, quatrième et cinquième fils P1, P2, P3 et P4 du bus d'adressage 13. Selon cette autre variante, le compteur 4 offre un bus à N fils FT0 à PT4 pour sélectionner les circuits de transfert 70 à 74. Le fil FT0 à FT4 est relié à une entrée de commande commune aux K = 5 portes ET dans le circuit 70 à 74. Ainsi, dès que le compte du compteur 4 est égal à n-l, o n varie entre 1 et N, le fil FTn_1 passe à l'état "1" et y demeure pendant toute la nième période de multitrame t n1 d'un cycle de N périodes de multitrameafin que le nième circuit de transfert 7n_1 soit le seul circuit de transfert passant pour relier les sorties du - 14 - compteur 2 aux fils d'adressage 13 de la mémoire 1 selon la nième colonne du tableau I. - 15 - R E V E N D I C A T I 0 N S 1 - Procédé pour convertir une multitrame entrante (MTE) composée de M trames (T0 à THM1) incluant chacune des mots (IT) ayant un nombre prédéterminé de digits et assignés m c respectivement à C canaux numériques multiplexés en une multitrame sortante (MTS) composée de C paquets (P0 à PC-1) assignés respectivement aux canaux et contenant chacun M mots (IT,,) c successifs du canal respectif, caractérisé en ce qu'un mot (ITm, c) ayant un rang donné dans la multitrame sortante (MTS) et un mot (IT c) ayant ledit rang donné dans la multitrame m c entrante (MTE) sont lu et écrit consécutivement dans une même cellule d'une unique mémoire (1) ayant une capacité au moins égale à MC cellules de mot et en ce que les MC cellules de la mémoire sont adressées suivant un ordre d'adresses redevenant identique à lui-même apres un cycle de N périodes de multitrame (t0 à tN), o N est le plus petit entier tel que CN 1 (mod (MC-1)). 2 - Procédé conforme à la revendication 1, caractérisé en ce que les cellules de mémoire sont successivement adressées suivant les adresses 0, a1 telle que Cn- =a1 (mod (MC-1)), a2 telle n-i Sa1 n-i que 2Cn-l=a2 (mod (MC-1)), a3 telle que 3C n a3 (mod (MC-1)),... a(MC-2) telle que (MC-2) cnl (Me-2) (mod C2)MC2 (MC-1)), et (MC-1) pendant la nième période de multitrame (tn_1) dudit cycle, o n est un entier compris entre 1 et N. 3 - Procédé conforme à la revendication 1 ou 2, caractérisé en ce que C est égale a 2x o x est un entier, et en ce qu'une adresse de cellule de mémoire en code binaire (P) ayant un rang donné pendant une nième période de multitrame (t n1) du cycle, o n est un entier compris entre 1 et N, est déduite d'une première adresse de cellule de mémoire en code binaire (Q) ayant ledit rang donné pendant la première période de multitrame (to) du cycle en décalant les bits de la première adresse de x(n-i) rangs de bit à partir du rang de bit de poids faible (Q0) de ladite première adresse. 4 - Dispositif de conversion de la multitrame entrante en la multitrame sortante pour la mise en oeuvre du procédé conforme à l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comprend des moyens (2) pour compter les mots (IT) dans chaque mc - - 16 - multitrame entrante (MTE) afin de fournir successivement les nombres 0 à (MC-1) en code binaire pendant chaque période de multitrame (tO à tN), lesdits nombres 0 à (MC-1) en code binaire constituant des adresses de cellule de mémoire successives pour la première période de multitrame (t0) du cycle, et des moyens (3,4; 6,4) pour convertir l'ordre naturel des nombres 0 à (MC-1) en un ordre d'adresses (0, aI à aMC_2, MC-1) spécifique à chacune des périodes de multitrame (t1 à tN). - Dispositif conforme à la revendication 4, caractérisé en ce que les moyens pour compter comprennent un compteur modulo MC (2) synchrone avec les mots (IT) de la multitrame entrante m, c (MTE) pour fournir la suite de nombres 0 à (MC-1) correspondant aux adresses pendant la première période de multitrame (tO0) du cycle, et en ce que les moyens pour convertir comprennent un compteur modulo N (4) incrémenté à chaque remise à zéro du compteur modulo MC pour fournir des signaux identifiant respectivement les N périodes de multitrame (t0 à tN_1) d'un cycle, et des moyens d'adressage de la mémoire (3;6) pour établir des suites d'adresses ordonnees (0, a a a(MC-2), (MC-1)) à partir de la suite de nombres 0 à (MC-1) en réponse aux signaux (BT;FT) identifiant les N périodes de multitrame (t0 à tN_) respectivement. 6 - Dispositif conforme à la revendication 5 pour la mise en oeuvre du procédé conforme à la revendication 3, caractérisé en ce que les moyens d'adressage (3) comprennent K multiplexeurs (50 à 5K- i), chaque multiplexeur ayant N entrées et une sortie délivrant un bit de rang donné d'adresse (P0 à PK-1) de la mémoire (1), o K est un entier égal au nombre maximal de bits (P0 à P K-1) des adresses et au nombre maximal de bits (Q0 à QK_) des nombres 0 à (MC-1) fournis par le compteur modulo MC (2), en ce que les N entrées du kième multiplexeur (5k- L), o k est un entier compris entre 1 et K, sont reliées respectivement aux sorties du compteur modulo MC (2) fournissant les bits des nombres 0 à (MC-1) ayant respectivement pour rang R0 tel que R0 = k, pour rang R1 tel que (k-l) + (K-x)=R1-1 (mod K), pour rang R2 tel que (k-1) + (K-x)2=R2-1 (mod K),... et pour rang RN_ tel que (k-1) + (K-x)(N-1)ERN -I1 (mod K), les rangs étant comptés de 1 à K à partir du bit de poids faible des nombres 0 à (MC-1), et en - 17 - ce que les sorties (P0 à P K-1) des multiplexeurs sont reliées sélectivement aux entrées des multiplexeurs recevant les bits respectifs de rang R n1 en réponse au signal identifiant la nième période de multitrame (tn 1) du cycle. 7 - Dispositif conforme à la revendication 5 pour la mise en oeuvre du procédé conforme à la revendication 3, caractérisé en ce que les moyens d'adressage (6) comprennent N moyens de transfert (70 à 7 1), chaque moyen de transfert ayant K entrées et K sorties (13) connectables respectivement aux entrées et délivrant K bits parallèles d'adresse (P0 à PK) de la mémoire (1), o K est un entier égal au nombre maximal de bits (P0 à PK_) des adresses et au nombre maximal de bits (QO à QK-1) des nombres 0 à (MC-1) fournis par le compteur modulo MC (2), en ce que les K entrées d'un nième moyen de transfert (7n 1) sont reliées respectivement aux sorties du compteur modulo MC (2) fournissant les bits des nombres 0 à (MC-1) ayant respectivement pour rang R0 tel que 0 + (K-x)(n-l)ER0-1 (mod K), pour rang R1 tel que 1 + (K-x)(n-l)Rl-I (mod K), pour rang R2 tel que 2 + (K-x)(n-l)=R2-1 (mod K),... pour rang. RK_1 tel que (K-1) + (K-x)(n-l)_RK1-1 (mod K), et en ce que les entrées et les sorties du nième moyen de transfert (7n 1) sont respectivement reliées pour fournir une suite de MC adresses en réponse au signal (FT 1) identifiant la nième période de multitrame (tn 1) du cycle.