Brevet FR2597281A1 — publié le 19871016

DISPOSITIF DE CODAGE ANALOGIQUE-NUMERIQUE, DU TYPE A MODULATION DE DUREE La présente invention concerne un dispositif de codage analogique-numérique du type "à modulation de durée". Diverses techniques sont connues pour effectuer une conversion analogique-numérique, notamment les techniques dites "parallèle" (encore appelée "flash"), "série-parallèle", ou encore "à modulation de durée". Chacune de ces méthodes a ses avantages et ses inconvénients relatifs à la vitesse de conversion et à la précision. Ainsi la technique "parallèle" est une technique rapide, mais à résolution vite limitée par le matériel à mettre en oeuvre. La technique "série-parallèle" permet, grâce à un montage particulier de convertisseurs du type "parallèle", d'allier la rapidité de conversion de ces convertisseurs à une résolution élevée, mais est une technique coûteuse. La présente invention se rapporte plus particulièrement à la technique dite "à modulation de durée". Les dispositifs connus fonctionnant suivant cette technique ont pour inconvénients leur relative lenteur, et, pour beaucoup d'applications, leur précision insuffisante. Ces dispositifs consistent en effet à compter, au moyen d'un générateur d'impulsions, le temps qui s'écoule jusqu'à ce qu'un signal, d'amplitude régulièrement accrue à chaque impulsion, atteigne le niveau du signal à numériser, et, une fois ce niveau atteint, à arrêter la conversion. Ainsi, pour une conversion à sept bits, le compteur devrait enregistrer 127 impulsions avant d'atteindre l'échelle totale. Avec une fréquence d'horloge de 100 KHz par exemple, il faudrait 1,27 ms pour réaliser la conversion, soit un taux de conversion d'environ 800 mots par seconde, ce qui est très faible. Des dispositifs connus de ce type sont notamment décrits dans le livre intitulé "Techniques de conversion analogique-digitale et digitale-analogique" (David F. Hoeschele Jr Masson). La présente invention a pour objet un dispositif de codage analogique-numérique fonctionnant suivant la méthode dite "à modulation de durée" et présentant par rapport aux dispositifs précédents une vitesse de fonctionnement accrue, tout en restant simple et facile à mettre en oeuvre. Suivant l'invention, un dispositif de codage analogiquenumérique du type à modulation de durée est essentiellement caractérisé en ce qu'il comporte: - des premiers moyens pour effectuer dans un premier temps une première conversion analogique-numérique sur "n " bits (avec n1 D'autres objets et caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante d'exemples de réalisation, faite en relation avec les dessins ci-annexés dans lesquels: - la figure 1 est un schéma d'un premier exemple de réalisation d'un dispositif de codage analogique-numérique suivant l'invention; - les figures 2a, 2b et 2c sont des diagrammes-temps se rapportant au schéma de la figure 1 - la figure 3 est un schéma du même type que celui de la figure 1, incorporant une variante; - la figure 4 est un schéma d'un deuxième exemple de réalisation d'un dispositif de codage analogique-numérique suivant l'invention; - la figure 3 est un diagramme-temps se rapportant au schéma de la figure 4. Les deux exemples de réalisation décrits différent par l'ob- tention du signal Sl: : - suivant le premier exemple il s'agit d'un signal "en marches d'escalier", obtenu au moyen de pompes à diodes; - suivant le deuxième exemple il s'agit d'une rampe, obtenue au moyen d'intégrateurs. Dans les deux cas, le dispositif de codage sur n bits suivant l'invention comporte des premiers moyens pour effectuer dans un premier temps un premier codage sur nl bits (avec nl Sur la figure 1, le premier codage est réalisé de la façon suivante: un générateur d'impulsions 1, au travers d'un circuit 2 de sélection de codage grossier (lui-même activé par une logique de décision 3) charge un condensateur C1 + C2 par une première pompe à diodes D1 D2 et un condensateur C0. La tension S 1 ainsi obtenue est comparée au signal S à numériser dans un comparateur 4, le signal S se présentant sous la forme d'un signal constant obtenu en sortie d'un échantillonneurbloqueur. Si le niveau du signal S1 est inférieur au niveau du signal S à numériser, le circuit 2 de sélection de codage grossier est à nouveau activé par la logique de décision 3 et transmet à nouveau une impulsion d'horloge H qui occasionne le chargement du condensateur Cl + C2 et l'incrémentation d'un compteur 5 dit compteur "gros".Le niveau du signal S I est ainsi régulièrement accru par paliers et ceci jusqu'a' ce qu'il devienne supérieur au niveau du signal S à numériser auquel cas la logique de décision 3 active un circuit 6 de sélection de codage fin qui fournit des impulsions de signal d'horloge H de signe opposé aux précédentes. Ces impulsions, par l'intermédiaire d'une deuxième pompe à diodes D3 t)4, et d'un condensateur C0, provoquent alors la décharge du condensateur C2 (le condensateur C1 restant chargé à sa valeur précédemment acquise). Comme précédemment, la tension obtenue S1 est comparée dans le comparateur 4 au signal S à numériser.Si le niveau du signal S1 est supérieur au niveau du signal S à numériser, le circuit 6 de sélection de codage fin est à nouveau activé par la logique de décision 3 et transmet à nouveau une impulsion d'horloge qui occasionne le déchargement du condensateur C2 et rincrémentation d'un compteur 7, dit compteur "fin". Le niveau du signal S1 décroît ainsi régulièrement par paliers, et ceci jusqu ce qu'il devienne inférieur au niveau du signal S à numériser, auquel cas la conversion est arrêtée, la logique de décision étant remise à zéro et deux interrupteurs I1 eut'2 de remise à zéro préparant le cycle suivant en déchargeant les condensateurs C1 et C2. Ce processus apparaît sur la figure 2a représentant l'allure des signaux S, H et S1. Le signal numérisé SN, à n bits, est formé par soustraction dans un soustracteur 8 du contenu des compteurs 5 et 7. Le contenu du compteur 5 est un mot numérique représentant des bits de poids fort et correspondant à la valeur analogique 4, dans le cas de l'exemple décrit sur la figure 2a (quatre impulsions d'horloge ayant été nécessaires dans cet exemple pour obtenir le franchissement du signal S par le signal S1 dans le sens ascendant) et le contenu du compteur 7 un mot numérique représentant des bits de poids faible et correspondant dans l'exemple considéré à la valeur analogique 6 (six impulsions d'horloge ayant été nécessaires pour obtenir le franchissement du signal S par le signal S1 dans le sens descendant). Le nombre 2n1 + 2n2 d'impulsions d'horloge nécessaires pour effectuer un codage conformément à l'invention est inférieur au nombre d'impulsions 2n, soit 2 1+n2, qui aurait été nécessaire avec un dispositif de l'art antérieur, d'où la plus grande rapidité du dispositif suivant l'invention. A titre d'exemple un codage sur huit bits peut se faire avec un premier codage grossier sur quatre bits (nl = 4) d'où un nombre maximum d'impulsions d'horloge (ou de paliers montants) égal à seize, puis avec un second codage fin sur quatre bits (n2 = 4), d'où un nombre maximum d'impulsions d'horloge (ou de paliers descendants) égal à seize, soit au total trente deux impulsions d'horloge au maximum. En comptant par exemple à 400 MHz, compatible avec le silicium, le temps nécessaire pour effectuer ces opérations est alors de 80 ns, ce qui laisse 20 ns pour la remise à zéro du convertisseur. Dans les convertisseurs analogique-numérique existant actuellement, il y a risque d'ambigusté de franchissement ou non du niveau du signal à numériser, c'est le problème fondamental qui limite la précision. Dans le système proposé, cette ambiguïté est levée. En effet si, comme sur la figure 2b, le niveau du signal à numériser a été franchi, le retour en arrière compte un bit de poids fin. Si, comme sur la figure 2c, le niveau du signal à numériser n'a pas été franchi, le système continue et compte un bit de poids fort en plus, mais la tension ne franchira à nouveau le seuil qu'après un nombre de paliers équivalent à un bit de poids fort. La différence entre ces deux cas n'est donc que d'un bit de poids faible. Au cours de la première phase (codage gros) l'amplitude du signal S1 est régulièrement accrue, à chaque impulsion d'horloge, d'une quantité A telle que le produit 2n1 . A (où 2n1 représente le nombre maximum d'impulsions d'horloge au cours de cette première phase) représente le niveau maximum à numériser. Au cours de la deuxième phase (codage fin) l'amplitude du signal S1 est régulièrement décrue, à chaque impulsion d'horloge, d'une quantité B inférieure à A, telle que 2n2 . B = A pour 2n2 représente le nombre maximum d'impulsions que peut comporter la deuxième phase). La figure 3 diffère de la figure 1 en ce qu'elle permet d'obtenir une charge linéaire pour les bits de poids fort sans disposer d'impulsions de trop grande amplitude sur la pompe à diodes. La tension de sortie est pour cela réinjectée au pied de la diode D1, après traversée d'un adaptateur d'impédance 9 ayant une impédance d'entrée infinie et une impédance de sortie nulle. Afin de ne pas appliquer de tension trop importante à l'entrée différentielle du comparateur, une diode 10 limite cette tension à une valeur acceptable. Suivant le deuxième exemple de réalisation qui fait l'objet de la figure 4, le signal S1 se présente sous forme de rampes ascendantes ou descendantes obtenues au moyen d'un intégrateur formé par exemple au moyen d'un amplificateur opérationnel 10 rebouclé au moyen d'un condensateur 11. Comme précédemment, le signal à numériser S est comparé au signal S1 ainsi généré dans un comparateur 4 et, suivant le résultat de la comparaison, une logique de décision 3 sélectionne le sens, ascendant ou descendant, de la rampe à générer, ceci par l'intermédiaire d'une part d'un circuit 12 de sélection de type de codage (gros ou f,n) apte à fournir des impulsions d'horloge de deux types (positif ou négatif) à l'intégrateur (10, 11), et d'autre part de deux interrupteurs 13 et 14 formant deux entrées possibles de cet intégrateur. Le circuit 12 de sélection de type de codage (gros ou fin) assure par ailleurs à chaque impulsion d'horloge H, soit Pincrémen- tation (dans le cas du comptage gros) soit la décrémentation (dans le cas du comptage finr d'un compteur 13 qui fournit, à l'issue du comptage fin, le signal numérisé SN. Un signal de remise à zéro RAZ prépare par ailleurs, par l'intermédiaire d'un interrupteur I, le cycle suivant. Ce processus apparaît sur la figure 5 représentant l'allure des signaux S et S1, ainsi que les impulsions d'incrémentation du compteur 13 d'une part pendant la phase de comptage gros, et d'autre part pendant la phase de comptage fin. Il est possible de généraliser le principe décrit en considérant un signal S1 présentant au cours du temps une variation telle que représentée par exemple sur la figure 6, permettant de mettre en oeuvre successivement un codage gros, un codage moyen et un codage fin, la pente du signal S1 étant inversée à chaque type de codage. Les types de codage ainsi mis en oeuvre successivement ne sont par ailleurs pas limités à 2 ou à 3, mais peuvent être en nombre quelconque, comme représenté par exemple sur la figure 7, ce qui permet d'approcher le signal à numériser en un temps plus court. Dans de tels cas, le résultat obtenu à l'issue de chaque type de codage est alternativement retranché ou ajouté au résultat précédent. Par ailleurs le dispositif de codage suivant l'invention est auto étalonnable. En effet il suffit de coder la même tension d'une part suivant le procédé décrit ci-dessus, d'autre part en différant d'un pas d'horloge la logique de décision des poids gros, et d'utiliser l'accroissement ainsi mesuré par les poids fins pour connaître l'amplitude de cette marche de poids fort. On peut ainsi mesurer en étalonnage l'amplitude de chaque marche de poids fort; on peut aussi répéter cette manoeuvre pour chacune des rampes et s'assurer ainsi: - que toutes les marches d'une rampe sont identiques; - qu'elles sont dans le rapport convenable d'amplitude avec la rampe de poids immédiatement voisin; - que toutes les rampes sont dans un rapport convenable. REVENDICATIONS 1. Dispositif de codage analogique-numérique du type à modulation de durée, apte à coder un signal d'entrée analogique (S) sur "n" bits, caractérisé en ce qu'il comporte: - des premiers moyens (1, 2, 3, 4, 5, C0, D1, D2, C1, C2) pour effectuer dans un premier temps une première conversion analogique-numérique sur "n1,, bits (avec nl 2. Dispositif selon la revendication 1, caractérisé en ce que la croissance ou la décroissance du signal S1 se fait de façon discontinue, par paliers. 3. Dispositif selon la revendication 1, caractérisé en ce que la croissance ou la décroissance du signal S1 se fait de façon continue. 4. Dispositif selon l'une des revendications l, 2 ou 3, carac térisé en ce que le nombre de croissances et de décroissances successives du signal S1 est supérieur à deux, le résultat obtenu à l'issue de chaque phase de codage correspondante étant alors alternativement retranché ou ajouté au résultat obtenu à l'issue de la phase précédente. 5. Dispositif selon l'une des revendications précédentes, caractérisé en ce qu'il est autoétalonnable par mesure de l'amplitude élémentaire de variation du signal S1 au cours de l'une de ses phases de croissance ou de décroissance, en effectuant deux codages successifs d'un même signal S, la phase de croissance ou de décroissance considérée de l'un de ces codages étant retardée par rapport à l'autre d'une impulsion d'horloge, et en mesurant l'accroissement ainsi obtenu au cours de la phase de décroissance ou de croissance suivante.