Brevet FR2591405A1 — publié le 19870612

DISPOSITIF INTERRUPTEUR DE PUISSANCE A GRILLE ISOLEE PROTEGE CONTRE LES SURINTENSITES. La présente invention concerne un dispositif interrupteur de puissance comprenant un organe interrupteur à grille isolée du type transistor à effet de champ (FET) et un circuit associé à l'organe interrupteur pour en assurer la commande et la protection contre les surintensités. Par interrupteur FET, on désigne présentement tout interrupteur susceptible de passer de l'état bloqué à l'état passant et vice versa par variation du champ électrique près de la surface d'un semi-conducteur en réponse à la variation du potentiel d'une grille en matériau conducteur séparée du semi-conducteur par une mince couche d'isolant. Par surintensités, on désigne les courants de surcharge et les courants de court-circuit. Les dispositifs interrupteurs comprenant un FET de type MOS ou MIS comportent généralement, pour lire le courant qui emprunte le chemin drain-source du FET, une résistance série dont la chute de tension procure une image dudit courant. On conçoit que cette résistance, s'ajoutant à la résistance à l'état passant RDSON du FET, entraîne une dissipation thermique difficilement acceptable dans le cas où le dispositif interrupteur est inséré sur un circuit de puissance. I1 est donc préférable de recourir à un organe de lecture du courant disposé sur une dérivation validable du chemin drain-source du FET de puissance. L'invention a notamment pour but d'assurer la protection d'un dispositif interrupteur de puissance du type décrit contre les courants de surcharge et de court-circuit au moyen d'un organe de lecture du courant en dérivation autorisant, d'une part, une grande simplicité de réalisation et une faible dissipation thermique et facilitant, d'autre part, l'intégration du dispositif. Selon l'invention, organe de lecture du courant disposé en dérivation du chemin drain-source du FET de puissance comprend un transistor de validation à effet de champ FET du même type que le FET de puissance et associé à celui-ci par couplage en électrodes communes. Un point commun des grilles des deux FET est relié à la sortie du circuit de commande et de protection, tandis qu'une électrode de puissance du FET de validation est reliée via une résistance de lecture du courant à l'électrode correspondante du FET de puissance et que la tension aux bornes de la résistance de lecture est appliquée à une entrée du circuit de commande et de protection. Le FET de validation est donc rendu conducteur ou bloqué de manière synchrone au FET de puissance, tandis que la faible résistance passante du FET de puissance, en combinaison avec une résistance de dérivation relativement élevée qui est la somme de la résistance passante RDS du FET de validation et de la valeur de la résistance de lecture, entraîne le passage d'un courant de dérivation faible ; de la sorte, la protection du dispositif contre les surintensités peut être assurée au prix d'une dissipation de puissance mineure. De plus, la forte impédance d'entrée du FET de validation, de même ordre que celle du FET de puissance, ne nécessite qu'un signal de très faible énergie. Le FET de validation peut ainsi sans inconvénient présenter une résistance passante supérieure à celle du FET de puissance et peut de cette manière être intégré avec ce dernier en un composant dont il n'occupe qu'une très faible surface, par exemple de l'ordre du millième de la surface totale. Un mode d'exécution de l'invention sera décrit ci-après à titre d'exemple non limitatif, avec référence aux dessins annexés dans lesquels La figure 1 représente schématiquement un mode de réalisation du dispositif interrupteur de puissance conforme à l'invention ; La figure 2 représente plus en détail le schéma de la figure 1. Le dispositif interrupteur de puissance 10 de la figure 1 comporte un transistor T1 à effet de champ à grille isolée MOS ou MIS dont le drain D et la source S sont reliés respectivement à des bornes 11 et 12 par exemple connectables à un circuit de puissance comprenant un générateur ou une alimentation électrique 13 et une charge 14. Le dispositif 10 est du type normalement bloqué. Un signal de commande S1 est applicable via une logique 15 à la grille G du FET de puissance T1. Selon l'invention, un transistor à effet de champ (FET) de validation T2 est associé au FET de puissance T1 par un couplage en électrodes communes. Le FET de validation T2 est de même nature que le FET de puissance T1 de manière à être comme celui-ci normalement bloqué ou normalement passant t T1 et T2 sont présentement du type canal N å enrichissement. La résistance à l'état passant RDS2 du FET de validation T2 est plus élevée que celle RDS1 du FET de puissance T1. Un point commun 16 des drains de T1 et T2 est relié à la borne 11, tandis que les sources de T1 et T2 sont intercon nectées en un point commun 17 lui-même relié à la borne 12. La liaison du drain de T1 avec le point 17 est une liaison directe, tandis que la liaison du drain de T2 avec le point 17 s'effectue par l'intermédiaire d'une résistance R1 de lecture de courant. Un point commun 18 des grilles de T1 et T2 est connecté à la sortie de la logique 15. L'ensemble du transistor de validation T2 et de la résistance de lecture R1 constitue l'organe de lecture du courant 23 et l'on peut considérer celui-ci comme un pont résistif dont l'une des résistances est validable. La tension aux bornes de la résistance R1 de lecture du courant est appliquée à un circuit de détection 19 susceptible de délivrer un signal de sur intensité S2 en réponse au passage d'un courant de surcharge ou de court-circuit entre les bornes 11 et 12 et au passage corrélatif d'un courant de dérivation image dans la résistance R1. Le signal de surintensité S2 est appliqué à une entrée de la logique 15 ; celle-ci est agencée pour délivrer à sa sortie une polarisation de grille entratnant le blocage de T1 et T2 consécutivement à l'apparition de S2. Dans le mode de réalisation illustré par la figure 2, le circuit de détection 19 comprend un filtre d'entrée R2, C1 connecté à l'entrée non inverseuse d'un amplificateur comparateur 20 ; une tension de seuil dont la valeur est déterminée au moyen d'un pont diviseur R3, R4 est appliquée à l'entrée inverseuse du comparateur 20. Cette tension de seuil fixe la consigne au-delà de laquelle la sortie S2 du circuit de détection change d'état. La résistance passante RDS2 du FET de validation T2 est choisie de manière à n'être pas trop importante pour permettre de disposer d'une tension suffisante à l'entrée non inverseuse du comparateur 20. La logique 15 comprend, d'une part, une bascule 21 de type D, d'autre part, une porte logique ET 22. Le signal de sortie S2 est appliqué à une entrée de forçage P de la bascule D 21 dont l'entrée d'horloge H reçoit le signal de commande S1 pour faciliter le réarmement du dispositif. La sortie complémentée r de la bascule est connectée à une première entrée de la porte ET 22, tandis qu'une deuxième entrée de cette porte reçoit directement le signal S1. La sortie de la porte ET 22 est reliée au point commun 18 des grilles des FET T1 et T2. La polarisation de grille pour un dispositif normalement passant s'effectuerait au moyen d'une porte logique NAND. La bascule 21 peut, bien entendu, être connectée différemment. Le dispositif décrit fonctionne de la manière suivante. Les FET T1 et T2 étant supposés initialement non conducteurs, un signal S1 sous forme d'impulsion ou de créneau de durée quelconque est appliqué à l'entrée H de la bascule 21 de manière à réenclencher celle-ci. En l'absence de surintensité, le signal S2 est à l'état logique 0 et la sortie Q de la bascule est à l'état logique 1. La sortie de la porte ET 22 est donc à l'état 1 et une polarisation positive est appliquée aux FET T1 et T2 qui deviennent passants. Lorsqu'il se produit une surintensité, le faible courant dérivé qui traverse l'organe de lecture du courant 23 validé par le fait que T2 est fermé augmente et la tension aux bornes de R1, filtrée par R2, C1, s'accroît jusqu'à dépasser le seuil défini par le pont diviseur R3, R4.Le signal de surintensité 52 à la sortie du comparateur 20 passe à son niveau logique 1 ; ce signal est appliqué à l'entrée de forçage Preset de la bascule, de sorte que la sortie Q de celle-ci passe et reste à l'état logique 0. La porte ET 22 délivre alors une polarisation nulle au point commun 18 des FET T1 et T2, et ceux-ci se bloquent en quelques microsecondes. Le circuit de détection 19 et la logique 15 du circuit de commande et de protection sont avantageusement realisés en technologie CMOS, par exemple sous forme prédiffusée t on peut ainsi polariser les éléments du circuit au moyen dwmnP tension V+ de l'ordre de 10 volts, cette tension étant éi3alement applicable au phototransistor d'un optocoupleur délivrant le signal S1 lorsque ceci est le cas. L'alimentation 13 représentée figure 1 peut être une sourie continue ou alternative redressée si l'on veut alimenter la charge 14 en courant continu. Pour alimenter en courant alternatif une charge 14 à partir d'une source alternative 13, on peut utiliser un montage antisérie de deux FET de puissance T1, auxquels sont respectivement associés deux organes de lecture du courant validables, c'est-à-dire deux FET de dérivation T2 et deux résistances de lecture R1. Dans ce cas, en mettant le point 17 au 0V, il conviendra d'associer aux deux résistances R1 des circuits de détection respectifs 19 dont les sorties sont reliées par un OU câble à l'entrée d'une logique 15 commune aux deux paires de FET T1 et T2. Revendications 1. Dispositif interrupteur de puissance comprenant un organe interrupteur à grille isolée du type transistor de puissance à effet de champ (FET) et un circuit associé à l'organe interrupteur pour en assurer la commande et la protection contre les surintensités, lequel circuit présente un organe de lecture du courant disposé sur une dérivation du chemin drain-source du FET de puissance, caractérisé par le fait que l'organe (23) de lecture du courant disposé en dérivation du chemin drain-source du FET de puissance (T1) comporte un transistor de validation (T2) à effet de champ (FET) du même type que le FET de puissance (T1) et associé à celui-ci de manière à ce que les deux grilles (G) et deux électrodes correspondantes, par exemple les deux drains (D), de ces deux transistors sont respectivement couplées en électrode commune et que les deux électrodes restantes correspondantes, par exemple les deux sources, sont reliées à un même point (17), la liaison entre l'électrode restante du transistor de validation (T2) et ledit point (17) comprenant une résistance (R1) de lecture de courant, la tension aux bornes de la résistance de lecture étant appliquée à une entrée du circuit de commande et de protection (15, 19), tandis que la sortie de celui-ci est connectée à un point commun (18) des grilles du FET de puissance (T1) et du FET de validation (T2). 2. Dispositif interrupteur de puissance selon la revendication 1, caractérisé par le fait que le circuit de commande et de protection comprend un circuit de détection (19) et une logique (15), le circuit de détection (19) étant susceptible de délivrer un signal de surintensité (S2) à la logique (15) en réponse au passage d'un courant de surcharge et de courtcircuit, tandis que la logique (15) reçoit un signal de commande (S1) et combine les signaux (S1) et (52) pour appliquer au point commun (18) des grilles du FET de puissance (T1) et du FET de validation (T2) une polarisation de blocage en cas de sur intensité. 3. Dispositif interrupteur de puissance selon la revendication 2, caractérisé par le fait que la logique (15) comprend une bascule (21) de type D et une porte logique ET (22), la bascule (21) recevant le signal de sur intensité (S2) sur une entrée de forçage et le signal de commande (S1) sur une entrée d'horloge, tandis que la porte ET (22) combine le signal de commande (S1) et la sortie complémentée (Q) de la bascule. 4. Dispositif interrupteur de puissance selon l'une des revendications 2 ou 3, caractérisé par le fait que le circuit de détection (19) et la logique (15) sont réalisés en technologie CMOS. 5. Dispositif interrupteur de puissance selon l'une des revendications 1 à 4, caractérisé par le fait qu'il comprend deux transistors de puissance à effet de champ en montage antisérie à chacun desquels est associé un organe de lecture du courant tel que défini par la revendication 1.