Brevet FR2593983A1 — publié le 19870807

La présente invention concerne les convertisseurs numérique-analogique et se rapporte plus particulièrement aux convertisseurs numérique-analogique de signaux codés par compression de données normalisés selon une loi de compression normalisée appelée loi A. Les convertisseurs numérique-analogique de loi A classiques sont réalisés d'après l algorithme suivant Seoment O Sortie = (+/-).(G't3210).(1)/128.VREF Seament I p 7 Sortie = (+/-).(G@/32+1).(G")/128.VREF G' et G" étant respectivement les gains do deux étages successifs de décodage. ou : G' = 11.3.5.7 29 ou 31) G = [1,2,4,8, (1,2,4,8, .......32 ou 64) Cet algorithme est matérialisé par un processeur à trois étages mis en oeuvre à l aide de circuits au silicium. Il comporte un générateur de signe, un générateur de pas et un générateur de segments. Le générateur de segments reçoit la tension de référence affectée d'un signe "SPEF et un signal traité "AREF" qui est le signal du générateur de pas. Une erreur à la sortie du générateur de pas provoque directement une distorsion à la sortie du gé nérateur de segments. Les décodeurs du type précité sont fortement dépendants des performances du générateur de signe et de celles du oénérateur de pas (décalage. gain d am- plificateur limité, tension de décalage d amplifica- teur, injection d'horloge ...). L'invention vise à créer un nouveau convertisseur numérique-analogique qui ne soit pas affecté par ces problèmes et présente d'autres avantages vis à vis des convertisseurs numérique-analogique classi quels Elle vise également à réaliser un convertisseur numérique-analogique qui soit conçu pour être associé à un dispositif de synthèse de la parole, qui soit de construction simple. qui présente un nombre de constituants réduits qui soit d'une taille peu importante et dont les performances soient améliorées. Elle a donc pour objet un convertisseur nu mérique-analogique destiné à convertir en signaux analogiques des signaux numériques constitués de bits de signe. de bits de pas et de bits de segment. notamment de signaux codés par compression de données conformément à la loi A, ledit convertisseur comprenant un gé nérateur de signe. destiné à recevoir le bit de signe dudit signal numérique, un générateur de pas connecté à la sortie du générateur de signe et destiné à recevoir les bits de pas dudit signal numérique et un gé nérateur de segments connecté au générateur de pas et destiné à recevoir les bits de segment dudit signal de référence. caractérisé en ce que le générateur de segments est connecté au générateur de signe uniquement par l'intermédiaire du générateur de pas. L'invention sera mieux comprise à l'aide de la description qui va suivre. donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels - la Fig.1 est un schéma synoptique d'un convertisseur numérique-analogique classique; - la Fig.2 est un schéma synoptique d'un convertisseur numérique-analogique suivant l inven- tion: - la Fig. 3 représente un circuit complet du décodeur numérique-analogique suivant l'invention: et - la Fig. 4 est un diagramme montrant l'allure des signaux d'horloge et d'entrée du circuit de la Fig.3. Comme déjà indiqué, un convertisseur numeri- que-analogique classique du type représenté à la Fig. 1 comprend un générateur de signe 1, qui reçoit à son entrée un signal de référence de signe et qui est connecté à se sortie à l'entrée d'un générateur de pas 2 ainsi qu'à une entrée d'un générateur de segments 3 dont une autre entrée est connectée à la sortie du générateur de pas 2. On conçoit qu'une erreur à la sortie du générateur de pas 2 engendre directement une distorsion à la sortie du générateur de segments 3. La Demanderesse a donc été amenée à concevoir une autre maniée de décoder la loi A, qui repose sur l'algorithme suivant SORTIE X (+/-) . G' (1/64) . G" . (1/64) . VREF où : G' (1.3.5.7 . 61 ou 63) G" = (1,2,4,8 ......., 62 ou 64) Cet algorithme est traduit en un circuit à base de composants au silicium, à trois étages. repré senté à la Fig.2. Ce circuit comporte un générateur de signe 4 comportant une entrée destiné à recevoir un signal de référence et deux sorties 5.6 sur lesquelles apparaissent deux signaux SREF1 et SREF2 Les deux sorties 5.6 du générateur de signe sont appliquées à deux entrées correspondantes d'un générateur de pas 7 dont la sortie est reliée à une entre d'un générateur de segments 8. Sur la Fig. 3, on a représenté en détail le générateur de pas et le générateur de segments du circuit de la Fig.2. Le générateur de pas T est essentiellement formé d'un amplificateur opérationnel 10 dont l'entrée positive est connectée à la masse et dont l'entrée négative est reliée à sept condensateurs 11a à llg dont les bornes opposées à l'entrée de l'amplificateur 10 sont reliées à l'une des sorties du générateur de signe X, soit directement pour le condensateur 11a, soit par l'intermédiaire d'un ou de plusieurs inter- rupteurs 12b à 12g, 13b à 13g. 14c à 14g et 15c à 15g selon le condensateur considéré. Les valeurs des condensateurs lia à llb iont respectivement C, 2C. SC, 8C, 16C et 32C. La valeur du condensateur 24 peut être ajustée de façon à régler le gain de l'ensemble du convertisseur. Dans cet exemple. cette valeur est de 100 C. Le générateur de signe s est constitué par un simple circuit de commutation à une entrée 16 à la masse et une entrée 17 à une tension de référence et deux sorties de signe 18,19. Deux interrupteurs 20 et 21 sont connectés entre la masse et les sorties 18 et 19 respectivement. Deux autres interrupteurs 22 et 23 sont connectées entre l'entrée de référence 17 et les sorties 18 et 19 respectivement. Entre l'entrée négative et la sortie de l'amplificateur opérationnel 10. sont connectés en parallèle un condensateur 25 et un interrupteur 25. Le générateur de segments 8 est constitué d'un amplificateur opérationnel 26 dont l'entrée positive est connectée à la masse et dont l'entrée negati- ve est reliée à la sortie de l'amplificateur 10 du ge- nérateur de pas par l'intermédiaire de condensateurs 27a à 27g. Le condensateur 27a est directement connecté à la sortie de l'amplificateur 10, tandis que les autres condensateurs sont connectés à la sortie de cet amplificateur par l'intermêdiaire d'interrupteurs res pectifs 28b à 289 et à la masse par l'intermédiaire d'interrupteurs 29b à 299 respectivement. L'entrée négative de l'amplificateur 26 est connectée à sa sortie, par l'intermédiaire d'un condensateur 30 et d'un interrupteur 31 en parallèle. Les valeurs des condensateurs 27a à 279 sont respectivement C,C, 2C.4C. 8C. 16C, 32C et la valeur du condensateur 30 est 64C. La sortie de l'amplificateur 26 est connectée à un filtre de sortie 32 par l'intermédiaire d'un interrupteur 33. La capacité d'entree du filtre sert d'échantillonneur-bloqueur. Cette capacité est repre- sentée par le condensateur Cin. Le fonctionnement du circuit de la Fig.3 va être décrit en se reportant au diagramme de la Fig.4. Le code d'entrée de loi A est appliqué au début des phases de rétablissement des générateurs de pas et de segments 7 et 8 par actionnement de ceux des interrupteurs 12b à 159 du générateur de pas et des interrupteurs 28b à 299 du générateur de segments qui correspondent au code à convertir. Ce code reste stable pendant tout le cycle conformément au code d'entrée. Les condensateurs lia à llg et 27a à 279 du premier et du second réseau de condensateurs commutés des générateurs de pas et de segments 7 et 8 se chargent conformément au code qui leur est appliqué par les interrupteurs précités. Les interrupteurs 12b à 159. 25, 28b à 299. 31 et 33 sont constitués, par des transistors connectés à une logique formée de portes ET, NI, OU, NON-ET (non représentée) qui reçoit le code à convertir et qui sélectionne les éléments dudit code en vue de com mander la charge des condensateurs correspondants. Le code d'entrée â traiter est un mot de huit bits (signe + 7 bits) On considère ici pour simplifier que le co dague d'un pas ou d'un segment est un simple codage binaire, à s bits pour les pas et 3 bits pour les segments, Par exemple. le pas 10 est simplement codé 1010, le segment 3 est simplement codé 011. Code d'entrée = (SIGNE, SEGMENT. PAS) SIGNE : Codé par un bit SGN SEGMENT : Codé par 3 bits CH2, CH1, CHO PAS : Codé par 4 bits ST3, ST2. ST1, STO (OU CH2,CH1.CH1) ST3 ST2 ST1 STO G' 0 0 0 0 0 1 0 0 0 0 1 3 0 O 0 1 0 5 O O 0 1 1 7 0 0 1 0 0 9 O 0 1 0 1 11 0 0 1 1 0 13 O 0 1 1 1 15 0 1 0 0 0 17 1 1 1 1 1 63 CH2 CH1 CHO G 0 O O 1 O 0 1 1 0 1 0 2 O 1 1 s 1 0 0 8 1 0 1 16 1 1 0 32 1 1 1 64 Dans ce schéma simplifié, ni le-processeur de signe, ni les interrupteurs décodant le code d'en trée ne sont représentés. Pendant les phases de rétablissement RET1 et RET2, les condensateurs d'intégration sont court-circuités. Les condensateurs d'entrée sélectionnés du générateur de pas 7 sont connectés à la référence et sont ainsi préchargés à une tension égale à cette tension de référence diminuée de la tension de décalage du premier amplificateur 10. Les condensateurs non sélectionnés sont connectés à la masse et sont ainsi préchargés à une tension égale à la tension de decala- ge du premier amplificateur 10. Les condensateurs d'entrée sélectionnés du générateur de segments 8 sont connectés à la sortie du générateur de pas 7 et stockent le décalage combiné des deux amplificateurs 10 et 20. Les condensateurs non sélectionnes sont connectés à la masse et sont ainsi préchargés à une tension égale à la tension de décalage du second am- plificateur 20. La phase RET1 est terminée lorsque l'interrupteur 25 court-circuitant le condensateur d'intégration 24 du générateur de pas 7 est ouvert. Les bruits de commutation dus aux signaux d'horloge sont alors stockés dans les condensateurs d'entrée sélec tionnés 27a à 279 du générateur d'accord 8. La phase RET2 est terminée lorsque le cem- mutateur 31 court-circuitant le condensateur d'intégration 30 du générateur de segments 8 est ouvert. Le bruit de commutation dû aux signaux d'horloge introduit un décalage constant à la sortie du générateur de segments 8. Pendant la phase de décodage, les condensateurs d'entrée du générateur de pas sont connectés à la masse, les condensateurs sélectionnés ili à lia de ce générateur transférant leur charge au condensateur d intégration 17 et les condensateurs non sélection- nés restent connectés à la masse et de ce fait ne transfèrent aucune charge. Les condensateurs sélectionnés du générateur de segments restent connectés à la sortie du généra- teur de pas. Ces condensateurs commandés par cette sortie transférent leur charge au condensateur d'intégration 30 du générateur de segments 8. Les condensateurs non sélectionnés restent connectés à la masse et de ce fait ne transférant aucune charge. Le décalage du premier amplificateur et le bruit de commutation du aux signaux d'horloge lors de l'ouverture du commutateur 18 court-circuitant le condensateur d'intégration 24 du générateur 7 n'ont aucun effet à la sortie du système. Un gain limité du premier amplificateur ne provoquerait aucune distor sion à la sortie mais diminuerait légèrement le gain de l'ensemble. Le décalage du second amplificateur 26 et le bruit de commutation du aux signaux d'horloge à l'ouverture de l'interrupteur 31 court-circuitant le condensateur d'intégration 30 du second générateur 8 introduisent un décalage systématique constant à la sortie du système sans aucune distorsion. Un gain limité du second amplificateur 26 ne provoquerait aucune distorsion à la sortie mais rédui rait légèrement le gain du système La suppression des effets parasites permet de simplifier considérablement le générateur de signe d'un tel systéme. Les conséquences d'une injection d'horloge sont également fortement réduites par le fait que tous les interrupteurs fonctionnent à une tension quasiment constante. Pour les mêmes raisons. les conséquences d'un comportement non linéaire des dispositifs élémen- taires (interrupteurs, capacités parasites des lignes diffuses ...) sont également considérablement rédui- tes. Un avantage de l'invention est de ne pas utiliser d'amplificateur suiveur, car un dispositif de ce type a une plage d'entrée dynamique réduite qui limite la plage dynamique du système. On donne ci-après un exemple de conversion d'un code de loi A à l'aide du circuit de la Fig.3. Les signaux de commande SGN, .. G1, B2, G2 sont des résultats du décodage du code d'entrée de "loi A" à huit bits (signe. CH2, CH1, CHO, ST3, ST2, ST1. STO). Sur la Fig.3, les signaux appliqués aux divers interrupteurs du circuit ont les significations suivantes. SIGNE -- > SGN NON(STO) -- > C1 NON(ST1) -- > D1 NON(ST2) -- > E1 NON(ST3) -- > F1 NIICHO,CH1,CH2) -- > G1 NIICH1,CH2) -- > 02 NI(CH2,ET (CHO,CH1) -- > C2 NON D2 NI(ET(CH1,CH2). ET (CXO,CH1) -- > E2 NON-ET(CH1,CHL) -- > F2 NON-ET(CHO.CHî.CH2) -- > G2 NSGN, NG , NGî. NG2 sont respectivement les inverses des signaux SGN, CI, ,,.. 82 .. G2. Dans cet exemple, on utilise l'avantage intéressant de la structure suivant l'invention qui permet de régler la tension de sortie indépendamment de la valeur de la tension d'entrée de référence sans faire appel à un étage d'atténuation ou d'amplification spécial. Dans le présent exemple. on utilise un condensateur formé de 100 condensateurs unitaires afin d atténuer la tension de sortie (gain 0.80). Ceci peut être réalisé avec le dispositif de l invention et ne le peut pas avec l'appareillage de la technique antérieure, si ce n'est avec un étage atténuateur supplémentaire. La sortie de ce convertisseur numérique-analogique peut être directement utilise par exemple dans un filtre de sortie à capacités commutées non décrit ici. La phase " PHI4" est utilisée pour transférer la tension de sortie du convertisseur vers ce filtre. Une conversion analogique-numérique est réalisée en utilisant les données du tableau suivant. La sortie de ce tableau doit être divisée par 4096 et multipliée par la valeur de la tension de référence. Loi A - Conversion numérique-analogique Segment (0) (1) 2 3 4 5 6 7 Pas 0 1 33 66 132 264 528 1056 2112 1 3 35 70 140 280 560 1120 2240 2 S 37 74 148 296 592 1184 2368 3 7 39 78 156 312 624 1248 2496 4 9 41 82 164 328 656 1312 2624 5 11 43 86 172 344 388 1376 2752 6 13 X5 90 180 360 720 1440 2880 7 15 X7 94 188 376 752 1504 3008 8 17 49 98 196 392 784 1568 3136 9 19 51 102 204 408 816 1632 3264 10 21 53 106 212 424 848 1696 3392 11 23 55 110 220 440 880 1760 3520 12 25 57 114 228 456 912 1824 3648 13 27 59 118 236 472 944 1888 3776 14 29 61 122 244 488 976 1952 3904 15 31 63 126 252 504 1008 2016 4032 Par exemple, Si on veut décoder la valeur correspondant au segment 3 et au pas 10, on doit déli- vrer la valeur 212. La tension analogique correspondante obtenue par le circuit est alors 21214096 VREF où VREF est la tension de référence. Le dispositif de l'invention peut également être appliqué à la conversion analogique numerique Pour cette conversion la loi A est légère- ment différente. La sortie du tableau suivant doit être divisée par 4096 et multipliée par la valeur de la tension de référence. Loi A - Conversion - Analogique Segment (0) (1) 2 3 4 5 6 7 Pas 0 0 32 64 128 256 512 1024 2048 1 2 34 68 136 272 544 1088 2176 2 4 36 72 144 288 576 1152 2304 3 6 38 76 152 304 608 1216 2432 s 8 40 80 160 320 640 1280 2560 5 10 42 84 168 336 672 1344 2688 6 12 4X 88 176 352 705 1408 2816 7 14 46 92 184 368 736 1472 2944 8 16 48 96 192 384 768 1536 3072 9 18 50 100 200 400 800 1600 3200 10 20 52 10 208 416 832 1664 3328 11 22 54 108 216 432 864 1728 3456 12 24 56 112 224 448 896 1792 3584 13 26 58 116 232 464 928 1856 3712 14 28 60 120 240 480 960 1920 3840 15 30 62 124 248 496 992 1984 3968 Selon une technique connue, un convertisseur analogique-numérique peut être réalisé à l'aide d'un convertisseur numérique-analogique. un comparateur et un circuit logique de commande. Ce convertisseur doit suivre la loi A pour la conversion analogique-numérique. L'ensemble des coefficients G et G" peut être adapté directement à cette loi en considérant que les valeurs à établir sont également le produit de deux entiers. Le convertisseur représente à la Fig.3 pré sente des dimensions réduites car il nécessite : (dans le cas d'un gain du systéme égal à 1). - 65 condensateurs unitaires comme condensateurs d'entrée pour le générateurs de pas - 64 condensateurs unitaires comme condensateurs d'intégration au générateurs de pas: - 6* condensateurs unitaires comme condensateurs d'entrée du générateurs de segments; - 6X condensateurs unitaires comme condensateurs d'intégration du générateurs de segments; au lieu de - 32 condensateurs unitaires comme condensateurs d'entrée du générateurs de pas; - 32 condensateurs unitaires comme condensateurs d'intégration du générateurs de pas: - 128 condensateurs unitaires comme condensateurs d'entrée du générateurs de segments: - 128 condensateurs unitaires comme condensateurs d'intégration du générateurs de segments: pour une architecture classique. Cette dimension réduite du réseau de condensateurs permet de meilleures performances de rapidité et/ou une taille réduite de l'amplificateurs, Un autre avantage de l'agencement de l'in- vention est que le gain de tout le système peut être réglé lors de la conception en réglant simplement la valeur des premiers ou des seconds condensateurs d'intégration ou bien des deux. La tension de référence d'un circuit peut ainsi être utilisée sans réglage par un étage particulier, De plus, le décodage du code d'entrée est particulièrement simple et direct. En comparaison, avec les agencements classiques, le nombre des interrupteurs est divisé par deux et la logique de commande est considérablement simplifiée et réduite. REVENDICATIONS 1. Convertisseur numérique-analogique destine à convertir en signaux analogiques des signaux numériques constitués de bits de signe, de bits de pas et de bits de segment, notamment de signaux codés par compression de données conformément à la loi A, ledit convertisseur comprenant un générateur de signe { destiné à recevoir le bit de signe dudit signal nume- rique, un générateur de pas (7), connecté à la sortie du générateur de signe et destiné à recevoir les bits de pas dudit signal numérique et un générateur de segments (8) connecté au générateur de pas et destiné à recevoir les bits de segment dudit signal de référence, caractérisé en ce que le générateur de segments (8) est connecté au générateur de signe (4) uniquement par l'intermédiaire du générateur de pas (7). 2. Convertisseur numérique-analogique suivant la revendication 1. caractérisé en ce que la tension de sortie du convertisseur est liee à la tension de référence qui lui est appliquée par la relation SORTIE = (+/-) . G'. (1/6;) . G" . (1/64) . VREF dans laquelle : G' = (1,3,5,7 , 61 ou 63) G" = (1,2,X,8 , 62 ou 64). sont respectivement les gains du générateur de pas (7) et du générateur de segments (8). 3. Convertisseur numérique-analogique suivant l'une quelconque des revendications 1 et 2, ca ractérisé en ce que le générateur de pas (7) comporte un réseau de condensateurs 4.Convertisseur numérique-analogique suivant l'une des revendications 1 à 3, caractérisé en ce que lesdits condensateurs (11a à 11g) des générateurs de pas ont des valeurs respectives égales à C,C,2C, 4C,8C,16C,32C. 5. Convertisseur numerique-analogique suivant l'une des revendications 1 à *, caractérisé ence que ledit générateur de segments (8) comporte un ré- seau de condensateurs (27a à 279) connectés à la sortie du générateur de pas (7) par l'intermédiaire d'interrupteurs (28b à 299) de selection desdits condensateurs en fonction des tensions analogiques à gé- nérer à partir des éléments du code appliqués auxdits interrupteurs, ainsi qu'un amplificateur 126) connecté audits condensateurs (27a à 279) et commandé par un interrupteur (31) actionne par un signal de commande de phase (PHI3). 6. Convertisseur numérique-analogique suivant la revendication 5. caractérisé en ce que lesdits condensateurs (27a à 279) ont des valeurs respectives égales à C,C,2C,4C,8C,16C,32c 7. Convertisseur analogique-numérique comprenant un convertisseur numerique-analogique, un comparateur et un circuit logique de commande, caractérisé en ce que le convertisseur numérique-analogique est un convertisseur suivant l'une quelconque des revendications 1 à 6.