Brevet FR2587124A1 — publié le 19870313

Procédé pour tester des supports portant plusieurs circuits intégrés à fonctionnement numérique, support pourvu de tels circuits, circuit intégré propre à être monté sur un tel support et dispositif de test. pour tester de tels supports. DESCRIPTION: ARRIERE-PLAN DE L'INVENTION La présente invention concerne un procédé pour tester des circuits intégrés montés sur un support, suivant lequel est présenté à un circuit intégré positionné dans un état d'admission au moyen d'une première connexion de ce circuit, en série un motif de test à stocker temporairement, suivant lequel le circuit intégré est positionné dans un état d'exécution pour former un motif de résultat à partir dudit motif de test, suivant lequel le motif de résultat est sorti en série du circuit intégré positionné dans un état de sortie., au moyen d'une deuxième connexion de ce circuit, pour, au moyen d'un contrôle du contenu d'information de ce motif, fournir une caractérisation d'un fonctionnement correct/incorrect du circuit intégré. Un exemple de tels supports est pourvu d'un câblage imprimé (printed circuit board), mais l'invention n'est pas limitée à la technologie d'interconnexion. La complexité croissante des circuits intégrés accroit le besoin d'une méthode de test fiable, parce que la mise au rebut d'un prdulit dans une phase précoce de la production est habituellement bien moins coûteuse que dans une phase ultérieure de la production. Actuellement, on peut tester un circuit intégré de manière approfondie avant son montage sur un tel support, de sorte que le risque d'un défaut non détecté dans un tel circuit intégré devient négligeable. Néanmoins, en supplément, un test structurel du support avec des circuits montés semble utile parce qu'un circuit intégré peut être endommagé lors du montage et parce qu'une fonction d'interconnexion peut être défectueuse. Un test structurel permet de contrôler si certaines connexions sont présentes et opérationnelles, de telle sorte que, par exemple, il n'y ait pas formation de court-circuit entre deux liaisons. Des aspects fonctionnels ne sont pas entière- ment testés. Ces derniers peuvent, par exemple, porter sur le comportement à haute fréquence d'un circuit, l'entrance/sortance de composants, et des facteurs analogues. EXEMPLE D'UNE TECHNIQUE CONNUE. Il est connu de tester des circuits intégrés assemblés selon le principe du "scan-test", comme décrit, par exemple, dans le brevet des Etats-Unis d'Amérique n 3.761.695, selon lequel les divers circuits intégrés sont testés successivement tour à tour. Le principe du "scan-test" est basé sur le fait que, dans l'état d'entrée et l'état de sortie, un certain nombre d'éléments bistables présents dans le circuit intégré sont commutés dans un registre à décalage, de sorte que les motifs de test et les motifs de résultat peuvent être introduits dans ce registre à décalage et être évacués de celui-ci en série. Dans l'état d'exécution, ces éléments bistables sont uti- lisés comme si le circuit était normalement en service. On peut étendre le principe qui est cité dans ce brevet jusqu'au concept de "serpentin" qui sera décrit plus loin avec référence à la Fig. 1. En cet endroit sont aussi mentionnés les inconvénients qui influencent négativement l'applicabilité de ce concept. BUT DE L'INVENTION. L'invention a pour but d'étendre l'application du principe du "scan-test" à la fonction d'intercon- nexion entre les circuits intégrés, sans qu'un grand nombre de broches de connexion supplémentaires soit nécessaire, tandis que d'autre part, une organisation simple est possible, seuls les tests nécessaires devant être exécutés par le fait qu'une organisation de sélection simple est possible. RESUME NON LIMITATIF DE L'INVENTION. L'invention réalise ce but par le fait qu'elle est caractérisée en ce que, dans le cas o le support est pourvu de plusieurs circuits intégrés à fonction- nement numérique reliés entre eux au moyen de lignes d'information et pourvus chacun de telles premières et secondes connexions, l'ensemble des circuits intégrés est testé par le fait que les dites premières et secondes connexions sont connectées en parallèle à une ligne de données d'un bus série pour la communication, par l'intermédiaire de ce bus, des dits motifs de test et de résultat respectifs, et ce bus série comporte, en outre, une ligne d'horloge pour des signaux de synchro- nisation pour synchroniser les transports d'information sur la ligne de données, en ce que le dit bus série est pourvu d'une troisième connexion pour la communication des dits motifs de test/résultat et des signaux de synchronisation associés avec le monde extérieur, en ce que lors d'un test, au moins deux des circuits intégrés sont positionnés dans un état de test au moyen d'infor- mation de sélection, en ce qu'ensuite pour tester une fonction d'interconnexion entre ces au moins deux circuits intégrés, un motif de test est appliqué à au moins l'un d'entre eux, et qu'après l'activation temporaire de ce circuit intégré dans l'état d'exécu- tion, un motif de résultat généré sur base du motif d'essai mentionné en dernier lieu est sorti pour le contrôle d'au moins un autre des dits au moins deux circuits intégrés. Deskbus série se sont en soi avérés être de bons véhicules de communication. De plus, le bus de test peut à présent être maintenu séparé d'autres lignes de données, ce qui accroît la flexibi- lité à la conception. Par bus série, on entend un bus dans lequel la largeur du trajet de données est nette- ment plus petite que l'unité d'information de base. Pour une longueur d'un mot à communiquer de, par exemple, seize bits, la largeur du bus est tout au plus de huit bits. Le plus souvent on se limitera à quatre bits ou moins, de préférence même à une largeur de données d'un ou de deux bits. L'avantage d'une largeur faible est évident: le nombre de connexions néces- saires est moins élevé. De plus, le nombre d'erreurs qui sont introduites par des imperfections dans la structure du bus est moins élevé pour une petite largeur du trajet de données. La solution choisie conformément à l'invention est avantageuse, notamment parce que de nombreux circuits intégrés sont pourvus d'une connexion de bus de commande série. Un tel bus de commande ne comporte souvent qu'une seule ligne de données. A titre de réalisation très avantageuse, on peut citer celle qui est décrite dans le brevet euro- péen 51 332 et dans les demandes de brevets des Etats- Unis d'Amérique correspondantes portant les numéros de série 310 686 (actuellement abandonné) et 316 693, dont l'incorporation est effectuée ici à titre de référence (PHN 9873). Ce concept de bus a été largement adopté sous la dénomination de bus I2C. L'invention n'est cependant pas limitée à l'utilisation de ce concept de bus spécifique. Ainsi, par exemple, deux lignes de synchronisation peuvent être prévues. Le positionnement dans l'état de test de circuits intégrés peut s'effectuer à l'aide d'un signal de commande sur une connexion de commande de test prévue à cet effet. De nombreux circuits intégrés sont déjà pourvus de cette connexion. Par état de test, on entend aussi bien l'état d'entrée que l'état d'exécu- tion. L'état d'exécution est alors l'état de "non- test". Tous les circuits intégrés sur le support peuvent être positionnés ensemble dans l'état de test. L'application du motif de test à un circuit intégré spécifique s'effectue alors par adressage du circuit envisagé. Pour l'admission et la sortie, des cir- cuits différents peuvent alors être adressés. Il est évidemment possible aussi que seuls des circuits intégrés d'une sélection soient simultanément posi- tionnés dans l'état de test; ceci est, par exemple, avantageux lorsque divers circuits sont pourvus de la même adresse, adresse qui est réalisée par câblage (en hardware). D'autre part, les adresses peuvent aussi être réglées par voie de programme, par exemple dans une phase d'initiation. DESCRIPTION DE LA FONCTION D'INTERCONNEXION. Par fonction d'interconnexion entre deux (ou plus de deux) circuits intégrés, on entend le compor- tement opérationnel et ainsi implicitement la structure correcte/incorrecte des éléments suivants ou d'une partie de ceux-ci: a. le motif de conducteurs appliqué sur le support: test d'interruption et/ou de court-circuit; b. la connexion entre ces conducteurs et les broches de connexion du module de circuit integré; c. la connexion entre ces broches de connexion et les pattes de liaison prévues sur le substrat du circuit intégré, par exemple au moyen d'un fil de liaison; d. des éléments tampons éventuellement présents entre la patte de liaison et l'admission/évacuation pour le bit en question du motif de test/résultat; e. d'autres éléments éventuellement présents entre les circuits intégrés ainsi connectés, du moins en ce qui concerne leur fonctionnement numérique. Il peut s'agir d'éléments passifs, par exemple d'une résistance terminale qui couple une liaison d'intercon- nexion à la terre. I1 peut également s'agir d'un circuit intégré en luimême impossible à tester, par exemple un module réalisé selon la logique TTL conven- tionnelle, comme un circuit de déclenchement ou un inverseur. En appliquant des motifs d'essai à au moins deux circuits intégrés, il est possible de déterminer l'interaction entre ces motifs d'essai à titre de test pour une fonction d'interconnexion y afférente. D'une manière analogue, la corrélation entre des motifs de résultat provenant de circuits intégrés respectifs peut fournir des informations au sujet d'une fonction d'interconnexion. QUELQUES AUTRES ASPECTS DE L'INVENTION. Il est avantageux qu'en outre, pour tester une fonction interne d'un seul circuit intégré lors d'un test, un motif de sélection soit tout d'abord admis par l'intermédiaire du bus pour positionner le circuit intégré d'une manière sélective dans un état de test, qu'ensuite un motif de test se rapportant à ce circuit intégré et, en outre, un signal de commande pour activer le test de la dite fonction interne soient communiqués, et qu'après l'exécution du test, un motif de résultat se rapportant au test soit à nouveau communiqué par l'intermédiaire du bus. Ainsi, en utilisant les composants ajoutés pour tester la fonc- tion d'interconnexion, on peut aussi sans difficulté amorcer un test pour une fonction interne d'un circuit intégré. Un exemple intéressant d'un tel test interne est en soi décrit dans le brevet des Etats-Unis d'Amé- rique n 4.435.806. De cette façon, à l'aide d'un seul motif de test, un test interne approfondi du circuit intégré peut être réalisé. Une autre possibi- lité de réalisation est que le mot de test n'est pas admis par l'intermédiaire du bus, mais est formé dans le circuit intégré lui-même, directement ou à l'aide d'une expansion numérique d'une information reçue de l'extérieur. Le mot de résultat peut aussi être évalué dans le circuit intégré lui-même, ou peut être préparé par compression numérique en vue d'être envoyé au dispositif de test externe. Ces procédures permettent de diminuer la quantité d'information qui doit être communiquée par l'intermédiaire du bus série. D'autre part, la flexibilité est légèrement réduite et des moyens supplémentaires doivent être prévus dans le circuit intégré. L'invention concerne également un support, pourvu de tels circuits intégrés, qui convient comme objet pour l'application du procédé. Les circuits mentionnés en dernier lieu sont de préférence pourvus de cellules de connexion de configuration adequate qui peuvent être remplies en série à partir du bus série, ou qui peuvent y transférer leur contenu d'information, et qui peuvent être connectées en parallèle a un réseau d'interconnexion pour tester une fonction d'intercon- nexion. Pour de telles liaisons d'interconnexion, pour lesquelles le circuit intégré en question doit fonc- tionner exclusivement comme source d'information, seuls des étages tampons de sortie à fonction entrée série- sortie parallèle doivent être prévus pour le test. Pour de telles liaisons d'interconnexion pour lesquelles le 2 circuit intégré en question doit fonctionner exclusi- vement comme destination d'information, seuls des étages tampons d'entrée à fonction d'entrée parallèle- sortie série doivent être prévus. La liaison d'inter- connexion en question fonctionne également au cours d'une utilisation normale du circuit intégré, de sorte qu'une connexion parallèle vers la partie interne du circuit intégré est aussi prévue. Au cas o des connexions d'un circuit intégré doivent être testées pour une connexion bidirection- nelle au réseau d'interconnexion, les étages tampons de connexion en question sont pourvus à la fois d'une entrée en mode série et d'une sortie en mode série, aussi bien sur les broches de connexion en question que sur l'intérieur du circuit intégré. L'invention a trait aussi à de tels circuits intégrés. L'invention concerne, en outre, un dispositif pour tester les dits supports avec l'aide du procédé. COURTE DESCRIPTION DES FIGURES. L'invention sera expliquée plus en détail avec référence à quelques figures. L'explication porte tout d'abord sur une réalisation possible du concept de "serpentin" et sur les difficultés que cela pourrait susciter. Ensuite le bus I2C sera brièvement mentionné. Ensuite l'explication concerne le procède, le support, le circuit intégré et le dispositif de test conforme à l'invention. La Fig. 1 est un schéma d'une réalisation du "concept de serpentin"; la Fig.2 est un schéma de câblage du bus I2C; les Fig. 3a, 3b et 3c sont des diagrammes de temps du transfert d'information; la Fig. 4 est un schéma d'un support avec des circuits conformes à l'invention; les Fig. 5a, 5b, 5c, 5d indiquent des cellules de connexion à utiliser sur un support tel que repré- senté sur la Fig. 4; la Fig. 6 est un dispositif de test. DESCRIPTION DU "CONCEPT DE SERPENTIN ". La Fig. 1 est un schéma du "concept de ser- pentin" réalisé pour un support 20 avec des circuits intégrés 22... 32. Le dit concept "de serpentin" implique que des circuits intégrés sont connectés en une chaîne, par le fait qu'une ligne d'admission 34 pour des motifs de test est connectée au circuit 22. Ce dernier comporte une ligne de sortie pour des motifs de résultat qui fonctionne également comme ligne d'admission pour des motifs de test pour le circuit intégré 24. Une ligne de sortie du circuit mentionné en dernier lieu sert de ligne d'admission pour le circuit 26. Une ligne de sortie de ce dernier sert de ligne d'admission pour le circuit 28. Une ligne de sortie de ce dernier sert de ligne d'admission pour le circuit 30. Une ligne de sortie de ce dernier sert de ligne d'admission pour le circuit 32. Une ligne de sortie de ce dernier est connectée à la ligne de sortie 36 pour des motifs de résultat pour le support 20. Les circuits intégrés sont pourvus d'autres connexions, indiquées par des petites flèches, qui servent d'interconnexion entre les divers circuits intégrés et entre ces circuits intégrés et le monde extérieur. Les motifs d'interconnexion spécifiques sont déterminés par la fonction du support à circuits intégrés et dans la mesure od celle-ci n'est pas en cause ici, ces motifs ne sont pas décrits plus en détail. Le circuit est pourvu en outre d'une connexion vers le monde extérieur, qui a par exemple la forme d'un connecteur multipolaire. Par souci de simplicité, ce connecteur n'est pas décrit en détail. Les motifs de test peuvent à présent être admis en série et les motifs de résultat peuvent être sortis en série après que la partie à tester du circuit intégré ait été positionnée temporairement dans un état d'exécution. Les circuits intégrés peuvent donc être testés et ceci vaut aussi pour des fonctions d'interconnexion respec- tives. Le nombre de broches de connexion supplémen- taires par circuit intégré est limité, en l'occurrence il s'agit d'une entrée série, d'une sortie série, éventuellement une d'entrée d'horloge pour recevoir des impulsions de décalage et d'une entrée de commande. Cette dernière est, par exemple, alimentée par la connexion 38, de sorte qu'un signal binaire permet le positionnement respectivement dans l'état d'exécution et dans l'état d'admission/évacuation. Grâce à la connexion série du circuit intégré, les motifs de test/résultat doivent souvent parcourir plusieurs circuits intégrés avant d'arriver à l'endroit voulu. Lorsqu'on utilise plusieurs motifs de test/résultat simultanément, il faut que ces motifs soient espacés de la distance correcte le long de la liaison en serpentin ainsi formée pour pouvoir être admis correctement, ou pour pouvoir être correctement évalués. Le test dure ainsi longtemps et exige une supervision ininterrompue par le dispositif de test, de sorte que celui-ci ne peut pas consacrer sa capacité de traitement en alter- nance sur la présentation d'un motif de test et sur l'évaluation d'un motif de résultat reçu précédemment. De plus, tous les circuits intégrés doivent à présent posséder trois broches de connexion supplémentaires alors que le nombre presque toujours suboptimal de broches de connexion disponibles constitue un problème connu depuis longtemps. Une solution plus adequate sera dès lors décrite ci-après. Un inconvénient supplémen- taire du concept illustré est que la liaison en serpen- tin occupe une partie de l'espace du support et résulte donc en un support plus grand ou en une diminution du nombre de circuits intégrés pouvant être mis en place. Un autre inconvénient du concept en "ser- pentin" décrit est que dans le cas d'un défaut de fonctionnement d'un des circuits, il n'est fréquemment pas possible de tester les autres circuits intégrés lorsque des motifs de test et de résultat sont mutilés par le transport série. En outre, tous les circuits intégrés ainsi présents doivent être pilotés d'une manière réciproquement synchrone et doivent aussi tous posséder les moyens de test en question. Tout ceci réduit fortement l'applicabilité de ce concept. DESCRIPTION DU CONCEPT DE BUS I2C. La Fig. 2 est un schéma de câblage du bus I2C. Ce schéma montre la connexion de deux postes à un fil d'horloge 120 (SCL) et à un fil de données 122 (SDA). Les deux postes 132, 134 comportent les récepteurs de signaux 140, 142, 144, 146 qui sont, par exemple, des amplificateurs présentant une impédance d'entrée suffisamment élevée. De plus, les postes comprennent les transistors 148, 150, 152, 15' qui ont, par exem- ple, la forme de transistors MOS. Lorsqu'un de ces transistors est amené sur conduction, la ligne en question (120, 122) est amenée à un bas potentiel. De plus, les résistances 128, 130 sont présentes. Les bornes 124, 126 doivent être connectées à une haute tension (VDD). Lorsque les transistors 148 et 152 sont tous deux bloquants, le potentiel de la ligne 122 est pour ainsi dire égal à VDD. Les valeurs des résistances 128, 130 sont élevées par rapport aux résistances des transistors dans l'état passant et faibles par rapport à celles des récepteurs de signaux en parallèle qui y sont connectés. Lorsque le potentiel VDD a la valeur "logique 1", chacune des lignes 120, 122 remplit la fonction "ET" pour les signaux logiques qui y sont reçus. Les stations 132, 134 comportent en outre, les unités 136, 138 qui remplissent les autres fonctions à exécuter dans les postes; notamment, elles forment une source de données et une destination de données pour la ligne bifilaire et les signaux qui en proviennent commandent l'état de passage des transistors 148, 150, 152, 154. Aux fins de la présente invention, un circuit intégré à tester se comportera comme l'un des postes indiqués sur la Fig. 2. Dans ce cas, pour l'exécution du test, les postes ne doivent remplir que la fonction d'esclave, de sorte que le dispositif de test assure alors l'admission/ sortie des motifs de test/résul- tat. Un tel poste ne doit alors pas être équipé d'un générateur d'horloge. Il est possible qu'un poste doive pour une autre raison agir comme un poste maître. Le plus souvent, le bus I2C (ou un autre bus série) sera déjà réalisé avantageusement à d'autres fins. Dans ce cas, aucune connexion supplémentaire ne doit être prévue. Par ailleurs, le bus I2C n'exige lui-même que deux broches de connexion. Les Fig. 3a, 3b et 3c illustrent des dia- grammes de temps du transfert d'information entre deux postes (un de ces postes peut être le dispositif de test). Sur la ligne supérieure de la Fig. 3a (SCL) est indiqué le signal d'horloge. "Bas" signifie dans ce cas un "O logique" et "haut" signifie un "1 logique". Sur la ligne inférieure (SDA) est indiquée une séquence de bits de données. Entre les instants indiqués par les lignes 156 et 158, le signal de données peut se modi- fier. Entre les instants indiqués par les lignes 158 et 159 (donc aussi pendant les flancs du signal d'hor- loge), le signal de données doit être invariable. Dans le cas d'un 5-coup de tension physique de 0 volt vers +12 volts, le niveau "logique bas" est, par exemple, défini comme "physiquement inférieur à +0,5 volt" et le niveau "logique haut", par exemple, par "physiquement au moins +10 volts". Dans le domaine compris entre +0,5 et +10 volts, les postes ne doivent pas réagir de manière uniforme. Les flancs obliques indiquent donc le domaine de tension "indécis". Les signaux sur la ligne (SCL) sont formés par le "maître" du transport de données. Les postes non maîtres, participant ou non au transport de données, produisent sur la ligne 120 toujours des signaux logiques "1". Sur la Fig. 3a, les signaux sur la ligne 120 (SCL) présentent un caractère périodique. Les signaux sur la ligne 122 (SDA) sont formés par un poste émetteur. Les deux lignes paral- lèles indiquent alors que le contenu de données peut chaque fois tout aussi bien être "0" que "1". Les postes non émetteurs, participant ou non au transport de données, produisent sur la ligne 122 toujours des signaux logiques "1". Selon le concept de bus indiqué, un poste maître peut émettre des données vers un ou plusieurs postes esclaves et un poste esclave peut par ailleurs émettre des données vers un poste maitre. La Fig. 3b est un diagramme de temps du démarrage ou de l'arrêt du transfert d'information entre deux stations. Initialement, tous les postes produisent des signaux de haut niveau sur le fil d'horloge et le fil de données. Le transfert démarre par le fait qu'un des postes produit sur le fil de données une transition de "haut" vers "bas", tandis que le signal sur le fil d'horloge ne se modifie pas; le poste en question se manifeste ainsi comme un nouveau maître. Ce motif de signaux n'est pas admissible dans la transmission d'information normale (Fig. 3a). Tous les autres postes détectent ainsi qu'un nouveau maître du bus se manifeste (bloc 160). Le maitre produit ensuite une transition sur la ligne d'horloge de sorte que le premier bit de données peut être généré sur le fil de données: ce bit (164) peut avoir la valeur "0" ou la valeur "1". Le transfert de données débute ainsi toujours avec le poste émetteur comme poste maître. Ceci peut rester inchangé pendant la totalité de la procédure de communication. D'autre part, au cours de la procédure, le poste maitre peut aussi adresser un autre poste comme esclave et fournir à ce poste esclave ensuite un signal lui conférant, par exemple, la tâche de faire démarrer une opération d'émission. Pendant cette émission par l'esclave, le poste d'origine reste cette émission par l'esclave, le poste d'origine reste le poste "maître" ceci implique que l'"esclave" expédiera un avis de longueur préalablement connue. Avant la fin du transfert de données, l'émission par l'esclave, si elle a eu lieu, est tout d'abord termi- née: le poste "esclave" émet alors des signaux de haut niveau sur le fil d'horloge et le fil de données. Le transfert est alors terminé par le poste maitre au moyen d'un signal d'arrêt: tout d'abord, tandis que le fil d'horloge est à un bas potentiel, le fil de données est aussi amené à un bas potentiel. Ensuite, le fil d'horloge est tout d'abord amenée à un haut potentiel. Finalement, (bloc 162), le fil de données est amené à un haut potentiel. Ce dernier motif de signaux n'est pas non plus admissible dans le transfert d'information normal. De cette façon, le poste maître du moment libère à nouveau la ligne de bus, de sorte qu'un poste suivant peut se manifester ensuite comme "maStre" suivant. Le caractère périodique du signal d'horloge (Fig. 3a) n'est chaque fois entretenu qu'entre la condition de démarrage (bloc 160) et la condition d'arrêt (bloc 162). Les conditions de démarrage et d'arrêt en elles-mêmes peuvent être détectées d'une manière simple, à condition que les postes ou bien soient pourvus d'un mécanisme d'interruption, ou bien interrogent au moins deux fois par période d'impulsions d'horloge le potentiel du fil de données pour détecter les transitions dans les blocs 160 et 162, ou bien soient continuellement prêts à détecter et à honorer directement une transition de signal. A titre d'illustration, la Fig. 3c présente un diagramme d'un transfert d'information bidirectionnel. L'état de démarrage STA est tout d'abord généré par le poste maStre. Ensuite, une adresse de poste esclave de 7 bits est formée. Dans cet exemple, il s'agit d'un accès de lecture. Le huitième bit indique l'opération de LECTURE/ECRITURE et a ici la valeur zéro. Le neu- vième bit est un bit d'accusé de réception (acknow- ledge). A l'aide des huit bits suivants, il est pos- sible de transférer une information de pointeur ou un byte de données (DAT/POINT); il peut s'agir aussi, par exemple, d'une adresse de mémoire, d'un byte de com- mande ou d'un motif de test entier ou partiel. L'infor- mation mentionnée en dernier lieu est à nouveau suivie d'un bit d'accusé de réception (A). Ensuite, éventuel- lement après un temps d'attente prédéterminé, une transition a lieu de l'écriture vers la lecture, vu depuis le poste maître. Ce stade est atteint par la formation d'une nouvelle condition de démarrage: adresse d'esclave plus un bit de -LECTURE/ECRITURE de valeur 1. Suivent ensuite un bit d'accusé de réception, un ou plusieurs (n) bytes de données (DAT) qui sont chacun accompagnés de leurs bits d'accusé de réception respectifs (ici n = 1) et finalement la condition d'arrêt (STO). A un niveau plus élevé, l'organisation peut être telle que le poste maitre (= dispositif de test) écrive de l'information (= motif de test) vers deux ou plus de deux postes esclaves différents et lise ensuite de l'information (= motif de résultat) à partir de deux ou de plus de deux (les mêmes ou d'autres) postes esclaves. Le concept de bus I2C peut, comme décrit ci- après, être utilisé avantageusement pour tester les circuits intégrés qui y sont connectés en ce qui concerne l'interconnexion et/ou des fonctions périphé- riques. Un tel bus I2C est déjà prévu pour de nombreux circuits intégrés, pour admettre ou évacuer sélecti- vement de l'information de commande. De plus, la connexion en question à un circuit intégré peut être utilisée aussi, avant le montage sur un support, pour communiquer des motifs de test/résultat. LISTE NON LIMITATIVE D'AVANTAGES DE L'UTILISATION D'UN TEL BUS SERIE. Le concept de bus en question, ainsi qu'au moins pour partie d'autres concepts de bus série s'avèrent utiles pour l'application de principes de test à des circuits intégrés montés. Pour pouvoir tester les fonctions d'interconnexion, il n'est alors souvent pas nécessaire de connaître la structure logique interne des circuits intégrés. De plus, il n'est pas nécessaire d'attaquer directement de telles interconnexions physiquement de l'extérieur, soit par une liaison fixe vers un connecteur périphérique du support, soit par une tête de test qui devrait pré- senter une forme physique différente pour chaque configuration d'interconnexion. En outre, les broches de connexion spécifiquement présentes pour les tests peuvent être séparées des autres broches de connexion de données et/ou de commande. Par ailleurs, aucune structure de multiplexeur compliquée n'est nécessaire pour la communication de motifs de test/motifs de résultat avec les divers circuits intégrés. DESCRIPTION D'UN EXEMPLE D'UN SUPPORT A CIRCUITS INTEGRES. La Fig. 4 illustre un support avec des cir- cuits intégrés conformes à l'invention. Le support 50 comporte des connexions vers le monde extérieur, à savoir des admissions, dont une seule 94 est indiquée à titre d'exemple, et des sorties, dont une seule (92) est également indiquée à titre d'exemple. Ces connexions peuvent transporter des signaux de données, des signaux de commande et d'autres signaux numériques. De plus, deux connexions d'un bus I2C sont prévues, notamment pour des signaux d'information (98) et des signaux d'horloge (96). La connexion de données fonc- tionne de manière bidirectionnelle, ceci n'est pas nécessaire pour la connexion d'horloge uniquement dans le cas o le support en question ne comporte que des circuits intégrés qui fonctionnent exclusivement comme postes esclaves, de sorte que la synchronisation provient d'ailleurs. Un exemple du protocole du bus bifilaire représenté est décrit à cette fin. Le support 50 ne comporte dans cet exemple de réalisation simple que deux circuits intégrés 52, 54 entre lesquels la fonction d'interconnexion doit être testée. Ces circuits intégrés comportent des blocs 56, 58 par lesquels les fonctions logiques proprement dites sont réalisées. Lorsque l'exemple de réalisation concerne un micro-ordinateur, ces fonctions de divers circuits sont, par exemple, celles du microprocesseur, de la mémoire vive, d'adaptateurs pour des appareils périphériques et de bus de données externes, etc. Dans d'autres cas, d'autres fonctions sont réalisées, mais, par souci de simplicité, ceci ne sera pas décrit plus en détail ici. Outre pour le test, le bus I2C bifilaire peut être utilisé pour la communication de l'infor- mation entre les circuits intégrés à une allure pas trop élevée, par exemple de l'information de commande, de l'information de coefficient lorsqu'un circuit intégré en question fonctionne comme un filtre réglable pour filtrer des données, etc. Les circuits intégrés comportent des éléments d'adaptation d'horloge 66, 70. Ces éléments reçoivent sur la ligne d'horloge 60, des impulsions d'horloge par lesquelles la réception de l'information sur la ligne 62 est synchronisée. Si cela est prévu, ces éléments peuvent aussi appliquer des impulsions d'horloge produites par le circuit intégré en question luimême à la ligne d'horloge 60, mais ceci n'est, par souci de simplicité, pas décrit plus en détail. Les éléments 64, 68 sont les éléments d'émis- sion/réception pour l'information sur la ligne 62. Ces éléments reçoivent des impulsions d'horloge synchroni- satrices des éléments 66, 70 respectifs éventuellement dérivés d'impulsions d'horloge reçues sur la ligne 60, reconstituent des bytes de données pour la communi- cation avec les éléments 56, 58, identifient l'adresse de leur propre circuit intégré, et décodent des signaux de commande de mode tels qu'ils sont reçus sur le bus bifilaire. Dans le sens opposé, ils peuvent fournir des données d'adresse et des signaux de commande, dans l'ensemble comme décrit plus haut. Les circuits inté- grés comprennent, en outre, des cellules dites périphé- riques, pour le circuit 52, les cellules d'entrée 75, 76, 77, 78 et les cellules de sortie 71, 72, 73 74. Pour le circuit 54, il s'agit des cellules d'entrée 85, 86, 87, 88 et des cellules de sortie 81, 82, 83 84. Les cellules de sortie 81... 84 sont connectées respecti- vement aux cellules d'entrée 75... 78. Les cellules de sortie 71... 74 sont connectées aux cellules d'entrée 85... 88, chaque fois par l'intermédiaire d'un étage 53... 59 respectif d'un circuit de déclenchement quadruple 51 formé d'étages de déclenchement 53, 55, 57, 59 et pourvu d'une connexion de commande 61. Il est, en outre, possible que certaines cellules soient interconnectées d'une manière bidirec- tionnelle, de sorte que, par exemple la cellule 78 peut servir également de cellule de sortie et la cellule 81, de cellule d'entrée. Les liaisons décrites, de même que les étages de déclenchement mentionnés en dernier lieu, font partie de la fonction d'interconnexion. La fonc- tion d'interconnexion peut être plus compliquée. Ainsi, une cellule de sortie unique peut être connectée à plusieurs cellules d'entrée d'un nombre égal d'autres circuits intégrés. De plus, plusieurs cellules de sortie du mdeme circuút intégré ou de plusieurs circuits intégrés peuvent être connectées ensemble à une cellule d'entrée d'un autre circuit intégré. Une telle organi- sation peut concerner un bus ou une liaison utilisée dans un mode multiplex. Au niveau logique, la ligne en question peut, par exemple, réaliser une fonction ET câblée. Entre les cellules de sortie et les cellules d'entrée peuvent être connectés d'autres éléments, comme par exemple des résistances terminales, des lignes à retard, des étages tampons, des inverseurs, etc.; ces éléments peuvent être testés dans la fonction d'interconnexion pour autant qu'ils ne produisent pas de blocage dans le trajet d'interconnexion. Dans l'exemple de réalisation, le circuit intégré 52 comporte quatre cellules de sortie 71... 74 qui sont connectées par l'intermédiaire de cellules de déclenchement 53, 55, 57, 59 aux cellules d'admission , 86, 87, 88 du circuit 54. Ainsi, la fonction d'interconnexion totale peut être testée par le test du transfert séparément dans chacune des deux directions. Dans l'agencement illustré aux dessins, les cellules d'admission et de sortie sont comprises dans des séries séparées dans chaque circuit integré. Dans certaines circonstances, une ou plusieurs autres cellules peuvent être incorporées dans une chaîne de cellules de sortie, par exemple des cellules d'admission ou des cellules internes. En ces endroits, un motif de test comporte alors des bits factices qui peuvent être pourvus par la source de motif d'essai, par exemple d'une valeur arbitraire. De même, une ou plusieurs autres cellules peuvent être incluses dans une chaîne de cellules d'admission, par exemple des cellules d'évacuation ou des cellules internes. En ces endroits, un motif de résultat comporte alors des bits factices qui, lors de l'évaluation du motif de résul- tat, peuvent être négligés comme étant affectés d'une valeur arbitraire. DESCRIPTION D'UNE PROCEDURE DE TEST A TITRE D'EXEMPLE. La fonction d'interconnexion entre deux circuits intégrés sur la Fig. 4 peut, à présent, même dans l'état monté sur le support 50, être testée de la manière suivante. Un motif de test de quatre bits est appliqué par l'intermédiaire de la ligne de bus série 64. Dans la pratique, ce motif comporte habituellement beaucoup plus de bits. Le motif de test est chargé dans l'état d'admission en série dans les étages 84... 81. Ce chargement peut s'effectuer en positionnant tout d'abord tous les circuits intégrés dans un état de test au moyen d'un signal de commande de test sur une broche de test non indiquée de ces circuits. Le circuit intégré en question 54 est ensuite adressé et est positionné dans l'état d'admission par un byte de commande, le tout comme décrit à propos du protocole de bus en question. Le byte de commande indique également la longueur du motif de test. Finalement, le chargement proprement dit a lieu, éventuellement réparti sur un certain nombre de bytes de données successifs lorsque la longueur du motif de test est supérieure à la longueur protocolaire d'un mot de bus. Lors de l'admis- sion, la longueur du motif de test est comptée. Lorsque le motif de test est présent dans les cellules de sortie, les circuits intégres sont positionnés dans l'état d'exécution, par exemple par un signal pertinent sur la connexion de commande de test mentionnée plus haut. L'état d'exécution est alors l'état de "non- test". Après un certain temps qui est, par exemple, mesuré par comptage d'un certain nombre d'impulsions d'horloge de l'horloge interne ou des impulsions d'horloge qui continuent à apparaître sur le bus I2C, on suppose qu'un motif de résultat est présent dans les cellules d'admission 75, 76, 77, 78 (ici aussi pour plus de simplicité de quatre bits seulement). Dans certaines circonstances, la longueur du temps ainsi mesuré ne doit être que d'une période d'impulsions d'horloge. L'état de test est ensuite repris et les cellules d'admission 75... 78 sont connectées comme une chaîne en série et le motif de résultat est envoyé par l'intermédiaire de l'élément 64 sur la ligne de données 62 vers un dispositif de test qui, par souci de simplicité, n'est pas représenté. Ce dispositif donne, par exemple, par une comparaison du motif de test et du motif de résultat, un jugement correct/erroné et, s'il y a erreur, dans certaines conditions, il donne une indication de l'erreur. Ensuite, un motif de test suivant peut être communiqué par le bus série au même circuit intégré ou à un autre circuit intégré jusqu'à ce qu'un nombre suffisant de tests ait été exécuté avec un résultat positif, ou bien jusqu'à ce qu'une erreur soit détectée et/ou diagnostiquée. Sur la Fig. 4, les cellules 71... 78, 81... 88 sont illustrées comme étant disposées à la périphérie extérieure (logiquement) des circuits intégrés. En principe, une partie de ces cellules peut aussi logiquement à nouveau être située à l'intérieur des circuits intégrés. Il va de soi qu'elles peuvent être disposées géographiquement en n'importe quel endroit dans les circuits intégrés. Pour le test d'interconnexion et/ou de fonction périphérique décrit ci-après, seules interviennent les cellules qui sont logiquement disposées directement ou à peu près à la périphérie du circuit. Lorsqu'un motif de test est envoyé à plusieurs circuits intégrés, dans chacun de ces circuits récep- teurs est formé un motif de résultat. Ces motifs de résultats peuvent être évalués séparément. Il est aussi possible de n'en évaluer qu'un seul explicitement et de n'évaluer pour d'autres éventuels, qui devraient y correspondre exactement, que l'identité avec le premier motif de résultat. D'autres formes de corrélation peuvent aussi être utiles dans certains cas. Lorsque, dans un certain circuit intégré, des motifs de résultat peuvent être formés sut la base de motifs de test formés dans plusieurs autres circuits intégrés, tous ces derniers circuits intégrés seront de préférence pourvus successivement ou ensemble de motifs de test. L'inter- action entre des motifs de test envoyés simultanément par divers circuits intégrés peut éventuellement aussi être déterminée à l'aide d'un motif de résultat formé sur base de ceux-ci. La manière de tester une fonction d'intercon- nexion a été décrite plus haut. En outre, de la même manière, le fonctionnement interne d'un seul circuit intégré peut s'effectuer par communication d'un motif de test/résultat par l'intermédiaire du bus série, lorsque des cellules communiquant à l'intérieur du circuit intégré sont garnies d'un motif de test ou sont débarrassées d'un motif de résultat. En soi, l'essai exclusivement interne peut être réalisé plus facilement surun ecircuit intég-r-é non monté. Cependant, le circuit t peut aussi avoir commencé à fonctionner de manière incorrecte après le montage, par exemple par un pro- cessus de vieillissement ou par le fait que divers circuits intégrés font monter ensemble la température localement par dissipation électrique. Le test d'un motif d'interconnexion peut, le plus souvent, s'effectuer bit par bit. Sur un trajet d'interconnexion d'une largeur de quatre bits, toutes les lignes de bits doivent transporter correctement aussi bien un "1" qu'un "o0". De plus, aucun court- circuit ne peut être présent entre les diverses lignes de bits. Dans le cas d'une largeur de bits de n, le nombre de motifs nécessaires n'est pas sensiblement supérieur à 2n. Pour quatre bits, par exemple les motifs suivants 0000, G0a1, 0010, 0100, 1000, 1111, 1110, 1101, 1011, 0111. Pour tester la logique interne d'un circuit intégré, le nombre de motifs de test est habituellement bien supérieur. Un test cO!Tlet avec tous les motifs de test-possibles, coEporte 2n ezem- plaires, mais un tel test ntest généralemlent pas réalisable en pratique. Une autre méthode de test bien connue est celle du principe d'autotest qui est décrit dans le brevet des Etats-Unis d'Amérique n" 4.435-.-8 (PHN 9799) au nom de la Demanderesse. Dans ce cas, il est prévu dans le circuit intégré, un générateur pour une série de bits pseudo-aléatoires servant de motif de test. Par couplage en retour d'un motif de résultat primaire, un motif de test secondaire est formé. Par combinaison logique de différents motifs de résultat, un motif de résultat de compresseur est formé dans un dispositif de compression numérique. Cette combinaison logique est réalisée avec des él4ments OU exclusifs; de * cette façon, l'analyse dite "de signature" est effec- tuée. Le motif de test primaire peut aussi être admis par l'intermédiaire du bus série. Le motif de résultat comprimé final peut être sorti par l'intermédiaire du bus série. Ceci présente l'avantage d'une occupation relativement faible du bus. De la même manière, il est possible, par exemple avec un registre à décalage de longueur maxi- mum, d'expanser un motif de test primaire initialement admis en une série de motifs de test, après quoi les motifs de résultat sont à nouveau comprimés. La compres- sion et l'expansion peuvent être combinés dans un seul dispositif, ce qui-est implicite dans le brevet men- tionné en dernier lieu. Lorsque, contrairement à ce que l'on vient de décrire, la logique interne d'un circuit intégré ne possède pas les moyens permettant l'"autotest", le générateur décrit pour le motif de test primaire et le compresseur peuvent être bâtis autour de ce circuit à titre de partie de la logique externe. A cet effet, le circuit intégré (pourvu de l'"autotest") peut être imaginé comme étant subdivisé en les modules fonctionnels suivants: a. le coeur, qui remplit les fonctions proprement dites du circuit intégré vu par un utilisateur, et qui peut être testé par le principe de l'"autotest"; b. les moyens pour l'"autotest", à savoir le dispositif d'expansion de motif et le dispositif de compression de motif; c. la chaîne de cellules d'admission et de sortie qui est prévue pour tester la fonction d'inter- connexion comme décrit plus haut; d. la structure (interface) de commande et d'adaptation pour le test. Les exigences pour les cellules d'admission/- sortie sont les suivantes: dans le mode trans- parent, aucune diminution de vitesse significative du comportement fonctionnel ne peut se présenter. De plus, les cellules doivent être pourvues d'un mode de sortie pour un bit de motif de test ou d'un mode d'entrée pour un bit de résultat. Les moyens prévus pour l'"autotest" peuvent être montés sur un module supplémentaire sur le circuit intégré et être connectés au bus I2C. Certes, ceci ne provoque pas de diminution de charge pour le bus I2C qui se trouve sur le support, mais le temps d'occu- pation d'un dispositif de test est fortement réduit. Ce dispositif peut alors, dans une organisation de multi- plexage dans le temps, communiquer avec plusieurs supports à tester. DESCRIPTION DE QUELQUES REALISATIONS AVANTAGEUSES DE CELLULES DE CONNEXION. Les Fig. 5a... 5d indiquent des cellules de connexion à utiliser sur un support tel que représenté sur la Fig. 4. La Fig. 5a illustre un exemple d'une cellule d'admission. La ligne 200 est une broche d'admission qui peut être connectée au monde extérieur. L'élément 202 est un étage tampon, un amplificateur d'analyse, etc., qui est toujours actif. L'élément 204 est un commutateur qui est commandé par un signal C2. L'élément 206 est un circuit de déclenchement (latch) qui est commandé par un signal C1 et est pourvu de deux entrées d'information et de deux sorties d'information. Les éléments 208, 210 correspondent quant à leur fonction à l'élément 202, mais peuvent être activés sélectivement par le signal C3. De ces deux éléments, un seul est présent. Lorsque plusieurs cellules d'admission sont présentes, elles possedent toutes la même configuration en ce qui concerne ces cellules d'admission. Sur la Fig. 5b, l'élément 216 est un décodeur de commande. Cet élément reçoit les signaux de commande: T/TN effectue une sélection entre la fonction de décalage pour les états d'admission/ sortie et les états d'exécution respectifs, ST commande l'état d'exécution de la logique interne du circuit intégré, RT commande l'état d'exécution pour la fonction d'interconnexion, l'élément 216 décode ces trois signaux de commande en trois signaux de commande internes C1, C2, C3. Dans l'état d'admission/évacuation, la fonc- tion de décalage est commandée par le signal C1 comme s'il s'agissait d'un signal d'horloge. Dans ce cas, le commutateur 204 se trouve dans sa position de droite et les tampons 208, 210 ne sont pas activés. Grâce aux connexions 212/214, un registre à décalage peut être formé à partir de plusieurs circuits de déclenchement. Dans l'état d'exécution pour le test interne du circuit intégré, le circuit de déclenchement 206 est positionné dans l'état de "maintien", de sorte que l'information stockée est continuellement disponible à sa sortie. Le commutateur 204 se trouve dans sa posi- tion droite, de sorte qu'à volonté, un des deux élé- ments 208, 210 reçoit cette information. Ces éléments sont, en outre, activés par le signal C3. Dans l'état d'exécution, pour le test portant sur la fonction d'interconnexion du circuit intégré, le circuit de déclenchement 206 est positionné dans l'état transparent, tandis qu'à la fin de ce test, il est positionné dans l'état de "maintien", de sorte que l'information est ensuite invariable, sous réserve de l'activation ultérieure de l'état d'évacuation. Le commutateur 204 se trouve dans l'état de gauche. Les éléments 208/210 ne sont pas activés. La Fig. 5c est analogue à la Fig. 5a, mais illustre une cellule de sortie. La connexion 218 est reliée aux éléments internes du circuit intégré. L'élément 220 est un commutateur. L'élément 222 est un circuit de déclenchement. Les éléments 224/226 sont des étages tampons à connecter à un réseau d'intercon- nexion. Parmi ces deux étages tampons, un seul est toujours présent. Les connexions 228/230 sont les lignes d'interconnexion avec d'autres circuits de déclenchement (latch) éventuels. La commande de la cellule est à peu près identique à celle de la Fig. 5a, sauf que l'entrée 218 n'est pas pourvue d'un tampon. Par ailleurs, la cellule fonctionne comme source d'information pour un test de la fonction d'intercon- nexion, mais comme dispositif de destination pour un test portant sur les éléments internes du circuit intégré. La Fig. 5d indique d'une manière analogue aux Fig. 5a, 5c, une cellule d'admission/sortie qui peut servir à la fois de source d'information et de destination d'information. La connexion 232 peut être réliée au réseau d'interconnexion, la connexion 250 pouvant être reliée aux éléments internes du circuit intégré. L'élément 234 est un étage tampon toujours actif. Les éléments 240, 246 sont des étages tampons qui sont activés par des signaux C14 et C15, respecti- vement. Les éléments 236, 238, 244 sont des commuta- teurs qui sont activés par des signaux C13, C12, Cll, respectivement. Les éléments 242, 248 sont des circuits de déclenchement respectifs qui, comme illustré, sont comnandés par le signal C16 pour former un registre à décalage d'admission/ sortie. La logique 258 corres- pond à la logique 216 décrite plus haut, mais reçoit aussi le signal de sortie du circuit de déclenchement 248. De plus, cette logique reçoit un signal de com- mande d'admission/ sortie OE. Dans l'état d'admission/sortie * le signal C16 commande la formation du registre â décalage. Les tampons 240, 246 ne sont pas activés. Le commutateur 236 se trouve dans l'état supérieur. Le commutateur 238 se trouve dans l'état inférieur. Le commutateur 244 se trouve dans un état quelconque. Dans l'état visant à appliquer un bit de test à un réseau d'interconnexion externe, le circuit de déclenchement 242 est positionné dans l'état de main- tien. Le tampon 240 est activé. Le tampon 246 n'est pas activé. Le commutateur 236 se trouve dans l'état supérieur. Le commutateur 244 se trouve dans l'état inférieur. Le commutateur 238 se trouve dans un état quelconque. Dans l'état visant à appliquer un bit aux éléments internes du circuit intégré, la commande du circuit de déclenchement 242 est semblable. L'étage tampon 246 est activé. L'étage tampon 240 n'est pas activé. Le commutateur 236 se trouve dans l'état supérieur. Le commutateur 244 se trouve dans l'état inférieur. Le commutateur 238 se trouve dans un état quelconque. Dans l'état visant à recevoir un bit de résultat d'un réseau d'interconnexion externe, le circuit de déclenchement 242 est temporairement commuté dans l'état transparent. Les étages tampons 240, 246 ne sont pas activés. Le commutateur 236 se trouve dans l'état inférieur. Le commutateur 238 se trouve dans l'état inférieur. Le commutateur 244 se trouve dans un état quelconque. Dans l'état visant à recevoir un bit des éléments internes du circuit intégré, le circuit de déclenchement 242 est commandé de la même manière. Les étages tampons 240, 246 ne sont pas activés. Le commu- tateur 236 se trouve dans un état quelconque. Le commutateur 238 se trouve dans l'état supérieur. Le commutateur 244 se trouve dans l'état supérieur. En vue d'être utilisées dans un système d'"autotest", les cellules de connexion décrites peuvent être utilisées de manière correspondante pour communiquer des bits de test/résultat à l'intérieur du circuit intégré. Lorsqu'un registre à décalage est constitué de cellules d'admission et de sortie disposées pêle-mêle, elles sont activées ensemble pour cette fonction d'admission/sortie, comme décrit plus haut. En d'autres termes, elles sont alors comman- dées dans une organisation série. DESCRIPTION D'UN DISPOSITIF DE TEST. La Fig. 6 indique un dispositif de test 300 avec un support 302 qui y est couple. Le dispositif de test est pourvu dans cet exemple, d'une mémoire de test programmée de manière fixe 304, avec un adressage 306 associé. Cette mémoire stocke des adresses (ADD) pour les circuits intégrés en question, des signaux de commande de mode (MOD) qui spécifient la longueur du motif de test et effectuent éventuellement d'autres commandes, des motifs de test (PATIN) et des motifs de résultat associés (PATOUT). Par souci de simplicité, seul un petit nombre en est représenté ici. De plus, la mémoire peut encore comprendre un programme de commande pour le traitement de données dans le dispositif de test, mais ceci n'est pas indiqué par souci de conci- sion. Des dispositifs de test qui produisent des motifs de test et vérifient/évaluent des motifs de résultat sont en eux-mêmes bien connus. La mémoire 304 est pourvue d'un registre de sortie REG1. Ce registre comporte une connexion parallèle au comparateur COMP et une connexion série à l'unité d'interface 308. Celle-ci assure l'adaptation bidirectionnelle au bus série bifilaire 310. Les motifs de résultat arrivants sont amenés à partir du bus 310 à un deuxième registre REG2. Le comparateur COMP compare ainsi des motifs de résul- tat dans le registre REG2 aux motifs de résultat attendus dans le registre REG1. Le dispositif de commande CTR/SEQ active des mémoires d'adresses succes- sives, active les registres REG1, 2 dans leurs diffé- rents modes (entrée parallèle, sortie parallèle, entrée série, sortie série) et reçoit les résultats de compa- raison à des fins d'évaluation. Sur le support DUT(302) couplé ne sont indi- qués que sommairement un certain nombre d'éléments d'un circuit intégré. Ce circuit intégré est, comme men- tionné plus haut, activé par adressage. L'adressage d'autres circuits intégrés sur le support s'effectue par le fait qu'ils sont connectés de la même manière au bus série 310. Le circuit intégré comporte une unité d'adaptation pour le bus série 312, une unité de commande CRT(314), un compteur 316, un commutateur à trois positions 318 et un certain nombre de cellules à deux états indiquées par de petits rectangles. L'unité de commande reçoit la longueur de motif de test à recevoir et en charge le compteur 316. Ensuite, le commutateur 318 est positionné dans la position SID dans laquelle les trajets de passage SDO, SDH sont bloqués. Le motif de test peut ainsi être enregistré dans les cellules à deux états. Il s'agit, comme décrit plus haut, éventuellement de cellules de natures différentes, de cellules de sortie, de cellules d'admission et de cellules internes. Ces cellules peuvent ici être couplées en rond lorsque, après la réception du motif de test entier, le commutateur 318 est positionné dans l'état SDH (par un signal de l'unité de commande 314), les trajets de passage SDI, SDO étant alors bloqués. Sous la commande de signaux d'horloge non indiqués, par exemple en provenance de l'unité de commande 314, l'information peut continuer à circuler dans les cellules à deux états. Ceci est avantageux lorsque ces cellules sont réalisées en logique dynamique qui exige continuellement des impul- sions d'horloge de précharge (precharge) et d'échantil- lonnage (sample) pour maintenir l'information en état. D'autre part, dans cette organisation à couplage circulaire peut aussi comprendre le dipositif d'expan- sion de motif de test, qui est décrit dans le brevet des Etats-Unis d'Amérique n0 4.435.806 et/ou le dispo- sitif de compressionde motif de résultat qui est décrit aussi dans ce brevet, mais également dans la littéra- ture concernant le domaine de l'analyse de signature. Le test est exécuté de la manière qui a déjà été décrite plus haut. Il peut s'agir notamment du test de la fonction d'interconnexion. Il peut aussi s'agir du test portant sur la logique interne du circuit intégré. A la fin du test, un motif de résultat est présent dans un des circuits intégrés sur le support. Il peut s'agir d'un autre circuit intégré ou du même. Par souci de simplicité, on suppose que les petits rectangles 320 représentent à nouveau les cellules à deux états du circuit cité en dernier lieu. L'unité de commande 314 positionne alors le commutateur à trois positions 318 dans la position SDO. Ainsi, les trajets de passage indiqués par SDI et SDH sont bloqués. Par l'intermédiaire des éléments 312, bus 310, 308, le motif de résultat est stocke dans le registre REG2 en vue d'une évaluation. Le cas échéant, un motif de test suivant peut alors être appelé. RE V E N D I C AT ION S 1.- Procédé pour tester des circuits intégrés montés sur un support, suivant lequel est présenté à un circuit intégré positionné dans un état d'admission, au moyen d'une première connexion de ce circuit, en série, un motif de test à stocker temporairement, suivant lequel ensuite, le circuit intégré est positionné dans un état d'exécution pour former un motif de résultat à partir du dit motif de test, suivant lequel le motif de résultat est sorti en série du circuit intégré posi- tionné. dans un état de sortie, au moyen d'une deuxième connexion de ce circuit pour, au moyen d'un contrôle du contenu d'information de ce motif, fournir une caractérisation d'un fonctionnement correct/incor- rect du circuit intégré, caractérisé en ce que dans le cas o le support est pourvu de plusieurs circuits intégrés à fonctionnement numérique reliés entre eux au moyen de lignes d'information et pourvus chacun de telles premières et secondes connexions, l'ensemble des circuits intégrés est testé par le fait que les dites premières et secondes connexions sont connectées en parallèle à une ligne de données d'un bus série pour la communication par l'intermédiaire de ce bus des dits motifs de test et de résultat respectifs, et ce bus série comporte, en outre, une ligne d'horloge pour des signaux de synchronisation pour synchroniser les transports d'information sur la ligne de données, en ce que le dit bus série est pourvu d'une troisième connexion pour la communication des dits motifs de test/résultat et des signaux de synchronisation associés avec le monde extérieur, en ce que, lors d'un test, au moins deux des circuits intégrés sont positionnés dans un état de test au moyen d'information de sélection, et ce qu'ensuite, pour tester une fonction d'interconnexion entre ces au moins deux circuits intégrés, un motif de test est appliqué à au moins l'un d'entre eux, et en ce qu'après l'activation temporaire de ces circuits intégrés dans l'état d'exé- cution, un motif de résultat généré sur base du motif d'essai mentionné en dernier lieu est sorti pour le contrôle d'au moins un autre des dits au moins deux circuits intégrés. 2.- Procédé suivant la revendication 1, caractérisé en ce que des motifs de test respectifs sont amenés à plus d'un de ces au moins deux circuits intégrés cités en dernier lieu en vue de déterminer une interaction au moyen de la dite fonction d'intercon- nexion entre les motifs de test mentionnés en dernier lieu, comme test de la dite fonction d'interconnexion. 3.- Procédé suivant la revendication 1 ou 2, caractérisé en ce que des motifs de résultat respectifs sont sortis de plus d'un des au moins deux circuits intégrés mentionnés en dernier lieu pour déterminer une corrélation entre les motifs de résultat mentionnés en dernier lieu sur base de l'information de test admise dans ces circuits intégrés ensemble comme test de la dite fonction d'interconnexion. 4.- Procédé suivant l'une quelconque des revendications 1, 2 et 3, caractérisé en ce qu'en outre, pour tester une fonction interne d'un seul circuit intégré lors d'un test, un motif de sélection est tout d'abord admis par l'intermédiaire du bus pour sélectionner ce circuit intégré pour-un état de test, en ce qu'ensuite, un motif de test destiné à ce circuit intégré est communiqué par l'intermédiaire du bus et en ce qu'après exécution du test de ce circuit intégré, le motif de résultat formé par ce test est à nouveau communiqué par l'intermédiaire du bus en vue de son évaluation. 5. - Support, pourvu de plusieurs circuits intégrés à fonctionnement numérique et reliés entre eux par des lignes d'information pour être testés par le procédé suivant l'une quelconque des revendications 1 à 4 incluse, caractérisé en ce qu'au moins l'un des dits circuits intégrés est pourvu d'étages tampons de sortie qui sont pourvus d'une entrée en mode série pour recevoir en série un motif de test et d'une sortie en mode parallèle pour ensuite amener l'information présente dans les étages tampons de sortie à un motif d'interconnexion compris dans la fonction d'intercon- nexion à tester, et au moins un circuit intégré est pourvu d'étages tampons d'entrée qui sont pourvus d'une entrée en mode parallèle pour recevoir l'information du réseau d'interconnexion et d'une sortie en mode série pour fournir un motif de résultat et en ce que les dites entrées en mode série et sorties en mode série sont chacune connectées à un conducteur de données du bus série monté sur le support et prévu à cette fin. 6.- Support suivant la revendication 5, caractérisé en ce que le dit bus série est un bus I2C et en ce que les dites première et deuxième connexions coïncident. 7.- Circuit intégré qui convient pour, après son montage sur un support, être testé par le procédé suivant l'une quelconque des revendications 1 à 4 incluse, caractérisé en ce qu'au cas o celui-ci est pourvu d'une série de broches de connexion à connecter à un réseau d'interconnexion en vue de la fourniture d'information, une série d'un même nombre d'étages tampons de sortie est prévue pour ces broches de connexion, cette série étant pourvue d'une entrée en mode série pour recevoir un motif de test, d'une sortie en mode parallèle pour appliquer aux broches de con- nexion l'information présente dans les étages tampons et d'une entrée en mode parallèle pour recevoir de l'information d'autres composants du circuit intégré et que la dite entrée en mode série est connectée à une broche de connexion prévue à cette fin à connecter à un conducteur de données d'un bus série. 8.- Circuit intégré qui convient pour, après son montage sur un support, être testé par le procédé suivant l'une quelconque des revendications i à 4 incluse, caractérisé en ce qu'au cas o celui-ci est pourvu d'une série de broches de--connexion à connecter à un réseau d'interconnexion en vue de la réception d'information, une série d'un même nombre d'étages tampons d'entrée est pourvue pour ces broches de connexion, cette série étant pourvue d'une entrée en mode parallèle pour recevoir de l'information des broches de connexion, d'une sortie en mode série pour, dans le cas d'un test, fournir l'information présente dans les étages tampons comme motif de résultat et d'une sortie en mode parallèle pour fournir de l'infor- mation du circuit intégré à d'autres composants et que la dite sortie en mode série est connectée à une broche de connexion prévue à cette fin à connecter à un conducteur de données d'un bus série. 9.- Circuit intégré qui convient pour, après son montage sur un support, être testé par le procédé suivant l'une quelconque des revendications 1 à 4 incluse, caractérisé en ce qu'au cas o celui-ci est pourvu d'une série de broches de connexion à fonction- nement bidirectionnel à connecter à un réseau d'inter- connexion, une série d'un même nombre d'étages tampons de connexion est pourvue pour ces broches et est pourvue d'une entrée en mode série pour recevoir un motif de test, d'une sortie en mode parallèle pour fournir aux broches de connexion l'information présente dans les étages tampons, d'une entrée en mode parallèle pour recevoir de l'information des broches de connexion et d'une sortie en mode série pour fournir un motif de résultat et en ce que les dites entrée en mode série et sortie en mode série sont chacune connectées à une broche de connexion prévue à cette fin à connecter à un conducteur de données d'un bus série. 10.- Circuit intégré suivant la revendica- tion 9, caractérisé en ce que la dite série est pourvue d'une autre entrée en mode parallèle et d'une autre sortie en mode parallèle permettant la communication d'information avec d'autres composants du circuit intégré. 11.- Circuit intégré suivant l'une quelconque des revendications 7, 8, 9, caractérisé en ce que d'autres étages tampons sont connectés dans la dite série, lesquels sont connectés exclusivement à des éléments internes du circuit pour la communication d'information de test. 12.- Circuit intégré suivant l'une quelconque des revendications 7 à 11 incluse, caractérisé en ce qu'au cas o l'entrée en mode série est prévue, celle- ci est également pourvue d'un moyen d'expansion de motif. 13.- Circuit intégré suivant l'une quelconque des revendications 7 à 12 incluse, caractérisé en ce qu'au cas o la sortie en mode série est prévue, celle- ci est également pourvue d'un moyen de compression de motif. 14.Dispositif de test permettant de tester des supports portant plusieurs circuits intégrés par le procédé suivant l'une quelconque des revendications 1 à 4 incluse, caractérisé en ce que le dit dispositif de test est pourvu de moyen de connexion à connecter au dit bus série, de moyens de sélection pour sélectionner en vue d'un état de test au moins deux circuits inté- grés reliés entre eux par des liaisons d'information en dehors du dit bus série, de moyens générateurs pour amener en série un motif de test à au moins l'un des dits au moins deux circuits intégrés lorsqu'ils sont dans l'état d'admission par l'intermédiaire du dit bus série, et de moyens de réception pour, après une activation temporaire des dits au moins deux circuits intégrés dans un état d'exécution en vue de tester une fonction d'interconnexion réalisée entre eux, lors- qu'ils sont revenus à un état de test, recevoir et évaluer après communication par l'intermédiaire du bus série, dans un état d'évacuation du circuit mentionné en dernier lieu, un motif de test enregistré dans au moins un autre circuit intégré sur base du motif de test mentionné en dernier lieu.