Brevet FR2591776A1 — publié le 19870619

Circuit de resynchronisation de signaux pulsés, en parti- culier pour périphériquesde microprocesseurs. La présente invention se rapporte à un circuit de resynchronisation de signaux pulsés, échangés entre un dispositif émetteur (typiquement un microprocesseur) et un dispositif récepteur (typiquement un périphérique). En par- ticulier, ce circuit est destiné à être incorporé dans un périphérique réalisé en technique d'intégrée. Pour la mise en relation (linterfaçage) des mi- croprocesseurs avec l'extérieur, il est connu d'utiliser des circuits de communication asynchrones, utilisés comme périphériques ayant pour rôle de recevoir du monde exté- rieur des signaux pulsés qui arrivent à des instants ar- bitraires, et de synchroniser de tels signaux asynchrones avec le microprocesseur, ou bien de les régénérer de façon à les présenter au microprocesseur sous la forme d'impul- sions en corrélation rigide avec les fronts de la forme d'onde de l'horloge du microprocesseur lui-même. Le circuit de communication asynchrone a également pour rôle de trans- férer vers le monde extérieur asynchrone des signaux syn- chrones produits par le microprocesseur. Dans d'autres cas, les signaux engendrés par le microprocesseur doivent être acheminés vers une ligne de communication synchrone, ou bien vers un autre microproces- seur, et ils doivent donc comporter un synchronisme propre, qui diffère cependant de celui du microprocesseur émetteur. On utilise, dans ce but, des circuits de communication ou d'interface de type synchrone, et il faut alors distinguer entre des horloges diverses, c'est-à-dire entre l'horloge du microprocesseur, ou horloge principale, et l'horloge lo- cale du circuit ou porte de communicat on. r Bien entendu, les signaux pulsés dont il est question peuvent être constitués non seulement par une seule ligne, mais également, et même le plus souvent, par des groupes de signaux en parallèle, par exemple par un groupe de huit lignes qui fournissent à chaque transfert un octet d'information, et qui constituent dans leur ensem- ble l'événement à resynchroniser. Bien entendu, le même circuit ou la même porte de synchronisation peut manipuler simultanément en parallèle tous les signaux du groupe. En mettant en oeuvre leur fonction de synchroni- sation ou de resynchronisation, les circuits d'interface doivent, bien entendu, garantir la reconnaissance correcte des signaux, c'est-à-dire qu'ils doivent éviter à la fois d'ignorer inconsciemment un événement, et de lire deux fois ouplus le même événement (en engendrant ainsi des signaux inexistants). De telles situations pourraient survenir, par exemple (en l'absence d'artifices de montage appropriés), dans le premier cas à cause d'une lecture à fréquence trop basse, dans le second cas trop haute. Pour résoudre les problèmes précités, on a uti- lisé jusqu'à présent des portes de synchronisation qui né- cessitent plusieurs phases de l'horloge pour mener jusqu'au bout le processus de reconnaissance et de régénération d'un événement et être de nouveau prêtes à recevoir un nouvel é- vénement. En outre, les portes de synchronisation connues doivent, pour fonctionner correctement, opérer en synchro- nisme avec l'horloge principale. Enfin, les portes connues se basent en général sur des principes de fonctionnement de type analogique, et cela pose parfois des problèmes de mise en oeuvre dans des circuits intégrés par ailleurs entière- ment numériques. La présente invention vise à présent à réaliser un circuit de syn chronisation ou de resynchronisation par une technique entièrement numérique. L'invention a également pour objet de réaliser ledit circuit de façon qu'il puisse fonctionner avec une horloge locale différente de l'horloge du microprocesseur. L'invention a également pour objet de réaliser un tel circuit de façon qu'il puisse fonctionner à des fréquences plus élevées que celles qui sont possibles avec les circuits de synchronisation antérieurs. L'invention a encore pour objet de réaliser un tel circuit sous une forme moins complexe que celles des circuits de synchronisation antérieurs. On atteint, selon l'invention, ces objectifs, ainsi que d'autres objectifs et avantages qui ressortiront de la suite de la description, avec un circuit de resyn- chronisation d'un signal ou événement pulsé avec un signal d'horloge locale, en particulier pour périphériques de mi- croprocesseurs, caractérisé en ce qu'il comprend; a) un circuit de mémorisation comportant une entrée de positionnement pilotée par ledit événement à resynchroniser et comportant au moins une entrée de restau- ration, et une sortie susceptible d'être activée par l'exci- tation de l'entrée de positionnement, en restant activée tant que l'entrée de restauration n'est pas excitée;, b) une bascule comportant une sortie normale- ment activée et une sortie normalement non-activée, reliée, sous le contrôle d'une première porte de transfert, à l'en- trée d'un premier inverseur, l'inactivation, et la réacti- vation subséquente de la sortie de ce premier inverseur d'entrée constituant un premier signal resynchronisé sur son front terminal; c) un circuit d'amorçage commandé par ledit évé- nement à resynchroniser, par le signal de sortie dudit pre- mier inverseur et par le signal d'horloge locale, pour faire émettre normalement des impulsions par une ligne de sortie à la périodicité du signal d'horloge locale, en inhibant ladite ligne de sortie pendant la présence dudit évén ement, ladite sortie du circuit d'amorçage étant com- binée avec la sortie du circuit de mémorisation dans une porte NON-ET qui commande la commutation de la sortie de la bascule, lorsque ses deux entrées sont activées; d) un circuit de commande de ladite première porte de transfert, pilotée au moins par ladite sortie de ladite bascule et par le signal d'horloge locale, suscepti- ble de n'ouvrir ladite première porte de transfert qu'après que la sortie de la bascule a été activée pendant une durée suffisante pour assurer la survenance effective de la com- mutation de la bascule, l'ouverture de ladite premiere - porte de transfert s'achevant avec un front du signal d'hor- loge locale; et e) un circuit de remise à l'état initial ou res- tauration de la bascule, piloté au moins par ledit événe- ment à resynchroniser et par ledit premier signal resyn- chronisé susceptible de ramener la bascule à son état ini- tial après l'inactivation et avant la réactivation subsé- quente de la sortie du premier inverseur. On va décrire à présent un mode de réalisation préféré de l'invention, à titre d'exemple non limitatif, en se référant au dessin annexé dont: la figure 1 est un schéma synoptique d'une liai- son entre un microprocesseur et un périphérique à laquelle peut s'appliquer typiquement le circuit de synchronisation selon l'invention; La figure 2 est un schéma de montage d'un mode de réalisation préféré du circuit de resynchronisation se- lon l'invention; et La figure 3 est un ensemble de graphiques de forme d'onde de différents signaux présents pendant le fonctionnement du circuit de la figure 2; La figure 4 est unschema de montage d'un autre type de bascule utilisable dans le circuit de la figure 2; et La figure 5 est un schéma d'un autre perfection- nement de la bascule de la figure 4. Du fait que, comme il est courant dans la tech- nique, il y a souvent dans les circuits en question des versions directes et inversées d'un même signa, ou bien des signaux bas au repos et des signaux hauts au repos, on in- diquera dans la suite par un astérisque les signaux inver- sés, ou bien les signaux validés au repos. On supposera en outre, pour des raisons de simplicité, qu'un signal est à O (ou à la tension de masse) lorsqu'il n'est pas validé et qu'il est à 1 (ou à haute tension, c'est-à-dire sensible- ment au niveau de l'alimentation) losqu'il est validé, les mêmes principes étant, bien entendu, valables pour la con- vention opposée. La figure 1 représente une situation typique dans laquelle se présente le problème auquel a trait l'in- vention. Un microprocesseur 10 (qui constitue l'émetteur) émet à destination d'un récepteur 12 (tel qu'un dispositif périphérique, ou d'interface), une impulsion de contrôle WR*, ou signal de validation d'écriture, qui constitue pour ledit récepteur une indication que des données qui lui sont destinées sont disponibles.sur un bus 14. Du fait que la ligne WR*, ainsi que le bus de données, sont en général re- liés à d'autres dispositifs périphériques tels que des mé- moires, un écran, etc., le microprocesseur 10 envoie simul- tanément un signal de sélection de périphérique CS* (sélec- tion de circuit ou "chip select") qui est, en général, com- biné en un seul signal de validation ou impulsion de porte WSTR dans une porte NI 16. Un signal d'horloge CKM rythme le fonctionnement de l'émetteur principal, tandis que le périphérique 12 est rythmé par un signal d'horloge CK. Dans de nombreuses appli- cations, l'horloge du périphérique est la même que celle de l'émetteur principal, mais, en général, les deux horlo- ges peuvent être distinctes, et la présente invention se réfère à ce cas plus général, tout en pouvant, bien entendu, s'appliquer aussi au cas de l'horge unique. L'impulsion WSTR synchronisé avec l'horloge du microprocesseur, constitue donc l'événement à resynchroniser avec l'horloge du péri- phérique. Cette resynchronisation consiste donc en la con- version de l'événement WSTR (asynchrone, vu du périphé- rique) en une impulsion de durée fixe (égale au minimum à une période d'horloge), quelle que soit la durée du signal initial, l'un au moins des fronts de montée ou de descente étant accroché à une transition du signal d'horloge subsé- quent au début de l'événement. Un cas opposé mais analogue (non représenté sur les figures) est celui dans lequel le microprocesseur en- voie un signal de lecture RD* par lequel il demande au pé- riphérique l'accès du bus aux données présentes dans un re- gistre de données dudit périphérique. Bien entendu, le terme "données" doit, dans le présent contexte, s'entendre comme englobant également un mot de commande, susceptible de modifier des paramètres de fonctionnement interne du périphérique, ou de déclencher un processus dans le périphérique. En se référant à la figure 2, on va décrire à présent un mode de réalisation préféré de circuit de syn- chronisation ou resynchronisation selon l'invention, l'ap- plication de ce circuit dans le cadre d'un périphérique tel que représenté sur la figure 1 allant de soi pour un spécialiste du domaine concerné. Le circuit de synchronisation selon le mode de réalisation préféré de l'invention comprend en premier lieu un circuit de mémorisation constitué essentiellement par deux portes NI 20, 22, chacun comportant une entrée pilotée par le signal pulsé à resynchroniser WSTR, par exemple le signal de porte de la figure 1, par une porte OU 24 qui reçoit les sorties des deux portes NI 20, 22, et par un circuit bistable 26 formé par quatre portes de transfert T1, T2, T3 et T4 (mieux connues par l'expression anglo-sa- xonne de "transfer gates"), en série deux à deux entre une source de tension Vcc et la masse. La porte de transfert Tl est pilotée par le signal de sortie de la porte OU 24, tandis que la porte de transfert T2 en série avec elle, en même temps que la porte de transfert T4 de l'autre paire, sont pilotées par le même signal initial WSTR. La porte de transfert T3 est reliée au point commun entre les portes de transfert Tl et T2 de la première paire, et le point commun entre T3 et T4 constitue une sortie WM qui revient en réac- tion comme signal d'entrée de la porte NI 20. De préférence, un condensateur Cl est monté entre l'électrode de commande de la porte de transfert et la masse, et un condensateur analogue C2 est monté entre la masse et la sortie du cir- cuit; La ligne WM de sortie du circuit bistable 26 est ramenée à l'entrée de la porte NI 20 et elle constitue, en outre, l'une des deux entrées d'une porte NON-ET 28 dont la sortie WY* pilote une bascule 30 (formée, de façon clas- sique, par deux inverseurs en contre-réaction mutuelle), dont l'autre entrée sera examinée plus loin. Il converge également, sur la borne directe WY de la bascule 30,-en câ- blage OU ("ou câblé"- ou "wired-OR"), les sorties d'une porte NON-ET 32 et de deux inverseurs 34, 36 qui font partie d'un circuit de remise à l'état initial ou restauration de la bascule 30 que l'on décrira par la suite. La sortie directe WY de la bascule 30 est appli- quée à un inverseur 42 par l'intermédiaire d'une porte de transfert 40, pour obtenir une sortie WSl* qui va, par l'intermédiaire d'une autre porte de transfert 43, à l'en- trée d'un autre inverseur 44 pour fournir une sortie WS2 qui est, de préférence, encore inversée dans l'inverseur 46 pour obtenir également la forme inversée WS2* de ce signal. Comme il apparaîtra clairement dans la suite, le signal WS1 * et, de façon plus complète, les signaux WS2 et WS2*, constituent les événements resynchronisés sur l'horloge locale. Le signal WSl* est en outre appliqué à un autre inverseur 47 dont la sortie pilote une porte NI 48 qui re- çoit également comme entrées le signal initial WSTR et la forme inversée CK* du signal d'horloge locale CK du dis- positif avec lequel coopère le circuit de synchronisation. La sortie SET de la porte NI 48 constitue la seconde en- trée de la porte NON-ET 28 précitée. Pour piloter la porte de transfert 40, le cir- cuit comprend un inverseur 50 commandé par le signal WY pour fournir son inverse NWY (qui se distingue, dans le cadre de la présente description, de WY* par un léger re- tard de propagation ajouté et est, comme on le verra, utile au fonctionnement du circuit), et un autre inverseur 52 qui réinverse NWY pour fournir une entrée à une porte NI 54, dont une seconde entrée est constituée par le signal d'hor- loge inversé CK* précité. Une troisième entrée de la porte NI 54 est constituée par le signal WY* lui-même. La sortie XOR de la porte NI 54 constitue l'une des entrées d'une autre porte NI 56, pilotée également par le signal SET précité, ainsi que par le signal d'horloge CK, cette fois sous forme directe (non inversée). La sortie 0CK de la porte NI 56 qui, comme on le comprendra mieux dans la suite, est une forme légèrement modifiée du signal d'horloge CK* lui-même, est justement le signal de commande de la porte de transfert 40. Le signal0CK est-en outre, de préférence, appliqué également comme quatrième entrée de la porte NI 48 qui engendre le signal SET précité. La porte de transfert 43 est par contre com- mandée directement par le signal d'horloge CK. La porte NON-ET 32 est commandée par deux si- gnaux WSTR et NWY et l'inverseur 34 est piloté par une porte NI 58 dont les entrées sont les signaux WM, WS2* et CK*. L'inverseur 36 est piloté par une porte NI 60 dont les entrées sont les signaux WSl*, WS2*et CK*. Comme le montre la figure, la porte NI 22 à l'entrée du circuit de mémorisation est pilotée, non seule- ment par le signal WSTR de commande initiale, mais égale- ment par les signaux NWY, XOR, SET et CK. Après avoir ainsi décrit la conformation du circuit de synchronisation selon le mode de réalisation préféré de l'invention, on va en décrire le fonctionnement en se référant également aux graphiques de la figure 3. On va considérer initialement le circuit au re- pos, avec WSTR = WM = O. Dans ces circonstances de repos, on aura également WY = O, NWY=l, WS1*=WS2* = 1 et WS2 =O, comme on va le voir en suivant 1l chemins des différents signaux. En effet, la sortie de la porte 24 sera haute, du fait que la sortie de la porte 20 l'est. Le signal SET os- cille au rythme de l'horloge, mais WM est toujours bas, donc WY* es haut, et WY est bas. Le signal XOR est bas, en raison de la présence de WY* qui est haut dans ce cas, à l'entrée de la porte NI 54. Dnc, en l'absence d'interven- tions externes, les états des différents signaux décrits précédemment ne pourront que rester stables. Si alors le signal de resynchronisation WSTR se présente, on peut voir qu'à l'apparition de son front de montée la porte 22 ne change pas d'état (NWY = 1), mais la sortie de la porte NI 20 qui était haute, devient basse, ainsi donc que la porte OU 24. En même temps le signal WSTR rejoint aussi directement la porte de transfert T4, en forçant à 1 la ligne WM. Grâce à la réaction de WM sur l'entrée de la porte 20, ce nouvel état se maintient de façon stable, même après l'inactivation de WSTR (en l'ab- sence d'autres interventions sur les portes 20, 22). En d'autres termes, le circuit20,22,24,26constitue un circuit de mémorisation, ou d'activation (de validation), qui pro- longe les effets de l'apparition du signal WSTR, indépen- damment de sa durée. L'instant d'apparition du front de montée de WSTR (qui est, par hypothèse, asynchrone par rapport à l'horloge locale CK) ne concerne pas le circuit de mémorisation, du fait que, dans son fonctionnement, l'horloge CK n'intervient pas. L'apparition du front de montée du signal WSTR, qui est appliqué également à la porte NI 48, met également à zéro le signal SET qui se présentait précédemment sous 259 1776 la forme d'impulsions en phase avec CK. Donc, l'état de la porte NON-ET 28, ne change pas malgré la présence du signal haut WM, et les signaux WY et WY*, et en général l'état de tout le circuit en aval, en particulier les signaux WS1, WS2 et leurs inverses, restent identiques à l'état précé- dent, donc avec WY = WS2 = 0, WY* = WS1* = 1. Lorsque cependant le signal WSTR retombe à zéro (il suit les rythmes propres de l'horloge de l'émetteur, donc asynchrones par rapport à l'horloge CK du circuit de la figure 2), le signal WM reste haut, comme on l'a déjà indiqué, mais le signal SET recommence à se composer d'im- pulsions à la cadence imposée par CK* et par 0CK, tandis que le signal WM est encore présent. Il en résulte que WY* et WY pourront également changer d'état. Du fait que cepen- dant l'inactivation de WSTR se présente à un instant aléa- toire, la première impulsion qui réapparaît dans le signal SET (qui est, en pratique, un signal d'horloge modifié) ne peut être fiable. Si le passage à zéro de WSTR a lieu dans l'intervalle entre deux impulsions de l'horloge, la pre- mière impulsion de SET se formera parfaitement, mais si la transition tombe au cours d'une impulsion de l'horloge CK, la première impulsion de SET pourra être amputée de façon variable, et l'on ne peut prévoir si elle pourra commuter la bascule 30. Dans tous les cas, si la première impulsion de SET ne réussit pas à commuter la bascule, la seconde y ré- ussira certainement. Par conséquent, au plus tard un peu plus d'une impulsion d'horloge après l'inactivation de WSTR, le signal WY devient haut à coup sûr, ainsi que NWY* qui le répète avec unléger retard. Le signal XOR devient donc bas, indépendemment du cours du signal d'horloge in- versé CK* à l'entrée de la porte NI 54, et il permet à 0CK de devenir haut, activant la porte de transfert 40 pendant les intervalles de ZERO des signaux CK et SET. Il est évi- dent que, grâce au retard de propagation le long des inver- ses 50, 52 et des portes NI 54, 56, cette situation ne il pourra se produire qu'après la commutation certaine de la bascule 30. En effet, une éventuelle fluctuation transi- toire de WY*, non confirmée par une validation(activation) définie de WY, pourra tout au plus produire une "pointe" (spike) de XOR, qui pourra inhiber brièvement la porte de transfert 40, sans aucun effet pratique sur le circuit en aval. Le signal WY, à présent activé, parvient donc à l'entrée de l'inverseur 42 dont la sortie WSl* (norma- lement haute) devient alors basse. L'instant du passage à zéro du signal WSl* ne peut être prévu d priori, du fait qu'il dépend de l'instant auquel a lieu la commutation de la bascule 30 qui est, par hypothèse, asynchrone par rap- port à l'horloge CK; cependant, la prochaine (ré)activa- tion de la porte de transfert 40 ramènera à un niveau haut le signal WSl* avec un front de montée' coïncidant exacte- ment avec un front de descente du signal 0CK. Le signal WSl* présentera donc un front de montée synchronisé avec l'horloge locale. L'action de la porte de transfert 43, commandée par l'horloge CK, sera ensuite de faire apparaî- tre à la sortie de l'inverseur 44 une impulsion exactement synchronisée avec le signal d'horloge CK, tant sur son front de montée que sur celui de descente, séparés mutuel- lement par une période. L'inverseur 46 a seulement pour rôle que de rendre disponible également la forme inversée WS2*de cette impulsion. Les signaux WS2 et WS2* sont donc tous deux entièrement synchronisés, l'un étant inversé par rapport à l'autre. La remontée de WSl*fait également disparaître de l'entrée de la porte 48 le signal de sortie de l'inver- seur 47. Donc, le signal SET recommence à comprendre des impulsions, l'apparition de WSTR recommençant dans des con- ditions identiques aux précédentes. Un autre événement postérieur à la génération des signaux synchronisés WSl*, WS2* est l'apparition de signaux hauts aux entrées des inverseurs 34 et 36, avec inactivation de leurs sorties, tandis que la sortie de la porte NON-ET 32 est déjà tombée à zéro en raison de la disparition de WSTR. La bascule 30 est donc amenée à recom- muter, et la ligne WY devient de nouveau basse. Le signal NWY devient haut et provoque la remontée de la ligne de sortie de la porte NI 22 qui fait revenir le circuit 26 aux conditions initiales, par l'intermédiaire de la porte OU 24, AVEC WM = O. Le retour subséquent des signaux WS1*, WS2, WS2* aux conditions initialesne change plus rien dans l'état du circuit. Ansi, l'ensemble du circuit est revenu aux con- ditions initiales, prià recevoir un nouveau signal WSTR. Par redondance, on applique à la porte NI 22, non seulement le signal NWY qui est le seul théoriquement essentiel pour le fonctionnement correct, mais également les signaux CK,SET et XOR, qui ont uniquement pour rôle de mieux protéger le fonctionnement du circuit contre des fluctuations transitoires dues à des perturbations éven- tuelles et à des causes analogues. On a vu ainsi comment le signal initial WSTR, apparu à un instant asynchrone, a provoqué la génération d'impulsions synchronisées WSl*, WS2, WS2*.Toutle processus a eu lieu pratiquement en un peu plus d'une période de l'hor- loge CK, et le circuit est alors de nouveau prêt à recevoir et à synchroniser un nouvel évévement. La fréquence maxi- male admissible du signal WSTR peut donc être simplement égale à la moitié de la fréquence de l'horloge. Comme on l'a vu, le circuit est réalisé par une technique entièrement numérique. Des considérations de type analogique n'interviennent que dans la commutation de la bascule 30, mais d'une façon n'entrant pas dans le ca- dre de ce qui est envisagé, du fait que la réponse ana- logique de la bascule 30 n'a aucune conséquence sur le fonctionnement du circuit, sinon celle d'avancer ou de retarder légèrement la génération du signal synchronisé, et pendant une durée ne dépassant pas une période de l'horloge. On a représenté sur la figure 4 un mode de réalisation différent, plus perfectionné, de bascule uti- lisable à la place de la bascule 30 de la figure 2, sus- * ceptible d'assurer des commutations plus rapides et, en général, un comportement plus rigoureux. La bascule 30' comprend, au lieu des deux inverseurs de la figure 2, une porte NON-ET 70 et une porte NON-ET 72 en contre-réaction mutuelle, dont les sorties constituent respectivement les signaux WY*, WY. La porte NON-ET 70 reçoit, à une entrée, le signal NWY* qui agit comme un signal d'acceptation qui, étant une réplique légèrement retardée de WY, a pour effet de sélectionner les impulsions de SET, en n'acceptant que les plus sévères ou sûres. La seconde entrée de la porte 72 est pilotée par une autre porte NON-ET 74, pilotée par les mêmes si- gnaux WM et SET que ceux qui commandent la porte de la figure 2. Cela a pour effet d'avancer le signal de SET,ce qui rend la commutation de la bascule plus rapide. On a représenté sur la figure 5 un autre per- fectionnement apporté à la bascule de la figure 4. Cette bascule a encore la même conformation essentielle que celle de la figure 4, mais la porte NON-ET 70 de la figure 4 est ici remplacée par le montage en cascade d'une porte ET 70' et d'une porte NI 71'. La seconde entrée de la porte NI 71' est pilotée par la sortie d'une porte ET 28' qui remplace la porte NON-ET 28 de la figure 2 et qui est commandée par les mêmes signaux WM et SET. La seconde branche de la bascule de la figure 5 comprend encore les mêmes portes NON-ET 72 et 74 que la figure 4, auxquelles on a cependant encore ajouté une porte NON-ET 76 montée en "OU câblé" avec la porte 72 et ayant comme entrées, d'une part le signal NWY, d'autre part la sortie de la porte NON-ET 74 précitée. La présence de cet autre élément a pour effet de maintenir WY ancré ou "accroché" à zéro en dehorsde la présence du signal de SET. Les différents perfectionnements et artifices des circuits des figures 4 et 5 sont mutuellement indé- pendants et peuvent bien entendu être utilisés tant indi- viduellement qu'en combinaison. Dans le circuit décrit précédemment et dans ses variantes des figures 4 et 5, on a utilisé les redondances et précautions usuelles propres à en mieux garantir le fonctionnement correct, même en présence d'effets anormaux intrinsèques aux composants ou provoqués par des perturba- tions extérieures, sur la base de considérations largement empiriques et ne faisant en tout cas, pas partie des idées de base de l'invention. Ainsi, dans la réalisation préférée décrite du circuit selon l'invention, on peut supprimer de nombreuses liaisons et de nombreux composants, par exemple les con- densateurs Cl, C2, ainsi que différentes entrées sur cer- taines portes, sans pour cela sortir du cadre de l'inven- tion. On peut également modifier la forme de certains composants, par exemple le mode de réalisation du circuit de mémorisation. Enfin, il va de soi que quoique dans toute la description on se soit référé à des signaux dé- finis en logique positive, on peut reconcevoir tout le circuit pour des signaux en logique négative, sans pour cela sortir du cadre des enseignements de l'invention. 259 1776 REVENDICATIONS 1. Circuit de resynchronisation d'un signal ou événement pulsé avec un signal d'horloge locale, en par- ticulier pour des périphériques de microprocesseurs, ca- ractérisé en ce qu'il comprend: a) un circuit de mémorisation (20,22,24, 26) comportant une entrée de positionnement pilotée par ledit événement à resynchroniser (WSTR) et comportant au moins une entree de restauration, et une sortie (WM) susceptible d'être activée par l'excitation de l'entrée de position- nement, en restant activée tant que l'entrée de restaura- tion n'est pas excitée; b)une bascule (30) comportant une sortie(WY*) normalement activée et une sortie (WY) normalement non activée reliée, sous le contrôle d'une première porte de transfert (40), à l'entrée d'un premier inverseur (42), l'inactivation et la réactivation subséquente de la sortie de ce premier inver- seur constituant un premier signal resynchronisé sur le front de sortie; c) un circuit d'amorçage (47,48) commandé par ledit événement à resynchroniser, par le signal de sortie dudit premier inverseur, et par le signal d'horloge locale, pour faire émettre normalement des impulsions par une ligne de sortie (SET) à la périodicité du signal d'horloge locale, en inhibant ladite ligne de sortie pendant que ledit événe- ment est présent, ladite sortie du circuit d'amorçage étant combinée avec la sortie du circuit de mémorisation dans une porte NON-ET (28) qui commande la commutation de la sortie normalement activée (WY*) de la bascule, lors- que ses deux entrées sont activées, la commutation de la bascule étant utilisée pour commander l'entrée de res- tauration dudit circuit de mémorisation; d) un circuit de commande (50,52, 54,56) de ladite première porte de transfert, piloté au moins par ladite sortie normalement non activée de ladite bascule et par le signal d'horloge locale, susceptible de n'ouvrir la- dite première porte de transfert qu'après que la sortie nor- malement non activée de la bascule a été activée pendant une durée suffisante pour assurer la commutation effective de la bascule, l'ouverture de ladite première porte de trans- fert s'achevant avec un front du signal d'horloge locale; et e) un circuit de remise à l'état initial ou res- tauration (32, 34, 36, 58, 60) de la bascule, piloté au moins par la sortie du circuit de mémorisation et par ledit premier signal resynchronisé, susceptible de ramener à son état initial la bascule après l'inactivation et avant la réactivation subséquente de la sortie du premier inverseur. 2. Circuit de resynchronisation selon la revendi- cation 1, caractérisé en ce qu'il comprend en outre un se- cond inverseur (44) piloté par ledit premier inverseur par l'intermédiaire d'une seconde porte de transfert (43) com- mandée par le signal d'horloge locale, pour engendrera la sortie du second inverseur un autre signal pulsé resynchro- nisé (WS2) dont le front initial et le front terminal sont tous deux alignés avec les fronts correspondants du signal d'horloge. 3. Circuit de resynchronisation selon la revendi- cation 2, caractérisé en ce que ledit circuit de commande de ladite première porte de transfert comprend deux inver- seurs (50, 52) en cascade, dont l'entrée est reliée à ladi- te sortie normalement non activée de la bascule, une pre- mière porte NI (54) pilotée par la sortie de la première paire d'inverseurs et par le signal d'horloge inversé, et une seconde porte NI (56) pilotée par la sortie de ladite première porte NI et par la ligne de sortie dudit circuit d'amorçage, la sortie de ladite seconde porte NI consti- tuant le signal de commande de ladite première porte de transfert. 4. Circuit de resynchronisation selon la revendi- cation 3, caractérisé en-ce que le signal de sortie de la- dite porte NON-ET est en outre appliqué à une entrée de ladite première porte NI. 5. Circuit de resynchronisation selon l'une quel- conque des revendications 1 à 4, caractérisé en ce que ledit circuit de remise à l'état initial de la bascule comprend une troisième porte NI (58) pilotée par l'un des signaux re- synchronisés, par la ligne de sortie du circuit de mémorisa- tion, et par le signal d'horloge inversé, et un troisième inverseur (34) piloté par la sortie de ladite troisième porte NI. 6. Circuit de resynchronisation selon la revendi- cation 5, caractérisé en ce que ledit circuit de remise à l'état initial comprend en outre une porte NON-ET (32) re- liée en montage OU à la sortie du troisième inverseur et pilotée par ledit événement à resynchroniser et par la sor- tie du premier inverseur de ladite paire d'inverseurs en cascade. 7. Circuit de resynchronisation selon l'une quel- conque des revendications 5 et 6, dans la mesure o elles dépendent de la revendication 2, caractérisé en ce que le- dit circuit de remise à l'état initial comprend en outre une quatrième porte NI (60) pilotée par les signaux de sor- tie du premier inverseur et du second inverseur, et par le signal d'horloge inversé, et un quatrième inverseur (36) piloté par la sortie de ladite quatrième porte NI et dont la sortie est reliée en montage OU à la sortie dudit troi- sième inverseur. 8. Circuit de resynchronisation selon l'une quel- conque des revendications 1 à 7, caractérisé en que ledit circuit d'amorçage est constitué par une cinquième porte NI (48) ayant, comme signaux d'entrée, ledit événement à resyn- chroniser et le signal d'horloge inversé, et par un inver- seur (47) piloté par ledit premier signal resynchronisé, dont la sortie est également une entrée de ladite cinquième porte NI. 9. Circuit de resynchronisation selon la revendi- cation 8 dans la mesure o elle dépend de la revendication 3, caractérisé en ce que ladite cinquième porte NI est aussi commandée par la sortie de ladite seconde porte NI. 10. Circuit de resynchronisation selon l'une quel- conque des revendications 1 à 9, caractérisé en ce que le- dit circuit de mémorisation comprend; a) un circuit bistable (26) dont la sortie consti- tue ladite sortie du circuit de mémorisation, et comportant une entrée de commutation (Tl) commandée par ledit événement à resynchroniser et une entrée de restauration (T2); b) un réseau logique (20, 22, 24) commandé par l'événement à resynchroniser, par la forme inversée de la sortie normalement non activée de la bascule, et par la sor- tie du circuit bistable elle-même qui commande ladite entrée de restauration du circuit bistable pour l'obliger à revenir dans les conditions initiales lorsqu'en l'absence de l'évé- nement à resynchroniser à l'entrée de commutation, ledit si- gnal de sortie du circuit de mémorisation et ladite forme inversée de la sortie normalement non activée de la bascule, sont simultanément présents. 11. Circuit de resynchronisation selon la revendi- cation 10, caractérisé en ce que ledit réseau logique com- prend une sixième porte NI (20) ayant comme entrées l'évé- nement à resynchroniser et le signal de sortie du circuit bistable, une septième porte NI (22) ayant au moins comme entrées ledit événement à resynchroniser et ladite forme inversée de la sortie normalement non activée de la bascu- le, et une porte OU (24) commandée par les sorties desdites sixième et septième portes NI, et dont la sortie rejoint ladite entrée de restauration dudit circuit bistable. 12. Circuit de resynchronisation selon la revendi- cation 11, dans la mesure o elle dépend de la revendication 3, caractérisé en ce que ladite forme inversée de la sortie normalement non activée de la bascule est constituée par la sortie du premier inverseur de ladite paire d'inverseurs faisant partie du circuit de commande de ladite première porte de transfert. 13. Circuit de resynchronisation selon l'une quel- conque des revendications 11 et 12, caractérisé en ce que ladite septième porte NI reçoit également une ou plusieurs des entrées suivantes: a) le signal d'horloge; b) le signal de sortie de ladite première porte NI; c) le signal de sortie du circuit d'amorçage. 14. Circuit de resynchronisation selon l'une quel- conque des revendications 3 à 13, caractérisé-en ce que la bascule comprend, en outre, une première entrée de valida- tion pilotée par la sortie de ladite paire d'inverseurs en cascade qui pilote ladite première porte NI, de façon que l'inactivation de la sortie normalement activée de la bas- cule puisse avoir lieu seulement pendant que ladite premiè- re entrée de validation est activée. 15. Circuit de resynchronisation selon l'une quel- conque des revendication 3 à 13, caractérisé en ce que la- dite bascule comprend une seconde entrée de validation com- mandée par la sortie d'une porte NON-ET auxiliaire (74), pilotée par ladite sortie du circuit de mémorisation et la- dite sortie du circuit d'amorçage, de façon que l'activa- tion de ladite sortie normalement non activée de la bascu- le ne soit autorisée que lorsque les deux signaux sont pré- sents à l'entrée de la porte NON-ET. 16. Circuit de resynchronisation selon la revendi- cation 15, caractérisé en ce qu'il comprend en outre une autre porte NONET (76) commandée par la sortie de ladite porte NON-ET auxiliaire et par un signal obtenu comme in- version de ladite sortie normalement non activée de la bas- cule, et dont la sortie est reliée en "OU câblé" à ladite sortie normalement non activée de la bascule. 17. Circuit de resynchronisation selon l'une quel- conque des revendications 1 à 16, caractérisé en ce qu'il est réalisé en logique positive. 18. Circuit de resynchronisation selon l'une quel- conque des revendications 1 à 17, caractérisé en ce qu'il est incorporé dans un dispositif d'interface pour micropro- cesseurs. 19. Circuit de resynchronisation selon l'une quel- conque des revendications 1 à 18, caractérisé en ce qu'il est incorporé dans un circuit intégré.