Brevet FR2587861A1 — publié le 19870327

Allocateur pour bus distribue a des sources de donnees asynchrones La presente invention concerne un dispositif d'allocation pour allouer des périodes d'allocation consécutives dans un bus distribué à plusieurs sources de données asynchrones, chacune des périodes d'allocation étant propre à être occupée par un mot, dit étiquette, identifiant l'une des sources actives ayant demandé une autorisation de transmettre des paquets de données dans un bus vers un concentrateur de paquets associé au dispositif d'allocation. Plus particulièrement, l'invention a trait à un allocateur pour un système de multiplexage numérique temporel asynchrone à bus distribué, du genre decrit dans la demande de brevet français FR-A-2 553 609. Cet allocateur constitue des trames d'étiquettes identifiant des sources actives ayant demandé une autorisation de transmission de paquets, au moyen d'une mémoire de trame. Chaque trame est composée de N intervalles de temps consécutifs, dits périodes d'allocation, ayant chacun une durée prédéterminée e susceptible d'être occupée par une étiquette de source. La mémoire de trame contient donc N cellules d'étiquettes lues cycliquement à la période de trame. Un premier inconvénient de la mémoire de trame est sa capacité importante. En effet le nombre N de cellules de la mémoire est égal au rapport dM/dm, où dM et d désignent respectivement des m débits maximum et minimum des sources. En d'autres termes, une demande de transmission de paquets par une source au débit maximum requiert une écriture de l'étiquette de cette source dans les N cellules de la mémoire. Un second inconvénient de la mémoire de trame est la difficulté de sa gestion par un processeur central recevant des demandes d'autorisation de transmission des sources. Pour allouer un canal de débit di à une source d'étiquette Ei, il faut 1) que la mémoire de trame dispose d'au moins ni cellules libres, où ni est égal à di/dm lorsque le rapport di/dm est un nombre entier, et est égal à ni = 1 + partie entière de (di/dm) lorsque le rapport di/dm n'est pas un nombre entier, et 2) que les ni cellules mémorisant l'étiquette Ei soient les plus équiréparties possible dans la mémoire afin de minimiser la capacité d'une file d'attente dans un paqueteur-multiplexeur servant de moyens pour accéder au bus de transmission de paquet par la source. Cette dernière contrainte est extrêmement sévère et constitue un handicap majeur pour ce type d'allocateur. En effet, des ruptures et établissements successifs de communications de débits variés ne créent pas nécessairement des cellules libres dans la mémoire correspondant à des périodes d'allocation les plus appropriées dans la trame pour commander une transmission de paquets régulière dans des paqueteurs-multiplexeurs de sources. Un défaut d'équirépartition des périodes d'allocation attribuées à chaque source active offre ainsi un risque de débordement de file d'attente d'autant plus critique que le débit de la source concernée est élevé. La présente invention vise un double but consistant d'une part à supprimer la mémoire de trame pour la remplacer par une mémoire d'étiquette ayant une capacité très faible indépendante des valeurs des débits des sources, et d'autre part, a supprimer la gestion de la répartition temporelle des transmissions d'étiquettes dans le bus distribué par le processeur central en la remplacant par une lecture sélective de la mémoire d'étiquette en fonction des débits des sources actives. En outre, l'invention permet une bonne continuité dans le choix des débits multiplexés et une augmentation de la gamme des débits de source multiplexés. Conformément à l'invention, un dispositif pour allouer des périodes d'allocation consécutives dans un bus distribué à plusieurs sources de données asynchrones, lesdites sources ayant des débits différents et étant identifiées par des étiquettes respectives, chacune desdites périodes d'allocation étant susceptible d'être occupée par au plus une étiquette de l'une de sources actives ayant demandé une autorisation de transmission de données, ledit dispositif comprenant des moyens de commande recevant les demandes d'autorisation de transmission accompagnées des débits des sources actives, une mémoire ayant des cellules pour mémoriser chacune une étiquette, des moyens commandés par les moyens de commande pour écrire des étiquettes dans la mémoire en réponse à des demandes d'autorisation de transmission, et des moyens pour lire des étiquettes mémorisées en vue de les transmettre dans le bus pendant des périodes d'allocation, est caractérisé en ce que les moyens de commande attribuent des mots de priorités auxdites sources actives et les moyens pour écrire n'écrivent l'étiquette de chaque source active que dans une seule cellule libre de la mémoire quel que soit le débit de la source active, et en ce que le dispositif comprend des moyens pour établir des demandes d'allocation périodiques respectivement à des fréquences d'étiquette sensiblement proportionnelles aux débits des sources actives dans un rapport prédéterminé, et des moyens pour sélectionner une demande d'allocation d'une source prioritaire parmi celles de sources actives non encore satisfaites à chaque période d'allocation, en fonction des mots de priorité, afin que les moyens pour lire adressent en lecture la cellule de la mémoire contenant l'étiquette de la source prioritaire sélectionnée pour la transmettre dans le bus pendant ladite période d'allocation, ladite demande d'allocation satisfaite de la source prioritaire étant effacée jusqu a l'établissement de la prochaine demande d'allocation de la source prioritaire sélectionnée. La notion de trame d'étiquettes selon la technique antérieure évoquée ci-dessus est supprimée selon l'invention puisque dans la mémoire, l'étiquette d'une source active n'est mémorisée que dans une seule cellule de mémoire et est lue sensiblement à la fréquence des paquets à transmettre par la source grâce aux moyens pour établir. Selon une caractéristique de l'invention, les moyens pour établir comprennent plusieurs moyens à fréquence programmable respectivement associés aux cellules de la mémoire, chaque moyen à fréquence programmable étant programmé par les moyens de commande en fonction du débit de la source active dont l'étiquette est contenue dans la cellule de mémoire associée afin de fournir des demandes d'allocation à la fréquence d'étiquette de ladite source. Grâce aux moyens à fréquence programmable, analogues à des synthétiseurs de fréquence, le choix des fréquences d'étiquette et donc des débits de source multiplexés s'effectue avec une grande précision, y compris aux débits élevés. De tels synthétiseurs produisent une très large gamme de fréquences d'étiquette et donc permettent une gamme très étendue de débits de source. Selon une autre caractéristique de l'invention, les moyens pour sélectionner comprennent des moyens pour maintenir chacune des demandes d'allocation tant qu'elle n'est pas satisfaite, des moyens pour lire des mots de priorité associés auxdites demandes d'allocation non satisfaites, des moyens pour comparer des mots de priorité lus entre eux afin d'en déduire parmi eux le mot de priorité attribué à une source prioritaire et de satisfaire la demande d'allocation de la source prioritaire en commandant à travers les moyens pour lire une lecture de la cellule de mémoire contenant l'étiquette de la source prioritaire. Les moyens pour sélectionner ont ainsi pour rôle de gérer automatiquement des demandes dtallocation simultanées entrant en conflit pour une période d'allocation.Cependant, de préférence, la priorité est donnée aux sources ayant des débits élevés ce qui évite des débordements dans les files d'attente correspondant à ces sources à débit élevé. D'autres avantages et caractéristiques de l'invention apparattront plus clairement à la lecture de la description suivante de réalisations préférées de l'invention en référence aux dessins correspondants annexés dans lesquels - la Fig.1 est un bloc diagramme schématique montrant l'organisation générale d'un système de multiplexage numérique temporel asynchrone à bus distribué déjà présentée dans la FR-A-2 553 609 ; - la Fig.2 est un diagramme temporel montrant une répartition d'étiquettes dans un bus d'allocation selon l'invention ; - la Fig.3 est un bloc diagramme d'un allocateur selon l'invention ; - la Fig.4 sont des diagrammes temporels de signaux établis par une base de temps dans l'allocateur ;; - la Fig.5 est un bloc diagramme d'un circuit d'allocation de fréquence d'étiquette dans I'allocateur, l'un de synthétiseurs de fréquence dans le circuit d'allocation étant montré en détail ; et - la Fig.6 est un bloc diagramme détaillé d'un circuit logique de résolution de conflits dans l'allocateur. En référence à la Fig.1, ltorganisation d'un système de multiplexage numérique temporel asynchrone dans lequel est inclus un allocateur 1 selon l'invention est d'abord rappelé. Le système temporel asynchrone comprend un bus unidirectionnel 2 pour une transmission distribuée de paquets de données à partir de I sources de données Sl à SI vers un concentrateur de données CON relié à un réseau de commutation temporel asynchrone (non représenté). Par exemple, le système de multiplexage est une partie d'un réseau local d'entreprise ou d'une installation d'abonné à raccorder à un réseau de commutation numérique à intégration de services (RNIS) à travers le concentrateur CON. Chaque source constitue des moyens de transmission de données inclus dans un terminal du réseau local. Chaque source est raccordée au bus 2 à travers un paqueteur-multiplexeur PN1 à PMI. Chaque paqueteur-multiplexeur PM1 à PMI est autorisé à transmettre un paquet de données dans le bus 2 sous la commande de l'allocateur 1 inclus dans le concentrateur CON, par l'intermédiaire d'un bus unidirectionnel 3 distribué sur chacun des paqueteurs-multiplexeurs. Les sources S1 à SI transmettent respectivement des données vers les paqueteurs-multiplexeurs PM1 à PMI à travers des voies numériques VNi à VNI ayant des débits respectifs dl à dI. Les débits dl à dI sont différents entre eux en général, et sont inférieurs à un débit maximal prédéterminé dH. En pratique, les débits des sources excèdent un débit minimal donné dm, par exemple de quelques centaines de bit/s. Les sources à SI sont associées respectivement à des processeurs de commande PROl à PROI qui permettent de signaler à un processeur central 4 inclus dans le concentrateur CON des activations des sources.Le processeur central 4 est relié aux processeurs PRO1 à PROI à travers un réseau étoilé de liaisons bidirectionnelles 401 à 40I dans lequel transitent différents signaux de signalisation entre chaque source et le processeur 4 afin que la source demande une autorisation de transmission, c'est-à-dire un accès au bus 2 pour transmettre des données et signale ainsi son activation au début d'une communication ou afin que la source signale sa désactivation à la fin d'une communication. Dans la suite, on considère le fonctionnement de sources actives après l'échange de signaux de signalisation au début d'une communication. A un instant donné, des sources sont actives et d'autres sources sont inactives. Chaque paqueteur-multiplexeur PM1 à P F rassemble en paquets le signal numérique transmis par la voie numérique VN1 1à VNI de la source active associée à #i SI. Chaque paquet à transmettre dans le bus 2 est constitué d'un bloc ayant un nombre prédéterminé de bits b = k.e, où k est un entier, et d'une étiquette E1 à EI de source ayant e bits précédant le bloc. Une étiquette E i est un mot binaire représentatif du numéro i de la source Si, où i est un entier variant de 1 à I.Le bus 2 transporte en mode asynchrone les paquets multiplexés dans le temps délivrés par des paqueteurs-multiplexeurs associés à plusieurs sources actives simultanément ayant recu des autorisations de transmettre sous forme d'étiquettes à partir de l'allocateur 1 à travers le bus d'allocation 3. Comme montré à la Fig.2, la transmission d'étiquettes dans le bus 3 est divisé en des intervalles temporels consécutifs ayant chacun une période d'allocation égale à e. Dans chaque intervalle temporel, une seconde demi-période 8/2 est propre à être occupée par une étiquette E. Les étiquettes E sont multiplexées dans le bus 3 par l'allocateur l en fonction des débits dl à dI des sources actives et d'un ordre de priorité de ces sources actives, comme on le verra dans la suite. Dans le bus 2, un paquet est transmis par une source pendant une durée inférieure à e, en réponse à l'étiquette respective. Pour un débit maximal dH des sources, la période d'allocation e est déterminée en fonction de caractéristiques de transmission du bus de transmission de paquets 2 et des nombres de bits e et b, comme indiqué dans la FR-A-2 553 605. Dans la suite, on suppose que chaque paquet comprend une étiquette ayant e = 8 bits suivi d'un champ d'information constitué par un bloc de b = 120 bits ; le débit maximum de source est dM = 124 Mbit/s et le débit minimum de source est de l'ordre de 500 bit/s. Sacrant qu'un seul paquet à la fois ne peut être transmis pendant une période d'allocation e, celle-ci est au plus égale à b/dM = 1201(124.10 ), soit e Comme montré à la Fig.3, l'allocateur 1 comprend essentiellement un circuit d'allocation de fréquence d'étiquette 5 pour produire des fréquences d'étiquette et donc de paquet en fonction de débits de sources actives, un circuit logique de résolution de conflits 6 pour sélectionner une demande d'allocation provenant d'une source active prioritaire par rapport à celles d'autres sources actives# pendant une période d'allocation, une mémoire d'étiquettes de sources actives 7 du type RAM, un circuit d'adressage et de commande en écriture et lecture 8 relative à la mémoire 7 notamment, et une base de temps 9. La base de temps 9 contient une horloge 90 à -la fréquence h = 2e/e des bits d'étiquettes dans le bus 3, un diviseur de fréquence par 2e 91 pour fournir un signal d'horloge e à la fréquence d'étiquette, ainsi qu'un décodeur 92 relié au diviseur 91 pour fournir divers signaux logiques propres au fonctionnement des autres circuits dans l'allocateur 1.Comme selon la FR-A-2 553 609, le bus 3 est composé d'une ligne numérique 30 transmettant les étiquettes sortant d'un registre de sortie 71 de la mémoire 7, d'une ligne numérique 31 transmettant un signal de synchronisation d'étiquette e, complémentaire du signal e, dont les secondes demi-périodes à l'état "1" encadrent les étiquettes dans la ligne 30, le signal e dans la ligne 31 étant produit à partir du signal O à travers un inverseur 93 et une ligne de retard 94, et d'une ligne numérique 32 transmettant le signal d'horloge h au rythme des bits des étiquettes à travers une ligne de retard 95. Les lignes de retard 94 et 95 sont destinées à mettre en phase les signaux transmis o et h dans le bus 3 avec les étiquettes dans la ligne 30 en raison du traitement des signaux logiques dans l'allocateur 1 entre la détection d'une demande d'allocation en sortie du circuit 5 et la lecture d'une étiquette dans le registre de sortie 71.Les divers signaux logiques produits par le décodeur 92 sont des signaux impulsionnels ho à h 2e-1 = h15 ayant des impulsions ayant une largeur de e/4e et décalés successivement de X/2e, comme montré à la Fig.4, ainsi que d'autres signaux logiques obtenus par des opérations logiques simples sur les signaux 0, o et ho à h15 et mentionnés au fur et à mesure dans la description suivante. La mémoire 7 contient K cellules de e=8 bits 701 à 70R propres à mémoriser chacune une étiquette d'une source active quelconque parmi toutes les sources S1 à SI. Le nombre K de cellules est généralement très inférieur au nombre I de sources et est choisi en fonction du trafic moyen des sources. Typiquement K est égal à 16 pour plusieurs dizaines de sources.Lorsque le processeur central 4 reçoit une demande de transmission d'une source Si via une liaison 401 à 401 en vue d'établir une communication, il alloue une cellule libre 70k de rang prédéterminé k dans la mémoire 7 à la source, où k est un entier compris entre 1 et K ; si toutes les cellules dans la mémoire 7 sont occupées par des étiquettes de sources actives, le processeur 4 refuse la communication ; selon une autre variante, le processeur enregistre l'étiquette de la source dans une file d'attente en vue de rappeler la source dès qu'une cellule dans la mémoire 7 est libre. Pour éviter au processeur central 4 d'accéder en lecture à la mémoire 70, la recherche des mots libres est effectuée dans une mémoire image de la mémoire 7, localisée dans le processeur central 4 et constituée de K mots de 1 bit donnant l'état libre ou occupé de chaque mot de même adresse de la mémoire 7. Comme on le verra dans la suite, à chaque cellule 70k ayant un rang prédéterminé k dans la mémoire d'étiquette 7 sont associés un, 50ks parmi K synthétiseurs de fréquence dans le circuit d'allocation 5 et un, 63ks parmi K registres de mot de priorité dans le circuit de résolution de conflits 6.L'étiquette Ei d'une source active Si, deux rapports de fréquence Ai et Bi et un mot de priorité Pi attribués à la source Si notamment en fonction de son débit di sont transmis par le processeur central 4 via un bus de données et d'adressage 41 vers les circuits 5, 6 et 8 en vue de leur écriture dans la cellule 70ks dans deux diviseurs programmables dans le synthétiseur 50k et dans le registre de mot de priorité 63k Ces derniers circuits sont accessibles en écriture pendant la seconde demi-période d'une période d'allocation e grâce à des adresses respectives ADR et les signaux de commande en écriture CE transmis également par le processeur 4 à travers le bus 41. En particulier, dans le circuit 8,- l'étiquette Ei et l'adresse de la cellule 70k sont chargées respectivement dans un registre d'écriture 80 et un registre d'adresse d'écriture 81 pendant une première demi-période de la période o au cours de laquelle a lieu une résolution de conflits et une lecture d'étiquette, comme on le verra dans la suite. Puis pendant la seconde demi-période de la période 0, la cellule 70k est adressée par le registre 81 à travers un multiplexeur d'adresses d'écriture et de lecture 82 et enregistre l'étiquette Ei sortant du registre 80 sous la commande d'un signal i.h8 fourni par le décodeur 92. Cette opération de marquage de la cellule 70k attribuée à la source Si est simultanée à celle relative au synthétiseur 50k et au registre du mot de priorité 63k Ainsi, pendant la seconde demi-période de chaque période d'allocation e, le processeur 4 peut effectuer un marquage d'une étiquette dans la mémoire 7. Le circuit d'allocation de fréquence d'étiquette 5 consiste à produire une fréquence d'étiquette fi correspondant au débit di d'une source active ayant requis une demande d'autorisation de transmission de paquet près du processeur central 4, et plus précisément, correspondant au débit de paquet de cette source dans le bus 2, telle que fi = di/b. Dans ce cas, le processeur 4 sélectionne l'un de K = 16 synthétiseurs de fréquence identiques 501 à 50K inclus dans le circuit 5. Comme on le verra dans la suite, la sélection d'un synthétiseur libre est effectuée lors d'un marquage de l'étiquette correspondant à la source ayant requis une demande d'autorisation de transmission. Compte tenu des paramètres indiqués ci-dessus, la gamme des fréquences que doit fournir un synthétiseur 501 à 50K est comprise entre une fréquence minimale f = d /b = 500/120 Hz et m une fréquence maximale fM = dM/b = 124.10 /120 Hz, ce qui correspond à un rapport de fM/fm = 250000 environ.Cependant, une telle plage de fréquence est impossible à obtenir au moyen d'une simple boucle de verrouillage de phase (PLL) car elle est considérablement plus large que celles pour des oscillateurs commandés en tension (VCO) connus, qui, avec certitude, sont comprises entre une fréquence minimale déterminée F et une m fréquence maximale FM = 3F m L'un, 50ks des synthétiseurs dans le circuit 4 est montré en détail à la Fig.5. Le synthétiseur comprend une boucle à verrouillage de phase 51 à 54 suivie d'un diviseur de fréquence programmable 55. La boucle à verrouillage de phase comprend successivement un oscillateur commandé en tension (VCO) 51, un diviseur de fréquence programmable 52, un comparateur de phase sous la forme d'une porte OU-Exclusif 53 et un filtre passe-bas 54.La porte 53 a une entrée reliée à une sortie du diviseur 52 et une autre entrée recevant un signal de fréquence FR/C transmis par une horloge de référence 42 incluse dans le processeur central 4, à tous les synthétiseurs 501 à 50K L'horloge 42 comprend un oscillateur à quartz 43 produisant une fréquence élevée FR, suivi d'un diviseur de fréquence par un entier C 44 pour produire le signal FR/C. Les diviseurs de fréquence 52 et 55 ont des rapports de division respectifs A et B programmés par le processeur central 4 et transmis par le bus de données 41 lors d'une opération de marquage. Le rapport A est compris entre deux valeurs limites A m et AN afin d'obtenir toutes les fréquences dans la plage de fréquences de sortie des synthétiseurs de f à fM pour la m variation en fréquence de l'oscillateur 51 comprise entre FM et F , ce qui se traduit par les relations suivantes fM FM/Am et f = F / m m n Typiquement, lorsque le diviseur 55 est réalisé sous la forme d'un compteur à 16 bits, les valeurs limites du rapport A sont A = 1 et AN = 216 = 65536 ce qui correspond en pratique à des fréquences f comprises entre f = FH/3/AN =5,25 Hz, soit un débit minimal de source d = f .b = 5,25.120 = 630 bit/s, et f i6 m, m f H= FH = 124.10 /120 = 1,033.10 Hz. Far exemple, l'oscillateur commandé en tension 51 est celui de la société TEXAS INSTRUMENTS, désigné par LS628, dont la plage de variation en fréquence peut être comprise entre F = FM/3 = 0,344.10 Hz 6 m et FH = 1,033.10 Hz pour une capacité 56 d'environ 1 nF. La sortie de l'oscillateur 51 est reliée à la fois à l'entrée du diviseur de fréquence 55 et à entrée du diviseur de fréquence 52, de sorte que la fréquence de sortie F du synthétiseur peut être exprimée par la relation f = (FR/C).B/A Pour des valeurs fixées de C et B, une incrémentation d'une unité de A diminue la fréquence f de Af =f(A) - f(A+1) = f(A) / (A+1) Aux basses fréquences, caractérisées par f(A) petit et A grand, l'incrément Qf est petit, quelles que soient les combinaisons de B et C qui approchent f(A). A l'inverse, aux hautes fréquences, f(A) est grand et A petit. Il faut donc choisir FR petit et C grand et essentiellement modifier B pour obtenir des incréments faibles.Ainsi, il est sans intérêt de faire varier C il est plus simple de fixer le rapport C une bonne fois pour toutes à une valeur maximum CH et donc de choisir un diviseur de fréquence 44 non programmable. Un tel choix est surabondant aux basses fréquences mais plus simple au sujet des valeurs à calculer par le processeur central 4. Il reste à déterminer la fréquence FR et la plage de variation du rapport B entre des valeurs B et BM La condition m d'accrochage de la boucle à verrouillage de phase (PLL) s'écrit FR/CM = F/B avec FH/Fm = 3, ce qui implique : B /B = 3. Mm De la condition d'accrochage, on déduit que la fréquence minimum théorique de FR est égale à FM. En pratique, la fréquence FR est produite par une horloge de base 43 dans le processeur central 4. Par exemple, le processeur 4 est une carte processeur INTEL 88/45, pour laquelle la fréquence FR est égale à 8 MHz, et le diviseur 43 est sous la forme d'un circuit intégré INTEL 8254 de cette meme carte, programmé à CM 64000. On obtient finalement une fréquence d'horloge de PR/CM = 125 Hz. On en déduit B M =FH/FR/CH = 1,033.106/125 = 8264 et B = Bu/3 = 2755. m M Les diviseurs 55 et 52 sont eux aussi réalisés par des circuits INTEL 8254 ce qui représente le double avantage de bénéficier de leur très forte intégration et de leur interfaçage immédiat avec la carte INTEL 88/45 qui constitue le processeur central. Pour obtenir une fréquence f, exprimée en Hz, en sortie d'un synthétiseur, le processeur 4 programme les diviseurs 55 et 52, réalisés chacun sous forme d'un compteur à 16 bits, selon l'algorithme suivant donné à titre d'exemple. Cet algorithme est directement inspiré des remarques précédentes. Pour obtenir une fréquence f telle que FM > = f > = Fm, le rapport A est fixé à 1, et le rapport B varie seul entre B et BM ; pour obtenir une m H fréquence f telle que f m moyenne (BM + B )/2, et le rapport A varie seul entre A et m AN Un tel algorithme présente l'avantage d'une programmation simple du processeur 4. Lorsqu'une source quelconque Si requiert une demande d'autorisation de transmission de paquet via la liaison 40i, elle transmet le débit respectif di au processeur central 4 qui en déduit la fréquence d'étiquette fi = di/b. Comme déjà dit, le processeur 4 sélectionne un synthétiseur libre- 501 à 50Ks tel que le synthétiseur 50ka ou si tous les synthétiseurs sont déjà attribués à des sources actives, le processeur 4 refuse la demande de la source ; selon une autre variante, le processeur 4 marque la demande de la source dans une file d'attente pour lui attribuer ultérieurement un synthétiseur libre. Après la sélection du synthétiseur 50ks la programmation de ses diviseurs de fréquences 52 et 55 est effectuée de la manière suivante.Le rapport A est d'abord fixé à Ai = 1 et le rapport B est calculé selon la relation B i = f i/FR/CH ; si la valeur calculée du rapport B est supérieure à BM, le processeur 4 indique à la source via la liaison 40i, que le débit di transmis est erroné puisque la fréquence fi est alors supérieure à f ; comme déjà dit, si Bm = les valeurs Ai et Bi des rapports A et B sont calculées, le processeur central 4 charge ces valeurs dans les diviseurs programmables 55 et 52 du synthétiseur sélectionné 50k via le bus donné 41. Selon un premier exemple, pour une source Si ayant une voie numérique VNi véhiculant un canal vidéo au débit de di 61 Mbit/s, la fréquence d'étiquette est fi = 61.106/120 = 508,33 10 Hz ; pour A = 1, on en déduit BM > fi/125 > Bm, soit Bi = 4067. Selon un second exemple, pour une source ayant une voie numérique VNi+î véhiculant un canal de données au débit de di+l = 2400 bit/s, la fréquence d'étiquette est fi+l 2400/120 = 20 Hz ; pour A = 1, on a fui+1/125 = 0,16 m choisit donc Bi+î = (BM + Bm)/2 = 5510 pour en déduire Ai+l = 125.5510/20 = 34438. En référence maintenant à la Fig.6 est décrit le circuit logique de résolution de conflits 6. Le circuit 6 comprend K = 16 bascules bistables du type D 601 à 60Ks deux registres tampons 61 et 62 ayant chacun K étages parallèles, K registres de mot de priorité 631 à 63K chacun bouclé sur lui-même, K portes ET à deux entrées 641 à 64Ks une porte OU à K entrées 65 et K circuits logiques de comparaison et de blocage 661 à 66K Chacun des registres 631 à 63K est propre à enregistrer l'un de mots de priorité P1 à P K assignés respectivement aux K sources actives parmi l'ensemble des sources S1 à SI.Chaque mot de priorité contient J = log2K =4 bits p3, p2, p1 et pOs où p3 et pO désignent des bits de poids fort et de poids faible du mot de priorité. En fonction de certains critères, et notamment en fonction des débits des sources, le processeur central 4 associe à chaque source active ayant requis une demande de transmission en vue d'allocation d'intervalles o dans le bus 3 et pour laquelle un synthétiseur libre 501 à 50K est sélectionné, un mot de priorité dont les bits sont enregistrés en parallèle dans le registre correspondant 631 à 63K pendant la phase de marquage de l'étiquette de la source dans la cellule de mémoire correspondante 701 à 70K > comme on le verra dans la suite. Les mots de priorité sont appliqués respectivement aux registres 631 à 63K à travers K n 4 fils du bus de données 41. Les K mots de priorité sont tous différents et en pratique, ceux ayant des valeurs binaires élevées sont attribués aux sources actives ayant des débits élevés afin d'éviter un engorgement des files d'attente du type FIFO incluses dans les paqueteurs-multiplexeurs associés aux sources actives à débit élevé. Lorsque deux sources actives ont des débits identiques, les mots de priorité correspondant diffèrent d'une unité. Ainsi, les demandes d'allocation sous forme d'étiquettes relatives à des sources actives associées à des mots de priorité de valeur binaire élevée sont prioritaires sur celles relatives à des sources actives associées à des mots de priorité de valeur binaire plus faible.En outre, le mot de priorité assigné à une source active en cours de communication peut être modifié par le processeur central 4 afin de conserver notamment la hiérarchie des débits lorsque d'autres communications sont rompues et de nouvelles communications sont établies. Dans les Figs.3, 5 et 6, il est supposé que les cellules 701, 70k et 70Ks les synthétiseurs 501, 50k et 50K et les registres de mot de priorité 631, 63k et 63K ont été assignés aux sources actives Si+3, Si et Si+1 par le processeur 4, respectivement, suite à des demandes d'autorisation de transmission de ces sources. Des demandes d'allocation des synthétiseurs 501 à 50K associés à des sources actives sont caractérisées par un passagede l'état "0" à l'état "1" des sorties 571 à 57K des diviseurs de fréquence 55 dans les synthétiseurs appliquant des signaux logiques de fréquences fl à f K à des entrées d'horloge C des bascules 601 à 60K Les entrées D des bascules 601 à 60K sont maintenues en permanence à "1".Au début d'un cycle de comparaison des mots de priorité, correspondant sensiblement à la fin d'une première demi-période d'allocation @/2, en réponse à un signal O.h6 fourni par la base de temps 9, l'une des bascules 601 à 60K associée à une source prioritaire dont une demande d'allocation a été satisfaite pendant la période d'allocation précédente est remise à zéro par une entrée RZ. Les autres demandes d'allocation mémorisées dans les bascules 601 à 60K et donc non encore satisfaites sont chargées en parallèle dans le registre 61, en réponse au front montant du signal e. h8 fourni par la base de temps 9 au début de la seconde période d'une première période d'allocation 0. Le signal t.h8 commandant le chargement de registre 61 est totalement asynchrone des transitions "O" à "1" des signaux fl à f K et donc des passages à "1" des sorties Q des bascules 601 à 60K reliées respectivement à K entrées du registre 61. Des états de certaines sorties du registre 61 qui correspondent à un échantillonnage des sorties de bascules en cours de changement d'état, sont alors instables pendant un laps de temps.Pour remédier à cet inconvénient, le registre suivant 62 ayant K entrées reliées respectivement aux K sorties du registre 61 recopie le contenu du registre 61 en réponse à un signal e. h0 fourni par la base de temps 9 au début d'une seconde période d'allocation s succèdant à la première période d'allocation déjà citée. Les sorties du registre 62 qui sont à l'état "1" indiquent ainsi des demandes conflictuelles d'allocation du bus 2 pendant une même période e. Les K sorties du registre 62 sont reliées à des premières entrées des portes ET 641 à 64K ayant des secondes entrées reliées aux sorties des registres de priorité 631 à 63Ks respectivement. Des entrées d'horloge C des registres 631 à 63K reçoivent quatre impulsions successives dans un signal O(ho + h1 +h2 + hui) fourni par la base de temps 9 afin d'appliquer successivement les bits p3 à pO des mots de priorité aux secondes entrées des portes 641 à 64R, suite à la recopie des demandes d'allocation dans le registre 62.Seules les portes 641 à 64K ayant reçu une demande d'allocation sont ouvertes et appliquent successivement les bits correspondant p3 à pO aux entrées de la porte OU 65 et à des premières entrées de portes NON-OU-Exclusif 6611 à 661R incluses dans les circuits 661 à 66K La résolution des demandes d'allocation en conflit pendant une période d'allocation o est fondée sur l'algorithme de Nisnevich. Appliqué à l'invention, cet algorithme consiste à comparer le bit pj dans chaque mot de priorité à la somme logique des bits pj de tous les mots de priorité contenus dans les registres 631 à 63K Les mots de priorité pour lesquels une différence est constatée sont retirés des opérations de comparaison suivantes au cours desquelles sont effectuées des processus analogues au précédent sur les autres bits P; 1 à pO respectivement.Sachant que les comparaisons successives évoluent des bits de poids fort PJ = P3 aux bits de poids faible p0 > à la fin du cycle des comparaisons il ne reste qu'un seul mot de priorité dont la valeur binaire est la plus élevée et qui correspond à la source prioritaire pour la période d'allocation en cours. Ainsi, à l'instant O.ho sont effectuées simultanément les comparaisons des bits p3 de poids fort et de rang 1 sortant des portes ouvertes 641 à 64K avec la somme de ces bits ; puis à l'instant sont sonteffectuées simultanément les comparaisons des bits P2 de rang 2 sortant des portes ouvertes 641 à 64K avec la somme de ces bits ; et ainsi de suite jusqu'aux bits PO de poids faible et de rang J = 4.La somme logique des bits de même rang dans les mots de priorité est effectuée par la porte OU 65 ayant une sortie reliée à des secondes entrées des portes de comparaison 661 à 661 Chacun des circuits de comparaison et de blocage 661 à 66K comprend, outre la porte 6611 à 661K, une porte NON-ET 6621 à 662K ayant une première entrée reliée à la sortie de la porte 6611 à 661,, une bascule bistable du type D 6631 à 663K ayant une entrée D reliée à la sortie de la porte 6621 à 662K et une sortie complémentaire Q reliée à une seconde entrée de la porte 6621 à 662K, et une porte ET 6641 à 664K ayant une première entrée reliée à la sortie Q de la bascule 6631 à 663K et une sortie reliée à l'entrée RZ de la bascule respective 601 à 60K Des entrées d'horloge C des bascules 6631 à 663K et des secondes entrées des portes ET 664 à 664K reçoivent respectivement des signaux 0.(ho + hl + h2 + h3) et .h6 de la base de temps 9. Préalablement au cycle de comparaison, les bascules 6641 à 664K sont remises à zéro par le signal O.h8 appliqués à leurs entrées RZ, simultanément à l'échantillonnage -des sorties des bascules 601 à 60K dans le registre 61. Par suite, toutes les portes NON-ET 6621 à 662K sont ouvertes lorsque les portes 6611 à 661K transmettent les résultats des comparaisons des bits de poids fort p3 avec la somme de ces bits.Ces premiers résultats de comparaisons sont échantillonnés dans les bascules 6631 à 663K sous la commande du signal @.ho. Les sorties Q de bascules 6631 à 663K qui demeurent à l'état "1" après l'impulsion e. h correspondent à des égalités entre les bits p3 dans les registres respectifs 631 à 63K p3 et la somme de tous les bits p3 et autorisent des comparaisons ultérieures relatives aux bits de rangs suivants en laissant ouvertes les portes NON-ET correspondantes 6621 à 662K ; au contraire de ceci, des inégalités se traduisant par un état "0" aux sorties de portes 6611 à 661K et de bascules 6631 à 663K impliquent une fermeture des portes correspondantes 6621 à 662K et ainsi inhibent des résultats de comparaisons des bits p2 à pO des mots de priorité associés à ces portes avec les sommes de bits correspondantes et donc "retirent" les mots de priorité correspondants dans les opérations de comparaisons ultérieures.Des processus correspondant au précédent sont effectués relativement aux bits p2, p1 et pO en réponse aux signaux de décalage e.h1, #.h2 et O.h3 appliqués aux registres 631 à 63K et aux signaux d'échantillonnage de résultat de comparaison e. h1, #.h2 et O.h3 appliqués aux bascules 6631 à 663K A la fin de ces K = 4 processus de comparaison, une seule bascule 6641 à 664K offre une sortie Q à l'état "1" désignant le registre 631 à 63K contenant le mot de priorité de la source la plus prioritaire pour la période d'allocation e en cours.Cet état "1" permet de sélectionner l'adresse de lecture de la cellule 701 à 70K dans la mémoire 7 ayant enregistrée l'étiquette de la source prioritaire et correspondant au synthétiseur et au registre de mot de priorité de même rang 1 à K, et ainsi de satisfaire la demande d'allocation de la source prioritaire en transmettant une étiquette dans le bus 3. Par ailleurs, la sortie Q à l'état "1" de la bascule précédente "prioritaire" 6641 à 664K provoque la remise à zéro de la bascule associée de même rang 601 à 60K à travers la porte ET associée 6641 à 664K en réponse au signal e.h6, et ainsi efface la demande d'allocation qui vient d'être sélectionnée et satisfaite.Une prochaine étiquette de la source précédemment prioritaire ne peut alors être transmise qu'au plus tôt, après la prochaine transition "O" à "1" du signal logique associé f1 à Il est à noter que, comme déjà dit, le changement de mots de priorité dans les registres 631 à 63 est effectuée par le K processeur central 4 lorsque le signal o est égal à "1" et donc en dehors des périodes de déroulement de l'algorithme de résolution des conflits. En se référant à nouveau à la Fig.3, le circuit deadressage et de commande 8 comprend un codeur d'adresse de lecture 83 ayant K = 16 entrées respectivement reliées aux sorties Q des bascules 6631 à 663K, et un bus de sortie à log2e = 4 fils relié à la mémoire 7 à travers le multiplexeur d'adresses 82. En réponse au signal 8~ho, le codeur 83 fournit l'adresse de la cellule de la mémoire 7 pour laquelle la sortie Q de la bascule 6631 à 663K est à l'état "1" afin de charger l'étiquette correspondante de la source prioritaire de la mémoire 7 dans le registre de sortie 71, via un bus à e fils 72, en réponse à un signal O.h7 fourni par la base de temps 9. Puis pendant la seconde demi-période de la période 8, 11 étiquette est lue en série dans le registre 71 et transmise dans la ligne 30 du bus 3 au rythme du signal e.h. Enfin il est à noter que des sources peuvent offrir chacune des débits de données variables, ce qui ne modifie pas le fonctionnement de l'allocateur décrit ci-dessus puisqu'une demande d'autorisation de transmission dans une liaison 401 à 401 émanant d'une source est toujours accompagnée de la valeur du débit auquel s'effectuera la communication demandée. REVENDICATIONS 1 - Dispositif pour allouer des périodes d'allocation (e) consécutives dans un bus distribué (3) à plusieurs sources de données asynchrones- (S1 à SI), lesdites sources ayant des débits différents (d à dI) et étant identifiées par des étiquettes respectives (E1 à EI), chacune desdites périodes d'allocation étant susceptible d'être occupée par au plus une étiquette de l'une de sources actives ayant demandé une autorisation de transmission de données, ledit dispositif comprenant des moyens de commande (4) recevant les demandes d'autorisation de transmission (40i) accompagnées des débits des sources actives, une mémoire (7) ayant des cellules (701 à 70K) pour mémoriser chacune une étiquette, des moyens (80, 81) commandés par les moyens de commande pour écrire des étiquettes (Ei) dans la mémoire en réponse à des demandes d'autorisation de transmission, et des moyens (83) pour lire des étiquettes mémorisées en vue de les transmettre dans le bus (3) pendant des périodes d'allocation (o), caractérisé en ce que les moyens de commande (4) attribuent des mots de priorités (Pi) auxdites sources actives (Si) et les moyens pour écrire (80, 81) n'écrivent l'étiquette (Ei) de chaque source active (Si) que dans une seule cellule libre (70k) de la mémoire (7) quel que soit le débit (di) de la source active, et en ce que le dispositif comprend des moyens (5) pour établir des demandes d'allocation périodiques respectivement à des fréquences d'étiquette (f 1 à fK) sensiblement proportionnelles aux débits des sources actives dans un rapport prédéterminé (b), et des moyens (6) pour sélectionner une demande d'allocation d'une source prioritaire parmi celles de sources actives non encore satisfaites à chaque période d'allocation (e), en fonction des mots de priorité, afin que les moyens pour lire adressent en lecture la cellule de la mémoire (50k = 50i) contenant l'étiquette (Ei) de la source prioritaire sélectionnée (Si) pour la transmettre dans le bus pendant ladite période d'allocation, ladite demande d'allocation satisfaite de la source prioritaire étant effacée jusqu'# l'établissement de la prochaine demande d'allocation de la source prioritaire sélectionnée. 2 - Dispositif conforme à la revendication 1, caractérisé en ce que les moyens pour établir des demandes d'allocation (5) comprennent plusieurs moyens à fréquence programmable (501 à 50K) respectivement associés aux cellules de la mémoire (701 à 70K) chaque moyen à fréquence programmable (50k) étant programmé par les moyens de commande (4) en fonction du débit (di) de la source active (Si) dont l'etiquette (Ei) est contenue dans la cellule de mémoire associée (70k) afin de fournir des demandes d'allocation à la fréquence d'etiquette (fi 3 fk) de ladite source 3 - Dispositif conforme à la revendication 2, caractérisé en ce que chacun des moyens à fréquence programmable (50k) comprend un premier diviseur de fréquence (55) à premier rapport de division programmable A et une boucle à verrouillage de phase (51 à 54) incluant un second diviseur de fréquence (52) à second rapport de division programmable B interconnecté entre une sortie d'un oscillateur commandé en tension (51) relié à une entrée du premier diviseur de fréquence (55) et une première entrée d'un comparateur de phase (53) ayant une seconde entrée recevant un signal à fréquence d'horloge FR/C, ledit premier diviseur de fréquence (55) fournissant des demandes d'allocation à une fréquence (fk = égale à (FR/C)x(B/A). 4 - Dispositif conforme à la revendication 3, caractérisé en ce que les premiers rapports de division A sont programmés entre des premières limites Am et AM telles queA m et AH telles que A = F /f et AN = F iF/f, où Fm et FM désignent des fréquences minimale et maximale de l'oscillateur (51) et f et fM désignent des m fréquences d'étiquette minimale et maximale correspondant à des débits minimal et maximal (dom, dH) des sources (S1 à et en ce que les seconds rapports de division B sont programmés entre des secondes limites B et BM telles que m B /B = F IF Mm Mm 5 - Dispositif conforme à la revendication 4, caractérisé en ce que la première limite minimale A du premier rapport de m division A est égale à l'unité. 6 - Dispositif conforme à la revendication 4 ou 5, caractérisé en ce que pour une fréquence d'étiquette donnée fi d'une source active (Si) assignée à un moyen à fréquence programmable libre (50k) les moyens de commande (4) calculent des premier et second rapports de division de fréquence Ai et B i suivant les étapes suivantes a) Ai est fixé à 1 et le second rapport est calculé suivant la relation Bi = fi/FR/C b) si Bi > BM > Ai et B i ne sont pas chargés dans les premier et second diviseurs (55, 52) desdits moyens à fréquence programmable (50k) c) si Bm = Ai et Bi sont chargés dans lesdits premier et second diviseurs (55, 52) ;; d) si Bi Bi est fixé à Bi = (BM+Bm)/2, et Ai est calculé suivant la relation A i = (FR/C)[NR](BH+Bm)/2/fi, et les valeurs précédentes de Ai et Bi sont chargées dans lesdits premier et second diviseurs (55, 52). 7 - Dispositif conforme à l'une quelconque des revendications 1 à 6, caractérisé en ce que les moyens pour sélectionner (6) comprennent des moyens (60, 61, 62) pour maintenir chacune des demandes d'allocation tant qu'elle n'est pas satisfaite, des moyens (63, 64) pour lire des mots de priorité (P) associés auxdites demandes d'allocation non satisfaites, des moyens (65, 66) pour comparer des mots de priorité lus entre eux afin d'en déduire parmi eux le mot de priorité (Pi) attribué à une source prioritaire (Si) et de satisfaire la demande d'allocation de la source prioritaire en commandant à travers les moyens pour lire (83) une lecture de la cellule de mémoire (70k) contenant l'étiquette (Ei) de la source prioritaire (Si). 8 - Dispositif conforme à la revendication 7, caractérisé en ce que les moyens pour maintenir comprennent plusieurs moyens (601 à 60K) respectivement associés aux cellules de mémoire (701 à 70K) pour chacun détecter des demandes d'allocation à la fréquence d'étiquette (fl à fK) correspondant à la source dont ltétiquette est contenue dans la cellule de mémoire associée, des moyens (61) pour échantillonner des demandes d'allocation détectées à chaque période d'allocation (e) > et des moyens (62) pour recopier les demandes d'allocation échantillonnées au début d'une période d'allocation succèdant à la période d'allocation précitée. 9 - Dispositif conforme à la revendication 8, caractérisé en ce que les demandes d'allocation sont sous la forme de transitions prédéterminées ("0" à "1") de signaux logiques (f 1 à auxdites fréquences d'étiquette, et en ce que chacun des moyens pour maintenir consiste en une bascule (601 à 60K) ayant une entrée d'horloge (C) recevant l'un desdits signaux logiques. 10 - Dispositif conforme à l'une quelconque des revendications 7 à 9, caractérisé en ce que les moyens pour lire des mots de priorité comprennent plusieurs registres à décalage (631 à 63K) bouclés sur eux-mêmes et respectivement associés aux cellules de mémoire (701 à 70K) pour respectivement enregistrer des mots de priorité correspondant aux sources dont les étiquettes sont contenues dans les cellules associées, et des moyens (641 à 64K) pour transmettre successivement en parallèle des bits de mêmes poids des mots de priorité aux moyens pour comparer (65, 66) en réponse à des demandes d'allocation non satisfaites échantillonnées au début de chaque période d'allocation (e). 11 - Dispositif conforme à l'une quelconque des revendications 7 à 10, caractérisé en ce que les sources (S1 à SI) sont d'autant plus prioritaires que les mots de priorité (P1 à PI) attribués à celles-ci ont des valeurs binaires élevées et en ce que les moyens pour comparer (65, 66) comprennent des moyens (65) pour effectuer la somme logique de bits de même rang dans les mots de priorité (P), plusieurs moyens (6611 à 661K) respectivement associés aux cellules de mémoire (701 à 70K) pour comparer simultanément la somme logique de bits d'un rang donné dans les mots de priorité avec les bits audit rang donné, lesdits moyens pour comparer effectuant lesdites comparaisons successivement à partir des bits de poids fort (p3) jusqu'aulx bits de poids faible (pO) des mots de priorité, plusieurs moyens (6621, 6631 à 662K, 663 ) respectivement associés aux cellules de mémoire (701 å 70Ky pour -inhiber des résultats de comparaisons simultanées ayant donné lieu à des inégalités et pour conserver des résultats des comparaisons simultanées ayant donné lieu à des égalités afin de déterminer le mot de priorité de ladite source prioritaire n'ayant donné lieu qu'à des égalités pour tous les bits dudit mot de priorité et plusieurs moyens (6641 à 664K) reliés respectivement aux moyens pour inhiber et conserver pour effacer la demande d'allocation de ladite source prioritaire dans les moyens pour maintenir (60, 61, 62). 12 - Dispositif conforme à l'une quelconque des revendications 7 à 10, caractérisé en ce que les sources (S1 à SI) sont d'autant plus prioritaires que les mots de priorité (P1 à PI) qui sont attribués à celles-ci ont des valeurs binaires élevées et en ce que les moyens pour comparer comprennent une porte OU (65) recevant simultanément en parallèle des bits d'un même rang dans les mots de priorité (P1 à PK) et successivement les bits des mots de priorité à partir des bits de poids fort (p3) jusqu'aulx bits de poids faible (p0) des mots de priorité, et associés à chacune des cellules de mémoire (70k)} une porte NON-OU-Exclusif (661k) ayant une entrée reliée à une sortie de la porte OU et une entrée recevant successivement les bits du mot de priorité associé (Pk = Pi) > une porte NON-ET (662k) ayant une entrée reliée à la sortie de la porte NON-OU-Exclusif (661k), et une bascule (663k) ayant une entrée de donnée (D) reliée à la sortie de la porte NON-ET (662k) et une sortie complémentaire (Q) reliée à une autre entrée de la porte NON-ET (662k). 13 - Dispositif conforme à l'une quelconque des revendications 1 à 12, caractérisé en ce que les mots de priorité attribués aux sources actives ayant des débits élavés ont des valeurs binaires élevées. 14 - Dispositif conforme à l'une quelconque des revendications 1 à 13, caractérisé en ce que des sources (S1 à fonctionnent chacune avec des débits variables.