Brevet FR2586877A1 — publié le 19870306

Dispositif égaliseur adaptatif pour installation de transmission de données numériques L'invention concerne les installations de transmission de données numériques et elle a plus particulièrement pour objet un dispositif égaliseur récursif pour de telles installations. Elle trouve une application particulièrement importante, bien que non exclusive, dans les installations de transmission numérique utilisant le réseau local de distribution des télécommunications. Le réseau de distribution des télécommunications existant à l'heure actuelle est extrêmement hétérogène : il comporte des câbles de longueurs et de diamètres très variés. Une ligne desservant un abonné est généralement constituée par mis@ on cascade de différentes longueurs de câble ayant des caractéristiques différentes, d'où des désadaptations d'impédance. En dépit de ce caractèr@ hétérogène, le réseau local de distribution est correctement adapté à la transmission analogique du signal téléphonique, essentiellement constitué par de la parole dans la bande allant de 300 à 3400 Hz. Mais la numérisation de ce réseau pour offrir aux différents abonnés un nombre élevé de nouveaux services de télécommunication neces- site des transmissions de données à haut débit a l'heure actuelle, il est prévu de fournir aux usagers un débit utile de 144 kbits/s, comprenant deux canaux à 64 kbits/s et un canal de service à 16 kbitsls, en transmission bidirectionnelle entre le central et l abonné. Les problèmes que pose cette numérisation sont déjà connus. On va maintenant brièvement les rappeler. en se limitant à un cas particulier qu'on peut considérer comme représentatif, celui où une transmission bidirectionnelle doit être effectuée sur deux paires métalliques distinctes (un problème similaire et se prêtant à la même solution suivant l'invention étant rencontré dans le cas des installations deux fils munies d'un annuleur d'écho). Le code utilisé pour effectuer la transmission est généralement un code bipolaire, à retour ou sans retour à zéro (RZ ou NRZ), d'autres codes étant cependant possibles. Un premier problème se pose à la réception c6té abonné, car le récepteur de l'abonné doit être capable de régénérer le signal d'horloge à 160 kHz permettant de réémettre des données de l'abonné vers le central. Le réseau de distribution agit sur les signaux numériques comme un filtre ayant des caractéristiques linéaires. Pour compenser cette distorsion et le phénomène d'interférences entre symboles successifs qu'elle provoque, on a déjà proposé d'utiliser des égaliseurs adaptatif s. Le principe de tels égaliseurs est décrit dans de nombreux documents, par exemple dans "Adaptative equalization" par Schahid Qureshi, IEEE COMMUNICATIONS MAGAZINE, mars 1982, pp. 9-16 et dans "Récepteurs adapstatifs pour transmission de données à grande vitesse", par C. MACCHI et Coll., Annales des Télécommunications, 30, No. 9-10, 1975. La Figure 1 montre, à titre de simple exemple, un montage possible d'égaliseur 10, constitué par un filtre récursif adaptatif, dans le récepteur 26 d'une installation de transmission de données. Le signal reçu Sr est appliqué à un additionneur 20 qui reçoit également le signal de sortie d'une boucle de correction. Le signal R corrigé à l'aide d'une estimation des effets de la transmission est appliqué à un organe de décision 12, constitué par un comparateur à seuil, qui fournit une estimation de la donnée transmise. La valeur estimée est comparée à R dans un comparateur 14 qui fournit une estimation ê de l'erreur, appliquée à un convertisseur analogique/numérique 16. La sortie du convertisseur analogique/numérique est appliquée aux entrées d'adaptation de l'égaliseur 10, pour modifier les coefficients de ce dernier.L'algorithme d'adaptation le plus fréquemment utilisé est l'algorithme du gradient, dont il sera question plus loin en détail, mais on peut également utiliser d'autres algorithmes, tels que l'algorithme du signe (qui prend uniquement en compte le signe de l'erreur ê). Enfin, la sortie numérique de l'égaliseur récursif 10 est appliquée, par l'intermédiaire d'un convertisseur numérique/analogique 18, à l'entrée moins de l'additionneur 20 pour corriger le signal reçu Sr. Avant de décrire davantage les dispositifs connus et leurs limitations, puis l'invention, on rappellera quelques indications sur la transmission numérique sur réseau local de distribution, en se limitant au cas d'un code bipolaire. Dans le cas d'un tel code, les données binaires d'une séquence t..., b(i),...], pouvant prendre les valeurs 0 et 1, sont émises en ligne, sous forme de valeurs d(i) qui ont la valeur 0 lorsque b(i) = O, la valeur +1 ou -1, alternativement, lorsque b(i) = 1. Dans ce cas, il n'y a pas de relation linéaire entre b(i) et d(i). Mais, pour faire apparaitre la réponse impulsionnelle du canal de transmission, il est souhaitable de ramener le cas du code bipolaire à celui d'un code linéaire. Pour cela, on introduit une variable auxiliaire a(i) telle que a d(i) = a(i) - a(i-1). On voit que la seconde des relations ci-dessus, qui relie la valeur émise en ligne à variable auxiliaire, est linéaire. La transformation qui vient d'être définie n'est évidemment pas nécessaire lorsqu'il y a une relation linéaire entre valeur émise et donnée à émettre, ce qui est le cas du code binaire ou du code biphase par exemple. Le support de transmission 22 reliant l'émetteur 24 au récepteur peut être caractérisé par sa réponse impulsionnelle. Dans le cas d'un canal idéal, l'impulsion émise par l'émetteur 24 est reçue par le récepteur 26 (Figure 1) après un temps de propagation qui dépend de la longueur du canal, avec un affaiblissement, mais avec une forme et une durée égales à celles de l'impulsion émise. Par contre, dans le cas réel, l'impulsion représentative de la valeur d(i) s'étale et il y a apparition du phénomène d'interférence intersymbole, fréquemment dénommée par l'abréviation ISI, dont la gravité augmente avec le débit d'émission sur la ligne. Dans ce qui suit, on désignera par h(i) les échantillons de la réponse impulsionnelle pris par rapport au maximum de cette réponse, désignés par h(O), l'échantillonnage s'effectuant à la fréquence de travail, inverse de la durée T affectée à chaque symbole. Si l'on désigne par N la valeur de i au-delà de laquelle le phénomène d'interférence devient négligeable, les échantillons h(i), avec - 1 i i Dans le cas pratique qui est celui des câbles du réseau local de distribution existant, h(-1) est négligeable devant h(O), ce qui signifie que l'on peut se dispenser d'utiliser un égaliseur transversal et adopter, comme égaliseur 10, un filtre purement récursif adaptatif pour fournir une estimation convenable des données d. émises en ligne. Dans ce cas, le signal reçu à l'instant nT (T étant la durée affectée à chaque symbole) sera L'équation (1) ci-dessus peut également s'écrire Cette dernière équation met en évidence que le signal reçu comporte deux termes, le premier étant la valeur idéale et le second représentant l'interférence intersymbole, qu'on désignera par t(nT). Un égaliseur adaptatif purement récursif permet de fournir une estimation tinT) de l'ISI t(nT) en fonction - d'une estimation â(n-i) des données reçues, et - d'une estimation Ah(i) des coefficients de la réponse impulsionnelle Par soustraction (dans l'additionneur 20 sur la Figure 1) de l'estimation t de l'ISI au signal reçu Sr, on obtient le signal R qui est appliqué à l'organe de décision 12 Après convergence, les valeurs estimées #(i) sont très peu différentes de h(i) et les valeurs estimées â(i) sont égales à a(i).La différence entre les deux derniers termes de l'équation (4) se réduit alors à une valeur e(nT) : On voit que, dans ces conditions, on peut récupérer la donnée a(n), mais à condition de connaitre le gain h(O) : une première solution consiste à utiliser un circuit de commande automatique de gain placé en amont de l'égaliseur (circuit 28 indiqué en traits mixtes sur la Figure 1) pour rendre h(O) égal à 1 quel que soit l'affaiblissement apporté par le canal de transmission 22. Dans ce cas, en code binaire, l'estimation â(n) de la donnée reçue s'effectue par simple détermination du signe de R(nT). à(n) = signe [R(nT)] (6) Comme on l'a indiqué plus haut, les coefficients h(i) de l'égaliseur 10 sont en général adaptés suivant l'algorithme du gradient h(i)n+1 =h(i)n + .[R(nT)-â(n)].â(n-i) (7) Dans cette équation, p représente le gain ou pas d'incrémentation de l'algorithme et le terme R(nT)- & n) représente l'erreur estimée sur la donnée reçue à l'instant nT. La valeur de p est choisie sous forme d'un compromis entre une valeur faible, permettant d'assurer la convergence, et une valeur élevée, qui diminue la durée de convergence. Dans le cas où il n'est pas prévu de circuit permettant de ramener h(O) à 1, les équations (6) et (7) sont remplacées par â(n) = signe Eh(O).a(n) + #(n)] (6bis) h(i)n+1 =h(i) n + .[R(nT)-â(n).h(O)].â(n-i) (7bis) La valeur estimée h(0) peut être obtenue de façon récursive par : #(O)n+1 = (1-#) #n(O) + #| Sr(nT) | (8) Le récepteur montré à titre d'exemple en Figure 2 met en oeuvre le procédé qui vient d'être défini. Il comporte des éléments similaires à ceux déjà montrés en Figure 1. Il comporte également un bloc de récupération d'horloge 30 placé en amont d'un convertisseur analsgique/numérique 32 destiné à permettre l'échantillonnage du signal S(r).Mais la récupération correcte des échantillons exige que la phase d'échantillonnage soit correcte, faute de quoi l'égaliseur 10 ne peut fonctioner dans de bonnes conditions, et parallèlement le taux d'interférence doit être suffisamment faible pour que le bloc de récupération d'horloge 30 fonctionne dans des conditions acceptables. Le premier problème ne peut être résolu de façon simple que lorsque le canal de transmission a des caractéristiques connues et invariables : il suffit alors d'insérer un réseau ajustable 34 entre le bloc 30 et le convertisseur 32 et de régler la phase une fois pour toute manuellement. Par contre, un ajustement auto-adaptatif devient nécessaire lorsque la phase est susceptible d'évoluera par exemple par suite de phénomènes de glissement de fréquence ou de gigue de phase. Diverses solutions ont déjà été proposées pour résoudre ce problème. L'article "Un nouvel égaliseur : I'égaliseur à double échantil tonnage par Odile Macchi et Coll. A. TELEC. 30, No. 9-10, 1975, pp. 1-8 propose d'utiliser un égaliseur à échantillonnage multiple. Mais le fonctionnement de cet égaliseur implique que le signal d'horloge, dont la fréquence exacte n'est pas disponible au récepteur, soit récupérée par un moyen annexe. On voit ainsi réapparaître le second problème, qui est celui de la récupération correcte du signal d'horloge en présence d'un taux d'ISI important. Par ailleurs, les égaliseurs à échantillonnage multiple qui ont été proposés sont du type transversal, à nombre élevé de prises, dont la mise en oeuvre implique d'effectuer un nombre important de multiplications. Il s'agit là d'une complication importante, comparée à l'utilisation d'un égaliseur non récursif, surtout lorsque les données à récupérer ne peuvent prendre que les valeurs +1 et -1, ou +1 et O. L'invention vise à fournir un dispositif égaliseur récursif pour installation de transmission de données numériques, du type comprenant un égaliseur de données adaptatif placé en amont d un organe de décision fournissant une valeur estimee des données, dispositif capable de s'adapter automatiquement à la nature du réseau et de tolérer des variations notables de la phase et un taux d'ISI élevé, tout en ne mettant en oeuvre que des moyens relativement simples. Dans ce but, l'invention propose notamment un dispositif du type ci-dessus défini, comportant de plus des moyens pour déterminer la moyenne de phase d'échantillonnage sur un nombre déterminé de transitions de données successives et une boucle à verrouillage de phase numérique pilotée par ces moyens et commandant un échantillonneur des données reçues. L'égaliseur de données pourra notamment être du type connu comprenant des moyens de retard fournissant simultanément plusieurs valeurs estimées successives et des moyens d'adaptation des coefficients de pondération correspondant à ces valeurs estimées, L'égaliseur de phase et de fréquence pourra alors avantageusement être prévu pour utiliser ces valeurs estimées, mais ne s'adapter que lorsqu'il y a une transition entre valeurs estimées successives (entre +1 et -I par exemple). Suivant un autre aspect de l'invention, le dispositif comprend également un égaliseur phase/fréquence conçu pour déterminer le signe de la moyenne de phase d'échantillonnage des données à partir d'un signal d'horloge lent obtenu par division du signal fourni par une horloge locale rapide et pour ajouter ou retrancher une impulsion dans le signal de sortie de l'horloge rapide suivant le signe de ladite moyenne de phase. Dans la pratique, le dispositif mettra en oeuvre deux égaliseurs récursifs couplés par l'intermédiaire des moyens de retard. Le premier des égaliseurs échantillonné à 1/T (T étant la durée affectée à chaque donnée), pourra être classique s il servira à récupérer les données avec un algorithme d'adaptation classique. qui sera par exemple l'algorithme du gradient ou l'algorithme du signe. Le second égaliseur sera échantil- lonné à 1/T avec un retard de T/2 et fournira des informations d'avance ou de retard pour piloter une boucle à verrouillage entièrement numérique. permettant de récupérer la fréquence d'émission et de faire converger la phase d'échantillonnage du premier égaliseur vers son optimum, avec pour résultat que h(0) sera três supérieur à h(-l) et que la donnée reçue sera représentée de façon fiable par le signe de R(nT?, suivant l'équation (6). L'algorithme d'adaptation du second égaliseur ne pourra plus être l'un des algorithmes classiques connus pour compenser l'ISI mais, dans la pratique, on conservera toujours un égaliseur purement récursif, permettant d'éviter des multiplications complexes. Grâce à la mise en oeuvre du dispositif qui vient d'être décrit, on pourra sans difficulté récupérer, après conversion analogique/numérique et commande automatique de gain, ces deux opérations étant effectuées dans un ordre quelconque, les données et l'horloge à la fois, et ce de façon entièrement numérique. Cette dernière caractéristique- est particulièrement avantageuse en ce qu'elle permet de mettre en oeuvre des circuits intégrés spécifiques. L'invention sera mieux comprise à la lecture de la description qui suit d'un mode particulier d'exécution, donné à titre d'exemple non limitatif. La description se réfère aux dessins qui l'accompagnent, dans lesquels - la Figure 1, déjà mentionnée, est un synoptique de principe d'un récepteur connu à égaliseur récursif adaptatif - la Figure 2, similaire à la Figure 1, est un synoptique d'un récepteur comprenant un échantillonneur à correction de phase - la Figure 3 est un chronogramme montrant un exemple de séquence de données - la Figure @ est un synoptique d'un dispositif égaliseur suivant un mode de réalisation de l'invention - la Figure 5 est un schéma montrant la constitution des égaliseurs de la Figure 4 - les Figures 6A et 6B sont des chronogrammes destinés à faire apparaitre la correction de phase. L'invention sera décrite à titre d'exemple dans le cas d'un dispositif égaliseur destiné à une installation de transmission de données où le signal reçu Sr(nT) est de la forme donnée par la formule (2) cidessus, le dispositif égaliseur comprenant un égaliseur de données estimant l'interférence intersymbole par la formule (3). L'organe de décision recevra le signal R(nT) = SrtnT) - t(nT) et l'estimation å(nT) de la donnée reçue, fournie par l'organe de décision, sera signetR(nT)]. L'égaliseur de données sera adapté par un algorithme qu'on supposera, dans ce qui suit, âtre l'algorithme du gradient, c'est-à-dire, pour le coefficient #(i)n+1 = #(i)n + .E(nT).â(n-i) (9) où E désigne le signal d'erreur E(nT) = R(nT) - signe [R(nT)] (10) Dans la mesure où l'égalisation de phase et de fréquence est suffisante pour que l'échantillonnage se fasse dans des conditions acceptables, il y aura con- vergence des coefficients de l'égaliseur de données vers un point d'équilibre tel que R(nT) = h(-1).a(n+1) + h(O).a(n) (4bis) Conformément à l'invention, le dispositif égaliseur comprend, en plus de l'égaliseur de donnée, un égaliseur de phase/fréquence dont on décrira d'abord la fonction, avant d'en donner un mode particulier d'exé- cution. On peut assimiler la fonction de l'égaliseur de phase/fréquence à la reconstitution artificielle du diagramme de l'oeil de la transmission numérique. Dans le cas d'une variable auxiliaire a bipolaire, pouvant prendre les valeurs +1 et -1, on peut écrire le signal R(nT) sous la forme R(nT) = â(n) + E(nT) (11) Il est possible de visualiser le signal R(nT). par exemple à l'aide d'un convertisseur numérique/analogique placé à l'entrée du dispositif. Dans ce cas on voit apparaitre une suite de valeurs qui différent de +1 et de -1 d'une quantité correspondant au bruit apporté par E(nT). La Figure 3 montre un exemple d-echantillon- nage correspondant au cas où la donnée å(n) prend les valeurs successives +1, +1, -1, -1, +1, -1. A partir d'un échantillonnage du signal Sr effectué avec un décalage de T/2 par rapport à l'échantillonnage fournissant les valeurs R, on va voir que l'on peut synthétiser un signal E. Et on verra qu il faut agir sur la phase pour faire converger E# (dont la valeur optimale n'est pas connue dans le cas général) vers O dans le cas où les données a(n) et a(n+1) sont de signes opposés, c'est-à-dire qu'il y a une transition du signal R(nT). Sur la Figure 3 apparaissent deux cas de telles transitions. On supposera que l'échantillonnage utilisé pour l'égalisation de phase/fréquence est en retard par rapport à l'échantillonnage utilisé pour l'égalisation de données, le retard étant égal à T/2 (le raisonnement étant similaire en cas d avance). Dans ce cas, le signal utilisé pour l'égalisation de phase/fréquence sera Dans la formule (12), chaque terme h#(i) représente un échantillon de la réponse impulsionnelle h(t) du canal de transmission à l'instant nT+T/2 h#(i) = h(iT+T/2) (13) On pourra rechercher une estimation h T pour 1 # i s N et calculer alors la valeur t par une formule similaire à la formule (3) ci-dessus en utilisant les valeurs estimées â(n-i) fournies par l'égaliseur de données récursif ayant la constitution décrite plus haut. A partir des valeurs t on peut calculer l'erreur estimée E qu'on cherchera à réduire à O lors des tran situions E#(nT+T/2) = Sr(nT+T/2) - #(nT+T/2) (15) Dans la pratique, onpeut admettre que les valeurs estimées h#(i) sont très peu différentes des valeurs exactes h (i) lorsque l'égaliseur de données a T convergé vers son point d'équilibre pour lequel R(nT) = h(-1).a(n+1) + h(O).a(n) (4bis) Et dans ce cas, on a E#(nT+T/2) = h#(-1).a(n+1)+h#(O).a(n)+e (16) où # représente l'erreur d'estimation sur les h T et les a. Convergence de h - h Pour provoquer la convergence des valeurs es timées h T (i) et réaliser 1 adaptation de la phase, on utilise le fait que la valeur E#(nT+T/2) doit tendre vers O lors des transitions du signal R. En effet, l'al- gorithme d'adaptation de l'egaliseur de phase/fréquence peut être [##(i)]n+1 = [##(i)]n + v.E# [(n-1)T+T/2] . â (n-1-i) [I-â(n) . â(n-l) ] (17) 2 avec 1 # i # N. Et on voit qu'au second terme de l'équation le dernier facteur est nul lorsque les données â(n) et â(n-1) sont de même signe, de sorte que l'adaptation n intervient que lorsque les deux données reçues sont de signes opposés. Le gain v est avantageusement le même que le gain p de l'égaliseur de données, bien que cela ne soit pas indispensable. La formule (17) montre que l'adaptation de ## ne peut intervenir qu'après détection de â(n). Il sera donc nécessaire de faire intervenir l'égaliseur de phase/fréquence avec un retard par rapport à l'égaliseur de données. RecuDération de l'horloge et de la Dhase Il faut encore déterminer la phase et la fréquence d'horloge de façon à effectuer l'échantillonnage avec un synchronisme convenable. Pour cela, l'invention utilise un processus en deux étapes - blocage de la phase d'échantillonnage pendant un temps suffisamment long pour que l'égaliseur de phase/fréquence converge vers un équilibre donnant une indication significative sur la valeur E#(nT+T/2) aux instants de transition, - évolution de la phase d'échantillonnage pour faire tendre E vers 0. Pour cela, on utilise avantageusement une boucle à verrouillage de phase numérique de constitution générale classique, comportant une horloge locale *rapide" permettant d'obtenir par division un signal d'horloge "lente" à fréquence f' plésiosynchrone du signal d'horloge à fréquence f du signal reçu et un élément permettant de supprimer ou d'ajouter une impulsion à la fois dans le signal fourni par l'horloge locale, afin de déplacer la phase de l'horloge lente. Dispositif éaaliseur On décrira maintenant un dispositif mettant en oeuvre le processus qui vient d'être indiqué, ce dispositif ne constituant qu'un exemple particulier de réali- sation. Le dispositif montré sur les Figures 4 et 5 comporte des éléments communs avec celui de la Figure 2 et qui portent le même numéro de référence. De façon plus précise, le récepteur comprend un amplificateur d'entrée à commande automatique de gain 28 et un convertisseur analogique/numérique 32. Ce convertisseur utilise le signal d'horloge récupéré, mettant en oeuvre l'égaliseur de phase/fréquence qui sera décrit plus loin. L'échantillonnage s'effectue à fréquence 2f' = 1/2T, après correction par l'égaliseur de phase/fréquence, de façon à permettre, d'une part, l'égalisation de données, d'autre part, l'égalisation de phase/fréquence. Le convertisseur analogique/numérique peut etre placé en amont de l'amplificateur à commande automatique de gain 28, à la condition que ce dernier ait une dynamique accrue. Le signal codé en numérique est aiguillé, par un commutateur 36, alternativement vers l'égaliseur de données 10 et vers l'égaliseur de phase/fréquence 40, à l'aide d'un circuit représenté schématiquement sous forme d'un commutateur 36, actionné à la fréquence 1/T grâce à un diviseur de fréquence 38 qui reçoit à l'entrée la fréquence d'échantillonnage 2f'. L'égaliseur de données 10 a une constitution générale classique. Pour des raisons de simplicité seules ont été représentées sur les Figures 4 et 5 les adaptations des coefficients h(i) et h#(i) pour les coefficients h(1)et h#(i). L'égaliseur de données comporte essentiellement un additionneur 42 (Figure 4) dont les entrées reçoivent les termes #.â, de façon à former l'estimation t de l'interférence intersymbole, conformément à l'équation (3). Les différents produits simples sont effectués par un montage du genre montré en Figure 5. Dans le cas où on utilise le code complément à deux pour la représentation interne des données â(n) estimée, â(n) = 1 correspond à la représentation interne O dans la ligne à retard constituee par une cascade d éléments 42 (positions successives d'un registre par exemple), â(n) = -1 correspond à la représentation interne I (signe en complément à deux). Dans ces conditions, les produits simples â(n-i).#(i) sont réalisés en appliquant de simples pondérations +1 et -1, suivant les valeurs stockées dans la ligne à retard 42, aux coefficients #(i) obtenus à partir de E(nT). L'avance des bits dans le registre 42 est commandée à la cadence de l'horloge reconstituée par correction de l'horloge locale. Le signal R(nT? est reconstitué dans l addition- neur 20 en soustrayant t(nT) à Sr(nT) dans l addition- neur 20. L'organe de décision 44 fournit ensuite la donnée â(n), constituée par le signe de R {équation 6). L'erreur E(nT) est élaborée en soustrayant la donnée reconstituée a(n) à R à l'aide d'un additionneur 14. Le bloc d'évaluation et d'adaptation de h(1) sera seul décrit, parmi tous les blocs d'adaptation des #(i). Ce Ce bloc 46 comporte un multiplexeur d'entrée 48 qui reçoit, d'une part, le signal E(nT), d'autre part. le pas d'incrémentation LI de l'algorithme du gradient, réglé une fois pour toutes. En pratique, on choisira en général une valeur de p constituée par une puissance négative de 2, de façon que la multiplication se réduise à un simple décalage. Une valeur de comprise entre 2-6 et 2-10 sera généralement satisfaisante. On obtient, en sortie du multiplieur 48, une valeur .E(nT). Cette valeur est multipliée, dans un second multiplieur 50, par la donnée estimée â(n-1) qui peut prendre la valeur +1 ou -1. Le résultat obtenu est appliqué à un additionneur 52, pour être ajouté à la valeur précédente de h(1) et le résultat de cette dernière opération remplace l'ancienne valeur de #(1). L'égaliseur de phase/fréquence 40 utilise-comme signal d'entrée le signal Sr(nT+T/2) aiguillé par le commutateur 36 à la sortie du convertisseur analogique/numérique 32. Comme l'égaliseur de données, l'égaliseur de phase/fréquence 40 comprend un additionneur 54 destiné à calculer la somme de l'équation (14), c'est-à-dire ##. Les produits ##(i) x â(n-i) sont réalisés par des circuits 56 ayant une constitution analogue à celle du circuit 46. Mais les coefficients sont ##(i) au lieu d'être h(i), les données â(n-i) étant prélevées dons la ligne à retard 42, comme celles utilisées pour l'égal- isation des données. L'additionneur 54 fournit ainsi le signal t#(nT+T/2) qui est soustrait du signal Sr(nT+T/2) dans un additionneur 58 pour fournir le signal E#(nT+T/2). L'adaptation des voleurs estimées h#(i) des coefficients par la formule (17) ci-dessus exige que l'on dispose de E#[(n-1) T + T/2]. Pour cela, l'adaptateur comporte un bloc 60 fournissant un retard T, relié à la sortie de l'additionneur 58. La mis@ en oeuvre de l'équation implique de rechercher la conver- gence de E# vers zéro uniquement dans les cas où il y a transition.Pour cela, le circuit comporte un bloc 62 à porte OU EXCLUSIF (XOR) qui génère le résultat de 1-â(n).â(n-1) 2 La sortie- du bloc 62 (à Q lorsqu'il y a transition) est reliée à une des entrées des blocs de calcul des valeurs estimées des coefficients h#. Le bloc 56 de calcul de ##(1) (seul représenté) a une constitution similaire à celle du bloc 46. Il comprend un multiplieur 48j par p, un multiplieur 64 par +1 ou -1 qui reçoit la sortie du bloc 62, un multiplieur 50a par â(n-2) et un additionneur 53a permettant de former la nouvelle valeur #~(1) à partir de la valeur précédente. Seul le multi T plieur 64 formant partie de validation n'a pas de contrepartie dans le bloc 46 et la valeur â(n-2) remplace â(n-1). La partie de l'égalîseur de phase/fréquence qui vient d'être ddcrite fournit uniquement une valeur estimée des coefficients h#(1). Elle est complétée par une boucl@ à verrouillage de phase numérique qui comprend l'horloge 66 à fréquence fixe M.f' (f' étant peu différent de la fréquence bit f), un circuit de correction capable d'ajouter une impulsion (par doublement d'une impulsion émise par 66 par exemple) ou d'en supprimer une, et un diviseur 70 par M/2 dont la sortie attaque le convertisseur analogique/numérique 32. Une telle disposition, complétée par un comparateur de phase, existe dans la plupart des boucles à verrouillage de phase. Hais dans le cas de l'invention, ce comparateur est remplacé par l'égaliseur de phase/fréquence 40, dont on va voir qu'il est constitué pour calculer la moyenne de phase MP sur un nombre K de périodes de bit, en ne tenant compte que des transitions, conformément à la formule MP(n) = E signe Butsigne{Etfn-1)+i)TT/2]].åznt j=O [1-â(n-1+j).â(n+j)] 2 (18) Etant donné qu'on ne dispose de HP(n) que toutes les K périodes, l'adaptation de phase ne pourra se faire qu'une fois toutes les K périodes, ce qui conduira à invalider le circuit de correction 68 en permanence, sauf toutes les K périodes où l'adaptation de la phase f' se fera suivant la formule #f'(m.k.T) = #f,[m(k-1)T] + signe (MP)x2#/M (19) #f; étant la phase du signal d'horloge à la sortie du diviseur TO. Cette formule exprime qu'il doit y avoir ajout d'une impulsion à l'horloge rapide 66 pour avancer la phase si MP est négatif et suppression d'une impulsion pour retarder la phase si MP est positif. On voit sur la Figure 6A un cas où la valeur de-MP va conduire à une correction par retard de phase. Le signal E#(nT+T/2) ayant le même signe que R(nT) lors d'une transition sur R(nT), il faut retarder la phase d'échantillonnage pour diminuer E (nT+T/2) en 'a rapprochant l'instant d'échantillonnage de la-donnée R[(n+1)T]. Les valeurs suivantes R[(n+1)T] et R[(n+2)T] ayant le même signe ne contribuent pas au calcul de la moyenne. La Figure 68 montre le cas inverse, qui va pro- voquer une correction par avance de phase. Pour mettre en oeuvre l'approche qui vient d'être définie, le circuit 68 est associé à un bloc de commande 72 capable de lui fournir - un signal de validation VEP autorisant la correction, - un signal RT/AV indiquant le sens de la correction à effectuer. Le bloc 72 montré en Figure 4 comprend un compteur T4 modulo K qui reçoit les signaux indicatifs de transition VT fournis par le bloc 62 , il fournit le signal VEP de validation de correction à la boucle a verrouillage de phase toutes les K transitions et en meme temps revient à zéro. Le bloc comprend également un circuit 76 qui, associé à un circuit à seuil 77, implémente la formule (18) et fournit MP. Il peut être constitué par une mémoire ou un compteur bîdirectionnol bouclé par l'intermédiaire d'un additionneur 78 pour faire la somme algébrique des impulsions qu'il reçoit entre deux remises à zéro par le compteur 74. L'entrée de l'additionneur 78 non reliée à la sortie doit recevoir les signaux +1 et -1 à accumuler lors des transitions. Pour cela, elle est reliée à la sortie du som- mateur 58 qui fournit E par l'élément à retard 60, un détecteur à seuils 80, un multiplieur 82 qui reçoit (n-1) fourni par l'égaliseur 10. Un second multiplieur 84 reçoit VT et la sortie du multiplieur 82 et alimente le compteur 76 à travers l'additionneur 78. On voit que le contenu de la mémoire ou du compteur 76 est incrémenté ou décrémenté suivant la valeur du produit du signe de E#[[n-1)T+T/2] par le signal de validation de transition VT et par le signal Si VT = 1 et si le signe du produit de E# par â(n-1) est égal à 1, en complément à 2, la valeur de MP stockée dans le compteur 76 est décrémentée. Dans le cas contraire, elle est incrémentée. Si VT = O, il n'y a aucune modification de la valeur de MP. Au bout de K cycles du signal VT après la remise à zéro précédente du compteur 74, le signal VEP est généré. La boucle numérique est alors actionnée par le signal RT/AV conformément à l'équation (19). Si le signe de HP est positif, l'horloge est retardée. Si ce signe est négatif, l'horloge est avancée. En complément à 2, l'horloge doit être retardée ou avancée suivant que HP est égal à O ou 1. En réponse à la présence simultanée du signal VEP (validation erreur de phase) et du signal /RT/AV, il ya: - suppression d'une impulsion par le circuit 68 si RT/AV t O pour retarder la phase de l'horloge disponible à la sortie du diviseur 70, - insertion d'une impulsion si RT/AV = 1 pour avancer la phase de l'horloge. Les différents coefficients constants qui interviennent dans les équations seront choisis en fonction des conditions pratiques. Cependant, on adoptera en général des valeurs comprises dans les domaines suivants et v : 2-6 à 2-10, avantageusement 2-7 dans le cas du réseau local téléphonique, k : 23 à 25, avantageusement 24 dans le même cas, H : 2 à 2 , avantageusement 26. L'invention est susceptible de nombreuses variantes de réalisation. En particulier, l'égaliseur de phase/fréquence et l'egalissur de données peuvent être d'un type différent de ceux représentés. Par exemple, les sommateurs 42 et 54 peuvent entre remplacés par des mémoires dont les adresses sont constituées par le contenu de la ligne à retard fournissant les valeurs suc- lessives de â (Figure 5). Les produits par les valeurs de h(i) et # ##(i) peuvent être effectués de la même fa- çon. La boucle à verrouillage de phase peut avoir l'une quelconque des constitutions connues.Les algorithmes d'adaptation peuvent être autres que l'algorithme du gradient et on peut notamment prévoir les égaliseurs de façon qu'ils mettent en oeuvre l'algorithme du signe, qui correspond aux formules (9bis) et (17bis) ci-apress qui se substituent aux formules (9 > et (17) [h(i)]n+1 = [h(i)]n + signe[E(nt)].â(n-1) (9bis) [#(i)]n+1 = [##(i)n + v signe#E#[(n-1)T+T/2]#.â(n-1-i) 1-â(n).â(n-1) [~] (17bis) 2 Le pas d'incrémentation p ou v doit dans ce cas être plus petit que dans le cas de l'algorithme du gradient. Cette boucle à verrouillage de phase peut ellemême avoir des constitutions très diverses et comporter. au lieu d'une horloge rapide à fréquence fixe, un oscillateur à fréquence commandée par tension : le signal E#[(n-1)T+T/2].â(n-1) est alors appliqué à l'oscillateur pour modifier sa fréquence par pas lorsqu'il est validé par le signal VEP de la Figure 4. Les compteurs 74 et 76 qui assurent une fonction de filtrage peuvent eux-memes être remplacés par un filtre proprement dit ayant un rôle de passe-bas, agissant encore sur le signal E#.â(n-1).VEP et dont la sortie commande l'oscillateur à fréquence variable. On connait de telles réalisations de filtres, numériques ou analogiques. Il doit âtre entendu que la portée du présent brevet s'étend à de telles variantes, ainsi plus géné- ralement qu'à toutes autres restant dans le cadre des équivalences. Quel que soit le mode de réalisation adopté, l'invention utilise deux égaliseurs récursifs couplés par la ligne de retard stockant des valeurs successives des données reçues, L'un des égaliseurs constitue égaliseur de phase et on le fait converger vers zéro lorsqu'il y a transition sur les données reçues. L'erreur provenant de l'égaliseur de phase commande une boucle à verrouillage de phase qui permet d'effectuer l'échantillonnage des données à la fréquence et à la phase correctes. REVENDICATIONS 1. Dispositif égaliseur récursif pour installation de transmission de données numériques, comprenant un égaliseur de données adaptatif (10) placé en amont d'un organe de décision l44) fournissant une valeur estimée des données, caractérisé en ce qu'il comporte de plus un égaliseur de phase pour déterminer la moyenne de phase sur un nombre déterminé de transitions de données successives et une boucle à verrouillage de phase numé- rique pilotée par ledit égaliseur et co=andant un échantillonneur des données reçues. 2. Dispositif égaliseur récursif pour installation de transmission de données numériques, comprenant un egaliseur de données adaptatif (10) placé en amont d'un organe de décision (44) fournissant une valeur estimée des données, caractérisé en ce qu'il comprend également un égaliseur phase/frequence conçu pour de- terminer le signe de la moyenne de phase d'échantil- lonnage des données à partir d'un signal d'horloge lent obtenu par division du signal fourni par une horloge locale rapide (66) et pour ajouter ou retrancher une impulsion dans le signal de sortie de l'horloge rapide suivant le signe de ladite moyenne de phase. 3. Dispositif selon la revendication 1, caraetérisé en ce que l'égaliseur de données comprend des moyens de retard fournissant simultanément plusieurs valeurs estimées successives et des moyens d'adaptation des coefficients de pondération correspondant à ces valeurs estimées. 4. Dispositif selon la revendication 3, caractérisé en ce que l'égaliseur de phase/fréquence est prévu pour utiliser lesdites valeurs estimées, mais ne s'adapter que lors des transitions entre valeurs estimées successives. 5. Dispositif selon la revendication 1 ou 2, caractérisé en ce que l'égaliseur de phase est prévu pour fonctionner suivant l'algorithme d'adaptation [##(i)]n+1 = ttl(i)]n + v.E [(n-1)T+T/2] . à (n-1-i) [1-â(n),â(n-1)] 2 (17) A où [h T (i)] désigne les valeurs estimées de la réponse impulsionnelle du canal de transmission à des instants à égales distances d'instants d'échantillonnage successifs, v est un pas d'incrémentation, E désigne un signal synthétisé choisi pour converger vers O lors des transitions entre données, à désigne les données estimées successives, T est la période bit du signal. 6. Dispositif égaliseur récursif pour installation de transmission de données numériques, comprenant un égaliseur de données adaptatif (10) placé en amont d'un organe de décision (44) fournissant une valeur estimée â(n) des données successives et comportant une ligne & retard fournissant simultanément les données reconstituées successives â(n-N-1),..., â(n), caractérisé en ce qu'il comporte de plus - un commutateur d'aiguillage (36) commandé par une horloge locale d'-échantillonnage, à fréquence double de la fréquence bit des données, pour aiguiller les échantillons de données vers l'égaliseur de données (10) et fournir des échantillons prélevés à mi-chemin entre les échantillons de données, - un égaliseur de phase (40) couplé audit égaliseur de données par la ligne fournissant les valeurs successives des données estimées et prévu pour s'adapter uniquement sur les transitions du signal fourni par l'égaliseur de données, ledit égaliseur de phase étant connecté de façon à recevoir lesdits échantillons à mi-chemin et étant conçu de façon à ne s'adapter que lors des transitions du signal de données estimé pour forcer la convergence vers zéro d'un signal E#(nT+T/2) :: E#(nT+T/2) = Sr(nT+T/2)-t#(nT+T/2) Sr(nT+T/2) étant les échantillons a mi-chemin et étant l'interférence intersymboles, et des moyens de calcul de moyenne de phase sur plusieurs transitions des données, à partir du signe du signal E#(nT+T/2), et une boucle à verrouillage de phase commandant le signal d'horloge à partir de la moyenne de phase calculée. 7. Dispositif selon la revendication 6, carac térisé en ce que la boucle à verrouillage de phase comprend une horloge locale rapide (66) à fréquence Mf', f' étant une fréquence plésiosynchrone de la fréquence bit f des données, un circuit (68) capable d'ajouter ou de supprimer une impulsion dans le signal de sortie de l'horloge rapide, un diviseur par M/2 alimentant directement le convertisseur d'échantillonnage des données et commandant, par l'intermédiaire d'un diviseur par deux, le commutateur d'aiguillage (36). 8. Dispositif selon la revendication 6 ou 7, caractérisé en ce que les moyens de calcul comprennent des moyens de sommation algébrique des quantités E#[(n-1)+j)T+T/2] .â(n-1+j) lors des transitions de données, et des moyens permettant de provoquer l'adaptation après sommation algébrique sur K transitions, K étant un nombre entier prédéterminé.