Brevet FR2590050A1 — publié le 19870515

La présente invention concerne de façon générale un circuit intégrateur de données d'échantillonnage à capa- cité commutée, et plus précisément un intégrateur à capaci- té commutée qui met en oeuvre un amplificateur à gain uni- taire. Les circuits intégrateurs de données d'échantil- lonnage à capacité commutée comportent en général un conden- sateur d'échantillonnage, un condensateur d'intégration, un amplificateur ("circuit tampon") ayant un gain égal à 1, et quatre interrupteurs sous forme de transistors MOS. Un pre- mier et un second interrupteur sont commandés par un pre- mier générateur de signaux de temporisation ou d'horloge, et un troisième et un quatrième interrupteur sont commandés par un second générateur de signaux de temporisation ou d'hor- loge, synchronisés sur le premier de manière que leurs si- gnaux ne se superposent pas. Le premier et le troisième in- terrupteurs sont montés en série entre une source de signaux d'entrée et la sortie de l'amplificateur, et le second et le quatrième interrupteurs sont montés en série entre la masse et l'entrée positive de l'amplificateur, l'entrée négative de celui-ci étant reliée à la sortie par un circuit de réac- tion. Le condensateur d'échantillonnage est monté entre des noeuds du circuit qui sont compris respectivement entre le premier et le troisième interrupteur d'une part et entre le second et le quatrième interrupteur d'autre part. Le conden- sateur d'intégration est finalement relié entre l'entrée po- sitive de l'amplificateur et la masse. Dans ces intégrateurs, dans une première phase du fonctionnement dans laquelle le premier générateur de si- gnaux de temporisation ou d'horloge commande la mise du pre- mier et du second interrupteur à un état de faible résis- tance et le second générateur commande la mise du troisième et du quatrième interrupteur à un état de résistance élevée, le condensateur d'échantillonnage se charge à la tension des signaux d'entrée, tandis que le condensateur d'intégration reste chargé constamment à la tension stabilisée de sortie de l'amplificateur obtenue pendant l'activité précédente de l'intégrateur. Dans la seconde phase suivante de fonctionne- ment dans laquelle le premier générateur commande la mise du premier et du second interrupteur à un état de résistan- ce élevée (isolant ainsi la source des signaux d'entrée du reste du circuit) et le second générateur commande la mise du troisième et du quatrième interrupteur à un état de faible résistance, toute la charge emmagasinée dans le con- densateur d'échantillonnage se répartit entre lui-même et le condensateur d'intégration dont la tension de charge, étant donné le gain unitaire de l'amplificateur, se retrouve à la même valeur à la sortie de l'amplificateur. Etant donné les caractéristiques de mémorisation du circuit, lors de l'interruption des signaux d'entrée, la tension à la sortie de l'amplificateur devrait rester cons- tante. Au contraire, entre chaque noeud du circuit et la mas- se, il existe, dans toute réalisation physique, une capacité parasite qui, à chaque séquence successive des signaux de temporisation et plus précisément pendant la seconde phase décrite précédemment, a tendance à charger le condensateur d'intégration, avec variation correspondante de la tension de sortie. Ceci constitue une limitation indésirable pour l'utilisation généralisée de ce type d'intégrateur à capaci- té commutée. La présente invention a pour objet la réalisation d'un circuit intégrateur à capacité commutée utilisant un amplificateur à gain unitaire, présentant une faible sensibi- lité à la capacité parasite. L'invention concerne aussi un tel circuit intégra- teur qui a une faible sensibilité à la capacité parasite et qui d'autre part n'introduit pas d'erreur dans le fonctionne- ment de transfert du circuit. Plus précisément, l'invention concerne un intégra- teur à capacité commutée, comprenant un condensateur d'échan- tillonnage, un condensateur d'intégration, un amplificateur à gain unitaire et quatre interrupteurs qui peuvent être com- mutés entre un état de faible résistance et un état de résis- tance élevée, un premier et un second interrupteur étant commandés par un premier générateur de signaux de synchronisa- tion et un troisième et un quatrième interrupteur étant com- mandés par un second générateur de signaux de temporisation, synchronisé sur le premier de manière que les signaux rela- tifs de temporisation se succèdent sans se recouvrir, le premier et le troisième interrupteurs étant montés en série et le second et le quatrième interrupteurs étant montés en série, le condensateur d'échantillonnage étant monté entre des noeuds du circuit disposés entre les interrupteurs mon- tés en série, et le condensateur d'intégration étant monté entre une entrée de l'amplificateur et la masse, le circuit intégrateur étant caractérisé en ce que la série du premier et du troisième interrupteur est disposée entre une source de signaux d'entrée et la masse, et la série formée par le second et le quatrième interrupteur est disposée entre la sortie de l'amplificateur et l'entrée de ce même amplifica- teur. Grâce à ces caractéristiques du circuit intégra- teur selon l'invention, la capacité parasite qui existe en- tre le noeud commun auxsecond et quatrième interrupteurs et la masse se charge pendant chaque première phase du cycle de fonctionnement à la tension de sortie de l'amplificateur, d'une manière telle que, pendant la seconde phase suivante ainsi qu'en l'absence de signaux d'entrée, la charge du con- densateur d'intégration (qui à ce moment est en parallèle avec le condensateur d'échantillonnage) et la variation de la tension de sortie soit évitée. L'autre noeud du circuit est d'autre part à la masse et est donc dépourvu de capacité parasite. L'intégrateur selon l'invention est ainsi sensible- ment insensible à la présence de la capacité parasite et n'introduit pas d'erreur indésirable dans le fonctionnement du circuit pendant le transfert. D'autres caractéristiques et avantages de l'inven- tion seront mieux compris à la lecture de la description qui va suivre d'un exemple de réalisation, faite en référence au dessin annexé sur lequel la figure unique est un schéma d'un exemple de réalisation pratique. Sur le dessin, la référence 1 désigne un amplifi- cateur ("circuit tampon") à gain unitaire, ayant une réaction entre la sortie 2 et son entrée négative 3. Les références 4, 5, 6 et 7 désignent quatre in- terrupteurs réalisés sous forme de transistors MOS. Un pre- mier et un second interrupteur 4, 5 ont leurs grilles re- liées l'une à l'autre et sousmises à la commande d'un pre- mier générateur de signaux de temporisation ou d'horloge 8. Un troisième et un quatrième interrupteur 6, 7 ont aussi leurs grilles reliées l'une à l'autre et soumises à la com- mande d'un second générateur de signaux de temporisation ou d'horloge 9, synchronisé sur le générateur 8 d'une manière telle que les signaux relatifs se succèdent sans se recouvrir. Le premier et le troisième interrupteurs 4, 6 sont montés en série entre une source de signaux d'entrée 10 et la masse, et le second et le quatrième interrupteurs 5, 7 sont montés en série entre la sortie 2 de l'amplificateur 1 et une entrée positive 11 du même amplificateur. Un condensateur d'échantillonnage 12 est placé entre deux noeuds 13 et 14 du circuit, ces noeuds étant respectivement placés entre les interrupteurs 4 et 6 d'une part et 5 et 7 d'autre part. Un condensateur d'intégration 15 est placé entre l'entrée positive 11 de l'amplificateur 1 et la masse. Grâce à la configuration du circuit décrit, dans une première phase du fonctionnement dans laquelle le géné- rateur 8 commande les interrupteurs 4 et 5 afin qu'ils pos- sèdent une faible résistance et le générateur 9 commande les interrupteurs 6 et 7 afin que leur résistance soit élevée, le condensateur d'échantillonnage 12 se charge à une tension égale à la différence entre la tension de sortie, présente à la borne de sortie 2, et la tension d'entrée appliquée à la borne d'entrée 10. Pendant cette première phase, la capacité parasi- te 16 existant entre le noeud 14 et la masse, indiquée en trait interrompu sur le dessin, se charge à la tension de sortie de l'amplificateur 1. La première phase précédente est suivie, sans superposition de signaux, par une second phase de fonction- nement dans laquelle le générateur 8 commande les interrup- teurs 4, 5 afin qu'ils possèdent une résistance élevée, en isolant l'entrée 10 du reste du circuit, tandis que le générateur 9 commande les interrupteurs 6, 7 afin que leur résistance soit faible. Dans ces conditions, un trajet de conductivité élevée relie en parallèle les condensateurs 12 et 15 si bien que la charge se répartit entre les condensateurs eux-mêmes. La tension de sortie de la borne 2 prend alors une valeur qui dépend de la charge totale em- magasinée dans les deux condensateurs. Pendant la seconde phase précitée, ainsi qu'en l'absence de signaux d'entrée, la capacité parasite 16 reste chargée à la tension de sortie et ne détermine donc pas la charge des deux condensateurs 12, 15 montés en paral- lèle. La tension de sortie à la borne 2 reste constante pen- dant de nombreux cycles de temporisation. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art auxcircuits intégrateurs qui viennent d'être décrits à titre d'exemples non limitatifs sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit intégrateur de données d'échantillon- nage à capacité commutée, du type qui comprend un condensa- teur d'échantillonnage (12), un condensateur d'intégration (15), un amplificateur (1) à gain d'unité, et quatre inter- rupteurs (4, 5, 6, 7) qui peuvent commuter entre un état de faible résistance et un état de résistance élevée, un pre- mier et un second interrupteur (4, 5) étant commandés par un premier générateur (8) de signaux de temporisation, et un troisième et un quatrième interrupteur (6,7) étant com- mandés par un second générateur (9) de signaux de temporisa- tion qui est synchronisé sur le premier (8), d'une manière telle que les signaux relatifs de temporisation se succèdent sans se recouvrir, le premier et le troisième interrupteur (4, 6) étant montés en série et le second et le quatrième interrupteur (5, 7) étant montés aussi en série, le conden- sateur d'échantillonnage (12) étant monté entre des noeuds (13, 14) du circuit formes entre les interrupteurs montés en série (4, 6) et le condensateur d'intégration (15) étant monté entre une entrée (11) de l'amplificateur (1) et la mas- se, caractérisé en ce que le circuit série formé par le pre- mier et le troisième interrupteur (4, 6) est disposé entre une source de signaux d'entrée (10) et la masse, et le cir- cuit série du second et du quatrième interrupteur (5, 7) est disposé entre la sortie (2) de l'amplificateur (1) et l'entrée (11) de l'amplificateur (1) lui-même. 2. Circuit intégrateur selon la revendication 1, caractérisé en ce que les interrupteurs (4, 5, 6, 7) sont constitués par des transistors de type MOS.