Brevet FR2590700A1 — publié le 19870529

DISPOSITIF D'ADAPTATION D'UNE UNITE DE MEMOIRE AUXILIAIRE A AU MOINS UN CONTROLEUR DE CETTE UNITE ET ENSEMBLE INFORMATIQUE COMPORTANT UN TEL DISPOSITIF L'invention concerne un dispositif d'adaptation d'une unité de mémoire auxiliaire permettant la mémorisation de données, à au moins un dispositif contrôleur de cette unité de mémoire auxiliaire, notamment un contrôleur rapide tel qu'un contrôleur à mémoire intercalaire. On connaît déjà de nombreux types de contrôleurs d'unités de mémoire auxiliaire gérant les communications entre des unités de mémoire et au moins un calculateur. On connaît aussi de nombreux types de mémoire auxiliaire. En particulier, on connaît des unités de mémoire à disques magnétiques durs et souples, ou à disques optiques, ou à bandes magnétiques. Un ensemble informatique classique comporte généralement au moins un dispositif de traitement informatique classique, des unités de mémoire auxiliaire lentes ou rapides, des dispositifs contrôleurs de ces unités et le dispositif de traitement informatique, des moyens de saisie, de présentation de données, de commande et des dispositifs annexes (alimentation électrique, connexion, conditionnement...). Dans la pratique , les unités de mémoire auxiliaire d'une même catégorie utilisées dans les conditions équivalentes, ainsi que les contrôleurs d'unités de mémoire ont des types de codification des informations qui peuvent être différents d'un constructeur à l'autre. La conséquence de celà est qu'une unité de mémoire auxiliaire d'une catégorie donnée (par exemple à disques magnétiques durs) et d'un type donné n'est pas compatible avec tous les types de dispositifs contrôleurs. Une unité de mémoire auxiliaire est souvent couplée à un contrôleur par un câble de commande et un câble à haute vitesse de transmission via un type correspondant d'interface. A chaque type d'unité de mémoire auxiliaire, c'est à dire type de codification des informations ou type d'interface, correspond un type de câble de commande et un type de câble à haute vitesse de transmission. On connaît , en particulier, deux types importants d'interfaces pour unités de mémoire auxiliaire : les interfaces soixante-quinze points multiplexés et les interfaces soixante points standard. Une unité de mémoire auxiliaire du type soixante-quinze points multiplexés a un câble de commande à soixante-quinze points et n'est pas directement adaptable à un contrôleur du type à interface soixante points standard, pour lequel le câble de commande doit compter soixante points. L'invention vise à pallier ces inconvénients en proposant un dispositif d'adaptation permettant le couplage d'une unité de mémoire auxiliaire soixante-quinze points multiplexés à au moins un dispositif contrôleur d'unités de mémoire à soixante points, notamment un contrôleur à mémoire intercalaire tel que décrit dans la demande de brevet français 80 14929, permettant des accès rapides à l'unité de mémoire auxiliaire et désigné couramment par la marque déposée DIRAM 32. Pour ce faire, l'invention propose un dispositif d'adaptation d'une unité de mémoire auxiliaire à au moins un contrôleur de cette unité de mémoire auxiliaire,ce(s) contrôleur(s) étant notamment du type à mémoire intercalaire, caractérisé en ce que l'unité de mémoire auxiliaire étant du type à deux câbles de connexion : un câble A' de commande soixante-quinze points multiplexés et un câble B' à haute vitesse de transmission ,et chaque contrôleur étant du type à deux câbles de connexion : un câble A de commande soixante points standard et un câble B à haute vitesse de transmission, il comporte des moyens de conversion assurant d'une part la conversion des informations en provenance de chaque contrôleur soixante points standard en informations équivalentes logiquement et physiquement adaptées à l'unité de mémoire soixante-quinze points multiplexés, et d'autre part la conversion des informations en provenance de l'unité de mémoire en informations équivalentes logiquement et physiquement adaptées à chaque contrôleur soixante points standard. Un dispositif selon l'invention comporte de plus des moyens de sélection permanente de l'unité de mémoire auxiliaire par le dispositif selon l'invention. Les moyens de sélection sont donc déportés par rapport à l'art antérieur de l'unité de mémoire auxiliaire sur le dispositif selon l'invention, qui comporte des moyens de sélection par au moins un contrôleur d'unités. De préférence, le dispositif selon l'invention comporte des moyens de connexion à au moins deux contrôleurs d'unités soixante points standard, notamment à au moins deux DIRAM 32 (marque déposée), à mémoire intercalaire, et des moyens logiques de sélection de ces contrôleurs en accès multiple. Le dispositif est avantageusement applicable pour coupler une unité de disques magnétiques durs soixante-quinze points multiplexés constituant la dite unité de mémoire auxiliaire à un ou deux contrôleurs d'unités à mémoire intercalaire, notamment un ou deux DIRAM 32 (marque déposée). Le câble A de commande de soixante points en provenance de chaque contrôleur d'unités de mémoire comporte un bus à dix bits et à trois signaux de validation TAG1, TAG2, TAG3. Le câble B à haute vitesse de transmission correspondant à comporte 26 points Le câble A' de commande de soixante-quinze points de l'unité de mémoire auxiliaire comporte un bus dit bus de sortie à huit bits qui véhicule les informations à destination de cette unité de mémoire, un bus d'entrée à huit bits qui véhicule les informations en provenance de l'unité de mémoire, un code-de validation des bus sur trois bits TAG 20, TAG 21, TAG 22, un signal de validation TAG GATE OUT de ce code de validation et du bus de sortie, et un signal de validation TAGE GATE IN du code de validation et du bus d'entrée. Les moyens de conversion, selon l'invention, comportent des moyens de transcodage des signaux de validation TAXI, TAG2, TAG3 du bus à dix bits en provenance du contrôleur qui accède à l'unité de mémoire, qui fournissent un code de validation TAG 20,TAG 21,TAG 22, des b'js à huit bits en fonction des signaux de validation TAGl,TAG2,TAG3, et des valeurs présentes sur le bus à dix bits du contrôleur, de façon que ce code de validation permette l'émission des informations correspondantes sur le câble A' de l'unité de mémoire.Les moyens de conversion comportent également des moyens de transcodage des valeurs du bus à dix bits en provenance du contrôleur en valeurs à appliquer sur le bus à huit bits de sortie de l'unité de mémoire, en fonction du code de validation issu des moyens de transcodage des signaux de validation. Les moyens de conversion selon l'invention comportent aussi des moyens de reconstitution par échantillonnage des signaux en provenance de l'unité de mémoire à destination du contrôleur, à partir des informations présentes sur le bus d'entrée à huit bits BUS IN O à BUS IN 7 et des valeurs du code de validation TAG 20 TAG 21,TAG 22, du câble A' de commande de l'unité de mémoire. Les moyens de conversion comportent enfin un circuit d'horloges séquenceur qui détermine et commande l'inscription sur le câble A' de l'unité de mémoire, d'un signal ou d'une succession des signaux, en fonction du premier code de validation TAG 20, TAG 21, TAG 22, fourni par les moyens de transcodage des signaux de validation. Un dispositif selon l'invention émule l'interface soixante points standard pour l'unité de mémoire auxiliaire et émule l'interface soixante-quinze points multiplexés pour le contrôleur. Il autorise de plus l'accès multiple, et en particulier le double accès sur l'unité de mémoire auxiliaire simple accès à laquelle il est couplé. L'invention concerne également un ensemble informatique comportant au moins un dispositif selon l'invention. L'invention sera mieux comprise à la lecture de la description suivante d'un de ses modes de réalisations préférentiels, se référant aux figures annexées dans lesquelles - La figure 1 est une vue schématique illustrant la structure d'un ensemble informatique de l art antérieur à unités de mémoire et contrôleurs soixante points standard. - la figure 2 est une vue schématique illustrant la structure d'un ensemble informatique selon l'invention comportant un dispositif selon l'invention et des unités de mémoire auxiliaire soixante-quinze points multiplexés. - La figure 3 est une vue schématique synoptique, illustrant la logique d'un dispositif selon l'invention. Par convention, dans toute la suite les noms symboliques donnés aux signaux sont en lettres capitales. L'invention concerne un dispositif 1 d'aptation d'une unité 2 de mémoire auxiliaire à au moins un contrôleur 3 de cette unité 2 de mémoire , et un ensemble informatique comportant un dispositif 1 selon l'invention. Dans le mode de réalisation préférentiel représenté, l'unité 2 de mémoire pour laquelle l'accès aux informations nécessite le déplacement d'un équipage mobile qui supporte des têtes de lecture/écriture est une unité de disques et le contrôleur 3 d'unités de mémoire est un contrôleur rapide du type à mémoire intercalaire tel que décrit dans la demande de brevet français 80 14929 et désigné couramment par la marque déposée DIRAM 32. On va maintenant décrire l'interface correspondant à un contrôleur 3 , comportant un câble A de commande à soixante points et un câble B à haute vitesse de transmission à vingt-six points. La -figure 1 représente un schéma de-connexion possible d'unités 4 de mémoire auxiliaire à un contrôleur 3, les unités 4 de mémoire étant du même type que le contrôleur 3 c'est à dire soixante points standard. Un câble de terre GND relie les différentes unités. Dans ce type de connexion chaque unité 4 de mémoire est connectée au contrôleur 3 par un câble B à haute vitesse de transmission. Un câble A de commande relie la première unité 4' de mémoire et le contrôleur 3, et, en chaîne, les autres unités 4'' de mémoire les unes aux autres. Un terminateur T de câble A est prévu sur la sortie de la dernière unité 4''' de mémoire. Ce type de connexion est désigné par l'expression anglo-saxonne "DAISY CHAINED" (chainé en marguerite), par opposition à la connexion non représentée désignée par l'expression anglo-saxonne "STAR" ( en étoile) pour laquelle chaque unité 4 de mémoire est directement connectée au contrôleur 3 par un câble A de commande qui lui est propre et un câble B à haute vitesse de transmission. Le câble A de l'interface soixante points standard véhicule les informations suivantes - Du contrôleur vers l'unité de mémoire : un numéro d'unité à sélectionner sur quatre bits UNIT SELECT 20 à UNIT SELECT 23, un signal de validation de ce numéro d'unité à sélectionner UNIT SELECT TAG, un bus à dix bits BIT O à BIT 9, trois signaux de validation de ce bus à dix bits TAG1, TAG2 et TAG3, un signal de défaut de câble OPEN câble DETECTOR,un signal de commande de mise en rotation en chaîne des unités de mémoire POWER SEQUENCE PICK, et un signal de validation du précédent POWER SEQUENCE HOLD, - De l'unite de mémoire vers le contrôleur : les signaux de synchronisation INDEX et SECTOR de top tour et top secteur, le signal d'anomalie FAULT,le signal d'erreur de positionnement des têtes SEEK ERROR, le signal de positionnement des têtes effectué ON CYLINDER, le signal d'unité prête UNIT READY, le signal d'unité protégée WRITE PROTECTED, le signal de repère d'adresse secteur trouvé ADDRESS MARK FOUND, et le signal d'unité occupée UNIT BUSY. Le câble B de l'interface soixante points standard comporte vingt six points et véhicule les informations suivantes - Du contrôleur vers l'unité de mémoire : les données en écriture WRITE DATA, le signal d'horloge d'écriture WRITE CLOCK, - De l'unité de mémoire vers le contrôleur : le signal d'horloge pilote SERVO CLOCK, les données en lecture READ DATA, le signal d'horloge de lecture READ CLOCK, le signal fin de positionnement des têtes SEEK END, le signal d'unité sélectionnée UNIT SELECTED, les signaux de synchronisation INDEX et SECTOR de top tour et de top secteur. Le tableau 1 explicite la signification les information présentes sur le bus à dix bits du câble A selon le signal de validation qui est émis. La signification des informations présentes sur le bus est donc indiquée par l'un des signaux de validation TAG1, TAG2 et TAG3 . Lorsque le signal TAG1 valide sur son front montant est émis par le contrôleur 3 l'adresse présente sur les dix bits du bus est une adresse de cylindre, correspondant à un positionnement radial de l'équipage mobile portant les têtes de lecture/écriture. Sur le front montant du signal du validation TAG 2, les cinq bits BIT O à BIT 4 comportent le numéro de la tête sélectionnée. Les fonctions ne comportant pas de fil spécifique dans le câble A sont codées sur un bit du bus, et sont validées par le signal de validation TAG3, actif sur niveau, pour les fonctions WRITE GATE et READ GATE de validation respectivement d'écriture et lecture de données; SERVO OFFSET PLUS, SERVO OFFSET MINUS, de décalage respectivement avant, arrière, de l'équipage mobile et DATA STROBE EARLY, DATA STROBE LATE de décalage respectivement avance et retard de la lecture des données; FAULT CLEAR de remise à zéro des indicateurs d'anomalies, ADDRESS MARK ENABLE de validation de repère d'adresse secteur, RTZ de retour à zéro des têtes, et RELEASE de libération d'unité.Le signal de validation du numéro d'unité à sélectionner UNIT SELECT TAG valide sur son front montant les quatre bit UNIT SELECT 20 à UNIT SELECT 23 du bus à quatre bits de numéro d'unité à sélectionner et la fonction PRIORITY SELECT de sélection prioritaire sur le BIT 9 du bus à dix bits. Les signaux sont binaires sont actifs lorsqu'ils sont égaux à 1 et inactifs lorsqu'ils sont égaux à 0. On va maintenant décrire l'interface correspondant à l'unité 2 de mémoire auxiliaire a câble A' de commande à soixante-quinze points multiplexés, et a câble B' à haute vitesse de transmission à trente quatre points. Le câble A' soixante-quinze points véhicule I I i i Il Tf L ! re Z ! Tes 3 1 LI SeLstT | B;;T\IL"DI I Du BirST I I 1 I I I I o I 20 t 20 1 Write Gate I I I I I I I I I I I I I I I 1 21 1 21 1 Read Gate I I I I I I I I I J I I I I 1 2 1 22 l 22 I Servo I I I I I I Offset Plus I I I I 1 1 3 1 23 l 23 I Servo l I I I I I Offset Minus I J I I I J I I 4 4 | 24 l 24 1 Fault Clear I I I I J I I I I I . I I 5 1 25 | | AM Entable 1 J I I I I I I I I I I 1 6 1 26 1 I RTZ J RTZ I J I I I J I i i. I I 1 7 1 27 1 J | | Data l I | I I 1 Strobe Early I I i I I 1 8 1 28 1 ss Data I I I I I I Strobe Late 1 I I I J I 1 I 1 9 1 29 | | Release ss Priority J 4 ss ss I I Select I TABLEAU 1 les informations suivantes - Du contrôleur vers l'unité de mémoire : un signal d'autorisation de sélection d'unité DRIVE SELECT HOLD, un bus de sortie à huit bits BUS OUT O à BUS OUT 7, un code de validation sur trois bits TAG 20, TAG 21 , TAG 22 des bus de sortie à huit bits BUS OUT O à BUS OUT 7 et d'entrée à huit bit BUS IN o à BUS IN 7, un signal de validation de ce code de validation et du bus de sortie TAG GATE OUT, et les signaux de commande et de validation de mise en rotation en chaîne des unités de mémoire POWER SEQUENCE PICK et POWER SEQUENCE HOLD. - De l'unité de mémoire vers le contrôleur : les signaux de synchronisation INDEX et SECTOR, un signal de validation du code de validation et du bus d'entrée à huit bits TAG GATE IN, et le bus d'entrée à huit bits BUS IN O à BUS IN 7. Le câble B' trente-quatre points de l'interface soixante-quinze points multiplexé, véhicule les informations suivantes - Les données en écriture ou lecture sur un fil bidirectionnnel READ/WRITE DATA. - du contôleur vers l'unité de mémoire, le signal d'horloge d'écriture WRITE CLOCK. - De l'unité de mémoire vers le contrôleur : le signal d'horloge pilote SERVO CLOCK, le signal d'horloge en lecture READ CLOCK, le signal de fin de positionnement des têtes SEEK END, le signal d'unité sélectionné MODULE ADDRESSED (équivalent à UNIT SELECTED de l'interface soixante points standard). Le tableau 2 explicite les informations présentes sur les bus de sortie en fonction des valeurs du code de validation TAG 20, TAG 21, TAG 22 . Le tableau 3 explicite les informations présentées sur les bus de sortie et d'entrée à huit bits et utilisées par le dispositif selon l'invention. Les autres fonctions sont réalisées directement par le contrôleur 3 à mémoire intercalaire, ou par le dispositif, ou non réalisées. BUS BUS OUT BUS IN CODE 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 SELECT 2 2 2 20 DEVICE DEVICE (RE- ATTEN 000 [D [D LAYED) TION 2 2 2 20 CARON RECOVERY CARLY LATE BUS BUS BUS BUS BUS BUS BUS BUS 001 STRODE STRODE OFFSET OFFSET OUT OUT OUT OUT OUT OUT OUT OUT SIT 0 SIT 1 SIT 2 SIT 3 SIT 4 SIT 5 SIT 6 SIT 7 DIAGNOSTIC CLEAR CLEAR CLEAR CLEAR CLEAR NO WRITE (VaL) V.I. VOLTAGE HEAD SEEK WRITE 010 RT1 ATTEN- CHECK FAULT ERROR AP3 HEAD FAULT OFF FAULT FAULT SELECT ERROR PROTECTION TION DIAG. STATUS RECOVERY SELECT CYL FAULT WEAD ADDRESS 24 2 2 2 20 START SPEED LOAD DIVIT NEADS SLOPE FINE 011 ### FAULT LOADED RION CYL 29 28 [CHO 100 READ SECTOR TARGET 26 25 24 2 2 2 20 REGISTER TARGET LOAD [CHO REGISTER TARGET 26 25 24 2 2 2 20 READ SECTOR 101 REGISTER TARGET 26 25 24 2 2 2 20 REGISTER LOV CTL 27 26 25 24 2 2 2 20 AM DM UNIT OFF SET CHECK 110 FOUND CYL. READY ACTIVE DIAC. CONTROL TRANSFER WHITE READ ADDRESS AM DM UNIT OFF SET CHECK 111 SECTOR DATE DATE MARK FOUND CYL. READY ACTIVE DIAC. COUNT ENABLE TABLEAU 2 BUS BUS OUT BUS IN CODE 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 SELECT 2 2 2 20 2 2 2 20 000 ERROR RECOVERY OFF SET OFF SET 001 DIAGNOSTIC RTZ CLEAR CLEAR WAITE (V.R) V.R VOLTAGE READ SEEK WAITE 010 CHECK FAULT FAULT OFF FAULT FAULT SELECT ERROR PROTECTED DIAG. STATUS CYL. FAULT HEAD ADDRESS 24 2 2 2 20 100 HIGH CYL 29 28 100 101 LON CYL 27 26 25 24 2 2 2 20 AM ON UNIT CHECK 110 FOUND CYL READY DIAC. CONTROL UNITE READ ADDRESS AM ON UNIT CHECK 111 DATE DATE MARK FOUND CYL. READY DIAC. ENABLE TABLEAU 3 La signification des informations présentes sur les bus de sortie BUS OUT et d'entrée BUS IN est indiquée par le code de validation à trois bits TAG 20 TAG 21 , TAG 22 et est validée par les signaux TAG GATE OUT de validation du bus et de sortie et TAG GATE IN de validation du bus d'entrée, les signaux binaires sont également actifs lorsqu'ils sont égaux à 1. Deux fonctions sont nécessaires pour fournir l'adresse complète de cylindre sur dix bits (à l'unité de mémoire ) dans l'ordre chronologique suivant - les deux bits de poids fort de l'adresse de cylindre sont émis sur les bits BUS OUT 6 et BUS OUT 7 du bus de sortie, avec le code de validation égal à 100 (HIGH CYL). - les huit bits de poids faible de l'adresse de cylindre sont émis sur le bus de sortie BUS OUT, avec le code de validation égal à 110 (LOW CYL). La sélection de tête est effectuée par les cinq bits BUS OUT 3 à BUS OUT 7 du bus de sortie, avec le code de validation égal 011 (HEAD ADDRESS). La sélection d'unité est effectuée par quatre bits BUS OUT 4 à BUS OUT 7 avec le code de validation égal à 000 (SELECT). Les signaux de décalage avant et arrière + OFFSET et - OFFSET (équivalents à SERVO OFFSET PLUS et SERVO OFFSET MINUS de l'interface soixante points standard) sont émis sur les BUS OUT 2 et BUS OUT 3 avec le code de validation égal à 001 (ERROR RECOVERY). Lorsque le code de validation est égal à 001 (DIAGNOSTIC), le bus d'entrée comporte les signaux WRITE FAULT d'anomalie à l'écriture, WRITE OR READ OFF CYLINDER de tentative d'écriture ou de lecture avec pasitionnement non effectué, WRITE AND READ FAULT de tentative d'écriture et de lecture simultanée, VOLTAGE FAULT d'anomalie de tension de l'alimentation électrique, HEAD SELECT FAULT de selection de plus d'une tête, SEEK ERROR d'erreur de positionnement des têtes, WRITE PROTECTED d'unité protégée, et le bus de sortie comporte les signaux RTZ de retour à zéro, CLEAR FAULT STATUTS de remise à zéro des indicateurs d'anomalie (équivalent à FAULT CLEAR sur l'interface soixante points) et CLEAR CHECK DIAGNOSTIC de remise à zéro de l'indicateur de faute CHECK DIAGNOSTIC. Les signaux WRITE GATE, READ GATE, ADDRESS MARK ENABLE émis sur le bus de sortie avec le code de validation égal à 111 (CONTROL) sont équivalents aux signaux de l'interface soixante points standard de même nom. Le signal CHECK DIAGNOSTIC d'indicateur de faute qui est émis sur le bit BUS IN 7 avec le code de validation égal à 111 (CONTROL) validé par le signal TAG GATE IN actif sur son front montant . Ce signal CHECK DIAGNOSTIC déclenche l'émission sur le bus de sortie BUS OUT du code de validation 010 (DIAGNOSTIC) de diagnostique. On remarquera que les signaux INDEX et SECTOR fournis par l'unité de disques apparaissent à la fois dans le câble A et le câble B de l'interface soixante points standard, et uniquement dans le câble A' de l'interface soixante-quinze points multiplexés. Les informations issues de l'unité 2 de mémoire sont transmises différemment selon le type d'interface. Pour l'interface soixante points, chaque information apparait sur un fil et est validée lorsque l'unité 2 est sélectionnée par un contrôleur 3 Pour l'interface soixante-quinze points multiplexés, chaque information apparait sur un bit du bus d'entrée dont la signification est définie selon le code de validation et est validé sur le front montant de TAG GATE IN. La figure 2 représente un exemple de couplage en double accès d'unités 2 de mémoire auxiliaire à deux contrôleurs 3, avec possibilité de mise en rotation télécommandée en chaine des unités, grâce à des dispositifs 1 selon l'invention. On a représenté à titre d'exemple deux unités 2 de mémoire soixante-quinze points multiplexés et une unité 4 de mémoire soixante points standard. Chaque unité 2 soixante-quinze points est couplée aux contrôleurs 3 soixante points via un dispositif 1 selon l'invention. Des terminateurs T sont prévus aux sorties des câbles de commande A de la dernière unité de mémoire de la chaine de connexion ou du dispositif 1 selon l'invention correspondant à la dernière unité de mémoire si celle-ci est du type soixante-quinze points. Chaque dispositif 1 et chaque unité 4 de mémoire soixante points comporte des moyens (9) de connexion au câble A de commande et au câble B à haute vitesse de transmission en provenance de chacun des contrôleurs 3. Les moyens 9 de connexion sont donc dédoublés. Les moyens 10 de connexion d'un dispositif 1 selon l'invention à une unité 2 de mémoire auxiliaire comportent des moyens de connexion d'un câble A' de commande 12 et des moyens de connexion d'un câble B' à haute vitesse de transmission 13.De plus, pour permettre la mise en rotation télécommandée en chaîne des unités 2, 4 de mémoire grâce aux signaux de commande POWER SEQUENCE PICK et à son signal de validation POWER SEQUENCE HOLD émis par chaque unité 2, 4 de mémoire après mise en rotation, les moyens 10 de connexion comportent des seconds moyens de connexion d'un second câble A' de commande 14 entre le dispositif 1 et l'unité 2 de mémoire. Pour la dernière unité 2, 4 de mémoire, si celle-ci est une unité 2 du type soixante-quinze points multiplexés, le second câble A' de commande 14 permettant la mise en rotation en chaîne n'est pas effectivement connecté, et un terminateur T' est prévu sur la sortie correspondante de l'unité 2 de mémoire. Selon l'invention, le dispositif comporte des moyens de conversion assurant d'une part, la conversion des informations en provenance de chaque contrôleur 3 soixante points standard en informations équivalentes logiquement et physiquement adaptées à l'unité 2 de mémoire soixante-quinze points multiplexés, et d'autre part, la conversion des informations en provenance de l'unité 2 de de mémoire soixante-quinze points multiplexés en informations équivalentes logiquement et physiquement adaptées à chaque contrôleur 3 soixante points standard. On a représenté en figure 3 le schéma synoptique d'un dispositif selon l'invention mettant en évidence les dits moyens de conversion. Les moyens de sélection de l'unité 2 de mémoire sont déportés sur le dispositif selon l'invention. Ainsi, un dispositif 1 selon l'invention comporte des moyens 5 de sélection du dispositif i par dU moins un contrôleur 3 soixante points standard, et des moyens 6,7,6 de sélection permanente de l'unité 2 de mémoire par le dispositif 1 selon l'invention. Les moyens de sélection permanente de l'unité 2 de mémoire par le dispositif 1 selon l'invention permettent de trouver le numéro de I'unité 2 de mémoire lors de la mise en fonction du dispositif 1 et à chaque fois que c'est nécessaire (changement de numéro, coupure de courant...) et de mémoriser ce numéro d'unité.Pour ce faire, les moyens de sélection permanente de l'unité 2 de mémoire par le dispositif 1 comportent un compteur 6 fournissant un numéro d'unité, un registre 7 SEL de mémorisation du numéro d'unité connceté au bus de sortie BUS OUT à huit bits, et un circuit 8 d'initjialîsation qui lance la phase de recherche du numéro d'unité en déclenchant le circuit 16 d'horloges séquenceur qui lui, en plus du code de validation égal à 000 (SELECT) autorisant cette recherche de numéro d'unité, et du signal de validation TAG GATE OUT, émet d'une part un signal d'horloge LBUSCK incrementant le compteur 6 et d'autre part le signal de validation LOCSEL du registre 7 SEL, et ce jusqu'à réception du signal MODULE ADDRESSED en retour de l'unité 2 de mémoire qui stoppe le circuit 16 séquenceur et invalide le signal d'horloge LBUSCK de façon que l'unité 2 de mémoire reste par la suite sélectionnée, le compteur 6 comportant en permanence le numéro de cette unité 2 sélectionnée. Après la phase proprement dite d'initialisation qui consiste à détecter la mise sous tension et à forcer l'état de certaines bascules, le circuit 8 d'initialisation applique en permanence le signal DRIVE SELECT HOLD d'autorisation de sélection d'unités sur le câble A' vers l'unité 2 de mémoire, la sélection 2 de l'unité 2 est donc ainsi permanente. Un dispositif 1 selon l'invention comporte avantageusement (voir figures 2 et 3) des moyens de connexion à au moins deux contrôleurs 3 d'unités de mémoire soixante points standard et des moyens 5 logiques de sélection des contrôleurs 3 en accès multiple, gérant le partage de l'accès au dispositif 1 et à l'unité 2 de mémoire. De préférence, le dispositif 1 comporte des moyens 9 de connexion à deux contrôleurs 3 , et des moyens logiques de sélection en double accès. Un dispositif 1 selon l'invention comporte également des moyens 10 de connexion à une unité de disques magnétiques durs soixante-quinze points multiplexés constituant la dite unité 2 de mémoire auxiliaire. Tous ces moyens 9, 10 de connexion comportent de façon connue des circuits émetteurs et récepteurs standard permettant d'obtenir un système de transmission adapté et équilibré. Les moyens 9 de connexion aux contrôleurs 3 sont doublés et permettent la connexion d'un câble A de commande et d'un câble B à haute vitesse de transmission d'un premier contrôleur 3, ainsi que d'un câble A de commande et d'un câble B à haute vitesse de transmission d'un deuxième contrôleur 3. Les sorties des circuits récepteurs de ces moyens 9 de connexion, en collecteur ouvert, autorisent un "OU CABLE" permettant une simplification dans la gestion des voies en provenance de l'un ou l'autre des contrôleurs 3. Des moyens il réalisant HOU CABLEH sont donc prévus à la sortie des câbles A de commande des contrôleurs 3. Les moyens de conversion comportent des moyens 15 de transcodage des signaux de validation TAG1, TAG2, TAG3 du bus à dix bits en provenance de chaque contrôleur 3. Ces moyens 15 de transcodage des signaux de validation fournissent un code de validation TAG 20, TAG 21, TAG 22 du bus de sortie BUS OUT à huit bits en fonction des signaux de validation TAGt, TAG2, TAG3 et des valeurs présentes sur le bus à dix bits de chaque contrôleur 3, de façon que ce code de validation permette l'émission des informations correspondantes sur le câble A' de l'unité 2 de mémoire. Ces moyens 15 de transcodage des signaux de validation permettent donc essentiellement de transformer les signaux de validation en provenance d'un câble A à soixante points standard en signaux de validation destinés à un câble A' à soixante-quinze points multiplexés.Les moyens 15 de transcodage des signaux de validation sont connectés aux moyens logiques 11 réalisant le 0r CABLE". Ainsi, ces moyens logiques 11 réalisant le "OU CABLE" fournissent aux moyens 15 de transcodage des signaux de validation, d'une part les signaux de validation TAG1, TAG2, TAG3, et d'autre part les valeurs présentes sur le bus à dix bits BIT O à BIT 9. Les moyens 15 de transcodage des signaux de validation déclenchent, sur réception d'un signal de commande issu d'un contrôleur 3, un circuit 16 d'horloges séquenceur. Ce code de validation traverse le circuit 16 d'horloges séquenceur et est émis à l'unité 2 de mémoire. Le signal de commande en provenance du contrôleur 3 est défini par un signal de validation TAG1 ou TAG2 ou TAG3, et par les valeurs du bus à dix bits, reçues par les moyens 15 de transcodage des signaux de validation. Les moyens 15 de transcodage des signaux de validation fournissent un premier code de validation TAG 20, TAG 21, TAC 22 au circuit 16 d'horloges séquenceur. Ce circuit 16 d'horloges séquenceur détermine ensuite la succession de signaux à inscrire sur le câble A' de l'unité 2 de mémoire, en fonction du premier code de validation TAG 21, TAG 21 , TAG 22 fourni par les moyens 15 de transcodage des signaux de validation.De plus, le circuit 16 d'horloges séquenceur fournit, pour chaque signal d'une succession de signaux, le code de validation TAG 20 TAG 21, TAG 22, et le signal de validation en sortie TAG GATE OUT, sur le câble A' de unité 2 de mémoire. Les moyens de conversion comportent également des moyens 17 de transcodage des valeurs du bus à dix bits BIT O A BIT9 en provenance d'un contrôleur 3. Ces moyens 17 de transcodage fournissent les valeurs à appliquer sur le bus de sortie à huit bits BUS OUT O à BUS OUT 7 de l'unité 2 de mémoire en fonction du code de validation TAG 20 TAG 21, TAG 22, issu des -moyens 15 de transcodage des signaux de validation. Ces moyens 17 de transcodage sont constitués d'émetteurs de bus 19, 20, 21, 22 décrits plus en détail pas la suite. Les moyens de conversion comportent également des émetteurs de bus 7,18,19,20 21 et 22 qui forcent les valeurs des bits BUS OUT O à BUS OUT 7 du bus de sortie à huit bits du câble A' de l'unité 2 de mémoire en fonction du signal à appliquer sur cette unité 2 de mémoire. Le circuit 16 d'horloges séquenceur fournit également pour chaque signal de commande un signal de validation LOCZERO, LOCLCYL, LOCSEL, LOCHCYL, LOCCNT pour un des émetteurs de bus 7,18,19,20 et 21 des moyens de conversion selon le signal à appliquer sur l'unité 2 de mémoire. Les émetteurs de bus 7,18,19,20 et 21 sont constitués de registres comportant les valeurs à émettre sur le bus de sortie BUS OUT. Un premier registre émetteur 18 force tous les bits du bus de sortie BUS OUT O à BUS OUT 7, à zéro, mettant ainsi ce bus à l'état innactif pour l'unité 2 de mémoire. Ce registre 18 est dit registre ZERO. Il force le bus de sortie BUS OUT lorsqu'il reçoit un signal de validation LOCZERO du circuit 16 d'horloges séquenceur. Un registre 19 directement connecté au bus à dix bits en sortie des moyens logiques 11 réalisant le "OU CABLE" mémorise les huit bits de poids faible d'une adresse de cylindre. Ce registre 19 est appelé registre LCYL. De même, un registre 20, directement connecté sur le bus à dix bits en sortie des moyens logiques 11 réalisant le "OU CABLE" mémorise les deux bits de poids fort d'une adresse de cylindre. Ce registre est appelé registre 20 HCYL. Le registre 19 LCYL permet également de mémoriser une adresse de tête de lecture/écriture. Ces registres 19 LCYL et 20 HCYL forcent les valeurs du BUS de sortie BUS OUT lorsqu'ils recoivent respectivement un signal de validation LOCLCYL, et LOCHCYL en provenance du circuit 16 d'horloges séquenceur. Un registre 21 émet sur le bus de sortie à huit bits BUS OUT O à BUS OUT 7 les valeurs correspondants aux signaux RTZ de retour à zéro des têtes, FAULT CLEAR de remise à zéro des indicateurs d'anomalies, SERVO OFFSET PLUS et SERVO OFFSET MINUS de décalage avant et arrières de l'équipage mobile supportant les têtes, à reception du signal de validation LOCCNT en provenance du circuit 16 d'horloges séquenceur. Ce registre est dit registre 21 CNT, et comporte un circuit de transcodage des bits du bus à dix bits. Un émetteur de bus 22, également directement connecté au bus à dix bits en sortie des moyens logiques 11 réalisant le "OU CABLE", transmet directement les signaux WRITE GATE, READ GATE de validation respectivement d'écriture, lecture, ADDRESS MARK ENABLE de validation de repère d'adresse secteur en provenance d'un contrôleur 3 sur le bus de sortie à huit bits BUS OUT O à BUS OUT 7.Cet émetteur 22 ne comporte pas de registre et effectue par simple câblage un transcodage des bits pour assurer la correspondance correcte des signaux. Cet émetteur 22 est appelé émetteur 22 WRD, et est actif à réception d'un signal de validation LOCWRD en provenance des moyens 15 de transcodage des signaux de validation. Le registre 7 de mémorisation d'un numéro d'unité, dit registre 7 SEL, contient un numéro d'unité 2 de mémoire qui, lorsque l'unité 2 de mémoire est sélectionnée, et celui de cette unité 2 de mémoire. Comme déjà dit, le compteur 6 de recherche de numéro d'unité fournit ce numéro d'unité au registre 7 SEL. Le registre 7 SEL, force les valeurs du bus de sortie à huit bits BUS OUT o à BUS OUT 7 à réception du signal de validation LOCSEL en provenance du circuit 16 d'horloges séquenceur. Les moyens 5 de sélection lisent le numéro d'unité sur le compteur 6. Comme on le remarquera à la lecture de la figure 3, les données appliquées aux registres émetteurs 19 LCYL, 20 HCYL, et 22 WRD proviennent directement du bus à dix bits BIT O à BIT 9 en sortie des moyens logiques 11 réalisant un "OU CABLE". Par contre, les données appliquées au registre 21 CNT proviennent des moyens 17 de transcodage des valeurs du bus à dix bits, qui assurent la correspondance entre les bits BIT O à BIT 9 du bus à dix bits en provenance du contrôleur 3 et les bits BUS OUT O à BUS OUT 7 du bus de sortie à huit bits, selon le signal de commande à transmettre (RTZ, FAULT CLEAR, SERVO OFFSET PLUS, SERVO OFFSET MINUS). Les moyens 17 de transcodage des valeurs du bus à dix bits en provenance du contrôleur 3 sont constitués des registres 19 LCYL, 20 HCYL, 21 CNT et 22 WRD, et sont relies au bus à dix bits BIT O à BIT 9 en sortie des moyens logiques ll réalisant le "OU CABLE". Comme on l'a vu chacun des registres émetteurs 7 SEL, 18 ZERO, 19 LCYL, 20 HCYL et 21 CNT est validé sur le bus de sortie BUS OUT, par un signal de validation respectivement LOCSEL, LOCZERO; LOCLCYL, LOCHCYL, LOCCNT, issu du circuit 16 d'horloges séquenceur. Au contraire, l'émetteur 22 WRD est validé sur le bus de sortie BUS OUT, dès que les moyens 15 de transcodage des signaux de validation détectent un des signaux READ GATE ou WRITE GATE . Dans ce cas, les moyens 15 de transcodage des signaux de validation émettent le signal de validation LOCWRD à l'émetteur 22 WRD.En effet, ces signaux,READ & TE,WRITE GATE, ADDRESS MARK ENABLE concernant des opérations de transfert ou de prémarquage sont similaires sur le bus à dix bits BIT O à BIT 9 de l'interface soixante points standard, et sur le bus de sortie å huit bits BUS OUT Q à BUS OUT 7 de l'interface soixante-quinze points multiplexés. Le dispositif 1 selon l'invention assure donc la transparence de ces signaux dès qu'une opération de transfert ou de prémarquage est détectée par les moyens 15 de transcodage des signaux de validation. De plus, lorsque le signal de validation TAG3 de contrôle en provenance du contrôleur 3 est actif, le circuit 16 d'horloges séquenceur est déclenché, puis bloqué sur l'émission du code de validation 111 (CONTROL) sur le câble A' de l'interface soixante-quinze points multiplexés. Les moyens de conversion d'un dispositif 1 selon l'invention comportent également des moyens 23 de reconstitution par échantillonnage des signaux en provenance de l'unité 2 de mémoire et à destination du contrôleur 3 de à partir des informations présentes sur le bus d'entrée à huit bits BUS IN O à BUS IN 7 et des valeurs du code de validation TAG 20 TAG 21, TAG 22 du câble A' de commande soixante-quinze points en provenance de l'unité 2 de mémoire.Ces moyens 23 de reconstitution par échantillonnage des signaux reconstituent les signaux FAULT d'anomalies, et/ou SEEK ERROR d'erreurs de positionnement, et/ou ON CYLINDER de positionnement effectué, et/ou SEEK END de fin de positionnement, et/ou UNIT READY d'unité -prête, et/ou WRITE PROTECTED d'unité protégée, à partir des valeurs du bus d'entrée à huit bits BUS IN O à BUS IN 7, validées par le signal de validation du bus d'entree TAG GATE IN selon les valeurs du code de validation TAG 20, TAG 21, TAG 22, du câble A' en provenance de l'unité 2 de mémoire.En effet, ces signaux sont nécessaires au contrôleur 3 sur son câble A de commande soixante points standard, alors qu'il ne sont validés sur le bus d'entrée à huit bits BUS IN O à BUS IN 7 que lors de l'émission du signal de validation TAG GATE IN avec le code de validation égal à 110 ou 111. De plus, on remarquera que le signal SEEK END de fin de positionnement n'est généralement pas transmis par les câbles soixante-quinze points multiplexés. Par conséquent, ce signal doit être reconstitué à partir des signaux SEEK ERROR d'erreur de positionnement des têtes et ON CYLINDER de positionnement effectué. Plus précisément, le signal SEEK END de fin de positionnement est reconstitué par le OU logique du signal SEEK ERROR d'erreur de positionnement des têtes et du signal ON CYLINDER de positionnement effectué, dans le circuit 23 de reconstitution de signaux. Ces signaux sont reconstitués à partir du bus d'entrée à huit bits BUS IN O à BUS IN 7 par un ensemble de bascules du circuit 23 de reconstitution des signaux.En fonction de l'ordre en cours d'émission vers l'unité 2 de mémoire, certaines bascules sont validées et certains bits du bus de sortie à huit bits BUS IN O à BUS IN 7 sont mémorisés sur le front montant du signal de validation de ce bus TAG GATE IN. Une bonne reconstitution des signaux exige un échantillonage du bus d'entrée BUS IN aussi rapide que possible, et ce en particulier pour les signaux ON CYLINDER, SEEK END, SEEK ERROR concernant le positionnement des têtes de lecture/écriture. C'est pourquoi, selon l'invention, l'échantillonnage effectué par le circuit 23 de reconstitution des signaux se fait à la fréquence maximale disponible-dans le dispositif 1. Ainsi, le circuit 23 de reconstitution de signaux effectue un échantillonnage à une fréquence de l'ordre de 400 KHZ, correspondant à la fréquence du circuit 16 d'horloges séquenceur. Le circuit 16 d'horloges séquenceur reçoit en plus du code de validation TAG 20, TAG 2a, TAG 22, émis par les moyens 15 de transcodage des signaux de validation, des signaux relatifs à l'état de l'unité 2 de mémoire, notamment en provenance des moyens 23 de reconstitution des signaux. Ces signaux sont par exemple le signal MODULE ADDRESSED d'unité sélectionnée, ON CYLINDER de positionnement des têtes effectuées, CHECK DIAGNOSTIC indicateur de fautes. Le circuit 16 d'horloges séquenceur reçoit également deux signaux internes au dispositif 1.Les signaux ON CYLINDER de positionnement effectué,et/ou UNIT READY d'unité prête, et/ou LDIAG à usage interne de déclenchement du code de validation 010 (DIAGNOSTIC) sont reconstitués par échantillonnage respectivement du bit BUS IN 2 , et/ou du bit BUS IN 3 et/ou du bit BUS IN 7 du bus d'entrée à huit bits correspondant à ces signaux lors de la validation par le signal TAG GATE IN du code de validation 110 (LOW CYL) pour lequel les huit bits du bus de sortie BUS OUT correspondent aux bits de poids fort de l'adresse de cylindre, ou du code de validation 111 (CONTROL) de contrôle. Avantageusement, le circuit 16 d'horloges séquenceur émet le signal de validation du registre 18 ZERO forçant les bits du bus de sortie BUS OUT à l'état inactif et le code de validation TAG 20, TAG 21, TAG 22 égal à 111 (CONTROL) en vue d'obtenir par échantillonnage les signaux ON CYLINDER et/ou UNIT READY et/ou LDIAG nécessaires au contrôleur 3 et / ou au dispositif 1. Le signal LDIAG à usage interne est émis à partir du signal CHECK DIAGNOSTIC en provenance de l'unité 2 de mémoire, et est utilisé par le circuit 16 d'horloges séquenceur pour déclencher une séquence de diagnostique par émission du code validation égal à 010 (DIAGNOSTIC). Les signaux SEEK ERROR d'erreur de positionnement et/ou WRITE PROTECTED d'unité protégée sont reconstitués par les moyens 23 de reconstitution par échantillonnage respectivement du bit BUS IN 6 et/ou du bit BUS IN 7 du bus d'entrée à huit bits correspondant à ces signaux, ces bits étant mémorisés lors de la validation par le signal TAG GATE IN du code de validation égal à 010 (DIAGNOSTIC) de diagnostique. De même, le signal FAULT d'anomalies est reconstitué par échantillonnage à partir des bits d'anomalies du bus d'entrée BUS IN à huit bits. Plus précisément, le signal FAULT est ld résultante du ou logique de ces divers bits d'anomalies. Ainsi, il est reconstitué par échantillonnage du OU logique des bits d'anomalies BUS IN 1, 2, 3, 4, 5 correspondant respectivement à WRITE FAULT d'anomalies à ltécriture, WRITE OR REND OFF CYLINDER de tentative d'écriture ou de lecture avec positionnement non effectué des têtes de lectures / écriture, WRITE AND READ FAULT de tentative d'écriture et de lecture simultanée, VOLTAGE FAULT d'anomalies de tension, HEAD SELECT FAULT de sélection de plus d'une tête de lecture / écriture, le OU logique de ces bits d'anomalie étant mis en mémoire lors de la validation du code de validation de diagnostique égal à 010 (DIAGNOSTIC). Les câbles à haute vitesse de transmission de l'interface soixante-quinze points multiplexés et de l'interface soixante points standard véhiculent des signaux rapides de même format. Les données à lire ou à écrire sur l'unité 2 de mémoire transitent sur deux fils dans l'interface soixante points standard et sur un seul fil bidirectionnel dans l'interface soixante-quinze points multiplexés. Ainsi, les moyens de conversion d'un dispositif 1 sont transparents pour les informations SERVO CLOCK d'horloge pilote et / ou READ CLOCK d'horloge de lecture, et / ou READ DATA des données en lecture,et / ou SECTOR de top secteur et / ou INDEX de top tour de synchronisation. Ces signaux en provenance de l'unité 2 de mémoire sont donc directement sous le câble B de chaque contrôleur 3.De même, les -moyens de conversion sont transparents pour les informations WRITE CLOCK d'horloge d'écriture,et / ou WRITE DATA des données en écriture, ces signaux en provenance de l'un des contrôleurs 3 étant appliqués directement sur le câble B' de l'unité 2 mémoire. Ainsi, les signaux SERVO CLOCK, READ CLOCK, READ DATA, SECTOR, INDEX, WRITE CLOCK et WRITE DATA traversent le dispositif 1 sans transformation notable. Le fil bidirectionnel READ/WRITE DATA est émis sur les fils READ DATA des voies correspondant à chacun des contrôleurs 3 lorsque une lecture est en cours. Lorsque une écriture est en cours, un multiplexeur 24 sélectionne les signaux WRITE DATA, WRITE CLOCK de l'une des deux voies en provenance des contrôleurs 3. Le signal WRITE CLOCK est directement appliqué aux émetteurs du câble B' vers l'unité 2 de mémoire tandis que le signal WRITE DATA traverse un multiplexeur 25 bidirectionnel afin d'être émis sur le fil bidirectionnel READ/WRITE DATA vers l'unité 2 de mémoire. Lors de l'écriture, le multiplexeur 25 transmet donc directement les informations READ DATA aux câbles B des contrôleurs 3. Les signaux SECTOR et INDEX sont récupérés sur le câble A' en provenance de l'unité 2 de mémoire et appliqués à la fois aux deux câbles B à haute vitesse de transmission et aux deux câbles A de commande des contrôleurs 3. On remarquera ainsi que quasiment toutes les fonctionnalités de l'interface standard sont implémentées dans le dispositif 1 selon l'invention. En particulier, les moyens 5 logiques de sélection en double accés traitent les fonctions RELEASE de libération et PRIORITY SELECT de sélection prioritaire, qui sont implémentées normalement dans les unités 2 de mémoires standard double accés. En sortie des moyens 5 logiques de sélection en double accés, des signaux de validation permettent de sélectionner une voie ou l'autre correspondant à un contrôleur 3. Un signal BUSY d'unité occupée est également appliqué sur chacune des voies à destination des contrôleurs 3. L'invention concerne également un ensemble informatique comportant au moins un contrôleur d'unités de mémoire auxiliaire à mémoire intercalaire soixante points, notamment un DIRAM 32 (marque déposée), et au moins une unité 2 de mémoire soixante quinze points multiplexés, chacune de ces unités 2 étant couplée à au moins un contrôleur 3 via un dispositif 1 d'adaptation selon l'invention. L'invention peut faire l'objet de nombreuses variantes de réalisation structurelles évidentes à l'homme du métier. REVENDICATIONS 1) Dispositif d'adaptation d'une unité de mémoire auxiliaire à au moins un contrôleur de cette unité de mémoire auxiliaire, caractérisé en ce que l'unité (2) de mémoire auxiliaire étant du type à deux câbles de connexion : un câble A' de commande soixante-quinze points multiplexés et un câble B' à haute vitesse de transmission et chaque contrôleur (3) étant du type à deux câbles de connexion : un câble A de commande soixante points standard et un câble B à haute vitesse de transmission, il comporte des moyens de conversion assurant d'une part la conversion des informations en provenance de chaque contrôleur (3) soixante points standard en informations équivalentes logiquement et physiquement adaptées à l'unité (2) de mémoire soixante-quinze points multiplexés, et d'autre part la conversion des informations en provenance de l'unité (2) de mémoire en informations équivalentes logiquement et physiquement adaptées à chaque contrôleur (3) soixante points standard. 2) Dispositif selon la revendication 1 caractérisé en ce qu'il comporte des moyens (6,7,8) de sélection permanente de l'unité (2) de mémoire par le dispositif (1). 3) Dispositif selon l'une quelconque des revendications 1 et 2 caractérisé en ce qu'il comporte des moyens (5) de sélection du dispositif (1) par au moins un contrôleur (3) soixante points standard. 4) Dispositif selon l'une quelconque des revendications 1 à 3 caractérisé en ce qu'il comporte des moyens (9) de connexion à au moins deux contrôleurs (3). soixante points standard et des moyens logiques de sélection de ces contrôleurs (3) en accès multiple, gérant le partage de l'accès au dispositif (1) et à l'unité (2) de mémoire. 5) Dispositif selon l'une quelconque des revendications 1 à 4 caractérisé en ce qu il comporte des moyens (10) de connexion à une unité (2) de disques magnétiques durs soixante-quinze points multiplexés constituant la dite unité (2) de mémoire auxiliaire. 6) Dispositif selon l'une quelconque des revendications 1 à 5 caractérisé en ce que le câble A de commande soixante points en provenance de chaque contrôleur (3) comportant un bus à dix bits et trois signaux de validation TAG1, TAG2, TAG3 de ce bus; et le câble A' de commande soixante-quinze points de l'unité (2) de mémoire comportant un bus de sortie à huit bits véhiculant les informations à destination de cette unité (2) de mémoire , un code de validation du bus de sortie sur trois bits TAG 20, TAG 21, TAG 22, et un signal de validation TAG GATE OUT de ce code de validation et du bus de sortie; les moyens de conversion comportent des moyens (15) de transcodage des signaux de validation TAG1, TAG2, TAG3 du bus à dix bits en provenance du contrôleur (3) qui accède à l'unité (2) de mémoire, qui fournissent un code de validation TAG 20 TAG 21 ,TAG 22 du bus à huit bits en fonction des signaux de validation TAG1,TAG2,TAG3, et des valeurs présentes sur le bus à dix bits du contrôleur(3), de façon que ce code de validation permette l'émission des informations correspondantes sur le câble A' de l'unité (2) de mémoire. 7) Dispositif selon l'une quelconque des revendications 1 à 6 caractérisé en ce que les moyens de conversion comportent des moyens (17) de transcodage des valeurs du bus à dix bits, en provenance du contrôleur (3) en valeurs à appliquer sur le bus de sortie à huit bits BUS OUT O à BUS OUT 7 de l'unité (2) de mémoire, en fonction du code de validation TAG 20, TAG 21,TAG 22, issu des moyens (15) de transcodage des signaux de validation. 8) Dispositif selon l'une quelconque des rev 1 à 7 caractérisé en ce que les moyens de conversion comportent des moyens (23) de reconstitution par échantillonnage des signaux en provenance de l'unité (2) de mémoire à destination du contrôleur (3) à partir des informations présentes sur le bus d'entrée à huit bits BUS I O à BUS IN 7 et des valeurs du code de validation TAG 20, TAC 21 ,TAG 22, du câble A' de commande de l'unité (2) de mémoire. 9) Dispositif selon l'une quelconque des revendications 1 à 8 caractérisé en ce que les moyens de conversion comportent un circuit (16) d'horloges séquenceur qui détermine et commande l'inscríption sur le câble A' de l'unité (2) de mémoire, d'un signal ou d'une succession de signaux en fonction du premier code de validation TAG 20, TAG 21,TAG 22, fourni par les moyens (15) de transcodage des signaux de validation. 10) Dispositif selon l'une quelconque des revendications 1 à 9 caractérisé en ce que le circuit (16) d'horloges séquenceurs fournit, pour chaque sign,al de commande ,le code de validation TAG 20,TAG 21,TAG 22, et le signal de validation en sortie TAG GATE OUT sur le câble A' de l'unité (2) de mémoire , et un signal de validation LOCZERO, LOCLCYL, LOCSEL, LOCHCYL, LOCCNT pour des registres émetteurs de bus (7, 18, 19, 20, 21) qui forcent les valeurs des bits BUS OUT O à BUS OUT 7 du bus de sortie à huit bits du câble A' de l'unité (2) de mémoire en fonction du signal à appliquer sur cette unité (2) de mémoire. 11) Dispositif selon l'une quelconque des revendications 1 à 10 caractérisé en ce que les moyens de selection permanente de l'unité (2) de mémoire par le dispositif (1) comportent un compteur (6) fournissant un numéro d'unité, un registre (7) SEL de mémorisation du numéro d'unité connecté au bus de sortie BUS OUT à huit bits, et un circuit (8) d'initialisation qui lance la phase de recherche du numéro d'unité en déclenchant le circuit (16) d'horloges séquenceur qui lui, en plus du code de validation égal à 000 (SELECT) autorisant cette recherche de numéro d'unité;; et du signal de validation TAG GÂTE OUT, émet d'une part un signal d'horloge LBUSCK incrémentant le compteur (6) et d'autre part le signal de validation LOCSEL du registre (7) SEL, et ce jusqu'à réception du signal MODULE ADDRESSED en retour de l'unité (2) de mémoire qui stoppe le circuit (16) séquenceur et invalide le signal d'horloge LBUSCK de façon que l'unité (2) de mémoire reste par la suite sélectionnée, le compteur (6) comportant en permanence le numéro de cette unité (2) sélectionnée. 12) Dispositif selon l'une quelconque des revendications 1 à Il caractérisé en ce que les moyens de conversion sont transparents pour les informations SERVO CLOCK d'horloge pilote , et / ou READ CLOCK d'horloge de lecture,et / ou READ DATA des données en lecture,et /ou SECTOR de top secteur et / ou INDEX de top tour, de synchronisation, ces signaux en provenance de l'unité (2) de mémoire étant appliqués directement sur le câble B de chaque contrôleur (3), et WRITE CLOCK d'horloge d'écriture, et / ou WRITE DATA des données en écriture, ces signaux en provenance de l'un des contrôleurs (3) étant appliqués directement sur le câble B' de l'unité (2) de mémoire , de sorte que ces signaux SERVO CLOCK, READ CLOCK, READ DATA, SECTOR, INDEX, WRITE CLOCK et WRITE DATA traversent le dispositif (1) sans transformation notable. 13) Dispositif selon l'une quelconque des revendications 1 à 12 caractérisé en ce que les moyens (23) de reconstitution par échantillonnage des signaux reconstituent les signaux FAULT d'anomalie , et/ou SEEK ERROR d'erreur de positionnement, et/ou ON CYLINDER de positionnement effectué, et/ou SEEK END de fin de positionnement et/ou UNIT READY d'unité prête, et/ou WRITE PROTECTED d'unité protégée, à partir des valeurs du bus d'entrée à huit bits BUS IN O à BUS IN 7, validées par le signal de validation du bus d'entrée TAG GATE IN selon les valeurs du code de validation TAG 20,TAG 21,TAG 22, du câble A' en provenance de l'unité (2) de mémoire. 14) Dispositif selon l'une quelconque des revendications 1 à 14 caractérisé en ce que le circuit (2.3) de reconstitution de signaux effectue un échantillonnage à une fréquence de l'ordre de 400 KHz, correspondant à la fréquence maximale disponible par le circuit (16) d'horloges séquenceur. 15.Dispositif selon l'une quelconque des revendications 1 à 14 caractérisé en ce que le circuit (16) d'horloges séquenceur émet le signal LOCZERO de validation du registre 18 ZERO forçant les bits du bus de sortie BUS OUT à l'état inactif et le code de validation TAG 20, TAG 21, TAG 22 égal à 111 (CONTROL) en vue d'obtenir par l'échantillonnage les signaux ON CYLINDER et/ou UNIT READY et/ou LDIAG nécessaires au contrôleur (3) ou au dispositif (1). 16. Dispositif selon l'une quelconque des revendications 1 à 15 caractérisé en ce que le signal SEEK END de fin de positionnement est reconstitué par le OU logique du signal SEEK ERROR d'erreur de position des têtes et du signal ON CYLINDER de positionnement effectué. 17. Ensemble informatique caractérisé en ce qu'il comporte au moins un contrôleur d'unité de mémoire auxiliaire à mémoire intercalaire soixante points, notamment un DIRAM 32 (marque déposée), et au moins une unite (2) de mémoire soixante-quinze points multiplexés, chacune de ces unités (2) étant couplée à au moins contrôleur (3) via un dispositif (1) d'adaptation selon l'une quelconque des revendications 1 à 16.