Brevet FR2596202A1 — publié le 19870925

La présente invention concerne des dispositifs semiconducteurs et plus particulièrement des circuits intégrés contenant des transistors de type bipolaire complémentaire'et plus précisément des transistors NPN pour lesquels on souhaite une tension de claquage élevée. La tendance croissante à l'augmentation du degré d'intégration des appareils électroniques ainsi que de la densité d'intégration pour des raisons évidentes de miniaturisation et d'économie, entraîne la nécessité de rechercher de nouvelles solu10 tions à divers problèmes de conception qui se présentent quand on essaye de rendre compatible des exigences qui s'opposent souvent et/ou qui sont de toute manière différentes pour des parties distinctes de circuit qui, de façon de plus en plus fréquente, doivent être formées sur la même puce de matériau semiconducteur. 15 L'un des problèmes que l'on rencontre souvent lors de la conception d'un circuit intégré provient de la nécessité pour une certaine partie du circuit, par exemple un tampon de sortie, de pouvoir supporter une certaine surtension, par exemple de l'ordre de 100 volts, alors que le reste du circuit intégré, qui 20 peut comprendre des étages de décodage et de traitement de signal par exemple, peut de façon avantageuse et avec de meilleures performances être réalisé par un processus de fabrication conçu pour une tension d'alimentation de seulement 12 volts, par exemple. En pratique, ces situations fréquentes signifient souvent 25 qu'une telle partie de circuit nécessitant une tension de claquage élevée et qui ne représente souvent qu'un faible pourcentage en terme de surface occupée par rapport à la surface totale du circuit intégré complet entraîne le recours à une technologie de fabrication adaptée à une telle tension élevée pour le dispositif 30 complet. Ceci peut également entraîner que le dispositif a des dimensions accrues, la densité d'intégration d'une technologie à haute tension étant normalement plus faible que la densité d'intégration d'une technologie à plus faible tension. En outre, la densité de courant dans des dispositifs produits par une technologie haute tension est par comparaison plus faible et ceci implique une augmentation supplémentaire de la surface requise pour le dispositif. Un composant typique de telles parties de circuits de sortie dans des circuits intégrés qui est déterminant en ce qui concerne la tension de claquage est le transistor NPN. Dans le but de résoudre les problèmes liés aux limitations imposées par les structures NPN, diverses mesures ont été o10 proposées pour augmenter, en particulier, la tension de claquage des structures NPN conçues pour contrôler de relativement hautes tensions par rapport à leur tension de claquage intrinsèque, de sorte qu'un processus de fabrication et des structures intégrées conçus pour des tensions de façon générale inférieures puissent 15 être utilisés pour l'ensemble du circuit intégré. Selon les techniques de l'art antérieur, un tel résultat est obtenu en reliant un JFET (transistor à effet de champ à jonction) ayant une grille mise à la masse en série avec le collecteur du transistor NPN considéré, comme cela est représenté schéma20 tiquement en figure 1. De cette façon, la tension collecteur/émetteur (VCE) du transistor NPN équivalent, "s'étale" sur la conne::ion en série des jonctions de drain et de source (JFET) et des jonctions de collecteur et d'émetteur (NPN), augmentant ainsi la tension maximale sup25 portée par la structure NPN équivalente. Cette solution connue présente toutefois certains inconvénients pour autant que le courant maximal qui peut être fourni par le transistor équivalent NPN est limité par le courant permis maximum dans le transistor JFET. Dans de nombreuses applications, en particulier dans des étages de sortie d'une certaine puissance nominale, la limitation du courant que l'on peut fournir entraîne des problèmes. En conséquence, un objet principal de la présente invention est de fournir un système amélioré pour augmenter la tension de claquage 35 d'un transistor NPN équivalent en comparaison de la tension de claquage intrinsèque du transistor NPN, exempt des inconvénients mentionnés. Un autre objet de la présente invention est de prévoir une structure intégrée améliorée pour fabriquer un transistor intégré équivalent à un NPN avec une tension de claquage élevée et une capacité de courant de sortie élevée. Un autre objet de la présente invention est de prévoir un transistor équivalent à un NPN sensiblement exempt d'effet Early. Ces objets et avantages sont obtenus, selon la présente invention, par un agencement du circuit constitué d'un transistor 10 NPN, d'un transistor PNP et d'un transistor à effet de champ du type à jonction (JFET) dans lequel le collecteur du transistor PNP est connecté au collecteur du transistor NPN et le transistor JFET a sa source reliée aux collecteurs des deux transistors bipolaires, son drain connecté à la base du transistor PNP et sa 15 grille connectée à la masse. Comme cela sera décrit plus en détail ci-après, le transistor NPN équivalent selon la présente invention n'est pas simplement intégré, mais se prête à être lui-même réalisé sous une forme intégrée particulièrement efficace et compacte. Dans des buts purement illustratifs et non limitatifs, la description détaillée suivante est faite en relation avec les dessins joints parmi lesquels: la figure 1 représente, comme cela a déjà noté cidessus, un agencement de circuit de l'art antérieur pour augmenter 25 la tension de fonctionnement tolérable par un transistor NPN; la figure 2 représente un agencement de circuit ou un dispositif selon la présente invention; la figure 3 représente le transistor équivalent correspondant à l'agencement de circuit de la figure 2; la figure 4 représente la courbe caractéristique IC-VC du transistor NPN équivalent représenté en figure 3; et la figure 5 représente, de façon schématique, une vue en coupe d'un mode de réalisation particulier du dispositif selon la présente invention sous forme intégrée. La figure 1 représente le circuit couramment utilisé, selon l'art antérieur, pour augmenter la tension de claquage du transistor NPN en comparaison de la tension de claquage intrin- sèque. Les bornes B, E et C correspondent aux bornes de base, d'émetteur et de collecteur du transistor NPN équivalent, respectivement. Comme cela a déjà été mentionné, l'inconvénient prin5 cipal d'un tel circuit réside dans la limitation imposée sur-le courant maximum de collecteur du transistor équivalent qui est déterminé par: ICMAX = IDSSJFET La figure 2 représente le schéma de circuit du dispo10 sitif selon l'invention dans lequel B, E et C désignent les bornes de base, d'émetteur et de collecteur, respectivement, du transistor NPN équivalent représenté en figure 3. Les avantages d'un tel dispositif sont multiples. En premier lieu, le gain en courant du transistor équivalent (hFEeq) 15 est sensiblement égal au gain du transistor NPN (hFEn). La tension de claquage du transistor équivalent LVCEOeq est plus ou moins égale à la somme de la tension de claquage intrinsèque du transistor NPN et de la tension de claquage intrinsèque du transistor PNP, c'est-à-dire: LVCEOeq = LVCEOn + LVCEOp (les indices n ou p indiquent la relation aux transistors NPN ou PNP, respectivement, dans toute la présente description, quand aucune mention contraire n'est faite). De façon étonnante, également, l'effet Early de la 25 structure NPN équivalente devient exceptionnellement faible et pratiquement négligeable. Pour mieux comprendre les avantages du dispositif selon l'invention, le fonctionnement du circuit, 'par exemple avec l'émetteur connecté à la masse, peut être analysé. Comme cela est connu, les équations fondamentales sont: hFEnIB = (hFEp + 1) IDS (1) KT I Vc VS + VDS + ---- ln (--) (2) p sp o les symboles sont ceux couramment utilisés dans la littérature du domaine et o, en particulier, Ap est la surface d'émetteur du transistor PNP et Jsp est la densité de courant de saturation inverse de la jonction émetteur-base du transistor PNP. Une courbe caractéristique arbitraire dans le plan IC, VC, pour IB = constante, est représentée en figure 4. Pour simplifier la description, il est possible de diviser un tel plan en cinq zones séparées définies par des lignes droites données par les équations: VC = constante = VBECUTINp, 10 VC2, VC3, VC4 et LVCEOp; comme cela est représenté dans le schéma de la figure 4. En fixant le plan de base IB à une valeur IB première zone I est rencontrée, qui est comprise entre l'origine 15 et la tension VBECUTINp o Ic = 0. Ainsi, le courant total de collecteur est nul tant que la tension Vc atteint puis devient supérieure à la tension VBECUTINp du transistor PNP (qui est d'environ 0,7 volt dans le silicium). En augmentant la tension Vc au delà de VBECUTINp, le 20 courant de collecteur commence à croître et la tension VC -VBECUTINp se répartit de façon à augmenter à la fois les tensions V et VDS satisfaisant aux équations (1) et (2). Cette zone de saturation (II) est caractérisée par un courant de collecteur qui croit avec la tension de collecteur et se termine dès que 25 la tension VS atteint une valeur propre à faire sortir le transistor NPN de sa zone de saturation, c'est-à-dire quand la tension VS a atteint une valeur minimale au delà de laquelle le gain en courant du transistor NPN (hFEn) devient indépendant de VS. Ainsi, la zone II se termine quand: KT hFE*IB VC2 =- In (h) + V DS + VDS+ CESATn (3) VC2 =q A J p sp o V DS est le point sur la caractéristique du JFET o: DS = DS hFEn+ B (4 IDS =IDS =h +1 iB 4 hFEp VGS = _VcEsATn Au delà de ce point, c'est-à-dire pour Vc>Vc2, il existe une zone III pour laquelle toute augmentation de la tension VC se répartit sur les tensions VDS et VS de façon à déplacer le 5 courant IDS sur une ligne droite dans le plan IDS, VDS, caractérisé par IDS I'DS = constante. Cette zone III de la caractéristique est caractérisée par le fait que VS et VDS croissent ensemble avec VC alors qu'IC reste constant et égal à IC = hFEn -I La zone III se termine quand: V K T ln ( FEn B) + Vpl) VC3 q J A sp p o Vp est la tension de pincement-entre la source et le drain du JFET pour une tension VGS = 0 (c'est-à-dire avec la grille con15 nectée à la masse). Quand Vc = VC3, le JFET a atteint sa zone de saturation. Au delà de ce point, c'est-à-dire pour Vc > VC3, le JFET fonctionne dans la zone de saturation et en conséquence sa 20 caractéristique courant/tension est donnée par l'équation suivante: V 2 IDS = IDSS (1 - S--) (7) IVp I la grille du JFET étant à la masse. En combinant l'équation (7) à l'équation (1), on obtient l'équation suivante: V* h FEn IB = IV (1 -) (8) V* IVpI (1 hFEn B (hFEp + t) IDSS En conséquence, cette zone IV est caractérisée par le fait que toute augmentation de la tension Vc augmente la tension VDS alors que la tension VS reste constante à la valeur établie par l'équation (8). En conséquence, comme la tension Vs reste cons35 tante, le transistor NPN n'est pas soumis à des modulations de base et en conséquence aucun effet Early n'est observé sur le courant de sortie IC. Cette zone IV se termine pour Vc = VC4; o VC4 = Vs+ LVCEOp. Quand la tension Vc devient supérieure à VC4, le transistor PNP commence à augmenter son courant de collecteur par 5 un mécanisme de claquage; toutefois le courant IC = hFEn ' IB ne peut augmenter sans discrimination pour autant qu'il est imposé par le transistor NPN. En conséquence, dans cette zone V, toute la tension VC dépassant VC4, augmente la tension VS qui réduit le courant de 10 base du transistor PNP bloquant ainsi le canal du JFET. Dans cette zone, le courant de collecteur IC continue à être constant tant que la tension Vs est propre à atteindre la tension LVCEOn du transistor NPN. En conséquence, le claquage effectif du transistor NPN 15 équivalent peut être donné par l'équation suivante: LVCEOeq - LVCEOp + LVCEOn (9) La figure 5 représente en coupe et schématiquement l'architecture d'une structure NPN équivalente faisant l'objet de la présente invention dans un mode de réalisation particulier de 20 celle-ci. La structure intégrée de l'invention est formée sur un substrat 1 de silicium monocristallin de type p qui est connecté à la masse. La couche épitaxiale 2 à faible niveau de dopage est du silicium de type n. Dans le cas d'un mode de réalisation sous forme intégrée du dispositif selon la présente invention, il est fondamental d'utiliser un transistor PNP ayant une structure verticale et un collecteur isolé. Ceci est nécessaire parce qu'un transistor PNP à structure de type latéral présente seulement une jonction unique 30 entre la région de base et le substrat et que, contrairement à cela, la structure PNP verticale présente de façon avantageuse deux jonctions en série entre la base et le substrat. La structure du transistor PNP vertical à collecteur isolé (ICV PNP) est représentée du côté droit de la figure 5 et + est constituée d'une couche enterrée 3 de type n (caisson à fond n) pour isoler le collecteur du substrat mis à la masse 1, par une + couche enterrée 4 de type p formée au dessus de la couche d'isolement 3, et qui représente la région de collecteur du transistor, le contact étant amené vers la surface du transistor au moyen de + la diffusion profonde de type p 5 le long du périmètre de la région enterrée 4. Une région 6 enrichie par un dopant (caisson à sommet + n) entoure la diffusion 7 de type p représentant la région d'émetteur du transistor ICV PNP, pour réduire la résistance de base du transistor. Des zones diffusées de type p+ d'isolement inférieur B et d'isolement supérieur 9 entourent la structure intégrée, définissant ainsi la cuvette du transistor ICV PNP. A la partie gauche de la vue en coupe, on peut observer la structure du transistor NPN qui est constituée d'un contact de + collecteur représenté par la couche enterrée 10 de type n et par des diffusions 11 et 12 de type n+ pour ramener en surface le contact. La région de collecteur du transistor NPN est constituée par la couche épitaxiale de type n, la région de base par la 20 diffusion 13 de type p, et la région d'émetteur par la diffusion 14 de type n. A l'intérieur de la cuvette contenant le transistor NPN, une diffusion 15 de type p+ et une diffusion 16 de type n+ + sont également formées (la diffusion 15 de type p étant commodément formée pendant la fabrication des diffusions d'isolement + supérieures 9 de type p et des diffusions 5 de type p). En reliant la diffusion 15 de type p+ à la masse par l'intermédiaire de la couche de métallisation de masse supérieure du dispositif, la structure d'un transistor à effet de champ à jonction (JFET) est réalisée dans la même cuvette que le tran30 sistor NPN. La grille du JFET est constituée par la diffusion 15 de + type p et par le substrat 1, qui sont tous les deux connectés à la masse, alors que la source et le drain sont respectivement cons+ titués par les régions 12 et 11 de type n et par la région 16 de + type n. En conséquence, le canal du FET se trouve dans la région de la couche épitaxiale de silicium de type n entre le substrat et +le sommet inférieur de la diffusion 15 de type p. le sommet inférieur de la diffusion 15 de type pÀ La structure est terminée par une métallisation du dispositif. La connexion 17 entre le collecteur du transistor NPN, qui constitue également la source du JFET, et le collecteur du transistor ICV PNP, et la connexion 18 entre le drain du JFET et 5 la base du transistor ICV PNP sont représentées en figure 5. Une + diffusion de contact de type n 19 permet la formation d'un contact ohmique entre le métal et le silicium dans la région de base du transistor ICV PNP. En figure 5, sont également indiquées par les lettres 10 E, B et C, respectivement, les bornes d'émetteur, de base et de collecteur de la structure intégrée équivalente NPN faisant l'objet de la présente invention. Bien que le mode de réalisation particulier de l'invention relatif au cas des circuits intégrés ait été décrit en détail 15 car c'est dans un tel domaine d'application que l'invention présente les plus grands avantages, il est clair que le dispositif, à savoir le transistor NPN équivalent faisant l'objet de l'invention peut également être utile dans d'autres cas, par exemple dans des circuits constitués entièrement ou partiellement 20 de composants discrets. REVENDICATIONS 1. Transistor NPN équivalent caractérisé en ce qu'il comprend un transistor NPN et un transistor PNP connectés ensemble par l'intermédiaire de leurs collecteurs respectifs et un transistor à effet de champ à jonction avec une grille à la masse dont.la S source est connectée auxdits collecteurs et dont le drain est connecté à la base du transistor PNP; la borne de base (B) du transistor NPN équivalent correspondant à la base dudit transistor NPN; la borne d'émetteur (E) du transistor NPN équivalent 10 correspondant à l'émetteur du transistor NPN; et la borne de collecteur (C) du transistor NPN équivalent correspondant à l'émetteur du transistor PNP. 2. Dispositif semiconducteur comprenant une pluralité d'éléments de circuit formés sur un substrat semiconducteur mono15 cristallin (1), caractérisé en ce qu'il comprend une structure de transistor NPN équivalent constituée d'un transistor NPN et d'un transistor PNP à collecteur isolé connectés ensemble par l'intermédiaire de leurs collecteurs respectifs et par un transistor à effet de champ à jonction avec une grille (15) à la masse dont la 20 source (12) est connectée auxdits collecteurs et dont le drain (16) est connecté à la base (19) du transistor PNP; la borne de base (B) de la structure NPN équivalente correspondant à la base (14) du transistor NPN; la borne d'émetteur (E) de la structure NPN équivalente 25 correspondant à l'émetteur (14) du transistor NPN; et la borne de collecteur (C) de la structure NPN équivalente correspondant à l'émetteur (7) du transistor PNP. 3. Structure semiconductrice constituant un transistor NPN équivalent selon la revendication 2, comprenant un substrat 30 (1) de silicium monocristallin. de type p connecté à la masse et une couche épitaxiale (2) de silicium de type n dans laquelle une structure de transistor NPN verticale et une structure de transistor PNP verticale à collecteur isolé sont formées dans des cuvet- tes respectives définies par des régions d'isolement de silicium + fortement dopées de type p s'étendant sur toute l'épaisseur de la couche épitaxiale, et caractérisé en ce que: à l'intérieur de la cuvette contenant la structure de 5 transistor NPN et à l'extérieur d'une région de contact (12) de + silicium de type n du collecteur du transistor NPN constituant également la source du transistor à effet de champ à jonction, est formée une région (15) de silicium de type p+ obtenue par diffusion profonde, qui s'étend à partir de la surface de la couche 10 épitaxiale vers le substrat sur une profondeur correspondant à au moins la moitié de l'épaisseur de la couche épitaxiale, et qui est connectée à la masse, une diffusion de type n (16) constituant le drain du transistor à effet de champ à jonction est formée à un + emplacement voisin de la diffusion profonde de type p+ du côté 15 opposé par rapport à celui de la région de contact de type n, constituant la source du transistor à effet de champ à jonction dont la grille est constituée par ladite diffusion profonde (15) + de type p et par le substrat lui-même, tous deux connectés à la masse; un trajet électrique relie la région de contact (12) de + type n constituant le collecteur du transistor NPN et la source du transistor à effet de champ au collecteur (5) du transistor PNP; et un autre trajet électrique relie le drain du transistor 25 à effet de champ à la base du transistor PNP.