Brevet FR2591789A1 — publié le 19870619

-1 - CIRCUIT DECODEUR POUR MEMOIRE RAM STATIQUE L'invention concerne un circuit décodeur élémen- taire pour une mémoire RAM statique intégrée monolithiquement, réalisé à l'aide de transistors à effet de champ en arséniure de gallium et constitué d'une porte NON-OU dont les n entrées reçoivent les n signaux codés d'adressage al, a2...an de la mémoire ou leurs complémentaires, dont la sortie fournit un signal appliqué sur le transistor haut d'un étage "push-pull", et un signal complémentaire, obtenu par l'intermédiaire d'un transistor inverseur, appliqué sur le transistor bas de l'étage "push-pull", le point commun des deux transistors de l'étage "push-pull" fournissant le signal de la ligne de mot de la mémoire. Cette invention trouve son application dans la réalisation de mémoirescaches (en anglais: cache-memory) ultrarapides pour les gros ordinateurs utilisés dans les do- maines de l'astrologie et de la météorologie, ainsi que pour les processeurs d'appareils de simulation de vol permettant la visualisation d'images numérisées à haute résolution. Les circuits mémoires sont presque toujours organisés sous la forme d'un réseau de cellules qui présente la struc- ture d'une matrice. Chaque cellule, correspondant à un chiffre binaire (en anglais BIT: BInary digiT) est située au croi- sement de deux lignes, une ligne horizontale ou rangée, une ligne verticale ou colonne. Ces lignes correspondent aux adresses de la mémoire et sont généralement notées X1, X2... Xn pour les rangées et Y1, Y2...Yn pour les colonnes. Ainsi chaque cellule de la mémoire a une adresse unique et peut être sélectionnée en activant simultanément la rangée et la colonne appropriées. Après sélection de la cellule, la donnée peut être transmise à la cellule ou extraite de la cellule par une paire de lignes communes à toutes les cellules dites lignes de - 2 - BIT (en anglais BIT-LINE). Le nombre de lignes d'adresse nécessaire au fonc- tionnement d'une mémoire à structure matricielle est 2Ni/2, o N est le nombre de points mémoire ou de BITS de mémoire. Un tel nombre de lignes d'adresse limiterait la taille de la mé- moire, c'est pourquoi il est nécessaire d'avoir recours à un circuit décodeur qui réduit le nombre des lignes d'adresse. Pour une mémoire constituée de 2n rangées et de 2P colonnes, dont la taille mémoire est donc N = 2(n+P)BITS, le circuit décodeur des adresses de rangée comportera 2n circuits déco- deurs élémentaires présentant chacun n entrées sur lesquelles sont appliquées les adresses al, a2,... an codées en binaire, tandis que le circuit décodeur des adresses de colonne compor- tera 2P circuits décodeurs élémentaires présentant chacun p entrées sur lesquelles sont appliquées les p adresses de co- lonnes bl, b2,... bn codées en binaire. Chaque sortie de décodeur élémentaire, ou ligne de MOT, porte le signal binaire décodé réalisé selon l'une des 2n, ou bien 2P combinaisons logiques possibles desdites en- trées. On rappelle en outre que les mémoires dites RAM (de l'anglais: Random Access Memory: Mémoire à accès aléa- toire) statiques se différentient des autres types de mémoire, d'une part, par le fait que les données peuvent y être à vo- lonté lues ou inscrites, et d'autre part, par le fait que les données sont retenues en mémoire tant que l'alimentation et les signaux d'horloge externes, s'il y en a, sont maintenus. De ce fait, les signaux d'horloge externes ne sont pas obli- gatoires. Pour la réalisation de mémoires-caches, destinées à l'application envisagée, la mise au point de mémoires RAM statiques ultrarapides, de faible consommation et monolithi- quement intégrées, est impérative. C'est pourquoi, une techno- logie comprenant des transistors à effet de champ en arséniure de gallium est extrêmement favorable à la réalisation de tels - 3 - circuits, du fait de la mobilité électronique particulièrement élevée dans ce matériau, permettant d'obtenir des temps de transit très courts dans les transistors. De plus, entre les différentes technologies actuellement réalisables à l'aide de transistors en arséniure de gallium, la technologie dite DCFL (Direct Coupled Field-effect transistor Logic) est celle qui présente à la fois la plus faible consommation et la plus for- te densité d'intégration alliées à une très grande rapidité. La porte logique élémentaire, ou inverseur, réalisée à l'aide îO de cette technologie, est composée d'un transistor à effet de champ à enrichissement (tension de pincement VT > O) associé à une charge, et présente un signal de sortie compatible avec l'entrée de la porte logique suivante. Or il est connu par la publication de M. INO et alii (Musashino Electrical communication Laboratory), dans le compte-rendu "IIEEE GaAs I. C. Symposium 1982" sous le titre "GaAs lKb Static RAM with E/D MESFET DCFL", de réaliser un circuit décodeur pour une mémoire RAM statique, intégrée mono- lithiquement sur un substrat en arséniure de gallium (AsGa) et composée de transistors à effet de champ (MESFET: Metal Semi- conductor Field Effect Transistor). Un circuit décodeur, tel que décrit dans le document cité et illustré par la figure 1 de la page 4 de ce même document, est composé de circuits dé- codeurs élémentaires. Chaque décodeur élémentaire est essen- tiellement constitué d'une porte NON-OU à n entrées, destinées à recevoir chacune une des entrées d'adresses codée en bi- naire, al, a2,... an, exprimée sous la forme d'un signal vrai ou bien de son complémentaire, formé avant l'entrée dans le décodeur par un circuit intermédiaire (en anglais: ADDRESS BUFFER), de manière à obtenir sur la sortie de la porte NON- OU, une combinaison de ces chiffres binaires, produite par la fonction logique NON-OU et constituant l'adresse d'une ligne ou d'une colonne. Cette porte NON-OU est formée de transistors' à effet de champ en arséniure de gallium, à enrichissement, pré- sentant une tension de pincement VT > O, c'est-à-dire ne - 4 - conduisant pas tant que la tension appliquée sur la grille n'est pas supérieure à cette tension VT. Les transistors constituant cette porte NON-OU sont montés en parallèle, leur source commune étant reliée à la masse et leur drain commun étant relié aux grille-source court-circuitées d'un transistor à désertion, utilisé comme charge dite active. Lorsque les valeurs du signal de sortie de la porte NON-OU passent de O à 1 ou de 1 à O, la tension qui lui est associée charge ou décharge la capacité de sortie du circuit. Afin d'obtenir des temps équivalents pour la charge et la décharge de cette capacité, le signal de sortie de la porte NON-OU est porté sur l'entrée d'un étage inverseur de manière à pouvoir disposer à la fois du signal de sortie vrai et de son complémentaire, puis ces signaux sont appliqués respectivement chacun sur une des deux entrées d'un étage PUSH-PULL. L'étage inverseur utilisé comporte un transistor à enrichissement comme transistor inverseur et un transistor à désertion comme charge. L'étage PUSH-PULL comporte également un transistor à enrichissement, monté en source commune à la masse, en série avec un transistor à désertion monté en drain commun à la tension d'alimentation. Or, dans l'état actuel de la technique de fabri- cation des circuits en arséniure de gallium, le rendement de fabrication, c'est-à-dire le pourcentage de circuits fabriqués qui fonctionnent, est très faible: de l'ordre de 4 à 10 %. Après fabrication d'un circuit, ce dernier est testé et doit être éliminé s'il ne fonctionne pas. Ce mauvais rendement est dû aux difficultés rencontrées encore actuellement dans la mise en oeuvre de la technologie. C'est pourquoi, dans le but d'améliorer le rendement de fabrication d'un type de circuit, il est impératif de rendre ce type de circuit plus simple à réaliser. Dans le cas du circuit décodeur, par exemple, il est intéressant de remplacer les transistors à désertion cons- tituant les charges actives par des charges résistives, plus -5 - faciles à réaliser sur le plan technologique. D'autre part, il est intéressant de remplacer le transistor à désertion de l'étage PUSH-PULL par un transistor à enrichissement de ma- nière à n'avoir recours qu'à un seul type de transistors pour la fabrication d'un tel circuit. Mais si l'on envisage la transposition pure et simple du circuit décrit dans le document cité par la méthode décrite ci-dessus, on se heurte aussitôt au problème suivant: il apparaît entre la sortie de la porte NONOU et la masse, une diode parasite due au fait que le transistor inverseur, sur lequel est portée cette tension de sortie, est du type Schottky. Cet effet de diode parasite empêche le signal de sortie de la porte NON-OU d'atteindre un niveau suffisant pour débloquer le transistor de l'étage PUSH-PULL sur lequel il est appliqué. L'étage PUSH-PULL est donc rendu inefficace, et dans ces conditions, il devient long et difficile de charger la ca- pacité de sortie du décodeur élémentaire. La présente invention permet de s'affranchir des inconvénients cités, au moyen d'un circuit tel que défini dans le préambule, en outre conforme à la partie caractérisante de la revendication 1. Selon l'invention, le circuit décodeur présente alors, en autres avantages: - d'être réalisé entièrement à l'aide de transis- tors d'un seul type dit à enrichissement, du fait que les deux transistors du push-pull sont de ce type, et avec une alimen- tation unique VDD; - d'être réalisé avec un nombre minimal d'élé- ments actifs. En effet le circuit selon l'invention permet de n'utiliser qu'une seule porte NON-OU à n entrées, tout en ayant la possibilité d'obtenir que le signal de sortie de cette porte atteigne une valeur suffisante pour polariser le transistor haut de l'étage push-pull avec une efficacité maxi- male. De plus les charges sont du type résistif. L'invention sera mieux comprise grâce à la - 6 - description détaillée du circuit illustrée par les figures ci- après annexées. La figure 1 représente le circuit décodeur élé- mentaire selon l'invention. La figure 2 représente le point mémoire de la mé- moire RAM statique associée au circuit décodeur élémentaire selon l'invention. La figure 3 représente le diagramme de propaga- tion du signal VS sur la ligne de MOT par rapport au signal ai de sélection des adresses al, a2,...an, en fonction du temps t, dans le circuit décodeur élémentaire selon l'inven- tion. Tel que représenté sur la figure 1, le circuit décodeur élémentaire, selon l'invention, comporte une porte NON-OU constituée de n transistors à effet de champ à enri- chissement, n étant le nombre des signaux codés d'adressage de la mémoire. Sur les n entrées de cette porte NON-OU sont appliqués les n dits signaux codés d'adressage destinés à fournir la combinaison constituant l'adresse d'une ligne ou d'une colonne. Cette charge RA est reliée à la tension d'alimentation VDD. La charge de cette porte NON-OU est constituée par une résistance RA réalisée par implantation de matériaux dopants dans le substrat en GaAs. Les transistors de cette porte NON-OU sont montés en source commune reliée à la masse. La sortie VA de cette porte NON-OU se fait au noeud A, sur les drains de ces transistors reliés à la charge R. Selon l'invention le signal VA est appliqué di- rectement sur la grille du transistor haut TH d'un étage "push-pull". Ce transistor TH est du type à enrichissement. Son drain est porté au potentiel VDD et sa source S au drain du transistor bas TB du "push-pull". Le point commun S des deux transistors du "push- pull" fournit la sortie VS du décodeur élémentaire, ou ligne de MOT. - 7 - Le transistor bas TB reçoit sur sa grille le signal VB complémentaire de la sortie VA de la porte NON-OU, par l'intermédiaire d'un étage inverseur formé du transistor à enrichissement TD chargé par la résistance RB. Comme il a été dit précédemment, si le signal VA est porté directement sur la grille du transistor inver- seur comme montré dans le document cité comme état de la tech- nique, alors le niveau des signaux fournis n'est pas suffisant pour polariser de façon correcte des transistors d'un étage "push-pull formé uniquement de transistors à enrichissement. Le circuit serait alors d'un fonctionnement trbs lent, ce qui doit être évité. C'est pourquoi selon l'invention, le signal VA est porté à l'entrée de l'étage inverseur TD par l'intermé- diaire d'une diode D. Le circuit fonctionne alors de la façon suivan- te: Le signal de sortie VS, en passant de.0 à 1, charge une capacité fictive CS. Lorsque toutes les entrées de la porte NON-OU sont à O, la tension VA, sur le noeud A, peut monter prati- quement jusqu'à la valeur de la tension VDD. Le transistor TH sur la grille duquel cette tension VA est appliquée, devient conducteur. La capacité de sortie CS se charge par la tension VS qui devient alors très proche de la valeur VDD; dans le même temps, le transistor TD de la porte in- verseuse se trouve fortement polarisé et le pont B ramené à une valeur proche de la masse. Dans ces conditions, le tran- sistor TD se trouve coupé et la capacité CS se charge avec un maximum d'efficacité. Un des avantages dO à l'utilisation d'une diode de décalage consiste dans le fait que, possédant une capacité parallèle importante, cette dernière transmet pratiquement sans délai au point D, les fronts de montée et de descente. ob- servés au point A. -- 8 -- Au contraire, lorsque l'une des entrées de la porte NON-OU passe à 1, alors la valeur de la tension VA devient pratiquement nulle, puisque l'un des transistors sur lequel le signal "11" est appliqué devient conducteur. Une ten- sion VA 0 est donc appliquée sur la grille du transistor TH qui est alors bloqué. De la même manière, le transistor TD se trouve bloqué, et la résistance RB, qui n'est plus désormais traversée par aucun courant, amène le potentiel VB proche de la tension de saturation de la diode grille-source O10 du transistor bas de l'étage push-pull TB. Celui-ci se trou- ve donc fortement conducteur et, déchargeant la capacité CS, amène rapidement le potentiel VS à une valeur proche de VS O. Il est clair, que l'utilisation d'au moins une diode pour décaler les niveaux électriques permet de monter pratiquement à la valeur de l'alimentation positive VDD pourvu que la valeur de celle-ci soit exactement deux fois la valeur de la tension de décalage de la diode D qui est dans cet exemple avantageusement du type Schottky. Pour une tension de décalage de l'ordre de 0,7 V pour la diode D, la valeur de la tension d'alimentation VDD sera choisie de l'ordre de 1,5 V. Il faut noter que cette valeur, qui optimise le fonctionnement de l'invention, peut être utilisée pour tous les autres circuits de l'ensemble de la mémoire, laquelle fonctionne dès lors sous alimentation unique. Dès lors, il'n'est pas besoin d'insérer entre le noeud A du premier étage du décodeur élémentaire et le noeud B du second étage une capacité du type de la capacité 68, telle que décrite dans le brevet des Etats-Unis n 38 63 230, pour polariser correctement le transistor TH. En effet, la résis- tance RB, reliée à la tension d'alimentation VDD = 1,5 Volt est alors tout à fait suffisante pour la bonne polarisa- tion de ce transistor. Il n'est pas non plus nécessaire d'utiliser comme -9- dans la demande de brevet européen EP -O 140 413 une seconde porte NON-OU, qui double le nombre des transistors et donc la surface occupée par le circuit intégré, pour résoudre le pro- blème du niveau des signaux qui sont reportés sur l'étage "push-pull". Tel que représenté sur la figure 2, le "point mé- moire" ou cellule mémoireest constitué de deux transistors Tl et T2 montés en bistable et alimentés à travers les résistan- ces R1 et R2 respectivement par la tension d'alimentation VDD. Du fait de l'existence de diodes fictives DI et D2, en- tre les grilles respectives de ces transistors et la masse, dues au fait que les transistors T1 et T2 sont du type Schot- tky, les signaux V1 et V2, sur les drains de ces derniers transistors, sont écrêtés à la valeur de 0,7 Volt. Dans ces conditions, il suffit que l'alimentation des "points mémoire" soit supérieure à 0,7 V pour assurer un fonctionnement correct de la mémoire. La valeur VDD = 1,5 V, alimentation déjà utili- sée dans la présente invention, constitue donc une valeur par- ticulièrement avantageuse. Ainsi le niveau haut, ou "1" du si- gnal VS (signal de sortie selon l'invention) n'a alors au- cune valeur critique, puisqu'il se trouve automatiquement écrêté à 0,7 V par les diodes fictives D3 et D4 qui appa- raissent entre la grille des transistors d'accès T3 et T4, de type Schottky et la masse (figure 2). Le diagramme de propagation des signaux est re- présenté figure 2. La ligne de mot correspondant au point mé- moire considéré n'est activée que dans le cas o toutes les combinaisons d'adresse ai,..., an présentes aux bornes d'en- trée du circuit selon l'invention sont amenées à la valeur "0", ce qui correspond sur la figure 3 au temps To. Dès lors la tension de sortie VS monte à "1" au temps T1. Le temps d'accès au point mémoire est alors: Taccès = T1 - TO Dans une réalisation du circuit selon l'invention, les - 10 - résistances et les transistors présentent les caractéristiques suivantes: Résistance RA = 3,5 k, RB = 5,5 k 2 Longueur de grille des transistors 1 = 0,7 pm Largeur des transistors de la porte NON-OU Q = 7 pm Largeur des transistors TD et diode D1 k = 7 pm Largeur du transistor TH [ = 20 pm Largeur du transistor TB 9 = 20 pm Tension d'alimentation VDD = 1,5 V Tension de pincement VT = 0,05 V En outre, dans la réalisation de la cellule mé- moire, les résistance et transistors présentent les caracté- ristiques suivantes: Résistance de charge R1 = R2 = 100 kQ Longueur de grille des transistors L = 0,7 pm Largeur des transistors T1 et T2 ú= 7 pm Largeur des transistors T3 et T X= 3 pm Tension de pincement VT = 0,05 V Dans ces conditions un temps de propagation de 0,1 ns est obtenu dans le circuit décodeur élémentaire selon l'invention. Dans une application à une mémoire RAM statique, le circuit décodeur de cette mémoire est composé de 2n cir- cuits décodeurs élémentaires identique réalisés selon l'in- vention pour activer les 2n lignes de la mémoire, et de 2P circuits décodeurs élémentaires identiques selon l'invention pour activer les 2P colonnes de la mémoire. Il est manifeste que, d'une part l'application de l'invention aux mémoires-caches réalisées à l'aide de transis- tors à effet de champ intégrés sur un substrat d'arséniure de gallium, n'est pas limitative, et que d'autre part de nom- breuses variantes sont possibles, en particulier sur la taille, les caractéristiques des transistors, sans sortir du cadre de la présente invention tel que défini par les revendi- cations ci-après annexées. - il - REVENDICATIONS 1. Circuit décodeur élémentaire pour une mémoire RAM statique intégrée monolithiquement, réalisée à l'aide de tran- sistors à effet de champ en arséniure de gallium et constituée d'une porte NON-OU dont les n entrées reçoivent les n signaux codés d'adressage al, a2,...an de la mémoire, ou leurs complé- mentaires, dont la sortie fournit un signal appliqué sur le transistor haut d'un étage PUSH-PULL, et un signal complémen- taire, obtenu par l'intermédiaire d'un transistor inverseur, appliqué sur le transistor bas de l'étage PUSH-PULL, le point commun des deux transistors de l'étage PUSH-PULL fournissant le signal de la ligne de MOT de la mémoire, caractérisé en ce que les deux transistors de l'étage PUSHPULL sont, comme les transistors de la porte NON-OU du type-dit "à enrichissement" et en ce que le signal de sortie de la porte NON-OU est appli- qué sur l'entrée du transistor inverseur par l'intermédiaire d'une diode de décalage de niveau, de manière telle que la po- larisation des transistors de l'étage PUSH-PULL produit la transmission extrêmement rapide des informations qui appa- raissent en sortie de la porte NON-OU, jusqu'à la ligne de MOT. 2. Circuit selon la revendication 1, caractérisé en ce que la charge de la porte NON-OU, et la charge du transis- tor inverseur sont du type résistif. 3. Circuit selon la revendication 1 ou 2, caract4- risé en ce que la tension d'alimentation continue du circuit est le double de la tension de décalage de la diode. 4. Circuit décodeur pour une mémoire RAM statique, caractérisé en ce qu'il comprend 2n décodeurs élémentaires identiques, selon l'une des revendications 1 à 3, pour activer les 2n lignes de la mémoire, et en ce qu'il comprend 2P de ces décodeurs élémentaires identiques pour activer les 2P colonnes de la mémoire.