Brevet FR2587567A1 — publié le 19870320

CIRCUIT DE CONVERSION D'UNE ENTREE DIFFERENTIELLE EN NIVEAUX LOGIQUES CMOS La présente invention concerne le domaine des circuits logiques et plus particulièrement un circuit de conversion propre à convertir des signaux d'entrée correspondants à une première famille logique en signaux logiques compatibles avec des bascules logiques de type CMOS. Par exemple, si l'on veut commander des bascules logi- ques CMOS par des signaux logiques provenant directement d'une logique de type TTL, etant donné la plage de variations des niveaux logiques d'une logique TTL, il se peut que les niveaux logiques haut et bas soient insuffisament différenciés pour per- mettre une commande sore d'une logique CMOS. A titre d'exemple numérique, un circuit logique CMOS nécessite une tension de seuil de l'ordre de 1,5 V alors que le circuit logique TTL a une tension de seuil de 1,4 V mais qui peut varier entre 0,8 et 2 V en fonc- tion de divers paramètres tels que des fluctuations de tension d'alimentation, des variations de température, etc. Un objet plus particulier de la présente invention est de réaliser un tel circuit de conversion qui puisse fonctionner a vitesse élev4e, par exemple à une fréquence de l'ordre de 10 MHz pour un niveau haut de 12 V, un tel circuit pouvant par exemple Otre utilisé dans des commandes de panneaux à plasma. Une autre exigence pour la commande de panneaux à plasma est de réaliser un circuit présentant une bonne immunité aux bruits parasites car, sur la meme puce de circuit intégré que celle comprenant la logi- que CMOS, se trouvent des commutateurs pour le panneau à plasma qui commutent des tensions pouvant varier de 0 à plus 100 V, par exemple. Parmi les circuits de l'art antérieur destines à assurer une conversion entre signaux logiques d'une première famille et signaux logiques pour bascule CMOS on trouve: - des circuits dans lesquels l'entrée se fait sur la base d'un transistor PNP. De tels circuits ne peuvent être utilisés pour atteindre les objets de la présente invention étant donné le défaut de vitesse inhérent aux transistors PNP sur sili- cium dont la fréquence maximale est limitée à des valeurs de l'ordre de 1 à 4 MHz; - des circuits dans lesquels on place en entree un inverseur CMOS dont les dimensions sont fortement déséquilibrées; ceci ne permet pas non plus d'atteindre les vitesses souhaitées car le fait d'utiliser des transitors MOS de grande dimension entratne que ceux-ci ont des capacités parasites importantes et donc que leur vitesse de fonctionnement est réduite; - des circuits réalises totalement en CMOS sans tran- sistor bipolaire mais alors, de façon inhérente, on ne peut résoudre les difficultés liées à la création d'un niveau de ten- sion suffisament bas pour la bascule CMOS comme tension de seuil inférieure. Ainsi, pour atteindre les objets énonces ci-dessus et éviter les inconvénients des dispositifs de l'art antérieur, la présente invention prévoit un circuit de conversion d'une entrée différentielle en niveaux logiques CMOS comprenant: un comparateur d'entrée comprenant deux transistors bipolaires de type NPN relies par leurs émetteurs et recevant les signaux d'entrée différentiels sur leurs bases; une bascule CMOS comprenant deux branches constituées chacune d'un transistor MOS a canal P en s4rie avec deux tran- sistors MOS à canal N, les grilles des deuxièmes transistors MOS à canal N de chaque branche étant connectées pour fixer le courant de ces branches a l'état passant, les grilles des premiers tran- sistors MOS a canal N de chaque branche étant connectées aux drains des transistors à canal P de l'autre branche et à une borne de sortie. Dans ce circuit: - la deuxième branche du comparateur est reliée à la tension d'alimentation VCC par une charge constituée d'un tran- sistor MOS a canal P, et a la grille du transistor MOS a canal P de la première branche de la bascule; - la deuxième branche de la bascule CMOS est reliée A la tension d'alimentation VCC par un transistor bipolaire NPN dont la base est connectée à un moyen pour fournir un premier potentiel prenant l'une ou l'autre de deux valeurs selon l'état de l'entrée et est connectée aussi à la deuxième branche du comparateur; et - la grille du transistor 1 canal P de la deuxième branche de la bascule est connectée à un moyen pour fournir un deuxième potentiel déterminé lié aux valeurs du premier pour assurer la conduction ou le blocage de ce transistor et donc l'état de la bascule CMOS. Dans un mode de réalisation de ce circuit de conver- sion: - les.moyens pour fournir les premier et deuxième poten- tiels déterminés comprennent:un premier circuit série constitué d'un transistor MOS à canal P, de deux transistors bipolaires du type NPN montés en diodes et d'une source de courant; - les grilles des transistors MOS à canal P des premier et second circuits série sont interconnectées et sont connectées à la grille du transistor à canal P de la deuxième branche du com- parateur, ces grilles étant reliées au drain du transistor MOS à canal P du premier circuit série ou à un point de tensrieure à celle de ce drain; - - le drain du transistor à canal P du premier circuit série est connecté 1 la base d'un transistor bipolaire de type NPN qui est connecté par son émetteur à la base du transistor bipo- laire de la deuxième branche de la bascule et par son collecteur 1 la tension d'alimentation; - un point du premier circuit série, ayant une tension inférieure de 2 VBE à la tension de drain du transistor MOS 1 canal P de ce circuit, est connecté à la grille du transistor à canal P de la seconde branche de la bascule. Dans un mode de réalisation de ce circuit de conversion, les premier et second circuits série peuvent être communs à un grand nombre de tels circuits de conversion pour un ensemble de bascules logiques CMOS. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: - la figure 1 représente un schéma de principe d'un cir- cuit selon la présente invention; - les figures 2 et 3 reprennent le schéma de la figure 1 mais on y a en outre indiqué des valeurs de tensions et des sens de parcours de courants pour chacun des états du signal d'entrée; et - la figure 4 indique un mode de réalisation détaillé de la présente invention. Comme le représente la figure 1, le circuit selon la présente invention est alimenté entre une borne d'alimentation VCC et la masse. Ce circuit comprend un comparateur d'entrée 10, une bascule CMOS 20 et des circuits pour alimenter, commander et contrôler de façon adéquate ce comparateur et cette bascule. Le comparateur d'entrée 10 est un comparateur à tran- sistors bipolaires de type NPN. Comme on l'a noté précédemment, ce choix de transistors de type NPN n'est pas dO au hasard mais est nécessaire pour atteindre les rapidités de fonctionnement que l'on vise. Plus particulièrement, le comparateur comprend un premier transistor NPN Q1 et un deuxième transistor NPN Q2 dont les émetteurs sont interconnectés et reliés à une source de courant I. La base du transistor Q1 est connectée à une borne d'entrée E1 qui reçoit le signal logique 1 convertir; la base du transistor Q2 est connectée à une borne d'entrée E2 qui reçoit un signal de référence choisi pour être nettement intermédiaire entre les valeurs haute et basse possibles du niveau logique à la borne d'entrée El. Le collecteur du transistor Q1 est relié à la tension d'alimentation VCC. Le collecteur du transistor Q2 est relié à cette tension d'alimentation VCC par l'intermédiaire d'une charge a: constituée d'un transitor MOS a canal P, P1. La bascule CMOS 20 comprend deux branches. La première branche comprend en série un transistor MOS à canal P, P3, un transitor MOS a canal N, N1 et un transistor MOS à canal N, N3. La deuxième branche comprend un transistor à canal P, P4, un tran- sistor MOS à canal N, N2, et un transistor MOS à canal N, N4. Comme on le verra ci-après, les transistors N3 et N4 sont essen- tiellement des sources de courant destinées 3 assurer la circula- tion de courant dans la bascule lors des phases de commutation. En effet, il convient que cette circulation de courant soit suf- fisament glev4e pour que la commutation puisse être rapide. La grille du transistor Ni de la première branche est connectée au drain du transistor P4 de la deuxième branche et de même la grille du transistor N2 est connectée au drain du transistor P3. Ces con- nexions constituent également les sorties directe, S, et complé- mentaire, S', de la bascule. Les sources des seconds transistors N3 et N4 sont relides à la masse. La source du transistor P3 est connectée à la tension d'alimentation VCC et la source du tran- sistor P4 est connectée a VCC par l'intermédiaire d'un transistor Q4. La grille du transistor P3 reçoit la sortie du comparateur 10 sur la borne du collecteur du transistor Q2. En outre, la base du transistor Q4 est reliée a la ten- sion d'alimentation VCC par l'intermédiaire d'un transistor Q3. Ce point de connexion est également connecté au collecteur du tran- sistor Q2. Les circuits d'alimentation, de commande et de contrôle comprennent un premier circuit série comprenant en série un tran- sistor MOS A canal P, P2, deux transistors bipolaires de type NPN, Q5 et Q6, montés en diodes et une source de courant IREF, ce pre- mier circuit série étant connecté entre la borne d'alimentation VCC et la masse. Un second circuit série connecte entre la tension d'alimentation VCC et la masse comprend un transistor MOS A canal P, P5, et un transistor MOS à canal N, N5, dont le drain et la grille sont reliés. Les grilles des transistors P2 et P5 sont interconnectées et ce point de connexion est connecté a la grille du transistor P1 et au point de raccordement des deux diodes Q5 et Q6. Le drain du transistor P2 est connecté 1 la base du transistor Q3. Le point de connexion entre la deuxième diode Q6 et la source de courant IREF est relié à la grille du transistor P4. La grille du transistor N5 est reliée aux grilles des transistors N2 et N4. Fonctionnement du circuit dans le cas o le signal d'entrée est a niveau haut. La figure 2 illustre plus en détail le fonctionnement du circuit dans le cas o le signal d'entrée sur la borne E1 est à niveau haut, c'est-a-dire que la tension à la borne E1 est supérieure a la tension a la borne E2. En ce cas, le transistor Q1 est conducteur (passant) et le transistor Q2 est bloque. Le tran- sistor P1 etant normalement à l'état passant, le potentiel a la borne de collecteur 11 du transistor Q2 remonte jusqu'a la tension d'alimentation VCC. En conséquence, le transistor P3, dont la grille est au meme potentiel que la source, est bloque et le tran- sistor P4 est amené à l'état passant puique sa source est au potentiel VCC - VBE (chute de tension base-émetteur dans le tran- sistor Q4) et que sa grille est au potentiel VCC - VDSP2 - 2VBE imposée par la circulation de courant dans le premier circuit série P2, Q5, Q6. Le transistor Q3 dont l'émetteur et le collec- teur sont au meme potentiel et dont la base est à un potentiel plus faible est bloqué. Le transistor P4 étant à l'état passant, son drain vient sensiblement au mGme potentiel que sa source c'est-a-dire VCC - VBE. C'est la tension sur la borne de sortie directe, S, de la bascule CMOS. La circulation de courant dans le transistor P1, la jonction baseemetteur du transistor Q4, et le transistor P4 rend le transistor Ni passant. La source de courant constituée par le transistor N3 tire alors la sortie S' vers la masse (puisque le transistor P3 est bloqué), ce qui a pour effet de bloquer le tran- sistor N2 et de renforcer ainsi l'état haut à la sortie S. En conclusion, l'état d'équilibre atteint quand l'entrée El est à niveau haut, est un état o: S = VCC - VBE S' = 0. Lors de cet état d'équilibre, le courant dans les deux branches de la bascule CMOS devient nul. Fonctionnement du circuit dans le cas o le signal d'entrée est à niveau bas. En ce cas, illustré en figure 3, dans le comparateur d'entrée, le transistor Q1 est bloqué tandis que le transistor Q2 est passant. Alors, un courant circule dans le transistor P1 et le transistor Q2. Du fait de cette conduction dans le transistor Pi, la tension à la borne 11 est égale à VCC - la chute de tension drain-source dans le transistor P1 (VDSP1). Le potentiel sur l'émetteur du transistor Q3 devient inférieur au potentiel sur son collecteur alors que son potentiel de base est toujours VCC - VDSP2. Ce transistor conduit alors et un courant circule également vers le transistor Q2 en passant par le transistor Q3. Ainsi, le courant imposé, I, dans le transitor Q2 est la somme du courant Il dans le transistor P1 et du courant I2 dans le transistor Q3. Le transistor P3 de la bascule 20 dont le potentiel de grille devient inférieur au potentiel de drain devient conducteur faisant ainsi passer le potentiel sur la borne de sortie S' de la bascule à la valeur VCC. Par suite, le transistor N2 devient passant et le transistor N4 agissant comme une source de courant fait descendre la borne S vers 0 ce qui abaisse le potentiel de source du tran- sistor P4 vers le potentiel de la borne 11 (c'est-à-dire VCC - VDSP1) diminué de la chute de tension base-émetteur du transistor Q4, VBEQ4, car toute la chaine Q4, P4, N2, N4 est alors momenta- nément conductrice. Cette conduction s'arrête dés que la tension grillesource du transistor P4 devient inférieure à la tension de seuil de ce transistor. Le point S est alors amené à 0 par les transistors N2, N4. Simultanément, cette descente du potentiel à la borne S bloque le transistor N1 ce qui confirme la remontée de la borne S' à VCC. L'état d'équilibre atteint, quand le potentiel sur l'entrée El est inférieur au potentiel sur l'entrée E2, est donc S = 0 et S' = VCC, le courant dans les deux branches de la bascule (P3, Ni, N3 et Q4, P4, N2, N4) étant nul. Ainsi, le circuit selon la présente invention présente une légère dissymétrie en sortie puisque, dans un premier état, la sortie S est 1 VCC - VBE et S' à 0 alors que, dans un deuxième état, la tension S' est à VCC et la tension S à 0. Néanmoins, en pratique, ceci ne présente pas un inconvénient pour la commande de portes CMOS surtout si l'on note que VCC est une tension de l'or- dre de 12 V et VBE une tension de l'ordre de 0,7 V. Bien sOr, la présente invention est susceptible de diverses variantes de réalisation, l'un des aspects essentiels résidant dans le fait que, dans l'état o la bascule CMOS doit avoir sa sortie S à 0 et sa sortie S' à haut niveau, la tension sur la grille du transistor MOS P3 (VCC - VDSP1) diffère de la tension sur la grille du transistor MOS P4 (VCC - VDSP2 - 2VBE) d'une valeur égale a VBE, en notant que VDSP2 est égal à VDSP1 -VBE dans le mode de réalisation précédemment décrit. Ainsi, par exemple, la borne commune de grille des transistors P1, P2, P5 peut être connectée entre la diode Q5 et le drain du transistor P2 au lieu d'être connectée entre les deux diodes Q5 et Q6. Egale- ment, on pourra compliquer le circuit en rajoutant des transistors supplémentaires du moment que l'on retrouve les mêmes différences de tension aux points critiques du circuit c'est-à-dire notamment sur les grilles des transistors P3 et P4. La figure 4 représente un mode de réalisation plus détaillé de la présente invention dans lequel, notamment, la sour- ce de courant I dans le comparateur bipolaire et la source de courant IREF dans le premier circuit série (P2, Q5, Q6, IREF) sont explicitées, ainsi que le circuit pour fournir une tension de référence sur l'entrée E2 du comparateur d'entrée 10. On ne décrira ici que les éléments du circuit de la figure 4 qui diffèrent de ceux de la figure 1. La source de courant I de la figure I est réalisée par la connexion en série d'un transistor bipolaire NPN Q8 et d'une résistance Ri entre les émetteurs des transistors bipolaires Q1, Q2 et la masse. La base du transistor Q8 est connectée aux bases de transistors Q9 et QO10 qui seront décrits ci-après. La source de courant IREF dans le circuit série P2, Q5, Q6, IREF est réalisée par la connexion en série d'un transistor bipolaire NPN Q9 et d'une résistance R2 entre la diode Q6 et la masse. La base du transistor Q9 est connectée à la base d'un tran- sistor Q10 dont l'émetteur est connecté e la masse par l'intermé- diaire d'une résistance R3 et le collecteur a la tension d'ali- mentation par l'intermédiaire d'un transistor PNP QP1. Ce tran- sistor QP1 est monté en miroir de courant avec un transistor de type PNP QP2 dont la base et le collecteur sont reliés, dont l'émetteur est connecté à la borne VCC et dont le collecteur est connecté à la masse par l'intermédiaire de la connexion en série d'un transistor bipolaire de type NPN Q12 et d'une résistance R4. Le potentiel sur la base du transistor Q12 est fixé par une diode Zener Z alimentée par une source de courant réalisée l'taide d'un transistor de type JFET. La base des transistors Q9 et Q10 est reliée à la borne d'alimentation VCC par un transistor bipolaire de type NPN Qll dont la base est reliée au collecteur du tran- sistor Q10. Les bases des transistors Q9 et QO10 sont reliées comme on l'a vu précédemment à la base du transistor Q8 connecté pour servir de source de courant au comparateur d'entrée. La tension de référence fournie à l'entrée E2 du com- parateur 10 est réalisée par la connexion de cette entrée E2 a la borne VCC par l'intermédiaire d'un transistor bipolaire Q7 de type NPN, cette borne étant 4galement reliée à la masse par l'intermé- diaire d'une source de courant réalisée au moyen d'un transistor de type JFET. La base du transistor Q7 est connectée à un circuit de référence de tension qui peut Gtre commun à un grand nombre de circuits. Ce circuit de référence de tension, connecté entre VCC et la masse, comprend un transistor de type PNP QP3 avec une source de courant JFET, la source de courant étant reliée à la borne VCC et le collecteur du transistor PNP QP3 1 la masse. La polarisation de base du transistor QP3 est assurée par un diviseur à résistances R5, R6. REVENDICATIONS 1. Circuit de conversion d'une entrée différentielle en niveaux logiques CMOS comprenant: un comparateur dtentrée (10) comprenant deux transistors bipolaires de type NPN (Qi, Q2) reliés par leurs émetteurs et recevant les signaux d'entrée différentiels (El, E2) sur leurs bases; une bascule CMOS (20) comprenant deux branches consti- tuées chacune d'un transistor MOS à canal P (P3, P4) en série avec deux transistors MOS à canal N (NI, N3; N2, N4), les grilles des deuxièmes transistors MOS 1 canal N (N3, N4) de chaque branche étant connectées pour fixer le courant de ces branches a l'état passant, les grilles des premiers transistors MOS à canal N (Ni, N2) de chaque branche étant connectées aux drains des transistors à canal P (P4, P3) de l'autre branche et à une borne de sortie; caractérisé en ce que: - la deuxième branche du comparateur est reliée: à la tension d'alimentation VCC par une charge constituée d'un transistor MOS à canal P (P1), et à la grille du transistor MOS à canal P (P3) de la première branche de la bascule; - la deuxième branche de la bascule CMOS est reliée a la tension d'alimentation VCC par un transistor bipolaire NPN (Q4) dont la base est connectée a un moyen pour fournir un premier potentiel prenant l'une ou l'autre de deux valeurs selon l'état de l'entrée et est connectée aussi à la deuxième branche du com- parateur; et - la grille du transistor à canal P (P4) de la deuxième branche de la bascule est connectée à un moyen pour fournir un second potentiel déterminé lié aux valeurs du premier pour assurer la conduction ou le blocage de ce transistor et donc l'état de la bascule CMOS. 2. Circuit de conversion selon la revendication 1, caractérisé en ce que: les moyens pour fournir les premier et second potentiels déter- minés comprennent: un premier circuit série constitué d'un tran- sistor MOS à canal P (P2) et de deux transistors bipolaires de type NPN montés en diodes (Q5 et Q6) et d'une source de courant; - les grilles des transistors MOS à canal P des premier et second circuits série sont interconnectées et sont connectées à la grille du transistor a canal P (Pi) de la deuxième branche du comparateur, ces grilles étant reliées au drain du transistor MOS 1 canal P du premier circuit série ou à un point de tension inférieure a celle de ce drain; - le drain du transistor à canal P du premier circuit série (P2) est connecté à la base d'un transistor bipolaire NPN (Q3) qui est connecté par son émetteur à la base du transistor bipolaire (Q4) de la deuxième branche de la bascule et par son collecteur à la tension d'alimentation; et - un point du premier circuit série, ayant une tension inférieure de 2 VBE a la tension de drain du transistor a canal P de ce circuits est connecté A la grille du transistor MOS a canal P (P4) de la-seconde branche de la bascule. 3. Circuit de conversion selon la revendication 2, caractérisé en ce que les premier et second circuits série sont communs à un grand nombre de tels circuits de conversion pour un ensemble de bascules logiques CMOS.