Brevet FR2587158A1 — publié le 19870313

Circuits et systèmes intégrés à semi-conducteurs. La présente invention concerne des circuits électroniques intégrés à semiconducteurs (puces) du type comprenant des arrangements de circuits logiques configurables et des systèmes les utilisant. Deux types de tels circuits sont disponibles actuellement. Un ty- pe est celui dit arrangement logique neutre (ALN) dans lequel une puce est tout d'abord réalisée avec des portes logiques non connectées, c'est-à-dire chacune isolée à son propre emplace- ment sur la puce, et l'interconnexion pour des buts particu- liers est effectuée au moyen d'une couche de métallisation spé- cialement configurée appliquée ultérieurement. Habituellement les emplacements des portes sont distribués sensiblement unifor- mément sur la surface utilisable de la puce ou au moins la par- tie centrale d'une telle surface. Couramment les ALN peuvent être obtenus avec de 500 à 5000 portes disponibles et ce chif- fre s'accroîtra de façon indubitable en ce qui concerne la capa- cité en portes avec le développement de la technologie. Typique- ment, environ 60% à 80% des portes disponibles sont utilisées après l'interconnexion pour configurer un circuit ALN dans un but particulier du fait qu'il est dans la nature de la concep- tion des circuits et systèmes électroniques que différentes con- figurations locales des portes interconnectées assurent des fonc- tions particulières et elles sont de plus interconnectées selon les nécessités globales du circuit ou du système en laissant un certain nombre de portes inutilisées. Le dessin des masques pour de telles couches de métallisation,adaptés à une utilisation par- ticulière, demande du temps et est coûteux. De même le disposi- tif n'admet absolument pas d'erreur étant donné qu'une nouvelle conception du masque est nécessaire à chaque fois o les prototy- pes fonctionnent mal en raison d'une erreur de conception. L'autre type est celui dit à arrangement de portes programmable (APP) dans lequel une puce est formée avec des portes logiques,leE quelles sont pour leur totalité ou majorité interconnectées individuellement avec la totalité ou la majorité des autres se- lon la plupart sinon la totalité des manières concevables. Le APP tel que fabriqué est configuré en éliminant par fusion cel- les des interoonnexions qui ne sont pas désirées. Habituelle- ment, les portes sont formées sur les bords de la surface utili- sable de la puce ou sur la partie de celle-ci qui est destinée à recevoir les portes APP et une partie plus centrale de ladite surface est occupée par une grille d'interconnexions fusibles aux points de croisement ou par des dispositifs de connexion. D'une façon qui n'est pas surprenante, les capacités en portes sont beaucoup plus faibles que pour les ALN et souvent effective- ment d'environ 50 portes ou moins si l'on considère l'inclusion dans les fonctions logiques réelles. La capacité d'adaptation des APP en ce qui concerne la possibilité de mettre des cir- cuits ou systèmes électroniques complexes sous forme de cir- cuits intégrés est de façon correspondante limitée par rapport aux ALN. Cependant les APP ont un avantage très considérable pour le concepteur du circuit qui a seulement besoin de prendre une autre puce et de recommencer à chaque fois qu'une erreur est effectuée ou un défaut de fonctionnement est rencontré, ce qui nécessite un nouveau dessin. Il serait manifestement très avantageux et d'une utilité pratique d'avoir des circuits intégrés configurables avec une capacité en portes plus élevée que de tel.APP (c'est-à-dire au moins d'un ordre de grandeur plus élevé s'il n'approche pas les capacités en portes des ALN) mais en conservant la facili- té d'utilisation pour le concepteur et en évitant les coûts de masquage, ce qui caractérise les APP par rapport aux ALN. C'est vers la fourniture de tels circuits intégrés à semi-conducteurs que la présente invention a tout d'abord été dirigée. Différentes caractéristiques de la présente invention résultent des enseignements ci-dessus et une de ces caractéristiques résul- te d'un examen critique de la pratique,aeceptée,juisqu'ici en ce qui concerne les APP,que toutes les possibilités d'interconne- xion des portes soient assurées sur la puce telle que fabri- quée et avant configuration. Conformément à cette caractéristique de l'invention,un circuit intégré à semi-conducteurs configurable (puce) tel que fabriqué - - lOcomnpo-rte--formées sur lui, une pluralité de circuits logiques à des emplacements discrets et un système de transfert du signal réduit entre les entrées et les sorties desdits circuits logi- ques assurant des voies de bonnexion directe entre chacun des- dits circuits logiques et seulement un petit nombre d'autres par- mi lesdits circuits logiques, lesdites voies de connexion étant sélectionnables en ce qui concerne leur état de conduction. Des connexions indirectes vers d'autres parmi lesdits circuits logi- ques sont possibles à travers un ou plusieurs autres desdits au- tres circuits logiques. De façon convenable lesdites voies de connexions sélectionna- bles s'étendent, pour chaque circuit logique, depuis la sortie de celuici aux entrées d'un premier ensemble d'autres circuits parmi lesdits circuits logiques et aux entrées de celui-ci de- puis les sorties d'un second ensemble d'autres parmi lesdits circuits logiques, la totalité des ensembles (pour tous les cir- cuits 1 og i ques) étant d'un type unique. Normalement les premier et second 5.ç 2587158 ensembles associés avec un circuit logique particulier auront au moins un tel autre circuit logique en commun et le plus souvent au moins chacun un non en commun. Généralement chaque ensemble sera habituellement une petite proportion, inférieure à 5%, du nombre total de circuits logiques. Il est envisage que,dans de nombreux modes de réalisation, le nombre de circuits logiques dans un ensemble soit de dix ou moins. De façon convenable le nombre dans un ensemble peut être aussi petit que cinq mais d'au moins trois excepté sur les bords d'un arrangement. Le terme "tel que fabriqué" utilisé dans les présentes signifie la puce (ou une certaine partie de celle-ci) dans l'état dans le- quel elle est fabriquée et préalablement à toute opération pour effectuer la configuration. Le terme "sélectionnable" tel qu'uti- lisé dans les présentes en ce qui concerne une voie de sélec- tion signifie que la condition de la voie en ce qui concerne le fait qu'elle conduit ou non afin de traninettre des signaux électriques, peut être déterminée par rapport à sa condition telle que fabriquée par application de signaux de sélection ou de conditions de si- gnaux appropriés. Le terme "circuit logique" tel qu'utilisé dans la présente n'est pas destiné à être limité à des portes logi- ques à fonction simple (telles que NON-ET) utilisées dans les mo- des de réalisation illustrés mais peut couvrir en fait tout cir- cuit logique dont l'utilisation avec des possibilités d'intercon- nexion de celui-ci s'avère faisable. Les voies de connexion directe sont normalement entre des emnpla- cements de circuits logiques qui sont voisins physiquement,ce qui, tout en n'étant pas essentiel, facilite l'établissement d'u- ne fonction de circuit particulière désirée dans une configura- tion localisée des circuits logiques, c'est-à-dire dans une par- tie seulement de la surface de la puce occupée par un nombre ap- proprié d'emplacements discrets de circuits logiques et par les voies de connexion directe. Les interconnexions entre de telles configurations localisées pour les nécessités globales du cir- cuit ou du système, peuvent être réalisées soit simplement par lesdites voies de connexion directe ou par lesdites connexions indirectes à travers certains choisis des circuits logiques. L'inclusion d'une ou plusieurs durées de transit de circuit logi- que dans quelques connexions indirectes configurées réellement est habituellement de peu de signification étant donné que cet- te durée doit ne pas excéder environ trois nano secondes selon la technologie actuelle, au moins pour des circuits de portes logique simple. On décrira les conditions de la sélection de la conduction pour les voies de connexion directe sur les entrées des emplace- ments de circuits logiques, c'est-à-dire en ce qui concerne le- dit second ensemble de voies si on considère l'entrée-dans l'eplaceoent. Cependant elles peuvent également parfaitement être prévues ail- leurs, par exemple aux sorties des circuits logiques, particuliè- rement dans les branchements de ceux-ci (c'est-à-dire en ce qui concerne ledit premier ensemble de voies qui quitte l'emplace- ment) ou sur des combinaisons d'entrées et de sorties d-emplace- mentsde circuits logiques. 258 7 158 Concernant lesdites voies de connexion directe et les disposi- tions physiques appropriées des emplacements de circuits logi- ques sur une puce, il convient de considérer la matière en ter- mes de schéma logique établissant une relation entre chaque em- placement de circuit logique tel que représenté sur la surface d'une puce d'un matériau semiconducteur par un symbole de circuit logique. Les symboles /emplacementsseront ha- bituellement disposés selon une disposition globale d'une régula- rité discernable ou réseau, avec des espacements entre ces symbo- les/emplacements de circuits logiques, espacements qui portent lesdites voies de connexion directe. Des exemples d'une telle ré- gularité ou réseau sont les arrangements de matrices quoiqu'il puisse exister des décalages ou des étagements d'emplacements de circuits logiques dans et/ou entre rangées et/ou colonnes. De tels circuits logiques peuvent "pointer" selon différentes direc- tions,apparaissant sur la surface de la puce comme des emplace- ments formés en opposition en ce qui concerne l'accès aux en- trées et aux sorties (ou en considérant leurs sorties comme éta- blissant une direction à la manière d'une pointe de flèche). Des dispositions différentes constituant des variantes, des cir- cuits logiques et de leurs emplacements sont indiquées avec réfé- rence aux dessins et d'autres peuvent être également soit plus efficaces, soit d'un meilleur rendement, au moins dans des cir- constances particulières. Une disposition actuellement serrée dans un arrangement de base en rangées et en colonnes, à la manière d'une matrice, comporte chacun de ces circuits logiques dans chaque rangée "pointant" dans une direction et connecté par une voie de connexion sélec- tionnable à partir de sa sortie jusqu'à l'entrée du circuit logi- que suivant dans la rangée. De plus, de façon préférentielle, lesdites directions des rangées successives alternent, ce qui donne des voies indirectes globales en zig-zag ou serpentant, disponibles à travers l'ensemble de l'arrangement. De plus, pré- férentiellement, de telles sorties de circuits logiques sont con- nectées de façon sélectionnable aux entrées des circuits logi- ques adjacents suivants dans les mêmes colonnes, c'est-à-dire ceux se trouvant dans les rangées adjacentes suivantes. Ceci rend disponibles des voies se développant le long des colonnes respectivement. Globalement une telle disposition donne une flexibilité pour les connexions directes sélectionnables entre circuits logiques voisins dans une disposition globale compacte des emplacements de circuits logiques. Une telle flexibilité d'interconnexion peut être étendue d'une manière particulière- ment avantageuse par unevoie de connexion directe sélectionna- ble supplémentaire,depuis la sortie de chaque circuit logique à l'entrée du deuxième circuit logique à partir de ce dernier dans la même rangée, allant dans la même direction que la connexion di- recte avec le circuit logique suivant. Les mots "rangée" et "colonne" répondent habituellement à un cer- tain aspect perceptible dans les dispositions réelles des empla- cements de circuits logiques sur une puce mais ils sont utili- sés dans les présentes principalement pour faciliter l'explica- tion, c'est-à-dire qu'ils n'impliquent pas nécessairement une g exactitude du tracé ou de la topographie de l'emplacement du cir- cuit logique. Il doit cependant être clair que tous les modes de réalisation: de la présente invention sont destinés à permettre la sélection des voies de connexion dans des buts de configura- tion en ce qui concerne les dispositions des emplace- ments des circuits logiques qui peuvent être disposés sensible- ment uniformément sur au moins une partie de l'aire correspondan- te d'une puce. Il y a un autre aspect de la présente invention concernant les prévisions de connexionssélectionnablestraversant la surface de la puce offrant une possibilité excellente pour la formation des emplacements de circuits logiques. Conformément à cet aspect, un circuit intégré à semi-conduc- teurs configurable (puce) tel que fabriqué comporte une plurali- té de circuits logiques formés dans celui-ci, distribués sur au moins une partie de son aire utilisable et il est prévu une transmission de signal directe comprenant au moins une voie de conduction associée avec des voies de connexion sélectionnables pour les entrées et les sorties de ladite pluralité de circuits logiques ou d'au moins un sous-ensemble de ceux-ci. Une telle voie ou de telles voies peuvent être totalement ou principale- ment dans et le long des espaces entre les emplacements dis- crets desdits circuits logiques avec des voies de branchement sé- lectionnables dans ces emplacements. Cette prévision est appe- lée ci-après un système de câblage de connexion directe dont les voies traversent plus d'emplacements de circuits logiques qu'il n'en peut être atteint par les voies de connexion directe discu- tées tout d'abord. Quoique de toute évidence il soit applicable seul, cet aspect présente un avantage particulier lorsqu'il est utilisé en combi- naison avec les voies de connexion directe. dudit système de transmission du signal limité afin de réaliser d'autres con- nexions directes sélectionnables entre les emplacements de cir- cuits logiques non voisins. Une telle prévision évite les du- rées de transit des circuits logiques desdites connexions indi- rectes et permet des connexions directes entre des groupes d'em- placements dans des régions différentes de ladite surface. Par vocation de telles autres voies de conduction peuvent s'étendre le long des rangées et colonnes de l'arrangement en matrice des circuits logiques. Les branchements sur les deux entrées choi- sies de chaque emplacement de circuit logique peuvent alors être sélectionnables comme le peuvent de plus les branchements préfé- rentiels à partir de chaque sortie de circuit logique. Les con- nexions par l'intermédiaire de telles voies de connexion par câ- blage de connexion directe peuvent être disposées le long de ran- gées ou de colonnes sélectionnées et aller de l'une à l'autre de cellesci de toute manière désirée, y compris en prévoyant des segments déconnectés. Il n'est pas nécessaire que la voie de con- duction d'un tel système de câblage de connexion directe soit en- tièrement métallisée du fait qu'au moins des parties peuvent être des voies à travers le matériau semi-conducteur principal de conductivité accrue, par exemple en polysilicium pour un maté- riau principal en silicium. Egalement, les voies de conduction selon la direction des rangées et colonnes ne doivent pas obliga- toirement s'étendre de manière continue sur la totalité de l'ar- rangement des emplacements de circuits logiques. Elles peuvent être limitées à un sous-ensemble de portes logiques de l'arrange- ment ou elles peuvent être prévues localement pour chacun des différents sous-ensembles. Toute interconnexion qui serait de plus nécessaire par rapport aux sous-ensembles, peut être effec- tuée à travers un circuit ou des circuits logiques. Il peut être avantageux pour des sections segmentées de telles voies, qui peuvent correspondre à différents sous-ensembles, de se chevaucher l'une l'autre par au-moins un emplacement de circuit logique. Les dispositions en segments sont particulière- ment utiles pour des voies ou parties de voies à conductivité ac- crue étant donné qu'elles doivent alors être d'étendue limi- tée, par exemple jusqu'à six emplacements de circuits logiques, en vue de leur plus -grande impédance par comparaison avec les voies métallisées. Par exemple, les voies suivant les rangées peuvent être métallisées, éventuellement interrompues une fois avec une interconnexion possible par l'intermédiaire d'un cir- cuit logique tandis que les voies suivant les colonnes peuvent être en polysilicium sur des longueurs d'entrelacement et de re- couvrement beaucoup plus courtes et également interconnectables par l'intermédiaire de circuits logiques. Il a été trouvé convenable que tous les dispositifs prévus de sé- lection des voies de connexion d'entrée à un circuit logique par- ticulier et les dispositifs prévus de sélection quelconque des voies de connexion de sortie à partir de celui-ci, soient au voi- sinage de ce circuit logique particulier et puissent ainsi être considérés comme inclus dans l'emplacement du circuit logique. Pour réaliser un adressage sélectif des emplacements de cir- cuits logiques, (par rapport aux voies de connexion sélectionna- bles de configuration sur leurs entrées ou à partir de leurs sor- ties), les espaces entre eux peuvent de plus être traversés par des voies de conduction s'étendant sur des rangées et colonnes spécifiques (voies d'adressage). Ces dernières pénètrent de fa- çon convenable dans l'emplacement de chaque circuit logique par des branchements à partir de chaque voie d'adressage de rangée et colonne correspondante et l'emplacement caporte un ensemble de circuits supplémentaire associé pour servir à assurer (par une activa- tion coïncidente) des conditions de circuit contribuant à la sé- lection des voies de connexion sélectionnables requises, par exemple en établissant des niveaux de tension assurant la répon- se requise à un signal de configuration réel. Pour assurer la configuration des circuits logiques adressés par rapport à leurs voies de connexion sélectionnables désirées, et selon une caractéristique de l'invention,un système de câbla- ge de configuration (programme) est prévu qui comporte un nom- bre de voies de conduction (programme) correspondant au nombre maximum de voies de connexion sélectionnables dans l'un quelcon- que des emplacements de circuits logiques. Les voies de conduc- tion de programme traversent (habituellement entre mais en étant dérivées dans) tous les emplacements de circuits logiques et agissent au moins pour établir les conditions de circuit requi- ses pour la configuration, habituellement pour délivrer des si- gnaux électriques de configuration. Ensuite les voies adresses peuvent conditionner toutes les voies sélectionnables vers des emplacements de circuits logiques tels que choisis successivement et, à chaque emplacement à son tour, les voies de programme coopèrent pour effectuer la configura- tion requise en modifiant l'état de conduction des voies de con- duction sélectionnables appropriées. Dans le but de permettre la sélection, des éléments de circuit sont prévus, à raison d'un par voie de connexion sélectionnable, et l'état de conduction "tel que fabriqué" de ces éléments de circuit peut être modifié par ledit signal électrique de configuration ou la condition de circuit. Une variante consiste en ce que plus de voies d'adressage vont à chaque emplacement de circuit logique et à avoir des connexions codées pour les voies de connexion sélectionnables allant à cet emplacement de manière à assurer successivement au moins le con- ditionnement d'une ou plusieurs différentes (moins que la totali- té) des voies de conduction sélectionnables. Ceci conduit à prévoir deux ou plusieurs voies pour chacune des voies d'adressage de rangée et colonne mais aboutit à une réduc- tion dans le nombre des voies de programmation requises. Chacu- ne dans le nombre réduit des voies de programme dessert plus d'u- ne des voies de connexion sélectionnables allant à chaque empla- * 44 cement de circuit logique mais l'une seulement d'entre elles se- ra conditionnée à tout moment par les voies d'adressage. Lors- qu'il y a suffisamment de voies d'adressage pour identifier cha- que voie de connexion sèlectionnable allant chllaqur -mniplace- ment, les voies de programme peuvent être remplacées par une voie de signal de configuration unique; une autre manière de per- * mettre l'activation de la voie d'adressage serait sur une base sélective, si une telle activation est suffisante également pour assurer des conditions de circuit provoquant automatiquement la configuration. Au moins lorsque les éléments de circuit des voies de connexion sélectionnables sont normalement conducteurs dans la puce telle que fabriquée,et doivent être rendus de façon irréversible non conducteurs, ils peuvent être constitués par ce que l'on appel- le des liaisons de conduction, soit en un conducteur fusible ou du type susceptible d'être rendu inactif (par exemple une diode susceptible d'être "sautée"). L'ensemble de circuits associé en plus comportera normalement un dispositif de circuit actif condi- tionné pour faire passer un courant électrique de désexcitation jouant le rôle dudit signal de configuration. Autrement des si- gnaux de blocage pourraient être utilisés pour commander les moyens pour diriger le courant (dudit ensemble de circuits sup- plémentaire) ce par quoi l'écoulement du courant de désactiva- tion se trouvera autrement appliqué à chacun de ces éléments de circuit de l'emplacement de circuit logique adressé dont le moyen de direction n'est pas bloqué. Une variante pour les liaisons de conduction fusibles ou ren- dues autrement inactives de façon irréversible comporte des élé- ments de circuits rendus conducteurs ou non conducteurs de fa- çon commutable, typiquement des constituants de cireuit actif, par exemple des transistors. Alors des signaux sur les voies d'a- dressage et de programme, ou seulement les voies d'adressage co- dées, peuvent être utilisés pour assurer les conditions convena- bles pour régler l'état de conduction réversible de ces élé- ments de circuit. De façon typique les dispositifs de circuit ac- tif (par exemple également des transistors) de l'ensemble de circuits associé supplémentaire sont dans une configuration de mise en circuit convenable avec les éléments de circuit sélecti- vement conducteurs/non conducteurs pour conditionner ces der- niers pour la conduction. Certains modes de réalisation de cet- te invention auront des états de conduction configurés qui,en fonctionnement, subsistent jusqu'à ce qu'ils soient reconfigu- rés (statiques) et d'autres modes de réalisation nécessiteront une réanimation de leurs états de conduction configurés (dynami- ques). Pour la technologie des circuits intégrés CMOS, des transistors de déroutement de la charge, par exemple des transistors à por- te flottante ou des transistors sandwich oxyde-nitrure, peuvent établir des états de conduction sélectionnés qui sont statiques pour les voies de connexion sélectionnables associées d'une ma- nière quelque peu analogue à ce qui est utilisé en ce qui concer- ne les EPROM. Ici, cependant, de tels transistors de déroute- ment de]la charge sont utilisés pour commander des éléments de circuit constitués par des transistors MOS normaux, spécifique- ment pour déterminer si ces transistors MOS doivent être conduc- teurs tels que configurés sélectivement. Une variante serait d'établir de telles conditions de contrôle par l'intermédiaire de combinaisons de transistors MOS et de ca- pacités d'une manière analogue à celle utilisée en relation avec les mémoires dites à lecture/écriture dynamique (DRAMS), mais alors, naturellement, en nécessitant une réanimation, c'est-à- dire sur une base dynamique. Un développement significatif concernant l'utilisation du tran- sistor à effet de champ à passage de signal unique comme élé- ment de circuit de commande d'une connexion sélectionnable est le sujet d'une autre demande de brevet. Fondamentalement, dans une puce à semi-conducteurs à effet de champ, un transistor à passage de signal unique est connecté en- tre l'entrée du signal binaire et la sortie du signal binaire et il a son électrode de commande connectée pour des activitations temporaires par commutation d'un ensemble de circuits suscepti- ble de fonctionner seulement à des intervalles prescrits, le transistor à passage de signal unique étant opératif pour faire passer des signaux entre de telles activations de son électrode de commande. Ces activations rendent le transistor à passage de signal unique conducteur, c'est-à-dire rendu apte à la conduc- tion, et cette conduction est amenée à persister, quoique avec une certaine atténuation, en nécessitant de ce fait une réanima- tion périodique à des intervalles prescrits. La capacitance inhé- rente du transistor à passage de signal unique se traduit inévi- tablement par une accumulation de charge durant chacune desdi- tes réanimations appliquées à son électrode de commande. L'ensem- ble de circuits de commutation agit, non pour appliquer une ten- sion de décharge entre de telles réanimations auxdits interval- les prescrits, mais plutôt pour laisser l'électrode de commande "flotter" entre les réanimations par lesdites activations. De tels transistors à passage de signal unique sont, naturellement, ocapables d'assurer un passage de signal continu en dépit d'une activation seulement intermittente de leurs électrodes de comman- de. On propose de plus un transistor à passage de signal unique for- mant variante par des puces semi-conductrices bi-polaires, lequel agi- ra également à ou au voisinage des niveaux de tension logiques et des vitesses normaux et ceci sans nécessiter de réanimation. Cette proposition comporte des formations de circuit ressem- blant, au moins en ce qui concerne l'action, à un redresseur com- mandé au silicium (SCR) associé à un autre transistor pour la sé- lection pour conditionner le basculement qui amènera le transistor à passage de signal unique à l'état conducteur jusqu'à la remi- se à zéro ou jusqu'à la suppression de l'alimentation de puissan- ce. Au moins pour une porte NON-ET, le transistor à passage du signal peut effectivement être un étage d'entrée de la porte. I1 est évident que les variantes envisagées pour les liaisons ou parties fusibles ou rendues inactives de façon irréversible, en fait tous les schémas ou dispositifs de conduction reversibles réalisables, conduisent à des circuits intégrés de la présente invention qui sont reconfigurables. Parmi les implications importantes figure la possibilité de réu- tiliser la même puce, soit par un concepteur réalisant un proto- type ou développant un système ou une fonction particulier ou par un fabricant pour adapter son stock. Les puces utilisant des transistors à déroutement de la charge peuvent être reconfigu- rées par une installation convenable, par exemple un dispositif à programmer EPROM, travaillant soit à partir d'un modèle ou d'u- ne puce maitresse, soit à partir des contenus d'une mémoire quel- conque qui peut être une partie du système d'ordinateur program- mé servant de borne de conception et/ou collection de configura- tions disponibles. Toute telle configuration appliquée sera sta- tique, c'est-à-dire ne nécessitera pas une réanimation, mais la configuration sera habituellement beaucoup plus lente et nécessi- tera des niveaux de signaux plus élevés que ceux nécessaires pour son fonctionnement ultérieur comme système logique configu- ré. Ceci milite contre la reconfiguration en cours d'utilisa- tion quoique le développement de la puce EEPROM puisse ren- dre cela faisable. Cependant, il y a une possibilité de reconfiguration à ou au voi- sinage des niveaux de signaux logiques et vitesses normaux qui s'appliquerait aux puces ci-dessus mentionnées utilisant des com- binaisons transistor MOS-capacité du type DRAM et ceci est enco- re p]us efficacement atteint par ies propositions de transistor à passage de signal unique. De telles puces du type à effet de champ sont généralement de nature dynamique nécessitant une réa- nimation de toute configuration en place, mais des puces bipo- laires peuvent être de nature statique utilisant notre proposi- tion concernant les SCR. L.a possibilité de reconfiguration est à la base d'autres as- pects de la présente invention, c'est-à-dire indépendamment du fait que les puces reconfigurables soient tel qu'envisagé ici ou qu'el]es soient d'une autre conception et configuration. Conformément à un tel aspect de l'invention, un système électro- nique utilisant une puce reconfigurable comporte de plus des moyens pour envoyer à cette puce, quelle que soit la configura- tion requise, des signaux électriques d'entrée définissant la configuration alors désirée. De tels systèmes électroniques seront normalement de nature numérique et peuvent comporter des moyens pour utiliser des signaux provenant de la puce, de préfé- rence également des moyens pour envoyer des signaux à la puce. l.es signaux de définition peuvent être envoyés conformément aux teneurs d'un système mémoire, soit permanent, soit semi-perma- nent ou temporaire,en fonction de l'état d'un ordinateur ou au- tre système de traitement des données. Cependant toute source quelconque de signaux de définition peut être utilisée. En utilisant une ou plusieurs puces reconfigurables, au moins une partie du système]électronique d'ensemble peut avoir une ap- titude de reconfiguration, soit sous forme de configurations de renforcement en variante pour une ou plusieurs fonctions particu- lières, soit comme fonctions alternatives non requises ensemble ou certaines combinaisons des deux. Pour les fonctions alternati- ves, le moyen d'émission peut comporter un contrôleur de séquen- ce, par exemple en association avec les moyens d'adressage du système mémoire approprié. Des parties desdites puces pour- raient parfaitement être configurées sous forme d'un moyen d'a- dressage pour servir dans les configurations successives de cel]es-ci, plus spécialement à partir d'une mémoire associée spé- cifique, de préférence une RAM. La reconfiguration des puces à ou au voisinage des niveaux du si- gnal logique et des vitesses normaux peut fournir un système électronique avec un nombre de puces plus faible parce qu'au moins certaines de celles-ci peuvent être reconfigurées pour as- surer une séquence d'au moins deux fonctions qui autrement néces- siterait des puces séparées mais dont les fonctions ne sont pas en pratique requises simultanément. Egalement tout nombre dési- ré de puces reconfigurables peuvent être configurées ensemble pour le traitement en série désiré ou pour assurer un traite- ment en parallèle. Ces dernières peuvent être sur des parties du même algorithme oude la même fonction, à savoir avec des points de départ différents d'un spectre de données pour l'investiga- eS 2 2587158 tion par cet algorithme ou cette fonction, en multipliant de ce fait efficacement le nombre des opérations effectuées par unité de temps. De tels systèmes peuvent, de façon convenable, compor- ter des puCes reconfigurab]es sur la même p]aquette de circuit imprimé ayant également des systèmes de cablâge adresse/donnée. Chaque puce peut avoir une mémoire, habituellement une mémoire RAM associée avec elle. La puissance de traitement des données d'un tel système peut être très élevée pour un coût très faible. Au moins lorsque l'une quelconque des puces à configurer essen- tiellemenent dans un but particulier, est apte à recevoir des configurations alternatives possibles dans le même but, c'est-à- dire pour la reconfiguration dans le cas d'un défaut de la confi- guration du courant, la même chose peut être faite sur une base automatique en fonction des résultats des procédures ou fonc- tions d'essai qui peuvent être appliquées depuis l'extérieur et contrôlées ou, avantageusement, incorporées sur la puce concer- née ou au moins sa mémoire. associée. Au moins en combinaison avec des puces reconfigurables, il a été trouvé avantageux de prendredes dispositions spéciales sur les pu- ces en ce qui concerne l'entrée et la sortie. Les différentes ca- ractéristiques sur ce point comportent: (a) prévoir, pour les emplacements des circuits]ogiques configurables lesplus en bordure, un ensemble de cir- cuits entrée/sortie sous forme d'éléments périphéri- ques qui assurent des accès multiples entre les bro- ches ou plots de bordure réels pour les signaux d'en- trée et de sortie et un nombre plus élevé de lignes d'entrée/sortie des emplacements de circuits logiques les plus en bordure, de préférence à la fois sur une en- trée de chaque emplacement de circuit logique le plus en bordure et à partir de sa sortie, quoiqu'il soit avantageux pour chacun de ces derniers de servir un dou- ble but en étant de plus connectés aux entrées de ceux suivants dans l'arrangement des emplacements de cir- cuits logiques; (b) en prévoyant qu'au moins certains sous-éléments indivi- duels de tels éléments périphériques sont configura- bles et reconfigurables pour servir dans les buts d'en- trée ou de sortie, de façon convenable en corrélation au moins avec les lignes qui peuvent servir comme sor- tie depuis les emplacements de circuits logiques les plus en bordure et comme entrée aux emplacements de cir- cuits logiques les plus en bordure suivants et, de pré- férence, en assurant de plus la transmission du signal depuis les emplacements de circuits logiques et en re- tour à ceux-ci; (c) en assurant des connexions multiples des lignes entrée/sortiE des emplacements de circuits logiques aux sous-élé- ments sur une base efficace et ordonnée; (d) en prévoyant un élément périphérique de tels sous-éléments sur chacun d'au moins deux côtés, de préférence sur les quatre côtés, d'un arrangement physiquement rectangu- laire d'emplacements de circuits logiques; 2587 158 (e) en prévoyant des voies de conduction s'étendant latéra- lement à l'extérieur des éléments périphériques avec des voies qui assurent des connexions alternatives de- puis les broches ou plots de bordure aux éléments péri- phériques sur les côtés adjacents. Il peut parfaitement se faire que d'autres caractéristiques ou combinaisons de caractériques puissent s'avérer être à la fois nouvelles et utiles, auquel cas celles-ci doivent de plus être considérées comme constituant des aspects inventifs. Un mode de réalisation spécifique de la présente invention sera maintenant décrit, à titre d'exemple, avec référence aux des- sins schématiques ci-annexés dans lesquels: Figure 1 représente un tracé d'un arrangement de cir- cuits logiques de base, en fait des portes NON/ET; fi- gure 2 représente une variante du tracé de portes avec une connexion de portes directe supplémentaire; figu- re 3 ajoute schématiquement à figure l un tracé de voiesde conduction d'adressage; figure 4 ajoute schéma- tiquement à figure 1 un tracé d'un système de câblage de programme; figure 5 ajoute schématiquement à figu- re 1 un tracé de système de câblage de connexion direc- te; figure 6 représente une variante du système de câ- blage de connexion directe segmenté pour des sous-en- sembles de l'arrangement de portes et figure 6A repré- sente une modification; figure 7 est un schéma mon- Z4 trant l'ensemble des dispositions des figures 3, 4 et sur douze circuits logiques ayant le tracé de figu- re 2; figure 8 est un schéma dU circuit d'un emplace- ment de porte NON/ET utilisant des liaisons fusibles- pour sa configuration; figure 9 est un schéma du cir- cuit d'un emplacement de porte NON/ET à deux entrées utilisant des connexionsreconfigurables du type MOS statique; figure 10 est un schéma du circuit pour un emplacement de porte NON/ET à trois entrées sur une ba- lU se similaire à la figure 9; figure 11 est un schéma du circuit concernant un emplacement de porte NON/ET uti- lisant des connexions reconfigurables du type MOS dyna- mique; figure 12 est une représentation par blocs du circuit du mode de réalisation de la figure 13; figu- re 13 est un schéma par blocs du circuit des emplace- ments de portes de figure 12 dans un coin de l'arrange- ment reconfigurable; figure 14 est un diagramme schéma- tique d'un ensemble en matrice de portes reconfigurable (300) et des éléments entrée/sortie périphériques (310A, B, C,D); figure 15 est une représentation par blocs d'un circuit d'un élément périphérique; figure 16 est un schéma d'un circuit d'un s o u s - é 1 é m e n t typique de 1 ' é 1 é m e n t D é r i p h é r i q u e; figi res 17A et 17B représentent des variantede la logi- que de sélection; figure 18 e s t u n s c hé m a d'un circuit d'un emplacement de porte NON/ET utili- sant une technologie bipolaire et reconfigurable sans nécessiter une réanimation; figure 19 donne une indica- tion de ce qui serait normalement présent sur une pu- ce de l'invention; figures 20 à 22 sont des schémas par blocs de circuits qui expliquent l'application de systèmes de puces de l'invention et la figure 23 repré- sente comment un système à plusieurs puces peut être mis en oeuvre sur une plaquette de circuit imprimé. Dans les dessins sont représentées des portes NON/ET en tant que circuits logiques ci-dessus mentionnés mais ceci ne doit pas être considéré comme limitatif. En se référant tout d'abord à la figure 1, une puce à semi-con- ducteurs, telleque fabriquéea une surface de celle-ci portant un arrangement en matrice de portes NON/ET 10 dans des emplace- ments discrets. Pour la clarté de la représentation, l'arrange- ment en matrice tel que représenté est petit par comparaison avec le tracé réel normal qui peut s'étendre à des milliers d' emplacement de portes. Telle que fabriquée, la puce comporte éga- lement des voies de connexion de portes directes 14. Pour cha- que porte dans les rangées et les colonnes, autresque celles en bordure, la sortie 12 est connectée directement en 14A à l'en- trée de la porte suivante dans les rangées selon un mode en sé- rie nez à queue. La sortie 12 est de plus connectée en 14B, 14C avec les entrées des portes qui sont disposées nez à queue en sé- rie dans la direction opposée. Chacune des voies de connexion di- * recte 14A, B, C est du type à conductivité sélectionnable. Les portes aux extrémités des rangées et des colonnes ont les voies de connexion directe décrites jusqu'ici et les voies de con- nexion non utilisées peuvent servir pour l'entrée et la sortie des données pour l'arrangement de portes. La figure 2 représente le même tracé d 'arrangement de portes de base avec la connexion de sa sortie à l'entrée de la deuxiè- me porte suivante dans sa rangée, représentée comme voie de connexion sélectionnable 14F. En considérant chaque porte comme connectée directement par les autres portes et par les voies entre ses entrées et les sorties d'un second groupe d'autres portes, aucune des portes n'a moins qu'une autre porte en commun entre ces groupes et au moins une autre porte non en commun. En fait,dans les figures 1 et 2, toutes les portes à l'exception de celles sur les bords de l'ar- rangement ont au moins trois portes dans chacun de ses grou- pes, dont deux sont communes aux deux groupes et une (figure 1) ou deux (figure 2) de chaque groupe. ne le sont pas. Les por- tes communes font en fait partie de la même colonne que la por- te concernée et les autres font partie de la même rangée. Le pre- mier (FS) et le second (SS) groupes sont représentés pour une porte (10R) dans les figures 1 et 2. La disposition de la figure 1 est particulièrement compacte et est facilement mise en oeuvre en utilisant une couche de métalli- sation. L'amélioration de la figure 2 est très efficace pour ac- croître la flexibilité de la sélection de la connexion directe en arrivant à des interconnexions de portes assurant des fonc- tions logiques sur une base locale, mais elle nécessite des "franchissements". Comme cela s'applique dans toute la descrip- tion, des "franchissements" peuvent être obtenus par plus d'une métallisation ou par une combinaison appropriée d'une métallisa- tion et d'un matériau semi-condueteur à condleuctivit é acerue, par exemple en polysilicium pour des puces au silicium. Des améliorations constituant des variantes des voies de con- nexion directe de la figure 1,peuvent comporter des voies de con- nexion directe à partir de chaque sortie de porte sur l'entrée d'u- ne porte dans la colonne suivante mais dans la seconde rangée à partir de celle-ci. Ceci comporte généralement un franchisse- ment de moins que la figure 2 mais est, de toute évidence, moins efficace en allant le long des rangées o l'effet de "saut" du tracé de figure 2 est particulièrement efficace. La con- nexion directe des sorties des portes aux entrées de la porte suivante dans la même rangée est considérée comme particulière- ment efficace, mais elle peut ne pas toujours être essentielle. Une autre possibilité comporte d'autres voies de connexion direc- te allant aux portes dans les rangées adjacentes suivantes à l'exception de la colonne suivante, principalement pour assurer des interconnexions diagonales améliorées sur toute la puce. Des dispositions alternatives des portes comportent des paires adjacentes de rangées "pointant" dans une direction mais les pai- res adjacentes "pointant" dans les directions opposées. Un sché- ma de voies de connexion directe a, à nouveau, les sorties d'une porte connectées à l'entrée de la porte suivante dans la même rangée et deuv autres connexions directes aux deuNièmes por- tes à partir de celle considérée dans la même colonne. Ceci réa- lise des interconnexions à fonction logique des portes moins lo- calisées en elles-mêmes quoiqu'elles puissent être au moins par- tiellement entrelacées du fait que le tracé des portes global ressemble aux deux tracé% décalés diagonalement ou intercalés de la figure 1. Une variante pour le même tracé de porte comporte des sorties de porte connectées aux entrées des portes suivan- tes dans la même colonne,ce qui privilègie de façon alternée les différentes directions d'interconnexion. Au moins pour certains types de conceptions de fonctionslogiques, d'autres tracés des portes peuvent exister sans que toutes les portes soient dans la même direction dans chaque rangée et peu- vent utiliser d'autres dipositions des connexions directes sélec- tionnables. On comprendra d'après ce qui précède que les voies de con- nexion directe locales (14A, B, C, F) permettent des connexions indirectes entre les différentes parties de l'assemblage de por- tes 10 sur la base d'une traversée sélective des portes 10 agis- sant-alors s4impiement comme inverseurs, c'est-à-dire avec leurs autres connexions non conductrices. Une telle utilisation des portes en connexions indirectes ne conduit normalement à aucune réduction significative de l'utilisation de la porte par rap- port aux ALNs étant donné que ces derniers utilisent normale- ment seulement 60% à 80% de la capacité en portes et les portes inutilisées sont inévitablement normalement fermées sur et en- tre les parties de l'assemblage configuré, respectivement, pour assurer des fonctions ou sous-fonctions constituantes particu- lières. Toutefois, en se référant à la figure 5, les modes se réalisa- tion préférentiels de celle-ci comportent de plus un autre systè- me de transmission du signal par l'intermédiaire d'un câblage de connexion directe connecté directement aux portes 10 sur la tota- lité de l'arrangement. Ceci est effectué en utilisant une gril- le d'autres voies de connexion, voir les conducteurs 50R, 50C de rangées et colonnes, allant à chaque emplacement de porte dans les rangées ou colonnes correspondantes. Ils utilisent (figure 7) d'autres voies de connexion sélectionnables choisies à cet ef- fet représentées comme les entrées 14D, 14E des emplacements de portes 10S (ou des portes 10 dans la figure 8), à partir des dé- rivations 52R, 52C de tels conducteurs 50R, 50C. De plus (figu- re 7), la sortie 12 de chaque porte 10 peut être dérivée en 52G, 5211 pour retourner aux conducteurs 50R, 50C et cela se fera alors par l'intermédiaire d'autres voies de connexion sélection- nables. Le système 50 de câblage de connexion directe n'a pas à être con- tinuellement coextensif avec la totalité de la surface de la pu- ce occupée par les portes 10. En effet, il n'en est de préféren- ce pas ainsi lorsqu'une partie quelconque des voies de rangées et/ou de colonne, 50R, S0C se font par l'intermédiaire du maté- riau semi-conducteur à conductivité accrue plutôt que le long d'une métallisation. Pour des puces au silicium du type NMOS de 3 microns, i] est souhaitable de ne pas avoir des extensions en po- 3c' lysilicium au delà de celle qui est requise pour traverser six rangées ou colonnes de portes. La figure 6 montre un système de câblage de connexion directe qui est effectivement comme dans la figure 5 mais segmenté en sous-groupes en quadrants 50A-D. Les voies de conduction consti- tuantes sont représentées (en 51A-D) interconnectées individuel- lement une à une par des éléments de circuit sélectionnables qui peuvent être des liaisons conductrices fusibles ou des disposi- tifs de conduction rendus actifs/non actifs de façon sélective tels que des transistors, voir des transistors MOS comme indi- qué. On comprendra que les voies de conduction constituantes d'un ou plusieurs sous-ensembles peuvent être étendues dans d'au- tres sous-ensembles ou non selon nécessité, également qu'il peut y avoir plus ou moins de sous-ensembles que les quatre représen- - __-tés De-plus une disposition de segmentation particulièrement convenable peut être obtenuepar la modification représentée dans la figure 6A dans laquelle les moyens de connexion 51A-D ne sont pas représentés et au moins certaines voies (53A, 53B) de cha- que sous-ensemble sont prolongées par au moins une porte (10Z) au delà de leur sous-groupe spécifique (10A, 10B) pour donner un recouvrement entrelacé. Alors les interconnexions nécessaires pour étendre chaque telle voie peuvent être assurées par des por- tes logiques. Des registres à décalage 20R, 20C sont représentés dans la figu- re 3 pour des ensembles de voies d'adressage de conduction sui- vant les rangées et colonnes, chacune desservant tous les empla- 3a cements de portes de sa rangée ou colonne correspondante. Aux points de croisement, chaque conducteur de rangée 22R ou chaque con- ducteur de colonne 22C a des dérivations pénétrant dans le même emplacement de porte (voir figures 7 et O10X dans la figure 3) de sorte qu'ils peuvent être utilisés dans]'adressage sur la base d'une signal coïncident. Un tel mode d'adressage assure, à cha- que emplacement de porte adressé,la condition de circuit électri- que requise pour configurer celles voulues de toutes les con- nexions sélectionnables en cet emplacement, à savoir au moyen de l'application le rendaint actif de signaux électriques de configura- tion. Le but des registres à décalage 20R, 20C est, naturellement, d'assurer une activation séquentielle efficace de l'arrangement de portes, par exemple en utilisant une broche d'entrée unique par l'intermédiaire de laquelle toutes les teneurs d'adressa- ge désirées pour les deux registres sont mises en oeuvre dans le temps, une valeur binaire différente unique pour chacune étant alors suffisante pour sélectionner toute porte 10 particulière. Un registre à décalage peut être de plus utilisé/etendu pour mémoriser les signaux "programme" pour décider quelles voies sé- lectionnables sont nécessaires dans l'un quelconque des emplace- ments de porte choisi ou un déclencheur de données peut être uti- lisé. Dans la figure 4, un système de câblage de programme 40 est indi- qué comme traversant toutes les portes de l'arrangement, en zig zag ou en serpentant, voir les liaisons d'extrémité 40A, 40B. Le câblage de programme est dérivé dans chaque emplacement de porte (voir 43 dans la figure 7). Dans une disposition, il y a une'li- gne (voir 42 dans la figure 8) du câblage de programme affectée à chaque connexion sélectionnable différente de tout emplace- ment de porte. La figure 7 représente le principe de la combinaison des disposi- tions des figures 2 à 5 en et' qui concerne les emplIacements de circuits logiques 10S qui peuvent être constitués par une porte NON/ET,oud'autres portes à fonction logique, en fait tout ensemble de circuits logiques utilisable ou une combinaison de ceux-ci. Chacun des emplacements 10S comporte toutes les dispositionsd'en- sembles de circuits sélectionnable pour les voies de connexion directe sélectionnables 14 et pour les dérivations à partir des voies de câblage de connexion directe 50R, 50C. Une disposition réelle pour la sélection des voies de connexion sélectionnables sur chaque porte 10 est indiquée sur la figure 8 au moyen de liaisons de conduction fusibles 24, c'est-à-dire une disposition statique configurable de façon irréversible. La figu- re 8 représente un emplacement de porte complet ensemble avec les voies d'adressage (22R, C), les voies de programme (42), et la voie d'alimentation en puissance 61 le traversant. A ce point, l'application d'un signal électrique de configuration comme cou- rant de fusion nécessite que l'un des transistors à effet de champ 32 (représentéscomme des MOS à canal-n) formés sur la pu- ce soit rendu conducteur. Chaque transistor 32 a son électrode de porte connectée à la ligne de sélection de rangée 22R et l'é- lectrode d'entrée connectée à la ligne de sélection de colonne 22C de manière à conduire seulement lorsque ces deux lignes sont sous tension. Lorsque cela se produit, la condition de ten- sion de la ligne 33 est modifiée à partir du transistor 32. Afin de compléter les conditions du circuit pour permettre au courant de fusion de s'écouler, les lignes de câblage de program- me 42 (de 40) sont représentées avec des branchements,voir les lignes 43 s'étendant à partir de celles-ci et comportant les dio- des de commande 34. Les lignes 33 et 43 sont connectées à cha- que côté des liaisons 24 dans les lignes d'entrée 14 à la porte 10. A un emplacement de porte choisi par les lignes d'adressage 22R, 22C, tous les transistors 32 sont rendus actifs, mais les conditions de configuration du circuit dépendent de plus de l'ac- tivation des lignes de programme. Le courant de fusion s'écoule- ra seulement à travers les liaisons fusibles 24 pour lesquelles les branchements de programme sur les lignes 43 sont convenable- ment rendus actifs. Une autre caractéristique représentée dans la figure 8 est cons- tituée par les résistances d'alimentation 62 à partir de la li- gne d'alimentation de puissance 61,lesquelles sont en parallè- les avec les transistors 32 respectifs et servent pour mainte- nir pour les portes NON/ET 10 les entrées de porte hors service à un niveau logique approprié. De façon évidente, un niveau de ten- sion différent et la disposition de maintien correspondante s'ap- pliqueraient pour un ensemble de portes NI. ___ __ 2587158 Il sera noté que les entrées de porte 14, les liaisons de con- nexion fusibles 24, les transistors 32, les lignes 33, les dio- des 34, les lignes de programme 42 et les branchements 43, sont affectés de l'indice A, B, C, D, E, G, Il pour indiquer leur fonc- tionnement en ce qui concerne les voies de connexion de direc- tion (A, B, C) et les dérivations du câblage de connexion direc- te (D, E vers les entrées et G, Il sur les embranchements de sor- tie), respectivement. Les embranchements de sortie vers 52G, 52H sont représentés comme contrôlés à partir d'un transistor uni- que 32G, mais des transistors séparés pourraient être prévus si on le désire. On doit comprendre que la figure 8 représente la sélection des entrées d'un emplacement de porte, c'est-à-dire relatif effecti- vement au second groupe (SS) de figure 1. Si on le préfère ou si on le désire, la sélection de la liaison conductrice pour les voies vers les entrées 14A, B, C pourrait être prévue sur les sorties à partir des autres emplacements des emplacements de por- tes auxquels ils assurent une connexion sélectionnable. Les sor- ties 12 auraient alors des branchements mis en service par des liaisons fusibles, qui seraient alors efficaces par rapport au premier groupe (FS) de la figure 1 à chaque emplacement de por- te. Les liaisons de conduction fusible 24 pourraient être rempla- cées par d'autres liaisons de conduction séleetionnables telles que des diodes. qui peuvent être mises hors service de façon ir- reversible (sautées). Si des diodes sont utilisées à la place des liaisons fusibles 24, une paire parallèle de diodes ayant des poles en opposition peut être prévue, une de celles-ci étant sautée. Dans d'autres dispositions,comme décrit avec référence aux figures 9-11, la possibilité de sélertion des voios de ó-on- nexion peut être assurée par des constituants de circuit actifs, typiquement des transistors qui sont inclus dans les voies et dont l'état conducteur ou non-conducteur conditionne la voie de connexion sélectionnable. Il existe des variantes pour assurer un câblage de programme com- plet 40. Ainsi, un codage pour des activations multiples (par exemple deux à la fois) d'un certain nombre de voies ou lignes inférieur au nombre de liaisons en cause, peut être utilisé pour identifier les liaisons individuelles à raison d'une à la fois dans un emplacement de porte adressé. Ceci peut être fait sans nécessiter de logique supplémentaire aux emplacements de portes en ayant plus d'une de chacune des lignes de rangée et colonne 22R, 22C, mais en ayant une paire unique de celles-ci connectée aux côtés opposés de l'une quelconque des combinaisons transis- tor 33 - ligne 24 -diode 34. Des exemples sont donnés dans les figures 17A et 17B. Dans la fi- gure 17A, pour chaque rangée et colonne d'emplacements de por- tes, il existe deux voies d'adressage de rangée X1, X2 et deux voies d'adresse de colonne Y1, Y2. Il y a également deux voies de câblage de programme Pl, P2 qui vont à tous les emplacements de portes. Jusqu'à huit voies de connexion sélectionnables peu- vent être affeótées à chaque emplacement de portes. Chaque pai- 3'- re de voies d'adressage de rangée et colonne (Y1, X1; Y1, X2; Y2, XI; Y2, X2) identifiera deux voies de connexion sélectionnables sur les emplacements de portes o elles coïncident et les voies d1 ' progrlamllllO PI e t P2 stervi rult. àpp:i i quer éel J l t. ivement 1e si - gnaux électriques de configuration. Dans la figure 17B, il exis- te trois voies d'adressage de rangée X1, X2, X3 et trois voies d'adressage de colonne Y1, Y2,Y3 allant le long de chaque ran- gée et colonne des emplacements de portes. Elles permettent l'i- dentification de jusqu'à neuf voies de connexion sélectionna- bles sur un emplacement de porte, à nouveau sur la base de cou- rants en coïncidence (Y1, X1;Yl,X2; Y1,X3; Y2, X1; Y2, X2; Y2, X3;Y3, X1;Y3,X2; Y3,X3). Lorsque des signaux électriques de con- figuration sont nécessaires, une voie unique remplacera dans ce but la pluralité de voies de programme ci-dessus discutées. Si les voies de connexion selectionnables peuvent répondre directe- ment et seulement aux signaux d'adressage appliqués (comme cela sera décrit pour la figure 18), seul un signal de mise en servi- ce (ES) appliqué sélectivement est requis pour une des sources de signaux d'adressage de rangées et colonnes. Dans les figures 17A, 17B, de telles sources sont à nouveau représentées comme des registres à décalage 20B, 20C et seront de façon évidente plus lentes que des voies d ' a d.r e s s a g e d e r a n - gée/colonne uniques. Comme représenté, le registre d'adressage de colonnes 20C a une valeur binaire "1" qui est propagé pour rendre ac- tives toutes les voies de colonne: à tour de rôle. Le registre d'adressage de rangées (20R) a des réseaux successifs (10, 100) pour rendre active cycliquement chaque voie d'adressage de ran- gée à raison d'une fois pour chaque activation d'une voie d'a- dressage de colonne correspondante, c'est-à-dire sur une base de temps plus rapide (2 ou 3 fois) que le registre de colonnes et d'adressage, La figure 9 représente un ensemble de circuits d'entrée contrô- lé de façon sélective pour un emplacement de porte logique qui utilise des éléments de circuit réversibles 124. La porte 110 el- le-même comporte deux entrées de travail 110A, 110B et une sor- tie 112.Les entrées de travail 110A, 110OB peuvent recevoir des voies de connexion directe sélectionnables 114A, 114B, 114C à partir des emplacements de portes voisins. La voie de connexion sélectionnable 114A peut aller à l'une ou l'autre ou à l'ensem- ble des entrées de travail 110A et llOB de la porte, par l'inter- médiaire d'éléments de circuits rendus sélectivement conduc- teurs/non-conducteurs 124X et 124Y dans le but de faire passer le signal. Les voies de connexion 114B et 114C peuvent être con- nectées de façon sélective seulement sur 110A et 110B, respecti- vement, par l'intermédiaire des éléments de circuit 124B, 124C rendus sélectivement conducteurs/non-conducteurs. De plus, les éléments de circuit rendus sélectivement conducteurs/non-conduc- teurs 124D et 124E sont représentés comme contrôlant l'accès à A et 110OB, respectivement, à partir des]ignes de rangées et colonnes 152R et 152C du câblage de connexion. La figure 9 repré- sente ainsi une manière pour que la porte à deux entrées reçoi- ve des signaux des portes voisines (sur 114A, B, C) et/ou des li- gnes de câblage de connexion directe (sur les dérivations 152R, C) étant entendu que pas plus d'un des éléments de circuit 124X, B, D et un des éléments de circuit 124Y, C,D sera sélectionné 3 g 2587158 à un temps donné. La disposition pour la sélection conduction/non-conduction, dans le cas de la figure 9, comporte un réglage de l'état de conduc- tion des constituants du circuit actif (124) sous la forme de transistors à effet de champ (MOS) comme éléments de circuit de passage du signal sélectionnables 124. Ceci est représenté com- me reposant, pour l'adressage de l'emplacement,sur la combinai- son des signaux d'adressage de rangée et de colonne sur les déri- vations des voies d'adressage 122R et 122C au transistor 160 dont la porte est connectée au substrat (VSS). Le transistor 160 est alors opératif pour rendre active la ligne 133 et, de ce fait, mettre en service un ensemble de transistors à porte flot- * tante 132X,Y, B-E pour le fonctionnement selon les états d'acti- vation des dérivations 143X, Y, B-E à partir du câblage program- me, respectivement. En fait, les transistors à porte flottante (132), lorsqu'ils sont rendus actifs par la ligne 133, peuvent être amenés sélectivement à emmagasiner le binaire "0" ou le bi- naire "1" en fonction des niveaux de signal appliqués sur le câ- blage de programme produisant les états de charge correspon- dants. A leur tour, ils déterminent et maintiennent la satura- tion (ON) et la non-saturation (OFF) des transistors MOS sélec- tionnables 124. Des résistances d'arrêt 162 connectées à partir de la ligne 161 à travers les transistors 124 servent à mainte- nir ceux non sélectionnés des transistors 124 dans leur état non- saturé (OFF). La figure 9 ne représente pas les branchements de sortie sur une base sélectionnable en retour sur les lignes de câblage de con- nexion directe mais ils peuvent être facilement prévus. Comme pour la figure 8, les emplacements de portes de la figure 9 peu- vent être réorganisés avec des dispositions pour la sélection des voies de connexion directe locales réalisées dans les dériva- tions à partir des sorties du circuit de porte. La même chose est vraie également pour les figures 10, 11 et 18 qui vont être décrites ci-après. Une option supplémentaire serait d'avoir une voie de connexion sélectionnable entre les lignes 152R et 152C, avant les transistors 124, et des dispositions pour la sélection de cette connexion, c'est-à-dire une combinaison supplémentaire d'un autre transistor de passage de signal 124, d'un transistor de déroutement de charge 132 et d'une ligne de programme 143. Il convient de noter que des portes à deux entrées sont la nor- me dans la technologie actuelle du circuit intégré au moins en ce qui concerne les ALN. La figure 10 représente une porte NON/ET 210 à trois entrées du type MOS ayant des entrées de travail 210A, 210B, 210C, et une sortie 212. Parmi ces entrées, 210B a une connexion sélectionna- ble pour la voie 214A, et 210A et 210C sont représentées avec des connexions sélectionnables alternatives sur les voies 252R, 214B et 214C, 252C, respectivement, c'est-à-dire sur le câblage de connexion directe et les entrées des portesvoisines de la colonne. Dans chaque cas, ceci a lieu par l'intermédiaire de transistors MOS 224A-E sélectivement conducteurs/norn-conduc- teurs. D'une manière semblable à la figure 9, les transist;rs 224A-E sont représentés associés avec des transistors à porte flottante 232A-E,des lignes de dérivation de programme 243A-E et une ligne d'adressage 233 à partir du transistor d'adressage 260. De plus, cependant, la figure 10 représente des transistors à passage de signal sélectionnables supplémentaires 224G, Il dans - les dérivations à partir de la sortie de porte 212 vers les li- gnes du câblage de connexion directe 252R, 252C, et les transis- tors à porte flottante correspondants 232G, H connectés aux déri- vations de câblage de programme 243G, 11. A nouveau, des résistan- ces d'arrêt 262 sont représentées en travers des transistors 224 A-E et seront prévues de façon similaire pour les transistors 224G, H, voir les dérivations marquées d'une flèche à partir de leurs électrodes de commande (portes). Les emplacements de portes du type de la figure 9 peuvent être munis de dérivations de sortie sélectionnables de la même maniè- re que pour la figure 10. Les circuits des figures 9 et 10 assurent l'établissement de fa- çon sélective des états conducteurs/non-conducteurs de leurs transistors de passage de signal 124, 224 et de leurs transis- tors de déroutement de charge 132, 232 pour servir comme moyen d'emmagasinage programmable/effaçable qui maintient les condi- tions de conduction désirées pour les transistors 124, 224 sur une base statique. De plus, concernant les figures 9 (ou 10), on comprendra que les options de eonnexions sélectionnables peuvent nécessiter une ca- pacité de transport du courant du transistor 160 (ou 260) équiva- lente à celle de plusieurs des transistors 132 (ou 232), typique- ment jusqu'à quatre d'entre eux. En ce qui concerne la réalisa- tion du circuit sur le matériau semi-conducteur, à l'heure ac- tuelle habituellement du silicium, il peut être avantageux ou au moins considéré comme tel, d'éviter d'avoir à former des transis- tors de dimensions notablement différentes. Une mise en oeuvre particulièrement compacte sur le silicium consiste à avoir cha- cun des transistors 132 (ou 232) rendu actif directement en com- mun à partir de la ligne de sélection de colonne 122C (ou 222C) et chacun associé avec un transistor individuel, ces derniers transistors étant de plus destinés à être rendus actifs en com- mun à partir de la ligne de sélection de rangée 122R (ou 222R). Il est possible de traiter les lignes de programme 143, 243 com- me un câblage de donnée et de traiter les transistors de commuta- tion remplaçant les transistors à déroutement de charge 132, 232 ou même les transistors sélectionnables 124, 224 eux-mêmes (voir ci-après figure 11), effectivement comme des dispositifs mémoi- res du type RAM dynamique, c'est-à-dire nécessitant une réanima- tion. Alors la configuration réelle du circuit d'ensemble utili- sant des emplacements de portes du type des figures 9 et 10 ain- si modifié, pourrait être emmagasinée dans une mémoire externe du type permanent (ROM), du type RAM semi-permanent ou dyna- mnique à réanimation ou du type EPROM reconfigurable ou même d'un autre type. Tout ce qui est requis est une facilité d'adressa- ge/commande de porte séquentielle. pour assurer selon des cy- cles, la réanimation de chaque emplacement de portes de celui-ci dans son délai de réanimation requis. Alors un tel ensemble de circuits de puce peut, par comparaison avec les figures 9 et 10, être réellement simplifié non seulement par remplacement des transistors de déroutement de charge des types à porte flottan- te ou sandwich oxyde-nitrure par des transistors MOS normaux mais également par l'omission des résistances d'arrêt 162, 262. De telles puces doivent, naturellement, être reconfigurables à tout moment de la manière discutée ci-dessus et, au moins lors- qu'elles sont utilisées dans un système d'ordinateur, il est pos- sible pour de telles puces d'avoir des configurations alternati- ves pour la même fonction, et pour un modèle ou programme d'es- sai à appliquer périodiquement pour vérifier toute partie de la puce qui devient fautive, d'identifier celle-ci et de passer à une variante de configuration appropriée. UJn développement d'u- ne telle puce est décrit pour la figure 11. La figure 11 représente un circuit d'emplacements de portes pour !que!-La porte-logique-- de base- 110 est une porte NON/ET à deux entrées ayant des entrées 110A et 110B comme pour la figure 9. Des références avec indice 160B, C, D, E, F,X, Y sont utilisées pour les transistors,rendus actifs par la voie d'adressage de co- lonne,interposés en série entre les transistors 132' et 124' (d'un type de canal opposé à la figure 9) avec les dérivations de programme 143 appliquées aux drains des premiers. De plus, par comparaison avec la figure 9, la figure 11 représen- te une voie de connexion d'entrée sélectionnable supplémentaire 114F avec des transistors de réglage et de sélection de con- 4 2587158 nexion associées 124'F, 132'F et 160F, laquelle vient de la sor- tie du deuxième emplacement de porte voisin qui le précède dans sa rangée comme pour l'entrée supplémentaire 14F de la figure 2. Egalement, sont représentés un transistor supplémentaire rendu conducteur sélectivement 124'J et, en 170, une connexion asso- ciée de l'entrée de la porte logique 110B à l'entrée du transis- tor 121'J et. à l'étage de sortie de la porte. La connexion 170 sert dans des buts de commande pour la stabilisation de la répon- se de porte sur les entrées 110A, 110OB quand seulement une d'en- tre elles a un signal et ainsi remédie à la nécessité des deux résistances d'arrêt représentées sans référence dans la figure 9. De plus, la voie 170 et le transistor associé 124'J permettent à l'une choisie des voies 114A, 114B, 114F et 152R et à l'une choi- sie des voies 114A, 114C et 152C d'être interconnectées. Ceci permet aux signaux d'être envoyés à travers une telle intercon- nexion directement sans traverser la porte logique. Egalement il n'y a pas de résistances d'arrêt (162) pour les transistors 124' de réglage de l'état de connexion sélectionnable, ce qui se tra- duit par un fonctionnement de l'ensemble de circuits de figure Il dans un mode dynamique plutôt que dans un mode statique, c'est-à-dire sur la base d'une réanimation, disons à partir d'u- ne ROM ou RAM associée. La possibilité de reconfiguration du mode de réalisation de la figure 11 est due au fait que l'on incorpore les modes de réali- sation de la porte de transmission à transistor à effet de champ à passage de signal unique de la demande de brevet séparée ci- dessus nmentionnée de la demarideresse dont 1 l'un peut être vu datns le bloc tireté indiqué par la référence SPTT. Ainsi le transis- tor MOS 124'C est le transistor de passage en ce qui concerne la ligne 114C et les transistors de commutation dans le but de réa- nimat ion sont 160C et 132C. Lo fonetionnemrnt est, v'n raison de la capacitance inhérente à la porte, d'assurer un emmagasinage d'état et un passage de signal par le même transistor et il pourrait être utile d'accroître la capacitance du transistor de passage de signal par rapport aux autres transistors, tels qu'u- tilisés (132,160) dans des buts de commutation dans la sélec- tion du transitor à passage de signal unique pour la conduction. Un transitor à canal p peut être exploité entre +5 volts et -5 volts pour éviter la dégradation à la logique 'basse' (0 volt) en raison des effets de seuil (VT). Alors VDD1 et VDD2 seraient à +5 volts et VSS serait à 0 volt pour la porte logique mais à -5 volts pour les transistors de passage du signal. Pour des tran- sistors à canal n, comme représenté, le fonctionnement à une vi- tesse acceptable est obtenu en utilisant des niveaux de tension de +3 volts (en fait une logique 'haute' pour la porte) et +5 volts sur VDD1 et VDD2 respectivement et VSS à 0 volt. L'ensemble de circuits de la figure 11 peut être représenté, voir figure 12, par une porte NON/ET à deux entrées 110 et deux multiplexeurs 180A et 180B pour les entrées 114B, 114F, 152R et 114A, 114C, 152C respectivement. L'entrée 114A est représentée, comme dans les figure 9 et 11, pour être disponible également vers le multiplexeur 180A. Egalement et en ce qui concerne l'in- terconnexion du quatrième emplacement de porte 114F à partir du deuxième emplacement de porto précédent, on peut trouver qu'il soit avantageux, (en évitant des croisements inutiles) que les en- trées 114A et 114B soient interchangées de façon alternative le long de chaque rangée d'emplacements de portes, voir figure 13 et figure 2. La figure 12 indique également en 170 la possibili- té pour les entrées d'aller d'un multiplexeur à l'autre sans tra- verser la porte logique 110. Pour plus de facilité,un seul ensemble d'entrées sont représentées comme allant aux multi- plexeurs 180A, 180B dans des buts de sélection. Comme indiqué dans la figure 13 par les blocs 200 (GMUX est une abréviation pour porte multiplexée) chaque emplacement de portes peut être considéré comme incluant la porte logique proprement dite (110) et les parties du multiplexeur (180A,180B). Le schéma de la figure 13 se rapporte à un coin d'une matrice de portes configurables et est de plus utile en ce qui concerne la description suivante concernant les dispositions pour assurer en- trées/sorties. En revenant aux dispositions pour assurer entrées/sorties,].a fi- gure 14 représente une aire rectangulaire centrale occupée par la matrice de portes logiques reconfigurables 300 et des élé- ments périphériques 310A, B, C, D, à l'extérieur de cette aire, en fait sur chaque bord. Les emplacements de circuits logiques de la matrice de portes 7 peuvent être comme dans la figure Il et les coins de la matrice comme dans la figure 13. En dehors des éléments périphériques 310, il existe des câblages de conduc- tion 320A, B, C,D, allant autour des coins de la puce et déri- vés des voies de conduction allant entre les broches ou plots %^ d'entrées/sorties de bordure 326A-D et les éléments périphériques 310A-D. Les él&rents périphériques 310A-D servent à la communica- tion entre ces plots 326 et les lignes d'entrée et de sortie de la matrice sur chaque bord, quoiqu'il doit etre noté que les câ- blages 320A-D permettent une flexibilité en permettant aux plots 326A-D sur un côté quelconque de la puce d'être alternativement des entrées ou des sorties pour l'élément périphérique sur le cô- té adjacent suivant de la puce. Il y a plus de lignes entrées/sorties de la matrice logique qu'il n'y a de plots 326, typiquement un rapport de plus de 10 à 1. Une puce envisagée de 50 x 40 portes logiques comporte 520 li- gnes de matrice et 40 plots. Le but, cependant, est simplement de mettre en rapport de façon convenable les lignes de matrice nécessaires avec un nombre de plots (ou de broches) convenable, de préférence conventionnel, pour les circuits intégrés. Les tra- cés des connexions des plots aux groupes, respectivement, des lignes de la matrice sont de préférence formés sur les bords de la matrice 300. Dans la figure 14, l'élément périphérique 310A dessert les en- trées/sorties de rangées à partir de l'un des côtés de la matri- ce de porte 300 (la gauche comme représenté) et l'élément péri- phérique 310D dessert les entrées/sorties de colonnes depuis un autre coté de la matrice de porte 300 (le bas tel que represen- té). Les éléments périphériques 310C et 310B desservent de fa- çon similaire les autres côtés de la matrice respectivement. En ce qui concerne les plots 326, l'élément périphérique 310A des- sert tous ceux qui se trouvent directement sur le côté de la pu- ce adjacent et la moitié de ceux sur le côté de la puce/matrice adjacent sont desservis directement par les autres éléments péri- phériques 310.D et 310B. Les autres éléments péril)hériques sont organisés de façon similaire. Dans la figure 13, on notera que les lignes alternées (à numéro impair) de la matrice de colonne (D) desservent chacune seule- mnient les entrées aux portes de la rangée la plus en bordure de la matrice 300 (figure 14) et que les autres (à numéro pair) des- servent les sorties pour les mêmes portes mais peuvent de plus desservir les entrées de la rangée suivante de la matrice. En ce qui concerne les lignes de rangées (L) de la matrice, le réseau reflète le fait que les portes des rangées adjacentes alternent en direction. Toutes les trois rangées (L1, L4) la ligne de ma- trice dessert seulement une entrée de la porte d'extrémité des rangées alternées, les lignes suivantes (L2, L5) desservent seu- lement une entrée de la seconde à la porte d'extrémité des mê- mes rangées et les lignes suivantes (L3) peuvent servir à la fois de sortie depuis la porte d'extrémité des autres rangées et l'entrée alternative vers les portes d'extrémité des rangées dis- posées à côté. La possibilité d'aller directement à la fois aux portes les plus en bordure de la matrice et aux portes qui les suivent est avantageuse. Toutefois on comprendra qu'il y a un ac- cès possible plus profondément soit par le système de câblage à connexion directe ci-dessus mentionné ou en allant dans et hors des parties formant multiplexeurs des emplacements de portes ou par la traversée des portes de ceux-ci. Une représentation schématique d'un élément périphérique 310 est représentée dans la figure 15, voir les lignes de matrice DA, QA représentant les entrées/sorties des portes logiques et les li- gnes de plots PA. Chaque élément périphérique est constitué par un jeux de sous-éléments, un pour chaque plot PA, chaque sous- élément étant, comme représenté (330) dans la figure 16,à par- tir de quoi le but des autres lignes de la figure 15 sera com- pris. Dans la figure 16, le sous-élément 330 fait réellement que sa li- gne de plots (PA) serve soit comme entrée, soit comme sortie, d'une manière particulièrement efficace et avantageuse. Le sous- élément 330 comporte un inverseur à trois états 332 et deux tran- sistors d'inversion (334, 336). 332 et 334 sont connectés aux li- gnes de portes QA, DA de la matrice de portes logiques 300 dans le but d'assurer pour celles-ci une entrée et une sortie et au plot correspondant PA. 336 détermine l'état de fonctionnement en- trée/sortie du sous-élément en étant connecté entre l'ensemble de circuits 338 et la commande pour l'inverseur 332. L'ensemble de circuits 338 comporte deux séries de transistors MOS connec- tés (sans référence) ayant leurs portes connectées pour assurer une mise en service par signal coïncident (ligne d'adressage R4, C5) et leurs substrats connectés à la haute tension logique, de manière à passer un bit signal pour déterminer l'état de servi- ce du sous-élément (représenté depuis la ligne DBO du câblage de don- nées configurant entrées/sorties ou du câblage de programme ci- dessus mentionné). L'état de service du sous-élément (entrée ou sortie) est fixé et maintenu sur une base dynamique reposant sur la capacitance d'entrée de l'inverseur 332 sensiblement de la mê- me manière qu'une auto-capacitance est utilisée dans les transis- tors à passage unique 124 de la figure 11. En fonctionnement, le sous-élément 330 a son inverseur à trois états 332 contrôlant]a transmission de la puce à travers le plot PA (sortie) ou pour bloquer une telle transmission lorsque l'inverseur 332 "flotte" et il y a une transmission dans la pu- ce depuis le plot par l'intermédiaire de l'inverseur 334 (en- trée). De plus et d'une manière la plus avantageuse, il y a une possibilité de transmission entre les lignes de la matrice (DA,QA) qui peut être utilisée par la matrice de portes logiques si né- cessaire. Il est possible de remplacer l'inverseur 332 par une porte NON/ET de manière à être au moins capable d'obtenir des signaux de données ou de commande depuis la matrice logique pour une sor- tie par l'intermédiaire du plot (PA) à savoir vers.un ordina- teur externe ou autre système sur une base à trois états dans la- quelle les conditions de configuration de la matrice peuvent dé- terminer l'entrée ou la sortie ou ni l'une, ni l'autre. I1 est naturellement possible de commander l'état entrée/sortie de tout sous-élément de chaque élément périphérique par un pro- gramme et/ou depuis une ROM, ce qui est particulièrement avanta- geux en combinaison avec le potentiel de reconfiguration des pu- ces de celui-ci, c'est-à-dire que tout plot peut être une en- 258-7158 So trée ou une sortie et il a un choix considérable de portes de la matrice logique accessibles immédiatement, quoique de toute évi- dence l'invention ne soit pas limitée à ceci. Il aura été noté qu'il y a une corrélation directe d'une paire de lignes d'entrée et de sortie de la matrice (DA, QA) sur un plot (PA), en ignorant les interconnexions de plots 320 de la fi- gure 14. Une autre caractéristique de l'invention est ainsi que les lignes de matrice (QA, DA) ne sont pas les lignes de matri- ce réelles (L,D) mais représentent des connexions de sortie (DA) sur des groupes de celles-ci choisis sur une base destinée à ren- dre maximale l'efficacité en vue d'une certaine perte inévita- ble de choix, quoique toutes les entrées (QA) iront à toutes]es entrées disponibles du bord des matrices. Ce schéma de con- nexion est, naturellement, une question de jugement par les per- sonnes qui conçoivent la puce mais devrait, de l'avis des inven- teurs, tenir compte qu'une flexibilité entrée/sortie moindre est requise au voisinage des coins d'une matrice de portes qu'au voi- sinage des médianes de celle-ci. En fait, certaines des lignes qu'il dessert n'auront aucune connexion avec l'élément périphéri- que, peut-être (pour les colonnes, mais non nécessairement pour les rangées) sur la base d'une suppression de celles qui alter- nent les plus proches du coin mniais seulement tous les quatre au- * trement, et en groupant les trois lignes de matrice réelles qui interviennent, de façon appropriée pour accélérer la vitesse d'accès d'un manière alternative par rapport aux deux moitiés des plots latéraux PA et de ce fait à leurs interconnexions 320. Les figures 9 à 1il ci-jointes ont toutes été conçues pour des pu- ces à effet de champ, spécifiquement des CMOS. La figure 18 re- présente un ensemble de circuits des emplacments de portes pour une puce bipolaire. Dans la figure 18, une porte NON/ET bipolaire comporte un transis- tor 410 en combinaison avec des transistors 424 servant égale- ment comme entrées sélectionnables pour celui-ci. La sortie de porte 412 est représentée comme comportant des tampons (413) d'u- ne manière généralement conventionnelle. La commande des états de conduction des transistors 424 est représentée en 420 sous forme d'équivalents desdispositifs SCR à leur tour contrôlés par les transistors respectifs 422. Un ensemble de circuits similai- re, représenté avec des références munies d'un prime,est utili- sé pour les dérivations à partir de la sortie 412 de la porte mais par rapport à des transistors individuels 430, pour donner les sorties séparées requises sur lé câblage de connexion directe (452). Les transistors complémentaires 420A, 420B sont représentés com- me ayant chacun sa base connectée au collecteur de l'autre, de manière à être basculables (sous des conditions de tension ap- pliquées convenables) par un signal d'impulsion sur une de ses connexions base-collecteur et arriver à un niveau de tension prescrit. Ce niveau persistera alors après le basculement jus- qu'à ce que les conditions de tension appliquées soient modi- fiées. Le transistor 422 sert à appliquer un tel déclenchement sur une base adressée, dans ce cas en étant rendu momentanément conduc- teur par des signaux provenant d'une paire unique d'une des li- gnes XI-X3 suivantles rang&6 et d'une des lignes YI-Y3 suivant les colonnes des câblages d'adresse codée de la matrice de portes logique, c'est-à-dire de la manière envisagée avec référence à la figure 17B. Il est noté que les transistors 422 et les dispositifs bascula- bles 420 agissent sans nécessiter des signaux d'adresse (de mi- se en service) et des signaux de configuration séparés. De plus tandis que les transistors 424 fonctionnent de façon claire sur la base d'un passage de signal sélectionnable, ils forment en réalité des parties de la porte NON/ET elle-même. Il est également à noter que la porte NON/ET de la figure 18 agi- ra comme une véritable porte à six entrées pour l'ensemble des entrées de connexion directe 414A, B, C, F et des connexions de câblage directes 452R, 452C. (Cette possibilité a été envisagée implicitement pour le mode de réalisation de la figure 8, quoi- que l'usage de transistors à effet de champ dans le but d'une conduction de sélection puisse rendre les dispositions des figu- res 9 ou Il plus pratiques en ce qui concerne les portes à deux entrées). De plus les transistors de dérivation de sortie 430 donnent une sortie inversée (par rapport à la sortie de porte 412) et sont à mise en service par configuration à collecteur ouvert,ce qui dans son effet est une sortie du type OU-câblé capable d'assu- rer l'entrainement de lignes multiples. Avant de non sit drer I n aspee t.s du systlèie ésil til int.de 1 ' i uti 1 i - sation des puces à cireuitslogiqus reconfigurabls de la présen- te, on estime utile d'indiquer plusieurs caractéristiques qui sont essentielles pour les modes de réalisation de la présente invention actuellement envisagés. D'après ce qui a été décrit en ce qui concerne les dessins, il sera évident que l'aptitude à la sélection peut être obtenue en prévoyant une liaison fusible ou une diode ou un élément similaire dans chaque connexion sélec- tionnable laquelle, par.l'applicationd'un signal approprié, peut être mise hors service en provoquant ainsi une modification irré- versible unique de l'état conducteur à l'état non conducteur. Dans d'autres cas, l'aptitude à la sélection peut être obtenue en incorporant un composant de circuit actif tel qu'un transis- tor dans la voie de connexion de telle manière que son état con- ducteur ou non conducteur détermine l'état de la voie de con- 2Onexion sur une base reversible, les signaux de sélection étant appliqués aux composants du circuit actif pour contrôler à volon- té son état. La commande du transistor ou élément similaire peut se faire sur une base statique telle que les modifications de l'état nécessitent une opération spéciale ou sur une base dynami- que pour laquelle les états désirés nécessitent d'être réanimés durant le fonctionnement normal du système mais peuvent de même être modifiés,ou sur une base statique pour laquelle les modifi- cations peuvent également être faites comme partie du fonctionne- ment du système normal. 2587 158 Egalement, même si des dispositifs d'entrée/sortie moins sophis- tiqués sont utilisés sur une puce et même si des circuits logi- ques plus complexes sont mis en oeuvre, on ne peut espérer qu'un circuit logique quelconque sera directement connecté (14) à plus de 5% du nombre total de circuits logiques présents,générale- ment à moins de 1%, même inférieur à 0,01% pour des circuits de portes logiques simples. D'une manière typique, le nombre de por- tes logiques connectées sera de 10 ou moins, souvent de 5 ou moins. Egalement, on estime que les puces de la présente inven- lO tion contiendront au moins 500 emplacements de circuits logi- ques, avantageusement plus de 1000, et que chaque emplacement de circuit logique occupera moins de 0,2% de l'aire dévolue à de tels emplacQeents. La préférence des inventeurs est pour que moins de 25% de chaque emplacement de circuit logique soient occu- pés par son circuit logique réel, ce qui est montré dans les fi- gures 8, 9,10, Il et 18 par les nombres relatifs de transistors dans des circuits de portes réels et dans l'ensemble de cir- cuits de sélection des voies de connexion associé. La figure 19 représente un tracé d'ensemble d'une puce typique- ment possible, en ajoutant effectivement à la figure 14 les re- gistres à décalage 520R et 520C d'adressage des rangées et colon- nes, une bascule de données 530, une horloge 540, un registre d'adressage 550 et une commande de synchronisation 560. Le registre d'adressage 550 et la bascule des données 530 sont représentés, avec les câblages associés 552 et 532 respective- ment, sur les bords de la puce o se trouvent des broches ou 's- plots séparés des broches ou plots entrée/sortie 326. Ils sont utilisés dans les puces dynamiques pour effectuer une réanima- tion lorsque le registre d'adressage sera un compteur se refer- mant à travers une partie d'une ROM ou d'une RAM emmagasinant la configuration de la puce et la bascule de données emmagasine suc- cessivement les mots binaires de la ROM ou de la RAM qui définis- sent successivement quelles corrections sélectionnables sont né- cessaires aux emplacements de circuits logiques adressés.Les li- gnes des signaux de synchronisation sont représentées comme al- lant au compteur 550, à la bascule 530 et aux registres de sélec- tion des rangées et colonnes 520R,C. Ces dispositions sont égale- ment utilisées dans les configurations de chargement sous la com- mande de la puce configurable elle-même. Il peut y avoir deux si- gnaux de commande au compteur d'adressage 550, un pour le compta- ge lors du chargement ou de la réanimation commandés par la pu- ce et l'autre pour la commande lecture-écriture pour permettre au compteur d'adressage d'être également chargé par le câblage 552. On s'est référé préalablement aux aspects du système électroni- que de la présente invention qui résultent de l'usage de puces configurables particulièrement de puces qui sont reeonfigura- bles à ou au voisinage des niveaux et vitesses des signaux logi- ques normaux. La figure 20 représente l'association d'une puce reconfigurable 600 avec une RAM 602 communiquant avec la puce 600 par un câbla- ge d'adressage 604 et par un câblage de données à deux voies 606. Le moyen de sélection est indiqué en 608 pour amener la RAM 602 à être chargée ou rechargée avec les données de configuration pour la puce 600. Le moyen d'utilisation est représenté en 620 et fournira habituellement des signaux d'entrée pour le traite- ment par la puce 600 ainsi que des signaux de résultat représen- tant les résultats d'un tel traitement. De tels signaux apparai- tront sur le câblage 622 aboutissant aux broches entrée/sortie (326) de la puce. Des considérations similaires s'appliquent à la reconfiguration dans le même but, cas dans lequel il est très probable que la RAM 602 contiendra au moins certaines configurations alternati- ves ou inverses. Des réseaux d'essai peuvent également être emma- gasinés dans la RAM 602 ou alimentés depuis l'appareil 610. La figure 21 représente une disposition relativement similaire d'une puce 600 reconfigurable et d'une RAM 602 connectées par des câblages d'adresses et de données 604 et 606. Toutefois des multiplexeurs sont représentés en 612, 614 pour contrôler si la puce 600 a accès à la RAM 602 par les câblages 604, 606 ou si les câblages de configuration 616, 618 ont accès à la RAM 602. Ceci peut permettre de réécrire la RAM 602 sans interrompre le fonctionnement de la puce 600. Egalement une disposition spécifique est représentée pour la puce 600 pour adresser différentes parties de la RAM 602 (correspondant à différentes configurations pour la puce) par des lignes d'adressage supplémentaires 630 indiquées comme prove- 258&7158 nant d'une partie des dispositions entrées/sorties configura- bles de la puce 600. Ceci se traduit de plus par une commande ef- ficace de la sélection de configuration par les moyens connec- tés au système entrée/sortie 622 ainsi qu'en accord avec une con- dition se produisant autrement dans la puce 600.Il doit de plus être compris que le câblage d'adressage 604 pourrait avoir ses lignes les plus significatives assurant le rôle des lignes 630, à savoir provenant de la section de bascule convenable du regis- tre d'adressage (550 dans la figure 19) qui ne répond pas au cy- cle de comptage requis pour toute réanimation de la configura- tion de puce résidente courante. De plus, la figure 21 représente une disposition pour le fonc- tionnement comme un ensemble d'une pluralité de puces consti- tuant un système électronique. Un décodeur d'identification est représenté en 640 qui est connecté pour recevoir des lignes 642 sélectionnées (habituellkement les plus significatives) du câbla- ge de configuration 616. Si le décodeur 640 reconnait que sa com- binaison puce/RAM associée 600/602 est concernée, il rendra ac- tives de façon appropriée ses lignes de sortie 641, 646 pour ame- ner les multiplexeurs 612, 614 à commuter la RAM 602 des câbla- ges 604, 606 sur les câblages de configuration 616, 618. Egale- ment la ligne de sortie du décodeur 648 placera la RAMi dans le mode écriture. La sortie du décodeur 650 peut rendre inactive la puce 600 s'il peut y avoir un conflit avec la réanimation d'u- rme puce dynamique 600 ou autre demande de la puce 600 pour une nouvelle configuration. De tels conflits devraient cependant être évitables en utilisant un système de synchronisation conve- nable losque la configuration du courant pourrait être réécrite sur la première section de configuration de la RAM 602 et la li- gne 650 utilisée pour remettre à zéro les lignes 630 ou la bascu- le d'enregistrement d'adresse programmable. Un système à plusieurs puces est indiqué dans la figure 22 dans lequel chacun des blocs 800 est constitué par une puce reconfigu- rable, chacune habituellement également avec une RAM associée. Les puces sont interconnectées en 805 par l'intermédiaire de leurs dispositions entrée/sortie ci-dessus mentionnées et une disposition est prise pour les données d'entrée provenant de la source 820 par le câblage 825 et pour les données de sortie vers le moyen d'utilisation 810 par l'intermédiaire du cablage 815. Un tel système à puces est nettement capable d'assurer un traite- ment en série dans lequel les puces sont configurées différem- ment et un traitement en parallèle dans lequel les puces sont configurées de façon similaire et les combinaisons désirées de traitement série et parallèle. Une ou plusieurs des puces peu- vent être destinées totalement ou partiellement à des buts de commande quoique certains appareils ou systèmes principaux sont habituellement prévus et eux-mêmes peuvent incorporer les moyen. d'alimentation du signal 820 indiqués séparément et le moyen d'u- ti]lisation 810. On pense qu'il est avantageux pour des systèmes à plusieurs pu- ces qu'ils soient réalisés sur aussi peu de plaquettes de cir- cuits imprimés que possible, et de ce fait présentent le tracé indiqué en tireté 830 dans la figure 22. De telles plaquettes peuvent contenir plus, avantageusement beaucoup plus, de puces reconfigurables que ce qui est représenté dans la figure 22 et elles peuvent de plus contenir d'autres puces constituant le sys- ttme principal ou une partie ou des parties de celui-ci. La figure 23 représente une plaquette de circuit imprimé préfé- rentielle 930 qui est en général semblable à celle de la figure 22 pour les connexions 905 entre les dispositions entrées/sor- ties de ses puces configurables dont certaines peuvent être uti- lisées au moins partiellement simplement pour transmettre des si- gnaux entre les dispositions entrées/sorties de celle-ci. De plus, cependant, la figure 23 représente un système de câblage d'adresses de configuration (914) et de données (918) pour char- ger les RAM associées avec chaque puce configurable de la maniè- re représentée à la figure 21, c'est-à-dire que chaque bloc 900 correspond à la figure 21. Alors le système de câblage de confi- guration 914, 918 peut identifier tout bloc 900 quelconque (par l'intermédiaire d'un décodeur comme représenté en 640 dans la fi- gure 21) et recharger sa RAM, si nécessaire, sans qu'aucun au- tre bloc 900 de branchement de la puce ne nécessite d'être ren- du inactif. Il est même possible de recharger la RAM d'un bloc 900 sans arrêter sa propre puce pour autant que la synchronisa- tion n'assure aucun conflit avec cette nécessité d'accès de la puce à sa RAM associée et/ou que la configuration couramment utilisée est soit non écrite par remplacement ou est préécrite sur la RAM avec la réécriture accompagnante du registre d'adres- sage de la puce ou au moins l'alimentation aux lignes 630 de ia figure 21. Le système de câblage de configuration 914, 918 est représenté comme venant d'un service hors plaquette 960 constituant une source ou bibliothèque de configurations de la puce et compre- nant normalement au moins un ordinateur à pupitre avec enregis- trement sur disque. Ce service 960 peut être séparé de la sour- ce 920 des données (par le câblage d'entrée 925) pour le traite- ment par les puces des blocs logiques 800 et/ou depuis le moyen d'utilisation 910 recevant les résultats du traitement par le câ- blage 915 ou ce peut être une partie d'un système d'ordinateur global comportant l'un ou l'autre ou les deux de 910,-920. Le moyen source typique 920 comportera une mémoire sur disque avec une RAM de sortie et/ou une borne de sortie du circuit de don- nées et/ou un système d'ordinateur etc. De façon similaire, un moyen d'utilisation typique 910 comportera une mémoire sur dis- que et/ou une imprimante et/ou une unité d'affichage visuel, etc. 29 On se rappellera d'après la figure 14 qu'une puce configurable de l'invention assure dix plôts ou broches entrée/sortie sur cha- que côté. En utilisant de telles puces dans les blocs logiques 900 de la figure 23, une donnée conventionnelle de 8 bits pour- ra facilement être fournie en 905 entre les blocs logiques 900. D'autres lignes peuvent également être interconnectées de cette manière pour assurer un contrôle entre blocs et/ou au moins cer- taines d'entre elles réunies dans un câblage traversant la tota- lité des blocs logiques 900 pour une commande globale et/ou dans les buts d'adresser un bloc logique, voir 970 dans la figure 23. On comprendra que la figure 23 n'est pas destinée à indiquer une dimension particulière de la plaquette 930 et de la population associée de blocs logiques 900 étant donné qu'il existe plu- sieurs lignes de coupure dans la figure 23. De même les trajets serpentant du câblage de configuration 914, 918 et du câblage global 970 peuvent avoir un autre tracé et les câblages d'adres- sage de configuration (914) et de données (918) pourraient être séparés plutôt que superposés. Les plaquettes de la figure 23 pourraient naturellement être connectées ensemble dans un systè- me encore plus grand, par exemple en utilisant une disposition de plaquettes mère-fille. Comme appareil de traitement des données, un système (tel que re- présenté dans la figure 23) utilisant une pluralité de puces con- figurables a un grand potentiel que les puces soient comme dans les figures 9 à 19 ci-dessus ou autrement. La puissance de traitement des données du système peut être dé- montrée par rapport au système d'ordinateur programmé convention- nel. De façon inhérente tout ordinateur programmé fonctionne avec des instructions de programme d'une manière essentielle- ment séquentielle. C'est la raison pour laquelle les simula- tions d'ordinateur d'un appareil électronique construit dans ce but tendent à être très lentes par comparaison avec l'appareil réel simulé. Aussi bien les ordinateurs électroniques que les ap- pareils électroniques réalisés dans d'autres buts utilisent des puces logiques électroniques et la comparaison en ce qui concer- ne la vitesse est entre la vitesse à laquelle de telles puces peuvent fonctionner et transférer les signaux électriques entre elles-mêmes et le nombre de durées de cycles d'un ordinateur au- quel on demande d'exécuter le nombre d'instructions de program- mes qui nécessitent d'être traitées pour la simulation. Une ma- nière pour accroitre l'aptitude au traitement des données dans certaines circonstances convenables consiste à faire travailler des sous-systèmes constituant l'ordinateur superposition ou en parallèle. Cependant chacun de tels sous-systèmes a]es mêmes ca- ractéristiques que tout ordinateur programmé, c'est-à-dire qu'il fonctionne de façon séquentielle sur des instructions de program- me. En utilisant des puces conf$gurables, cependant, les fonc- tions désirées peuvent chacune être établis en configurant les lb puces dont la configuration individuelle et collective consti- tue alors un système logique à but spécial qui fonctionnera aux vitesses de commutation/transmission électroniques plutôt qu'aux vitesses rattachées aux durées du cycle d'un ordinateur. Cepen- dant une grande partie de l'exécution des instructions du pro- gramme peut être effectivement en superposition et les durées de cycles réduites (comme celà est fait pour les systèmes d'ordina- teurs puissants assurant des millions d'instructions par secon- de)cependant ceci est toujours de façon séquentielle, c'est-à-di- re que toutes les instructions de programme ne peuvent jamais être exécutées simultanément. En effet, naturellement, l'exécu- tion simultanée est ce qui s'applique pour des puces configu- rées selon le système de la présente invention. G3 La puce reconfigurable unique du type de la figure 11l utilisant une fabrication CMOS de 3 microns peut avoir au moins 2000 por- * tes logiques et il devrait être possible de l'accroître à plus de 8000 portes en utilisant une fabrication CMOS (de I micron. On peut assurer l'utilisation de plus de 60% des portes de telles puces dans des configurations utiles particulières. Il est possi- ble de calculer un nombre (N), basé sur le nombre réel d'instruc- tions requiscs pour exécuter un programme d'ordinateur simulant la configuration de la puce concernée et ceci est en relation avec les durées du cycle de l'ordinateur concerné et de la puce configurée (à savoir un fonctionnement à 5MHIz - 15MHIz pour cet- te dernière) de manière à exprimer la durée d'exécution d'un pro- gramme de simulation pour tout ordinateur particulier sous for- me d'un multiple du temps pris par une puce configurée (c'est-à- dire la logique réelle) pour qu'elle fonctionne. Il est possible de calculer les nombres (N1, N2, etc.) pour la totalité des puces configurables d'un système à plusieurs puces, à savoir du type de la figure 23. Pour M puces configurables fonctionnant totalement en série pour le traitement de données en entrée conformément à leurs configurations individuelle et collective réelles, un ordinateur programmé prendrait Ni + N2 +.... + NM fois autant de temps pour exécuter la même fonction. De plus, le système de la figure 23 peut produire une sortie à tout cycle après le Mième. Pour M puces agissant en pa- rallèle seulement un cycle du système de la figure 23 est re- quis (au moins en ignorant toute nécessité d'éviter les "con- flits" entre sorties de la puce, ce qui peut être rare dans la recherche de partiesdifférentes d'un spectre de données pour des caractéristiques particulières). Alors,le "facteur de per ec- tionnement" approcherait de M(Nl + N2 +....+ NM) et ne pourrait être réduit de plus que M même s'il y avait des "conflits" conti- nuels entre sorties do la put., nécessitant des:!y(l],.,par(?s pour aller au moyen d'utilisation. De façon importante,]a reeontfiguration à partir des RAM asso- ciées chacune avec chaque puce configurable nécessite seulement la durée de lecture d'une RAM (équivalente à une durée de cycle de chargement ou de réanimation). Même pour recharger les RAM, seule une écriture de RAM suivie par une lecture de RAM est né- cessaire et ceci peut être effectué efficacement en réécrivant les RAM sans interruption du fonctionnement de la puce de cou- rant étant donné que chaque RAM pourrait contenir de nombreuses configurations (chacune nécessitant un mot binaire par porte de la puce). Il sera apparent que le nombre N peut être transformé, pour toute comparaison d'ordinateur particulier, en des équivalents à la vitesse à laquelle les instructions sont exécutées par]'ordi- nateur concerné. Des systèmes possibles comme dans la figure 23 peuvent ainsi représenter une équivalerice peu coûteuse à tous les ordinateurs puissants et coûteux. Effectivement le système de la figure 23 est une logique électronique réelle pour toute configuration d'ensemble et peut être reconfiguré. par l'é.quiva- lent de la programmation. 258'7158 Revendications 1. Un circuit intégré à semi-conducteurs configurable qui, tel que fabriqué, comporte une surface (300) de celui-ci formée à la fois avec une pluralité de circuits logiques (10) dans des emplacements discrets (10OS) respectivement et avec un système de transmission sélectif du signal entre les entrées et les sorties des circuits logiques, caractérisé en ce que ledit svstème de transmission du signal (14) comprend des voies de connexion directe (14A, B, C, F) s'étendant, pour chaque dit circuit logique (10R) de sa sortie aux entrées d'un premier groupe (SS) d'autres tels circuits logiques et de ses entrées aux sorties d'un second groupe (SS) d'autres tels circuits logiques, chacune desdites voies de connexion directe (14) étant sélectionnable en ce qui concerne son état de conduction et tous les groupes (FS, SS) pour tous les circuits logiques étant pour chacun unique. 2. Un circuit intégré selon la revendication 1, caractérisé en ce que certaines des entrées et sorties de certains des circuits logiques ont des voies de connexion sélectionnables (Ll-L5,D1-'D6) s'étendant vers des moyens entrée/ sortie (70) pour desservir la pluralité de circuits logiques mais en ce que chacun des groupes (FS, SS) pour au moins le reste desdits circuits logiques (O10R) comprend au moins trois autres desdits circuits logiques (par l'intermédiaire 14A, B, C). 3. Un circuit intégré selon la revendication 2, caractérisé en ce que, au moins pour chacun desdits circuits logiques restants (O10R), le premier et le second groupes com- prennent deux dits circuits logiques (FS et SS) en commun. 4. Un circuit intégré selon la revendication 2 ou la revendica- tion 3, caractérisé en ce que, au moins pour certains desdits circuits logiques restants (10OR), chacun des premier et second groupes comporte deux portes (FS ou SS seule) non en commun avec l'autre. 5. Un circuit intégré selon l'une quelconque des revendications orécédentes dans lequel, en considérant lesdits circuits logi- ques comme disposes en rangées et colonnes (Figure 1, 2) chaque dit circuit logique (FS ou SS seulement) qui est dans l'un des premier et second groupes d'un autre desdits circuits n logiques (10R) mais non dans l'autre dit groupe est dans la même rangée que cet autre circuit logique (O10R) et lorsqu'il y adeux dits circuits logiques adjacents dans la rangée suivante à cet autre circuit, ils sont dans un autre différent de ses dits premier et second groupes. 6. Un circuit intégré selon la revendication 5, caractérisé en ce que lesdits autres circuits logiques dans la même rangée et dans le premier et second groupes dudit circuit logique sont les deuxièmes à partir desdits circuits logiques (à travers 14F). 7. Un circuit intégré selon l'une quelconque des revendications précédentes, caractérisé en ce que, en considérant lesdits circuits logiques comme disposés en rangées et colonnes (Figures 1, 2), chaque dit circuit logique (FS et SS) qui est à la fois dans les deux premier et second groupes d'un autre dit circuit logique (10OR) et le plus proche de et dans la même colonne que cet autre circuit logique (10R). 8. Un circuit intégré selon la revendication 5, 6 ou 7, caractérisé en ce qu'au moins certains desdits circuits logiques (FS et SS) qui sont les plus adjacents dans les colonnes sont formés de manière opposée à leurs dits emplacements en ce qui concerne le sens d'accès à leurs sorties (Figures 1, 2; flèches dans la figure 7). 2587 158 9. Un circuit intégré selon la revendication 8, caractérisé en ce que les circuits logiques formés en opposition alternent dans chaque colonne mais sont formés de façon simi- laire dans chaque rangée (Figures 1, 2, flèches de la figure 7). 10. Un circuit intégré selon l'une quelconque des revendica- tions précédentes, caractérisé par un autre système de transmission du signal (50) ayant au moins une autre voie de connexion directe (50R,C) sur une étendue traversant plus desdits emplacements (105) que ceux qui peuvent être atteints par l'intermrdiaire d'aucun dit groupe de voies de connexion directe (14A, B, C, F) et caractérisé de plus en ce que des voies de connexion d'entrée supplémentaire (14D, E) aux circuits logiques et d'autres voies de connexion de sortie supplémentaires (52G, H) des circuits logiques lorsqu'elles existent, sont chacune sélec- tionnable d'une manière similaire auxdites voies de connexion directe (14A, B, C, F) et lesdites voies de connexion sup- plémentaires constituent des dérivations (52R, C, G, H) à partir de ladite autre voie de connexion directe (50R, C). 11. Un circuit intégré selon la revendication 10, caractérisé en ce que lesdites voies de connexion d'entrée supplémentaires (14D, E) et les voies de connexion de sortie supplémentaires (52G, H) lorsqu'elles existent, constituant lesdites dérivations (52), sont au nombre de deux par circuit logique, (10), et ledit autre système de transmission du signal (50) comporte une pluralité desdites autres voies de connexion directe certaines (50R) s'étendant entre les rangées d'un arrangement en matrice desdits emplacements (O10S) et les autres (50C) s'étendant entre les colonnes desdits emplacements (O10S), lesdites voies supplémentaires de connexion d'entrée (52R, C) à chacun desdits emplacements et les voies de connexion de sortie supplémentaires (52G, H) lorsqu'elles existent, étant branchées sur une combinaison correspondante unique de l'un parmi lesdites autres voies de connexion directe suivant les rangées (50R) et suivant les colonnes (50C). 12. Un circuit intégré selon la revendication 11, caractérisé en ce que lesdites autres voies de connexion directe ou certaines d'entre elles comportent des segments discrets (53). 13. Un circuit intégré selon la revendication 11 ou la revendi- cation 12, caractérisé en ce que lesdites autres voies de connexion directe suivant les rangées (50R) et suivant les colonnes (50C) sont connectables l'une à l'autre par l'intermédiaire dudit circuit logique pour lequel s'applique ladite combinaison unique. 14. Un circuit intégré selon l'une quelconque des revendications précédentes, caractérisé en ce que toutes les voies de connexion sélection- nable (14, 52) comportent chacune un élément de circuit (24) affecté à celle-ci et dont l'état de conduction tel que fabriqué Peut être modifié par application de signaux électriques ou de conditions de signal de configuration et en ce que chacun dit élément de circuit (24) est associé à un ensemble de circuits (32) supplémentaire par lequel il est conditionné pour la configuration, et en ce que les voies d'adressage de conduction (22R, C) traversent ladite aire (300) pour l'activation dans le conditionnement de l'ensemble de circuits supplémentaire (32) des éléments de circuit (24) qui doivent être configures. 15. Un circuit intégré selon la revendication 14, caractérisé en ce que lesdits éléments de circuit (24) et l'ensemble de circuits supplémentaire associé (32) pour toutes les entrées (14) de chaque circuit logique et les sorties (52) lorsqu'elles sont sélectionnables, sont disposées au voisinage du circuit de porte (10) correspondant et incluses dans ledit emplacement correspondant (O10S). gag 16. Un circuit intégré selon la revendication 14 ou la reven- dication 15, caractérisé par des voies de conduction de programme (42 de ) correspondant en nombre au nombre de voies de connexion sélectionnables (14, 52) audit emplacement et servant à assurer l'application desdits signaux électriques de configuration en ce qui concerne lesdites voies de connexion sélectionnées, et en ce que lesdites voies de conduction de programme (42) traversent dans leur totalité les circuits logiques et sont dérivées (43) dans chaque dit emplacement. 17. Un circuit intégré selon la revendication 14 ou la reven- dication 15, caractérisé en ce que lesdites voies d'adresses de conduction à courant coïncidant sont dans plusieurs groupes (Y1, Y3) et chacune voie de connexion sélectionnable (414, 452) présente pour chaque emplacement une connexion codée sur celui-ci pour engendrer les conditions du signal de configuration. 18. Un circuit intégré selon l'une quelconque des revendications 14 à 17, caractérisé en ce que chaque dit élément de circuit comporte une liaison de conduction (24) qui sera rendue de façon irréver- sible non conductrice par ledit signal électrique de configu- ration qui y est appliqué. 19. Un circuit intégré selon la revendication 18, caractérisé en ce que chaque dit ensemble de circuits supplémen- taire comporte un dispositif de circuit actif (32) connecté en série avec ses dits éléments de circuit associés, ledit dispositif de circuit actif (32) étant rendu conducteur par les signaux provenant desdites voies d'adressage (22R, 22C) afin de passer ledit signal électrique de configuration s'il doit être appliqué. 20. Un circuit intégré selon l'une quelconque des revendications 14 à 17, caractérisé en ce que chaque dit élement de circuit comporte un composant de circuit actif (124) ayant une connexion de commande de conduction (porte) lequel reste réversible en ce qui concerne son état de conduction après l'application dudit signal électrique de configuration. 21. Un circuit intégré selon la revendication 20, caractérisé en ce que le composant de circuit actif est cons- titué par un transistor (124) et en ce que dans ce circuit chaque dit ensemble de circuits supplémentaire comporte un dispositif de circuit actif (132) connecté à la connexion de commande de conduction de son dit constituant de circuit actif associé, ledit dispositif de circuit actif (132) étant rendu (par 160) capable de conduire en utilisant les signaux provenant desdites voies d'adressage (122R, C) de manière à assurer une condition de signal électrique de configuration lorsque le dispositif de circuit actif (132) reçoit ledit signal électrique de configuration. 22. Un circuit intégré selon la revendication 21, caractérisé en ce que le dispositif de circuit actif (132) restera conducteur apres avoir été rendu conducteur par un signal d'impulsion. 23. Un circuit intégré selon la revendication 22, caractérisé en ce que le dispositif de circuit actif est un transistor à effet de champ (132) du type à déroutement de la charge. 24. Un circuit intégré selon la revendication 20 ou la reven- dication 21, caractérisé en ce que ledit constituant de circuit actif (124') nécessite l'application répétée dudit signal électrique de configuration afin de conserver son état de conduction confi- guré. 25. Un circuit intégré selon la revendication 24, 7- caractérisé en ce que le constituant de circuit actif est un transistor à effet de champ (124') mettant en oeuvre sa propre capacitance pour rester conducteur de façon adéquate entre les applications périodiques dudit signal électrique d'activation et son dit ensemble de circuits supplémentaire est du type à transistor de commutation à effet de champ. 26. Un circuit intégré selon la revendication 20 ou la reven- dication 21, caractérisé en ce que le constituant de circuit actif est un transistor bipolaire (424) et son dit ensemble de circuits supplémentaire est du type à réglage de l'état de conduction par basculement (420). 27. Un circuit intégré selon la revendication 26, caractérisé en ce que ledit ensemble de circuits supplémen- taire est constitué par l'équivalent de circuit bipolaire (420) de deux transistors complémentaires interconnectés base sur collecteur et dans lequel ledit ensemble de circuits supplémentaires comporte de plus un transistor bipolaire (422) commandant la tension appliquée à ladite connexion base sur collecteur et servant à régler la condition de tension requise pour la commutation de l'ensemble de circuits supplémentaire (420) lorsque l'on règle le composant de circuit actif (424) sur la conduction. 28. Un circuit intégré selon l'une quelconque des revendications précédentes, caractérisé en ce que chaque circuit logique (10, etc) est une porte logique à sortie unique pour effectuer une fonction logique d'inversion unique. 29. Un circuit intégré selon la revendication 28, caractérisé en ce que les circuits logiques (10, etc) comportent chacun un nombre d'entrées actives (11OA, 11OB) inférieur au nombre desdites voies de connexion (114) qui sont sélec- tionnables pour assurer une entrée et ces voies de connexion sélectionnables (114) sont dans les groupes (114A, 114B, 152R; 114A, C, 152C) connectées chacune à une entrée active différente pour la sélection d'une voie d'un groupe quelconque par rapport à l'entrée active correspondante. 30. Un circuit intégré selon la revendication 29, caractérisé en ce que au moins une des voies de connexion sélectionnables (114A) destinées aux entrées se trouve dans plus d'un dit groupe. 31. Un circuit intégré selon la revendication 26 ou la revendica- tion 27, caractérisé en ce que le transistor bipolaire (424) constituant le composant de circuit actif est un étage d'entrée pour un transistor de porte logique NON-ET (410) dont l'électrode de commande est connectée dans le circuit émetteur-collecteur du transistor précédent (424). 32. Un circuit intégré selon l'une quelconque des revendica- tions précédentes, caractérisé de plus par un ensemble de circuits entréesortie (310) formé avec des communications sur les entrées et sorties (L1L5, D1-D6) du circuit logique s'étendant depuis ladite aire (300), ledit ensemble de circuits entrée-sortie (318) étant constitué par des éléments (310A-D) desservant chacun un côté différent d'un assemblage en matrice (300) desdites portes logiques. 33. Un circuit intégré selon la revendication 32, caractérisé en ce que chaque élément (310A-D) comporte des sous-éléments (330) configurables entre les premier et second états dans lesquels les signaux peuvent aller aux entrées du circuit logique (L, D impair) ou venir des sorties du circuit logique (D pair), respectivement. 34. Un circuit intégré selon la revendication 33, Z58-7158 7'3 caractérisé en ce que les sous-éléments (330) connectés aux sorties de celles les plus en bordure de l'assemblage des éléments logiques sont de plus connectés (D pair) aux entrées de ceux suivants des circuits logiques. 35. Un circuit intégré selon la revendication 33 ou la reven- dication 34, caractérisé en ce que chaque dit sous-élément (330) est con- necté à un groupe unique d'entrées et sorties (DA, QA) du circuit logique et en ce qu'il y a moins de sous-éléments (330) que d'entrées et sorties (DA, QA) du circuit logique desservies. 36. Un circuit intégré selon la revendication 33, 34 ou 35, caractérisé de plus par des voies de conduction (320A-D) inter- connectant les connexions de puce des sous-éléments sélectionnés sur les deux côtés adjacents de l'arrangement. 37. Un système électronique, caractérisé par un circuit intégré à semi-conducteurs reconfi- gurable (600) comportant une pluralité de circuits logiques pour lesquels des configurations alternatives comportant des interconnexions différentes des entrées et sorties des circuits logiques permettent l'exécution différente d'une certaine fonction du système global, des moyens (602-608) pour présenter au circuit intégré reconfigurable les signaux de définition de la configuration auxquels le circuit intégré reconfigurable répond pour adopter la configuration désirée, et des moyens (620) pour utiliser les signaux provenant du circuit intégré reconfigurable. 38. Un système selon la revendication 37, caractérisé en ce que le moyen de présentation comporte un système mémoire (602) susceptible d'être lu pour fournir lesdits signaux reorésentatifs de la configuration sur une base alternative pour chacune des différentes configurations 258-7158 et comprend de plus un moyen (608-550) pour adresser le système mémoire en fonction de la configuration requise. 39. Un système selon la revendication 37 ou la revendication 38, caractérisé par une pluralité de dits circuits intégrés recon- figurables (800) avec des dispositions de transmission du signal par câblage (805) entre eux pour un traitement série/ parallèle en relation avec la fonction du système global. 40. Un système selon la revendication 39, caractérisé en ce que chaque circuit intégré reconfigurable (600) a sa propre mémoire (602). 41. Un système selon la revendication 38, 39 ou la revendication , caractérisé par une disposition supplémentaire (805) de transmission du signal pour adresser et écrire les données de configuration dans chaque mémoire. 42. Un système selon l'une quelconque des revendication 37 et 41, caractérisé en ce que chaque circuit intégré à puce reconfi- qurable (660, 700) est tel que revendiqué dans l'une quelconque des revendications 1 à 36.