Brevet FR2595160A1 — publié le 19870904

CELLULE MEMOIRE COUPLE ET MEMOIRE DYNAMIQUE COMPORTANT UNE TELLE CELLULE La présente invention concerne une cellule mémoire couplée. Elle concerne aussi une mémoire dynamique couplée. Elle trouve application dans le domaine de la conception des mémoires dynamiques RAM. Dans l'art antérieur, une cellule mémoire pour une mémoire dynamique RAM comporte une capacité de cellule relativement petite par rapport à la capacité de la ligne de charge. Le partage de charge entre la capacité de cellule et la capacité de ligne produit une différence de potentiel entre la ligne et la masse. Il s'en suit que l'amplificateur différentiel de lecture de ligne doit lire une petite différence de potentiel. Si on augmente la capacité de la cellule mémoire, sa taille augmente, ce qui réduit la quantité de bits enregistrables dans une mémoire sur une surface raisonnable de silicium. D'autre part, la capacité de ligne comportant les capacités d'une partie des conducteurs de ligne par rapport au substrat et d'autre part des drains des transistors des cellules, la valeur de seuil de cette capacité de ligne limite le nombre de cellules accessibles sur une ligne. Un objet de Invention est de fournir une cellule mémoire améliorée qui permette d'établir une lecture par l'amplificateur différentiel de ligne avec une meilleure sensibilité à capacité de cellule constante. Il s'ensuit qu'il est possible de construire des mémoires dynamiques plus grandes en nombre de bits et plus rapides. Un autre objet de l'invention est de réduire la sensibilité de la cellule au bruit. La cellule mémoire réclame un rafraîchissement moins fréquent. Un autre objet de l'invention est de réduire la sensibilité de la cellule aux bombardements neutroniques des rayons alphas. Ainsi les mémoires utilisant la cellule de rinvention sont susceptibles de conserver leurs informations même en cas d'un environnement neutronique comme c'est le cas après l'explosion d'une bombe thermonucléaire. C'est un autre objet de l'invention de permettre de réduire les problèmes liés à la variation de la tension disponible sur l'alimentation continue de polarisation (phénomène de "power slew"). En effet l'invention concerne une cellule mémoire couplée du type comportant un élément de charge électrique à accès commandé par au moins une ligne de sélection et une ligne de charge. L'invention se caractérise par le fait que élément de charge est une capacité disposée flottante entre deux lignes de charge fonctionnant en modes complémentaires. L'invention concerne aussi une mémoire dynamique qui comporte des cellules mémoires couplées du type précisé plus haut. D'autres avantages et caractéristiques seront exposés à l'aide de la description et des figures qui sont: - la figure 1 : un schéma d'un premier mode de réalisation d'une cellule mémoire couplée selon l'invention; - les figures 2a à 2d: des schémas de fonctionnement de cette cellule dans un premier état; - la figure 3 : un schéma de fonctionnement de cette cellule dans un second état; - la figure 4 : un schéma explicatif du fonctionnement d'une cellule mémoire selon rart antérieur; - la figure 5 : un schéma d'un second mode de réalisation d'une cellule mémoire couplée selon l'invention; - la figure 6 : un schéma d'un dessin de masques d'une partie d'une mémoire dynamique selon l'invention; - la figure 7 : un schéma d'un dessin de masques d'une partie comparable d'une mémoire dynamique selon Part antérieur; - les figures 8 à 10 : des schémas montrant le fonctionnement de deux cellules mémoire couplées selon le second mode de réalisation. La cellule mémoire couplée selon l'invention permet d'obtenir un signal différentiel entre les lignes de bit beaucoup plus important que le signal obtenu avec une cellule mémoire classique à 1 transistor et une capacité. Le schéma de cette cellule est représenté à la figure 1. Pour rendre maximal le signal différentiel entre les lignes de charge BL et BL/, le couplage entre ces deux lignes à travers la capacité CS est utilisé. En effet, la situation est la suivante. Les deux lignes BL et BL/ sont préchargées à la même tension VBLO. Quand on rend conducteur les deux transistors M1 et M2, il y a partage des charges entre le noeud A et la ligne BL et entre le noeud B et la ligne BL/. Les tensions aux noeuds A et B changent. Le couplage par la capacité CS permet de transmettre ce changement de l'autre côté de celle-ci et d'augmenter ainsi le signal différentiel obtenu. Soit une précharge des lignes de charge à Vcc/2. Avant le déblocage des transistors M1 et M2, le noeud A est au potentiel bas du substrat (VSS) et le noeud B au potentiel haut de l'alimentation (VCC). Pendant le partage de charges, le potentiel du noeud A monte et celui du noeud B descend. Mais le couplage capacitif fait que le noeud A monte moins (car le noeud B descend) et le noeud B descend moins ( car le noeud A monte). Le phénomène permet d'obtenir une différence de signal près de 4 fois plus importante que dans le cas d'un simple partage de charges entre une ligne de bit et une capacité de stockage (le cas de la cellule à 1 transistor de l'art antérieur). Pour calculer la différence du signal obtenue, on considère le schéma de la figure 3. En appliquant le principe de conservation des charges, il vient: Cl. VA + CS. (VB - VC) = C1. V1 + CS. (V1 - V2) C2. VD + CS. (VC - VB) = C2. V2 + CS. (V2 - V1) d'où =C2.CS.VD+C2.Cl.VA+Cl.CS.VA.+C2.CS.(VB-VE) Vl CI. C2 + C2. CS + CI. CS V2 Cl. CS. VA + C2. VD + CS. VD + Cl. CS. (VC - VB) C1. C2 + C2. CS + Cl. C5 La différence de signal entre V1 et V2 obtenue est égale à DV=Vl-V2= C1.C2. (VA-VD)+ CS. (C1 +C2)(VB-VC) C1.C2 + C2.CS + Cl.CS Si les lignes de charge sont préchargées à la même tension (cas réel), réquation se simplifie à la formule suivant: DV = CS.(Ci + C?) (VB - VC) C1. C2 + C2. CS + Cl.CS On a donné à titre d'exemple le calcul pour le cas de précharge des lignes BL, BL/ à 2,5V et le rapport de capacités C1 C2 des lignes BL, BLI à 2,5Y et le rapport de capacités CS = CS = 10. = C2 = 10.CS VA = VD = 2,5 Volts VC = 0 Volt VB = 5 Volts d'où DVM = 100 = 0.834 Volts 120 On peut comparer ce résultat au résultat obtenu avec la cellule mémoire classique à 1 transistor et une capacité de la figure 4. Le calcul semblable au cas de la cellule couplée permet d'obtenir: CS. VC + C1 . VBLO DVA = VBL/- VBL = VBLO/ CI C1+CS CS + CS ou CS : capacité de la cellule Cl : capacité de la ligne de charge BL ou BL/ VBLO tension de précharge de la ligne BL VBLO1: tension de précharge de la ligne BL/ VC: tension stockée sur la capacité CS. Dans le cas réel VBLO = VBLO/ = VPR. On obtient DVA = (VPR - VC) CS CS + C1 En se plaçant dans les conditions du calcul précédent pour la cellule couplée, la différence de signal obtenue est égale à: DVA :0.227 V Le rapport entre les deux résultats donne DVM = 0.834 = 3.67 DVA 0.227 Ainsi il apparaît que, pour les mêmes capacités mémoire et capacité de la ligne de mot, le signal différentiel obtenu entre les deux lignes de charge est près de 4 fois plus important pour la cellule couplée par rapport à la cellule classique. La cellule couplée a d'autres avantages par rapport à la cellule classique. 1. Dans les mémoires dynamiques de l'art antérieur la capacité mémoire ne peut pas descendre en-dessous d'environ 50fF à cause des problèmes de bruit provoquant des erreurs à la lecture. Dans la cellule couplée, les deux bornes de la capacité sont flottantes pendant la mémorisation et la différence de signal est conservée malgré le bruit et les fuites. C'est cette différence et non les niveaux des tensions qui est détectée à la lecture. Cette caractéristique augmente considérablement l'immunité au bruit de la cellule couplée. Ainsi la capacité de stockage CS peut descendre endessous de 50fF, ce qui permet de diminuer la surface prise par la cellule. 2. La cellule couplée permet d'éliminer les problèmes liés aux variations de la tension d'alimentation pendant les cycles de lecture écriture (Slew power) car la borne de la capacité de stockage connectée au potentiel fixe (cell-plate) est supprimée. Il est ainsi possible de fabriquer: - soit des mémoires dynamiques plus denses, - soit des mémoires dynamiques plus rapides. A la figure 5, on a représenté une cellule mémoire couplée à un seul transistor T et une capacité de stockage CS. On s'est aperçu que les avantages principaux du premier mode de réalisation étaient conservés. Mais l'utilisation en est limitée entre la tension d'alimentation VCC et sa valeur moitié VCC/2 En effet, entre @ et VCC, BL passant du potentiel de VCC à j peut faire descendre par couplage, la tension dans la cellule du niveau j vers - VCC, ce qui détruirait ce niveau. Ce problème n'existe pas si, avec les WL à zéro au repos, les BL, préchargées à VCC, sont verrouillées à VCC/2 pendant la lecture. Le calcul du signal est semblable à celui des figures 2a à d, mais à partir d'un signal stocké de VCC/2 et non de VCC. Le gain en signal (par rapport à une cellule standard) passe donc de 3.67 à 1.83. Cette limitation d'utilisation entre VCC/2 etVCC permet de réaliser des mémoires dynamiques avec des oxydes très fins (épaisseur de l'ordre de 100 angströms). En effet, on limite ainsi la tension entre les plaques de la capacité à VCC/2, et la tension de claquage est proche de VCC. Pour la réalisation d'une telle mémoire il est possible de réaliser un dessin de masques selon la figure 6. Dans un exemple de réalisation, on a construit une capacité sur une surface de silicium de 20 micromètres carrés. Deux cellules voisines sur la même paire de lignes de charge BL et BLI sont imbriquées au-dessus de deux lignes de mots WL. Chaque cellule occupe environ 90 micromètres carrés. A la figure 7, on a dessiné pour comparaison les masques pour une cellule mémoire standard selon Part antérieur. Pour une surface de cellule de 91 micromètres carrés, la capacité de stockage occupe 24 micromètres carrés. Le gain réel entre les deux mémoires est de 1,5 en faveur de la cellule mémoire couplée de la figure 6. A la figure 8 on a représenté deux cellules mémoire couplées sur la même paire BL, BL/. A l'état initial, un état logique "' est appliqué aux deux lignes de mot des transistors T1, T2. Les deux lignes de charge BL et BL/ sont à la tension d'alimentation de + 5 Volts. Quand une tension haute est appliquée sur la grille de T1, la capacité de stockage monte à un potentiel d'un peu moins de 5 Volts c'est à dire VCC, puis redescend à 2,5 Volts (soit VCC/2) par action de l'amplificateur de lecture, et la ligne BL chute à VCC/2. Ensuite la ligne WL1 passe à "O" et la ligne BL est de retour précharge à VCC. A la figure 9 on a appliqué ensuite une tension monté sur la ligne WL2. La tension stockée sur la capacité CS2 est 7,5 Volts (3/2 VCC). Cette fois-ci, la ligne BL monte au dessus de 5 Volts (VCC). L'amplificateur détecte la différence de tension entre BL et BL/ ce qui provoque la descente de la ligne BL/ à 2,5 Volts. Pour la couplage capacitif la tension sur CS1 passe à O Volt. A la figure 10 la tension sur les deux transistors T1 et T2 est basse. Quand maintenant la ligne BL/ remonte à 5 Volts (précharge), la tension sur CS1 passe à 2,5 Volts et la tension sur CS2 à 7,5 Volts. Ainsi l'état logique "0" est mémorisé sur CS1 et l'état "1" sur CS2. REVENDICATIONS 1. Cellule mémoire couplée, du type comportant un élément de charge électrique à accès commandé par une ligne de sélection (WL) et au moins une ligne de charge (BL), caractérisée en ce que rélément de charge est une capacité (CS) disposée flottante entre deux lignes de charge (BL, BL/) complémentaires. 2. Cellule mémoire selon la revendication 1, caractérisée en ce que au moins une borne de la capacité (CS) est reliée à une ligne de charge (BL) à travers un transistor (T) relié par une électrode de commande à la ligne de sélection (WL). 3. Cellule mémoire selon la revendication 1, caractérisée en ce que chaque borne de la capacité (CS) est reliée à une ligne de charge (BL ou BLI) à travers un transistor (M1 ou M2) relié par une électrode de commande à la ligne de sélection (WL). 4. Mémoire dynamique caractérisée en ce qu'elle comporte des cellules mémoire couplées selon l'une des revendications précédentes. 5. Mémoire dynamique selon la revendication 4, caractérisée en ce que les chemins d'oxyde sont réalisés en technologie submicro nique en limitant l'utilisation en tension des cellules entre la valeur de la tension d'alimentation et la valeur moitié. 6. Mémoire selon la revendication 4, caractérisée en ce que chaque cellule est disposée entre deux lignes métalliques (BL, BL/), la capacité de stockage étant réalisée sur un premier niveau de silicium (poly 1) joignant les deux lignes métalliques (BL, BL/), un transistor (T) étant implanté sur une zone N+ (respectivement P) en contact seulement avec un second niveau de silicium (poly 2) relié à la ligne (WL), des zones P (respectivement N+) reliées à la ligne (BL) ou la ligne (BL/).