Brevet FR2596933A1 — publié le 19871009

-- 1 -'DISPOSITIF COMPORTANT DES CIRCUITS ACCORDES SUR DES FREQUENCES DONNEES La présente invention a pour objet un dispositif comportant des circuits accordés sur des fréquences données pouvant être sélectionnées et dans lequel des données numériques d'alignement correspondant à chacune desdites fréquences 05 sont stockées dans une mémoire programmable (PROM) associée auxdits circuits, et comportant un circuit logique de sélection de fréquence propre à faire correspondre à chaque fréquence les données numériques correspondantes. Un tel dispositif est connu de l'article de Daniel 10 DUMONT et Arno NEELEN intitulé Computer Controlled Television Channel Selection and Tuner Alignment' paru dans le compte rendu IEEE International Conference on Consumer Electronics June 5, 1985 pp. 78-79. Selon cet article, le tuner d'un récepteur de télé15 vision est aligné une fois pour toutes en usine à l'aide d'un ordinateur. Les données numériques d'alignement qui sont stockées dans la mémoire programmable consistent pour chaque fréquence en les valeurs d'alimentation de trois diodes Varicap faisant partie de trois circuits accordés de manière corrélée 20 à celle d'un oscillateur local. Pour chaque canal de télévision, on mémorise donc un jeu de trois tensions de diodes Varicap. De la sorte, on gagne un temps important par rapport à la technique classique d'alignement manuel, consistant à ajuster une à une les selfs des circuits accordés, mais au prix 25 toutefois d'un inconvénient. En effet, si pour au moins une des fréquences d'alignement, l'écriture dans la mémoire programmable est défectueuse, ne serait ce que pour une des tensions de diode Varicap d'une seule des fréquences, alors le tuner est inutilisa30 ble, ce qui conduit à un rejet lors du contrôle de fabrica- -2 tion. L'invention a pour objet un dispositif ne présentant pas ces inconvénients et qui peut être utilisé même si des écritures défectueuses ont été inscrites dans la mémoire 05 programmable. Le dispositif selon l'invention est dans ce but caractérisé en ce que la mémoire programmable comporte pour chaque fréquence une ligne d'écriture comprenant un élément d'information d'écriture indiquant si l'écriture dans ladite ligne 10 est correcte ou non, en ce que les écritures dans les lignes sont organisées séquentiellement en correspondance avec un ordre donné des fréquences, en ce que, pour toute ligne d'écriture défectueuse, les données numériques d'alignement sont réinscrites dans la ligne suivante et en ce que le circuit logi15 que de sélection de fréquence comporte: - un registre tampon recevant un premier compte correspondant & une fréquence sélectionnée - un compteur/décompteur cadencé par un premier signal d'horloge jusqu'à ce qu'il ait atteint un deuxième compte fixé une 20 fois pour toutes, - un registre & décalage cadencé par ledit premier signal d'horloge et agencé de manière que ses sorties adressent séquentiellement ligne par ligne la mémoire programmable - une première porte logique identifiant que le compteur/dé25 compteur a atteint ledit deuxième compte et dont la sortie verrouille dans ce cas ledit premier signal d'horloge - et un circuit logique de détection dudit élément d'information d'écriture, dont la sortie est agencée pour faire reculer d'un pas le compteur/décompteur dans le cas o ledit élément 30 d'information correspond & une ligne d'écriture défectueuse, de telle sorte que, pour un premier compte correspondant à la kième fréquence, le registre à décalage reste dans une position o il adresse la kième ligne valablement écrite de la mémoire programmable, après avoir balayé séquentiellement les (k-1) premières lignes valablement écrites et le cas échéant - 3 les lignes dont l'écriture est défectueuse. Le registre tampon peut recevoir, en synchronisme avec ledit premier compte, un signal d'autorisation de chargement, lequel autorise le passage d'une impulsion du signal 05 d'une deuxième horloge de même période que la première, mais décalée dans le temps par rapport à celle-ci, vers l'entrée de cadencement d'une bascule de type D, dont l'entrée reçoit du registre tampon un signal représentatif du chargement effectif du premier compte, dont la sortie, lorsqu'elle est à son état 10 haut, déverrouille le premier signal d'horloge, et qui est remise à zéro par la sortie de la première porte logique. Selon un mode préféré, le registre à décalage est remis à zéro par ledit signal d'autorisation de chargement et reçoit à son entrée ledit signal représentatif du chargement 15 effectif du premier compte dans le registre tampon. Le dispositif peut également comporter une deuxième porte logique recevant la sortie du circuit logique de détection ainsi que le signal d'une troisième horloge de même période que la première, mais décalée dans le temps par rapport à celle-ci, de 20 manière à synchroniser le compteur/décompteur lorsqu'il recule d'un pas. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, en liaison avec les dessins qui représentent: - la figure 1, la mémoire programmable ainsi que la détection de ligne défectueuse associée; - et la figure 2, la partie logique du dispositif selon l'invention, la figure 3 représentant la chronologie des signaux caractéristiques de son fonctionnement. La figure 1 montre l'organisation d'une mémoire programmable permettant de mettre en oeuvre l'invention. L'inscription dans celle-ci est organisé ligne par ligne et pour chaque ligne, on consacre la colonne No O à la mémorisation de l'état l'inscription de celle-ci. En d'autre termes, 35 la colonne no O de la mémoire est réservée à la validation des - 4 informations mémorisées. On réalise un test préalable de la mémoire non écrite. Ensuite, pour écrire une ligne, on affiche sur le tuner à régler une fréquence donnée et une séquence de fréquences déterminée à l'avance et on réalise de la manière 05 décrite dans l'article précité la détermination et la mémorisation de trois tensions caractéristiques de diodes Varicap. On mémorise ces trois tensions dans les colonnes 1 à r de la mémoire, par exemple en utilisant des mots de 5 bits pour chaque valeur de tension et une mémoire comportant des lignes de 10 16 bits. On teste ensuite les informations inscrites dans la ligne correspondante et si celles-ci sont bonnes, on valide la ligne en faisant fondre le fusible correspondant de la colonne no O. Si les informations testées sont erronées, on opère une réinscription dans la ligne suivante et on teste de nouveau 15 les informations en vue de la validation de cette ligne écrite. Cette opération peut se répéter autant de fois que des lignes mauvaises sont détectées. Lorsqu'une ligne est validée, on procède dans la ligne suivante à l'opération d'inscription et de validation de la fréquence suivante de la séquence. A 20 titre d'exemple, pour l'inscription d'une séquence de 80 canaux, on peut prendre une mémoire de 100 lignes de 16 bits, ce qui laisse une marge de sécurité très large étant donné que les lignes d'écritures mauvaises sont en pratique peu fréquentes. Plus spécifiquement, la mémoire programmable à n lignes 25 et r colonnes comporte pour chaque colonne O, 1...r un circuit d'écriture alimenté sous une tension V1 de l'ordre de 12 V, donc de valeur suffisante pour que les fusibles des lignes sélectionnés fondent lorsque le Darlington constitué par les transistors T1 et T2 est rendu conducteur sous l'action d'un 30 signal d'autorisation d'écriture EW appliqué à la base d'un transistor T0. Chacune des colonnes est alimentée à une tension V2 de l'ordre de 5V, donc de valeur permettant la lecture des lignes sélectionnées de la mémoire. Chaque colonne O,1... q...,q,...r comporte successivement à partir de l'extrémité 35 alimentée à la tension d'alimentation V2 une diode DCO, DC1,...DCq...DCr, une résistance RCO, RCI...Rq...RCrz, et n montages en série d'une diode DL et d'un fusible FL pontant la colonne et respectivement chacune des lignes. Entre la colonne de rang q et la ligne de rang p, la diode correspondante a pour référence DLpq et le fusible correspondant, la référence FLpq. L'autre extrémité de chaque colonne est alimentée par une source de courant comportant un transistor TCO,...TCq... TCr dont la base est portée à une tension de référence VREF. Chaque ligne est sélectionnable par un circuit Darlington, ré10 férencé TLp, R'Lp alimenté par un signal de sélection de ligne QLp à travers une résistance RLp. La lecture de chaque colonne est réalisée pour la colonne de rang q, par un transistor TCg monté en émetteur suiveur et dont la base est connectée à la colonne correspondante à travers une résistance R'CO et dont 15 l'émetteur est relié à la masse à travers une résistance R'q. Lorsque la ligne p est sélectionnée, le Darlington TLp est conducteur, et le transistor TCq de la colonne q est bloque et donc sa sortie est au niveau haut si le fusible FLpq est présent. Si le fusible FLpq a été fondu, le transistor TCq est 20 passant, et donc sa sortie est au niveau bas. Tous les élénents décrits ci-dessus sont propres au fonctionnement classique des mémoires programmables. Le point spécifique de l'invention est que la colonne de rang 0 est réservée à la validation de 1'information mémorisée dans les n lignes. Ainsi qu'il 25 a été dit plus haut, toute sélection de ligne se traduit par la fusion du fusible correspondant de la colonne 0. Lorsqu'une telle ligne est sélectionnée, le transistor TCO est conducteur et le signal BLD qu'il fournit sur son émetteur est au niveau bas. Par contre, lorsqu'une ligne mauvaise (ou tout simplement 30 non écrite est sélectionnée), le signal BLD est au niveau haut et fournit une indication au circuit logique de sélection de fréquence qui va être décrit maintenant en se reportant aux figures 2 et 3. Le circuit logique de sélection de fréquence reçoit 35 des données d'entrée fournies par le bus d'un microprocesseur - 6 ainsi qu'un signal LB d'autorisation de chargement de ces données dans un registre tampon REG. Les données d'entrée et le signal d'autorisation LB sont susceptibles d'intervenir à tout morent car elles correspondent à un ordre de cnarxgement d'une fréquence, donné par l'utilisateur du tuner Le circuit logique génère trois signaux d'horloge de mme freéquece, le premier MW sous forme de signaux carres, et les demx autres, successivement LT et LF soDs forme d'inpulsions s'inscrivant dans l'intervalle ou le signal M est au 10 miîab bas le circuit logique présente un compteur-décompteur présentant e entrée de chargement LD active sur un front descendant de signal pour recevoir les dnéees d'entrées studées dams le registre tampon REGf à l'exception d'une don1S mie r indicative de la présence des deonées d'entrée. Le oempteur-décompteur UPM présente me entrée de cou ge et une entrée de décoptaqe CM actives sur un frat descesdnt de signal. Une bascule Lu de type D reçoit à etrée O la damnée DP, à son entrée de cadewcement C, ac20 tive sm un front descendant de signal le signal IC produit a la sortie d' e porte ET iaverseuse 10 dont les entrées reçoivet le siqual d'borloge interne LT, le signal L, présent à la sortie d'um inverseur O ainsi que le sigal de sortie in-a' Qi de la bascule L0, et à soe entrée de rise i zéro R signal IL lmXhit à la sortie d'une porte mltiple 20 de dIdage, par eile une porte fT dont les entrées reçoivent les orties QD-- OS du compteurdéoter, de aire i remettre i zézi la bascule L lorsque le cwtoemdcompteur a atteint m copte donné. La sortie mm inverseuse Q de 30 &la bascule O est introduite a l'une des dbu entrées d'une pacte ET 40 an t l'autre entree reçoit le signal d'horloge MW. La sortie de la porte ET 40 attaque d'une part l'entrée! de remise à zéro du registre tampn I et la base d'un transistor T10 dont l'émetteur est à la masse et dont le 35 collecteur produit un signal CR qui sert ca dencer un regis- - 7 tre à décalage présentant n bascules L1...Ln de type D en cascade, c'està-dire que la sortie Q de la bascule de rang p attaque l'entrée D de la bascule de rang p+1 pour tout p compris entre 1 et n-1, et que le signal CR attaque l'entrée de cadencement C, active sur un front descendant de signal, de chacune des bascules L1...Ln. L'entrée D de la première bascule L1 reçoit le signal DP indiquant la présence d'information dans le registre tampon REG. Les bascules L1...Ln sont remises à zéro par un signal RR issu du signal LB. A cet effet, le si10 gnal LB est appliqué à l'entrée d'un inverseur 60 dont l'entrée attaque la base d'un transistor T20 dont l'émetteur est à la masse et dont le collecteur est connecté aux entrées de remise à zéro R des bascules Ll... Ln. Les signaux disponibles aux sorties Q des registres L1...Ln sont respectivement les 15 signaux QL1... QLn appliqués aux entrées de sélection de ligne de la mémoire programmable (cf fig. 1). On va maintenant décrire une opération de sélection d'une fréquence. Le BUS envoie dans le registre tampon REG un signal de huit bits ainsi que le signal LB d'autorisation de 20 chargement. Aux sorties inverseuses Do, D... D6 du registre REG, sont présentes les inverses logiques de chacun des bits d'information d'adresse. La présence du signal LB haut, et donc de LB = O à l'entrée de la porte 10, inhibe le passage de LT. Dès que LB = O, et comme le registre L0 a sa sortie Q à 25 zéro (Q = 1), la première impulsion du signal LT qui, rappelons le, intervient lorsque le signal MW est au niveau bas porte au niveau bas le signal LC. Les entrées PLO, PL1.. .PL6 du compteur UPDN sont alors chargées par le complément logique des bits d'information envoyés par le BUS. Le signal DP met au 30 niveau haut la sortie Q de la bascule Lo dès que LC est au niveau bas, c'est-à-dire en même temps que le compteur UPDN est chargé. La sortie Q de la bascule Lo autorise alors le passage du signal MW qui remet à zéro le registre tampon REG ce qui fait notamment passer DP à zéro en même temps que le signal CR 35ntrée C des registres QL..QL du registre déacadence l'entrée C des regi stres QLI. QL p du registre à dica-..DTD: - 8 lage, et donc charge à 1 la sortie Q du registre QL1, ce qui adresse la première ligne de la mémoire programmable. Le signal CR fait également avancer d'une unité le compteur UPDN (entrée CLU). En outre, la sortie Q = 0 de la bascule L0 05 bloque la porte 10 et empêche tout passage des impulsions d'horloge LT. Si la première ligne est bonne, alors BLD est au niveau bas et la sortie de la porte 50 reste au niveau haut. A chaque passage ultérieur au niveau bas du signal MW et donc de 10 CR, le registre à décalage est cadencé, et le niveau haut présent en sortie du registre L1 circule séquentiellement vers les registres L2, L3.... Si on suppose que la ligne p est défectueuse, alors un BLD de niveau haut autorisé par LF fait reculer d'une unité le registre UPDN (entrée CLD). Donc, en 15 commutant le registre pour adresser la ligne p, le compteur-décompteur UPDN avance d'une unité lorsque MW passe au niveau bas, et recule d'une unité dès qu'intervient LF, alors que MW est encore au niveau bas. Il en résulte que tout se passe comme si la ligne p n'avait pas été inscrite. La li20 gne de rang (p+1) dans laquelle est inscrite la pième information valable est prise en compte par le compteur-décompteur comme la pième ligne de la séquence. Le signal BLD reste présent pendant une période d'horloge MW, jusqu'à ce que la ligne (p+1) soit sélectionnée. Ces opérations se poursuivent jusqu'à ce que le compteur-décompteur ait atteint un compte donné, à savoir 1111111 au cas o la porte 20 est une porte ET multiple. Dans ce cas, le signal RL en sortie de la porte 20 remet à zéro le registre L0 (entrée R), dont la sortie Q bloque la porte 40 ce 30 qui fait que la dernière ligne sélectionnée reste sélectionnée jusqu'à ce qu'apparaisse un nouveau signal LB haut remettant à zéro le registre à décalage. Les paramètres caractéristiques de la fréquence sélectionnée du tuner peuvent être pris en compte par le récepteur de la manière décrite dans la 35 publication précitée. -9 REVENDICATIONS: 1. Dispositif comportant des circuits accordés sur des fréquences données pouvant être sélectionnées et dans lequel des données numériques d'alignement correspondant à chacune 05 desdites fréquences sont stockées dans une mémoire programmable (PROM) associée auxdits circuits, et comportant un circuit logique de sélection de fréquence propre à faire correspondre à chaque fréquence les données numériques correspondantes caractérisé en ce que la mémoire programmable comporte pour cnla10 que fréquence une ligne d'écriture comprenant un élément d'information d'écriture indiquant si l'écriture dans ladite ligne est correcte ou non, en ce que les écritures dans les lignnes sont organisées séquentiellement en correspondance avec tn ordre donné des fréquences, en ce que, pour toute ligne d'&cri15 ture défectueuse, les données numériques d'alignement sont *-é inscrites dans la ligne suivante et en ce que le circuit logique de sélection de fréquence comporte: - un registre tampon recevant un premier compte correspondant à une fréquence sélectionnée - un compteur/décompteur cadencé par un premier signal d' les lignes dont l'écriture est défectueuse. 2. Dispositif selon la revendication 1 caractérisé en ce que le registre tampon reçoit en synchronisme avec ledit premier compte un signal d'autorisation de chargement (LB), lequel autorise le passage d'une impulsion du signal d'une deuxième horloge (LT) de même période que la première, mais décalée dans le temps par rapport à celle-ci, vers l'entrée de 10 cadencement d'une bascule de type D dont l'entrée reçoit du registre tampon un signal (DP) représentatif du chargement effectif du premier compte, dont la sortie, lorsqu'elle est à son état haut déverrouille le premier signal d'horloge, et qui est remise à zéro par la sortie de la première porte logique. 15 3. Dispositif selon la revendication 2 caractérisé en ce que le registre à décalage est remis à zéro par ledit signal d'autorisation de chargement (LB) et reçoit à son entrée ledit signal (DP) représentatif du chargement effectif du premier compte dans le registre tampon. 4. Dispositif selon la revendication 3 caractérisé en ce qu'il comporte une deuxième porte logique recevant la sortie du circuit logique de détection ainsi que le signal d'une troisième horloge (LF) de même période que la première, mais décalée dans le temps par rapport à celle- ci, de manière à synchroniser le compteur-décompteur lorsqu'il recule d'un pas.