Brevet FR2589651A1 — publié le 19870507

LIGNE A RETARD A SEMICONDUCTEUR POUR CIRCUIT LOGIQUE L'invention concerne principalement une ligne à retard à semiconducteur notamment pour circuit logique. Il est connu, d'une part, de réaliser des dispositifs induisant un retard donné dans la propagation d'un signal. Les composants induisant un tel retard sont appelés lignes à retard. Pour des valeurs de retard important ce type de lignes est volumineux. De plus, elles présentent des difficultés de couplage avec les autres composants du circuit électronique par suite de possibilité de réflexion du signal sur la ligne de sortie. D'autre part, il est connu que les portes logiques induisent un retard dans la propagation du signal, ce retard est un retard parasite dont il était impératif de tenir compte dans la conception notamment des circuits intégrés. Le dispositif objet de la présente invention utilise les retards parasites des opérateurs logiques pour générer un retard désiré. Le retard induit par un opérateur unique appelé incrément de retard dans la suite de cette demande de brevet, est constant. Le retard total désiré est obtenu par la traversée du signal d'une pluralité d'opérateurs. Le retard total est égal au produit du nombre d'opé rateurs traversés par l'incrément de retard introduit par chaque opérateur. L'invention a principalement pour objet une ligne à retard, caractérisée par le fait qu'elle comporte une pluralité d'opérateurs connectés en série, le retard total induit par la ligne à retard étant égal au produit du retard induit par un opérateur par le nombre d'opérateurs traversés par le signal. L'invention sera mieux comprise au moyen de la description ci après et des figures annexées données comme des exemples non limitatifs parmi lesquels - la figure 1 est un schéma illustrant le principe du dispositif selon l'invention; - la figure 2 est un schéma d'une première variante de réalisation du dispositif selon l'invention; - la figure 3 est un schéma d'une seconde variante de réalisation du dispositif selon l'invention - la figure 4 est un schéma illustrant une troisième variante de réalisation du dispositif selon l'invention; - la figure 3 est un schéma illustrant un quatrième exemple de réalisation du dispositif selon l'invention; - la figure 6 est un schéma illustrant un cinquième exemple de réalisation du dispositif selon l'invention;; - la figure 7 est un schéma illustrant un sixième exemple de réalisation du dispositif selon l'invention; - la figure 8 est un schéma illustrant un septième exemple de réalisation du dispositif selon l'invention; - la figure 9 est un schéma d'un exemple d'opérateur utilisé dans la réalisation du dispositif selon l'invention. - la figure 10 est un schéma illustrant un huitième exemple de réalisation du dispositif selon l'invention; Sur les figures 1 à 10 on a utilisé les mêmes références pour désigner les memes éléments. Sur la figure 1, on peut voir une chaîne 1 de n opérateurs logiques référencés 11 à In. Les opérateurs 11 jusqu$ ln sont connectés en série. Chaque opérateur induit un retard dans la propagation du signal. Les retards induits par chacun des opérateurs 11 à ln sWoutent. Avantageusement les incréments de retard introduits par tous les opérateurs Il à in sont égaux. Ainsi un signal logique présent à une entrée 2 de la chaîne 1 d'opérateurs logiques 11 à In sera présent à une sortie 3 de la chaîne 1 au bout d'un temps de retard égal à n fois le retard introduit par un opérateur Ik. La chaîne 1 propage les retards des signaux logiques. Ainsi il est avantageux qu'au moins le dernier opérateur In soit du type trois états c'est-à-dire que le signal présent à la sortie de la chaîne 1 correspond à un état logique bas ou "0" numérique, soit un état logique haut ou un "1" numérique soit une impédance de sortie infinie. Dans ce dernier cas, aucun signal n'est présent sur la borne 3 des sorties de la chaîne 1. La possibilité de bloquer le signal est notamment utilisée, comme il sera expliqué plus loin, si plusieurs ensembles d'opérateurs propageant les retards différents sont connectés à un même point, un seul retard propagé par un de ces ensembles d'opérateurs était désiré. Dans un tel cas tous les opérateurs de sortie, In sur la figure 1 sont bloqués sauf un.Sur la figure 1, une ligne de commande 87 permet l'obtention du troisième état à impédance de sortie infinie. Sur la figure 2, on peut voir un premier exemple de réalisation d'une chaîne de retard 1 permettant un choix du retard désiré. La chaîne I de la figure 2 comporte connectés en série n opérateurs 11 à ln. La chaîne 1 comporte n-l entrées permettant de choisir le nombre d'opérateurs traversés désirés. L'entrée 21 est connectée à l'entrée de l'opérateur 11. L'entrée 22 est connectée à l'entrée de l'opérateur 12, c'est-àdire qu'un signal présent sur l'entrée 22 ne traversera pas l'opérateur 11. L'entrée 23 est connectée à l'entrée de l'opérateur 13, c'esta'- dire qu'un signal présent sur l'entrée 23 ne traversera pas les opérateurs 11 eut 12. L'entrée 24 est connectée à opérateur 14. De façon générale l'entrée 2k est connectée à l'opérateur lk. Ainsi jusqu'a' l'entrée 2n connectée à l'opérateur In. Ainsi il est possible en choisissant l'entrée utilisée de choisir le nombre d'opérateurs traversés par le signal et ainsi la valeur de retard induit. Si on désire obtenir un retard égal à k fois l'incrément (k I le signal aura subi un retard égal à k fois le retard d'un opérateur élémentaire. Il est bien entendu que la variante de réalisation comportant une entrée et n sorties connectées aux sorties des opérateurs 11 à In ne sort pas du cadre de la présente invention. Sur la figure 3, on peut voir une chaîne de retard 1 comportant un décodeur 685. Le décodeur comporte g entrées 121, 122, 12g, et n sorties 21, 22,..., 2n (g n entrées permettent d'obtenir 2g sorties. Selon l'adresse présente sur les entrées 121 à 12g du décodeur 685 celuiti envoie le signal présent sur son entrée 2 à l'une des entrées 21 à 2n d'un opérateur respectivement 11 à In. La diminution du nombre de connexions externes est particulièrement importante pour la réalisation du dispositif selon l'invention sous forme d'un circuit intégré. Sur la figure 4, on peut voir une cellule 10 comportant des chaînes de retard de longueurs différentes. Par exemple la cellule 10 comporte: - une chaîne comportant un seul opérateur 11 relié à une sortie 31 ; - une chaîne comportant un opérateur 11 relié en série avec un opérateur 12 connecté à une sortie 32 ; - une chaîne comportant trois opérateurs 11, 12 et 13 connectés à une sortie 33; et ainsi de suite jusqu'à: - une chaîne comportant n opérateurs 11 à In connectés à une sortie 3n. Toutes ces chaînes sont mises en parallèle connectées à une entrée unique 2. Ainsi la cellule 10 fournit simultanément sur ses sorties 31 à 3n les signaux présentés en son entrée retardés de une à n fois l'incrément. L'utilisateur peut choisir le ou les retards désirés. La cellule 10 comme d'ailleurs les chaînes 1 des figures 1à 3 peuvent être associées soit entre elles soit avec d'autres dispositifs de retard, par exemple comportant un nombre d'opérateurs fixes pour obtenir le retard total désiré. Sur la figure 5, on peut voir une cellule de retard 10 comportant, placées en parallèle, des chaînes de retard de diverses longueurs, le dernier opérateur 11, 12, 13, 14 ou In de chacune de ces chaînes de retard étant du type à trois états. Les entrées 221, 222, 223, 224,..., 22n commandent la mise en impédance infinie de sortie desdits opérateurs. Toutes les chaînes de retard sont reliées à une entrée 2 et à une sortie 3 de la cellule. Les entrées 221 à 22n permettent de bloquer les signaux de toutes les chaînes dont le retard n'est pas désiré sur la sortie 3 de la cellule 10. Si par exemple on désire obtenir entre rentrée 2 et la sortie 3 de la cellule 10 un retard égal à k fois l'incrément de retard on va bloquer tous les opérateurs terminaux 11 à In, sauf l'opérateur 1k terminant la chaîne comportant k opérateurs.Dans ce cas on envoie un signal électrique sur toutes les entrées 221 à 22n sauf sur l'entrée 22k. Sur la figure 6, on peut voir une variante de réalisation du dispositif de la figure 5. La cellule de la figure 10 comporte un décodeur 685. Le décodeur 68fui comporte g entrées 231 à 23g et n sorties. Ce décodeur de la même manière que le décodeur 685 de la figure 3 permet de réduire le nombre de connexions externes nécessaires au blocage à impédance infinie des opérateurs terminaux de façon à pouvoir obtenir les retards désirés. Avantageusement, le décodeur 685 permet uniquement d'obtenir des combinaisons de n-g niveau logique haut et d'une sortie avec un niveau logique bas permettant de bloquer toutes les chaînes de retard sauf une. Ainsi, on peut choisir une seule entre toutes les chaînes, induisant un retard en même temps, la chaîne donnant le retard désiré. De cette façon, on arrive à réduire subtantiellement le nombre de connexions d'entrées 231 à 23g du décodeur 685. Sur la figure 7, on peut voir un exemple de réalisation d'un circuit de retard 800 selon l'invention permettant de choisir entre un très grand nombre de retards. Le circuit 800 comporte une cellule 10 et des chaînes de retard connectées en série. La cellule 10 est par exemple analogue à la cellule 10 illustrée sur la figure 5. Les chaînes de retard sont des chaînes de retard simple ne comportant pas de dispositif de commande particulier. La sortie de la cellule 10 est connectée d'une part à l'entrée d'une première chaîne de retard 1 et d'autre part, par l'intermédiaire d'un opérateur trois états à la sortie 3. De même, la sortie de la première chaîne de retard I est connectée d'une part à l'entrée de la chaîne de retard 1 suivante ainsi qura la sortie 3 par l'intermédiaire d'un dispositif, permettant, sur commande, de bloquer le signal.De même toutes les sorties des chaînes de retard 1 sont connectées aux entrées de la chaîne de retard suivante et à la sortie 3 par l'intermédiaire d'un dispositif permettant le blocage du signal. La dernière chaîne de retard 1 est uniquement reliée à la sortie 3 par l'intermédiaire d'un dispositif de blocage de signal. Sur la figure 7 tous les dispositifs de blocage de signal sont regroupés sous la référence 73. Le décodeur 685 reçoit un ensemble d'entrées 653 les signaux destinés à la commande de la durée de retard désiré. Le décodeur 685 envoie des signaux de commande 650, par des liaisons non représentées sur la figure, à la cellule de retard 10 et au dispositif 73.Les liaisons ne sont pas représentées sur la figure pour la clarté de celleì. Sur la figure 7, les signaux de commandéVa ceIIuIeTDportent la référence 651 et ceux du dispositif 73, 652. La cellule 10 permet de choisir le temps de retard inférieur ou égal au temps de retard procuré par une chaîne 1. Par exemple la cellule de retard 10 permet de générer des retards égaux à 1, 2, 3, 4, 5, 6, 7, 8, 9, ou 10 incréments de retard. Par exemple, chaque chaîne 1 comporte dix opérateurs élémentaires. Ainsi, si on désire obtenir un retard égal à 53 fois l'incrément de retard, la cellule 10 induira un retard de trois et cinq chaînes 1 vont induire chacune un retard de dix fois l'incrément de retard induit par un opérateur élémentaire. Dans un tel cas, les signaux 651 bloqueront toutes les chaînes de la cellule de retard 10 en dehors de celle comportant trois opérateurs, les signaux 652 provoqueront le blocage par le dispositif 73 de toutes les sorties des chaînes de retard 1 sauf la cinquième ainsi que le blocage de la sortie de la cellule 10. Sur la figure 8, on peut voir un circuit de retard 800 comportant deux cellules de retard 10. Une première cellule analogue à la cellule 10 de la figure 7 reçoit des signaux de commande 650 émis par le décodeur 685. Une seconde cellule 10 reçoit des signaux de commande 634 de l'extérieur des circuits 800. Les signaux de commande 634 ne passant pas par un circuit de décodage, on n'a pas à tenir compte dans la conception du circuit 800 d'un retard qu'un tel circuit de décodage induira. Pour le retard inférieur au retard induit par une chaîne de retard I on utilise uniquement la cellule de retard 10 commandée par les signaux 654.Pour des retards supérieurs cette cellule de retard 10 est bloquée par les signaux de commande 654 et la cellule de la figure 8 fonctionne de façon analogue à celle de la cellule illustrée par la figure 7. Sur la figure 9, on peut voir un exemple d'opérateur. L'opérateur illustré sur la figure 9 est réalisé en technologie de Schottky à faible dispersion en température (integrated Schottky logic ou ISL en terminologie anglo-saxonne). Il est bien entendu que d'autres technologies ou d'autres schémas d'opérateurs, appelés aussi parfois amplificateurs peuvent être utilisés. L'opérateur pour circuits prédiffusé de la figure 9 est vendu par la Société Signetics sous la référence 8AI542. L'opérateur de la figure 9 comporte un transistor 71 NPN et un transistor 72 PNP. La polarisation de la base du transistor 71 est assurée au travers d'une résistance 9 par une entrée 90. Sur cette base sont aussi connectées une entrée 201 à travers une résistance 8 et une entrée 202 directe. La base du transistor 71 est reliée à l'émetteur du transistor 72. L'émetteur du transistor 71 est relié d'une part à la masse 871 d'autre part au collecteur du transistor 72. Le collecteur du transistor 71 est relié à la base du transistor 72. La base du transistor 72 est reliée à cinq diodes Zener 6. Ces cinq diodes Zener 6 constituent cinq sorties 301, 302, 303, 304 et 3Q5 de I'opérateur, seules quatre de ces cinq sorties peuvent être utilisées simultanément. Le dispositif selon l'invention utilise uniquement une des sorties par exemple la sortie 303. Avantageusement, le dispositif selon l'invention est réalisé sous forme d'un circuit intégré. En plus du dispositif illustré sur les figures précédentes le circuit intégré peut comporter par exemple un dispositif de régulation de tension ainsi que d'éventuels dispositifs de compensation de variation en température. Avantageusement, le dispositif selon l'invention est réalisé sous la forme d'un circuit prédiffusé. Sur la figure 10, on peut voir un exemple de réalisation du dispositif selon l'invention adapté à une technologie où il est facile de réaliser des commutations par exemple à la technologie couramment appelée MOS ou CMOS en terminologie anglo-saxonne. Avantageusement, la technologie adoptée est une technologie rapide permettant de diminuer la valeur de l'incrément de retard. Ainsi il est, d'une part possible d'induire des retards courts, par exemple 5 ns et d'autre part d'augmenter la résolution des retards obtenus. Le dispositif de la figure 10 comporte une première chaîne de retard 1 comportant n opérateurs référencés 11 à ln. Cette première chaîne de retard 1 comporte des entrées référencées 21 à 2n connectées aux entrées des opérateurs respectivement 11 à In. Les entrées 21 à 2n permettent de choisir une valeur de retard inférieure à la valeur de retard induite par une chaîne 1 entière. La première chaîne 1 est connectée à un commutateur 4. Le commutateur 4 permet de connecter la sortie 3 de la chaîne 1 soit à l'entrée de la chaîne de retard 1 suivante soit au plot 5 relié par une connexion 50 à la sortie 300 du dispositif de retard. La seconde chaîne de retard 1 comporte une seule entrée. Sa sortie est reliée à un autre commutateur 4 permettant, de même, de la relier soit à la chaîne de retard suivante, soit au plot 5 connecté par la ligne 50 à la sortie 300 du système de retard et ainsi de suite. La dernière chaîne de retard 1 est reliée à un commutateur 41 permettant soit de réaliser un circuit ouvert soit de relier la sortie 3 de ladite chaîne au plot 5 relié par la connexion 50 à la sortie 300 du dispositif de retard. Dans une variante de réalisation, du dispositif selon l'invention les entrées 21 à 2n sont reliées à un plot d'entrée unique 200 par un commutateur ou un multiplexeur 40 permettant de choisir une des entrées 21 à 2n. Si la valeur du retard désiré est inférieure ou égale à la valeur du retard induit par une chaîne 1 entière on injecte le signal à retarder sur une des entrées 21 à 2n correspondant au retard désiré et l'on commute le commutateur 4 de la première chaîne de façon à relier la sortie 3 de ladite première chaîne au plot 5. Si par exemple, on désire obtenir un retard égal à k fois l'incrément de retard, k étant inférieur à n, on injecte le signal sur l'entrée 2 (n-k+l). Un retard quelconque par exemple égal à h fois l'incrément de retard, h étant supérieur à n, est décomposé en b retard d'une chaîne entière plus un reste k (h=k+bn). Pour obtenir un tel retard on va utiliser k opérateurs de la première chaîne de retard 1 plus b chaînes de retard 1 entière.Les b premiers commutateurs 4 relient les sorties 3 des chaînes de retard 1 aux entrées des chaînes de retard 1 ième suivantes. Le b+lième commutateur 4 relie la sortie 3 de la b+l ieme chaîne de retard 1 au plot 5 connecté par la connexion 50 à la sortie 300 du dispositif de retard. Avantageusement, le circuit selon l'invention comporte un circuit, non représenté, de commande des commutateurs 4 et 41 associant à un code donné les commutations permettant l'obtention du retard désiré. Le dispositif selon l'invention s'applique principalement à la réalisation de lignes à retard indépendantes des lignes de connexion de ladite ligne à retard. Cette ligne à retard est notamment particulièrement avantageuse pour la réalisation de retard de faible valeur, par exemple comprise entre 5 ns et 250 ns. Le dispositif selon l'invention permet notamment l'obtention d'une grande variété de valeurs de retard avec un seul composant. Le retard est choisi par exemple par les connexions réalisées sur une carte de circuit imprimé. L'utilisation d'un seul circuit pour les diverses valeurs de retard permet une production de grande série et ainsi un abaissement de coût de production. Le dispositif selon la présente invention permet aussi de faire varier en cours d'utilisation les retards désirés. Le dispositif illustré sur les figures 2, 4, 5, 8 et 10 est particulièrement bien adapté à une telle utilisation. REVENDICATIONS 1. Ligne à retard, caractérisée par le fait qu'elle comporte une pluralité d'opérateurs (11 à ln) connectés en série, le retard total induit par la ligne à retard étant égal au produit du retard induit par un opérateur par le nombre d'opérateurs traversés par le signal. 2. Ligne à retard selon la revendication 1, caractérisée par le fait que ladite ligne à retard comporte une pluralité d'entrées (21 à 2n) et/ou de sorties reliées à des opérateurs (11 à In) différents permettant de sélectionner le nombre d'opérateurs (dl à ln) traversés. 3. Ligne à retard selon la revendication 1 ou 2, caractérisée par le fait qu'elle comporte une pluralité de chaînes de retard placées en parallèle, les chaînes de retard comportant un nombre variable d'opérateur. 4. Ligne selon la revendication 1, 2 ou 3, caractérisée par le fait qu'au moins le dernier opérateur de chaque chaîne est un opérateur trois états pouvant sur commande (87) présenter une impédance de sortie infinie. 5. Ligne à retard selon l'une quelconque des revendications précédente, caractérisée par le fait qu'elle comporte une première chaîne de retard ou ensemble de chaînes de retard placées en parallèle et des moyens de sélection du nombre d'opérateurs traversés par le signal ainsi qu'une pluralité de chaînes de retard (1) et des moyens (73, 4) de sélection du nombre de chaînes de retard (1) traversées par le signal présent à la sortie (3) de ladite ligne à retard. 6. Ligne à retard selon la revendication 4 ou 5, caractérisée par le fait quelle comporte un décodeur (685) comportant un nombre de sorties, inférieur à son nombre d'entrées lesdites sorties étant connectées au moyen de sélection du temps de retard désiré. 7. Ligne à retard selon l'une quelconque des revendications précédentes, caractérisée par le fait qu'elle est réalisée sous forme d'un circuit intégré. 8. Ligne à retard selon la revendication 7, caractérisée par le fait qu'elle est réalisée sous la forme d'un circuit prédifusé. 9. Ligne à retard selon la revendication 7 ou 8, caractérisée par le fait qu'elle est réalisée en technologie de logique intégré de Scottky (ISL). 10. Ligne à retard selon la revendication 7 ou 8, caractérisée par le fait qu'elle est réalisée en technologie MOS ou CMOS.