Brevet FR2573592A1 — publié le 19860523

CIRCUIT OSCILLATEUR ASSERVI EN PHASE A UN SIGNAL DE FREQUENCE PREDETERMINEE La présente invention a pour objet un circuit oscillateur asservi en phase à un signal de fré- quence prédéterminée. Ce circuit oscillateur est utilisé pour extraire le signal d'horloge d'un signal binaire reçu. IL permet également de régénérer te signal binaire à partir du signal d'horloge produit et du signal binaire reçu. Le circuit oscitlateur de l'invention est conçu pour traiter des signaux binaires à porteuse continue ou à porteuse interrompue. Le temps de verrouillage, c 'est-à-dire Le temps nécessaire au circuit oscillateur pour délivrer un signal d'horloge dont la fréquence et la phase sont identiques à celles de la porteuse du signal binaire reçu, est un critère important d'un circuit oscillateur. Ce temps de verrouillage est en général impr- tant dans le cas de signaux à porteuse interrompue, car le circuit oscillateur doit tout d'abord se ver- rouiller en fréquence, puis se verrouiller en phase. Cette durée de verrouillage est d'autant plus pénalisante que la fréquence du signal binaire reçu est élevée. Dans le cas de signaux binaires à haut débit, par exemple supérieur à 50 MBit/s, une partie non négligeable du-signal binaire reçu peut ainsi ne pas être régénérée par le circuit oscillateur. De tels signaux sont utilisés notamment pour La transmission de données en télécommunication et en informatique. Ces signaux, transmis sous forme d'ondes électromagnétiques soit sur un câble électrique, soit dans une fibre optique, sont convertis en un signal électrique qui est reçu par le circuit oscillateur. ateur. L'objectif de l'invention est de diminuer le temps de verrouillage en phase des circuits oscilla teurs notamment dans le cas des signaux à porteuse interrompue. Ce but est atteint par l'utilisation d'une boucle à verrouillage de phase comprenant deux comparateurs de phase, L'un utilisé Lorsque ta porteu se est présente et l'autre lorsque ta porteuse est absente. Le premier comparateur de phase reçoit le si gnal binaire ;- l'autre comparateur de phase reçoit un signal d'horloge produit par un oscillateur libre et dont la frequence est voisine de la fréquence maximale des transitions dans Le signal binaire attendu. De manière précise, L'invention a pour objet un circuit oscillateur asservi en-phase recevant un signal binaire à porteuse continue ou discontinue et délivrant un signal d'horloge possédant la fréquence et la phase de Ladite porteuse, ledit oscillateur con- prenant une boucle à verrouillage de phase constituée en série d'un premier comparateur de phase recevant sur une entrée ledit signal binaire et sur L'autre entrée le signal délivré par la boucle à verrouilLage de phase, d'un filtre et d'un oscilLateur commandable en tension, Ledit circuit oscillateur étant caractEri- sé en ce qu'il comprend un oscillateur libre délivrant un premier signal d'horloge ayant une fréquence prédé- terminée voisine de La fréquence maximale des transi tisons dans le signal binaire, un second comparateur de phase recevant ledit premier signal d'horloge et le signal délivre par la boucle à verrouillage de phase et un commutateur pour relier L'entre du filtre à la sortie de L'un des deux comparateurs de phase, ledit commutateur etant commandé par un signal indicateur de présence de La porteuse. La fréquence du premier signal dthorloge est prédéterminée. Elle est choisie en fonction du code selon lequel le signal binaire est transmis. A titre d'exemple, -dans le cas du code de MILLER décrit dans le brevet des Etats Unis d'Amerique n03108261, un état logique, par exemple "1", est représenté par une transition en mi Lieu de cellule de bit et l'autre etat logique, par exemple "0", est représenté par une transition en début de cellule de bit, lorsque cet état 'O.' n'est pas immédiatement précédé d'un état "1". La frequence du premier signal d'horloge est, dans ce cas, choisie égale au double du debit nominal du signal binaire.De manière générale, La frequence du premier signal d'horloge doit être telle qu'à chaque transition du signal binaire puisse correspondre un front montant dudit premier signal d'horloge, si ces signaux sont en phase. Selon une caractéristique préféree, le circuit osciLlateur comprend un moyen de recuperation du signal codé à partir du signal binaire reçu et du signal d'horloge délivre par la boucle à verrouillage de phase. Selon une autre caractéristique, le circuit oscillateur comprend un moyen d'approche en fréquence constitué d'un comparateur de fréquence recevant de l'oscillateur libre un second signal d'horloge ayant une fréquence prédéterminée voisine du débit du signal binaire et d'un intégrateur, ledit circuit oscillateur comprenant en outre un commutateur pour relier L'entrée de L'oscillateur commandable en tension soit au filtre, soit à L'intégrateur, ledit commutateur de filtre étant commandé par un signal représentatif de la différence de fréquence entre les signaux reçus par le comparateur de fréquence. Selon une autre caracteristique du circuit oscillateur de l'invention, te générateur du second signal d'horloge est un diviseur de fréquence recevant en entrée le premier signal d'horloge Les caractéristiques et avantages de l'in vention ressortiront mieux de la description qui va suivre, donnée à titre illustratif mais non limitatif, en référence aux dessins annexes, sur lesquels :: - la figure 1 illustre schématiquement La structure du circuit oscillateur de L'invention, - la figure 2a illustre un mode de réalisation des comparateurs de phase du circuit oscillateur de la figure 1 et la figure 2b est un chronogramme illustrant le fonctionnement du comparateur de phase de la figure 2a, - ta figure 3 représente les deux comparateurs de phase et un mode de réalisation du commutateur associé, - la figure 4 illustre un mode de réalisation du comparateur de frequence du moyen d'approche en fréquence, et - la figure 5 représente des modes de réali- sation et les relations entre Le filtre, l'integrateur et le commutateur de filtre du circuit oscillateur. -La figure 1 représente schématiquement le circuit oscillateur de l'invention. Ce circuit reçoit un signal binaire RSD constitué d'une succession de cellules de bits qui représentent chacune un intervalle de temps ou d'espace élémentaire contenant une unite binaire d'information. De manière classique, chaque bit est transmis dans une cellule de bit par codage de transition. Chaque code associe, selon des règles qui lui sont propres, la présence, ou l'absen- ce, et la position d'une transition, à l'un des deux états logiques "0" ou Le circuit oscillateur de l'invention extrait du signal binaire RSD reçu, un signal d'horloge RC1 dont la fréquence est égale à 2 fois le débit du signal binaire reçu. Le circuit oscillateur reçoit également un signal binaire CS produit par un circuit, non représenté, situé en amont du circuit oscillateur et dont l'état logique indique la presence ou l'absence de la porteuse dans le signal RSD. La détection de la porteuse ne fait pas partie de l'invention, nous n'évoquerons donc ce point que rapidement. On sait que les codes utilises classi gueusent pour transmettre des-donnbes numériques sont caractérisés notamment par -l'interfront minimal et l'înterfront maximal qui sont respectivement les longueurs minimale et maximale entre transitions mesurées en nombre de cellules de bit, dans le signal codé. Selon le code utilisé, l'interfront minimal est -com- pris entre 0,5 T et 1,5 T oû T est la longueur d'une cellule de bit. L1interfront maximal est gnéralement fini ; il vaut souvent entre 2T et 4T. On comprend alors comment fonctionne un circuit de détection de porteuse. Il suffit de mesurer en permanence La longueur entre tes transitions du signal. Si une absence de transition est détectée pendant une durée supérieure à l'interfront maximal, on déclare que la porteuse est absente. Le circuit oscillateur peut être découpe fonctionnellement en quatre éléments : une boucle à verrouillage de phase 2 recevant le signal RSD et délivrant le signal d'horloge RC1, un moyen 4 comprenant un comparateur de phase qui peut être commuté sur la boucle à verrouillage de phase dans le cas de l'absence de la porteuse, un moyen 6 d'approche en fréquence pour faciliter le verrouillage du circuit oscillateur, et un moyen 8 de régénération du signal RSD. Le circuit oscillateur comprend également un oscillateur libre 10 délivrant les premier et second signaux d'horloge aux moyens 4 e t 6. La boucle à verrouillage de phase2 comprend un premier comparateur de phase 12 recevant sur une entrée le signal RSD et sur une autre entrée le signal d'horloge RCI, un filtre 14 et un oscillateur commandable en tension 16 (en abrége O.C.T.) qui délivre le signal d'horloge RCl. La sortie du premier comparateur de phase 12 est reliée à L'entrée du filtre 14 par l'intermédiaire d'un commutateur à trois etats 18. De meme, un commutateur de filtre 20 est disposé entre le filtre 14 et L'O.C.T. 16. Le commutateur 18 comporte deux entres, l'une reliée à La sortie du premier comparateur de phase 12 de La boucle à verrouillage de phase 2 et l'autre reliée à ta sortie d'un second comparateur de phase 22, élément du moyen 4. Ce second comparateur de phase reçoit sur ses entrées le signal RCI produit par L'O.C.T. 16 et un signal d'horloge TC1 délivré par l'oscillateur libre 10.-Ce signal d'horloge TC a une période voisine de l'interfront minimal du signal binaire RSD. Le commutateur 18 est piloté par te signal CS indicateur de présence de La porteuse. Lorsque le signal CS indique ta présence d'une porteuse, le commutateur 18 est positionné de manière à relier le premier comparateur de phase 12 au filtre 14 ; dans le cas contraire, le commutateur 18 est positionné de ma niera à relier le second comparateur de phase 22 au filtre 14. Dans ces deux positions du commutateur 18, le circuit oscilLateur est asservi en phase. On sait que ce verrouillage en phase peut être long à obtenir en début de réception du signal RSD. De maniere ctassique, pour faciliter l'acquisition de la phase par Le circuit oscillateur, on verrouille d'abord le circuit oscillateur en fréquence à l'aide du moyen 6 d'approche en fréquence. Ce moyen 6 comprend un comparateur de fré- quence 24 recevant un signal d'horloge TC2 produit par l'oscillateur libre 10 et dont la frequence correspond au debit binaire du signal RSD, et un signal d'horloge RC2 obtenu par division de fréquence du signal d'horloge RC1. Cette division de fréquence peut etre obtenue de façon classique par une bascule 28 de type D dont la sortie inverseuse est rebouclée sur l'entrée D et dont l'entrée d'horloge reçoit le signal d'horloge RC1. Le comparateur de frequence 24 délivre un premier signal représentatif de la différence de fréquence entre les signaux reçus. Ce signal est appliqué sur l'entrée d'un intégrateur 26 dont ta sortie est reliée, par l'intermédiaire du commutateur de filtre 20, à l'entrée de l'O.C.T. 16. Le comparateur de frequence 24 délivre ega- lement un signal binaire VAF de validation d'approche en fréquence, qui est dans un etat logique lorsque la différence de fréquence entre les signaux appliqués en entrée du comparateur de fréquence est, en valeur relative, inferieure à une valeur prédéterminée, et qui est dans l'autre état logique dans le cas contraire. Ce signal VAF commande le commutateur de filtre 20. La régénération du signal binaire reçu RSD est obtenue classiquement par une bascule 30 de type D recevant sur son entrée d'horloge le signal RC1 produit par l'O.C.T.16. Le circuit oscillateur fonctionne de la façon suivante. A la connexion, l'O.C.T.16 ne délivre aucun signal. La différence de fréquence entre le signal d'horloge TC2 de fréquence egale au débit nominal des données binaires transmises par le RSD et l signal RC2 obtenu par division de fréquence du signal RC1 est donc importante. En conséquence, le commuta teur 20, commandé par Le signal VAF, est positionné de façon à relier l'intégrateur 26 a L'O.C.T.16. De cette maniere, le circuit oscillateur se verrouille en fré- quence sur Le signal d'horloge TC2 délivre par l'os- oscillateur libre 10.Lorsque ce verrouillage est réalisé, c'est-à-dire Lorsque la différence de frequence entre tes signaux appliqués sur Les entrées du comparateur de fréquence est inférieure à une valeur prédéterminée, par exemple 2,5X en valeur relative, le signal VAF change d'état. Ceci positionne Le commutateur de filtre 20 de maniere à relier la sortie du filtre 14 à L'entrée de L'O.C.T. 16. Le verrouillage en phase s'opère alors rapidement. Dès la connexion, et de manière indépendante, le commutateur 18 est commandé par le signal CS pour asservir en phase le circuit osciLLateur sur le signal binaire reçu RSD lorsque la porteuse est pré- sente, ou sur le signal d'horloge locaL TCl Lorsque La porteuse est absente. On va maintenant décrire un mode de réalisa- tion de chacun des moyens du circuit oscillateur de l'invention. Cette description sera faite en référence à un signal binaire pouvant presenter des transitions soit en milieu de cellule de bit, soit en frontiere de cellule de bit et necessitant donc un premier signal d'horloge TC1 ayant une fréquence double du débit dudit signal binaire. Un tel signal binaire peut être produit par exemple par un codage de MILLER, évoque plus haut, ou par des codages dérives. IL faut bien noter toutefois que L'invention n'est nullement Limi- tée à ce type de signal binaire. Les deux comparateurs de phase 12 et 22 ont une structure identique. Un mode de réalisation de ces comparateurs de phase est représente schimatiquement sur la figure 2a. La fonctionnement de ce comparateur de phase est illustré par le chronogramme de la figure 2b. Le comparateur de phase représenté sur la figure 2a reçoit d'une part,- le signal d'horloge RC1 de période T où T est la dureelongueur d'une cellule de bit du signal binaire RSD et, d'autre part, un signal S qui correspond au signal RSD dans le cas du eomparateur de phase 12 et au signal TC1 dans le sas du comparateur de phase 22. Il délivre un signal constitué d'un couple d'impulsions PUP et PDP dont la différence de largeur détermine la tension d'erreur appliquée au filtre 14. Le comparateur de phase comprend : - une bascule 32 de type D recevant sur son entrée D Le signal S, - une bascule 34 de type D dont L'entrée de données D est reliée à la sortie non inverseuse Q de la bascu le 32, - une porte OU-EXCLUSIF 36 dont les deux entrées sont reliées aux sorties non inverseuses des bascules 32 et 34, - une porte OU 38 recevant sur ses deux entrées le signal délivré par la sortie inverseuse de la porte 36 et le signal d'horloge RCl, la sortie inverseuse de cette porte délivrant l'impulsion PDP, - un amplificateur 40 recevant le signal S, - une porte OU-EXCLUSIF 42 dont les entées sont re liées respectivement à la sortie non inverseuse Q de la bascule 32 et à la sortie de l'amplificateur 40, la sortie non inverseuse de cette porte délivrant l'impulsion PUP. La bascule 32 resynchronise le signal -S sur le signal d'horloge RC1. Les transitions du signal S1 délivré par la sortie non inverseuse Q de cette bascu le 32 sont détectées par La bascule 34 et ta porte OU EXCLUSIF 36. Cette porte délivre sur sa sortie inverseuse un signal binaire qui passe au niveau bas pen T dant une période E égale à La période de l'horloge RC1 lorsqu'une transition apparat sur le signal S1, La T largeur de cette impulsion est ramenée à 2 par la por- te OU 38. Par ailleurs, pour chaque transition du signat S, ta porte OU-EXCLUSIF 42 délivre, en avance sur l'impulsion PDP, une impulsion PUP dont La largeur est fonction du déphasage entre le signal S et le signal d'horloge RCl. Les impulsions PUP et PDP délivrées par les portes 42 et 38 sont émises en série et dans cet ordre, sur ta sortie du comparateur de phase. La différence de largeur entre une impulsion PUP et L'impul- sion PDP suivante détermine le niveau et le signe de la tension d'erreur appliquée au filtre 14. La relation entre le déphasage des signaux S et RC1 et les impulsions PUP et PDP produites apparatt sur le chronogramme dé la figure Zb. Sur cette figure, on a représente successivement le signal d'horloge RCI de période T ou. T est La largeur d'une cellule de bit 2' du signal binaire reçu, et le signal S dans lequel l'interfront entre les transitions est égal à T. Ce signal S a été représenté avec des déphasages sur te signal d'horloge RC1 égaux respectivement à O, -#, +#. On a enfin indiqué en correspondance avec Les signaux S et RC1, les signaux d'impulsion PUP et PDP. Dans le cas où les signaux S et RC1 sont en phase, tes impulsions PUP et PDP ont une largeur identique. La tension d'erreur appliquée au filtre 14 est alors nulle. Au contraire, lorsque le signai Scst en retard sur le signal horloge RC1, L'impulsion PUP est plus Large que l'impulsion PDP. La tension d'erreur appliquée au filtre 14 est alors positive. De manière symétrique, lorsque le signal S est en avance sur le signal d'horloge RC1, la largeur de l'impuLsion PUP est inférieure à la largeur de l'impulsion PDP et la tension d'erreur appliquée au filtre 14 est dans ce cas negative. A chaque transition du signal S est associé un couple d'impulsions PUP-PDP. Ceci impose des contraintes sur la commutation du commutateur 18 qui ne doit pas intervenir entre une impulsion PUP et l'impulsion PDP associée. En effet, dans ce cas, la boucle verrouillage de phase ne reçoit que le signal PUP et perçoit ceci comme une indication de déphasage supérieure de TL à la réalité. Pour éviter une telle erreur, Le commutateur ne doit pouvoir etre actionné que sur le front arrière de l'impulsion PDP. On a représenté sur la figure 3 un mode de réalisation de ce commutateur et de ses connexions avec les comparateurs de phase. Les impulsions PUP et PDP délivrées par les deux comparateurs de phase sont référencées respectivement PUPS et PDPS pour le comparateur de phase 12, actif en présence de la porteuse, et PUPQ et PDPQ pour le comparateur de phase 22, actif en l'absence de porteuse. Le commutateur 18 comprend : - une porte ET 44 recevant en entrée le signal Cs et un signal AQ*, - une bascule 46 de type D dont L'entrée de données est reliée à la sortie de la porte 44, dont l'entrée d'horloge reçoit te signal PDS* obtenu par inversion du signal PDPS dans un inverseur 48 et dont l'entrée Z de remise à zéro reçoit le signal CS* obtenu par inversion du signal CS dans un inverseur 50 ; cette bascule 46 délivre sur sa sortie non inverseuse un signal AS de validation des impulsions de sortie du comparateur de phase 12, - une bascule 52 de type D recevant sur son entrée de données le signaL CS* et sur son entrée d'horloge te signal PDPQ# obtenu par inversion du signal PDPQ dans un inverseur 54 ; cette bascule 52 délivre sur sa sortie non inverseuse un signal AQ de validation des impulsions de sortie du comparateur de phase 22 et sur sa sortie inverseuse le signal complémentaire AQ applique sur une entrée de la porte ET 44, - une première porte OU 56 à deux entrées condition nées, la première recevant le signal PUPS condition né par le signal AS et ta seconde Le signal PUPQ conditionné par Le signal AQ ; cette porte OU dXli- vre le signal PUP, - une seconde porte OU 58 à deux entrées condition nées, L'une recevant. Le signal PDPS conditionné par le signal AS et L'autre le signal PDPQ conditionné par le signal AQ ; cette porte OU 58 délivre le si- gnal PDP. Les signaux PDP et PUP délivrés par Le commutateur 18 sont respectivement égaux aux signaux PUPS et PDPS, ou aux signaux PUPQ et PDPQ, selon L'état logique du signal CS. Plus précisément, lorsque La porteuse est présente, le signal CS est au niveau haut. Le signal AS délivré par la cellule 46 est donc au niveau haut et le signal AQ délivré par la bascule 52 est au niveau bas. Au contraire, Lorsque la porteuse est absente, le signal CS est au niveau bas. Le signal AS est alors au niveau bas et Le signal AQ au niveau haut. Lorsque la porteuse disparaît, il faut commuter du comparateur de phase 12 vers le comparateur de phase 22. Cette commutation ne peut plus se faire sur le front arrière des impulsions du signal PDPS car la porteuse etant absente, les signaux PUPS et PDPS ne présentent plus d'impulsion. Dans ce cas, la remise à zéro du signal AS est obtenue par l'application du signal CS* sur L'entrée Z de remise à zéro de la bas cule 46 et Le passage à L'état haut du signal AQ est réalisé dans la bascule 52 par la prise en compte du signal CSt sur le front arrière du signal PDPQ. Le signal PDPQ présente donc toujours des transitions et par conséquent la commutation du signal AQ de sortie de La bascule 52 est toujours réalisée. Dans le cas de l'apparition de la porteuse, il faut commuter du comparateur de phase 22 vers le comparateur de phase 12. Lors de l'apparition de la porteuse, le signal CS* pa-sse au niveau bas, ce qui induit un changement d'état du signal AQ sur le front descendant d1 une impulsion du signal PDPQ. IL en ré- sulte que le signal délivré par la porte ET 44 passe au niveau haut. Le signal AS de sortie de la bascule 46 passe alors au niveau haut sur le premier front descendant du signal PDPS, ce qui commute la boucle à verrouillage de phase sur le comparateur de phase 12. La boucle à verrouillage de phase contenant soit le comparateur de phase 12, soit le comparateur de phase 22, ne permet pas d'assurer à elle seule un verrouillage en phase correct de l'oscillateur en toute circonstance. En effet, les interfronts du signal binaire RSD étant variables, la fréquence f du signal d'horloge RC1 délivré par le circuit oscilla- teur peut s'établir à une fraction du debit binaire du signal RSD. Ceci n'est pas tolérable surtout dans le cas ou la porteuse est continue, car le circuit oscillateur ne peut alors rétablir l'égalité entre la fréquence du signal RC1 et la fréquence de la porteuse que si l'on interrompt la réception pour la rétablir ensuite. Pour éliminer ce risque et pour faciliter le verrouillage initial du circuit oscillateur, on adjoint à la bouc Le à verrouillage de phase un moyen d'approche en fréquence qui ne met cn service La boucte à verrouillage de phase que Lorsque la frequence f1 du signal RC1 est très proche de la frequence nominale de la porteuse. Ce moyen d'approche en frequence comprend essentiellement un comparateur de frequence 24 (figure 1) qui reçoit d'une part, d'un oscilLateur Libre, un signal d'horloge tC2 dont la fréquence ft2 est égaye au débit nominal du signal RSD et, d'autre part, un signal d'horloge RC2 obtenu par division de fréquence du signal d'horloge RC1 délivré par l'Q.C.T. 16. Pour comparer Les fréquences respectives de ces signaux, on procède de la façon suivante. On divise La fréquence du signal d'horloge TC2 dans un rapport prédéterminé A. On obtient ainsi un signal de référence ayant une fréquence f r égale à f t2 lA. On synchronise ce signal sur le signal d'horloge RC2 de fréquence f2=f,/2. On obtient ainsi un train d'impulsions IR. L'intervaLle de temps entre deux impulsions IR est égal à un nombre entier N de périodes du signal d'horloge RC2. Si N=A, le signal d'horloge RC2 a la même frequence que le signal d'horloge TC2 délivre par L'oscillateur libre. Si en revanche N est différent de A, La difference N-A détermine la différence de fréquence entre le signal d'horloge TC2 produit par L'oscillateur Libre et le signal d'horloge RC2 produitpar le circuit oscillateur O.C.T. 16.Lorsque, pour une valeur donnée de A, cette différence est en va Leur absolue supérieure à une valeur prédéterminée, ce qui signifie que la différence relative de fréquence entre te signal RCZ et le signal TC2 est supérieure à une valeur prédéterminée, le comparateur de fréquence positionne le signal VAF (figure 1) de tel Le sorte que le commutateur de filtre 20 relie le moyen d'approche en fréquence à L'O.C.T. 16 par L'intermédiaire de l'intégrateur 26. On a représenté sur la figure 4 un mode de réalisation d'un comparateur en frequence pour la mise en oeuvre du procédé qui vient d'être décrit. Ce comparateur de fréquence comprend un moyen 60 pour produire le train d'impulsions IR à partir du signal d'horloge TC2, un moyen 62 pour produire un premier signal d'impulsion TA et un second signal d'impulsion TB, la période de chacun de ces signaux étant fixée respectivement à N1sA-E et N2=A+ E périodes du signal RC2, où E est un entier prédéterminé petit devant A. N1 et N2 constituent les limites inferieure et superieure de N au-delå desquelles le moyen d'approche en fréquence est commuté sur L'entrée de l'O.C.T. Le comparateur de fréquence comprend en outre un moyen 64 recevant les signaux TA et IR* et déLivrant un signal PUF qui passe au niveau haut lorsque N est inférieur à N1, et un moyen 66 recevant les signaux TB et IR * et délivrant un signal PDF qui passe au niveau haut lorsque N est supérieur à N2. Le comparateur de fréquence comprend enfin une porte OU 68 recevant les signaux PUF et PDF et délivrant le signal de validation VAF de commande du commutateur de filtre 20. On va maintenant décrire en détail chacun des moyens du comparateur de fréquence. Ce comparateur de fréquence a été réalisé pour obtenir les valeurs A=84, N1=83 et N2:85n choisies à titre d'exemple. Le moyen 60 comprend - deux bascules 67, 69 de type D connectées en di vi- seur et délivrant un signal d'horloge TC4 dont la fréquence est celle du signal TC2 diviisée par qua trie, - un décompteur 70 qu; reçoit sur son entrée d'horloge le signal et qui est chargé avec La valeur 21 lors que le signal appliqué sur son entrée S1 est au ni veau haut, - une porte NON-OU 72 dont Les entrées sont reliees aux sorties du décompteur 70 et qui reçoit en outre un signal FR, - une bascule 74 de type D dont L'entree de données est reliée à La sortie de La porte 72, l'entrée d'horloge reçoit Le signal TC4, La sortie non inver seuse, délivrant le signal FR, est reliée à une en trée de la porte 72 et la sortie inverseuse est re liée à L'entrée de chargement du décompteur, - deux bascules 76 et 78 de type D horlogées par le signal RC2, la bascule 76 recevant le signal FR, - une porte OU 80 dont Les entrées sont reliées à La sortie non inverseuse de La bascule 78 et à La sortie inverseuse de La bascule 76 ; cette porte délivre sur sa sortie inverseuse le signal d'impul sion IR. L'ensemble constitué par les bascules 67, 69, Le décompteur 70, la porte NON-OU 7Z et-la bascule 74 forment un diviseur par 84 de La frequence du signal d'horloge TC2-. Le signal d'horloge FR produit par cet ensemble est synchronisé sur le signal d'horloge RC2 par la bascule 76. La bascule 78 et La porte OU 80 permettent ensuite d'élaborer un signal d'impuLsion IR, de rapport cycLique 1/N, dont la période est un multiple N de La période du signal d'horloge RCZ. A partir de ce signal d'imputsion, le moyen 62 élabore deux signaux d'impulsion TA et TB dont les periodes sont respectivement des multiples N1 et N2 de la période du signal d'horloge RCZ. Les valeurs N1 et N2 constituent respectivement Les limites inférieure et supérieure de la valeur N au-delå desquelles le moyen d'approche en fréquence est commuté sur l'O.C.T. Le moyen 62 comprend : - un compteur à 7 bits 82 chargé avec la valeur 46 sur le front montant du signal IRa et horlogé par le signal RCZ ; la sortie CO de retenue de ce compteur passe au niveau haut lorsque le compteur atteint 128. Cette sortie délivre le signal TA, - un ensemble de trois bascules 84, 86 et 88 de type D disposées en série, horlogées par le signal RC2 et recevant sur l'entrée de remise à zéro Z le signal d'impulsion IR ; cet ensemble de bascules reçoit le signal TA et délivre le signal TB. Avec la valeur de chargement du compteur égale à 46 et le nombre de bascules en série egale à 3, le moyen 62 délivre des signaux TA et TB dont Les periodes sont respectivement des multiples N1=83 et N2=85 de la période du signal d'horloge RC2. Le moyen 64 recevant les signaux d'impulsion TA et IR* compare les valeurs respectives de N et de N1. Ce moyen 64 comprend : - une porte ET 90 dont une entrée reçoit le signal d'impulsion IRA et L'autre entrée est une porte OU recevant le signal TA et un signal TAM qui constitue une mémorisation du signal TA jusqu'a la fin de l'impulsion IR suivante, - une bascule 92 de type D horlogée par le signal RC2 et dont l'entrée de données est reliée à la sortie de la porte ET 90 ; la sortie non inverseuse de cette bascule délivre Le signal TAM appliqué sur une entrée de la porte ET 90, - une porte OU 94 à deux entrées conditionnees, l'une recevant le signal d'impulsion IR et le signal TAM* délivre par la sortie inverseuse de la bascule 92, et l'autre recevant le signal d'impulsion IRa et le signal PUF, - une bascule 96 de type D horloge par le signal RC2 et dont C'entrée de données est reliée à La sortie de la porte OU 94 ; la sortie non inverseuse de cette bascule délivre le signal PUF. Le moyen 64 fonctionne de la façon suivante. Au début d'une période du signal d'impulsion IR, le signal IR* passe au niveau bas ce qui remet à zéro le signal TAM. Ensuite, après une période du signal RC2, le signal IR* passe au niveau haut. Par ailleurs, Le signal TA est normalement au niveau bas. Si N est in férieur à N1, TA reste au niveau bas pendant une période complète du signal d'impulsion IR. Le signal TAM reste donc au niveau bas. La sortie de la porte OU 94 passe alors au niveau haut sur L'impulsion suivante du signal IR puisque le signal TAM* est au niveau haut. Par conséquent, Le signal PUF délivré par ta bascule 96 passe au niveau haut. Ce signal est mémorisé par l'ensemble porte OU 94-bascule 96 pendant une période complète du signal d'impulsion IR. Si en revanche N est superieur à N1, Le signal TA passe au niveau haut avant la fin de la période du signal d'impulsion IR. Ceci fait basculer le signal TAM au niveau haut. L'entée conditionnée de La porte OU 94 recevant le signal TAM* reste donc au niveau bas sur le front montant du signal IR. Le signal PUF reste alors au niveau bas. Le moyen 66 recevant tes signaux TB et IR fonctionne de manière symétrique au moyen 64 recevant les signaux TA et IR*. Il comprend une porte ET 98 à deux entrées dont l'une formée d'une porte OU, une bascule 100, une porte OU 102 à deux entrées condi tionnées et une bascule 104 qui sont respectivement identiques aux moyens 90, 92, 94 et 96 du moyen 64. Dans le moyen 66, les signaux TE, TBM et PDF correspondent respectivement aux signaux TA, TAM et PUF du moyen 64. La seule différence entre le moyen 64 et Le moyen 66 réside dans le fait que la porte OU 102 re çoit sur une entre le signal TBM conditionné par le signal IR alors que le moyen 64 reçoit le signal TAM* conditionne par le signal IR.- Cette différence traduit Le fait que le moyen 64 teste si N est inferieur à N1 alors que Le moyen 66 teste si N est superieur à N2. En résume, le comparateur de fréquence d vre trois signaux : PUF, PDF et VAF. Le signal PUF est au niveau haut lorsque N est inférieur à N1 ; il commande alors une augmentation de La fréquence délivrée par l'O.C.T. Symétriquement, le signal PDF est au niveau haut lorsque N est supérieur à N2 ; il commande alors une diminution de la fréquence délivrée par l'O.C.T. Enfin, le signal VAF délivre par la porte OU 68 recevant les signaux PUF et PDF commande, lorsque la condition N1 N N2 n'est pas réalisée, la commutation de l'O.C.T. sur le moyen d'approche en fréquence. Lorsque le verrouill~age en fréquence est acquis, Le signal VAF passe au niveau bas pour commuter l'O.C.T. sur les comparateurs de phase afin de réaliser le verrouillage en phase du circuit oscillateur. Cette commutation est délicate à réaliser. Elle doit en effet se faire sans qu'apparaissent en sortie du commutateur des signaux transitoires qui pourraient perturber le verrouillage en fréquence de l'oscillateur. On a représenté sur la figure 5 un exemple de réalisation iltustrant le montage du commutateur de filtre avec le filtre situé en aval des comparateurs de phase et L'intégrateur situé en aval du comparateur de fréquence. Le commutateur de filtre 20 est constitué d'un interrupteur dont la fermeture est commandée par le signal VAF. L'intégrateur 26 a une structure classique. Il est constitué d'une résistance de charge R, d'un amplificateur différentiel 106 et d'un condensateur C monte en contre-réaction. Quant au filtre 14, il comprend un amplificateur différentiel 108 dont les entrées reçoivent sur des résistances de charge R1 les signaux PUP et PDP délivrés par le commutateur t8. L'amplificateur différentiel 108 comprend également une channe de contre-réaction constituée d'une résistance R2 et d'un condensateur C en série. Une résistance et un condensateur identique sont également disposés entre L'entrée inverseuse de l'amplificateur différentieL 108 et la masse pour symétriser l'amplificateur. La sortie non inverseuse de l'amplificateur 108 attaque l'O.C.T. 16. Le commutateur de filtre 20 est relié au filtre 14 et à l'intégrateur 26 de La façon suivante. L'une de ses bornes A est reliée à la sortie de l'amplificateur 106 de l'intégrateur 26 par l'intermédiai- re d'une résistance de charge R3 et à La sortie inverseuse de l'amplificateur différentiel 108 du filtre 14 par l'intermédiaire d'une résistance identique. L'autre borne B du commutateur est reliée à L'entrée non inverseuse de l'amplificateur 108. Ce montage permet de diminuer grandement les signaux transitoires appliqués sur l'oscillateur 16 lors de la commutation du commutateur 20. En approche fréquence, le signal VAF est au niveau haut, ce qui ferme l'interrupteur du commutateur de filtre 20. Le signal délivré par L'intégrateur 26 est donc transmis à l'O.C.T. 16 par le filtre 14 qui fonctionne alors en amplificateur inverseur. Lorsque le verrouillage en fréquence est obtenu, le signal VAF passe au niveau bas, ce qui ouvre l'interrupteur du commutateur de filtre 20. Lors de cette transition du signal VAF, les capacités C du filtre 14 restent chargées, ce qui limite les signaux transitoires en entrée de l'O.C.T. 16 qui n'est pas affecté par la dérive du signal deli- vre par L'intégrateur 26. REVENDICATIONS 1. Circuit oscillateur asservi en phase recevant un signal binaire (RSD) à porteuse continue ou discontinue et délivrant un signal d'horloge (RC1) possédant la fréquence et la phase de ladite porteuse, ledit circuit oscillateur comprenant une boucle à verrouillage de phase (2) constituée en série d'un premier comparateur de phase (12) recevant sur une entrée ledit signal binaire (RSD) et sur L'autre entrée le signal (RC1) délivré par la boucle à verrouillage de phase, d'un filtre (14) et d'un oscillateur commandable en tension (16), ledit circuit oscillateur étant caractérisé en ce qu'il comprend un oscillateur libre (10) délivrant un premier signal d'horloge (TC1) ayant une fréquence prédéterminée voisine de la fre- quence maximale des transitions dans le signal binaire, un second comparateur de phase (22) recevant ledit premier signal d'horloge (TC1) et le signal (RC1) de- livré par La boucle à verrouillage de phase et un commutateur (18) pour relier L'entrée du filtre à la sortie de l'un des deux comparateurs de phase, ledit commutateur étant commandé par un signal (CS) indicateur de présence de la porteuse. 2. Circuit oscillateur selon la revendication 1, caractérisé en ce qu'il comprend un moyen t30) de régénération du signal codé (SSD) à partir du signal binaire reçu (RSD) et du signal d'horloge (RC1) délivré par La boucle à verrouillage de phase. 3. Circuit oscillateur selon la revendication 1, caractérisé en ce qu'il comprend un moyen (6) d'approche en fréquence constitué d'un comparateur de fréquence (24) recevant d'un générateur un second signal d'horloge (TC2) ayant une fréquence prédéterminée voisine du debit du signal binaire (RSD) et d'un intégrateur (26), Ledit circuit oscitlateur comprenant en outre un commutateur (20) pour relieur L'entrée de L'oscillateur commandable en tension (16), soit au filtre (14), soit à L'intégrateur (26), ledit commutateur étant commandé par un signal (VAF) représentatif de La différence de fréquence entre les signaux reçus par le comparateur de frequence. 4. Oscillateur selon la revendication 3, caractérisé en ce que Le générateur du second signal d'horloge (TC2) est un diviseur de fréquence recevant en entrée le premier signal d'horloge (TC1).