Brevet FR2574234A1 — publié le 19860606

Egaliseur numérique de la réponse en fréquence d'un canal de transmission de signaux électriques à plusieurs états d'amplitude et de phase La présente invention concerne un égaliseur numérique de la réponse en fréquence d'une ligne de transmission de signaux électriques à plusieurs états d'amplitude et de phase. En transmission de données lorsque le procédé de modulation utilisé est linéaire, et que la démodulation des signaux transmis est cohérente l'utilisation d'égaliseurs très performants devient impérative lorsque les débits des données sur les lignes de transmission sont élevés de l'ordre par exemple de 4800 à 9600 éléments binaires par seconde. Ces égaliseurs ont pour but de synthétiser l'inverse de la fonction de transfert des canaux de transmission auxquels ils sont couplés pour que la fonction de transfert globale d'un canal associé à son égaliseur soit équivalente à celle que donnerait un circuit à retard pur. Les égaliseurs connus qui permettent de synthétiser l'inverse de la fonction de transfert d'un canal de transmission se répartissent en deux grandes familles. Une première famille qui est décrite, par exemple dans la revue "Annales des Télécommunications" nO 10 de 1975 dans le chapitre ayant pour titre "Récepteur adaptatif pour transmission de donnée à grande vitesse" et pour auteurs César MACCHI, Jean-Pierre JOUEiNNAUD et Odile MACCHI, regroupe les égaliseurs adaptatif s à convergence lente. Une deuxième famille, décrite par exemple dans la demande de brevet français nO 79 10534 déposée au nom due 12 Société de droit américain RACAL M1LGO et ayant pour titre "Circuit numérique rapide de regénération de signaux", regroupe les égaliseurs adaptatifs à convergence rapide utilisant par exemple des méthodes de calcul d'autocorrélation et d'intercorrélation basées sur un mode de traitement Itératif. Les égaliseurs de la première famille présentent les inconvénients d'être lents, leur temps de convergence étant de l'ordre de 100 à 400 millisecondes et de ne comporter aucun moyen laissant la possibilité de mesurer et de contrôler la qualité des liaisons. Ceux de la deuxième famille sont très performants, leur temps de convergence étant de l'ordre de 15 à 30 millisecondes, mais ils présentent l'inconvénient de nécessiter pour leur réalisation des algorithmes dont la mise en oeuvre dans les matériels est encore beaucoup trop coûteuse pour rendre les égaliseurs de la deuxième famille attractifs. Le but de l'invention est de pallier les inconvénients précités. A cet effet, l'invention a pour objet, un égaliseur numérique de la réponse en fréquence d'une ligne de transmission de signaux électriques à plusieurs états d'amplitude et de phase, l'égaliseur étant couplé à la ligne de transmission par l'intermédiaire d'un démodulateur numérique transformant les signaux analogiques transmis sur la ligne de transmission en des suites de signaux numériques, caractérisé en ce qu'il comprend, des moyens de mémorisation pour memoriser les échantillons numériques obtenus de la réponse à une séquence delta de la ligne de transmission et des moyens de traitement pour adapter la fonction de transfert de l'égaliseur en fonction de la grandeur des échantillons mémorisés dans les moyens de mémorisation afin d'obtenir une distorsion des signaux transmis sur la ligne de transmission à peu près nulle. Outre le fait que les temps de convergence de l'égaliseur selon l'invention peuvent être très rapides, inférieurs à 15 ms, l'invention a aussi pour avantage qu'elle conduit à une architecture des moyens de traitement particulièrement simple à mettre en oeuvre gråce au fait que la quasi-totalité des opérations de traitement effectuées repose sur l'exécute tion de l'opération de convolution dont l'opérateur est très simple à mettre en oeuvre.Elle a aussi pour avantage qu'elle offre un moyen simple de test grâce auquel les équipements terminaux connectés aux extrémités d'une liaison peuvent connaître à tous moments l'état de celleci, cet état étant obtenu à partir d'un calcul de la distorsion linéaire ou quadratique résiduelle du canal de transmission lorsque les défauts de transmission ont été corrigés par l'égaliseur de l'invention. L'égaliseur selon l'invention offre également un moyen de mesure efficace des caracteristiques de transfert des liaisons. Les coûts de réalisation peuvent également être très réduits car la réalisation des égaliseurs selon l'invention ne fait pas forcément appel à des circuits spécifiques, la totalité des opérations arithmétiques nécessaires au calcul et à l'asservissement des coefficients de la fonction de transfert de l'égaliseur peuvent en effet être pris en charge par le processeur numérique qui est déjà prévu dans les démodulateurs pour effectuer les démodulations. D'autres caractéristiques et avantages de l'invention apparaîtront à l'aide de la description qui va suivre faite au regard des dessins annexés qui représentent: - la figure 1 un système de transmission de données connu utilisant une modulation d'amplitude de deux porteuses en quadrature; - la figure 2 un schéma équivalent du système de transmission représenté à la figure 1 - la figure 3 l'architecture des moyens de traitement constituant l'égaliseur selon l'invention;; - la figure 4 un organigramme rassemblant les phases de traitement exécutées par les moyens de traitement de la figure 3 - les figures 5, 6, 7A, 7B, 8, 9A et 9B des organigrammes illustrant les phases d'initialisation des moyens de traitement7 d'acquisition par les moyens de traitement de la réponse à la séquence delta complexe du système de transmission en bande de base équivalent et de calcul des polynômes de transmission; - les figures 10, llA, 11B, 1lC, llD, 12, 13, 14, 15 et 16 des organigrammes illustrant le calcul de la fonction de transfert de l'égaliseur selon l'invention; - les figures 17, 18 et 19 des organigrammes illustrant la détermination de la fonction de transfert du système de transmission corrigée; ; - les figures 20 et 21 des organigrammes illustrant le calcul et la mesure de la distorsion linéaire résiduelle. Le système de transmission de données numériques représenté à la figure 1 comprend un émetteur de donnée 1 et un récepteur de donnée 2 couplés l'un à l'autre au moyen d'une ligne de transmission 3. Un modulateur 4 représenté à l'intérieur d'une ligne en pointillés assure le couplage de l'émetteur 1 à la ligne de transmission 3 en transformant les suites de signaux numériques multivalents fournis par l'émetteur en des signaux analogiques modulés angulairement. Un démodulateur 5 représenté également à l'intérieur d'une ligne en pointillés assure la restitution des signaux numériques transmis à partir des signaux analogiques modulés angulairement fournis par la ligne de transmission 3.Le modulateur 4 comprend de façon connue des filtres de mise en forme 6 et 7, des circuits modulateurs 8 et 9 pour moduler respectivement les signaux fournis par les filtres 6 et 7 par deux signaux sinusosdaux de fréquence fixe F en p quadrature l'un par rapport à l'autre, un circuit additionneur 10 pour additionner les signaux obtenus en sortie des circuits modulateurs 8 et 9 et un filtre Il couplé entre la sortie du circuit additionneur 10 et une entrée de la ligne de transmission 3 pour éliminer les composantes spectrales hors bande du signal appliqué à l'entrée de la ligne de transmission 3. Le démodulateur 5 comprend de façon connue un filtre 12 couplé à la sortie de la ligne de transmission 3 pour éliminer les composantes spectrales hors bande du signal reçu, des filtres numériques de mise en phase et en quadrature 13 et 14 du signal obtenu à la sortie du filtre 12, un circuit de démodulation 15 couplé aux sorties des filtres 13 et 14 et un circuit égaliseur 16 pour corriger les données complexes démodulées par le circuit démodulateur 15 et les appliquer sur les entrées du récepteur 2. Le système de transmission qui vient d'être décrit permet d'effectuer la transmission des données ou des symboles complexes multivalents par un procédé de modulation angulaire à plusieurs états d'amplitude et de phase. Selon ce procédé, les messages à transmettre appliqués par l'émetteur 1 sur les entrées du modulateur 4 sont constitués par des suites numériques d'échantillons complexes a(k) multivalents ayant une partie réelle a1(k) et une partie imaginaire a2(k) représentables par l'équation: a(k) = a(k) + i a2(k) (1) où i désigne le nombre complexe défini par la relation i = -1 La phase tp(k) du signal transmis s'exprime en fonction de: al(k) et a2(k) de la formule précédente par la relation a2(k) =arctg a1(k) En faisant intervenir la fréquence F M de modulation des signaux multivalents transmis, la suite xt des messages engendrés a' la fréquence de modulation FM a pour expression: où 6(t) est la distribution de Dirac. Les filtres numériques 6 et 7 substituent aux signaux complexes multivalents définis par les équations (1) et (2) des suites d'échantillons yl(mT) et y2(mT) définis par les relations où h (mT - kMT) représente les coefficients de la réponse échantillonnée du filtre à une séquence delta, T désigne la fréquence d'échantillonnage et MT désigne la période de modulation. Les circuits modulateurs 8 et 9 fournissent un signal z(tl-dont la partie réelle a pour équation Dans l'expression (5) h(t) désigne la réponse temporelle du dispositif de filtrage formé des filtres de mise en forme 6 et 7, Fp désigne la fréquence des signaux de modulation en quadrature l'un par rapport à l'autre appliqués sur les entrées des circuits de modulation 8 et 9 et le signe i désigne l'opérateur de convolution. Après transmission sur la ligne de transmission 3 le signal appliqué à l'entrée des filtres de mise en forme 13 et 14 du démodulateur a pour expression y(t) = z(t) i c(t) (7) où c(t) désigne la réponse impulsionnelle du sous-ensemble- constitué par le filtre 11, la ligne de transmission 3 et le filtre 12. Les filtres de mise en phase et en quadrature 13 et 14 et le circuit de démodulation 15 appliquent à l'entrée du circuit égaliseur 16 des suites de signaux numeriques complexes u(mT) d'équation u(mT) = ul(mT) + j u2(mT) (8) avec et g(mT-kMT) désignant dans ces expressions les coefficients de la réponse impulsionnelle du système en bande de base équivalent. Après échantillonnage de la séquence u(mT) à la fréquence de modulation, les symboles sont corrigés par le circuit égaliseur 6 et les données complexes transmises sont reconstituées sous la forme de nombres complexes b(k) vérifiant la relation b(k) = bl(k) + j b2(k) (11) Dans les systèmes du type de celui qui vient d'être décrit à la figure 1 la convergence rapide du circuit égaliseur 6 est obtenue en adaptant sa fonction de transfert H(z) pour la rendre proportionnelle à l'inverse de la fonction de transfert L(z) du canal de transmission suivant une relation exprimée à l'aide de la transformée en z de la forme H(z) = X (12) L(fl équivalente dans le domaine fréquentiel à la relation #-2#jF# H(F) = (13) L(F) pour rendre la réponse impulsionnelle de l'ensemble constitué par le canal de transmission et le circuit égaliseur égale à celle d'un circuit retard pur. Comme indiqué précédemment les méthodes de convergence utilisées donnent des résultats en des temps plus ou moins rapides en fonction des algorithmes utilisés pour calculer l'inverse de la fonction de transfert du canal, les calculs étant d'autant plus compliqués que le polynôme représentant la transformée en z de la fonction de transfert L(z) de la ligne présente des racines extérieures au cercle de convergence car dans ce cas la série formée des termes du polynômes quotient X n'est pas convergente. Pour résoudre ce problème la présente invention part de la constatation qu'il est toujours possible de calculer l'inverse approché d'un polynôme en arrêtant la division lorsqu'un ou plusieurs des coefficients du polynôme restant dépassent un seuil déterminé.En effet l'inverse de la fonction de transfert L(z) représentée par la transformée en z L(z) = l0 + l1 z-1 + l2 z-2 ... + ln z-n (14) peut toujours être mis sous la forme 1 R1(z) = Q1(z) + (15) L(z) L(z) où Q1 (z) représente le polynôme quotient obtenu et Rl(z) le polynôme restant. L'expression (15) s'écrit encore: 1 = Q1(z) L(z) + R1(z) (16) soit encore 1 - R1(z) = Qltz) L(z) (17) Lorsque lors de la division la valeur du polynôme restant Rl(z) devient notablement supérieure à l'unité, l'expression (17) se simplifie et s'écrit 1 Q1(z) = - (18) L(z) R1(z) En isolant dans l'expression (18) le polynôme quotient Q1(z) et en calculant le polynôme équivalent à sn obtient à nouveau une expression de la forme 1 -Q (z)+ R2(z) (19) R1(z)-Q2@@@@R1(z) (19) où Q2(Z) représente le nouveau polynôme quotient obtenu et R2(z) le nouveau polynôme restant. Si dans cette dernière division le polynôme R1(z) n'a plus de racines à l'extérieur du cercle de convergence la série représentée par le polynôme quotient Q2(Z) converge et il n'existe pas dans le polynôme restant R2(z) de termes supérieurs au seuil de référence prédéterminé. Dans ces conditions l'expression L(z) peut être considérée comme étant L(z) à peu près égale au produit des deux quotients partiels obtenus soit 1 #Q1(z) # Q2(z) (20) L(z) Par contre si le polynôme restant Rl(z) présente des racines à l'extérieur du cercle de convergence la série représentée par le polynôme Q2(Z) diverge et dans ces conditions un nouveau calcul doit être effectué pour calculer l'inverse du polynôme restant R2(z) pour obtenir un nouveau polynôme quotient Q3(Z) et un nouveau polynôme restant R3(z) vérifiant la relation 1 R3(z) = Q3(z) + (21) R2(z) R2(z) Si la série représentant le polynôme quotient Q3(z) converge alors L(z) prend la forme L(z) î(z). Q2(z).Q3(z) (22) Par contre, si la série représentant le polynôme quotient Q3(z) diverge un nouveau calcul doit être effectué comme précédemment pour calculer l'inverse du polynôme restant R3(z). Ainsi, de proche en proche, il est possible d'effectuer des calculs sur les inverses des polynômes restants de chaque division successive calculée tant que la série représentant le dernier polynôme quotient obtenu n'est pas convergente et d'arrêter par contre ce calcul lorsque la convergence de la série est obtenue.A la fin du calcul la valeur de l'inyerse de la fonction de transfert L(z) est, en application des relations précédentes, à peu près égale au produit des n polynômes quotients obtenus par les n divisions successives effectuées jusqu'à l'obtention de la convergence du nième polynôme quotient, suivant la relation 1 #Q1(z) # Q2(z) # Q3(z) ...Qn(z) (23) L(z) Suivant l'invention, la convergence instantanée du circuit égali- seur est obtenue par la synthèse directe de la fonction de transfert du circuit de ltégaliseur en fonction de la réponse e(t) de l'élément de liaison du système à une séquence delta.En effet, la réponse e(t) à une séquence delta de l'élément de liaison défini précédemment permet de déterminer la fonction de transfert de cet élément de liaison ce qui permet connaissant la fonction de transfert idéale du canal corrigé que l'on cherche à obtenir de déterminer par un calcul la fonction de transfert du circuit égaliseur. Ce calcul s'effectue de la manière suivante.La réponse e(t) à une séquence delta de l'élément de liaison est formée par une suite d'échantillons complexes multivalents définis par les relations e(t) = el(t) + i e2(t) (24) avec et la fonction de transfert du système de transmission en bande de base équivalent exprimée à l'aide des transformées en z a pour expression L(zM) = L15zM) + I L2(zM) (27) avec De même la réponse impulsionnelle de l'égaliseur à une séquence delta est constituee par une suite d'échantillons complexes multivalents définis par les relations h(t) = hl(t) + i h2(t) (3D) et la fonction de transfert de ltégaliseur exprimée à l'aide des transformées en z a pour expression H(zM) = Hl(zM) + i H2(zM) (33) avec et La réponse à la séquence delta réelle du système de transmission complexe en bande de base équivalente est définie par les relations g(t) = gl(t) + i g2(t) (36) avec gl(t) = hl(t) x el(t) - h2(t) i e2(t) (37) et g2(t) = e1(t) # h2(t) + e2(t) # h1(t) (38) le signe i désignant dans ces expressions l'opération de convolution. En passant aux transformées en z correspondantes, la fonction de transfert du système complexe en bande de base équivalente a pour expression G(zM) = G1(zM) + i G2(zM) (39) avec G1(zM) = L1(zM).H1(zM) - L2(zM).H2(zM) (40) et G2(zM) = L1(zM).H2(zM) + L2(zM).H1(zM) (41) Lorsque la réponse du canal corrigé est idéale les signaux transmis ne subissent qu'une atténuation sans être déphasés les uns par rapport aux autres, dans ce cas, la fonction de transfert du système complexe est déterminée par les relations G1(zM) = z-#M (42) G2(zM) = 0 (43) Par contre, lorsque le système est soumis à une séquence delta complexe la réponse du système de transmission constitué par la liaison située entre rentrée du modulateur et la sortie du démodulateur est définie par les relations et la transformée en z de cette relation a pour expression L(ZM) = L1(zM) + i L2(z M) ( 5) La réponse à la séquence delta complexe du système de trans mission complet en bande de base équivalente est définie dans ces conditions par les relations {[e1(t) - e2(t)] + i [e1(t) + e2(t)]} # [h1(t) + i h2(t)] = #(t-#MT) + i #(t-#MT) (48) soit encore [e1(t) - e2(t)] # h1(t) - [e1(t) + e2(t)] # h2(t) = #(t-#MT) (49) [e1(t) - e2(t)] # h2(t) + [e1(t) + e2(t)] # h1(t) = #(t-#MT) (50) La transformée en z des relations precédentes s'exprime alors par les relations suivantes: L1(zM) . H1(zM) - L2(zM) . H2(zM) = z-#M (51) L1(zM) . H2(zM) + L2(zM) . H1(zM) = z-#M (52) Le calcul de la fonction de transfert de l'égaliseur est obtenu à l'ai de des expressions précédentes en extrayant de celles-ci les parties réelles et imaginaires H1(zM) et H2(zM) de la fonction de transfert globale H(zM).A cette étape, le calcul peut être effectué de deux façons différentes suivant que la source de données engendre une séquence delta réelle 6(t) ou une séquence delta à complexe #(t) + j 6(t). Dans le premier cas la fonction de transfert du canal corrigé en bande de base équivalente s'exprime à l'aide des relations (40), (41), (42) et (43), un calcul simple montre que dans ce cas la fonction de transfert de l'égaliseur a une partie réelle vérifiant l'équation et la partie imaginaire vérifiant l'équation Dans le deuxième cas lorsque la source des données engendre une séquence delta complexe la fonction de transfert du canal corrigé en bande de base équivalente vérifie les équations (51) et (52). Un calcul simple montre alors que dans ces conditions la fonction de transfert de l'égaliseur a une partie réelle H1(zM) vérifiant l'équation et une partie imaginaire H2(zM) vérifiant la relation Dans l'un et l'autre cas, la convergence instantanée de l'égaliseur est réalisée lorsque les calculs des parties réelle et imaginaire Hl(zM) et H@(zM) sont @btenues soit à parti@ des relations de L.(zM) et L@(zM @@@@@ sont obtenues soit à partir des relations de Ll(zM) et @ définies par les relations (28) et (29) ou de Ll(zM) et L2(zM) définies par les relations (46) et (47). Une représentation globale de la fonction de transfert du système obtenue en réponse à une séquence delta complexe est représentée schématiquement à la figure 2 par deux quadripôles 17 et 18. Le quadripôle 17 formé par les transmittances 19 à 22 et les circuits additionneurs 23 et 24 figurent les liaisons entre Pentrée du modulateur 4 et la sortie du démodulateur 5. Le quadripôle 18 formé par les transmittances 25, 26, 27 et 28 et les circuits additionneurs 29 et 30 figurent le schéma équivalent du circuit égaliseur 16. Sur la figure 2, les transmittances 19 et 22 d'une part, et 29 et 21 d'autre part, ont respectivement pour valeurs celles des parties réelle et imaginaire L1(zM) et L2(zM) de la fonction de transfert de la liaison comprise entre l'entrée du modulateur et la sortie du démodulateur - de la figure 1. Les transmittances 25, 28 d'une part, et 26 et 27 d'autre part, du quadripôle 18 ont respectivement pour valeurs celles des parties réelles et imaginaire H1(zM) et H2(zM) de la fonction de transfert H(zM) du circuit égaliseur 16 défini précédemment. Le calcul des coefficients de la fonction de transfert H(zM) de l'égaliseur complexe 16 est effectué après avoir au préalable conditionné le récepteur 2 pour le préparer à recevoir une séquence delta complexe. Durant une première séquence, dont la durée n'excède pas, par exemple, un nombre déterminé de quelques périodes du signal de modulation, l'émetteur 1 applique à l'entrée du modulateur le signal porteur de l'onde porteuse de référence pour asservir l'onde porteuse locale du récepteur en phase et en fréquence sur la fréquence du signal porteur reçu. Durant cette même séquence le contrôle automatique du gain de chaine du démodulateur 4 est réalisé. Durant une deuxième séquence, l'émetteur 1 émet des symboles alternés pendant un nombre déterminé de périodes du signal de modulation pour positionner le dispositif de récupération de rythme, non représenté, du démodulateur dans un son état de fonctionnement nominal.Durant une troisième séquence, l'émetteur 1 émet un silence durant un nombre également déterminé de périodes de modulation et le signal obtenu en sortie du modulateur local devient nul alors que l'échantillonnage des filtres numériques du démodulateur s'effectue au rythme imposé par le dispositif de récupération de rythme non représenté du démodulateur dont l'inertie est suffisante pour conserver le rythme pendant une durée d'environ trente périodes de modulation. L'émission de la séquence delta complexe constituée des signaux 6(t) (t) a lieu au cours d'une quatrième séquence et les échantillons u1 (t) et u2(t) de la partie réelle et de la partie imaginaire de la réponse du système à la séquence delta complexe en bandes de base sont mémorisés.La représentation des signaux ul(t) et u2(t) définie par les relations e1(t) - e2(t) = ul(t) (57) e 1(t) + e2(t) = u2(t) (58) Des échantillons u1(t) et u2(tJ de la formule précédente sont constitués par une suite numérique de signaux définie par les relations Durant la quatrième séquence le calcul des coefficients des parties réelle H1(zM) et imaginaire H2(ZM) de la fonction de transfert de l'égaliseur complexe 16 est effectué à partir des suites des échantillons ul(k) et u2(k) mémorisés, en appliquant sur ces suites d'échantillons les relations Lorsque le calcul effectué à la quatrième séquence est terminé, un calcul de la distorsion linéaire résiduelle est effectué durant une cinquième séquence après avoir effectué au préalable le calcul de la fonction de transfert du canal corrigé en bande de base équivalente à partir des relations La détermination de la distorsion linéaire résiduelle est obtenue en soustrayant de l'unité les sommes des valeurs absolues des échantillons g1(n) et |g2(n)| obtenues des relations (65) et (66) et la détermination de la distorsion quadratique résiduelle est obtenue en soustrayant de l'unité les sommes des carrés des valeurs des échantillons gl(n) et g2(n) obtenus des relations (65) et (66). Durant une sixième séquence, une séquence delta complexe est transmise pour mesurer la distorsion résiduelle du canal corrigé afin de contrôler la qualité de la liaison complexe. Les échantillons de la partie réelle et de la partie imaginaire de la réponse à la séquence delta complexe du canal corrigé en bande de base équivalente sont alors mémorisées, puis la distorsion linéaire résiduelle et la distorsion quadratique résiduelle sont mesurées suivant un processus analogue à celui déjà utilisé lors due la cinquième séquence. Enfin, quelques périodes de modulation après la réception de la réponse à la séquence delta complexe la transmission des signaux utiles est effectuée par l'émetteur I et l'asservissement des coefficients de régaliseur 16 se réalise en considérant les symboles estimés b1(n) et b2(n) selon les procédés classiques généralement utilisés pour effectuer cette estimation d'après les relations Les calculs précédents sont effectués à l'aide d'un processeur numérique microprogrammé dont un exemple de réalisation est représenté à la figure 3.Le processeur numérique représenté à la figure 3 comprend une mémoire vive 31 organisée en P pages de R registres, un dispositif 32 d'adressage de la mémoire vive représenté à l'intérieur d'une ligne en pointillés comprenant quatre registres pointeurs référencés respectivement de 321 à 324, un circuit de calcul d'adresse 33 pour calculer adresse des emplacements de la mémoire vive 31 à partir des adresses fournles par les registres pointeurs du dispositif d'adressage 32, un circuit multiplieur 34 composé de deux registres 35 et 36 et d'un circuit multiplieur 37 dont une entrée d'opérande est reliée à la sortie du registre 35 et dont l'autre entrée d'opérande est reliée à la sortie du registre 36, un registre de travail 38 servant de registre temporaire pour la sauvegarde de résultats, une mémoire morte 39 programmée pour obtenir l'inverse du nombre binaire présent sur ces entrées d'adressage, un organe de commande 40 microprogrammé pour exécuter les calculs d'égalisation de l'égaliseur, une pile de registres 41 formée de quatre registres R1 R2 s R3 et R4 référencés respectivement de 42 à 45 pour la sauvegarde temporaire des résultats, un registre d'entrée-sortie 46, des circuits additionneurs 47 et 48 couplés sur leurs sorties respectivement à des registres accumulateurs 49 et 50 pour accumuler les résultats fournis par les sorties des circuits additionneurs 47 et 48, un décodeur 51 pour décoder l'état des données contenues dans les registres accumulateurs 49 et 50, un bus bidirectionnel 52 pour le transfert des données entre, les sorties des registres accumulateurs 49 et 50, le registre d'entrée-sortie 46, le circuit multiplieur 34 et la mémoire vive 31, et un second bus unidirectionnel 53 de données reliant la sortie du circuit multiplieur 34 aux entrées des circuits additionneurs 47 et 48. L'ensemble des phases de traitement exécutées par le processeur de la figure 3 est décrit ci-après à l'aide de l'organigramme de la figure 4 qui regroupe l'ensemble des phases du traitement effectué par le processeur de la figure 3. L'ensemble du traitement est exécuté sous la commande de l'organe de commande 40 en 22 phases successives représentées sur la figure 4 à l'intérieur de rectangles numérotés de 54 à 75.Les phases 0 à 4 indiquées dans les rectangles 54 à 58 à l'intérieur de la parenthèse I effectuent l'initialisation du processeur de la figure 3, l'acquisition de la réponse à la séquence delta complexe du système de transmission en bande de base équivalente, et le calcul du polynôme Les phases 5 à 14 inclue, représentées par les rectangles 59 à 68 à l'intérieur de la parenthèse ll réalisent le calcul de la fonction de transfert de l'égaliseur représentée par la relation H(zM) = H1(zM) + j H2(zM) (70) Les phases 15 à 18 représentées par les rectangles 69 à 72 à l'intérieur de la parenthèse Ili effectuent la détermination de la fonction de transfert du système de transmission corrigé G1(zM), G2(zM). Enfin, les phases 19 à 21 représentées par les rectangles 73 à 75 à l'intérieur de la parenthèse IV permettent le calcul et la mesure de la distorsion linéaire résiduelle. La phase 0 réalise l'initialisation de toutes les pages de la mémoire vive 31 du processeur. Cette initialisation est exécutée par le processeur de la-figure 3 suivant l'organigramme représenté à la figure 5. Durant la période d'initialisation les contenus des registres de l'ensemble des pages de la mémoire vive 31 sont remis à zéro. Cette remise à zéro s'effectue par un balayage systématique de toutes les adresses de la mémoire vive 31, en chargeant initialement le compteur de pages de la mémoire vive CA1 321 à la valeur -1 (étape 76) puis en incrémentant d'une unité à l'étape 77 le compteur de page CA1 321 après chaque remise à zéro de Itensemble des registres contenus dans une page. La remise à zéro des registres d'une page a lieu en initialisant dans un premier temps à l'étape 78 le compteur d'adresses CA2 à la valeur zéro et en incrémentant à l'étape 79 le contenu du compteur d'adresse CA2 de une unité à chaque remise à zéro d'un registre dans une page.La remise à zéro d'un registre de numéro j dans une page mémoire n" k est figurée à l'étape 80 et tant qu'à l'étape 81 le numéro j du registre de la page en cours d'initialisation qui est contenue dans le compteur d'adresses CA2 n'a pas atteint le numéro de registre maximal J le programme de la figure 5 reprend l'exécution des étapes 79 et 80 et 81 pour remettre à zéro le registre suivant dans la page. Lorsque le test effectué à l'étape 81 révèle que l'ensemble des registres d'une page est remis à zéro le programme de la figure 5 passe à l'étape 83 puis retourne par l'intermédiaire de l'étape 84 à l'exécution des étapes 79 à 82 tant que le test effectué à étape 83 ne révèle pas que le contenu du compteur de pages CA1 est supérieur à la capacité maximale en nombre de pages de la mémoire vive 31.Si à l'étape 83 le test effectué révèle que l'ensemble des pages de la mémoire vive 31 a été remis à zéro le déroulement du programme de la figure 5 s'arrête et le processeur de la figure 3 entame l'exécution de la boucle de programme représentée par l'organigramme de la figure 6 qui représente la phase 1 de traitement du système consistant à transférer dans les pages nO 1 et 2 de la mémoire vive 31 les suites réelle et imaginaire de la réponse à la séquence delta complexe du système de transmission en bande de base équivalente. Le programme représenté à la figure 6 exécute le transfert dans les pages numéro 1 et numéro 2 de la mémoire vive 31- des suites réelle ful I et imaginaire fu2(j) l obtenues de la réponse à la séquence delta complexe du système de transmission en bande de base équivalente. Durant d'exécution de ce programme chaque échantillon de numéro d'ordre j est inscrit dans un registre d'adresse j des pages 1 et 2 de la mémoire vive 31, la page 1 mémorisant les suites réelles d'échantillons et la page 2 les suites imaginaires d'échantillons. Le programme commence à l'étape 85 par la remise à zéro du compteur d'adresses des registres CA2 et la mise à 1 du contenu du compteur d'adresses de pages CA1 pour la mémorisation, dans le registre d'adresses zéro de la page 1, du premier échantillon u1(0) obtenu de la réponse à la séquence delta complexe du système de transmission.En fin de l'étape 88 le programme initialise à l'étape 89 le contenu du compteur d'adresse de page CA1 à la valeur 2 pour mémoriser à l'étape 90 la partie imaginaire du premier échantillon obtenu de la réponse à la séquence delta complexe du système de transmission. En fin d'exécution de l'étape 90 le programme retourne par l'intermédiaire des etapes 91A et 91B à l'exécution des étapes 86 et 90 pour mémoriser dans les deuxièmes registres des pages 1 et 2 l'échantillon suivant obtenu de la réponse à la séquence delta complexe du système de transmission. La mémorisation des échantillons s'effectue ainsi tant qu'à l'étape 91A ie contenu du registre d'adresse CA2 n'a pas atteint une valeur d'adresse maximale J. Lorsqu'à l'étape 91A le contenu du compteur d'adresse CA2 est égal à l'adresse maximale J, le programme arrête l'exécution de la boucle de programme représentée à la figure 6 et passe à l'exécution de la phase 2 de traitement représentée par les organigrammes des figures 7A et 7B, dans le but de calculer les polynômes des relations (61) et (62). Ce calcul s'effectue en utilisant les pages 0, 1 et 3 de la mémoire 31, le résultat de calcul étant mémorisé dans les registres de la page 3. Le calcul commence à l'étape 92 par l'initialisation du compteur adresse CA2 en plaçant le contenu du compteur d'adresses CA2 à la valeur 0 et à l'étape 94 par la remise à zéro des registres accumulateurs 49 et 50. A l'étape 93 le contenu du registre d'adresse CA2 est incrémenté d'une unité pour permettre à l'étape 95 le transfert du contenu de registre correspondant lu dans la page 1 de la mémoire dans le registre I de la page 0.A l'étape 96 le contenu du compteur d'adresse des registres CA3 est incrémenté d'une unité pour accumuler dans les registres accumulateurs 49 et 50 les produits u1(r) . ul(j-r) des échantillons trouvés dans la page 1 et dans la page 0 à l'adresse r indiquée par le compteur d'adresse CA3, cette accumulation s'effectuant à chaque incrémentation d'une unité du compteur d'adresses CA3 tant que le contenu du compteur d'adresses CA3 n'atteint pas la capacité d'adressage maximale des pages 1 et 0. Si à l'étape 100 le contenu du compteur d'adresse CA3 a atteint la capacité maximale d'adressage, les contenus des registres accumulateurs 49 et 50 défini par les relations sont transférés dans le registre d'adresse j indiquée par le compteur d'adresse CA2 de la page 3.Le programme continue par l'exécution de l'étape 102 représentée à la figure 7B consistant à initialiser le contenu du compteur d'adresse CA3 et le contenu du compteur d'adresse CA1 respectivement avec la valeur R d'adressage maximale du compteur d'adresse CA3 en remplaçant le contenu du compteur d'adresse CA1 par la valeur 0J Le contenu du compteur d'adresse CA3 est décrémenté d'une unité à l'étape 103 pour transférer à étape 104 le contenu du registre d'adresse r de la page 0 dans le registre suivant d'adresse r+l de la page 0 de manière à effectuer une translation des échantillons u1(k) à l'intérieur de la page 0 de la mémoire 31.Lorsqu'à l'étape 105 le contenu du compteur d'adresse CA3 devient inférieur ou égal à l'unité, le programme retourne à exécution des étapes 93 et suivantes tant que le contenu du compteur d'adresse CA2 n'a pas atteint la valeur d'adressage maximale J. Dans le cas contraire, exécution de la phase 2 de traitement est terminée et le processeur commence l'exécution de la phase 3 consistant à remettre à zéro la page 0 de la mémoire vive 31 selon un procédé à peu près identique au procédé déjà utilisé lors de l'initialisation du processeur durant la phase 0 et dont les étapes de traitement sont représentées à la figure 8. Sur l'organigramme de la figure 8 les compteurs d'adresses CA1 et CA2 sont remis à zéro à l'étape 109 puis les contenus-des registres de la page 0 sont successivement remis à zéro à l'étape 111 à chaque incrémentation du compteur d'adresses CA2 à l'étape 110. Lorsque le compteur d'adresse CA2 a atteint sa capacité d'adressage maximale à l'étape 112, la remise à zéro des registres de la page 0 est terminée et le programme entame à l'étape 113 l'exécution de la phase 4 du traitement dont le déroulement est maintenant décrit à l'aide des organigrammes représentés aux figures 9A et 9B. L'organigramme de la figure 9A illustre les étapes de traitement nécessaire au calcul de valeurs numériques volt3) + v2(j) associées à la transformée en z des dénominateurs des relations (61) et (62). Ce calcul commence à l'étape 114 par l'initialisation du contenu du compteur d'adresse CA2 à la valeur 0 pour effectuer à l'étape 117 le transfert du contenu de chaque registre de la page 2 de la mémoire 31 dans le registre 1 de la page 0 à chaque incrémentation à l'étape 115 du compteur adresse CA2. A l'étape 116 le contenu du registre accumulateur 50 est remis à zéro et à l'étape 118 le contenu du registre d'adresse CA3 est remis à zéro.Une boucle de programme comprenant les étapes 119 et 121 permet à chaque incrémentation du contenu du compteur d'adresse CA3 d'effectuer à rétape 119 l'accumulation, des produits des échantillons trouvés respectivement à adresse r indiquée par le compteur d'adresse CA3 dans les pages 2 et 0, à l'intérieur du registre accumulateur 50, cette accumulation étant effectuée à l'étape 120 et se poursuivant à l'étape 121 tant que le contenu du registre d'adresse CA3 n'a pas atteint la capacité d'adressage maximale R des pages 2 et 0 de la mémoire 31. Lorsque la valeur d'adressage maximale des pages 0 et 2 est obtenue le programme continue par les étapes 122 et 123 qui consistent à ajouter au contenu du registre accumulateur 50 le contenu du registre d'adresse j de la page 3 précédemment rempli au moment due l'exécution de l'étape 101 de l'organigramme de la figure 7A.Le résultat de l'addition effectuée à l'étape 123 est retransféré dans le registre d'adresse j de la page 3 puis le programme continue par les étapes de l'organigramme de la figure 9B constituée des étapes 124 à 130 consistant à opérer une translation dans la page 0 de la mémoire vive 28 des valeurs numériques de la séquence des échantillons u2(k), cette translation étant effectuée de manière similaire à celle représentée par l'organigramme de la figure 7B aux étapes 102 à 108 pour effectuer la translation de la séquence des échantillons ul(k) dans la page 0 de la mémoire vive 31.Lorsqu'aux étapes 129 et 130 cette translation est terminée le programme passe à l'exécution de la phase 5 figurée par l'organigramme représenté à la figure 10 qui consiste à initialiser le contenu du premier registre de la page 4 de la mémoire vive 31 pour permettre l'exécution du calcul du polynôme quotient résultant défini par la relation QR(zM) = Q0(zM).Q1(zM) x Q2(zM) x ... x Qn(zM) (73) Cette initialisation est effectuée en chargeant à l'étape 131 le compteur d'adresses CA1 par l'adresse 4 et en exécutant les étapes 132 et 133 pour écrire dans le premier registre de la page 4 le nombre 1 correspondant au nombre Q0(zM) = 1 (74). ième M Durant la phase 6 le calcul d'un nièce polynôme quotient Qn(zM) est effectué suivant les organigrammes représentés aux figures 11A à llD. Qn(zM) est un polynôme de la forme qui s'exprime encore, en fonction des contenus vl(j) et v2(j) des registres j de la page 3 de la mémoire 31 remplis en cours d'exécution de la phase 2, suivant la relation avec an(j) = v1 v1(j) + + v2(j) (77) Durant la phase 6 les coefficients qn(m) calculés, sont transférés dans la page 6 de la mémoire 31. Le polynôme restant de la nième division est défini par une relation de la forme qn(j+l) vérifiant également une relation de la forme Les coefficients rn(m) du polynôme restant R n (z M) sont transférés dans les registres de la page 7 de la mémoire 31.Une première comparaison de la valeur absolue des coefficients rn(m) du polynôme restant avec une constante K1 est effectuée pour définir si la division est divergente et une deuxième comparaison de la valeur absolue des coefficients rn(m) du polynôme restant avec une constante K2 est effectuée pour définir si la division est convergente. Sur l'organigramme de la figure lIA le compteur d'adresse est initialisé à l'étape 134 à la valeur r = -1 pour être ensuite incrémenté de une unité à l'étape 135. Lorsque le test effectué aux étapes 136 et 137 révèle que le contenu r du compteur d'adresse CA3 est nul le registre R1 42 du banc de registre 41 est chargé à la valeur R1 .1. A l'étape 140 le registre accumulateur S 49 et le compteur d'adresse CA2 des registres mémoires sont remis à zéro. A l'étape 141 le compteur d'adresse CA2 est incrémenté de une unité et à l'étape 142 le rapport des contenus des registres j+l et 1 de la page 3 est multiplié par le contenu du registre d'adresse j de la page 5 et le résultat obtenu est accumulé dans le registre accumulateur S 49.Tant que le compteur d'adresse CA2 n'a pas atteint la capacité d'adressage J maximale le programme retourne après l'exécution des étapes 143 et 144 à l'exécution des étapes 141 et 142. Lorsqu l'étape 144 le compteur d'adresse CA2 atteint sa capacité d'adressage maximale le programme exécute l'étape 145 qui consiste à ajouter au contenu du registre accumulateur S 49 l'inverse du contenu du premier registre de la page 3. En fin d'exécution de l'étape 145 le programme continue par l'exécution des étapes 146 à 151 figurées par l'organigramme de la figure llB.A l'étape 146 les compteurs d'adresse des registres mémoires CA2 et des pages CA1 sont chargés respectivement aux valeurs j = J et k = 5 puis à l'étape 147 le compteur CA2 est décrémenté de une unité pour transférer à l'étape 148 le contenu du registre d'adresse j dans le registre d'adresse J + 1 de la page 5, le transfert s'arrêtant aux étapes 149 et 150 lorsque le contenu du compteur d'adresse CA2 devient inférieur ou égal à l'unité. A l'étape 151 le contenu du premier registre de la page 5 est transféré dans le registre r + 1 de la page 6. En fin d'exécution de l'étape 151 le programme continue par l'exécution des étapes 152 à 161 de la figure 11C. A l'étape 152 le compteur d'adresse CA4 est initialisé à zéro pour être incrémenté de une unité à l'étape 153 en même temps qu'est remis à zéro le contenu du registre accumulateur S 49.A l'étape 155 le compteur d'adresse des registres mémoires est initialisé à la valeur - 1 pour être incrémenté de une unité à l'étape 155 A l'étape 156 le produit des contenus des registres d'indice m+l + r-j de la page 3 et j+l de la page 6 sont accumulés dans le registre accumulateur S 49 pour calculer les coefficients rn(m) du poly- nôme restant an(m+l + r-j)-qn (j+1 > de la relation (80), ce calcul s'effectuant par incrémentation successive de l'indice j jusqu'à une valeur r.A la fin du calcul matérialisé par les étapes 157 et 153 lorsque l'indice j a une valeur supérieure ou égale à la valeur r le contenu du registre accumulateur S 49 est transféré à l'étape 159 dans le registre m de la page 7. A l'étape 160 un test est effectué sur la valeur de l'indice m et tant que la valeur de l'indice m n'est pas supérieure à une valeur déterminée M le programme recommence l'exécution des étapes 153 à 160 à chaque incrémentationde m à l'étape 153. Lorsqu'à l'étape 160 la valeur de l'indice m devient supérieure ou égale à la valeur M le programme continue par l'exécution des étapes 162 à 172. A l'étape 162 les contenus du compteur d'adresse CA4 et du registre R2 sont remis à zéro, avant exécution des étapes 163 à 172 par incrémentations successives du compteur d'adresse CA4. Aux étapes 164 et 165 la valeur de polynôme restant Etn(zM) contenu dans le registre d'adresse m de la page 7 est comparé à une première valeur de seuil K1. Si le résultat de la comparaison effectuée aux étapes 164 et 165 indique que la valeur absolue de l'amplitude des coefficients du polynome restant est inférieure à la valeur de seuil K1 le programme exécute les étapes 166 à 172 pour comparer les valeurs absolues des amplitudes des coefficients mémorisés dans les registres de la page 7 à un seuil déterminé K2 et retourne en fin d'exécution de l'étape 172 à l'exécution de l'étape 135 de l'organigramme de la figure lIA tant que la valeur absolue de l'amplitude des coefficients du polynôme n'est pas trouvé à l'étape 166 inférieur au seuil déterminé K2. . Dans le cas contraire la recherche du polynôme quotient converge et le programme passe durant l'étape 172 à l'exécution de la phase 10.Si par contre le résultat de la comparaison obtenu à l'étape 165 indique que la valeur absolue de l'amplitude des coefficients du polynôme restant est supérieure à la valeur de seuil K1, ce qui indique que la recherche du polynôme quotient est divergente, le programme retourne alors à l'exécution de la phase 6 précédente après avoir executé successivement les phases 7, 8 et 9 représentées sur rorganigramme de la figure 4. Le déroulement de la phase 7 est identique à celui de la phase 3 et consiste à remettre à zéro les contenus des registres de la page 0 conformément à l'organigramme déjà décrit à la figure 8. - La phase 8 représentée par l'organigramme de la figure 12 consiste à normaliser les coefficients qm(m) du nième polynôme quotient par le coefficient associé au terme de plus haut degré du polynôme restant pour former le polynôme quotient normalisé défini par la relation et à calculer le polynôme quotient résultant défini par la relation QR(zM) = Qo(zM) . Ql(zM) . ... Qn(zM) (83) Les coefficients qr(m) du polynôme QR(zM) sont mémorisés dans la page 3 de la mémoire vive 31. A l'étape 173 le contenu du compteur d'adresse CA4 est- remis à zéro puis une boucle de programme constituée par l'enchainement des étapes 173 à 188 est exécutée à chaque incrémentation de une unité à l'étape 174 du compteur d'adresse CA4. A l'étape 175 le contenu du registre accumulateur S 49 est remis à zéro. Durant l'étape 176 le contenu de chaque registre d'adresse m de la page 6 est divisé par le contenu du premier registre de la page 7, le résultat représentant la valeur d'un qn(m) coefficient normalisé est transféré dans le premier registre de la rn(1) page 0.A l'étape 177 le contenu du compteur d'adresse CA2 est remis à zéro puis une boucle de programme est exécutée durant les étapes 178, 179, 180 et 181 à chaque incrémentation de une unité du compteur d'adresse CA2 pour calculer les coefficients qr(m) du polynôme quotient QR(zM), ce calcul étant effectué à l'étape 179 par accumulation successive des produits des contenus des registres d'adresse j des pages 0 et 4. Le calcul effectué durant les étapes 178 à 181 s'arrête lorsque le compteur CA2 a atteint sa capacité maximale. A l'étape 182 le contenu du registre accumulateur S 49 est transféré dans le registre d'adresse m de la page 3 puis une boucle de programme est exécutée durant les étapes 183 et 186 pour transférer les variables à l'intérieur de la page 0. En fin d'exécution de l'étape 186 le programme retourne à l'exécution de l'étape 174 tant que le compteur d'adresse CA4 n'a pas atteint sa capacité d'adressage maximale M. Lorsqu'à l'étape 187 le compteur d'adresse CA4 a atteint sa capacité d'adressage maximale le programme passe à l'exécu- tion de la phase 9.La phase 9 représentée par l'organigramme de la figure 13 consiste à transférer dans les registres de la page 4 le polynôme quotient résultant Q QR(zM) et à transférer en page 3 le polynôme restant normalisé Rn(zM). Cette phase de traitement débute à l'étape 189 par la remise à zéro du contenu du compteur d'adresse CA2 et se poursuit par l'exécution d'une boucle de programme constituée des étapes 190 à 194 à chaque incrémentation à l'étape 190 du compteur d'adresse CA2. A l'étape 191 les registres des pages 5 et 6 sont remis à zéro et à l'étape 192 les contenus des registres de la page 3 sont transférés dans les registres correspondant de la page 4 et à l'étape 193 le polynôme restant normalisé obtenu par les divisions successives des contenus des registres de la page 3 par le contenu du premier registre de la page 1 sont transférés dans les registres correspondant de la page 3. L'exécution des boucles de programmes formées des étapes 190 à 194 s'arrête à l'étape 195 lorsque le compteur d'adresse CA2 atteint sa capacité d'adressage maximale J. En fin d'exécution de l'étape 195 le programme passe à l'exécution de la phase 11.La phase 11 dont les étapes sont représentées sur l'organi- gramme de la figure 14 consiste à transférer dans les registres de la page 3 le dernier polynôme résultant défini par la relation Q@(zM) @ Q@(zM) @ Q@(zM) @ Q@ (zM) @ Q@(zM) QR(Z ) = Q1(z ) @Q2@@ @@ @@@ Qn-1@@@ Qn@@@ @@@@ Cette phase de traitement débute à l'étape 196 par la remise à zéro du contenu du compteur d'adresse CA4 et se poursuit par l'exécution d'une boucle de programme constituée des étapes 197 à 210 à chaque incrémentation du compteur d'adresse CA4. A l'étape 198 le contenu du registre accumulateur S 49 est remis à zéro et à chaque passage dans la boucle de programme, la valeur du quotient normalisé qm) contenu dans le registre m de la page 6 est transféré dans le premier registre de la page 0.A l'étape 199 le contenu du compteur d'adresse CA2 est remis à zéro et une boucle de programme constituée des étapes 200 à 203 est ensuite exécutée à chaque incrémentation à l'étape 200 du compteur d'adresse CA2 pour accumuler dans l'accumulateur S 49 à l'étape 201 les produits des contenus des registres d'adresse J de la page 4 et de la page 0 afin de calculer les coefficients qR(m) du polynôme quotient PR(zMb En fin d'exécution de l'étape 203, lorsque le compteur d'adresse CA2 atteint sa capacité d'adressage maximale 3, le contenu du registre accumulateur S 49 contenant le coefficient qR(m) est transféré dans le registre m de la page 3 puis un transfert des variables qR(m), successivement rangées dans le premier registre de la page 0 à chaque exécution d'une boucle de programme, a lieu successivement dans les registres suivants de la page 0 par exécution d'une boucle de programme formée des étapes 205 à 208. Aux étapes 209 et 210 lorsque le compteur d'adresse CA4 a atteint sa capacité d'adressage M maximale le programme passe à l'exécution de la phase 12 pour remettre les contenus des registres de la page 0 à zéro et permettre Pexécution de la phase 13 représentée par l'organigramme de la figure 15. L'exécution de la phase 12 est identique à celle de ia phase 3 représentée par rorganigramme de la figure 8. La phase 13 débute à l'étape 211 par la remise à zéro du compteur d'adresse CA4 et se poursuit par l'exécution d'une boucle de programme constituée des étapes 212 à 225 à chaque incrémentation à l'étape 212 du compteur d'adresse CA4. A l'étape 213 le contenu du registre accumulateur S 49 est remis à zéro et les contenus des registres m des pages 1 et 2 contenant les échantillons ul(m) et u2(m) sont ajoutés par le circuit additionneur 47, le résultat de l'addition ul(m) + u2(m) est transféré dans le premier registre de la page 0. A l'étape 214 le contenu du compteur d'adresse CA2 est remis à zéro pour calculer ensuite, à chaque incrémentation du compteur d'adresse CA2 à l'étape 215, un coefficient de la fonction de transfert du circuit égaliseur 16 telle que défini par la relation (61), en effectuant à l'étape 216 l'accumulation dans le registre S 49 des produits des contenus des registres J des pages O et 3. Lorsqu1aux étapes 217 et 218 le compteur d'adresse CA2 a atteint sa capacité d'adressage maximale J le contenu du registre accumulateur S 49 est transféré dans le registre m de la page 5 par exécution de l'étape 219.Une boucle de programme constituée des étapes 22Q à 225 est alors exécutée pour transférer successivement dans les registres de la page 0 les variables introduites dans le premier registre de la page O à l'étape 213. Lorsqu'à l'étape 224 le compteur d'adressage CA4 a atteint sa capacité d'adressage maximale le programme passe à l'exécution de la phase 14 représentée par l'organigramme de la figure 16 consistant à calculer les coefficients h2(m) = : qR(m) (u1(j-m) - u2(j-m) > (87) du polynôme de la fonction de transfert du circuit égaliseur 16 telle que définie par la relation (62). Cette phase du programme s'effectue de façon équivalente à celle déjà décrite par l'organigramme de la figure 16. A l'étape 226 le contenu du compteur d'adresse CA2 est remis à zéro puis est incrémenté à l'étape 227 pour calculer un coefficient h2(m) dela fonction de transfert du circuit égaliseur 16 en effectuant aux étapes 229 à 233 l'accumulation dans le registre S 49 des produits des contenus des registres j des pages 0 et 3. Lorsqu'aux étapes 232 et 233 le compteur d'adresse CA2 a atteint sa capacité d'adressage maximale J le contenu du registre S 49 est transféré à l'étape 234 dans le registre m de la page 6.Une boucle de programme formée des étapes 235 à 240 transfere successivement dans les registres de la page 0 les variables introduites durant l'étape 228 dans le premier registre de la page 0. Lorsqu'à l'étape 239 le compteur d'adresse CA4 a atteint sa capacité d'adressage M maximale le programme passe à l'exécution de la phase 15 représentée par l'organigramme de la figure 17 qui consiste en une remise à zéro, effectuée par les étapes de programme 241 à 245, des registres des pages 0 et 7.Lorsque le compteur d'adresse CA2 des registres des pages 0 et 7 a atteint sa capacité d'adressage maximale J le programme passe à l'exécution de la phase 16 représentée par l'organigramme de la figure 18 qui consiste à calculer les coefficients du polynôme G1(zM). A l'étape 246 le contenu du compteur d'adresse CA4 est remis à zéro puis est incrémenté à l'étape 247 pour effectuer à chaque tour dans une boucle de programme constituée des étapes 248 à 253 le calcul d'un coefficient gl(m) du polynôme G1(ZM).Ce calcul est effectué en remettant à zéro à l'étape 248 les contenus des registres accumulateurs S 49 et T 50 et en transférant les échantillons ul(m) et u2(m) respectivement contenus dans les registres m des pages 1 et 2 dans les registres 0 et 7 de la page 1, puis en incrémentant successivement de une unité à l'étape 250 l'adresse contenue dans le compteur d'adresse CA2 pour accumuler durant l'étape 251 à chaque incrémentation dans les registres accumulateurs S 49 et T 50 les produits des contenus des registres d'adresse j des pages 5 et 0 d'une part, et des pages 6 et 7 d'autre part, respectivement dans les registres accumulateurs S49 et T 50. Lorsqu'à l'étape 252 le compteur d'adresse CA2 atteint sa capacité d'adressage maximale J le contenu du registre accumulateur T 50 est retranché du contenu de l'accumulateur S 49, et le résultat est transféré durant l'étape 254 dans un registre m de la page 3. Une boucle de programme constituée des étapes 256 à 260 transfère successivement dans les registres des pages 0 et 7 les variables. ul(m) et u2(m) introduites durant l'étape 248 dans les premiers registres des pages 0 et 7. Lorsqu'à l'étape Z59 le compteur d'adresse CA4 atteint sa capacité d'adressage M maximale le programme passe à l'exécution de la phase 17 consistant, comme pour la phase 15 représentée par l'organi- gramme de la figure 17, à une remise à zéro des contenus des registres des pages 0 et 7.En fin d'exécution de la phase 17 le programme passe à l'exécution de la phase 18 représentée par l'organigramme de la figure 19 pour calucler, de manière similaire au calcul effectué lors de la phase 16, les coefficients g2(m) du polynôme G2(zM) précédemment défini suivant une relation de la forme A l'étape 261 le contenu du compteur d'adresse CAq est remis à zéro puis est incrémenté à l'étape 262 pour effectuer à chaque tour dans une boucle de programme constituée des étapes 263 à 275 le calcul d'un coefficient g2(m) du polynôme G2(zM). A l'étape 263 les contenus des registres accumulateurs S 49 et T 50 sont remis à zéro et les échantillons ul(m) et u2(m) respectivement contenus dans les registres m des pages 0 et 2 sont transférés dans les premiers registres des pages 0 et 7 respectivement.A l'étape 264 le contenu du compteur d'adresse CA2 est remis à zéro puis est incrémenté à l'étape 265 pour accumuler à l'étape 266 dans les registres accumulation S b9 et T 50 les produits des contenus des registres d'adresse j des pages 6 et 0 d'une part, et des pages 5 et 7 d'autre part. Lorsqu'à l'étape 267 le compteur d'adresse CA2 atteint sa capacité d'adressage maximale J le contenu du registre accumulateur S 49 est additionné au contenu du registre accumulateur T 50 et le résultat est transféré durant l'étape 269 dans le registre m de la page 4. Une boucle de programme constituée des étapes 270 à 275 transfère successivement dans les registres des pages 0 et 7 les variables ul(m) et u2(m) introduites durant l'étape 263 à l'intérieur des premiers registres des pages 0 et 7. En fin d'exécution de l'étape 275, lorsqu'à l'étape 274 le compteur d'adressage CA4 a atteint sa capacité d'adressage maximale le programme passe à l'exécution de la phase 19 représentée par l'organigramme de la figure 20, qui consiste à calculer les distorsions linéaires résiduelles DCl et DC2 définies précédemment et vérifiant les relations A l'étape 276 les contenus du compteur d'adresse CA2 et des registres accumulateurs S 49 et T 50 sont remis à zéro, puis à chaque tour dans une boucle de programme formée des étapes 277 à 281 le compteur d'adresse CA2 est incrémenté de une unité à l'étape 277 pour accumuler aux étapes 278 et 279, à l'intérieur des registres accumulateurs S 49 et T 50 les valeurs absolues |g1(j)| et |g2(j)| des coefficients du polynôme G2(zM) contenus dans les registres j correspondants des pages 3 et 4. Lorsqu'à l'étape 280 le compteur d'adresse CA2 atteint sa capacité d'adressage maximale les distorsions résiduelles DCl et DC2 sont calculées aux étapes 282 et 283 en retranchant le nombre 1 du contenu des registres accumulateurs S 49 et T 50, le résultat de la soustraction étant transféré respectivement à l'intérieur des registres R1 et R2 respectivement 42 et 43 du banc de registres de travail 41. Les contenus des registres R1 et R2 sont comparés aux étapes 284 et 285 à une valeur de seuil SD pour décider, à l'aide d'un traitement non représenté, du niveau acceptable ou non de la distorsion linéaire constatée. En fin d'exécution de l'étape 285 le programme passe à l'exécution de la phase 20 qui consiste à retransférer, selon l'organigramme de la figure 6 déjà décrit, à l'intérieur des registres des pages 1 et 2 les suites d'échantillons réelles et imaginaires obtenues d'une réponse à une séquence "delta" complexe du système de transmission corrigé au cours des phases de traitement précédentes. En fin d'exécution de la phase 20 le programme passe à l'exécution de la phase 21 représentée par l'organigramme de la figure 21 qui consiste à mesurer la distorsion résiduelle du système corrigé en application des relations DmI ul(j) | - 1 (93) et Dm2 = #|u2(j) | - 1 (94) cette mesure étant effectuée conformément aux étapes 286 à 295 de l'organigramme représenté à la figure 21.A l'étape 286 les contenus du registre d'adresse CA2 et des registres accumulateurs S 49 et T 50 sont remis à zéro, puis à chaque tour dans une boucle de programme formée des étapes 287 à 291 le compteur d'adresse CA2 est incrémenté de une unité à l'étape 287 pour accumuler aux étapes 288 et 289 dans les registres accumulateurs S 49 et T 50 les valeurs absolues des échantillons u1 (j) et u2(j) de la réponse à la séquence delta précédente mémorisée dans chaque registre j des pages 1 et 2. Lorsqu'à l'étape 291 le compteur d'adresse CA2 a atteint sa capacité d'adressage maximale les contenus des registres accumulateurs S 49 et T 50 sont diminués de une- unité et les résultats obtenus sont transférés dans les registres de travail R1 et R2 du banc dé registre 41, aux étapes 292 et 293. Aux étapes 294 et 295 les contenus des registres R1 et R2 sont comparés à un seuil de distorsion SD ce qui détermine la distorsion résiduelle du système corrigé REVENDICATIONS 1. Egaliseur numérique (16) de la réponse en fréquence d'un canal de transmission (3, 4, 5) de signaux électriques à plusieurs états d'amplitude et de phase, ltégaliseur étant couplé à une ligne de transmission (3) du canal par l'intermédiaire d'un démodulateur numérique (5) transformant les signaux analogiques transmis sur la ligne de transmission (3) en des suites de signaux numériques, caractérisé en ce qu'il comprend, des moyens de mémorisation (31) pour mémoriser les échantillons numériques obtenus de la réponse à une séquence delta du canal de transmission et des moyens de traitement (31, 34, 41, 49, 50, 76 ... 295) pour adapter la fonction de transfert de ltégaliseur en fonction de la grandeur des échantillons mémorisés dans les moyens de mémorisation (31) afin d'obtenir une distorsion des signaux transmis sur la ligne de transmission (3) à peu près nulle. 2. Egaliseur numérique selon la revendication 1, caractérisé en ce que les moyens de traitement (31, 34, 41, 49, 50, 76 ... 295) comprennent des moyens d'accumulation (47, 49, 48, 50) des suites d'échantillon ul(jJ et u2(j) mémorisés dans les moyens de mémorisation (31) pour calculer les parties réelles Hl(j) et imaginaires H2(j) de la fonction de transfert de Pégaliseur. 3. Egaliseur numérique selon la revendication 2, caractérisé en ce que les moyens de mémorisation (31) comprennent une mémoire vive (31) organisée en pages, une première page (88) mémorisant les suites réelles d'échantillons et une deuxième page (90) mémorisant les suites imaginaires d'échantillons obtenues de la réponse à une séquence delta du canal de transmission. 4. Egaliseur numérique selon les revendications 2 et 3, caractérisé en ce que les moyens d'accumulation comprennent au moins, un registre accumulateur (49, 50) relié par son entrée à la sortie d'un circuit additionneur (47, 48) et couplé par sa sortie d'une part, à une première entrée du circuit additionneur (47, 48) et d'autre part, aux entrées -sorties des moyens de mémorisation (31). 5. Egaliseur numérique selon la revendication 4, caractérisé en ce que la deuxième entrée du circuit additionneur (47, 48) est couplée à la sortie des moyens de mémorisation (31) par l'intermédiaire d'un circuit multiplieur (39) pour permettre l'élévation au carré des suites réelles et imaginaires des échantillons mémorisés dans le registre accumulateur. 6. Egaliseur numérique selon la revendication 5, caractérisé en ce que les moyens de traitement comprennent des premiers moyens microprogrammés (134, ..., 172) pour calculer le nième polynôme quotient Qn(zM) de l'inverse de la somme des suites élevées au carré des échantillons mémorisés dans les moyens de mémorisation (3), des deuxièmes moyens microprogrammés pour comparer chaque reste (164, 166) de la division obtenue à au moins un seuil de référence prédéterminé K1 et continuer la division si la valeur absolue du reste est supérieure au seuil de référence prédéterminée ou arrêter la division si la valeur absolue du reste est inférieure au seuil de référence prédéterminé. 7. Egaliseur numérique selon la revendication 6, caractérisé en ce qu'il comprend des troisièmes moyens microprogrammés (173, ..., 195) pour calculer les coefficients qR(m) du produit des n polynômes quotient Qn(zM) obtenus ainsi que des quatrièmes moyens microprogrammés (196, ... 295) pour calculer les coefficients réels et imaginaires hl(m) et h2(m) de la partie réelle et imaginaire de la fonction de transfert de l'égaliseur, les coefficients hl(m) et h2(m) étant définis par les relations 8.Egaliseur numérique selon la revendication 7, caractérisé en ce qu'il comprend des quatrièmes moyens microprogrammés (246... 275) pour calculer les m coefficients gl(m) des parties réelles et g2(m) des parties imaginaires de la fonction de transfert globale constituée par le canal de transmission et l1égaliseur, les coefficients gl(m) et g2(m) étant définis par les relations 9. Egaliseur selon la revendication 8, caractérisé en ce que les moyens de traitement comprennent des cinquièmes moyens de traitement (276 ... 285) microprogrammés pour calculer les distorsions résiduelles réelles et imaginaires DC1 et DC2 2 définies par les relations 10. Egaliseur selon l'une quelconque des revendications 1 à 9, caractérisé en ce que les moyens de traitement comprennent une mémoire morte programmable (39) couplée entre la sortie de la mémoire vive (31) et une entrée d'opérande du circuit multiplieur (34) et programmée pour appliquer à l'entrée du multiplieur une valeur binaire égale à l'inverse du nombre binaire appliqué sur ses entrées d'adressages.