Brevet FR2575330A1 — publié le 19860627

L'invention concerne un procédé pour la fabrication de dispositifs électroniques à semi-conducteur et, plus précisément, de ceux qui comprennent un circuit intégré et des composants de puissance sur la même plaquette (chip) de matière semi-conduc- trice. On sait que pour réduire la résistance série de collecteur des transistors du circuit intégré, une couche enterrée ("buried layer") est réalisée au-dessous de la région de collecteur de ces transistors. Si une telle couche enterrée est réalisée sur une couche fortement dopée, il se produit un phénomène connu sous le nom de diffusion vers l'extérieur ("out-diffusion''), consistant en ce que le dopant, present dans la couche dopée sous-jacente à la couche enterrée, diffuse à l'extérieur de la couche d'origine; en conséquence, la couche enterrée résultante prend une épaisseur supérieure à celle qui était voulue et des caractéristiques électriques modifiées. En outre, la région de collecteur sus-jacente à la couche enterrée est modifiée, du fait qu'il peut se former dans cette région, en particulier dans la partie de celle-ci la plus voisine de la couche enter- rée, des couches "intermédiaires", également appelées couches "fantômes" indésirables. En effet, celles-ci ont une conducti- vité opposée à celle qui doit exister dans la couche enterrée et dans la région de collecteur sus-jacente. Le phénomère de la diffusion vers l'extérieur est parti- culièrement sensible dans le cas de structures monolithiques dans lesquelles les composants du circuit intégré sont isolés les uns des autres et du reste du substrat par des régions, dites d'isolation ("isolation regions") dont la conductivité est opposée à celle du substrat. A cause des effets nuisibles de la diffusion vers l'ex- térieur, des efforts importants ont été faits pour chercher à l'éviter ou au moins à la réduire. UTne méthode connue réduit le phénomène de la diffusion vers l'extérieur enzabaissant la température des opérations. Dans une autre méthode également connue, on agit en contrôlant dans une plage de variation très étroite les concentrations des dopants, les temps et les tempé- ratures; mais les procédés de fabrication sont si délicats qu'ils sont anti-économiques industriellement. Dans les structures monolithiques précitées, il existe, outre le problème de la diffusion vers l'extérieur, celui qui consiste à obtenir la région de collecteur du transistor de puissance et les régions de collecteur des transistors du circuit intégré avec des concentrations des dopants différentes entre elles. Une telle nécessité peut même s'imposer pour les transistors appartenant au circuit intégré, lorsqu'il est exigé de ceuxci des fonctions électriques différentes. Par exemple, il faut un dopage plus élevé dans la région de collecteur des transistors du circuit intégré destinés à fonctionner avec une basse tension collecteur-émetteur en saturation. Le but principal de la présente invention est de proposer, pour la fabrication d'une couche enterrée dans un dispositif monolithique à semiconducteur, un procédé qui permette d'éviter la formation nuisible de couches intermédiaires ou couches fantômes et qui permette d'obtenir des caractéristiques opti- males, tant pour le transistor de puissance que pour les transistors du circuit intégré. Ces buts et d'autres sont atteints d'après l'invention de la manière suivante: la couche enterrée au-dessous de la région de collecteur des transistors du circuit intégré est réalisée par pré-dépôt ou implantation, puis diffusion de deux espèces de dopants du même signe et ayant un coefficient de diffusion D qui est respectivement plus élevé et plus bas qu'une troisième espèce de dopant de signe opposé, préalable- ment déposé ou implanté et diffusé dans un substrat de silicium. Une forme de réalisation de l'invention est illustrée ci-après, à titre d'exemple non limitatif, en référence aux dessins annexés. Les fig. la à le sont des vues en coupe, non à l'échelle, d'une portion d'un dispositif monolithique comprenant un transistor de puissance et deux transistors d'un circuit inté- gré, pendant différentes phases du procédé de fabrication sui- vant l'invention. Ia fig. 2 est une représentation graphique des distribu- tions de la concentration de trois espèces de dopants dans une coupe du dispositif de la fig. lepassant par la couche enterrée et les régions supérieures de collecteur, de base et d'émetteur d'un transistor du circuit intégré. Le tracé des graphiques des trois espèces de dopants, utilisés suivant le procédé de l'in- vention, est limité à ladite couche enterrée et aux régions voisines de celle-ci. La fig. 3 est une représentation graphique de la distri- bution, à travers la même coupe du dispositif, de la concentra- tion des dopants suivant l'invention en fonction de la profon- deur x, les numéros sur l'axe des x désignant les mêmes régions qu'ils désignent sur les fig. la à le. On se référera aux fig. la à le pour décrire un procédé pour la fabrication selon l'invention d'un dispositif à semi- conducteur, réalisé sur une plaquette de silicium et comprenant un transistor de puissance du type NPN et deux transistors du type NPN d'un circuit intégré formé sur la même plaquette. Les électrodes des trois transistors se trouvent sur le recto de la plaquette, sauf le collecteur du transistor de puissance, qui se trouve sur le verso de celle-ci. L'association, sur une même plaquette de silicium, d'un transistor de puissance et d'un circuit intégré comprenant différents transistors et d'autres composants connectés entre eux permet de réaliser un dispositif très compact et efficace, dans lequel le circuit intégré représente l'élément de commande à faible-énergie, tandis que le transistor de puissance représente l'actionneur à haute énergie, capable de piloter directement des moteurs électriques, des solénoïdes, des charges par résistance et des dispositifs de puissance similaires. Le procédé suivant l'invention comprend les phases successives suivantes: Phase A.- Sur un substrat de silicium monocristallin 1, dopé N+ à basse résistivité, est effectuée une première croissance épitaxiale, de manière à former une couche 2 dopée N- au moyen de phospnore. La couche épitaxiale 2 a une concentration de dopant d'environ 1.1014 atomes/cm3, typique d'une région de collecteur d'un transistor à haute tension. Phase B.- Par des opérations connues d'oxydation, de photo- masquage, d'attaque et de diffusion, il est réalisé à l'intérieur de la couche épitaxiale 2, et précisément dans une zone de la plaquette destinée au circuit intégré, une région 3 dopée P au moyen de bore, avec une concentration de 4.1013 atomes/cm3. Cette région 5 constitue la région d'isolation horizontale des transistors du circuit intégré. Phase C.- Par les opérations habituelles d'oxydation, de photo- masquage, d'attaque et de diffusion, on procède à la formation, dans la région 3, des couches enterrées 4 et 5, dopées N+. Celles-ci, qui, d'après la technique connue, seraient réalisées par diffusion d'antimoine ou d'arsenic, sont formées d'après l'invention en implantant une première fois de l'antimoine à raison de 1.1015 atomes/cm2 et une seconde fois du phosphore à raison de 1.1013 atomes/cm2, c'est-àdire avec une dose 100 fois plus petite que celle de l'antimoine. Si on le désire, on peut procéder d'abord à l'implantation du phosphore, puis à celle de l'antimoine aux doses précitées (fig. la). Phase D.- On procède à une seconde croissance épitaxiale de silicium dopé N au moyen de phosphore, pour obtenir une couche épitaxiale 6 ayant les mêmes caractéristiques que la couche 2. Il y a lieu de préciser que les deux couches épitaxiales, désignées par 2 et 6 sur les fig. lb à le et séparées par une ligne horizontale de tirets, constituent en réalité, dans la zone réservée au transistor de puissance, une couche unique qui constitue, conjointement au substrat 1, la région de col- lecteur du transistor de puissance. Mais il faut aussi préciser que les couches enterrées 4 et 5 prennent la forme représentée sur la fig. lb sous l'effet avant tout de la croissance épi- taxiale et aussi des opérations ultérieures à haute température auxquelles est soumise la plaquette après les implantations d'antimoine et de phosphore. Phase E.- Par les techniques usuelles d'oxydation, de photo- masquage, d'attaque et de diffusion, on procède à la formation des régions 8 et 9 de type s à basse résistivité, qui constitue- ront les régions de collecteur des transistors du circuit inté- gré (fig. l1c). En particulier, ces régions sont formées par dépôt ou implantation de phosphore sur des parties de la surface de la plaquette qui surmontent les couches enterrées 4 et 5, puis par diffusion en profondeur. Le temps et la température de diffusion sont choisis de telle manière que les atomes de phos- phore déposés ou implantés et ceux qui diffusent à partir des couches enterrées tendent à se distribuer de telle sorte que les régions 8 et 9 présentent une concentration quasi constante, ayant la valeur d'environ 1. 1015 atomes/cm3, à travers toute l'épaisseur. Il convient de préciser, pour mettre en évidence une caractéristique de l'invention, que les régions 8 et 9 ont une concentration d'impureté 10 fois plus grande que celle qui existe dans les couches épitaxiales 2 et 6, également de type N, constituant la région de collecteur du transistor de puissance. Cela est dû à la diffusion du phosphore, ajouté à l'antimoine, pour la formation des couches enterrées et à la diffusion ulté- rieure localisée du phosphore au-dessous de la surface 7 pour rendre uniforme le dopage dans toute la région. Ainsi, suivant l'invention, on modifie dans les régions 8 et 9 la concentra- tion d'impureté présente dans la couche épitaxiale 6, pour obtenir des régions de collecteur des transistors du circuit intégré et du transistor de puissance avec des caractéristiques et des fonctions électriques différentes. Phase F.- A ce point du procédé, la fabrication du dispositif se poursuit par les opérations connues, auxquelles on fera allusion pour compléter l'exposé. On procède par les techniques usuelles d'oxydation, de photomasquage, d'attaque et de diffusion de bore à la formation de la région de base 10 de type P du transistor de puissance et des régions d'isolation latérale 11, toujours de type P, des transistors du circuit intégré, de telle manière que ces transistors soient isolés les uns des autres et du reste de la plaquette (fig. ld). Phase G.- Par les techniqueshabituelles, on procède à la forma- tion de la région d'émetteur 12 de type N+ du transistor de puissance, ainsi qu'à la formation, avec le même dopant, des régions 13 et 14 de type N+ à basse résistivité qui serviront à former le contact ohmique entre les régions de collecteur 8 et 9 des transistors du circuit intégré et une électrode métal- lique (fig. le). Phase H.- Suivent la formation des régions diffusées de base et 16 de type P, puis celle des régions diffusées d'émetteur 17 et 18 de type N des transistors du circuit intégré (fig. le). Phase I.- On réalise enfin les contacts métalliques pour les électrodes d'émetteur 19, de base 20 et de collecteur 21 du transistor de puissance et pour les électrodes d'émetteur 23 et 26, de base 24 et 27 et de collecteur 25 et 28 des transis- tors du circuit intégré, et les pistes métalliques d'intercon- nexion sur la couche isolante d'oxyde de silicium 22 de la plaquette (fig. le). On se référera aux fig. 2 et 3 pour mieux évaluer les effets du procédé selon l'invention et pour constater comment les buts de l'invention ont été atteints avec ce procédé. Les trois courbes de la fig. 2 représentent la variation de la concentration du bore (B), de l'antimoine (Sb) et du phosphore (P) dans la couche enterrée 4-et dans les régions voisines de collecteur 8 et d'isolation 3 du dispositif obtenu par le procédé décrit ci-dessus. Le bore (courbe B) est l'impu- reté de type P utilisée dans la diffusion pour la formation de la région d'isolation 3 des transistors du circuit intégré. L'antimoine (courbe Sb) est l'impureté de type N utilisée dans l'implantation, puis la diffusion pour la formation de la couche enterrée 4 desdits transistors du circuit intégré. Le phosphore (courbe P) est l'impureté de type N qui, suivant l'invention, est utilisée en petite quantité pour la formation de la couche enterrée 4 des transistors du circuit intégré afin de compenser l'effet nuisible dû à la diffusion vers l'extérieur du bore présent dans la région 3 fortement dopée. Du fait que le phosphore a un coefficient de diffusion D plus élevé que ceux du bore et de l'antimoine, le phosphore sera plus abondant que le bore dans la région de collecteur 8, mais non dans la région d'isolation 3 des transistors du cir- cuit intégré. De cette manière, il est présent, dans la région de collecteur 8, trois dopants (bore, antimoine, phosphore) à concentrations sensiblement égales (ayant été introduits dans des quantités propres à satisfaire cette condition) qui pro- duisent un dopage N de cette région, puisque deux d'entre eux (antimoine, phosphore) sont de type N, contre le bore qui est de type P. La croissance épitaxiale subséquente, et précisément la seconde croissance épitaxiale d'une couche de silicium dopé de type N au moyen de phosphore avec enrichissement localisé ultérieur de phosphore diffusé dans la région 8, qui rend quasiment constante la concentration des dopants dans ces régions, permet d'obtenir la région de collecteur 8 du transistor du circuit intégré, de concentration moyenne de 1.1015 atomes/cm3 à travers toute l'épaisseur, c'est-à-dire une valeur dix fois plus grande que la concentration de la couche épitaxiale 2 constituant le collecteur du transistor de puissance. D'autre part, comme on le voit d'après la fig. 2, aucun inconvénient ne résulte de l'addition du phosphore, utilisé suivant l'invention pour la formation des couches enterrées, en ce qui concerne le réglage et le fonctionnement connu de la région d'isolation 3 sous-jacente: il en est ainsi, à la fois parce que le phosphore est en quantité négligeable et surtout parce que d'éventuelles traces de ce dopant restent confinées à l'intérieur des couches enterrées au voisinage de la surface inférieure de celles-ci, sans diffuser dans la couche d'isola- tion 3 de type P; il ne nalt donc pas de couches fantômes dans cette couche. la fig. 5 représente le profil des impuretés en fonction de la profondeur, relevé dans une coupe verticale du dispositif de la fig. le passant par la couche enterrée 4 et la région d'émetteur 17 d'un transistor du circuit intégré. Les numéros qui figurent le long de l'axe des abscisses sont les mêmes que ceux de la fig. le et désignent les couches constituant le dispositif précédemment décrit. En conclusion, au moyen des critères de projetage et de fabrication déjà connus et des dispositions décrites ci-dessus, caractéristiques de la présente invention, on dispose d'un procédé de fabrication d'un dispositif à semi-conducteur qui ne présente.pas les inconvénients de la technique connue, permettant donc la réalisation du dispositif monolithique avec des caractéristiques et des fonctions optimales. Eu égard au fait qu'il n'a été illustré et décrit qu'une forme d'exécution de la présente invention, il va de soi qu'il pourra y être apporté de nombreuses variantes et modifications, sans que l'on s'écarte pour autant du cadre de l'invention. Par exemple, l'invention s'applique à la formation de circuits intégrés dans le but d'obtenir des régions de collecteur des transistors à concentrations d'impureté non identiques, mais différentes les unes des autres. Cela est très utile lorsqu'on a besoin de transistors, intégrés sur la même plaquette, avec des caractéristiques électriques différentes d'un transistor à l'autre sur la base des fonctions qui leur sont attribuées dans le circuit, par exemple des transistors de signaux et des transistors de commutation. En référence aux fig. la à le, pour réaliser des régions de collecteur 8 et 9 avec leurs couches enterrées respectives 4 et 5 des transistors du circuit intégré à résistivités différentes, les phases C (implantation des dopants dans les couches enterrées 4 et 5) et E (diffusion ultérieure de phos- phore pour l'enrichissement des régions de collecteurs 8 et 9), précédemment décrites dans le cas particulier de la réalisa- tion de régions de collecteur des transistors du circuit inté- gré toutes identiques entre elles, sont modifiées. Plus préci- sément, elles sont modifiées dans le sens qu'il faut ajouter des opérations d'oxydation, de photomasquage, d'attaque, d'implantation et de diffusion de phosphore dans les concen- trations requises par le projet et connues de l'homme de l'art, et répéter ces opérations autant de fois qu'il y a de régions de collecteur à résistivités différentes qu'il convient de réaliser pour le fonctionnement optimal du circuit intégré. Dans le cas particulier de deux régions 8 et 9 de col- lecteur à concentrations d'impureté différentes entre elles, par exemple plus faible dans la région 8 et plus élevée dans la région 9, il faut procéder d'après les phases suivantes: Phase Cl.- Formation de la couche enterrée 4. Phase C2.- Formation de la couche enterrée 5, de concentration plus élevée d'impureté, après masquage de la couche enterrée précédente 4. Phase D.- Croissance de la couche épitaxiale 6, dopée:f au moyen de phosphore. Phase El.- Formation de la région 8. Phase E2.- Formation de la région 9, à concentration plus élevée d'impureté, après masquage de la région 8 précédemment réalisée. REVE-NDICATIONS 1. Procédé pour la fabrication d'un dispositif à semi'conduc- teur comprenant un circuit intégré formé dans une couche de matière semiconductrice dopée avec des impuretés d'un premier type de conductibilité (P), comprenant les opérations suivan- tes: - dopage sélectif de ladite couche avec des impuretés de type opposé (N), formation d'une couche épitaxiale, contenant des impuretés du type (N) opposé au premier type (P), de manière à obtenir au moins une couche enterrée de basse résistivité, délimitée par la couche du premier type de conductibilité et par la - couche épitaxiale, caractérisé en ce que le dopage avec des impuretés de type opposé (N) est exécuté en utilisant deux espèces de dopants ayant des coefficients de diffusion respectivement plus élevé et plus bas que celui de l'impureté du premier type (P) de la couche. 2. Procédé selon la revendication 1, caractérisé en ce que les deux espèces de dopants de type opposé (N) sont constituées par l'antimoine et le phosphore, dans les proportions de 1 à parties de phosphore pour 100 parties d'antimoine, et en ce que l'impureté du premier type (P) de la couche est consti- tué par le bore. 3. Procédé pour la fabrication d'un dispositif à semiconduc- teur qui contient au moins un transistor de puissance et un circuit de commande intégré sur une même plaquette de matière semi-conductrice, comprenant les opérations suivantes: - préparer une première couche (1, 2) de silicium monocristal- lin d'un premier type de conductivité; - former, par dopage de la première couche (1, 2) avec une 1 1 première espèce de dopant, une première région (3) d'un second type de conductivité, opposé au premier type de conductivité; - former, dans la première région (3), au moins une seconde région (4, 5) par dopage avec une impureté du premier type de conductivité; - former, par croissance épitaxiale, une seconde couche (6) du premier type de conductivité à haute résistivité, de telle manière qu'elle recouvre entièrement lesdites première couche (1, 2) et première région (3); - former au moins une région d'isolation (11) du second type de conductivité, qui traverse la seconde couche (6) jusqu'à atteindre la première région (3) et délimite intérieurement au moins une partie (8, 9) de ladite seconde couche (6) sus- jacente à l'une des secondes régions (4, 5); - former, dans la seconde couche (6), au moins une région du second type de conductivité, destinée à constituer la base (10) d'un transistor de puissance; - former, dans la région de base (10), une région du premier type de conductivité, destinée à constituer l'émetteur (12) du transistor de puissance; - former, à l'intérieur de la ou des parties (8, 9) de la seconde couche (6) délimitée(s) par les régions d'isolation (11), d'autres régions pour former des éléments actifs et passifs du circuit intégrer; - former des électrodes sur le recto et sur le verso de la plaquette et des pistes métalliques d'interconnexion entre éléments actifs et passifs du circuit intégré et le tran- sistor de puissance, caractérisé en ce que la formation de la seconde région (4, 5) comprend un dépôt préalable ou implantation, puis une diffusion d'une seconde et d'une troisième espèces de dopants, du même type de conductivité, ayant des coefficients de diffusion respectivement plus élevé et plus bas que celui de la première espèce de dopant. 4. Procédé selon la revendication 3, caractérisé en ce que la seconde et la troisième espèces de dopants sont constituées par l'antimoine et le phosphore, dans les proportions de 1 à 10 parties de phosphore pour 100 parties d'antimoine, et en ce que la première espèce de dopant est constituée par le bore. . Procédé- selon la revendication 4, caractérisé en ce que dans l'une au moins des parties (8 et 9) de la seconde couche (6) délimitées par une région d'isolation (11) surmontant l'une des secondes régions (4, 5), il est déposé ou implanté, puis diffusé des atomes de phosphore, de telle manière que la con- centration de toutes les espèces de dopants dans ladite partie (8 et 9), destinée à constituer la région de collecteur d'un transistor du circuit intégré, soi-t quasi constante et d'une valeur plus élevée que la concentration de l'unique espèce de dopant présente dans la première couche (1, 2) et dans la seconde couche (6) à haute résistivité, constituant la région de collecteur du transistor de puissance. 6. Procédé selon la revendication 5, caractérisé en ce que le rapport entre les concentrations d'impureté dans la région de collecteur (1, 2, 6) à haute résistivité du transistor de puis- sance et dans chaque région de collecteur (8, 9) des transis- tors du circuit intégré a une valeur comprise entre 1 et 1/100.