Brevet FR2579399A1 — publié le 19860926

PHN 11.332 1 "Circuit de codage ou de décodage pour des signaux multiplexés dans le temps et simultanés." L'invention concerne un circuit de codage ou de décodage pour des signaux multiplexés dans le temps et simultanés, muni de registres à décalage présentant des unités d'enregistrement respectivement de lecture différentes sous commande d'impulsions d'horloge à fréquences différentes, registres à décalage qui font partie d'un circuit d'expansion de signal respectivement de compression de signal pour le codage de signaux simultanés en un signal multiplexé dans le temps respectivement le décodage du signal multiplexé dans le temps en signaux simultanés. Un tel circuit convient par exemple à un système de transmission décrit dans un rapport publique "Experimental and Development Report 118/82" du périodique anglais "Independent Broadcasting Authority", (I.B.A.), intitulé 'MAC: A Television System for High-Quality Satellite Broadcasting". Dans le rapport plusieurs variantes sont données pour un codage d'image dit MAC (Multiplexed Analogue Component). Comme il ressort d'un tableau à la page 9 du rapport, pour toutes les variantes il s'applique que dans un émetteur de télévision, les informations de luminance et de chrominance subissent chacune une compression dans le temps à l'aide d'un registre à décalage, celle de l'information de chrominance étant le double de l'autre. L'information de chrominance comprend deux composantes par période de ligne de télévision dont chacune fois l'une se présente dans le signal codé multiplexé dans le temps de façon comprimée dans le temps. Dans ce signal, l'information de luminance correspondant'à chaque période de ligne est présente de façon comprimée dans le temps. Pour la compression dans le temps pour l'information de luminance, le rapport mentionne les facteurs 2/3 et 3/4 et pour l'information de luminance suivent des facteurs de compression dans le temps égaux à 1/3 et 3/8. L'information d'image par période de ligne dans le signal codé multiplexé dans le temps est composée de façon séquentielle à PHN 11.332 2 partir de l'information de luminance comprimée dans le temps et l'une des deux informations de chrominance comprimées dans le temps correspondantes. Dans un récepteur de télévision, le signal codé multiplexé dans le temps est prélevé sur le signal reçu par l'intermédiaire du canal de transmission, notamment impliquant la com- munication par satellite, puis est amené au circuit de codage corres- pondant éouipé de registres à décalaqe qui donnent, à l'aide d'infor- mation de synchronisation et d'identification, une expansion dans le temps pour l'information de luminance et de chromincance et enfin l'information de chrominance expansée de façon répétée sur la période de ligne suivante est délivrée. Outre à un émetteur de diffusion, on peut songer à une caméra de télévision pour le grand public pouvant être connectée à un récepteur approprié au système décrit. Du point de vue frais, il est avantageux de réaliser les circuits de codage et de décodage de façon identique, les entrées et les sorties pouvant être échangées et le traitement de codage respectivement de décodage ne dépendant que de certaines connexions au circuit. Il en est de même pour l'application à l'appareillage de reproduction et d'enregistrement à bande ou à disque et/ou l'appareillage de transcodage pour changer le codage des signaux multiplexés dans le temps. L'invention vise à réaliser un tel circuit dans une réalisation intégrée, qui est appropriée au codage aussi bien qu'au décodage, grâce à certaines connexions et à l'échange d'entrées et de sorties. Un circuit conforme à l'invention est caractérisé en ce que dans le circuit de codage ou de décodage réalisé comme circuit intégré, les registres à décalage conviennent tant au fonctionnement entrée série - sortie parallèle qu'entrée parallèle-sortie série, un registre à décalage présentant le nombre le plus élevé d'étages de registre étant couplé, par, l'intermédiaire d'un circuit de commutation, pour une communication parallèle des étages de registre dans deux sens opposés, à des connexions parallèles d'au moins deux autres registres à décalage présentant chacune une connexion au circuit intégré. PHN 11.332 3 Le choix spécifique du registre à décalage et les connexions possibles à ceux-ci permettent d'atteindre, d'une façon simple, que le circuit intégré peut être utilisé pour le codage aussi bien que pour le décodage. Une possibilité de réglage simple pour le circuit de codage ou de décodage intégré pour le choix du codage ou du décodage s'obtient dans une réalisation, qui est caractérisée en ce que les entrées séries des trois (au moins)registres à décalage sont réalisées comme entrée de tension continue, l'absence ou la présence d'une tension continue déterminée déterminant le fonctionnent entrée-série, sortie-parallèle, respectivement entrée-parallèle, sortie-série des registres à décalage. Une forme de réalisation d'un circuit de codage ou de décodage conforme à l'invention présentant une possibilité de codage séquentiel, est caractérisée en ce que le circuit intégré comporte un circuit de commutation à commander, qui est muni de deux contacts de sélection, présentant chacun une connexion au circuit intégré, un contact mère, qui est couplé à une - entrée série de l'un des deux autres registres à décalage et un contact de commutation présentant une connexion au circuit intégré. Une forme de réalisation d'un circuit de codage ou de décodage conforme à l'invention présentant une possibilité de décodage séquentielle et une répétition de signal, est caractérisée en ce que le circuit intégré comporte deux registres à décalage entrée série, sortie série avec un shunt, les entrées série pouvant être connectées à tour de rôle par l'intermédiaire d'un circuit de commutation à commander, à l'entrée série de l'un des deux autres registres à décalage et à une connexion au circuit intégréconvenant à l'amenée de tension continue par l'intermédiaire duquel le shunt du registre à décalage est inactif. La description ci-après, en se référant au dessin annexé, le tout donné à titre d'exemple non limitatif, fera bien comprendre comment l'invention peut être réalisée. La figure unique représente de façon synoptique un circuit de PHN 11.332 4 codage ou de décodage intégré conforme à l'invention. Sur la figure IC désigne une réalisation d'un circuit intégré conforme à l'invention. Le circuit IC est muni par exemple de six registres à décalage, qui sont désignés par SR1, SR2 à SR6. Le registre à décalage SR1 présente un nombre plus élevé de a étages de registre, qui sont désignés par 1, 2. 3...p...m. Le registre SR2 présente des étages de registre 1, 2, 3...p-1, le registre à décalage SR3 des étages de registre p...q-1 et le registre à décalage SR4 des étages de registre q...a. Des connexions parallèles des étages de registre du registre à décalage SR1 sont couplées à des connexions parallèles d'étages de registre désignés de façon correspondante des registres à décalage SR2, SR3 et SR4 par l'intermédiaire d'un circuit de commutation SC1. Au circuit de commutation SC1 sont représentés des interrupteurs par l'intermédiaire desquels des signaux peuvent être transmis dans deux directions opposées. Suivant la direction du traitement de signal, les connexions parallèles aux étages de registre respectifs sont actives comme connexions d'entrée ou de sortie. Ce traitement de signal se produit dans les registres à décalage SR1, SR2, SR3 et SR4 sous commande d'impulsions d'horloge (CP), qui sont amenées aux entrées d'impulsions d'horloge munies de points de flèche doubles. Le registre à décalage SR1 reçoit les impulsions d'horloge CP10, y désignées par l'intermédiaire d'une borne de connexion du circuit IC, le registre à décalage SR2 les impulsions d'horloge CPY, le registre à décalage SR3 les impulsions d'horloge CPU (V) et le registre à décalage SR4 les impulsions d'horloge CPV. Les valeurs des fréquences d'impulsion d'horloge des impulsions d'horloge CPY, CPU(V) et CPV par rapport à CP10 déterminent, de façon connue, par les vitesses de lecture respectivement d'enregistrement différentes aux registres à décalage, le degré de l'extension de signal pendant le décodage respectivement la compression de signal pendant le codage. Le circuit de commutation SC1 reçoit un signal de commutation par l'intermédiaire d'une borne de connexion au circuit IC, signal de commutation qui se produit dans une durée de suppression de ligne de télévision désignée par THB. De plus, rapportée à l'application à la télévision PHN 11.332 5 en couleurs, sur la figure, l'information de luminance est indiquée de façon usuelle par Y et les informations de chrominance par U et V, sous forme de signaux chromatiques différentiels. Dans un signal multiplexé dans le temps, les informations de chrominance se présentent de façon comprimée, l'information de luminance pouvant être comprimée ou non. Sur la figure, quelques possibilités d'amenée et d'évacuation d'information sont indiquées aux bornes de connexion au circuit IC. On suppose l'amenée d'un signal multiplexé dans le temps VUY ou UYVY. Les connexions, représentées sur le dessin, au circuit IC sont présentes dans le cas d'amenée du signal UYVY, qui s'effectue, suivant ledit rapport, suivant un cycle de deux périodes de ligne TH. Sur la figure, cela est indiquée à UYTVY avec deux fois la période de ligne TH. L'amenée supposée du signal multiplexé dans le temps VUY s'effectue par exemple par période de ligne TH, le circuit de décodage IC délivrant des signaux simultanés V, U et Y aux bornes de connexion indiquées de la même façon. Dans le cas d'amenée du signal multiplexé dans le temps UYVY aux bornes de connexion indiquées de la même façon du circuit de décodage IC, il se produit les signaux U, U', V',V et Y. La notation de prime indique une répétition du signal. Les ordres de succession des informations donnés pour le signal multiplexé sont donnés à titre d'exemple. Dans le cas o le circuit IC fonctionne comme circuit de codage, on pose, à titre d'exemple, que le codage peut s'effectuer de deux façons. Dans le cas d'amenée des signaux simultanés Yc, Uc et Vc le circuit de codage IC fournit un signal multiplexé dans le temps VUYc à une borne de connexion de ce dernier. Dans le cas d'amenée de signaux simultanés Yc, Uc et Vc, le circuit de codage IC fournit un signal multiplexé dans le temps UYVYc à une autre borne de connexion de ce dernier, comme l'indique la figure. Les possibilités de codage et de décodage au circuit intégré IC s'obtiennent de façon simple par la structure spécifique de ce dernier, comportant les registres à décalage SR1, SR2, SR3 et SR4, qui sont appropriés tant au fonctionnement entrée- PHN 11.332 6 série, sortie-parallèle qu'entrée parallèle, sortie-série et le circuit de communication interne SC1 pour la communication parallèle des étages de registre dans deux directions opposées. Au moins trois registres à décalage (SR1, SR2, SR3) doivent être présents, le registre SR2 traitant le signal de luminance Yc ou Y et le registre à décalage SR3 traite à tour de rôle les signaux de chrominance Uc et Vc ou U et V. L'entrée de registre série du registre à décalage SR1 est connectée à l'étage de registre 1 à une borne de connexion du circuit IC, qui peut être connectée, par l'intermédiaire d'une connexion représentée comme commutateur S1, à une borne d'une autre source de tension continue du reste non indiquée, dont une autre borne est censée mise à la masse. De même, d'autres bornes de connexion du circuit IC, qui sont connectées aux entrées des registres série des registres à décalage SR2, SR3 et SR4 sont connectées par l'intermédiaire de commutateurs respectifs S2, S3 et S4 à la source de tension continue. Les entrées série des registres à décalage SR1, SR2 et SR3 et SR4 sont réalisées comme entrées de tension continue, l'absence respectivement la présence de-la tension continue déterminée déterminant le fonctionnement entrée série, sortie parallèle respectivement entrée parallèle, sortie série des registres à décalage. Les registres à décalage SR2, SR3 et SR4 présentant chacun une seule sortie de registre série sont connectés à une borne de connexion du circuit IC. Le registre à décalage SR1 est représenté de façon à présenter deux sorties de registre série, qui sont présentes aux étages de registre a et q-1. L'étage de registre q-1 du registre à décalage SR1 est censé muni d'une entrée, qui est connecée à une borne de connexion du circuit IC, qui peut être connecté par l'intermédiaire d'un commutateur S5 à la borne de tension continue. A l'état mis hors service du commutateur S5, l'étage à registre q-1 fonctionne de façon normale comme étage de registre de transmission vers l'étage suivant q dans le registre à décalage SR1, l'étage de registre q-1 fonctionnant comme étage de registre terminal à l'état enclenché. Les étages q à a par exemple sont mis hors service en ce qui concerne le traitement de PHN 11.332 7 signal par l'intermédiaire du commutateur 55. Au commutateur S5, les états d'enclenchement et de déclenchement sont représentés par une ligne mixte et une ligne ininterxompue. A l'état d'enclenchement, qui est indiqué par la ligne mixte, un circuit de commutation à commander SC2 fonctionne dans le circuit IC, deux interconnexions étant alternativement présentes par une ligne interrompue et une ligne pointillée. Ces interconnexions existant entre deux contacts de sélection présentent chacune une connexion au circuit intégré IC et un contact mère, qui est couplé à l'entrée série du registre à décalage SR3. Les signaux de chrominance Uc et Vc sont amenés alternativement, par période de ligne TH, à l'entrée de registre série du registre à décalage SR3, si le commutateur S3 est hors service. Le circuit de commutation SC2 fonctionne sous la commande d'un signal de commutation à amener à un contact de commutation et amené à une borne de connexion du circuit de décodage IC, signal dont la fréquence est indiquée par 2FH. Le signal de commutation à fréquence moitié de la fréquence de ligne 2FH est ensuite amené à deux circuits de commutation à commander SC3 et SC4, qui sont munis chacun, à leur tour, de deux contacts de sélection, un contact mère et un contact de commutation. La sortie de registre série de l'étage de registre terminal q-1 du registre à décalage SR3 peut être connectée alternativement, par l'intermédiaire du circuit de commutation SC3, SC4 respectivement, par période de ligne TH, à l'entrée de registre série des registres à décalage SR5 et SR6. Le registre à décalage non interconnecté SR5 ou SR6 reçoit la tension continue de la source de tension par l'intermédiaire d'une borne de connexion du circuit IC. Sur le dessin, les registres à décalage SR5 et SR6 sont munis d'un étage de registre d'entrée p, qui est muni d'une sortie externe, le dernier étage de registre q-1 est suivi d'un étage d'addition (+) auquel est connectée en outre ladite sortie externe. Ainsi, les deux registres à décalage entrée- série, sortie-série SR5 et SR6 sont munis d'un shunt (p, +). En présence de la tension continue à l'étage de registre p des registres à décalage SR5 et SR6, le shunt du registre à décalage (p, +) est inactif et le registre à décalage fonctionne comme registre série. En PHN 11.332 8 l'absence de la tension continue, le shunt du registre à décalage (p. +) est actif et il se produit une transmission de signal directe par l'intermédiaire des étages p et (+) et simultanément un prélèvement de signal dans le registre à décalage même. Il en résulte que dans le circuit de décodage IC, les registres & décalage SR5 et SR6 du genre entrée-série, sortie-série sont actifs comme dispositifs à retard, dont le retard égal à une période de ligne TH, de sorte que les sorties de,l'étage d'addition (+) délivrent les signaux U, U' et V',-V, sous la commande des impulsions d'horloge CPU(V). Les registres à décalage SR5 et SR6 et les circuits de commutation (SC3, SC4) dans le circuit intégré IC fournissent la possibilité de décodage séquentiel dans le cas de décodage et la répartition du signal. La façon dont les registres à décalage SR1, SR2, SR3 et SR4 fonctionnent est déterminée à l'aide des connexions à la source de tension continue représentées comme commutateurs Si, S2, S3 et S4. En l'absence de la tension continue, les registres A décalage SR1, SR2, SR3, et SR4 fonctionnent respectivement comme registres à décalage entrée-série, sortie-parallèle et en l'absence de la tension continue, ces registres à décalage fonctionnent comme registres à décalage entrée parallèle, sortie série, le tout sous commande des impulsions d'horloge (CP). Dans le cas o le circuit intégré IC fonctionne comme circuit de décodage, les commutateurs S2, S3 et 54 sont fermés et le commutateur S1 est ouvert. Suivant la réception du signal multiplexé dans le temps VUY ou UYVY des signaux de sortie sont prélevés sur les registres à décalage SR2, SR3 et SR4 respectivement des registres à décalage SR2, SR3 interne, SR5 et SR6. Dans le cas o le circuit intégré IC fonctionne comme circuit de codage, le commutateur 51 est fermé et les commutateurs S2, S3 et - S4 sont ouverts. Suivant la sélection pour délivrer le signal multiplexé dans le temps VUYc ou UYVYc, le commutateur S5 est ouvert, respectivement fermé. Sur la figure, les connexions représentées comme commutateurs S1, S2 à S5 inclus sont représentées à l'extérieur du circuit intégré IC. La réalisation du circuit intégré IC comportant essentiellement les trois registres à PHN 11.332 9 décalage SR1, SR2 et SR3 et le circuit de commutation SC1 constitue la réalisation la plus simple tant pour le codage que pour le décodage. L'addition au circuit intégré IC du circuit de commutation SC2 pour le codage et du circuit de commutation (SC3, SC4) et les registres à décalage SR5 et SR6 pour le décodage fournit d'autres possibilités d'application, tout comme l'addition du registre à décalage SR4 pour le codage et le décodage. Ainsi, il est possible d'incorporer,l'une ou plusieurs des connexions avec les commutateurs S1, S2 à 55 inclus dans le circuit intégré IC. Ce qui importe, c'est que les entrées série et les sorties série des registres à décalage SR1, SR2 et SR3 connectées au circuit de commutation SC1, éventuellement en combinaison avec le registre à décalage SR4, présentent chacune une connexion au circuit intégré IC, de sorte que l'amenée requise du signal ou de la tension continue et/ou l'évacuation requise de signal peut être effectuée. Sur la figure, les registres à décalage SR2, SR3 et SR4 du circuit intégré IC sont représentés d'un côté du registre à décalage SR1. L'un ou plusieurs des registres à décalage SR2, SR3 et SR4, tout comme une partie du circuit de commutation interne, peuvent se situer du côté opposé. De plus, le circuit intégré IC peut être muni d'une source dimpulsions d'horloge interne servant à délivrer des impulsions d'horloge (CP) aux fréquences différentes. L'application de deux circuits intégrés IC, dont le premier fonctionne comme circuit de décodage et le deuxième comme circuit de codage, permet d'obtenir un circuit de transcodage pour le transcodage d'un signal multiplexé dans le temps présentant une structure déterminée en un signal multiplexé dans le temps présentant une autre structure. La possibilité d'effectuer un codage ainsi qu'un décodage avec le circuit intégré IC est d'intérêt économique dans les cas o les deux traitements de signal se produisent plus ou moins dans la même mesure. On peut songer à des combinaisons de caméras de télévision en couleurs avec éventuellement des appareillages d'enregistrement et de reproduction à bande ou à disque pour le stockage de signaux et avec des 7 9399 PHN 11.332 10 dispositifs de reproduction d'image pour la reproduction sur des écrans image. PHN 11.332 1i REVENDICATIONS 1. Circuit de codage ou de décodage pour des signaux multiplexés dans le temps et simultanés, muni de registres à décalage présentant des unités d'enregistrement respectivement de lecture différentes sous commande d'impulsions d'horloge à fréquences différentes, registres à décalage qui font partie d'un circuit d'extension de signal, respectivement de compression de signal pour le codage de signaux simultanés en un signal multiplexé dans le temps, respectivement le décodage du signal multiplexé dans le temps en signaux simultanés, caractérisé en ce que dans le circuit de codage ou de décodage réalisé comme circuit intégré, les registres à décalage (SR1-SR4) conviennent tant au fonctionnement entrée-série, sortie-parallèle quentrée- parallèle, sortie-série, un registre à décalage (SR1) présentant le nombre le plus élevé d'étages de registre étant couplé, par l'intermédiaire d'un circuit de commutation (SC1) pour une communication parallèle des étages de registre dans deux sens opposés, à des connexions parallèles d'au moins deux autres registres à décalage (SR2, SR3) présentant chacune une connexion au circuit intégré. 2. Circuit de codage ou de décodage selon la revendication 1, caractérisé en ce que les entrées séries des trois (au moins) registres à décalage (SR1, SR2, SR3) sont réalisées comme entrée de tension continue, l'absence ou la présence d'une tension continue déterminée déterminant le fonctionnent entrée- série, sortie-parallèlerespectivement entrée parallèle sortie série des registres à décalage. 3. Circuit de codage ou de décodage selon la revendication 1 ou 2, caractérisé en ce que le circuit intégré comporte un circuit de commutation à commander (SC2), qui est muni de deux contacts de sélection, présentant chacun une connexion au circuit intégré, un contact mère, qui est couplé à une entrée série de l'un des deux autres registres à décalage (SR3) et un PHN 11.332 12 contact de commutation présentant une connexion au circuit intégré. 4. Circuit de codage ou de décodage selon la revendication 1, 2 ou 3, caractérisé en ce que le circuit intégré comporte deux registres à décalage (SR5, SR6) entrée-série, sortie- série avec un shunt (p, +), les entrées-série pouvant étre connectées à tour de rôle par l'intermédiaire d'un circuit de commutation à commander (SC3, SC4), à l'entrée-série de l'un des deux autres registres à décalage (SR3) et à une connexion au circuit intégré convenant à l'amenée de tension continue par l'intermédiaire duquel le shunt du registre à décalage est inactif.