Brevet FR2574992A1 — publié le 19860620

Circuit intégré MOS de puissance formant un pont et procédé de fabrication de ce circuit. La présente invention concerne un circuit intégré MOS de puissance formant un pont, de préférence du type canal-Ns et un procédé pour fabriquer ce circuit. Dans le passé, on a utilisé des circuits en pont de divers types dans un grand nombre de différentes applications électroniques. Le circuit en pont du type général concerné par la présente invention est parfois appelé circuit en pont en H. Cette catégorie ou type de circuits convient pour des applications générales de commutation rapide, telles que celles qui sont exigées dans les alimentations de puissance, les amplificateurs audio et des commandes de petits moteurs. On sait dans le passé réaliser une telle catégorie ou un tel type de circuit en pont avec quatre dispositifs bipolaires discrets. Cette réalisation présente l'inconvénient d'être relativement lente pour de nombreuses applications. Plus récemment, on a réalisé cette catégorie ou type de circuits en pont en assemblant ensemble quatre dispositifs MOS (Métal-Oxyde-Semiconducteur) de puissance discrets sur un seul type isolant de substrat. Toutefois, la fabrication de ce type général de circuit en pont en utilisant des dispositifs unipolaires MOS discrets ne permet pas une utilisation efficace de l'espace disponible dans une puce semiconductrice, ce qui présente un inconvénient déjà partagé par la réalisation utilisant quatre dispositifs bipolaires discrets. C'est en conséquence le but de la présente invention de procurer un circuit en pont amélioré et un procédé amélioré de fabrication d'un tel circuit intégré en pont amélioré dans une technologie MOS de puissance intégrée de façon à réduire la superficie de la puce semiconductrice nécessitée par la réalisation du circuit et à augmenter la vitesse de ce circuit. r C'est un but particulier de la présente invention de procurer un circuit en pont réalisé dans une technologie MOS de puissance, dans lequel tous les composants de la réalisa- tion du circuit en pont sont intégrés dans une seule puce semiconductrice monolithique. Les buts précités et d'autres buts de la présente invention sont atteints par un circuit intégré MOS de puissance formant un pont, caractérisé par: un substrat semiconducteur; un premier transistor MOS de puissance situé dans le subs- trat semiconducteur et ayant une région de source, une région de drain et une électrode de porte; un deuxième transistor MOS de puissance situé dans le - substrat semiconducteur et ayant une région de source, une région de drain et une électrode de porte, l'électrode de drain du deuxième transistor MOS de puissance étant couplée à l'électrode de source du premier transistor MOS de puissance; un troisime transistor MOS de puissance situé dans le substrat semiconducteur et ayant une région de source, une région de drain et une électrode de porte, l'électrode de source du troisième transistor MOS de puissance étant couplée à l'électrode de source du deuxième transistor MOS de puissance; un quatrième transistor MOS de puissance situé dans le substrat semiconducteur et ayant une région de source, une région de drain et une électrode de porte, l'électrode de source de ce quatrième transistor MOS de puissance étant couplée à l'électrode de drain du troisième transistor MOS de puissance et l'électrode de drain du quatrième transistor MOS de puissance étant couplée à l'électrode de drain du premier transistor MOS de puissance; et une première, une deuxième, une troisième et une quatrième diode situées dans le substrat semiconducteur, la première diode étant montée entre la région de source et la région de drain du premier transistor MOS de puissance, la deuxième diode étant montée entre la région de source et la région de drain du deuxième transistor MOS de puissance, la troi- sième diode étant montée entre la région de source et la région de drain du troisième transistor MOS de puissance et la quatrième diode étant montée entre la région de source et la région de drain du quatrième transistor MOS de puissance. Selon la présente invention, un procédé pour fabriquer le nouveau circuit intégré en pont réalisé dans la techno- logie MOS de puissance comporte les stades suivants procurer un substrat semiconducteur; former un premier transistor MOS de puissance dans ce substrat semiconducteur, ayant une région de source, une région de drain et une électrode de porte; former un deuxième transistor MOS de puissance dans le substrat semiconducteur, ayant une région de source, une région de drain et une électrode de porte, l'électrode de drain du deuxième transistor MOS de puissance étant couplée à l'électrode de source du premier transistor MOS de puissance; - former un troisième transistor MOS de puissance dans le substrat semiconducteur, ayant une région de source, une région de drain et une électrode de porte, l'électrode de source du troisième transistor MOS de puissance étant couplée àl'électrode de source du deuxième transistor MOS de puissance; former un quatrième transistor MOS de puissance dans le substrat semiconducteur, ayant une région de source, une région de drain et une électrode de porte, l'électrode de source du quatrième transistor MOS de puissance étant couplée à l'électrode de drain du troisième transistor MOS de puissance, et l'électrode de drain du quatrième transistor MOS de puissance étant couplée à l'électrode de drain du premier transistor MOS de puissance; et former une première, une deuxième, une troisième et une -25 quatrième diode dans le substrat semiconducteur, la première diode étant montée entre la région de source et la région de drain du premier transistor MOS de puissance, la deuxième diode étant montée entre la région de source et la région de drain du deuxième transistor MOS de puissance, la troisiè- me diode étant montée entre la région de source et la région de drain du troisième transistor MOS de puissance, et la quatrième diode étant montée entre la région de source et la région de drain du quatrième transistor MOS de puissance. L'invention sera mieux comprise, à la lecture de la descrip- tion détaillée, donnée ci-après à titre d'exemple seulement, d'une réalisation préférée, en liaison avec le dessin joint sur lequel: - la figure 1 est un schéma du circuit intégré en pont de l'invention, de préférence réalisé selon la technologie MOS de puissance à canal N; et la figure 2 est une vue en coupe transversale d'une portion d'un substrat semiconducteur, représentant diverses régions semiconductrices du type P et du type N, et des couches ou régions surfaciques respectivement conductrices de l'électricité et isolantes pour réaliser le circuit intégré en pont de la figure 1 dans une technologie MOS de puissance à canal N. On se reporte maintenant à la figure 1, qui représente un schéma du circuit intégré en pont. Le circuit comporte de préférence des transistors MOS de puissance à canal N, 10, 20,30 et 40, représentés à l'intérieur de carrés respectifs en tirets. L'électrode de drain D10 du transistor est couplée à l'électrode de drain D40 du transistor 40. Ces deux électrodes de drain sont raccordées ou couplées à une borne commune représentée. L'électrode de source S10 du transistor 10 est couplée à l'électrode de drain D20 du transistor 20. Ces deux électrodes S10 et D20 sont raccordées ou couplées à une borne commune représentée. L'électrode de source S40 du transistor 40 est couplée à l'électrode de drain D30 du transistor 30. Ces deux électrodes S40 et D30 sont raccordées ou couplées.à une borne commune représentée. L'électrode de source S30 du transistor 30 est couplée à l'électrode de source S20 du transistor 20. Ces deux électrodes de source sont raccor- dées ou couplées à une borne commune représentée. Une diode 11 est montée entre l'électrode de source S10 et l'électrode de drain D10 du transistor 10, l'anode de la diode 11 étant raccordée à l'électrode de source Sl0, tandis que la cathode de la diode 11 est raccordée à l'élec- trode de drain D10. Une diode 12 est montée entre l'électrode de drain D20 et l'électrode de source S20 du transistor , l'anode de la diode 12 étant raccordée à l'électrode de source S20, tandis que la cathode de la diode 12 est raccordée à l'électrode de drain D20. La diode 13 est montée entre l'électrode de drain D30 et l'électrode de source S30, l'anode de la diode 13 étant raccordée à l'élec- trode de source S30,tandis que la cathode de la diode 13 est raccordée à l'électrode de drain D30. Une diode 14 est montée entre l'électrode de drain D40 et l'électrode de source S40 du transistor 40, l'anode de la diode 14 étant raccordée à l'électrode de source S40,tandis que la cathode de la diode 14 est raccordée à l'électrode de drain D40. On se reporte maintenant à la figure 2 qui représente la section transversale d'une réalisation du circuit intégré en pont de la figure 1. Le substrat semiconducteur 100 a une région P 110 qui s'étend jusqu'à une première surface du substrat 100 sous forme de régions P+ 110a, 110b, 110c et 110d. De préférence, la région P 110 est une région de substrat initiale de type P avant la croissance de préféren- ce épitaxiale d'une région de type N sur le substrat, avec les régions P+ (puits) 110a, 110b, 110c et 110d formées depuis le haut ou depuis à la fois le haut et le bas par des techniques de diffusion. Les régions P+ 110a, 110b, c et 110d procurent avec la région P de connexion sous- jacente 110 une région d'isolation de jonction efficace pour les régions de type N situées à l'intérieur des frontiè- res des régions d'isolation P+ et P combinées. Des régions N+ 111, 112 et 113 sont encastrées dans le substrat 100. Ces régions sont des régions de drain et sont de préférence formées par des techniques de diffusion ou d'implantation d'ions. La région N+ 111 s'étend jusqu'à la première surface du substrat 100 au moyen d'une région N+ lMla (du type puits). Une région N+ allongée 112 s'étend jusqu'à la surface 105 du substrat au moyen d'une région 112a (du type puits). Une région N+ 113 s'étend jusqu'à la surface 105 du substrat au moyen d'une région N+ 113a (du type puits). Les régions de drain N- de faible conduc- tivité sont de préférence formées par croissance épitaxiale d'une région N- sur la région isolante P 110 après la formation des régions N+ 111, 112 et 113 dans la région P 110. La région N- 115 est généralement disposée entre la région N+ 111 et la surface 105 du substrat, la région N- 116 est généralement disposée entre la région N+ 112 et la surface 105 du substrat et la région N- 117 est généralement disposée entre la région N+ 113 de la surface du substrat. La région N+ 112a se trouve de préférence dans la portion centrale de la région N- 116. Des régions de type canal P 115a et 115d sont encastrées dans la région N- 115 et de préférence formées par des techniques de diffusion, avec des portions s'étendant jusqu'à la surface 105 du substrat. Des régions de source N+ 115b et 115c sont encastrées dans la région de canal P 115a et sont de préférence formées par des techniques de diffusion ou d'implantation d'ions, avec des portions s'étendant jusqu'à la surface du substrat. Des régions de source N+ 115e et 115f sont encastrées dans la région P 115d et de préférence formées par diffusion ou implantation d'ions, avec des portions s'étendant jusqu'à la surface 105 du substrat. Des régions de type canal P 116a, 116d, 116g et 116j sont encastrées dans la région N- 116 et sont de préférence formées par diffusion ou implantation d'ions et s'étendent jusqu'à la surface 105 du semiconducteur. Des régions de source N+ 116b et 116c et des régions de source N+ 116f et 116e sont encastrées dans les régions de type canal P 116a et 116d, elles sont de préférence formées par diffusion ou implantation d'ions et s'étendent jusqu'à la surface 105 du semiconducteur. Des régions de source N+ 116i et 116h et des régions de source N+ 1161 et 116k sont encastrées dans les régions de type canal P 116g et 116j, sont de préférence formées par diffusion ou implan- tation d'ions et ont des portions s'étendant jusqu 'à la surface 105 du substrat. Des régions de type canal P 117a et 117d sont encastrées dans la région de drain N- 117, elles sont de préférence formées par diffusion ou implantation d'ions et ont des portions s'étendant jusqu'à la surface 105 du substrat. Des régions de source N+ 117b et 117c sont encastrées dans la région de type canal P 117a, elles sont de préférence formées par diffusion ou implantation d'ions et ont des portions s'étendant jusqu'à la surface 105 du substrat. Des régions de source N+ 117e et 117f sont encastrées dans la région de type canal P 117d, elles sont de préférence formées par diffusion ou implantation d'ions et ont des portions s'étendant jusqu'à la surface 105 du semiconducteur. Une multiplicité de régions ou couches d'isolation (par exemple en bioxyde de silicium, etc), 120 à 129, 180 et 181 sont déposées ou formées sur la surface 105 du substrat. Une première série d'électrodes ou de régions conductrices de l'électricité 130 à 145 sont encastrées ou en contact avec leurs couches ou régions isolantes respectives 120 à 129, 180 et 181. Les régions conductrices d'électricité i30 et 131 sont encastrées dans la région isolante 120, la région conductrice de l'électricité 132 est encastrée dans la région isolante 121, la région conductrice de l'électricité 133 est encastrée dans la région isolante 122, les régions conductrices de l'électricité 134 et sont encastrées dans la région isolante 123, la région conductrice de l'électriicté 136 est encastrée dans la région isolante 124, la région conductrice d'électricité 137 est encastrée dans la région isolante 125, la région conductrice de l'électricité 138 est encastrée dans la région isolante 126, la région conductrice de l'électricité 139 est encastrée dans la région isolante 127, les régions conductrices de l'électricité 140 et 141 sont encastrées dans la région isolante 128, la région conductrice de l'électricité 142 est encastrée dans la région isolante 129, la région conductrice de l'électricité 143 est encastrée dans la région isolante 180 et les régions conductrices de l'électricité 144 et 145 sont encastrées dans la région isolante 181. De préférence, les régions conductrices de l'électricité 130 à 145 sont des régions de polysili- cium (silicium polycristallin) dopé. Une seconde série de régions conductrices de l'électricité à 164 sont généralement disposées sur et/ou en contact avec les régions isolantes 120 à 131 et ces régions conductri- ces 160 à 164, de préférence en métal, par exemple en aluminium ou en alliage d'aluminium, s'étendent en des endroits sélectionnés jusqu'à la surface 105 du substrat. La région conductrice d'électricité 160 est adjacente aux régions isolantes 120 à 122, se trouve sur -la région conductrice d'électricité 132 et est en contact électrique direct avec la région de canal P 115a et les régions de source N+ associées 115b et 115c, et également avec la région de canal P 115d et les régions de source N+ associées e et 115f. La région conductrice de l'électricité 161 est adjacente à la région isolante 122 et aux régions isolantes 123, 124 et 125 et est en contact électrique aevc la région N+ llla, et en contact électrique direct avec la région de canal P 116a et les régions de source N+ associées 116b et 116c, et elle est en contact électrique direct avec la région de canal P 116d et les régions de source N+ associées 116e et 116f. La région conductrice de l'électricité 162 est adjacente aux régions isolantes et 126 et procure un contact électrique à la région N+ 112aqui est en contact électrique avec une.partie de la région N+ 112 (portion de drain). La région conductrice de l'électricité 163 est adjacente aux régions isolantes 126, 127, 128 et 129 et procure un contact'électrique direct à la région de canal P 116g et aux régions de source N+ associées 116h et 116i. La région conductrice de l'élec- tricité 163 procure également un contact électrique direct àla région de canal P 116j et aux régions de source N+ associées 116k et 1161 et en outre est en contact électrique avec la région N+ 113a, laquelle est en contact électrique avec une partie de la région N+ 113 (portion de drain). La région conductrice de l'électricité 164 est adjacente aux régions isolantes 129, 180 et 181 et procure un contact électrique direct à la région de canal P 117a et aux régions de source N+ associées 117b et 117c. La région conductrice de l'électricité 164 procure également un contact électrique direct à la région de canal P 117d et au régions de source N+ associées 117e et 117f. La région conductrice de l'électricité 130 est située au-dessus de la région d'isolation P+ 110a, la région conductrice d'électricité 134 est de même située au-dessus de la région d'isolation P+ 11Ob, la région conductrice d'électricité 141 est située au-dessus de la région d'iso- lation P+ 110c et la région conductrice d'électricité est située au-dessus de la région d'isolation P+ llOd. Dans la réalisation décrite de la figure 2, considérée par rapport à la figure 1, l'électrode G20 comprend les électrodes ou régions électriquement conductrices 131, 132 et 133, qui sont représentées électriquement reliées ensemble (voir figure 2) tandis que l'électrode S20 comprend la région conductrice d'électricité 160 qui est en contact électrique direct avec les régions de source N+ 115b et 115c (et la région de canal P associée 115a) et avec les régions de source N+ 115e et 115f (et la région de canal P associée 115d). L'électrode D20 = S10 comprend la région ou électrode électriquement conductrice 161. L'électrode G10 comprend les électrodes ou régions conductrices de l'électricité 135, 136 et 137. L'électrode D10 = D40 comprend l'électrode ou région conductrice de l'électricité 162. L'électrode G40 comprend les électrodes ou régions conductri- il ces de l'électricité 138, -.39 et 140.Llélectrode 540 = D30 comprend l'électrode ou région conductrice de l'électricité 163. L'électrode G30 comprend les électrodes ou régions conductrices de l'électricité 142, 143 et 144, tandis que l'électrode S30 comprend l'électrode ou région conductrice de l'électricité 164. Le électrodes 131, 132 et 133 fonctionnent comme des électro- des du type porte en polysilicium dopé pour former un canal N en travers de leurs régions de canal sous-jacentes respectives. Pour le dispositif MOS de puissance à canal N 20 représenté sur la figure 1, le dispositif équivalent représenté sur la figure 2 comporte les électrodes de porte 131, 132 et 133, les deux jeux de régions de source N+ 115b, 115c et 115e, 115f, les régions de canal P 115a, d, les régions de drain de type N composées de la région N- 115 et des régions N+ 111 et lla, avec le contact électrique aux régions de drain de type N procurées par l'électrode 161 et les régions N+ lMla et 111; et le contact électrique aux régions de source N+ de ce-dispositif est procuré par l'électrode de contact électrique direct 160. De même, le dispositif MOS de puissance à canal N10 de la figure 1 est représenté sur la figure 2 comme comportant les électrodes de porte 135, 136 et 137, les deux jeux de régions de source N+ 116b, 116c et 116e, 116f, les régions de canal P 116a et 116d, les-régions de drain de type N comprenant la région N- 116 et les régions N+ 112 et 112a, le contact électrique aux régions de drain de type N étant procuré par l'électrode 162 et les régions N+ 112a et 112; et le contact électrique aux régions de source N+ de ce dispositif étant procuré par l'électrode de contact électrique direct 161. On doit noter comme une caractéristique et un avantage important de ce circuit intégré en pont que la région N+ 112a et la région N+ sous-jacente 112 sont communes aux deux dispositifs MOS de puissance de canal N 10 et 40. Ainsi, les régions de drain de type N des dispositifs MOS de puissance à canal N 10 et 40 sont communes et l'électrode 162 est une électrode de contact électrique commune aux régions de drain communes des dispositifs MiOS de puissance de canal N 10 et 40. De même, les diverses' électrodes et régions décrites ci- dessus pour les dispositifs MOS de puissance à canal N 10 et 20 sont similaires, à l'exception des numéros de référence, aux diverses électrodes et régions pour les dispositifs MOS de puissance de canal N 30 et 40. En ce qui concerne les quatre diodes 11, 12, 13 et 14 (représentées sur la figure 1) raccordées respectivement aux régions de source et aux régions de drain des dispositifs MOS de puissance à canal N 10, 20, 30 et 40, ces dispositifs de diodes sont formés par la région P (115a, 115d) (116a, 116d) (116g, 116j), (117a, 117d) {comme anode commune à chacune de ces quatre diodes), et la région de drain de type N associée (115), (116), (117) pour chaque dispositif MOS de puissance à canal N 10, 20, 30 et 40 fournit la cathode de chacune des quatre diodes. La région P 110 y est électriquement raccordée (non représenté) pour procurer un moyen de contact de cette région P. En retournant à nouveau à la figure 1, plusieurs électrodes des transistors MOS de puissance à canal N sont couplées ensemble pour former le circuit intégré en pont de cette invention. En comparant la figure 1 à la figure 2, on voit que l'électrode de drain D20 du transistor 20 est raccordée à l'électrode de source S10 du transistor 10, et que cette liaison est réalisée par la réalisation du circuit intégré de la figure 2 au moyen de la région conduc- trice de l'électricité 161. De même, l'électrode de drain D10 du transistor 10 est raccordée à l'électrode de drain D40 du transistor 40 dans le circuit intégré en pont, et ce raccordement est réalisé dans la réalisation intégrée de la figure 2 par la région conductrice d'électricité 162 à la région N+ commune 112a, la région N+ commune 112 et les régions de drain N- associées. L'électrode de source S40 du transistor 40 est raccordée à l'électrode de drain D30 du transistor 30 dans le circuit intégré en pont et ce raccordement est réalisé dans la réalisation intégrée par l'élément conducteur d'électricité 163. I1 est ansi évident que, en utilisant les divers éléments d'électrodes couplés comme représenté sur le schéma du circuit, la réalisation du circuit intégré selon l'invention réduit les exigences d'espace dans le substrat semiconduc- teur et procure ainsi à coût réduit une augmentation de la vitesse du circuit. Les diodes représentées sous forme des éléments 11, 12v 13 et 14 sur la figure 1 servent à conduire les courants - inverses dans les dispositifs, chaque fois que des tensions négatives sont appliquées aux drains (par exemple dans le cas de circuits inductifs). Le raccordement de source commun S20 pour le dispositif MOS de puissance a canal N 20 et S30 pour le dispositif MOS de puissance a canal N 30 est réalisé en raccordant électriquement ensemble les électrodes et 164 (non représentées sur la figure 2, mais représen- tées sur la figure 1). La description ci-dessus est prévue pour illustrer le fonctionnement de la réalisationpréférée et n'entend pas limiter la portée de l'invention. Celle-ci n'est limitée que par les revendications suivantes. De la description ci-dessus, l'homme de l'art pourra déduire de nombreuses variantes qui resteraient néanmoins dans l'esprit et la portée de la présente invention. Par exemple, si on le désire, le circuit intégré en pont de cette invention pourrait être réalisé avec des dispositifs MOS de puissance à canal P, auquel cas, les diverses régions semiconduc- trices décrites sur la figure 2 auraient les conductivités 2 474992 de type opposé à celles de la figure 2. Revendications. 1. Circuit intégré MOS de puissance formant un pont, carac- térisé par: un substrat semiconducteur (100); un premier transistor MOS de puissance (10) disposé dans le substrat semiconducteur et ayant une région de source (116b, 1l6c, 116e, 116f), une région de drain (116, 112, 112a) et une électrode de porte (G10, 135-137); un deuxième transistor MOS de puissance-(20) disposé dans le substrat semiconducteur (100) et ayant une région de source (115b, 115c, 115e, 115f), une région de drain (115, 111, 1lla) et une électrode de porte (G20, 131-133), l'élec- trode de drain (161, D20) du deuxième transistor MOS de puissance (20) étant raccordée à l'électrode de source S10 du premier transistor MOS de puissance (10); un troisième transistor MOS de puissance (30) disposé dans le semiconducteur (100) et ayant une région de source (117b, 117c, 117e, 117f), une région de drain (117, 113, 113a) et une électrode de porte (G30, 142-144), l'électrode de source S30, 164) de ce troisième transistor MOS de puissance (30) étant raccordée-à l'électrode de source (S20, 160) du deuxième transistor MOS de puissance (20); un quatrième transistor MOS de puissance (40) disposé dans le substrat semiconducteur (100) et ayant une région de source (116g, 116i, 116k, 1161), une région de drain (116, 112, 112a) et une électrode de porte (G40, 138-140), l'électrode de source (S40, 163) de ce quatrième transistor MOS de puissance (40) étant raccordée à l'électrode de drain (D30) de ce troisième transistor MOS de puissance (30) et l'électrode de drain (.D40, 162) du quatrième transis- tor MOS de puissance (40) étant raccordée à l'électrode de drain (D10) du premier transistor MOS de puissance (10); et une première, une deuxième, une troisième et une quatrième diode (11-14) situées dans le substrat semi- conducteur (100), la première diode (11) étant montée entre la région de source (116b, 116c,116e, 116f) et la régionde drain (116, 112, 112a) du premier transistor MOS de puissance (10), la deuxième diode (12) étantmontée entre la région de source (115b, 115c, 115e, 115f) de la région de drain(115, 111, 111zdu deuxième transistor MOS de puissance (20), la troisième diode (13) étant montée entre la région de source (117b, 117c, 117e et 117f) et la région de erain (117, 113, 113a) du troisième transistor MOS de puissance (30) et la quatrième diode (14) étant montée entre la région de source (116g, 116i, 116k, 1161) et la région de drain (116, 112, 112a) du quatrième transistor MOS de puissance (40). 2. Circuit intégré en pont selon la revendication 1, carac- térisé en ce que chacun du premier, du deuxième,du troisième et du quatrième transistor MOS de puissance (10, 20, 30, 40) est un transistor MOS de puissance à canal N. - 3. Circuit intégré en pont selon la revendication 1, carac- térisé en ce que le deuxième et le troisième transistor MOS de puissance (20, 30) sont isolés quant à la jonction PN dans le substrat semiconducteur (100). 4. Circuit intégré en pont selon la revendication 1, caracté- risé en ce que le premier (10) et le quatrième (40) tran- sistor MOS de puissance ont une région de drain commune- (116, 112, 112a) qui est isolée, quant à la jonction PN, dans le substrat semiconducteur (100) du troisième et du deuxième transistor MOS de puissance (30, 20). 5. Circuit intégré en pont selon la revendication 1, carac- térisé en ce que la première, la deuxième, la troisième, et la quatrième diode (11-14) sont une diode PN comportant chacune une région (115a, 115d; 116a, 116d; 116g, 116j; 117a, 117d) dans le substrat semiconducteur (100) sous forme de l'une d'une région P et d'une région N de cette diode PN et en ce que la région de drain (115, 116, 117) du premier, du deuxième, du troisième et du quatrième transistor MOS de puissance (10, 20, 30, 40) est l'autre de la région P et de la région N de cette diode PNo 6. Circuit intégré en pont selon la revendication 5, carac- térisé en ce que cette région dans le substrat semiconducteur est une région P et que chacune des régions de drain du premier, du deuxième, du troisième et du quatrième dispositif MOS de puissance est une région N. 7. Procédé pour fabriquer un circuit intégré en pont amé- lioré réalisé selon la technologie MOS de puissance, carac- térisé en ce qu'il comporte des stades suivants: procurer un substrat semiconducteur; former un premier transistor MOS de puissance dans le substrat semiconducteur, ayant une région de source, une région de drain et une électrode de porte; former un deuxième transistor MOS de puissance dans le substrat semiconducteur, ayant une région de source, une région de drain et une électrode de porte, l'électrode de drain de ce deuxième transistor MOS de puissance étant raccordée à l'électrode de source du premier transistor MOS de puissance; former un troisième transistor MOS de puissance dans le substrat semiconducteur, ayant une région de source, une région de drain et une électrode de porte, l'électrode de source de ce troisième transistor MOS de puissance étant raccordée à l'électrode de source du deuxième tran- sistor MOSde puissance; former un quatrième transistor MOS de puissance dans le substrat semiconducteur, ayant une région de source, une région de drain et une électrode de porte, l'électrode de source du quatrième transistor MOS de puissance étant raccordée à l'électrode de drain du troisième transistor MOS de puissance, et l'électrode de drain du quatrième transistor MOS de puissance étant raccordée à l'électrode de drain du premier transistor MOS de puissance; et former une première, une deuxième, une troisième et une quatrième diode dans le substrat semiconducteur, la première diode étant montée entre la région de source et la région de drain du premier transistor MOS de puissance, la deuxième diode étant montée eptre la région de source et la région de drain du deuxième transistor MOS de puissance, la troi- sième diode étant montée entre la région de source et la région de drain du troisième transistor MOS de puissance, et la quatrième diode étant montée entre la régionde source et la-région de drain du quatrième transistor MOS de puis- sance.