Brevet FR2580081A1 — publié le 19861010

PROCEDE ET DISPOSITIF DE LIMITATION DE TRAFIC POUR SYSTEME INTERROGATEUR/REPONDEUR TEL QU'UN RADAR SECONDAIRE OU SYSTEME IFF La présente invention se rapporte à un procédé et à un dispositif de limitation de trafic pour système interrogateur/répon- deur tel qu'un radar secondaire ou système IFF. Dans un système interrogateur/répondeur, une plateforme mobile porteuse d'un transpondeur peut être interrogée au même moment par un certain nombre d'interrogateurs basés au sol ou sur d'autres plateformes. Si le nombre d'interrogations se produisant en un court laps de temps est trop important, elles perdent leur intelligibilité par interférences mutuelles, et les réponses trop nombreuses surchargent l'émetteur du transpondeur. Selon l'art antérieur, ce problème est résolu en désensibilisant le récepteur du transpondeur par un moyen analogue à un contrôle de gain automatique, de manière à éliminer des interrogations selon un critère de niveau de réception, les plus faibles étant supposées provenir des interrogateurs les plus lointains, donc les moins con- cernés par la présence de la plateforme mobile dans leur secteur de surveillance. La présente invention a pour objet un procédé et un dispositif de limitation de trafic ne limitant ce trafic qu'en périodes de pointe. Le procédé de limitation de trafic conforme à l'invention consiste à limiter le nombre des interrogations prises en compte selon des critères de distribution statistique temporelle. Cette limitation consiste à comparer périodiquement le nombre d'interro- gations survenant pendant un intervalle de temps de durée déter- minée à une valeur limite, et à bloquer les interrogations incidentes dès que cette limite est atteinte, jusqu'à la comparaison suivante. Le dispositif de mise en oeuvre du procédé de l'invention comporte une porte d'entrée à fonction ET, recevant sur une de ses entrées des impulsions représentatives des interrogations, la sortie de cette porte étant reliée d'une part à une sortie d'autorisation de prise en compte d'interrogations, et d'autre part à un compteur dont la sortie est reliée d'une part à un additionneur relié par ailleurs à une mémoire stockant au moins une valeur de critère, et d'autre part à une première entrée d'un comparateur, la sortie de l'addi- tionneur étant reliée à un dispositif de mémorisation d'au moins une valeur de consigne, dont la sortie est reliée à une deuxième entrée dudit comparateur, la sortie de ce comparateur étant reliée via un dispositif de mémorisation à une deuxième entrée de ladite porte ET. La présente invention sera mieux comprise à la lecture de la description détaillée de plusieurs modes de réalisation, pris comme exemples non limitatifs, et illustrée par le dessin annexé, sur lequel: - la figure 1 est un bloc diagramme d'un dispositif de limi- tation de trafic conforme à l'invention - les figures 2 à 5 sont des blocs diagrammes de modes de réalisation perfectionnés du dispositif de la figure 1, et - la figure 6 est un bloc diagramme d'une variante du dispositif de la figure 1. Le dispositif de limitation de trafic représenté sur la figure 1 reçoit sur sa borne d'entrée I des impulsions correspondant chacune à une interrogation parvenant au transpondeur (non représenté) dans lequel est logé le dispositif de l'invention. Ce transpondeur fait partie d'un système d'interrogation/réponse tel qu'un radar secon- daire ou un système IFF. La borne 1 est reliée à une première entrée d'une porte ET référencée 2. La sortie de la porte 2 est reliée à une borne de sortie 3 et à l'entrée de comptage d'un compteur 4. Sur la borne 3 apparaissent les signaux de validation produits par le dispositif de l'invention, de la façon expliquée ci-dessous, ces signaux autorisant le transpondeur à accepter les demandes des interrogateurs concernés. Il est toutefois bien entendu que l'on pourrait tout aussi bien produire sur la borne 3 un signal d'inhibition, en insérant un inverseur juste en amont. La sortie du compteur 4 est reliée d'une part à une première entrée d'un additionneur 5, et d'autre part à une première entrée d'un comparateur 6. La deuxième entrée de l'additionneur 5 est reliée à la sortie d'un circuit de mémoire 7, qui peut être, dans le cas le plus simple, un registre. Ce circuit 7 contient au moins une valeur KT, ou critère, représentant le nombre maximum d'impulsions incidentes (sur la borne 1) autorisées pendant un intervalle de temps Ti quelconque de durée T. La sortie de l'additionneur 5 est reliée à un circuit de mémoire 8 mémorisant au moins une valeur de consigne Vc. Dans le cas le plus simple, le circuit 8 peut être un registre. La sortie du circuit 8 est reliée à la deuxième entrée du comparateur 6. La sortie du circuit 6 est reliée à un circuit de mémoire 9. Dans le cas le plus simple, le circuit 9 est une bascule. La sortie inversée du circuit 9 est reliée à la deuxième entrée de la porte 2. Considérons un intervalle de temps courant Ti. Soit Ni le nombre d'impulsions arrivant à l'entrée I pendant cet intervalle de temps. Deux cas peuvent se présenter: a) Ni, KT: les Ni impulsions doivent être intégralement transmises à la sortie 3, b) Ni> KT: les KT premières impulsions parmi les Ni impulsions incidentes doivent parvenir à la sortie 3, puis plus aucune impulsion ne doit parvenir à la sortie 3 jusqu'à la fin de l'intervalle Ti. Ce procédé est mis en oeuvre par le circuit décrit ci-dessus de la façon suivante. Les impulsions incidentes sont transmises à la sortie 3 tant que la porte 2 n'est pas bloquée. Chaque impulsion ainsi transmise incré- mente le compteur 4 d'une unité. Au début d'une période Ti, le compteur 4 se trouve, du fait des comptages antérieurs à une valeur initiale Nt. On charge alors dans la mémoire 8 la quantité Vc = Nt + KT obtenue en additionnant par le circuit 5 le contenu du compteur 4 et de la mémoire 7. Cette quantité va servir de valeur de consigne jusqu'à la fin de l'intervalle Ti. Pendant tout le reste de l'intervalle Ti, on compare dans 6, avec une périodicité t, l'état du compteur 4 au contenu de la mémoire 8. Si on atteint l'égalité, le signal de sortie du comparateur 6 change d'état logique. La mémoire 9 mémorise cet événement et envoie un signal de blocage à la porte 2. La seule condition requise pour que le compteur 4 ne puisse pas dépasser la valeur de consigne est que l'on choisisse la valeur de t (périodicité de la comparaison dans 6) suffisamment petite pour qu'il ne puisse pas s'y produire plus d'une seule impulsion incidente. On peut également traiter le signal incident (juste en amont de l'entrée 1) à l'aide d'un circuit logique permettant de masquer toutes les impulsions postérieures à la première dans chaque période t. Un tel circuit est évident à réaliser pour l'homme de l'art, et ne sera pas décrit en détail. Le circuit représenté sur la figure 2 est un perfectionnement de celui de la figure 1. Dans le circuit de la figure 1, les résultats obtenus peuvent dépendre de l'instant d'origine choisi pour le peigne des intervalles de temps Ti. Une pointe de densité temporelle des impulsions incidentes peut être masquée par suite de son partage entre deux intervalles de temps consécutifs Tj, Tj+l. Pour éviter un tel inconvénient, on utilise le mode de réalisation représenté sur la figure 2. Sur cette figure 2, comme sur les figures 3 à 6, les éléments similaires à ceux de la figure I sont affectés des mêmes références numériques. Dans le mode de réalisation de la figure 2, une mémoire 10 remplace le registre 8 du circuit de la figure 1. Cette mémoire 10 comporte n "cases" mémoire (équivalant chacune à un registre), avec n = T/t. A chaque période ti, on compare l'état du compteur 4 à la valeur de consigne VCi (c'est-à-dire l'une des n valeurs de consigne VC0 à VCn_1 de la mémoire 10), correspondant à la case i. Ensuite, le contenu de la case i est réactualisé avec la valeur Ni + KT, Ni étant l'état du compteur 4 à la fin du temps ti. Les n cases, ou adresses, de la mémoire 10 sont explorées cycli- quement, et une même case m est examinée selon une périodicité nt = T, qui est bien l'intervalle de temps de référence correspondant à KT. Les intervalles de temps de référence des cases de mémoire consécutives sont décalés de t. Dans un mode de réalisation, on utilise en tant que mémoire 10 une mémoire vive, d'une capacité de 64 octets. Le circuit de la figure 3 représente une première générali- sation de celui de la figure 2 permettant de mettre en Qeuvre la fonction du circuit de la figure 2 pour une pluralité d'intervalles de temps de référence T associés à une pluralité de valeurs KT. Pour simplifier le dessin et les explications, on a limité à deux le nombre d'intervalles de temps de référence, à savoir TI et T2, mais il est bien entendu que leurnombre peut être beaucoup plus grand. A ces deux intervalles de temps, on associe deux valeurs KT, à savoir Ki et K2, avec K2>KI. Les valeurs K1 et K2 sont mémorisées dans une mémoire de critères 11. Du fait que l'on doit stocker, dans le cas présent, deux jeux de valeurs de consigne correspondant aux deux critères (T1, K 1) et (T2, K2), on utilise une mémoire 12 de valeurs de consigne plus importante que précédemment. Cette mémoire 12 comporte deux ensembles de mémorisation 13, 14 mémorisant respectivement les nI et n2 ensembles de valeurs de consigne (Vc'0 à Vc'nl l) et (Vc"0 à Vc"n2). Bien entendu, ces deux ensembles de mémorisation ne sont pas forcément distincts: on peut utiliser un seul circuit de mémoire dont on commande l'adressage de façon à obtenir, à un instant quelconque d'adressage, une valeur de consigne dans chacun de ces deux ensembles de valeurs. Les nombres nl et n2 sont tels que ni = T1/t et n2 = T2/t. Etant donné que l'on a affaire ici à deux cas de fonctionnement, la sortie du comparateur 6 est reliée à une mémoire 15 à deux "cases" stockant les résultats de comparaison correspondant à ces deux cas. Les sorties inversées de ces deux cases sont reliées chacune à une entrée d'une porte ET 2A à trois entrées remplaçant la porte 2. Il est bien évident que la fonction logique accomplie par la porte 2A pourrait être réalisée par toute autre variante ou moyen équivalent sans sortir du cadre de la présente invention. Le circuit de la figure 3 fonctionne en multiplex temporel, les deux jeux de valeurs de consigne étant adressés alternativement. Le temps élémentaire t doit être un diviseur commun de TI et T2. Le nombre de "cases" de mémoire requis pour la mémoire 12 est n =nl + n2 = (TI + T2)/t. Si l'un des deux intervalles de temps de référence, par exemple T2, est beaucoup plus grand que l'autre (TI1), l'invention prévoit qu'il n'est pas nécessaire de réactualiser aussi souvent les valeurs de consigne du critère (T2, K2) que celles correspondant au critère (TI, K 1). On utilise alors le circuit de la figure 4, dans lequel, par rapport à celui de la figure 3, on utilise une mémoire 16 de valeurs de consigne à la place de la mémoire 12. Dans cette mémoire 16, la capacité de l'ensemble de mémorisation correspondant à T2 n'est pas augmentée dans les mêmes proportions que T2. On a choisi ici, à titre de mode de réalisation préférentiel, mais non limitatif, nl = Tl/t et n2 = T2/TI. Les tests des critères (TI, K1) et (T2, K2) se font à chaque intervalle de temps t. En ce qui concerne le premier ensemble de mémorisation 17, relatif à Ti (nl valeurs de consigne Vc01 à Vcnlll), une même adresse ("case" mémoire) est testée et réactualisée au bout d'un temps T1, c'est-à-dire après chaque série de nl temps élémentaires t. En ce qui concerne l'ensemble de mémorisation 18 contenant les n2 valeurs de consigne relatives à T2 (n2 valeurs de Vc02 à Vcn2 1), chacune des n2 cases de mémoire est utilisée selon le cycle suivant: - nl lectures dans une case donnée avec la période t - écriture dans cette case de la valeur de consigne réactualisée - passage à la case suivante. La réactualisation d'une telle case a donc lieu avec une périodicité de nl x n2 x t = T2. Le comptage par le compteur 4 et la présentation des impul- sions incidentes sur la sortie 3 sont arrêtés dès que l'une quelconque des valeurs de consigne en vigueur est dépassée. On a représenté sur la figure 5 le cas le plus général du circuit de l'invention. On stocke dans une mémoire 19, p critères K1 à Kp. La mémoire 20 de valeurs de consigne comporte 1 ensembles de mémorisation (ou "pages") dans chacun desquels sont stockées les valeurs de consigne correspondant à chacun des p critères. Le comparateur 6 est suivi d'une mémoire 21 à ú cases de mémoire reliées chacune à l'une des p entrées d'une porte 22 NON-OU dont la sortie est reliée à la deuxième entrée de la porte 2. La variante du circuit de l'invention représentée sur la figure 6 diffère des autres modes de réalisation décrits ci-dessus par le fait que l'entrée de la mémoire 8 n'est reliée qu'au compteur 4, l'addi- tionneur 5 étant relié aux sorties de la mémoire 8 et de la mémoire 7. Ainsi, la mémoire 8 est actualisée avec la valeur courante du compteur 4, l'addition avec la constante Ki qui fournit la valeur de consigne Vci ayant lieu juste avant chaque comparaison dans le comparateur 6. Bien entendu, cette variante peut être utilisée dans l'un quelconque des modes de réalisation des figures I à 5. Selon un autre aspect de l'invention, on peut utiliser l'un quelconque des circuits décrits ci-dessus pour commander un circuit de commande automatique de gain. Le franchissement d'un des critères se traduit par un changement de niveau logique à la sortie 23 du comparateur 6. Un circuit fournissant une tension proportion- nelle à la fréquence de ces franchissements pourra être utilisé pour engendrer la tension de commande de CAG. Un tel circuit est bien connu de l'homme de l'art et ne sera pas décrit en détail. REVENDICATIONS I. Procédé de limitation de trafic pour système interro- gateur/répondeur, tel qu'un radar secondaire ou un système IFF, caractérisé par le fait que l'on limite le nombre des interrogations prises en compte selon des critères de distribution statistique temporelle. 2. Procédé selon la revendication 1, caractérisé par le fait que la limitation consiste à comparer périodiquement le nombre (Ni) d'interrogations survenant pendant un intervalle de temps (Ti) de durée déterminée (T) à un critère (KT), et à bloquer les interro- gations incidentes dès que cette limite est atteinte, jusqu'à la comparaison suivante. 3. Procédé selon la revendication 2, caractérisé par le fait que la limitation consiste à comparer périodiquement le nombre d'inter- rogations totalisées dans (n) intervalles de temps de durée (T), décalés les uns par rapport aux autres d'un temps (t = T/n), à un même critère (KT) et à bloquer les interrogations incidentes dès que cette limite est atteinte, jusqu'à la comparaison suivante. 4. Procédé selon l'une des revendications 1, 2 et 3, caractérisé par le fait que la limitation consiste à comparer périodiquement le nombre d'interrogations survenant pendant plusieurs intervalles de temps de durée déterminée (TI, T2...) à plusieurs valeurs limites (KI, K2...), et à bloquer les interrogations dès que l'une quelconque des limites est atteinte, jusqu'à la comparaison suivante. 5. Dispositif de limitation de trafic pour système interro- gateur/répondeur tel qu'un radar secondaire ou système IFF, carac- térisé par le fait qu'il comporte une porte d'entrée à fonction ET (2), recevant sur une de ses entrées (1) des impulsions représentatives des interrogations, la sortie de cette porte étant reliée d'une part à une sortie (3) d'autorisation de prise en compte d'interrogations, et d'autre part à un compteur (4) dont la sortie est reliée d'une part à un additionneur (5) relié par ailleurs à une mémoire (7) stockant au moins une valeur de critère, et d'autre part à une première entrée d'un comparateur (6), la sortie de l'additionneur étant reliée à un dispositif de mémorisation (8) d'aut moins une valeur de consigne, dont la sortie est reliée à une deuxième entrée dudit comparateur, la sortie de ce comparateur étant reliée via un dispositif de mémorisation (9) à une deuxième entrée de ladite porte ET. 6. Dispositif selon la revendication 5, caractérisé par le fait que plusieurs critères étant stockés en mémoire (11, 19), le dispo- sitif de mémorisation (15, 21) disposé à la sortie du comparateur comporte plusieurs "cases" de mémoire reliées chacune à une entrée correspondante de la porte ET (2A) recevant les impulsions repré- sentatives des interrogations. 7. Dispositif selon la revendication 5, caractérisé par le fait que les différentes "cases" de mémoire sont reliées chacune à une porte à fonction OU (22) dont la sortie est reliée à une entrée de ladite porte ET (2). 8. Dispositif selon l'une des revendications 5 à 7, caractérisé par le fait que le compteur (4) est relié à l'additionneur (5) via la mémoire de valeurs de consigne (8), l'autre entrée de l'additionneur étant reliée à la mémoire de valeurs de critère (7), et sa sortie au comparateur (6). 9. Dispositif selon les revendications 1 à 8, caractérisé par le fait que les portes ET (2, 2A), et NON-OU (22) sont remplacées par des circuits accomplissant des fonctions logiques équivalentes. 10. Dispositif selon les revendications I à 9, caractérisé par le fait que le signal de sortie est le complément de tension de ladite sortie d'autorisation (3) et sert à inhiber le transpondeur. Il. Dispositif selon les revendications I à 9, caractérisé par le fait que le signal de sortie (23) du comparateur (6) permet d'engen- drer une tension de commande automatique de gain du récepteur du transpondeur.