Brevet FR2577338A1 — publié le 19860814

PROCEDE DE FABRICATION D'UNE MEMOIRE DYNAMIQUE EN CIRCUIT INTEGRE ET MEMOIRE OBTENUE PAR CE PROCEDE. La présente invention a pour objet une mémoire dynamique du type en circuit intégré ainsi que Je procédé de fabrication de cette mémoire. Les mémoires dont il est question dans la présente invention sont à stockage capacitif de l'information. Dans ces mémoires un point mémoire, ou cellule, comporte un transistor dont la grille est reliée à une connexion dite ligne de mot et dont les deux électrodes principales sont reliées d'une part à une capacité de stockage de l'information et d'autre part à une ligne de transfert d'information dite ligne de bit. La ligne de transfert permet la lecture de l'information inscrite dans le point mémoire ou l'écriture d'une information. Pour la lecture, le transistor du point mémoire reçoit par la ligne de mot une impulsion sur sa grille, il devient conducteur, la capacité se décharge et l'information qu'elle contient est col- lectée par la ligne de bit. Pour l'écriture, l'inverse se produit: une information à enregistrer est présente sur la ligne de bit, la grille du transistor reçoit une impulsion par sa ligne de mot, le transistor devient passant, et la capacité se charge. Par ailleurs la lecture étant destructive elle est en général suivie d'une opération de réécriture de l'information dans le point. L'inconvénient des mémoires dynamiques à stockage capacitif de l'information est que l'information contenue dans les points mémoire s'évanouit avec le temps. Pour remédier à cet inconvénient on est conduit d'une part à rafraîchir l'information contenue dans les points mémoire, et d'autre part, par mesure de prévention, à augmenter la capacité de stockage de chaque point mémoire. Plus la capacité de stockage est élevée et plus la fréquence avec laquelle il faut rafraîchir la mémoire peut être réduite. Par ailleurs lors des opérations de lecture et d'écriture d'un point, le déblocage du transistor revient à mettre la capacité de stockage en parallèle avec la capacité de la ligne de bit. En effet les lignes de bit qui s'étendent à travers tout le plan de la mémoire constituent, du fait même de leur longueur, des capacités: une capacité entre la ligne de bit et la masse du substrat semiconducteur dans lequel est intégrée la mémoire. Il est admis que l'information contenue dans une capacité de point mémoire est encore lisible lorsque la capacité du point mémoire est supérieure au quinzième de la capacité de la ligne de bit. Au- delà les bruits de transmission perturbent la signification de la lecture. Les capacités de chaque point mémoire sont réalisées par opposition de deux couches conductrices, séparées par une couche isolante. Pour augmenter la capacité des points mémoire il a été imaginé d'étaler la capacité plus ou moins sur toute la surface du point mémoire. Cette technique rencontre une limite: l'augmen- tation de la densité d'intégration. En effet si le nombre des points mémoire par unité de surface augmente, la valeur de la capacité affectée à chaque point et qui est réalisée de cette façon sera réduite d'autant. Plutôt que d'étaler la capacité au-dessus du point mémoire, il a même été imaginé de réaliser des tranchées tout autour du point mémoire et de réaliser des capacités par opposition de couches conductrices appliquées sur les parois et entre les parois de ces tranchées. Cette technique est cependant difficile à mettre en oeuvre. Elle est d'autant plus efficace que les tranchées sont plus profondes ce qui est par ailleurs d'autant plus difficile. Enfin lors de l'utilisation de la mémoire, la rapidité avec laquelle les ordres de lecture ou d'écriture peuvent être exécutés dépend de la rapidité avec laquelle les lignes de mot peuvent transmettre les impulsions à destination des transistors concernés. Pour des besoins de simplification de fabrication, les lignes de mot sont confondues avec les électrodes de grille des transistors: elles sont constituées par des bandes de silicium séparées des canaux de conduction des transistors par une mince couche d'oxyde de grille. Le silicium de ces connexions n'est jamais parfaitement conducteur. Les lignes de mot sont donc résistives. Comme elles sont par ailleurs également capacitives du fait de Jeur environnement (comme les lignes de bit) elles induisent la présence de constantes de temps de propagation. Ces constantes de temps constituent une limite à la rapidité de] 'exécution des opérations de lecture et d'écriture. Pour remédier à cet autre inconvénient il a été imaginé dans l'état de la technique de rajouter, au-dessus et à J'aplomb de chaque ligne de mot, une ligne métallique (très peu résistive) qui connecte à intervalles réguliers la grille en silicium. Les points mémoire reçoivent ainsi les ordres de lecture ou d'écriture plus rapidement que si ces ordres provenaient de la connexion de grille elle-même. L'inconvénient de cette disposition est qu'elle impose la réalisation, au sommet de la mémoire, de lignes de rappel des lignes de mot. Ceci est une opération supplémentaire dans un procédé de fabri- cation. Comme toutes les autres opérations elle contribue à abaisser le rendement de fabrication des mémoires. L'invention permet de remédier aux inconvénients cités en proposant une mémoire dynamique dont les points mémoire sont munis d'une capacité importante résultant de la capacité de jonction entre la source du transistor MOS du point mémoire et un puits réalisé dans le substrat. Par ailleurs dans l'invention la ligne de mot est métallisée ce qui supprime la nécessité de la ligne supérieure supplémentaire. L'invention concerne un procédé de fabrication d'une mémoire dynamique en circuit intégré et à stockage capacitif de l'infor- mation, dont le point mémoire comporte un transistor, en techno- logie MOS, d'une première polarité de canal donnée, et réalisé dans un puits d'une deuxième polarité inverse d'un substrat semi- conducteur, caractérisé en ce qu'il comporte dans l'ordre les phases suivantes: - on définit dans le substrat le réseau des points mémoire et on fait croître une couche d'oxyde épais pour déterminer des sépara- tions entre les points; - on implante dans tout le plan de la mémoire des puits de transistors par bombardement à haute énergie d'impuretés corres- pondant à la polarité inverse; - on réalise les grilles des transistors des points; - et on implante les régions source et drain de ces transistors par auto-alignement sur les grilles et sur les séparations en oxyde épais entre points. L'invention a également pour objet une mémoire dynamique en circuit intégré et à stockage capacitif de l'information du type comportant pour chaque point mémoire un transistor, en technologie CMOS, d'une première polarité de canal donnée, et réalisé dans un puits de polarité inverse d'un substrat semiconducteur, caractérisé en e qu'il comporte des moyens pour augmenter la capacité de jonction, de la jonction source-puits du transistor. L'invention sera mieux comprise à la lecture de la description qui suit et à l'examen des figures qui l'accompagnent. Sur ces figures 1 les mêmes repères désignent les mêmes éléments. Les indications chiffrées données dans la présente description ne peuvent constituer de restriction au champ d'application de l'invention: elles ne sont données que pour mettre en évidence l'apport de l'invention à l'état de la technique. Elles montrent: - figure 1 un ensemble de points mémoire d'une mémoire dynamique concernée par l'invention; - figure 2 la réalisation technologique d'un point mémoire conforme à l'invention; - figures 3 et 4 des diagrammes de concentration d'impuretés dans les différentes régions du point mémoire de l'invention; - figures 5a à 5i des étapes caractéristiques du procédé de fabrication du point mémoire de l'invention; - figures 6a à 6g l'ensemble des masques successifs mis en oeuvre pour définir la géométrie du point mémoire de l'invention; figures 7a à 7g une variante plus performante de l'ensemble des masques; figure 8 la coupe d'un point mémoire modifé selon la variante. La figure 1 représente un point mémoire I d'une mémoire dynamique 2. Ce point mémoire comporte un transistor 3 et une capacité 4. La source 5 du transistor est reliée à la capacité 4 tandis que son drain 6 est relié à une connexion de transfert d'information 7 dite ligne de bit. La grille 8 du transistor 3 est reliée à une connexion 9 dite ligne de mot. Dans l'invention on ne se préoccupe pas de la gestion de la mémoire. Ce qui est important c'est d'augmenter la valeur de la capacité 4 de telle manière que celle-ci présente une valeur importante devant la capacité de la ligne de transfert 7. Cette capacité 4, reliée par. une de ses armatures à la source 5 du transistor 3, est reliée par son autre armature à un potentiel constant figuré symboliquement comme étant la masse. En fait ce qui est important c'est que le potentiel sur la deuxième armature soit constant eu égard à la charge électrique que l'on veut stocker dans cette capacité. La figure 2 représente en coupe un point mémoire du type de celui représenté sur la figure 1. Il possède par ailleurs les propriétés de l'invention. Ce point mémoire comporte en particulier un tran- sistor 3 muni de sa source 5 et de son drain 6. Un canal de conduction 10 est gouverné par la grille 8 du transistor. Cette grille 8 représente également à une ligne de mot 9. La capacité 4 comporte deux couches conductrices 11 et 12 séparées par une couche d'oxyde 13. Elles recouvrent en partie le transistor du point mémoire. La couche 11 est reliée à la source 5 tandis que la couche 12 est commune à plusieurs, voire à toutes les capacités de la mémoire. Cette couche 12 est reliée à un potentiel constant non représenté. Le transistor 3 est placé dans un puits 14 (on dit aussi un caisson) contenu dans un substrat 15. Le substrat est un substrat semiconducteur dans un exemple au silicium. Il est très légèrement dopé. Dans un exemple il est de conductivité P, de résistivité approximative trois Ohms-cm et d'orientation cristallographique . Le puits 14 est de conductivité N. Il est assez dopé. Dans un exemple la concentration des impuretés, au voisinage des régions 5 et 6 de source et drain du transistor, est de l'ordre de 1017 a 1018 atomes de phosphore par centimètre-cube. Cette concentration est à rapprocher des concentrations des puits couramment utilisées en technogie CMOS. Elles sont plutôt de l'ordre de 1016 atomes par cm3. Le substrat 15 est polarisé à un potentiel Vss tandis que le puits du transistor 3 est polarisé à un potentiel Vcc. Dans un exemple Vss représente la masse et Vcc vaut environ 5 volts. Cette polarisation a pour effet de mettre en inverse la jonction puits- substrat. Le puits N est peu profond. Il réduit d'une manière efficace la sensibilité du point mémoire aux particules alpha. Les particules alpha, qui sont produites par le boîtier céramique qui contient la mémoire, induisent dans les puits ou dans les substrats la création de paires électron-trou. Si on n'y prend pas garde, des porteurs mino- ritaires peuvent venir décharger les capacités qui contiennent l'information par migration vers les sources des transistors. C'est la raison pour laquelle la jonction puits-substrat est en inverse: sa barrière de potentiel est telle que les porteurs minoritaires (ici des trous dans le puits N) créés par les paires sont attirés par le fond du substrat qui est proche et qui est relié à la masse. Ces porteurs minoritaires ne déchargent donc pas les capacités. Ceci est obtenu d'autant plus efficacement que le puits est peu profond. La réali- sation des points mémoire en technologie CMOS est donc supérieure de ce point de vue à celle mettant en oeuvre une technologie NMOS (o il n'y a pas de puits). Deuxièmement les puits peuvent également permettre de réduire la sensibilité aux courants de substrat. Ceux-ci induisent eux aussi des pertes d'information dans les points mémoire. En effet les transistors des points mémoire étant en saturation au moment du transfert d'information, il peut y avoir ionisation par impact donnant lieu à des créations de paires. Des trous ainsi créés peuvent venir s'appliquer à des capacités de points mémoire voisins. La quantité d'information contenue dans ces points mémoire voisins est alors altérée. La barrière de potentiel du puits 14 sert à empêcher le retour de ces charges. Une caractéristique importante de l'invention est que la capacité 4 classique se trouve augmentée de la capacité de jonction P+ - N existant entre la source 5 et Je puits 14. La valeur de cette capacité est déterminée par l'étendue de la zone désertée de cette jonction source-puits. Cette étendue est inversement proportion- nelle à la concentration en impuretés du côté le moins dopé de la jonction. Ici Je côté le moins dopé est Je côté du puits. En effet, avec des ordres de grandeurs couramment admis la concentration en impuretés des sources et drains des transistors des points mémoire est de l'ordre de 1019 à 1020 atomes par cm3. Une idée de l'invention est de mettre à profit j'existence de --capacités de jonction, en rendant la capacité de jonction source-puits comparable à la capacité 4 d'un type classique. En augmentant la concentration en impuretés du puits 14, (dopage N) on augmente la capacité de jonction, d'une part par le fond 16 de la jonction et d'autre part par la périphérie 17 de cette jonction. Dans l'invention la concentration en impuretés du puits 14 est différente selon qu'on se place au voisinage du fond 16 d'une région de source 5, c'est-à-dire sensi- blement à une altitude cotée a par rapport au niveau 18 de J'oxyde de grille ou à une altitude cotée b en périphérie 17 de cette région. Les figures 3 et 4 indiquent des profils de concentration d'impuretés dans le puits, d'une part à la périphérie immédiate 17 de la source 5, et respectivement d'autre part au droit du milieu de la région de source 5. Au voisinage de la périphérie 17 le transistor du point mémoire est bordé supérieurement par une région 19 d'oxyde épais. Les profondeurs de repérage sont données en micromètre. Elles montrent que l'épaisseur du puits 14 est de l'ordre de un micromètre sous les régions actives. Elle vaut environ 0,5 micro- mètres sous l'oxyde épais 19. Dans un exemple l'épaisseur de l'oxyde épais 19, est de l'ordre de 0,4 micromètres. Le profil de concen- tration, directement sous cet oxyde épais se maintient, de l'inter- face puits 14 - oxyde épais 19 jusqu'à la cote b, à environ 5.1017 atomes de phosphore par cm. Dans un exemple la cote b vaut légèrement plus que 0, 2 micromètres. Par contre sur la figure 4 on remarque que le fond de la région de source 5 (située à l'altitude a) se trouve dans des régions o la concentration de type N est inférieure à cette valeur. Dans un exemple, la concentration y est de l'ordre de 5 à 8. 1016. La zone désertée de la jonction source- substrat à la cote a est donc plus épaisse qu'en périphérie 17. En conséquence la capacité de jonction à la périphérie 17 est supérieure à la capacité de fond 16. Cet effet particulier est mis en oeuvre dans l'invention pour venir renforcer la valeur de la capacité classique de stockage 4. La capacité périphérique devient com- parable, voire supérieure, à la capacité 4. Les profils de concentration représentés sur les figures 3 et 4 sont inhabituels. D'une part la valeur des concentrations y est supérieure à la pratique: en technologie CMOS le fait de réaliser des puits à concentration élevée minimise des phénomènes gênant d'armoçage des thyristors parasites. Dans cette technologie un puits de conductivité inverse de celle du substrat contient des transistors de polarité de canal inverse. Il peut donc y avoir géographiquement succession de régions dopées N P N P ou P N P N. En absence de précaution un effet thyristor peut se déclencher. Pour réduire cette probabilité, on est conduit à réaliser des puits dont la concentration en impuretés est élevée. Mais ordinairement les concentrations d'impuretés dans les puits doivent être limitées à quelques de 1016 3 atomes par cm de manière à pouvoir ajuster la tension de seuil des transistors. Par ailleurs la forme du profil de concentration est ici importante. En effet dans tous les procédés de fabrication les puits sont dopés avant réalisation des autres régions du circuit intégré. Les concentrations imposées à différentes cotes dans les puits ont alors tendance à se répartir par diffusion uniformément dans tout le puits. Cette diffusion résulte de toutes les opérations successives subies par le circuit intégré ultérieurement. Dans l'invention les concentrations ne sont pas étales, elles comportent un maximum. La cote de ce maximum est choisie. On remarque sur les figures 3 et 4 le dopage P correspondant au substrat 15. Sur la figure 4, la source présente à proximité de la surface 20 d'oxyde de grille une concentration bien plus élevée, de l'ordre de 1019 atomes de bore par cm3. Cette dernière concentration est tout à fait habituelle. Les figures 5a à 5i montrent les différentes étapes du procédé de fabrication du point mémoire ainsi décrit. Elles permettent d'at- teindre les concentrations représentées sur les figures 3 et 4 et dont on a précédemment expliqué les effets techniques. Dans un premier temps on décrira des opérations telles qu'elles se présentent au cours d'un procédé sans se préoccuper de la configuration des différentes régions. Celles-ci seront décrites ultérieurement à l'examen des figures 6a à 6g. On supposera pour la simplicité de l'explication, qu'au cours du procédé ce sont des masques àdéquats qui sont appliqués pour venir définir les parties intéressées des points mémoire. Une caractéristique importante de l'invention est qu'on implante les impuretés des puits après réalisation des régions 19 d'oxyde épais. Par implantation on peut imposer la formation de pics de concentration à une altitude (b) souhaitée et à une valeur (1017) désirée. Autrement dit l'implantation des puits est faite d'une manière rétrograde: c'est-à-dire pour partie à travers les oxydes épais de séparation. La préexistence de ces oxydes épais empêche la difusion ultérieure, dans la direction de ces oxydes épais, des impuretés implantées. Le pic de concentration se maintient à l'altitude et à la valeur choisies malgré le recuit que subit plus tard la pastille. Ceci est dO ici au coefficient de ségrégation du phosphore à l'interface puits-oxyde épais. L'implantation rétrograde est apparente sur la figure 2: le fond du puits 14 présente un décrochement 21-22 entre les parties qui sont situées respec- tivement sous les régions 19 d'oxyde épais et sous les régions actives destinées à recevoir les transistors 3. La figure 5a présente un substrat semiconducteur 15, dans un exemple au silicium, légèrement dopé P. Le substrat a été recouvert par croissance d'une mince couche 23 d'oxyde de silicium, puis, par dépôt, d'une couche 24 de nitrure de silicium. Au moyen d'un premier masque, on définit alors la couche 24 par photolithographie et gravure du nitrure de silicium. La couche 23 empêche la couche 24 d'induire des efforts mécaniques destructeurs dans le substrat 15 pendant la croissance de l'oxyde d'isolement 19. Le premier masque sert ainsi à délimiter les régions actives et les régions o vont être réalisés les oxydes épais de séparation entre points mémoire (les régions 25). Puis on fait croître un oxyde d'isolation jusqu'à une épaisseur de 4000 angstrôms par exemple. La couche 24 de nitrure sert de barrière à l'oxydation. L'oxyde initial 23 et le nitrure 24 sont ensuite dissouts (figure 5b) et on procède à une deuxième opération de photomasquage définissant un puit P- 26 (figure 5c). La figure 5c montre une couche de résine 27 protégeant certaines régions de la pastille. Cette couche de résine est appliquée au cours de la deuxième opération de photomasquage au moyen d'un deuxième masque. La justification de la réalisation des puits P- se trouve dans le fait que l'invention se trouve proposée ici dans une technologie CMOS. Alors que tous les points mémoire d'une pastille sont réalisés dans un seul et unique puits (un puits 14), des circuits périphériques et de gestion des points mémoire peuvent être réalisés en technologie MOS complémentaire. Il importe donc dans la pré- sente description d'indiquer comment sont réalisés les puits qui contiennent les circuits de commande de la mémoire. En fait, les puits 26 sont de faux puits. Ce sont des puits P dans un substrat P-, seul leur profil de concentration permet de les distinguer du substrat. L'implantation, symbolisée par trois flèches verticales, est obtenue par bombardement électronique d'atomes de bore à deux énergies: un premier bombardement profond à 300 KeV et un deuxième bombardement moins puissant en surface qui permet d'ajuster le seuil des transistors à canal N implantés dans les puits 26. Une troisième opération de photomasquage définit ensuite le puits N: figure 5d. Une couche de résine 28 vient maintenant protéger les régions des puits préalablement implantés. L'implan- tation du ou des puits N comporte un double bombardement elec- tronique d'atomes de phosphore. Une première implantation pro- fonde à 500 KeV conduit à un puits N de profondeur sensiblement égale à 1 micromètre sous les régions actives et à 0,5 micromètres sous l'oxyde épais. Le pic de concentration atteint quelques 1017 atomes par cm à l'altitude b à l'aplomb de la couche d'oxyde épais ainsi que sous l'altidude a à l'aplomb des parties actives. Une deuxième implantation en phosphore à 100 KeV environ permet ensuite d'ajuster la concentration en surface à quelques 1016 atomes 3 par cm. Les profils de concentration obtenus sont ceux représentés sur les figures 3 et 4. Une troisième implantation mais d'atomes de bore cette fois et à faible énergie peut permettre de contre doper le puits en surface pour obtenir un bon seuil de conduction des transistors canal P. La figure 5d montre une partie de la mémoire munie d'une part d'un faux caisson 26 et d'autre part du puits 14 qu'on vient ainsi d'implanter. Puis on réalise un oxyde de grille 20 dont l'épaisseur voisine 250 à 300 angstrôms. Cette phase correspond à la figure 5e. Elle est classique l'oxyde est obtenu par croissance thermique. La figure 5f représente en partie l'opération de réalisation des grilles. Pour celles-ci, on dépose et on dope (par exemple au Po CL3) une première couche de polysilicium 8 par des techniques standards. Par ailleurs, dans le but de réaliser la métallisation 9, on dépose au- dessus de ce premier niveau de polysilicium 8 une couche 9 de siliciures de tungstène: WSi2 ou WSi3. Puis au moyen d'un quatrième masque et au cours d'une quatrième opération de photomasquage on définit et on grave les grilles. Les grilles servent de ligne de mot dans le plan mémoire. Ces grilles sont suggérées par les pointillés de la figure 5f. L'épaisseur de la couche de polysilicium de grilles vaut environ 4000 angstrôms; celle de siliciures de tungstène vaut environ 1500 angstrôms dans un exemple. Toutes les grilles des transistors étant définies, par une cinquième opération de photomasquage (figure 5g) on protège par une couche de résine 30 les parties périphériques de la mémoire ou on ne veut pas implanter des transistors à canal P comme ceux des points mémoire. Ces derniers sont implantés par bombardement à faible énergie, mais à- haute densité, d'impuretés en bore. De cette manière on réalise les sources 5 et drains 6 des transistors 3 des points mémoire. Cette implantation est auto-alignée, d'une part avec les régions d'oxyde épais 19 et d'autre part avec la couche de polysilicium-siliciures de tungstène des grilles. L'implantation des régions de drain et source est faite de telle manière que le fond 16 de ces régions se situe à peu près à l'endroit o la concentration en impuretés N du puits est la plus forte. Dans un exemple la profondeur du fond 16 vaut environ 5000 angstrôms. On remarque que cette implantation n'a pas traversé la couche d'oxyde épais 19 qui ne vaut que 4000 angstr6ms: c'est parce que l'implantation est faite à faible énergie. La figure 5h montre une ouverture 31 pratiquée du côté de la source du transistor. Cette ouverture est effectuée après que l'ensemble du plan mémoire ait été recouvert par croissance ther- mique d'une couche 32 d'oxyde de silicium. Cette ouverture est obtenu par un sixième photomasquage et au moyen d'un sixième masque. On dépose ensuite en un deuxième niveau sur toute la surface du plan mémoire une deuxième couche de polysilicium 11 que l'on dope en bore. On dope la couche 11 en bore pour ne pas créer entre elle et la source 5 (qui elle est éffectivement dopée en bore à l'endroit de l'ouverture 31) une jonction électronique. Le dopage de la couche 11 a pour conséquence que le fond 16 de la source subit à l'aplomb de l'ouverture 31 un décrochement 33 situé en dessous du niveau 16. En se reportant à la figure 4 on constate que ce décrochement a pour effet de transporter la zone désertée du niveau a au niveau a' plus bas. Elle est donc transportée vers des régions o la concentration en impuretés du puits 14 va en augmentant. Au niveau a' la concentration dans le puits 14 est plus forte. La capacité de jonction s'en trouve donc favorablement augmentée. Dans un exemple l'épaisseur de la couche 11 est de l'ordre de 3000 angstrôms. Puis on effectue une septième opération de photomasquage au moyen d'un septième masque pour définir et graver les zones du plan mémoire o l'on désire réaliser les plaques 11 des capacités. Puis on oxyde la couche 1l déposée jusqu'à une épaisseur de 300 à 400 angstr6ms environ. L'épaisseur de la couche d'oxyde 13 obtenue est destinée à servir de diélectrique entre les deux plaques de la capacité classique du point mémoire. Elle n'est maintenant plus critique. En effet la capacité classique est bien renforcée par la capacité de jonction de l'invention. Il n'est donc plus utile de prendre des risques pour la réalisation de la couche 13 entre plaques. La figure 5i comporte la deuxième plaque 12 de la capacité classique du point mémoire. Celle-ci est réalisée comme la première par déposition chimique en phase gazeuse de silicium. Ceci est un troisième niveau de dépôt de silicium. Puis elle est définie et gravée au moyen d'un huitième masque; et enfin elle est recouverte par croissance thermique d'une couche d'oxyde de silicium. L'épaisseur de la couche 12 est du même ordre que celle de la couche 11. Le troixième niveau de polysilicium peut être dopé au choix en bore ou en phospore. Avec une neuvième et une dixième opération de photo- masquage, on réalise les connexions de transfert d'information 7 en aluminium déposé. La neuvième sert à réaliser une ouverture 37 (figure 2) dans le drain 6 du transistor. La dixième sert à définir les lignes de bit 7. D'autres opérations sont encore exécutées qui ne sont pas caractéristiques de l'invention. Les figures 6a à 6g montrent le dessin de certains des masques utilisés pour définir les différentes zones de plan mémoire. Pour la compréhension de la superposition de ces masques chacun d'eux comporte un repère, x y, qui pendant l'utilisation est sensé être aligné sur un repère du plan mémoire. Tous ces masques comportent des parties opaques, rayées, et des parties transparentes qui bordent les parties opaques. Le premier masque utilisé dans la première opération de photomasquage est représenté sur la figure 6a. Il donne un apperçu de la répétitivité du motif des points mémoire. Ce masque permet de définir les régions 19 d'oxyde épais qui séparent les points mémoire: ce sont des parties transparentes. Le motif unitaire de ce masque à la forme générale d'un T. En fait ce motif unitaire correspond à deux points mémoire adjacents reliés à une même ligne de transfert d'information et à deux lignes de mot adjacentes. Sur la figure 1, ce sont par exemple le point mémoire 1 et celui qui se trouve en dessous de lui. Là o est inscrit le repère, à gauche de J'axe y, on distingue un tracé crénelé 17. Comme le puits du plan mémoire est implanté partout ce tracé correspond en fait à la limite de l'oxyde épais d'une part et à la périphérie de la région de source 5 d'autre part. La raison pour laquelle le tracé est crénelé réside dans le soucis d'augmenter la longueur de périphérie de la zone de source. Ceci va dans le sens de l'augmentation de la capacité de stockage.En effet suite à l'implantation des régions de source et drain, les recuits thermiques amènent les régions de source 5 contre ces parties hautement concentrées du puits N (sous l'oxyde épaisl. Une des particularités de l'invention est de permettre une juxtaposition facile des régions de drain 6 de deux points mémoire adjacents. Dans le but de réduire la capacité de la ligne de transfert d'information (ligne de bit) on s'efforce de réduire la longueur du contour de la région 6. En effet, comme on a augmenté la capacité périphérique des régions sources, la capacité périphérique de la région de drain 6 est également augmentée. Il en résulte que la capacité de la ligne de transfert d'information est également augmentée. Or la capacité de la ligne de transfert d'information est bien supérieure à la capacité de stockage: par exemple 10 fois. Tout en doublant par l'invention la capacité de stockage, approxi- mativement sa valeur passe de une unité à deux unités, on augmente également la capacité de la ligne de transfert: d'une unité appro- ximativement. Elle vaut alors onze unités. Proportionnellement, l'amélioration vaut donc légèrement moins que 100 %. En fait tout ceci est très lié à la hauteur du pic de concentration à la cote b du puits 14. Il suffit d'augmenter cette dernière pour ajuster la capacité à la valeur demandée. On notera cependant que le fait d'accoler deux drains 6 de deux points mémoire adjacents divise la périphérie du drain commun par deux. Dans la variante représentée par les figures 7a à 7g et 8 le soucis est le même. On minimise la capacité de ligne de bit en réduisant les dimensions des drains 6. Les régions de drain sont maintenant cantonnées à des régions 61, 62 latérales aux régions de canal de conduction. Dans la variante les régions de drains de deux points mémoire géographiquement adjacents ne sont plus confondues: elles sont séparées en deux régions distinctes. On verra plus loin que par une couche 41 de polysilicium, déposée en même temps que la couche 11 (mais à des endroits différents), ces deux drains sont quand même électriquement reliés. La solution de la variante permet aussi bien entendu de réduire le contour des régions de drain* elles sont limitées par le contour des embouts 61 et 62. Les deuxièmes et troisièmes masques utilisés pendant les deuxièmes et troisièmes opérations de photomasquage ne sont pas représentés. Il sont complémentaires l'un de l'autre. Dans une confi- guration classique, o les points mémoire sont distribués au centre d'un plan mémoire et o les organes de gestion sont répartis sur le pourtour de ce plan le deuxième masque protège la partie des points mémoire et le troisième masque protège la partie périphérique des circuits de gestion. Le quatrième masque représenté sur les figures 6b et 7b pour la variante permet, lors de la quatrième opération de photomasquage qui succède à la réalisation des grilles métallisées, de définir et de graver les connexions de grille. On a rappelé par des tirets sur les figures 6a et 7a l'endroit ou le quatrième masque vient se superposer. Ce n'est qu'après la réalisation des lignes de mot 8 - 9 que l'implantation effective des sources 5 et drains 6 des points mémoire est réalisée. Le cinquième masque n'est pas représenté. En dehors des régions périphériques de la mémoire, tout le plan mémoire reçoit les implantations de source et drain des points. L'implantation des transistors canal N contenus dans ces régions périphériques est classique: elle n'est pas évoquée ici. Le sixième masque de la figure 6c permet de réaliser les ouvertures 31 qui serviront à connecter les capacités classiques des points mémoire. Dans la variante (figure 7c) on réalise en plus des ouvertures 47 pour connecter les embouts de drains 61 et 62. On -1iC 2577338 peut réaliser les ouvertures 47 en une fois pour deux embouts adjacents à relier. Dans ce cas la partie centrale de l'ouverture 47 ne traverse bien entendu pas l'oxyde épais 19. Des tirets rappellent que ces ouvertures sont -situées au dessus des régions 5 dans la figures 6a et aussi à cheval sur les régions de drains dans la figure 7a. Le septième masque de la figure 6d permet de réaliser la plaque inférieure 11 de la capacité classique des points mémoire. Dans l'invention la capacité classique n'étant pas critique il est tout à fait possible de prendre des précautions pour établir des séparations 34 ou 35 entre des points mémoire adjacents. De cette manière on évite tout risque de court-circuit. On remarquera cependant une caractéristique de l'invention selon laquelle la couche 11 recouvre au moins en partie l'espace de grille du transistor. Elle occupe au mieux la surface. Sur la figure 7d le contour de la couche 41 (à réaliser en même temps que la couche 11) est représenté. Il est prévu pour venir se superposer à l'ouverture 47 dans sa partie basse et se placer dans le prolongement de l'espace 35 dans sa partie haute. Le huitième masque des figures 6e et 7e représente le dessin de la couche 12 de polysilicium du troisième niveau. Cette couche s'étend sur tout le plan mémoire, et au-dessus de la totalité d'un point mémoire, sauf dans une région 36 qui va permettre de réaliser le contact 37 (figures 2, 7f et 3) de drain. Le neuvième masque des figures 6f et 7f permet d'ouvrir le contact de drain. Le dixième masque des figures 6g et 7g définit la connexion 7 de la ligne de transfert. Il est intéressant de noter que la largeur 38 du motif du dixième masque vient s'inscrire exactement dans l'espace 35 prévu dans le septième masque (figures 6d et 7d). Cette disposition permet de limiter l'empilage excessif des couches. Ainsi le contact alu- minium descendant de la ligne de transfert 7 vers l'ouverture 37 est peu profond. Dans la variante il est même en marche d'escalier du fait du décalage procuré par la couche 41. Cette particularité de superposition, associée à la métallisation des lignes de mot en siliciures de tungstène, à la juxtaposition des points mémoire pos- sédant un drain commun, et à la réalisation de capacité classique à '77338 deux niveaux de polysilicium et recouvrant au moins en partie la grille du transistor est de nature à conférer au point mémoire une compacité telle que l'intégration d'un grand nombre de points sur une même pastille devient plus facile. L'utilisation d'une ligne de bit métallique et la minimisation de la capacité de cette ligne de bit améliorent par ailleurs les performances de la mémoire. En effet, si la ligne de bit n'était pas métallique il serait nécessaire de réaliser des lignes de bit de type diffusé. D'autre part si la ligne de mot n'était pas métallisée les temps d'accès s'en trouveraient affectés à moins de réaliser des lignes de mot métal- liques superposées au sommet de la mémoire. Ce serait une couche supplémentaire. L'adjonction de cette couche serait hasardeuse et la place nécessaire pour réaliser les connexions de ces lignes super- posées aux grilles en silicium serait alors tellement importante qu'en définitive le point mémoire devrait être réalisé plus grand. REVENDICATIONS 1. Mémoire dynamique (2) en circuit intégré et à stockage capacitif de l'information du type comportant pour chaqdi point mémoire un transistor (3), en technologie MOS, d'une première polarité (P) de canal (10) donné et réalisé dans un puits (14) d'une deuxième polarité (N) inverse dans un substrat (15) semiconducteur, caractérisée en ce qu'elle comporte des moyens (figures 3 et 4) pour augmenter la capacité de jonction de la jonction source (5)- puits (14) du transistor. 2. Mémoire selon la revendication 1, caractérisée en ce que les moyens pour augmenter la capacité de jonction comportent des régions du puits inégalement dopées dont le pic de dopage est situé d'une part au voisinage (16-33) immédiat des régions drain (6) - source du transistor et d'autre part directement (b) sous des régions (19) d'oxyde épais séparant des points mémoire adjacents dans la mémoire. 3. Mémoire selon l'une quelconque des revendications I ou 2, caractérisée en ce que les pics de dopage correspondent à une concentration d'impuretés de l'ordre de 1017 à 1018 atomes par cm3. 4. Mémoire selon l'une quelconque des revendications 2 et 3 caractérisée en ce qu'elle comporte des moyens (33) pour ajuster la valeur de la capacité de jonction. 5. Mémoire selon l'une quelconque des- revendications I à 4 caractérisée en ce que elle comporte des moyens pour augmenter la surface de la jonction source-puits (figure 6a). 6. Mémoire selon l'une quelconque des revendications I à 5 caractérisée en ce qu'elle comporte des moyens (figures 7a - 7g) pour réduire des capacités de lignes de transfert (7) qui transmettent des informations entre des points mémoire et des circuits extérieurs à la mémoire. 7. Procédé de fabrication d'une mémoire dynamique (2) en circuit intégré et à stockage capacitif (4) de l'information dont le point mémoire comporte un transistor (3), en technologie MOS, d'une première polarité de canal donné (Pl et réalisé dans un puits d'une deuxième polarité inverse (N) dans un substrat (15) semiconducteur, caractérisé en ce qu'il comporte dans l'ordre les phases suivantes: - on définit (figure 6a) dans le substrat le réseau des points mémoire et on fait croître une couche d'oxyde épais pour déterminer des séparations (19) entre les points; - on implante (figure 5d) dans la mémoire les puits des transistors par bombardement haute énergie d'impuretés corres- pondant à la polarité inverse; - on réalise les grilles des transistors (figure 5f) - et on implante (figure 5g) les régions source et drain des transistors par bombardement faible énergie et par auto-alignement sur les grilles et sur les séparations en oxyde épais. 8. Procédé selon la revendication 7, caractérisé en ce que - on ménage dans la région source du transistor du point une ouverture (31); - on réalise en outre ultérieurement une capacité (4) de type classique par opposition d'une première (11) et une deuxième (12Y couche conductrices (11, 12) séparées entre elles par une couche isolante (13) et - on dope (33) la première (11) couche conductrice qui est au contact de la source par ladite ouverture. 9. Procédé selon les revendication 7 ou 8, caractérisée en ce que l'implantation haute énergie comporte deux bombardements à énergies différentes. 10. Procédé selon l'une quelconque des revendications 7 à 9 caractérisé en ce que l'implantation haute énergie des puits est suivie d'une implantation faible énergie d'impuretés correspondant à la première polarité pour améliorer le seuil de conduction des transistors des points.