Brevet FR2574605A1 — publié le 19860613

CIRCUIT INTEGRE DU TYPE BASCULE BISTAPLE. L'invention concerne un circuit intégré du type bascule bistable, à une entrée hyperfréquence et deux sorties complémentaires, les signaux de sortie étant obtenus par - une première opération logique NON-OU entre la sortie du circuit et le signal d'entrée hyperfréquence, et une seconde opération NON-OU entre la sortie complémentaire du circuit et ce signal hyperfréquence, - une première opération logique ET entre le résultat de la première opération NON-OU et le signal hyperfréquence, et une seconde opération ET entre le résultat de la seconde opération NON-OU et le signal hyperfréquence, - une troisième et une quatrième opération logique NON-OU, combinées pour former une bascule bistable du type dit "R-S", dont les entrées sont constituées par les résultats des deux opérations ET et dont les sorties constituent les deux sorties complémentaires du circuit. L'invention trouve son application dans la réalisation d'un circuit intégré diviseur de fréquence par 2. Un circuit, dont les signaux de sortie sont obtenus par la combinaison des mêmes opérations logiques, est connu par la publication de YASUNOBU INABE et KEISUKE KATAOKA dans IEEE, SC-12, N 4, Août 1977, pages 403-406, intitulée "An integrated JK Flip-Flop Circuit". Ce circuit est destiné à former une bascule JK réalisée en technologie ECL et est cons titué d'un flip-flop de type R-S à deux portes NON-OU, d'une paire de portes ET sur les entrées desquelles sont appliqués les signaux J et K, et d'une paire de portes NON-OU de rebouclage, comme il est montré sur la figure 2 du document cité. Ce circuit est commandé par un signal d'horloge applique sur les entrées des portes ET, et des portes NON-OU de rebouclage. Mais les besoins en circuits intégrés toujours plus performants poussent à réaliser des circuits connus dans des nouvelles technologies ultrarapides et à faible consommation, comme par exemple les technologies qui incluent des transistors à effet de champ en arséniure de gallium. Dans le cas où un transistor à effet de champ en arséniure de gallium, du type à enrichissement (ctest-à-dire normalement bloqué à tension grille-source nulle) est utilisé comme élément actif d'un circuit, on peut en effet s'attendre à une très grande vitesse de fonctionnement et à une très faible consommation de ce circuit. Cependant, un circuit tel que celui qui est décrit dans le document cité ne peut pas être transposé directement dans une technologie de transistors à effet de champ à enrichissement. En effet ces transistors présentent une très faible excursion entre le niveau haut et le niveau bas, et pour cette raison, il n'est pas possible de réaliser les portes ET dans cettte technologie. Pour réaliser, dans la nouvelle technologie choisie, un circuit dont les signaux de sortie sont obtenus par la même combinaison d'opérations logiques que le circuit connu, il est impératif de mettre au point une nouvelle logique, ctest-à-dire une nouvelle forme des portes qui définissent les opérations logiques, en tenant compte du fait que la création de cette nouvelle logique ne doit pas se faire au détriment de la rapidité du circuit, et qu'elle doit être compatible avec la logique existante. D'autre part, pour l'application envisagée à un diviseur de fréquence, des conditions particulières sur les temps de propagation dans les différentes parties de la bascule doivent être instaurées. C'est pourquoi, la présente invention vise à fournir un nouveau circuit diviseur de fréquence qui permet de ré- soudre chacun des problèmes technologiques posés. Selon l'invention, ce but est atteint au moyen d'un circuit intégré du type bascule bistable tel que défini dans le préambule, caractérisé en ce que, les transistors étant du type à effet de champ à enrichissement, - la première et la seconde opération logique NON-OU sont réalisées par une première et une seconde porte NON-OU, cha jeune de ces portes NON-OU étant formée de deux transistors placés en parallèle, dont les sources- couplées sont portées à une première tension d'alimentatin c-ontinue, par exemple la masse, dont les drains couplés sont portes à une seconde tension d'alimentation continue par l'intermédiaire d'une charge, dont les grilles reçoivent respectivement les signaux sur lesquels l'opération logique est effectues, le resultat de l'ope- ration étant disponible sur les drains couplés des transistors, - la premiers opération ET suivie de la troisième opération NON-OU d'une part, et la- seconde opération ET suivie de la quatrième opération NON-OU d'autre part, sont réalisées respectivement par une porte mixte (ET, NON-OU) formée d'une pre mière branche dite ET comprenant deux transistors placés en série sur les grilles desquels sont appliquées les entrées de l'opération ET, et formée d'une seconde branche dite OU comprenant un transistor dont la grille reçoit la sortie rebou clée de l'autre porte mixte, le point de connexion des sources du transistor bas de la branche ET et du transistor de la branche OU étant porté au premier potentiel continu (la masse), et le point de connexion des drains du transistor haut de la branche ET et du transistor de la branche OU étant porté au second potentiel continu par l'intermédiaire d'une charge, et caractérisé en ce que chaque porte, NON-OU et mixte est suivie d'un étage tampon servant à diminuer l'impédance de la porte et donc le temps de propagation dans celle-ci, tout en préservant en sortie, un niveau de signal compatible avec l'entres de la porte suivante. Dans une forme de réalisation ce circuit est caractérisé en ce que l'otage tampon est formé d'un transistor suiveur sur la grille duquel est appliqué le signal de sortie de la ports, dont le drain est relié à l'alimentation continue, dont la source est reliée à la masse à travers une diode et une résistance de polarisation, le résultat de l'opération logique étant alors disponible au point de connexion de la diode et de la résistance de polarisation Enfin dans une forme de réalisation préférentielle ce circuit est caractérisé en ce que le résultat des premières opérations NON-OU est appliqué sur la grille du transistor bas de la branche ET des portes mixtes et le signal hyperfréquence est appliqué sur la grille du transistor haut de ces memes branches. L'invention sera mieux comprise à l'aide de la description suivante illustrée par les figures annexées dont - la figure 1 qui montre la combinaison des opérations logiques permettant d'obtenir les signaux de sortie à partir du signal d'entrée hyperfréquence, - la figure 2 qui représente le circuit selon l'invention dans lequel les portes logiques sont formées de transistors à effet de champ à enrichissement, - la figure 9 qui représente une porte NON-ET dans la nouvelle logique selon l'invention, - la figure 4 qui représente la combinaison d'une porte ET et d'une porte NON-OU dans la nouvelle logique selon l'invention. Tel que représentée sur la figure i la bascule selon l'invention comprend une entrée hyperfréquence H et deux sorties complémentaires Q et Q. Cette bascule est destinée à former un circuit intégré diviseur par deux de la fréquence du signal d'entrée H. A cet effet, le signal H et la sortie Q sont soumis à une première opération NON-OU N1, tandis que le signal H et la sortie complémentaire Q sont soumis à une seconde opération NON-OU N2. Le résultat de l'opération N1 et le signal H sont alors soumis à une opération ET E3, tandis que le résultat de l'opération N2 et le signal H sont soumis à une opération ET E4. Le résultat de l'opération E3 et la sortie Q sont enfin soumis à une opération NON-OU N3 dont le résultat est le signal de sortie complémentaire Q, tandis que le résultat de l'opération E4 et la sortie complémentaire Q sont soumis à une opération NON-OU N4 dont le résultat est le signal de sortie Q. Les opérations NON-OU N3 et N4 sont équivalentes à une bascule de type dit "R-S". La table de vérité de la bascule selon l'invention est la suivante (Tableau I) TABLEAU I Temps H N1 N2 E3 E4 N3=Q N4= Q t0 O 1 O O O 1 O t1 1 1 O 1 0 O i t2 1 O O O O O 1 t3 O O 1 O O O On suppose que les conditions initiales, sont celles qui sont affichées dans la table de vérité à l'instant t0. A l'instant t1, le signal hyperfréquence H étant à l'étant haut, le résultat des opérations E3 et E4 est fourni. Parallèlement, les sorties basculent. A l'instant t2, les résultats de N1 et N2 passent à o, et il y a inhibition du résultat de E3 qui passe à 0. A ce moment la bascule S-R de sortie est isolée. La bascule S-R de sortie doit donc avoir mémorisé le nouvel état apparu en sortie avant que l'operation NON-OU N1 de rebouclage n'inhibe la commande du signal hyperfréquence H. La condition de fonctionnement d'une bascule selon cette combinaison d'opérations est donc Temps d'opération E3 + Temps d'opération N3 + Temps d'opération N4 # Temps d'opération N2 + Temps d'opération E3. Lorsque le signal hyperfréquence passe à l'étant bas en t3, la bascule S-R est isolée, le résultat de N2 passe à 1, le résultat de N1 passe à o, et on trouve l'état symétrique de l'étant initial. Le cycle peut alors recommencer, en permettant d'obtenir la division de fréquence par 2 souhaitée. Pour cette application envisagée, une technologie incluant des transistors à effet de champ en arséniure de gallium est particulièrement avantageuse du fait des excellentes propriétés de ces transistors en hyperfréquence, du faible temps de propagation dans les portes et de la faible consommation des circuits. Dans cette nouvelle technologie, les transistors à effet de champ du type à enrichissement sont particulièrement avantageux car ils présentent une consommation particulièrement faible. Mais ils présentent en revanche une excursion logique extrêmement petite, de l'ordre de 0,5 V qui interdit de réaliser des portes ET classiques à l'aide de ces transistors. La réalisation d'un circuit incluant de telles opérations à l'aide de transistors à -effet de champ à enrichissement devra donc tourner cette difficulté par la création d'une nouvelle logique compatible avec la logique existant actuellement dans cette technologie. La logique ~actuellement existante comprend des portes elémentaires à fonction d'inverseur formée d'un transistor à effet de champ dont la source est portée à la masse, le drain à une tension d'alimentation continue VDD à travers une résistance de charge, l'entrée étant appliquée sur la grille et la sortie disponible sur le drain. Une telle logique est appelée DCFL (de l'anglais : Direct Coupled Fisld effect transistor Logic). On appuiera sur le fait que chaque porte de cette logique est absolument compatible telle quelle avec la porte suivante. La fonction NON-OU est réalisée dans cette logique DCFL par deux (ou plusieurs) transistors montés en parallèle dont les grilles reçoivent les entrées, le résultat de l'opération étant disponible sur les drains communs. Cette porte DCFL est également entièrement compatible telle quelle avec la porte DCFL suivants. Dans la plupart des logiques connues la fonction NON-ET notée NE sur la figure 3a est réalisée par deux transistors en série dont les grilles reçoivent les entrées A et 3, la sortie S étant disponible sur le point de connexion avec la charge R1 comme il est montré sur la figure 3b. Dans une logique telle que la DCFL, lorsque chacun des transistors 1 et 2 d'une porte NON-ET est à l'étant haut et que la sortie S est alors à l'étant bas, la tension entre la sortie et la masse est très faible, de l'ordre de 0,2 V, ce qui implique que la tension VDS de chacun des transistors 1 et 2 soit encore plus faible de l'ordre de 0,1 V, et que le courant IDS soit très petit. Or le temps de transit (tpd = time propagation delay) qui est défini par la durée minimale de temps nécessaire pour qu'une charge placée sur la grille d'un transistor induise le transfert, à travers le canal de ce transistor, d'une charge identique sur la grille du transistor de l'otage suivant, est proportionnel à l'impédance de sortie de la porte. Il apparaît donc que, à l'stat bas, l'impédance d'une telle porte NON-ET est grands, et le fonctionnement de cette porte est très lent. Ce fonctionnement rend donc ces portes NON-ET inutilisables dans une logique rapide, et elles sont jusqu'à pré- sent exclues de la logique DCFL. Selon la présente invention un procédé est proposé pour rendre l'impédance de sortie d'une porte plus faible, donc son fonctionnement plus rapide, la porte devenant alors utilisable avec la logique DCFL et compatible avec elle. L'impédance d'une porte NON-ET est rendue plus faible en augmentant la tension de sortie, notamment du niveau bas. Ce résultat pourraît outre obtenu simplement en augmentant la tension d'alimentation VDD. Mais dans ce cas la tension obtenue en sortie de la ports NON-ET ne pourraît être appli quée directement à l'entrée d'une seconde porte DCFL, car elle serait écrêtée à 0,7 V par la diode équivalente qui appa raiAt entre la grille et la source du transistor de cette seconde porto. La solution proposée par la présente invention est l'adjonction à la suite d'une porte NON-ET d'un étage dit "tampon" formé d'un transistor suiveur 4 dont la grille reçoit la sorte ET de la porte NON-ET comme il est montré figure 3c. Ce transistor 4 est monté en drain commun à l'alimentation continue VDg et sa source est relise à ia masse à travers une diode D1 et une résistance R2 de polarisation. La sortie S de la porte NON-ET est alors disponible au point de connexion entre la diode D1 et la résistance R2.Les dimensions du transistor suiveur 4 et de la diode D1, et la valeur de la résistance R2 sont prévues telles que la tension de sortie au points S de cet étage soit compatible avec l'entrée de la porte DCFL suivante et que la tension au noeud M de la porte NON-ET soit aussi grande que possible de manière à ce que l'impédance en ce noeud soit suffisamment faible pour que le temps de propagation dans la porte soit très court. Par un dimensionnement approprié de l'otage tampon, le gain de cet étage est tel que la capacité ramenée par effet Miller sur la grille du transistor suiveur entre le point M ét la masse et qui est donnée directement par ce gain, est faible et que La charge imposée au noeud M de la porte NON-ET est faible. Dans ces conditions une porte NON-ET réalisée à l'aide de transistors à effet de champ à enrichissement, à laquelle est adjoint un étage tampon tel que décrit préeédem- ment, présente un temps de propagation très court, et est compatible avec l'entrée de la porte DCFL suivants. Selon l'invention, une opération ET notée E et une opération NON-OU notée N représentées sur la figure 4a, peuvent être réalisées par une porte mixte telle que représentée sur la figure 4b. Les transistors 1 et 2 montés en série forment l'opération ET et le transistor 3 monté en parallèle sur ces transistors permet d'obtenir en S le signal S = A.B + C A cette porte mixte, est adjoint un étage tampon tel que représenté figure 4c, formé d'un transistor suiveur 4, d'une diode D1 et d'une résistance de polarisation R2. La sortie S est alors disponible au point de connexion entre D1 et R2. L'impédance en M, déterminée par le gain de l'otage tampon est suffisamment faible pour que le temps de propagation dans la porte mixte soit très faible. Le niveau de tension en S est compatible avec l'entres de la porte suivants. On remarquera que grâce à cette porte mixte l'opé- ration ET suivie de l'opération NON-OU sont réalisées en un seul temps de propagation. La figure 2 donne le schéma de la bascule selon l'invention réalisée à l'aide d'une telle porte mixte. En posant tH(H) = temps pendant lequel le signal hyperfréquence est à l'étant haut, tL(H) = temps pendant lequel le signal hyperfréquence est à l'étant bas, en notant que sur la figure 2 les transistors Il et 12 forment la porte NON-OU qui effectue I'opération N1, les transistors 21 et 22 forment la porte NON-OU qui effectue l'opération N2, les transistors 31 et 32 forment la branche ET de I'opération mixte E3,N3, les transistors 41 et 42 forment la branche ET de l'opération mixte E4,N4, le transistor 33 forme la branche OU de l'opération mixte E3,N3, le transistor 43 forme la branche OU de l'opération mixte E4,N4, et en posant également que tpdp(ET,M3) = temps de propagation pour passer de l'étant 1 à l'étant 0 dans la branche ET de la porte mixte M3 qui effectue l'opération mixte E3,N3 tpdR(OU,M3) = temps de propagation pour passer de l'étant O à l'état 1 dans la branche OU de la porte mixte M3. tpdy(N1) = temps de propagation pour passer de l'étant 1 à l'étant 0 dans N1. tpdR(ET,M3) = temps de propagation pour passer de l'étant O à l'étant 1 dans la branche ET de M3. tpdR(N1) = temps de propagation pour passer de l'étant O à l'état 1 dans N1. les conditions temporelles de la bascule, diviseur de fré- quence par 2 selon l'invention sont alors représentées par le jeu des deux inéquations suivantes tpdF(ET,N3) + tpdR(OU,M3) tpdR(N1) # tpdF(N1) ) + tpdR(ET,M3) (i) 4 tH(H) (2) Les portes NON-OU assurant les opérations 51 et N2 doivent avoir des temps de propagation légèrement plus grands que celui des portes mixtes. C'est pourquoi d'une part ce temps de propagation est raccourci par l'adjonction d'un étage tampon analogue à celui des portes mixtes, mais d'autre part, la sortie des portes NON-OU est reliée à l'entrée basse des branches ET des portes mixtes de manière à être chargée par une capacité MILLER importante qui se traduit par une modération du raccourcissement de ce temps de propagation.Le signal hyperfréquence H est au contraire appliqué sur l'entrée haute des branches ET qui présente une capacité MILLER beaucoup plus faible. Les dimensions des transistors et des diodes de chaque étage sont alors prévues de manière à optimiser les inéquations 1 et 2. Les valeurs sont données dans le tableau II suivant TABLEAU tL - RESISTANCES Valeurs TRANSISTORS Longueur de grille (en k#) (en m) R11, R21 1,5 11,12,21,22 - 20 R31, R41 1,5 31,41 80 R12, R22 0,9 32,42 50 R32, R42 - 0,5 33,43 - 20 13,23,34,44 80 35 10 D10, D20 - - 10 D30, D40 - 30 Un transistor 35 peut être monté en parallèle sur le transistor 34 de l'étage tampon de la porte mixte M3. Les transistors 34 et 35 forment ainsi un OU-CABLE. Une tension continus PS d'une valeur équivalente au niveau haut, par exemple 1 volt 5, peut alors être appliquée sur le transistor 35 assurant ainsi le prépositionnement des états de sortie des bascules R-S. En utilisant une tension d'alimentation VDD de 2 V, la bascule selon l'invention trouve son application pour former un circuit diviseur de fréquence par 2, la fréquence d'entrée étant de l'ordre de 3 GHz, avec une puissance eonsom- mée de l'ordre de 30 mW. REVENDICATIONS: 1. Circuit intégré du type bascule bistable, à une entrée hyperfréquence et deux sorties complémentaires, les signaux de sortie étant obtenus par - une premiers opération logique NON-OU entre la sortie du circuit et le signal d'entrée hyperfréquence, et une seconde opération NON-OU entre la sortie complémentaire du circuit et ce signal hyperfréquence, - une première opération logique ET entre le ré- sultat de la première opération NON-OU et le signal hyperfréquence, et une seconde opération ET entre le résultat de la seconde opération NON-OU et le signal hyperfréquence, - une troisième et une quatrième opération logique NON-OU, combinées pour former une bascule bistable du type dit "R-S", dont les entrées sont constituées par les résultats des deux opérations ET et dont les sorties constituent les deux sorties complémentaires du circuit, caractérisé en ce que, les transistors étant du type à effet de champ à enrichissement : - la première et la seconde opération logique NON-OU sont réalisées par une première et une seconde porte NON-OU, chacune de ces portes NON-OU étant formée de dieux transistors placés en parallèle, dont les sources couplées sont portées à une première tension d'alimentation continue, par exemple la masse, dont les drains couplés sont portés à une seconde tension d'alimentation continue par l'intermédiai- re d'une charge, dont les grilles reçoivent respectivement les signaux sur lesquels l'opération logique est effectuée, le ré- sultat de l'opération étant disponible sur les drains couplés des transistors, - la première opération ET suivie de la troisième opération NON-OU d'une part, et la seconde opération ET suivie de la quatrième opération NON-OU d'autre part, sont réalisées respectivement par une porte mixte (ET, NON-OU) formée d'une première branche dite ET comprenant deux transistors placés en série, sur les grilles desquels sont appliquées les entrées de l'opération ET, et formée d'une seconde branche dite OU comprenant un transistor dont la grille reçoit la sortie rebouclée de l'autre porte mixte, le point de connexion des sources du transistor bas de la branche ET et du transistor de la branche OU étant porté au premier potentiel continu (la masse), et le point de connexion des drains du transistor haut de la branche ET et du transistor de la branche OU étant porté au second potentiel continu par l'intermédiaire d'une charge, et caractérisé en ce que chaque porte, NON-OU et mixte est as sociée à un étage tampon servant à diminuer l'impédance de la porte et donc le temps de propagation dans celle-ci, tout en préservant en sortie, un niveau de signal compatible avec l'entrée de la porte suivante. 2. Circuit selon la revendication 1, caractérisé en ce que l'otage tampon est formé d'un transistor suiveur sur la grille duquel est appliqué le signal de sortie de la porte, dont le drain est relié à l'alimentation continus, dont la source est reliée à la masse à travers une diode et une résistance de polarisation, le résultat de l'opération logique étant alors disponible au point de connexion de la diode et de la résistance de polarisation. 3. Circuit selon la revendication 1 ou 2, caractérisé en ce que le résultat des deux premières opérations NON-OU est appliqué sur la grille du transistor bas de la branche ET des portes mixtes tandis que le signal hyperfréquence est appliqué sur la grille du transistor haut de ces mêmes branches. 4. Circuit selon l'une des revendications précédentes, caractérisé en ce que les charges des transistors sont du type résistif. 5. Circuit selon l'une des revendications 2 à 4, ractérisé en ce qu'un transistor supplémentaire est monté en parallèle sur le transistor suiveur de l'otage tampon de l'uns des portes mixtes, formant ainsi un OU-CABLE, et en ce qu une tension continue de commande PS, d'une valeur équivalente au au niveau haut est appliquée sur ce transistor supplémentaire, assurant le prépositionnement des états de sortie des bascules ES.