Brevet FR2581280A1 — publié le 19861031

La présente invention concerne un appareil destiné au traitement d'un signal d'image qui est employé pour coder et, ou bien, décoder un signal d'image binaire. Selon un appareil classiquement connu de traitement de signal d'image, une image, par exemple un document, un schéma, ou n'importe quoi d'autre, est balayée et lue par un dispositif de balayage d'image afin de produire un signal d'image. Ce signal d'image est mis sous forme binaire, puis est transformé en une donnée de code comprimée de manière hautement efficace par l'inter- médiaire d'un système de codage à deux dimensions utilisant par exemple la corrélation entre des lignes adjacentes. Cette donnée de code comprimée est ensuite transmise ou emmagasinée. Un semblable appareil classique de traitement de signal d'image nécessite un circuit de codage par compression du signal d'image binaire et un circuit de décodage du signal d'image codé par compression en un signal d'image binaire. Dans le cas o l'on utilise le système de codage à deux dimensions, pendant le codage et le décodage, l'information de ligne de référence, c'est-à-dire l'information de positions sur les positions de transition (c'est-à-dire de changement) o la valeur de la donnée binaire de la ligne adjacente précédente passe du noir au blanc ou du blanc au noir, doit être codée et décodée. Il y a une grande quantité d'information et, par consé- quent, des mémoires de lignes ayant chacune une capacité assez grande pour que toutes les données d'image binaires d'au moins une des lignes binaires de référence puissent être emmagasinées, sont nécessaires pour le circuit de codage et le circuit de décodage respectivement. Ainsi, l'échelle du circuit et son coQt augmentent extrêmement lorsque la complexité et le détail de l'image augmentent. Il y a également le problème qu'il faut une durée de traitement prolongée pour l'opération consistant à déterminer l'information de positions relative aux positions de transition à partir de la donnée d'image binaire écrite dans la mémoire de lignes. Jusqu'ici, dans le codage, l'information indicative de la position de la cellule image de transition qui a une valeur différente de la valeur de La cellule d'image se trouvant juste avant la cellule image de transition du signal binaire, c'est-a- dire l'adresse de position de transition, est détectée par vérifi- cation des celLules images point par point, le but de la vérifi- cation étant de dire si la valeur de la cellule image passe du blanc au noir ou du noir au blanc, ou bien ne change pas. Toutefois, pour vérifier les cellules images point par point, si l'on suppose qu'il faut une durée de 100 ns par exempLe pour vérifier un point, il faut alors 0,8 s pour vérifier La position de transition de la donnée d'image d'un écran qui est constitué par exemple de 1 mégabyte. Par conséquent, si l'on ajoute le temps de traitement du codage après la détection de la transition, il faut alors quelques secondes pour coder le signal d'image d'un seul écran. Ainsi, dans le cas de la reproduction de l'image par décodage du signal d'image binaire à partir du signal codé de la manière ci-dessus décrite, on cacule la durée de passage de la ligne décodée sur la base du mot de code tout en utilisant l'infor- mation de la ligne de référence. On produit le signal d'image binaire sur la base de la durée de passage calculée et on reproduit l'image. Selon l'appareil classique de traitement de signal d'image, le circuit servant à produire le signal d'image binaire sur la base de la durée de passage est constitué par un compteur ayant 12 bits par exemple. La durée de passage est fixée pour le compteur de 12 bits et est décomptée en réponse à une impulsion d'horloge délivrée à une borne d'horloge. Lorsque la valeur du compteur atteint 0, un signal de transition indicatif du passage du noir au blanc, ou du blanc au noir, est produit dans le signal d'image binaire. Avec une telle structure, de la même façon que pour le circuit de codage, lorsque l'on suppose que la durée d'une impulsion d'horloge est par exemple 100 ns, il faut une durée de 0,8 s pour produire le signal binaire dans le cas o la donnée d'image d'un écran est constituée de I mégabyte par exemple. Si l'on tient compte de la durée nécessaire pour le processus de décodage, il faut quelques secondes pourrerroduire l'image d'un écran. e C'est donc un but de l'invention de proposer un appareil permettant de traiter un signal d'image qui peut résoudre les problèmes classiques ci-desssus exposés. Un autre but de l'invention est de proposer un appareil de traitement de signal d'image dans lequel l'échelle du circuit est réduite. Un autre but de l'invention est de proposer un appareil de traitement de signal d'image dans Lequel le temps de traitement diminue par réduction des temps de codage et de décodage. Un autre but de l'invention est de proposer un appareil de traitement de signal d'image peu onéreux. Un autre but de l'invention est de proposer un appareil de traitement de signal d'image dans lequel au moins des parties d'un circuit de codage et d'un circuit de décodage sont utilisées en commun. Un autre but de l'invention est de proposer un appareil de traitement de signal d'image qui peut s'accomoder d'une modifi- cation du système de codage sans que ceci impose d'importants chan- gements au plan matériel. Selon un aspect de l'invention, ces buts, ainsi que d'autres, sont obtenus à l'aide d'un appareil, ainsi que du procédé mis en oeuvre par celui-ci, de traitement d'un signal d'image com- prenant un circuit d'entrée-sortie de données qui sert à recevoir une donnée d'image d'entrée ou une donnée de code comprimée et à délivrer la donnée de code comprimée ou la donnée d'image de sortie, un circuit de codage servant à coder la donnée d'image d'entrée en la donnée de code comprimée, et un circuit de décodage servant à décoder la donnée de code comprimée en la donnée d'image pour la délivrer. Des moyens de commande sont prévus pour commander le circuit de codage et le circuit de décodage, qui comportent un moyen de mémorisation servant à emmagasiner un programme permettant de commander le circuit de codage et un programme permettant de commander le circuit de décodage. Il est également prévu un moyen de sélection qui sélectionne L'un des programmes de manière à effectuer sélectivement le codage ou le décodage dans le circuit de codage ou le circuit de décodage, de sorte que ledit circuit d'entrée- sortie de donnée sélectivement reçoit la donnée d'image d'entrée ou délivre la donnée d'image de sortie et, sélectivement, délivre la donnée de code comprimée ou la donnée d'image de sortie. Selon un autre mode de réalisation de l'invention, il est proposé un procédé permettant de traiter un signal d'image, qui comprend un circuit d'entrée de donnée servant à recevoir une donnée d'image d'entrée qui possède une première et une deuxième valeur binaire, un circuit de codage servant à coder la donnée d'image d'entrée en donnée de code comprimée, et un circuit de sortie de donnée servant à délivrer la donnée de code comprimée. Le circuit de codage comporte: (i) un premier circuit de détection qui détecte les points de transition o la valeur de la donnée d'image d'entrée passe de l'une à l'autre desdites première et deuxième valeurs binaires, Cii) un compteur servant à produire des adresses les points de transition de la donnée d'image d'entrée, (iii) un deuxième circuit de détection servant à détec- ter si la valeur de la donnée d'image d'entrée ne change pas pen- dant une durée dépassant une durée prédéterminée, (iv) des moyens de commande servant à décoder le compteur de façon qu'il compte à une vitesse plus rapide que la vitesse normale jusqu'à un nombre prédéterminé pendant chaque durée prédéterminée, lorsque la valeur de la donnée d'image d'entrée ne varie pas pendant une durée dépassant une durée prédéterminée, et (v) un codeur servant à coder la donnée d'image d'entrée au moyen des adresses des points de transition de la donnée d'image d'entrée. Selon un autre aspect de l'invention, il est proposé un appareil permettant de traiter un signal d'image, qui comprend un circuit d'entrée de donnée servant à recevoir une donnée d'image d'entrée, un circuit de codage servant à coder la donnée d'image 258 1 280 d'entrée en une donnée de code comprimée à l'aide de la corréla- tion existant entre une ligne précédente, faisant fonction de ligne de référence, et une ligne de codage, et un circuit de sortie de donnée servant à délivrer la donnée de code comprimée. Le circuit de codage comprend: (i) un circuit de détection qui détecte les points de transition o la valeur de la donnée d'image d'entrée passe de l'une à l'autre desdites première et deuxième valeurs binaires et qui produit une donnée d'information en fonction des points de transition, (ii) un premier et un deuxième moyen de mémorisa- tion servant à emmagasiner la donnée d'information, (iii) des moyens de commande servant à commander les premier et deuxième moyens de mémorisation de façon que, tandis que l'un des premier et deuxième moyens de mémorisation se trouve dans un état d'écriture, l'autre se trouve dans un état de lecture et les résultats d'écriture et de lecture s'échan- gent alternativement à chaque ligne, (iv) un moyen de commutation servant à sélective- ment connecter le circuit d'entrée de donnée à l'un ou l'autre des premier et deuxième moyens de mémorisation, et (v) un moyen de codage qui lit la donnée d'infor- mation en fonction des points de transition d'une ligne précé- dente dans l'un des premier et deuxième moyens de mémorisation et qui écrit la donnée d'information en fonction des points de transition d'une ligne de codage dans l'autre des premier et deuxième moyens de mémorisation. Selon un autre aspect de l'invention, il est proposé un appareil de traitement de signal d'image comprenant un circuit d'entrée de donnée servant à recevoir une donnée de code comprimée, un circuit de décodage servant à décoder la donnée de code comprimée d'entrée en une donnée d'image de sortie devant être délivrée, et un circuit de sortie de donnée servant à délivrer une donnée d'image de sortie. Le circuit de décodage comporte: (i) un compteur servant à prépositionner une durée de passage pour la donnée de code comprimée d'entrée, (ii) un circuit de détection servant à détecter si la durée de passage de la donnée de code comprimée d'entrée dépasse un nombre prédéterminé, (iii) des moyens de commande servant à commander le compteur afin qu'il compte à une vitesse plus élevée que la vitesse normale lorsque La durée de passage de la donnée de code comprimée d'entrée dépasse un nombre prédéterminé, et - (iv) un circuit décodeur servant à produire une donnée d'image binaire en fonction de la durée de passage prépositionnée dans le compteur. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexes, parmi lesquels: - les figures 1A à 1C sont des schémas simplifiés permettant d'expliquer le système de codage utilisé dans un appareil de traitement de signal d'image selon un mode de réalisation de l'invention; - la figure 2 est un schéma de principe montrant un appareil de traitement de signal d'image selon un mode de réalisa- tion de l'invention; - la figure 3 est un schéma de principe montrant un circuit de détection de positions de transition dans un mode de réalisation de l'appareil de traitement de signal d'image selon l'invention; - la figure 4 est un schéma de principe montrant un circuit de mémoire d'un mode de réalisation de l'appareil de trai- tement de signal d'image selon l'invention; - les figures 5, 6A et 6B sont des schémas simplifiés servant à expliquer un mode de réalisation de l'appareil de trai- tement de signal d'image selon l'invention; et - la figure 7 est un schéma de principe montrant un circuit de décodage d'un mode de réalisation de l'appareil de traitement de signal d'image selon l'invention. Le système de codage à deux dimensions qui utilise -la corrélation entre les lignes adjacentes, par exemple le système de codage MR (codaqe de read modifié), est employé comme système de codage dans un appareil destiné à traiter un signal d'image selon l'invention. Avec le système de codage MR, le codage est effectué selon le processus suivant. Sur les figures 1A à 1C, des carrés blancs désignent des cellules images blanches et des carrés hachurés désignent des cellules images noires. La cellule image de départ et la cellule de transition sont définies pour le codage, de la manière suivante. Cellule image de départ: La cellule image de la ligne de codage qui devient le point de départ pour le codage, cette cellule étant indiquée par aO. Cellule image de transition: La cellule image qui vient juste après la valeur qui est passée du blanc au noir ou du blanc au noir. Les cellules images de transition de la ligne de codage sont séquentiellement indiquées par a1 et a2. Les cellules images de transitionse trouvant sur la ligne de référence sont représentées par b1 et b2. (Procédé 1) Le mode de passage est détecté en premier. Le mode de passage désigne le cas (fusion) o les parties blanches ou noires (b1 à b2) qui sont apparues dans la ligne de référence disparaissent dans la ligne de codage, comme représenté sur la figure 18. Lorsque le mode de passage est détecté, il est produit le mode de passage "0001". La cellule image de départ ao est décalée en aO' juste au-dessous de b2 (figure 18). (Procédé 2) Dans le cas o te mode n'est pas le mode de passage, il est effectué une vérification permettant de voir si la valeur absolue de la1 b1l > 3, ou non, si bien que l'on détermine si le codage est effectué dans le mode horizontal ou dans le mode verti- cal. Si la1 b11 > 3, le codage est effectué dans le mode horizontal et, si la1 b11 (figure 1C). Dans le mode horizontal, le codage est exécuté dans lecas (nouveau départ) o il existe une corrélation faible entre la ligne d'enregistrement et la ligne de référence et ou du blanc ou du noir sont créés à neuf sur la ligne de codage. Dans le mode horizontal, les distances a. aI et aI a2 sont codées à l'aide du code MH (Huffman modifié) à la suite de "001" indi- quant le mode horizontal. Au même instant, la cellule image de départ est décalée à a2. Dans le mode vertical, le codage est exécuté pour le cas o il existe une forte corrélation entre la ligne de codage et la ligne de référence, et il est effectué sur la base du tableau suivant. Au même instant, la cellule image de départ est décalée à a1. 2 58 1280 mode de cellule image symbole mot code codage de codage mode de passage (b1 b2) P 0001 mode horizontal a0 a1, a1 a2 H 001+ M(a a) + M(a1 a2 00 + M(a0a1)+Maa2) A = 0 a1 b1 = 1 V(O) 1 a1 b1 = 1 VR(1) 011 a1 b1 = 2 VR (2) 000011 mode vertical a1 b1 = 3 VR(3) 0000011 a1 b1 = 1 VL(1) 010 à > 0 a1 b1 = 2 VL(2) 000010 a1 b1 = 3 VL(3) 0000010 Le processus du cas correspondant au codage d'un signal imaginaire va maintenant être décrit. La figure 2 montreunschéma de principe d'un appareil de traitement de signal d'image dans lequel au moins des parties du circuit de codage et du circuit de décodage sont utilisées en commun. L'image, par exemple un document, un schéma, quelque chose d'analogue, qui a été lue par un dispositif d'analyse d'image (non représenté), est transformée en valeurs binaires représentatives du noir et du blanc, afin de produire un signal d'image binaire. Ce signal d'image binaire est transféré comme donnée d'entrée au travers d'un bus I de donnée d'entrée-sortie (I/O). La donnée d'image codée à l'aide du système de codage à deux dimensions suivant est également transférée, comme donnée de sortie, via le bus I de donnée I/O. Dans le cas du décodage, la donnée d'image codée est transférée comme donnée d'entrée via le bus I de donnée I/O et le signal d'image binaire est transféré comme donnée de sortie via le bus 1 de donnée I/O de manière opposée au cas du codage. 258 1 280 Le signal d'image binaire transféré via le bus 1 de donnée I/O est transféré sous forme de donnée paraLlèle de16 bits. Ainsi, le signal d'image binaire des cellules d'images, qui sont disposées de manière continue, se divise toutes les 16 cellules images par exemple. Les signaux d'image binaires constitués chacun de 16 cellules images sont placés de manière à former la donnée parallèle de 16 bits. Cette donnée parallèlte est transférée via le bus de donnée 1 en un registre du type "premier entré premier sorti" (appelé ci-après registre FIFO) 2. Un signal de sortie du registre FIFO 2 est délivré à un circuit 3 de conversion parallèle-série (P/S), par lequel la donnée parallèle d'entrée est transformée en une donnée série. Ainsi, le signal d'image binaire de chaque cellule image est délivré séquentiellement par le convertisseur P/S 3. Un signal de sortie du convertisseur P/S 3 est délivré à un circuit 4 de détection de positions de changement (ou de transition), qui sera expliqué en détail ci-après. Le circuit de de détection 4 sert à produire la positiondz transition de la ligne o la valeur du signal d'image binaire de chaque cellule image qui a été délivrée en séquence passe du noir au blanc ou du blanc au noir. L'information de positions de transition sur la ligne est positionnée à une donnée parallèle de 12 bits par exemple et est délivrée via un registre FIFO 5 à une unité de commande de micro- programme (ci-après appelée MPU) 6 et à un circuit de mémoire 7. Le circuit de mémoire 7 est constitué de deux mémoires 7a et 7b, comme cela sera expliqué en détail ci-dessous. Des états de lecture et d'écriture sont alternativement commutés pour chaque ligne dans les mémoires 7a et 7b. Ainsi, l'information de posi- tionsde transition de la ligne précédente est emmagasinée dans une mémoire. Lorsque cette mémoire possède l'état de lecture, l'autre mémoire possède l'état d'écriture, si bien que l'information de positions de transition de la ligne en cours s'inscrit dans l'autre mémoire. L'information de positionsde transition de la ligne précédente, qui est nécessaire pour le codage MR, est produite par une mémoire possédant le statut de lecture du circuit de mé- moire 7. Cette information de positionsest délivrée au MPU 6. 258 1280 L'information de Dositionsde transition de la ligne en cours, qui est nécessaire au codage MR, est délivrée par le registre FIFO 5 au MPU 6. Le mode de codage ainsi que la durée de passage en blanc et la durée de passage en noir, qui sont nécessaires pour le codage, sont calculés par le MPU 6 sur la base de l'information de positionsde transition de la ligne en cours et de la ligne précédente. La donnée calculée est la donnée parallèle de 12 bits, par exemple et est délivrée par le MPU 6 à un circuit de codage 12. Le circuit de codage 12 est constitué par exemple par une mémoire fixe (ou ROM) et le mode de code basé sur le code MR correspondant à la donnée calculée qui a été délivrée par le MPU 6 est préliminairement écrit dans une table. La donnée calculée venant du MPU 6 est transformée en le mot codé par le circuit de codage 12 grâce au système de codage MR. Ce mot codé est délivré comme donnée série par le circuit de codage 12. Un signal de sortie du circuit de codage 12 est délivré à un circuit 8 de conversion série-parallèle (S/P) par lequel la donnée série est transformée en une donnée parallèle de 16 bits par exemple. Cette donnée codée est introduite dans un registre FIFO 9 et est transférée du registre FIFO 9 via le bus 1 de donnée I/O. On peut maintenant décrire le processus correspondant au cas du décodage. La donnée d'image codée par le système de codage MR est positionnée à la donnée parallèle de 16 bits et est délivrée au registre FIFO 2 via le bus de donnée 1. Le signal de sortie du registre FIFO 2 est délivré au convertisseur P/S 3. La donnée parallèle de 16 bits est transformée en donnée série par le convertisseur P/S 3 et cette donnée série est délivrée à un circuit 10 de conversion série-parallèle (S/P). Le circuit S/P 10 est constitué par un registre à décalage. La donnée série délivrée au convertisseur S/P 10 est transformée en une donnée parallèle pour chaque mot de code et est délivrée à un circuit de décodage 11. Le circuit de décodage 11 est constitué par une mémoire fixe (ROM) de décodage servant à déterminer le mode et produire la durée de passage à partir du code MH et par un circuit géné- rateur de signaux servant à produire le signal d'image binaire sur La base de la durée de passage, comme cela sera expliqué en détail ci-après. Le mot de code délivré au circuit de décodage 11 est appliqué à la ROM de décodage du circuit de décodage 11, par quoi le mode est déterminé. L'information de positions sur les points de change- ment, c'est-à-dire les points de transition de la ligne de réfé- rence, est écrite dans une mémoire 7a ou 7b constituant le circuit de mémoire 7. Lorsque le mode de passage a été déterminé, l'infor- mation de mode est délivrée par le circuit de décodage 11 au MPU 6. La nouvelle cellule image de départ ao' est positionnée au MPU 6 sur la base de l'information de positions de transition de la ligne de référence qui a été emmagasinée dans le circuit de mémoire 7. Lorsque le mode horizontal a été déterminé, la durée de passage est obtenue à partir du mode MH de la ROM de décodage. Le signal d'image binaire est produit à partir du circuit généra- teur de signaux du circuit de décodage 11 sur la base de la durée de passage. Au même moment, l'information de positions de transition relative aux points de changement, o la valeur du signal d'image binaire passe du blanc au noir ou du noir au blanc, est écrite dans l'autre mémoire 7b ou 7a du circuit de mémoire 7 par l'intermédiaire du MPU 6. Lorsque le mode vertical a été déterminé, la durée de passage est calculée sur la base de l'information de positions de la ligne de référence qui est lue dans une mémoire 7a ou 7b du circuit de mémoire 7. Le signal d'image binaire est produit à partir du circuit générateur de signal du circuit de décodage 11 sur la base de la durée de passage. Au même moment, l'information de positions de transition des points de changement o la valeur du signal d'image binaire passe du blanc au noir ou du noir au blanc s'inscrit dans l'autre mémoire du circuit de mémoire 7 par l'intermédiaire du MPU 6. Le signal d'image binaire produit par le circuit générateur de signal du circuit de décodage 11 est délivré au convertisseur 8 S/P et est transformé en une donnée parallèle de 16 bits, puis délivré au registre FIFO 9. Le signal d'image binaire qui est délivré par le registre FIFO 9 est transmis via le bus de donnée 1, de sorte que l'image est reproduite par le signal d'image binaire. Alors que le système de codage MR a été utilisé comme système de codage dans la description ci-dessus donnée, on pourrait également utiliser le système de codage M2R, qui est une prolon- gation du système MR, ou un autre système de codage par compression. Avec la structure ci-dessus présentée, les tampons d'entrée-sortie, les mémoires destinées à emmagasiner l'information de la ligne de référence, etc., sont utilisés en commun dans les circuits de codage et de décodage, de sorte que l'échelle générale du circuit peut diminuer et que l'appareil peut être construit à un moindre coût. Inversement, les programmes relatifs au codage et au décodage sont emmagasinés respectivement dans les mémoires de microprogrammes 6a et 6b du MPU 6. Les modes de codage et de décodage sont commutés par un signal de commande qui est délivré à une borne de commande 6c. Même lorsque le système de codage change, il n'est pas besoin de modifier de manière remarquable la partie matérielle, et ceci peut être réalisé par un simple changement du programme. La figure 3 décrit le circuit de détection de changement. Comme ci-dessus mentionné, le signal d'image binaire transmis via le bus I/O 1 est délivré au registre FIFO 2 sur la base unitaire d'un bloc, o un bloc est constitué de 16 cellules images. Le signal de sortie du registre FIFO 2 est délivré au convertisseur P/S 3. Un signal d'horloge est délivré par la borne 13 au circuit 3 de conversion P/S, par lequel la donnée parallèle du signal image binaire est transformée en la donnée série. Au même moment, le signal de sortie du registre FIFO 2 est délivré à un circuit 14B de détection de noir total et un circuit 14W de détection de blanc total. La donnée du bit le moins significatif (LSB) correspondant à la seizième donnée relativement à la séquence temporelle des données de 16 cellules images venant du registre FIFO 2 est verrouillée dans un circuit de verrouillage 15. Le circuit 14B de détection de noir total détecte si le signal de sortie du registre FIFO 2 comportant la donnée de la dernière cellule image du bloc précédent qui a été verrouillé dans le circuit de verrouillage 15 est ou non la donnée o toutes Les cellules images sont noires. Le circuit de détection de blanc total 14W détecte si le signal de sortie du registre FIFO 2 com- portant la donnée de ta dernière cellule image du bloc précédent qui a été verrouillée dans le circuit de verrouillage 15 est ou non la donnée o toutes les cellules images sont blanches. L'opération consistant à déterminer si la donnée se rapporte aux cellules images toutes en noir_ ou aux cellules images toutes en blanc respectives du circuit de détection de noir total 14B et du circuit de détection de blanc total 14W est exécutée non seulement par détection de la donnée du registre FIFO 2, mais également par celle du LSB du signal de sortie du registre FIFO 2 du bloc précédent qui était verrouillé dans le circuit de verrouillage 15. La raison de cette double détection est d'empêcher un défaut de fonctionnement qui pourrait se produire dans le cas o la transmission de la valeur du signal d'image binaire qui est transmise sous forme de donnée parallèle se produit entre deux données adjacentes. Ainsi, il existe un cas o la tran- sition se produit entre les données adjacentes et la valeur de la cellule image du LSB de la donnée de sortie du registre FIFO 2 du bloc précédent diffère vis-à-vis de la valeur de la cellule image du bit le plus significatif (MSB) de la donnée de sortie du registre FIFO 2 du bloc en cours. De plus, le signal de sortie du registre FIFO 2 du bloc en cours est la donnée ayant toutes ses cellules images noires ou blanches. Dans untel cas, si l'on effectue la détection sans inclure la cellule image du LSB du registre FIFO 2 du bloc précédent, le compteur à 12 bits aura compté jusqu'à 16, de sorte que la transition qui se produit entre les données adjacentes n'aura pas pu être détectée. Le signal de sortie du convertisseur P/S 3 est délivré à un circuit 16 de détection de changement (ou de transition). Un signal d'horloge est délivré par la borne 13 au circuit de détection de changement 16. Le circuit détecteur 16 détecte la position de changement, c'est-à-dire la position de transition, o la valeur du signal d'image binaire, se présentant sous la forme de la donnée série qui est délivrée par le convertisseur P/S 3, passe du noir au blanc ou du blanc au noir. Le signal de sortie du circuit de détection de changement 16 est délivré, comme signal de valida- tion de comptage, à un compteur à 4 bits 17a appartenant à compteur de 12 bits 17. Un signal de sortie de report du comp- teur 17a est délivré, comme signal de validation de comptage, à un compteur de 4 bits 17b via une porte OU 18. Un signal de sortie de report du compteur 17b est délivré, comme signal de validation de comptage, à un compteur de 4 bits 17c. Par la connexion en cascade des compteurs de 4 bits 17a, 17b et 17c, on constitue ainsi te compteur de 12 bits 17 dans sa totalité. Un signal d'horloge est délivré par la borne 13 aux compteurs 17a, 17b et 17c, si bien que le compteur de 12 bits compte dans le sens ascendant à raison d'une unité à la fois. Lorsque la transition est détectée par le circuit de détection de changement 16, l'opération de comptage du compteur 17a s'arrête. Les signaux de sortie du circuit 14B de détection de noir total et du circuit 14W de détection de blanc total sont délivrés à une porte OU 19. Lorsque la donnée de sortie du registre FIFO 2 comportant la donnée de sortie du circuit de verrouillage 15 est une donnée formée de cellules images toutes noires ou de cel- lules d'images toutes blanches, un signal de niveau haut est délivré par la porte OU 19 et est envoyé, comme signal de valida- tion de comptage, au compteur 17b via la porte OU 18. Au même instant, le signal de sortie de la porte OU 19 transmis via la porte OU 18 est délivré à un circuit de commande 20, de sorte que l'opération de comptage du compteur 17a s'arrête en réponse à un signal de sortie du circuit de commande 20. Par conséquent, le compteur de 12 bits 17 compte jusqu'à 16 d'un coup en réponse à une impulsion d'horloge. Le signal de sortie du circuit de com- mande 20 est délivré au registre FIFO 2 et la synchronisation du signal de sortie du registre FIFO 2 est ainsi commandée. Comme ci-dessus décrit, le compteur 17 compte jusqu'à 16 d'un coup en réponse à une impulsion d'horloge lorsque les valeurs de la donnée de 16 cellules images continues, ou plus, ne varient pas et, dans le même temps, lorsque la donnée de sortie du registre FIFO 2 contenant la donnée du LSB du signal de sortie du regaistre FIFO 2 du bloc précédent est une donnée ayant toute ses cellules images noires ou toutes ses cellules images blanches. Dans te cas o certaines des valeurs de la donnée des cellules images apparte- nant aux 16 cellules images continues varient et qu'il existe à la fois des données de cellules images blanches et des données de cellules images noires dans te signal de sortie du registre FIFO 2, le compteur 17 compte une unité à La fois en réponse à une impulsion d'horloge. Dans le même temps, lorsque la transition est détectée par le circuit 16 de détection de changement, L'opéra- tion de comptage du compteur de 12 bits 17 s'arrête et on peut obtenir la position de transition sur la ligne à partir de cette valeur. Avec la structure ci-dessus présentée, par exemple, Lorsque les valeurs de 16 cellules images du signal d'image binaire ne varient pas, le compteur de 12 bits 17 constitué par exemple par les compteurs de 4 bits 17a, 17b et 17c, compte jusqu'à 16 en réponse à une impulsion d'horloge. Ainsi, il est possible de détecter avec une vitesse élevée la position de transition sur la ligne. On va maintenant décrire en détail, en relation avec la figure 4, le circuit de mémoire 7 du mode de réalisation. Sur la figure 4, une impulsion de ligne est délivrée à une borne d'entrée d'horloge CK d'une bascule de type D 22 depuis une borne 21. Un signal de sortie Q de la bascule 22 est délivré à une borne d'entrée de chacune des portes ET 23a et 23d, et un signal de sortie Q est déLivré à une borne d'entrée des portes ET 23b et 23c et à une borne d'entrée de donnée D de la bascule 22. Une impulsion de lecture de niveau bas est délivrée par une borne 26R via l'inverseur 25R aux autres bornes d'entrée des portes ET 23a et 23c. Une impulsion d'écriture de niveau bas est délivrée par une borne 26W via un inverseur 25W aux autres bornes d'entrée des portes ET 23b et 23d. L'impulsion de lecture et l'impulsion d'écriture qui sont délivrées aux bornes 26R et 26W sont produits par le MPU 6. Les signaux de sortie des portes ET 23a et 23b sont délivrés à une porte NI 24a. Un signal de sortie de la porte NI 24a est délivré à une borne CS de sélection de puce de la mémoire 7a. Des signaux de sortie des portes ET 23c et 23d sont délivrés à une porte NI 24b. Un signal de sortie de la porte NI 24b est délivré à une borne de sélection de puce CS de la mémoire 7b. L'im- pulsion d'écriture est délivrée à des bornes de validation d'écri- ture WE des mémoires 7a et 7b depuis la borne 26W. L'état de lecture et l'état d'écriture desmémoires 7a et 7b commutent pour chaque ligne sous l'action de la bascule de type D22, des portes ET 23a à 23d, et des portes NI 24a et 24b. Lorsque l'impulsion de lecture est délivrée par la borne 26R, la donnée de la ligne de référence est lue dans la mémoire qui possède l'état de lecture. Lorsque l'impulsion d'écriture est délivrée à la borne 26W, la donnée, inversement, est écrite dans l'autre mémoire, possédant l'état d'écriture. En d'autres termes, le signal de sortie Q de la bas- cule 22 est délivré à une borne d'entrée de chacune des portes ET 23a et 23d. Le signal de sortie Q des bascules 22 est délivré à une borne d'entrée de chacune des portes ET 23b et 23c. On suppose maintenant que la sortie Q se trouve à un niveau haut et que la sortie Q se trouve à un niveau bas, un signal de niveau haut étant délivré aux bornes 26R et 26W, tandis qu'aucune des impulsions de lecture et d'écriture n'est délivrée. Ainsi, le signal de niveau bas est délivré aux autres bornes d'entrée des portes ET 23a à 23d via les inverseurs 25R et 25W, si bien que toutes les sorties des portes ET 23a à 23d passent à un niveau bas. Ainsi, les sorties des portes NI 24a et 24b passent à un niveau haut et le signal de niveau haut est délivré aux bornes de sélection de puce CS respec- tives des mémoires 7a et 7b. Lorsque l'impulsion de lecture de niveau bas est délivrée par la borne 26R, le signal de niveau haut est délivré aux autres bornes d'entrée des portes ET 23a et 23c via l'inver- seur 25R. Puisque la sortie Q est à un niveau haut et la sortie Q à un niveau bas, la sortie de la porte ET 23a passe à un niveau haut et les sorties des portes ET 23b et 23d passent à un niveau bas. Ainsi, la sortie de la porte NI 24a passe à un niveau bas et la sortie de la porte NI 24b passe à un niveau haut. Dans ces conditions, un signal de niveau bas est délivré à la borne de sélection de puce CS de la mémoire 7a et un signal de niveau haut est délivré à la borne de sélection de puce CS de la mémoire 7b. Lorsque l'impulsion d'écriture de niveau bas est délivrée par la borne 26W, un signal de niveau haut est délivré aux autres bornes d'entrée des portes ET 23b et 23d via l'inver- seur 25W. Puisque la sortie Q se trouve à,un niveau haut et la sortie Q à un niveau bas, la sortie de la porte ET 23d passe à un niveau haut et les sorties des portes ET 23a à 23c passent à un niveau bas. Par conséquent, un signal de niveau bas est délivré à la borne de sélection de puce CS de la mémoire 7b et un signal de niveau haut est délivré à la borne de sélection de puce CS de la mémoire 7a. Dans le même temps, l'impulsion d'écriture de niveau bas est délivrée par la borne 26W aux bornes de validation d'écri- ture WE respectives des mémoires 7a et 7b. Lorsqu'un signal de niveau bas est délivré aux bornes de sélection de puce CS des mémoires 7a et 7b, ces dernières entrent dans l'état de lecture. Lorsqu'un signal de niveau bas est délivré aux bornes de sélection de puce CS et aux bornes de validation d'écriture WE des mémoires 7a et 7b, ces dernières entrent dans l'état d'écriture. Ainsi, tandis que la sortie Q est à un niveau haut et la sortie Q à un niveau bas, lorsque l'impulsion de lecture de niveau bas est délivrée à la borne 26R, la mémoire 7a entre dans l'état de Lecture. Lorsque l'impulsion d'écriture de niveau bas est délivrée à la borne 26W, la mémoire 7b entre dans l'état d'écriture. La sortie Q de la bascule 22 est délivrée à sa borne d'entrée de donnée D. Ainsi, lorsque l'impulsion de ligne est délivrée par la borne 21, les niveaux des sorties Q et Q s'inversent. Par conséquent, dans la ligne suivante, la sortie Q devient un niveau bas et la sortie Q un niveau haut. Dans ce cas, lorsque l'impulsion de lecture de niveau bas est délivrée à la borne 26R, la mémoire 7b prend l'état de lecture. Lorsque l'impulsion d'écriture de niveau bas est délivrée à la borne 26W, la mémoire 7a prend l'état d'écriture. De cette manière, Les états de lecture et 258 1 280 d'écriture des mémoires 7a et 7b commutent alternativement à chaque ligne. Les adresses de lecture des meémoires 7a et 7b sont produits par un compteur 28R, tandis que Les adresses d'écriture sont produites par un compteur 28W. A savoir, lorsque l'impulsion de lecture est délivrée à la borne 26R, un signal de commande de sortie OC est délivré au compteur 28R. Un signal de sortie de comptage du compteur 28R est délivré, comme signal d'adresse, à la mémoire, 7a ou 7b, possédant l'état de lecture. Dans le même temps, l'impulsion de lecture est délivrée à une borne d'entrée d'horloge du compteur 28R via un circuit retardateur 29R, et le compteur 28R compte dans le sens ascendant. Lorsque l'impulsion d'écriture est délivrée à la borne 26W, le signal de commande de sortie OC est délivré au compteur 28W. Un signal de sortie de comptage du compteur 28W est délivre, comme signal d'adresse, à l'autre mémoire, 7a ou 7b, qui possède l'état d'écriture. Dans le même temps, l'impulsion d'écriture est délivrée à une borne d'entrée d'horloge du compteur 28W via un circuit retardateur 29W, et ce compteur compte dans le sens ascendant. L'impulsion de ligne est délivrée, comme signal d'effa- cement, par une borne 30. Les compteurs 28R et 28W sont effacés par l'impulsion de ligne à la fin d'une ligne. Les mémoires 7a et 7b sont connectées, de manière bidirectionnelle, à un bus de donnée 27. L'information de posi- tions de transition qui est délivrée par le registre FIFO 5 est transmise par l'intermédiaire du bus de donnée 27. Par exemple, on suppose que les positions de transition de la donnée d'image binaire de la (n-1) me ligne sont B1, 82, B3,..., comme représenté sur la figure 5, et que la mémoire 7a possède l'état de lecture, la mémoire 7b ayant l'état d'écriture. Dans ce cas, dans la (n-1)ème ligne, comme représenté sur la figure 6B, l'information de posi- * tions de transition B1, 82, 83,... de la donnée d'image binaire è me de la (n-1) Le igne qui est délivrée par le registre FIFO 5 s'inscrit respectivement comme information de ligne de référence aux adresses 0, 1, 2, 3,... de la mémoire 7b grâce aux signaux dresse qui sont produits par le compteur 28W. 258 1280 A 'a n me l.Ine, sU;vante, mer c 7a prerd 'etat d'écriture et la mémoire 75;'état de lecture. Comme représenté sur la figure 5, on suppose que les positions de transition de La donnée d'image binai'e Cour La nme Ligne sont A1, A2, A3,... Dans ce cas, comme représer:é sur la figure 6A, L'information de positions de transition A1, A?, A3,... de 'a donnée d'image e me binaire de la n Li.'ne r est déeivree car le registre fIF0 5 s'inscrit respectivement]omme in'ormation de la liane de refe- rence corresponda t à La tl-re b;,vante aux acresses C, 1, 2, 3,... de la mémoire 7a grâce aux signaux d'adresse qui sont erodu'ts par le comrpteur ?EW. L'information de os+ 'crs de trarsition Bi, a2' B3,... de La (n-1) eme ligne qui a été écrite dans la mémoire 7b eBt lue séquentiellement grâce aux signaux d'adresse qui sont produits par le compteur 28PR. L'information de positions de transi- tion de la ligne de référence qui est nécessaire pour coder ou décoder la donnée d'image de la n ee Ligne est transférée au MPU 6 par L'intermédiaire du bus de donnée 27. L'information de positions de transition s'inscrit alternativement dans les mémoires 7a et 7b pour chaque ligne comme information de positions de La ligne de référence pour le codage ou le décodage de la donnée d'image de la Ligne suivante grâce aux signaux d'adresse qui sont produits par le compteur 28W. L'infor- mation de positions de la ligne de référence servant au codage ou au décodage de la donnée d'image de la ligne de codage est Lue grâce aux signaux d'adresse qui sont produits par le compteur 28R. Avec la structure ci-dessus présentée, les états de lecture et d'écriture des mémoires 7a et 7b sont alternativement commutés à chaque Ligne par l'impulsion de ligne. L'information de positions de transition de la ligne de référence qui est néces- saire pour Le codage est lue dans une mémoire. L'information de positions de transition de la ligne de codage est écrite dans l'autre mémoire. De cette manière, l'information de positions de transition est écrite dans les mémoires 7a et 7b au lieu de la donnée d'image binaire. Par conséquent, l'opération de détection des points de changement de la donnée d'image binaire n'est pas nécessaire et le temps de traitement peut en diminuer. En outre, 258 1280 il n'est pas nécessaire d'utiliser des mémoires de grande capacité pour les mémoires 7a et 7b, de sorte qu'on peut réduire l'échelle de circuit générale. Dans le circuit de décodage 11, le circuit générateur de signal qui sert à produire le signal d'image binaire sur la base de la durée de passage est construit de la manière présentée sur la figure 7. Sur la figure 7, des compteurs descendants de 4 bits 31a, 31b et 31c sont connectés en cascade de façon à constituer un compteur de 12 bits 31. Un signal de report est délivré de chacun des compteurs descendants 31a, 31b et 31c lorsque la valeur de comptage atteint O. Ainsi, le signal de report du compteur 31a est délivré comme signal de validation de comptage au compteur 31b via une porte OU 32. Le signal de sortie de report du compteur 31b est délivré comme signal de validation de comptage au compteur 31c. Les signaux de sortie de report des compteurs 31a, 31b et 31c sont également délivrés à une porte ET 33. Par conséquent, la valeur de la durée de passage est positionnée dans le compteur de 12 bits 31. Cette valeur diminue sous l'action de l'impulsion d'horloge qui est délivrée à une borne 34. Lorsque les valeurs de comptage des compteurs 31a, 31b et 31c deviennent O, un signal de niveau haut est produit par la porte ET 33 et est délivré au MPU 6, si bien que l'on commande la production du signal binaire. Les signaux de report des compteurs 31b et 31c sont également délivrés à une porte ET 35. La porte ET 35 vérifie si la valeur de comptage du compteur 31 dépasse ou non 16. En d'autres termes, lorsque la valeur de comptage du compteur 31 atteint 15 ou moins, les valeurs de comptage des compteurs 31b et 31 deviennent 0 et les signaux de sortie de report sont produits par les comp- teurs 31b et 31c, de sorte qu'un signal de niveau haut est produit par la porte ET 35. De cette manière, il est possible de déterminer si la valeur de la durée de passage positionnée dans le compteur est 16 ou plus. Le signal de sortie de la porte ET 35 est délivré à un circuit générateur d'impulsion 36. Lorsque la valeur du compteur 31 est 16 ou plus, une impulsion de sortie est produite par le circuit générateur d'impulsion 36. Cette impulsion de sortie est délivrée comme signal de validation de comptage au compteur 31b via la porte OU 32. Dans Le même temps, le signal de sortie du circuit générateur d'impulsion 36 est délivré à une porte 37, si bien que le signal de validation de comptage du compteur 31 s'interrompt. Ainsi, lorsque la valeur de la durée de passage posi- tionnée dans le compteur 31 est 16 ou plus, le compteur 31b passe dans l'état de validation de comptage et l'opération de comptage du compteur 31a s'arrête. Par conséquent, alors que la valeur du compteur est 16 ou plus, le compteur 31b décompte à chaque impul- sion d'horloge qui est délivrée par la borne 34. La valeur du compteur de 12 bits 31 diminue de 16 en un coup en réponse à chaque impulsion d'horloge. Lorsque la valeur du compteur 31 devient 15 ou moins, la porte 31 s'ouvre sous l'action du signal de sortie du circuit générateur d'impulsion 36 et le compteur 31a prend l'état de validation de comptage. Le compteur 31a décompte en réponse à chaque impulsion d'horloge qui est délivrée par la borne 34 et la valeur du compteur 31 diminue d'une unité à la fois. Le signal d'image binaire est produit par un circuit 38 générateur de signal d'image binaire en réponse à une instruction venant du MPU 6. Un signal de sortie du circuit générateur 38 est délivré au circuit 8 de conversion S/P et à un circuit tampon 39 à chaque impulsion d'horloge. Le signal d'image binaire dont les 16 bits sont tous blancs ou noirs est formé par le circuit tampon 39. Lorsque la valeur positionnée dans le compteur est 16 ou plus, le signal de sortie du circuit générateur d'impulsion 36 est délivré au circuit tampon 39 et le signal d'image binaire dont les 16 bits sont tous blancs ou noirs est délivré au registre FIFO 9. A savoir, le signal d'image binaire de 16 cellules images est délivré au registre FIFO 9 par une seule impulsion d'horloge. Lorsque la valeur positionnée dans le compteur est 15 ou moins, le signal de sortie de46 bi+ s qui a été transformé er dornnée paratlee par le convertisseur S/P 8 est délivré au registre FIFO 9. Avec la structure ci-dessus présentée, Lorsque la durée de passage positionnée dans le compteur est par exemple de 16 ou plus, le signal d'image binaire de 16 cellules images par exemple est délivré par un seul signal d'horloge, si bien que la durée de traitement du décodage peut dimiruer. Bien entendu, l'homme de L'art sera en mesure d'ima- giner, à partir de l'appareil et du procédé sont la description vient d'être donnée à titre simplement illustrat; et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Appareil de traitement d'un signal d'image, caractérisé en ce qu'il comprend: un moyen (1, 2, 3) d'entrée de donnée servant à rece- voir une donnée d'image d'entrée sous forme non codée ou sous forme codée comprimée; un moyen de codage (12) connecté au moyen d'entrée de donnée et servant à coder la donnée d'image d'entrée non codée reçue et à la délivrer sous forme codée comprimée; un moyen de décodage (11) connecté au moyen d'entrée de donnée et servant à décoder la donnée d'image d'entrée reçue sous forme codée comprimée et à la délivrer sous forme non codée et non comprimée; des moyens de commande (6) comportant un moyen (6a, 6b) de mémorisation de programmes de commande, servant à commander Le moyen de codage et le moyen de décodage et à faire, sélectivement, que le moyen de codage code et comprime la donnée d'image d'entrée non codée reçue ou que le moyen de décodage décode et décomprime la donnée d'image d'entrée reçue à partir de la donnée sous forme comprimée, et un moyen (1, 8, 9) de sortie de donnée connecté au moyen de codage et au moyen de décodage et servant à délivrer la donnée codée comprimée venant du moyen de codage ou la donnée non codée non comprimée venant du moyen de décodage. 2. Appareil de traitement d'un signal d'image, caractérisé en ce qu'il comprend: un circuit (1, 2, 3) d'entrée de donnée servant à recevoir une donnée d'image d'entrée possédant une première et une deuxième valeur binaire; un circuit de codage (12) servant à coder ladite donnée d'image d'entrée sous forme de donnée codée comprimée; et un circuit (1, 8, 9) de sortie de donnée servant à délivrer ladite donnée codée comprimée; o ledit circuit de codage comporte: (i) un premier circuit de détection (4) servant à détecter les points de transition o la valeur de la donnée d'image d'entrée passe de l'une à l'autre desdites première et deuxième valeurs binaires, (ii) un compteur servant à produire des adresses pour Lesdits points de transition de ladite donnée d'image d'entrée, (iii) un deuxième circuit de détection (16) servant à détecter si la valeur de la donnée d'image d'entrée ne change pas pendant une durée dépassant une durée prédéterminée, (iv) un moyen de commande (6) servant à commander le compteur de façon qu'il compte plus vite que la vitesse normale jusqu'à ce qu'un nombre prédéterminé soit atteint pendant chaque durée prédéterminée lorsque la valeur de la donnée d'image d'entrée ne varie pas pendant une durée dépassant la durée prédéterminée, et (v) un moyen de codage servant à coder ladite donnée d'image d'entrée à- l'aide desdites adresses desdits points de transition de ladite donnée d'image d'entrée. 3. Appareil de traitement d'un signal d'image, caractérisé en ce qu'il comprend: un circuit (1, 2, 3) d'entrée de donnée servant à recevoir une donnée d'image d'entrée; un circuit (12) de codage servant à coder ladite donnée d'image d'entrée en une donnée codée comprimée à l'aide de la corrélation qui existe entre une ligne précédente faisant fonction de ligne de référence et une ligne de codage; et un circuit (1, 8, 9) de sortie de donnée servant à délivrer ladite donnée codée comprimée; o ledit circuit de codage comporte: (i) un circuit de détection (4) servant à détecter les points de transition o la valeur de ladite donnée d'image d'entrée varie de l'une à l'autre desdites première et deuxième valeurs binaires et à produire une donnée d'information corres- pondant auxdits points de transition, (ii) un premier et un deuxième moyen de mémorisation (7a, 7b) servant à emmagasiner ladite donnée d'information, (iii) un moyen de commande (6) servant à commander Lesdits premier et deuxième moyens de mémorisation de façon que, tandis que L'un desdits premier et deuxième moyens de mémorisation se trouve dans un état d'écriture, l'autre est dans un état de lecture et lesdits états d'écriture et de lecture varient alter- nativement pour chaque ligne, (iv) un moyen de commutation servant à sélectivement connecter ledit circuit d'entrée de donnée à l'un ou l'autre desdits premier et deuxième moyens de mémorisation, et (v) un moyen de codage servant à lire ladite donnée d'information en fonction desdits points de transition d'une ligne précédente dans l'un desdits premier et deuxième moyens de mémori- sation et à écrire ladite donnée d'information en fonction desdits points de transition d'une ligne de codage dans l'autre desdits premier et deuxième moyens de mémorisation. 4. Appareil de traitement d'un signal d'image, caracté- risé en ce qu'il comprend: un circuit (1, 2, 3) d'entrée de donnée servant à recevoir une donnée codée comprimée, un circuit de décodage (11) servant à décoder ladite donnée d'entrée codée comprimée en une donnée d'image de sortie devant être délivrée; et un circuit (1, 8, 9) de sortie de donnée servant à délivrer une donnée d'image de sortie; o ledit circuit de décodage comporte: (i) un compteur (31) servant à prépositionner une durée de passage de ladite donnée codée comprimée d'entrée, (ii) un circuit de détection (32 à 37) servant à détecter si la durée de passage de ladite donnée codée comprimée d'entrée dépasse un nombre prédéterminé, (iii) un moyen de commande (6) servant à commander ledit compteur de façon qu'il compte à une vitesse plus élevée que la vitesse normale lorsque la durée de passage de ladite donnée codée comprimée d'entrée dépasse un nombre prédéterminé, et (iv) un décodeur servant à produire une donnée d'image binaire en fonction de ladite durée de passage prépositionnée dans ledit compteur. 5. Appareil de traitement de lignes de donnée d'image, caractérisé en ce qu'il comprend: un circuit d'entrée-sortie (1, 2, 3, 8, 9) servant à recevoir et délivrer une donnée d'image binaire et une donnée codée comprimée; un circuit de codage (12) comportant: (i) un premier circuit de détection servant à détecter les points de transition o une donnée d'image binaire d'entrée passe d'une valeur à une autre, (ii) un compteur ascendant servant à produire les adresses des points de transition, (iii) un deuxième circuit de détection servant à détecter si la valeur de la donnée d'image binaire d'entrée ne varie pas pendant une durée prédéterminée de façon à commander le compteur ascendant pour qu'il compte à une vitesse plus élevée que la vitesse normale, et (iv) un moyen de codage de la donnée d'image d'entrée en la donnée codée comprimée de sortie qui utilise ta corrélation entre une ligne précédente, servant de ligne de référence, et une ligne de codage, suivante, sur la base des adresses des points de transition; un circuit de décodage (11) comportant un compteur descendant qui sert à prépositionner une durée de passage de la donnée codée comprimée d'entrée et un troisième circuit de détection qui sert à détecter si la durée de passage de la donnée codée comprimée d'entrée dépasse un nombre prédéterminé, un moyen servant à commander le compteur descendant de façon qu'il décompte à une vitesse plus élevée que la vitesse normale, de sorte que la donnée codée comprimée d'entrée soit décodée en la donnée d'image binaire de sortie, une paire de mémoires (7a, 7b) de donnée servant à emmagasiner les adresses des points de transition de lignes sélec- tionnées de la donnée d'image; un circuit de commande (6) servant à faire que l'une des mémoires de donnée se trouve dans un état d'écriture tandis que l'autre est dans un état de lecture et à échanger alternative- ment les états d'écriture et de lecture pour chaque ligne afin d'écrire ou de lire les adresses des points de transition d'une 2S81280 Ligne précédente dans L'une des mémoires de donnée et les adresses des points de transition d'une ligne de codage-.ou de décodage dans l'autre des mémoires, un microprocesseur (6), comportant des mémoires (6a, 6b) de programmes, servant à faire sélectivement que Les circuits de codage et de décodage agissent pour que Le circuit d'entrée-sortie de donnée reçoive ou délivre sélectivement une donnée d'image binaire et la donnée codée comprimée. 6. Procédé de traitement d'un signal d'image, caractérisé en ce qu'il comprend les opérations suivantes: recevoir une donnée d'image d'entrée possédant une première et une deuxième valeur binaire; coder ladite donnée d'image d'entrée en une donnée codée comprimée; délivrer ladite donnée codée comprimée; o l'opération de codage consiste à: (i) détecter les points de transition o la valeur de Ladite donnée d'image d'entrée passe de l'une à l'autre desdites première et deuxième valeurs binaires, (ii) produire les adresses desdits points de transition de ladite donnée d'image d'entrée en faisant avancer la valeur de comptage dans un compteur, (iii) détecter si la valeur de Ladite donnée d'image d'entrée ne varie pas pendant une durée dépassant une durée pré- déterminée, (iv) faire avancer La valeur de comptage dans le compteur à une vitesse plus élevée que la vitesse normale jusqu'à ce qu'un nombre prédéterminé soit atteint pendant chaque durée prédéterminée lorsque la valeur de la donnée d'image d'entrée ne varie pas pen- dant une durée dépassant la durée prédéterminée, et (v) coder ladite donnée d'image d'entrée en utilisant lesdites adresses desdits points de transition de ladite donnée d'image d'entrée. 7. Procédé de traitement d'un signal d'image, caractérisé en ce qu'il comprend les opérations suivantes: 2581Z80 recevoir une donnée d'image d'entrée; coder ladite donnée d'image d'entrée en une donnée codée comprimée en utilisant la corrélation qui existe entre une ligne précédente, servant de ligne de référence, et une ligne de codage; et délivrer ladite donnée codée comprimée; o ladite opération de codage consiste à: Ci) détecter les points de transition o La vaLeur de ladite donnée d'image d'entrée passe de l'une à l'autre desdites première et deuxième valeurs binaires et produire une donnée d'infor- mation correspondant auxdits points de transition, (ii) emmagasiner sélectivement ladite donnée d'infor- mation dans l'un ou l'autre d'un premier et d'un deuxième moyen de mémorisation, (iii) commander lesdits premier et deuxième moyens de mémorisation de façon que, tandis que l'un desdits premier et deuxième moyensde mémorisation se trouve dans un état d'écriture, l'autre est dans un état de lecture et échanger alternativement lesdits états d'écriture et de lecture à chaque ligne, (iv) lire ladite donnée d'information en fonction desdits points de transition d'une Ligne précédente dans l'un desdits premier et deuxième moyens de mémorisation et écrire ladite donnée d'information en fonction desdits points de transition d'une ligne de codage dans l'autre desdits premier et deuxième moyens de mémori- sation. 8. Procédé de traitement d'un signal d'image, caractérisé en ce qu'il comprend les opérations suivantes: recevoir une donnée codée comprimée; décoder ladite donnée codée comprimée reçue; et délivrer ladite donnée d'image de sortie; o ladite opération de décodage consiste à: (i) prépositionner un compteur au moyen d'une durée de passage de ladite donnée codée comprimée d'entrée, (ii) détecter si La durée de passage de ladite donnée codée comprimée d'entrée dépasse un nombre prédéterminé, (iii) commander ledit compteur de façon qu'il compte à une vitesse plus élevée que la vitesse normale lorsque la durée de passage de ladite donnée codée comprimée d'entrée dépasse un nombre prédéterminé, et (iv) produire une donnée d'image binaire en fonction de ladite durée de passage préétablie dans ledit compteur.