Brevet FR2578085A1 — publié le 19860829

DISPOSITIF DE MEMOIRE A SEMICONDUCTEUR La présente invention concerne un dispositif de mémoire à semiconducteur. L'invention porte plus particu- lièrement sur un perfectionnement apporté à un dispositif de mémoire à semiconducteur tel qu'une mémoire vive sta- tique à synchronisation interne. Une mémoire vive statique à synchronisation interne est connue par exemple d'après l'article "16K static RAM takes new route to high speed" by Rahul Sud et Kim C. Hardee paru dans Electronics, 11 septembre 1980. La figure 1 est un schéma synoptique montrant la structure d'une mémoire vive statique à synchronisa- tion interne de type classique. On décrira tout d'abord une mémoire vive statique à synchronisation interne de type classique, en se référant à la figure 1. Des signaux d'adresse A1 à AN sont appliqués à des amplificateurs d'entrée 11 à 1N. Un signal d'entrée d'inhibition CSext est appliqué à un amplificateur d'inhibition 2, à partir duquel un signal d'inhibition D est appliqué en commun aux amplificateurs d'entrée 11 à 1N précités. Les amplificateurs d'entrée 11 à 1N constituent un circuit NON-OU destiné à recevoir les signaux d'adres- se et le signal d'inhibition CS. Les signaux de sortie des amplificateurs d'entrée 11 à 1N sont appliqués à des circuits détecteurs de transitions d'adresse (qu'on appellera ci-après circuits DTA) respectifs 31 à 3N. Les circuits DTA 31 à 3N génèrent un signal sous la forme d'une seule impulsion sous l'effet d'un changement de niveau dans les signaux d'adresse A1 à AN. Le signal sous forme d'une seule impulsion que produisent les cir- cuits DTA 31 à 3N est appliqué à un circuit NON-OU 4. Le circuit NON-OU 4 est constitué par des transistors à effet de champ MOS 41 à 4N et par un dis- positif de charge 40. Plus précisément, les entrées de grille respectives des transistors à effet de champ MOS 41 à 4N sont connectées aux sorties des circuits DTA 31 à 3N, leurs sources respectives sont connectées au poten- tiel de la masse et leurs drains respectifs sont connec- tés en commun à l'entrée de l'inverseur 5. Le dispositif de charge 40 est connecté entre l'entrée de l'inverseur 5 et le potentiel d'alimentation Vcc. Le dispositif de charge 40 consiste par exemple en un circuit comprenant un transistor à effet de champ MOS et une résistance con- nectés en série. L'inverseur 5 est formé par des transis- tors à effet de champ MOS à canal n ayant une structure enrichissement-enrichissement ou une structure enrichisse- ment-déplétion, ou par des transistors CMOS. La figure 2 est un diagramme séquentiel du fonctionnement du dispositif de mémoire à semiconducteur classique représenté sur la-figure 1. On décrira ci-après le fonctionnement du dispositif de mémoire à semiconduc- teur classique en se référant aux figures 1 et 2. Tout d'abord, comme le montre la ligne (b) de la figure 2, la puce est validée lorsque le signal d'entrée d'inhibition CSext est à un niveau bas. Ensuite, comme le montre la ligne (a) de la figure 2, lorsque le niveau de l'un quel- conque des signaux d'adresse A1 à AN est changé, un chan- gement apparaît à la sortie des amplificateurs d'entrée 11 à lN correspondant au signal d'adresse dont le niveau a changé. Ensuite, celui des circuits DTA 31 à 3N qui correspond à l'amplificateur d'entrée dont le signal de sortie a changé produit un signal sous la forme d'une seu- le impulsion, DTAi, comme le montre la ligne (c). de la figure 2. Lorsque le signal sous la forme d'une seule impulsion DTAi est appliqué au circuit NON-OU 4, à partir de l'un quelconque des circuits DTA 31 à 3N, un signal DTA représenté à la ligne (d) de la figure 2 est appliqué à l'inverseur 5. L'inverseur 5 inverse la polarité du signal DTA et il fournit un signal DTA, représenté à la ligne (e) de la figure 2. Le signal DTA présente une descente rapide mais une montée lente, comme le montre la ligne (d) de la figure 2, du fait que la montée s'effec- tue par stockage dans le dispositif de charge 40 qui est connecté entre le potentiel d'alimentation Vcc et l'entrée cc de l'inverseur 5. Le signal DTA qui est ainsi produit constitue un signal d'horloge de base destiné à la com- mande des caractéristiques temporelles-de fonctionnement d'un circuit périphérique tel qu'un amplificateur de lec- ture ou une charge connectée à une ligne de bit, non représenté. Ensuite, lorsque le signal d'entrée d'inhibition CSext passe du niveau haut au niveau bas, comme-le montre la ligne (f) de la figure 2, toutes les sorties des amplificateurs d'entrée 11 à iN passent du niveau haut au niveau bas. Au moment du passage du niveau haut au niveau bas du signal d'entrée d'inhibition CSext, ce signal est retardé par l'amplificateur d'inhibition 2, de façon à. produire un signal d'inhibition C-S représenté à la ligne (g) de la figure 2, qui présente une transition du niveau haut vers le niveau bas. Ensuite, les sorties des cir- cuits DTA 31 à 3N changent d'état, avec un retard corres- pondant au retard du signal CSext, de façon que le signal DTA représenté à la ligne (j) de la figure 2 soit retardé par l'amplificateur d'inhibition 2 d'une durée correspon- dant à la durée de retard. Ainsi, dans le dispositif de mémoire à semicon- ducteur classique ayant la structure représentée sur la figure 1, le signal DTA est retardé de la durée t repré- sentée sur la figure 2, par le fait que le signal d'entrée d'inhibition CSext est retardé par l'amplificateur d'inhi- bition 2. En d'autres termes, le dispositif de mémoire à semiconducteur classique présente un inconvénient qui con- siste en ce que l'accès par le signal d'entrée d'inhibi- tion CSext est retardé par rapport à l'accès par les signaux d'adresse A1 à AN. Un but principal de l'invention est donc de procurer un dispositif de mémoire à semiconducteur dans lequel il est possible d'augmenter la vitesse de lecture au moment d'un changement d'un signal d'entrée d'inhibi- tion,-sans introduire un changement considérable dans la structure d'un dispositif classique. En résumé, dans un dispositif de mémoire à semiconducteur conforme à l'invention, des circuits de génération d'un premier signal sous forme d'impulsion, établis en correspondance avec un ensemble de signaux d'adresse, produisent un premier signal sous forme d'impul- sion sous l'effet d'un changement de niveau dans les signaux d'adresse, et le premier signal sous forme d'impul- sion est présenté en sortie par l'intermédiaire d'un cir- cuit OU. Ensuite, un second circuit de génération d'un signal sous forme d'impulsion produit un second signal sous forme d'impulsion sous l'effet d'un changement de niveau d'un signal d'inhibition, et un circuit de commande de vitesse de fonctionnement agit sous la dépendance du second signal sous forme d'impulsion de façon à augmenter la vitesse de fonctionnement du circuit OU. Par conséquent, conformément à l'invention, en accélérant la vitesse de montée du front arrière du pre- mier signal sous forme d'impulsion qui est produit par le circuit OU sous l'effet d'un changement de niveau du signal d'inhibition, on peut éviter que l'accès au moment du changement de niveau du signal d'inhibition soit retar- dé par rapport à l'accès au moment du changement. des signaux d'adresse. Dans un mode de réalisation préféré de l'inven- tion, un circuit OU comprend un ensemble de transistors à effet de champ MOS ayant respectivement des grilles con- nectées à la sortie des circuits de génération d'un pre- mier signal sous forme d'impulsion, des sources connectées au potentiel de la masse et des drains connectés en com- mun. Un premier dispositif de charge est connecté entre le potentiel d'alimentation et les drains de l'ensemble des transistors à effet de champ MOS, et un second dispositif de charge est connecté entre le potentiel d'alimentation et les drains de l'ensemble des transistors à effet de champ MOS, de façon que le second dispositif de charge soit validé par le second signal sous forme d'impulsion. Le second dispositif de charge consiste en un circuit série comprenant un transistor à effet de champ MOS et une résistance connectés en série. L'invention sera mieux comprise à la lecture de la description détaillée qui va suivre d'un mode de réali- sation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un dispo- sitif de mémoire à semiconducteur classique; La figure 2 est un diagramme séquentiel destiné à l'explication du fonctionnement du dispositif de mémoire à semiconducteur classique représenté sur la figure 1 et du fonctionnement d'un mode de réalisation de l'invention; La figure 3 est un schéma synoptique d'un mode de réalisation de l'invention. Dans un dispositif de mémoire à semiconducteur représenté sur la figure 3, un circuit de détection de transition d'inhibition 6 destiné à produire un signal sous forme d'une seule impulsion au moment o le signal d'inhibition CS passe du niveau haut au niveau bas, est connecté à la sortie d'un amplificateur d'inhibition 2, comme il est représenté sur la figure 1, de façon à appli- quer à un dispositif de charge 7 un signal CST produit par le circuit de détection de transition d'inhibition 6. Le dispositif de charge 7 est constitué par un circuit série formé par la connexion en série d'un transistor à effet de champ MOS à canal p 71 et d'une charge 72 formée par une résistance, et le transistor à effet de champ MOS à canal p 71 est connecté entre le potentiel d'alimentation V cc et les drains connectés en commun des transistors à effet de champ MOS 41 à 4N dans le circuit NON-OU 4. Les lignes (k) à (p) de la figure 2 montrent des diagrammes séquentiels relatifs au mode de réalisation représenté sur la figure 3. Lorsque le signal d'entrée d'inhibition CSext passe du niveau haut au niveau bas, comme le montre la ligne (k) de la figure 2, le signal d'inhibition CS est retardé d'une durée donnée par l'amplificateur d'inhibition 2, comme le montre la ligne (1) de la figure 2, après quoi le signal CS passe du niveau haut au niveau bas. D'autre part, les sorties des amplificateurs d'entrée 11 à 1N, qui sont fixées au niveau bas, changent conformément à un changement de niveau des signaux d'adresse A1 à AN, sous l'effet du passage au niveau bas du signal d'inhibition CS. Il en résulte que les circuits DTA 31 à 3N produisent le signal sous forme d'une seule impulsion DTAi représenté à la ligne (n) de la figure 2 d'une manière identique à celle décrite précédem- ment en relation avec la figure 1. L'amplificateur d'inhi- bition 2 retarde d'une certaine durée le signal sous forme d'une seule impulsion DTAi. Le signal sous la forme d'une seule impulsion DTAi qui est produit par l'un quelconque des circuits DTA 31 à 3N est appliqué à l'inverseur 5, sous la forme du sigal DTA représenté à la ligne (c) de la figure 2, par l'intermédiaire de l'un quelconque des transistors à effet de champ MOS 41 à 4N. Le signal d'entrée de l'inverseur 5, c'est-à-dire le signal DTA descend rapidement sous l'effet de la montée de l'impulsion de sortie des circuits DTA 31 à 3N, et il monte lentement sous l'effet de la descente de l'impulsion. La montée lente est due au fait que la montée ne s'effectue que par l'intermédiaire du dispositif de charge 40 connecté entre le potentiel d'alimentation Vcc et l'entrée de l'inverseur 5. D'autre part, sous l'effet du changement d'état du signal de sortie de l'amplificateur d'inhibition 2, c'est-à-dire sous l'effet du passage du signal d'inhibi- tion CS du niveau haut au niveau bas, le circuit de détec- tion de transition d'inhibition 6 produit un signal sous la forme d'une seule impulsion CST, comme le montre la ligne (m) de la figure 2. Le signal sous forme-d'impulsion CST a pour effet de débloquer le transistor à effet de champ MOS à canal p 71, et de diminuer l'impédance entre le potentiel d'alimentation Vcc et l'entrée de l'inverseur 5. Il en résulte que la constante de temps qui est le pro- duit de l'impédance précitée et de la capacité des tran- sistors à effet de champ MOS 41 à 4N, est diminuée, et le signal DTA monte rapidement, comme le montre la ligne (p) de la figure 2. Par conséquent, du fait que le signal DTA monte rapidement, on peut corriger un retard dans le temps d'accès au moment du changement du signal d'entrée d'inhi- bition Sext, avec une correction correspondant au retard produit par l'amplificateur d'inhibition 2, ce retard n'existant pas dans le cas de l'accès par les signaux d'adresse A1 à AN. On peut donc obtenir avec le signal d'inhibition les mêmes caractéristiques d'accès qu'avec les signaux d'adresse A1 à AN. Bien que dans le mode de réalisation décrit ci-dessus, le dispositif de charge 7 soit formé par la connexion en série du transistor à effet de champ MOS à canal p 71 et de la résistance 72, le dispositif de charge 7 peut être formé seulement par le transistor à effet de champ MOS à canal p 71. Plus précisément, on peut utiliser n'importe quel dispositif de charge, à condition qu'il puisse être commandé par le signal sous forme d'impulsion CST que produit le circuit de détection de transition d'inhibition 6. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de mémoire à semiconducteur compre- nant un ensemble de cellules de mémoire, caractérisé en ce qu'il comprend: des circuits de génération d'un premier signal sous forme d'impulsion (11 à IN) établis en corres- pondance avec un ensemble de signaux d'adresse pour dési- gner les adresses des cellules de mémoire, de façon à pro- duire un premier signal sous forme d'impulsion conformé- ment à un changement de niveau d'un signal d'adresse cor- respondant; un circuit OU (4) destiné à combiner par une fonction logique OU les premiers signaux sous forme d'impulsions produits par chacun des circuits de généra- tion d'un premier signal sous forme d'impulsion (11 à IN); un circuit de génération d'un second signal sous forme d'impulsion (6) destiné à produire un second signal sous forme d'impulsion sous l'effet d'un changement de niveau d'un signal d'inhibition destiné à valider une puce; et un circuit de commande de vitesse de fonctionnement (7) destiné à commander la vitesse de fonctionnement du cir- cuit OU sous la dépendance du second signal sous forme d'impulsion qui est produit par le circuit de génération d'un second signal sous forme d'impulsion. 2. Dispositif de mémoire à semiconducteur selon la revendication 1, caractérisé en ce que le circuit de génération d'un second signal sous forme d'impulsion (6) comprend des moyens destinés à produire le second signal sous forme d'impulsion sous l'effet du changement de niveau du signal d'inhibition destiné à valider la puce. 3. Dispositif de mémoire à semiconducteur selon la revendication 1, caractérisé en ce que le circuit OU (4) comprend: un ensemble de transistors à effet de champ MOS (41 à 4N) qui comportent respectivement des grilles connectées aux sorties de l'ensemble de circuits de génération d'un premier signal sous forme d'impulsion, des sources connectées au potentiel de la masse et des drains connectés en commun; un premier dispositif de charge (40) connecté entre un potentiel d'alimentation et les drains connectés en commun de l'ensemble de transis- tors à effet de 'champ MOS; et un second dispositif de charge (72) connecté entre le potentiel d'alimentation et les drains connectés en commun de l'ensemble de transis- tors à effet de champ MOS, ce second dispositif de charge (72) étant commandé par le second signal sous forme d'impulsion provenant du circuit de génération d'un second signal sous forme d'impulsion. 4. Dispositif de mémoire à semiconducteur selon la revendication 3, caractérisé en ce que le second dis- positif de charge consiste en un transistor à effet de champ MOS (71). 5. Dispositif de mémoire à semiconducteur selon la revendication 3, caractérisé en ce que le second dis- positif de charge consiste en un circuit série comprenant un transistor à effet de champ MOS (71) et une résistance (72) connectés en série.