Brevet FR2580129A1 — publié le 19861010

La présente invention concerne la transmission numéri- que d'informations codées et plus particulièrement le trans- codage de ces informations en vue de leur insertion sur un canal numérique à débit plus élevé. L'invention s'applique en particulier à la transmission bilatérale d'informations numériques au débit de 704 Klzits/s sur une artère hertzienne offrant des accès au débit de 2048 Kbit/s, par simple remplacement des cartes jonctions à 2 Mbit/s des équipements terminaux. Pour réaliser une telle augmentation de débit, l'hom- me de l'art penserait tout naturellement à insérer des bits supplémentaires sur la trame numérique, à utiliser une métho- de de justification ou toute autre méthode bien décrite dans la technique. De telles méthodes nécessitent toutefois une synchronisation, par exemple grâce à un mot de verrouillage de trame. La présente invention vise à réaliser une augmentation de débit d'un canal numérique sans utiliser de synchronisation particulière. L'invention consiste essentiellement à trans- coder les informations du signal de données de façon bien spécifique. Le système de l'invention s'applique aux données trans- mises aussi bien par câbles que par faisceaux hertziens, par fibres optiques ou par tout autre support pourvu qu'il s'agisse de jonctions codirectionnelles. Le système de l'invention évite l'utilisation d'embrouil- leur-désembrouilleur au niveau 704 Kbit/s ce qui évite la mul- tiplication d'erreurs de transmission. En effet, la fonction essentielle de tels embrouilleurs-désembrouilleurs est d'aug- menter la richesse en transitions sur le canal de données. Et le transcodage de l'invention est tel qu'il augmente pré- cisément la richesse en transitions quel que soit le conte- nu du message à transmettre. La complexité du dispositif de transcodage de l'inventon est extrêmement réduite grâce au système de l'invention. Le système de l'invention procure de grands avantages tels que la fourniture d'alarmes en cas d'absence de signal HDB3 à l'entrée de la jonction ou en cas d'absence du signal binai- re à 2048 Kbit/s en sortie du démultiplexeur de trame. - 2 - Le procédé d'insertion d'un signal numérique sur une voie à débit plus élevé selon l'invention, ce signal numéri- que étant par exemple un signal bipolaire, consiste essen- tiellement à transformer ce signal bipolaire en un signal binaire, à transcoder ce signal binaire au débit le plus bas en un signal binaire au débit le plus élevé, ledit transco- dage se traduisant par, dans chaque séquence de n bits, une substitution de chaque bit par un doublet ou un triplet, cha- que triplet étant formé de la répétition du bit à transmet-- tre pour les deux premiers et de son inverse pour le troi- sième, le doublet étant formé de la répétition simple du bit à transmettre, la séquence ainsi transcodée étant alors for- mée de p bits (p > n), p et n étant des entiers naturels. Selon une application préférée de l'invention, la voie à débit élevé présente un débit binaire de 2048 Kbit/s et la voie à bas débit est de 704 Kbit/s, chaque séquence de la voie à bas débit étant formée de 11 bits et étant trans- formée en une séquence de 32 bits de telle sorte que les dix premiers bits sont remplacés par dix triplets et le onzième bit est remplacé par un doublet. Le dispositif de transcodage mettant en oeuvre le procé- dé de l'invention comporte à l'émission des moyens pour ré- cupérer le signal d'horloge H à partir du signal bipolaire, des moyens pour ranger les séquences de n éléments binaires dans une mémoire 5, des moyens pour extraire lesdits bits sous forme de séquences de p éléments binaires au rythme H' d'une base de temps synchronisé par H signal d'horloge à bas dé- o bit, ledit rythme H' étant déduit du rythme H par une bou- o cle d'asservissement de phase, des moyens pour transcoder chaque bit de la séquence à n éléments binaires en tripletou doublet et former une séquence à p éléments binaires. En réception, le dispositif de l'invention comporte des moyens pour reconnaître chaque séquence de p éléments binai- res et synchroniser l'horloge H à bas débit, des moyens 12 o pour sélectionner un bit dans chaque triplet et un bit dans chaque doublet, des moyens pour inscrire dans une mémoire 16 les bits sélectionnés, des moyens pour reformer le signal bipolaire à faible débit par lecture de la mémoire 16 au rythme de l'horloge H à bas débit. o -- 3 -- Selon une réalisation préférée de l'invention, les moyens pour reconnaître chaque séquence à p éléments binaires en réception consistent essentiellement à reconnaître un dou- blet et les trois bits suivant un doublet. Les moyens 10 pour reconnaître chaque séquence sont es- sentiellement formés de moyens pour comparer l'identité des bits des doublets, l'identité des bits du triplet suivant le doublet, après inversion du dernier bit du triplet. Les moyens 10 pour reconnaître chaque séquence sont es- sentiellement formés de bascules 101 à 105 montées en cas- cade fournissant cinq signaux à l'entrée d'un circuit de comparaison 106 qui compare simultanément cinq bits succes- sifs et détermine s'il s'agit d'un doublet suivi d'un tri- plet. Les moyens 12 pour sélectionner un bit par triplet et un bit par doublet comportent des moyens pour sélectionner le second bit du triplet lorsqu'il y a identité entre les deux premiers, ou l'inverse du troisième bit du triplet lorsqu'il n'y a pas identité entre les deux premiers. Les moyens 12 pour sélectionner un bit par doublet con- sistent à choisir le second bit de chaque doublet. De plus, ces moyens 12 pour sélectionner un bit par tri- plet et un bit par doublet consistent essentiellement en trois bascules (121, 122, 123) montées en cascade, les deux derniè- res fournissant une information à l'entrée d'un détecteur d'er- reurs 124, la sortie des bascules 121 et 122 fournissant une information à l'entrée d'un sélecteur 125, ledit sélecteur étant piloté par la sortie dudit détecteur d'erreurs 124, la sortie dudit sélecteur 125 fournissant l'information sé- lectionnée. L'invention procure de grands avantages tels que la dé- tection d'erreurs et même la correction d'erreurs. D'autres avantages et caractéristiques apparaîtront à la lecture de la description suivante illustrée par des dessins. La figure 1 représente:un schéma général du système émission-réception de transcodage des informations selon l'invention. La figure 2 représente un chronogrammnie des signaux dis- - 4 - ponibles en sortie des blocs émission. La figure 3 illustre le circuit de détection de séquer.n- ce de la figure 1. La figure 4 représente un chronogramme explicitant la récupération de synchronisation. La figure 5 représente le circuit de décodage de la fi- gure 1. La figure 6 représente un chronogramme des signaux ob- tenus en réception, réalisant le transcodage de 2048 Kbit/s en 704 Kbit/s. En se référant à la figure 1, le signal HDB3, par exem- ple, est mis en forme par un circuit 1 bien connu de l'hom- me de métier qui fournit deux signaux HDB+ et BDB correspon- dant aux polarités positive et négative du signal bipolaire HDB3 à l'entrée d'un circuit 2. Ce circuit 2 reçoit le signal d'horloge à 704 Kz issu du récupérateur d'horloge 3. Ce cir- cuit 3 récupère le signal d'horloge avec la phase.exacte du signal de données entrant à 704 Kbit/s en se connectant aux bornes de sortie du circuit 1. Le circuit 2 transformedonc le signal bipolaire en signal binaire. Ce signal binaire est mis dans une mémoire 5 par groupes de 11 bits au ryth- me du signal à 704 Khz,représenté sur le chronogramme'de la figure 2, fourni par la base de temps 6. Ces 11 bits sont ex- traits de la mémoire 5 au rythme du signal d'horloge CK. Ce signal d'horloge CK est une horloge 704 Khz en moyernne mais synchrone du signal d'horloge à 2048 Khz fournie par la ba- se de temps 6, déduite de la fréquence 704 Khz par une bou- cle d'asservissement de phase par exemple. Les données ex- traites de la mémoire 5 au rythme du signal CK sont traitées par un circuit 7 qui est un circuit de codage selon l'inven- tion. Ce circuit de codage 7 permet de remplacer chaque bit extrait de la mémoire 5 par un triplet pour ce qui concerne les dix premiers bits extraits de la mémoire 5, par un doublet pour ce qui concerne le onzième bit. De plus, chaque triplet est tel que les deux premiers bits du triplet sont dans l'état du bit à transmettre, le troisième bit est dans l'état op- posé. Le doublet, par contre, est formé de deux bits dans l'état du bit à transmettre. En se reportant au chronogramme, le signal IV est le si- -5 - gnal de commande d'inversion du troisième bit du triplet tandis que le signal DC est le signal de données à 2048 Khz issu du circuit 7 de codage de l'invention. Une séquence n par exemple est ainsi formée de 32 bits de 10 triplets et un doublet. Ce-signal DC est appliqué à l'entrée d'un cir- cuit 8 d'insertion des alarmes qui agit selon la détection d'un manque sur le signal HDB3 entrant, détecté par exemple par un circuit 4 en sortie de l'amplificateur 1. Ainsi, l'augmentation de débit se fait dans le rappcrt 32/11 ce qui correspond au débit normalisé de 2048 Kbit/s en sortie du circuit 8. De la même façon, le système de l'invention prévoit la récupération du signal HDB3 au débit de 704 Kbit/s à partir de la voie à 2048 Kbit/s. A cet effet, le signal de données à 2048 Kbit/s (D2048) est appliqué, d'une part, à l'entrée d'un circuit 12 de décodage, d'autre part, à l'entrée d'un circuit 10 de détection de séquence. La figure 3 illustre de circuit 10 de détection de sé- quence. Ce circuit d'identification des séquences est basé sur le principe de la reconnaissance d'un doublet et du tri- plet suivant ce doublet. En effet, si l'on. peut contrôler cinq bits successifs et en particulier reconnaître un doublet, on est sûr d'avoir reconnu une séquence. Ainsi, soit la con- figuration suivante: (x, x, x).(a, b) (c, d, e) il suffit, pour décoder avec sécurité la trame à 2048 Khz, de reconnaître cinq bits successifs; on sait ainsi que l'on a reconnu un doublet si a = b et un triplet sic = d et d 4 e. Pour réaliser de telles comparaisons, on dispose essentielle- ment de cinq bascules, comme représenté sur la figure 3, pla- cées en cascade 101, 102, 103, 104, 105. Le signal D2o48 est appliqué à l'entrée de la bascule 101. La sortie de la bascule 105 est appliquée à l'entrée A1 d'un circuit 106 de comparaison. La sortie de la bascule 104 est appliquée à l'entrée B1 du circuit 106 de comparaison. La sortie de la bascule 103 est reliée à l'entrée A2 du circuit 106 de com- paraison. Les entrées A3 et B2 du circuit 106 de comparaison reçoivent le signal sortant de la bascule 102. Le signal sor- tant de la bascule 101, enfin, est appliqué à l'entrée B3 - 6 - du circuit 106 de comparaison après inversion au moyen d'un circuit 107 inverseur. Ces diverses bascules fonctionnent au rythme d'un signal H' d'horloge fourni par la base de temps il. La figure 4 représente un chronogramme de ces diverses comparaisons. Le signal D2048 de données est appliqué à l'en- trée des bascules 101 à 105 ce qui permet d'effectuer la com- paraison (A. = Bi.) simultanée des bits a, b, c, d, e, au moyen du circuit 106. Ce circuit 10 de détection des séquences per- met une remise en phase de la base de temps 11 en asservis- sant cette horloge sur le début d'une séquence. Cette base de temps 11 reçoit le signal d'horloge à 2048 et, par division du rythme par 11/32, par exemple au moyen d'une boucle de pha- se, restitue le rythme initial à 704 Khz. Les données D2048 sont donc également appliquées à l'en- trée d'un circuit 12 de décodage qui fonctionne au rythme 2048 Khz entrant. Ce circuit est illustré sur la figure 5. Il est essentiellement formé de trois bascules 121, 122, 123 placées en cascade, la sortie des deux dernières bascules étant reliée à l'entrée d'un détecteur d'erreurs 124. La sortie de ce détecteur d'erreurs est reliée à l'entrée d'un sélecteur 125 qui reçoit également les signaux sortant des bascules 121 et 122. La sortie du sélecteur 125 fournit le signal corrigé à la mémoire 16. En effet, on convient d'uti- liser la redondance pour corriger les erreurs par comparaison des bits contenus dans les triplets et les doublets. On convient de corriger les erreurs en respectant le cri- tère suivant de correction. Si on appelle 1, 2, 3 les bits formant un triplet, si le bit 1 est égal au bit 2, l'infor- mation prise en compte est le bit 2; si le bit 1 est diffé- rent du bit 2, on convient de corriger le bit à transmettre dans la mémoire 16 et on adopte alors l'inverse du bit 3. Pour les doublets, il n'est pas possible de définir un critère de choix. Dans ce cas, le deuxième bit du doublet est sélectionné de façon arbitraire. Le chronogramme de la figure 6 illustre un exemple du choix des bits à prendre en compte à l'écriture dans la mé- moire 16. Le signal CE est un signal d'horloge écriture synchro- nisé par la reconnaissance du doublet en sortie du circuit10, 2 5 8 0 1 29 =7- dont les fronts descendants définissent l'instant de valida- tion du bit sélectionné. Les signaux Q, Q sont respec- QE -F G tivement les signaux issus des trois bascules 121, 122, 123. Le signal S est le signal corrigé en sortie du sélecteur U 125 que l'horloge d'écriture va valider à l'écriture dans la mémoire 16. Le signal CL est un signal d'horloge lecture fourni par la base de temps 11 permettant de lire cette mémoire 16, C'est une horloge à 704 Khz synchrone de l'horloge à 2048 Khz. Les bits(signal DS)sont donc extraits de la mémoire 16 au rythme de cette horloge CL de lecture pour être appliqués à l'entrée du circuit 17 d'insertion des alarmes. On remar- quera le décalage d'environ une demi longueur de mémoire ap- porté par la base de temps 11 entre l'écriture et la lecture. Les alarmes sont fournies, soit par un circuit 14 qui détecte l'absence ou un manque du signal d'horloge entrante - à 2048 Khz, soit par un circuit 15 qui contrôle le fonction- nement de la reconnaissance de la séquence effectué par le circuit 10. En sortie du circuit 17, le signal binaire à 704 Kbit/s est converti en code HDB3 par exemple ou, de façon plus générale, en code bipolaire au moyen du circuit 18 avant d'Atre retransmis au moyen de la jonction 19 au débit 704 Kbit/s. Le système de reconnaissance des séquences réduit la com- plexité du dispositif de décodage de l'invention. La réalisation du transcodage selon l'invention, au moyen de mémoires tampons associées à des boucles d'asservissement de phase, assure une fonction de dégigotage sur le train nu- mérique. La présente invention présente un intérêt tout particu- lier lorsque la transmission du signal à 2 Mbit/s s'effec- tue par voie hertzienne, par exemple au moyen d'un codage à 4 états de phase. En effet, une éventuelle erreur au ni- veau du décodage différentiel créé deux erreurs dans le si- gnal à 2 Mbit/s. Le système de correction compense en grande partie l'augmentation d'erreurs dues au codage différentiel grâce au traitement prévu en réception. 8 - :Sans correcteur: Avec correcteur d'erreurs Mode de: Sans codage:: Avec codage transmission: ou avec codage: Sans codage: différentiel 2 Mbit/s: différentiel 4Y:: 4Y :: :) Taux d'erreurs: 704:: : I: 1/11: 6/11 Taux d'erreurs 2 Mbit/s Le nombre d'erreurs NE de code, détecté sur la ligne de trans- mission à 704 Kbit/s est lié au taux d'erreurs par la re- lation: NE =-E D * 12 oỏ D = 704 Kbit/s EE 12 La présente invention s'applique à tout changement de débit dès lors que la fréquence élevéedu canal de transmis- sion n'est pas une fréquence multiple de la fréquence basse et ceci afin de retrouver l'exigence du doublet. On a représenté sur la figure 1 un bloc 13 pour grouper les alarmes émission-réception. Ainsi, le signal d'alarme réception fourni, soit par le circuit 14, soit par le cir- cuit 15, est également transmis au bloc 13. De m'me, à - l'émission, la détection d'un manque de signal par le cir- cuit 4 est également transmise au circuit 13. _9_ REVENDICATIONS 1 - Procédé d'insertion d'un signal numérique sur une voie à débit plus élevé, ledit signal numérique étant par exemple un signal bipolaire consistant à transformer ce signal bipolaire en un signal binaire associé à un signal de ryth- me, procédé caractérisé par le fait qu'on transcode ce si- gnal binaire au débit le plus bas en un signal binaire au débit le plus élevé, ledit transcodage se traduisant par, dans chaque séquence de n bits, une substitution de chaque bit par un doublet ou un triplet, chaque triplet étant for- mé de la répétition du bit à transmettre pour les deux pre- miers et de son inverse pour le troisième, le doublet étant formé de la répétition simple du bit à transmettre, la sé- quence ainsi transcodée étant alors formée de p bits (p > n), p et n étaht des entiers naturels. 2 - Procédé selon la revendication 1 caractérisé par le fait que la voie à débit élevé présente un débit binaire de 2048 Kbit/s et la voie à bas débit est de 704 Kbit/s, chaque séquence de la voie à.bas débit étant formée de 11 bits et étant transformée en une séquence de 32 bits de tel- le sorte que les dix premiers bits sont remplacés par dix triplets et le onzième bit est remplacé par un doublet. 3 - Dispositif de transcodage mettant en oeuvre le pro- cédé selon la revendication 1 ou 2, caractérisé par le fait qu'il comporte à l'émission des moyens pour récupérer le si- gnal d'horloge H à partir du signal bipolaire, des moyens o pour ranger les séquences de n éléments binaires dans une mémoire5, des moyens pour extraire lesdits bits sous forme de séquences de p éléments binaires au rythme H'I d'une ba- se de tempssynchronisé par H signal d'horloge à bas débit, o ledit rythme H' étant déduit du rythme H par une boucle d'as- o servissement de phase, des moyens pour transcoder chaque bit de la séquence à n éléments binaires en triplet ou doublet, et former une séquence à p éléments binaires, des moyens 10, en réception, pour reconnaltre chaque.séquence de p éléments binaires et synchroniser l'horloge H à bas débit, des moyens o 12 pour sélectionner un bit dans chaque triplet et un bit dans chaque doublet, des moyens pour inscrire dans une mémoi- re 16 les bits sélectionnés, des moyens pour reformer le si- -10 - gnal bipolaire à faible débit par lecture de la mémoire 16 au rythme de l'horloge H à bas débit. o 4 - Dispositif selon la revendication 3 caractérisé par le fait que les moyens 10 pour reconnaître chaque séquence à p éléments binaires en réception consistent essentiellement à reconnaitre un doublet et les trois bits suivant un doublet. - Dispositif selon la revendication 4 caractérisé par le fait que lesdits moyens 10 pour reconnaître chaque séquen- ce consistent essentiellement à disposer des moyens pour comparer l'identité des bits des doublets, l'identité des bits du triplet suivant le doublet, après inversion du der- nier bit du triplet. 6 - Dispositif selon la revendication 5 caractérisé par le fait que lesdits moyens 10 pour reconnaître chaque séquen- ce sont formés essentiellement de bascules 101 à 105 montées en pascade fournissant cinq signaux à l'entrée d'un circuit de comparaison 106 qui compare simultanément cinq bits suc- cessifs et détermine s'il s'agit d'un doublet suivi d'un triplet. 7 - Dispositif selon l'une des revendications3 à 6 caractérisé par le fait que lesdits moyens 12 pour sélection- ner un bit par triplet et un bit par doublet comportent des moyens pour sélectionner le second bit du triplet lorsqu'il y a identité entre les deux premiers, ou l'inverse du troi- sième bit du triplet lorsqu'il n'y a pas identité entre les deux premiers. 8 - Dispositif selon l'une des revendications 3 à 7 caractérisé par le fait que lesdits moyens 12 pour sélection- ner un bit par doublet consistent à choisir le second bit de chaque doublet. 9 - Dispositif selon l'une des revendications 7 ou 8 caractérisé par le fait que lesdits moyens 12 pour sélection- ner un bit par triplet et un bit par doublet consistent es- sentiellement en trois bascules (121, 122, 123) montées en cascade, les deux dernières fournissant une information à l'en- trée d'un détecteur d'erreurs 124, la sortie des bascules 121 et 122 fournissant une information à l'entrée d'un sélec- teur 125, ledit sélecteur 1È5 étant piloté par la sortie du- dit détecteur d'erreurs 124, la sortie dudit sélecteur 125 fournissant l'information sélectionnée.