Brevet FR2581811A1 — publié le 19861114

"MODULE MULTIPLEXEUR NUMERIQUE A N ENTREES ET MULTIPLEXEUR A N2 ENTREES INCORPORANT DE TELS MODULES". La présente invention concerne un module multiplexeur numérique à N entrées, chaque entrée étant constituée par la ba- se d'un transistor d'entrée d'un premier groupe dont le collec- teur est connecté à une première source de tension d'alimenta- tion et dont l'émetteur est couplé à une électrode d'un premier type d'un premier élément semiconducteur de sortie présentant une pluralité d'électrodes du premier type ainsi qu'une électro- de d'un deuxième type, laquelle est reliée à ladite première source de tension d'alimentation par l'intermédiaire d'une pre- mière résistance de sortie, ledit module présentant également un premier circuit logique d'adressage présentant une pluralité d'entrées et destiné à aiguiller une première source de courant référencée par rapport à un deuxième source de tension d'alimen- tation vers l'un ou l'autre des émetteurs des transistors d'en- trée du premier groupe en fonction de l'adresse qu'il reçoit. Un tel multiplexeur est connu de la demande de brevet japonais n' 54 25880 du 6 mars 1979, publiée sous le n' 55 118229 et intitulée "Multiplexer circuit". Dans cette antériorité, N=3 et ledit élément semi-con- ducteur de sortie est un transistor multi-émetteurs, dont les émetteurs constituent les électrodes du premier type et qui re- çoit sur sa base une tension de référence et dont le collecteur, qui est l'électrode du deuxième type constitue la sortie du mul- tiplexeur et est relié à la masse à travers une résistance de valeur bien déterminée. Lorsque plusieurs multiplexeurs de ce type sont utili- sés dans un même circuit, la même source de tension de référence alimente les bases des transistors multi-émetteurs de sortie et la Demanderesse a constaté qu'il en résultait des couplages pa- rasites entre les sorties des multiplexeurs. L'invention a pour objet un module multiplexeur dont l'étage de sortie ne présente pas de tension de référence, ce - 2 - qui apporte l'avantage d'une plus grande simplicité intrinsèque et permet d'éviter l'inconvénient précité lorsque le module est associé h d'autres modules. Le module multiplexeur selon l'invention est dans ce but caractérisé en ce que le premier élément semi-conducteur de sortie présente une pluralité de diodes dont une électrode est commune et constitue l'électrode du deuxième type, et dont l'au- tre électrode constitue chacune une des électrodes du premier type. De préférence, le premier élément semi-conducteur de sortie est un premier transistor de sortie multi-émetteurs dont la base et le collecteur sont reliés et constituent l'électrode du deuxième type et dont les émetteurs constituent les 6électro- des du premier type. Ainsi qu'il sera expliqué dans la suite de la descrip- tion, un des niveaux logiques en sortie du module est légèrement décalé par rapport au niveau normalisé. De ce fait, un tel modu- le est de préférence utilisé pour attaquer un étage situé sur le même circuit intégré ou hybride, c'est-à-dire avec une liaison électrique courte. Le module multiplexeur selon l'invention présente en outre un avantage important. Du fait que, comme il sera montré dans la suite de la description, le premier élément semi-conduc- teur de sortie est toujours traversé par un courant, si faible soit-il, le module selon l'invention est notablement plus rapide que celui de l'art antérieur. Selon un mode de réalisation, le module présente N=2n entrées pour lesquelles le premier circuit logique d'adressage comporte n étages différentiels en cascade, le kième étage présentant 2k-1 paires différentielles comportant chacune deux transistors à émetteurs couplés dont un reçoit sur sa base une kième tension de référence d'adressage et dont l'autre reçoit sur sa base un niveau logique d'adresse de l'étage, les collec- teurs des transistors des paires différentielles des (n-l) pre- miers étages étant reliés au point commun des émetteurs d'une paire différentielle de l'étage de rang immédiatement supérieur, -3- et ceux des transistors du nième étage étant reliés chacun à un émetteur d'un transistor d'entrée. La source de tension d'alimentation peut être, de ma- nière connue en soi au potentiel de la masse et les tensions de référence d'adressage, négatives. L'invention concerne également un multiplexeur numéri- que à N2 entrées associant N modules multiplexeur,d'entrée à N entrées tels que définis ci-dessus à un module multiplexeur de sortie à N entrées dont chacune reVoit une sortie d'un des modu- les d'entrée. Selon une première variante, le module multiplexeur de sortie est également du type défini ci-dessus, de telle sorte que le multiplexeur ne comporte pas de tension de référence sur son transistor de sortie. Selon une variante préférée, le module multiplexeur de sortie est d'un type selon I'art antérieur, de telle sorte que seul le module multiplexeur de sortie présentant une tension de référence sur son transistor de sortie, le multiplexeur délivre en sortie des signaux de niveau normalisé tout en restant exempt de couplages parasites. Ce module multiplexeur de sortie peut présenter un circuit d'adressage de même type que les autres modules du mul- tiplexeur. Les sources de courant aiguillées par les circuits d'adressage des modules d'entrée et du module de sortie peuvent présenter la même intensité et dans ce cas la première résistan- ce de sortie des modules multiplexeurs d'entrée ont une valeur double de celle de la deuxième résistance de sortie, c'est-à- dire celle du module multiplexeur de sortie. Selon un mode de réalisation particulièrement avanta- geux de la deuxième variante, les collecteurs des transistors d'entrée du module multiplexeur de sortie sont connectés entre eux et reliés à la source de tension d'alimentation par l'inter- médiaire d'une troisième résistance de sortie de même valeur que la deuxième résistance de sortie, de telle sorte que le signal présent sur les collecteurs des transistors d'entrée du deuxième groupe constitue une sortie logique inversée du multiplexeur. -4 - Selon un deuxième mode de réalisation de la deuxième variante, le multiplexeur comporte un circuit d'aiguillage com- mandé par un signal logique de mémorisation présentant un pre- mier et un deuxième état, et dirigeant la deuxième source de courant dans le premier état vers le deuxième circuit logique d'adressage (fonction multiplexage), et dans le deuxième état vers un transistor d'auto entretien, dont l'émetteur est connec- té à un N + lième émetteur du deuxième transistor de sortie, dont la base est connectée au collecteur de ce dernier et dont le collecteur est connecté à ladite source de tension d'alimen- tation, le transistor d'auto entretien assurant dans le deuxiè- me état un auto-entretien au niveau du collecteur du deuxième transistor de sortie (fonction mémoire). L'invention sera mieux comprise à la lecture de la description qui va suivre donnée à titre d'exemple non limita- tif, en liaison avec les figures qui représentent: - la figure 1, un module multiplexeur à quatre entrées selon l'art antérieur; - - la figure 2a, un module multiplexeur à quatre en- trées selon l'invention et la figure 2b un montage équivalent, - la figure 3, un schéma illustrant le fonctionnement du module multiplexeur des figures 2a et 2b; - la figure 4, un multiplexeur à seize entrées selon l'invention, associant cinq modules multiplexeurs; - la figure 5, un mode de réalisation du module multi- plexeur de la figure 2; - la figure 6, un mode de réalisation du module multi- plexeur de la figure 4 présentant une sortie et une sortie in- verseuse; - et la figure 7, un mode de réalisation du module multiplexeur de la figure 4 présentant une fonction mémoire. Un multiplexeur 1 à quatre entrées de l'art antérieur, représenté à la figure 1, comporte quatre transistors d'entrée To à T3 dont la base reçoit des signaux logiques d'entrée respectivement EO à E3, dont le collecteur est connecté à la masse et dont l'émetteur est connecté à un émetteur d'un tran- sistor multi-émetteurs de sortie T4. Ce dernier reçoit sur sa base une tension de référence VB1 et son collecteur, qui déli- vre le signal de sortie S du multiplexeur, est relié à la masse à travers une résistance de sortie RS. Un circuit logique d'adressage ALC reçoit deux signaux logiques d'adresses A0 et A1 qui définissent quatre états logiques pour chacun desquels la source de courant I, référencée comme il est d'usage courant à une source de tension VEE, est aiguillée vers un émetteur des transistors d'entrée TO à T3, ce qui permet de sélectionner tour à tour une des entrées res- pectivement E0 à E3. Si on considère que chacune des entrées peut se trouver soit à un niveau haut H normalisé de OV, sont à un niveau bas L normalisé de -450mV, avec VBi= -225mV et RsI= 450 mV (en valeur absolue), le niveau de l'entrée sélec- tionnée, par exemple E2, se retrouve à la sortie S. En effet, si E2 est au niveau haut H (O volt), tout le courant I passe dans le transistor T2 et S = O volt. Si E2 est au niveau bas L (-450 mV), tout le courant I passe dans le transistor T4 à travers celui de ses émetteurs qui est couplé à celui de T2. Le module multiplexeur 2 selon l'invention représenté à la figure 2a, comporte des éléments communs avec celui de l'art antérieur représenté à la figure 1: les transistors TO à T3 recevant chacun sur sa base les entrées respectivement E0 à E3, le circuit logique d'adressage ALC. avec ses signaux logiques d'adresses A0 et A1, ainsi que la source de courant I ainsi aiguillée vers le transistor correspondant à l'entrée sélectionnée. La connexion du transistor de sortie est par contre modifiée. Il s'agit comme précédemment d'un transistor multi- émetteurs, maintenant référencé T'4, dont les émetteurs sont couplés à ceux des transistors TO à T3, mais dont la base et le collecteur sont court-circuités entre eux et forment la sor- tie S' du module et sont reliées à la masse par l'intermédiaire d'une résistance de sortie R's. On suppose, comme dans le cas précédent, que l'entrée sélectionnée est E2. Si E2 est au niveau haut H (0 volt), le - 6 - courant I passe en quasi-totalité (à 90% environ) dans le tran- sistor T'2 et la sortie S' du module est à un niveau légère- ment négatif, en pratique de l'ordre de -80 mV. Si E2 est au niveau bas L (-450mV) (voir le schéma équivalent de la figure 3), et si on a R'sI = 900mV (en valeur absolue), le courant I se répartit également (I/2) entre les transistors T'2 et T'4 si ceux-ci ont des émetteurs de même géométrie. Si on compare un module 2 selon l'invention à un multiplexeur 1 selon l'art anté- rieur pourvu d'une source de courant I de même intensité, il faut: R's = 2Rs, pour obtenir un niveau bas B' de -450mV à la sortie S'. Comme il a été démontré ci-dessus, la sortie S' du mo- dule multiplexeur selon l'invention n'est pas directement uti],- sable comme sortie normalisée accessible de l'extérieur du cir- cuit o se trouve le module du fait que son niveau haut H' est décalé par rapport au potentiel de la masse. Par contre, il est plus proche du niveau bas B' que dans l'art antérieur. D'autre part, le transistor de sortie T'4 est toujours si peu que ce soit conducteur ce qui fait que le module selon l'invention est nettement plus rapide que dans l'art antérieur. La sortie S' peut être utilisée pour attaquer un étage logique situé sur le même circuit, c'est-à-dire avec une liaison électrique courte. Le transistor T'4 de la figure 2a est équivalent élec- triquement à quatre diodes D, dont l'anode est commune et reliée à la sortie S'(borne non à la masse de la résistance R's) et sont les cathodes sont reliées respectivement aux émetteurs des transistors To à T3. En pratique, le montage de la figure 2a est plus rapide et c'est celui qui sera de ce fait utilisé. Un autre montage équivalent est constitué par quatre transistors dont les bases et les collecteurs sont connectés ensemble. La figure 4 représente ainsi un multiplexeur à 16 voies comportant quatre modules d'entrée 2 selon l'invention dont chacun reçoit les signaux logiques d'adresses A0 et A1 et dont la sortie attaque soit (première variante) un module de sortie 2 selon l'invention (fig.2) recevant deux signaux logi- 7- ques d'adresse A2 et A3 pour produire un signal de sortie S' utilisable seulement pour attaquer un étage logique situé sur le même circuit, soit (variante préférée) un module de sortie 1 se- lon l'art antérieur (fig. 1) recevant deux signaux logiques d'a- dresse A2 et A3 pour produire un- signal de sortie normalisé 5 qui peut être utilisé en dehors du circuit o se trouve le mul- tiplexeur. Dans la variante préférée, seul le module de sortie 1 présente une transistor de sortie recevant une tension de réfé- rence propre, ce qui évite tout couplage parasite entre les sor- ties des modules d'entrée. En d'autres termes, on obtient, un multiplexeur à 16 voies présentant les mêmes entrées et les mê- mes sorties qu'un multiplexeur qui aurait été équipé de modules multiplexeurs d'entrée 1 de l'art antérieur, mais ne présentant pas lesdits couplages parasites. La figure 5 illustre un mode de réalisation du circuit logique d'adressage ALC, dans un module multiplexeur 2 selon la figure 2. Le signal logique Ao attaque la base d'un transistor Tll monté en émetteur suiveur et dont le collecteur est à la masse, de manière à décaler le signal Ao de -0,8V environ (va- leur correspondant à la tension VBE d'un transistor) pour qu'il puisse attaquer un étage de deux cellules comportant cha- cune deux transistors (Ts,T6) et (T7,T8) couples par leurs émet- teurs. L'émetteur de Tll attaque la base de T5 et de T8 et est chargé par une source de courant I0', alors que la base de T6 et de T7 reçoivent une tension de référence V'82 égale à -1 V environ, valeur dont le niveau de A0 a été décalé par le transistor Tll (VBE=-0,8V) à laquelle s'ajoute la moitié de l'écart entre le niveau bas et le niveau haut (-0,225mV). Le collecteur des transistors T5 à T8 sont connectés aux émetteurs respectivement de To à T3. Le signal logique d'adresse A1 attaque la base d'un transistor T12 monté en émetteur suiveur et dont le collecteur est à la masse. L'émetteur de transistor T12 attaque une diode Dl de manière à décaler le signal A1 de 1,6V environ (valeur correspondant à la tension VBE d'un transistor, à laquelle -8- s'ajoute la tension d'une diode). La cathode de la diode Dj, chargée par une source de courant I'l attaque la base d'un tran- sistor T9 couplé par l'émetteur à un transistor Tlo dont la base reçoit une tension de référence V'83 égale à -1,8V environ, en tenant compte du décalage (-1,6V) du niveau du signal A1 par T12 et Dl. Les émetteurs de Tg et Tlo sont charges par la source de courant I à aiguiller, alors que le collecteur de Tg est reliée aux émetteurs de T5 et T6 et celui de TiO aux émetteurs de T7 et T8. Pour sélectionner le transistor T2 choisi dans l'exemple précédent, il faut afficher l'adresse AO = 0 (niveau bas B) et Ai = 0 (niveau bas B), de manière que le courant I traverse les transistors 17 et T[I. To est sélectionné pour A0 = I (niveau haut H) et AI = 1 (niveau haut H), Tl pour A0 =0 et A1 = 1, et T3 pour A0 = 1 et A1 = 0. La figure 6 représente une variante préférée du module multiplexeur de sortie 1 du multiplexeur à 16 voies de la figure 4. Il comporte les quatre transistors To à T3 recevant les si- gnaux d'entrée E0 à ú3, le transistor de sortie T4 recevant sur sa base la tension de référence VB1 = - 225mV, et un circuit logique d'adressage comportant les mêmes éléments que dans la figure 5 et recevant les mêmes tensions de référence VB2 et Y83. Les collecteurs des transistors To à T3 ne sont pas con- nectés directement à la masse, mais sont connectés entre eux et sont reliés à la masse par une résistance RS de même valeur donc que celle disposée dans le collecteur du transistor T4. Le collecteur des transistors To à T3 forme donc une sortie inver- seuse sur laquelle le signal de sortie inversé S apparalt en mé- me temps que le signal de sortie S. Ceci est rendu possible par le fait que le niveau haut H' des sorties des modules multi- plexeurs 2 selon l'invention est légèrement en dessous du niveau 0 volt normalisé, soit une valeur d'environ -60mV. Cet écart de niveau est suffisant pour qu'on puisse charger le collecteur des transistors TO à T3 par la résistance RS, sans risquer de sa- turer tout transistor recevant une entrée à un niveau haut. La figure 7 représente une autre variante du module de sortie 1 du multiplexeur à 16 voies de la figure 4. Il comporte. 258181 1 -9 les quatre transistors TO à T3 dont les collecteurs sont connec- tés à la masse et qui reçoivent sur leur base les signaux d'en- trée EO à E3, le transistor de sortie T4 recevant sur sa base la tension de référence VB1 = -225mV, et un circuit d'adressage comportant les mêmes éléments que dans la figure 6, à ceci près que la source de courant I est reliée à un circuit d'aiguillage autorisant une fonction mémoire remplie par un transistor d'au- to-entretien TM de la sortie S du transistor-T4. Un transistor T13 reçoit sur sa base un signal de com- mande de mémorisation M. Son émetteur est relié à la base d'un transistor T14 par l'intermédiaire de deux diodes en cascade D2 et D3 chargées par une source de courant I'M. Le transistor T14 est couplé par son émetteur à un transistor Ti5 dont la base reçoit une tension de référence VB4 = VB3 VBE. La source de courant I est reliée aux émetteurs de T14 et T1i5. Le collec- teur de T14 est relié aux émetteurs de Tg et TiO. Le transistor d'auto-entretien TM a sa base connec- tée au collecteur du transistor de sortie T4 délivrant le signal de sortie S, son collecteur connecté à la masse, et son émetteur couplé à un cinquibme émetteur de T4 ainsi qu'au collecteur de T!5. Lorsque le signal de commande de mémorisation M est au niveau haut, T14 est traversé par le courant I et le module de sortie fonctionne en multiplexeur. Lorsque le signal de commande de mémorisation M est à son niveau bas, le courant I traverse le transistor Til5 et le transistor TM maintient en l'état la sor- tie S (auto-entretien) quelque soient les signaux qui arrivent sur les entrées Eo à E3 (fonction mémoire). En effet, si S est au niveau haut, alors TM, qui reçoit ce signal sur sa base est traversé par le courant I ce qui maintient S au niveau haut. Par contre, si S est au niveau bas, T4 reste traversé par le courant I, car TM est bloqué par le signal S reçu sur sa base. - 10 - REVENDICATIONS: 1. Module multiplexeur numérique à N entrées, chaque en- trée étant constituée par la base d'un transistor d'entrée d'un premier groupe dont le collecteur est connecté à une première source de tension d'alimentation et dont l'émetteur est couplé à une électrode d'un premier type d'un premier élément semi-con- ducteur de sortie présentant une pluralité d'électrodes du pre- mier type ainsi qu'une électrode d'un deuxième type, laquelle est reliée à ladite première source de tension d'alimentation par l'intermédiaire d'une première résistance de sortie, ledit module comportant également un premier circuit logique d'adres- sage présentant une pluralité d'entrées et destiné à aiguiller une première source de courant référencée à une deuxième source de tension d'alimentation vers l'une ou l'autre des émetteurs des transistors d'entrée du premier groupe en fonction de l'a- dresse qu'il reçoit, caractérisé en ce que le premier élément semiconducteur de sortie (T'4) présente une pluralité de diodes dont une électrode est commune et constitue l'électrode du deuxième type, et dont l'autre électrode constitue chacune une des électrodes du premier type, l'élément semi-conducteur de sortie ne présentant ainsi pas de tension de référence de sor- tie. 2. Module multiplexeur selon la revendicationl caractéri- sé en ce que le premier élément semi-conducteur de sortie est un premier transistor de sortie (T'4) multi-émetteurs dont la base et le collecteur sont reliés et constituent l'électrode du deuxième type et dont les émetteurs constituent les électrodes du premier type. 3. Module multiplexeur selon une des revendications 1 ou 2 caractérisé en ce que N = 2n et en ce que le premier circuit logique d'adressage (ALC), comporte n étages différentiels en cascade (Ts...TlO), le kième étage présentant 2k-1 paires différentielles comportant chacune deux transistors à émetteurs couplés dont un reçoit sur sa base une kième tension de réfé- rence d'adressage et dont l'autre reçoit sur sa base un niveau logique d'adresse de l'étage, les collecteurs des transistors - ll - des paires différentielles des (n-1) premiers étages étant re- liés au point commun des émetteurs d'une paire différentielle de l'étage de rang immédiatement supérieur, et ceux des transistors du nième étage étant reliés chacun à un émetteur d'un transis- tor d'entrée (To...T3). 4. Module multiplexeur selon une des revendications i à 3 caractérisé en ce que ladite source de tension d'alimentation est au potentiel de la masse et en ce que les tensions de réfé- rence d'adressage (V'B2, V'83), sont négatives. 5. Multiplexeur numérique à N2 entrées earactérisé en ce qu'il comporte N modules multiplexeurs d'entrée selon une des revendivations précédentes et un module multiplexeur de sortie à N entrées dont chacune reçoit une sortie d'un des modules d'en- trée. 6. Multiplexeur numérique selon la revendication 5 carac- térisé en ce que le module multiplexeur de sortie est selon une des revendications 1 à 3. 7. Multiplexeur numérique selon la revendication 5 carac- térisé en ce que chaque entrée du module multiplexeur de sortie est constituée par la base d'un transistor d'entrée d'un deuxiè- me groupe (Eo...E3) dont le collecteur est relié à ladîte source de tension d'alimentation et dont l'émetteur est couplé à un émetteur d'un deuxième transistor multi-émetteurs de sortie dont le collecteur est relié à ladite source de tension d'alimenta- tion par l'intermédiaire d'une deuxième résistance de sortie (Rs), et dont la base reçoit une tension de référence (VB1), ledit module de sortie comportant également un deuxième circuit logique d'adressage présentant une pluralité d'entrées et desti- né à aiguiller une deuxième source de courant vers l'un ou l'au- tre des émetteurs des transistors d'entrée en fonction de l'a- dresse qu'il reçoit. 8. Multiplexeur numérique selon les revendications 3 et 7 prises ensemble et comportant donc 2n entrées caractérisé en ce que le deuxième circuit d'adressage est du même type que le pre- mier. 9. Multiplexeur numérique selon une des revendications 7 - 12 - ou 8 caractérisé en ce que les première et deuxième sources de courant ont la même intensité (I) et en ce que la première ré- sistance de sortie (R's) des modules multiplexeurs d'entrée a une valeur double de celle de la deuxième résistance de sortie Rs du module multiplexeur de sortie. 10. Multiplexeur numérique selon une des revendications 7 à 9 caractérisé en ce que, pour le module multiplexeur de sor- tie, les collecteurs des transistors d'entrée (To...T3) du deuxième groupe sont connectés entre eux et reliés à la source de tension d'alimentation par l'intermédiaire d'une troisième résistance de sortie (Rs) de même valeur que la deuxième ré- sistance de sortie de telle sorte que le signal présent sur les collecteurs des transistors d'entrée du deuxième groupe constitue une sortie logique inversée (S) du multiplexeur. 11. Multiplexeur numérique selon une des revendications 7 à 9 caractérisé en ce qu'il comporte un circuit d'aiguillage commandé par un signal logique de mémorisation présentant un premier et un deuxième état et dirigeant la deuxième source de courant dans le premier état vers le deuxième circuit logique d'adressage (fonction multiplexage), et dans le deuxième état vers un transistor de mémorisation (TH) dont l'émetteur est connecté à un N + lième émetteur du deuxième transistor de sortie (T4), dont la base est connectée au collecteur de ce der- nier et dont le collecteur est connecté a ladite source de ten- sion d'alimentation, le transistor de mémorisation (TM) assu- rant dans le deuxième état un auto-entretien au niveau du col- lecteur du deuxième transistor de sortie (T4) (fonction mémoi- re).