Brevet FR2581481A1 — publié le 19861107

"TRANSISTOR HYPERFREQUENCES ET SON PROCEDE DE FABRICATION. La présente invention a pour objet un transistor hyperfréquences comportant une première couche semiconductrice d'un premier type de conductivité et formant un collecteur ainsi qu'une deuxième couche semiconductrice du second type de conductivité opposé au premier, disposée sur la première couche (par diffusion ou épitaxie) et formant une base, et comprenant également un émetteur formé d'un premier réseau semiconducteur du premier type de conductivité s'étendant depuis la surface de la deuxième couche semiconductrice et comportant une pluralité d'plats d'émetteur, et une première couche isolante pourvue de premières fenêtres d'émetteur au moins au niveau des ilôts d'émetteur, une partie de la première couche isolante ainsi que les flats d'émetteur étant recouverts au niveau des premières fenêtres par une couche conductrice présentant au moins une bande s'étendant transversalement par rapport aux ilôts d'émetteur sur la première couche isolante de manière à les relier électriquement selon des lignes. Un tel transistor est connu du brevet US 3 902 188 (RCA Corp) celui-ci est du type dit à recouvrement ("overlay") et la couche conductrice est constituée par une couche de silicium polycristallin faiblement dopée réali- sent des résistances ballast pour les flats d'émetteur. Ce transistor présente toutefois un inconvénient important : la prise de contact de base s'effectue grâce à deux métallisations latérales avec des résistances série non négligeables. Un autre type classique de transistor hyperfréquence est celui où les métallisations d'émetteur et de base sont déposées directement à la surface du cristal et se présentent sous la forme d'au moins une paire de peignes interdigités. Les doigts des peignes s'étendent sur la longueur des ilôts d'émetteur, et ont une largeur voisine de celle des ilôts d'émetteur, et forment une ou plusieurs colonnes et les barres des peignes sont disposées dans la direction des lignes. Un tel transistor ne présente pas l'inconvénient précité, à savoir des résistances série indésirables au niveau de la base, mais il présente par contre un autre inconvénient, c'est que l'intervalle entre les ilôts d'émetteurs successifs, du fait des tolérances de fabrication des métallisations interdigitées, est plus élevé d'environ un facteur 2 que dans le cas du brevet US 3 902 188 précité. L'invention a pour objet un transistor ne présentant aucun des défauts précités, c'est-à-dire qu'il présente une structure pouvant être fabriquée avec des intervalles réduits entre les plats d'émetteur tout en ne présentant pas de résistance de base indésirable. L'idée de base de l'invention consiste à combiner les deux structures de l'art antérieur en les adaptant de manière à n'en conserver que les avantages. Le transistor selon l'invention est caractérisé en ce que la deuxième couche semiconductrice comporte un deuxième réseau fortement dopé du deuxième type de conductivité s'étendant jusqu'à la surface et formant au moins une région de contact de base entourant la majeure partie du pourtour des ilôts d'émetteur, en ce qu'il comporte une sous-couche isolante disposée entre la première couche isolante et la surface de la deuxième couche semiconductrice et pourvue d'une part de deuxièmes fenêtres d'émetteur disposées sensiblement en dessous des premières fenêtres et d'autre part d'au moins une troisième fenêtre disposée en regard de ladite région de contact de base et dans laquelle est disposée une première métallisation de base, en ce qu'il comporte une deuxième métallisation de base en forme de peigne comportant une première barre disposée selon une colonne et des doigts conducteurs disposés selon des lignes et superposés à la première métallisation de base entre les bandes de la couche conductrice et en ce que la couche conductrice présente plusieurs bandes reliées électriquement entre elles, par une métallisation d'émetteur formant un peigne interdigité avec celui de la deuxième métallisation de base. Le résultat recherché est obtenu par le fait que la première métallisation de base est en deux parties, à savoir une première métallisation déposée directement sur le substrat et isolée par la première couche isolante qui la recouvre et formant avec la couche conductrice un premier réseau interdigité et une seconde métallisation formant avec la métallisation d'émetteur un second réseau interdigité mais à 90D (pour une structure X-Y) par rapport au premier réseau interdigité. Comme la couche conductrice n'est pas déposée en même temps que la première métallisation de base, les plats de celle-ci peuvent avoir un pas plus resserré, environ égal à la moitié de celui de la structure interdigitée de l'art antérieur, et donc sensiblement le même que pour le transistor selon le brevet US 3 902 188. Etant donné que le second réseau interdigité est disposé à 90 par rapport au premier, on peut déposer simultanément ses deux métallisations sans rencontrer de problème de réalisation car le pas du second réseau interdigité est déterminé essentiellement par la longueur des ilotes qui est environ d'un ordre de grandeur plus grand que leur largeur et que leur espacement transversal. Selon un premier mode de réalisation ne comportant pas de résistance ballast, les bandes de la couche conductrice font partie d'une métallisation d'émetteur en forme de peigne dont la barre est disposée sur la première couche isolante et la barre de la deuxième métallisation de base est également disposée sur la première couche isolante de telle sorte que les métallisations de base et d'émetteur forment une structure interdigitée. Selon un second mode de réalisation comportant des résistances ballast connues en soi du brevet US 3 902 188 précité, la couche conductrice est une couche résistive formant de manière connue en soi lesdites résistances ballast pour l'émetteur, et une deuxième couche isolante qui recouvre la couche résistive et les parties exposées de la première couche isolante présente des quatrièmes fenêtres disposées selon le même motif que les première et deuxièmes fenêtres, mais décalées transversalement par rapport à celles-ci ainsi que des cinquièmes fenêtres traversant également la première couche isolante et dans lesquelles sont disposés les doigts de la deuxième métallisation de base. Dans un transistor selon l'invention, les doigts d'émetteur et sa région de contact de base peuvent être implantés et la première métallisation de base être en matériau réfractaire par exemple en tungstène ou en molybdène de ma nière à résister à l'opération de recuit des implantations. Selon un mode de réalisation préféré, la région de contact de base entoure complètement le pourtour des ilôts d'émetteur ce qui fait que la prise de contact de base a une résistance électrique minimale et uniformément répartie. L'invention concerne également un procédé de fabrication d'un transistor hyperfréquence à partir d'un substrat présentant une première couche semiconductrice d'un premier type de conductivité formant un collecteur sur lequel est disposée une deuxième-couche semiconductrice d'un second type de conductivité opposé au premier et formant une base ainsi qu'une première couche isolante comportant des premières fenêtres et comprenant une étape de réalisation, à travers les premières fenêtres, d'un premier réseau semiconducteur comportant une pluralité d'îlOts d'émetteur du premier type de con ductilité ainsi qu'une étape de dépôt d'une couche conductrice d'émetteur comportant des bandes s'étendant transversalement par rapport aux îlots d'émetteur de manière à les relier électriquement selon des lignes. Ce procédé est connu également de l'antériorité US 3 902 188 précitée et il a pour inconvénient de conduire à un transistor dont la prise de contact de base présente une résistance indésirable. Le procédé selon l'invention vise à optimiser la résistance de prise de contact de base tout en permettant un faible écart entre les îlOts d'émetteur, de l'ordre de celui qu'il est possible d'obtenir par le procédé du brevet US 3 902 188 précité. Dans ce but, il est caractérisé en ce qu'il comporte les étapes suivantes a) avant le dépôt de la première couche isolante, déposer une sous-couche isolante susceptible d'être attaquée sélective ment par rapport à la première couche isolante b) ouvrir simultanément dans la sous-couche isolante des se condes fenêtres comportant des fentes parallèles ainsi que des troisièmes fenêtres entourant au moins la majorité du pourtour des deuxièmes fenêtres c) déposer une couche de masquage laissant à découvert les troisièmes fenêtres d) réaliser à travers les troisièmes fenêtres des zones semi conductrices de contact de base fortement dopées du second type de résistivité e) déposer une couche métallique f) enlever la couche de masquage et par conséquent la partie de la couche métallique qui la recouvre en laissant subsis ter une première métallisation de base, laquelle permet en outre de masquer les zones semi-conductrices de contact de base lors de ladite réalisation des régions d'émetteur g) réaliser lesdites régions d'émetteur h) déposer la première couche isolante i) attaquer sélectivement la première couche isolante pour réaliser les premières fenêtres disposées sensiblement au-dessus des deuxièmes fenêtres j) réaliser d'une part un réseau conducteur reliant électri quement entre elles et transversalement les régions d'émet teur selon des lignes et présentant une métallisation d'é metteur en forme de peigne, et d'autre part une deuxième métallisation de base également en forme de peigne, les deux peignes ayant chacun une barre disposée dans la direc tion des colonnes et présentant des doigts disposés dans la direction des lignes et interdigités, les doigts du peigne formant la deuxième métallisation de base recouvrant une partie de ladite première métallisation de base. Selon un premier mode de mise en oeuvre du procédé correspondant au premier mode de réalisation du transistor, lors de l'étape i, on réalise également dans la première couche isolante des premières ouvertures allongées dans la direction des colonnes et disposées entre les lignes de premières fenêtres, et l'étape j consiste à déposer simultanément la deuxième métallisation de base, dont la barre est de la sorte disposée sur la première couche isolante, et la métallisation d'émetteur dont la barre est également disposée sur la première couche isolante et dont les doigts sont constitués par des bandes recouvrant selon des lignes les première et deuxième fenêtre et les portions de la couche isolante situées entre celles-ci de manière à réaliser ladite liaison électrique entre les régions d'émetteur. Selon un deuxième mode de mise en oeuvre du procédé correspondant au deuxième mode de réalisation du transistor, l'étape j comporte les opérations suivantes : k) déposer une couche résistive comportant des bandes résisti vas recouvrant selon des lignes les premières et deuxièmes fenêtres et les portions de la première couche isolante si tuées entre celles-ci de manière à réaliser une liaison ré sistive entre les régions d'émetteur 1) déposer une deuxième couche isolante et ouvrir dans celle ci des quatrièmes fenêtres disposées selon le même motif que les premières et deuxièmes fenêtres mais décalées transversalement par rapport à celles-ci ainsi que des deuxièmes ouvertures allongées dans la direction des colon nes et disposées entre les lignes de premières,deuxièmes et troisième fenêtres, et traversant également la première couche isolante de manière à mettre à nu des portions de la première métallisation de base m) déposer simultanément la deuxième métallisation de base, dont la barre est de la sorte disposée sur la deuxième cou che isolante et la métallisation d'émetteur dont la barre est également disposée sur la deuxième couche isolante, et dont les doigts sont constitués par des bandes métalliques recouvrant selon les lignes les quatrièmes fenêtre et les portions de la deuxième couche isolantes situées entre celles-ci de manière à achever ladite liaison électrique entre les régions d'émetteur. Selon une variante préférée, le procédé selon l'invention peut être tel que les étapes d et g soient réalisées par implantation d'ions et comporter alors après l'étape g et avant l'étape j une opération dé recuit de l'implantation, la couche métallique déposée à l'étape e étant en matériau réfractaire de manière à supporter le recuit. L'invention sera mieux comprise à la lecture de la description qui va suivre donnée à titre d'exemple non limitatif, en liaison avec les figures qui représentent - les figures la à 19 représentent en coupe verticale un transistor selon le premier mode de réalisation de ltinven- tion dans les étapes successives de sa fabrication, et les figures 2a, 2b, 3a et 3b les vues de dessus correspondant respectivement aux figures la, ld, If et lg - les figures la à li représentent en coupe verticale un transistor selon le deuxième mode de réalisation de l'in vention dans les étapes successives de sa fabrication, et les figures 2a, 2b, et 4a à 4d les vues de dessus corres pondant respectivement aux figures la, ld, et If à li (les étapes des figures la à If, 2a et 2b, sont communes aux deux modes de réalisation), - et la figure 5 une vue de dessus montrant le deuxième ré seau de métallisations interdigitées d'un transistor selon l'invention. Selon la figure la, sur un substrat 1 en Si de type n+ destiné à servir de région de contact de collecteur, a été déposée par épitaxie une couche de collecteur 2 de type n. Une couche de base 3 de type p est ensuite réalisée par diffusion ou épitaxie. On réalise ensuite une sous-couche isolante 4 d'environ 0,2 à 0,3 microns d'épaisseur dans laquelle sont mé nagées simultanément par photo-gravure des fenêtres 4' pour les contacts de base et 4" pour l'émetteur (se reporter également à la figure 2a). Pour des raisons précisées par la suite, la couche 4 présente avantageusement en surface une couche de Si02 réalisée par oxydation superficielle de la région 3 surmontée d'une couche de nitrure de Si déposée de manière connue. On dépose ensuite, à la surface de la couche 4 tfig. lb), un masque 14 en laqua photo-sensible ou bien en métal, dans lequel on ménage par photo-gravure des ouvertures 14' superposées aux fenêtres 4', mais légèrement plus grandes que celles-ci. L'étape suivante consiste à réaliser des régions 5 de contact de base de type p+ à travers les ouvertures 4' et 14'. Ces régions 5 sont diffusées, ou de préférence implantées (par exemple par implantation de B11 avec une énergie de 30 KeV et une dose de 5 1014 At/cm2). Comme le montre la figure 2a, les fenêtras 4' forment un réseau de lignes 41 et de colonnes 40 entourant les fenêtres d'émetteur 4" en forme de doigts dont l'axe longitudinal est dans la direction des colonnes. On rappelera que les performances de transistors de puissance fonctionnant en hyperfréquences sont directement liées au rapport entre le périmètre d'émetteur PE et la surface de la base Sg, lequel doit être aussi grand que possible. L'évolution de la technique tend bien entendu à la réduction des dimensions à performances égales. Un élément déterminant est par conséquent l'écart entre les îlOts d'émetteur, dans l'exemple choisi, les doigts d'émetteur. Selon l'invention, cet écart peut être rendu aussi petit que les techniques de réalisation des masques la permettent.Par exemple, on peut réaliser le masquage 4 en ultraviolets profonds avec un pas de l'ordre de 4 microns. Pour des fenêtres 4' et 4" ayant une largeur (11, 1'1) de l'ordre de 0,6 à 1 micron, et des plages entre les fenêtres une largeur 12 de l'ordre de 1,4 à 2 microns, le pas 11 + lrl + 212 se situe entre 4 et 6 microns et l'écart 1'1 + 212 entre les émetteurs entre 3,4 et 5 microns. Le masque 14 conserve l'auto-alignement de la structure. Il est positionné avec une précision de 1 à 2 microns et ses fenêtres sont de ce fait plus larges que celles du masque 4. Le masque 14 ainsi que les parties de la couche 3 découvertes à travers les fenêtres 4' et 14 sont recouvertes (fig. lc), les régions 5 une fois implantées, d'une couche métallique 6 en matériau réfractaire tel que le tungstène ou le molybdène, et d'une épaisseur pouvant être de l'ordre de 0,2 à 0,3 microns. L'étape suivante (fig. ld et 2b) est celle où on enlève le masque 14 et par conséquent les parties de la couche 6 qui la recouvrent pour laisser subsister une métallisation 6 de contact de base qui déborde sur l'oxyde 4 d'une manière qui dépend du centrage du masque 14, et qui est arbitrairement représentée de manière symétrique. La métallisation 6 assure également une fonction de masquage des régions 5 lors de l'étape suivante qui consiste à diffuser ou de préférence implanter les doigts n+ d'émetteur 9 à travers les fenêtres 4". On peut ainsi réaliser une implantation d'As à une énergie de 20 keV et une densité de 6 1015 atomes/cm2. L'étape suivante (fig. le) est l'opération de recuit des régions 5 et 9 lorsque celles-ci sont implantées. Pour les exemples donnés ci-dessus le recuit à lieu à 950'C pendant lOmm et on obtient des doigts d'émetteur 9 de résistance 38 ohms par carré et des régions de contact de base 5 de résistance 2000 ohms par carré. C'est à cause de ce recuit que les métallisations 6 sont en métal réfractaire lorsque les régions 5 et 9 sont implantées. On remarquera par ailleurs que l'on a représenté les régions 5 comme s'étendant en profondeur jusque dans le collecteur 2, mais ceci n'est lié qu'à des modalités de la fabrication et ne présente pas de nécessité fonctionnelle. Comme on l'a indiqué plus haut, deux variantes de transistor sont prévues, se distinguant par l'absence ou la présence de résistances ballast d'émetteur, les étapes précédentes étant communes à ces variantes. La fabrication de la première variante (sans résistances ballast) peut s'effectuer comme suit (fig. If et lg, 3a et 3b) On dépose (fig. If et 3a) une couche d'oxyde pyrolitique 7 dans laquelle on réalise des fenêtres 7' situées au-dessus des fenêtres 4" et légèrement plus grandes que celles-ci afin de tenir compte de la précision de leur alignement, et des fenêtres 42 formant des bandes superposées aux lignes 41 du réseau des fenêtres 4' et de ce fait disposées entre des lignes de doigts d'émetteur 9, et sur toute la longueur de celles-ci. La présence de nitrure en surface de la sous-couche isolante 4 permet d'éviter d'attaquer celle-ci lors de l'ouverture des fenêtres dans la couche 7. On dépose enfin (fig. lg et 3b) une métallisation présentant deux peignes interdigités. Le premier comporte d'une part des bandes 43 superposées aux fenêtres 42 et légèrement plus larges que celles-ci de manière à venir prendre des contacts électriques sur les portions de la métallisation 6 disposées selon les lignes 41 et d'autre part une barre 44 disposée sur la couche 7 selon une colonne à une première extrémité des lignes des doigts 9 d'émetteur de manière à interconnecter les bandes 43. Le deuxième peigne comporte des bandes 10 s'étendant dans la direction des lignes sur la couche isolante 7, c'est-à-dire transversalement par rapport aux doigts d'émetteur 9 entre les bandes 43. Les bandes 10 viennent en contact électrique avec les doigts d'émetteur 9 à travers les fenêtres 4" et 7' de manière à les relier électriquement selon les lignes.Le deuxième peigne comporte également une barre 64 (voir fig. 5) disposée sur la couche 7 selon une colonne à l'autre extrémité des lignes de doigts d'émetteur 9 de manière à interconnecter les bandes 10. Les deux peignes interdigités peuvent être réalisés de manière classique à travers un masque par évaporation au canon à électrons successi vement de Ti (0,25 microns), de Put(9,25 microns) et d'Au (0,6 microns). La fabrication de la deuxième variante (avec résistances ballast) peut s'effectuer comme suit (fig. If à li, et 4a à 4d). On dépose (fig. If et 4a), une couche d'oxyde pyrolitique 7 dans laquelle on ménage des fenêtres 7" situées au dessus des fenêtres 4" et légèrement plus grandes que celles-ci afin de tenir compte de la précision de leur alignement. Comme précédemment, la présence de nitrure de Si en surface de la couche 4 permet d'arrêter l'attaqua chimique. On effectue ensuite (fig. lg et 4b) un dépôt de bandes résistives 10' en silicium polycristallin de type p, et d'épaisseur par exemple 0,8 microns, et s'étendant dans la direction des lignes sur la couche isolante 7, c'est-à-dire transversalement par rapport aux doigts d'émetteur 2. Les bandes 10' viennent en contact électrique avec les doigts d'émetteur à travers les fenêtres 4" et 711 de manière à former entre celles-ci des liaisons résistives dirigées selon les lignes. L'étape suivante (fig. lh et 4c) consiste à déposer une couche isolante, en l'occurence d'oxyde 11, dans laquelle on ouvre des fenêtres 11' intercalées avec les fenêtres sousjacentes 7" et de même longueur que celles-ci, ainsi que des fenêtres 52 traversant les couches isolantes 11 et 7, et formant des bandes superposées aux lignes 41 du réseau des fenêtres 4' et de ce fait disposées entre les lignes de doigts d'émetteur 9, et sur toute la longueur de celles-ci. On remarquera que lors de l'attaque chimique destinée à ouvrir simultanément les fenêtres 11' et 52, le silicium polycristallin n'est pas attaqué ce qui permet de mener à son terme l'ouverture des fenêtres 52 à travers les deux couches isolantes 11 et 7 jusqu'à mettre à nu la métallisation 6. On dépose enfin (fig. li et 4d) une métallisation présentant deux peignes interdigités. Le premier comporte d'une part des bandes 53 superposées aux fenêtres 42 et légèrement plus larges que celles-ci, notamment pour tenir compte de la précision de leur alignement, de manière à venir prendre des contacts électriques sur les portions de la métallisation 6 disposées selon les ligne 41, et d'autre part une barre 54 disposée sur la couche 11 selon une colonne à une première extrémité des lignes des doigts 9 d'émetteur, de manière à interconnecter les bandes 53. Le deuxième peigne comporte des bandes 50 s'étendant dans la direction des lignes sur la couche isolante 11, ctest-à-dire transversalement par rapport aux doigts d'émetteur 9 et entre les bandes 53. Les bandes 50 viennent en contact électrique avec les bandes résistives 10' sous-jacentes à travers les fenêtres 11' de manière à former une interconnection de résistances ballast selon les lignes. On dépose en général les fenêtres 11' à mi-chemin des êtres 7" de manière à équilibrer la valeur des résistances. Le deuxième peigne comporte également une barre 74 disposée sur la couche l1 selon une colonne à l'autre extrémi- té des lignes de doigts d'émetteur 9 de manière à interconnecter les bandes 50. Les deux peignes interdigités peuvent être réalisés de manière classique à travers un masque par évaporation au canon à électrons successivement de Ti (0,25 microns), de Pt (0,25 microns) et d'Au (0,6 microns). REVENDICATIONS: 1. Transistor hyperfréquence comportant une première couche semiconductrice d'un premier type de conductivité et formant un collecteur, ainsi qu'une deuxième couche semiconductrice du second type de conductivité opposé au premier, disposée sur la première couche et formant une base, et comprenant également un émetteur formé d'un premier réseau semiconducteur du premier type de conductivité s'étendant depuis la surface de la deuxième couche semiconductrice et comportant une pluralité d'plats d'émetteur, et une première couche isolante pourvue de premières fenêtres d'émetteur au moins au niveau des ilôts d'émetteur, une partie de la première couche isolante ainsi que les îlOts d'émetteur étant recouverts au niveau des premières fenêtres par une couche conductrice présentant au moins une bande s'étendant tranversalement par rapport aux îlOts d'émetteur sur la première couche isolante de manière à les relier électriquement selon des lignes caractérisé en ce que la deuxième couche semiconductrice (3) comporte un deuxième réseau semiconducteur fortement dopé (5) du deuxième type de conductivité s'étendant jusqu'à sa surface et formant au moins une région de contact de base entourant la majeure partie du pourtour des doigts d'émetteur (9), en ce qu'il comporte une sous-couche isolante (4) disposée entre la première couche isolante (7) et la surface de la deuxième couche semiconductrice (3) et Spourvue d'une part de deuxième fenêtres d'émetteur (4") sensiblement en dessous des première fenêtres (7') et d'autre part d'au moins une troisième fenêtre (4') disposée en regard de ladite région de contact de base (5), et dans laquelle est disposée une première métallisation de base (6), en ce qu'il comporte une deuxième métallisation de base en forme de peigne comportant une première barre (44,54) disposée selon une colonne et des doigts conducteurs (43,53) disposés selon des lignes et superposés à la première métallisation de base (6) entre les bandes (10,10') de la couche conductrice, et en ce que la couche conductrice présente plusieurs bandes (10,10')reliées électriquement entre elles, par une métallisation d'émetteur (10,64,50) formant un peigne interdigité avec la deuxième métallisation de base. 2. Transistor hyperfréquence selon la revendication 1 caractérisé en ce que les bandes (10) de la couche conductrice font partie d'une métallisation d'émetteur en forme de peigne dont la barre (64) est disposée sur la première couche isolante (7) et en ce que la barre (44,54) de la deuxième métallisation de base est également disposée sur la première couche isolante (4) de telle sorte que les peignes des métallisations de base et d'émetteur forment une structure interdi gitée. 3. Transistor hyperfréquence selon la revendication 1 caractérisé en ce que la couche conductrice est une couche résistive (10') formant de manière connue en soi des résistances ballast pour l'émetteur, en ce qu'il comporte une deuxième couche isolante (11) recouvrant la couche résistive (10') et les parties exposées de la première couche isolante (7) et présentant des quatrième fenêtres (11') disposées selon le même motif que les première (7") et deuxième (4") fenêtres, mais décalées transversalement par rapport à celles-ci et des cinquième fenêtres (52) traversant également la première couche isolante et dans lesquelles sont disposés les doigts (53) de la deuxième métallisation de base, et en ce qu'il comporte une métallisation d'émetteur en forme de peigne comportant une deuxième barre (64) disposée selon une colonne et des bandes métalliques (50) s'étendant selon des lignes et recouvrant lesdites quatrième fenêtres (11') et s'étendant transversale- ment par rapport à celles-ci sur la deuxième couche isolante (11) de manière à assurer la mise en parallèle desdites résistances ballast. 4. Transistor hyperfréquence selon une des revendications précédentes caractérisé en ce que les flats d'émetteur (9) et ladite région de contact de base (5) sont implantés et en ce que la première métallisation de base (6) est en matériau réfractaire. 5. Transistor hyperfréquence selon la revendication 4 caractérisé en ce que ledit matériau réfractaire est choisi parmi le tungstène et le molybdène. 6. Transistor hyperfréquence selon une des revendications précédentes caractérisé en ce que ladite région de contact de base (5) entoure complètement le pourtour des flats d'émetteur (9). 7. Procédé de fabrication d'un transistor hyperfréquence à partir d'un substrat présentant une première couche semiconductrice d'un premier type de conductivité formant un collecteur sur lequel est disposée une deuxième couche semiconductrice d'un second type de conductivité opposé au premier et formant une base ainsi qu'une première couche isolante comportant des premières fenêtres et comprenant une étape de rda- lisation à travers les premières fenêtres d'un premier réseau semiconducteur comportant une pluralité d'émetteurs du premier type de conductivité ainsi qu'une étape de dépit d'une couche conductrice d'émetteur comportant des bandes s'étendant transversalement par rapport aux émetteurs de manière à les relier électriquement selon des lignes caractérisé en ce qu'il comporte les étapes suivantes a) avant le dépôt de la première couc#he isolante (7) déposer une sous-couche isolante (4) susceptible d'être attaquée sélectivement par rapport à la première couche isolante (7) b) ouvrir simultanément dans la sous-couche isolante (4) des secondes fenêtres (4") comportant des fentes parallèles ainsi que des troisièmes fenêtres (4') entourant au moins la majeure partie du pourtour des deuxièmes fenêtres (4") c) déposer une couche de masquage (14) laissant à découvert les troisièmes fenêtres (4'i d) réaliser à travers les troisième fenêtres (4') des zones semi-conductrices de contact de base (5) fortement dopées du second type de résistivité e) déposer une couche métallique (6) f) enlever la couche de masquage (14) et par conséquent la partie de la couche métallique qui la recouvre en laissant subsister une première métallisation de base (6) laquelle permet en outre de masquer les zones semi-conductrices de contact de base (5) lors de ladite réalisation des régions dé- metteur (9). g) réaliser lesdites régions d'émetteur (9) h) déposer la première couche isolante (7) i) attaquer sélectivement la première couche isolante (7) pour réaliser les première fenêtres (7") disposées sensiblement au dessus des deuxième fenêtres (4") j) réaliser d'une part un réseau conducteur (10,10') reliant électriquement entre elles et transversalement les régions d'émetteur selon des lignes et présentant une métallisation d'émetteur en forme de peigne et d'autre part une deuxième métallisation de base (43,44,53,54) également en forme de peigne, les deux peignes ayant chacun une barre (44,54) disposée dans la direction des colonnes et présentant des doigts (43,53) disposés dans la direction des lignes et interdigités, les doigts (53) du peigne formant la deuxième métallisation de base recouvrant une partie de ladite première métallisation de base (6). 8. Procédé de fabrication d'un transistor hyperfréquence selon la revendication 7 caractérisé en ce que lors de l'étape i, on réalise également dans la première couche isolante (7) des premières ouvertures (42) allongées dans la direction des colonnes et disposées entre des lignes de premières fenêtres (7") et en ce que l'étape j consiste à déposer simultanément la deuxième métallisation de base, dont la barre (44) est de la sorte disposée sur la première couche isolante et la métallisation d'émetteur dont la barre est également disposée sur la première couche isolante et dont les doigts sont constitués par des bandes (10) recouvrant selon des lignes les premières (7") et deuxièmes (4") fenêtres et les portions de la première couche isolante (7) situées entre cellesci de manière à réaliser ladite liaison électrique entre les régions d'émetteur. 9. Procédé de fabrication d'un transistor hyperfréquence selon la revendication 7 caractérisé en ce que l'étape j comporte les opérations suivantes k) déposer une couche résistive (10') comportant des bandes résistives recouvrant selon des lignes les premières (7") et deuxièmes (4") fenêtres et les portions de la première couche isolante (7) situées entre celles-ci de manière à réaliser une liaison résistive entre les régions d'émetteur. 1) déposer une deuxième couche isolante (11) et ouvrir dans celle-ci des quatrièmes fenêtres (11') disposées selon le même motif que les premières (7") et deuxièmes (4") fenêtres mais décalées transversalement par rapport à celles-ci ainsi que des deuxièmes ouvertures allongées (52) dans la direction des colonnes et disposées entre des lignes de premières (7") deuxièmes (4") et troisièmes (11') fenêtres, et traversant également la première couche isolante (7) de manière à mettre à une des portions de la première métallisation de base (6). m) déposer simultanément la deuxième métallisation de base, dont la base (54) est de la sorte disposée sur la deuxième couche isolante et la métallisation d'émetteur dont la barre est également disposée sur la deuxième couche isolante et dont les doigts sont constitués par des bandes métalliques (10') recouvrant selon des lignes les quatrièmes fenêtres (11') et les portions de la deuxième couche isolantes situées entre celles-ci de manière à achever ladite liaison électrique entre les régions d'émetteur. 10. Procédé selon une des revendication 7 à 9 caractérisé en ce que la couche métallique (6) déposée à l'étape e est en matériau réfractaire, en ce que les étapes d et g sont réalisées par implantation d'ions, et en ce qu'il comporte après l'étape g et avant l'étape j, une opération de recuit de l'implantation.