Brevet FR2580420A1 — publié le 19861017

"DECODEUR A DIODES NOTAMMENT UTILISABLE DANS UNE MEMOIRE BIPOLAIRE. La présente invention a pour objet un décodeur à diodes comprenant une pluralité de modules de décodage comportant chacun plusieurs diodes dont une des électrodes est commune et est reliée d'une part à une source de tension d'alimentation par l'intermédiaire d'au moins une résistance et d'autre part å la base d'un premier transistor monté en émetteur suiveur, et dont l'émetteur constitue une sortie du module, l'autre électrode de chacune des diodes de chaque module étant connectée à une ligne de décodage d'adresse d'une manière qui correspond à une adresse caractéristique de la cellule, chaque module présentant deux états, un état sélectionné dans le cas ou l'adresse reçue par le décodeur correspond à l'adresse caractéristique du module, ceci se traduisant par le blocage de toutes les diodes du module et par un niveau logique dit haut sur les électrodes communes correspondant å l'absence de courant dans sa résistance, et un état non-sélectionné dans le cas contraire, ceci se traduisant par le fait qu'au moins une des diodes des modules est passante et par un niveau logique dit bas sur les électrodes communes, correspondant au passage d'un courant dans ladite résistance. Un tel décodeur est couramment utilisé pour assurer la sélection des lignes dans les mémoires bipolaires. On peut en trouver une description détaillée notamment dans les demandes de brevet européen 18739 et 19988 au nom de FUJITSU. La demanderesse a mis en évidence un défaut de ce type de décodage qui apparaît lors du fonctionnement dynamique du circuit et qui est susceptible d'induire plusieurs effets indésirables au niveau des cellules mémoires, à savoir des courants de fuite vers le substrat qui sont transitoirement accrus et des risques d'effacement intempestifs de certaines données de la mémoire. Le défaut en question, ainsi qu'il sera montré plus en détail dans la suite de la description, apparat lors d'un changement d'adresse et consiste en une augmentation transitoire de la tension de sortie des cellules de décodage non sélectionnées (niveau logique bas). L'invention se propose de remédier, au moins dans une large mesure, à ce défaut. Dans ce but, le décodeur selon l'invention est caractérisé en ce que chaque module comporte un deuxième transistor monté en émetteur suiveur, dont l'émetteur est connecté à l'émetteur du premier transistor et dont la base reçoit une tension de référence comprise entre le niveau bas et le niveau haut et décalée du niveau bas d'une quantité telle que les rebondissements transitoires de la tension dudit niveau bas pouvant intervenir au niveau des modules -non sélectionnés lors d'un changement d'adresse soient au moins en grande partie éliminés. Selon un mode de réalisation convenant particulièrement au cas où le décodeur est un décodeur de lignes d'une mémoire, c'est-à-dire qu'il doit fournir un courant relativement impor- tant dans son état sélectionné, le premier et le deuxième transistor forment le premier étage d'un montage Darlington présen- tant un troisième transistor dont la base est connectée à l'émetteur des premier et deuxième transistors et dont l'émetteur constitue la sortie du module. Le troisième transistor peut avantageusement présenter une résistance disposée entre son émetteur et sa base, destinée de manière connue à faire travailler son premier étage à un courant constant supérieur au courant de base du troisième transistor. Dans le cas où le décodeur est un décodeur de lignes d'une mémoire bipolaire, il peut etre avantageusement pourvu d'un circuit de commutation appliquant à la base des deuxièmes transistors une dite tension de référence lorsque la mémoire est en mode lecture et une tension de référence d'écriture égale à ladite valeur du niveau bas sur les électrodes communes lorsque la mémoire est en mode d'écriture. L'invention sera mieux comprise à la lecture de le des cription qui va suivre donnée à titre d'exemple non limitatif, en liaison avec les dessins qui repr6sentent : - la figure 1, un décodeur selon l'art antérieur - la figure 2, l'évolution de la tension au bornes de la rdsis- tance de chaque cellule lors d'une modification d'adresse, dans le schéma de la figure 1, - la figure 3, le positionnement d'un niveau de tension de réfé- rence selon l'invention par rapport aux niveaux de rebondissement précités - la figure 4, un décodeur selon l'invention, - la figure 5, l'évolution de la tension en sortie de chaque cellule lors d'une modification d'adresse, - la figure 6, une variante du décodeur selon l'invention, utilisé comme décodeur de ligne d'une mémoire - la figure 7, les niveaux en sortie du décodeur en mode lecture et en mode écriture. On remarquera que les éléments similaires gardent d'une figure à l'autre les même références. La description ci-dessous est réalisée, dans le but de simplifier les explications, en prenant pour exemple un décodeur à 3 bits d'adresse et qui comporte 8 modules à trois diodes. Il est bien entendu que l'invention s'applique à des décodeurs ayant un nombre quelconque de bits d'adresse, par exemple 6 pour un décodeur de lignes d'une mémoire de 4 bits, et dans ce cas autant de modules que de lignes à savoir 64. Le décodeur de la figure 1 présente des étages d'entrée 21 à 23, des lignes de décodage (Ao, Ai.. .A2) et 8 modules 1 à 8. Les lignes de décodage d'adresse sont au nombre de 2 pour chaque adresse et correspondent aux adresses A A1 et A2 et à leur complémentaire Ag, 1 et A2. De manière connue, les lignes Ao et Ao sont connectées au collecteur de deux transistors à émetteurs couplés, une source de courant I'o étant connectée auxdits émetteurs, la base du transistor dont le collecteur est connecté à la ligne Ao recevant la tension Vg, et la base de l'autre transistor, la tension AO-VBE, VBE étant la tension base émetteur d'un transistor. Il en est de même pour les lignes A1, A1, et A2, A2.Les adresses Ao A1 et A2 qui peuvent présenter soit un niveau haut H soit un niveau bas B sont introduites à l'entrée respectivement de trois étages d'entrée 21, 22 et 23 où leur niveau est comparé à une tension de référence VO en général choisie équidistante entre les niveaux h et B, en tenant compte du décalage d'une VBE (800 mV environ) introduit par un transistor d'entrée T10 monté en émetteur suiveur. Les mêmes éléments de chacun des étages d'entrée 21, 22 et 23 ont reçu la m8me référence. Il en est de même pour les modules I à 8. Chaque étage présente donc le transistor T10 dont le collecteur est à la masse, dont la base reçoit le signal d'adresse selon le cas Ag, A1 ou A2 à travers une résistance d'entrée R10 et dont l'émetteur attaque la base d'un transistor T11 dont l'émetteur est connecté à une source de courant 1o et à l'émetteur d'un transistor T12 formant avec le transistor T11 un montage différentiel.La base du transistor T12 reçoit ladite tension de référence VO-. Les collecteurs de transistors T11 et T12 sont reliés à la masse par des résistances R11 et R12d'dgale valeur, qui définissent le niveau bas de sortie -RllIo = -R12IO de l'étage d'entrée. Les sorties suiveuse des étages d'entrée 21, 22 et 23 à savoir le collecteur des transistors T12 sont reliées respectivement aux lignes de décodage Ag, A1 et A2 par l'intermédiaire de transistors T16 montés en émetteur suiveur alors que les sorties inverseuses, à savoir le collecteur des transistors T11 sont reliées respectivement aux lignes de décodage Ag, A1 et A2 par l'intermédiaire de transistors T15 montés en émetteur suiveur. Chacun des modules 1 à 8 présente 3 diodes D1, D2 et D3 dont la cathode est reliée à une des lignes de décodage et dont les anodes sont reliées ensembles. La cathode de la diode D1 est connectée selon les modules soit à la ligne Ao soit à la ligne A,, celle de D2 soit à la ligne A1, soit à la ligne A1, et celle de D3 soit à la ligne A2, soit à la ligne A2, les connexions étant réalisées de manière qu'à chaque module corresponde une des 8 adresses possibles. Les anodes des diodes D1 à D3 sont reliées à la masse par l'intermédiaire d'une résistance R1 dont la valeur détermine celle du niveau bas. La sortie de chaque module s'effectue par un transistor T1 monté en émetteur suiveur, qui constitue en général dans le cas d'une mémoire le premier étage d'un Darlington, et dont la base est connectée à l'anode des diodes D1 à D3. Considérons par exemple le module 2. Les diodes D1 à D3 sont connectées respectivement aux lignes de décodage Ao, A1 et A2. Si Ao = B et A1 = A2 = H, les trois diodes D1 à D3 sont bloquées et aucun courant ne circule dans la résistance R1. La sortie du module 2 est à son niveau haut : ceci correspond à un état sélectionné. Pour toute autre adresse, au moins une des diodes D1 à D3 du module 2 est passante et un courant donné I'1= -7r-- traverse la résistance R1. La sortie du module 2 est alors à son niveau bas : ceci correspond à un état non sélectionné. Lorsque l'adresse à l'entrée du décodeur est modifiée, un des modules passe de l'état sélectionné à l'état non sélectionné, un autre module passe de l'état non sélectionné à l'état sélectionné, et les autres modules restent dans l'état non sélectionné. Ces transistions sont représentées à la figure 2. Le niveau haut aux bornes des anodes des diodes D1, D2, D3, représentatif de l'état sélectionné est OV. Le niveau bas correspond au passage d'un courant I'1 dans la résistance R1, courant qui traverse au moins une des diodes connectée à une ligne de sélection se trouvant au niveau bas. Il existe donc trois cas de figure suivant qu'une deux ou trois diodes D1, D2, D3 sont traversées par ledit courant I'1.Or, la tension du niveau bas des lignes de sélection est bien déterminée, et la tension aux bornes des diodes augmente de 18 mV quand le courant dans celles-ci est multiplié par deux. Il en résulte que le niveau bas du décodeur pris sur les anodes des diodes D1, D2, D3 est sub-divisé en 3 sous niveaux un premier sous-niveau triple A correspondant aux cas où le courant dans la résistance R1 passe dans une seule diode, un deuxième sous-niveau triple 8 plus bas que le précédent et distant de celui-ci de 18 mV dans les cas où ce courant est partagé entre deux diodes et un sous-niveau simple C plus bas que le précédent est distant de celui-ci de 11 mV dans le cas où ce courant est partagé entre les trois diodes d'où un écart de 29 mV entre les niveaux A et C.Pour des décodeurs plus compliqués comprenant un plus grand nombre de diodes, l'écart entre les sous-niveaux extrémes peut être bien plus important, par exemple de l'ordre de 60 à 80 mV. La courbe I de la figure 2 est relative à un module qui passe de l'état sélectionné (OV) à un des sous-niveaux nonsélectionnés, ici C, entre l'instant initial t0 et l'instant t2, lors d'une modification de l'adresse à l'entrée du décodeur. La courbe Il est celle du module qui se sélectionne à partir d'un des sous-niveaux non sélectionnés entre l'instant to et l'instant tl, dans ce cas C également. Les courbes III et IV concernent les modules qui restent non sélectionnés, ceux étant au sous-niveau B passant au sous-niveau A, (courbe III) et réciproquement (courbe IV). La demanderesse a constaté que les courbes III et il présentaient transitoirement des rebondissements importants en direction du niveau haut, pouvant atteindre plusieurs centaines de mV, ceci étant vraisemblablement dO à des déséquilibres moments- nés des courants. En effet, le front ascendant (courbe II) est plus rapide que le front descendant (courbe I), ce qui fait qu'une partie du courant dans le module qui se sélectionne n'est transitoirement pas utilisé par le module qui se désélectionne, mais se répartit entre les diodes des autres modules, ou de certains d'entre eux, selon les différents cas possibles de modification d'adresse. L'idée de base de l'invention consiste (voir fig. 3) à fixer une référence de tension V1 constituant un seuil éléminant en sortie du module les rebondissements précités. Cette tension de référence V1 détermine le niveau bas des modules. De ce fait, si on souhaite conserver le même écart que précédemment entre les niveaux haut et bas des modules, il suffit d'augmenter l'é cart entre le niveau haut inchangé (OV) et les niveaux A, B, C d'une quantité voisine de l'amplitude des rebondissements les plus importants. La figure 4 illustre un mode de réalisation de l'invention concernant la configuration de la figure 1. Chacun des huit modules 11, 12...18 présente un transistor T2 dont la base re çoit ladite tension de référence V19 dont le collecteur -est b la masse et dont l'émetteur est relié b celui du transistor T1 correspondant. Ce montage peut être considéré comme un "OU cAbld", en ce sens que la tension d'émetteur est toujours la plus forte des deux tensions prdsentes sur les bases des transistors T1 et T2, décalée d'une tension base-émetteur VBE d'un transistor. On obtient alors aux sorties 511 à 518 des modules 11 à 18 les courbes X, XI et XII de la figure 5 lors d'un changement d'adresse à l'entrée du décodeur. Le niveau haut est -VgE, cette quantité représentant la chute de tension base-émetteur, d'environ 0,8V, du transistor T1, et le niveau bas est unique et a pour valeur Vl-VBE, -VgE représentant la chute de tension base-émetteur, également d'environ 0,8, du transistor T2. Pour la cellule qui se désélectionne (courbe X), la chute de tension commence à l'instant t0 et s'achève à un instant t" 2 retardé légèrement par des effets capacitifs vis à vis de t'2, t'2 correspondant au passage de la courbe I' (figure 3) par la valeur V1.Pour la cellule qui se sélectionne (courbe XI), la montée en tension commence à l'instant t'0 correspondant au passage de la courbe II' (figure 3) par la valeur V1 et s'achève à l'instant tl. Pour les autres cellules non sélectionnées, on obtient pour certaines d'entre elles (courbe XII) un léger rebondissement ré- siduel, dans la mesure o, comme représenté à la figure 3, V1 est légèrement inférieur à VM, valeur maximale de tension atteinte lors du rebondissement. Une suppression totale des rebondissements peut bien entendu être obtenue en choisissant Vl ) VM. Selon la figure 6, on a envisagé le cas oti, comme il est connu de la demande de brevet européen 19 988 précitée, on utile lise pour un décodeur de ligne d'une mémoire bipolaire, des ni veaux bas différents en lecture et en écriture, de manière à diminuer en mode lecture l'écart entre le niveau haut et le niveau bas, ce qui permet de gagner en vitesse de lecture.Le module 30 présente à titre d'exemple un Darlington de sortie comprenant les transistors T1 et T4, et en outra, le couplage base-collec- teur du transistor multi-émetteurs T3 est réalisé de manière connue à travers une résistance R'3, la base de T étant reliée à la masse par l'intermédiaire d'une résistance Rss, avec R3 + R'3 = R1 si on se ramène au cas des figures précédentes. En outre, une résistance R4 de quelques kohms est disposée de manière connue entre l'émetteur et la base de T4 de manière à faire travailler le premier étage de Darlington à un courant supérieur au courant de base de T4. On remarquera que, dans la demande de brevet européen 19988, la modification du niveau bas entre la lecture et l'écriture s'effectue grâce à une diode qui est parcourue par un courant seulement lorsque la mémoire est en mode lecture et qui fournit une partie du courant des diodes D1 à Dg. Cette disposition n'a d'effet qu'en statique et est impropre à traiter le problème des rebondissements qui ont pour origine comme on l'a indiqué plus haut une diminution transitoire du courant dans les diodes D1 à D3. La tension -V sur la base du transistor T2 a pour valeur -V1 en mode lecture et -V2 en mode écriture avec V2 V1. Pour ce faire un circuit de commutation 40 présente un étage différentiel à deux transistors T17 et T18 couplés par leurs émetteurs connectés à une source de courant I2, et qui reçoit à une entrée constituée par la base du transistor T17 un bit WE qui est au niveau haut H en mode lecture et au niveau bas B en mode écriture et est a son autre entrée constituée par la base du transistor T17 une tension de référence V3 comprise entre B et H et en général choisie égale 8 B + H . Le collecteur de T17 est connecté à la masse et celui de T18 relié à la masse par l'intermédiaire d'une résistance R18.Le collecteur de T18 est également relié à la base d'un transistor Tlg monté en émetteur suiveur, dont le collecteur est à la masse et l'émetteur connecté à la base de chacun des transistors T2 des modules ainsi qu'éventuellement à une source de courant I1 de faible valeur (environ lmA) destinée à compenser les commutations de courants de base des transistors T2. Pour WE = H (mode lecture), le courant I2 passe dans le transistor T17 et on a V = V1 : R18 I3+VBE, la valeur VBE représentant la chute de tension base-émetteur du transistor T19, et S30 = -V1 -2VBE (fig. 7). Pour WE = B (mode écriture), le courant I2 passe dans le transistor T18 et on a V = V2 = R18 (I2 + I3)+ VBE, et S30 = -V2 - 2VBE. Par contre, qu' l'on soit en mode lecture ou en mode lecture, le niveau sélectionné a pour valeur S30 = -2VBE. REVENDICATIONS 1 Décodeur à diodes comprenant une pluralité de modules de décodage comportant chacun plusieurs diodes dont une des électrodes est commune et est reliée d'une part à une source de tension d'alimentation par l'intermédiaire d'au moins une résistance, et d'autre part à la base d'un premier transistor monté en émetteur suiveur et dont l'émetteur constitue une sortie du module, l'autre électrode de chacune des diodes de chaque module étant connectée à une ligne de décodage d'adresse d'une manière qui correspond à une adresse caractéristique de la cellule, chaque module présentant deux états, un état sélectionné dans le cas où l'adresse reçue par le décodeur correspond à l'adresse caractéristique du module ceci se traduisant par le blocage de toutes les diodes du module et par un niveau logique dit haut sur les électrodes communes correspondant à l'absence de courant dans se résistance, et un état non sélectionné dans le cas contraire, ceci se traduisant par le fait qu'au moins une des diodes du module est passante et par un niveau logique dit bas sur les électrodes communes, correspondant au passage d'un courant dans ladite résistance caractérisé en ce que chaque module (11,..18, 30) comporte un deuxième transistor (T2) monté en émetteur suiveur, dont l'émetteur est connecté à l'émetteur du premier transistor (11) et dont la base reçoit une tension de référence (V1) comprise entre le niveau bas et le niveau haut et décalée du niveau bas d'une quantité telle que les rebondissements transitoires de la tension dudit niveau bas pouvant intervenir au niveau des modules (11,...18, 30 > non sélectionnés lors d'un changement d'adresse soient au moins en grande partie éliminés. 2. Décodeur selon la revendication 1 caractérisé en ce que le premier (T1) et le deuxième (T2) transistors forment le premier étage d'un montage Darlington présentant un troisième transistor (T4) dont la base est connectée à l'émetteur des premier et deuxième transistors et dont l'émetteur constitue la sortie de la cellule. 3. Décodeur selon la revendication 2 caractérisé en ce que le troisième transistor présente une. résistance (R4) disposée entre son émetteur et sa base, destiné de manière connue à faire travailler le premier étage du Darlington à un courant constant supérieur au courant de base du troisième transistor. 4 Décodeur selon une des revendications précédentes caractdrisd en ce que les diodes d1au moins un module sont constituées par les jonctions émetteur-base d'un transistor multi-émetteurs (T3) dont la base est couplée au collecteur. 5. Décodeur selon une des revendications précédentes et constituant un décodeur de lignes d'une mémoire caractérisé en ce qu'il comporte un circuit de commutation (40) appliquant à la base des deuxièmes transistors (T2) une dite tension de référence (V1) lorsque la mémoire est en mode de lecture et une tension de référence d'écriture (V2) égale à ladite valeur du niveau bas lorsque la mémoire est en mode d'deriture.