Brevet FR2573210A1 — publié le 19860516

-1 COMPARATEUR SYNCHRONISE L' invention concerne un ccnparateur de tensions synchronisé, réalisé à l'aide de transistors dotés chacun d'une borne de commande, d'une première borne principale et d'une se- conde borne principale, ce comparateur comprenant: - un étage d'acquisition servant à comnparer une tension d'entrée analogique à une tension de référence analo- gique et à fournir le résultat de la comparaison sous forme d'un signal intermédiaire et de son complnémentaire, cet étage incluant deux transistors formant une première paire différen- tiel, la tension d'entrée et la tension de référence étant ap- pliquées respectivement sur les bornes de commande de ces tran- sistors dont les premières bornes principales présentent un point de connexion servant à amener un courant de réglage, et dont les secondes bornes principales sont couplées chacune par l' intermédiaire d'une charge à une première borne d' alimen- tation continue et fournissent respectivement le signal inter- médiaire et son complémentaire; - un étage amplificateur servant à amplifier les états logiques du signal intermédiaire,cet étage incluant deux transistors formant une deuxième paire différentielle, ledit signal intermédiaire et son complémentaire étant appliqués res- pectivement sur les bornes de commande de ces transistors dont les premières bornes principales servent à amener un courant de réglage et dont les secondes bornes principales sont cou- plées chacune par l'intermédiaire d'une charge à la première borne d'alimentation continue et fournissent le signal numéri- que de sortie du comparateur, et son complémentaire; - un premier et un second étage mémoire couplés respectivement à l'étage d'acquisition et à l'étage amplifica- teur, servant à produire et à retenir les états logiques déterminés par les signaux issus des étages d'acquisition et amplificateur, le premier de ces étages mémoires incluant deux -2 - transistors formant une troisième paire différentielle montée en bascule bistable, le signal intermédiaire et son complémen- taire étant appliqués respectivement sur les bornes de comman- de de ces transistors dont les premières bornes principales présentent un point de connexion servant à amener un courant de réglage et dont les secondes bornes principales sont cou- plées en croix aux secondes bornes principales des transistors de l'étage d'acquisition, le second de ces étages mémoires in- cluant deux transistors formant une quatrinème paire différen- tielle montée en bascule bistable, le signal intermédiaire et son complémentaire étant appliqués respectivement sur les bor- nes de commande de ces transistors, dont les premières bornes principales présentent un point de connexion servant à amener un courant de réglage et dont les secondes bornes principales sont couplées en croix aux secondes bornes principales des transistors de l'étage amplificateur. Un tel circuit peut être appliqué entre autres à un convertisseur analogique-numérique dit parallèle dans lequel le signal d'entrée analogique est amené aux entrées de plusieurs circuits comparateurs parallèles pour obtenir un signal de sortie numérique, circuits dans lesquels cette tension d'entrée est comparée avec une tension de référence qui est difféerente pour chaque circuit comparateur. Les signaux de sortie des circuits comparateurs sont convertis en un signal de sortie numérique à l'aide d'un dispositif de décodage. Le comparateur synchronisé utilisé dans de tels comparateurs analogiques parallèles présente en général une structure comme décrite dans le préambule. Un tel circuit est connu entre autres du brevet des Etats-Unis d'Amérique N' 4.121.120. Ce circuit connu, consti- tué de transistors bipolaires, comprend un étage d'acquisition formé d'une première paire de transistors couplés par leur émetteur et dont les bases reçoivent les signaux d'entrée. Ce circuit comprend ensuite un étage amplificateur formé d'une seconde paire de transistors couplés par leurs émetteurs et - 3 - dont les bases reçoivent les signaux issus des collecteurs des transistors de l'étage d'acquisition. Ce circuit comprend enfin deux étages mémoires, formés respectivement d'une troisième et d'une quatrième paire de transistors couplés par leurs émet- teurs, et dont les collecteurs sont couplés en croix respecti- vement d'une part aux collecteurs de la première paire de tran- sistors, et d'autre part aux collecteurs de la deuxième paire de transistors. De plus, les émetteurs desdites première, deuxième, troisième et quatrième paire de transistors sont cou- plés chacun à une source de courant à travers un interrupteur formé par un transistor, les interrupteurs du circuit d'acqui- sition et du premier étage mémoire étant couplés par leurs émetteurs communs à une première source de courant, et les in- terrupteurs du circuit amplificateur et du second étage mémoire étant couplés par leurs émetteurs communs à une seconde source de courant. Enfin, lesdits interrupteurs sont commandés par des signaux d'horloge de manière à ce que le circuit d'acquisition et le second étage mémoire fonctionnent en même temps, précisé- ment pendant que l'étage amplificateur et le premier étage mé- moire ne sont pas en fonctionnement. Ce circuit connu fournit en sortie du premier étage mémoire un signal intermédiaire dont les états logiques suivent le signe de la différence entre le signal d'entrée et le signal de référence appliqués à l'entrée de l'étage d'acquisition, cette difféerence étant acquise sur le front de montée du signal d'horloge. L'étage amplificateur fournit en sortie du comparateur un signal numérique amplifié dont les états logiques suivent les états du signal intermé- diaire, sont acquis sur un front de montée de l'horloge et sont maintenus par le second étage mémoire jusqu'à ce qu'un autre état apparaisse sur un front de montée. Mais dans le but de réaliser de nouveaux systèmes logiques permettant des débits d'information toujours plus grands, de tels circuits doivent être transposés dans de nou- velles technologies comme par exemple une technologie incluant des transistors à effet de champ en arséniure de gallium. 4 - En effet, dans le cas o par exemple un transistor à effet de champ à désertion de charge en arséniure de gallium est choisi comme élément actif d'un comparateur synchronisé, on peut s'attendre à une très grande vitesse de fonctionnement sans pour autant- être pénalisé par une trop forte puissance consommée. Mais en revanche ce transistor présente un phéno- mène d' hystérésis. Ce phénomène se traduit par les faits suivants: si on applique une tension grille sur un transistor et si l'on fait varier la tension drain entre deux valeurs, alors on constate que les transitoires de courant ne sont pas carrées (alors que la modulation est carrée) et qu' il s'introduit des constantes de l'ordre d'une centaine de millisecondes et même davantage. Cela se traduit dans le comparateur par de l'hys- térésis: avec une tension de référence fixe continue, si l'on augmente progressivement la tension d'entrée, on aura bascule- ment pour une tension d'entrée supérieure à la tension de ré- férence. Par contre, si l'on diminue la tension d'entrée, on obtient le basculement pour une tension inférieure à la ten- sion de référence. C'est pourquoi la présente invention vise à four- nir un ccmparateur synchronisé, réalisable dans une telle technologie incluant des transistors à désertion de charges en arséniure de gallium, mais dont les effets dûs à l'hystérésis des transistors soient annulés du fait de la structure parti- culière du comparateur et ceci, sans qu'un défaut d'indétermi- nation de phase n'apparaisse. Selon la présente invention ce but est atteint à l'aide d'un comparateur tel que décrit dans le préambule ca- ractérisé en ce qu' il comprend en outre: - un second étage d'acquisition servant à compen- ser l'hystérésis du premier étage d'acquisition, ce second étage d'acquisition incluant deux transistors formant une - 5 - cinquième paire différentielle, la tension d'entrée et la ten- sion de réf'erence étant appliquées respectivement sur les bor- nes de commande de ces transistors dont les premières bornes principales présentent un point de connexion servant à amener un courant de réglage et dont les secondes bornes principales sont couplées en croix aux secondes bornes principales des transistors du premier étage d'acquisition. - un second étage amplificateur servant à lever l'indétermination sur la phase des états logiques du signal intermédiaire, ce second étage amplificateur incluant deux transistors formant une sixième paire différentielle, ledit signal intermédiaire et son complémentaire étant appliqués respectivement sur les bornes de commande de ces transistors, dont les premières bornes principales servent à amener un cou- rant de réglage et dont les secondes bornes principales sont couplées en croix aux secondes bornes principales des transis- tors du premier étage amplificateur, et caractérisé en ce que les courants de réglage de la première et de la cinquième pai- re différentielle sont tels que le premier et le second étage d'acquisition travaillent alternativement, en ce que les cou- rants de réglage de la deuxième et de la sixième paire diffe- rentielle sont tels que le premier et le second étage amplifi- cateur travaillent alternativement, en ce que les courants de réglage de la troisième et de la quatrième paire différentiel- le sont tels que le premier et le second étage mémoire tra- vaillent alternativement, et en ce que les courants de réglage des étages amplificateurs sont tels qu'ils travaillent en pha- se avec les étages d'acquisition et avec le premier étage mé- moire. Dans ces conditions du fait que les deux étages d'acquisition sont mis en fonctionnement alternativement, l'hystérésis due à un seul étage d'acquisition est ccmpensée. D'autre part du fait que les étages amplificateurs sont mis en fonctionnement en phase avec les étages d'acquisition et avec le premier étage mémoire, l'inversion de phase qui -- 6 -- apparaît dans les étages d'acquisition est également com- pensée. Un tel comparateur peut donc être réalisé à l'aide de transistors à effet de champ à désertion de charges en arséniure de gallium; L'invention sera mieux comprise à l'aide de la description suivante illustrée par les figures annexées dont: - la figure 1 qui montre le circuit selon l'inven- tion dans lequel les différents étages sont représentés par des blocs; la figure 2 qui montre l'évolution des signaux dans les différentes parties du circuit, en fonction des si- gnaux d'horloge; - la figure 3 qui montre le circuit selon l'inven- tion dans le cas o il est réalisé à l'aide de transistors à effet de champ à désertion de charges en logique BLF; - la figure 4 qui montre un circuit convertisseur analogique numérique réalisé à l'aide de camparateurs selon l' invention. Tel que représenté sur la figure 1, le comparateur synchronisé conforme à l'invention, comprend deux étages d'ac- quisition 1 et 5 couplés à un premier étage mémoire 3. Chaque étage d'acquisiton reçoit d'une part un signal d'entrée analo- gique VIN et d'autre part un signal de référence analogique VREp et leurs sorties couplées fournissent un signal inter- médiaire VM et son complémentaire VM. Le comparateur comprend d'autre part deux étages amplificateurs 2 et 6 couplés à un second étage mémoire 4. Chaque amplificateur reçoit les signaux intermédiaires VM et VM, et leurs sorties couplées fournissent un signal numéri- que amplifié en phase avec la valeur de la différence entre le signal d'entrée VIN et le signal de référence VREp. Le premier et le second étage mémoire 3 et 4, sont mis en fonctionnement alternativement respectivement par le signal d'horloge complémentaire C, et par le signal d'horloge C. - 7 - Le premier et le second étage d'acquistion 1 et 5 sont mis en fonctionnement alternativement respectivement par le complémentaire H d'un second signal d'horloge et par le se- cond signal d'horloge H. Le premier et le second étage amplificateur 2 et 6 sont mis en fonctionnement alternativement, en même temps que le second et le premier étage d'acquisition par les seconds signaux d'horloge H et H et en même temps que le premier étage mémoire par le complémentaire C du premier signal d'horloge. Dans ces conditions, comme il est montré sur la figure 2, lorsque la différence entre le signal d'entrée ana- logique VIN et le signal de référence analogique VREF ap- pliquée sur le premier étage d'acquisition est positive et qu'arrive le front montant du complémentaire C du premier si- gnal d'horloge qui déclenche le premier étage mémoire, le com- plémentaire VM du signal intermédiaire passe à l'état logi- que bas. De même, lorsque cette différence est négative, le signal VM passe à l'état logique haut. Ie premier étage amplificateur amplifie les états logiques du signal intermédiaire VM, les maintient pendant la période du premier signal d'horloge C qui commande le se- cond étage mémoire et fournit en sortie un signal numérique binaire S qui suit 1' inverse du signe de la différence entre les signaux analogiques d'entrée. Mais périodiquement le second étage d'acquisiton est mis en fonctionnement par l'horloge H dans le but d'annu- ler l'effet d'hystérésis. La phase correcte du signal intermédiaire est alors inversée d'une façon indésirable. Afin de rétablir un déphasage correct du signal de sortie, il a donc été prévu un second étage amplificateur qui fonctionne en alternance avec le premier étage amplificateur avec la même période que les étages d'acquisition. Comme il est montré sur la figure 2, sur le front montant de l'horloge H, l'état attendu pour le signal intermé- diaire VM est inversé. Mais le second étage amplificateur -8 - étant en même temps mis en fonctionnement, le signal de sortie S présente néammoins la phase attendue, appropriée à suivre le signe de la différence entre les signaux d'entrée. La forme des signaux qui seraient obtenus s'il n'y avait qu'un seul étage d'acquisition et amplificateur, et si le second signal d'horloge n'intervenait pas est donnée en pointillé. La forme des signaux obtenus dans le circuit selon l'invention est donnée en trait plein. Dans un exemple de réalisation le comparateur selon l'invention peut donc avantageusement être constitué de transistors à effet de champ à désertion de charges, en arsé- niure de gallium, bien que ceux-ci présentent un effet d'hys- térésis. On rappelle que cet effet est lié à un effet mé- moire des transistors constituant l'étage d'acquisition dû aux charges stockéèes dans les niveaux pièges de l'arséniure de gallium. Cet effet est d'autant plus important que le temps séparant deux montées et descentes successives de la tension d'entrée est faible devant-la constante de temps des pièges. Or l'arséniure de gallium du fait de sa haute mo- bilité électronique permet par ailleurs de réaliser des cir- cuits ultra-rapides. La présente invention permet de ne pas perdre le bénéfice de cette dernière propriété. En effet la présence des deux étages d'acquisition permet de permuter de façon cyclique la tension à coder et la tension de référence et ceci à une fréquence grande devant la constante de temps des pièges. Dans ces conditions les pièges se chargent à un niveau neutre et l'effet d'hystérésis est an- nulé. Dans l'exemple de réalisation de l'invention dé- crit ici, le comparateur est donc constitué de transistors à effet de champ à grille Schottky, à désertion de charges, c'est-à-dire dont la tension de pincement VT(O, entraîne qu'ils sont normalement passant en l'absence de signal. -9 - Tel que représenté sur la figure 3, le premier étage d'acquisition est formé de deux transistors 10 et 12, couplés par les sources et dont les grilles reçoivent respec- tivement la tension d'entrée analogique VIN et la tension de référence analogique VREF. Les sources couplées au point de connexion 19 sont mises par exemple à la masse par l' intermé- diaire d'un transistor source de courant 13 commandé par l'horloge H. Le second étage d'acquisition est formé de deux transistors 52 et 50 couplés par leurs sources et dont les grilles reçoivent respectivement la tension d'entrée VIN et la tension de référence VREF. Les sources couplées au point de connexion 59 sont mises à la masse par l'intermédiaire d'un transistor source de courant 53 commandé par le complémentaire H du signal d'horloge H. Ies drains respectifs des transistors 52 et 50 sont couplés en croix aux drains des transistors 10 et 12. les drains des transistors 10 et 50 sont portés à une première tension d'alimentation continue VDD par l'in- termédiaire d'un transistor de charge 110, et les drains des transistors 52 et 12 sont portés à la tension d'alimentation VDD par l'intermédiaire d'un transistor de charge 112. Le premier étage mmoire est formé de deux tran- sistors 32 et 30 couplés par leurs sources au point de con- nexion 39. Ce point de connexion est porté au potentiel de la masse par l'intermédiaire d'un transistor source de courant 33 commande par le signal d'horloge complémentaire C. Les drains des transistors 30 et 32 sont couplés en croix respectivement aux drains des transistors des étages d'acquisition, et four- nissent les signaux intermédiaires VM et VM. Le premier étage amplificateur est formé de deux transistors 20 et 22 dont les sources sont mises au même po- tentiel par l' intermédiaire des transistors respectifs 70 et 72 commandés par le signal d'horloge ccmplémentaire C. Ies grilles des transistors 20 et 22 reçoivent respectivement le signal intermédiaire VM et son complémentaire VM. Les - 10- transistors 70 et 72, qui jouent le rZle d'interrupteur sont couplés par leurs sources au point de connexion 79. Ce point de connexion est mis à la masse par l'intermédiaire d'un transistor source de courant 73 commandé par le signal d'horloge H. Ie second étage amplificateur est formé de deux transistors 62 et 60 dont les sources sont mises au même potentiel par l'intermédiaire des transistors respectifs 82 et 80 commandés par le signal d'horloge complémentaire C. Ies grilles des transistors 62 et 60 reçoivent respectivement le signal intermédiaire VM et son complémentaire VM. les transistors 82 et 80, qui jouent le rôle d'interrupteurs sont couplés par leurs sources au point de connexion 89. Ce point de connexion est mis à la masse par l'intermédiaire d'un tran- sistor source de courant 83 commandé par le signal d'horloge complémentaire H. Les drains des transistors 60 et 62 sont couplés en croix aux drains des transistors 20 et 22. Les couples de transistors interrupteurs 70 et 72 d'une part et 80 et 82 d'autre part, aurait pu être remplacés chacun par un transis- tor unique. Mais s'il en était ainsi, les couples de transis- tors 20 et 22 d'une part, et 62 et 60 d'autre part présen- teraient sur leurs sources un point de connexion qui consti- tuerait un chemin possible pour le passage du courant dans le cas o ' est à l'état bas. Or les signaux traités dans cette partie du circuit ont déjà une forme logique et présentent donc une amplitude suffisamment grande pour se propager par un tel chemin, ce qui est indésirable. Le second étage mémoire est formé de deux transis- tors 42 et 40 couplés par leurs sources au point de connexion 49. Ce point de connexion est porté au potentiel de la masse par l'intermédiaire d'un transistor source de courant 43 com- mandé par le signal d'horloge C. Les drains des transistor 40 et 42 sont couplés en croix respectivement aux drains des transistors des étages amplificateurs, et fournissent les si- gnaux de sortie du comparateur S et S. - 11 - Du fait que les transistors utilisés dans ce cir- cuit sont du genre à désertion de charge, c'est-à-dire des transistors admettant une tension de seuil VT à un circuit logique. Pour obtenir le niveau de tension re- quis, il est nécessaire d'utiliser un circuit de décalage de niveau. Un tel circuit de décalage de niveau est appelé logi- que BFL (Buffered Pet Logic). Il est constitué par un premier transistor suiveur, qui est monté en drain commun et dont l'électrode de commande est connectée à la sortie de l'étage mémoire. L'électrode de source de ce transistor suiveur est connectée, suivant le décalage de niveau requis, par l'inter- médiaire de 1 à 3 diode(s) au drain d'un transistor monté com- me source de courant. Le drain de ce transistor de source de courant constitue la sortie du circuit. les drains des tran- sistors 30 et 32 sont donc connectés, par l'intermédiaire des électrodes de commande du transistor suiveur d'un circuit de décalage de niveau., Ce circuit de décalage de niveau pour le transistor 30 est formé par le transistor suiveur 100, deux diodes D1 et D2 et le transistor monté comme source de courant et pour le transistor 32 par le transistor suiveur 102, les diodes D3 et D4 et le transistor monté comme source de courant 92. le signal intermédiaire VM et son complémentaire VM se trouvent donc respectivement au drain du transistor 92 et au drain du transistor 90 de ces circuits de décalage de niveau. De même, les drains des transistors 40 et 42 sont connectés, par l'intermédiaire des électrodes de commande et de source court-circuitées des transistors 114 et 116, à l'électrode de commande du transistor suiveur d'un circuit de décalage de niveau. Ce circuit de décalage de niveau pour le transistor 40 est formé par le transistor suiveur 104, deux diodes D5 et D6 et le transistor monté comme source de courant 94 et pour le transistor 42 par le transistor suiveur 106, les diodes D7 et D8 et le transistor monté comme source de courant 96. Le signal de sortie S et le signal de sortie -12- complémentaire S du comparateur se trouvent donc respecti- vement au drain du transistor 94 et au drain du transistor 96 de ces circuits de décalage de niveau. Le convertisseur analogique-numérique représenté sur la figure 4 comporte plusieurs comparateurs montés en pa- rallèle (CCMP 1,... CCMPN,) qui sont munis chacun de deux en- trées. La tension d'entrée analogique VIN à convertir est amenée à une entrée de chaque comparateur. A l'autre entrée de chaque comparateur est amenée une tension de référence obtenue par application d'une tension de référence aux bornes du mon- tage en série de plusieurs résistances. Dans le cas o toutes les résistances sont égales, on obtient une progression géomé- trique des tensions de référence, le rapport relatif des ten- sions de référence étant égal à VREF/2. Les diverses ten- sions de référence présentant un numéro de rang 1, 2,..., i, 2n-1,2n constituent alors une série suivante VREF/2n, VREp/2n-i,... VREpn ces dernières tensions n'étant uti- lisées que pour indiquer un bit de dépassement. Les sorties des comparateurs sont connectées aux entrées d'un dispositif de codage logique (COD), qui délivre un signal numérique de n bits à la sortie suivant un code quelconque, qui peut être par exemple le code de Gray. Ia structure du dispositif de codage est tributaire du code requis, mais n'est pas ici décrite en détail, du fait que ce dispositif de codage ne fait pas, à proprement dit, partie de l'invention. Une mémoire (MEMO) peut être couplée à la sortie du dispositif de codage pour conser- verl'information du dispositif de codage pendant au moins une partie de la période d'horloge permettant la synchronisation des comparateurs. Le signal d'horloge nécessaire pour le com- parateur et les mémoires est délivré par un circuit externe. Ces circuits peuvent être intégrés sur le même substrat semi- conducteur. Dans l'exemple de réalisation décrit, les tensions VIN, VREF, VM, VM, S et S sont de OV pour le niveau haut et -2V pour le niveau bas. - 13 - Les tensions de seuil des transistors sont VT = -2V. Les tensions d'alimentation continues sont pour la première VDD = +4V pour la seconde, la masse = OV pour la troisième VSS = -3V à laquelle sont portées les * sources des transistors sources de courant des étages déca- leurs de niveau. Les transistors et les diodes sont du type Schot- tky dont les largeurs de grilles sont rassemblées dans le ta- bleau I suivant TABLEAU I L = 15 pmL = 10 lpm 13, 53, 33 110, 112, 114, 116 83, 73, 43 100, 102, 104, 106 Transistors N 10, 12, 50, 52 90, 92, 94, 96 , 72, 80, 82 D1, D2, D3, D4 , 22, 60, 62 D5, D6, D7, D8 , 32, 40, 42 L'utilisation d'un comparateur identique pour la réalisation d'un convertisseur analogique-numérique signifie également un avantage pour la réalisation sous forme d'un circuit intégré. Il est évident pour l'homme de l'art que de nombreuses variantes peuvent être réalisées sans sortir du cadre de la présente invention comme défini dans les revendications ci-annexées. -14 REVENDICATIONS: 1. Comparateur de tensions synchronisé, réalisé à l'aide de transistors dotés chacun d'une borne de commande, d'une première borne principale et d'une seconde borne princi- pale, ce comparateur comprenant: - un étage d'acquisition servant à comparer une tension d'entrée analogique VIN à une tension de référence analogique VREp et à fournir le résultat de la comparaison sous forme d'un signal intermédiaire VM et son complémentaire VM, cet étage incluant deux transistors (10 et 12) formant une première paire différentielle, la tension d'entrée VIN et la tension de référence VREp étant appliquées respective- ment sur les bornes de commande de ces transistors dont les premières bornes principales présentent un point de connexion (19) servant à amener un courant de réglage, et dont les se- condes bornes principales sont couplées chacune par l'intermé- diaire d'une charge (110,112) à une première borne d'alimenta- tion continue VDD et fournisssent respectivement le signal intermédiaire VM et son complémentaire VM; - un étage amplificateur servant à amplifier les états logiques du signal intermédiaire, cet étage incluant deux transistors (20,22) formant une deuxième paire différentiel- le, ledit signal intermédiaire VM et son complémentaire V-M étant appliques respectivement sur les bornes de commande de ces transistors dont les premières bornes principales servent à amener un courant de réglage et dont les secondes bornes principales sont couplées chacune par l'intermédiaire d'une charge (114,116) à la première borne d'alimentation continue VDD et fournissent le signal numérique de sortie S du compa- rateur, et son complémentaire S; - un premier et un second étage mémoire couplés respectivement à l'étage d'acquisition et à l'étage amplifica- teur, servant à produire et à retenir les états logiques dé- terminés par les signaux issus des étages d'acquisition et am- plificateur, le premier de ces étages mémoires incluant deux - 15 - transistors (30 et 52) formant une troisième paire différen- tielle monté en'bascule bistable, le signal intermédiaire VM et son complémentaire VM étant appliqués respectivement sur les bornes de commande de ces transistors dont les premières bornes principales présentent un point de connexion (39) ser- vant à amener un courant de réglage et dont les secondes bor- nes principales sont couplées en croix aux secondes bornes principales des transistors de l'étage d'acquisition, le se- cond de ces étages mémoires incluant deux transistors (40 et 42) formant une quatrième paire différentielle montée en bas- cule bistable, le signal numérique S issu de l'étage amplifi- cateur et son complémentaire Tétandt appliqués respectivement sur les bornes de commande de ces transistors, dont les pre- mières bornes principales présentent un point de connexion (49) servant à amener un courant de réglage et dont les secon- des bornes principales sont couplées en croix aux secondes bornes principales des transistors de l'étage amplificateur, ce comparateur étant caractérisé en ce qu'il comprend en outre: - un second étage d'acquisition servant à compen- ser l'hystérésis du premier étage d'acquisition, ce second étage d'acquisition incluant deux transistors (52 et 50) for- mant une cinquième paire diff'erentielle, la tension d'entrée et la tension de référence étant appliquées respectivement sur les bornes de commande de ces transistors dont les premières bornes principales présentent un point de connexion (59) ser- vant à amener un courant de réglage et dont les secondes bor- nes principales sont couplées en croix aux secondes bornes principales des transistors du premier étage d'acquisition. - un second étage amplificateur servant à lever l'indétermination sur la phase des états logiques du signal intermédiaire, ce second étage amplificateur incluant deux transistors (62 et 60) formant une sixième paire différen- tielle, ledit signal intermédiaire et son complémentaire étant appliqués respectivement sur les bornes de commande de ces transistors, dont les premières bornes principales servent à -16 - amener un courant de réglage et dont les secondes bornes prin- cipales sont couplées en croix aux secondes bornes principales des transistors du premier étage amplificateur, et caractérisé en-ce que les courant de réglage de la première et de la cinquième paire différentielle sont tels que le pre- mier et le second étage d'acquisition travaillent alternati- vement, en ce que les courants de réglage de la deuxième et de la sixième paire différentielle sont tels que le premier et le second étage amplificateur travaillent alternativement, en ce que les courants de réglage de la troisième et de la quatrième paire différentielle sont tels que le premier et le second étage mémoire travaillent alternativement, et en ce que les courant de réglage des étages amplificateurs sont tels qu' ils travaillent en phase avec les étages d'acquisition et avec le premier étage mémoire. 2. Comparateur selon la revendication 1, caractérisé en ce que les courants de réglage des différents étages sont fournis d'une façon appropriée du fait que: - le point de connexion (49) de la quatrième paire difféerentielle est couplé à une deuxième borne d'alimentation continue, par exemple la masse, par l'intermédiaire d'un tran- sistor source de courant (43) commandé par un premier signal d'horloge C, et en ce que le point de connexion (39) de la troisième paire diff'erentielle est couplé à la deuxième borne d'alimentation continue par l'intermédiaire d'un transistor source de courant (33) commandé par le complémentaire C du premier signal d'horloge, en sorte que le premier et le second étage mémoire sont mis en fonctionnement alternativement. - le point de connexion (19) de la première paire différentielle est couplé à la deuxième borne d'alimenta- tion continue par l'intermédiaire d'un transistor source de courant (13) commandé par un second signal d'horloge H et en ce que le point de connexion (59) de la cinquième paire diffée- rentielle est couplé à la deuxième borne d'alimentation conti- nue par l'intermédiaire d'un transistor source de courant (53) -17commandé par le signal complémentaire H du second signal d'horloge, en sorte que le premier et le second étage d'acqui- sition sont mis en fonctionnement alternativement. - les premières bornes principales des deux tran- sistors (20, 22) de la deuxième paire différentielle sont cou- plées respectivement aux secondes bornes principales de deux transistors (70,72) montés en septième paire différentielle dont les bornes de commande reçoivent le signal complémentaire C du premier signal d'horloge et dont les premières bornes principales présentent un point de connexion (79) couplé à la deuxième borne d'alimentation continue par l'intermédiaire d'un transistor source de courant (73) commandé par le signal d'horloge H. - les premières bornes principales des deux tran- sistors (62,60) de la sixième paire différentielle sont cou- pliées respectivement aux secondes bornes principales de deux transistors (82,80) montés comme huitième paire différen- tielle, dont les bornes de commande reçoivent le signal com- plémentaire C du premier signal d'horloge et dont les pre- mières bornes principales présentent un point de connexion (89) couplé à la seconde borne d'alimentation continue par 1' intermédiaire d'un transistor source de courant (83) comman- dé par le complémentaire H du second signal d'horloge, en sorte que le premier et le second étage amplificateur sont mis en fonctionnement alternativement, et en phase avec d'une part les étages d'acquisition et d'autre part le premier étage mS- moire. 3. Comparateur selon la revendication 1 ou 2, carac- térisé en ce que la charge des transistors des circuits d'ac- quisition et amplificateurs est formée par un transistor de charge présentant une borne de commande, une première borne principale et une seconde borne principale, la borne de com- mande étant connectée à la première borne principale, qui est couplée à la seconde borne principale des transistors corres- pondants des paires différentielles des circuits d'acquisition - 18 - et amplificateurs, et la seconde borne principale étant reliée à la première borne d'alimentation continue. 4. Comparateur selon la revendication 3, caractérisé en ce que chaque charge comporte en outre un circuit de déca- lage de niveau, qui est formé par un transistor présentant une borne de commande, une première borne principale et une deu- xième borne principale, la borne de commande étant couplée à la borne de commande du transistor de charge, la deuxième bor- ne principale étant couplée à la première borne d'alimentation et la première borne principale étant couplée, par l'intermé- diaire du montage en série de plusieurs diodes de décalage de niveau à la sortie et à une source de courant. 5. Comparateur selon la revendication 4, caractérisé en ce que la source de courant est constituée par un transis- tor présentant une borne de commande, une première borne prin- cipale et une deuxième borne principale, la borne de commande et la première borne principale étant connectées à une borne d'alimentation continue VSS. 6. Comparateur selon l'une des revendications précé- dentes, caractérisé en ce que les transistors du circuit sont des transistors à effet de champ du genre Schottky et notam- ment de tels transistors du genre à désertion de charge. 7. Convertisseur analogique numérique, caractérisé en ce que pour obtenir un signal de sortie numérique à n bits, le convertisseur analogique numérique est muni de 2n comparateurs synchronisés montés en parallèle selon l'une des revendica- tions précédentes, et en ce que à une entrée de chaque compa- rateur est amené le signal d'entrée analogique à convertir et à l'autre entrée de chaque comparateur une tension de référen- ce différente, les sorties de comparateurs étant connectées à un dispositif de codage, dont la sortie délivre le signal de sortie numérique à n bits.