Brevet FR2573591A1 — publié le 19860523

"Circuit logique à semi-conducteurs à transistors FET à couplage direct." La présente invention concerne un circuit logiqueà semi-conducteurs à transistors FET à couplage direct encore appelé circuit (DCFL), utilisant une porte ayant un transistor à effet de champ à Jonction (transistor 3-FET). Dans un circuit DCFL, il suffit. d'avoir un nombre réduit d'éléments pour former.une porte de sorte que ce circuit convient-comme circuit logique à grande échelle. La figure 1 donne un exemple d'un circuit DCFL classique. Dans ce circuit DCFL classique, deux inverseurs 11 et 21 sont couplés directement. Les inverseurs 11 et 21 sont des transistors 3-FET 12 et 22 utilisant des semi-conducteurs GaAs et des résistances 13 et 23 respectives. Par ce montage, la résistance de cou- pure du transistor 3-FET 12 est normalement beaucoup plus élevée que la valeur de la résistance 13, de sorte que le niveau haut de la tension de sortie du transistor 3-FET 12 c'est-à-dire la tension d'entrée du transistor 3-FET 22 est pratiquement la même que la tension (VDD) d'une source d'alimentation entraînée (non représentée). Lorsqu'on forme un oscillateur en anneau à l'aide d'un circuit DCFL comme décrit ci-dessus et que l'on mesure le retard de propagationpar porte (t pd), ce retard t pd augmente progressivement en fonc- tion de l'augmentation de la tension VDD comme cela est représenté par la courbe en traits pleins à la figure 2. Contrairement à cela, lorsqu'on utilise des transistors à effet de champ à barrière Schottky (MES-FET) à la place des transistors J-FET 12 et 22, le retard t pd est main- tenu constant même si l'on augmente la tension VDD comme cela est représenté par la courbe en traits pointillés à la figure 2. On suppose que cela provient de l'effet de stockage des porteurs dans le canal ou encore de l'enrichissement du support du transistor 3-FET 22 lorsque le niveau haut de la tension d'entrée du transis- tor 3-FET 22 est supérieur à la tension directe (Vf = 1,0 V) à la jonction pn. C'est pourquoi dans un exemple clas- sique comme celui donné ci-dessus, lorsque la tension VDD est fixée en général à une valeur supérieure à 1,5 V, le retard t pd ainsi que la consommation augmentent, ce qui se traduit par un inconvénient grave. Pour cette raison, il faut que la tension VDD soit dans une plage délimitée en général par 1,0 et 1,4 V et l'état de réglage de la tension VDD devient critique. De plus, dans certains transistors 3-FET, la tension VDD augmente rapidement à partir du voisinage de 1,2 V suivant l'état du support. Dans ce cas, l'état de réglage de la tension VDD devient beaucoup plus strict. En d'autres termes,seule une simple marge de variation de la tension VDD est autorisée, de sorte que la conception du circuit est très difficile. La présente invention a pour but de créer un circuit à semi-conducteur de conception simple dont le retard de propagation ne soit pas augmenté lors de variations de tension de la source d'alimentation c'est-à-dire ayant une plage de variations importante pour la tension de la source d'alimentation. Dans un circuit à semi-conducteurs selon la présente invention, la tension de sortie d'un transistor 3-FET d'une porte amont et qui constitue la tension d'entrée d'un transistor 3-FET d'une porte aval est limitée à une valeur inférieure à la tension directe de la jonction pn, de sorte que même s-I- la tension de la source d'alimentation varie, l'effet de stockage des por- teurs n'apparaît pas de façon gênante sur le transistor 3-FET de la porte suivante. - La présente invention sera décrite de façon plus détaillée à l'aide des dessins annexés, dans lesquels: - la figure 1 est un schéma d'un cir- cuit d'un exemple d'un circuit à semi-conducteursclassique. - la figure 2 est un graphique du temps de retard de propagation d'un circuit à semi-conduc- teursclassique. - les figures 3 et 4 sont des schémas de circuits à semiconducteur correspondant respectivement à un premier et à un second mode de réalisation de l'in- vention. DESCRIPTION DE DIFFERENTS MODES DE REALISATION PREFEREN- TIELS: Des circuits à semi-conducteursselon le premier et le second mode de réalisation de la présen- te invention et qui' sont appliqués à des inverseurs à deux étages seront décrits en référence aux figures 3 et 4. La figure 3 montre le premier mode de réalisation de la présente invention. Le circuit selon ce premier mode de réalisation peut avoir essentiellement la même forme que celui représenté à la figure 1 sauf que les bornes de porte des transistors 3FET 12 et 22 de la figure 3 sont branchées sur une source d'alimentation de verrouillage (non représentée) par l'intermédiaire de diodes à barrière Schottky (SBD) 14 et 24. Bien qu'elle varie légèrement sui- vant le type de métal formant la barrière Schottky, la tension de polarisation directe Vf des diodes SBD 14 et 24 est en général d'environ 0,6 V. Lorsqu'une tension supérieure à 0,6 V est appliquée dans le sens direct, un courant passe dans les diodes SBD 14 et 24. Lorsqu'une tension (VGG) d'une source d'alimentation de verrouillage est fixée à environ 0,4 V, la tension d'entrée du transistor 3-FET 22 est maintenue à environ 1,0 V dans la mesure o la diode SBD 24 a une capacité de courant suffisante. En d'autres termes, si la tension VDD augmente et si la tension de sortie du tran- sistor 3-FET 12 dépasse pratiquement 1,0 V, le courant passe dans la diode SBD 24, si bien que la tension de sor- tie du transistor 3-FET 12 c'est-à-dire la tension d'en- trée du transistor 3-FET 22 est réglée à environ 1,0 V. Il en résulte que même si la tension VDD augmente, la tension d'entrée du transistor 3-FET 22 est réglée pour qu'elle soit inférieure à Vf de la jonction pn. Dans ces conditions, l'effet de stockage des porteurs n'apparait pas de façon perceptible sur le transistor 3-FET 22 et le temps de propagation ' pd de l'inverseur 22 n'augmente pas. Dans le premier mode de réalisation, la borne de porte du transistor 3FET 12 est également reliée à la source d'alimentation de verrouillage par l'intermédiaire de la diode SBD 14. C'est pourquoi même si la tension d'entrée du transistor 3-FET 12 dépasse pratiquement 1, 0 V, un courant passe dans la diode SDB 14 et sa tension d'entrée est réglée à environ 1, 0 V. Il en résulte que l'effet de stockage des porteurs n'apparait pas de façon perceptible sur le transistor 3-FET 12, ce qui évite que le retard tflpd n'augmente dans l'inverseur 11. La figure 4 montre un second mode de réalisation de l'invention. Le circuit selon ce second mode de réalisation peut avoir essentiellement la même forme que dans le premier mode de réalisation représenté à la figure 3 sauf qu'à la figure 4 il n'y a pas de source d'alimentation de verrouillage et les diodes SBD 14 et 24 sont branchées entre les bornes de drain et de porte des transistors FET 12 et 22 respectifs. Le niveau bas de la tension d'entrée du transistor 3- FET 12 est fixé à 0,2 V et la tension Vf des diodes SBD 14 et 24 estfixée à 0,7V. Selon le second mode de réalisation, même si la tension VDD augmente et si la tension de sortie du transistor 3-FET 12 dépasse pratiquement 0,9 V, un cou- rant passe dans la diode SBD 14, si bien que la tension de sortie du transistor 3-FET 12 c'est-à-dire la tension d'en- trée du transistor FET 22 reste à 0,9 V. Dans ces conditions, l'effet de stockage des porteurs ne se produit pas de façon notable sur le transistor 3-FET 22, et le temps de retard de propagation t pd de l'inverseur 21 n'augmente pas. Dans le second mode de réalisation, la diode SBD 24 est branchée entre la borne de drain et la borne de porte du transistor 3-FET 22. C'est pourquoi même si la tension de sortie du transistor 3-FET 22 dépasse pratiquement 0,9 V, un courant passe dans la diode SBD 24 et règle la tension de sortie sur environ 0,9 V. Le circuit selon le second mode de réalisation ne nécessite pas de source d'alimentation de verrouillage et présente ainsi une conception beaucoup plus simple. Toutefois, la tension Vf des diodes SBD 14 et 24 détermine directement une amplitude logique c'est- à-dire la différence entre la tension de niveau haut et celle de niveau bas. Pour augmenter l'amplitude logique, il est préférable de régler la tension Vf des diodes SBD 14 et 24 à un niveau supérieur à celui du premier mode de réalisation tel que décrit ci-dessus. Même si la tension Vf des diodes SBD 14 et 24 augmente positivement, la tension de sortie de niveau haut du transistor 3-FET 12 peut être réglée sensi- blement sur la tension Vf de la jonction pn par diminution de la tension d'entrée de niveau bas du transistor 3-FET 12 et augmentation simultanée de la tension VDD. C'est pourquoi, les conditions de travail peuvent se déterminer sans augmenter pd. Le niveau haut de la tension de sor- tie du transistor 3-FET 12 c'est-à-dire la tension d'en- trée du transistor 3-FET 22 est réglée à la fois dans le premier et dans le second mode de réalisation. Toutefois, le niveau bas de ces tensions se détermine en fonction du rapport de la valeur de la résistance 13 à celui de la résistance du transistor 3-FET 12. C'est pourquoi, le niveau bas peut se déterminer indépendamment du niveau haut. Dans le premier et dans le second mode de réalisation, les diodes SBD 24 et 14 servent d'éléments de verrouillage de la tension de sortie du transistor 3-FET 12 pour permettre un fonctionnement à grande vitesse des transistors 3-FET 12 et 22 utilisant GaAs. Ainsi lorsqu'il n'est pas nécessaire d'avoir un fonctionnement à grande vitesse, on peut utiliser des diodes de jonction ou analogues à la place des diodes SBD 24 et 14. Les résistances 13 et 23 sont des éléments passifs utilisés dans le premier et dans le second mode de réalisation comme charges pour les inverseurs 11 et 21. Toutefois, on peut également utiliser à cet effet des transistors FET ou autres comme éléments actifs. Le premier et le second mode de réalisation de la présente invention sont appliqués à des inverseurs à double étage. Cependant, la présente invention peut également s'appliquer à une porte autre qu'un inverseur. Comme indiqué ci-dessus dans le cir- cuit à semi-conducteur de l'invention, l'effet de stockage de porteurs ne se produit pas de façon significative dans un transistor 3-FET d'un étage aval même si la tension de la source d'alimentation varie. C'est pourquoi, le retard de propagation n'est pas augmenté par les variations de tension de la source d'alimentation. Comme le temps de propagation n'est pas augmenté par la variation de tension de la source d'alimentation, on a une marge importante pour la varia- tion de tension de l'alimentation, ce qui donne un circuit de conception simple. RE VE-N D I C A T I 0 N S ) Circuit à semi-conducteurs ayant plusieurs portes avec un transistor à effet de champ à jonction, circuit caractérisé en-ce que les transistors à effet de champ à jonction (12, 22,) des différentes por- tes sont reliés directement l'un à l'autre et un moyen de verrouillage (14, 24) étant prévu pour verrouiller la ten- sion de sortie du transistor à effet de champ à jonction (12, 22.), de ces portes servant de tension d'entrée à un transistor à effet de.champ à jonction (22) d'une porte suivante pour que cette tension soit inférieure à la ten- sion directe de la jonction pn de la porte suivante. 2 )o Circuit selon la revendication 1, caractérisé en ce que le moyen de verrouillage est une diode (14, 24) branchée entre la borne de porte du tran- sistor à effet 'de champ suivant (12, 22) et une source d'alimentation de verrouillage (VGG). ) Circuit selon la revendication 1, caractérisé en ce que le moyen de verrouillage est une diode (14, 24) branchée entre la borne de drain et la borne de porte (14, 24) du transistor à effet de champ à jonction (12, 22) en aval. 4 ) Circuit selon la revendication 1, caractérisé en ce que les portes forment un inverseur (11, 21). ) Circuit à semi-conducteurs caractérisé en ce qu'il se compose d'un premier transistor à effet de champ à jonction 3-FET (12) dont une extrémité du canal est reliée par une impédance de charge (13) à une première tension (VDD) et dont l'extrémité opposée du canal est reliée à un potentiel de référence, un second transistor 3-FET(22) dont une extrémité du canal est reliée par une impédance de charge (23) à la première tension (VD>) et dont l'extrémité opposée du canal est reliée à une poten- tiel de référence, la sortie étant prise aux bornes de l'impédance de charge associée au second transistor 3-FET (22), la porte du second transistor 3-FET étant reliée directement à la jonction de l'impédance de charge et du premier transistor 3-FET, la porte du premier transistor 3FET (12) étant l'entrée du circuit et une diode (14) à barrière de Schottky est reliée par son anode à la porte du premier et du second transistor 3-FET (12, 22) et sa cathode est reliée à une seconde tension supérieure à la tension de référence. 6 ) Circuit selon la revendication , caractérisée en ce que la diode à barrière Schottky (14, 24) a une tension de déblocage direct approximati- vement égale à 0,6 V et le second potentiel de tension est approximativement égal à 0,4 V par rapport au poten- tiel de référence. ) Circuit à semi-conducteurs caractérisé en ce qu'il se compose d'un premier transistor à effet de champ 3-FET(12) dont une extrémité du canal est reliée par l'intermédiaire d'une impédance de charge (13) à une première tension (VDD) et l'extrémité opposée du canal est reliée à un potentiel de référence, un second transistor 3-FET(22) dont une extrémité du canal est reliée par l'intermédiaire d'une impédance de charge au premier potentiel (VDD) et dont l'extrémité opposée du canal est reliée au potentiel de référence, la sortie étant prise sur l'impédance de charge associée au second transistor 3-FET(22), la porte du second transistor 3-FET 22) étant reliée directement à la jonction de l'impédance de charge et du premier transistor (3-FET) et la porte du premier transistor 3-FET(12) est l'entrée du circuit, une diode à barrière de Schottky (14, 24) respective étant reliée à la porte du premier et du second transistor D-FET(12, 22) et l'anode de cette diode est reliée à l'autre borne du canal du transistor 3-FET(12, 22) respectif. 8 ) Circuit à semi-conducteurs caractérisé en ce qu'il se compose d'un premier transis- tor à effet de champ à jonction 3-FET(12) dont une borne du canal est reliée par une impédance de charge (13) à une première tension (VDD) et l'extrémité opposée du canal est reliée à un potentiel de référence, un second transis- tor à effet de champ à jonction 3-FET(22) étant relié par une extrémité de son canal par l'intermédiaire d'une impé- dance de charge au premier potentiel (VDD) et l'extrémité opposée de son canal étant reliée au potentiel de référen- ce, la sortie étant prise sur l'impédance de charge (23) associée au second transistor 3-FET(22), la porte du second transistor 3-FET(22) étant reliée directement à la jonction de l'impédance de charge (13) et du premier transistor 3-FET(12), la porte du premier transistor 3-FET(12) constituant l'entrée du circuit et une diode respective dont l'anode est reliée à une porte du premier et du second transistor J-FET 12, 22) et dont l'anode. est reliée à un second potentiel (VGG) de façon à verrouil- ler la tension d'entrée entre la porte et l'ex'trémité opposée du second transistor 3-FET(22) approximativement à 1 volt. 9 ) Circuit à semi-conducteurs caractérisé en ce qu'il se compose d'un premier transis- tor -à effet de champ à jonction 3-FET,(12) dont une extrémité du canal est reliée par l'intermédiaire d'une résistance de charge (13) à une première tension et dont l'extrémité opposée du canal est reliée à une tension de référence, un second transistor à effet de champ à Jonc- tion 3-FET(22) est relié par une extrémité de son canal par l'intermédiaire d'une impédance de charge (23) à la première tension (VDD) et l'extrémité opposée du canal est reliée à ce potentiel de référence, la sortie étant prise sur l'impédance de charge (23) associée au second transistor 3J-FET(22), la porte du second transistor J-FET(22) étant reliée directement à la jonction de l'im- pédance de charge (13) et du premier transistor 3-FET 12), la porte du premier transistor 3-FET(12) constituant l'en- trée du circuit et une diode respective (14, 24) dont la cathode est reliée à la porte du premier et du second transistor à effet de champ à jonction 3-FET(12, 22), l'anode de cette diode étant reliée à l'extrémité opposée du canal respectif de façon à verrouiller une tension d'entrée entre la porte et l'extrémité opposée du second transistor 1-FET à une valeur approximativement égale à 0,9 volt.