Brevet FR2582462A1 — publié le 19861128

La présente invention concerne les filtres, en général, et, en particulier, un filtre à mémoire finie symétrique à condensateurs commutés. En pratique, les filtres sont conçus pour satisfaire à des spécifications ou des conditions variées en fonction de leur applica- tion. Par exemple, en téléphonie, on désire que les réponses impul- sionnelles en ligne ou dans les circuits différentiels soient optimi- sées pour la transmission de signaux sur une ligne symétrique, telle qu'une paire torsadée de fils de pointe et de nuque. Dans le cas de la transmission de signaux numériques, le signal doit avoir une largeur de bande limitée dans une bande-passante prédéterminée fon- ction du débit, avec des conditions déterminées d'atténuation dans des bandes d'arrêt supérieure et inférieure. De plus, le spectre d'amplitude du signal transmis doit présenter une atténuation prédé- terminée dans ses lobes secondaires en fonction de l'amplitude des signaux dans le lobe primaire. Des filtres numériques ont été conçus pour satisfaire à ces critères et ont été classés en fonction de la durée de leurs réponses impulsionnelles en deux grandes catégories: les filtres à mémoire infinie (IIR) et les filtres à mémoire finie (FIR). Un filtre FIR est un filtre dans lequel la réponse impulsionnelle est limitée à un nombre fini d'échantillons et est définie par une transformée en Z bien connue: N H(z) = h(n)zn n=0 o h(n) représente la réponse impulsionnelle définie sur un nombre fini d'échantillons "n" allant de zéro à "N" (l'ordre du filtre), et "z -n" représente une série de n éléments à retard du filtre. Les filtres FIR ont été conçus pour obtenir des caractéristi- ques de phase linéaire et présenter une faible susceptibilité aux effets de quantification paramétrique, ces caractéristiques présen- tant de l'intérêt pour la transmission de signaux numériques sur une ligne symétrique car les interférences entre symboles sont pratique- ment éliminées. De plus, les filtres FIR sont facilement réalisés sous forme non récursive, alors que les filtres IIR nécessitent, en pratique, une ou plusieurs boucles de réaction. Les caractéristiques de phase linéaire mentionnées ci-dessus ont été obtenues en construisant des filtres FIR symétriques ayant des coefficients de réponse impulsionnelle conformes à la relation suivante: h(n) = h(N-l-n), 0OnN-1 o la réponse impulsionnelle h(n) d'un signal transmis est estimée être proportionnelle au nombre N des coefficients dans la fonction de transfert du filtre. Les filtres numériques FIR de la technique antérieure exis- taient généralement sous forme d'un algorithme dans un calculateur, en exécutant des programmes pour réaliser sur un signal d'entrée numérique, une convolution directe ou une transformée de Fourier rapide (FFT). Dans ces programmes, il fallait faire un grand nombre de calculs, tels que des multiplications, des opérations de retards et des additions, etc.; avec pour résultat un temps d'exécution de programme relativement long. Ainsi, en fait, les filtres de la technique antérieure, mis en oeuvre, par des calculateurs, ne fon- ctionnaient pas en temps réel. Plus récemment, on a pu disposer de filtres numériques FIR sous forme de circuits intégrés, ces circuits réalisant les programmes de transformée rapide de Fourier mentionnés ci-dessus, sans l'aide de calculateur. Ces circuits intégrés utilisent généralement des cir- cuits de réseaux logiques pour faire des calculs à grande vitesse. Bien que ces circuits puissent fonctionner en temps réel, il faut une grande quantité de circuits à logique TTL qui consomment beaucoup de puissance. Les filtres FIR analogiques symétriques de la technique anté- rieure étaient généralement réalisés en utilisant des réseaux de condensateurs commutés. Un nombre prédéterminé de condensateurs étaient alternativement commutés entre des sources de référence et une tension de polarisation en fonction de niveaux logiques haut et bas correspondant à des bits du signal numérique d'entrée. Les filtres analogiques FIR de la technique antérieure fonction- naient à plus grande vitesse et consommaient moins d'énergie que les réalisations numériques. Cependant chaque condensateur correspondait à un coefficient associé de la fonction de transfert. Il fallait donc fabriquer un réseau de gros condensateurs ce qui nécessitait un espace considérable. De plus, comme la fabrication des réseaux de condensateurs dépendait du procédé utilisé, Il se trouvait que les paires de condensateurs qui correspondaient aux paires symétriques des coefficients de valeurs égales dans la fonction de transfert étaient fréquemment mal adaptées en raison d'une attaque chimique excédentaire ou déficitaire des condensateurs. Ainsi, les paires symétriques de coefficients de la fonction de transfert n'étaient pas parfaitement adaptées et il en résultait des caractéristiques de phase non linéaires et de faibles performances de transmission des signaux numériques. Suivant la présente invention, les niveaux logiques des paires de bits symétriques du signal numérique d'entrée sont détectés pour commander le fonctionnement d'un réseau de condensateurs commutés qui consomme peu de puissance et qui fonctionne à grande vitesse (c'est-à-dire en temps réel), en évitant ainsi les inconvénients des filtres TTL analogique de grande complexité et en réduisant le temps de fonctionnement par rapport à celui des filtres FIR réalisés par algorithme dans des calculateurs. Dans le cas o deux bits d'une paire de bits symétrique quelconqueont les mêmes niveaux logiques, on charge à une tension prédéterminée un condensateur correspondant dans le réseau de conden- sateurs commutés. Mais, dans le cas o les bits ont des niveaux logiques opposés, on maintient le condensateur correspondant déchargé en éliminant ainsi une étape de calcul (c.a.d. la multiplication) en réalisant le filtre comme on l'expliquera plus en détail en se référant aux dessins. D'une manière générale, il est prévu suivant l'invention, un filtre à mémoire finie symétrique ayant une fonction de transfert prédéterminée avec une pluralité de paires de coefficients symétri- ques prédéterminées, comportant un circuit pour recevoir un signal d'entrée formé d'une séquence de bits ayant des niveaux logiques prédéterminés, et une pluralité de condensateurs ayant des capacitan- ces proportionnelles aux paires de coefficients et ayant leurs premiè- res armatures reliées ensemble. Le filtre de l'invention comprend aussi un circuit pour détecter successivement les niveaux logiques des bits reçus et pour d'abord charger successivement certains des condensateurs avec un potentiel positif ou négatif par l'intermédiai- re de leurs secondes armatures dans le cas o les bits des paires correspondant respectivement aux paires de coefficients correspon- dantes sont au même niveau logique, et pour maintenir les autres condensateurs- déchargés dans le cas o les bits des autres paires correspondant respectivement aux autres paires de coefficients sont à des niveaux logiques opposés. De plus, le filtre de l'invention comprend un circuit relié aux premières armatures de la pluralité de condensateurs pour additionner successivement les tensions sur ces condensateurs et engendrer en réponse, un signal de sortie, de manière que ce signal soit une version analogique du signal numérique d'entrée filtré suivant la fonction de transfert prédéterminée. Plus particulièrement, le filtre à mémoire finie symétrique a une fonction de transfert prédéterminée comportant une pluralité de paires de coefficients positifs et négatifs, le filtre étant consti- tué par une pluralité de registres à décalage montés en série et transmettant une séquence de bits d'entrée, une pluralité de premiers et seconds circuits de traitement numérique reliés aux registres à décalage pour détecter les niveaux logiques des bits des paires corrspondantes aux paires de coefficients, et engendrer, en réponse, des signaux de commande. Le filtre de l'invention comprend encore une pluralité de condensateurs ayant des capacités respectivement propor- tionnelles aux paires de coefficients et ayant leurs premières armatu- res reliées ensemble. De plus le filtre de l'invention comprend une pluralité de commutateurs respectivement reliés aux premiers et se- conds circuits de traitement numérique et aux secondes armatures des condensateurs pour recevoir les signaux de commande, et (i) charger des premiers condensateurs à une tension positive à la réception d'un premier signal de commande, (ii) charger des seconds condensateurs à une tension négative à la réception d'un second signal de commande, et (iii) décharger les condensateurs à la réception d'un troisième signal de commande. Le filtre de l'invention comprend encore un intégrateur relié aux premières armatures des condensateurs pour recevoir et additionner les tensions sur les condensateurs et engen- drer, en réponse, un signal de sortie analogique, de manière que la charge et la décharge des condensateurs filtrent la séquence de bits et produise un signal analogique. Les caractéristiques de l'invention mentionnées ci-dessus, ain- si que d'autres, apparaîtront plus clairement à la lecture de la des- cription suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un schéma d'un filtre suivant l'invention, la Fig. 2 est un diagramme temporel montrant des signaux d'horloge ne se recouvrant pas, utilisés dans le filtre de la Fig. 1, les Figs. 3 et 4 sont des schémas détaillés de circuits de traitement numérique utilisés dans le filtre de la Fig. 1, et les Figs. 5A et 5B sont des diagrammes illustrant les réponses en phase de filtres suivant l'invention et de la technique antérieure. A la Fig. 1, on a montré une pluralité de circuits de traite- ment numérique 1 à 8, lesquels ont des entrées d'horloge C1, C1, C2 et C recevant les signaux d'horloge 01, 01, 02 et 02. Les inverses des signaux d'horloge l et 02 sont appliqués aux entrées P1 et P2 des circuits 1 à 8, au moyen d'inverseurs 11 et 12, respectivement. Les circuits 1, 2 et 3 sont désignés par la lettre "P" pour indiquer qu'ils fonctionnent en circuits de traitement du type "plus", comme on le verra en détail dans la suite. De m8me, les circuits 4, 5, 6 et 7 sont désignés par la lettre "M" qui indique qu'ils fonctionnent en circuits de traitement du type "moins". Le circuit 8 est désigné par la lettre "T" qui indique qu'il fonctionne en circuit "inverseur de sens". Les sorties Q(I) et Q(N-I) des circuits 1 à 7 sont respective- ment reliées aux entrées D(I) et D(N-I) des circuits adjacents parmi les circuits 1 à 7. Cependant la circuit 8 a sa sortie Q(I) reliée à l'entrée D(N-1) du circuit adjacent 7 et son entrée D(I) reliée à la sortie Q(I) du circuit 7, comme on le verra dans la suite. Chacun des circuits 1 à 8 a une entrée de tension de référence Vr et une entrée de tension de polarisation Vb respectivement reliées à une source de tension de référence VREF, par un fil 9, et à une source de tension de polarisation VBIAS, par un fil 10. Dans l'exem- ple de réalisation décrit, la source VBIAS est pratiquement au potentiel de masse. 258246i En fonctionnement, les bits du train de données sont reçus sur la borne d'entrée DATA IN et appliqués à l'entrée D(I) du circuit 1, puis sortent par la sortie Q(I) de ce circuit en fonction des signaux d'horloge reçus sur les entrées Cl, C1, C2 et C2. Ces bits se propagent successivement d'une sortie Q(I) d'un circuit à l'entrée D(I) du suivant jusqu'au circuit 8, en fonction des signaux d'horlo- ge. Ils sortent ensuite par la sortie Q(I) du circuit 8 pour être appliqués à l'entrée D(N-I) du circuit 7, puis se propagent, en sens inverse, entre les sorties Q(N-I) des circuits 7 à 2 et les entrées D(N-T) des circuits 6 à 1, respectivement. Les bits traités apparais- sent à la sortie Q(N-I) du circuit 1 pour être appliqués à la borne de sortie DATA OUT. Un bit qui se propage à travers les circuits 1 à 8, puis en sens inverse, est retardé de quinze cycles de signaux d'horloge 01, 01, 02 et 02. Ainsi, les circuits 1 à 8 fonctionnent d'abord comme des registres à décalage. Les signaux d'horloge 01 et 02 sont, de préférence, des signaux rectangulaires ne se recouvrant pas, comme le montre la Fig. 2, tandis que les signaux E1 et Z2 sont les compléments logiques des signaux 01 et 02, respectivement. Dans un exemple préféré de réalisa- tion de l'invention, les signaux d'horloge ont une fréquence égale à environ seize fois la fréquence du débit de transmission du train numérique entrant. A titre d'exemple, le débit peut être de 160 kHz et la fréquence des signaux d'horloge de 2,56 MHz. Les niveaux logiques des bits délivrés par les sorties Q(I) et Q(N-I) des circuits 1 à 8 sont détectés, dans chaque circuit, par des circuits logiques internes qui seront décrits en détail dans la suite en relation avec les Fig. 3 et 4. En fonction de la détection des niveaux logiques, les signaux d'horloge inversés i et 2 reçus sur les entrées P1 et P2 sont encore respectivement appliqués aux sorties B(I) et R(I), comme l'indiquent les tables de vérité 1, 2 et 3 mentionnées ci-dessous. Par ailleurs, les sorties R(I) des circuits 1 à 7 peuvent être connectées à la source de tension de polarisation VBIAS, par le fil 10, tandis que les sorties B(I) peuvent être connectées à la source de tension de référence VREF, par le fil 9, comme le montrent les tables de vérité 1 et 2. Table de vérité 1 Circuits du type "P" Q(I) Q(N-1) R(I) B(I) o 0 02 d1 0 1 Vb Vr 1 0 Vb Vr 1 1 01 02 Table de vérité 2 Circuits du type "M" Q(I_) Q(N-1) R(I) B(I) o 0 01 02 0 1 Vb Vr 1 0 Vb Vr l 1 i 2 i 1 Table de vérité 3 Circuit du type "T" Q(I) R(I) B(I) O 01 02 1 02 Oi Les sorties B(I) des circuits 1 à 8 sont reliées aux grilles de transistors MOS 13 à 20, tandis que leurs sorties R(I) sont reliées aux grilles de transistors 21 à 28, respectivement. Les plaques des transistors 13 à 20 sont reliées à la source VBIAS, par le fil 10, et les plaques des transistors 21 à 28 sont reliées à la source VREF, par le fil 9. Les sources des paires de transistors 13 et 21, 14 et - 22,..., 20 et 28 sont respectivement reliées ensemble et aux premières armatures de condensateurs 29 à 36. Les secondes armatures des condensateurs 29 à 36 sont reliées ensemble à la première armature d'un condensateur d'atténuation 37. La seconde armature du condensateur 37 est reliée, par la porte de transmission 38, à la source de tension VBIAS et, par la porte de transmission 39, à l'entrée inverseuse d'un amplificateur opération- nel 40. Les portes 38 et 39 sont, de préférence, des portes de transmission CMOS bien connues, chacune ayant une entrée d'invalida- tion PMOS recevant respectivement les signaux 02 et i1, et une entrée de validation NMOS recevant les signaux d'horloge 02 et 01. La sortie de l'amplificateur 40 est reliée à son entrée inverseuse par un condensateur 41, d'une part, et par une porte de transmission 43, un condensateur de mémoire de niveau 42 et une porte de transmission 39, d'autre part. Une autre porte de transmission 44 est reliée, d'une part, au condensateur 42 et, d'autre part, à la source de tension VBIAS, et est activée par la transition niveau bas-niveau haut du signal d'horloge 02. Comme on l'a mentionné ci-dessus, un filtre à mémoire finie FIR O10 est caractérisé par la fonction de transfert: N -n H(z) = L h(n)z n=O Dans l'exemple de réalisation de la Fig. 1, N=15 et on y réalise quinze multiplications et quatorze additions, comme suit: H(z)=h(O)z +h(l)z-1 + h(2)z-2-h(3)z-3-h(4)z-4-h(5)z-5 -h(6)z-6-h(7)z-7-h )z 8-h(5z 9-h(4-10 h(3)z -l +h(2)z +h(l)z +h(O)z -, ou Hz)h(0) L +z 14 +h(l)(z- +z î3J +h(2) LZ2 +Z -h()[_3 ±15 9h(4) [z-4+z-1 3 _h(5)fz 5+z,l -h(6) [Z6+z 8-h(7)z Ainsi, en groupant des paires de bits entrants retardés pour les multiplier par des coefficients communs, on peut réduire le nombre des multiplications de quinze à huit. Comme le nombre des multiplications est ainsi réduit de moitié environ, la réalisation du filtre entraîne des performances dans le temps qui sont nettement améliorées par rapport à celles des filtres fonctionnant par algorithme. Dans le cas, également, o les niveaux logiques des bits entrants apparaissant sur les sorties Q(I) et Q(N-I) d'un ou de plusieurs circuits 1 à 7 sont différents, la multiplication correspondante (c.à.d. la charge d'un condensateur) est aussi éliminée, ce qui entraîne d'autres améliorations des perfor- mances de vitesse, comme on le verra plus en détail dans la suite. Le fonctionnement du circuit 1 de traitement numérique de type "P" est, en se référant à la Fig. 1, à la Table de vérité 1 et à la Fig. 2, le suivant: le signal d'horloge e2 est appliqué à la sortie R(I) et le signal d'horloge 01 à la sortie B(I) du circuit 1 dans le cas o les niveaux logique des bits apparaissant sur les sorties Q(I) et Q(N-I) sont tous deux bas (c.à.d. une tension logique basse). En conséquence, en réponse à un front montant du signal P2, le transis- tor 21 est débloqué et la seconde armature du condensateur d'atténua- tion 37 est simultanément reliée à la source de tension VBIAS par la porte 38. Instantanément, sans tenir compte de l'effet des condensa- teurs 30 à 36 sur le fonctionnement du circuit, on voit que la combinaison série des condensateurs 29 et 37 est chargée au niveau Q=aCVREF, o "Q" représente la charge emmagasinée sur les condensa- teurs 29 et 37 et "aC" la capacitance série de ces deux condensateurs. Ensuite, au front descendant du signal 02, mais avant le front montant du signal pl (gardant à l'esprit que 01 et 02 ne se recouvrent pas), la porte 38 est désactivée et les deux transistors 13 et 21 sont bloqués. Donc, la combinaison des condensateurs 29 et 37 est isolée et garde la charge Q emmagasinée. Les portes 39 et 43 sont activées et le transistor 13 débloqué au front montant du signal 01 tandis que le transistor 21 reste bloqué et les portes 38 et 44 désactivées. Donc, la combinaison des condensateurs 29 et 37 se décharge jusqu'au niveau de la tension de la source VBIAS, par l'amplificateur opérationnel 40, en chargeant le condensateur 41 et le condensateur 42 par la porte 43. Par analogie, on voit que chacun des condensateurs 30 à 36 fonctionne de la même manière que le condensateur 29 et contribue donc à charger les condensateurs 41 et 42, comme on le verra dans la suite. La charge Q emmagasinée sur les condensateurs 41 et 42 est maintenue aux bornes de l'amplificateur 40 après le front descendant suivant du signal 01. Donc, l'amplificateur 40, avec les condensa- teurs 41 et 42, fonctionne en intégrateur, d'une manière bien connue. Le front montant suivant du signal)2 fait décharger le conden- sateur 42 jusqu'au niveau de tension de la source VBIAS et les bits entrants sont simultanément décalés d'un circuit au suivant dans la chaîne des circuits 1 à 8. Le processus complet est alors répété. Les signaux 61 et 2 ne se recouvrent pas afin d'éviter que des trajets de courts-circuits s'établissent inopinément entre les sour- ces VREF et VBA à travers les paires de transistors. REF BlAS Dans le cas o les niveaux logiques des bits apparaissant sur les sorties Q(I) et Q(N-I) du circuit 1 sont tous deux haut (c.à.d. une tension logique haute), les signaux "1 et 02 sont respectivement appliqués aux sorties R(I) et B(I) du circuit 1. Donc, au front montant du signal 02, les transistor 13 est débloqué et la porte 38 est activée de manière que la combinaison des condensateurs 29 et 37 se décharge. Ensuite, au front montant du signal 01, la porte 38 est désactivée, la porte 39 activée, le transistor 13 bloqué et le transistor 21 débloqué. Donc, la combinaison des condensateurs 29, 37, 41 et 42 se charge au niveau de tension de la source VREF, par le fil 9 (c.à.d. Q=-aCVREF avec référence à la sortie de l'amplificateur ). Les tensions à la sortie de l'amplificateur 40 sont proportion- nelles à la charge emmagasinée sur les condensateurs 41 et 42, divisée par la capacitance totale des condensateurs 29, 37, 41 et 42 (en négligeant encore les effets des condensateurs 30 à 36). Par exemple, dans le cas o les bits sur les sorties Q(I) et Q(N-I) du circuit 1 sont tous deux au niveau logique bas, la capacitance totale des condensateurs 41 et 42 est "C" et la capacitance totale des condensateurs 29 et 37 est "aC", la charge "Q" emmagasinée en réponse à une transition montante du signal d'horloge e2 sera Q=aCVREF, comme mentionné ci-dessus. De même, la tension à la sortie de l'amplifica- teur 40 est VO=Q/C=aVREF. Donc, la tension de sortie de l'amplifica- teur 40 est proportionnelle à la tension de référence VREF multipliée par la constante de proportionnalité "a" qui correspond au rapport de la capacitance de la combinaison de condensateurs 29 et 37 à la capacitance de la combinaison des condensateurs 41 et 42. De même, dans le cas o les bits aux sorties Q(I) et Q(N-I) du circuit 1 sont tous deux au niveau haut, la tension à la sortie de l'amplificateur 40 est V =-aVREF Dans le cas o les bits emmagasinés sur les sorties Q(I) et Q(N-I) du circuit 1 sont différents (c.à.d. a un niveau haut et à un niveau bas), la sortie B(I) est reliée à la source de tension de référence VREF par le fil 9, tandis que la sortie R(I) est reliée à la source de tension de polarisation VBIAS par le fil 10. Le transistor 13 est alors débloqué pour le cycle entier des signaux d'horloge J1 et e2 de manière que les condensateurs 29, 37, 41 et 42 ne se chargent pas. Cela élimine effectivement une des multiplica- tions du filtre FIR, comme mentionné ci-dessus. Les circuits 2 et 3 fonctionnent d'une manière identique au circuit 1, et chaque circuit 4, 5, 6 ou 7 fonctionne aussi de la meme façon sauf que les applications des signaux d'horloge E1 et 02 aux sorties B(I) et R(I) sont inversées par rapport aux circuits de type "P", comme l'indique la table de vérité 2 ci-dessus. DoncD dans le cas o les bits sur les sortie Q(I) et Q(N-1) de l'un des circuits de type "M", par exemple le circuit 47 sont tous deux au niveau logique bas, la sortie de l'amplificateur 40 engsendre une tension de sortie négative Vo=-aVREF, (an négligeant l'efet des condensateurs 29 à 31 et 33 à 36). De meme, dans le cas o les bits des sorties O(I) et Q(N-I) de l'un des circuits de type "l'" sont tous deux au niveau logique haut, -la sortie de lamplificateur:u 40 engendrde une tension de sortie positive Vo =aVRE. Si l'on considère le circuit 8 de type "T', on voit que ses sorties B(i) et R(!) sont toujour-s reliées à l'un des signau d'horloge l01 et 02 qui ont la mene relation de phase pour 1 'applica- tion aux sorties R(I) et B(I) que dans les circuits 4 à 7 de type "M", car "-h(7)z-' corres5pond à. un coeficient négatifo Comme on l'a!c- ntionné ci-des:usle fonetionnement du circuit 1 a été considéré an ngligeae!; l effetI des condensateurs 30 à 36 pour faciliter la d.siption. Cepandent, comme les condensateurs 29 à 36 sont reliés eniemubl au condensateur 37, chacun d'eux contribue à la charge totale C? si veant 1: principe de superposition. Donc, comme les circuits ' 8 fonctionnent simultanément, les charges dé-veloppées sur les co-d--nsateure 29 à 3S v- aient suivant les niveau: logiques des bits sur les sorties Q()i et Q(N-I) des circuit s JC correspondants i à 8, tinsi, les cha:rges développ-es sur les condiensa- teurs 29 à 36 sont additionnées à lsentrée inverseuse de!',aplifica teur opérationnel 40 qui est virtuellement à la masse et qui fonction- ne donc en noeud d'addition. Les condensateurs 29 à 35 ont respectivement des capacitances proportionnelles à. deux fois les valeurs des coefficients dans les paires de coefficients correspondants de la fonction de transfert mentionnée ci-dessus, car chaque coefficient est effectivement multi- plié par deux dans le cas o les niveaux logiques des bits sur les sorties correspondantes Q(I) et Q(N-I) des circuits 1 à 7 sont respectivement les mêmes. Le condensateur d'atténuation 37 limite la valeur de la tension appliquée à l'entrée inverseuse de l'amplificateur opérationnel 40. Dans un exemple de réalisation, la capacitance totale des condensa- teurs 29 à 36 était de 10,2 pF et la capacitance totale d'intégration des condensateurs 41 et 42 était d'environ 0,6 pF, donnant un facteur de proportionnalité "a" de 10,2/0,6=17 qui, en l'absence d'atténua- tion, donnerait une tension de sortie V =17VREF, ce qui est assez 0 REF' eqies se grand pour saturer l'amplificateur 40. L'effet ddu condensateur 37 est de régler la capacitance cumulée apparente des condensateurs 29 à 36 à environ 0,3 pF afin de ne pas saturer l'amplificateur 40. En pratique, le condensateur 41 est plus petit que le condensa- teur de maintien 42, lequel est commuté entre la sortie de l'amplifi- cateur 40 et la source VBIAS afin de maintenir la tension de sortie engendrée V à un niveau constant au cours de chaque cycle des o signaux d'horloge 01 et 02. L'addition du petit condensateur 41 entraîne un pôle supplémentaire dans la fonction de transfert du filtre. Cependant, la fréquence de ce pôle est suffisamment plus grande que celle des signaux d'horloge e1 et 02 si bien que l'effet est négligeable sur le réponse en fréquence du filtre. Dans un exemple de réalisation satisfaisant, le pôle supplémentaire contri- buait pour environ 0,6 dB à l'atténuation à deux fois la fréquence correspondant au débit en bauds du signal numérique d'entrée. Un condensateur supplémentaire 45 est connecté entre la sortie de l'amplificateur 40 et la source VBIAS afin d'assurer, d'une façon connue, le fonctionnement stable de l'amplificateur 40. Un filtre passe-bas, formé d'une résistance 46 et d'un condensa- teur 47, est encore monté à la sortie de l'amplificateur 40 pour lisser, également d'une manière connue, les marches discrètes de la tension de sortie V entre les cycles successifs des signaux d'horlo- o ge 01 et 02. A la Fig. 3, on a montré le circuit détaillé d'un circuit 1, 2 ou 3 de type "P". Un bit d'entrée sur l'entrée D(I) est appliqué à une porte de transmission 50 qui est activée à la réception des signaux 01 et -1. Le bit est mis en mémoire dans le condensateur 51 dès qu'il a traversé la porte 50. I1 est ensuite mis en forme dans un inverseur 52 et appliqué à une entrée d'un porte de transmission 53 pour être mis en mémoire dans un condensateur 54 à la transition montante suivante du signal 02. Le bit est ensuite amplifié et redressé dans un inverseur 55 et appliqué à la sortie Q(I). De même, un bit d'entrée sur l'entrée D(N-I) est appliqué, par des portes de transmission 56 et 57, des condensateurs 58 et 59, et des inverseurs 60 et 61, à la sortie Q(N-I). Dans le cas o les bits sur les sorties Q(I) et Q(N-I) sont tous deux au niveau haut, la sortie d'une porte NON-ET 62 passe au niveau bas en activant des portes de transmission 63 et 64 par leurs entrées de désactivation et, à travers un inverseur 65, par leurs entrées d'activation. Le signal d'horloge 01 est appliqué à la sortie R(I), à travers l'entrée P1 et la porte de transmission 64, tandis que le signal d'horloge 02 est appliqué à la sortie B(I), à travers l'entrée P2 et la porte de transmission 63. Dans le cas o les bits sur les sorties Q(I) et Q(N-I) sont tous deux au niveau bas, la sortie d'une porte NI 66 engendre un signal logique haut qui est appliqué aux entrées d'activation de portes de transmission 67 et 68 et, à travers un inverseur 69, à ses entrées de désactivation. En conséquence, le signal 01 est appliqué à la sortie B(I) et le signal 02 à la sortie R(I). Dans le cas o les bits sur les sorties Q(I) et Q(N-I) sont de niveaux opposés, une porte NON-ET 70 engendre un niveau bas qui est appliqué aux entrées de désactivation de portes de transmission 72 et 73 et, à travers un inverseur 71, à leurs entrées d'activation. En conséquence, la source VREF est reliée, par la porte 72, à la sortie B(I) et la source VBIAS, par la porte 73, à la sortie R(I). Les circuits 4 à 7 de type "M" ont une structure identique et fonctionnent de la même façon que le circuit de la Fig. 3, sauf que les signaux 01 et 02 sont respectivement appliqués aux entrées P2 et P1, au lieu de P1 et P2 dans les circuits de type "P", de façon à réaliser des multiplications par des coefficients négatifs de la fonction de transfert, comme expliqué ci-dessus. A la Fig. 4, on amontré le schéma du circuit 8 de type "T". En particulier, les bits d'entrée sur l'entrée D(I) sont transmis à la sortie Q(I) à travers des portes de transmission 80 et 81, des condensateurs 82 et 83, et des inverseurs 84 et 85, en fonction des signaux d'horloge appliqués aux bornes C1, C1, C2 et C2, comme on l'a vu pour la Fig. 3. Dans le cas o un bit d'entrée sur la sortie Q(I) est au niveau bas, des portes de transmission 87 et 88 sont activées par un inverseur 86. Dans le cas o le bit sur la sortie Q(I) est au niveau haut, des portes de transmission sont activées par des signaux de niveau haut sur leurs entrées d'activation et des signaux de niveau bas sur leurs entrées de désactivation, à travers l'inverseur 86, si bien que le signal 1 est appliqué à la sortie B(I) par P1 et 89, et le signal 02 à la sortie R(I) par P2 et 90. Comme on l'a mentionné ci-dessus, les paires symétriques de condensateurs des filtres FIR de la technique antérieure étaient, en pratique, adaptés de manière imparfaite à cause des variations dans les étapes du traitement. Donc, les coefficients de la fonction de transfert résultante n'étaient pas adaptés parfaitement ou symétrique- ment d'o résultaient une réponse en phase non linéaire, une atténua- tion incomplète des fréquences caractérisées par les zéros de la fonction de transfert, et, en conclusion, un retard de groupe non constant (le retard de groupe est la dérivée de la phase en fonction de la fréquence). La Fig. 5A représente les variations de la phase en fonction de la fréquence d'un exemple de réalisation préféré de filtre FIR suivant l'invention dont la fonction de transfert est la suivante: r - i -2 -3 H(z)=[2,98+3,739z +2,153z -1,167z -4_1 -5 -6 -5,707z -10,662z -15,367z -7 -8 -9 -18,779z +15,367z -10,662z -5,707z-10-1,167z-ll +2,153z-12 +3,739z-13+2, 98z-14 /66,84 La réponse en phase y apparaît linéaire. Cependant un filtre réalisé suivant les techniques analogiques de la technique antérieure présen- te jusqu'à une erreur différentielle de 10 % dans l'adaptation des surfaces des condensateurs. Par exemple, des imperfections dans le procédé de fabrication peuvent entra!ner une erreur différentielle de -5 -9 -5 % entre les coefficients de z et z 9 c.à.d -9,662z5 et -11,662z-9 au lieu de 10,662z- et 10,662z-9). La réponse en phase résultante est montrée à la Fig. 5B. On voit donc qu'une simple erreur différentielle de 10 % dans une seule paire de coefficients entraîne une perte de linéarité importante qui contribue aux interfé- rences entre symboles en cours de transmission. En résumé, dans le filtre FIR symétrique de la présente inven- tion on utilise à la fois la technologie numérique et la technologie analogique. On reçoit un signal d'entrée numérique et on délivre un signal de sortie analogique filtré numériquement. La partie analo- gique du filtre est réalisée en utilisant un réseau de condensateurs commutés fabriqué en technologie CMOS. Utilisant ce réseau, le filtre peut atteindre de très grandes vitesses, c'est-à-dire en temps réel, et sa consommation est très faible. On tire avantage des caractéri- stiques symétriques du filtre afin de réaliser une pluralité de circuits de traitement numérique du signal d'entrée et éliminer les multiplications inutiles, en déchargeant certains des condensateurs du réseau. Le nombre des condensateurs de la partie analogique a été réduit de moitié environ par rapport à celui des filtres FIR analogi- ques de la technique antérieure. Le filtre suivant l'invention est particulièrement utile pour la transmission de signaux numériques sur une ligne symétrique, telle qu'une paire téléphonique torsadée. On a désigné ici le signal numérique par "bits de données", mais on doit comprendre qu'il peut s'agir de bits MIC de parole, etc. L'exemple de réalisation préféré de l'invention a été intégré dans un circuit VLSI d'interface de ligne d'un réseau numérique pour assurer une transmission bidirectionnelle de signaux numériques entre un système de communication numérique (tel qu'un autocommutateur privé) et un ou plusieurs circuits périphériques numériques reliés par des paires torsadées. De nombreuses variantes d'exemples de réalisation peuvent être conçues par I'homme de métier. Par exemple, au - lieu de quinze coefficients, c.à. d. un filtre d'ordre impair, on peut réaliser un filtre d'ordre pair en éliminant le circuit 8 de type "T" de la Fig.1 en reliant la sortie Q(I) du circuit 7 à son entrée D(N-I). De même, on peut modifier le nombre des circuits "P"' et "M" pour obtenir des filtres de différents ordres. 258246; REVENDICATIONS 1) Filtre à mémoire finie symétrique ayant une fonction de transfert prédéterminée avec une pluralité de paires de coefficients symétriques prédéterminées, caractérisé en ce qu'il comporte: (a) des moyens dans un circuit (1 à 7) pour recevoir un signal d'entrée formé d'une séquence de bits ayant des niveaux logiques prédéterminés, (b) une pluralité de condensateurs (29 à 35) ayant des capa- citances proportionnelles aux paires de coefficients et ayant leurs premières armatures reliées ensemble, (c) des moyens dans le circuit (1 à 7) pour détecter successive- ment les niveaux logiques des bits reçus et pour d'abord charger successivement certains des condensateurs (29 à 35) avec un potentiel positif ou négatif par l'intermédiaire de leurs secondes armatures - dans le cas o les bits des paires correspondant respectivement aux paires de coefficients correspondantes sont au même niveau logique, et pour maintenir les autres condensateurs déchargés dans le cas o les bits des autres paires correspondant respectivement à deux autres paires de coefficients sont à des niveaux logiques opposés, et (d) un circuit (37, 38, 39, 40, 46) relié aux premières armatures de la pluralité de condensateurs (29 à 35) pour additionner successivement les tensions sur ces condensateurs et engendrer en réponse un signal de sortie, de manière que ce signal soit une version analogique du signal numérique d'entrée filtré suivant la fonction de transfert prédéter- minée. 2) Filtre à mémoire finie symétrique suivant la revendication 1 et étant d'ordre impair, caractérisé en ce que sa fonction de transfert comprend un coefficient supplémentaire, le filtre compre- nant un condensateur supplémentaire (36) ayant une capacitance appro- ximativement égale audit coefficient supplémentaire et une borne relié audit circuit pour additionner successivement les tensions sur ladite pluralité de condensateurs (29 à 36), et un circuit (8) pour successivement détecter le niveau logique du bit supplémentaire de ladite séquence et correspondant audit coefficient supplémentaire et charger successivement ledit condensateur supplémentaire (36)avec une tension positive ou négative en fonction du bit. 3) Filtre à mémoire finie symétrique suivant la revendication 2, caractérisé en ce que les capacitances des condensateurs (29 à 36) sont approximativement respectivement égaux aux doubles des valeurs des coefficients correspondants. 4) Filtre à mémoire finie symétrique suivant l'une des revendi- cations 1 à 3, caractérisé en ce que le circuit de réception du signal d'entrée est formé de registres à décalage (1 à 8) montés en série pour emmagasiner et décaler les bits successifs. 5) Filtre à mémoire finie symétrique suivant l'une des revendi- cations 1 à 3, caractérisé en ce qu'il comp-end encore: (a) une source de tension de référence (VREF), (b) une source de tension de polarisation (VBIAS), (c) des premiers commutateurs pour relier les premières armatu- res des condensateurs (13 à 20) alternativement à la source de polarisation et le circuit d'addition des tensions sur les condensa- teurs, et (d) des seconds commutateurs (21 à 28) reliés aux cicuits de détection des niveaux logiques des bits reçus pour alternativement relier certaines des secondes armatures des condensateurs soit à la source de polarisation, soit à la source de référence en phase avec les premiers commutateurs dans le cas o les bits d'une paire sont de même niveau logique et en opposition de phase avec les premiers commutateurs (13 à 20) quand les bits d'une paire sont de niveaux opposés. 6) Filtre à mémoire finie symétrique suivant l'une des revendi- cations 1 à 5, caractérisé en ce que le circuit d'addition (40) est formé d'un circuit intégrateur dont l'entrée est reliée aux premières armatures des condensateurs (2ç à 36) et dont la sortie délivre le signal filtré. 7) Filtre à mémoire finie symétrique ayant une fonction de transfert prédéterminée avec une pluralité de paires de coefficients positifs et négatifs, caractérisé en ce qu'il comprend: (a) une pluralité de registres à décalage (1 à 7) montés en série et transmettant une séquence de bits d'entrée, 258246; (b) une pluralité de premiers et de seconds circuits de traite- ment numérique (P et M) reliés aux registres à décalage pour détecter les niveaux logiques des bits des paires correspondant aux paires de coefficients, et engendrer en réponse des signaux de commande (B(J) et R(T)), (c) une pluralité de condensateurs (29 à 35)) ayant des capaci- tances respectivement proportionnelles aux paires de coefficients et ayant leurs premières armatures reliées ensemble, (d) une pluralité de commutateurs (13 à 19 et 21 à 27) respectivement reliés aux premiers et seconds circuits de traitement numérique et aux secondes armatures des condensateurs pour recevoir lesdits signaux de commande, (i) charger des premiers condensateurs à une tension positive à la réception d'un premier signal de commande, (ii) charger des seconds condensateurs à une tension négative à la réception d'un second signal de commande, et (iii) décharger les condensateurs à la réception d'un troisième signal de commande, et (e) un circuit intégrateur relié aux premières armatures des condensateurs pour recevoir et additionnner les tensions sur les condensateurs en engendrant un signal de sortie analogique, la charge et la décharge des condensateurs filtrant la séquence de bits en produisant un signal analogique. 8) Filtre à mémoire finie symétrique suivant la revendication 7 et étant d'ordre impair, caractérisé en ce que sa fonction de transfert a un coefficient supplémentaire et qu'il comprend encore: (a) un registre à décalage supplémentaire (8) en série avec les autres pour recevoir et transmettre un bit supplémentaire, (b) une circuit de traitement numérique supplémentaire (T), (c) un condensateur supplémentaire (36) de valeur sensiblement égale au coefficient supplémentaire, (d) des commutateurs supplémentaires (20 à 28) reliés au cir- cuit de traitement numérique supplémentaire et à une seconde armature du condensateur supplémentaire pour recevoir des signaux de commande et charger ledit condensateur supplémentaire à une tension positive à la réception du premier signal de commande et le charger à une tension négative à la réception d'un second signal de commande.