Brevet FR2574197A1 — publié le 19860606

PROCESSEUR DU TYPE A SEQUENCE DE DONNEES La présente invention concerne un ordinateur du type utilisant un processeur à séquence de données. Con- trairement à un ordinateur classique, dans lequel l'exécu- tion d'instructions s'effectue sous la commande d'une sé- quence de programme, le processeur à séquence de données travaille sous la dépendance de la disponibilité de données d'opérandes. Dans un ordinateur classique, la circulation de données est commandée par l'exécution séquentielle d'un programme. Du point de vue d'un organigramme, le programme est un ensemble séquentiel d'opérations exécutées l'Une après l'autre. Si le programme exige le calcul de plusieurs fonctions, ces calculs sont de façon habituelle effec- tués en série. A titre d'exemple, si un programme doit accomplir deux opérations, la première consistant en une fonction uti- lisant des informations d'entrée de données A, B et C et produisant une information de sortie D, et la seconde con- sistant en une fonction qui utilise des informations d'en- trée de données B et C et qui produit une information de sortie E, ces opérations sont effectuées séquentiellement. De façon h a bi tu e e, toutes les données sont enregis- trées dans une mémoire commune. L'ordinateur accomplit les actions suivantes: (1) il accède, dans l'ordre, aux données A, puis B, puis C dans la mémoire, (2) il accomplit les opé- rations arithmétiques ou logiques nécessaires pour mettre en oeuvre la fonction, et (3) il produit les données de sortie D qui sont ensuite introduites dans la mémoire. L'ordinateur accède ensuite à-nouveau à la mémoire pour obtenir les va- leurs de données B et C qui sont utilisées pour effectuer les opérations arithmétiques ou logiques de la fonction sui- vante. La valeur de sortie résultante E est introduite à son tour dans la mémoire. Dans un tel ordinateur classique commandé par une séquence de programme, la vitesse à laquelle le traitement peut avoir lieu est limitée par la cadence à laquelle les instructions peuvent être exécutées en série, et par le - temps d'accès séquentiel aux données dans la mémoire commune. Cette dernière limitation est liée à ce qu'on appelle le "goulet d'étranglement de Von Neumann", cette expression dé- signant la réalité suivante: quelle que soit la rapidité de fonctionnement du processeur, toutes les données doivent être alignées en une seule file avant de pouvoir être trai- tées. Dans l'exemple de l'ordinateur classique commandé par une séquence de programme de type série qu'on vient de décrire, la seconde fonction ne pourrait pas être accomplie avant l'achèvement de la première fonction, bien que les données (B et C) nécessaires en tant qu'informations d'en- trée pour la seconde fonction soient déjà disponibles dans la mémoire au moment du commencement du calcul de la pre- mière fonction. Une technique de l'art antérieur pour surmonter cette limitation de vitesse a consisté dans l'utilisation de processeurs multiples fonctionnant en parallèle. Pour l'exemple qu'on vient de décrire, on pourrait programmer un ordinateur équipé de processeurs parallèles, de façon que la première fonction soit accomplie par un processeur pen- dant que la seconde fonction est accomplie par un processeur parallèle séparé. Cependant, même dans une telle configura- tion, les processeurs sont en concurrence pour l'accès à la mémoire de données commune, ce qui fait intervenir le même goulet d'étranglement de Von Neumann. Le premier processeur -2574197 doit accéder séquentiellement aux données A, B et C, tandis que le second processeur doit accéder séquentiellement et séparément aux données B et C. Cet alignement en série de données impose ainsi une limitation de vitesse inhérente, même pour un ordinateur à traitement parallèle du type a commande par séquence de programme. Un processeur à séquence de données a au contraire une organisation fondamentalement différente. On utilise le traitement parallèle, mais on élimine le goulet d'étangle- ment de Von Neumann en distribuant directement les données aux diverses unités de traitement parallèles. Dans chacune de ces unités, la fonction demandée est accomplie dès que les données nécessaires sont disponibles. On obtient une amélioration notable de la vitesse d'exécution. Dans l'exemple décrit ci-dessus, les diverses don- nées A, B et C sont distribuées directement et simultanément aux diverses unités de traitement. L'unité de traitement qui est affectée à l'accomplissement de la première fonction accepte les données A, B et C et elle effectue immédiatement le calcul de cette fonction pour donner la valeur de sortie D. Simultanément, pendant que les données B et C sont ap-- pliquées à la première unité de traitement, elles sont éga- lement appliquées à l'unité de traitement séparée qui a la configuration appropriée pour accomplir la seconde fonction. Cette unité accepte les données B et C et elle calcule immé- diatement la seconde fonction, en produisant une valeur de sortie E. Ainsi, dans un processeur à séquence de données, des opérations fonctionnelles sont accomplies non pas d'une manière séquentielle, sous la commande d'une séquence de programme, mais sous la dépendance de la disponibilité de données d'opérandes. Un but de l'invention est de procurer un mode de réalisation d'un tel processeur à séquence de données. On parvient à ce but grâce à un processeur a sé- quence de données dans lequel des données d'opérandes sont transmises dans le système sous la forme de modules d'infor- mation comportant chacun une zone d'étiquette qui contient une identification, et une zone de données qui contient une valeur de données d'opérande. - Les modules d'information sont transmis sur un bus, qu'on appelle ici un "bus de circulation", auquel sont connectés plusieurs processeurs de modules d'information ou "cartes à séquence de données". Chaque processeur de module d'information comprend une ou plusieurs unités de traitement et chacune d'elles a une configuration lui permettant d'ac- complir une certaine fonction exigeant des données d'entrée spécifiques, ou bien elle peut être commandée de façon à accomplir une telle fonction. Chaque carte à séquence de données comprend égale- ment un processeur de module d'information d'entrée (PME) qui contrôle l'identification ou la zone d'étiquette de cha- que module présent sur le bus de circulation. Le PME recher- che des modules d'information qui contiennent des données d'opérandes demandées par les unités de traitement qui se trouvent sur la même carte à séquence de données. Lorsque le PME reconnaît, au moyen de l'identification contenue dans la zone d'étiquette du module d'information sur le bus de cir- culation, que le module d'information présent est demandé par une telle unité de traitement, il introduit les données d'opérandes provenant de ce module d'information dans une mémoire qui se trouve sur la carte à séquence de données elle-même. Lorsque toutes les données d'opérandes demandées qui sont nécessaires à une unité de traitement particulière ont été reçues et introduites dans la mémoire du PME, l'uni- té de traitement execute la fonction. A titre d'exemple, si l'unité de traitement doit accomplir une fonction exigeant des données d'entrée A, B et C, le PME recherche sur le bus de circulation des modules d'information ayant les valeurs d'identification de zone d'étiquette "A", "B" et "C". Lorsque ces modules d'information sontdétectés, le PME enregistre les données d'opérandes cor- respondantes. Dès que les valeurs d'opérandes pour les trois informations d'entrée "A", "B" et "C" ont toutes été reçues, l'unité de traitement peut accomplir immédiatement la fonction. Chaque processeur de module d'information ou carte à séquence de données comporte également un processeur de mo- dule d'information de sortie (PMS). Dès que l'unité de trai- tement produit une valeur de données de sortie, le PMS assem- ble cette valeur en un nouveau module d'information de sortie. A titre d'exemple, si l'unité de traitement accomplit une fonction ayant une information de sortie désignée par "D", le PMS produit un nouveau module d'information ayant dans la zone d'étiquette une identification correspondant à "D", et conte- nant dans la zone de données la valeur de données réelle pro- duite par l'unité de traitement. Le PMS assemble en file les modules d'information de sortie nouvellement produits, pour les transmettre au bus de circulation. Un circuit d'arbitrage est associé au bus de circulation et ce circuit interroge chacun des processeurs de module d'information pour déterminer les processeurs qui ont des modules d'information prêts à être émis. Le circuit d'arbitrage accorde l'accès à un seul processeur de module d'information à la fois, sur la base d'une priorité tournante appropriée. Le processeur de module d'information auquel l'accès est accordé émet alors vers le bus de circulation le premier module d'information dans la file. L'invention englobe également des configurations à plusieurs bus de circulation. Les bus de circulation sont interconnectés par des processeurs de modules d'information inter-bus appropriés qui transfèrent d'un bus de circulation à un autre uniquement les modules d'information que demande le bus récepteur. La commande de configuration par ordinateur du pro- cesseur à séquence de données de l'invention permet une af- fectation arbitraire de fonctions particulières à chacune des unités de traitement sur des cartes à séquence de don- nées individuelles. On peut ainsi reconfigurer sélectivement le système pour optimiser les performances pour une applica- tion particulière. Une telle reconfiguration constitue en fait une "programmation" du processeur à séquence de données, permettant de réaliser un certain ensemble de fonctions mu- tuellement liées. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique du processeur à séquence de données de base conforme à l'invention. La figure 2 représente le format d'un module d'in- formation utilisé dans le processeur à séquence de données de la figure 1. La figure 3 est une représentation schématique d'une fonction représentative mise en oeuvre par une unité de traitement incorporée dans le processeur à séquence de données de la figure 1. La figure 4 est une représentation schématique ou "diagramme de flux de données" de l'ensemble de fonctions mutuellement liées qui peuvent être mises en oeuvre par le processeur à séquence de données de la figure 1. La figure 5 est un schéma synoptique d'un proces- seur de module d'information représentatif qui est utilisé dans le système de la figure 1. La figure 6 est un schéma synoptique d'un autre mode de réalisation du processeur à séquence de données de l'invention utilisant deux bus d'acheminemente modules d'in- formation séparés, avec des moyens prévus pour le transfert sélectif de modules d'information sélectionnés entre ces bus. La figure 7 est un schéma synoptique d'un mode de réalisation du processeur à séquence de données de l'inven- tion utilisant plusieurs bus d'acheminement de modules d'in- formation interconnectés. La figure 8 est un schéma synoptique montrant une configuration pour l'entrée et/ou la sortie de données du processeur à séquence de données de l'invention. La figure 9 est un schéma synoptique d'un système facilitant la reconfiguration commandée par ordinateur d'un processeur à séquence de données conforme a l'invention. La figure 1 représente un processeur à séquence de données de base, 20, conforme à l'invention. Il comprend un bus 21 (qu'on appelle quelquefois un "bus de circulation de données"), par lequel on transfère des modules d'infor- mation. Le format de module d'information 22 (figure 2) comprend une zone d'étiquette 22t contenant une "étiquette" ou identificateur, et une zone de données 22d contenant une valeur de données d'opérande réelle. Un certain nombre de processeurs de module d'in- formation 23 sont connectés au bus de circulation de données 21 (on appelle quelquefois chacun des processeurs 23 une "carte à séquence de données", et on les désigne individuel- lement par les références 23a, 23b, etc). Chaque processeur de module d'information 23 comporte une section d'accomplis- sement de fonction 24 qui contient une ou plusieurs unités de traitement 25. Ces unités de traitement accomplissent le traitement réel, arithmétique, mathématique, logique ou au- tre, des données reçues dans un format de module d'informa- tion à partir du bus de circulation de données. Chaque unité de traitement 25 a une configuration prévue pour l'accomplissement d'une certaine fonction (f) sur certaines données d'entrée. Ceci est représenté schéma- tiquement sur la figure 3, sur laquelle le cercle ou "noeud" 26 représente une certaine fonction (fa) qui doit être ac- complie par l'une des unités de traitement 25. La fonction (fa) exige trois données d'entrée désignées par les flèches ou "arcs" portant les références A(1), B(2) et C(3). Le ré- sultat de l'accomplissement de la fonction (fa) est la géné- ration d'une donnée de sortie désignée par la flèche ou l'arc D(4). A titre d'exemple simple, la fonction (fa) peut être le calcul d'un gradient de température g dans une paroi ayant une épaisseur w, avec une température-extérieure to et une température intérieure ti, conformément à la formule: t -ti g = (Equation 1) w Pour réaliser cette opération, l'unité de fonction 26 doit recevoir trois valeurs de données d'entrée. Dans l'exemple de la figure 3, la température extérieure peut être fournie par le chemi* ou l'arc Ao L'étiquette relative à cet arc est le nombre "l". Ainsi, les données d'entrée re- présentant la température extérieure to pourraient être re- présentées par un module d'information ayant le format 22 de la figure 2, dans lequel la partie d'étiquette 22t contient la valeur "1" qui indique que les données conjointes sont associées à l'arc ou au chemin A (et représentent donc une valeur de température extérieure to). La zone de données 22b contiendrait alors la valeur numérique réelle de la tempéra- ture extérieure to o De façon correspondante, la valeur de température intérieure ti peut être fournie sur l'arc B ayant une valeur d'étiquette "2", ce qui fait que son format de module d'in- formation associé aurait la valeur "2" dans la zone d'éti- quette 22t et la valeur appropriée de température intérieure ti dans la zone de données 22d. Il en est de môme pour la valeur d'épaisseur de paroi w appliquée sur l'arc C, ayant une valeur d'étiquette de "3", ce qui fait que son module d'information conteindrait la valeur "3" dans la zone d'étiquette 22t et la valeur appropriée de l'épaisseur de paroi w dans la zone de données 22d. Lorsque la fonction 26 est exécutée (par exemple conformément à l'exemple de l'équation (1) ci-dessus), la va- leur de sortie résultante est fournie sur un arc de sortie D ayant l'étiquette "4". La valeur de données calculée pour le gradient g peut ainsi être fournie selon un format de module d'information, par un module d'information ayant une valeur de zone d'étiquette "4" (associée à l'arc de sortie D) et contenant dans la zone de données 22d la valeur de g, calcu- lée en utilisant les données d'entrée qui sont appliquées au moment considéré au noeud 26. En appliquant la figure 3 au processeur à séquence de données réel 20 de la figure 1, on note que l'une des unités de traitement 25 aurait la configuration appropriée pour mettre en oeuvre l'équation (1) ci-dessus. L'unité de traitement 25a pourrait ainsi être constituée par un micro- processeur programmé de façon à mettre en oeuvre cette équa- tion, ou bien elle pourrait être constituée par du matériel ou un microprogramme spécialisé destiné à la mise en oeuvre de l'équation M1). Pour accumuler les données nécessaires aux unités de traitement 25, chaque carte à séquence de données 23 com- prend un processeur de module d'information d'entrée (PME) , décrit ci-après de façon plus détaillée. Le PME 30 con- trôle tous les modules d'information transmis sur le bus de circulation de données 21 pour déterminer si l'un d'eux con- tient des données nécessaires à l'une des unités de traite- ment 25 se trouvant sur la même carte à séquence de données. Dans l'exemple qu'on vient de décrire, dans lequel l'unité de traitement 25a met en oeuvre l'équation (1) ci-dessus, le PME 30 recherche des modules d'information qui ont des valeurs de zone d'étiquette de "1", "2" et "3"' du fait que ces modules d'information sont ceux qui contiennent les va- leurs de données pour la température extérieure to, la tem- pérature intérieure t. et l'épaisseur de paroi w, dont i l'unité de traitement 25a a besoin en tant que données d'en- trée. Si de tels modules d'information sont présentssur le bus de circulation de données 21, le processeur de module d'information d'entrée 31 accepte le module et il enregistre dans une mémoire appropriée les données contenues dans le module d'information. Dès que les trois valeurs de données t0, ti et w ont toutes été reçues et enregistrées dans le PME 30, l'uni- té de traitement 25 peut immédiatement accomplir la fonction (fa), c'està-dire qu'elle peut calculer immédiatement la valeur de gradient g correspondante, conformément à l'équa- tion (1). La valeur résultante du gradient g, calculée par l'unité de traitement 25a elle-même, est fournie dans le format de module d'information, pour être appliquée au bus de circulation de données 21. Pour effectuer ceci, la carte à séquence de données 23 (figure 1) comprend un processeur de module d'information de sortie (PMS) 31 qui assemble des modules d'information en vue de leur application au bus. Dès que l'unité de traitement 25a a calculé la nouvelle valeur de g, ce PMS 31 assemble un module d'information qui con- tient dans sa zone d'étiquette 22t la valeur "4" correspon- dant à l'arc D(4) relatif au noeud ou à la fonction 26 (fi- gure 3). Le PMS 31 place dans la zone de données 22d de ce module d'information la nouvelle valeur pour le gradient g qui vient d'être calculée par l'unité de traitement 25a. Le PMS 31 signale ensuite au bus 21 que ce processeur de module d'information 23a contient un nouveau module d'information prêt à être appliqué sur le bus de circulation de données. Ultérieurement, lorsque ce module d'information est émis sur le bus 21, il devient disponible pour toute unité de traite- ment qui a besoin de la valeur de gradient g en tant que données d'entrée. La circulation des modules d'information sur le bus 21 est commandée par un circuit d'arbitrage 32 qui ef- fectue une opération d'interrogation et d'autorisation d'accès. Dans un mode de réalisation considéré à titre d'exemple, le bus de circulation de données 21 peut comprendre une ligne de signal d'interrogation séparée et spécialisée, et une ligne de signal d'autorisation d'accès séparée et spé- cialisée, allant du PMS 31 de chaque processeur de module d'information 23 vers le circuit d'arbitrage 22. Un seul module d'information peut être transmis sur le bus de circulation de données 21 à un instant quelconque. Un système représentatif peut avoir une cadence de 4 MHz, ce qui fait que le bus de circulation de données 21 peut transmettre quatre millions de modules d'information par se- conde, un à la fois. Chaque module d'information peut compor- ter 32 bits, comprenant une zone d'étiquette à 16 bits 22t et une zone de données à 16 bits 22d, et ces 32 bits sont trans- nmis en parallèle sur le bus de circulation de données 21. A tout instant, le circuit d'arbitrage 32 détermine par l'intermédiaire des lignes de signal d'interrogation quels sont ceux des processeurs de module d'information 23 qui contiennent présentement un module d'information en at- tente d'être transmis au bus de circulation de données. A chaque cycle, le circuit d'arbitrage 32 émet un signal d'au- torisation d'accès à un seul des processeurs de module d'in- formation 23 qui sont associés au bus 21, ce qui permet à ce processeur d'émettre un module d'information sur le bus de circulation de données. Le circuit d'arbitrage 32 utilise avantageusement, mais non obligatoirement, une technique de priorité "tour- nante". Initialement, le circuit d'arbitrage scrute séquen- tiellement les processeurs de module d'information. (Par exemple,s'il y a seize processeurs 23 connectés au bus de circulation de données 21, le circuit d'arbitrage détermine tout d'abord si le processeur n l contient un module d'in- formation à émettre, puis il contrôle le processeur n 2, n 3, etc.) Dès que le circuit d'arbitrage a déterminé qu'un processeur contient un module d'information prêt à l'émis- sion, il émet vers ce processeur un signal d'autorisation d'accès. On considérera par exemple qu'il s'agit du proces- seur n 5. Dès que ce processeur n 5 a émis le module d'in- formation sur le bus de circulation de données, le circuit d'arbitrage 32 modifie l'ordre séquentiel du processeur n 5 correspondant, pour lui donner le numéro ayant la plus fai- ble priorité. Ensuite, au fur et à mesure de la génération de chaque signal d'autorisation d'accès, l'ordre de priorité du processeur de module d'information correspondant est fixé de façon similaire à la valeur la plus faible. Cette confi- guration garantit l'accès à chaque carte de données une fois tous les 16 cycles. Il faut cependant noter que cette tech- nique d'arbitrage ne constitue qu'un exemple et qu'on pour- rait utiliser n'importe quelle technique d'arbitrage de bus appropriée, en association avec le processeur à séquence de données 20 de l'invention. Le processeur à séquence de données 20 de la fi- gure i permet d'effectuer des calculs complexes de manière asynchrone, les diverses fonctions constitutives étant ac- complies séparément dans des unités de traitement 25 indi- viduelles. Chacune de ces unités accomplit sa propre fonc- tion spécialisée dès que les données d'entrée qui lui sont nécessaires ont été assemblées par le processeur de module d'information d'entrée associé. Le "diagramme de flux de données" de la figure 4 représente schématiquement le type de calcul complexe que peut accomplir le processeur à sé- quence de données 20. Chacun des noeuds ou fonctions fl à f5 apparaissant sur la figure 4 représente un processus par- ticulier, mathématique, arithmétique, logique ou autre, ac- compli par l'une respective des unités de traitement 25. A titre d'exemple, le noeud f2 peut correspondre à la fonction (fa) sur la figure 3 et cette fonction peut être accomplie par l'unité de traitement 25a. La fonction f peut être af- fectée à l'unité de traitement 25b qui fait également partie de la carte à séquence de données 23a. Les fonctions fl' f4 et f5 peuvent être affectées à trois unités de traitement respectives 25c, 25d, 25e dans le même processeur de module d'information 23a. Selon une variante, certainesdes fonctions fl', f4 et f5' ou toutes ces fonctions, peuvent être affectées à des unités de traitement 25 dans des processeurs de module d'information 23 séparés. Une caractéristique importante du système de l'in- vention consiste en ce que l'affectation des diverses fonc- tions aux unités de traitement particulières est complètement arbitraire. On peut affecter l'accomplissement de n'importe quelle fonction à n'importe quelle unité de traitement. En outre, le système de l'invention accepte également la situa- tion dans laquelle il y a davantage de fonctions à accomplir * que d'unités de traitement. On peut parvenir à ceci en fai- sant fonctionner en temps partagé une ou plusieurs des unités de traitement 25, pour accomplir séparément deux fonctions ou plus. A titre d'exemple, on peut donner à l'unité de traite- ment 25a dans le processeur de module d'information 23 une configuration lui permettant d'accomplir les deux fonctions f2 et f3' L'unité de traitement 25a peut par exemple être constituée par un microprocesseur ayant deux programmes en- registrés séparés, l'un pour accomplir la fonction f2 et l'autre pour accomplir la fonction f3' En outre, les périodes pendant lesquelles une telle unité de traitement 25a accomplit la fonction f2 ou la fonc- tion f3 ne sont pas nécessairement fixées. Elles peuvent au contraire être déterminées de façon dynamique en fonction de la disponibilité des données d'entrée nécessaires à l'accom- plissement de la fonction particulière. A titre d'exemple, la fonction f2 exige des valeurs de données provenant des arcs A, B et C, correspondant aux modules d'information ayant les étiquettes "1", "2" et "3". D'autre part, la fonction f4 exige des données d'entrée pro- venant des arcs G et H, caractérisés par des modules ayant les étiquettes "7" et "8". Le processeur de module d'informa- tion d'entrée 30 associé accumulera tous ces modules d'infor- mation, c'est-à-dire les modules ayant les étiquettes 1, 2, 3, 7 et 8. Le processeur de module d'information d'entrée peut alors indiquer à l'unité de traitement 25a le moment auquel les données appropriées ont été assemblées pour l'une ou l'autre des fonctions f2 et f4' L'unité de traitement 25a peut alors accomplir le nécessaire, en fonction de la dispo- nibilité des données. A titre d'exemple, le PME 30 peut recevoir tout d'abord un module d'information ayant l'étiquette "1", puis un module d'information ayant l'étiquette "7", et ensuite un module d'information ayant l'étiquette "8". A ce point, tou- tes les données pour l'accomplissement de la fonction f4 sont disponibles, mais toutes les données nécessaires pour la fonction f2 ne sont pas encore disponibles. Par consé- quent, le PME 30 peut indiquer cette situation à l'unité de traitement 25a. Ce processeur se placera alors de lui-même dans les conditions correspondant à l'exécution de la fonc- tion f4' il accomplira immédiatement cette fonction et il fournira une valeur de sortie qui sera mise (par le proces- seur de module d'information de sortie 31) sous un format de module d'information ayant l'étiquette g"9", associée à l'arc de sortie I(9) de la fonction f4. Ensuite, le PME 30 peut recevoir des modules d'in- formation ayant les étiquettes "2" et "3". A ce point, tou- tes les données (ayant les étiquettes 1, 2 et 3) nécessaires à l'accomplissement de la fonction f2 auront été assemblées par le PME 30. En présence de cette situation, l'unité de traitement 25a établira elle-même ses conditions de fonc- tionnement et accomplira la fonction f2' Bien entendu, les fonctions f2 et f4 pourraient être affectées à des unités de traitement séparées (et c'est généralement le cas), comme par exemple les unités respec- tives 25a et 25c. Dans ce cas, dès que le PME 30 a reçu des modules d'information ayant les étiquettes "1", "2" et "3", l'unité de traitement 25a accomplit la fonction f2' De façon similaire, dès que le PME 30 a reçu des modules d'in- formation ayant les étiquettes '7" et "8", l'unité de trai- tement 25c accomplit la fonction f2. A titre d'exemple, si des modules d'information sont reçus dans l'ordre suivant (par valeur d'étiquette): "2"', "7", "1", "3" et "8", l'uni- té de traitement 25a commencera à accomplir la fonction f2 au moment de la réception du module d'information "3", du fait que toutes les données d'entrée nécessaires sont alors disponibles. L'unité 25c commencera à accomplir la fonction f4 au moment de la réception du module d'information "8". En outre, comme on le décrira davantage ci-après, plusieurs valeurs pour un ou plusieurs arcs peuvent être reçues avant qu'un ensemble de données nécessaire complet soit assemblé pour accomplir une fonction-particulière. La fonction sera accomplie au moment de la réception de l'en- semble complet, en utilisant les données d'entrée pour cha- que arc, sur la base du "premier reçu". On supposera a titre d'exemple que des modules d'information sont reçus dans l'ordre suivant (par valeur d'étiquette): "2", "1", "1", "3". A ce point, toutes les données d'entrée seront disponi- bles pour accomplir la fonction f2' mais deux valeurs de données auront été reçues pour l'arc A(1). L'unité de trai- tement 25a accomplira la fonction f 2' mais elle utilisera la première valeur reçue parmi les deux valeurs de données de l'arc A(1) (c'est-à-dire qu'elle utilisera la valeur de don- nées provenant de celui des deux modules d'information ayant l'étiquette "1" qui a été reçu en premier). La valeur de données provenant du module d'information reçu ultérieure- ment avec l'étiquette "1" sera conservée pour l'utilisation par l'unité de traitement 25a dès que de secondes valeurs de données pour les arcs B(2) et C(3) auront également été reçues. Le même processeur de module d'information d'entrée (figure 1) accepte des modules d'information exigés pour toutes les fonctions accomplies par toutes les unités de traitement 25a, 25b, 25c, etc, dans la section d'exécution de fonction 24 de la même carte a séquence de données. Ain- si, si-les unités de traitement 25a, 25b et 25c ont des configurations prévues pour accomplir respectivement les fonctions f2' f5 et f4, le PME 30 dans le processeur de module d'information 23 assemblera tous les modules d'in- formation nécessaires pour toutes ces fonctions. On notera dans cet exemple qu'un arc d'entrée I(a) de la fonction f5 correspond à une sortie d'un autre noeud (f4) qui est traité sur la même carte à séquence de données. Dans ce cas, les modules d'information ayant I'étiquette "9" seront néanmoins reçus par le PME 30 à partir du bus de circulation de données 21, au moment de leur émission sur ce bus par le PMS 31 dans la même carte à séquence de don" nées. La figure 5 représente un exemple de configuration du processeur de module d'information d'entrée 30. Le pro- cesseur de module d'information d'entrée 30 comprend unemé-- moire d'étiquettes demandées 33 qui enregistre les numéros d'identification correspondant aux étiquettes de modules d'information exigés par les unités de traitement dans la section d'exécution de fonction 24 du même processeur de module d'information. Dans l'exemple dans lequel les fonc- tions f2' f4 et f5 sont accomplies par des unités de trai- tement se trouvant sur ce processeur de module d'information ou sur cette carte à séquence de données, des modules d'in- formation relatifs aux arcs A, B, C, F, G, H et I sont exi- gés. Les numéros d'identification d'étiquette correspondants "1"t "2", "3", "116", "7"n, "8"t et "9" sont donc enregistrés dans la mémoire 33. A l'apparition de chaque module d'information sur le bus de circulation de données, un comparateur d'étiquette 34 détermine si ce module d'information est exigé par la carte à séquence de données considérée, en comparant la zone d'étiquette du module d'information avec toutes les identi- fications d'étiquettes exigées qui sont contenues dans la mé- moire 33. Si le module d'information est exigé, le compara- teur 34 indique à un circuit approprié de commande d'entrée de données en mémoire, 35, d'accepter le module d'information et de charger les données provenant du module d'information dans une position appropriée dans une mémoire 36. La mémoire 36 peut avantageusement, mais non obli- gatoirement, être du type premier entré-premier sorti. La mémoire 36 est également avantageusement organisée de façon à comporter des zones d'enregistrement de données séparées 36a, 36b, 36c..., chacune d'elles travaillant en un mode premier entré-premier sorti, pour enregistrer respectivement uniquement des données associées à des modules d'information ayant l'étiquette d'identification correspondante. A titre d'exemple, la zone d'enregistrement 36a peut être affectée à l'enregistrement de valeurs de zone de données provenant de modules d'information associés à l'arc A ayant l'étiquette d'identification "1". De façon similaire, les zones d'enre- gistrement respectives 36b à 36g peuvent enregistrer unique- ment des données provenant des zones de données de modules d'information ayant des valeurs d'étiquette respectives "2", "3", "6", "7", "8" et "9". L'ordre dans lequel divers modules d'information apparaissent sur le bus de circulation de données 21 est relativement arbitraire ou aléatoire. M a i s, le proces- seur de module d'information d'entrée 30 assemble les don- nées entrantes dans l'ordre approprié pour l'application à la section d'exécution de fonction 24. A titre d'exemple, le premier module d'information sur le bus 21 peut avoir une étiquette "5". Si la carte à séquence de données n'a pas besoin de ce module d'informa- tion, le comparateur d'étiquette 34 reconnaît le fait que l'étiquette "5" n'est pas une de celles enregistrées dans la mémoire 33. Cette étiquette n'est donc pas acceptée. Le module d'information suivant sur le bus 21 peut avoir une étiquette "3". Dans ce cas, le comparateur d'éti- quette 34 agit sur le circuit de commande d'entrée 35 de fa- çon qu'il accepte le module d'information. La valeur de don- nées correspondante (identifiée symboliquement par le terme "1C11) est introduite dans la première position de mémoire dans la zone d'enregistrement 36c. Le module d'information suivant qui est accepté peut avoir une étiquette "2", et ses données B1 sont introduites dans la première position dans la zone d'enregistrement en mémoire 36b. Il peut arriver que le module d'information suivant qui est accepté par le PME ait également une étiquette "3". Ses données C2 sont in- troduites dans la position immédiatement suivante dans la zone d'enregistrement 36c. Il faut noter la manière selon laquelle deux valeurs de données provenant de l'arc C sont enregistrées dans la mémoire premier entré-premier sorti 36. Cependant, la section d'exécution de fonction 24 n'a pas encore accompli le calcul initial de la fonction f 2, du fait qu'elle doit encore recevoir une première valeur de données provenant de l'arc A. Si cette information est reçue à la suite, le com- parateur d'étiquette 34 introduit la valeur de données cor- respondante A1 provenant du module d'information ayant l'étiquette "1", dans la première position de mémoire dans la zone d'enregistrement 36a. Le contenu de la mémoire pre- mier entré-premier sorti 36 présente alors l'aspect qui est représenté sur la figure 5. A ce moment, un circuit de com- mande de sortiede mémoire 37 reconnaît qu'un ensemble de données complet (comprenant ici les valeurs A1, B1 et C1) nécessaire pour accomplir la fonction f2' est présent dans la mémoire 36. Un circuit de commande 37 prélève ensuite ces valeurs dans la mémoire 36 (selon un ordre premier-en- tré-premier sorti), et il les applique à la section d'exé- cution de fonction 24 pour l'exécution de la fonction f2' Lorsque cette fonction a été exécutée, la section d'exécution de foncton 24 émet une valeur de don- nées (c'est-à-dire une valeur de sortie D1 de la fonction f2 calculée à partir des valeurs de données d'entrée A1, B et C1) qui est associée à l'arc D. Cette valeur de données D1 est appliquée à un circuit de formation de module d'in- formation 38 (figure 5) dans le processeur de module d'in- formation de sortie 31. Le circuit 38 reconnaît le fait que les données de sortie D1 ont été produites par l'unité de traitement accomplissant la fonction f2' ce qui fait que ces données représentent des données sur l'arc D, et doivent donc être incorporées dans un module d'information ayant une valeur d'étiquette "4". Par conséquent, le circuit de forma- tion de module d'information 38 forme un module d'informa- tion ayant la valeur d'étiquette "4" et la valeur de données D1. Ce module d'information nouvellement formé est placé dans une file d'attente de modules d'information de sortie 39 qui peut être constituépar une mémoire premier entré-premier sorti. L'introduction du module d'information dans la file d'attente 39 agit également sur un circuit d'interrogation et d'autorisation d'accès 40, de façon qu'il émette un signal d'interrogation vers le circuit d'arbitrage 32, par le bus 21. Ce signal indique que cette carte a sé- quence de données particulière contient un module d'informa- tion prêt à être émis sur le bus. Lorsque le circuit d'arbi- trage 32 renvoie un signal d'autorisation d'accès à cette carte à séquence de données, le circuit de commande 40 émet sur le bus 21 le module d'information qui a été enregistré en premier dans la file d'attente 39. Il existe certaines limites pratiques en ce qui concerne le nombre de processeurs de module d'information 23 qui peuvent être associés à un seul bus de circulation de données 21 dans la configuration de la figure 1. On voit clairement que lorsqu'on ajoute des processeurs de module d'information 23 supplémentaires à un seul bus de circula- tion de données, on dispose d'une plus grande capacité de traitement simultané,et unplus grand nombre de modules d'infor- mation sont donc produits pendant un intervalle de temps donné. Cependant, la cadence de transfert de modules d'in- formation sur le bus de circulation de données fixe une li- mite supérieure au nombre de modules d'information qui peu- vent être transmis entre des cartes à séquence de données pendant un intervalle de temps donné. Pour surmonter cette limitation, la configuration de la figure 6 montre comment on peut augmenter considéra- blement la capacité du système en utilisant deux sous-sys- tèmes de bus de circulation de données, ou plus, indépen- dants mais en relation mutuelle, ayant chacun la configura- tion générale de la figure 1. L'utilisation de processeurs de module d'information de transfert inter-bus 41A, 41B, de type approprié, permet d'assurer la transmission de modules d'information entre les soussystèmes de bus de circulation de données séparés. Le système 20' représenté à titre d'exemple sur la figure 6 combine le processeur à séquence de données 20 de la figure 1, ayant des cartes à séquence de données (CSD) 23a, 23b... 23i, avec un processeur à séquence de données 20A semblable, comportant un bus de circulation de données 21A et des processeurs de module d'information ou des CSD associés 23j, 23k... 23m. Un circuit d'arbitrage 32A ayant une configuration semblable à celle du circuit d'arbitrage 32 est associé au bus de circulation de données 21A. Les cartes de processeur de module d'information de transfert inter-bus, 41A et 41B, ayant une configuration similaire, interconnectent les bus de circulation de données 21 et 21A. Ces cartes, considérées conjointement, facilitent le transfert de modules d'information entre les bus 21 et 21A. Cependant, tous les modules d'information présents sur chaque bus ne sont pas transférés vers l'autre. Au contraire, seuls les modules d'information qui sont exigés pour les fonctions accomplies dans les processeurs de module d'infor- mation 23j-23m associés au bus 21A sont transmis du bus 21 vers le bus 21A. Inversement, seuls les modules d'information exigés pour les fonctions accomplies dans les processeurs 23a-23i connectés au bus 21 sont transférés du bus 21A vers le bus 21. On peut ainsi obtenir un débit optimal de modules d'information sur chacun des bus de circulation de données 21 et 21A, sans exiger que les deux bus de circulation de données traitent tous les modules d'information nécessaires dans le système complet. On peut exprimer ceci différemment en disant que chacun des bus de circulation de données 21 et 21A ne traite que les modules d'information nécessaires à l'accomplissement des fonctions dans les processeurs de mo- dule d'information qui sont associés au bus respectif. La carte de transfert inter-bus 41A elle-même res- semble à un processeur de module d'information. En effet, du point de vue du bus de circulation de données 21, la carte de transfert inter-bus 41A se présente exactement comme l'un quelconque des autres processeurs de module d'information connectés à ce bus. En particulier, la carte de transfert inter-bus 41A comprend un processeur de module d'information d'entrée A qui comporte une mémoire d'étiquettes exigées 33A. Cette mémoire 33A enregistre cependant une liste des étiquettes pour tous les modules d'information exigés par les sections d'exécution de fonction 24 de toutes les CSD 23j-23m asso- ciées au bus de circulation de données 21A. Un comparateur d'étiquette 34A compare les étiquettes de chacun des modu- les d'information présents sur le bus 21 avec celles exigées par le bus 21A (qui sont enregistrées dans la mémoire 33A). Si le comparateur 34A indique que le module d'information présent sur le bus 21 est exigé par le bus 21A, le compara- teur valide une porte 42A qui transmet le module d'informa- tion du bus 21 vers un circuit émetteur 43A. Le circuit émetteur 43A émet à son tour le module d'information vers un circuit récepteur 44B dans la carte de transfert inter-bus 41B associée. Cette carte 41B, qui a exactement la même configu- ration que la carte de transfert inter-bus 41A, comprend un processeur de module d'information de sortie 31B. Il compor- te une file d'attente de modules d'information de sortie 39B qui introduit le module d'information transféré à partir du récepteur 44B dans une file d'attente ou une mémoire premier entré-premier sorti. Le PMS 31B comporte également un cir- cuit de commande d'interrogation et d'autorisation d'accès B. Sous l'effet de la présence d'un module d'information dans la file d'attente 39B, ce circuit produit un signal d'interrogation sur le bus de circulation de données 21A. Le circuit d'arbitrage 32A traite la carte de transfert inter- bus 41B d'une manière identique à celle selon laquelle il traite l'un quelconque des processeurs de module d'informa- tion 23j-23m qui sont associés au bus de circulation de don- nées 21A. Ainsi, à la réception d'une interrogation prove- nant de la carte de transfert inter-bus 41B, il applique un signal d'autorisation d'accès, dans l'ordre de priorité ap- proprié. Sous l'effet de ce signal d'autorisation d'accès, le PMS 31B transfère le module d'information de la file d'attente 39B vers le bus de circulation de données 21A. Le transfert d'un module d'information du bus 21 vers le bus 21A est ainsi accompli. Inversement, le transfert d'un module d'informa- tion du bus 21A vers le bus 21 s'effectue par l'intermé- diaire du processeur de module d'information d'entrée 30B de la carte de transfert inter-bus 41B, d'un émetteur 43B associé, d'un récepteur 44A dans la carte de transfert in- ter-bus 41A, et d'un processeur de module d'information de sortie 31A. Bien entendu, la mémoire d'étiquettes exigées 33B dans le PME 30B contient une liste des étiquettes de tous les modules d'information exigés pour l'exécution de toutes les fonctions sur le bus 21. Dans le système 20' de la figure 6, chacun des sous-systèmes 20 et 20A fonctionne d'une manière complètement indépendante de l'autre. En fait, chaque sous-système 20, 20A ignore la présence de l'autre sous-système. L'interface, cons- tituée par les cartes de transfert inter-bus associées 41A ou 41B, considère le système individuel 20 ou 20A exactement com- me n'importe quel autre processeur de module d'information connecté au bus de circulation de données 21 ou 21A associé. L'invention n'est pas limitée aux configurations à un ou deux bus de circulation de données des figures 1 et 6. Au contraire, on peut interconnecter un ensemble de sous-sys- tèmes semblables à celui de la figure 1, ayant chacun leur propre bus de circulation de données, pour former un système global. En outre, les interconnexions entre les bus de cir- culation de données sont entièrement arbitraires ou peuvent être entièrement sélectionnées. La figure 7 représente schématiquement un exemple d'un tel système à plusieurs bus de circulation de données. Dans ce système, chacun des sous-systèmes de processeur à séquence de données séparés 20B a 20F comporte son propre bus de circulation de données respectif 21B à 21F. Chacun des sous-systèmes a une configuration semblable à celle de la figure 1, avec ses processeurs de module d'information asso- ciés 23B à 23F et son propre circuit d'arbitrage associé 32B- 32F. Dans la configuration de la figure 7, le sous- système 20B est interconnecté aux sous-systèmes 20C, 20D et F par des paires respectives de cartes de transfert inter- bus 41B-41C, 41B-41D et 41B-41F. De façon similaire, le sous- système 20C est interconnecté aux sous-systèmes 20D et 20F par les cartes de transfert inter-bus 41C-41D et 41C-41F. De façon similaire, les sous-systèmes 20E et 20F sont intercon- nectés par les cartes de transfert inter-bus 40E-40F. Comme dans le système décrit en relation avec la figure 6, chaque paire de cartes de transfert inter-bus 41 transfère, entre les bus interconnectés,uniquement les modu- les d'information qu'exige le bus récepteur. Comme le montre la figure 8, les circuits d'en- trée et de sortie de données du processeur à séquence de données 20 peuvent être réalisés par une ou plusieurs car- tes d'entrée/sortie (E/S) 45 associées au bus de circula- tion de données 21. Une telle carte d'E/S 45 a une configu- ration qui est largement similaire à celle d'un processeur de module d'information 23. Cependant, au lieu de comporter une unité de traitement 25 contenue dans la section d'exé- cution de fonction 24, elle comporte un récepteur d'entrée 46 et/ou un émetteur de sortie 47 approprié. Le processeur de module d'information d'entrée 30i dans la carte d'E/S 45 enregistre une liste des étiquet- tes pour tous les modules d'information ayant des données qui doivent être émises par l'émetteur de sortie 47 vers un certain dispositif externe tel qu'un modem, une imprimante, un visuel à tube cathodique ou autre. Ainsi, chaque fois qu'un module d'information est présent sur le bus 21 et con- tient des données à émettre par l'émetteur 47, ce module d'information est accepté par le PME 30i et il est dirigé vers le dispositif de sortie par l'intermédiaire de l'émet- teur 47. Inversement, des données qui doivent être intro- duites sur le bus de circulation de données 21 sont appli- quées par l'intermédiaire du récepteur 46 à un processeur de module d'information de sortie 31i dans lequel elles sont assemblées en un module d'information, avec l'éti- quette appropriée. Le nouveau module d'information est en- suite introduit en file d'attente et il est appliqué au bus 21 d'une manière identique à celle mise en oeuvre par le processeur de module d'information de sortie 31, décrit en relation avec la figure 5. La définition de la configuration et l'initiali- sation du système global de processeur à séquence de données peuvent être effectuées par un ordinateur auxiliaire ou une unité centrale de traitement (UCT) 50 qui est interconnecté, comme le montre la figure 9, aux processeurs de-module d'in- formation ou cartes à séquence de données, associés au pro- cesseur à séquence de données 20. En particulier, chacune des cartes de processeur de module d'information 23a, 23b... 23i associées au bus à circulation de données 21 (comme dé- crit en relation avec la figure 1), peut également être in- terconnectée à l'UCT 50 par un bus séparé 51. Un but de cette configuration est de permettre de sélectionner et d'initialiser sous la commande de l'ordinateur 50 les fonc- tions spécifiques qui sont accomplies par chacune des unités de traitement 25 dans chacune des cartes à séquence de don- nées 23. A titre d'exemple, l'unité de traitement 25a peut être. constituée elle-même par un microprocesseur et une mé- * moire de programme dans laquelle sont enregistrés le ou les programmes appropriés destinés à faire en sorte que le mi- croprocesseur accomplisse une ou plusieurs fonctions spéci- fiées fl' f2' etc. Il n'est pas nécessaire que ces fonctions et leurs programmes correspondants soient fixés à l'avance dans l'unité de traitement 25a. Ils peuvent au contraire être introduits dans l'unité de traitement 25a à partir de l'ordinateur 50 au moment o le processeur à séquence de données 20 est initialisé pour accomplir une certaine tâche de calcul. Une telle configuration procure une grande sou- plesse dans les applications dans lesquelles le processeur à séquence de données de l'invention est employé. Si un utilisateur particulier, travaillant sur un certain projet, désire que l'unité de traitement 25a ac- complisse la fonction (fa) de la figure 3, avant d'accomplir le calcul réel, il commande à l'ordinateur 50 d'introduire dans l'unité de traitement 25a le programme d'ordinateur approprié pour accomplir la fonction (fa). On peut de façon correspondante utiliser l'UCT 50 pour charger d'autres fonc- tions appropriées dans d'autres unités de traitement 25 dans les sections d'exécution de fonction 24 de certains des pro- cesseurs de module d'information ou des cartes à séquence de données 23 qui sont associés au bus de circulation de données 21, ou dans tous ces processeurs. Il n'est pas obligatoire que cette opération de chargement de fonction soit effectuée avant que le processeur à séquence de données 20 effectue réellement son calcul. Ain- si, l'UCT 50 peut réellement contrôler le traitement qui est effectué par le système de processeur 20 et introduire de façon dynamique des changements dans le système à des ins- tants appropriés. Dans ce but, une carte de contrôle du fonctionnement et de correction de défauts 52 in- terconnecte le bus de circulation de données 21 et le bus 51. Cette carte 52 peut avoir une configuration (par le fait qu'elle comporte un processeur de module d'information d'en- trée semblable au PME 30 de la figure 5) lui permettant de détecter la présence de modules d'information ayant certaines étiquettes particulières, et de contrôler les valeurs de don- nées qui leur sont associées. L'ordinateur 50 peut alors être programmé, par exemple, de façon à réagir à certaines condi- tions de données dans des modules d'information ayant certai- nes étiquettes. Sous l'effet de la détection de ces condi- tions, l'ordinateur peut alors changer ou modifier les fonc- tions accomplies par une ou plusieurs des unités de traite- ment dans le processeur de module d'information 23. On réa- lise ainsi une commande dynamique du système. Une fonction différente mais connexe de l'ordina- teur 50, qui est utilisée à la fois pour l'initialisation et pour le changement dynamique de fonction des unités de trai- tement, consiste à charger dans les mémoires d'étiquettes exigées 33 (figure 5) de chaque processeur de module d'in- formation d'entrée 30 la liste d'étiquettes de modules d'in- formation qui sont exigées par la section d'exéction de fonction 24 associée. Ainsi, dans l'exemple décrit ci-dessus, lorsque 1'UCT 50 établit la configuration de l'unité de trai- tement 25a pour qu'elle accomplisse la fonction f2 de la fi- gure 4, l'UCT 50 introduit simultanément dans la mémoire d'étiquettes exigées 33 les étiquettes "1", "2" et "3" qui sont associées aux modules d'information contenant les données exigées pour accomplir cette fonction. De façon similaire, l'UCT 50 charge dans le circuit de formation de module d'in- formation 38 du PMS 31 (figure 5) l'information nécessaire pour que des données de sortie provenant de l'unité de trai- tement 25a et associées à l'arc D soient assemblées en un mo- dule d'information ayant l'étiquette "4" nécessaire. De façon similaire, si le système de traitement à séquence de données comporte plus d'un bus de circulation de données, l'UCT 50 initialise égaJement les cartes de transfert inter-bus 41A, 41B (figure 6), de façon à introduire dans les mémoiresd'étiquettes exigées 33A et 33B les valeurs d'étiquet- tes de modules d'information qui doivent être respectivement transmis du bus 21 vers le bus 21A et inversement. L'UCT 50 (figure 9) a encore une autre fonction qui consiste à contrôler l'existence de défauts de fonctionnement dans le processeur 20 pendant qu'il fonctionne. Par exemple, si une unité de traitement particulière, soit l'unité de traitement 25a dans le processeur de module d'information 23, présente un défaut pendant une opération de traitement, l'UCT peut reconnaître cette situation. Elle peut par exemple reconnaître cette situation par l'absence de tout module d'in- formation ayant l'étiquette "4" (qui doit être émis par cette unité de traitement), pendant un certain intervalle de temps. Dans ce cas, l'UCT 50 pourrait modifier le système de façon dynamique afin qu'une autre unité de traitement 25, fonction- nant correctement, exécute la fonction qui avait été affectée précédemment à l'unité de traitement 25a défectueuse. Une autre fonction de i'UCT 50 est d'optimiser la configuration du processeur à séquence de données 20 pour un calcul particulier. Par exemple, si on sait qu'un calcul par- ticulier exige un beaucoup plus grand nombre d'opérations re- latives à une certaine fonction particulière fx, par rapport au nombre de calculs pour d'autres opérations nécessaires, l'UCT 50 peut définir la configuration du système de façon que plusieurs unités de traitement 25 aient la configuration appropriée pour accomplir la fonction f. x Une caractéristique particulière du processeur à séquence de données 20 considéré consiste en ce qu'il n'uti- lise aucune mémoire globale à laquelle toutes les fonctions tentent d'accéder simultanément. La vitesse de calcul dans un tel système à mémoire globale est souvent limitée par les demandes d'accès concurrentes à la base de données commune. On élimine donc cette difficulté ainsi que le goulet d'étran- glement de Von Neumann associé. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Processeur à séquence de données (20) caractérisé en ce qu'il comprend: un bus (21) sur lequel on peut trans- mettre des modules d'information (22), chaque module d'infor- mation comprenant une partie d'étiquette (22t) et une partie de données (22d), et un ensemble de processeurs de module d'information (23a-23c) connectés à ce bus (21), chaque pro- cesseur de module d'information comprenant: au moins une unité de traitement (25a-25c) destinée à accomplir une fonc- tion spécifiée sur certaines données d'entrée identifiées par une ou plusieurs étiquettes spécifiques, un processeur de mo- dule d'information d'entrée (30) destiné à contrôler la partie d'étiquette (22t) de chaque module d'information sur le bus et à enregistrer la partie de données de chaque module d'informa- tion dont la partie d'étiquette correspond à l'une des éti- quettes spécifiques identifiant des données d'entrée pour une unité de traitement (25a-25c) dans le processeur considéré (23a-23c), cette unité de traitement accomplissant sa fonction spécifiée sur les données qui sont ainsi enregistrées, dès que ces données sont assemblées, et un processeur de module d'in- formation de sortie (31) destiné à assembler un module d'in- formation (22) constitué par les données produites en tant qu'information de sortie de l'unité de traitement, et par une étiquette (22t) identifiant cette information de sortie, ce module d'information étant ensuite transmis au bus (21). 2. Processeur à séquence de données selon la reven- dication 1, caractérisé en ce qu'il comprend en outre: des moyens d'arbitrage (32), en communication par l'intermédiaire du bus (21) avec chacun des processeurs de module d'informa- tion (23a-23c) connectés au bus, de façon à interroger tous les processeurs de module d'information connectés au bus (21), afin de déterminer les processeurs qui ont des modules d'information en attente de transmission vers le bus, et de façon à permettre à ces processeurs de module d'information (23a-23c) de transmettre ces modules d'information vers le bus, sur la base d'une priorité tournante. 3. Ensemble de processeurs à séquence de données (20, 20A), chacun des processeurs étant conforme à la revendication 1, caractérisé en ce que le bus (21, 21A) de chacun de ces processeurs est interconnecté au bus d'un autre au moins de ces processeurs par un processeur de transfert in- ter-bus (41A, 41B) de module d'information, comportant des moyens (30A) destinés à identifier à partir de la partie d'étiquette de modulesd'information présents sur un premier des bus interconnectés, ceux de ces modules d'information qui sont exigés par des unités de traitement d'un second des bus interconnectés (21, 21A), et à transmettre uniquement ces modules d'information exigés du premier vers le second des bus interconnectés. 4. Processeur à séquence de données selon la re- vendication 1, caractérisé en ce qu'il comprend en outre: un ordinateur (50) interconnecté aux processeurs de modules d'information (23a-23c) de façon à conditionner les unités de traitement (25a-25c) de ces processeurs de module d'in- formation pour l'accomplissement des fonctions spécifiques associées, et à conditionner de façon correspondante des processeurs de module d'information d'entrée (30) de façon qu'ils enregistrent des données provenant uniquement de mo- dules d'information ayant des parties d'étiquette (22t) qui représentent des arcs d'entrée de ces fonctions spécifiques. 5. Processeur a séquence de données (20), carac- térisé en ce qu'il comprend: un bus (21) sur lequel circulent des modules d'information (22), chaque module d'information ayant une zone d'étiquette d'identification (22t) et une zone de données d'opérande (22d) , et plusieurs cartes à séquence de données (23a-23c) associées au bus (21), chacune d'elles ayant au moins une unité de traitement (25a- c) capable d'accomplir une fonction pouvant être spécifiée sur des données d'opérande obtenues à partir de modules d'in- formation (22) fournis par le bus (21) et ayant certaines valeurs identifiant des arcs d'entrée de cette fonction, ainsi que de produire, pour l'application sur le bus (21), des modules d'information contenant des données qui résultent de l'accomplissement de ladite fonction et qui ont des va- leurs d'étiquette identifiant un arc de sortie de cette fonc- tion. 6. Processeur à séquence de données selon la reven- dication 5, pouvant être configuré de façon à accomplir les fonctions mutuellement liées d'un "diagramme de flux de données", caractérisé en ce qu'il comprend en outre un ordi- nateur (50), interconnecté aux différentes cartes à séquence de données (23a-23c), de façon à spécifier aux unités de traitement (25a-25c) de ces cartes les fonctions particuliè- res qu'elles doivent accomplir, ces fonctions particulières étant celles liées mutuellement par le "diagramme de flux de données", et de façon à spécifier à ces cartes les identités des arcs d'entrée et de sortie correspondant à chacune des fonctions spécifiées. 7. Processeur à séquence de données selon la reven- dication 5, caractérisé en ce que chacune des cartes à sé- quence de données (23a-23c) comprend un processeur de module d'information d'entrée (30) qui comprend: une mémoire d'étiquettes exigées (33) destinée à enregistrer les valeurs identifiant les arcs d'entrée pour toutes les fonctions ac- complies par des unités de traitement (25a-25c) se trouvant sur la carte a séquence de données considérée, et un compa- rateur d'étiquette (34) destiné à comparer les valeurs d'étiquette de chaque module d'information (22) présent sur le bus (21) avec les valeurs d'étiquette enregistrées dans la mémoire d'étiquettes exigées (33), et à accepter à partir du bus (21), pour l'utilisation dans la carte à séquence de données (23a-23c), uniquement les modules d'information pour lesquels la comparaison a indiqué des valeurs d'étiquette correspondantes. 8. Processeur à séquence de données selon la reven- dication 7, caractérisé en ce qu'il comprend en outre: une mémoire (36) destinée à enregistrer temporairement au moins les parties d'opérande (22d) des modules d'information qui ont été acceptés, et des moyens de génération d'un ensemble d'opérandes (37), destinés à fournir les parties d'opérande enregistrées temporairement à -chaque unité de traitement (25a25c), sous la forme d'un ensemble complet de données d'opérande pour tous les arcs d'entrée exigés pour l'accom- plissement de la fonction spécifiée de cette unité de trai- tement, qui a été enregistréedans la mémoire (36). 9. Processeur à séquence de données selon la re- vendication 5, caractérisé en ce que chacune des cartes à séquence de données (23a-23c) comporte un processeur de mo- dule d'information de sortie (31) comprenant: un circuit de formation de module d'information (38) destiné à former des modules d'information ayant chacun une valeur d'étiquet- te identifiant un arc de sortie d'une fonction accomplie par une unité de traitement (25a-25c) sur la carte à séquence de données (23a-23c), et ayant dans la zone de données d'opéran- de la valeur de données produite par cette unité de traite- ment pour l'arc de sortie correspondant. 10. Processeur à séquence de données selon la re- vendication 9, caractérisé en ce que le processeur de module d'information de sortie (31) comprend en outre: une file d'attente de sortie (39) destinée à enregistrer temporaire- ment des modules d'information formés par le circuit de for- mation de module d'information de sortie (38), et des moyens d'interrogation et d'autorisation d'accès (40) destinés à indiquer qu'un module d'information contenu dans la file d'attente (39) est prêt à être appliqué au bus (21), et à diriger ce module d'information de la file d'attente (39) vers le bus (21) sous la dépendance d'un signal d'autorisa- tion d'accès. 11. Processeur de module d'information fonction- nant sous la dépendance de données, associé à un bus (21) sur lequel sont transmis des modules d'information (22), chaque module d'information comprenant une zone d'étiquette (22t) contenant un identificateur d'arc et une zone de don- nées d'opérande (22d), caractérisé en ce qu'il comprend: au moins une unité de traitement (25a-25c) destinée à accom- plir une fonction pouvant être spécifiée, sur des données d'opérande pour un ou plusieurs arcs d'entrée de cette fonc- tion, et à produire une ou plusieurs valeurs de sortie sur des arcs de sortie respectifs de cette fonction, un proces- seur de module d'information d'entrée (30) destiné à identi- fier à partir de leurs zones d'étiquette (22t) les seuls modules d'information (22) transmis sur le bus qui corres- pondent à des arcs d'entrée associés avec la ou les unités de traitement précitées (25a-25c), et à enregistrer tempo- rairement les données d'opérande provenant de ces modules d'information identifiés, et l'unité de traitement (25a-25c) accomplissant la fonction spécifiée dès qu'un ensemble com- plet de données d'opérande d'entrée pour tous les arcs d'en- trée de cette fonction ont été enregistrés par le processeur de module d'information d'entrée (30). 12. Processeurde module d'information selon la revendication 11, caractérisé en ce qu'il comprend en outre un processeur de module d'information de sortie (31) destiné à assembler et à appliquer sur le bus (21) de nouveaux mo- dules d'information, chacun d'eux contenant une valeur de zone d'étiquette (22t) identifiant un arc de sortie d'une fonction accomplie par la ou lesdites unités de traite- ment (25a-25c), et une valeur de zone de données d'opérande (22d) correspondant à une valeur de sortie que l'unité de traitement a produite pour cet arc de sortie.