Brevet FR2572574A1 — publié le 19860502

La présente invention se rapporte d'une façon générale aux cellules de mémoire et concerne plus parti- culièrement une cellule de mémoire destinée à un registre à décalage numérique. Un registre à décalage numérique comporte généra- lement plusieurs cellules de mémoire couplées en série, dont le nombre correspond à la capacité binaire du regis- tre à décalage. Dans un article de M. Rocchi et B. Gabillard intitulé "GaAs Digital Dynamic IC's for Appli- cations up to 10 GHz", paru dans IEEE Journal of Solid State Circuits, vol. SC-18, n 3, juin 1983, des cellules de mémoire sont décrites, comprenant chacune une paire de circuits de mémorisation inverseurs couplés en série, avec une porte de transmission disposée à l'entrée de chaque circuit de mémorisation pour contrôler le passage du signal dans ce circuit. Les portes de transmission reçoivent des signaux d'horloge complémentaires pour faire passer l'une sélectionnée des portes entre un état conducteur pour faire passer par horloge un signal par la porte de transmission et dans le circuit de mémo- risation qui y est associé, et un état non-conducteur pour inhiber le couplage d'un signal avec le circuit de mémorisation associé. Une paire de ces circuits de mémorisation inverseurs est utilisée dans chaque cellule de mémoire de sorte que le signal de sortie de la cellule a la même polarité logique que le signal d'entrée qui lui est appliqué. Etant donné qu'il est souhaitable qu'un registre à décalage numérique fonctionne à la vitesse de décalage la plus élevée possible, les deux circuits de mémori- sation et les portes de transmission de la cellule de mémoire sont fabriqués en utilisant des transistors à effet de champ à électrodes métalliques (dits MESFET) sur un substrat d'arséniure de gallium(GaAs), comme cela a été décrit dans l'article précité. L'arséniure de 2 2572574 gallium est préféré à d'autres substrats, comme le silicium, en raison de sa plus grande mobilité des porteurs permet- tant un décalage de données plus rapide. Chaque circuit de mémorisation comporte un MESFET connecté comme un inverseur, qui emmagasine dans ses capacités grille- drain et grille-source la charge électrique correspondant au niveau d'un signal appliqué à l'électrode de grille au moment o le signal est commandé par horloge par la porte de transmission connectée à l'entrée du circuit de mémorisation. Le MESFET d'inversion/emmagasinage de charges produit également à son électrode de drain un signal amplifié et inversé logiquement à partir du signal commandé par horloge par la porte de transmission, appliqué à l'électrode de grille et emmagasiné dans les capacités de ce MESFET. Le circuit de mémorisation comporte également un élément de décalage de niveau couplé avec l'électrode de drain du MESFET d'inversion/ emmagasinage de charge qui comporte un MESFET à charge de source et des diodes de décalage de niveau en série. L'élément de décalage de niveau convertit le niveau du signal amplifié et inversé produit à l'électrode de drain du MESFET d'inversion/emmagasinage de charge à un niveau qui convient pour attaquer le circuit de mémorisation suivant de la cellule de mémoire. Les portes de transmission des cellules de mémoire sont également des MESFET. Les électrodes de grille des portes de transmission connectées aux entrées de la paire de circuits de mémorisation de chaque cellule de mémoire reçoivent une paire de signaux d'horloge complémentaires. L'utilisation d'horloges complémentaires évite l'entrée de données dans la cellule de mémoire par un couplage par les deux circuits de mémorisation et la sortie de la mémoire pendant la durée d'une seule impulsion d'horologe. Ainsi, le décalage des données par une cellule de mémoire est une opération en deux phases: (1) le premier signal d'horloge est appliqué à l'électrode de grille du MESFET de porte de transmis- sion connectée à l'entrée du premier des deux circuits de mémorisation, faisant passer la porte de transmission à l'état conducteur pour coupler un signal avec le premier circuit de mémorisation, dans lequel le signal est mémorisé, amplifié, inversè et décalé en niveau; et (2) ie second signal d'horloge complémentaire est appliqué à l'électrode de grille du M4ESFET de portes de transmission connectée à l'entrée du second des deux circuits de mémorisation, faisant passer la porte de transmission à l'état conduc- teur pour coupler la sortie de niveau décalé du premier ci.cuit de ẻmmorisation au second des deux circuits de moésation dans lequel le signal est mémorisé, catmplifi, inversé et décalé en niveau. La sortie de niveau décalé du second circuit de mémeorisation est le signal de données de sortie de la cellule de mémoire, décalé. Aans le temps par rapport au signal des données d'entree par le Dremier et. le second signaux d'horloge complémentaires. Bien que la cellule de mémoire décrite ci- dessus -onctionne à m=zs vitesses de décalage suffisantes dans certaines applications, il est souhaitable dans de nombreuses autres applications de réaliser une cellule de méaoire capable de vitesses de décalage encore plus élevées, pour permettre que des registres à décalage colpienant ces cellules de mémoire fonctionnent aux vi:cs=es. ....e possibles de décalage des données. L'invention co;ncerna done une cellule de mémoire curiempotrtant d eu-n c ut en cascade. Chacun des deux circuiL-s comporte un dispositif qui reçoit un signal d'entrée et qui lsamplifieo Chaque circuit comporte en outre un dispositif d ermmnagasinace destiné & autori- ser l'em.magasinage dans ledit dispositif d'emmagasinage d'une charge électrique correspondant au niveau du signal 4 2572574 d'entrée amplifié ou à interdire l'emmagasinage dans ledit dispositif d'emmagasinage de cette charge élec- trique, sélectivement en fonction d'un signal de commande appliqué au dispositif d'emmagasinage. Ce dernier com- porte en outre un dispositif destiné à décaler le ni- veau d'une tension correspondant à une charge électrique emmagasinée, dans lequel la tension de niveau décalé du dispositif d'emmagasinage du premier des deux circuits en cascade est appliquée comme signal d'entrée au second des deux circuits en cascade. La cellule de mémoire comporte en outre un dispositif de couplage de deux signaux de commande non coïncidant dans le temps avec le dispositif d'emmagasinage des deux circuits en cascade. De préférence, les deux signaux de commande sont complé- mentaires. Dans un mode de réalisation de l'invention, la cellule de mémoire comporte un dispositif, comprenant un premier transistor dont l'électrode de commande reçoit un signal logique, pour produire une amplification du signal logique à une électrode de sortie de ce premier transistor. Un second transistor est également prévu. Un dispositif est inclus pour produire une différence de potentiel prédéterminée entre une électrode de sortie du second transistor et une borne de sortie. Un dispositif est également prévu, comprenant un troisième transistor dont une électrode de commande reçoit le signal de com- mande, dont une électrode d'entrée est couplée avec l'électrode de sortie du premier transistor et dont une électrode de sortie est couplée avec une électrode de commande du second transistor pour polariser sélecti- vement le troisième transistor en réponse à un signal entre: (1) un état conducteur pour coupler électriquement l'électrode de sortie du premier transistor avec l'élec- trode de commande du second transistor et pour appliquer le signal logique amplifié à l'électrode de commande 2572574 du second transistor; et (2) un état non conducteur pour découpler électriquement l'électrode de commande du second transistor de l'électrode de sortie du premier transistor. Le premier, le second et le troisième transis- tors sont de préférence des transistors à effet de champ à électrodes métalliques (MESFET). Avec cette disposi- tion, le second MESFET est connecté comme un composant non inverseur, l'électrode de commande étant l'électrode de grille du transistor et l'électrode de sortie étant l'électrode de source de ce transistor. Ainsi, le second MESFET est connecté en charge de source. Le transistor emmagasine dans des capacités internes de grille-source et de grilledrain, une charge électrique correspondant au niveau de tension du signal logique amplifié qui lui est appliqué par le troisième MESFET en réponse au signal de commande. Etant donné que le second MESFET est non inverseur, l'augmentation de sa capacité de grille-drain résultant de l'effet Miller à haute fréquence ne dégrade pas le niveau du signal logique amplifié, appliqué à l'électrode de grille du second MESFET. Au contraire, la sortie non inversée à son électrode de source augmente (c'est-à-dire élève) le signal logique amplifié appliqué à l'électrode de grille en raison de la capacité de grille-source du second MESFET. Ainsi, la cellule de mémoire selon l'invention peut fonctionner à des vitesses de décalage plus élevées que les cellules de mémoire de la technique antérieure. Un mode de réalisation de l'invention comporte un premier MESFET avec une électrode de grille qui reçoit un signal d'entrée, une électrode de source et une élec- trode de drain. Un second MESFET comprenant une électrode de grille, une électrode de source couplée avec une borne de sortie et une électrode de drain est également prévue. En outre, le mode de réalisation comporte un troisième MESFET avec une électrode de grille, une 6 2572574 électrode de source et une électrode de drain, dans lequel l'une des électrodes de source et de drain du troisième MESFET est couplée avec l'électrode de drain du premier MESFET et dont l'autre des électrodes de source et de drain est couplée avec l'électrode de grille du second MESFET. Un registre à décalage comportant la cellule de mémoire selon l'invention comporte plusieurs cellules de mémoire couplées en série le long d'une ligne omnibus de signaux. Chacune des cellules de mémoire comporte un dispositif qui reçoit un signal logique d'entrée provenant de la ligne omnibus de signaux pour l'ampli- fier et inverser son état logique. Un premier dispositif d'emmagasinage est prévu pour autoriser l'emmagasinage dans le premier dispositif d'emmagasinage d'une charge électrique correspondant au niveau de tension du signal logique d'entrée amplifié et inversé, ou pour inhiber l'emmagasinage dans ledit premier dispositif d'emmaga- sinage de cette charge électrique, sélectivement en réponse à un premier signal de commande. La charge élec- trique emmagasinée dans le premier dispositif d'emmaga- sinage est convertie en un signal logique intermédiaire ayant un niveau de tension prédéterminé. Un dispositif qui reçoit le signal logique intermédiaire est également prévu pour amplifier le signal logique intermédiaire et pour inverser son état logique. Un second dispositif d'emmagasinage permet l'emmagasinage dans ce second dispositif d'emmagasinage d'une charge électrique corres- pondant au niveau de tension du signal logique inter- médiaire amplifié et inversé ou inhibe l'emmagasinage dans ce second dispositif d'emmagasinage de cette chargge électrique, sélectivement en réponse à un second signal de commande. La charge électrique emmagasinée dans le second dispositif d'emmagasinage est convertie en un signal logique de sortie ayant un niveau de tension 7 2572574 prédéterminé. Dans ce mode de réalisation, le premier et le second signaux de commande ne coincident pas dans le temps et sont de preférence complémentaires afin d'éviter qu'un signal logique ne soit couplé par une cellule de mémoire en réponse à un seul du premier et du second signaux de commande. L'invention concerne également un procédé de décalage d'un signal logique d'entrée par une cellule de mémoire, consistant essentiellement à amplifier le signal logique d'entrée et à en inverser l'état logique, à emmagasiner le signal logique d'entrée amplifié et i.ersé et à convertir le signal logique d'entrée amplifié, inversé et emnlagasiné en un signal logique intermédiaire ayant un niveau prédéterminé Le procédé consiste égale- ment à amplifier le signal logique intermédiaire et à inverser son état logique, à emmagasiner le signal logique intermdciaire amplifié et inversé et à convertir le signal logique intermédiaire amplifié, inversé et emmagasiné en un signal logique de sortie ayant un niveau prédéterminé. D'autres caractéristiques et avantages de l'inven- tion apparaîtront au cours de la description qui va suivre. Sur le dessin annexé, donné uniquement à titre d'exem-le nullement limitatif La figure unique est un schema d'une cellule de mémoire perfectionnée selon l'invention, utilisée dans un registre à décalage numérique. La figure représente donc un registre à décalage numérique 10 utilisant la cellule de mémoire selon l'in- qention. Le registre à décalage numérique 10 comporte plusieurs cellules de mémoire 12a-12h, huit dans le cas présent, reliées en série le long d'une ligne omnibus de données en série 18s Les cellules de mémoire 12a12h sont également attaquées par une ligne omnibus de données ECL (logique à couplage d'émetteur) en parallèle 15a- h, par l'intermédiaire d'un groupe de tampons d'entrée 14a-14h. Les cellules de mémoire 12a-12h sont également reliées à une ligne omnibus de données ECL en parallèle 17a-17h par un groupe de tampons de sortie 16a16h, comme cela est représenté. La cellule de mémoire 12g montre le circuit détaillé des autres cellules 12a à 1h. La cellule de mémoire 12g comporte deux circuits inverseurs d'emmaga- sinage 13a-13b connectés en cascade. Deux de ces circuits inverseurs sont utilisés pour assurer que les données ne subissent aucune inversion logique nette lorsqu'elles sont décalées par la cellule de mémoire 12g. Le premier circuit inverseur d'emmagasinage 13a comporte une première section d'amplificateur inverseur 20a dont l'entrée est reliée à la ligne omnibus de données en série 18 et dont la sortie est reliée à une première section d'emmagasinage/conversion de niveau 24a par une première porte de transmission 22a. De même, le second circuit inverseur d'emmagasinage 13b comporte une seconde section d'amplificateur inverseur 20b dont l'entrée est reliée à la sortie de la première section d'emmagasinage/ conversion de niveau 24a. La sortie de la seconde sec- tion d'amplificateur inverseur 20b est reliée par une seconde porte de transmission 22b à une seconde section d'emmagasinage/conversion de niveau 24b. Il faut noter ici que la cellule de mémoire 12g comporte les deux circuits d'emmagasinage 13a-13b interconnectés directe- ment, avec une porte de transmission disposée à l'inté- rieur de chaque circuit d'emmagasinage entre une section d'amplificateur inverseur et une section d'emmagasinage/ conversion de niveau. Cela est contraire à la cellule de mémoire de l'article précité dans laquelle la porte de transmission est disposée entre chaque paire de cir- cuit d'emmagasinage, la section d'amplificateur inverseur 9 2572574 de chaque circuit d'emmagasinage servant également de section d'emmagasinage et attaquant directement une section de conversion de niveau sans emmagasinage. Dans le mode de réalisation préféré, les cellules de mémoire 12a-12h, les tampons d'entrée 14a-14h et les tampons de sortie 16a-16h comprenent un circuit intégré monolithique de MESFET (transistors à effet de champ à grille métallique) et de diodes fabriquées sur un substrat d'arséniure de gallium GaAs pour permettre que le registre à décalage numérique 10 fonctionne à la vitesse de décalage la plus élevée possible tout en. n'utilisant que peu de puissance. Les MESFET utilisés dans ce cas sont des transistors en mode appauvri de canal N bien qu'il soit entendu que d'autres types de MESFET puissent convenir. La première section d'amplificateurs inverseurs a comporte un MESFET 26 dont l'électrode de grille est reliée à la ligne omnibus de données en série 18 et dont l'électrode de source est reliée à un potentiel de référence (le potentiel de la masse dans le cas présent). Un MESFET 28 est également prévu, dont les électrodes de grille et de source sont reliées ensemble et à l'élec- trode de drain du MESFET 26. Une tension de référence VDD, dans le cas présent une tension continue de +5V est appliquée à l'électrode de drain du MESFET 28. Il apparaît ainsi que le MESFET 28 est connecté de manière à polariser le MESFET 26 avec un courant constant. L'élec- trode de drain du MESFET 26 constitue la sortie de la première section d'amplificateur 20a; ce transistor est donc connecté comme inverseur. L'électrode de drain du MESFET 26 est connectée à l'électrode de drain du MESFET 30 dans la première porte de transmission 22a. L'électrode de grille du MESFET 30 reçoit un signal d'horloge e1 produit par un générateur d'horloge clas- sique (non représenté). L'électrode de source du MESFET 2572574 est connectée à l'électrode de grille du MESFET 32 de la première section d'emmagasinage conversion de niveau 24a. Le MESFET 30 de porte de transmission est ainsi connecté comme un commutateur en série pour contrôler le passage de signaux de données depuis la première section d'amplificateur 20a vers la première section d'emmagasinage/conversion de niveau 24a en fonc- tion du signal d'horloge e1, comme cela sera décrit en détail par la suite. Il suffit pour le moment de noter que le signal d'horloge 01 polarise sélectivement le MESFET 30 entre la conduction complète depuis le drain vers la source pour relier électriquement l'élec- trode de source du MESFET 26 à l'électrode de grille du MESFET 32 et appliquer un signal de données à la première section d'emmagasinage/conversion de niveau 24a; et un état de pincement (c'est-àdire un état non conducteur) pour découpler électriquement l'électrode de grille du MESFET 32 à l'électrode de drain du MESFET 26 et pour inhiber ainsi le couplage d'un signal de données avec la première section d'emmagasinage/conversion de niveau 24a. La tension de référence VDD est appliquée à l'électrode de drain du MESFET 32. L'électrode de source du MESFET 32 est reliée, par plusieurs diodes, trois dans le cas présent (c'est-à-dire des jonctions PN) 36a, 36b, 36c à l'électrode de drain du MESFET 34. Les électrodes de grille et de source du MESFET 34 sont reliées ensemble ainsi à un potentiel de référence Vss, -4V continus dans le cas présent. Le MESFET 34 a donc pour fonction de fournir un courant constant au MESFET 32 et aux diodes 36a, 36b, 36c. La jonction de la cathode de la diode 36c et de l'électrode de drain MESFET 34 est la borne de sortie 35 du premier circuit inverseur d'emmagasinage 13a et elle est reliée à la seconde section d'amplificateur 20b du second circuit d'emmagasinage 13b. Il apparaît ainsi que le MESFET 32 est connecté comme un transistor à charge de source non inverseur. Les diodes 36a, 36b, 36c produisent une difference de potentiel prédéterminée entre l'électrode de source du MESFET 32 et la borne de sortie 35 et elles sont utilisées pour convertir (c'est-à-dire décaler) le niveau d'un signal de données à ''électrode de source du MESFET 32 à un niveau prédéterminé qui convient pour être appliqué au second circuit d"emmagasinage 13b. La seconde section d'amplificateur inverseur 20b est une configuration identique à celle de la première section d.amplificateur inverseur 20a et elle comporte denux W-IST 38, 40 connectés de la manière représentée. LI1!ectrode de grille du MESET 38 est reliée à la borne de sortie 35 du premier circuit inverseur d'ermagasinage 13a. L'électrode de source du DSFET 38 est connectée un potentiel de réfeérence la masse dans le cas présent) et son électrode de drain est connectée aux électrodes de source et de grilledu MErSET 40 L'électrcde de drain du -ESFET 40 rcçoit le potentiel de référence VDD (+5V 2 continusj et ains ce transistor fournit un courant constanrt au MESFET 38. La sortie de la seconde section d'amplificateur 20b est prélevére à l'électrode de drain du transistor 38; ce MESFET est donc connecté comme un inverseur. L'l!ectrode de drain du MESFET 38 est reliée à l'électrode de drain du MESFET 42 de la seconde porte de transmission 20b par l'intermédiaire des élec- trodes de drain et de-- orced'ule porte de commande 50; la fonction de la porte de commanrde 50 sera décrite -jr,ûs. L'iéletrde de source du I ESFET 42 est reliée lélectrode de grille du ME8FET.4 dans la seconde section d'en.agasinage/conversion de niveau 24b. Le 47-7 de porte de tansm.ssion 42 est connecté comme un comsLmutateur en serie pour contrôler la circulation d- signaut de données verts la seconde section d'emmaga- sia=gs/con-erzsîon de niveau 2sba d&une manière similaire 12 2572574 à celle du MESFET de porte de transmission 30. La seconde porte de transmission 22b est commandée par le signal d'horloge g2 appliqué à l'électrode de grille du MESFET 42. Le signal d'horloge e2 est produit par un générateur d'horloge classique (non représenté) et ne chevauche pas le signal d'horloge 1 (c'est-à-dire sans coïncidence dans le temps) afin d'assurer que le décalage des données - par la cellule de mémoire 12g nécessite l'apparition successive du signal d'horloge e1 suivi par le signal d'horloge e2. Dans le présent mode de réalisation, les signaux d'horloge j1 et ç2 sont des trains d'impuisions complémentaires et apparaissent comnme une paire de signaux appliqués en série pour décaler des données, tout d'abord dans le premier circuit d'emmagasinage l1a et ensuite, dans le second circuit d'emmagasinage 13b. Le MESFET 44 de la seconde section d'emmagasinage/conversion de niveau 24b est connecté en suiveur de source et il est donc non inverseur. L'électrode de source du MESFET 44 est reliée par plusieurs diodes, trois dans le cas présent, (c'est-à-dire des jonctions PN) 48a, 48b, 48c à la borne de sortie 47 du second circuit inverseur d'emmagasinage 13b. La borne de sortie 47 est reliée à la ligne omnibus de données en série 18. Le potentiel de référence VDD (+5V continus) est appliqué à l'élec- trode de drain du MESFET 44. Le MESFET 46 dont les élec- trodes de grille et de source sont reliées ensemble et au potentiel de référence Vss (-4V continus) et dont l'électrode de drain est connectée à la cathode de la diode 48c et à la borne de sortie 47 fournit un courant constant au MESFET 44 et aux diodes 48a, 48b, 48c. Dans le registre à décalage 10 du présent mode de réalisation, la cellule de mémoire 12g est reliée à un conducteur 15g de la ligne omnibus de données ECL parallèle 15a-15h par un tampon d'entrée classique 14g et à un conducteur 17g de la ligne omnibus de données 13 2572574 ECL en parallèle 17a-17h par un tampon de sortie 16g classique. Le tampon d'entrée 14g fonctionne comme un convertisseur de niveau ECL et il comporte un ampli- ficateur différentiel classique 65 comportant des MESFET 66, 68 et une source de courant à MESFET 70, connectés de la manière représentée. Des données aux niveaux ECL (c'est-à-dire environ -0,955 V pour un niveau logique "1" et -1,705V pour un niveau logique "0") sont appliquées à la grille du MESFET 66 par des diodes de décalage de niveau 64a, 64b. Une tension de référence VREF, -3,5V dans le cas présent, est appliquée à l'élec- trode de grille du MESFET 68 dans un but qui sera expliqué. Les MESFET 70, 76, connectés de la manière représentée fournissent un courant constant aux MESFET 66, 68 tandis que le MESFET 72 fournit un courant constant aux diodes 64a-64b. Des diodes 74a, 74b sont connectées de la manière représentée pour empêcher la tension au point de sortie 77 du tampon d'entrée 14g de décroître au-dessous d'un niveau prédéterminé, comme cela sera expliqué. Le point de sortie 77 est connecté à l'électrode de drain du MESFET 56 de porte de commande dans la cellule de mémoire 12g. L'électrode de source du MESFET 56 est reliée à l'électrode de drain du MESFET de source de transmission 42 et à l'électrode de source du MESFET de porte de commande 50 de la manière représentée. L'élec- trode de grille du MESFET 56 reçoit un signal de commande EN dont le complément EN est appliqué à l'électrode de grille du MESFET de porte de commande 50 dans un but qui sera expliqué. Le tampon de sortie 16g de type classique fonctionne comme un convertisseur de niveau ECL et il comporte un MESFET suiveur de source 58 dont l'électrode de source est connectée par plusieurs diodes de décalage de niveau, (quatre dans le cas présent, 60a, 60b, 60c, 60d à l'électrode de grille du NMSFET 62. L'électrode de drain 14 2572574 du MESFET 58 reçoit une tension de référence, +5V con- tinus dans le cas présent. Le MESFET 61, connecté de la manière représentée, fournit aux diodes 60a-60b et au MESFET 58 un courant constant à partir d'un potentiel de référence, dans le cas présent - 6V continus. Un potentiel V'REF(environ -0,7V continu dans le cas présent) est appliqué à l'électrode de drain du MESFET 62 dans un but qui sera expliqué. L'électrode de source du MESFET 62 est connectée à un conducteur 17g de la ligne omnibus de données ECL en parallèle 17a-17h. A une destination (non représentée) de la ligne omnibus de données 17a-17h, les conducteurs en parallèle sont connectés à une tension extérieure, -2V continus dans le cas présent, par une résistance de par exemple 50 ohms afin de placer un niveau logique ECL nominal "0" (c'est-à-dire -1,705V) sur chaque conducteur 17a-17h de la ligne omnibus de données en parallèle. La résistance de 50 ohms est re- présentée en pointillés sur la figure pour bien indiquer que cette résistance n'est pas située physiquement dans le tampon de sortie 16g. Des données sont appliquées à l'électrode de grille du MESFET 58 depuis la sortie de la seconde sec- tion d'amplificateur inverseur 20b dans la cellule de mémoire 12g. L'électrode de grille du MESFET 38 est reliée à l'électrode de drain du MESFET de porte de transmission 52 dont l'électrode de grille reçoit le signal d'horloge e2 dans un but qui sera décrit par la suite. L'électrode de source du MESFET 52 est reliée à l'électrode de drain du MESFET de porte de commande 54 dont l'électrode de source est reliée à une grille du MESFET 58 du tampon de sortie 169 Un signal de com- mande EN est appliqué à l'électrode de grille du MESFET 54. En fonctionnement, la fonction normale du registre - à décalage 10 est de décaler en série des données depuis 2572574 la cellule de mémoire 12a jusqu'à la cellule de mémoire 12h, le long de la ligne omnibus de données en série 18. Le décalage en série des donnaes par chaque cellule de lémoire (par exemple la cellule de m.émoire 12g) est une opération en deux phases commandee par les signaux d'horloge dl, e2 qui sont des trains d'impulsions complé- nen taires et 5ui apparaissent donc séquentiellement. Une pair. de signaux d'horloge él, d2, doit apparaître pour décaler en série des données par la cellule de iGi mémoire 12g. Des données sont décalées en série et ernaga- singes dans le premier circuit d'extmagasinage 13a à !1appar-ition dut signai d'horloge!no Lmédiatement après, e signal d1horloge d2 apparaît et décale les données juimorisées dans le premier circuit d'emmagasinage 13a vers le second circuit deagasinage 13b pour leur !AmsorisatiLon. Ces données mmiaorisées apparaissent égale- ment sur la ligne omnlius de données en série 18 commae sorties de données en série de la cellule de mémoire t g Les données reçues par le premier circuit d9emmaaga- sinage la 3ar la ligne omnibus de données en série 1.98 sont appliqudes à!l7ectrode de grille du MESFET 26. La plage de tension des données sur la ligne omnibus des données en skrie 18 se situe dans le cas présent ^25 entr- eïnviron *0 +4V (représentant le niveau 'il") et environ -2,6V Ireprêsentant le niveau "0). La tension de rincement dîes _MEFET 26, 28 est -2,25V. Ainsi, lorsqu'un signal dae niveau - 2,6V gniveau loique 0") est appliqué à:dectrode de grille du IV3ESFET 25, ce transistor 3 (j ast 73ncd et ne conduit aucun courant du drain vers la source. La tension a son electrode de drain est donc esli.ç:tel-nent VDD ou +5SV un niveau logique de transis- Éàs effet de champ à tampon classiqu-e (BFL) Il '. -in $rsement, lorsque an si gnal de niveau, +0, 4V (un niveau l 'ogiau.e 'l5) est appl e a grille du MESFET 26, 16.2.72574 le composant conduit un courant du drain vers la source, plaçant environ +0,5V, à savoir un niveau BFL "0"' clas- sique, à l'électrode de drain, 1l apparaît ainsi que la première section d'amplificateur inverseur 20a inverse la polarité logique d'un signal qui lui est appiiqué et apporte un gain à ce signal. Cette amplification est souhaitable dans des registres à décalage avec plu- sieurs éléments de mémoire en cascade car le signal de données perd autrement de l'amplitude ense propageant par les diverses portes de transmission et les sections d'emmagasinage du registre à décalage. Le signal de données amplifié et inversé émis par la première section d'amplificateur 20a est appliqué à la première section d'emmagasinage/conversion de niveau 24a par la porte de transmission 22a, seulement pendant la présence du signal d'horloge 01. Dans le cas présent, le signal d'horloge e1 est un train d'impulsions, ayant un niveau minimal de -4,5 V, ce niveau passant à +0,5V quand l'horloge d1 apparaît. Le signal d'horloge e1 est appliqué à l'électrode de grille du transistor 30, un MESFET ayant une tension de pincement de -5V. Ainsi, quand le signal d'horloge e1 est à son niveau nominal, le MESFET de porte de transmission 30 est pincé pour le niveau de données BFL (+5V ou +0,5V) appliqué à son électrode de drain par la première section d'amplifi- cateur 20a. Une haute impédance est donc présente entre le drain et la source du MESFET 30, empêchant que le signal de données de niveau BFL amplifié et inversé soit appliqué à la première section d'emmagasinage/ conversion de niveau 24a. Inversement, quand le signal d'horloge e1 apparaît, appliquant +0,5V à la grille du MESFET 30, le transistor passe à l'état entièrement conducteur entre le drain et la source, permettant ainsi que le signal de données de niveau BFL amplifié et inversé émis par la première section d'amplificateur 20a soit 17 2572574 appliqué à l'électrode de grille du MESFET 32 suiveur de source dans la première section d'emmagasinage/ conversion de niveau 24a. La circulation résultante d'un courant par le MESFET 30 vers le MESFET 32 charge la capacité grille-drain inhérente (Cgd) 31 et la capa- cité grille-source (Cgs) 33 du MESFET 32 ainsi que la capacité de grille-source (Cgs) 29 du MESFET de porte de transmission 30, avec une charge électrique accumulée correspondant au niveau de tension du signal de données BFL appliqué à l'électrode de grille du MESFET 32 en réponse au signal d'horloge 01. Les capacités 29, 31, 33 sont représentées en pointillés sur la figure pour bien montrer que ces capacités sont inhérentes aux MESFET , 32 respectivement et ne sont pas des composants discrets. Quand le signal d'horloge e1 revient à son niveau nominal de -4,5V, le MESFET 30 est pincé et une haute impédance est à nouveau présente entre le drain et la source, empochant la charge emmagasinée dans les capacités 29, 31, 33 de se décharger par le MESFET de porte de transmission 30. Le niveau de charge emmaga- siné dans les capacités inhérentes 29, 31, 33 est ainsi maintenu pendant une période finie, dans le cas présent jusqu'à la nouvelle apparition de l'horloge Q1 pour appliquer un autre signal de données au MESFET 32 pour sa mémorisation. Il apparaît ainsi que le MESFET de porte de transmission 30 permet l'emmagasinage dans les capacités 29, 31, 33 d'une charge électrique corres- pondant au niveau de tension du signal de données amplifié et inversé provenant de la première section d'amplifica- teur 20a, ou interdit l'emmagasinage dans ses capacités 29, 31, 33 de cette charge électrique, sélectivement en fonction du signal d'horloge l1. Dans le cas présent, le MESFET 32 a une tension de pincement de -2,25 V et il est connecté en suiveur de source, avec le signal de données produit à son 18 2572574 électrode de source ayant la même polarité, bien que d'amplitude légèrement réduite, que le signal de données de niveau BFL appliqué à son électrode de grille en réponse au signal d'horloge e1. Ainsi, le signal de données présent à l'électrode de source du MESFET 30 est un signal d'environ +5V (pour un "0"i BFL appliqué à la cellule de mémoire 12g) ou d'environ +0,5V (lorsqu'un "1" BFL est appliqué à la cellule de mémoire 12g). Ce signal de données est appliqué au second circuit d'emma- gasinage 13b par des diodes de décalage de niveau en série, trois dans le cas présent, 36a, 36b, 36c avec chacune une chute de tension d'environ 1, 1V. Les diodes de décalage de niveau 36a, 36b, 36c convertissent un signal de données de +5V à l'électrode de source du MESFET 32 jusqu'à environ +0,4V à l'électrode de grille du MESFET 38 de la seconde section d'amplificateur inver- seur 20b. Les diodes de décalage de niveau 36a, 36b, 36c avec Vss (-4V continus), placent environ -2,6V à l'électrode de grille du MESFET 38 lorsqu'un signal de données de +0,5V est présent à l'électrode de source du MESFET 32 suiveur de source. I1 apparatt ainsi que les diodes de décalage de niveau 36a, 36b, 36c produisent un signal de sortie de niveau décalé au premier circuit inverseur d'emmagasinage 13a ayant pratiquement la même place de tension de signal de données d'entrée appliquée au premier circuit inverseur d'emmagasinage 13a depuis la ligne omnibus de données en série 18. Cette conversion de niveau est nécessaire pour assurer qu'un signal de données soit appliqué au MESFET 38, faisant passer ce transistor entre un état entièrement conducteur et un état de pincement. Le fonctionnement du second circuit d'emmagasinage 13b est similaire à celui du premier circuit d'emmagasinage 13a. Mais le second circuit d'emmagasinage 13b comporte un circuit qui n'apparaît pas dans le premier circuit 13 257257' dseiaagasinege 13a (c'est-à-dire les portes de Coimmande 54g 56. et la porte de transmission 52) pour commLan- der la circulation de donnéees en parallèle vers et depuis le second circuit d'emmagasinage 13b comme cela sera expliqué en détail ci-après. La seconde section deampli- ficateur i.nvaerseur 20b produit une sortie de niveau BFL de -+0,5V (logique I0Q') liorsqu'une tension de + 0,4V est appliquée à lP1É!ectrode de grille du MESFET 38. Ce transistor a une tension de pincement de -2,25V et il produit donc une sortie de +5V (nivau logique BFL 11) lorsqu'-une tension de -2,6V est appliquée à sa grille. I1 apparaît ainsi que la seconde section d n-plimfiúateuir inverse r 20b amplifie et inverse le signal de données qui lui est appliqué. I1 apparaît er outre que la polarité logique du signal de données produiJ t l électrode de drain du MESFPET 38 est la même qucc lr polarité logique du signal de données applique initialement à la cellule de mémoire 12g sur -la ligne omanibus de données 18, en raison de la double inversion de la poremière et la seconde sections d amplificateur inverseur 20a, 20bo Pendant un décalage an série, la sertie de2 la seconds section.d"am.plificateur inverseur est ct1rplie par!a porte de commande 50, à l'appari- tion diu signal dlhorloge e2, par la porte de transmission 22b avec la seconde section dwemmagasinage/conversion de n:veau 24 %a:eonction de la porte da commande 50 ainsi quea celle des portes de commande 54 et 56 seront décrites en détail ci-après. Il suffit de dire pour le moment qu.e, pendant la période o les données sont décalées 3 en série par lias ceallules de mémoire 12a-12h le long de la line ominibu s de données en série 18, la porte de comimannde 50 est polarisée à i"état entièrement conduc- teur par le signal de commande EN pour permettre le lib.e passage du signal de données depuis les électrodes de source et de drain, et les portes de commande 54, 56 2572574 sont pincées (par conséquent non conductrices) en réponse au signal de commande complémentaire EN afin d'interdire au signal de données de passer par un transistor ou l'autre. Le transistor 42 de la porte de transmission 22b reçoit le signal d'horloge $2, dans le cas présent, un train d'impulsions ayant un niveau nominal de -4,5V et passant à +0,4V quand le signal d'horloge $2 apparaît. Le train d'impulsions d'horloge $2 est complémentaire du train d'impulsions d'horloge e1. Quand le signal d'horloge $2 est au niveau nominal de -4,5V, le MESFET 42 est pincé, empêchant le signal de données d'être couplé avec la seconde section d'emmagasinage/conversion de niveau 24b. Quand le signal d'horloge $2 apparaît, passant au niveau de +0,4V, le MESFET 42 est débloqué, et il applique le signal de données à l'électrode de grille du MESFET 44, pour en charger les capacités inhérentes 43 (Cgd) et 45 (Cgs) ainsi que la capacité inhérente 41 (Cgs) du MESFET 42 avec une charge électrique emmaga- sinée correspondant au niveau de signal BFL (+0,5 ou +5V) du signal de données appliqué à l'électrode de grille du MESFET 44 en réponse au signal d'horloge $2. Les capacités 41, 43, 45 sont représentées en pointillés sur la figure pour bien montrer qu'elles sont des carac- téristiques inhérentes au MESFET 42, 44 respectivement, et non des composants discrets. Quand le signal d'horloge $2 revient au niveau nominal, bloquant le MESFET 42, une haute impédance est présentée aux capacités 41, 43, 45 pour empêcher que la charge électrique emmagasinée ne se décharge par le MESFET de porte de transmission 42. Ainsi, la charge électrique est emmagasinée dans les capacités inhérentes 41, 43, 45 pendant une période finie, dans le cas jusqu'à la nouvelle apparition du signal d'horloge $2 pour appliquer un autre signal de données du MESFET 44 en vue de sa mémorisation. 21 2572574 Il apparaît ainsi que le MESFET de porte de transmission 42 autorise l'emmagasinage dans les capacités 41, 43, d'une charge électrique correspondant au niveau de tension du signal de données amplifié et inversé>émis par la seconde section d'amplificateur 20b, ou inhibe l'emmagasinage dans ces capacités 41, 43, 45 de cette charge électrique, sélectivement en fonction du signal d'horloge e2. Etant donné que le MESFET 44 est connecté en suiveur de source, le transistor produit un signal à son électrode de source qui suit en polarité et à peu près en amplitude le signal appliqué à son électrode de grille en réponse au signal d'horloge 02o Ainsi, une tension de +5V est produite à l'électrode de source du MESFET 44 en réponse à un niveau de signal de données de +5V appliqué à son électrode de grille, et une tension de +0,5V est produite à l' électrode de source du MESFET 44 en réponse à un signal de données de +0,5V appliqué à son électrode de grille. Le signal de données est couplé par les diodes de décalage de niveau 48a, 48b, 48c avec la ligne omnibus de données en série 18 pour l'application à la cellule de mémoire 12h0 Comme dans le cas du premier circuit d'emmagasinage/conversion de niveau 24a, les diodes de décalage de niveau 48a, 48b, 48c convertissent un signal de données de +5V (un"l" BFL) en un signal sur la ligne omnibus de données en série 18 d'environ + 0,4V (niveau "1"'). Un signal de données de +0,5V (un "0'" BFL) est converti par les diodes 48a, 48b, 48c en un signal de -2,6V (un "0" logique) sur la ligne omnibus de données en série 18o Il apparaît ainsi que les diodes de décalage de niveau 48a, 48b, 48c produisent un signal de niveau décalé à la sortie du second circuit inverseur d'emmagasinage 13b, ayant pratiquement la même plage de tension que le signal de données appliqué au second circuit inverseur d'emmaga- 22 25725?4 sinage 13b depuis le premier circuit inverseur d'emmaga- sinage 13a. Cette conversion de niveau est nécessaire pour permettre que le signal de données appliqué sur la ligne omnibus de données en série 18 vers la cellule de mémoire 12h fasse passer sa première section d'amplificateur inverseur entre un état entièrement conducteur et un état de pincement. Il apparaît facilement qu'un signal de données appliqué à la cellule de mémoire 12g sur la ligne omnibus de données en série 18 est décalé en série par la cellule de mémoire 12g, par l'apparition séquentielle des signaux d'horloge e1 et e2, sans aucune inversion de la polarité logique du signal. Il faut noter que la cellule de mémoire perfec- tionnée selon l'invention offre des avantages fonction- * nels sur les cellules de mémoire de la technique antérieure qui mémorisent le signal de données dans les capacités inhérentes de grille- drain et de grille-source d'un MESFET d'inversion/emmagasinage de charge. Aux fréquences élevées en fonctionnement, l'effet Miller augmente la capacité de grille-drain du MESFET d'inversion/emmagasi- nage de charge, présentant un circuit de signaux de basse impédance entre les électrodes de grille et de drain de ce transistor. Cela entraine qu'une partie du signal inversé d'électrodes de drain du MESFET d'inver- sion/emmagasinage de charge soit couplée avec son électro- de de grille. Etant donné que le signal à l'électrode de drain du MESFET d'inversion/emmagasinage de charge est amplifié et inversé par rapport au signal mémorisé à son électrode de grille, le niveau du signal mémorisé à l'électrode de grille peut être dégradé par ce couplage entre les électrodes de drain et de grille. Par exemple, un niveau "l"logique appliqué à l'électrode de grille de MESFE d'inversion/emmagasinage de charge apparaît comme un niveau " "logique à son électrode de drain. Auxgrandes vitesses de fonctionnement, une partie du niveau "0" logique à l'électrode 23 2572574 de drain est couplée avec l'électrode de grille en raison de l'effet Miller, ce qui dégrade le niveau logique "1" de l'électrode de grille. Ainsi, l'effet Miller peut limiter la vitesse maximale de fonctionnement de cette cellule de mémoire antérieure. Mais, grâce à la mémorisation du signal de données dans les capacités inhérentes de grille-drain et de grille-source des MESFET 32, 44 non inverseurs, la cellule de mémoire selon l'in- vention élimine les problèmes de l'effet Miller aux fréquences élevées de fonctionnement. Etant donné que les MESFET 32, 44 ne sont pas inverseurs, l'augmentation par effet Miller des capacités de grille-drain 31, 43 respectivement, des transistors ne dégrade pas le niveau du signal de données appliqué aux électrodes de grille de ces MESFET 32, 44. Au contraire, les signaux de sortie de données sont inverses aux électrodes de source des MESFET 32, 44 et produisent un effet d'éléva- tion de tension qui améliore les signaux appliqués à chaque électrode de grille. Ainsi, la cellule de mémoire selon l'invention peut fonctionner à des fréquences plus élevées que les cellules de mémoire de la technique antérieure, étant donné que les signaux de données mémo- risés ne sont pas dégradés par l'effet Miller à haute fréquence. Il faut noter que le registre à décalage numérique peut fonctionner dans plusieurs modes différents. Dans un premier mode de fonctionnement, le registre à décalage 10 se comporte comme un dispositif d'entrée en série de sortie en parallèle dans lequelhuit bits de données sont décalés en série dans le registre à déca- lage 10 par la ligne omnibus de données en série 18 et sont mémorisés dans les cellules de mémoire 12a-12h par huit apparitions successives des signaux d'horloge e1, 02. A l'application du signal de commande EN, les huit bits de données sont couplés en parallèle hors du 24 2572574 registre à décalage 10. sur la ligne omnibus de données 17a-17h comme un "mot" de données. Dans un second mode de fonctionnement, le registre à décalage 10 se comporte comme un dispositif d'entrée en parallèle et de sortie en série dans lequel un mot de données à huit bits sur une ligne omnibus de données en parallèle 15a-15h est chargé dans les cellules de mémoire 12a-12h, un bit dans chaque cellule, à l'apparition du signal de commande EN. Les huit bits de données. sont ensuite décalés en série hors du registre à décalage 10 sur la ligne omnibus de données en série 18, par sept apparitions successives des signaux d'horloge e1, e2. Dans les cellules de mémoire 12a-12h, les portes de commande 50, 54 et 56 ainsi que la porte de transmission 52 commandent ces modes de fonctionnement. Les portes de commande 50, 54, 56 et la porte de transmission 52 sont des MESFET en mode appauvri à canal N ayant une tension de pincement de -5V. Les électrodes de grille des MESFET de porte de commande 54, 56 reçoivent le signal de commande EN. Le signal de commande EN est appliqué à l'électrode de grille des MESFET de porte de commande 50. Les signaux de commande EN, EN, sont complémentaires, comme cela a été expliqué, le niveau de chacun d'eux alternant entre +0,4V et -4,5V, et ils sont utilisés pour commuter sélectivement les MESFET de porte de commande 50, 54, 56 entre l'état de conduction complète et l'état de pincement (c'est-à-dire de blocage). Dans le mode de fonctionnement d'entrée en série et de sortie en parallèle, le signal de commande EN est maintenu à +0,4V et le signal de commande EN est main- tenu à -4,5V pendant sept apparitions successives des signaux d'horloge e1 et e2 et une huitième apparition du signal d'horloge 1. Pendant la huitième apparition du signal d'horloge e2, les niveaux des signaux de com- mande EN et EN sont inversés; autrement dit, EN applique 2572574 +0,4V aux électrodes de grille des MESFET 54, 56 et EN applique -4,5V à l'électrode de grille du MESFET 50. Ainsi, pendant les sept premières apparitions suc- cessives d'horloge e1, e2 et la huitième apparition du signal d'horloge e1, le MESFET de porte de commande est entièrement débloqué tandis que les MESFET de portes de commande 54, 56 sont à l'état de pincement. Pendant ce temps, des données sont décalées en série dans le registre à décalage 10 le long de la ligne omnibus de données en série 18 depuis la cellule de mémoire 12a jusqu'à la cellule de mémoire 12h de la manière déjà décrite. I1 apparaît facilement qu'immédiatement avant la huitième apparition du signal d'horloge e2, huit bits de données en série sont mémorisés dans les premiers circuits d'emmagasinage 13a des cellules de mémoire 12a-12h respectivement. Quand le huitième signal d'horloge e2 apparaît, et que les niveaux des signaux de commande EN, EN sont inversés, le bit de données est mémorisé dans le premier circuit d'emmagasinage 13a de chaque cellule de mémoire 12a-12h et couplé par le MESFET de porte de transmission 52 entièrement déblo- qué et le MESFET de porte de commande 54 entièrement débloqué vers la ligne omnibus de données en parallèle 17a-17h et il ne peut être couplé avec la seconde sec- tion d'emmagasinage/conversion de niveaux 24b par le MESFET de porte de commande 50 à l'état de pincement. Dans le présent mode de réalisation, la ligne omnibus de données en parallèle 17a-17h est couplée avec une mémoire ECL (logique à couplage d'émetteur) (non repré- sentée) qui mémorise les données en parallèle comme un "mot" huit bits de niveau ECL. Comme cela a été expli- qué, le signal de données présent à la sortie de la seconde section d'amplificateur inverseur 20b est au niveau BFL de +5V (état "1") ou +0, 5V (état "0"). Comme cela est connu, les niveaux logiques ECL sont environ 26 2572574 -0,955 V (état "1") et -1,705V (état "0"). Ainsi, le registre à décalage 10 comporte des tampons de sortie 16a-16h pour convertir les tensions de niveau BFL utili- sées par les cellules de mémoire 12a-12h en des ni- vaux de signaux ECL compatibles. Chaque tampon de sortie 16a-16h couple le signal de données qui lui est appliqué par le MESFET 58 suiveur de source et les diodes de décalage de niveau 60a,60b, c, 60d avec le MESFET 62. Ces diodes ont une chute de tension d'environ 1,1V et elles convertissent le niveau de tension BFL du signal de données appliqué au MESFET 58 en une tension qui commute sélectivement le MESFET 62 à l'état de pincement ou de déblocage complet, en fonction de l'état logique du signal de données BFL. Par exemple, un signal de données BFL de +5V (état logique "l1) appliqué au MESFET 58 du tampon de sortie 16g est réduit à un niveau d'environ +0, 6V à l'électrode de grille du MESFET 62. Ce niveau est insuffisant pour placer le MESFET 62 à l'état entièrement conducteur. Ainsi, un potentiel de référence V'REF (-0,7V continu) à son électrode de drain est couplé à son électrode source du MESFET 62, plaçant un état logique "1" de niveau ECL (environ -0,955V) sur le conducteur 17g de la ligne omnibus de données en parallèle 17a-17h. Par contre, les diodes de décalage de niveau 60a-60d con- vertissent un "0" BFL (+0,5V) appliqué au MESFET 58 en une tension d'environ -3,9 V à la grille du MESFET 62. La tension de pincement du MESFET 62 est -2,25 V de sorte que le transistor est à l'état de pincement, interdisant l'application de la tension V'REF à l'é- lectrode de source du MESFET 62. Ainsi, le conducteur 17g de la ligne omnibus de données en parallèle 17a-17h devient un "0" ECL (environ -1, 705V) en raison du fait que cette ligne est "abaissé" à -2V par une résistance de 50 ohms, comme cela a déjà été expliqué. Il faut noter ici que les tampons de sortie 16a-16h sont en outre des dispositifs d'emmagasinage. Autrement dit, le signal de données appliqué au MESFET 58 suiveur de source charge les capacités inhérentes de grille-drain et de grillesource (non représentées) du MESFET 58 et la capacité inhérente de grillesource (non représentée) du MESFET 54. Quand le signal de com- mande EN place le MESFET 54 à l'état de pincement, une haute impédance est présentée à ses capacités inhérentes chargées, permettant que ces capacités restent chargées pendant un temps fini, dans le cas présent, jusqu'à ce que le signal de commande EN fasse passer ensuite le MESFET de portes de commande 54 à l'état complètement conducteur pour placer un autre mot de huit bits en parallèle sur la ligne omnibus de données 17a-17h depuis les cel- lules de mémoire 12a-12h. Dans le mode de fonctionnement entré en parallèle et sortie en série, un mot de données à huit bits est chargé en parallèle à partir de la ligne omnibus de données 15a-15h dans les seconds circuits d'emmagasinage 13b des cellules de mémoire 12a-12h respectivement. Leshuit bits de données sont ensuite décalés en série hors du registre à décalage 10 sur la ligne omnibus de données en série 18 par sept apparitions successives des signaux d'horloge e1, e2. Dans le présent mode de réalisation, la ligne omnibus de données 15a-15h reçoit la sortie d'une mémoire ECL (non représentée), ainsi, les données de niveau ECL sont couplées par les tampons d'entrée 14a-14h avant d'être appliquées aux cellules de mémoire 12a- 12h afin de convertir les niveaux de données ECL en des tensions BFL qui conviennent pour l'utilisation des cellules de mémoire 12a-12h. Par exemple, un signal de données d'environ -0,955V (un "1" ECL) reçu par le tampon d'entrée 14g sur la ligne 15g est appliqué par les diodes de décalage de niveau 64a, 64b ayant chacune 28 2572574 une chute de tension de 1,1V, à la grille du MESFET amplificateur differentiel 66 d'un amplificateur dif- férentiel 65 de type courant, plaçant ainsi un potentiel d'environ -3,1V à cette électrode de grille. Etant donné que l'électrode de grille du MESFET 66 est à un potentiel supérieur à celui de l'électrode de grille du MESFET 68 (qui reçoit VREF = -3,5V), le MESFET 68 est bloqué et une tension d'environ +5V (un niveau BFL "1") apparaît au point de sortie 77. Par ailleurs, un signal de données d'environ -1,705V (nm"" ECL) reçu par le tampon d'entrée 14g est décalé jusqu'à environ -3,9V à la grille du _ MESFET 66 par les diodes 64a, 64b. Etant donné que cette tension est inférieure à la tension de référence de -3,5V appliquée à la grille du MESFET 68, ce transistor conduit complètement un courant, produisant un signal d'environ +0,5V (niveau BFL "0") au point de sortie 77. Il faut noter que les diodes 74a, 74b sont disposées pour empêcher que le point 77 passe au-dessous de 0V, prélevant ainsi un courant du signal de commande EN par la porte de commande 56. Dans le mode de fonctionnement à entrée en paral- lèle et sortie en série, les données de sortie en paral- lèle des tampons d'entrée 14a-14h sont chargées comme un "mot" à huitbits dans les cellules de mémoire 12a-12h et elles sont mémorisées dans les seconds circuits d'em- magasinage 13b de ces cellules de mémoire à l'apparition simultanée du signal de commande EN et du signal d'hor- loge ç2. Autrement dit, pendant une présence prédéter- minée du signal d'horloge e2, le signal de commande EN est passé à +0,5V (et par conséquent, le signal de commande EN est passé à -4,5V). Le MESFET de porte de commande 56 est donc complètement conducteur entre le drain et la source, permettant que le signal de données du niveau BFL appliqué par le tampon d'entrée 14g soit couplé avec la seconde porte de transmission 22b. Le MESFET de porte de commande 50 est à l'état de pin- cement par le signal de commande EN, inhibant ainsi le passage du signal de données. Le MESFET de porte de transmission 42 conduit entièrement le courant depuis le drain jusqu'à la source en réponse au signal de +0,4V appliqué à sa grille par l'apparition prédéterminée de l'horloge e2, couplant ainsi le signal de données avec le MESFET 44 suiveur de source et chargeant les capacités inhérentes 41, 43, 45. Quand, le signal d'hor- loge 42 est à l'état de pincement présentant une haute impé- dance aux capacités chargées 41, 43, 45. Ces capacités conservent donc leurs charges, en mémorisant ainsi le signal de données. Il apparaît ainsi que le mot de données à huit bits est némorisé dans les seconds circuits d'erLmaga- sinage 13b des cellules de mémoire 12a-12h. Au retour de l'horloge d'horloge e1 et I1 apparaît ainsi facilement que le registre à décalage 10 peut fonctionner dans le mode d'entrée en série et de sortie en parallèle et dans le mode d'en- trée en parallèle et de sortie en série, simultanément sans une perte de données. Des signaux complémentaires d'horloge e1 et 2572574 huitième apparition du signal d'horloge q2, le signal de commande EN apparaît et les données chargées en série mémorisées dans les premiers circuits d'emmagasinage 13a des cellules de mémoire 12a-12h sont couplées avec la ligne omnibus de données en parallèle 17a-17h. En même temps, un mot de données à huit bits sur la ligne omnibus de données 15a-15h est chargé en parallèle dans les cellules de mémoire 12a-12h et il est mémorisé dans leurs seconds circuits d'emmagasinage 13b. Pendant le cycle suivant, le mot de données chargé en parallèle est décalé en série hors du registre à décalage 10 sur la ligne omnibus de données en série 18, pendant qu'en même temps nuit nouveaux bits de données sont décalés en série dans le registre à décalage 10 et remplissent les cellules de mémoire 12a à 12h. Un mode préféré de réalisation de l'invention a été décrit mais il est évident que diverses variantes et modifications peuvent apparaître à l'homme de l'art. Par exemple, le registre à décalage 10 n'est pas néces- sairement un composant à huit bits.Egalement, il n'est pas nécessaire que le registre à décalage 10 soit utilisé avec des données en parallèle de niveau ECL; d'autres niveaux logiques peuvent convenir, nécessitant d'autres circuits classiques de conversion de niveau, ou éventuellement aucun de ces circuits de conversion. En outre, les signaux d'horloge e1 et e2 ne sont pas nécessairement complémentaires, ils doivent simplement ne pas se chevaucher (c'est-àdire ne pas coïncider dans le temps) pendant un temps suffisant pour permettre que les données qui entrent dans chaque cellule de mémoire traversent pendant la durée d'un seul signal d'horloge. Egalement, des transistors autres que le MESFET, par exemple des JFET peuvent convenir. Par ailleurs, des transistors ayant des tensions de pincement autres que -2,25 V et -5V peuvent convenir. En outre, des diodes 31 2572574 de décalage de niveau ayant des chutes de tension dif- férente de 1,1V peuvent être utilisées, ce qui impose de régler le nombre de ces diodes connectées en série pour obtenir le décalage voulu du niveau de tension. Il est donc bien entendu que le cadre-de l'invention n'est limité que par celui des revendications-annexees. 32 2572574 REVENDICATIONS 1. Cellule de mémoire (12g), caractérisée en ce qu'elle comporte deux circuits (13a-13b) connectés en cascade, chacun des deux circuits comportant: un dispositif (20a; 20b) qui reçoit un signal d'entrée et qui l'amplifie, et un dispositif d'emmagasinage (24a, 24b)qui autorise l'emmagasinage dans ledit dispositif d'emmagasinage d'une charge électrique correspondant au niveau du signal d'entrée amplifié ou qui interdit l'emmagasinage dans ledit dispositif d'emmagasinage de cette charge électrique, sélectivement en fonction d'un signal de commande appliqué audit dispositif d'emmaga- sinage, ledit dispositif d'emmagasinage comportant en outre un dispositif (36a, 36b, 36c, 48a, 48b, 48c) destiné à décaler le niveau d'une tension correspondant à la charge électrique emmagasinée, dans lequel la tension de niveau décalé du dispositif d'emmagasinage du premier des deux circuits en cascade est appliqué comme signal d'entrée au second des deux circuits en cascade; et un dispositif destiné à coupler deux signaux de commande (.-, 02) qui ne coincident pas dans le temps avec le dispositif d'emmagasinage des deux circuits connectés en cascade. 2. Cellule de mémoire selon la revendication 1, caractérisée en ce que le signal d'entrée appliqué à chacun des deux circuits connectés en cascade a une plage de tension prédéterminée, et le dispositif de décalage de niveau (36a, 36b, 36c, 48a, 48b, 48c) du dispositif d'emmagasinage de chacun des deux circuits en cascade est sélectionné pour produire une tension de niveau décalé ayant pratiquement la même plage de tension que le signal d'entrée appliqué à chacun des deux circuits connectés en cascade. 3. Cellule de mémoire selon la revendication 1, caractérisée en ce que les deux signaux de commande (1,02) qui ne coïncident pas dans le temps sont des 33 2572574 signaux complémentaires. 4. Circuit électronique de mémorisation, caractérisé en ce qu'il comporte un dispositif (20a) comprenant un premier transistor (26) dont une électrode de com- mande reçoit un signal logique et qui assure une ampli- fication du signal logique à l'électrode de sortie dudit premier transistor, un second transistor (32), un dispo- sitif (36a,36b, 36c) qui produit une différence de poten- tiel prédéterminée entre une électrode de sortie du second transistor et une borne de sortie, un dispositif comprenant un troisième transistor (30) dont une élec- trode de commande reçoit un signal de commande, dont une électrode d'entrée est couplée avec l'électrode de sortie du premier transistor et dont une électrode de sortie est couplée avec une électrode de commande du second transistor pour polariser le troisième transis- tor, sélectivement en réponse à un signal de commande, entre un état conducteur pour coupler électriquement l'électrode de sortie du premier transistor avec l'élec- trode de commande du second transistor et pour fournir le signal logique amplifié & l'électrode de commande du second transistor, et un état non conducteur pour découpler électriquement l'électrode de commande du second transistor de l'électrode de sortie du premier transistor. 5. Circuit selon la revendication 4, caractérisé en ce que le premier, le second et le troisième transis- tors sont des transistors à effet de champ. 6. Circuit selon la revendication 4, caracté- risé en ce que le dispositif produisant une différence de potentiel prédéterminée consiste en une diode (36) connectée entre l'électrode de sortie du second transis- tor et la borne de sortie. 7. Registre à décalage comprenant plusieurs cellules de mémoire 34 2572574 par une ligne omnibus de signaux (15a-15h; 17a-17h), caractérisé en ce que chacune desdites cellules de mé- moire comporte un dispositif (20a) qui reçoit un signal logique d'entrée provenant de la ligne omnibus de signaux, qui amplifie le signal logique d'entrée et qui en inverse l'état logique, un premier dispositif d'emmagasinage (24a) qui autorise l'emmagasinage dans ledit premier dispositif d'emmagasinage d'une charge électrique correspondant au niveau de tension du signal logique d'entrée amplifié et inversé ou qui interdit l'emmaga- sinage dans ledit premier dispositif d'emmagasinage de cette charge électrique, sélectivement en réponse à un premier signal de commande (e1), un dispositif (36a, 36b, 36c) qui convertit la charge électrique emmaga- sinée dans le premier dispositif d'emmagasinage en un signal logique intermédiaire ayant un niveau de tension prédéterminé, un dispositif (20b) qui reçoit le signal logique intermédiaire, qui amplifie ce signal logique intermédiaire et qui en inverse l'état logique, un second dispositif d'emmagasinage (24b) qui autorise l'emmaga- sinage dans ledit second dispositif d'emmagasinage d'une charge électrique correspondant au niveau de tension du signal logique intermédiaire amplifié et inversé ou qui interdit l'emmagasinage dans ledit second dispositif d'emmagasinage de cette charge électrique, sélectivement en réponse à un second signal de commande (e2), un dispo- sitif (48a, 48b, 48c) qui convertit la charge électrique emmagasinée dans le second dispositif d'emmagasinage en un signal logique de sortie ayant un niveau de tension prédéterminé, et dans lequel le premier et le second signaux de commande sont des signaux complémentaires. 8.Registre à décalage selon la revendication 7, caractérisé en ce que chacune desdites cellules de mémoire est couplée avec l'un correspondant d'un premier groupe de lignes de circuit (14t 15), chacune desdites cellules de mémoire comportant en outre un dispositif (50, 42) réagissant à un troisième signal de commande (N) et au second signal de commande (02) en couplant sélectivement le signal logique intermédiaire amplifié et inversé avec l'un du premier groupe de lignes de circuit associé avec la cellule de mémoire, et inhibant le couplage de ce signal avec le second dispositif d'em- magasinage. 9. Registre à décalage selon la revendication 7, caractérisé en ce que chacune desdites cellules de mémoire est couplée avec l'un correspondant d'un second groupe de lignes de circuit (16, 17), chacune desdites cellules de mémoire comportant en outre un dispositif (50) réagissant à un troisième signal de commande (EN) en couplant sélectivement un signal logique provenant de l'une du second groupe de lignesde circuit associé avec la cellule de mémoire avec le second dispositif d'emmagasinage, ledit second dispositif d'emmagasinage autorisant l'emmagasinage dans ledit second dispositif d'emmagasinage d'une charge électrique correspondant au niveau de tension dudit signal logique ou interdisant l'emmagasinage dans ledit second dispositif d'emmagasinage de cette charge électrique, sélectivement en réponse au second signal de commande. - 10. Circuit électronique de mémorisation, carac- térisé en ce qu'il comporte un premier transistor à effet de champ à électrode métallique (26) comprenant une électrode de grille qui reçoit un signal d'entrée, une électrode de source et une électrode de drain, un second transistor à effet de champ à électrode métallique (32) comprenant une électrode de grille, une électrode de source couplée avec une borne de sortie (35), et une électrode de drain et un troisième transistor à effet de champ à électrode métallique (30) comprenant une électrode de grille, une électrode de source et 36 D v2572574 une électrode de drain, dans lequel l'une des élec- trodes de source et de drain du troisième transistor à effet de champ à électrode métallique est couplée avec l'électrode de drain du premier transistor à effet de champ à électrode métallique et l'autre des électrodes de source et de drain du troisième transistor à effet de champ à électrode métallique est couplée avec l'élec- trode de grille du second transistor à effet de champ à électrode métallique. 11-. Circuit selon la revendication 10, caracté- risé en ce que l'électrode de source du premier transis- tor à effet de champ à électrode métallique est couplée avec un premier potentiel de référence, et comportant en outre un dispositif (28) couplé avec l'électrode de drain du premier transistor à effet de champ à élec- trode métallique pour fournir à ce dernier un courant pratiquement constant. 12. Circuit selon la revendication 11, caracté- risé en ce que l'électrode de drain du second transistor à effet de champ à électrode métallique reçoit un second potentiel de référence et comportant en outre une diode (36) couplée entre l'électrode de source du second tran- sistor à effet de champ à électrode métallique et la borne de sortie et un dispositif (34) connecté à la borne de sortie pour fournir à ladite diode et audit second transistor à effet de champ à électrode métallique un courant pratiquement constant. 13. Registre à décalage comportant plusieurs cellules de mémoire (12) connectées en cascade le long d'une ligne omnibus de signaux (15, 17), caractérisé en ce que chacune des cellules de mémoire comporte deux circuits en cascade (13a, 13b), chacun des deux circuits comportant un premier transistor à effet de champ à électrode métallique (26, 38) dont l'électrode de commande reçoit un signal d'entrée, un second transistor à effet 37 2572574 de champ à électrode métallique (32, 44) dont une élec- trode de sortie est couplée avec une borne de sortie par plusieurs jonctions PN (36a, 36b, 36c, 48a, 48b, 48c) la borne de sortie (35) du premier des deux cir- cuits étant couplée avec l'électrode de commande du premier transistor à effet de champ à électrode métal- lique du second des deux circuits, un dispositif compre- nant un troisième transistor à effet de champ (30, 42) dont une électrode de commande reçoit un signal de com- mande (e1, e2), une électrode d'entrée couplée avec une électrode de sortie du premier transistor à effet de champ à électrode métallique et une électrode de sortie couplée avec une électrode de commande du second transistor à effet de champ à électrode métallique pour polariser le troisième transistor à effet de champ à électrode métallique, sélectivement en réponse à un signal de commande entre un état conducteur pour coupler électriquement l'électrode de sortie du premier transis- tor à effet de champ à électrode métallique avec l'élec- trode de commande du second transistor à effet de champ à électrode métallique et un état non conducteur pour découpler électriquement l'électrode de commande du second transistor à effet de champ à électrode métallique de l'électrode de sortie du premier transistor à effet de champ à électrode métallique, et un dispositif de couplage de deux signaux de commande avec les deux circuits en cascade, le signal de commande appliqué au premier des deux circuits étant déphasé par rapport au signal de commande appliqué au second des deux circuits. 14. Procédé de décalage d'un signal logique d'entrée par une cellule de mémoire, caractérisé en ce qu'il consiste essentiellement à amplifier (20a) le signal logique d'entrée et à en inverser l'état, à mémoriser (24a) le signal logique d'entrée amplifié et inversé, à convertir (36a, 36b, 36c) le signal logique 38 2572574 amplifié, inversé et mémorisé en un signal logique inter- médiaire ayant un niveau prédéterminé, à amplifier (20b) le signal logique intermédiaire et à en inverser l'état logique, à mémoriser (24b) le signal logique intermé- diaire amplifié et inversé et à convertir (48a, 48b, 48c) le signal logique intermédiaire amplifié, inversé et mémorisé en un signal logique de sortie ayant un niveau prédéterminé.