Brevet FR2561042A1 — publié le 19850913

La présente invention concerne un dispositif à semiconducteurs et un procédé de fabrication d'un tel dispositif, comme par exemple un dispositif à semiconduc- teurs muni d'un circuit de protection électrostatique et d'un circuit interne qui sont formes sur le même subs- trat semiconducteur, avec par exemple un élément MIS (métal-isolant-semiconducteur) utilisé en tant que cir- cuit interne. On a essayé de miniaturiser les dispositifs à semiconducteurs, (IC) en ae d'accroitre leur vitesse de fonctionnement et d'améliorer leur densité d'intégra- tion. Les éléments MOS (transistors MOSFET) qui sont des exemples typiques d'éléments MIS (transistors MISFET) ne font pas exception. Pour miniaturiser des éléments MOS, on a réduit l'épaisseur de leurs pellicules d'oxyde de grille et la longueur de leurs canaux est devenue de plus en plus courte. Cela signifie qu'un champ électrique re- lativement intense est produit à l'intérieur du dispo- sitif, si bien qu'il se produit une injection de porteurs chauds dans la pellicule d'oxyde de grille, et la tension de seuil se décale ou il se produit une altération de la conductance mutuelle. Pour résoudre ces problèmes il a été proposé d'utiliser une structure de drain formée par double diffu- sion, telle que celle représentêe sur la figure 1 annexée à la présente demande. La figure 1 représente une vue en coupe d'un transistor MOSFET à canal N typique. La réfé- rence 1 désigne un substrat semiconducteur en silicium de type P, la référence 2 une pellicule de bioxyde de si- licium (SiO2), la référence 3 une pellicule d'oxyde de grille et la référence 4 une électrode de grille. Afin de réduire le champ électrique intense à proximité du drain, à la fois le drain et la source possèdent une structure de drain formée par double diffusion et incluant une cou- che de type N 5 de phosphore (P) et une couche de type N+ 6 d'arsenic (As) (se référer à E. Takeda et Consorts " un transistor MOSFET à drain formé par double diffusion en As-P (N±N) pour des dispositifs à haute densité d'intégration", Digest of Technical Papers, Symp. on VLSI Technology, OISO, Japon, pp 40-41 (septembre 1982). Un circuit de protection est habituellement formé sur le même substrat semiconducteur en vue de pro- téger l'élément MIS constituant le circuit, vis-à-vis de signaux anormaux provenant de l'extérieur du circuit in- tégré IC. Comme cela est représenté sur la figure 12 annexée à la présente demande, le circuit de protection (par exemple un circuit de protection électrostatique) est un circuit servant à empêcher la destruction de la pellicule d'isolant de grille d'un transistor MISPET 71 d'un premier étage inverseur 68, dont l'électrode de grille est raccordée au plot de connexion 8 par l'intermé- diaire d'une résistance 10. La destruction se produit lorsqu'une énergie électrostatique est appliquée au plot de connexion. Un circuit tel que celui représenté par le schéma équivalent de la figure 2, annexée à la présente demande, est connu en tant que circuit de protection ty- pique 9 utilisé pour réaliser la protection de circuits autres que le circuit de protection, c'est-à-dire le cir- cuit interne du circuit intégré. Un signal envoyé au cir- cuit interne est appliqué à un plot de connexion 8 par l'intermédiaire d'une résistance formée par diffusion 10, dont une extrémité est raccordée au plot 8, et par l'inter- médiaire d'un transistor MOSFET de verrouillage 11, dont la grille et la source sont raccordées à la masse et qui est raccordé à la jonction entre la résistance 10 et le circuit intérieur. Les auteurs à la base de la présente invention ont réalisé des dispositifs à semiconducteurs échantillons comprenant une structure de drain formée par double dif- fusion et ont découvert le problème suivant. Dans ce dispositif à semiconducteurs, le dispo- sitif de protection 9 possède également une structure de drain formée par double diffusion. Sur la figure 3 annexée à la présente demande on a représenté une vue en coupe du circuit 9. Sur ce dessin, le chiffre de référen- ce 12 désigne un substrat semiconducteur en silicium de type P, la référence 13 une pellicule isolante en SiO2, la référence 10 une résistance, la référence 11 un trans- sistor MOSFET de verrouillage, la référence 14 une région de source, la référence 15 une pellicule d'oxyde de gril- le, la référence 16 une électrode de grille, la référen- ce 17 une pellicule de verre au phosphosilicate (PSG) et la référence 18 une électrode en aluminium. Ala fois la résistance diffusée 10 et les régions semiconductrices de la source et du drain du transistor MOSFET de verrouil- lage 11 possèdent une structure de drain formée par dou- ble diffusion et comprennent une couche de type N et une couche de type N. Mais, dans le dispositif à semiconducteurs de ce type, il tend à se produire une destruction d'une pel- licule isolante d'un transistor MISFET constituant un pre- mier étage inverseur et possédant un drain formé par dou- ble diffusion. C'est-à-dire que, étant donné que la ten- sion de claquage inverse au niveau de la jonction d'un transistor MISFET (diode) possédant un drain formé par double diffusion augmente, l'énergie électrostatique est appliquée à la pellicule isolante avant qu'elle puisse s'échapper en direction du substrat par claquage du tran- sistor MISFET de verrouillage. C'est pourquoi un but de la présente invention est de fournir un dispositif à semiconducteurs dans le- quel à la fois la dégradation des caractéristiques pro- voquée par les porteurs chauds et l'altération de la ten- sion de destruction sont réduites et un procédé de fa- brication d'un tel dispositif à semiconducteurs. Un autre but est de fournir des dispositifs à semiconducteurs dans lesquels un circuit interne est protégé par un circuit de protection électrostatique, et des procédés de fabrication de tels dispositifs à semi- conducteurs. Ces buts ainsi que-d'autres objectifs et de nouvelles caractéristiques de la présente invention res- sortiront à l'évidence de la description donnée ci-après prise en référence aux dessins annexés. On va indiquer ci-après un exemple typique d'un premier aspect de la présente invention, sans que cette dernière y soit limitée. Le circuit interne est constitué par une structure à drain formé par double diffusion, en vue de réduire l'altération des caractéristiques provoquée par les porteurs chauds, tandis que le circuit de protection comporte une structure de drain réalisée au moyen d'une seule diffusion, si bien que l'intensité de champ agis- sant sur la pellicule d'oxyde de grille par exemple du transistor MOSFET de balayage peut être réduite, et que l'on peut obtenir un dispositif à semiconducteurs possé- dant une tension élevée de destruction. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prises en référence aux dessins annexés, sur lesquels: la figure 1 dont il a déjà été fait mention, est une vue en coupe d'un élément MIS à canal N possédant une structure de drain réalisée par double diffusion; la figure 2, dont il a déjà été fait mention représente le schéma électrique équivalent d'un exemple d'un circuit de protection électrostatique; la figure 3 est une coupe d'un dispositif spécifique correspondant au circuit équivalent de la fi- 256 042 gure 2 la figure 4 est une vue en plan d'un exemple du réseau d'agencement d'une microplaquette d'une mémoi- re DRAM munie d'un circuit de protection électrostatique et d'un circuit interne, qui sont situés sur le même substrat semiconducteur; les figures 5 à 8 sont des vues en coupe du dispositif à semiconducteurs, illustrant le procédé de fabrication selon un mode d'exécution de la présente in- vention; les figures 9 et 10 sont des vues en plan sché- matiques correspondant respectivement au circuit de pro- tection électrostatique et au circuit interne de la fi- gure 8; la figure 1l est un graphique de résultats expérimentaux concernant la tension de claquage diélec- trique d'un circuit de protection électrostatique d'une structure de drain obtenue par simple diffusion, par rap- port au cas d'un circuit de protection électrostatique comportant une structure de drain réalisée par double diffusion; la figure 12, dont il a déjà été fait mention, représente le schéma d'un circuit de protection électro- statique et d'un circuit interne spécifique, protégé par ce circuit; les figures 13 et 14 montrent respectivement des schémas de circuits illustrant la présente invention appliquées à un transistor MISFET constitué par un premier étage d'un tampon d'entrée et par un transistor MISFET constituant l'étage final d'un tampon de sortie; les figures 15,16 et 17 montrent des schémas de circuits utilisés pour des circuits connus sous l'appe- lation CMISIC; et les figures 18 et 19 montrent des coupes transversales d'autres exemples de réalisation deun dis- positif à semiconducteurs conforme à l'invention. Ci-après on va décrire en référence aux fi- gures 4 à 10 une forme de réalisation du dispositif à semiconducteurs et un mode d'exécution de sa fabrication conformément à la présente invention. Cependant une telle description ne constitue en aucune manière une limitation de la présente invention dans. ses différents aspects. La figure 4 montre un exemple de l'agencement ou de la configuration d'une microplaquette 7 d'une mémoire RAM selon une forme de réalisation de la présente in- vention.Le chiffre de référence 8 désigne un plot de connexion, la référence 9 désigne un circuit de protec- tion prévu pour chaque plot de connexion, la référence désigne un circuit de production de signaux qui pro- duit des signaux de cadencement de lecture et d'enregis- trement, etc, la référence 101 désigne un réseau de mé- moire dans lequel des éléments MIS sont utilisés en tant que cellules de mémoire, et la référence 102 désigne des décodeurs de colonne et de ligne. Ces éléments constituent la microplaquette de la mémoire DRAM (mémoire dynamique à accès directe ou aléatoire). Les figures 5 à 8 sont des vues en coupe mon- trant, selon une progression pas-à-pas, la mise en oeu- vre du procédé de fabrication d'un dispositif à semicon- ducteurs pris à titre d'exemple pour la présente invention. Le circuit de protection est représenté sur la gauche de chaque dessin et une cellule de mémoire, qui fait partie du circuit interne, est représentée sur la droite. La figure 8 est une vue en coupe d'un dispositif à semicon- ducteurs complet, et les figures 9 et 10 sont des vues en plan schématique du dispositif à semiconducteurs de la figure 8. La figure 5 est une vue en coupe montrant l'6- tat dans lequel le procédé ainsi que la formation de l'6- lectrode de grille du transistor MOSFET de la mémoire DRAM 25610 42 ont été mis en oeuvre conformément à une technique clas- sique. Sur le dessin, le chiffre de référence 20 désigne un substrat semiconducteur, la référence 21 une pelli- cule d'oxyde de grille, et la référence 22 une électrode de grille. Le substrat semiconducteur 20 est par exemple un substrat en silicium monocristallin de type P possé- dant un plan d'orientation cristalline (100), par exemple et la pellicule d'oxyde de grille 21 est par exemple une pellicule de SiO2. L'électrode de grille 22 est une couche conductrice constituant une seconde couche et est formée par le dépôt chimique en phase vapeur (dépôt CVD) de sili- cium polycristallin, et par diffusion ultérieure d'ions de phosphore ou analogues de manière à former un silicium polycristallin possédant une résistance réduite. L'élec- trode de grille peut être constituée par une couche d'un métal qui possède un point de fusion élevé, par une couche du siliciure d'un tel métal ou par une structure à deux couches comprenant du silicium polycristallin et le sili- ciure d'un métal possédant un point de fusion élevé. Le circuit représenté sur la figure 2 est illustré à titre d'exemple du circuit de protection situé sur la gauche de la figure 5, et la cellule de la mémoire RAM est repré- sentée à titre d'exemple du circuit interne sur la droite du dessin. Le chiffre de référence 23 désigne une pellicule d'oxyde épaisse réalisant une isolation et qui est formée au moyen d'une oxydation thermique sélective de la surface du substrat en silicium 20 par exemple. Une pellicule 25 de nitrure de silicium (Si3N4) agissant en tant que pel- licule diélectrique d'un condensateur de stockage est for- mée sur la surface de la pellicule d'oxyde de champ 23 formée sur le c8té de la cellule de mémoire, et également sur la surface d'une pellicule mince de SiO2 24, qui pro- longe la pellicule 23. Une électrode en silicium poly- cristallin 27 est formée sur la pellicule mince 25 moyen- nant l'interposition d'une pellicule de SiO2 26 et on y fait diffuser du phosphore ou analogue de manière à ré- duire sa résistance. La couche conductrice, qui est la première couche constituant cette électrode en silicium polycristallin 27, forme l'une des électrodes du condensa- teur de la cellule de mémoire. A ce sujet, on indique qu'une implantation d'ions pour l'obtention d'une couche empêchant une inversion, c'est-à-dire une couche formant dispositif d'arrêt de canal ou bien pour commander la tension de seuil, etc, a déjà été réalisée à ce stade. Ensuite, comme représenté sur la figure 6, on forme de façon sélective une pellicule de résine photosensible 28 sur la surface uniquement du circuit de protection, au moyen d'un procédé photolitographique. De façon spé- cifique, on forme la pellicule de résine photosensible 28 (1 gm)uniquement sur la région A sur la figure 4. On met ensuite en oeuvre une implantation ionique en uti- lisant cette pellicule de résine photosensible 28 comme masque afin de former la couche de type N de la struc- ture de drain formée par double diffusion, sur l'ensemble de la surface du dispositif à semiconducteurs. Cette implantation d'ions utilise les ions de phosphore en tant qu'impureté de type N par exemple, et constitue une cou- che de diffusion de type N 29 en tant que région source- drain. La dose est de 1 x 1014/cm2 et l'énergie est égale à 50 keV. On peut utiliser comme impureté des ions d'ar- senic. En se référant à la figure 7, on voit qu'on élimine la résine de pellicule photosensible 28 et que l'on implante des ions d'une impureté de type N, tels que des ions d'arsenic, de manière à former une couche de type N+ 30 ayant la structure de drain forméb par double diffusion et une couche résistive 31 formée par diffusion, du circuit de protection, ainsi qu'une région de source- drain 32 du transistor MOSFET de verrouillage. La dose est égale à 8 x 10 15/cm2 et l'énergie est égale à 80 keV. On peut utiliser comxle impureté les ions de phosphore. Comme on peut le noter, la résistance formée par diffusion peut être constituée par une couche de po- lysilicium, c'est-à-dire qu'elle peut être formée sur le substrat semiconducteur. Comme on peut le voir sur les figures 6 et 7, le circuit de protection possede une structure de drain obtenue par simple diffusion, tandis que le circuit in terne possède une structure de drain formée par double diffusion. Dans ce cas, on forme la pellicule de résine photosensible 28 de faeon sélective de manière à empâ- cher l'implantation des ions de phosphore de type N dans le circuit de protection. Cependant l'implantation des ions de phosphore dans le circuit de protection peut être également empêchde grace è la commande du balayage de l'implantation ionique (afin d'éviter le balayage de la région incluant le circuit de protectiong c'est-àdire la région A sur la figure 4} étant donné que, comme le circuit de protection électrostatique est formé habituel- lement dans l'ensemble comp!et, dans une certaine région autour du pourtour de la microplaquette comme cela est re- présenté sur la figure 4, il est relativement aisé d"em- pêcher le balayage de l'implantation ionique en le limi- tant afin d'éviter cette région. Après que le circuit de protection électrosta- tique de la structure de drain obtenue par simple diffu- sion et le circuit interne possédant la structure de drain formée par double diffusion ont été ainsi réalisés, on forme une pellicule de verre au phosphosilicate, (pel- licule de PSG) 33 et une couche d'aluminium agissant en tant que troisième couche conductrice, comme cela est représenté sur la figure 8. La couche d'aluminium agit en tant qu'électrode de sortie 34 pour la résistance formée par diffusion 34, en tant qu'électrode de source 35 pour le circuit interne, en tant qu'électrode de source 36 et en tant que ligne 37 de transmission de données de la cellule de mémoire. A ce sujet, une fois réalisée la formation de la pellicule de PSG 33, on utilise une corrosion photochimique pour former des trous de contact pour ces électrodes, et on réalise une pulvérisation d'aluminium pour former les électrodes. Enfin on forme une pellicule de PSG 38 en tant que pellicule de protec- tion. Les figures 9 et 10 sont des vues en plan schématiques respectives du circuit de protection électro- statique et du circuit interne de la figure 8. Une coupe prise suivant la ligne B-B de la figure 9 et une coupe prise suivant la ligne C-C de la figure 10 correspondent à la région du circuit de portection et à la région du circuit interne de la figure 8 respectivement. Sur la figure 9, le chiffre de référence 40 désigne un plot de connexion, la référence 41 une couche formée par diffusion pour une partie d'entrée, la réfé- rence 42 un trou de contact et la référence 43 une résis- tance obtenue par diffusion. Le chiffre de référence 44 désigne un transistor MOSFET de verrouillage qui est cons- titué par une région 45 raccordée électriquement à la ré- sistance formée par diffusion 43, une électrode de grille 46 et une source 47. La région 45 est raccordée à une ligne 45B de transmission de signaux, réalisée en Al, par l'intermédiaire de contacts 45A, et la ligne en Al B de transmission de signaux est raccordée électrique- ment au circuit interne. De façon similaire la source 47 est raccordée à une ligne en Al 47B par l'intermédiaire de contacts 47A et une extrémité de la ligne en Al 47B est raccordée à l'électrode de grille par l'intermédiaire d'un contact 48, tandis que son autre extrnéité est mise à la masse. Sur la figure 10, le chiffre de référence 50 désigne une ligne limite de la pellicule d'oxyde de champ, qui définit la région active de la cellule de mémoire, et le chiffre de référence 51 désigne une ligne de transmission de mots en silicium polycristallin et correspond à l'électrode de grille du transistor MOSFET. Le chiffre de référence 52 désigne le silicium polycris- tallin agissant en tant que l'une des électrodes du con- densateur de la cellule de mémoire, et la référence 53 désigne une électrode en aluminium raccordée à un trou de contact 54 de la ligne de transmission de données. La figure 11 est un graphique représentant des données expérimentales typiques et servant à comparer la tension de destruction électrostatique du circuit de protection muni d'une structure de drain formée par sim- ple diffusion, à celle d'un circuit de protection muni d'une structure de drain formée par double diffusion. Le taux de pannes cumulées en pourcentage est représenté sur l'axe des ordonnées, et la tension de destruction électrostatique (V) est représentée sur l'axe des abs- cisses. La ligne brisée (a) est associée aux données relatives à la structure de drain formée par double diffu- sion, et la ligne brisée (b) est associée aux données de la structure de drain formée par simple diffusion. On a examiné la résistance à la rupture de la m&me broche de cinq échantillons. On peut comprendre d'après le gra- phique d'un circuit de portection possédant une struc- ture de drain formée par simple diffusion présente une tension de destruction électrostatique nettement meilleu- re. Comme cela a été décrit ci-dessus, étant don- né que le circuit de protection possède une structure de drain réalisée par simple diffusion et que le circuit in- terne possède une structure de drain réalisée par dou- ble diffusion, la concentration du champ électrique dans le circuit intérieur et la concentration du champ élec- trique dans la pellicule d'oxyde de grille du premier étage MISFET du circuit interne peut être réduite, ce qui s'oppose à la fois au porteur chaud et à la tension de destruction. Etant donné qu'un masque est appliqué au cir- cuit de protection afin d'empêcher la formation de l'une des couches de diffusion du drain formé par double dif- fusion, on peut fabriquer aisément le dispositif à semi- conducteurs selon l'invention en ajoutant seulement une phase opératoire photolitographique. Si l'on utilise un procédé servant à commander localement le balayage d'implantation ionique de manière à éviter le circuit de protection réalisé selon un agence- ment omniprésent ou bien localement, la présente inven- tion peut étremise en oeuvre au moyen d'un procédé sim- ple de fabrication. Bien que l'invention ait été décrite de façon spécifique en référence à une forme de réalisation, elle n'y est pas limitée de façon particulière mias peut faire l'objet de différentes variantes. Par exemple un circuit de -protection de cette forme de réalisation se compose d'une résistance formée par diffusion et d'un transistor MOSFET de verrouillage, mais il n'est pas par- ticulièrement limité à cette réalisation et peut être ap- pliqué à différents circuits de protection qui utilisent * au moins le claquage de la jonction dans une couche for- mée par diffusion et le claquage de surface à l'extré- mité du drain d'un transistor MOSFET de verrouillage pour améliorer la tension de claquage diélectrique. En outre le transistor MOSFET de verrouillage peut être remplacé par une ou deux diodes de jonction. Dans ce cas la jonction de la diode est formée entre une couche de type N+ formée en même temps qu'une couche de type N+ ,31 et 32 et un substrat de type P. De façon similaire on a décrit une mémoire DRAM à titre d'exemple du circuit interne, mais ce dernier n'est pas particulièrement li- mité à une mémoire DRAM et l'invention peut s'appliquer dans une large mesure à des circuits munis d'éléments MIS qui possèdent au moins une structure de drain formée par double diffusion. Par conséquent la présenteinvention peut être mise en oeuvre dans un transistor MISFET pos- sédant une structure de drai. réalisée par simple diffu- sion, et appliquée à un transistor MISFET constituant le premier étage d'un tampon d'entrée et un transistor MISFET constituant un étage final d'un tampon de sortie. En ce qui concerne les schémas des circuits pour de tels tran- sistors MISFET possédant la structure réalisée par simple diffusion et qui sont appliqués au transistor MISFET cons- tituant le premier étage d'un tampon d'entrée et au tran- sistor MISFET constituant les étages finals d'un tampon de sortie, on se reportera àespectivement aux figures 13 et 14. Sur ces figures 13 et 14 respectivement les ré- férences 80 à 82 représenltent le plot d0entrèe et le plot de sortie et la structure entourée par des lignes formées de tirets 83,84 représente la structure de drain formée par simple diffusion. En outre l'invention peut être appliquée à des transistors MISFET à canal N d'un circuit CMISIC, dans lequel les transistors MOSFET à canal N sont formés dans une région de puits P ou dans le substrat de type P. Les figures 15,16 et 17 représentent les sché- mas d'un tel circuit CMISIC. La structure présente à l'in- térieur des lignes formées de tirets 85,86 et 87 représ sente la structure de drain réalisée par simple diffu- sion. Ies structures des transistors MISFET 88,89 et 90 sur la figure 15 sont représentées sur la figure 18. Le tran- sistor MISFET à canal N 39 possédant une structure de drain formée par double diffusion et comportant une cou- che de type N+ 58 et une couche de type N 59 est réalisée dans un substrat de type P- 560 Des régions de type P+ 61 agissent en tant que régions de source et de drain du transistor MISFET 90 à canal P, réalisé dans une région de puits de type N 57, tandis que le transistor MISFET 88 possédant une structure de drain réalisée par simple + diffusion est formé par une couche de type N 60 est réalisé dans le substrat 56. Une diode 91 possède la même structure que le transistor MISFET 88. Des diodes à jonction 93, 94, 96, 97 sont formées entre un substrat I + de type P et une couche de type N comme par exemple la couche de type N+ 60, qui est formée enmôme temps que les drains individuels de transistors MISFET. Dans le cas o une résistance 92 est constituée par une couche de type N+ telle que la couche 60, la diode 94 peut etre formée dans la pratique entre la résistance 92 et le substrat de type P 56 (figure 18). En outre la présente invention peut être ap- pliquée au cas ou des transistors MISFET à canal N 91 possèdent une structure telle que représentéesur la fi- gure 19. La région de source et/ou de drain du transis- tor MISFET 91 est constituée par une couche de type N 64 formée avec autoalignement par rapport à une électrode de grille 65, et une couche de type Ne 63 formée avec au- to-alignement par rapport à une entretoise latérale 62 et l'électrode de grille 65. Par exemple le transistor MISFET 91 remplace le transistor MISFET 89. Ainsi, bien que la description précédente a porté sur une mmoire DRAM et sur son circuit de protection, la présente invention peut être appliquée largement à des circuits intégrés MOS ordinaires tels que des mémoi- res DRAM (par exemple des mémoires DRAM à 256 kbits, des mémoires SRAM, des circuits logiques MOS,etc). Bien que la présente invention ait été illus- trée et décrite en référence à l'une de ses formes de réalisation, on comprendra qu'elle n'est pas limitée à cette forme de réalisation et peut faire l'objet de nom- breuses modifications et changements du type connu par un spécialiste ordinaire de la technique et on comprendra que la présente invention n'est donc pas limitée aux- dites formes de réalisation mais englobe toutes les modi- fications de cette nature,-qui entrent donc dans le ca- dre de la présente invention. REVENDICATIONS 1. Dispositif à semiconducteurs caractérisé en ce qu'il comporte un premier circuit (100) comportant au moins un élément MIS, et un second circuit (9; 33) raccordé électriquement audit premier circuit, et que lesdits premier et second circuits sont formés sur le même substrat semiconducteur S20), que le premier circuit (100) possède une structure de drain formée par double dif- fusion et que le second circuit (9) possède une structure de drain formée par simple diffusion. 2. Dispositif à semiconducteurs selon la reven- dication 1, caractérisé en ce que ledit premier circuit (101) est un circuit interne et que ledit second circuit (9) est un circuit de protection électrostatique, le circuit de pro- tection électrostatique étant ajouté pour protéger le cir- cuit interne vis-à-vis de signaux extérieurs anormaux. 3. Dispositif à semiconducteurs selon la reven- dication 2, caractérisé en ce que ledit circuit de protec- tion électrostatique comporte au moins une résistance diffu- sée (43) et au moins un élément MIS de verrouillage (45, 46,47). 4. Dispositif à semiconducteurs selon la reven- dication 3, caractérisé en ce que ladite résistance diffu- sée (43) possède une structure de drain formée par simple diffusion. 5. Dispositif à semiconducteurs selon la reven- dication 3, caractérisé en ce qu'il comporte un plot de connexion d'entrée (8,40) et que ladite résistance est rac- cordée électriquement au circuit interne et audit plot de connexion. 6. Dispositif à semiconducteurs selon la reven- dication 2, caractérisé en ce qu'il comporte un plot de connexion extérieur et que le circuit de protection élec- trostatique est raccordé électriquement au plot de connexion extérieur. 7. Dispositif à semiconducteurs selon la re- vendication 2, caractérisé en ce que ledit circuit in- terne (101) comporte un élement de mémoire RAM dynamiqueo 8. Dispositif à semiconducteurs selon la reven- dication 3, caractérisé en ce que ledit circuit interne (101) possède un élément de mémoire RAM dynamique. 9. Procédé de fabrication d'un dispositif à semiconducteurs du type comportant un premier circuit (101) muni d'au moins un élément MIS et d'un second circuit rac- cordé électriquement audit premier circuit, tandis que les premier et second circuits sont formes sur le même subs- trat semiconducteur (20), caractérisé en ce qu'il inclut les phases opératoires consistanteà former un masque (28) sur ledit second circuit {9) puis & former une première cou- che diffusée (29) pour ledit élément MIS et, une fois que ledit masque (28) est enlevé, à formler une seconde couche de diffusion (30) pour ledit élément MIS et une couche de diffusion (31) pour ledit second circuit (9), si bien que ledit premier circuit possède une structure de drain formée par double diffusion et que ledit second circuit possède une structure de drain formée par simple diffusion. 10. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, caractérisé en ce que ledit premier circuit (101) est un circuit interne et que ledit second circuit (9) est un circuit de jrotec- tion électrostatiaue, le circuit de protection électros- tatique étant ajouté de manière à protéger le circuit in- terne vis-à-vis des signaux extérieurs anormaux. 11. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, caractérisé en ce que ledit masque (28) est constitué par une pellicule de résine photosensible. 12. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, caractérisé en ce que lesdites première et seconde couches diffusées (29, 256104Z ) et ladite couche diffusée (31) dudit second circuit sont formées chacune par implantation ionique. 13. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 12, caractérisé en ce que ladite première couche diffusée (29) est une cou- che de type N formée par implantation ionique d'ions de phosphore et que ladite seconde couche diffusée (32) et la- dite couche diffusée (32) formant ladite couche de protec- tion électrostatique sont des couches de type N+ formées par implantation d'ions d'arsenic. 14. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 9, caractérisé en ce que ladite seconde couche diffusée (30) et ladite couche diffusée (31) dudit second circuit (9) sont formées simul- tanément. 15. Procédé de fabrication d'un dispositif à se- miconducteurs possédant un premier circuit (101) constitué par au moins un élemnt MIS et par un second circuit (9) raccordé électriquement audit premier circuit, les premier et second circuits étant formes sur le même substrat semi- conducteur (20), caractérisé en ce qu'il inclut des phases opératoires consistant à réaliser un balayage d'implanta- tion ionique sur seulement ledit premier circuit (101) du- dit dispositif à semiconducteurs de manière à former une premier couche diffusée (29) pour ledit élément MIS, et à effectuer un autre balayage d'implantation ionique sur l'ensemble de la surface dudit dispositif à semiconducteurs de manière à former une seconde couche diffusée (30) pour ledit élément MIS et une couche diffusée (31) pour ledit second circuit, de telle sorte que ledit premier circuit (101) possède une structure de drain double etque ledit se- cond circuit (9j possède une structure de drain simple. 16. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 15, caractérisé en ce que ledit premier circuit (101) est un circuit interne et que ledit second circuit (9) est un circuit de protec- tion électrostatique, ce circuit de protection électro- statique étant ajouté de manière à protéger le circuit in- terne vis-à-vis de signaux extérieurs anormaux. 17. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 16, caractérisé en ce que ledit circuit de protection électrostatique (9) est disposé dans une partie périphérique dudit substrat se- miconducteur (20), selon une disposition décalée. 18. Procédé de fabrication d'un dispositif à se- miconducteurs selon la revendication 15, caractérisé en ce que ladite première couche diffusée (29) est une couche de type N formée par implantation d'ions de phosphore et que ladite seconde couche diffusée (30) et ladite couche diffu- sée (31), constituant ladite couche de protection électro- statique sont des couches de type N+ formées par implantation d'ions d'arsenic. 19. Procédé de fabrication d'un dispositif à semiconducteurs tel que défini selon la revendication 1, caractérisé en ce que ladite première couche diffusée (29) est une couche de type N formée par implantation d'ions de phosphore et que ladite seconde couche diffusée (30) et ladite couche diffusée (31) formant ladite couche de protection électrostatique sont des couches de type N+ for- mées par implation d'ions d'arsenic.