Brevet FR2566162A1 — publié le 19851220

DISPOSITIF MEMOIRE DIMAGE ANALOGIQUE UTILISANT LE TRANSFERT DE CHARGE La présente invention concerne un dispositif mémoire d'image analogique utilisant le transfert de clharge. Actuellement, les dispositifs réalisant la mise en mémoire d'une image vidéo sont soit des tubes à mémoire soit des mémoires numériques à grande capacité. Dans le cas des tubes à mémoire, l'information est stockée directement sous forme analogique tandis que dans le cas des mémoires numériques, il est nécessaire de transformer l'information analogique en une information numérique, ce qui nécessite une capacité mémoire très importante et un certain nombre de dispositifs de conversion supplémentaires. Or l'homme de métier sait que les dispositifs à transfert de charge sont susceptibles de stocker et de transporter l'information sous forme analogique. Cependant, le temps de stockage maximum d'un dispositif à trans- f ert de charge à la température ordinaire est de l'ordre de 20 a ms. En conséquence, des mémoires analogiques susceptibles de stocker des quantités de charge correspondant au signal analogique peuvent être réalisées avec la technologie des transferts de charge à condition de régénérer cycliquement l'information. Une telle régénération peut être effectuée à l'aide de convertisseurs analogiques-numériques et numériquesanalogiques. Elle nécessite le stockage d'une information analogique codée, ce qui peut être obtenu facilement dans la technique du transfert de charge en quantifiant les paquets de charge correspondants à l'information analogique. On réalise ainsi des mémoires appelées mémoires analo- giques multiniveaux. Comme représenté sur la figure I, les mémoires à transfert de charge à grande capacité capables de stocker une image vidéo, actuellement disponibles sur le marché, sont constituées par: - un registre d'entrée RS de type CCD pour "Charge coupled device" en langue anglaise, o les informations sont introduites en- série par décalages successifs, - des registres parallèles Rpl à RpN de type CCD, dans lesquels les informations contenues dans le registre d'entrée sont transférées simultanément puis décalées successivement, et un registre de sortie RS2 de type CCD qui reçoit les informations véhiculées par les registres en parallèle et qui les transmet en série par décalages successifs vers la sortie de la mémoire. 1 O La principale limitation d'une organisation de type série- I0 parallèle-série telle que celle décrite ci-dessus est le grand nombre de transferts à effectuer sur une information analogique. En consé- quence, les inefficacités du transfert limitent à trois bits environ la précision du codage, c'est-à-dire, à huit le nombre des niveaux stockés par un étage CCD. La présente invention a, en conséquence, pour but de présenter une nouvelle organisation pour une mémoire analogique a grande capacité qui ne présente pas ces inconvénients. La présente invention a pour objet un dispositif mémoire d'image analogique utilisant le transfert de charge comportant: - une zone mémoire de N lignes de M points-mémoire, chaque point-mémoire étant constit4é par l'intégration sur un même subs- trat semiconducteur d'une capacité MIS séparée d'une diode par une grilleécran, - des moyens de sélection de chaque point mémoire, - des moyens d'inscription dans chaque point mémoire d'une quantité de charge correspondant au signal analogique a mémoriser, et, - des moyens pour lire, ligne par ligne, la zone-mémoire après inscription. Avec cette organisation, le nombre de transferts de charge est beaucoup plus faible. D'autre part, la capacité de stockage pour une surface donnée est supérieure. En effet dans l'art antérieur, on est limité par la capacité de stockage des registres CCD. Il en résulte donc la possibilité de stocker un plus grand nombre de niveaux détectables. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description d'un mode de réalisation préférentiel faite avec référence aux dessins ci-annexés dans lesquels: la figure 1, déjà décrite, est une représentation schématique d'une mémoire à transfert de charge de l'art antérieur, - la figure 2 est une vue de dessus schématique d'un dispositif mémoire conforme à la présente invention, - les figures 3 (a) à 3 (g) sont respectivement une vue en coupe par A-A et B-B de figure 2 et des schémas illustrant l'inscription et la lecture du dispositif mémoire, - la figure 4 représente certains signaux de commande suscep- tibles d'être appliqués au dispositif de la figure 2, et, - la figure 5 est une représentation schématique d'une mé- moire permanente utilisant le dispositif-mémoire des figures 2 et 3. i5 Sur les différentes figures, les mêmes références désignent les mêmes éléments, mais pour des raisons de clarté les cotes et proportions des divers éléments ne sont pas respectées. Comme représenté plus particulièrement sur les figures 2 et 3, un dispositif mémoire conforme à la présente invention comporte essentiellement: - une zone mémoire I; - 'des moyens de sélection de chaque point de cette zone mémoire; - des moyens d'inscription dans chaque point de la zone mémoire; - et des moyens pour lire, ligne par ligne, la zone mémoire après inscription. On décrira donc successivement chacune de ces parties et on expliquera comment elles sont reliées entre elles. La zone mémoire I est constituée principalement par une matrice de NxM points mémoire. Sur la figure 2, cette matrice comprend quatre lignes et quatre colonnes, c'est-à-dire, seize points mémoire. Chaque point mémoire est constitué par l'intégration sur un même substrat semiconducteur S, qui est généralement en silicium, d'une capacité MIS ST formée de manière connue par le substrat, une couche d'isolant tel que de l'oxyde de silicium et une grille GST en aluminium ou en silicium polycristallin. Cette capacité ST est associée à une grille écran G qui la sépare d'une diode D utilisée successivement comme diode d'injec- tion de charge et comme diode de lecture comme cela sera expliqué de manière plus détaillée ci-après. De manière connue, la diode D est réalisée par une diffusion de type opposé à celui du substrat. Comme représenté sur les figures 2 et 3, chaque point mémoire est connecté à des moyens permettant de les sélectionner. De manière plus spécifique, les moyens de sélection de chaque point mémoire sont constitués par des moyens adressant et polarisant ligne par ligne les capacités MIS ST et par des moyens adressant et polarisant colonne par colonne les grilles écran G. Ainsi, les moyens adressant et polarisant ligne par ligne les capacités de stockage ST comportent un registre à décalage logique RV qui reçoit une impulsion V qui se décale d'un pas à la fréquence ligne lors de l'inscription ou de la lecture de chaque ligne. Le registre à décalage RV de type série-parallèle comporte N sorties à savoir quatre sorties dans le mode de réalisation de la figure 2. Chaque sortie est connectée à la grille d'un transistor MOS T2 dont le drain est relié au signal analogique à stocker VE et dont la source est connectée aux capacités ST d'une même ligne et à un transistor T] à déplétion monté en charge. Ainsi, de manière connue, le drain du transistor MOS Ti est connecté à une tension de polarisation VD portée à un niveau haut et la grille du transistor Ti est connectée à sa source. D'autre part, les moyens adressant et polarisant colonne par colonne les grilles écran G sont constitués essentiellement par un registre à décalage logique RH série - parallèle dans lequel se déplace une impulsion H à la fréquence point. Les M sorties du registre RH sont connectées à la grille d'un transistor T3 dont le drain est connecté à une tension de polarisation Vhaut et la source du transistor T3 est connectée respectivement aux N grilles écran G d'une même colonne et à un transistor MOS à déplétion T4 dont la grille et le drain sont reliés à une tension de polarisation Vbas. De plus, les moyens d'inscription dans chaque point mémoire permettant d'inscrire une quantité de charge correspondant au signal analogique à mémoriser sont constitués essentiellement par des transistors MOS T5 dont la grille est reliée à un potentiel IN porté au niveau haut uniquement pendant la séquence d'inscription. D'autre part, le drain des transistors MOS T5 est relié à un potentiel périodique R qui passe alternativement à un niveau bas et à un niveau haut à la fréquence point et la source des transistors T5 est reliée aux N diodes de chaque colonne. De plus, le dispositif mémoire conforme à la présente inven- tion comporte des moyens permettant de lire ligne par ligne la zone mémoire après que celle-ci ait été inscrite. Ces moyens sont constitués essentiellement par une mémoire de ligne 2 associée à un registre à décalage à transfert de charge RCCD à entrées parallèles et sortie série. De manière plus spécifique, la mémoire de ligne comporte M capacités de stockage C reliées à un potentiel pério- dique VC et séparées par une grille de passage Gi d'une diode de lecture D! qui est connectée par une connexion aux N diodes D d'une même colonne. D'autre part, la grille G1 est portée à un potentiel P: permettant le passage des charges stockées dans chaque point mémoire d'une même ligne vers les capacités de stockage C au début de la séquence de lecture comme cela sera expliqué de manière plus détaillée ci-après. De plus, les capacités de stockage C de la mémoire de ligne sont séparées par une grille de passage G2 portée à un potentiel alternatif P2 des M étages d'entrée du registre à décalage RCCD. Le registre à décalage de lecture représenté sur la figure 2 est un registre à deux phases de commande 0 l et 02. Ce registre est constitué de manière connue par des couples d'élec- trodes de stockage et de transfert de charge, connectés successi- vement à 0 et 0 2. Comme représenté sur la figure 2, les élec- trodes de stockage reliées à! sont en communication avec les capacités C tandis que des barrières d'isolement I sont prévues en face des couples d'électrodes reliées à 0 2' et séparent les différentes capacités de stockage C les unes -des autres. D'autre part, la sortie du registre RCCD est connectée à un étage de lecture proprement dit. Cet étage est un étage réalisant la lecture destructive sur diode flottante et il est constitué essentiellement d'une diode DS, d'une grille G reliée à un potentiel 0 et d'une diode DC polarisée par une tension continue VDD, la diode DS étant de plus reliée à un amplifi- cateur donnant en sortie le signal analogique stocké S. lsD'autre part, pour pouvoir utiliser des charges d'entraînement lors de la lecture, ce qui améliore l'efficacité du transfert des charges stockées depuis les colonnes conductrices reliant les points mémoire jusqu'au registre de lecture RCCD, on prévoit un dispositif d'injection de charge en amont du registre RCCD. Ce dispositif d'injection de charge est constitué d'une diode D', d'une grille Gp et d'une grille de stockage CS. Il permet l'injection d'une même charge d'entraînement QI dans tous les étages du registre RCCD, charge d'entraînement dont le rôle sera expliqué de manière plus détaillée ci-après. On expliquera maintenant avec référence plus particuliè- rement aux figures 3(b) à 3(g) et à la figure 4, les séquences d'inscription et de lecture du dispositif mémoire décrit ci-dessus. La figure 4 est un diagramme fonction du temps des signaux appliqués sur une ligne et une colonne pendant la séquence d'inscription. On n'a pas représenté les signaux de la séquence de lecture car ceux-ci sont classiques, le procédé de lecture utilisé étant semblable au procédé de lecture utilisé dans les dispositifs photosensibles dits à transfert de ligne. Pendant la séquence d'inscription, deux opérations successives sont réalisées: - adressage d'un point mémoire, - injection dans le point mémoire d'une quantité de charge propor- tionnelle au signal analogique à stocker. Pendant toute la séquence d'inscription, les transistors MOS T5 sont rendus passants en appliquant sur leur grille un potentiel IN porté à un niveau haut. De ce fait le signal R est alors appliqué en permanence sur les colonnes. Comme représenté sur la figure 4, le signal R est un signal périodique variant entre un niveau bas Rbas et un niveau haut Rhaut à la fréquence point. D'autre part, le signal analogique à mémoriser est appliqué en permanence sur la connexion d'entrée VE. Pendant la séquence d'inscription, l'ensemble de lecture constitué par la mémoire de ligne 2 et le registre RCCD est verrouillé en portant le potentiel P1 appliqué sur la grille GI à un niveau bas. De plus, le registre RCCD de lecture ne fonctionne pas. On donnera tout d'abord le profil de potentiel sous un point mémoire dont ni la ligne ni la colonne ne sont adressées, en se référant à la figure 3(b). Dans ce cas, la capacité ST est portée au potentiel VD par l'intermédiaire du transistor MOS à déplétion TI car le transistor MOS T2 est alors bloqué, un niveau "O" étant appliqué sur sa grille. De même, la grille G est portée au potentiel Vbas par le transistor MOS à déplétion T4 car le transistor MOS T3 est alors bloqué, un niveau "O" étant aussi appliqué sur sa grille. Il en résulte que le puits de potentiel donné par 0 (VD) sous la capacité ST se trouve isolé par la barrière de potentiel 0 (Vbas) sous la grille G, de la diode D dont le potentiel fluctue entre Rbas et Rhaut en suivant le potentiel de R comme représenté sur la figure 3(b). Pendant les différentes séquences d'inscription, les potentiels Pl et P2 sont à des niveaux bas tandis que le potentiel VC est à un niveau haut et l'on obtient les profils de potentiel représentés sur la partie droite de la figure 3(b) correspondant à la partie droite de la figure 3(a). Lorsqu'une ligne est sélectionnée, c'est-à-dire, lorsque l'impul- sion V est appliquée sur la grille du transistor T2 connectée aux capacités ST de ladite ligne, le potentiel de cette ligne suit pratiquement la tension d'entrée VE appliquée par l'intermédiaire du transistor MOS T2 comme représenté sur la'figure 4. En consé- quence, tous les points mémoire ST de la ligne suivent la tension VE. Lorsqu'un point d'une ligne est sélectionné, c'est-à-dire lorsque la grille du transistor MOS T3 de la colonne du point reçoit l'impulsion H, la capacité ST reçoit la tension VE et la grille G est connectée à Vhaut par l'intermédiaire du transistor T3. On notera que les transistors MOS T2et T3 sont beaucoup plus conducteurs que les transistors MOS T1 et T4, ce qui- permet d'avoir en sortie les tensions VE et Vhaut lorsque les transistors T2 et T3 sont rendus passants. Lorsque la tension Vhaut est appliquée sur la grille G, la 0 tension R est au niveau bas comme représenté sur la figure 4 et la diode D injecte des charges sous la capacité ST sélectionnée en imposant le niveau Rbas comme représenté à la figure 3(c). Ensuite, la tension R passe au niveau haut et la diode D évacue l'excédent de charge par rapport à la barrière de potentiel sous G donnée par 0 (Vhaut). Une quantité de charge QS (VE) proportionnelle à VE qui fixe le puits de potentiel sous la grille GST, est alors injectée dans la capacité ST -selon la méthode d'injection appelée "fill and spill" ou méthode d'injection par écrémage du puits de potentiel. En fait, la quantité de charge QS (VE) injectée de cette façon n'est sensible qu'aux variations relatives de seuil sous la grille écran GE et la grille GST de la capacité de stockage. Ces deux grilles étant très proches, si elles sont réalisées sur une même épaisseur d'oxyde, l'influence des variations de seuil est négligeable. Ainsi, pour une même tension VE, les variations de la charge QS d'un point mémoire à l'autre dépendent des seules variations de capacités, et donc des conditions de réalisation technologiques. SiQS est la variation maximum sur une charge injectée QS (VE) pour une tension d'entrée VE constante sur tous les points mémoire, on ne peut lire l'information à mieux que AQS près. Le nombre maximum de niveaux que l'on peut alors distinguer et régénérer sur le point mémoire s'écrit: N - max Par exemple, si le point mémoire est capable de stocker Qmax = 106 électrons avec une variationà Q5 de 104 électrons (196), le nombre de niveaux repérables est N = 50, ce qui fait que 25 = 32 niveaux soit 5 bits, peuvent être mémorisés avec une sécurité suffisante. Le bruit de lecture et de transfert par transfert de ligne est de l'ordre de 500 électrons, ce bruit est donc négligeable devant le bruit A QS et n'affecte pas le nombre de niveaux stockables. Une fois la colonne inscrite, le potentiel sur la grille écran G est ramené à Vbas et une fois l'ensemble de la ligne inscrite le potentiel appliqué sur la grille GST est ramené à VD. On se retrouve donc dans la situation représentée à la figure 3(d). On décrira maintenant avec référence aux figures 3(e) à 3(g) la séquence de lecture. Celle-ci s'effectue pour l'ensemble d'une ligne sélectionnée par le registre vertical Rv. Pendant la séquence de lecture le transistor MOS T5 est bloqué, le potentiel IN étant au niveau bas. Le niveau Vbas est appliqué sur les grilles G car le registre horizontal RH ne fonctionne pas. On utilise pour la lecture des charges signal stockées dans les points mémoire, une double charge d'entraînement, à savoir une charge Q0 qui a été stockée et qui est maintenue sous les capacités C de la mémoire de ligne et une charge Q1 qui a été injectée préalablement à la lecture dans le registre de lecture RCCD. Comme représenté sur le figure 3(e) on applique sur l'entrée VE un potentiel à un niveau bas inférieur à 0 (Vbas) de manière que, lorsque la ligne est sélectionnée, les charges signal QS stockées dans le point mémoire ST s'écoulent par dessus la barrière de potentiel sous la grille écran G vers la diode de lecture D o elles viennent s'ajouter à la charge d'entratnement Q0, car simultanément le potentiel VC appliqué sur la capacité de stockage C est porté à un niveau bas tandis que le potentiel Pl appliqué sur la grille G1 est porté à un niveau haut. On effectue ensuite le transfert de la charge signal plus la charge d'entratnement QS + Q0 sous la capacité C dont le potentiel VC est ramené à un niveau haut. On porte alors le potentiel P2 à un niveau haut et le potentiel 01 à un niveau bas pour transférer la seconde charge d'entraînement Q1 depuis le registre CCD sous la capacité C. Le niveau haut du potentiel P2 est choisi de manière à maintenir sous la capacité C uniquement la charge d'entraînement Q0 comme cela est représenté sur la figure 3(f). Ensuite, le potentiel Q1 est ramené au niveau haut et la charge QS + QI est transférée dans l'étage correspondant du registre RCCD, comme représenté sur la figure 3(g). Le potentiel P2 est alors ramené à un niveau bas et le registre RCCD effectue le transfert des charges QS + QI vers l'étage de lecture de la manière connue. On utilise dans le mode de réalisation ci-dessus un procédé de lecture avec deux charges d'entratnement, toutefois il est évident pour l'homme de l'art que d'autres procédés de lecture identiques aux procédés de lecture d'un dispositif photosensible du type à transfert de ligne peuvent être utilisés sans sortir du cadre de la présente invention. Il en résulte que la structure des moyens de lecture ligne par ligne peut être elle aussi modifiée sans sortir du cadre de l'invention. Le dispositif mémoire décrit ci-dessus comporte en sortie du i5 registre de lecture CCD un comparateur qui repère les niveaux et les régénère pour fournir le signal analogique stocké. En consé- quence, pour respecter le nombre de niveaux, l'inefficacité de transfert vertical doit être inférieure a Pour réaliser une mémoire permanente dont le temps de stockage est supérieur à 40 millisecondes, deux dispositifs mémoires tels que décrit ci-dessus sont nécessaires. Ces dispositifs mémoires travaillent alternativement en lecture et en inscription car les deux opérations ne sont pas simultanées. Les deux dispositifs mémoires sont assemblés de la manière représentée à la figure 5. L'information analogique E est introduite à travers N compa- rateurs 3 qui la codent en N niveaux par le dispositif de régénération 4 qui charge ainsi la mémoire A. Celle-ci est ensuite lue et charge simultanément la mémoire B à travers N comparateurs 5 et un dispositif de régénération des niveaux 6 puis B recharge A et ainsi de suite. Il REVENDICATIONS i. Dispositif mémoire d'image analogique utilisant le transfert de charge caractérisé en ce qu'il cornporte: - une zone mémoire (l) de N lignes de M points mémoire, chaque point mémoire étant constitué par l'intégration sur un rmrme subs- trat semiconducteur d'une capacité MIS (ST) séparée d'une diode (D) par une grille écran (G), - des moyens de sélection de chaque point mémoire, (RvTI,T2, RHJT3,T4)t - des moyens d'inscription (T5) dans chaque point mémoire d'une quantité de charge correspondant au sigrnal analogique à mémoriser, et, - des moyens pour lire (2,RCCD), ligne par ligne, la zone mémoire après inscription. 2. Dispositif mémoire selon la revendication I caractérisé en ce que les moyens de sélection de chaque point mémoire sont constitués par des moyens (Rv,T2,T) adressant et polarisant, ligne par ligne, les capacités MIS et par des moyens (RH,T3,T4) adressant et polarisant colonne par colonne Jes grilles écran. 3. Dispositif mémoire selon la revendication 2 caractérisé en ce que les moyens adressant et polarisant ligne par ligne les capacités MIS comportent un registre à décalage logique (RV) à N sorties, chaque sortie étant reliée à la grille d'un transistor MOS (T2) dont le drain est relié à une charge (T1) polarisée à un niveau haut et aux capacités MIS (ST) d'une même ligne et dont la source reçoit le signal analogique (VE) à stocker. 4. Dispositif mémoire selon la revendication 2 caractérisé en ce que les moyens adressant et polarisant colonne par colonne les grilles-écran comportent un registre à décalage logique (RH) à M sorties, chaque sortie étant reliée à la grille d'un transistor MOS(T3) dont le drain est relié à une charge (T4) imposant un niveau bas et aux grilles-écran (G) d'une même colonne et dont la source reçoit un niveau haut. 5. Dispositif-mémoire selon l'une quelconque des revendi- cations I à 4 caractérisé en ce que les moyens d'inscription dans chaque point mémoire d'une quantité de charge correspondant au signal analogique à mémoriser sont constitués par des dispositifs permettant l'injection de charge par écrémage du puits de potentiel créé sous les capacités MIS. 6. Dispositif-mémoire selon la revendication 5 caractérisé en ce que les moyens d'inscription dans chaque point-mémoire d'une quantité de charge correspondant au signal analogique à mémoriser comportent des transistors MOS (T5) adressant chaque colonne de diodes (D) dont la grille est connectée à un potentiel périodique (IN) rendant les transistors MOS passant pendant la séquence d'ins- cription et dont le drain reçoit un signal périodique (R) variant entre un niveau haut et un niveau bas à la fréquence point. 7. Dispositif-mémoire selon l'une quelconque des revendi- cations I à 6 caractérisé en ce que les moyens pour lire ligne par ligne la zone mémoire après inscription sont constitués par une mémoire (2) de M points, dite mémoire de ligne, dont chaque point est connecté aux N diodes (D) d'une même ligne et par un registre RCCD à décalage analogique, recevant en parallèle les charges fournies par la mémoire de ligne et les délivrant en série vers un étage de lecture donnant en sortie le signal analogique (VE) précé- demment stocké. 8. Dispositif mémoire selon la revendication 7 caractérisé en ce que la mémoire de ligne est constituée par M capacités (C) de stockage, chaque capacité étant reliée d'une part aux N diodes (D) d'une même colonne par l'intermédiaire d'une diode de lecture (Dl) et d'une grille de passage (G1) portée à un niveau haut pendant la séquence de lecture et d'autre part à une entrée du registre (RCCD) à décalage analogique par l'intermédiaire d'une seconde grille de passage (G2) reliée à un potentiel périodique. 9. Dispositif mémoire selon l'une quelconque des revendica- tions 7 et 8 caractérisé en ce qu'il comporte des moyens (D',Gp, CS) permettant d'injecter des charges d'entraînement dans la mémoire de ligne. 10. Dispositif mémoire selon la revendication 9 caractérisé en ce qu'un dispositif d'injection d'une charge en série est associé au registre a décalage analogique. 1l. Dispositif mémoire selon l'une quelconque des revendica- tions I à 10 caractérisé en ce que le signal analogique à stocker est un signal analogique codé suivant plusieurs niveaux. 12. Mémoire permanente caractérisée en ce qu'elle est cons- - tituée par deux dispositifs mémoire (A,B) selon l'une quelconque des revendications I à I1, la sortie de chaque dispositif mémoire étant connectée à l'entrée de l'autre dispositif mémoire par l'intermé- diaire d'un dispositif de régénération des niveaux (3,4,5,6).