Brevet FR2566210A1 — publié le 19851220

La présente invention concerne des réseaux logi- ques programmables par l'utilisateur et elle porte en particulier sur des réseaux logiques programmables par l'utilisateur comportant des circuits de test et de vé- rification perfectionnés. Les liaisons fusibles utilisées dans les mémoi- res mortes programmables bipolaires ont donné aux concep- teurs de systèmes numériques la possibilité "d'écrire dans le silicium". En une durée ne dépassant guère quel- ques secondes on peut incorporer de façon permanente un algorithme, un processus ou une fonction de transfert booléenne dans la structure régulière d'une mémoire mor- te programmable en circuit intégré. Les mémoires mortes programmables sont utiles pour de nombreuses applications, parmi lesquelles les mé- moires de microprogramme pour des processeurs et des contrôleurs rapides, les mémoires de programme non vola- tiles pour les mini-ordinateurs et les microprocesseurs, ainsi que la génération rapide de caractères et les tables à consulter. Plus récemment, les circuits intégrés programma- bles ont été étendus à des réseaux logiques. On appelle quelquefois ces derniers des Réseaux Logiques Programma- bles (RLP) ou des réseaux logiques programmables par l'utilisateur, ou des réseaux prédiffusés. Contrairement aux circuits antérieurs programmables par masques, les réseaux logiques programmables par l'utilisateur peuvent être programmés ailleurs qu'à l'endroit auquel ils sont fabriqués. On peut corriger simplement tout défaut décou- vert dans une structure programmée, en programmant un nou- veau réseau logique programmable par l'utilisateur et en éliminant l'ancien. Si l'application particulière fait in- tervenir des volumes suffisamment élevés pour que le coût de conception d'un masque soit justifié, on peut ultérieu- rement concevoir un masque de façon à pouvoir réaliser des réseaux programmables par masques. On utilise des réseaux logiques programmables dans la réalisation de réseaux logiques aléatoires, de structures d'acheminement de données, de convertisseurs de codes, de décodeurs d'instructions, de séquences d'états et de diverses autres fonctions. Les réseaux logi- ques programmables par l'utilisateur de type caractéris- tique consistent en un réseau de portes logiques ET et OU qu'on peut programmer pour réaliser une fonction spécifi- que. Chaque fonction de sortie est la somme (fonction lo- gique OU) de produits sélectionnés (fonctions logiques ET), ou leur équivalent logique, et chaque produit est le produit de polarités sélectionnées de signaux d'entrée sé- lectionnés. On peut programmer des réseaux logiques program- mables par l'utilisateur de façon que (1) une ligne d'en- trée quelconque puisse être connectée à n'importe quelle entrée de porte ET, et (2) des produits quelconques (fonc- tions ET) puissent être sommés par n'importe quelles por- tes OU. On accomplit ceci en établissant un réseau ou une matrice programmable respectivement (1) entre les entrées du circuit et les entrées des portes ET, et (2) entre les sorties des portes ET et les entrées des portes OU. On programme ensuite le réseau logique programmable par 1'uti- lisateur en faisant sauter ou non les liaisons fusibles qui connectent les conducteurs des deux réseaux, d'une ma- nière très semblable à celle selon laquelle on programme des mémoires mortes programmables. Le brevet des E.U.A. n 4 124 899, cédé à la Demanderesse, décrit une innovation plus récente dans le domaine des circuits logiques à réseaux programmables. Les dispositifs correspondants comprennent un seul réseau ou matrice d'entrées de circuit programmable, au lieu de deux ensembles de réseaux programmables. En permettant la programmation, c'est-à-dire la sélection par l'utilisateur, des entrées d'un réseau de portes tandis que les entrées des autres portes ne sont pas programmables, on réduit dans une certaine mesure la souplesse de concep- tion. Cependant, la réduction de la taille de la puce de circuit intégré fait plus que compenser la légère diminu- tion de souplesse. Une plus petite taille de puce conduit à des rendements de fabrication plus élevés et donc à de plus faibles coûts. Une plus petite taille de puce signi- fie également la possibilité d'utiliser des boîtiers plus petits et plus commodes. D'autres circuits auxiliaires sont nécessaires, en plus du circuit du réseau logique programmable de base. A titre d'exemple, des circuits de programmation sont nécessaires pour faire sauter les liai- sons fusibles à des emplacements sélectionnés. Des cir- cuits de test sont nécessaires pour vérifier qu'on a fait sauter les fusibles correspondant à la configuration cor- recte. Des circuits de test sont également nécessaires pour tester un circuit non programmé. Les tests sont compliqués par le fait suivant: les signaux de sortie étant des signaux obtenus par des fonctions ET, il est difficile d'examiner les termes de produit, du fait que si une entrée quelconque d'une porte ET est active (état logique bas ou zéro), la sortie de la porte ET est à un état logique zéro. Par conséquent, si une ligne de sortie passe à l'état actif (zéro logique), on ne sait pas quel est le terme de produit qui est passé à l'état actif, ou quel est le nombre de termes de produit qui sont passés à l'état actif. Ceci ne crée aucune diffi- culté dans le fonctionnement normal d'un circuit programmé. En fait, la fonction ET fait partie intégrante du fonction- nement logique normal du circuit. Elle ne crée une difficul- té que dans le test d'un circuit non programmé et dans la vérification de la configuration correcte du réseau logique, après programmation. Les circuits de réseaux logiques programmables existants utilisent des circuits de détection séparés pour vérifier si les liaisons fusibles appropriées ont été ou- vertes, afin de surmonter ces difficultés. Ainsi, au lieu d'utiliser les circuits de détection qui sont déjà incorpo- rés dans le dispositif et qui détectent l'état des lignes de sortie à partir du réseau logique, on utilise des cir- cuits de détection totalement indépendants. Dans un mode de réalisation réel, on utilise les circuits de programma- tion pour réaliser cette fonction. Le principe sous-jacent est de placer la ligne à tester dans un mode invalide ou non fonctionnel, et de la tester ensuite dans des condi- tions qu'on ne rencontre normalement pas dans le fonction- nement du circuit une fois qu'il a été programmé. Cette technique conduit à des tests peu fiables, du fait que les tests n'ont pas lieu dans les conditions qui existent dans une utilisation caractéristique du cir- cuit. On ne peut tout simplement pas mesurer les vitesses en alternatif de l'entrée vers la sortie sur un circuit non programmé, ce qui fait que certains circuits ne satisfont pas les spécifications concernant ces vitesses, après pro- grammation. En outre, du fait que ces circuits font appel à l'utilisation de circuits de détection différents de ceux utilisés dans le fonctionnement normal du circuit, pour vérifier qu'un emplacement de fusible donné a été ou- vert ou non, il est possible dans certaines conditions qu'un circuit donnant un résultat de test satisfaisant avant la programmation ne fonctionne pas du tout après pro- grammation, surtout à des vitesses élevées. L'invention a donc pour but de procurer un cir- cuit de réseau logique programmable perfectionné. L'invention a également pour but de procurer un circuit de réseau logique programmable par l'utilisateur perfectionné qu'on puisse tester de façon précise aussi bien avant qu'après la programmation. Un autre but de l'invention est de procurer un cir- cuit de réseau logique programmable perfectionné qu'on puisse tester dans des conditions presque identiques à celles que le circuit rencontre au cours de son utilisa- tion. Un autre but de l'invention est de réaliser une vérification et un test dynamique d'un circuit de réseau logique programmable en utilisant des circuits de détec- tion existants du réseau logique. Conformément à l'invention, un circuit de réseau logique programmable comporte des moyens destinés à véri- fier si les liaisons fusibles correctes d'un réseau logi- que ont été correctement ouvertes, en utilisant dans ce but des circuits existants du réseau logique. On accomplit la vérification en utilisant les circuits de détection qui, dans les conditions de fonctionnement réelles du circuit, sont utilisés pour détecter l'état logique des sorties de la matrice de réseau logique programmable du circuit. On accomplit ceci en invalidant toutes les lignes de sortie du réseau logique programmable, ou toutes les li- gnes de sortie appartenant à des sous-groupes de lignes de sortie, à l'exception d'une ligne de sortie qui est testée. On utilise ensuite le circuit de détection existant pour la ligne de sortie isolée unique afin de vérifier si les fusi- bles corrects ont été ouverts ou non. D'une manière similaire, on teste un circuit non programmé avec des vitesses et des tensions alternatives que rencontre normalement pendant l'utilisation un circuit de réseau logique programmé. On accomplit ceci en isolant une seule ligne d'entrée et en la faisant changer alternative- ment de niveau à des vitesses de test en alternatif correspon- dant aux vitesses normales, et avec des niveaux de tension normaux. Si par exemple la matrice de réseau logique est de structure TTL, on commute la ligne d'entrée entre des ni- veaux de tension TTL. On détecte les états logiques à la sor- tie en utilisant les circuits de détection qu'on utilise pour détecter l'état du réseau logique pendant le fonctionne- ment réel du circuit. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: la figure 1 est un schéma synoptique d'un cir- cuit de réseau logique programmable par l'utilisateur con- forme à l'invention; la figure 2 est un schéma du circuit de cellule de sélection de produit pour le test fonctionnel dynami- que de la figure 1; et la figure 3 est un schéma des circuits de sélec- tion de ligne d'entrée de la figure 1 La figure 1 montre un exemple d'un circuit de réseau logique programmable 10 conforme à l'invention. Le circuit 10 comprend un certain nombre de sous-ensembles fonctionnels fondamentaux. Le chemin de circulation des si- gnaux alternatifs comprend un ensemble de circuits tampons d'entrée 12-19, un réseau de portes logiques à charge d'émetteur 20, un ensemble d'amplificateurs de détection 22-29, et un ensemble de circuits tampons de sortie 31- 38, chacun d'eux pouvant comporter son propre registre 41- 47. Les sorties des circuits tampons d'entrée 12-19 cons- tituent les lignes d'entrée du réseau 20 dans lequel elles sont combinées mutuellement par des fonctions logiques OU d'une manière déterminée par la configuration de liaisons fusibles. Les circuits tampons d'entrée 12- 19 comportent 16 entrées, à savoir huit entrées I1-I8 qui proviennent de l'extérieur du circuit 10, et huit entrées F1-F8 qui sont des entrées de réaction provenant respectivement des regis- tres 40-47. Bien entendu, cette configuration particulière d'entrées n'est indiquée qu'à titre d'exemple et on peut dé- finir d'autres combinaisons d'entrées. En considérant également la figure 3, on note que chaque circuit tampon d'entrée dirige 4 lignes d'entrée vers le réseau logique 20: une ligne d'entrée normale 50 et une ligne d'entrée de complément 52 pour l'entrée di- recte Il; et une ligne d'entrée normale 54 et une ligne d'entrée de complément 56 pour l'entrée de réaction Fl. Le réseau logique 20 reçoit ainsi un total de 32 lignes d'entrée, et chaque terme de produit (sorties 01-08) est une somme arbitraire de lignes quelconques parmi les lignes d'entrée du réseau 20,la somme réelle étant déterminée par la configuration de fusibles asso- ciée au terme de produit considéré. Les sorties 01-08 sont formées par la combinaison directe par une fonction ET de 8 termes de produit par sortie, les huit termes de produit formant collectivement un sous-groupe 60 de li- gnes de sortie du réseau 20. Ces fonctions ET sont mises en oeuvre dans des amplificateurs de détection 22-29 et elles sont câblées et non programmables. Chaque sortie 01-08 constitue ainsi un produit de sommes des entrées. Dans le mode de réalisation repré- senté ici, on obtient ceci en faisant passer les signaux d'entrée tout d'abord par un réseau programmable de portes OU, puis par des portes ET non programmables. On peut mon- trer que, d'un point de vue logique, de tels produits de sommes sont équivalents à ceux fournis par un circuit qui donne en tant que signaux de sortie des sommes de produits. On peut en fait montrer que la configuration de la figure 1 est logiquement équivalente à un circuit comprenant un ré- seau programmable de portes ET, suivi par un réseau fixe de portes OU, comme décrit dans le brevet 4 124 899 précité. L'invention est également applicable à un tel équivalent lo- gique. Des circuits supplémentaires sont nécessaires pour programmer et tester le circuit 10. Huit cellules de circuit de programmation 62-69, ayant chacune huit sorties, fournis- sent un courant élevé pour faire sauter des liaisons fusibles désirées, de la manière bien connue. Il existe de plus huit circuits de cellules de sélection de produit pour le test fonctionnel dynamique (TFD) 70-78, à raison d'un cir- cuit pour chaque sortie 01-08. Comme on l'expliquera, les - cellules de sélection de produit 70-78 procurent une tech- nique fondamentalement différente pour vérifier si on a obtenu ou non une configuration de fusibles appropriée au cours de la programmation. La figure 2 représente schématiquement l'une des cellules de sélection de produit, 70. La cellule 70 fonc- tionne en décodeur de terme de produit à charge d'émet- teur, de type 1 parmi 8. Elle accepte des signaux d'en- trée AO, AO,, A, A1, A2, A2, provenant du circuit tampon d'adresse 79, qu'on utilise pour programmer le réseau 20, et elle les décode pour permettre à une seule ligne de ter- me de produit, c'est-à-dire la ligne sélectionnée par les signaux d'entrée d'adresse, d'être à l'état flottant, tan- dis que les sept autres sont placés de façon active à l'état haut. Pendant un test de vérification après la program- mation du réseau 20, on laisse en fonction les sources de courant dans l'amplificateur 22 et on sélectionne un terme de produit en appliquant le signal d'entrée d'adresse ap- proprié. Du fait qu'un seul terme de produit par sortie a la possibilité de passer à l'état bas, ce terme étant celui laissé "flottant" par la cellule de sélection de pro- duit 70, le signal de sortie de l'amplificateur de détec- tion 22, auquel est appliquée une fonction ET, correspond à ce terme de produit. A titre d'exemple, on supposera que l'adresse four- nie par les circuits tampons d'adresse 79 soit le nombre décimal zéro, ce qui fait que le terme de produit "zéro" est laissé flottant. Ceci signifie que AO, A1 et A2 sont égaux à zéro et que AO, Ai- et A2 sont égaux à un. En considérant la figure 2, on note que les transistors Q1- Q24 sont tous de type NPN, ce qui fait qu'une adresse zéro bloque les tran- sistors respectifs et une adresse un les débloque. On peut voir que dans le seul cas du terme de produit zéro, tous les transistors associés, par exemple les transis- tors Q1, Q9 et Q17, sont dans un état bloqué ou "flottant". Dans le cas de toutes les lignes de sortie de terme de produit 60 restantes, il y a au moins un transistor qui est conducteur, ce qui fait que toutes les autres lignes de sortie de terme de produit 1-7 sont placées à l'état haut et invalidées. Si un fusible est intact pour le terme de pro- duit 0, les huit termes de produit seront tous à l'état haut et le signal de sortie de l'amplificateur de détec- tion 22 sera à l'état bas. Si un fusible est ouvert dans le terme de produit 0, les termes de produit 1-7 seront & l'état haut, pour la raison expliquée ci-dessus, et le terme de produit 0 sera à l'état bas, faisant ainsi pas- ser la sortie de l'amplificateur de détection 22 à l'état haut. De cette manière, les moyens de détection du réseau, c'est-à-dire l'amplificateur de détection 22, qui détec- tent l'état des sorties du réseau 20 pendant le fonctionne- ment du circuit 10 au cours de son fonctionnement en ser- vice, sont utilisés pendant le test de vérification. Le circuit de sélection de ligne d'entrée 80 de la figure 1 est représenté de façon plus détaillée sur la figure 3. Si la ligne de commande FB/DIR est à l'état haut pendant la programmation ou la vérification, Q31 et Q32 passent à l'état conducteur et font passer à l'état bas les lignes de fixation de niveau w et x, pour invali- der les sorties directes-normale et de complément, 50 et 52, du circuit tampon d'entrée 15. Simultanément, Q33 et Q35 passent à l'état conducteur au cours du blocage de Q34 et Q35. Ceci permet aux lignes de fixation de niveau y et z de prendre l'état flottant, de façon à valider les sor- ties de réaction normale et de complément 54 et 56 du cir- cuit tampon d'entrée 15. Si la ligne FB/DIR est à l'état bas pendant la programmation ou la vérification, on est en présence de la situation inverse, dans laquelle les deux sorties di- rectes 50 et 52 des circuits tampons d'entrée sont vali- dées et les deux sorties de réaction 54 et 56 des cir- cuits tampons d'entrée sont invalidées. On notera que Q37 et Q38 ne sont pas activés pendant ces procédures. Ces dispositifs ne sont activés que lorsque la ligne TFD NORM ou la ligne TFD COMP sont élevées à une tension de niveau supérieur, d'environ 20V, ce qui ne se produit pas pen- dant ces opérations. L'adjonction de Q37 et Q38 et de leurs circuits associés permet d'invalider toutes les lignes de sortie normales ou toutes les lignes de sortie de complément. Comme on l'expliquera, ceci permet d'invalider toutes les lignes de sortie du circuit tampon d'entrée 15, sauf une. Si à un instant quelconque la ligne TFD NORM est élevée, sur la borne 90, à un niveau zener supérieur d'en- viron 20V, Q38 devient conducteur et fait passer à l'état bas les lignes de fixation de niveau x et z, pour invali- der les lignes de sortie de complément directe et de réac- tion, 52 et 56, tout en laissant actives les lignes de sortie normales 50 et 54. Si la ligne TFD COMP est élevée sur la borne 92 à un niveau zener supérieur, Q37 devient conducteur et fait passer à l'état bas les lignes w et y pour invalider les li- gnes normales directe et de réaction 50 et 54, tout en lais- sant actives les lignes de sortie de complément 52 et 56. Du fait que ces lignes ne sont activées que par le niveau zener supérieur et non pas le niveau zener normal d'environ 12V, il est possible de connecter ces lignes à des broches d'en- trée déjà utilisées pour d'autres fonctions, au lieu d'ajou- ter des broches d'entrée uniquement pour les signaux TFD NORM et TFD COMP. On va maintenant décrire le fonctionnement de -l'ensemble des circuits de vérification et de test. On sélectionne un emplacement de terme de produit pour un am- plificateur de détection 22-29 en passant dans le mode de vérification et en appliquant un signal d'entrée d'adres- se approprié à partir du circuit tampon d'adresse AO-A2, 79. Sur la base de l'adresse, les circuits sélecteurs de produit de test fonctionnel dynamique 70-77 font passer à l'état flottant l'un des 8 termes de produit 60 et font passer le reste A l'état haut actif. Sept circuits tam- pons d'entrée sont invalidés par le passage de leurs li- gnes d'entrée directes à un niveau normal de tension zener haute de 12V, de la manière bien connue. Du fait qu'un seul circuit tampon d'entrée est toujours actif, il ne reste que quatre lignes d'entrée. Les paires des lignes de fixation de niveau w, x ou y, z passent à l'état bas pour invalider les sorties 50 et 52 ou les sorties 54 et , respectivement, du circuit d'attaque direct 82 ou du circuit d'attaque de réaction 84. La ligne de commande FB/DIR achemine par l'intermédiaire du commutateur 86 le signal provenant de la ligne d'entrée pour laquelle le circuit d'attaque 82 ou 84 est toujours actif. A ce point, toutes les lignes d'entrée allant vers le circuit tampon d'entrée sélectionné sont invalidées, à l'exception d'une paire formée par une ligne normale et une ligne de complé- * ment. Une opération de vérification se déroule de la manière suivante. Une fois qu'une seule ligne d'entrée est sélectionnée, un niveau de tension TTL est appliqué à l'en- trée directe de son circuit tampon. Un niveau TTL haut sé- lectionne la ligne d'entrée normale et un niveau TTL bas sélectionne la ligne d'entrée de complément. Si un fusible se trouvant à l'emplacement sélectionné est intact, celui- ci fait passer au niveau haut la source de courant d'am- plificateur de détection 22-29 et produit un niveau bas à sa sortie. Si un fusible se trouvant à l'emplacement sé- lectionné est ouvert, la source de courant d'amplifica- teur de détection fait passer le terme de produit à l'état bas et fait apparaître un niveau haut à la sortie de l'amplificateur de détection. On contrôle de cette ma- nière le réseau complet pour vérifier qu'il comporte la configuration correcte de fusibles ouverts. Pour effectuer un test en alternatif avant de programmer le réseau logique 20, le circuit fonctionne de la manière suivante. Premièrement, on invalide toutes les lignes d'entrée, à l'exception d'une paire comprenant une ligne normale et une ligne de complément, comme expliqué ci-dessus. On applique ensuite un niveau zener supérieur de 20V soit sur la broche TFD NORM 90, pour contrôler la ligne d'entrée directe, soit sur la broche TFD COMP 92, pour contrôler la ligne d'entrée de complément. On accom- plit le test en alternatif en commutant alternativement la broche d'entrée sélectionnée du circuit tampon d'entrée 15, à la vitesse normale, entre des niveaux de test TTL bas et haut (0-3 volts), et en observant les signaux sur les bro- ches de sortie 01-08 du réseau 20. Lorsque la ligne d'en- trée sélectionnée passe au niveau haut, le terme de produit sélectionné passe au niveau haut et la broche de sortie pas- -se au niveau haut. Lorsque la ligne d'entrée sélectionnée passe au niveau bas, le terme de produit sélectionné passe au niveau bas, du fait que toutes les autres lignes d'en- trée sont invalidées, et la sortie passe au niveau bas. En mesurant le retard entre les transistors de la broche d'en- trée et de la broche de sortie, pour chaque combinaison de terme de produit/ligne d'entrée, on peut effectuer un test fonctionnel dynamique complet, en alternatif, sur tous les chemins de signal possibles, avant de fournir des circuits non programmés à un utilisateur. Dans les opérations de vérification comme dans les opérations de test en alternatif, les chemins de signal actif sont les mêmes que ceux qui sont actifs, selon diverses combinaisons, dans une application caractéristique d'un circuit programmé, chez un utilisateur. Du fait qu'on peut tester chaque chemin individuellement et indépendamment de tous les autres, et du fait que le test se déroule avec des signaux correspondant aux tensions et aux fréquences normales du circuit, on est davantage assuré qu'une combi- naison choisie quelconque de ces chemins fonctionnera cor- rectement dans n'importe quelle application arbitraire chez un utilisateur. Ce qui précède signifie que des composants uti- lisés par des concepteurs de circuits seront de façon plus certaine testés d'une manière plus complète et plus exac- te, pour garantir des performances élevées. Les rendements fonctionnels et de programmation observés par l'utilisa- teur sont améliorés, de même que les rendements des testsen alternatif. En outre, du fait qu'il est possible de garan- tir des spécifications de vitesse en alternatif sur la base de tests réels, au lieu de se fier à des distributions sta- tistiques d'échantillons de taille réduite, les spécifica- tions pourront garantir des vitesses plus élevées en alter- natif. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit de réseau logique programmable,carac- térisé en ce qu'il comprend: une matrice de réseau logi- que programmable (20); cette matrice comprenant un ensem- ble de lignes d'entrée (50, 52, 54, 56) et un ensemble de lignes de sortie (01-08); des moyens de détection (22-29) pour chacune des lignes de sortie (01-08), destinés à dé- terminer l'état logique de chaque ligne pendant le fonc- tionnement du circuit logique programmé; et des moyens de vérification (70-77) destinés à utiliser les mêmes moyens de détection (22-29) pour vérifier si le réseau logique (20) a été correctement programmé. 2. Circuit de réseau logique programmable selon la revendication 1, caractérisé en ce que les moyens de vérification (70-77) comprennent des moyens destinés à détecter l'état logique d'une telle ligne de sortie (01- 08) dans ses conditions normales de fonctionnement, tout en invalidant simultanément toutes les lignes de sortie restantes. 3. Circuit de réseau logique programmable selon la revendication 2, caractérisé en ce que les moyens de détection (22-29) pour chaque ligne de sortie (01-08) ac- complissent également une fonction logique sur les signaux qui leur sont appliqués. 4. Circuit de réseau logique programmable,carac- térisé en ce qu'il comprend: une matrice de réseau logique programmable (20); cette matrice comprenant un ensemble de lignes d'entrée (50, 52, 54, 56) et un ensemble de m lignes de sortie (01-08) arrangées en n sous-groupes qui sont con- nectés ensemble pour former n sorties de circuit; des mo- yens de détection (22-29) pour chacune des n sorties de cir- cuit, destinés à déterminer l'état logique de ces sorties pendant le fonctionnement du circuit logique programmé; et des moyens de vérification (70-77) destinés à utiliser les mêmes moyens de détection (22-29), pour vérifier si le réseau 2566210' logique (20) a été correctement programmé. 5. Circuit de réseau logique programmable selon la revendication 4, caractérisé en ce que les moyens de vérification (70-77) comprennent des moyens destinés à dé- tecter l'état logique d'une seule ligne de sortie (01-08) dans chacun des n sous-groupes, dans ses conditions norma- les de fonctionnement, tout en invalidant simultanément toutes les lignes de sortie restantes dans chacun des n sous-groupes. 6. Circuit de réseau logique programmable selon la revendication 5, caractérisé en ce que les moyens de détection (22-29) pour chaque ligne de sortie accomplissent également une fonction logique sur les signaux qui leur sont appliqués. 7. Circuit de réseau logique programmable compre- nant: une matrice de réseau logique programmable (20), cette matrice comprenant un ensemble de lignes d'entrée (50, 52, 54, 56) et de sortie (01-08); des moyens (40-47) destinés à diriger des lignes sélectionnées parmi les li- gnes de sortie (01-08) vers la matrice de réseau logique programmable (20) , en tant que lignes d'entrée de réaction; un ensemble de circuits tampons d'entrée (12-19), chacun d'eux dirigeant au moins quatre lignes d'entrée (50, 52, 54, 56) vers la matrice de réseau logique (20), à savoir une ligne d'entrée directe et une ligne d'entrée de réac- tion et le complément logique de chacune d'elles; et des moyens de détection (22-29) pour chacune des lignes de sor- tie (01-08) destinés à déterminer leur état logique; carac- térisé en ce qu'il comporte des moyens destinés à tester en alternatif un circuit de réseau logique non programme, comprenant: des moyens (80) destinés à invalider tous les circuits tampons d'entrée (12-19) sauf un; des moyens des- tinés à invalider soit les deux lignes d'entrée normales (50, 54), soit les deux lignes d'entrée de complément (52, 56) du seul circuit tampon d'entrée qui n'est pas invalidé, ce qui ne laisse qu'une seule ligne d'entrée non affectée pour la matrice de réseau logique (20); des moyens desti- nés à appliquer un signal alternatif au circuit tampon d'entrée, ce qui produit un signal alternatif associé qui est appliqué à une ligne d'entrée sélectionnée, le signal alternatif et le signal associé ayant des amplitudes et des fréquences pratiquement identiques à celles utilisées dans le fonctionnement du circuit de réseau logique après qu'il a été programmé; et des moyens (70-77, 22-29) desti- nés à détecter le signal de sortie du circuit de réseau logique pour tester la matrice de réseau logique (20).