Brevet FR2565051A1 — publié le 19851129

La présente invention concerne un système de transmission de multiplex de grand débit sur un certain nombre de canaux ayant respectivement des capacités inférieures à celle du multiplex, mais dont la somme est au moins égale à celle du multiplex. Dans certaines applications de télécommunication, telles qu'en vidéocommunication, le débit du multiplex temporel à transmettre atteint 300 Mbit/s. Les canaux porteurs de tels débits n'existent pas toujours. Par contre, on dispose assez couramment de canaux porteurs allant au-delà de 150 Mbit/s. Un objet de la présente invention consiste à utiliser des canaux porteurs de plus faibles capacités en parallèle pour transmettre un multiplex de plus grande capacité. Suivant une caractéristique de l'invention, il est prévu un système de transmission de multiplex de grand débit dans lequel ledit multiplex est démultiplé en n sous-multiplex transmis séparément dans des canaux porteurs à la sortie desquels lesdits n sous-multiplex sont multiplexés pour reformer le multiplex de grand débit. L'éclatement du multiplex de grand débit ne présente aucune difficulté. Par contre, la reformation exige de prendre un certain nombre de précautions. En effet, les temps de transmission dans les canaux porteurs séparés peuvent être différents, ce qui rend nécessaire un réalignement des sous-multiplex avant le multiplexage. Un objet de l'invention consiste à prévoir un système de réalignement des sous-multiplex. Dans la demande de brevet européen nO 83460007.4 déposée par les présents demandeurs le 22 décembre 1983 et intitulée "Circuit d'alignement de blocs d'informations numériques de longueur fixe", il est décrit un circuit d'alignement sur une référence externe de blocs d'informations numériques accompagnés d'un signal de cadrage indicatif de début de bloc, comportant une mémoire organisée en file à x entrées parallèles, dont un groupe de y entrées est prévu pour recevoir, en début de bloc, le signal de cadrage et dont les (x-y) autres entrées sont prévues pour recevoir séquentiellement l'ensemble du bloc d'informations numériques divisé en mots de (x-y) bits chacun, le circuit d'alignement comportant encore des premiers moyens logiques pour transmettre à la mémoire FiFo un signal d'horloge de lecture, les premiers moyens logiques étant contrôlés par un circuit délivrant un signal d'autorisation de lecture en réponse à la délivrance du signal de référence externe alors que la mémoire FiFo n'est pas vide, et des seconds moyens logiques de contrôle du cadrage du bloc d'informations numériques sortant sur le signal de référence externe, les seconds moyens logiques comportant des moyens pour agir sur la commande d'écriture dans la mémoire FiFo de façon à interrompre l'écriture lorsque les trois conditions suivantes sont simultanément remplies: - les y sorties de la file correspondant aux y entrées déli vrent un signal différent du signal de cadrage, - un signal indicatif de l'état de remplissage de la mémoire FiFo indique que celle-ci n'est pas vide, et - un signal externe correspondant au signal de référence exter ne est présent. Les objets de l'invention mentionnés ci-dessus sont atteints en utilisant les procédés et en mettant en oeuvre des combinaisons de moyens définis dans la partie caractérisante de la revendication principale complétée par les revendications dépendantes. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un bloc-diagramme schématique d'un système suivant l'invention, la Fig. 2 est un bloc-diagramme d'un circuit de reformation de multiplex utilisé dans le système de la Fig. 1, la Fig. 3 est le schéma d'un circuit d'alignement utilisé dans le circuit de reformation de la Fig. 2, la Fig. 4a est un diagramme illustrant la structure des trames d'un multiplex cyclique classique, les Figs. 4b et 4c sont les diagrammes illustrant les structures des multiplex cycliques obtenus en divisant les octets du multiplex de la Fig. 4a en demi-octets, et la Fig. 5 montre des diagrammes de créneaux vides de multiplex de paquets avant et après division. A la Fig. 1, on a montré un canal porteur 1 transportant un multiplex de débit D à l'entrée d'un circuit d'éclatement 2 du multiplex, désigné par la suite par le terme démultiplexeur, comportant deux sorties reliées à deux canaux porteurs 3 et 4 de débit D/2. Les canaux porteurs 3 et 4 sont reliés aux entrées d'un circuit de reformation de multiplex 5, appelé par la suite de multiplexage dont la sortie est reliée à un canal porteur de débit D. A la Fig. 1, on a également représenté en TR1 un train de blocs d'informations numériques (a b c d e . . .) transmis sur le canal 1. Dans le démultiplexeur 2, le bloc a est aiguillé sur le canal 3, le bloc b sur le canl 4, le bloc c sur le canal 3, le bloc d sur le canal 4, et ainsi de suite, si bien que l'on obtient sur le canal 3 un train (a c e . . .) représenté en TR3 et sur le canal 4 un train (b d f . . .) représenté en TR4. A la sortie du démultiplexeur 2, chaque bloc des deux trains TR3 et TR4 occupe dans le temps une durée double de celle qu'il occupait dans le canal 1. Sous une autre forme, à la sortie du démultiplexeur 2, le début du bloc b dans le canal 4 survient au milieu du bloc a dans le canal 3, et ainsi de suite. I1 n'y a, au départ, que ce décalage temporel d'un demi-bloc entre les deux trains TR3 et TR4 à débit D/2. On suppose que, pour une raison quelconque, le temps de transit par le canal 3 est plus long que celui du canal 4. Cela peut, par exemple, s'expliquer du fait que le câble du canal 3 est plus long que celui du canal 4. Avant d'effectuer le multiplexage proprement dit dans le circuit de multiplexage 5, il pourra donc être nécessaire de retarder le train TR3 par rapport au train TR4. La Fig. 2 représente le bloc-diagramme du circuit de multiplexage 5 qui comprend deux interfaces de réception 7 et 8, deux circuits de cadrage de trame 9 et 10, deux convertisseurs sérieparallèle 11 et 12, deux registres tampons 13 et 14, un circuit d'alignement 15 et un convertisseur parallèle-série 16. Les entrées des interfaces de réception 7 et 8 sont respectivement reliées aux extrémités entrantes des canaux 3 et 4. Les interfaces de réception 7 et 8 traitent classiquement les signaux appliqués par les canaux 3 et 4, et fournissent en parallèle les signaux régénérés et les signaux d'horloge. Ainsi, l'interface de réception 7 comporte une sortie Il délivrant les bits d'information du train TR3 et une sortie H1 délivrant l'horloge bit. D'une manière similaire, l'interface de réception 8 comporte une sortie I2 délivrant les bits d'information du train TR4 et une sortie H2 délivrant l'horloge bit. Les horloges bit étant identiques dans les deux canaux à la sortie du démultiplexeur, les horloges récupérées H1 et H2 sont synchrones. Les sorties I1 et H1 sont respectivement reliées, d'une part, aux entrées de signal et d'horloge du circuit de cadrage en trame 9 et, d'autre part, aux entrées de signal et d'horloge du convertisseur série-parallèle 11. Les sorties I2 et H2 sont respectivement reliées, d'une part, aux entrées de signal et d'horloge du circuit de cadrage en trame 10 et, d'autre part, aux entrées de signal et d'horloge du convertisseur série-parallèle 12. La sortie parallèle à E fils du convertisseur 11, avec p =4 dans l'exemple décrit, est reliée à l'entrée parallèle du registre tampon 13. La sortie parallèle à E fils du convertisseur 12 est reliée à une entrée de données DI du circuit d'alignement 15 dont la sortie de données utiles D0, également à p fils, est reliée à l'entrée du registre tampon 14. Les sorties des registres tampons 13 et 14 sont reliées aux entrées parallèles correspondantes du convertisseur 16 dont la sortie série restitue le train TR1. Pour délivrer les bits en série, l'entrée de lecture du convertisseur 16 est reliée à la sortie d'un doubleur de fréquence dont l'entrée est reliée à la sortie H1 de l'interface de réception 7. On suppose que les informations du train TR1 sont arrangées en trames de longueur fixe formées chacune d'un nombre entier de mots, tels que des octets. Dans la suite, on considérera plus particulièrement une information composée de trames cycliques. Dans la suite également, on supposera que le démultiplexeur 2 traite le train TR1 mot par mot en partageant chaque mot en un premier et un second demi-mot, les premiers demi-mots constituant le train TR3 et les seconds le train TR4. Les circuits de cadrage de trame 9 et 10 comportent les moyens adéquats pour délivrer un signal indiquant la réception du debut de chaque demi-trame reçue et pour délivrer le rythme mot de réception des trains TR3 ou TR4. Ainsi, le circuit 9 a une sortie DTR3 délivrant le signal de chaque début de demi-trame et une sortie HM3 délivrant le rythme mot. Le circuit 10 a des sorties semblables DTR4 et HM4. Les sorties DTR3 et DTR4 sont respectivement reliées à deux entrées correspondantes DP et ST3 du circuit d'alignement 15. La sortie HM3 est reliée aux entrées de commande de transfert des registres tampons 13 et 14, ainsi qu'à l'entrée d'horloge de lecture HL du circuit d'alignement 15. La sortie HM4 est reliée à l'entrée d'horloge d'écriture HE du circuit d'alignement 15. Le circuit d'alignement 15 comprend encore une entrée PP indiquant la présence d'information utile à traiter dans le circuit d'alignement. On verra dans la suite comment est activée cette entrée PP. Dans le circuit d'alignement 15 de la Fig. 3, l'entrée DI est reliée à p entrées de données d'une file d'attente FE de type premier entré - premier sorti (FiFo en terminologie anglo-saxonne). L'entrée DP est reliée à une autre entrée de données de la file FE. La mémoire file FE est prévue pour contenir une suite de mots de (p+l) bits chacun. L'entrée d'horloge d'écriture de la file FE est reliée à la sortie d'une porte ET PVE qui a sa première entrée reliée à l'entrée HE. Les sorties de données de la file FE sont reliées aux p fils de la sortie DO. transmettant les données utiles, et à un fil f2 transmettant un signal ST2 de début de paquet et qui est l'équivalent, en sortie de file, du signal appliqué en DP. L'entrée d'horloge de lecture est reliée à la sortie d'une porte ET PVL qui a sa première entrée reliée à l'entrée HL. La seconde entrée de la porte ET PVE constitue une entrée de validation d'écriture VE, tandis que la seconde entrée de la porte ET PVL constitue une entrée de validation de lecture VL. La file FE comporte encore une sortie d'indication de file vide FV, qui est à "1" uniquement quand la file est vide. L'entrée de validation d'écriture VE est reliée à la sortie d'une porte ET PF1 dont la première entrée est reliée à l'entrée PP et la seconde entrée à la sortie Q d'une bascule BVE du type D. L'entrée de mise à "1" de la bascule BVE est reliée à la sortie d'une porte ET PF2 dont la première entrée est reliée à l'entrée DP et la seconde à la sortie FV qui est à "1" quand la file FE est vide. Son entrée D est reliée à la sortie d'une porte NON-ET à trois entrées PF3, par l'intermédiaire d'une porte ET PF4 dont l'autre entrée est reliée à la sortie Q de la bascule BVE. Ainsi, la bascule BVE ne peut etre mise à "1" que par le signal de sortie de la porte PF2. La porte PF3 a une première entrée reliée à la sortie d'un inverseur IF1 dont l'entrée est reliée à la sortie FV, une seconde entrée reliée à la sortie d'un inverseur IF2 dont l'entrée est reliée au fil f2, et une troisième entrée reliée à l'entrée STS. L'entrée d'horloge de la bascule BVE est reliée à l'entrée d'horloge de lecture HL. L'objet de la présente invention n'étant pas la structure du circuit de la Fig. 3, la description de son fonctionnement ne sera pas détaillé. Pour une description complète, on pourra se reporter à la demande de brevet européen déjà mentionnée dans le préambule. I1 sera simplement rappelé que les données sont délivrées par la file FE au rythme de l'horloge de lecture HL, sans référence de phase avec l'horloge d'écriture HE. La fonction d'autosynchronisation du circuit 15 suppose que les informations appliquées à l'entrée DI sont struc turées en blocs ou trames de longueur fixe. Le chargement d'un début de bloc, c'est-à-dire du premier mot d'un bloc, est signifié à la file FE par le marquage de l'entrée DP.L'alignement des trames du train de sortie de la file FE est assuré quand la sortie ST2 délivre un signal en synchronisme avec le signal appliqué à l'entrée ST3. On va maintenant considérer, à titre d'exemples, deux applications du système de la Fig. 1, en décrivant le fonctionnement du circuit de la Fig. 2. Dans un premier exemple, le train TR1 est un multiplex cyclique classique, tel que les multiplex à hauts débits dérivés des multiplex MIC de base. On sait que les multiplex cycliques sont constitués par des trames récurrentes d'information. Ces trames ont une structure constante et sont synchronisées par l'insertion d'un motif de verrouillage de trame VT, comme le montre la Fig. 4a. Chaque trame est constituée d'un nombre entier d'octets. On suppose que le démultiplexeur 2 divise chacun des octets en deux demi-octets dont l'un transmis sur 3 et l'autre sur 4. Ainsi, les trains TR3 et TR4 sont constitués de suites de demi-octets, avec un demi-octet VT/2 au début de chaque trame, comme le montrent les Figs. 4b et 4c. Chaque circuit 9 ou 10 est capable, comme cela est classique dans les récepteurs de multiplex cycliques, de reconnaitre le signal VT/2 et d'en déduire le signal DTR3 ou DTR4. D'autre part, ils sont capables de restituer, cadrée en phase, l'horloge des quartets qu'ils reçoivent pour en déduire les signaux HM3 et HM4. Comme l'horloge de lecture de la file FE, Fig. 3, est HM3 et que l'alignement des trames est réalisé par le signal DTR3, il apparait bien que chaque demi-octet est délivré par le circuit 15 au même moment que le demi-octet complémentaire est délivré par le registre 11. On retrouve donc à l'entrée du convertisseur 16 les octets du train TR1. En pratique, le signal PP indiquant la présence d'information à l'entrée du circuit d'alignement peut être délivré par le circuit 9 ou 10 dès que l'alignement correct a été obtenu. Le signal PP est à zéro quand la synchronisation est perdue dans le circuit 9 ou 10. Dans un second exemple, le train TR1 est un multiplex de paquets, tel que, par exemple, celui qui a été décrit dans le brevet FR-A-2 535 135. Dans ce multiplex, les paquets sont des blocs de données de longueur fixe de N octets, avec, à titre d'exemple N = 16. Le premier octet du paquet est l'étiquette qui permet d'identifier le paquet sur le multiplex. Les quinze octets suivants transportent l'information utile proprement dite. Le support du multiplex est lui-m8me divisé en intervalles de temps de longueur fixe égale à celle d'un paquet. Un intervalle de temps peut etre vide quand il ne contient pas de paquet, ou occupé quand il en contient un. Dans le premier cas, l'octet de créneau formant l'étiquette correspond à un motif spécial, reconnaissable pour le verrouillage du multiplex. La- Fig. 5 montre d'abord la structure d'un créneau vide décrite dans le brevet FR-A-2 535 135 mentionné ci-dessus. Dans ce créneau, le premier octet a la configuration 11110000, suivi de l'alternance 1010... Pour que les deux circuits 9 et 10 soient identiques, il est proposé que le démultiplexeur 2 divise le train TR1 deux bits par deux bits afin d'obtenir les créneaux vides des trains TR3 et TR4 qui sont montrés à la Fig. 6. I1 apparalt que le quartet de toto d'un créneau vide est 1100 suivi de la suite 1010... Les circuits de cadrage de trame 9 et 10 sont supposés contenir les moyens pour reconnaître les quartets 1100, suivi de la suite alternée. Dans les système décrits ci-dessus, on a vu qu'il était pos sible, pour des trains d'octets, de diviser les octets en deux demi-octets, ou encore de faire la division deux bits par deux bits. I1 serait également possible de faire la division bit par bit. Pour des trains ordonnés en multiplet de capacité supérieure, on pourrait concevoir d'autres rapports de division. Par ailleurs, dans les systèmes décrits ci-dessus, on prévoit la division du trafic d'un canal sur deux canaux, mais il est bien évident qu'on pourrait le diviser sur plus de deux canaux, par exemple trois. On aurait alors des circuits de réalignement semblables à celui de la Fig. 2, l'horloge de mot du train le plus en retard commandant les lectures des multiples circuits d'alignement 15. REVENDICATIONS 1) Système de transmission de multiplex de grand débit, caractérisé en ce que ledit multiplex de grand débit (TR1) est démultiplexé en n sous-multiplex de débits inférieurs (TR3, TR4) transmis séparément dans des canaux porteurs (3, 4) à la sortie desquels lesdits n sous-multiplex sont multiplexés pour reformer ledit multiplex de grand débit (TR1). 2) Système suivant la revendication 1, dans lequel lesdits canaux porteurs (3, 4) ont des temps de transmission légèrement différents, caractérisé en ce qu'à la sortie desdits canaux lesdits n sous-multiplex sont réalignés sur celui transmis par le canal le plus lent (TR3), avant d'être multiplexés. 3) Système suivant la revendication 1 ou 2, caractérisé en ce qu'il comporte (n-l) groupes formés chacun d'une interface de réception (8), d'un convertisseur série-parallèle (12), d'un circuit de cadrage de trame (10) et d'un circuit d'alignement à mémoire en file (15), chaque groupe étant respectivement associé à un sous-multiplex (TR4), de telle sorte que chaque interface de réception (8) délivre le train de bits reçu (I2) et l'horloge bit (H2) du train reçu, chaque train reçu étant appliqué au convertisseur série-parallèle associé (12), chaque circuit de cadrage de trame (10) recevant le train de bit (I2) et délivrant un signal de début de trame (DTR4) et un signal d'horloge-mot (HM4), ledit système comportant en outre un interface de réception supplémentaire (7), un convertisseur sérieparallèle supplémentaire (11) et un circuit de cadrage de trame supplémentaire (9) associés au n sous-multiplex, dans chaque groupe l'écriture de signaux délivrés par chaque convertisseur sérieparallèle (12) dans son circuit d'alignement associé (15) étant effectuée sous la commande de l'horloge-mot (HM4) du circuit de cadrage associé (10) tandis que la lecture dudit circuit d'alignement (15) est effectuée sous la commande de l'horloge-mot (HM3) et du signal de début de trame (DTR3) transmis par le circuit de cadrage supplémentaire (9), les signaux parallèles délivrés par les (n-l) circuits d'alignement (15) et par le convertisseur série-parallèle supplémentaire (11) constituant le signal du multiplex reformé (TR1). 4) Système suivant la revendication 3, caractérisé en ce que les signaux parallèles délivrés par les (n-1) circuits d'alignement (15) et par le convertisseur série-parallèle supplémentaire (11) sont appliqués en parallèle à un convertisseur parallèle-série (13, 14) pour reformer lé multiplex d'origine sous forme série. 5) Système suivant l'une des revendications 1 à 4, caractérisé en ce que le multiplex est un multiplex de circuits et dans lequel le multiplex initial est divisé en n sous-multiples de circuits. 6) Système suivant lrune des revendications 1 à 4, caractérisé en ce que le multiplex transmis est un multiplex de paquets cyclique. 7) Système suivant l'une des revendications 1 à 4, dans lequel le multiplex transmis est un multiplex cyclique, caractérisé en ce que n est égal à deux et en ce que chaque multiplet du multiplex cyclique est divisé en deux demi-multiplets. 8) Système suivant l'une des revendications 1 à 4, dans lequel le multiplex transmis est un multiplex de paquets ordonnés en octets où les paquets vides commençent par une étiquette de configuration 11110000 suivi d'une suite alternée de 1 et de 0, caractérisé en ce que n est égal à deux et en ce que le multiplex est démultiplexé deux bits par deux bits.