Brevet FR2564241A1 — publié le 19851115

Procédé de fabrication de circuits intégrés du type silicium sur isolant. La présente invention a pour objet un procédé de fabrication de circuits intégrés du type silicium sur isolant. Elle permet en particulier la réalisation de circuits intégrés comportant des composants de type MOS ou de circuits intégrés comportant à la fois des composants de type MOS et des composants de type bipolaire, sur un support isolant. La technologie silicium sur isolant ou technologie SSI constitue une amélioration sensible par rapport aux techniques standards dans lesquelles les composants sont réalisés directement sur un substrat en silicium massif. En effet, l'emploi d'un support isolant conduit à une forte diminution des capacités parasites, à une simplification notable des procédés de fabrication, notamment des circuits CMOS (MOS complémentaire), à une augmentation de la densité d'intégration et à une meilleure tenue des circuits aux hautes tensions. La principale technologie SSI connue actuellement est la technologie SOS (Silicon On Sapphire en terminologie anglo-saxonne) dans laquelle les composants sont réalisés dans une couche mince de silicium, épitaxiée sur du saphir isolant. Cette technologie présente plusieurs inconvénients. En particulier, le coût du substrat en saphir est élevé et l'épitaxie de la couche mince sur le substrat est difficile à réaliser. Par ailleurs, cette couche mince de silicium présente un grand nombre de défauts résultant du procédé d'obtention. Pour remédier à ces inconvénients, d'autres technologies ont été recherchées. Parmi ces technologies, on distingue celles faisant appel à la recristallisation d'une couche de silicium amorphe, déposée sur un substrat amorphe tel que l'oxyde de silicium, mais cette technologie présente des inconvénients liés à la mauvaise qualité d'-interface silicium-isolant (canal parasite à l'interface), et celles dans lesquelles le matériau isolant est réalisé a posteriori, c'est-à-dire à partir de si#licium monocristallin massif. Dans ces dernières, le matériau isolant est par exemple obtenu en oxydant thermiquement le monocristal de silicium puis en amincissant le silicium monocristallin restant afin de ne garder qu'une mince couche de silicium sur l'oxyde. La tenue mécanique de l'ensemble peut être assurée au moyen d'une couche épaisse de silicium polycristallin dé-posée sur l'oxyde de silicium avant l'amincissement, du coté opposé à celui du silicium monocristallin restant. Cette technologie est complexe et extrêmement délicate à mettre en oeuvre. Plus récemment, on a envisagé d'utiliser les propriétés du silicium poreux pour obtenir le matériau isolant. Les procédés correspondants consistent à rendre poreuse, par exemple par attaque anodique, la région du silicium, entourant la partie du silicium monocristallin que l'on veut utiliser, puis à oxyder cette région poreuse. La vitesse d'oxydation du silicium poreux étant très grande devant celle du silicium monocristallin, ce dernier est conservé intact et se trouve, alors, totalement entouré par de l'oxyde de silicium. La difficulté, dans ce type de procédé, est de définir, dans les trois dimensions de l'espace, la région rendue poreuse par l'attaque anodique. Pour cela, on utilise soit la sélectivité de l'attaque anodique entre le silicium du type n et le silicium de type p, procédé connu sous le nom de procédé FIPOS, soit la sélectivité entre le silicium de type n et le silicium de type n et le silicium de type n ou p. Ce dernier procédé, notamment décrit dans un article de Applied Physics Letters, 42 (4) du 15 février 1983, pages 386 à 388, intitulé "Complete dielectric isolation by highly selective and self-stopping formation of oxidized porous silicon", requiert une série d'implantations ioniques à très hautes énergie et dose pour définir les zones d'isolement autour des composants, ce qui conduit, du point de vue économique, à rendre ce procédé pratiquement inutilisable. La présente invention a justement pour objet un procédé de fabrication de circuits intégrés du type silicium sur isolant permet-tant de remédier aux différents inconvénients donnés ci-dessus. Ce procédé, permet, en particulier, de réaliser des composants in tégrés de type MOS ou bipolaire dans des îlots de silicium monocristallin, isolés sur toutes leurs faces, tout en évitant les étapes d'implantation à très hautes énergie et dose pour la définition des zones d'isolement De façon plus précise, l'invention a pour objet un procédé de fabrication, en technologie silicium sur isolant, d'un circuit intégré comportant des composants, notamment de type MOS, caractérisé en ce qu'il comprend les étapes successives suivantes a) - réalisation dans un substrat en silicium mono cristallin de type n ou p d'une couche de type n b) - épitaxie d'une couche de silicium du type n ou p sur le substrat et la couche n, c) - réalisation dans la couche de silicium et le substrat, de tranchées définissant des régions de type n+ au-dessus desquelles seront réalisés les composants de type MOS, en utilisant un masque sur la couche de silicium de forme appropriée, d) - transformation du silicium des régions de type n , au-dessus desquelles seront réalisés les composants de type MOS, en silicium poreux, e) - oxydation du silicium poreux et des bords des tranchées, f) - remplissage des tranchées par un matériau, g) - élimination du masque, et h) - réalisation des composants du circuit intégré Lorsque le circuit intégré comprend, en plus des composants MOS des composants de type bipolaire de façon avantageuse, le procédé selon l'invention consiste, entre l'étape d) et l'étape e), à éliminer le masque puis à réaliser, dans la couche de silicium et le substrat, des tranchées définissant des régions de type n au-dessus desquelles seront réalisés les composants de type bipolaire, en utilisant un second masque sur la couche de silicium de forme appropriée. Le procédé de l'invention permet de réaliser des composants intégrés dans des îlots de silicium monocristallin isolés sur leurs faces inférieures, selon la technique utilisant le silicium poreux et son oxydation, et isolés latéralement, selon une technique de tranchées remplies d'un isolant. Cette technique d'isolement à l'aide de tranchées est notamment décrite dans un article IEDM de 1982 pages 237 à 240, intitu lé Deep Trench Isolated CMOS Devices". Ces tranchées constituent, avant leur remplissage d'isolant, un chemin d'accès des espèces chimiques servant d'une part, à rendre poreux le silicium sous les îlots monocristallins et, d'autre part, à oxyder ensuite ce silicium poreux. Ce procédé utilise comme matériau de base une structure identique à celle utilisée dans les procédés de fabrication de circuits intégrés bipolaires modernes et la technique de tranchées, ces dernières ne pouvant etre réalisées que dans certaines zones seulement du circuit intégré. Il permet donc d'intégrer simultanément, en technologie silicium sur isolant, des transistors bipolaires conventionnels et des transistors MOS. Selon un mode préféré de mise en oeuvre du procédé de l'invention, on réalise, juste avant l'éta- pe d'oxydation, un dopage dans les tranchées, par exemple par diffusion ou implantation d'ions, permettant d'améliorer l'isolation latérale des îlots de silicium monocristallin. De façon avantageuse, le matériau utilisé pour le remplissage des tranchées est de L'oxyde de silicium ou du silicium polycristallin. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre explicatif et non limitatif en référence aux figures annexées, dans lesquelles : - les figures 1 à 5 illustrent, schématiquement, les différentes étapes du procédé de fabrication d'un circuit intégré ne comportant que des composants de type MOS, conformément à l'invention, et - les figures 6 à 10 illustrent, schématiquement, les différentes étapes du procédé de fabrication d'un circuit intégré comportant des composants de type MOS et de type bipolaire, conformément à l'invention. En se référant aux figures 1 à 5, on va maintenant décrire le procédé de fabrication d'un circuit intégré ne comportant que des composants de type MOS. La première étape, comme représenté sur la figure 1, consiste à réaliser sur un substrat en silicium monocristallin 2 de type pe n ou p, par exemple d'orientation 100 et de conductivité comprise entre 20 et 40 Q.cm, une couche de silicium 4 de type n , par épitaxie ou par dopag#e du substrat 2. Cette couche de silicium 4, présentant une épaisseur de l'ordre de 1 um, est ensuite recouverte d'une couche de silicium 6, de type n ou p suivant le type du substrat 2 et de 1 um environ d'épaisseur, par épitaxie à partir de la couche 4. L'étape suivante du procédé consiste à réa- liser, comme représenté sur la figure 2, un masque par exemple en nitrure de silicium (Si3N4) de 1000 A d'épaisseur, sur la couche 6, recouverte ou non, selon le procédé de gravure employé dans la suite pour la réalisation des tranchées,d'une couche d'aluminium de o 500 A et permettant de définir les régions de silicium dans lesquelles seront réalisés les composants de type MOS, ou autrement dit de définir les emplacements des zones d'isolation à réaliser entre les différents composants MOS. A travers ce masque, on effectue ensuite, dans la couche de silicium 6, la couche 4 de type n et le substrat 2, des tranchées 10, par exemple à l'aide d'une gravure par plasma utilisant un mélange de tétrachlorure de carbone (CCl4) et d'oxygène comme agent d'attaque. Cette gravure permet la réalisation de tranchées 10 présentant une largeur de l'ordre de 1 pm et une profondeur de plusieurs microns. Après la réalisation de ces tranchées, on transforme le silicium de type n de la couche 4 en silicium poreux par attaque anodique, les tranchées 10 servant de chemin d'accès aux espèces chimiques permettant de rendre poreux le silicium de type n Comme représenté sur la figure 3, on réa lise ensuite à travers le masque 8, une oxydation thermique de l'ensemble de la structure. L'oxydation thermique, réalisée par exemple à 9500C pendant une heure, permet de transformer le silicium poreux de la couche 4 en oxyde de silicium et de former sur le bord des tranchées 10 une couche mince d'oxyde de silicium portant la référence 12. L'épaisseur de la couche d'oxyde 12 est fixée par le rapport des vitesses d'oxydation du silicium poreux (couche 4) et du silicium massif (substrat 2 et couche 6), ce rapport étant lui-même dépendant des conditions de l'oxydation (température, durée) et de la préparation du silicium poreux. L'épaisseur de la couche d'oxyde 12 sera de préférence égale au 1/10 de la largeur des tranchées 10, par exemple de l'ordre de 0,1 pm, afin d'assurer un bon isolement latéral entre les différents composants MOS du circuit intégré à réaliser. Avant de réaliser cette oxydation thermique, on peut éventuellement réaliser un dopage des tranchées 10, par exemple par implantation ionique, afin d'améliorer l'isolation latérale des îlots de silicium monocristallin, définis dans la couche 6 gravée, dans lesquelles seront réalisés les composants MOS. Cette implantation peut etre réalisée à l'aide d'ions de bore à une énergie de 50 KeV et à une dose de 1013 atomes par cm2. Après L'oxydation thermique, on réalise, comme représenté sur la figure 4, un remplissage des tranchées 10 par un matériau 14. Ce matériau 14, par exemple de l'oxyde de silicium ou du silicium polycristallin non dopé peut etre réalisé par dépôt, notamment par la technique de dépôt chimique en phase vapeur, à travers le masque 8. Au cas où de l'excédent de matériau 14 se trouverait hors des tranchées 10, cet excédent devra etre éliminé par exemple par un procédé dit de planarisation. Ce procédé consiste à déposer sur le maté riau 14 une couche de résine, telle que ceLLes couramment utilisées en photolithogravure, et à attaquer la résine et le matériau 14 à l'aide d'une gravure ionique réactive utilisant un mélange de trifluorure de carbone (CHF3) et 10t en volume d'oxygène avec une puissance d'excitation de 100 W, comme agent d1atta- que. Ensuite, on élimine le masque 8 par exemple au moyen d'une gravure chimique, notamment à l'aide de l'acide phosphorique (H3P04) à chaud, dans le cas d'un masque en Si3N4. La structure finale telle que représentée sur la figure 4 est ensuite employée pour la réalisation des composants MOS du circuit intégré conformément à l'état de la technique. Ceci consiste notamment à réaliser dans les îlots de silicium monocristallins définis dans la couche 6 des transistors MOS, isolés les uns des autres, comportant, comme représenté sur la figure 5, une source et un drain respectivement 16 et 18, définis notamment par implantation d'ions dans le silicium monocristallin, l'oxyde de grille 20 et la grille 22 réalisés par les procédés usuels de masquage et de gravure. En référence aux figures 6 à 10, on va maintenant décrire le procédé de fabrication, conformément à l'invention, d'un circuit intégré comportant des composants de types MOS et de type bipolaire. La première étape consiste, comme représenté sur la figure 6, à réaliser dans un substrat en silicium monocristallin 32 de type n ou p, par exemple d'orientation 100 et de conductivité comprise entre 20 et 40Q .cm, des régions de type n 34 au-dessus desquelles seront réalisés les composants. Ces régions 34 peuvent par exemple etre obtenues par diffusion ou implantation ionique dans le substrat 32 selon les techniques classiques. L'étape suivante consiste à réaliser, notamment par épitaxie, une couche de silicium 36 de type n ou p, suivant le type du substrat 32 au-dessus des régions 34 de type n Comme représenté sur la figure 7, on réalise ensuite un masque 38 sur la couche de silicium 36, par exemple en nitrure de silicium de 2000 d'épaisseur. Ce masque permet de définir les régions de silicium dans lesquelles seront réalisés les composants de type MOS, ou autrement dit les emplacements des zones d'isolation à réaliser autour des régions de type n 34a au-dessus desquelles seront réalisés les composants MOS. Cette couche de nitrure de silicium peut être recouverte ou non, selon le procédé de gravure employé dans la suite pour réaliser les tranchées, o d'une couche d'aluminium de 500 A. A travers ce masque 38, on réalise ensuite dans la couche de silicium 36 et le substrat 32, des tranchées 40 autour des régions 34a. Ces tranchées 40 peuvent être réalisées à l'aide d'une gravure par plasma utilisant un mélange de CCl4 et de 02 comme agent d'attaque. Ensuite, comme représenté sur la figure 8, on on transforme le silicium de type n des régions 34a, au-dessus desquelles seront réalisés les composants de type MOS, en silicium poreux, notamment par attaque anodique. Comme précédemment, les tranchées 40 assurent le passage des espèces chimiques servant à cette transformation. Après cette transformation, on remplace (figure 8) le masque 38 par un autre masque 42 du même type que le précédent, permettant de définir les emplacements des zones d'isolation à réaliser autour des composants de type bipolaire. A travers ce masque 42, on réalise ensuite dans la couche de silicium 36 et le substrat 32 des tranchées 44 entourant les régions de type n 34b audessus desquelles seront réalisés les composants de type bipolaire. L'étape suivante du procédé consiste à réaliser, comme représenté sur la figure 9, une oxydation thermique de l'ensemble de la structure après avoir retiré le masque 42. Comme précédemment, cette oxydation permet de transformer le silicium poreux des régions 34a en oxyde de silicium et de former un film d'oxyde de silicium 46 sur le bord des tranchées 40 et 44, de l'ordre de 0,1 pm d'epaisseur. Comme précédemment, cette oxydation thermique peut être précédée d'un dopage des tranchées 40 et 44 afin d'améliorer l'isolation latérale des îlots de silicium monocristallins définis dans la couche 36 gravée, dans lesqueLs seront réalisés les différents composants. Ensuite, on remplit les tranchées 40 et 44 d'un matériau 48 tel que de l'oxyde de silicium ou du silicium polycristallin non dopé. Ce remplissage de tranchées peut être réalisé par dépôt, notamment par la technique de dépôt chimique en phase vapeur. Après élimination de l'excédent de matériau 48 se trouvant hors des tranchées 40 et 44, on peut réaliser, selon la technique de l'art antérieur, les différents composants du circuit intégré, comme représente sur la figure 10. Le procédé décrit ci-dessus permet d'intégrer simultanément en technologie silicium sur isolant des transistors bipolaires conventionnels tels que 50 munis de leurs bases, de leur émetteur et de leur collecteur portant respectivement les références 52, 54 et 56, réalisés par diffusion ionique ou implantation ionique, ainsi que des transistors MOS tels que 58 munis de leur source, de leur drain et de leur grille respectivement 60, 62 et 64. REVENDICATIONS 1. Procédé de fabrication, en technologie silicium sur isolant, d'un circuit intégré comportant des composants, notamment de type MOS, caractérisé en ce qu'il comprend les étapes successives suivantes a) - réalisation dans un substrat en silicium mono cristallin (2, 32) de type n ou p d'une couche de type n (4, 34a, 34b), b) - épitaxie d'une couche de silicium (6, 36) de type n ou p sur le substrat (2, 32), c) - réalisation, dans la couche de silicium (6, 36) et le substrat (2, 32), de tranchées (10, 40) définissant des régions de type n (34a) au-des sus desquelles seront réalisés les composants de type MOS en utilisant un masque (8, 38) sur la couche de silicium (6, 36) de forme appropriée; d) - transformation du silicium des régions de type n (34a) au-dessus desquelles seront réalisés les composants de type MOS, en silicium poreux, e) - oxydation du silicium poreux et des bords des tranchées (10, 40, 44), f) - remplissage des tranchées par un matériau (14, 48), g) - élimination du masque (8, 38, 42), et h) - réalisation des composants du circuit intégré. 2. Procédé de fabrication selon la revendication 1, de circuits intégrés comportant des composants de type MOS et de type bipolaire, caractérisé en ce qu'il consiste, entre l'étape d) et l'étape e) à éliminer ledit masque (38) puis à réaliser, dans la couche de silicium (36) et le substrat (32) des tranchées (44) définissant des régions de type n (34b) au-dessus desquelles seront réalisés les composants de type bipolaire, en utilisant un autre masque (42) sur la couche de silicium (36) de forme appropriée. 3. Procédé de fabrication selon l'une quelconque des revendications 1 et 2, caractérisé en ce que l'on réalise juste avant l'étape e) un dopage dans les tranchées (10, 40, 44). 4. Procédé de fabrication selon l'une quelconque des revendications 1 à 3, caractérisé en ce que l'étape d) est réalisée par attaque anodique. 5. Procédé de fabrication selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le matériau (14, 48) est de l'oxyde de silicium ou du silicium polycristallin. 6. Procédé de fabrication selon l'une quelconque des revendications I à 5, caractérisé en ce que l'on réalise les tranchées (10, 40, 44) par gravure. 7. Procédé de fabrication selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le remplissage des tranchées est réalisé par dépôt. 8. Procédé de fabrication selon l'une quelconque des revendications 2 à 7, caractérisé en ce que les masques (8, 38, 42) sont réalisés en nitrure de silicium.