Brevet FR2565354A1 — publié le 19851206

PROCEDE CT Dispositif DE CIRCUITS INTEGRATEUR L'invention t cerne la fabrication des véhicules intégrés et plus particulièrement un dispositif de test test de de ces Dans le processus de tranche semiconductrice de quelques pouces de di lmètr~3 un grand diamètre, un grand i# nombre de circuits identiques -! disposés côte à côte en un réseau do lignes et colonnes s la tranche est ensuite découpée en puces carrées ou rectangulaires constituées chacune d'un seul circuit ; avant cette découpe, on procède le plus souvent à un test des circuits, dit "test sur tranche", permettant d'éliminer des circuits défectueux au lieu de les laisser suivre le processus normal de fabrication (pour éviter en particulier une opération conteuse d'encapsulation inutile pour des circuits défectueux). Ce test s'opère sous une machine de test à pointes qui permet d'appliquer mécaniquement un certain nombre de pointes conductrices sur des plages conductrices du circuit intégré à tester (notamment sur les plages de contact qui seront ultérieurement raccordées par des fils d'or aux broches du boîtier d'encapsulation du circuit). La machine de test exécute ensuite un programme de test consistant à appliquer des tensions ou courant ou états logiques variés aux pointes d'accès et à mesurer sur d'autres pointes (ou les mêmes) des tensions ou courants ou états logiques qui en résultent à chaque fois, de manière à vérifier le bon fonctionnement du circuit. La figure 1 montre de manière schématique et très agrandie la surface d'une tranche semiconductrice composée d'un réseau de puces carrées 10 qui seront ultérieurement découpées, chaque puce comportant un certain nombre de plages de contact 12 réparties tout autour des bords de la puce. On voit également sur cette figure des pointes d'accès 14 dont les extrémités viennent reposer chacune sur une plage de contact respective du circuit qui est en cours de test. Les pointes sont représentées en pointillés pour signifier qu'elles ne sont pas dans le plan de la tranche sauf à leur extrémité qui repose sur la tranche. Pour certains circuits logiques, et notamment pour des mémoires non volatiles, on souhaite tester successivement de nombreux états logiques; l'opération de test est donc longue, ce qui se traduit par une augmentation du prix de revient des circuits fabriqués, et une augmentation du coût d'investissement en machines de test pour traiter une quantité donnée de circuits fabriqués. Un but de l'invention est de réduire le temps de test global de Ensemble des puces d'une tranche. Pour cela, on propose selon l'invention de prévoir que la machine de test à pointes comporte un ensemble de pointes ayant leurs extrémités réparties dans un plan selon une configuration correspondant à la configuration globale des plages de contact d'un groupe de deux puces situées sur deux lignes et deux colonnes adjacentes du réseau de puces de la tranche. Autrement dit, les pointes reposant sur la tranche lors d'une opération de test sont en nombre double de celles qui sont nécessaires pour le test d'une seule puce, et elles sont disposées selon une configuration telle que leurs extrémités viennent sur deux puces à la fois, mais non pas sur deux puces d'une neme ligne ou deux puces d'une meme colonne (c'est-à-dire deux puces adjacentes par un bord commun), mais au contraire sur deux puces faisant partie de deux lignes adjacentes et de deux colonnes adjacentes, c'est-à-dire deux puces adjacentes par un de leurs coins seulement. Cette disposition selon l'invention permet de tester deux puces à la fois même si elles possèdent un grand nombre de plages de contact nécessaires au test (cas des circuits intégrés a grand nombre de broches de sortie) et même si ces plages sont réparties sur les quatre bords des puces, ce qui est de plus en plus souvent le cas. Plus précisément, le procédé de test individuel de circuits intégrés selon l'invention, pour tester des circuits disposés en lignes et colonnes sur une tranche ou plaquette intégrée destinée à être découpée ensuite en puces pourvues chacune de plages de contact pour la liaison avec l'extérieur, est caractérisé en ce que la plaquette est disposée sous une carte a pointes reliée à un testeur, la carte comportant des pointes dont les extrémités viennent s'appliquer simultanément sur les plages de contact de deux puces adjacentes par un de leurs coins.Le test comprend de préférence des tests sur un premier groupe de paramètres et des tests sur un second groupe de paramètres, le test s'effectuant selon la séquence suivante: application de signaux électriques à l'une des puces seulement et mesure des paramètres du premier groupe sur cette puce, obtention d'un signal d'acceptation ou de rejet de cette puce selon les résultats des mesures, application de signaux électriques à l'autre puce, la première étant isolée si elle a donné lieu à un signal de rejet et mesure des paramètres du premier groupe sur cette autre puce, obtention d'un signal d'acceptation ou de rejet de cette autre puce selon le résultat des mesures, et enfin application de signaux électriques à la ou les puces qui ont donné lieu à un signal d'acceptation, l'application étant faite simultanément et en parallèle sur les plages de contact correspondantes des deux puces si elles ont toutes deux donné lieu à un signal d'acceptation, et mesure des paramètres du second groupe sur la ou les puces qui ont donné lieu à un signal d'acceptation. En pratique, on prévoira que les mesures de paramètres du premier groupe sont des mesures analogiques, essentiellement de courants de fuites, de tensions d'alimientation etc..., tandis que les mesures de paramètres du second groupe sont essentiellement des détections d'états logiques sur les différentes plages de contact des puces. Le test sur le second groupe de paramètres conduit soit a des singaux d'acceptation ou de rejet des puces, soit, notamment pour le test des états logiques des points de mémoire, à une action de correction et plus particulièrement à une reprogrammation immédiate, par le testeur lui-m#me, des points dont l'état testé est considéré comme incorrect. En pratique, l'ensemble de test selon l'invention comprend, outre un automate de positionnement et une carte à pointes dont les pointes sont agencées pour s'appliquer à la fois sur deux puces adjacentes par un de leurs coins, un testeur couplé à la carte à pointes, l'ensemble des circuits du testeur et de la carte a pointes comprenant (quelle que soit la répartition exacte des divers é1é- ments entre le testeur et la carte à pointes), des circuits de séquencement programmables, pour appliquer par étapes successives divers signaux d'alimentation et divers signaux logiques à certaines pointes, et des circuits de détection et de traitement pour examiner et traiter les signaux présents sur diverses pointes de test à chaque étape de test, les circuits de séquencement ayant des sorties d'alimentation des puces, des sorties de données logiques et des sorties de commande de séquencement, et les circuits de détection et de traitement ayant des entrées de mesure de données analogiques et des entrées de lecture de données logiques; les sorties d'alimentation, les sorties de données logiques et éventuellement certaines entrées de mesure de données analogiques sont reliées à deux groupes identiques respectifs de pointes de test (correspondant chacune à une puce) par Fintermédiaire d'un circuit d'aiguillage commandé qui applique ces sorties et ces entrées soit à l'un des groupes soit à l'autre soit aux deux à la fois en fonction de l'état des sorties de somande de séquencement; les entrées de lecture de données logiques sont reliées directement à des pointes de test réparties en deux groupes identiques correspondant chacune à une puce. Les sorties de commande de séquencement sont reliées, de préférence par l'intermédiaire d'un décodeur, à des entrées de commande du circuit d'aiguillage. En particulier, si une étape de test d'une puce conduit à l'élaboration, par les circuits de détection et traitement, d'un signal de rejet de la puce, l'état des sorties de commande de séquencement interdira l'application simultanée aux deux puces de signaux communs de test logique. D'autres caractéristiques et avantages de l'invention apparat~ tront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels: - la figure 1, déjà décrite, représente une vue schématique d'une tranche semiconductrice comportant un réseau de lignes et colonnes de circuits intégrés, destiné à être découpé en puces individuelles - la figure 2 représente la configuration des pointes de test selon l'invention; - la figure 3 représente un exemple de réalisation du schéma électrique pour une carte a pointes selon l'invention; - la figure 4 représente très schématiquement l'ensemble de test dans lequel s'intègre la présente invention. A la figure 2, on a représenté en vue très agrandie, des pointes de test de la machine, fixées sur un cadre isolant 16 délimitant une zone contenant les extrémités de toutes les pointes de test. Cette zone peut être observée dans le champ d'un microscope faisant partie de l'automate de positionnement sur lequel est fixée la carte à pointes. Les extrémités des pointes se situent toutes dans un même plan, de façon à pouvoir reposer sur la surface plane d'une tranche semiconductrice, et ce plan se situe au-dessous du plan du cadre 16. L'ensemble est réalisé de préférence a partir d'une grille métallique (cuivre par exemple) découpée pour obtenir des broches 18, les pointes'étant constituées par de fines aiguilles 20 soudées aux extrémités des branches de la grille. Les extrémités 22 des pointes doivent venir reposer sur des surfaces carrées de quelques dizaines de microns de cOté, séparées par quelques dizaines ou centaines de microns). Ces pointes sont obliques par rapport au plan de la grille pour écarter du plan du cadre 16 le plan des extrémités des pointes. La configuration des pointes de test est, selon l'invention, celle qui est visible à la figure 2: les extrémités 22 des pointes 20 sont réparties selon les huit bords de deux carrés (pour des puces sensiblement carrées) ou deux rectangles (pour des puces rectangulaires). L'un des carrés, 24, correspond à une puce de circuit (puce A), l'autre, 26, à une autre puce (puce B) faisant partie de la ligne adjacente et de la colonne adjacente dans le réseau de puces de la figure 1. Plus précisément la répartition des pointes dans chaque carré correspond à la répartition des plages de contact d'une puce à tester. Comme on le voit, une diagonale du carré 24 est sensiblement alignée avec une diagonale du carré 26 si l'espacement entre puces est le même en lignes et en colonnes. Cette invention est tout particulièrement adaptée au test de puces ayant des plages de contact sur leurs quatre bords. Dans la suite de la description, on décrira le procédé de test selon l'invention à propos du test de mémoires intégrées non volatiles de capacité importante, par exemple 16 kilobits (2048 mots de huit bits par exemple). En général, le banc de test comprend un testeur proprement dit, une carte à pointes de test, et un automate de positionnement. Le testeur comprend un ensemble programmable de circuits de séquencement du test, un ensemble de circuits de mesure et de traitement, un certains nombres de sorties (et notamment des sorties pour appliquer des signaux de test) et un certain nombre d'entrées (entrées de réception de données issues des puces testées). La carte à pointes est l'intermédiaire entre le testeur et les puces testées. Elle est placée sur l'automate de positionnement et elle comprend des sorties et entrées correspondant aux sorties et entrées du testeur; ces sorties et entrées sont reliées aux pointes de test, directement ou éventuellement par l'intermédiaire de quelques éléments de circuit supplémentaires, tels que par exemple des charges résistives et capacitives, des interrupteurs commandés, des amplificateurs de commande etc... Enfin, l'automate de positionnement est une table supportant la plaquette intégrée et la carte à pointes et faisant subir une translation par incréments de la plaquette par rapport à la carte ou réciproquement pour tester les puces les unes après les autres.Dans la présente invention les incréments en ligne correspondent au pas entre puces d'une ligne et les incréments en colonne à un saut de deux lignes par deux lignes. Revenant à la figure 2, on a désigné, pour la description d'une exemple pratique de réalisation, chaque branche 18 de la grille soudée à une aiguille 20 respective par une dénomination spécifique correspondant à la fonction de la pointe de test correspondant à cette branche et cette aiguille. Des dénominations correspondantes seront données aux entrées et sorties du testeur dans le schéma électrique de la figure 3. Ces dénominations sont inscrites dans des ovales comme à la figure 3. Les dénominations sont les suivantes: A# à A10 désignent 11 sorties d'adressage, la lettre A slui les sait (A#A à A10-A) correspond à l'une des deux puces testées, la lettre B (ApwB a A10-B) à la plage de contact correspondante sur la puce B. De même 110 SA à 1/07-A correspondent à des pointes de test venant s'appliquer sur huit bornes d'entréelsortie de la puce A, I/0$ B à I/07-B correspondent aux huit bornes d'entréeîsortie corres- pondantes de la puce B. VCC-A, VPP-A correspondent à des bornes d'a3imentation de la puce A, et VCC-Bn VPP-B aux bornes correspondantes de la puce B. OE-A, CE-A et OE-B, CE-B sont des bornes dXautorisation de fonctionnement des puces A et B respectivement. Sur la figure 3 qui représente un schéma de circuit présent sur la carte à pointes mais qui pourrait aussi faire partie, au moins pour certains éléments, du testeur proprement dit, on a simplement représenté toutes les pointes par un ovale contenant la dénomination respective de chaque pointe, sans représenter à nouveau les pointes elles-mêmes ou la grille qui les-supporte. Les bornes d'entrées et sorties du testeur sont quant a elles désignées par des codes inscrits dans des rectangles (et non pas des ovales). Ainsi, on trouve les bornes de sortie suivantes du testeur: V1, V2, FVRAIL désignent trois sorties d'alimentation fournissant des tensions d'alimentation simultatément ou séparément à la puce A et à la puce B, par l'intermédiaire des pointes VCC-A, VPP-A, VCC-B, VPP-B. +28V, +5V, VBIAS désignent d'autres sorties d'alimentation qui ne sont pas directement destinées aux pointes de test mais plutôt à des éléments de circuit de la carte à pointes. AGND est une borne de masse. AYp à AY3 désignent quatre sorties de signaux de test logiques destinées à fournir quatre bits d'adressage à des entrées d'adressage de colonne des puces A et B, par l'intermédiaire des pointes At-A à A3-A pour la puce A, ou par l'intermédiaire des pointes A#B à A3-B pour la puce B. Ces signaux sont fournis soit à une seule puce, soit en parallèle aux deux puces. AXP à AX6 désignent sept sorties de signaux de test logiques destinées à fournir sept bits d'adressage à des entrées d'adressage de ligne des puces A et B, par l'intermédiaire des pointes A4-A à A10-A pour la puce A, ou des pointes A4-B à A10-B pour la puce B. Ces signaux sont fournis soit à une seule puce soit en parallèle aux deux puces. CS1 et CS2 sont des sorties d'autorisation de fonctionnement ("chip select" en anglais), destinées à fournir des signaux d'autorisation à des bornes d'entrée spécifiques des puces A et B par l'intermédiaire des pointes OE-A, CE-A pour la puce A et OE-B, CE B pour la puce B. Ces signaux sont appliqués soit a une seule puce soit en parallèle aux deux à la fois. Enfin, LBDp à LBD3 désignent des bornes de sortie de séquencement fournissant des états logiques définissant des modes de test ou des étapes de test ; XCS est une borne fournissant un signal de déclenchement pour changer de mode ou d'étape de test. Par ailleurs, on trouve les bornes d'entrée suivante du testeur: DAP à DAIS désignent seize entrées de données logiques destinées à recevoir simultanément, par l'intermédiaire des pointes l/O#A à I/07-A et I/OPB à I/07-B, les états logiques présents sur huit bornes d'entrée/sortie de la puce A et huit bornes d'entrée/ sortie similaires de la puce B. SVI, PARMI, SV2, PRM2, SVRAIL, SABLAS désignent diverses entrées de lecture de données analogiques (tensions ou courants). En pratique, les bornes SV1 et PRMI sont connectées sur la carte à la borne V1 les bornes SV2 et PRM2 à la borne V2; la borne SVRAIL à VRAIL et la borne SVBIAS à la borne VBIAS. En ce qui concerne le reste du circuit de la carte a pointes, il comprend d'abord seize charges résistives et seize charges capaci tives ; chaque charge capacitvie (C) est connectée d'une part a la masse et d'autre part à la fois à une borne d'entrée åe données logique (DAt à DA15), à une pointe correspondante 1/0,GA à 1/07-A, I/0#B à 1/07-B et à une charge résistive indviduelle (R); cette dernière est reliée par ailleurs, par l'intermédiaire d'un interrupteur respectif, à la borne d'alimentation VBIAS.Les seize interrupteurs correspondant à ces seize charges résistives sont globalement désignés par la référence RLI. Ils sont tous commandés simultanément par la sortie d'un amplificateur pilote AI et cette commande provient, comme on le verra, des sorties de séquencement du testeur: dans certaines étapes de test les bornes d'entrée/sortie des puces seront reliées à des charges résistives; dans d'autres elles ne le seront pas. Dans l'exemple de réalisation représenté, tous les interrupteurs sont des contacts de relais â contacts multiples dont la commande s'effectue soit par une tension de 28 volts soit par une tension de 5 volts (issues du testeur par les bornes +28V et +5V). Pour assurer les séquences spécifiques de test selon l'invention on prévoit un circuit d'aiguillage commandé qui comprend notamment deux ensembles d'interrupteurs, désignés globalement par RL2; RL3, respectivement, les interrupteurs de chaque ensemble étant tous commandés simultanément mais séparément de ceux de l'autre ensemble. Les interrupteurs de l'ensemble RL2 permettent de relier les bornes de sortie AYp à AY3 et AXP àAX6 aux pointes A#A à A10-A appliquées sur la puce A; les interrupteurs de, l'ensemble RL3 permettent de relier les mêmes bornes de sortie du testeur aux pointes correspondantes A$B à AIO-B appliquées sur la puce B. La commande de l'ensemble RL2 se fait par un amplificateur A2 et celle de l'ensemble RL3 par un amplificateur A3. Cette commande provient encore des sorties de séquencement du testeur. Le circuit d'aiguillage comprend encore deux ensembles d'interrupteurs, RL4 et RL5, et deux interrupteurs supplémentaires RL6 et RL7. L'ensemble RL4 commandé exactement comme l'ensemble RL2 par l'amplificateur A2, comprend quatre interrupteurs permettant de relier la borne d'alimentation V1 à la pointe VCC-A, la borne CSl à OE-A, la borne CS2 à CE-A, et les sorties confondues des interrupteurs RL6 et RL7 à la pointe VPP-A. L'entrée de l'interrupteur RL6 est reliée à la borne VRAIL. L'entrée de l'interrupteur RL7 est reliée à la borne V2. L'ensemble RL5, commandé exactement comme l'ensemble RL3 par l'amplificateur A3, comprend quatre interrupteurs permettant de relier la borne d'alimentation V1 à la pointe VCC-B, la borne CS1 à OE-B, la borne CS2 à CE-B, et les sorties confondues des interrupteurs RL6 et RL7 à la pointe VPP-B. RL6 est reliée à la borne VRAIL. L'interrupteur RL6 est commandé par un amplificateur inv - seur A4 et l'interrupteur RL7 est commandé en opposition de phase avec RL6 par un autre inverseur AS relié à la sortie de l'inverseur A4. Là encore, les interrupteurs RL6 et RL7 sont commandés en fonction de l'état des sorties de séquencement LBD~ à LBD3 du testeur. Dans l'exemple non limitatif qui est représenté, on a prévu que les bornes LBDp à LBD3 sont connectées chacune à une entrée D d'une bascule D respective DP à D3, ces bascules ayant chacune une entrée dthorloge reliée à la sortie XCS du testeur; les sorties des quatre bascules sont connectées chacune à une des quatre entrées d'un décodeur DEC ayant un certain nombre de sorties (ici huit) utilisées pour commander les amplificateurs AI à A4. A cet effet, les sorties du décodeur sont reliées à des entrées de basculement (R) et de rétablissement (S) de bascules RS de verrouillage (RS1 a Rus4). Les sorties de ces bascules commandent respectivement les amplificateurs pilotes AI à A4. Enfin, le circuit de la carte à pointes de la figure 3 comprend quelques condensateurs de filtrage reliés notamment entre des bornes d'alimentation (VI, ou +28V, ou +5V) et le masse (AGND). Le testeur ne nécessite pas de description particulière: on trouve différents testeurs dans le commerce et ils sont programmables en fonction des circuits que l'on veut tester et en fonction des tests que l'on veut faire subir à ces circuits ; la programmation du testeur consiste à définir une succession de séquences de test, et, à l'intérieur de chaque séquence, une succession d'étapes de test. A chaque étape, le testeur fournit sur ses sorties des signaux électriques déterminés selon le programme et il recueille sur ses entrées des signaux électriques qu'il mesure et qu'il traite pour enregistrer un résultat de test ou pour agir sur les étapes de test ultérieures. On va décrire ci-dessous les caractéristiques particulières du procédé de test selon l'invention, toujours à propos de l'exemple d'une mémoire non volatile adressable par 11 bits et fournissant des mots de huit bits conformément à ce qui a été expliqué précédemment. La première séquence de test consiste a produire sur les sorties de séquencement du testeur (LBDp à LBD3) des états logiques tels que les interrupteurs des ensembles RL2 et RL4 sont fermés et ceux des ensembles RL3 et RL5 sont ouverts. En principe l'ensemble RLI est ouvert (charges résistives déconnectées). Divers signaux peuvent être appliqués sur les autres sorties du testeur (tensions diverses sur les sorties d'alimentation, états logiques divers sur les sorties d'application de signaux logiques de test). Diverses mesures peuvent être faites, et notamment des mesures de type analogique (mesure de tensions et de courants de fuite). Cette séquence conduit à une acceptation ou un rejet de la puce A (la puce B est isolée).S'il y a rejet, il faut noter que les séquences suivantes ne comporteront pas de test simultané des deux puces en parallèle. Dans la séquence suivante, on produit sur les sorties de séquencement du testeur des états logiques tels que les interrup teurs RL1 sont ouverts tandis que RL3 et RL5 sont fermés. On effectue des mesures et analyses analogues aux précédentes mais sur la puce B, et la séquence conduit soit à une acceptation soit à un rejet de la puce B. Pendant cette séquence, les interrupteurs RL2 et RL4 peuvent rester fermés s'il n'y a pas eu rejet de la puce A. Ils doivent être ouverts s'il y a eu rejet de la puce A. La séquence suivante dépend des résultats des deux séquences précédentes: - s'il y a acceptation des deux puces, on effectue une séquence de test en parallèle des deux puces (et ce test est essentiellement un test logique): les états des sorties de séquencement LBDP à LBD3 sont tels que les ensembles d'interrupteurs RLZ, RL3, RLL, RL5 sont tous fermés (alimentation en parallèle des deux puces et application simultanée des mêmes signaux de tests logiques aux entrées correspondantes des deux puces). Normalement, les charges résistives sont connectées à VBIAS par les interrupteurs fermés de l'ensemble RLI. La valeur de VBIAS est imposée par le testeur. Selon que RL6 ou RL7 est fermé, on applique à la pointe VPP A de la puce A et à la pointe correspondante VPP-B de la puce B une tension qui est soit V2 (5 volts par exemple) soit VRAIL (25 volts par exemple). La séquence peut comporter un adressage successif de tous les points des deux mémoires par les sorties AYP à AY3 et AXP à AX6, détection sur pointes d'entr#e/sortie de données de l'état des points mémoire (VPP = 5 volts), puis, si une valeur incorrecte est détectée, reprogrammation (VPP = 25 volts) du point défectueux. - s'il y a eu rejet d'une puce, seule l'autre subit le test logique: les sorties de séquencement LBDp à LBD3 prennent des états logiques correspondant à l'ouverture des relais RL2 et RL4 ou au contraire des relais RL3 et RL5. - si les deux puces sont rejetées, elles ne subissent pas le test logique. Le rejet d'une puce donne lieu par exemple à un ordre de masquage (encrage) de cette puce. Le test logique, quant à lui, peut donner lieu soit à un rejet, soit, notamment pour des mémoires, à une action de correction, en l'occurrence une action de reprogrammation des points-mémoire défectueux, gracie à l'utilisation de la tension de programmation VRAIL. Pour mémoire, on a représenté à la figure 4, très schématiquement, l'ensemble de test dans lequel s'intègre la présente invention, avec un testeur programmable, TST, une carte à pointes CP (correspondant aux figures 2 et 3), et un automate de positionne ment AP supportant d'une part la plaquette intégrée qui est testée et d'autre part, la carte à pointes, l'automate assurant le possitionne ment des pointes par rapport aux puces avec un déplacement pas à pas pour passer d'un groupe de deux puces à un autre groupe. REVENDICATIONS 1. Machine de test sous pointes pour tester des puces (10) de circuit intégré disposées en un réseau de lignes et colonnes sur une plaquette intégrée destinée à être ensuite découpée en puces individuelles pourvues chacune de plages de contact, caractérisée en ce qu'elle comporte des pointes de test (20) dont les extrémités (22) sont réparties dans un plan selon une configuration correspondant à la configuration globale des plages de contact de test d'un groupe de deux puces (A et B) qui sont adjacentes par un de leurs coins, c'est àdire de deux puces qui font partie de deux lignes et deux colonnes adjacentes du réseau de puces de la tranche. 2. Machine selon la revendication 1, caractérisée en ce que les extrémités (22) des pointes de test sont réparties sur les huit bords de deux carrés (24 et 26) ou de deux rectangles ayant une diagonale sensiblement commune. 3. Machine de test selon l'une des revendications 1 et 2, comprenant: - des circuit de séquencement programmables, ces circuits ayant des sorties d'alimentation des puces (Vl, V2, VRAIL, VBIAS), des sorties de données logiques (AYEZ à AY3, AXP à AX6, CS1, CS2), et des sorties de commande de séquencement (LBDp a LBD3, XCS ), - des circuit de détection et traitement ayant des entrées de mesure de données analogiques (PRM1, PRM2, SVI, SV2 etc...) et des entrées de lecture de données logiques (DApà DA15), caractérisée en ce que les sorties de données logiques et les# sorties d'alimentation sont reliées à deux groupes identiques de pointes de test correspondant chacun à une puce, par l'intermédiaire d'un circuit aiguillage commandé en fonction de l'état des sorties de commande de séquencement, le circuit d'aiguillage étant apte à appliquer les sorties d'alimentation et de données logiques soit à l'un des groupes soit à l'autre, soit aux deux à la fois en parallèle, en fonction de l'état des sorties de commande de séquencement. 4. Machine de test selon la revendication 3, c#ractérise,e en ce que les entrées de lecture de données logiques sont reliées direc tement à des pointes de test réparties en deux groupes identiques correspondant chacun à une puce. 5. Machine de test selon l'une des revendications 3 et 4, caractérisée en ce que les entrées de mesure de données analogiques sont également reliées à deux groupes identiques de pointes de test correspondant chacun à une puce, par l'intermédiaire d'un circuit d'aiguillage commandé en fonction de l'état des sorties de corn mande de séquencementX le circuit d'aiguillage eant apte à relier ces entrées soit à un des groupes soit à autre soit aux deux à la fois. 6. Procédé de test individuel de circuits intégrés disposes en un réseau de lignes et colonnes sur une plaquette intégré destinée à être ensuite découpée en puces indivlduelles pourvues chacune de plages de contact, caractérisé en ce que la plaquette est placee sous un ensemble de pointes de test dont les extrémités sont disposées selon une géométrie correspondant à la géométrie des pPak,es de contact de deux puces adjacentes par un de leurs coins, c'est-à-dire situées sur deux lignes et deux colonnes adjacentes. 7. Procédé de test selon la revendication 6, dans lequel le test comprend des tests sur un premier groupe de paramètres et des tests sur un second groupe de paramètres, caractérisé en ce que le test s'effectue selon la séquence suivante: application de signaux électriques à l'une des puces en isolant l'autre et mesure des paramètres du premier groupe sur cette puce, obtention d'un signal d'acceptation ou de rejet de cette puce selon les résultats des mesures, application de signaux électriques à l'autre puce, la première étant isolée si elle a donné lieu à un signal de rejet, et mesure des paramètres du premier groupe sur cette autre puce, obtention d'un signal d'acceptation ou de rejet de cet autre puce selon le résultat des mesuresq, et enfin, application de signaux électriques à la ou les puces qui ont donné lieu à un signal d'acceptation, l'application étant faite simultanément et en parallèle sur les plages de contact correspondantes des deux puces si elles ont toutes deux donné lieu à un signal d'acceptation, et mesure des paramètres du deuxième groupe sur la ou les puces qui ont donné- lieu à un signal d'acceptation. 8. Procédé de test selon la revendication 7, caractérisé en ce que les paramètres du premier groupe comprennent essentiellement une mesure de courants de fuite, et les paramètres du deuxième groupe comprennent essentiellement un test logique.