Brevet FR2567301A1 — publié le 19860110

Cellule mémoire statique CMOS La présente invention a pour objet une cellu- te mémoire statique CMOS. Elle peut être utilisée dans le domaine de la microélectronique pour la réalisation de mémoires vives servant notamment à la mémorisation d'informations binaires. Les mémoires statiques CMOS, (Metal Oxyde Se- miconducteur Complémentaire), constituées uniquement de transistors MOS à canal N et de transistors MOS à canal P, présentent l'avantage de consommer très peu d'énergie électrique et de présenter une forte immunité aux parasites, notamment électriques. En revanche, el- les présentent une densité d'intégration relativement faible. Cette faible densité d'intégration est no- tamment liée à la présence, dans chaque cellule mé- moire, de plusieurs trous de contact électriques néces- saires pour la réalisation des connexions des diffé- rents transistors entre eux formant une cellule mé- moire, ces trous de contact étant réalisés dans une couche isolante, notamment en oxyde de silicium, dépo- sée sur l'ensemble du circuit, ainsi qu'aux gardes né- cessaires pour le positionnement de ces trous de con- tact. Ceci est illustré par les figures 1 et 2 annexées sur lesquelles on a représenté, respectivement le sché- ma électrique d'une cellule mémoire CMOS conformément à l'art antérieur, et, en vue de dessus, l'organisation des différentes couches constituant cette cellule. Cette cellule mémoire comprend un bistable ou une bascule 2 formé de deux transistors MOS T1 et T2 à canal P et de deux transistors MOS T3 et T4 à canal N, reliés électriquement entre eux. Cette cellule mémoire comprend de plus deux transistors MOS T et T6 à canal N constituant les transistors d'attaque du bistable 2 de la cellule. transistors d'attaque du bistabLe 2 de La cellule. Comme représenté sur les figures 1 et 2, les sources notées S1 et S2 des transistors T1 et T2 sont connectées entre elles au moyen d'une ligne d'intercon- nexion 4, diffusée dans le substrat sur lequel est réalisée la cellule, et sont portées à un potentiel V positif délivré par une source d'alimentation éLectri- que (non représentée). Par ailleurs, les grilles de ces transistors T1 et T3, notées G1 et G3 (figure 1), sont reliées électriquement entre elles; de même, les gril- les G2 et G4 des transistors T2 et T4. La connexion des grilles des transistors T1 et T3 est réalisée au moyen d'une ligne d'intercon- nexion 6 et la connexion des-grilles des transistors T2 et T4 au moyen d'une ligne d'interconnexion 8, ces li- gnes 6 et 8 étant réalisées (figure 2) dans une couche conductrice gravée 9, généralement en silicium poly- cristallin, servant aussi à la réalisation des diffé- rentes grilles. De plus, comme représenté sur la figure 1, le drain, noté D1, du transistor T1 est relié électrique- ment au drain D3 du transistor T3 ainsi qu'aux grilles G2 et G4 des transistors T2 et T4. 2 64 Ces connexions, comme représenté sur la figu- re 2, sont réalisées par l'intermédiaire de trois trous de contact électrique 10, 12 et 14, réalisés dans une couche de matériau isolant, notamment en oxyde de sili- cium (non représentée); une ligne d'interconnexion 16, réalisée dans une couche conductrice 18 notamment en aluminium, assure la connexion entre le drain D1 du transistor T1 et le drain D3 du transistor T3, cette ligne 16 étant respectivement au contact du drain D1 et du drain D3 grâce aux trous de contact électrique 10 et 14, et une ligne d'interconnexion 19 réalisée dans la couche conductrice 9 gravée, assure la connexion des zones actives D1 et D3 avec les grilles des transistors T2 et T4, cette ligne 19 étant au contact de la Ligne 16 grâce au trou de contact 12 pratiqué dans ladite li- gne 16. De même, comme représenté sur la figure 1, le drain du transistor T2, noté D2' est relié électrique- ment au drain D4 du transistor T4 ainsi qu'aux grilles G et G des transistors T1 et T3 13 T 30 Comme représenté sur la figure 2, ces con- nexions sont réalisées par l'intermédiaire de trois trous de contact électrique 20, 22 et 24, réalisés dans la couche de matériau isolant; une ligne d'intercon- nexion 26, réalisée dans la couche conductrice 18, as- sure la connexion entre le drain D2 du transistor T2 et le drain D4 du transistor T4, cette ligne 26 étant res- pectivement au contact du drain D2 et du drain D4 grâce aux trous de contact électriques 20 et 24, et une ligne d'interconnexion 28, réalisée dans la couche conductri- ce 9, assure la connexion entre les zones actives D2 et D4 et les grilles des transistors T1 et T3, cette ligne 28 étant au contact de la ligne 26 grâce au trou de contact 22 pratiqué dans ladite ligne 26. Par ailleurs, les sources S3 et S4 des tran- sistors T3 et T4 sont portées au potentiel de la masse (figure 1). Ces connexions sont assurées au moyen des lignes d'interconnexion 30 et 32, réalisées dans la couche conductrice 18, prenant contact respectivement avec les sources S3 et S4 des transistors T3 et T4 par l'intermédiaire de trous de contact électrique 34 et 36 (figure 2), réalisés dans la couche isolante - Comme représenté sur la figure 1, l'attaque du bistable 2 de la cellule mémoire est réalisée par le transistor T5 relié par son drain D5 au drain D3 du transistor T3, au drain D1 du transistor T1 et aux grilles G2 et G4 des transistors T2 et T4 ou par le transistor T6 dont le drain D6 est relié au drain D4 du transistor T4, au drain D2 du transistor T2 ainsi qu'aux grilles G1 et G3 des transistors T et T3. La connexion entre le drain D5 du transistor T5 et le drain D3 du transistor T3 est, comme représen- té sur tla figure 2, assurée par une ligne d'intercon- nexion 38, diffusée dans le substrat, et la connexion entre le drain D6 du transistor T6 et le drain D4 du transistor T4 est assurée par une ligne d'intercon- nexion 40, diffusée dans le substrat. Les autres con- nexions des drains D et D6 des transistors T5 et T6 sont réalisées, comme précédemment, par l'intermédiai- re des trous de contact électrique respectivement 10, 12, 14 et 20, 22, 24 et des lignes d'interconnexion respectivement 16, 19, 8 et 26, 28, 6. Les signaux électriques servant à la sélec- tion de la cellule mémoire sont envoyés sur les grilles G5 et 66 des transistors T5 et T6, reliées électrique- ment entre elles par la ligne d'interconnexion 42, réa- lisée dans la couche conductrice 9, et les informations à mémoriser dans cette cellule mémoire sélectionnée ou à sortir de ladite ceLlule sont transmises par les sources S5 et S6 de ces transistors T5 et T6. Ces in- formations sont véhiculées par des lignes 44 et 46 réa- lisées dans la couche conductrice 18, prenant contact respectivement sur les sources S5 et S6 des transistors T5 et T6, par l'intermédiaire de trous de contacts électriques 48 et 50 (figure 2) réalisés dans la couche d'isolant et d'une deuxième couche conductrice notam- ment en aluminium,non représentée. La présence des six trous de contact électri- que 10, 12, 14, 20, 22 et 24, ces trous étant nécessai- res pour réaliser les connexions internes de la cellule mémoire CMOS, compte tenu de l'organisation des dif- férentes couches constituant cette cellule et en parti- culier du croisement des lignes d'interconnexion réaLi- sées dans les couches conductrices 9 et 18, limite la densité d'intégration de la cellule mémoire. La présente invention a justement pour but une cellule mémoire statique CMOS présentant une orga- nisation différente de celle des cellules mémoire de l'art antérieur, permettant de supprimer tous les trous de contact électriques utilisés pour les connexions in- ternes des cellules mémoire de l'art antérieur et donc d'augmenter la densité d'intégration des cellules mé- moire. De façon plus précise, l'invention a pour objet une cellule mémoire statique CMOS comprenant de façon connue un bistable, formé de deux transistors MOS à canal P. dits premier et second transistors, et de deux transistors MOS à canal N, dits troisième et qua- trième transistors, un cinquième et un sixième transis- tors MOS à canal N servant à commander le bistable; elle se caractérise en ce que les différents transis- tors de la cellule sont reliés électriquement entre eux de façon que les lignes d'interconnexion servant à les connecter ne se croisent pas. Le non croisement des lignes d'intercon- nexion des différents transistors constituant la cellu- le permet de supprimer tous les trous de contact élec- trique internes de la cellule et d'augmenter ainsi la densité d'intégration. De façon avantageuse, les connexions des transistors du bistable de la cellule de l'invention sont réalisées de façon que: - les grilles des premier et troisième transistors soient reliées entre elles, - les grilles des deuxième et quatrième transistors soient reliées entre elles, - les sources des premier et deuxième transistors soient reliées entre eux et à une source d'alimenta- tion électrique, - Les sources des troisième et quatrième transistors soient retiées à La masse, - le drain du premier transistor soit relié uniquement à La grille du deuxième transistor, - Le drain du deuxième transistor soit reLié aux griL- les des premier et troisième transistors, et au drain du quatrième transistor, et - le drain du troisième transistor soit relié, dans Le bistable, uniquement à la grille du quatrième tran- sistor. Selon un mode préféré de réalisation de La cellule mémoire de l'invention, Les drains des cinquiè- me et sixième transistors sont reliés respectivement à la griLle du troisième transistor et à la grille du quatrième transistor, Les griLles de ces cinquième et sixième transistors, reliées entre eLLes, servant à vé- hicuLer les signaux de sélection de la ceLLule et Les sources de ces cinquième et sixième transistors servant à véhiculer les informations à mémoriser ou à lire. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre ilLustratif et non limitatif, en référence aux figures annexées, dans lesquelles: - La figure 1, déjà décrite, représente le schéma électrique d'une cellule mémoire statique CMOS de l'art antérieur, - la figure 2, déjà décrite, représente, en vue de dessus, l'organisation des différentes couches constituant la cellule de la figure 1, - la figure 3 représente le schéma électrique d'une cellule mémoire statique CMOS conformément à l'invention, - la figure 4 représente, en vue de dessus, l'organisation des différentes couches constituant la cellule de la figure 3, et - les figures 5 à 8 illustrent, en coupe lon- gitudinale, Les différentes étapes d'un procédé de fa- brication d'une cellule mémoire selon L'invention. En vue d'une simplification et d'une bonne compréhension de la description qui va suivre, Les élé- ments de la ceLLule mémoire conformément à l'invention, représentée sur Les figures 3 et 4, inchangés par rap- port à ceux de L'art antérieur, décrits en regard des figures 1 et 2, porteront Les mêmes références. La cellule selon l'invention comprend, comme précédemment, un bistable ou une bascule 2 formé de deux transistors MOS T1 et à2 a canal P et de deux transistors MOS T3 et T4 à canal N qui constituent les transistors de commande de la cellule, ainsi que de deux transistors d'attaque du bistable T5 et T 6 qui sont des transistors MOS à canal N. Comme pour les cellules de l'art antérieur, les sources S1 et S2 des transistors T1 et T2 sont reliées électriquement entre eux, au moyen de la ligne d'interconnexion 4 diffusée dans le substrat dans le- quel est réalisée la cellule, et portées à un potentiel V positif délivré par une source d'alimentation élec- trique. Par ailleurs, les grilles G1 et G3 des transis- tors T1 et T3 sont reliées électriquement entre elles au moyen de la ligne d'interconnexion 6 et les grilles G2 et G4 des transistors T2 et T4 sont reliées aussi entre elles au moyen de la Ligne d'interconnexion 8, les lignes 6 et 8 étant réalisées, comme précédemment dans la couche conductrice 9 gravée notamment en sili- cium polycristallin, servant à la réalisation des gril- les des transistors de la cellule de l'invention. De plus, comme dans l'art antérieur, les sources S3 et S4 des transistors T3 et T4 sont portées au potentiel de la masse (figure 3); ces connexions sont assurées, au moyen des lignes d'interconnexion 30 et 32, réalisées dans la couche conductrice 18, notam- ment en aluminium, prenant contact respectivement avec lesdites sources S3 et S4 par l'intermédiaire des trous de contact électrique 34 et 36 (figure 4), réalisées dans la couche isolante notamment en oxyde de silicium (non représentée). Enfin, comme dans l'art antérieur, les gril- Les G5 et G6 des transistors T5 et T6 par lesquelles arrivent les signaux de sélection de la cellule à mé- moire, sont reliées électriquement entre eLles (figure 3) au moyen de la ligne d'interconnexion 42, réalisée dans la couche conductrice 9 et les sources S5 et S6 de ces transistors T5 et T6 respectivement aux lignes d'interconnexion 44 et 46, servant à véhiculer les in- formations à mémoriser ou à extraire de la cellule à mémoire, ces lignes 44 et 46, réalisées dans la couche conductrice 18 prenant contact respectivement sur Les sources 55 et S6 par l'intermédiaire des trous de con- tact électrique 48 et 50 (figure 4). Conformément à l'invention, Le drain D1 du transistor T1 est relié uniquement à la grille G2 du transistor T2 (figure 3) par la ligne d'interconnexion 52, sans isolement, prenant contact directement sur le drain D1 et sur un prolongement 53 de La grille G2 réalisé dans la couche conductrice 9 (figure 4). De même, le drain D3 du transistor T3 est relié, dans le bistable 2, uniquement à la grille du transistor T4 (figure 3) au moyen d'une ligne d'interconnexion 54, sans isolement, directement au contact du drain D3 et d'un prolongement 55 de la grille G4, réalisé dans La couche 9 (figure 4). Par ailleurs, le drain D2 du transistor T2 est relié au drain D4 du transistor T4 ainsi qu'aux grilles G1 et G3 des transistors T1 et T3 (figure 3). Ces connexions sont assurées au moyen d'une ligne din- Ces connexions sont assurées au moyen d'une Ligne d'in- terconnexion 56, sans isolement, directement au contact du drain D2 et du drain D4 et d'un prolongement 58 de la ligne d'interconnexion 6 reliant les grilles des tran- sistors T1 et T3 (figure 4). De plus, selon l'invention, l'attaque du bis- table ou de la bascule 2 par les transistors T5 et T6se fait d'une part par te drain D5 du transistor TS, relié uniquement à la grille 63 du transistor T3 (figure 3) au moyen de la ligne d'interconnexion 60, sans isole- ment, prenant directement contact sur le drain D5 et la grille G3 des transistors correspondants, et par le drain D6 du transistor T6, relié à la grille G4 du transistor T4 au moyen de la ligne d'interconnexion 62, sans isolement, prenant directement contact sur le drain D6 et la grille G4 des transistors correspondants (figure 4). Les lignes d'interconnexion sans isolement 52, 54, 56, 60 et 62 sont réalisées dans une même cou- che conductrice, réalisée notamment en un alliage de titane et de tungstène. Leur procédé de fabrication sera décrit ultérieurement. Comme le montrent les figures 3 et 4, les différentes connexions internes de la cellule mémoire de l'invention ne se croisent nullement. En particu- lier, les lignes d'interconnexion sans isolement ne croisent nullement les lignes d'interconnexion diffu- sées dans le substrat ni les lignes d'interconnexion réalisées dans la couche conductrice 9 dans laquelle sont réalisées les grilles. L'organisation de la cellule mémoire stati- que, conformément à l'invention, permet, du fait de la réalisation des connexions internes de celle-ci sans utiliser de couche isolante, de supprimer tous les trous de contact électrique normalement utilisés pour la connexion des transistors de la cellule de l'art antérieur. L'un des procédés permettant de relier élec- triquement entre eux les transistors de la cellule mémoire, sans réalisation de trous de contact électri- ques, réalisés dans une couche de matériau isolant, et permettant en particulier de réaliser les lignes d'in- terconnexion 52, 54, 56, 60 et 62 a été décrit dans la demande de brevet français n 84 04204 déposée le 19 mars 1984 au nom du demandeur. Ce procédé va être décrit en référence aux figures 5 à 8 illustrant, en coupe longitudinale, les différentes étapes de ce pro- cédé. Afin de simplifier la description, celle-ci sera faite pour permettre la connexion du drain D2 du transistor T2 au drain D4 du transistor T4, au moyen de la ligne 56, mais bien entendu, ce procédé s'applique à toutes les connexions sans isolement, c'est-à-dire sans trou de contact électrique, de la cellule mémoire de l'invention. Sur les figures 5 à 8, les références 72 et 74 correspondent respectivement à la source et au drain du transistor T4 à canal N, réalisés dans un substrat 76 en silicium de type P, et la référence 78 correspond à la grille de ce transistor, réalisée notamment en silicium polycristallin. De même, les références 82 et 84 représentent respectivement le drain et la source du transistor T2 à canal P, réalisés par exemple dans un substrat 86 en silicium de type N, et la référence 88 représente la grille de ce transistor T2, réalisée notamment en sili- cium polycristallin. Par ailleurs, la référence 90 représente l'oxyde de champ séparant l'un de l'autre les transis- tors T2 et T4 Selon ce procédé, l'interconnexion du drain 74 du transistor T4 et du drain 82 du transistor T2 est réalisée en déposant directement sur l'ensemble du cir- cuit intégré, après réalisation de l'oxyde de champ, des grilles, des drains et des sources de ces transis- tors, une couche 92 du matériau conducteur par exemple en un alliage de titane et de tungstène, comme repré- senté sur la figure 5, puis en gravant cette couche 92 afin de réaliser la connexion désirée référencée 92a (figure 8). La gravure de cette couche 92 peut être réa- lisée en déposant tout d'abord sur cette couche 92 une couche 94 d'un autre matériau, réalisée notamment en aluminium. On réalise ensuite, comme représenté sur la figure 6, un masque 96 de résine représentant l'image de la connexion 92a à réaliser. Puis, on éltimine la partie de la couche 94 non recouverte par te masque 96, par exemple par un procédé de gravure anisotrope. Ensuite, comme représenté sur la figure 7, on élimine la partie de la couche 92 non recouverte du restant 94a de la couche 94 par exemple par un procédé de gravure anisotrope, le restant 94a de la couche 94 servant de masque à cette gravure. Enfin, comme représenté sur la figure 8, on élimine le masque de résine 96. La couche 92, notamment en alliage de titane et de tungstène, ainsi gravée permet de connecter le drain 74 du transistor T4 à canal N et le drain 82 du transistor T2 du canal P. Outre son rôle de masque pour la gravure de la couche 92, l'emploi de la couche 94 notamment en aluminium, permet d'éviter, lors des opérations ulté- rieures, l'oxydation de la couche en alliage de titane et de tungstène. Ce procédé décrit pour connecter le drain du transistor T2 au drain du transistor T4 est bien enten- du applicable pour réaliser toutes Les connexions in- ternes de la cellule mémoire conformément à -L'inven- tion, sans isolement, et notamment pour réaliser la connexion 52 entre le drain du transistor T1 et la grille du transistor T2, la connexion 56 du drain du transistor T2, de la source du transistor T4 et des grilles du transistor T1 et T3, la connexion 54 et 62 du drain du transistor T3 à la grille du transistor T4 et au drain du transistor T6 ainsi que la connexion 60 entre le drain du transistor T5 et la grille du tran- sistor T3. Le procédé de connexion décrit ci-dessus per- met, du fait de la suppression des contacts électriques à l'intérieur de la cellule mémoire de l'invention d'augmenter, par rapport aux cellules de l'art anté- rieur, de 27% la densité d'intégration. Il est possible d'augmenter encore la densité d'intégration de la cellule mémoire en utilisant un procédé permettant d'obtenir un autoalignement ou auto- positionnement des lignes d'interconnexion réalisées sans isolement, sur les zones actives et/ou les grilles à connecter entre elles, le procédé décrit précédemment n'étant pas un procédé autoaligné. Comme procédé autoaligné ou autopositionné, on peut notamment utiliser celui décrit dans la demande de brevet français n 84 05052 du 30 mars 1984 déposée 2 5 au nom du demandeur. Par ailleurs, contrairement aux cellules de l'art antérieur, iL est encore possible d'augmenter la densité d'intégration en diminuant la distance séparant les zones actives des différents transistors à connec- ter de la cellule, grâce à l'absence des trous de con- tact électriques dans ladite cellule; ceci peut être réalisé en utilisant un procédé d'isolation entre Les différents transistors de la cellule par tranchée d'isolement tel que celui décrit dans l'article IEDM-82 publié par IEEE de 1982 pages 237 à 240, intitulé "Deep Trench Isolated CMOS Devices", de R.D. Rung, H. Momose et Y. Nagakubo, au lieu d'utiliser un oxyde de champ localisé. REVENDICATIONS 1. CeLlule mémoire statique CMOS comprenant un bistable (2) formé de deux transistors MOS (T1, T2) à canal P, dits premier et second transistors, et de deux transistors MOS (T3, T4) à canal N, dits troisième et quatrième transistors, un cinquième (T5) et un sixième (T6) transistors MOS à canal N servant à com- mander le bistable (2), caractérisée en ce que les dif- férents transistors (T1, T2, T3, T4, T5, T6) de la cel- Lule sont reliés électriquement entre eux de façon que les lignes d'interconnexion (4, 6, 8, 42, 52, 54, 56, 58, 60, 62) servant à les connecter ne se croisent pas. 2. Cellule mémoire selon la revendication 1, caractérisée en ce que les transistors (T1, T2, T3, T4) du bistable (2) sont reliés électriquement entre eux de façon que: - les grilles (G1, G3) des premier (T1) et troisième (T3) transistors soient reliées entre elles, - les grilles (G2, G4) des deuxième et quatrième (T2, T4) transistors soient reliées entre elles, - les sources (S1, S2) des premier (T1) et deuxième (T2) transistors soient reliées entre eux et à une source d'alimentation électrique, - Les sources (S3, S4) des troisième (T3) et quatrième (T4) transistors soient reliées à la masse, - le drain (D1) du premier transistor (T1) soit relié uniquement à la grille (G2) du deuxième transis- tor (T2), - le drain (D2) du deuxième transistor (T2) soit relié aux grilles (G1, G3) des premier (T1) et troisième (T3) transistors, et au drain (D4) du quatrième transistor (T4), et - le drain (D3) du troisième transistor (T3) soit relié, dans le bistable, uniquement à la grille (G4) du quatrième transistor (T4). 3. Cellule mémoire selon la revendication 2, caractérisée en ce que les drains (D5, D6) des cinquiè- me (T5) et sixième (T6) transistors sont reliés res- pectivement à la grille (G3) du troisième transistor (T3) et à la grille (G4) du quatrième transistor (T4), les grilles (65, G6) de ces cinquième (T5) et sixième (T6) transistors, reliées entre elles, servant à véhi- culer les signaux de sélection de la cellule et les sources (S5s S6) de ces cinquième (T5) et sixième (T6) transistors servant à véhiculer les informations à mé- moriser ou à tire.