Brevet FR2568074A1 — publié le 19860124

Démodulateur de signaux électriques à plusieurs états d'amplitude et de phase pour équipements de transmission de données La présente invention concerne un démodulateur de signaux électriques à plusieurs états d'amplitude et de phase pour équipements de transmission de données. Elle concerne plus particulièrement la partie réceptrice des équipements de transmission synchrone de données, duplex à modulation de porteuse, reliés par des voies téléphoniques. Il est connu de réaliser des démodulateurs à plusieurs états de phase et d'amplitude en utilisant des techniques de filtrage numérique. Dans ces démodulateurs le signal d'entrée provenant de la ligne de transmission est filtré en vue d'éliminer les signaux hors bande. Un convertisseur analogique-numérique substitue au signal analogique filtré un signal numérique qui est appliqué à l'entrée d'un réseau déphaseur qui transforme le signal réel formé par les échantillons numériques sortant du convertisseur analogique-numérique en un signal complexe. Les parties réelles et imaginaires du signal complexe sont ensuite appliquées à l'entrée d'un étage de démodulation qui module les composantes du signal complexe par deux signaux périodiques déphasés 2 l'un 2 par rapport à l'autre.Un dispositif de récupération de rythmes échantillonne les séquences des signaux qui sont obtenus en sortie de l'étage de démodulation de façon à restituer les symboles complexes multivalents reçus de la ligne de transmission. La structure de ces démodulateurs présente l'inconvénient d'être coûteuse à réaliser car elle met en oeuvre un nombre important d'opérateurs ce qui complique à la fois leurs fonctionnements et leurs mises au point. Le but de l'invention est de pallier les inconvénients précités. A cet effet, l'invention a pour objet, un démodulateur de signaux électriques à plusieurs états d'amplitude et de phase reçus d'une ligne de transmission de données caractérisé en ce qu'il comprend un filtre analogique pour éliminer les composantes hors bande du signal reçu, un convertisseur numérique-analogique pour transformer les signaux analogiques en signaux numériques définis par l'équation où T désigne la période d'échantillonnage des signaux analogiques convertis par le convertisseur analogique, et n le rang de chaque signal numérique un réseau de filtres numériques pour substituer aux signaux y(nT) deux séquences de signaux en phase et en quadrature yl(kMT) et y2(kMT) définis par les relations où le produit MT est égal à la période de modulation du signal analogique appliqué à l'entrée du démodulateur et où les coefficients c n et sn sont significatifs de la réponse à la séquence delta d'un premier et d'un deuxième filtre du réseau de filtres numériques, les fonctions de transfert du premier et du deuxième filtre étant définies respectivement par les relations où z désigne l'opérateur des transformées en z un réseau de multiplieurs relié à un oscillateur local de fréquence fp et au réseau de filtres numériques pour obtenir deux séquences de p signaux zl(kMT) et z2(kMT) définies par les relations zl(kMT)=yl(kMT) cos (2n fpnT+ y2(kMT) sin (2er fpnT + et z2(kMT > = -y2(kMT) sin (27r fpnT +? ) -yl(kMT) cos (2# f nT ainsi ainsi qu'une boucle à verrouillage de phase pour réaliser l'asser- vissement en phase et en fréquence de l'oscillateur local sur la phase et la fréquence de modulation des signaux multivalents récupérés. Outre le fait que la réalisation des démodulateurs selon l'invention est considérablement simplifiée, l'invention a aussi pour avantage que les divers traitements au niveau du filtrage, de la démodulation, de l'asservissement et de la détection de la porteuse peuvent être effectués au rythme baud de la modulation des signaux transmis par la voie téléphonique ce qui facilite grandement l'usage de moyens de traitement lents par exemple du type microprocesseurs. D'autres caractéristiques et avantages de l'invention apparaîtront également à l'aide de la description qui va suivre faite au regard des dessins annexés qui représentent: - la figure 1 un schéma de principe d'une réalisation connue de démodulateur de signaux à plusieurs états d'amplitude et de phase; - la figure 2 un schéma simplifié d'un démodulateur à plusieurs états d'amplitude et de phase selon l'invention; - la figure 3 le schéma de principe d'un réseau numérique; - la figure 4 une variante de réalisation du réseau numérique représenté à la figure 3 pour opérer la synthèse des séquences y1(kMT) et y2(kMT > - la figure 5 une représentation de l'étage de démodulation de la figure 2. - la figure 6 est une représentation d'un détecteur de porteuse pour mesurer l'amplitude des signaux reçus. - la figure 7 I'organisation de ira mémoire vive du démodulateur selon l'invention. Une réalisation connue d'un démodulateur à plusieurs états d'amplitude et de phase est représentée à la figure 1. Le démodulateur comprend un filtre 1, un convertisseur analogique-numérique 2, un dispositif de contrôle automatique de gain 3, un réseau déphaseur formé des déphaseurs 4A et 4B, un étage de démodulation 5, un récupérateur de rythmes 6, une boucle à verrouillage de phase 7 et un décodeur 8. Le filtre 1 est relié à la ligne de transmission sur laquelle est couplé le démodulateur. Le signal d'entrée x(t) est appliqué à l'entrée du filtre 1 pour être filtré en vue d'éliminer les signaux hors bande.Le convertisseur analogique-numérique 2 substitue au signal analogique obtenu à la sortie du filtre 1, un signal numérique défini Par l'équation où T désigne la période d'échantillonnage et n le rang de chaque échantillon de signal dans la distribution, la fréquence d'échantillonnage des signaux appliqués au convertisseur analogique-numérique étant au minimum deux fois supérieure à la fréquence maximale du signal sortant du filtre analogique 1. L'amplitude du signal y(nT) est ajustée par le dispositif de contrôle automatique de gain 3 et le réseau déphaseur 4 substitue au signal réel y(nT > le signal complexe défini par les relations En désignant par M le rapport entre la fréquence d'échantillonnage et la fréquence de modulation des signaux appliqués à l'entrée du démodulateur, les signaux complexes yl(t) et y2(t) des formules (2) et (3) peuvent être mis sous la forme où les termes al(kMT) g (nT - kMT) et a2(kMT) g (nT - kMT) sont respectivement significatifs de la partie réelle et de la partie imaginaire des symboles complexes al(kMT) et a2(kMT) multivalents mis en forme. A la suite numérique complexe yl(nT) + j y2(nT) l'étage de modulation 5, constitué par les multiplieurs 5a, 5b, 5c, 5d et des additionneurs Se et 5f, substitue la suite numérique complexe z(nT) = zl(nT) + j z2(nT) définie par les relations z1(nT) = y1(nT) cos (2#fpnT+#) - y2(nT) sin 2#fpnT+#) (6) z2(nT) = - y2(nT) cos (2#fpnT+#) - yl(nT) sin (2#fp+(f) (7) En reportant les expressions de yl(nT) et y2(nT) dans les expressiens (6) et (7) il vient Le dispositif de récupération de rythme 6 échantillonne les séquences de signaux zl(nT) et z2(nT) au milieu des symboles aux instants nT pour rendre minimale l'interférence intersymbole, le signal en sortie du démodulateur étant défini alors par les relations zl(kMT) = a1(kMT > cos ( + a2(kMT) sint (10) et z2(kMT) = a2(kMT) cosQ - al(kMT) sin # (11) La boucle à verrouillage de phase 7 permet de minimiser les écarts de phase et de fréquence existant entre la porteuse locale et la porteuse du signal reçu.La correction de phase et de fréquence de la porteuse locale s'effectue par l'intermédiaire d'un signal E appliqué à l'entrée de la boucle à verrouillage de phase et défini par les relations Eo(k) = bl(k) z2(k) - b2(k) zl(k) (12) Dans les expressions (13) et (14) bl(k) et b2(k) représentent les composantes des symboles multivalents estimés et zl(k) et z2(k) représentent les symboles reçus. La phase de la porteuse locale est définie par les relations 4 (k) = W (k-l) + a Eo(k) + El(k) (15) El(k) = Eo(k) + El(k-l) (16) Le dispositif de contrôle de gain automatique 3 assure le réglage du niveau du signal d'entrée y(t) de manière à faciliter le traitement et à obtenir une meilleure précision sur les résultats. Le démodulateur selon l'invention qui est maintenant décrit en faisant référence au schéma de principe de la figure 2 permet une simplification notable du nombre d'opérations arithmétiques nécessaires à l'exécution des traitements effectués par le démodulateur et une simplification du fonctionnement de celui-ci.Le démodulateur représenté à la figure 2 comprend, comme dans le cas de la figure 1 et désignés avec les mêmes références, un filtre analogique 1 pour I'élimination. des signaux extérieurs à la bande téléphonique, un convertisseur analogique-numérique linéaire ou logarithmique 2 dont la dynamique et la précision sont suffisantes pour minimiser les erreurs de limitation et de quantification, un dispositif de contrôle de gain automatique 3, un étage de démodulation 5, un dispositif de récupération de rythme 6, une boucle à verrouillage de phase 7, un étage d'échantillonnage 8 et comporte, à la différence de la figure 1, un étage de filtrage numérique 9 constitué par deux filtres numériques, non récursifs, passe-bande 9A et 9B permettant d'engendrer les deux signaux y1 yl(t) et y2(t).Les fonctions de transfert de chacun des filtres 9A et 9B se déduisent d'un filtre en bande de base de fonction de transfert H(f) défini pour que l'affaiblissement apportée en bande passante ait l'allure par exemple de la racine carrée d'un cosinus surélevé, et un affaiblissement hors bande suffisant pour améliorer le rapport signal à bruit.Les caractéristiques de transfert de chacun des filtres 9A et 9B sont définies par leurs réponses impulsionnelles h(t) fréquentielle H(F), les caractéristiques de transfert des filtres 9A et 9B se déduisant directement de la réponse fréquentielle H(f) conformément aux relations d'une part, et d'autre part Leur caractéristique de phase est telle que le déphasage de H2(f) par rapport à Hl(f) est rigoureusement égal à 2 dans toute la bande de fréquence des signaux utiles.Comme dans le cas de la figure 1 l'étage de démodulation 5 est de type classique, le dispositif de récupération de rythme 10 délivre un signal qui indique le milieu des symboles à détecter, et la boucle à verrouillage de phase 7 fournit à l'oscillateur local la commande permettant de minimiser l'écart de phase et de fréquence par rapport à la porteuse distante. Une caractéristique importante du démodulateur qui vient d'être décrit est que le convertisseur analogique-numérique et le dispositif de récupération de rythme fonctionnent à la fréquence d'échantillonnage alors que tous les autres sous-ensembles fonctionnels (filtres 9A et 9B, démodulateur S, boucle à verrouillage de phase et détecteur de porteuse) peuvent fonctionner à la fréquence de modulation, ce qui a pour avantage de permettre d'effectuer des traitements au niveau des filtres numériques à des fréquences beaucoup plus lentes que la fréquence des signaux appliqués à l'entrée du démodulateur. Un autre avantage du dispositif qui. vient d'être décrit est sa grande souplesse d'adaptation à des fonctions particulières qui peuvent être incluses très facilement dans les filtres numériques 9A et 9B au lieu d'être ajoutées séparément à l'intérieur de la chaîne de démodulation. Les principes et détails de réalisation des filtres 9A et 9B sont décrits ci-après à l'aide des figures 3 et 4 qui représentent rune le schéma de principe et l'autre le schéma de réalisation des filtres numériques 9A et 98 de la figure 2. Ces filtres sont réalisés à partir d'un réseau ou filtre numérique non récursif à une entrée et deux sorties. Sur la figure 3 le filtre représenté comprend une mémoire tampon 10 sur les entrées de laquelle sont appliqués les nombres y(nT) obtenus à la sortie du convertisseur analogique-numérique 2 de la figure 2, et plusieurs éléments retardateurs Ilo, 11 etc... l l N 1 couplés en série à la sortie de la mémoire tampon 10.La sortie de la mémoire tampon 10 et les sorties de chaque élément retardateur ils à llN 1 sont couplées respectivement à des couples de circuits multiplieurs (120,130)""(12N~1, 13N-l > ' les sorties des multiplieurs 120 à 12nul étant reliées aux entrées d'un additionneur 14 et les sorties des multiplieurs 130 à 13nul étant reliées aux entrées d'un additionneur 15. Les additionneurs 14 et 15 fournissent les séquences de signaux de yl(KMT) et y2(kMT) définies précédemment. Les signaux y(MT) sont représentatifs de la sequence des signaux d'entrée et se présentent au rythme de la fréquence d'échantillonnage e = T Les séquences des signaux yl(kMTJ y2(kMT) sont respectivement e synthétisés à la fréquence de modulation f(M) = WT Comme précédemment M est le rapport entre la fréquence d'échantillonnage F et la fréquence de modulation FM.A la différence e de ce qui a été décrit précédemment les séquences des signaux yl(kMT) et y,(kMT) sont définies par les relations Les coefficients s(n) et c(n) où n = 0, 1,..., N-l sont appliqués sur les deuxièmes entrées des multiplieurs notés respectivement 120 à 12N 1 et 130 à 13nul Les coefficients c(n) sont significatifs de la réponse à la séquence delta du filtre de fonction de transfert Hl(z) échantillonné à la fréquence Les coefficients s(n) sont significatifs de la réponse de la séquence delta du filtre de fonction de transfert H2(z) échantillonné à la fréquence F e Les filtres numériques 9A et 9B dont le principe de fonctionnement vient d'être expliqué à l'aide de la figure 3 sont réalisés selon l'invention de la façon représentée à la figure 4. Le filtre numérique représenté à la figure 4 comprend une mémoire vive 16 pour mémoriser les signaux entrants y(nT), une mémoire de coefficients 17 pour mémoriser les coefficients c(n) et s(n), un multiplieur 18 pour effectuer la multiplication des nombres y(nT) avec les coefficients contenus dans la mémoire de coefficients 17, deux circuits additionneurs 19 et 20 couplés respectivement par une première entrée à la sortie du circuit multiplieur 18, des registres accumulateurs 21 et 22 dont les entrées sont reliées respectivement aux sorties des circuits additionneurs 19 et 20 et dont les sorties sont reliées respectivement aux deuxièmes entrées des circuits additionneurs 19 et 20 et fournissent les séquences de signaux yl(kMT) et y2(kMT) définis précédemment.La mémoire vive 16 est adressée par un compteur d'adresse d'écriture CAE 23 pour écrire les symboles entrants y(nT) à l'intérieur de la mémoire vive 16 et un compteur d'adresse de lecture CAL 24 pour lire dans la mémoire vive 16 les nombres y(nT) et les appliquer à une première entrée du multiplicateur 18. Un compteur d'adresse 25 adresse le contenu de la mémoire des coefficients 17 pour les appliquer sur la deuxième entrée du multiplieur 18. Le multiplieur 18 réalise la multiplication des variables d'entrée y(nT) avec les coefficients contenus dans la mémoire de coefficient 17 et les circuits additionneurs 19 et 20 ainsi que le registre accumulateur 21, 22 permettent l'accumulation des valeurs pondérées dans les registres accumulateurs en vue de synthétiser les nombres yl(kMT) et y2(kMT). La mémoire vive 16 comprend deux zones courantes disjointes, une zone pour la lecture et une zone pour l'écriture, la zone de lecture comprend N registres de mémoires RL pour conserver les N valeurs retardées y(nT-iT) avec i = 0, 1, ... N-l qui sont nécessaires au calcul des valeurs pondérées yl(kMT) et y2(kMT > pendant MT secondes. La zone d'écriture de la mémoire vive 16 comprend M registres mémoires RE dans lesquels sont mémorisés chacun des M signaux y(nT) parvenant à l'entrée du démodulateur à chaque intervalle de temps MT.L'adresse des registres mémoires RL et RE de la mémoire vive 16 est une adresse courante qui évolue de la façon décrite ci-après à l'aide du tableau de la figure 7 et en se plaçant dans un cas particulier de fonctionnement où par exemple la fréquence d'échantillonnage F = T est égale à 9600 Hz et la fréquence de e F modulation est égale à 2400 Hz, donnant un rapport M = Fe égal à 4. En M supposant les nombres des coefficients c(n) et s(n) mémorisés dans la mémoire 17 égaux chacun à 8, le réseau numérique illustré aux figures 3 et 4 fonctionne comme suit. Avant l'écriture en mémoire vive 16 de l'échantillon du signal entrant y(l T), le contenu des M + N = 12 registres mémoires est défini par la ligne 0 du tableau de la figure 6.Les huit derniers échantillons reçus y(OT), y(-T), y(-2T), ..., y(-7T) sont respectivement mémorisés aux adresses 0, 1 ... 7 de la mémoire vive 16 qui constituent la zone de lecture courante pour le calcul des échantillons de sortie y1(4T) et y2(4T). Le contenu des registres mémoires 0 à 7 reste inchangé pendant la durée de quatre périodes d'échantillonnage c'est-àdire pendant une période par exemple de 1 baud du signal de modulation reçu de la ligne téléphonique. Aux instants t. = iT, avec i = 1, 2, 3, 4, les échantillons entrants y(T), y(2T), y(3T), y(4T) sont écrits respectivements aux adresses 11, 10, 9, 8 de la mémoire 16 qui constituent la zone d'écriture courante.L'écriture dans la mémoire 16 est symbolisée sur le tableau de la figure 6 par un astérique associé à la variable d'entrée. A l'instant t4 = 4T le couple de valeurs "y1(4T), y2(4T)" est disponible en sortie du dispositif de la figure 4, ces valeurs étant Les huit derniers échantillons d'entrée y(4T), y(3T), ..., y(-3T) sont respectivement mémorisés aux adresses 8, 9, 10, 11, O, 1, 2, 3 de la mémoire vive 16 constituant la zone de lecture courante pour le calcul des échantillons de sortie y1(8T), y2(8T). Le contenu des registres mémoires 8, 9, 10, 11, 0, 1, 2, 3 reste inchangé pendant une durée correspondant à une période de modulation. Aux instants t. = iT avec i = 5, 6, 7, 8 les échantillons entrants y(5T), y(6T), y(7T), y(8T)- sont écrits respectivement aux adresses 7, 6, 5, 4 de la mémoire vive 16 qui constitue à ces instants la zone d'écriture courante. A l'instant t8 = 8T le couple des valeurs "y1(8T), y2(8T > " est disponible en sortie du filtre de la figure 4, ces valeurs étant Les huit derniers échantillons reçus y(8T), y(7T), ..., y(T) sont respectivement mémorisés aux adresses 4, 5, 6, 7, 8, 9, 10, 11, de la mémoire vive 16 qui constituent à ces instants la zone de lecture courante pour le calcul des échantillons de sortie y1(12T), y2(12T). Le contenu des registres mémoires 4, 5, ... , 11 reste inchangé pendant une période de modulation. Aux instants t. = iT, avec i = 9, 10, 11, 12 les échantillons d'entrée y(n+9), y(n+10), y(n+ll), y(n+12) sont écrits respectivement aux adresses 3, 2, 1, 0 de la mémoire vive 16 qui constituent à ces instants la zone d'écriture courante. etc... Le compteur d'adresse d'écriture CAE 23 de la mémoire vive 16 est un compteur modulo N + M. Il se décrémente d'un pas dès l'arrivée d'un échantillon d'entrée y(nT). Le compteur d'adresse de lecture CAL 24 est un compteur modulo N + M. I1 est initialisé au début de chaque période de modulation, par exemple, aux instants #o = OT, T4 = 4T, T8 = 8T etc... Le compteur d'adresse 24 se décrémente de N = 8 pas à l'intérieur de chaque période de modulation. Pour résumer, le balayage des adresses de la mémoire vive 16 en mode lecture s'effectue d'après le tableau de la figure 6 aux adresses 0, 1, 2, 3, 4, 5, 6, 7 pour le calcul de y1(4T) et y2(4T) aux adresses 8, 9, 10, 11, 0, 1, 2, 3 pour le calcul y1(8T) et y2(8T) aux adresses 4, 5, 6, 7, 8, 9, 10, 11, pour le calcul y1(12T) et y2(l 2T) aux adresses 0, 1, 2, 3, 4, 5, 6, 7 pour le calcul de y1(16T) et y2(16T). L'initialisation des filtres numériques de la figure 4 s'effectue en début de chaque eycle de lecture de la mémoire 16 c'est-à-dire aux instants OT, 4T, 8T etc... toutes les MT secondes. A ces instants, le compteur CAL 24 est chargé avec le contenu du compteur CAE 23 et le compteur CAC 25 est remis à zéro ainsi que les registres accumulateurs 21 et 22. Pendant les cycles de pondération le compteur CAC 25 s'incrémente pour adresser la mémoire de coefficient 17 en vue de sortir les coefficients c(n) et s(n). Le nombre de multiplications et accumulations par période de modulation est dans ces conditions égal à 2N, et le nombre d'écriture de la mémoire vive 16 est égal à M. Le nombre d'écriture de la mémoire vive 16 est égal à M et le nombre de lectures en mémoire de coefficient est égal à 2M. La suite des échantillons des signaux yl(nT) et y2(nT) est appliquée à l'entrée de l'étage de modulation 5 piloté par une boucle à verrouillage de phase 7 de la façon représentée à la figure 5. Le dispositif représenté à la figure 5 substitue au couple d'entrée yl(kMT) y2(kMT) sortant des filtres 9A et 9B, les couples de valeurs zl(kMT) z2(kMT > . La partie réelle des nombres complexes yl(kMT) + j y2(kMT) est multipliée par cos (2sfpnT +t ) et par - sin (2nEpnT + +1t ) à l'aide de multiplicateurs 23 et 24. La partie imaginaire des nombres complexes yl(kMT) + j y2(kMT) est multipliée par - sin (2nf pnT +8 ) et et par - cos (2#f nT + + (() à l'aide des multiplicateurs 25 et 26.En posant On = (2#fp nT + # ) les symboles n p complexes utiles sont définis par les relations z(kMT) = zl(kMT) + j z2(kMT) (28) Les parties réelles zl(k) et imaginaire z2(k) sont obtenues respectivement aux sorties d'additionneurs 27 et 28 reliées respectivement par des première et deuxième entrées aux sorties des couples de multiplieurs 23, 24 et 25, 26 et leurs valeurs sont égales à zl(kMT) = yl(kMT) cos SO(n) ] - y2(kMT) sinCQ(n > 3 (29 > z2(kMT) = - y2(kMT) coslO(ng- - yl(kMT) sin[O(ng (30) Les coefficients cosr8(njl et sin [#(n > sont fournis par une sortie d'une mémoire 29 dont l'adressage est commandé par la boucle à verrouillage de phase 7. Le circuit 8 constitué des multiplieurs 8a, 8b, des basculeurs 8c, 8d et du soustracteur 8e permet de calculer l'erreur Eo(K) définie précédemment. Le circuit 7 permet de réaliser l'asservissement en phase et en fréquence de la porteuse locale.La correction de phase est définie par les relations a (f (k) = a Eo(k) + El(k) (31) El(k) = Eo(k) + El(k-l) (32) Ce calcul est effectué à l'aide des circuits 30 à 35 de la figure 5. Le circuit 30 est un circuit additionneur relié par sa sortie à un registre 31, la sortie du registre 31 est reliée à une première entrée du circuit additionneur 30 dont la deuxième entrée reçoit le signal d'erreur Eo(k). Le produit El(k) est obtenu à l'aide du multiplieur 33 qui est relié sur une première entrée à la sortie du registre 31 et qui reçoit sur sa deuxième entrée le coefficient /3. Le circuit 32 est un multiplieur qui reçoit sur sa première entrée le signal d'erreur Eo(k) et sur sa deuxième entrée le coefficient a. L'erreur At{(k) est obtenue à la sortie du circuit additionneur 34 qui effectue l'addition du produit a Eo(k) obtenue à la sortie du multiplieur 32 au produit ss.E1(k) obtenu à la sortie du multiplieur 33.Le résultat de l'addition foumi par l'additionneur 34 est transmis à une première entrée du circuit multiplieur 35 dont la deuxième entrée reçoit un signal représentant une valeur constante q. La boucle à verrouillage de phase comprend également un registre RA 36 et un circuit additionneur 37 à trois entrées. Une première entrée du registre additionneur 37 est reliée à la sortie du multiplieur 35. Une indication de saut de phase égal à M 360 p est appliquée sur la deuxième entrée du circuit additionneur 37. f e Le registre RA 36 fournit l'indication O(n) à partir des informations appliquées sur les entrées de l'additionneur 37 conformément à la relation #'(n-1) + M 360fi+ K ## = 0(n) (33) La mémoire 29 seubstitue à la valeur û(n) les valeurs cos O(n) sous l'action d'une commande C, sin O(n) sous l'action d'une commande s, et #'(n) = = O(n) modulo 360 sous l'action de la commande a.Le nombre #'(n) qui est lu dans la mémoire 29 est appliqué sur la troisième entrée de l'additionneur 37. O'(n-l) a pour valeur O(n-l) si O(n-l) est compris entre - 360 et + 360 , où ó(n-l) + 360 si O(n) est inférieur ou égal à - 360 ou #(n-1)- - 360 si O(n) est supérieur ou égal à 360 . Dans les réalisations pratiques q prendra par exemple la valeur 1 pour activer l'asservissement de la boucle à verrouillage de phase ou la valeur 0 pour désactiver l'asservissement ce dernier cas intervenant, notamment pour faciliter les mesures et les réglages sur l'ensemble de réception. Le détecteur de porteuse illustré à la figure 6 permet la mesure de l'amplitude des signaux reçus par le démodulateur, il comprend essentiellement deux circuits multiplieurs 38 et 39 couplés par leurs sorties aux entrées respectives d'un circuit additionneur 40. Les circuits multiplieurs 38 et 39 effectuent les mises au carré respectives des échantillons z1(k) et z2(k) fournis par les additionneurs 27 et 28 de la figure 5 et l'additionneur 40 effectue l'opération s = 2+ + 2 Comme z1 et Z2 peuvent être mises sous la forme, z12 = al2 cosy + a22 sin2 +2 al a2 sint tp cos# (34) z22 -a22 cos +aî2sin2tf 2a,a2cossin(( (35) le signal s fourni par l'additionneur 40 est égal à a1 + a2 lorsque l'asservissement en phase est réalisé c'est-à-dire lorsque = 0. REVENDICATIONS 1. Démodulateur de signaux électriques à plusieurs états d'amplitude et de phase reçus d'une ligne de transmission de données, caractérisé en ce qu'il comprend un filtre analogique (1) pour éliminer les composantes hors bande du signal reçu, un convertisseur numérique-analogique (2) pour transformer les signaux analogiques en signaux numériques définis par l'équation où T désigne la période d'échantillonnage des signaux analogiques convertis par le convertisseur analogique, et n le rang de chaque signal numérique un réseau de filtres numériques (9) pour substituer aux signaux y(nT) deux séquences de signaux en phase et en quadrature yl(kMT) et y où le produit MT est égal à la période de modulation du signal analogique appliqué à l'entrée du démodulateur et où les coefficients c(n) et s(n) sont significatifs de la réponse à la séquence delta d'un premier (9A) et d'un deuxième (9B) filtre du réseau de filtres numériques, les fonctions de transfert du premier et du deuxième filtre (9A, 9B) étant définies respectivement par les relations où z désigne opérateur des transformées en z un réseau de multiplieurs (5a, 5b, 5c, 5d) relié à un oscillateur local de fréquence fp et au réseau de filtres numériques (9) pour obtenir deux séquences de signaux zl(kMT) et z2(kMT) définies par les relations zl(kMTI=yl(kMT) cos (2w fpnT + CI ) et -y2(kMT) sin (2n fpnT + #) et z2(kMT)= -y2(kMT) sin (21r f nT + # ) -Y1 (kMT) cos (27r fpnT + \ ) ainsi qu'une boucle à verrouillage de phase (7 > pour réaliser l'asservissement en phase et en fréquence de l'oscillateur local sur la phase et sur la fréquence de modulation des signaux multivalents récu pérés. 2. Démodulateur selon la revendication 1, caractérisé en ce que les premier (9A) et deuxième filtre (9B) du réseau de filtres numériques (9) sont constitués par des filtres numériques non récursifs. 3. Démodulateur selon la revendication 1, caractérisé en ce que le réseau de filtres numériques (9) comprend une mémoire vive (16) pour mémoriser les signaux y(nT) appliqués à l'entrée de chaque filtre, une mémoire de coefficients (17) pour mémoriser les coefficients s(n) et c(n), un multiplieur (18) pour effectuer la multiplication des nombres y(nT) par les coefficients s(n) et c(n) lus dans la mémoire de coefficients (17), deux circuits additionneurs (19, 20) couplés respectivement par une première entrée à la sortie du circuit multiplieur (18), deux registres accumulateurs (19 et 20) dont les sorties sont reliées respectivement aux deuxièmes entrées des circuits additionneurs (19, 20) pour fournir la séquence des signaux yl(kMT) et y2(kMT). 4. Démodulateur selon la revendication 3, caractérisé en ce que la mémoire vive (16) comprend deux zones courantes disjointes, une zone pour la lecture et une zone pour l'écriture, la zone de mémoire de lecture comprenant N registres pour mémoriser N valeurs retardées y(nT-iT) avec i = 0, 1, ..., N-l, pour le calcul des valeurs pondérées yl(kMT) et y2(khAT) pendant MT secondes, la zone d'écriture comprenant M registres dans lesquels sont mémorisés chacun des M signaux y(nT) appliqués à l'entrée du démodulateur à chaque intervalle de temps MT. 5. Démodulateur selon les revendications 3 et 4, caractérisé en ce que la mémoire vive (16) est adressée en écriture par un compteur (23) modulo (N+M) dont le contenu est décrémenté d'un pas à l'arrivée de chaque échantillon y(nT) appliqué à l'entrée du démodulateur. 6. Démodulateur selon l'une quelconque des revendications 3, 4 et 5, caractérisé en ce que la mémoire vive (16) est adressée en lecture par un compteur (24) modulo N+M qui est initialisé au début de chaque période de modulation et décrémenté de N pas à l'intérieur de chaque période de modulation.