Brevet FR2569055A1 — publié le 19860214

l CIRCUIT INTEGRE CMOS ET PROCEDE DE FABRICATION DE ZONES D'ISOLATION ELECTRIQUES DANS CE CIRCUIT INTEGRE La présente invention a pour objet un cir- cuit intégré CMOS et un procédé de fabrication de zo- nes d'isolation électriques dans un tel circuit inté- gré. Elle s'applique en particulier dans le do- maine de l'électronique et de l'informatique pour réa- liser notamment des portes logiques, des bascules, des mémoires mortes ou vives, etc... La recherche d'une forte densité d'intégra- tion dans les circuits intégrés CMOS nécessite d'uti- liser une technique d'isolement spéciale entre les différents composants de ces circuits et notamment entre les transistors à canal N et les transistors à canal P de ces circuits CMOS, lorsque l'on veut rédui- re la distance entre les transistors complémentaires. L'une des techniques récentes d'isolation utilisée dans ce but est basée sur la réalisation de tranchées dans le substrat semiconducteur, tranchées que l'on oxyde ensuite puis que l'on remplit par un matériau tel que du silicium polycristallin ou de l'oxyde de silicium. Ce remplissage des tranchées se fait par le dépôt du matériau de remplissage, sur toute la surface du circuit intégré, suivi d'un enlè- vement de l'excédent dudit matériau déposé hors des tranchées. Cet excédent peut être enlevé par gravure chimique ou plasma. En général, on réalise ensuite au- dessus de la tranchée un oxyde de champ localisé. Cette technique d'isolement par tranchées surmontées d'un oxyde de champ localisé a notamment été décrite dans un article IEDM de 1982, pages 237 à 240, intitulé "Deep trench isolated CMOS devices". Cette technique d'isolation permet d'at- teindre de grandes'profondeurs d'isolation (plusieurs pm) entre les différents composants des circuits inté- grés tout en assurant une bonne isolation en surface. Malheureusement, dans une telle technique d'isola- tion, se pose le problème d'une inversion de conducti- vité sur les flancs des tranchées d'isolement et donc de la formation d'un canal parasite; ce problème d'inversion parasite de conductivité, notamment dé- crit dans un article IEDM de 1983, pages 23 à 26, intitulé "Characterization and modeling of the trench surface inversion problem for the trench isolated CMOS technology" de Kit M. CHAM et ai, nécessite d'éloigner les transistors des tranchées d'isolement et plus spé- cialement les transistors à canal N des circuits CMOS, limitant ainsi la densité d'intégration de ces cir- cuits intégrés. Ceci est illustré sur les figures 1 et 2 représentant schématiquement, en vue de dessus et en coupe longitudinale, une partie d'un circuit intégré CMOS de l'art antérieur au niveau d'une tranchée d'isolement. Sur ces figures, les références 52 et 54 re- présentent respectivement les régions occupées par un transistor à canal P et un transistor à canal N. Ces deux transistors sont par exemple réalisés dans un même substrat en silicium 56 de type p, la référence 58 correspondant au caisson de type n dans lequel est réalisé le transistor à canal P. Ces deux transistors sont isolés électriquement l'un de l'autre par une tranchée d'isolement 60 pratiquée dans le substrat; les flancs et le fond de cette tranchée 60 sont recou- verts d'un film d'oxyde 62 et l'intérieur de la tran- chée est rempli d'un matériau notamment isolant 64. Cette tranchée d'isolement 60 est surmontée d'un oxyde de champ 66. La référence 68 correspond à la couche conductrice, généralement en silicium polycristallin dope, dans laquelle sont réalisées les grilles des deux transistors. Comme représenté sur Les figures 1 et 2, Les transistors 52 et 54 sont nécessairement situés à une certaine distance d de la tranchée d'isoLement 60 pour éviter la formation d'un canal parasite dO à L'inver- sion de conductivité sur les flancs de la tranchée; les régions séparant la tranchée des transistors étant une région d'oxyde de champ 66 (figure 1). La présente invention a justement pour but un circuit intégré CMOS et un procédé de fabrication de zones d'isolation électriques dans un tel circuit intégré permettant de remédier aux différents inconvé- nients donnés précédemment. En particulier, Le circuit intégré CMOS de l'invention, utilisant La technique d'isolation par tranchée d'isolement, présente une densité d'intégration nettement plus élevée que celle des circuits CMOS de l'art antérieur. Par ailleurs, ce circuit ne présente pas d'inversion de conductivité sur les flancs des tranchées et donc de c.anal parasi- te. De façon plus précise, L'invention a pour objet un circuit intégré CMOS comportant des transis- tors MOS à canal N et des transistors MOS à canal P. réalisés sur un même substrat en silicium et isolés électriquement les uns des autres au moyen de tran- chées d'isolement, caractérisé en ce que ces tranchées sont au contact desdits transistors sans qu'il y ait d'oxyde de champ entre lesdites tranchées et lesdits transistors, une électrode conductrice reliée à la masse étant réalisée à l'intérieur de chaque tranchée d'isolemento La présence des électrodes conductrices dans les tranchées d'isole m ent per met de suppri mer toute inversion de conductivité sur les flancs desdites tranchées d'sole m ent et en particulier du côté des transistors à canal N des circuits CMOS/ ceci per- met de rapprocher au maximum les transistors des tran- chées d'isolement. L'invention a aussi pour objet un procéd.é de fabrication de zones d'isolation électriques servant à isoler électriquement entre eux les différents tran- sistors MOS d'un circuit intégré CMOS, et en particu- lier les transistors à canal N et les transistors à canal P de ces circuits. Selon l'invention, ce procédé se caractéri- se en ce qu'it comprend les étapes suivantes - a) réalisation de plusieurs tranchées dans un substrat en silicium, b) oxydation thermique du substrat entraî- nant la formation d'un film d'oxyde sur les flancs et le fond des tranchées, c) élimination du film d'oxyde dans le fond des tranchées, et d) remplissage des tranchées par un matériau conducteur. Les étapes c) et d) du procédé de fabrica- tion de l'invention permettent ainsi de réaliser une électrode conductrice en silicium polycristallin con- nectees au substrat en silicium, c'est-à-dire à la masse, à l'intérieur, de chaque tranchée d'isolement. De façon avantageuse, on réalise l'étape c) par un procédé de gravure anisotrope du film d'oxyde, tel qu'un procédé de gravure ionique réactive. Selon un mode préféré de mise en oeuvre du procédé de l'invention, on réalise après l'étape c) un dopage dans Le fond des tranchées, c'est-àdire un dopage du substrat juste au-dessous des tranchées; ce dopage est par exemple réalisé par implantation ioni- que. Ce dopage permet d'assurer une meilleure liaison électrique entre les électrodes conductrices, réalisées dans les tranchées, et le substrat semicon- ducteur, tout en évitant de faire des tranchées trop profondes. Selon un autre mode préféré de mise en oeu- vre du procédé de l'invention, le substrat est consti- tué d'une zone faiblement dopée surmontant une zone fortement dopée, la zone faiblement dopée étant obte- nue par épitaxie à partir de la zone fortement dopée. Un tel substrat présente l'avantage de com- porter un dopage plus élevé en profondeur qu'en surfa- ce. Ceci permet d'éviter un éventuel verrouillage (en anglais latch up) du circuit CMOS. Selon un autre mode préféré de mise en oeu- vre du procédé de l'invention, le matériau de remplis- sage est du silicium polycristallin ou un siliciure d'un métal réfractaire. De préférence, le silicium po- + + Lycristallin est dopé de type n ou p et le siliciure est le siliciure de tungstène (WSi2). De façon avantageuse, on réalise après l'étape d) un oxyde de champ localisé au-dessus de chaque tranchée. Cet oxyde de champ localisé assure une bonne isolation en surface entre les différents composants desdits circuits intégrés. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limita- tif, en référence aux figures annexées, dans lesquel- les: - les figures 1 et 2, déjà décrites, repré- sentent schématiquement, en vue de dessus et en coupe longitudinale, une partie d'un circuit CMOS de l'art antérieur au niveau d'une tranchée d'isolement, - les figures numérotées de 3 à 8 illustrent schématiquement, en coupe longitudinale, les diffé- rentes étapes du procédé de fabrication de zones iso- tantes dans un circuit CMOS, conformément à L'inven- tion, et - les figures 9 et o10représentent schémati- quement,en vue de dessus et en coupe longitudinale,une partie d'un circuit intégré CMOS conformément à l'in- vention. La description qui va suivre est relative à la fabrication d'une zone d'isolation entre un tran- sistor MOS à canal N et un transistor MOS à canal P d'un circuit CMOS à caisson n, c'est-à-dire réalisé sur un substrat de type p, et à la partie du circuit intégré CMOS correspondant. Bien entendu, le procédé selon l'invention est d'application beaucoup plus gé- nérale; il peut être utilisé à chaque fois que l'on désire isoler entre eux des composants quelconques d'un circuit intégré CMOS tels que deux transistors à canal N ou deux transistors à canal P. Dans le cas représenté sur les figures 3 à 9, le substrat en silicium monocristallin, portant la référence générale 2, comprend une zone 2a de type p, comportant notamment au moins 1016 atomes/cm3 d'ions de bore, à partir de laquelle une zone 2b de type p a été, de façon connue, épitaxiée; dans cette zone 2b sera réalisé ultérieurement le transistor à canal N. Par ailleurs, dans la zone épitaxiée 2b est fabriqué un caisson 2c de type n dans lequel sera réalisé ulté- rieurement le transistor à canal P. Ce caisson 2c de type n est réalisé classiquement par une diffusion ou une implantation d'ions notamment de phosphore à des 12 2 doses de 5.10 atomes/cm. La concentration d'impuretés de type p (bo- re) dans le substrat 2, plus élevée en profondeur (zone 2a) qu'en surface, (zone 2b), permet d'éviter selon un procédé bien connu le verrouillage (latch up) de l+a structure n+pnp réalisée par + et de la structure n pnp réalisée par les sources n et p des transistors à canal N et à canal P, le substrat p et le caisson n. - Après réalisation du substrat 2, on recouvre celui-ci, comme représenté sur la figure 1, d'une cou- che de matériau isolant 4 de préférence en oxyde de silicium (Si02). Cette couche 4 peut notamment être obtenue par une oxydation thermique du substrat en si- licium 2 à une température de l'ordre de 900 C. Cette couche 4, présentera une épaisseur variant de 100 à o 500 A. Sur cette couche mince d'oxyde de silicium 4, on réalise ensuite une autre couche d'isolant 6, de préférence en nitrure de silicium (Si3N4). Cette cou- che de nitrure de silicium 6 présente par exemple une o épaisseur d'environ 800 A-et peut être obtenue par un dépôt, notamment du type dépôt chimique en phase va- peur (CVD ou LPCVD)o Cette couche de nitrure 6, après gravure, servira ultérieurement à la localisation de l'oxyde de champ. Sur la couche 6, on réalise ensuite une au- tre couche d'isolant 8 de préférence en oxyde de si- licium. Cette couche d'oxyde 8 présente une épaisseur d'environ 1 jJim. Elle peut être obtenue par dépôt, no- tamment par un dépôt chinique en phase vapeur (C-VD ou LPCVD). Cette couche d'oxyde 8È apres gravure, servira ultérieurement de masque pour graver la tranchée dans le substrat. On réalise ensuite, comme représenté sur la figure 3, une gravure de preférence anisotrope des couches isolantes 4, 6 et 8, c'est-àdire une gravure réalisée suivant une seule direction de l'espace, de façon à mettre à nu une région 9 du substrat 2, région dans laquelle sera réalisée, ultérieurement, la tran- chée d'isolement. La gravure de ces trois couches em- Wi éles Dput être réalisée apres avoir déposé sur la couche isolante 8 un masque de résine (non représen- té), réaLisé par des procédés classiques de la photo- lithographie et servant à définir L'emplacement de la tranchée d'isolement à réaliser. La gravure anisotrope des couches d'isolant 4, 6 et 8 peut être effectuée par une technique de gravure sèche du type ionique réactive en utilisant comme agent de gravure le trifluorométhane (CHF3) dans le cas particulier o Les couches 4, 6 et 8 sont réa- Lisées respectivement en oxyde de silicium, en nitrure de silicium et en oxyde de silicium. L'étape suivante du procédé, comme repré- sentée sur la figure 4, consiste à réaliser une gravu- re de préférence anisotrope de la région 9 du substrat mise à nu de façon à réaliser une tranchée 10. De préférence, cette tranchée 10 doit être plus profonde que Le caisson 2c de type n, d'environ 1 pm, afin d'éviter le perçage entre Ledit caisson et L'électrode qui sera fabriquée ultérieurement dans la tranchée. Par exemple, cette dernière présente une profondeur de l'ordre de 5 pm, le caisson 2c ayant une épaisseur de l'ordre de 4 pm De plus, eLle présente une Largeur de L'ordre de 1 pum. Cette tranchée 10 peut être réalisée par un procédé de gravure ionique réactive, avec comme agent de gravure du tétrachlorure de carbone (CCL4) ou de L'hexafluorure de soufre (SF6). Cette gravure est réa- Lisée en utilisant la couche d'oxyde de silicium 8 gravée comme masque. L'étape suivante du procédé, comme repré- senté sur la figure 5, consiste à oxyder thermiquement Le substrat 2 gravé, par exemple à une température voisine de 1000C. Cette oxydation permet-d'obtenir un film d'oxyde 12, ayant une épaisseur d'environ 1000 A, recouvrant Les flancs 14 de la tranchée ainsi que le fond 16 de celle-ci. Les étapes suivantes du procédé, décrites en référence aux figures 6 et 7, concernent La réalisa- tion d'une électrode conductrice, à L'intérieur de la tranchée 10, connectée au substrat 2, c'est-à-dire à La masse. La réalisation de cette électrode conduc- trice permet notamment d'éviter toute inversion de conductivité sur les flancs 14 de la tranchée et en particulier dans la région 2b du substrat de type p, dans laquelle sera réalisé ultérieurement le transis- tor à canal N; le flanc de la tranchée du côté de la région 2c du substrat de type n, dans laquelle sera réalisé ultérieurement le transistor à canal P., est beaucoup moins sensible à ces inversions parasites. Selon l'invention, l'électrode conductrice est réalisée tout d'abord en éliminant la partie 12a (figure 5) du film d'oxyde de silicium 12, située dans le fond 16 de la tranchée 10. La structure obtenue est représentée sur la figure 6. Cette étape est réalisée de préférence par un procédé de gravure anisotrope et notamment par un procédé de gravure ionique réactive utilisant comme agent d'attaque du trifluorométhane (CHF3). L'utilisation d'une gravure anisotrope permet d'éliminer la région 12a du film 12 sans pour cela éliminer les parties de ce film situées sur les flancs 14 de la tranchée 10. La couche 8 gravée d'oxyde de silicium est utilisée comme masque à cette gravure. L'étape suivante du procédé consiste à réa- liser un dopage dans le fond 16 de la tranchée 10, c'est-à-dire dans la région du substrat située au-des- sous-de la tranchée 10, cette région dopée portant la référence 18. Ce dopage est réalisé de préférence par une implantation ionique avec des ions de conductivité de type p, comme par exemple des ions de bore, avec une énergie de 100 keV et une dose de 2.1016 ato- -2ermet d'assurer une meilleure iaison mes.cm. Il permet d'assurer une meilleure liaison entre l'électrode, réaLisée dans La tranchée 10, et le substrat 2, tout en évitant de faire une tranchée trop profonde. La dernière étape de réalisation de L'élec- trode conductrice à L'intérieur de La tranchée 10 con- siste, comme représenté sur La figure 5, à rempLir La tranchée 10 par un matériau conducteur 20, constitué notamment par du silicium polycristallin de préférence + + de type n ou p ou par un siliciure tel que le sili- ciure de tungstène (WSi2). Ce remplissage peut être réalisé par un dépôt isotrope et notamment par la technique de dépôt chimique en- phase vapeur (CVD ou LPCVD), de façon à remplir complètement la tranchée 10. Après remplissage de la tranchée 10, on éli- mine, si nécessaire, l'excédent de matériau conducteur pouvant se trouver en dehors de la tranchée 10 de façon à ne laisser de ce matériau 20 que la partie située à l'intérieur de la tranchée, comme représenté sur la figure 7. Cette élimination peut par exemple être réalisée par une gravure sèche du type ionique réactive avec de l'hexafluorure de soufre comme agent d'attaque. L'étape suivante du procédé consiste, comme représenté sur la figure 8, à éliminer la couche d'oxyde de silicium 8 ayant servi de masque à la réa- lisation de la tranchée 10 et à l'implantation dans le fond 16 de la tranchée. On utilisera par exemple une gravure humide avec comme agent d'attaque un mélange d'acide fluorhydrique et de fluorure d'ammonium. Les étapes suivantes du procédé consistent à réaliser classiquement un oxyde de champ 22, par exem- ple par oxydation thermique du matériau 20 remplissant la tranchée 10 lorsque celui-ci est en silicium poly- cristallin, la couche 6 gravée de nitrure de silicium servant b la localisation de cet oxyde de champ sur la tranchée 10. L'épaisseur de cet oxyde de champ peut o être voisine de 6000 A. Ensuite, on peut éliminer la couche de ni- trure de silicium 6, par exemple par une gravure chi- mique avec de l'acide orthophosphorique (H3P04) Le procédé de L'invention, grâce à la forma- tion d'une électrode conductrice b l'intérieur des tranchées d'isolement, permet d'améliorer l'isolation électrique entre les différents composants des cir- cuits intégrés CMOS, et notamment l'isolation entre les transistors de type N et les transistors de type P de ces circuits. En effet, la présence de l'électrode conduc- trice reliée à la masse à l'intérieur de la tranchée permet d'éviter les inversions de conductivité sur les flancs de ladite tranchée et donc la formation d'un canal parasite. Ceci permet de fabriquer les transistors à canal N et P du circuit CMOS de façon que ceux-ci soient au contact de la tranchée d'isole- ment, contrairement à l'art antérieur. Ceci est illus- tré sur les figures 9 et 10. Sur ces figures les références 32 et 34 re- présentent respectivement les régions occupées par Le transistor à canal P et le transistor à canal No La référence 36 correspond à la couche conductrice, gé- néralement en silicium polycristallin dopé, dans la- quelte sont réalisées les grilles des deux transis- tors. Conformément à l'invention, les transistors 32 et 34 sont situés au contact de la tranchée d'isole- ment 10, sans qu'aucune région d'oxyde de champ 22 ne soit prévue entre la tranchée 10 et les transistors 32 et 34 (figure 10). REVENDICATIONS 1. Circuit intégré CMOS comportant des tran- sistors MOS à canal N et des transistors MOS à canaL P, réaLisés sur un même substrat (2) en siLicium et isotés électriquement Les uns des autres au moyen de tranchées d'isoLement (10), caractérisé en ce que ces tranchées (10) sont au contact desdits transistors sans qu'iL y ait d'oxyde de champ entre Lesdites tran- chées et Lesdits transistors, une électrode conductri- ce reliée à La masse étant réaLisée à l'intérieur de chaque tranchée d'isolement. 2. Procédé de fabrication de zones d'isola- tion électriques servant à isoler électriquement entre eux les transistors MOS d'un circuit intégré CMOS, ca- ractérisé en ce qu'il comprend Les étapes suivantes: - a) réalisation de plusieurs tranchées (10) dans un substrat en siticium(2), b) oxydation thermique du substrat entraî- nant la formation d'un fiLm d'oxyde (12) sur Les flancs (14) et le fond (16) des tranchées, c) élimination de la partie (12a) du film d'oxyde (12) située dans le fond (16) des tranchées, et d) remplissage des tranchées (10) par un ma- tériau conducteur (20) constituant ainsi une électrode reliée au substrat (2) correspondant à la masse du circuit. 3. Procédé de fabrication selon la revendi- cation 2, caractérisé en ce que l'on réalise l'étape c) par une gravure anisotrope du fiLm d'oxyde (12). 4. Procédé de fabrication selon L'une queL- conque des revendications 2 et 3, caractérisé en ce que l'on réalise apres l'étape c) un dopage dans te fond (16) des tranchées (10). 5. Procédé de fabrication selon L'une queL- conque des revendications 2 à 4, caractérisé en ce que le substrat (2) comprend une zone faiblement dopée (2b) surmontant une zone fortement dopée (2a), la zone faiblement dopée (2b) étant obtenue par épitaxie à partir de La zone fortement dopée (2a). 6. Procédé de fabrication selon l'une quel- conque des revendications 2 à 5, caractérisé en ce que l'étape a) est réalisée par un procédé de gravure ani- sotrope. 7. Procédé de fabrication selon l'une quel- conque des revendications 2 à 6, caractérisé en ce que le matériau de remplissage (20) est du silicium poly- cristallin ou un siliciure d'un métal réfractaire. 8. Procédé de fabrication selon la revendi- cation 7, caractérisé en ce que le silicium polycris- + + tallin est dopé de type n ou dopé de type P 9. Procédé de fabrication selon la revendi- cation 7, caractérisé en ce que le siliciure est du siliciure de tungstène. 10. Procédé de fabrication selon l'une quel- conque des revendications 2 à 9, caractérisé en ce que l'on réalise, après l'étape d), un oxyde de champ lo- calisé (22) au-dessus de chaque tranchée (10). 11. Procédé de fabrication selon la revendi- cation 10, caractérisé en ce que l'on effectue l'étape a) après avoir réalisé un masque (6, 8) sur le subs- trat (2) servant à définir les emplacements des zones d'isolation à réaliser et en ce que l'on élimine ce masque (6, 8) après formation de l'oxyde de champ lo- calisé (22). 12. Procédé de fabrication selon la revendi- cation 11, caractérisé en ce que le masque est réalisé en nitrure de silicium.