Brevet FR2565752A1 — publié le 19851213

"CIRCUIT D'INTERFACE DU TYPE ESCLAVE FONCTIONNANT AVEC;. UN BUS SERIE". - L'invention concerne un circuit d'interface du type esclave destino t la commutation d'une pluralité de voies et comprenant des entrées logiques susceptibles de recevoir des signaux de données et d'horloge fournies par un bus série, un registre pour recevoir les signaux reçus du bus par les entrées Logiques et une mémoire des données reçues par le argitr. Un tel circuit est connu du brevet européen 51332 au nom de N.V. PHILiPS 'GLOEILAMPENFABRIEKEN publié 10 le 11 avril 1984, sous la forme d'une station adressable notamment soit comme maître soit comme esclave, et qui est mise en oeuvre dans un système bus à deux fils, du type série. Dans un certain nombre d'applications et no- 15 tamment en télévision, on met couramment en oeuvre un ou plusieurs circuits d'interface entre le récepteur et une prise de péritélévision. Les circuits généralement connus pour cette application réalisent des commutations de manière classique et ne peuvent être commandés à partir 20 d'un bus. L'invention se propose de réaliser un circuit d'interface qui puisse être commandé à partir d'un bus série, notamment du type précité, mais qui soit conçu de manière à ne présenter que les fonctions d'une interface 25 du type esclave dans une configuration o l'écriture dans la mémoire a lieu après reconnaissance d'une adresse. Dans ce but, l'invention est caractérisée en ce qu'elle comporte un décodeur commandant la commutation des voies à partir de signaux logiques stockés dans la mé- moire, ainsi qu'une pluralité d'entrées d'adressage sus- ceptibles d'être mises chacune à un niveau logique, de ma- nière à générer une adresse affichée, en ce que le regis- 2 tre est un registre à décaLage recevant en série à une entrée située -à une extrémité amont des information Lo- giques série fournies par Le bus sous forme de cycles présentant chacun au moins une séquence et cadencé par 5 un signal d'horloge fourni par le bus auquel le circuit est normalement raccordé, et produisant à une sortie si- tuée à une extrémité aval un signal d'acceptation de fin de séquence introduit à l'entrée d'une première bascule de contrôle cadencée par ledit signal d'horloge et dont 10 la sortie cadence une seconde bascule de contrôle dite pointeur dont la sortie inversée est bouclée sur son en- tree, en ce que la présence d'un niveau logique 1 à la sortie de la première bascule et à la sortie inverse du pointeur autorise l'initialisation du registre, par exemple par 15 mise à l'état 1 de sa première bascule et remise à zéro de ses autres bascules, en ce qu'il comporte un comnarateur loqique identifiant, dans une partie donnée d'une séquence d'a- dresse des informations logiques série fournies par le bus si ladite séquence d'adresse correspond à ladite adresse 20 affichée, et produisant un signal logique d'identifica- tion, en ce qu'il comporte un circuit pour mémoriser le- dit signal d'identification, et en ce qu'il comporte une porte autorisant le chargement dans la mémoire des don- nées du registre lorsque la sortie de la première bascule 25 de contrôle et du pointeur sont à l'état logique 1, lors- qu'est présent un dit signal d'identification mémorisé ainsi qu'un dit signal d'acceptation de fin de séquence, lequel correspond de ce fait à la fin d'une séquence de données qui suit ladite séquence d'adresse. ~30 ~Selon un mode de réalisation, on initialise le registre entre la séquence d'adresse et la séquence de données, en produisant une mise à l'état 1 de la première bascule du registre et une remise à zéro de ses autres bascules lorsque la sortie de la première bascule de con- 35 trôLe est à l'état 1 et la sortie du pointeur à l'état zéro. 3 Le circuit selon L'invention peut être rendu inactif grâce à une série de portes logiques inhibant le passage des signaux logiques disponibles en sortie du premier décodeur vers les voies à commuter en présence d'un signal logique dit d'arrêt du circuit d'interface. Une validation de ce signal d'arrêt peut être obtenue à l'aide d'une porte d'autorisation recevant à une entrée ledit signal d'arrêt et à l'autre une sortie d'une première bascule de la mémoire chargée lors dudit 10 chargement par la première bascule du registre. Le circuit peut ê-tre initialisé grâce à un gé- nérateur d'impulsion produisant, lors de la mise sous tension du circuit, une impulsion produisant l'initiali- sation de la mémoire et du registre. 15 Selon une variante avantageuse, le bus fournit, conformément à la procédure décrite dans le brevet euro- péen précité, une information de départ et d'arrêt d'un cycle d'informations fournies par le bus à l'aide de re- lations logiques entre les signaux d'information et d'hor20 loge. Le circuit comporte alors une troisième et une quatrième bascule de contrôLe qui, lorsque le circuit d'in- terface est dans son premier état, reçoivent à leur entrée le signal d'horloge et sont cadencées l'une par le signal 25 d'informations et l'autre par son inverse de telle sorte que la sortie de la troisième bascule soit mise à l'état 1 par un premier type de coïncidence entre les signaux d'horloge et d'informations correspondant au départ d'un dit cycle, et la quatrième bascule soit mise à l'état 1 30 par un second type de coïncidence entre les signaux d'horloge et d'informations correspondant à la fin d'un cycle, la troisième bascule étant remise à zéro par l'inverse du signal d'horloge et la quatrième bascule par la sortie de la troisième, la sortie de la quatrième bascule étant 35 agencée de manière à produire, lorsqu'elle se trouve à l'état logique 1, une initialisation du registre par mise 4 à l'état 1 de sa première bascule et remise à zéro de ses autres bascules. On peut avantageusement mettre à l'état logique 1 la quatrième bascule lorsque, après une séquence d'a- 5 dresse, aucune identification n'a été mémorisée. Pour ce faire, le circuit est agencé pour que la ouatriàme hascule ait sa sortie mise-à l'état logique 1 Lorsque le signal d'identification mémorisé est à l'état logique 0 et lors- que la première bascule a sa sortie à l'état logique 1, 10 ceci produisant en conséquence une initialisation du re- gistre. La quatrième bascule peut également avoir sa sortie mise à l'état logique 1 dans diverses configura- tions, notamment en présence d'une impulsion produite 15 par le générateur d'impulsion ou bien lorsque la sortie des première et deuxième bascule et le signal d'horloge sont ensemble au niveau logique 1 (détection de fin de cycle). Le registre peut être avantageusement initiali- 20 sé lorsque la quatrième bascule, et éventuellement la troisième bascule, e sa sortie à l'état 1. Cette initia- lisation se produit alors lorsque la quatrième bascule dé- tecte un état inactif du circuit, ou bien lorsque la troisième bascule indique, en cours de cycle, la réception 25 intempestive d'une coïncidence correspondant au début d'un cycle. Dans le but de dialoguer avec le bus en vue de l'acceptation d'une séquence de données qui suit une sé- quence d'adresse, le circuit comporte avantageusement une 30 bascule d'acceptation cadencée par le signal d'horloge et recevant à son entrée le produit logique du signal d'ac- ceptation et du signal d'identification mémorisé, et pro- duisant à la sortie en direction du bus un signal d'auto- risation. Cette bascule d'acceptation peut également être 35 remise à zéro par ladite impulsion. Ladite impulsion peut également remettre à zéro la première bascule de contrôle et mettre à l'état 1 la quatrième bascule de contrôle. 5 Selon un mode de réalisation, le circuit pour mémoriser le signal d'identification comporte deux portes ET inverseuses dont la sortie de l'une est bouclée sur une des entrées de l'autre et vice versa, l'autre entrée 5 de la première des deux portes ET inverseuses recevant l'inverse du signal d'identification, mais seulement si le pointeur a sa sortie à l'état logique 0 et si le si- gnal d'horloge est à l'état logique 1, l'autre entrée de la seconde des deux portes ET inverseuses recevant le pro- 10 duit logique des inverses des sorties de la troisième et de la quatrième bascule de manière à permettre le maintien lors de chaque cycle de la mémorisation du signal d'iden- tification. L'invention sera mieux comprise à la lecture de 15 La description qui va suivre donnée à titre d'exemple non limitatif, en liaison avec les figures que représentent : la figure 1, un diagramme général d'un dispo- sitif selon l'invention ; la figure 2, un mode de réalisation de la mé- 20 moire de la figure 1 et sa liaison fonctionnelle avec des interrupteurs commandés ; - la figure 3, un mode de réalisation de la lo- gique bus, du registre et du circuit d'identification d'a- dresse de la figure 1 ; 25 - et les figures 4a et 4b, respectivement un cycle fourni par le bus et un diagramme temporel des prin- cipaux signaux de la figure 3. Selon la figure 1, le circuit d'interface com- porte des entrées d'adressage S0, S1, S2 susceptible cha30 cune d'être reliée par câblage soit à un potentiel donné, par exemple la tension d'alimentation du circuit soit à la masse de manière à générer une adresse dite affichée AO, A1 et A2 dont chaque bit est codé soit O soit 1. Une telle adresse peut être également générée à partir d'une logique multi-états et d'un décodage. Un circuit d'identification de séquence d'adres- se AIC reçoit des signaux sortants du registre REG ainsi que Les signaux AO, A1, A2 correspondant à L'adresse af- fichée. IL effectue une comparaison Logique entre tous ces signaux d'une part pour identifier si l'adresse affichée A0,o A1, A2 correspond à l'adresse envoyée par le bus et 5 d'autre part pour reconnaître un drapeau toujours identi- que envoyé dans la séquence d'adresse d'un cycle, ceci ayant pour but de détecter des erreurs éventuelles de transmission des signaux. Le circuit d'identification de séquence d'adresse AIC produit à sa sortie un signal logi- 10 que d'identification DVA, qui est reçu par la logique bus BUSL. La logique bus BUSL reçoit également le signal d'informations logiques SDA et le signal d'horloge SCL, notamment pour reconnaître le début et la fin de chaque cy- 15 cle. IL reçoit en outre un signal d'acceptation de fin de séquence ACN qui est produit par le registre REG lorsque L'ensemble des bits d'une séquence ont été reçus par le registre REG. Un cycle d'informations envoyés par le bus se compose typiquement d'une séquence d'adresse qui pré- 20 cède une séquence de données. La logique bus BUSL gère alors le circuit à par- tir de trois signaux logiques : a) un signal de remise à-zéro RST1 du registre REG qui est produit au début de chaque séquence, ainsi 25 qu'au cas o L'adresse n'est pas reconnue ou en cas de défaut b) un signal d'autorisation ACK émis en direction du bus (entrée L1) confirmant l'acceptation par la logique bus BUSL d'une séquence et autorisant l'en- 30 voi par le bus de la séquence suivante. c) un signal LDA ordonnant le chargement des données du registre REG dans la mémoire M. La mémoire M commande une série de commutateurs COM par l'in- termédiaire d'un décodeur de commutation COM. ~35 ~ Lors de la mise sous tension du circuit d'inter- face, la tension d'alimentation V est avantageusement ap- pliquée à un générateur d'impulsion PG, lequel produit une impulsion PON d'initialisation de la logique bus BUSL et du registre REG, ainsi que de la mémoire M. Dans !la suite de la description, toutes les bascules de type D ont été choisies du type se chargeant sur un front 5 descendant appliqué sur leur entrée de cadencement CK. Il va de soi que des bascules se chargeant sur un front as- cendant pourraient également être mises en oeuvre. Selon la figure 2, la mémoire M comporte huit bascules M0 à M7 de type D et le décodeur de commutation 10 CDEC se décompose en un décodeur CDEC 1 traitant les infor- mations des mémoires M1 et M2, et en une commande directe des autres mémoires M3 à M7. Le bloc de commutation COM consiste en neuf interrupteurs commandés I1 à I9. ~Plus spécifiquement, chacune des bascules M0 à 15 M7 reçoit à son entrée D une sortie respectivement QR0 à QR7 du registre REG, celui-ci étant constitué par exem- ple comme on le verra à la figure 3 par un registre à dé- calage comportant des bascules R0 à R7 recevant les infor- mations logiques SDA en série. Chacune des bascules M0 à 20 M7 reçoit à son entrée de cadencement CK l'inverse LDA du signal de chargement des données en mémoire. Quand LDA passe à l'état 1 autorisant le chargement, LDA passe à zéro, produisant un front descendant rendant actives les entrées CK des bascules M0 à M7. En outre, les bascules 25 M0 à M7 reçoivent sur leur entrée de remise à zéro R l'im- pulsion PON produite lors de la mise sous tension. Les neuf interrupteurs commandés I1 à 19 reçoi- vent la sortie de neuf portes ET 101 à 109 dont une entrée reçoit la sortie d'une porte ET inverseuse 90. L'autre en- 30 trée des portes ET 101 à 104 reçoit une sortie du déco- deur CDEC 1, et celle des portes ET 105 à 109, la sortie respectivement M3 (Q) à M7(Q) des bascules de mémoire M3 à M7. Lorsque la sortie de La porte ET inverseuse 90 35 est à l'état 1 (cas normal OFF = 0) les portes 101 à 109 valident la commande des interrupteurs I1 à I9 par les données en mémoire dans M1 à M7, les signaux logiques 8 QM1 et QM2 en sortie des bascules de mémoire M1 et M2 appliqués aux entrées du décodeur CDEC1 commandant les interrupteurs 11 à I4, selon quatre configurations possi- bles, par exemple La fermeture de l'un d'entre eux à la fois. Comme on l'expliquera dans la suite de la description, on réserve La bascule M0 à la mémorisation d'un état de validation d'une commande d'arrêt OFF. La sortie inversée Mo(P) de la mémoire M0 est appliquée à une en- 10 trée de la porte ET inverseuse 90 dont l'autre entrée reçoit ladite commande OFF. La sortie inversée PM0 de la bascule de mémoire M0 valide, lorsqu'elle est au niveau 1 le passage de la commande d'arrêt OFF à travers la porte 90. La sortie des portes 101 à 109 est alors à O et désac- 15 tive les interrupteurs I1 à I9. Selon la figure 3 , le registre REG est un re- gistre à décalage constitué de 9 bascules de type D R0." R8. La sortie Q des registres R0 à R7 est reliée à l'en- trée D du registre suivant, respectivement R1 à R8. Cha- 20 cune des bascules R0 à R8 est cadencée à son entrée CK par l'inverse SCL du signal d'horloge SCL de manière à fonc- tionner sur les fronts montants du signal d'horloge SCL. La bascule R est mise à l'état 1 (entrée 5) et les bascules R1 à R8 sont remises à zéro par un signal d'initia- 25 lisation RST1 disponible à la sortie d'une porte ET inver- seuse 63. Avant chaque cycle, le signal RST1 effectue une initalisation. D'o il résulte R0 (Q) = 1. Ceci correspond temporellement au bit de départ STA du cycle type représenté à la figure 4a. Le registre à décalage, cadencé par 30 SCL reçoit tous les bits de Il sénuence d'adresse A. Le po- sitionnement correct de cette séquence dans le registre à décalage intervient lorsque le 1 logique introduit dans R0 lors de l'initialisation passe dans R8. Alors, le bit A est stocké dans R7 et ainsi de suite jusqu'à A0 qui 67 35 est stocké dans R 1. Le bit W est toujours égal à zéro. Les bits A2, A1 et A0 de la séquence vont être comparés terme 9 à terme aux bits de même nom de l'adresse affichée grâce à trois portes NON OU exclusives 10, 11 et 12.La porte 10 re- çoit à ses entrées An et Q(R1), le porte 11, A, et Q(R2) et la oorte 12, A2et Q(R3). Si l'adresse A^, A1, A2 envoyée dans la séauenco A d'adres- 5 se est identique à l'adresse affichée, chacune des portes 10, 11 et 12 produit en sortie un 1 logique. Sur L'exemple de réalisation de la figure 3, on a également supposé que les bits A6, A5, A4, A3 constituaient un drapeau d'identification toujours identique selon la séquence 1001. Par 10 conséquent, l'identification complète d'une séquence d'a- dresse est réalisée par une porte ET multiple 15 produi- sant à sa sortie un signal d'identification DVA et rece- vant à ses entrées les sorties Q(R7) et Q(R4) et les sorties inversées P(R6) et P(R5) ainsi que les sorties 15 des portes 10, 11 ET 12. Les portes 10, 11, 12 et 15 cons- tituent le circuit d'identification de séquence d'adresse AIC. D'autre part, la sortie Q(R8) produit un signal logi- que d'acceptation de fin de séquence ACN. Le bit W qui suit A0 dans La séquence d'adresse est par convention un 20 zéro ; il indique un mode d'écriture. Il peut être iden- tifié en introduisant également P(R0) à l'entrée de la porte 15. La partie inférieure de la figure 4, encadrée par un trait mixte, constitue la logique bus BUSL. 25 Elle comporte une première bascule de contrôle DC1 de type D recevant à son entrée D le signal ACN dispo- nible à la sortie Q de R8, et à son entrée de cadencement CK le signal d'horloge SCL, et une deuxième bascule de contrôle PNT, dite pointeur, également de type D dont la sor- 30 tie inverseuse P est bouclée sur l'entrée D, son entrée de cadencement CK étant reliée à la sortie Q de la premiè- re bascule DC1. Le pointeur PNT a pour fonction d'indi- quer si on se trouve dans une séquence d'adresse ou de données d'un cycle. 35 Une troisième STR et une quatrième STP bascule de contrôle, également de type D ont pour fonction de gé- .DTD: rer le départ et la fin d'un cycle. Le bus indique le départ d'un cycle (voir figure 5b) par une transition du niveau 1 au niveau O du signal SDA lorsque le signal d'horloge SCL est au niveau 1, et la fin d'un cycle par 5 une transition du niveau O au niveau 1 du signal SDA lorsque le signal d'horloge SCL est au niveau 1. Par con- tre, les transitions porteuses d'information du signal SDA ont lieu lorsque le signal d'horloge SDA est au ni- veau logique O. La quatrième bascule STP a pour fonction 10 d'indiquer si le circuit est dans un état actif vis à vis du bus ou inactif. Dans ce dernier cas, sa sortie initia- lise le registre R. La troisième bascule STR reçoit à son entrée D le signal d'horloge SCL et est cadencée à son entrée de 15 cadencement CK par le signal SDA de manière à détecter le départ d'un cycle, alors que la quatrième bascule STP re- çoit à son entrée D te signal d'horloge SCL et à son en- trée de cadencement CK le signal SDA inversé à partir de SDA par un inverseur 28, de manière à détecter la fin 20 d'un cycte. La sortie Q de la troisième bascule STR est appliquée à l'entrée R de remise à zéro du pointeur PNT et de la quatrième bascule STP. La troisième bascule STR est remise à zéro par l'inverse SCL du signal d'horloge SCL obtenu par l'inverseur 60 dont la sortie est reliée 25 à l'entrée R de STR. Le signal d'autorisation DVA produit en sortie de la porte 15 est mémorisé par une bascule à deux portes ET inverseuses 66 et 67 bouclées l'une sur l'autre, c'est-à-dire que la sortie des portes 66 et 67 est reliée respectivement à une entrée des portes 67 et 30 66. Cette mémorisation est autorisée par une porte ET inverseuse 65 et a lieu lorsque DVA = 1, SCL = 1 et PNT Q (sortie du pointeur) = 0. Cette dernière condition indique que l'on est dans la partie adresse d'un cycle et évite toute identification accidentelle dans une séquence de 35 données. La porte ET inverseuse 65 reçoit donc à ses en- trées les signaux DVA et SCL et la sortie inverseuse P du pointeur PNT, et sa sortie est reliée à l'autre entrée de 11 la porte ET inverseuse 66. D'autre part, l'autre entrée de la porte ET inverseuse 67 reçoit un signal STN dispo- nible à la sortie d'une porte ET 70 dont les entrées sont reliées respectivement aux sorties inverseuses P des bas- 5 cules de contrôle STR et STP. Tant que STN = 1, le signal DVA qui est fugitif, reste mémorisé sous forme du signal ADC à la sortie de la porte 66. Le retour de STN à l'état 0 équivaut à l'effacement de cette mémorisation. L'initia- lisation des bascules R à R8 est réalisée par le signal 10 RST1 disponible à la sortie d'une porte ET inverseuse 63 qui reçoit à une entrée l'inverse P de la sortie de la quatrième bascule STP (initialisation lorsque STPQ = 1) ou de préférence, comme représenté, le signal de sortie STN de la porte ET 70. Dans ce dernier cas, l'initialisa15 tion a lieu quand STPQ ou STRQ est égal à 1, ce qui entra;- ne l'initialisation du registre REG en cas d'arrivée d'une coïncidence intempestive correspondant au départ d'un cy- cle alors qu'un tel cycle est en cours de déroulement. La porte ET inverseuse 63 reçoit à son autre entrée un signal 20 RST2 disponible à la sortie d'une porte ET inverseuse 44. Celle-ci reçoit à ses trois entrées, le signal d'horlo- ge SCL, la sortie de la première bascule de contrôle DC1, et la sortie inversée P du pointeur PNT. Les bascules R0 à R8 sont initialisées lorsque 25 la bascule STP mémorise un état inactif du circuit (STPQ = 1), ou bien entre une séquence d'adresses et une séquence de données (RST2), ainsi qu'en début de cycle. Une bascule R9 de type D génère à sa sortie P un signal logique d'autorisation inversé ACK, c'est-à-dire 30 que l'acceptation correspond à un O logique. La bascule R9 est cadencée à son entrée d'autorisation de chargement CK par le signal d'horloge SCL et reçoit à son entrée D la sortie d'une porte ET 16 dont une entrée reçoit le signal d'acceptation de fin de séquence ACN, et l'autre le 35 signal d'identification mémorisé ADC. Le chargement des bascules de mémoire M0 à M7 est obtenu par un signal de chargement inversé LDA appli- 12 qué à leurs entrées d'autorisation de chargement CK. Le- dit chargement est obtenu par passage de LDA de l'état 1 à l'état O. Le signal LDA est obtenu à la sortie d'une porte ET inverseuse 33 dont les entrées reçoivent le si- 5 gnal d'acceptation de fin de séquence ACN, l-e signal d'identification mémorisé ADC, et les sorties Q de la pre- mière bascule DC1 et du pointeur PNT. Le chargement est donc autorisé lorsqu'une fin de séquence de données a été détectée, alors que préalablement, une séquence d'adresse 10 correspondant à celle affichée par le circuit a été identifiée. La quatrième bascule STP est mise à l'état 1 par la sortie d'une porte ET inverseuse 71 à quatre en- trées. Sa première entrée reçoit la sortie inversée P de 15 STP (auto-entretien de l'état 1 de STP) et sa seconde en- trée l'inverse PON de l'impulsion PON produite lors de la mise sous tension. (mise à l'état 1 de STP à la mise sous tension). Sa troisième entrée reçoit la sortie d'une por- 20 te ET inverseuse 69 dont les entrées sont SCL, la sortie Q de DC1, et la sortie Q du pointeur PNT (mise à l'état 1 de STP en fin de cycle, même en cas de défaillance du bus). Sa quatrième entrée reçoit la sortie d'une porte ET inver- seuse 68 dont les entrées sont la sortie Q de DC1 et l'in- 25 verse ADC de ADC, disponible à la sortie de la porte ET in- verseuse 67 (mise à l'état 1 de STP si à la fin d'une sé- quence d'adresse, aucun signal d'identification n'a été produit et mémorisé). On remarquera enfin que l'impulsion PON produite 30 lors de la mise sous tension du circuit, remet également à zéro (entrée R) la première bascule de contrôle DC1 et la bascule R9. En liaison avec les figures 4a et 4b, on va main- tenant décrire le fonctionnement du circuit lors d'un cy- 35 cle d'informations fourni par le bus, et correspondant à l'adresse affiLhée AO, A1, A2 aux entrées SO, S1 et S2 du circuit. 13 La condition de départ STA correspond à un front descendant de SDA avec SCL = 1. Ceci est détecté par STR dont La sortie STRQ passe à l'état 1 sur ledit front descendant de SDA, ce passage à L'état 1 ayant éga- 5 Lement pour effet de remettre à zéro la sortie STPQ de STP et de PNT et de faire ADC = 0 car STN = 0 et DVA = 0. A ce moment, la sortie P de STP passe à l'état 1 (STPQ = 0) et RST1 à l'état 0 également. Grâce à l'initialisation au préalable, la bascule R est à ce moment à l'état 1, 10 et les bascules R1 à R8 à l'état 0. La sortie Q de STR est remise à zéro par le front descendant du coup d'horlo- ge SCL de départ. Le bus envoie la séquence A d'adresses, jusqu'à ce que R8 reçoive par décalage le 1 logique ins- crit dans R0 lors de l'initialisation, ce qui entraîne 15 ACN = 1 sur le front montant du 8ième coup d'horloge. Le bit A6 est alors positionné dans R7 et ainsi de suite jus- qu'à A0 positionné dans R1, et W = 0 (par convention) dans Ro. L'adresse envoyée par le bus correspondant avec celle affichée par le circuit, la porte ET 15 envoie un DVA = 20 1, lequel est autorisé par la porte 65, car la sortie P du pointeur PNT est à l'état 1, à partir du huitième coup d'horloge SCL. ADC passe à l'état 1. Au coup d'horloge sui- vant, DVA passe de nouveau à 0, mais ADC reste au niveau 1 car les sorties P de STR et STP sont toutes deux au 25 niveau 1, donc STN = 1. La présence simultanée de ACN et ADC, détectée par la porte 16 produit à la sortie P de R9 le signal ACK sur le front descendant au 8ième coup d'horloge, celui-ci se trouvant effacé par le front descendant du 9ième coup 30 d'horloge, car à ce moment la sortie de la porte 16 est à zéro : ACK est donc un signal identique à ACN, mais retar- dé d'un demi-coup d'horloge. Il est donc présent lorsque l'horloge est à son niveau haut du 9ième coup donc dans l'espace prévu à cet effet entre la séquence A d'adresse 35 et la séquence D de données. La manière dont le système bus traite ce signal ACK est décrite dans le brevet euro- péen précité. 14 Le signal ACN met également à l'état 1 la bas- cule DC1 (DC1Q) sur le front descendant du huitième coup d'horloge. DC1Q repasse à O sur le front descendant du neuvième coup d'horloge, car ACN est repassé à O sur le front montant de ce même coup d'horloge. Ce front descen- dant de DC1Q fait passer la sortie du pointeur PNT à l'é- tat 1 (PNT Q = 1). Le pointeur PNT mémorise ainsi que l'on va maintenant recevoir la séquence de données D du cycle. ~10 ~ Pendant la durée du neuvième coup d'horloge SCL, on a SCL = 1, DC1Q = 1 et PNTQ = O, d'o RST1 = 1; ce qui entraîne l'initialisation du registre R, R0 étant à l'é- tat 1, et R1 à R8 à l'état O. L'arrivée de la séquence de données intervient 15 donc avec ADC = 1 et PNT = 1. Comme la séquence A d'adresse, le 1 logique ins- crit danq R0, lors de l'initialisation est transféré par décalage jusqu'au registre R8 de manière à produire un ACN = 1 sur le front montant du 8ième coup d'horloge de 20 la séquence D, ACN revenant O sur le front montant du coup d'horloge suivant. Le bit D7 est alors stocké en R7 et ainsi de suite jusqu'au Do qui se trouve stocké dans RO. On a alors DCIQ = 1 sur le front descendant du huitiè- me coup d'horloge de la séquence D, DC1Q revenant à O sur 25 le front descendant du coup d'horloge suivant. Entre le front descentant du huitième coup d'hor- loge de la séquence D et le front ascendant suivant, on a simultanément DC1Q = PNTQ = ACN = ADC = 1, d'o LDA = 1 pendant La durée d'un demi-coup d'horloge. Le contenu de 30 R0 à R7 est transféré en parallèle dans les bascules de mémoire M0 à M7. En particulier, M0 reçoit de R0 le bit Do, en principe un O permettant de valider la commande OFF à l'entrée de la porte 90 (figure 3). La position ouverte ou fermée des interrupteurs 35 11 à 19 est alors modifiée conformément au nouveau conte- nu des mémoires M0 à M7, si la commande OFF est inactive ou inhibée par le bit DO. 15 Comme pour la séquence d'adresse A, R9 produit un signal ACK = 1 entre le front descendant du huitième et celui du neuvième coup d'horloge de la séquence D. Le passage à zéro de DC1Q sur le front descendant du neuviè- 5 me coup d'horloge de la séquence D entraîne la remise à zéro du pointeur (PNPQ = 0). En fin de cycle, le bus en- voie un signal d'arrêt constituépar un front SDA montant sur un signal d'horloge SCK au niveau 1, ce qui entraîne STPQ = 1, d'o STN = 0, donc ADC = O, et RST1 = 1 (initialisation du registre R). Un mode perfectionné du circuit d'interface selon l'invention prévoit le cas o le bus serait défaillant quant à la production d'un tel signal d'arrêt. Dans ce but, on met à profit le fait que, dans 15 la phase terminale d'un cycle, on a transitoirement et de manière caractéristique DCIQ = PNTQ = 1. La porte 69 met alors à l'état 1 (STPQ = 1) la bascule STP sur le front ascendant du neuvième coup d'horloge de la séquence D. Le signal d'arrêt fourni par le bus consiste 20 en un front montant sur le signal SDA, pendant que SCL = 1 sur le dixième coup d'horloge de la séquence D. Il est détecté par la bascule STP qui se met à l'état 1 (STPQ = 1), dans les variantes du circuit ne présentant pas de- porte 69. Ceci est représenté en pointillé à la figure 4b, 25 également en ce qui concerne les signaux ADC et RST1. 30 35 REVENDICATIONS : .CLMF: 1. Circuit d'interface du type esclave destiné à fonc- tionner avec un bus série en vue de-La commutation d'une pluralité de voies et comprenant des entrées logiques sus- 5 ceptibles de recevoir des signaux d'informations et d'hor- loge fournies par ledit bus, un registre (REG) pour rece- voir les signaux (SDA, SCL) reçus du bus par les entrées logiques (L1, L2) et une mémoire (M) des données reçues par le registre (REG) caractérisé en ce qu'il comporte 10 un décodeur (CDEC) commandant la commutation des voies à partir de signaux logiques stockés dans la mémoire (M), ainsi qu'une pluralité d'entrées d'adressage (SO, S1, S2) susceptibles d'être mises chacune à un niveau logique, de manière à générer une adresse affichée (Ao, A1, A2) en ce 15 que ledit registre est un registre à décalage (R0, R7) re- cevant en série à une entrée située à une extrémité amont des informations logiques série (SDA) fournies par le bus sous forme de cycles présentant chacun au moins une sé- quence et cadencées par un signal d'horloge (SCL), et 20 produisant à-une sortie (QR8) située à une extrémité aval un signal d'acceptation de fin de séquence (ACN) introduit à l'entrée (D) d'une première bascule de contrôle (DC1) cadencée (CK) par ledit signal d'horloge (SCL) et dont la sortie (Q) cadence (CK) une seconde bascule de contrôle 25 dite pointeur (PNT) dont la sortie inversée (P) est bou- clée sur son entrée (D), en ce que la présence d'un ni- veau logique 1 à la sortie (Q) de la première bascule (DC1) et à la so.rtie (P) du pointeur (PNT) autorise une initia- lisztinn du registre (REG) laquelle corresoond à un retour à un 30 même état initial, en ce qu'il' connorte un compareteur logique (10, 11, 12) identifiant, dans une partie donnée d'une séquence d'adresse des informations logiques série fournies par le bus si au moins ladite séquence d'adresse correspond à ladite adres- 35 se affichée, et produisant un signal logique d'identifica- tion (DVA), en ce qu'il comporte un circuit (66, 67) pour mémoriser ledit signal d'identification (DVA), et en ce qu'il comporte une porte ET (33) autorisant le chargement dans La mémoire (M), les données du registre (R) Lorsque la sortie (Q) de la première bascule de contrôle (DC1) et 5 du pointeur (PNT) sont à l'état logique 1, lorsqu'est pré- sent un dit signal d'identification mémorisé (ADC) ainsi qu'un dit signal d'acceptation de fin de séquence (ACN), lequel correspond de ce fait à la fin d'une séquence de données qui suit ladite séquence d'adresse. 10 2. Circuit d'interface selon la revendic+icon 1 caractérisé en ce qu'il est agencé de manière à initialiser le registre (REG) par mise à l'état 1 d'une première bascutle (Rn) et remise à zéro de ses autres bascules (R1... R8) lorsque la sortie de la première bascule de contrôle 15 (DC1) est à l'état 1 et la sortie (Q) du pointeur (PNT) à l'état zéro. 3. Circuit d'interface selon une des revendication 1 ou 2 caractérisé en ce qu'il comporte une série de por- tes logiques (101, 109) inhibant le passage des signaux 20 - logiques disponibles en sortie du premier décodeur (CDEC) vers les voies à commuter en présence d'un signal logique dit d'arrêt (OFF) du circuit d'interface. 4. Circuit d'interface selon la revendication 3, caractérisé en ce qu'il comporte une porte d'autorisation 25 (90) recevant à une entrée le signal d'arrêt (OFF) et à l'autre une sortie (P) d'une première bascule (M o) de la mémoire (M) chargée lors dudit chargement par la première bascule (RO0) du registre (R), de manière à valider ou non le signal d'arrêt (OFF). 30 5. Circuit d'interface selon une des revendications précédentes caractérisé en ce qu'il comporte un générateur d'impulsion (PG) produisant, lors de la mise sous tension du circuit, une impulsion (PON) produisant I.'initiaLisa- tion de la mémoire (Ml) et dudit registre (REG). 35 6. Circuit d'interface selon une des revendications orécédentes caractérise en ce qu'il comporte une troisième (STR) et une quatrième (STP) bascule de contrôle qui, lorsque le circuit d'interface est dans son premier état, reçoivent à leur entrée (D) le signal d'horloge (SCL) et sont cadencées (CK) l'une par le signal d'informations 5 (SDA) et l'autre par son inverse (SDA) de telle sorte que la sortie (Q) de la troisième bascule (STR) soit mise à l'état 1 par un premier type de coïncidence entre les si- gnaux d'horloge (SCL) et d'informations (SDA) correspondant au départ d'un dit cycle, et la quatrième bascule 10 (STP) soit mise à l'état I par un second type de coinci- dence entre les signaux d'horloge (SCL) et d'informations (SDA) correspondant à la fin d'un cycle, la troisième bascule (STR) étant remise à zéro par l'inverse (SCL) du signal d'horloge (SCL) et la quatrième bascule (STP) par 15 La sortie (Q) de la troisième (STR), la sortie (Q) de la quatrième bascule (STP) étant agencée de manière à pro- duire, lorsqu'elle se trouve à l'état logique 1, une mise à l'état 1 de La première bascule (R0) du registre (R) et la remise à zéro de ses autres bascules (R1... R8). 20 7 Circuit d'interface selon la revendication 6, caractérisé en ce qu'iL est agencé de manière que la qua- trième bascule (STP) a sa sortie. mise à L'état logique 1 lorsque le signal d'identification mémorisé (ADC) est à l'état logique 0 et lorsque la première bascule (DC1) a 25 sa sortie à l'état logique 1. 8. Circuit d'interface selon une des revendications 6 ou 7, caractérisé en ce qu'il est agencé de manière à produire une initialisation du registre (REG) Lorsque la quatrième bascule (STP) a sa sortie à l'état 1;. 30 9 Circuit d'interface selon la revendication 8, caractérisé en ce qu'il est agencé de manière à produire une initialisation du registre (REG) lorsque la troisième bascule (STR) à sa sortie à l'état 1. 10. Circuit d'interface selon la revendication 5, 35 en combinaison avec une des revendications 6 à 9 caracté- risé en ce qu'il est agencé de manière que la quatrième bascule (STP) a également sa sortie (Q) mise à L'état lo- gique 1 par ladite impulsion (PON), sa sortie étant par ailleurs auto-entretenue lorsqu'elle se trouve à l'état 1. 11. Circuit d'interface selon une des revendications 5 5 à 10, caractérisé en ce qu'il est agencé de manière que la quatrième bascule (STP) ait également sa sortie mise à l'état logique 1 lorsque la sortie des première (DC1) et deuxième (PNT) bascule et le signal d'horloge (SCL) sont ensemble au niveau logique 1. 10 12. Circuit d'interface selon une des revendications précédentes, caractérisé en ce qu'il comporte une bascule d'acceptation (R9) cadencée par le signal d'horloge (SCL) et recevant à son entrée le produit logique du signal d'acceptation (ACN) et du signal d'identification mémori- 15 sé (ADC), et produisant à sa sortie en direction du bus un signal d'autorisation (ACK). 13. Circuit d'interface selon les revendications 4 et 11 prises ensemble, caractérisé en ce qu'il est agen- cé de manière que ladite impulsion produise également la 20 remise à zéro de la bascule d'acceptation (R 9). 14. Circuit d'interface selon les revendications 4 et 5 prises ensemble caractérisé en ce qu'il est agencé de manière que ladite impulsion produise également la re- mise à zéro de la première bascule de contrôle (DC1) et 25 la mise à l'état 1 de la quatrième bascule de contrôle (STP). 15. Circuit d'interface selon une des revendications précédentes, caractérisé en ce que le circuit pour mémori- ser le signal d'identification (DVA) comporte deux portes 30 ET inverseuses (66, 67) dont la sortie de l'une est bou- clée sur une des entrées de l'autre et vice versa, -l'autre entrée de la première des deux portes ET inverseuses (66) recevant l'inverse (DVA) du signal d'identification (DVA), mais seulement si le pointeur (PNT) a sa sortie à l'état 35 logique O et si le signal d'horloge est à l'état logique 1, l'autre entrée de la seconde des deux portes ET inver- seuse (67) recevant le produit logique des inverses (P) des sorties (Q) de la troisième (STR) et de la quatrième bascule (STP), de manière à permettre le maintien, lors de chaque cycle, de la mémorisation (ADC) du signal d'i- 5 dentification (DVA). 10 15 20 25 30 35