Brevet FR2562327A1 — publié le 19851004

Procédé pour interconnecter les zones actives et/ou les grilles des circuits intégrés CMOS La présente invention a pour objet un procé- dé pour interconnecter les zones actives et/ou les grilles d'un circuit intégré CMOS. Ce procédé permet, en particulier, de réaliser des connexions à courte distance entre les sources et les drains des transis- tors MOS (métal-oxyde-semiconducteur) à canal N ou P entrant dans la constitution des circuits intégrés CMOS (MOS complémentaire) et aussi de connecter ces sources et/ou ces drains avec les grilles de ces mêmes transistors. Les circuits intégrés CMOS, dont le plus simple est un inverseur, constitué uniquement d'un transistor à canal N et d'un transistor à canal P dont l'un est bloqué quand l'autre conduit et viceversa, présentent l'avantage de consommer très peu d'énergie électrique. En revanche, ils présentent une faible densité d'intégration. Cette densité d'intégration est liée en par- ticulier à la nécessité de connecter fréquemment des régions de type N+ (source ou drain d'un transistor à canal N) et des régions de type P+ (source ou drain de transistor à canal P), cette nécessité s'expliquant par le fait que chaque porte élémentaire du circuit intégré comprend à la fois des transistors à canal N et des transistors à canal P. Sur la figure 1, on a représenté en coupe longitudinale un inverseur CMOS permettant d'illus- trer le procédé de connexion de l'art antérieur. Après avoir réalisé les éléments constitu- tifs du circuit intégré, c'est-à-dire les zones acti- ves telles que les sources 2 et 8 et les drains 4 et 6, des transistors du circuit, les grilles 12 et 14 de ces transistors et l'oxyde de champ 16, on dépose sur l'ensemble du circuit intégré une couche d'isolant 18, généralement en oxyde de silicium, puis on grave cette couche d'isolant afin de réaliser les trous de contact électrique, tels que 20 et 22, des zones actives ainsi que ceux des grilles. Ensuite, on dépose sur la couche d'isolant gravée 18 une couche conductrice 24, généra- lement en aluminium, puis on grave celle-ci afin de réaliser les connexions voulues, telles que la con- nexion 24a entre le drain 4 du transistor à canal N et le drain 6 du transistor à canal P de l'inverseur. Dans un tel procédé, outre la surface occu- pée par les connexions elles-mêmes, ce sont essentiel- lement les trous de contact électrique 20, 22 réalisés dans la couche d'isolant, et les gardes telles que 26 et 27 nécessaires pour le positionnement de ces trous qui réduisent la densité d'intégration du circuit in- tégré CMOS. Afin d'augmenter la densité d'intégration de ces circuits CMOS, notamment en diminuant la surfa- ce occupée par les connexions, on réalise parfois des circuits à deux niveaux d'interconnexion, générale- ment en aluminium, mais ceci complique le procédé de fabrication des circuits de façon significative et ne permet pas, de toute façon, de supprimer les encombre- ments des trous de contact électrique, réalisés dans la couche d'isolant. La présente invention a justement pour objet un procédé pour interconnecter les zones actives et/ou les grilles des circuits intégrés CMOS permettant de remédier à ces inconvénients et permettant notamment d'augmenter de façon notable la densité d'intégration de ces circuits. Ce procédé permet en particulier, après avoir réalisé les éléments constitutifs du circuit in- tégré, telles que les zones actives, les grilles et l'oxyde de champ, de réaliser les différentes con- nexions voulues, sans avoir au préalable déposé sur l'ensemble du circuit intégré une couche isolante et réalisé dans cette couche les trous de contact élec- trique nécessaires pour réaliser les connexions. De façon plus précise, l'invention a pour objet un procédé pour interconnecter les zones actives et/ou les grilles des circuits intégrés CMOS, se ca- ractérisant en ce que, lors de la réalisation des grilles dans une première couche conductrice on défi- nit, dans cette première couche conductrice, les di- mensions des connexions à réaliser, et en ce que, après la réalisation des zones actives, on effectue des isolations Latérales des grilles puis on dépose, sur l'ensembLe du circuit, excepté sur les isolations latérales, une deuxième couche conductrice réalisant les connexions voulues. Le fait de supprimer, dans le procédé de L'invention, le dépôt de la couche d'isolant, lors de la réalisation des connexions des circuits intégrés CMOS, ainsi que le perçage des trous de contact élec- trique dans cette couche d'isolant, permet, par rap- port aux procédés de l'art antérieur, d'augmenter de façon considérable la densité d'intégration de ces circuits. Le procédé de l'invention peut être utilisé avantageusement pour effectuer des liaisons à courte distance, c'est-à-dire des liaisons entre les sources et drains et/ou les grilles des transistors des cir- cuits intégrés CMOS. Selon un mode particulier de mise en oeuvre du procédé de l'invention, on effectue les étapes sui- vantes: - définition des dimensions des connexions à réaliser et simultanément réalisation des grilles du circuit 256232? intégré dans la première couche conductrice, - réalisation des zones actives par implantation ioni- que, - dépôt de façon isotrope d'une couche d'isolant sur - la structure obtenue, - réalisation d'une gravure anisotrope de la couche d'isolant afin d'obtenir sur les flancs gravés de la première couche conductrice des bandes isolantes dont la largeur est définie par l'épaisseur de la couche d'isolant, - élimination des bandes d'isolant se trouvant de part et d'autre des connexions à réaliser en gardant no- tamment celles se trouvant sur les flancs des gril- les, et - dépôt sélectif sur l'ensemble du circuit intégré, excepté sur les bandes -d'isolant restantes, de la deuxième couche conductrice. De façon avantageuse, les zones actives étant réalisées dans un substrat en silicium monocris- talin, la première couche conductrice en silicium po- lycristallin, et les isolations latérales des grilles en oxyde de silicium, on effectue le dépôt de la deuxième couche conductrice par un dépôt chimique en phase vapeur de tungstène dans des conditions telles que le tungs- tène se dépose sélectivement sur les zones actives et la première couche conductrice et non pas sur les iso- lations latérales. Par ailleurs, -afin d'éviter des risques de court-circuits entre les sources ou les drains du cir- cuit intégré et le substrat de ce circuit, notamment au bord de l'oxyde de champ, on peut, avantageusement, réaliser dans les zones actives à connecter une im- plantation ionique, après avoir isolé latéralement les grilles du circuit'. D'autres- caractéristiques et avantages de 'invention ressortiront mieux de la description qui L'invention ressortiront mieux de La description qui va suivre, donnée à titre illustratif et non limita- tif, en référence aux figures annexées, dans lesquel- les: - la figure 1, déjà décrite, représentant en coupe longitudinale un inverseur CMOS, illustre le procédé d'interconnexion d'un tel circuit selon l'art antérieur, et - les figures 2 à 6 illustrent, en coupe longitudinale, les différentes étapes du procédé de connexion de l'invention selon un mode particulier de mise en oeuvre. Ce procédé va être décrit pour connecter le drain d'un transistor à canal N avec le drain d'un transistor à canal P, ces deux transistors constituant un inverseur CMOS. Bien entendu, ceci n'est qu'un exemple de connexions réalisable avec le procédé de l'invention, tout autre type de connexions et en par- ticulier celui permettant de connecter les grilles des transistors du circuit intégré aux sources et/ou aux drains de ces mêmes transistors peut être envisagé. Sur les figures 2 à 6, on a représenté un substrat semiconducteur 30, réalisé notamment en sili- cium monocristallin, comportant une région de type P dans laquelle sera réalisé le transistor à canal N de l'inverseur et une région de type N dans laquelle sera réalisé le transistor à canal P de ce même inverseur, ainsi que l'oxyde de champ 32 du circuit integré. Cet oxyde de champ 32, réalisé par exemple selon la technologie LOCOS (oxydation localisée) a été repré- senté partiellement enterré dans le substrat semicon- ducteur 30, mais bien entendu, il pourrait ne pas être du tout enterré. Après avoir réalisé sur le substrat 30 une couche d'oxyde, non représentée dans le but d'une sim- plification des schémas et constituant l'oxyde de grille, on dépose sur l'ensemble du circuit intégré, comme représenté sur la figure 2, une couche conduc- trice 34, dite première couche, réalisée par exemple en silicium polycristaLLin. Cette couche 34, déposée par exemple par La technique de dépôt chimique en pha- se vapeur, peut présenter une épaisseur de 0,4 pm. On définit ensuite, dans La couche conduc- trice 34, notamment par gravure de cette couche, Les dimensions des connexions à réaliser et notamment ceLLes de La connexion du drain du transistor à canal N au drain du transistor à canal P. Cette gravure peut être effectuée au moyen d'un masque 36 réalisé dans une couche de résine, selon Les procédés classiques de la photolithographie, représentant, entre autres, l'image de la connexion à réaliser, et en éliminant, comme représenté sur la figure 3, les parties de La couche conductrice 34 dépourvue de masque. Cette éLi- mination peut se faire par exempte par attaque chimi- que, notamment avec KOH comme agent d'attaque Lorsque cette couche 34 est réalisée en silicium ou par gravu- re ionique réactive avec de l'hexafluorure de soufre. Ensuite, on élimine le masque de résine 36, par exem- - pie au moyen d'un plasma d'oxygène. Sur la figure 3, la région de La couche con- ductrice 34 permettant de définir Les dimensions de La connexion à réaliser porte la référence 34a. La gravure de la couche conductrice 34 per- met, de plus, de réaliser simultanément les grilles des transistors du circuit intégré, teLLes que Les grilles 35 et 37 respectivement du transistor à canaL N et du transistor à canaL P de L'inverseur CMOS, La dimension de ces grilles étant définie par Le mas- que 36. Apres gravure de La couche conductrice 34, on réaLise, classiquement Les zones actives du circuit 256Z327 intégré, dans le substrat semiconducteur 30 par im- plantations ioniques successives. Ces implantations sont réalisées en masquant à chaque fois les régions complémentaires du substrat, afin d'obtenir des zones 38 et 40 de type N+, constituant respectivement la source et le drain du transistor à canal N, et des zones 42 et 44 de type P+, constituant respectivement la source et le drain du transistor à canal P. Après la réalisation des zones actives 38, 40, 42 et 44 de l'inverseur, on effectue une isolation latérale des grilles 35 et 37 ayant la forme de bandes isolantes 46. Ces bandes, réalisées de préférence en oxyde de silicium peuvent présenter une largeur de 0,25 pm. L'obtention de cette isolation latérale sera décrite ultérieurement en référence aux figures 5 et 6. Après cette isolation latérale 46 des gril- les, on effectue, éventuellement, dans les zones acti- ves à connecter, telles que les drains 40 et 42, res- pectivement, des transistors à canal N et à canal P, de nouvelles implantations ioniques. Ces implanta- tions, réalisées en masquant à chaque fois les régions complémentaires de type N+ et P+, permettent d'éviter la formation de court-circuits entre les sources, les drains et le substrat, notamment au bord de l'oxyde de champ. Elles permettent aussi d'obtenir au niveau des grilles 35 et 37 du circuit intégré une double jonc- tion de sources et drains, ce qui permet de diminuer le champ électrique entre les drains et les grilles adjacentes des transistors du circuit. Les implanta- tions sont par exemple réalisées avec de l'arsenic, l 15 avec une énergie de 130 keV et une dose de 5.1015 ato- mes/cm2 pour les zones N+ et du BF2 avec une énergie de 40 keV et une dose de 3.1-015 atomes/cm2 pour les zones P+. Après ces implantations, on dépose comme re- présenté sur la figure 4, une couche conductrice 48 sur L'ensemble du circuit intégré, excepté sur Les bandes isolantes 46, c'est-à-dire en particulier sur les grilles 35 et 37 et la région 34a de la couche conductrice 34, ainsi que sur Les zones N+ 38 et 40 et les zones P+ 42 et 44. De préférence, cette couche conductrice 48, réalisant. La connexion entre Les drains 40 et 42 res- pectivement du transistor à canal Net du transistor à canal P, est réalisée en tungstène. Le dépôt de cette couche de tungstène est réalisé avantageusement par un procédé de dépôt chimique en phase vapeur (CVD ou LPCVD), de façon que le tungstène se dépose sélective- ment sur les zones en silicium monocristallin et poty- cristallin et non pas sur les régions oxydées. Cettè couche présente notamment une épaisseur de 0,1 pm. Le dépôt par CVD ou LPCVD d'une couche con- ductrice 48 en W permet d'obtenir directement, c'est- à-dire sans masquage ni gravure, les connexions vou- Lues, et notamment La connexion des drains 40 et 42 de l'inverseur, lorsque les bandes isolantes 46 sont réalisées en oxyde de silicium, la couche conductrice 34 en silicium polycristallin et Les zones actives- telles que les drains 40 et 42 réalisées dans un subs- trat 30 en silicium monocristaLlin. Un tel dépôt a été décrit dans l'article de MILLER et al. dans "Solid State Technology de décembre 1982, intitulé "CVD Tungstène Interconnect and Contact Barrier Technology for VLSI". Ce procédé de dépôt sélectif présente - l'avantage de réaliser un auto-alignement de la con- nexion à réaliser sur les zones actives à connecter. Il permet aussi de façon auto-alignée de réaliser sur les grilles du circuit intégré telles que 35 et 37, les shunts de celles-ci. On va maintenant décrire, en référence aux figures 5 et 6, un mode particulier de réalisation des isolations latérales des grilles du circuit intégré. Apres avoir réalisé les zones actives du circuit, on dépose de façon isotrope sur l'ensemble du circuit intégré, comme représenté sur la figure 5, par exemple par la technique de dépôt chimique en phase vapeur, une couche d'isolant 50 réalisée notamment en oxyde de silicium. Cette couche isolante 50 présente notamment une épaisseur de 0,25 pm. Ensuite, on grave cette couche d'isolant 50 comme représenté sur la figure 6, de façon anisotrope, c'est-à-dire suivant une seule direction de l'espace, jusqu'à ce que les zones actives notamment 38, 40, 42 et 44 et les grilles 35 et 37 du circuit intégré soient mises à nu. Cette gravure anisotrope permet de ne laisser de la couche d'isolant 50 que les zones 46 situées sur les flancs gravés de la couche conductrice 34, c'est- à-dire sur les flancs des grilles 35 et 37 et de la région 34a de cette couche. Cette gravure peut être réalisée par exemple à l'aide d'un procédé de gravure ionique réactive. Un tel procédé de gravure permet d'obtenir des flancs isolants 46 dont la lar- geur est définie par l'épaisseur de la couche isolante 50. En conséquence, le dépôt isotrope d'une couche isolante 50 de 0,25 pm permet d'obtenir par ce procédé de gravure des bandes isolantes 46 de 0,25 pm de lar- ge. Pour de plus amples détails, sur la façon de réaliser les bandes isolantes 46, on peut se référer au brevet français n 2 525 029 déposé le 8 avril 1982 au nom du demandeur. Il est à noter que ce mode d'ob- tention de bandes isolantes n'est qu'un exemple parti- culier. Après réalisation d'un masque de résine de forme appropriée sur la structure obtenue, on éLimine localement les bandes d'isolant 46, en protégeant en l'occurrence celles se trouvant sur les flancs des grilles des transistors telles que 35 et 37, et en éliminant en particulier celles se trouvant sur les flancs de la région 34a de la couche conductrice cor- respondante destinée à connecter la zone N + 40 à la zone P + 42. Cette élimination peut, notamment, se faire par attaque chimique, par exemple avec de l'aci- de fluorhydrique lorsque ces bandes isolantes sont en SiO2. La structure du circuit, après cette élimi- nation correspond à celle représentée sur la figure 3. Le procédé de l'invention décrit ci-dessus permet de connecter différentes zones actives d'un circuit intégré telles que les drains, les sources et/ou les grilles des circuits intégrés CMOS, en aug- mentant de façon considérable la densité d'intégration de ces circuits par rapport aux procédés de l'art an- térieur dans la mesure o l'on supprime pour ces con- nexions la réalisation, dans l'art antérieur, des trous de contacts dans la couche isolante ainsi que la métallisation d'aluminium et sa gravure. De plus, il permet de réaliser simultanément aux connexions les shunts des grilles de ces circuits, ces connexions et ces shunts étant par ailleurs auto-alignés respective- ment sur les zones actives et les grilles correspon- dantes. Le procédé de l'invention est surtout appli- cable à des connexions à courte distance. Pour la réalisation de connexions à longue distance des cir- cuits intégrés, on peut utiliser les procédés de con- nexions de l'art antérieur. REVENDICATIONS 1. Procédé pour interçonnecter les zones ac- tives et/ou les grilles d'un circuit intégré CMOS, ca- ractérisé en ce que, lors de la réalisation des gril- les (35, 37) dans une première couche conductrice (34), on définit, dans cette première couche, les di- mensions des connexions à réaliser et en ce que, après la réalisation des zones actives (38, 40, 42, 44), on effectue des isolations latérales (46) des grilles (35, 37) puis on dépose, sur l'ensemble du circuit, excepté sur les isolations latérales (46), une deuxiè- me couche conductrice (48) réalisant les -connexions voulues. 2. Procédé selon la revendication 1, carac- térisé en ce qu'il comprend les étapes suivantes: - définition des dimensions des connexions à réaliser et simultanément réalisation des grilles (35, 37) du circuit intégré, dans la première couche conductri- ce (34), - réalisation des zones actives (38, 40, 42, 44) par implantation ionique, - dépôt de façon isotrope d'une couche d'isolant (50) sur la structure obtenue, - réalisation d'une gravure anisotrope de la couche d'isolant (50) afin d'obtenir sur les flancs gravés de la première couche conductrice (34) des bandes isolantes (46) dont la largeur est définie par l'épaisseur de la couche d'isolant (50), - élimination des bandes d'isolant (46) se trouvant de part et d'autre des connexions à réaliser en gardant notamment celles se trouvant sur les flancs des grilles (35, 37), et - dépôt sur l'ensemble du circuit intégré, excepté sur les bandes d'isolant (46) restantes, de la deuxième couche conductrice (48). 3. Procédé selon L'une quelconque des reven- dications 1 et 2, caractérisé en ce que les zones actives (38, 40, 42, 44) étant réalisées dans un subs- trat en silicium monocristallin, La première couche conductrice (34) en silicium poLycristallin, et les isolations latérales (46) des grilles en oxyde de silicium, on effectue le dépôt de la deuxième couche conductrice (48) par un-dépôt chimique en phase uapeur de tungstène, de façon que celui-ci se dépose sélecti- vement sur les zones actives (38, 40, 42, 44) et la première couche conductrice (34) et non pas sur Les isolations latérales (46) des grilles. 4. Procédé selon L'une quelconque des reven- dications 1 à 3, caractérisé en ce que, après avoir isolé latéraLement (46) Les grilles (35, 37), on réa- Lise, dans Les zones actives, une implantation ioni- que.