Brevet FR2551579A1 — publié le 19850308

L'invention concerne les circuits intégrés Plus particulièrement, elle concerne un circuit interne servant à régler le temps d'élévation de la haute tension (Vpp) interne dans un dispositif de mémoire à circuits intégrés. Les dispositifs de mémoire solides tels que les dispositifs E 2 PROM qui sont fabriqués selon une technique à effet de tunnel à oxyde mince sont sujets à une rupture accidentelle de l'oxyde quand une tension d'écriture ou d'effacement appliquée de part et d'autre de la mince couche d'oxyde, par exem10 ple entre le substrat et la porte flottante, dépasse un niveau maximal de tolérance Pour éviter une telle rupture accidentelle de l'oxyde, un signal extérieur de programmation de haute tension (Vpp) est traité au moyen d'un circuit ou dispositif extérieur pour obtenir un signal pulsé ayant une forme 15 d'onde exponentielle d'une constante de temps RC de 600 us. Ainsi, la solution de la technique antérieure pour empêcher une rupture accidentelle de l'oxyde consiste à conformer la haute tension externe Vpp avec un circuit extérieur formé de composants fournis par l'usager pour limiter le temps d'éléva20 tion d'une tension interne Vpp engendrée en partant de la tension externe Ces circuits de conformation de signal augmentent la complexité d'ensemble des circuits parce qu'ils nécessitent des composants supplémentaires et un espace d'installation de circuits En conséquence, les besoins d'énergie 25 des circuits sont accrus et l'établissement initial et l'entretien des circuits sont compliqués davantage Cela est particulièrement vrai parce que les circuits conformateurs de forme d'onde de la technique antérieure sont typiquement d'un type RC comportant des capacités variables ou des résistances 30 variables qu'il faut optimiser pour assurer un fonctionnement correct des circuits En outre, ces circuits manquent de précision et en conséquence, ils sont sujets à un fonctionnement dégradé dans des conditions variables d'environnement. Dans une application typique de dispositif E PROM o la 35 haute tension externe Vpp = 21 V, la tension maximale permise de part et d'autre de la zone d'oxyde mince du dispositif doit être limitée à environ 11,4 V Le fait de prévoir une rampe linéaire à une vitesse de 16 V/ms, lorsque la haute tension externe Vpp = 21 V, limite à environ 11,5 V une haute tension interne Vpp prévue de part et d'autre de la zone d'oxyde du circuit En conséquence, on reconnaît que l'on peut utiliser une vitesse de rampe linéaire engendrée intérieurement de 16 V/ms par exemple, au lieu de la forme d'onde exponentielle 5 de 60 ms RC engendrée extérieurement, et limiter encore de façon satisfaisante la tension appliquée de part et d'autre de la zone d'oxyde mince à effet de tunnel du dispositif Cette idée permet, en partie, de remplacer avantageusement le circuit de programmation de haute tension externe par des cir10 cuits internes. En particulier, l'invention propose un circuit générateur de rampe' linéaire situé à l'intérieur du dispositif pour engendrer une tension de rampe linéaire comprise entre 5 V (Vcc) et 21 V (Vpp) tout en maintenant une vitesse de rampe 15 de 16 V/ms Le générateur interne de rampe linéaire coopère avec un circuit de dérivation qui conduit de manière à diriger la tension de programmation vers la masse, limitant ainsi la tension appliquée de part et d'autre de la zone d'oxyde mince Ainsi, l'invention évite la possibilité d'une rupture 20 accidentelle de l'oxyde mince pendant un mode de programmation d'écriture ou d'effacement du dispositif Cette protection est avantageusement assurée indépendamment d'une haute tension externe fournie au dispositif. Dans le mode d'exécution préférentiel de l'invention, le 25 E 2 PROM peut fonctionner dans un mode d'inhibition de programmation et dans un mode de programmation Dans le mode d'inhibition de programmation, un premier noeud de circuits internes est maintenu à une basse tension interne (Vcc) par le fonctionnement d'une porte à transistors en réponse à un signal d'in30 hibition de programmation Le premier noeud de circuits internes est couplé directement aux circuits internes du dispositif et en conséquence, fournit un bus d'alimentation en haute tension interne Vpp. Dans le mode de programmation, la haute tension Vpp ex35 terne est intégrée sur un condensateur oxyde métalliquesilicium (MOS) pour fournir la haute tension interne (Vpp) de façon telle que la tension ainsi engendrée s'élève suivant une forme d'onde linéaire Si la haute tension interne Vpp s'élève à une vitesse dépassant 16 V/ms, un commutateur à 3 2551579 transistors est actionné de manière à détourner le courant excessif vers une masse de circuit, limitant ainsi l'élévation excessive de la haute tension Vpp interne fournie au dispositif. En conséquence, on propose un circuit de limitation intégré sur un substrat monolithique de silicium dans lequel la vitesse de rampe d'un signal de programmation interne est fixée à une vitesse d'élévation prédéterminée, par exemple 16 V/ms et dans lequel la vitesse de rampe n'est pas fonc10 tion de la tension externe de programmation ni du temps d'élévation de la tension externe Par suite, il n'est pas nécessaire de traiter ni de pulser un signal extérieur de haute tension ni de prévoir des circuits compliqués de conformation d'onde de signal d'entrée Le nombre de composants des cir15 cuits et l'espace d'acheminement de ligne sont ainsi minimisés tandis que la consommation d'énergie des circuits est réduite. En outre, il n'est pas nécessaire d'ajuster initialement des circuits externes de conformation d'onde ni de maintenir leur ajustement et un entretien excessif n'est pas nécessaire non 20 plus par suite d'une dégradation des qualités du circuit externe due à des conditions variables de signal d'entrée et d'environnement. la figure 1 est un schéma d'un circuit interne d'impulsion de vitesse de rampe selon l'invention; la figure 2 est un graphique de la tension de part et d'autre d'une mince couche d'oxyde en fonction du temps pour divers signaux d'entrée de tension de programmation dans un dispositif de mémoire à circuits intégrés; la figure 3 est un graphique d'une rampe linéaire cor30 respondant à une tension interne de programmation prévue par l'invention; la figure 4 est un graphique représentant aussi une rampe linéaire correspondant à une tension interne de programmation prévue par l'invention et la figure 5 est un graphique d'une rampe linéaire de la tension interne de programmation prévue par l'invention. Le mode d'exécution préférentiel de l'invention engendre une rampe linéaire entre 5 V (Vcc) et 21 V (Vpp) à une vitesse de rampe de 16 V/ms Le mode d'exécution préférentiel est re- présenté par la figure i et comprend des transistors T 1 à T 10 couplés entre eux entre la tension Vcc, la tension Vpp et la masse. Deux modes de fonctionnement sont prévus dans ce mode d'exécution préférentiel, un mode d'inhibition de programmation et un mode de programmation Dans+e mode d'inhibition de programmation, la tension externe Vpp = 21 V et la tension de programmation PGM = tension Vcc La tension interne Vpp (noeud A sur la figure 1) est maintenue à la tension Vcc par 10 le transistor Tl,, le transistor T 2 est coupé parce que sa porte (noeud B surla figure 1) est maintenue à la masse par le transistor T 4-, le noeud de circuit C est déchargé à la masse par le transistor T 8 et le noeud de circuit D est polarisé de manière à conduire à une masse le courant passant par le 15 transistor T 9. Dans le mode de programmation, la tension externe Vpp = 21 V, courant continu, et la tension de programmation PGM = 0 V (PGM) Les transistors T 1 et T 4 sont coupés en l'absence de la tension PGM Par suite, la tension au noeud B, fournie 20 par l'intermédiaire du transistor T 3, s'élève vers la tension externe Vpp Cette élévation de tension, à son tour, fait varier la tension interne Vpp (noeud de circuit A) en direction de la tension externe Vpp en passant par le transistor T 2 De façon correspondante, il se produit une élévation de tension 25 de part et d'autre du transistor T 5 (qui a la configuration d'un condensateur MOS) Le courant fourni au noeud de circuit C par le transistor T 5 est: ic= CT 5 d V/dt ( 1) Pour obtenir une vitesse de rampe linéaire d V/dt = 16 V/ms 30 dans le mode d'exécution préférentiel de l'invention dans lequel CT 5 = 20 exp 10 12 F, i = 0,32)A Le passage du couT 5 c rant par le transistor T 8 est fixé par les transistors T 9 et T 10 et peut comprendre un niveau minimal de rampe ou décalage de point initial, déterminé par les transistors T 9 et T 10. Dans le mode d'exécution préférentiel de l'invention, un décalage initial de 5 V est assuré à la tension de rampe Le courant passant par le transistor T 9 est indépendant de la tension Vcc puisque le transistor T 9 est dans la région de fonc- tionnement de saturation. Si la vitesse de rampe de la tension interne Vpp (noeud A sur la figure 1) dépasse 16 V/ms, le courant i augmente selon l'équation ( 1) ci-dessus En conséquence, la tension au 5 noeud de circuit C s'élève Cela résulte du fait que le transistor T 8 est à l'état saturé A mesure que la tension au noeud de circuit C augmente, le transistor T 6 est rendu conducteur et conduit à la masse du circuit la tension en excès présente au noeud de circuit B, en passant par le transistor 10 T 7 La conduction du transistor T 2 est par conséquent réduite, ce qui diminue la vitesse de rampe au noeud de circuit B A nouveau, la vitesse de rampe de la tension interne Vpp (noeud A sur la figure 1) est aussi réduite. La figure 2 est un graphique de la tension de part et d'autre d'une mince couche d'oxyde, dans un dispositif de mémoire à circuits intégrés, en fonction du temps, pour divers signa-x d'entrée de tension de programmation Sur la figure 2, la forme d'onde exponentielle normale de 600 us RC est comparée à diverses autres formes d'onde, comprenant la rampe li20 néaire de 16 V/ms engendrée par le mode d'exécution préférentiel de l'invention On peut voir d'après le graphique que l'on peut choisir diverses valeurs de rampe selon les nécessités de la mince couche d'oxyde du circuit intégré dont il s' agit En consequence, l'invention est facile à adapter en vue 25 de l'utilisation dans tout dispositif de mémoire à circuits intégrés qui utilise le mode d'écriture et d'effacement à effet de tunnel à oxyde mince Il s'ensuit que les valeurs de rampe prévues par l'exemple d'exécution de l'invention peuvent être facilement modifiées pour s'adapter à divers paramètres 30 de circuit. Les figures 3 à 5 montrent diverses caractéristiques de fonctionnement du mode d'exécution préférentiel de l'invention Sur les figures 3 à 5, le terme C Ex se réfère à une ligne d' x habilitation de circuit Quand la ligne C Ex est basse, la 35 rampe linéaire interne de tension Vpp I s'amorce; quand la ligne C Ex est haute, la tension interne Vpp I se décharge à son état initial de 5 V, courant continu (Vcc) Les termes Vpp I = Vppi = Vip se réfèrent tous au signal interne de tension Vpp (noeud de circuit A sur la figure 1) On utilise l'indice "i" pour indiquer un signal engendré de façon interne Le terme TA se réfère à la température ambiante à laquelle les mesures représentées ont été prises dans le cas présent, la tempé5 rature ambiante, soit environ 25 C Enfin, le terme Vppx se réfère à l'entrée de signal qui nécessitait une forme d'onde exponentielle de 600 ps RC dans les circuits de la technique antérieure L'indice "x" est utilisé pour indiquer un signal appliqué extérieurement. Les figures 3 et 4 indiquent la vitesse de rampe de la tension interne Vpp sur divers modes d'exécution de l'invention Plus particulièrement, les figures 3 et 4 sont des graphiques d'une rampe linéaire correspondant à une tension de programmation interne fournie par l'exemple d'exécution de 15 l'invention. La figure 5 est un graphique d'une rampe linéaire correspondant à une tension interne de programmation Vpp I, la tension Vpp extérieure (Vppx) étant à 21 V et 15 V Le graphique de la figure 5 illustre le fait que la vitesse de rampe in20 terne assurée par l'exemple d'exécution de l'invention est indépendante de la tension externe Vpp. On peut voir que, lorsque l'invention est incorporée à un dispositif de mémoire à circuits intégrés, la vitesse de rampe du signal de tension interne Vpp est maintenue à 16 V/ms 25 (ou autrement, comme on le désire, dans divers modes d'exécution équivalents) et n'est donc pas fonction de la tension externe Vpp ni de la tension Vcc Donc, on n'a pas besoin de pulser la tension externe Vpp ni d'utiliser le circuit compliqué de synchronisation externe et générateur de forme d'onde 30 nécessaire dans les dispositifs antérieurs En conséquence, l'invention assure une économie d'éléments fonctionnels et une fiabilité améliorée du fonctionnement des circuits tout en évitant la rupture de l'oxyde due à une chute de tension excessive pendant un mode de programmation d'écriture ou d' 35 effacement, dans un dispositif de mémoire solide à circuits intégrés. On a indiqué ce qui précède à titre d'exemple Divers modes d'exécution équivalents de Il'invention sont possibles. Par exemple, on peut prévoir une vitesse différente de rampe 7 2551579 en faisant varier la capacité du transistor T 5 conformément à la vitesse de rampe désirée pour une technologie particuière ou un dispositif particulier. 8 2551579 REVENDICATIONS 1) Circuit servant à commander le temps d'élévation de la tension interne dans un circuit intégré et caractérisé par le fait qu'il comprend: un premier noeud (A) sur le circuit intégré pour recevoir une tension d'une source extérieure à celui-ci et pour en tirer une tension interne pour le circuit intégré; un condensateur (T 5) sur le circuit integré, présentant une première borne couplée au premier noeud de circuit, pour 10 intégrer un courant reçu de la source extérieure de tension à une vitesse correspondant à un temps prédéterminé d'élévation de tension; des moyens de diminution de courant prévus sur le circuit intégré et couplés à une deuxième borne du condensateur 15 (T 5), ces moyens fournissant un signal servant à commander le temps d'élévation en fonction de l'intégration du courant, reçu de la source extérieure, par le condensateur, et un commutateur prévu sur le circuit integré, présentant une borne de commande couplée de manière à recevoir le signal 20 de commande de temps d'élévation (PGM), ce commutateur étant capable de limiter l'élévation de la tension de la source extérieure en réponse au signal de commande de temps d'élévation, de sorte que la tension de la source extérieure est amenée au premier noeud (A) à une vitesse prédéterminée et réglée. 25 2) Circuit selon la revendication 1, caractérisé par le fait que les moyens de diminution de courant comprennent en outre des moyens de référence de basse tension servant à établir une tension initiale minimale du générateur de rampe. 3) Circuit selon la revendication 1, caractérisé par le 30 fait que le circuit intégré constitue un dispositif de mémoire à circuit integré. 4) Circuit selon la revendication 3, caractérisé par le fait qu'il comprend en outre des moyens permettant de sélectionner et de désélectionner alternativement le fonctionnement 35 du circuit générateur de rampe pendant un mode de programmation correspondant du circuit et un mode d'inhibition de la programmation du circuit. ) Générateur interne de rampe servant à engendrer, dans un dispositif de mémoire à circuit intégré, une tension de i 9 2551 2551579 rampe linéaire interne choisie ayant un temps d'élévation de tension indépendant d'une source extérieure de tension, caractérisé par le fait qu'il comprend: un premier transistor (T 3) présentant une première bor5 ne couplée à la source extérieure de tension, une deuxième borne et une borne de commande couplée à un premier (B) noeud de signal de générateur de rampe; un deuxième transistor (T 2) présentant une première borne couplée à la source extérieure de tension, une borne de 10 commande couplée au premier noeud (B) de signal de générateur de rampe et une deuxième borne couplée à un deuxième (A) noeud de signal de générateur de rampe; un condensateur intégrateur (T 5) présentant une première borne coupl Ce au deuxième noeud (A) de signal de générateur de rampe, ce condensateur Atant couplé de manière à intégrer une tension fournie en passant par le deuxième transistor (T 2), en fonction du premier transistor (T 3), et tirée de la-source extérieure de tension, pour fournir la tension de ranmpe linaire interne au deuxième noeud (A) de signal de gé20 nérateur de rampe, ce condensateur (T 5) présentant une deuxiême borne couplée à un troisième noeud (C) de signal de générateur de rampe; un troisième transistor (Té) présentant une première borne couplée au troisième noeud (C) de signal de générateur 25 de rampe, une deuxième borne couplée à un noeud de masse de générateur de rampe et une borne de commande couplée à un quatrième noeud (D) de signal de générateur de rampe; un transistor (T 9) de source de tension de référence couplé au quatrième noeud () de signal de générateur de ram30 le de manière à maintenir le troisième transistor (T 8) à une vitesse de saturation choisie correspondant à un décalage initial de tension de rampe, et un cinquième transistor (T 6) présentant une première borne couplée au premier noeud (B) de signal de générateur de 35 rampe, une deuxième borne couplée au noeud de masse de générateur de rampe et une borne de commande couplée au troisième noeud (C) de signal de générateur de rampe, de sorte qu'une charge intégrée par le condensateur (T 5) et correspondant à la tension de rampe linéaire interne présente au deuxième 2551579 noeud (A) de signal de générateur de rampe commande la saturation du cinquième transistor qui (T 6) à son tour, commande la saturation du deuxième transistor qui,(T 2) de façon correspondante, conduit la tension fournie par la source extérieure à distance du deuxième noeud (A) de signal de générateur de rampe et alternativement, conduit la tension externe, en passant par le cinquième transistor (T 6), au noeud de masse de générateur de rampe. 6) Générateur selon la revendication 5, caractérisé par O 10 le fait qu'il comprend en outre: un sixième transistor (Tl) présentant une première borne couplée à une source de tension interne, une deuxième borne couplée au deuxième noeud (A) de signal de générateur de rampe et une borne de commande couplée de manière à recevoir 15 un signal de commande de programmation/inhibition de programmation (PGM), et un septième transistor (T 4) présentant une première borne couplée au premier noeud (B) de signal de générateur de rampe, une deuxième borne couplée au noeud de masse de généra20 teur de rampe et une borne de commande couplée de manière à recevoir le signal de programmation/inhibition de programmation (PGM), de sorte que le générateur de rampe interne peut fonctionner comme générateur de tension de rampe linéaire quand un mode de programmation est choisi par amenée d'un signal de commande de programmation, et que le générateur de rampe interne est inhibé lorsqu'un mode d'inhibition de programmation est choisi par amenée d'un signal de commande d'inhibition de programmation.