Brevet FR2551277A1 — publié le 19850301

Procédé et appareil pour la conversion de données numériques ". La présente invention concerne un procédé et un appareil pour la conversion de données numériques et notamment un procédé et un appareil de conversion de données numériques destinés à un signal audio ou analogue à modulation d'impulsions codées (modulation PCM) 10 pour entre enregistré. On peut considérablement améliorer la fidélité d'un signal enregistré si le signal analogique tel qu'un signal audio est mis sous forme numérique Un procédé d'enregistrement habituel consiste à convertir 15 un signal analogique, original, en un signal numérique en utilisant une modulation d'impulsions codées (encore appelée "modulation PCM"). La donnée numérique PCM est alors modulée suivant un système de codage dit NRZI (non retour à 20 zéro, inversé). Le système de codage NRZI permet d'enregistrer la même densité de bit possible que le codage NRZ sans toutefois les difficultés liées à la polarité d'un signal comme dans le codage NRZ. Dans le système de codage NRZI, un bit numérique " 1 " est représenté par la transition entre deux niveaux d'un signal à deux niveaux; la poursuite du signal dit à deux niveaux, suivant le même niveau, représente le bit numérique " O " Dans le code NRZI, le niveau réel du signal qu'il soit haut ou bas, ne repré5 sente pas d'informations numériques Au lieu de cela, l'information numérique est déterminée par l'existence ou l'absence de changement de niveau dans le signal, entre des cellules de bits adjacents Par exemple si la partie du signal qui représente un bit particulier d'une 10 donnée numérique est au même niveau que la partie qui représente le bit précédent, alors ce vide particulier correspond à un zéro numérique Il a déjà été développé le système de conversion d'informations suivant Ce système utilise 15 un schéma de conversion 8/10 dans lequel chaque groupe de huit bits d'une information numérique en base numérique est converti en un mot à dix bits pour former un signal numérique converti Chaque groupe de huit bits (B 1, B, B 3, B 4, B, B 6, B 7, B 8) peut être combiné de 20 256 ( 2) manières différentes Pour dix bits, on peut avoir 1024 ( 210) combinaisons Ainsi, 256 parmi les 1024 combinaisons possibles à dix bits sont utilisées pour représenter les combinaisons à huit bits. Selon les conditions données ci-dessus, 25 on a certaines contraintes d'utilisation pour les 256 combinaisons En premier lieu, ces conditions nécessittent que la composante constante du signal converti soit nulle En second lieu, comme on utilise le codage NRZI, le nombre de zéros numériques consécutifs dans le 30 signal converti ne peut jamais dépasser trois, car sinon le rapport Tmax/Tmin (Tmax est l'intervalle maximum entre les transitions de niveau et Tmin est l'intervalle minimum entre les transitions) sera supérieur à quatre. Avec de telles contraintes, le tableau 1 35 donné ci-après montre les combinaisons possibles de dix bits numériques selon le code NRZI pour lequel la composante continue est nulle; mais, dans ce code il ne peut avoir plus de trois zéros numériques dans une rangée (soit de façon interne pour chaque mot à dix bits, soit à la jonction entre deux tels mots). TABLEAU I _ _ _ _ _ _ _ __ _; _ _ _ _ _ _ I O 1 O 1 10 100 1000 1 69 34 14 4 01 40 20 8 1 ___ __ __ 001 20 10 3 1 0001 8 3 2 1 Le tableau I montre qu'il y a de nombreuses combinaisons possibles qui satisfont à la contrainte ci-dessus Par exemple si l'on permet jusqu'à trois zéros numériques au début de chaque mot, alors on ne peut per25 mettre aucun zéro à la fin d'un mot Dans ces conditions, le tableau I montre que le nombre total de combinaisons possibles est le suivant: 137 = 69 + 40 + 20 + 8 Parmi toutes les combinaisons possibles du tableau I, on obtient le total maximum si l'on ne permet pas plus de deux zéros numériques au début d'un mot converti à dix bits et pas plus d'un zéro numérique à la fin d'un mot Dans ces conditions, le nombre total 35 est le suivant: 193 = 69 + 40 + 20 + 34 + 20 + 10 Ainsi, on dispose de 193 combinaisons à dix bits pour lesquelles la composante continue est nulle. Il s'agit des combinaisons dites primaires. Comme on a 256 mots à huit bits possibles par donnée originale, il faut 63 combinaisons supplémentaires a dix bits pour représenter toutes les données d'origine Ainsi, il faut utiliser les combinaisons à dix 10 bits pour lesquelles la composante continue n'est pas nulle. Le tableau suivant montre le nombre de combinaisons possibles à dix bits qui commencent avec pas plus de deux zéros numériques et qui se terminent par 15 pas plus d'un zéro numérique, et ayant comme composantes continues 0, -2 et + 2 en codage NRZI. TABLEAU Il -2 O + 2 1 52 103 100 01 43 60 40 001 30 30 il Le tableau II montre les 193 (= 103 + 60 + 30) combinaisons possibles dans lesquelles la composante continue est nulle, comme a été indiqué en relation avec le tableau Il On remarque que les entrées de la colonne " O " du tableau II: 103 (= 69 + 34); 60 (= 40 + 20); 35 et 30 (= 20 + 10), représentent les totaux des colonnes 2551277 A " 1 " et " 01 " du tableau I. Pour calculer les composantes continues du tableau Il, on a supposé que le dernier bit de la combinaison directement précédente à dix bits était au niveau bas pour le signal Si le tableau II était réalisé en supposant que le niveau du dernier bit du mot précédent était au niveau haut, alors il faudrait interchanger les colonnes "-2 " et "+ 2 " Dans tous les cas, l'hypothèse concernant le niveau initial des mots convertis 10 est essentiellement une convention La composante continue obtenue selon cette convention sera appelée ci-après "composante de convention continue" Comme cela découlera clairement de ce qui suit, le cas présent n'est pas influencé par cette convention Cette convention particu15 lière est en effet uniquement adoptée pour la présente description. Les figures l A 1 C montrent quelques exemples de mots convertis utilisés pour l'établissement du tableau II Par exemple, les figures 1 A et l B montrent 20 des combinaisons à dix bits en code NRZI avec la composante conventionnelle continue égale à -2; la figure 1 C montre une combinaison à dix bits avec une composante conventionnelle continue égale à + 2 Les figures l A-l C montrent également que le tableau II est réalisé en définissant la composante conventionnelle continue en supposant que le dernier bit de la combinaison à dix bits, directement suivante, était le niveau supérieur du signal, les colonnes "-2 " et "+ 2 " seraient inversées. Dans tous les cas, comme on a seulement 30 193 combinaisons primaires à dix bits, avec une composante continue nulle, il faut 63 "combinaisons secondaires" supplémentaires c'est-à-dire celles avec une composante continue non nulle, pour représenter complètement toutes les 256 combinaisons possibles pour les mots de données à huit bits, d'origine Pour les raisons dévelop- pées ci-après, il est nécessaire dans l'exemple cidessus que le bit d'origine de la combinaison à dix bits dans le code NRZI soit le zéro numérique De plus dans ce mode de réalisation, la composante conventionnelle continue de toutes les combinaisons secondaires est la même Dans cette hypothèse, le tableau II montre qu'il n'y a pas suffisamment de combinaisons ( 40 + 11) de bits ayant une composante conventionnelle continue égale à + 2 On choisit ainsi 63 combinaisons supplémentaires parmi les 73 ( 43 + 30) combinaisons à dix bits ayant une composante conventionnelle continue égale à -2. Les figures 2 A et 2 B montrent une propriété importante des combinaisons secondaires à dix bits ainsi choisies Si l'on inverse le premier bit d'une com15 binaison secondaire telle que celle représentée à la figure 2 B, sa composante conventionnelle continue est changé de -2 à + 2 Il est possible d'inverser d'autres bits dans les combinaisons secondaires pour changer la composante continue de -2 à + 2, mais il est préférable 20 de changer la composante conventionnelle continue en inversant le premier bit puisque cela se traduit toujours par un changement de la composante continue de -2 à + 2 et le changement de la composante continue réelle de + 2 ou -2 à 62 ou + 2 respectivement. Le procédé selon ce mode de réalisation se comprendra en se reportant aux figures 3 A et 3 B On suppose que comme représenté à la figure 3 A, une partie particulière du signal numérique converti se termine par le niveau de signal bas On suppose également que la composante continue du signal à la fin de cette partie de signal est nulle Aux figures 3 A et 3 B, les symboles delta inversés indiquent le début et la fin des mots convertis consécutifs Si le premier mot complet converti C Wl de la figure 3 A est une combinaison secondaire alors sa composante continue sera égale à -2 Pour tous 2551277 1 les autres mots suivants qui comportent des combinaisons primaires, les composantes continues seront nulles Ainsi la composante continue de l'ensemble du signal reste égale à -2 Lorsqu'on arrive sur la combinaison à dix bits, secondaire suivante CW 3, la composante continue de la partie de signal comprenant la paire de combinaisons secondaires peut être remise à zéro selon cet exemple en inversant un bit dans la combinaison secondaire suivante si sa composante continue réelle est la même que la compo10 sante continue réelle de la première combinaison secondaire dans cette partie de signal. En prenant la figure 3 A comme premier exemple, le nombre de transitions de niveau de la partie de signal comprenant la paire de combinaisons secondai15 res avant le début de la seconde combinaison secondaire est égal à huit, ce qui est un nombre pair Le niveau du signal au début de la seconde combinaison secondaire à dix bits sera le même après un nombre pair de changements de niveau que le niveau du signal au début de la première 20 combinaison secondaire De la sorte, si la seconde combinaison secondaire commence au même niveau, sa composante continue réelle sera la même c'est-à-dire dans ce cas égale à -2 Par contre, si le premier bit de la seconde combinaison secondaire est modifié de l'état numérique zéro à l'état numérique un, alors la composante continue de la seconde combinaison secondaire devient égale à + 2. Si elle est additionnée à la composante continue réelle du signal avant la seconde combinaison secondaire, composante continue qui était égale à - 2, alors la composante 30 continue de toute la partie du signal est nulle Ainsi apparaît clairement la raison pour laquelle le premier bit des combinaisons secondaires est choisi égal à zéro comme cela a été développé ci-dessus en relation avec le tableau II Si les combinaisons secon35 daires étaient choisies avec un bit initial numérique égal à un, alors pour changer la composante continue réelle de la combinaison et la faire passer de la valeur -2 à + 2 ou inversement, il faudrait changer le premier bit de l'état numérique un et l'état numérique zéro Ce changement pourrait se traduire par un nombre de zéros consécutifs, suffisant pour aboutir à un rapport T max/Tmin supérieur à quatre. max min* La figure 3 B montre un autre exemple Si le nombre de transitions de niveau avant le début de la 10 seconde combinaison secondaire est impair, alors la combinaison secondaire commence à un niveau haut et sa composante continue sera égale à + 2 Ainsi, aucune inversion n'est nécessaire pour que la composante continue de toute la partie de signal à trois mots représentée 15 par W-CW 3 C à la figure 3 B soit nulle. La figure 4 montre un exemple d'un appareil permettant de convertir selon le système ci-dessus. A la figure 4, la référence numérique 1 désigne une borne d'entrée; la référence numérique 2 désigne un registre à décalage à huit bits qui accepte une information de huit bits; la référence 3 désigne un circuit logique de conversion et la référence 4 un registre à décalage à dix bits L'information appliquée à la borne d'entrée 1 est ainsi transférée de huit bits en huit bits à travers le registre à décalage 2 et l'information de huit bits (B 1, B 2, B 3, B 4, B 5, B 6, B 7, B 8) est fournie au circuit logique 3 Dans le circuit logique 3, la conversion de un-à-un est exécutée et alors transformée en un signal à dix bits (P 1, P 2, P 3 P 4 ' P' P 65 P 79 P 8 ' 30 P 9, Plo) pour être appliquée au registre à décalage 4. Le nombre de niveaux de transition du signal après le codage NRZI est détecté par le circuit logique 3 Comme le nombre de niveaux de transition est connu par avance pour chaque combinaison, une mémoire 35 morte qui constitue par exemple le circuit logique 3 peut fournir simultanément l'information concernant le nombre de transitions de niveau (cette information est suffisante pour indiquer seulement si le nombre des transitions de niveau est impair ou pair et dans le cas d'un nombre impair, l'information correspond à l'état numérique " 1 ") Cette sortie Q est fournie à un circuit de verrouillage 8 et la sortie verrouillée Q' du circuit de verrouillage 8 est fournie au circuit logique 3 Un signal d'horloge concernant l'information de chaque groupe 10 de huit bits est fourni à la borne d'entrée 1; ce signal est détecté par un circuit de détection 9; ce signal d'horloge est appliqué à la borne de chargement du registre à décalage 4 et à la borne de verrouillage du circuit de verrouillage 8. Lorsque les bits sont convertis et donnent par exemple la combinaison secondaire ci-dessus, la sortie verrouillée Q' est utilisée de façon que lorsque la sortie verrouillée Q' est égale à " O ", le bit initial soit converti en " 1 ", alors que si la sortie verrouillée Q' est égale à " 1 ", le bit initial est converti en " O " A ce moment, comme on a la sortie Q, l'information indiquant si le nombre des transitions de niveau est pair ou impair, est alors verrouillée dans le circuit de verrouillage 8 De plus, si les bits sont convertis en une combinaison primaire, le signal de sortie de dix bits est fourni tel quel et lorsque le signal de sortie Q est fourni, on a une information d'ordre pair ou impair qui est la somme entre le nombre des transitions de niveau de la combinaison binaire et la sortie 30 O' qui est alors verrouillée. De plus, un signal d'horloge d'une fré quence de 5/4 fois la fréquence d'horloge du signal d'entrée est fourni par l'intermédiaire d'une borne d'horloge au registre à décalage 4 qui assure alors la lecture 35 de dix bits à leur tour Ce signal de sortie est fourni 2551277. au circuit flip-flop 3 K (bascule bistable de type 3 K) 6 et le signal d'horloge de la borne d'horloge 5 est appliqué au flip-flop 3 K 6 produisant un signal en code NRZI sur la borne de sortie 7. La figure 5 montre un exemple d'appareil pour démoduler l'information qui a été modulée. A la figure 5, la référence numérique 11 désigne une borne d'entrée par laquelle un signal est appliqué par l'intermédiaire du circuit de démodulation 10 NRZI 12 à un registre à décalage à dix bits, 13 L'information correspondant aux dix bits, Pl ' P 10 du registre à décalage 13 est fournie à un circuit logique de conversion 14; dans ce circuit, l'information de dix bits Pl ' P 10 est démodulée en utilisant une conversion 15 inverse un-à-un Ainsi, on fournit une information démodulée à huit bits Bl B 8 à un registre à décalage à huit bits, 15 et cette information est disponible sur la borne de sortie 16 Dans ces conditions, lorsque l'information à dix bits, ci-dessus de la combinaison secondaire est fournie au circuit logique 14, la conversion inverse se fait quel que soit le bit initial. Comme décrit ci-dessus, on peut ainsi faire la conversion et la démodulation des données. Toutefois dans ce système, lorsque les 25 circuits logiques 3 et 14 sont constitués par une mémoire morte, il faut un grand nombre de bits, si bien que les circuits logiques 3 et 14 sont des circuits intégrés à grande échelle occupant une grande surface, ce qui n'est pas intéressant. La présente invention a pour but de créer un procédé et un appareil de conversion de données numériques, permettant de simplifier la réalisation du circuit logique, et qui conviennent dans le cas d'un signal audio ou analogue à modulation par impulsions codées 35 (modulation PCM) pour être enregistré. L'invention a également pour but de créer un signal codé NRZI ayant une composante continue essentiellement nulle avec des composantes basse fréquence réduites au minimum. L'invention a également pour but de créer un procédé et un appareil pour convertir un signal numérique de base en un signal numérique converti par codage NRZI avec une composante continue essentiellement égale à zéro et un temps maximum prédéterminé entre les change10 ments de niveau. A cet effet, l'invention concerne un procédé de conversion d'une donnée numérique en un signal numérique en code NRZI, ce procédé étant caractérisé en ce qu'on détecte d'abord si la valeur de chaque bit d'or15 dre pair du signal numérique est égale au zéro numérique, en second lieu, on détecte si deux bits parmi les bits d'ordre pair, détectés, ont une valeur numérique nulle et si un bit d'ordre impair, précédent, a une composante continue, et on produit un signal de détection suivant le 20 résultat de cette seconde détection et on convertit la donnée numérique en un signal numérique en code NRZI en utilisant ce signal de détection. Suivant une autre caractéristique, l'invention concerne un appareil pour convertir une donnée 25 numérique en un signal numérique en code NRZI, cet appareil comprenant un premier moyen pour détecter si la valeur de chacun des bits d'ordre pair du signal numérique est égale au zéro numérique, un second moyen pour détecter si deux bits parmi les bits d'ordre pair détectés 30 ont une valeur numérique zéro et si un bit d'ordre impair précédent a une composante continue, un moyen pour produire un signal de détection suivant le résultat de la seconde détection et un moyen pour convertir la donnée numérique en un signal numérique en code NRZI en utili35 sant ce signal de détection. 2551277 i Suivant une autre caractéristique, l'invention concerne un procédé pour convertir un signal numérique de base, divisé en une série de mots de base ayant chacun m bits en un signal numérique converti en faisant coïncider un mot converti avec chaque mot de base, chacun des mots convertis ayant N bits de données et qui satisfait à une condition prédéterminée selon laquelle N est supérieur à m, ce procédé étant caractérisé en ce qu'on divise en outre le mot converti en un 10 ensemble de jeux, on établit des classes pour les jeux de même schéma, on divise le mot de base en plusieurs jeux correspondant à l'ensemble des jeux du mot converti, on convertit chacun des ensembles de jeux du mot de base en chacun des ensembles de jeux du mot converti ayant un 15 schéma approprié dans les classifications, on détecte si la réunion d'un ensemble consécutif de jeux de ces mots convertis ayant chacun un schéma approprié satisfait à la condition prédéterminée, on produit un signal de détection si cette condition n'est pas satisfaite et on 20 change le schéma du jeu de mots convertis satisfaisant à la condition en fonction du signal de détection. Suivant une autre caractéristique, l'invention concerne un appareil pour convertir un signal numérique de base divisé en une série de mots de base 25 ayant chacun m bits de données en un signal numérique converti en faisant coincider un mot converti avec chaque mot de base, chaque mot converti ayant N bits de données, en satisfaisant à une relation prédéterminée selon laquelle N est supérieur à m, cet appareil compor30 tant un moyen pour diviser le mot converti en un ensemble de jeux, un moyen pour diviser le mot de base en un ensemble de jeux correspondant à cet ensemble de jeux du mot converti, un moyen pour convertir chacun des ensembles de jeux du mot de base en chacun des ensembles de 35 jeux du mot converti ayant un schéma approprié dans les 2551277, classifications, comprenant chacune un jeu de mêmes schémas, un moyen pour détecter si la réunion d'un ensemble consécutif de jeux du mot converti ayant chacun un schéma approprié satisfait à la condition prédéterminée 5 et pour produire un signal de détection si cette condition n'est pas satisfaite, ainsi qu'un moyen pour changer le schéma du jeu de mots convertis satisfaisant à cette condition suivant le signal de détection. Selon une autre caractéristique, l'inven10 tion concerne un appareil pour moduler et démoduler un signal numérique de base divisé en une série de mots de base ayant chacun m bits de données en un signal numérique converti en faisant coincider un mot converti avec chaque mot de base et inversement, cet appareil étant 15 caractérisé par un circuit logique recevant le signal numérique de base et un signal numérique converti, le circuit logique ayant une borne de commande et un premier moyen logique étant choisi lorsque la borne de commande reçoit une première valeur de signal, un second moyen logique étant choisi lorsque la borne de commande reçoit une seconde valeur de signal, et un troisième moyen logique étant utilisé à la fois pour la modulation et la démodulation. La présente invention sera décrite de 25 façon plus détaillée à l'aide des dessins annexés, dans lesquels: les figures l A-l C montrent des combinaisons secondaires à dix bits, possibles pour un signal numérique converti en code NRZI; la figure 2 A montre une combinaison secondaire à dix bits d'un signal numérique converti en code NRZI; la figure 2 B montre la combinaison à dix bits de la figure 2 A, le premier bit de cette combi35 naison étant inversé en passant de l'état numérique zéro à l'état numérique un les figures 3 A et 3 B montrent des signaux numériques convertis. la figure 4 est un schéma d'un appa5 reil pour générer un signal numérique converti en code NRZI à m bits à partir d'un signal numérique de base à n bits; la figure 5 est un schéma d'un appareil pour rétablir un signal numérique de base à N bits 10 à partir d'un signal numérique converti en code NRZI à m bits; la-figure 6 est un schéma-bloc d'un mode de réalisation d'un appareil de conversion d'information selon la présente invention; la figure 7 est un schéma-bloc d'un exemple pratique d'un sous-circuit logique utilisé dans l'appareil de conversion de l'invention représenté à la figure 6; la figure 8 est un schéma-bloc d'un 20 exemple pratique de parties de l'appareil représenté à la figure 6; la figure 9 est un schéma-bloc d'un exemple d'un appareil de démodulation selon l'invention; la figure 10 est un schéma-bloc d'un 25 exemple pratique d'un sous-circuit logique de l'appareil de démodulation de la figure 9. la figure 11 est un schéma-bloc d'un exemple d'un circuit utilisant les circuits logiques principaux dans l'appareil de conversion et de démodula30 tion des figures 6 et 9 et qui font corps; les figures 12 à 17 sont des schémas respectifs montrant 278 schémas différents à dix bits. DESCRIPTION D'UN MODE DE REALISATION PREFERENTIEL DE DE L'INVENTION: La présente invention sera décrite ci- après en détail en se reportant aux dessins. Parmi les 1024 combinaisons possibles de dix bits, on établit-les schémas à dix bits satisfaisant aux contraintes ci-dessus, de 278 différentes façons (les 278 schémas à dix bits sont représentés aux figures 12 à 17) Dans les 278 schémas de combinaisons à dix bits, lorsque les schémas sont répartis suivant les cinq bits supérieurs et les cinq bits inférieurs, puis sont classés, le classement des cinq bits infé10 rieurs peut se faire en cinq groupes A E comme l'indique le tableau III ci-après De plus, il y a des schémas d'exception. TABLEAU III A B C D E _-______ 2.5 10101 10111 01001 11010 01011 11101 01110 11111 00101 00111 11001 01010 11011 01101 11110 01111 10001 10011 10110 __________- pes A et B, le b tres bits sont 1 rieurs des group rieurs des schém groupe Aet par 35 Le tableau III montre que dans les grouit initial est inversé et les quatre aues mêmes De plus, les trois bits infé)es C et D sont égaux aux trois bits inféras commençant par la valeur " O " dans le la valeur " 1 " dans le groupe B. Les cinq bits supérieurs peuvent se com- 2551277, biner de 21 façons différentes comme l'indique le tableau IV ci-après: TABLEAU IV bits supérieurs Groupes de 5 bits inférieurs 15 20 25 30 11 12 13 14 15 16 17 18 19 20 21 01001 01011 01101 I 01010 01100 01110 00100 00101 00110 00111 01111 11001 11010 11011 10100 10101 11101 11110 11111 10111 _ _ _ _ _ _ _- D ) C E E O E c E 0 C E ( 2 OE E: 0 E E (@ @ E 0 c E @ Q E @ @ E (D & E 0) C E 0) D G G E 0 C E _______________ Nombre de schémas 8 8 16 16 8 8 8 16 16 16 16 11 16 14 8 8 Pour ces schémas, les groupes A, E des cinq bits inférieurs qui satisfont aux contraintes ci-dessus et qui peuvent être reliés, donnent la colonne centrale du tableau IV Dans le tableau IV, la lettre de référence A' désigne les cinq bits inférieurs qui ne peuvent commencer par le niveau " O " et la lettre de référence B' désigne les cinq bits inférieurs qui ne peuvent commencer par les niveaux " 00 ". C'est pourquoi, lorsqu'on utilise les groupes repérés par des cercles dans le tableau IV, le nombre des schémas formés par les réunions respectives de bits correspond à ce qui est représenté dans la co10 lonne de droite du tableau IV; on a ainsi 240 schémas. De plus en additionnant 16 schémas dans lesquels les cinq bits inférieurs appartiennent au groupe E, il est possible de former 256 schémas. Le schéma d'entrée à huit bits est 15 divisé en quatre bits supérieurs et quatre bits inférieurs Le schéma de chaque groupe de quatre bits se combine de 16 façons différentes C'est pourquoi, les schémas de quatre bits supérieurs sont respectivement mis en correspondance avec un ou plusieurs des 21 schémas 20 du tableau IV alors que les schémas de quatre bits inférieurs sont respectivement mis en correspondance avec les schémas du groupe 5 du tableau III. Cela signifie que l'on fait correspondre 16 schémas de quatre bits inférieurs à 16 schémas des 25 groupes A et B du tableau III Il en résulte que les quatre bits supérieurs du signal d'entrée peuvent correspondre directement à 9 schémas des cinq bits supérieurs qui correspondent aux groupes A et B (y compris B') de la colonne centrale du tableau IV Puis, parmi 30 les 9 schémas de cinq bits supérieurs qui adoptent n'importe lequel des groupes A (y compris A') et B, on combine deux schémas qui adoptent le groupe B et deux schémas qui adoptent le groupe A, qui sont combinés l'un avec l'autre; on fait correspondre deux paires de cinq bits supérieurs (chaque fois deux schémas) à deux schémas 2551277 3 de quatre bits supérieurs du signal d'entrée De même parmi les cinq schémas restants qui choisissent le groupe A, on combine deux schémas désirés, l'un à l'autre de façon qu'une paire de cinq bits supérieurs (deux sché5 mas) corresponde à un schéma de quatre bits supérieurs du signal d'entrée De plus, on combine deux schémas de cinq bits supérieurs qui choisissent le groupe A (y compris A') et C avec deux schémas destrois schémas restants qui choisissent-le groupe A, de sorte que deux paires de cinq 10 bits supérieurs (chaque fois deux schémas) correspondent à deux schémas de quatre bits supérieurs du signal d'entrée En outre, le schéma 1 qui reste et qui choisit le groupe A est combiné avec le schéma 1 qui choisit les groupes B et D, de sorte qu'une paire de cinq bits supé15 rieurs (deux schémas) correspond à un schéma de quatre bits supérieurs du signal d'entrée Les 16 schémas de cinq bits supérieurs qui choisissent le groupe E sont mis en correspondance avec un schéma de quatre bits supérieurs du signal d'entrée. Lorsque les combinaisons sont ainsi faites, la conversion 8/10 peut être répartie en deux systèmes de conversion 4/5 I 1 en résulte une simplification extrême de la conversion logique. Un exemple de circuit de conversion et 25 de circuit de démodulation de l'invention sera décrit ciaprès La figure 6 représente un exemple d'un circuit de conversion selon l'invention. A la figure 6, la référence numérique 21 désigne un groupe de bornes d'entrée de huit bits; la 30 référence 22 désigne le circuit logique principal pour la conversion qui est un réseau logique programmable (PLA) ou une porte; la référence 23 désigne un souscircuit logique permettant de réduire la charge du circuit logique principal 22. Le sous-circuit logique 23 crée des signaux de détection en détectant le schéma d'entrée. Cela signifie que dans le mode de réalisation ci-dessus, le sous-circuit logique 23 crée par exemple un signal de détection a qui est fourni lorsqu'apparaît un signal d'entrée correspondant à un schéma de la paire qui ne contient pas le groupe B; ce signal n'apparaît pas dans les autres cas; un signal de détection b est fourni à l'apparition d'un signal d'entrée correspondant à un schéma de la paire contenant le groupe E; ce signal n'apparaît pas dans les autres cas; le circuit fournit un signal de détection c lorsqu'apparaît un signal d'entrée correspondant à la paire contenant les groupes A' et B'; ce signal n'apparaît pas dans les autres cas. La figure 7 montre un exemple pratique 15 d'un circuit dans le cas o la paire ayant par exemple deux du groupe A attribués à 6 H, 7 Het EH parmi les quatre bits supérieurs du signal d'entrée et la paire contenant le groupe E sont attribués à FH des quatre bits supérieurs du signal d'entrée Il suffit que le signal 20 de détection c lorsqu'il est séquentiellement attribué à 000 111 des trois bits inférieurs de l'entrée du tableau III, devient 010, 100 et 110 en étant coupé dans les autres cas Dans ces conditions, le circuit correspond à ce qui est représenté à la figure 7. Les signaux de détection a c sont fournis respectivement au circuit logique principal 22 comme représenté à la figure 6 pour commander ce dernier, ce qui permet de simplifier considérablement le circuit de conversion. La référence numérique 24 désigne un groupe d'inverseurs qui sont prévus sur les sorties du circuit PLA pour le circuit logique principal 22 Les inverseurs qui ne sont pas entre parenthèse sont les plus efficaces alors que les inverseurs entre parenthèse lors35 qu'ils sont montés dans le circuit, sont plus intéressants. La référence 25 désigne un registre à décalage de sortie. La référence 26 désigne un circuit qui forme un signal de commande d'inversion d'un bit initial 5 de sortie en détectant la composante continue ci-dessus. La référence numérique 27 désigne une porte OU-EXCLUSIF qui inverse le bit initial en utilisant le signal de commande et la référence numérique 28 désigne un circuit de détection de la composante continue. Le circuit 26 qui forme le signal de commande d'inversion est réalisé comme suit: Selon la figure 8, les sorties correspondant aux bits d'ordre pair sont respectivement fournies à une porte OU-EXCLUSIF 31 et sont combinées suivant une 15 opération logique dans cette porte OU-EXCLUSIF pour toutes les sorties Dans ces conditions, lorsque le bit d'ordre pair est égal à " 1 ", ce bit est inversé si bien que la composante continue de ce bit et celle du bit qui précède directement sont annulées Lorsque le bit d'ordre 20 pair est égal à "O", il y a une composante continue égale à + 2 En outre lorsque le bit commence avec deux zéros, la composantecontinue devient O ou + 4 De la même manière, lorsque le bit commence par trois zéros, la composante continue devient + 2 ou + 6 Cela signifie que 25 si le nombre de zéros est pair, la composante continue devient égale à O, + 4, + 8 alors que s'il est impair, la composante continue devient + 2, + 6, + 10 Par ailleurs, la composante continue de 10 bits de l'ensemble est limitée à O ou à 2 Il en résulte qu'en détectant si le nombre de zéros dans le bit d'ordre pair est pair ou impair, il est possible de savoir si la composante continue est égale à O ou à + 2. La porte OU-EXCLUSIF 31 ci-dessus peut ainsi détecter que la composante continue est O lorsque 35 la sortie est égale à "'l"et que la composante continue est égale à -2 lorsque la sortie est égale à "O". De plus selon la figure 8, le circuit de codage NRZI est constitué par une porte OU-EXCLUSIF 32 et un flip-flop D 31 (bascule bistable de type D). Le circuit de détection de la composante continue 28 (figure 6) est formé d'un compteur/décompteur 34 Le compteur/décompteur 34 est entraîné par une cadence ayant la moitié de la fréquence de façon à compter seulement les bits d'ordre pair Le comptage/décomptage 10 du compteur 34 est commandé par la sortie de la porte OU-EXCLUSIF 32 pour détecter la composante continue. Comme la sortie du compteur/décompteur 34 est toujours retardée de deux bits, on a des portes OU-EXCLUSIF 35 et 36 qui compensent la valeur définitive de deux bits. 15 & On détecte ainsi la polarité positive ou négative de la composante continue Ce signal de détection et le signal de la porte OU-EXCLUSIF 31 sont fournis respectivement à une porte NAND (NONET) 37 qui forme alors le signal de commande d'inversion du bit 20 initial. Une autre façon d'inverser le bit initial consiste à détecter la composante continue à l'aide du compteur ou analogue pour inverser directement le bit initial de sortie du registre à décalage 25. Comme décrit ci-dessus, le signal de codage est fourni à la borne de sortie 29. La figure 9 montre un exemple de circuit de démodulation Selon la figure 9, la référence 41 désigne un circuit de détection de composante continue formé 30 d'un compteur ou analogue Un signal d'entrée est appliqué par ce circuit de détection 41 à un registre à décalage 42 et le bit initial est inversé par la porte OUEXCLUSIF 43 en réponse au signal du circuit 41, puis est fourni au circuit logique principal 44. La référence numérique 45 désigne un sous-circuit logique réalisé comme indiqué par exemple à la figure 10 pour fournir un signal de détection e pour le schéma comprenant le groupe E et un signal de détection f pour le schéma comprenant le groupe A Lors de la détection des groupes A et B, le groupe A est détecté lorsque le troisième et le cinquième bit sont égaux l'un à l'autre et que leurs bits initiaux sont égaux à " 1 " et lorsque le troisième et le cinquième bit sont différents l'un de l'autre et que leurs bits initiaux sont égaux à " O " Le groupe B est détecté lorsque le troisième et le cinquième bit sont égaux l'un à l'autre et que leurs bits initiaux sont égaux à " O " ainsi que lorsque le troisième et le quatrième bit sont différents l'un de l'autre et que leurs bits initiaux sont égaux à " 1 ". Les signaux de détection e et f sont fournis au circuit logique principal 44 pour commande la logique de conversion; cela permet de simplifier à l'extrême la logique de conversion. Si le signal de détection f est utilisé, 20 le sixième bit de l'entrée devient inutile De cette façon, la sortie démodulée est fournie au groupe de bornes de sortie 45 '. La figure 11 montre un exemple selon lequel les circuits logiques 22 et 24 des circuits de conversion et de démodulation sont intégrés dans le circuit 50 Comme représenté à la figure 11, les sorties d'un circuit d'entrée 21 ' correspondant au groupe de bornes d'entrée 21 de la figure 6 et aux sorties du registre à décalage 42 de la figure 9 sont converties en com30 mun comme sorties à trois états pour être appliquées au circuit logique principal 50 Par ailleurs, le circuit de commutation pour la conversion et la démodulation est relié par l'intermédiaire de la borne 51 au circuit logique principal 50. Si l'on examine les logiques des circuits logiques principaux 22 et 44, on trouve qu'il existe de nombreux circuits communs à ces deux circuits 22 et 44. C'est pourquoi, lorsqu'on choi-sit la logique X lorsque le signal de la borne 51 est égal à 5 "O", la logique Y est choisie lorsque le signal de la borne 51 est égal à "l" et la logique commune Z est choisie dans tous les cas, de sorte que le montage de la logique de conversion peut être simplifié beaucoup plus que dans le cas de circuits logiques principaux 22 et 44 10 réalisés séparément. Lorsque la conversion et la démodulation sont faites simultanément, ces opérations peuvent se faire en temps partagé. La présente invention permet de simpli15 fier la logique de conversion. RE V E N D I C A T I O N S 1 ) Procédé de conversion d'une donnée numérique en un signal numérique en code NRZI, procédé caractérisé en ce que: on détecte d'abord si la valeur de chaque bit d'ordre pair du signal numérique est-égale au zéro numérique, on détecte si deux bits parmi les bits d'ordre pair détectés ont une valeur numérique zéro et si un bit d'ordre impair, précédent a une composante continue, on fournit un signal de détection selon le résultat de la seconde détection, et on convertit cette donnée numérique en un signal numérique en code NRZI en utilisant ce signal de détection. 2 ) Procédé selon la revendication 1, 15 caractérisé en ce qu'en outre on divise le signal numérique en une série de mots ayant chacun N bits, la première et la seconde opération de détection consistant à détecter le nombre de bits d'ordre pair inclus dans chacune des séries de mots ayant une valeur numérique zéro. 20 3 ) Appareil pour convertir une donnée numérique en un signal numérique en code NRZI, appareil caractérisé en ce qu'il comprend un premier moyen pour détecter si la valeur de chaque bit d'ordre pair du signal numérique est égale au zéro numérique, un second 25 moyen pour détecter si le bit parmi les bits d'ordre pair, détectés, a une valeur numérique zéro et si un bit d'ordre impair, précédent a une composante continue, un moyen pour fournir un signal de détection suivant le résultat de la seconde détection et un moyen de conver30 sion de la donnée numérique en un signal numérique en code NRZI en utilisant ce signal de détection. 4 ) Appareil selon la revendication 3, caractérisé en ce qu'il comprend en outre un moyen pour diviser le signal numérique en une série de mots ayant chacun N bits, le premier et le second moyen de détection comprenant un moyen pour détecter le nombre de bits d'ordre pair inclus dans chacune des séries de mots ayant une valeur numérique zéro. ) Appareil pour mettre en oeuvre le procé5 dé de conversion d'un signal numérique de base divisé en une série de mots de base ayant chacun m bits de données en un signal numérique converti en faisant correspondre un mot converti à chacun des mots de base, le mot converti ayant n bits de données qui satisfont à une condition prédéterminée 10 selon laquelle N est supérieur à m, procédé caractérisé en ce que: on divise en outre le mot converti en un ensemble de jeux, on établit des classifications contenant chacune les 15 jeux de même schéma, on divise le mot de base en un ensemble de jeux correspondant à l'ensemble des jeux du mot converti, on convertit chacun des ensembles de jeux du mot de base en chacun des ensembles de jeux du mot converti 20 ayant un schéma approprié-dans les classifications, on détecte si la réunion d'un ensemble consécutif de jeux du mot converti ayant chacun un schéma approprié satisfait à la condition prédéterminée, on fournit un signal de détection si la condition n'est 25 pas satisfaite et, on change le schéma du jeu du mot converti satisfaisant à la condition selon le signal de détection. 6 ) Appareil pour convertir un signal numérique de base divisé en une série de mots de base 30 ayant chacun m bits de données en un signal numérique converti en faisant correspondre un mot converti à chaque mot de base, le mot converti ayant N bits de données satisfaisant à une condition prédéterminée selon laquelle n est supérieur à m, appareil caractérisé en ce qu'il comprend: 35 un moyen pour diviser le mot converti en un ensemble de jeux, un moyen pour diviser le mot de base en un ensemble de jeux correspondant à l'ensemble de jeux du mot converti, un moyen pour convertir chacun des jeux de l'ensemble des jeux du mot de base en chacun de l'ensemble des jeux du mot converti ayant un schéma approprié dans des classifications comprenant chacune un jeu de mêmes schémas, un moyen pour détecter si la réunion d'un ensemble con10 sécutif de jeux du mot converti ayant chacun un schéma approprié satisfait à la condition prédéterminée et pour donner un signal de détection si cette condition n'est pas satisfaite, et un moyen pour changer le schéma du jeu du mot converti 15 satisfaisant à cette condition suivant le signal de détection. 7 ) Appareil pour moduler et démoduler un signal numérique de base divisé en une série de mots de base ayant chacun m bits de données en un signal numéri20 que converti en faisant correspondre un mot converti à chaque mot de base et inversement, appareil caractérisé en ce qu'il comprend un circuit logique recevant le signal numérique de base et un signal numérique converti, le circuit logique ayant une borne de commande et un pre25 mier moyen logique étant choisi lorsque la borne de commande reçoit une première valeur de signal, un second moyen logique étant choisi lorsque la borne de commande reçoit une seconde valeur de signal et un troisième moyen logique utilisé à la fois pour moduler et démoduler. 8 ) Appareil selon la revendication 7, caractérisé en ce que le circuit logique comporte un réseau logique programmable.