Brevet FR2556488A1 — publié le 19850614

-1 - L'invention concerne un dispositif semiconducteur qui, sur une surface, est muni d'une mémoire non volatile de type dans lequel chaque cellule de mémoire comporte un transistor MOS dont la tension de seuil est déterminée, en fonction de l'information stockée, par une charge électrique pouvant être stockée dans une région de stoc- kage de charge définie dans une couche isolante recouvrant la région de canal, transistor qui comporte en outre une électrode de grille couplée par voie capacitive à la région de stockage de charge et des zones de source et de drain d'un premier type de conductivité qui sont séparées par une jonction p-n d'une partie de corps semiconduc- teur en forme de couche du second type de conductivité entourant les zones, alors qu'il est prévu des moyens servant à appliquer en fonc- tionnement une tension déterminée, une tension d'alimentation par exemple, à la partie en forme de couche du corps semiconducteur et des moyens servant, au cours de l'effacement et/ou de l'enregistre- ment, à appliquer entre l'électrode de grille et une région conduc- trice contiguë à la couche d'oxyde, par exemple, une partie de corps semiconducteur située au-dessous de la région de stockage de charge, appelée ci-après région de substrat, une différence de tension telle que soit créé sur la couche isolante un champ électrique permettant la circulation d'un courant de charge entre la région de stockage de charge et la région de substrat. Des mémoires du genre défini ci-dessus, communément appe- lées mémoires EEPRCM ou EiPROM et EPRCM, sont des mémoires pro- grammables qui sont effacées par voie électrique ou par un rayonne- ment (U.V) et qui, ensuite, peuvent être programmées à nouveau par voie électrique. Dans une forme courante, la région de stockage de charge est constituée par une électrode de grille flottante qui est noyée dans la couche isolante au-dessus de la région de canal. Ladi- te électrode de grille peut être prévue sur la couche isolante ou être située dans le corps semiconducteur comme une zone diffusée. Le plus souvent, la région conductrice est formée par une région dans -2- le substrat. Dans des réalisations spéciales, la région conductrice peut également être formée par une couche conductrice située au-des- sus de la grille flottante. La cellule peut également être enregistrée (programmée) et effacée par action tunnel d'électrons à travers la couche isolante. Un dispositif semiconducteur de ce genre est décrit entre autres dans le brevet américain N 4.377.857. Dans un autre mode de réali- sation dans lequel la région de stockage de charge est constituée par une électrode de grille flottante, la programmation et l'efface- ment s'effectuent par injection de porteurs de charge chauds engen- drés dans le corps semiconducteur par claquage par avalanche. Dans un autre mode de réalisation, la région de stockage de charge peut être formée par la couche de séparation entre deux diélectriques différents, tels que de l'oxyde de silicium et du nitrure de sili- cium. Des memoires de ce genre sont souvent appelés MNOS. Dans des modes de réalisation munis d'une grille flottan- te, la partie en forme de couche du corps semiconducteur définie dans le préambule peut occuper l'entier substrat semiconducteur qui, dans ce cas, abstraction faite des zones formées dans celui-ci, peut être essentiellement du second type de conductivité. Dans le cas d'une mémoire MNOS, la partie en forme de couche du corps semicon- ducteur peut comprendre une poche ( dite pocket ou well en langue anglaise), du second type de conductivité formée par une technique dite CMOS dans un substrat semiconducteur du premier type de conduc- tivité. Pour plus de commodité, la description suivante porte sur des mémoires à grille flottante dans lesquelles l'enregistrement/ef- facement s'effectue par action tunnel. Toutefois, on se rendra comp- te que, étant donné que des problèmes analogues à ceux décrits en référence à ce type d'EEPROM peuvent également se présenter dans le cas d'autres types d'EEPROE et d'EPROM, l'invention peut également être appliquée à ces autres types. En général, dans des mémoires basées sur le mécanisme tun- nel, on donne à l'oxyde au-dessus de la zone de drain localement une épaisseur très faible, de quelques dizaines d'unités Angetrbm par -3- exemple. On eut appliquer une haute tension à l'électrode de gril- le, tandis qu'une basse tension, notamment la tension de substrat ou la terre, est appliquée au drain. Entre la grille flottante, qui est fortement couplée par voie capacitive à l'électrode de grille, et la zone de drain, qui constitue la région de substrat citée dans le préambule, il se forme un champ électrique fort au point que (dans le cas d'un MOST à canal n) des électrons peuvent se déplacer à par- tir de la région de drain vers la grille flottante en traversant l'oxyde mince par effet tunnel. En inversant le champ, il est possi- ble d'obtenir un courant tunnel dans le sens opposé. De cette façon, il est possible d'enregistrer et d'effacer une cellule. Ies électrodes de grille qui sont interconnectées par des lignes de mots ou de données, s'étendent non seulement au-dessus des régions de canal, mais aussi au-dessus de l'oxyde d'isolement entre les cellules de mémoire et peuvent former un transistor parasitaire à effet de champ, l'oxyde d'isolement faisant fonction de diélectri- que de grille et ladite zone de drain du transistor à mémoire ser- vant de zone de source. Lorsque la tension de seuil est inférieure à ladite tension élevée appliquée à l'électrode de grille lors de l'enregistrement ou de l'effacement, ce transistor devient conduc- teur. Ce problème pourrait être résolu par l'application d'un pro- cessus permettant d'utiliser des tensions élevées sans dépasser des seuils parasitaires. Toutefois, actuellement, il est souvent souhai- table d'intégrer des mémoires EEPROM conjointement avec des circuits VLSI, par exemple dans des microprocesseurs, du fait que cela permet à l'utilisateur d'adapter les systèmes de façon simple. les proces- sus VLSI usuels sont optimisés pour des applications utilisant de faibles tensions (inférieures à 10 V). Cela peut donner lieu à des problèmes lors de la programmation des mémoires (E)EPRC[ nécessitant une tension plus élevée, de l'ordre de 20 V par exemple. Ia program- mation des grilles flottantes par action tunnel nécessite générale- ment un courant faible. C'est pour cela que la haute tension de pro- grammation peut être engendrée à l'intérieur par une pompe à charge qui, en général, ne peut fournir qu'un courant limité. Si les ten- sions de seuil des transistors parasitaires sont dépassées, de sorte -4que ces transistors deviennent conducteurs, comme décrit ci-dessus, des lignes de fuite peuvent être formées dans le circuit, lignes de fuite qui limitent la tension maximale fournie par la pompe. De plus, on peut rencontrer encore d'autres problèmes dus à des tran- sistors parasitaires. On pourrait supprimer cette ligne de fuite en remplaçant, aux endroits critiques, le matériau de l'électrode de grille (le plus souvent du silicium polycristallin ou polysilicium par un autre matériau, un métal par exemple. Il est également possible d'augmen- ter la tension de seuil des transistors MOS parasitaires en augmen- tant la concentration de çopage au-dessous de l'oxyde d'isolement. Une autre solution possible consiste à former au-dessous des con- nexions de l'électrode de grille une couche de blindage conductrice à laquelle on peut appliquer une basse tension. Ces solutions peu- vent être utilisées pour l'électronique périphérique mais ne sont pas pratiques pour la matrice de mémoire elle-même puisqu'elles exi- gent trop de place. L'invention vise entre autres à éviter la formation de canaux parasitaires pratiquement sans modifications du processus et/ou pratiquement sans perte de place supplémentaire au niveau de la cellule. L'invention se base entre autres sur l'idée que, tout en maintenant la technologie, il est possible d'augmenter la tension de seuil des transistors parasitaires par une structure adéquate du circuit grâce au fait que, pour des transistors parasitaires, le facteur dit K (body-factor en langue anglaise) définissant l'influ- ence de la tension de substrat sur la tension de seuil, est très grand. Conformément à l'invention, un dispositif semiconducteur du genre décrit dans le préambule est remarquable en ce qu'il est prévu en outre des moyens servant, lors de l'effacement et/ou de l'enregistrement à appliquer à au moins l'une des zones de source et de drain des transistors une tension au moins pratiquement constante telle que la jonction p-n entre ces zones et la partie en forme de couche du corps semiconducteur soit bloquée durant la totalité du cycle d'effacement ou d'enregistrement, de sorte qu'on évite la for- -5- mation de canaux parasitaires contigus à ces zones, alors que cette tension aux extrémités de ladite jonction p-n est relativement fai- ble par rapport à ladite différence de tension qui est appliquée entre l'électrode de grille et la région conductrice/région de sub- strat pour engendrer un courant de charge entre la région de stocka- ge de charge et la région conductrice/région de substrat. Dans un mode de réalisation préférentiel simple, la tension de lecture est appliquée auxdites zones au cours de l'effacement et/ou de l'enre- gistrement, zones qui dans des mémoires à grille flottante sont g6- néralement formées par la zone de drain du transistor. Pour la lec- ture, on utilise normalement une faible tension de drain (à propre- ment parler tension de source-drain) pour maintenir la charge stoc- kée sur la grille flottante en l'empêchant de retourner à la source par effet tunnel. Toutefois, l'application au drain de cette tension relativement faible a pour effet que la tension totale d'effacement et/ou d'enregistrement est l1g6rement plus faible en comparaison de la méthode usuelle d'effacement et/ou d'enregistrement qui consiste à mettre le drain à la masse. Toutefois, étant donné que la tension de seuil du MOST parasitaire est augmentée dans une mesure beaucoup plus grande à la suite du facteur K élevé, ce qui sera expliqué ci- après dans le cadre de la description des figures, on évite la for- mation de canaux parasitaires, de sorte que, finalement, la tension engendrée par la pompe à charge interne peut pourtant être plus éle- vée. Il s'y ajoute que cet avantage est obtenu par une mesure simple relative à la structure du circuit, sans qu'il soit nécessaire d'in- troduire une modification technologique nécessitant soit des adapta- tions du processus, soit de la place supplémentaire. La description suivante, en regard du dessin annexé, per- mettra de mieux comprendre comment l'invention est réalisée. la figure 1 est une vue en plan d'une partie d'une memoire de type conforme à l'invention. La figure 2 est une coupe suivant la ligne II-II de la figure 1. La figure 3 est une coupe suivant la ligne III-III de la figure 1. -6- La figure 4 est une coupe suivant la ligne IV-IV de la figure 1. La figure 5 est un schéma 1électrique d'une partie de cette mémoire conjointement avec un certain nombre de blocs de commande. La figure 6 est le schéma électrique d'un circuit tampon pour l'inverseur 23 de la figure 5. La figure 7 représente des profils de tension en fonction du temps t de tensions appliquées au tampon de la figure 6. La figure 8 est le schéma électrique des blocs 26, 27 et 28/30 de la figure 5. La figure 9 est le schéma électrique de la porte NON-ET 25 de la figure 5. La figure 10 est une coupe d'un transistor parasitaire suivant la ligne X-X de la figure 1. La figure 11 illustre le rapport existant entre la tension de seuil du transistor parasitaire de la figure 10 et la tension sur la source de ce transistor. Il est à remarquer que les figures 1 à 4 sont schématiques et ne sont pas dessinées à l'échelle. Les figures 1 à 4 représentent respectivement vue en plan et en coupe transversale une partie d'une mémoire non volatile effaçable par voie électrique et de type conforme à l'invention. Le dispositif comporte un corps semiconduc- teur 1 qui dans le cas de l'utilisation d'une technique N-MOS est entièrement en silicium de type p. Dans le cas o on met en oeuvre une technique C-MIOS, le corps semiconducteur peut être essentielle- ment de type n, alors qu'on donne localement, par redopage, le type de conductivité p à une partie 1 en forme de couche contigu'ë à la surface 2 (pocket ou well en langue anglaise). En plus de la mémoire, d'autres circuits ou parties de circuits peuvent être intégrés dans le corps semiconducteur, tels qu'un microprocessur ou des circuits de traitement de signaux de parole. Toutefois, il est également possible que le dispositif ne soit constitué que par une mémoire munie d'une matrice de mémoire et des circuits périphériques associés. Les cellules de mémoire dont on n'a représenté que quatre -7- sur la figure 1, comportent chacune un transistor à effet de champ MOS muni d'une électrode de grille flottante sur laquelle on peut installer, en fonction de l'information à stocker, une charge élec- trique déterminant la tension de seuil du transistor. Ces transis- tors T1, dont un seul est représenté en coupe sur la figure 2, comportent une zone de source 3 de type n, une zone de drain 4 de type n et une région de canal 5 située entre la zone de source et la zone de drain. La zone de canal 5 est recouverte d'une couche d'oxy- de isolante 6 dans laquelle est définie la grille flottante 7 qui, de tous les cotés, est entourée d'oxyde. L'épaisseur de la couche d'oxyde 6 entre la grille flottante 7 et la région de canal 5 est de l'ordre de 50 n.m. (500 A). L'électrode de grille 7 est de façon usuelle en silicium polycristallin (polysilicium ou poly) dopé, mais, de toute évidence, elle peut également être faite d'un métal convenable ou d'un siliciure. La zone de source 3 des transistors T1 est commune à deux colonnes voisines dans la matrice et constitue donc en même temps la zone de source d'un transistor à mémoire dans la colonne située à gauche de T1 dont la grille flottante 7' est tout juste visible sur la figure 2. Sur une partie de son pourtour, la zone de drain 4 est contiguë à une configuration 8 d'oxyde d'isolement rela- tivement épais dont l'épaisseur est de l'ordre de 500 n.m. La zone de source 3 (voir figure 1 et 4) est constituée par une zone oblongue qui est limitée par une partie de l'oxyde d'i- solement 8 limitant le canal 5. Les zones de source 3 des cellules situées dans une seule colonne sont reliées à la piste conductrice 9 formée dans la couche d'oxyde 15 à travers la fenêtre de contact 10 sur la couche d'oxyde épaisse 15 obtenue par CVD. Ia zone de drain 4 est connectée en série avec un second transistor MTOS T2 dont la région de source coincide avec la région de drain de T1. Ia région de drain T2 est formée par la zone 11 de type n qui à travers une fenêtre de contact, est en contact avec la ligne 12 de bits d'Al/de lecture (figures 1 et 3). Comme le montre la figure 1, la zone 11 et le contact 13 sont communs à deux cellules voisines dans la même co- lonne. La région de canal 22 est définie entre les zones 4 et 11. -8- L'électrode de grille du transistor T2 est formée par la ligne de mots 14 qui peut être réalisée à partir de la même couche de sili- cium polycristallin que la grille flottante 7 (couche poly 1). La zone de drain 4 est également reliée à la zone superfi- cielle 16 de type n (figure 3) qui est située au-dessous d'un pro- longement 17 de la grille flottante 7. Entre la partie 17 et la zone 16 on a formé localement une couche d'oxyde 18 qui est mince au point que, lors de l'application d'un champ électrique entre la por- te 7 et la zone 4, 16 des électrons peuvent traverser la couche 18 par effet tunnel. Dans le mode de réalisation envisagé, l'épaisseur de l'oxyde tunnel 18 est de l'ordre de 8 n.m. (= 80 A). Sur la figu- re 1, les régions 18 de l'oxyde tunnel ont été hachurées. L'étendue de ces régions est la plus petite possible pour permettre de réduire au minimum le risque de court-circuits inopportuns entre la grille flottante 7, 17 et le corps semiconducteur sous-jacent. L'oxyde tun- nel 18 est limité par de l'oxyde plus épais 8 (figure 3) qui peut avoir à peu près la même épaisseur que l'oxyde de grille 6, c'est-à- o dire une épaisseur de l'ordre de 500 A. la grille flottante 7 et la partie 17 sont recouvertes d'une couche d'oxyde-isolante 19 et sont couplées par voie capaciti- ve à une électrode de grille 20. Cette électrode de grille peut être formée par une zone superficielle formée dans le corps semiconduc- teur 1, zone qui est chevauchée par la grille 7, 17 et qui est munie d'un contact de raccordement électrique. Dans ce cas, il suffit d'u- tiliser du silicium polycristallin à une seule couche. Toutefois, dans le mode de réalisation envisagé, l'électrode de grille 20 est constituée par une couche conductrice qui, sous la forme d'une se- conde couche de silicium polycristallin (poly 2), est réalisée au- dessus des parties 17 de grille flottante et qui est séparée de celles-ci par la couche d'oxyde 19. Chaque électrode de grille 20 s'étend sur la matrice de mémoire, parallèlement à la ligne de mots 14 et est commune à une pluralité de cellules, par exemple 8 cellu- les. Le dispositif envisagé peut être fabriqué par des techni- ques en soi connues. On part d'un substrat 1 en silicium de type p -9- ayant une concentration de dopage de l'ordre de 1015 atomes/cm3. Par oxydation localisée, on réalise la configuration d'oxyde d'iso- lement 8 définissant les régions actives et non actives, opération qui, le cas échéant, est précédée d'une implantation d'une zone d'interruption de canal de type p, ce qui augmente la concentration de bore au-dessous de l'oxyde d'isolement. Dans une étape suivante, on procède, dans les régions sur la surface 2 qui ne sont pas recou- vertes de l'oxyde de d'isolement 8, à la formation de l'oxyde de grille 6 d'une épaisseur de l'ordre de 500 A (50 n.m.) par oxydation thermique. Aux endroits o doit être formé l'oxyde tunnel 18, on élimine l'oxyde de grille pour le remplacer par l'oxyde tunnel 8 D d'une épaisseur de 80 A (80 n.m.). Ensuite, en utilisant un masque séparé, on forme les z 16 de type n par implantation de phospho- re. Le masque utilisé à cet effet comporte une configuration réali- s6e dans une couche de laque photosensible et présentant des ouver- tures autour des régions d'oxyde tunnel 18. Sur la figure 1, on n'a représenté que deux de ces ouvertures 21, par des lignes en traits interrompus, pour les deux cellules supérieures; il sera clair que, pour les autres cellules, les zone 16 de type n sont définies d'une manière analogue. Les zones 16 sont définies en majeure partie par la configuration d'oxyde d'isolement 8, ce qui permet de mettre en place le masque 21 avec une assez grande tolérance d'alignement puisque la plupart des bords du masque de laque sont situées au-des- sus de l'oxyde d'isolement épais. Parmi les bords du masque 2, seul le bord 21a détermine l'étendue de la zone 16. Toutefois, étant don- né que dans une étape ultérieure, on procède au redopage de toute la région située entre le bord de l'oxyde de champ et la ligne de mots 14, la position du bord 21a n'est pas non plus critique. Après la réalisation de l'oxyde de grille 6, de l'oxyde tunnel 18 et de la zone 16 de type n, on procède à la création de la première couche de silicium polycristallin dans laquelle on forme de façonconnue les électrodes de grille flottantes 7, 7' avec les par- ties 17 et la ligne de mots 14. Ensuite, en utilisant la technique en soi connue dite de "silicon gate", on forme par auto-alignement les zones de source et de drain des transistors à effet de champ. -10- En procédant soit par oxydation thermique, soit par dép8t partir de la phase vapeur, on recouvre les électrodes 7, 17 et les lignes de mots 14 d'une couche d'oxyde isolante. De toute évidence, cela augmente aussi l'épaisseur de la couche d'oxyde 6 dans les ré- gions actives non recouvertes de polysilicium. Ensuite, on réalise une seconde couche de silicium poly- cristallin à partir de laquelle on forme par attaque chimique les électrodes de grille 20. Ensuite, par dépôt à partir de la phase vapeur, on forme la couche d'oxyde épaisse 15. Après l'ouverture des fenêtres de contact nécessaires, on réalise par dépôt ou par pulvé- risation une couche d'Al en partir de laquelle on forme d'une manié- re en soi connue les pistes d'Al 9 et 12. La figure 5 représente le schéma de montage d'une partie de la mémoire, conjointement avec une partie de l'électronique d'en- trée/de sortie. Les cellules de mémoire sont groupées, par exemple, en mots (bytes) de 8 bits, indiqués par M11.. 'M18 et N1... N8 Chaque cellule de mémoire comporte un transistor à mémoire T1 dont l'électrode de grille flottante est marquée d'une flèche symbolisant le couplage de la grille flottante à la zone de drain de ce transis- tor à travers le mince oxyde tunnel. Les zones de drain des transis- tors à mémoire sont reliées aux transistors de sélection T2 dont les grilles sont reliées aux lignes de mots (14, 1)... 14,N) qui sont attaquées par des inverseurs 23 pouvant porter leur sortie à une haute tension (HV). La constitution de ces inverseurs sera pré- cisée dans la suite de cet exposé. les zones de source des transis- tors T1 sont en commun à la masse à travers le transistor T3. Au moyen de ce transistor, les zones de source des transistors à mémoi- re peuvent être rendues flottantes. A travers les transistors à effet de champ T4...T5, T6, les lignes de bits (verticales) 12...12,8 et 12,9 sont reliées aux lignes de lecture SO... S7 Les électrodes de grille de ces tran- sistors sont reliées à des lignes de sélection y, Yle Y2' ect. qui sont attaquées chacune par un inverseur 23. les électrodes de grille 20, 1...2C( qui sont communes aux cellules d'un mot, sont reliées à la ligne P/E à travers les tran- -11- sistors T7 qui sont attaqués par les lignes de mots 14, et les transistors T8 qui sont attaqués par les lignes Y1, Y2. Les lignes de lecture SO,...S7 sont reliées à des blocs d'entrée/de sortie 24 dont on n'a représenté sur la figure 5 que le bloc 24 relié à la ligne SO pour la clarté du dessin. L'en- trée du bloc 24 est constituée par une porte NON-ET 25 à l'entrée de laquelle peuvent être appliqués le signal d'enregistrement W et les données D à introduire. La sortie de la porte 25 est reliée à un inverseur permettant d'appliquer une haute tension HV à la ligne S et un signal de commande au bloc 27 qui fournit une tension de lecture faible Vc à S0. De plus la ligne S0 est reliée à l'en- trée d'un circuit de détection de courant 28 pour la lecture de l'information stockée. Le cas échéant, le générateur de tension de lecture 27 et l'amplificateur de détection de courant 28 peuvent être combinés de façon à former un circuit commun. la ligne P/E est reliée au bloc 29. Celui-ci comporte un premier inverseur 30 à l'entrée duquel peut être appliqué le signal d'effacement E. Ia sortie de l'inverseur 30 est reliée à l'entrée d'un second inverseur 31 permettant d'appliquer une haute tension EV à la ligne P/E. De plus, l'inverseur 51 est relié à un générateur de tension 32 permettant d'appliquer ou non la tension de lecture Vc à la ligne P/E selon le signal de sortie fourni par l'inverseur 30. Comme déjà dit, les mémoires du genre décrit sont généra- lement munies d'une pompe à charge ou d'amplificateurs de tension pour engendrer la haute tension (de l'ordre de 20 V) nécessaire à la programmation et/ou à l'effacement. Pour l'utilisateur, cela offre l'avantage qu'il suffit d'utiliser la tension d'alimentation usuelle de 5 V, nécessaire au fonctionnement de la logique CMOS normale. Voilà pourquoi, pour les inverseurs 23, 26 et 31, on a besoin d'&ta- ges tampon spéciaux permettant de passer de tensions de logique nor- males (de O et de 5 V pour C40S) à des tensions de programmation beaucoup plus élevées. Ces tampons ne doivent pas ou pratiquement pas prélever du courant continu sur la pompe à charge. la figure 6 est le schéma de montage d'un tampon haute tension pouvant être utilisé pour passer d'une basse tension à une -12- haute tension sans que circule un courant continu. Le tampon, réali- sé par la technique C-MOS, comporte un inverseur 35 fonctionnant à une basse tension d'alimentation VCC. A cet effet, on peut utili- ser un inverseur C-MOS conventionnel muni d'un transistor à canal p dont 1 source est branchée sur la tension d'alimentation Vcc et d'un transistor à canal n dont la source est à la masse. La sortie de l'inverseur 35 est reliée à l'entrée (point A) d'un second inver- seur muni d'un transistor 36 à canal n dont la source est à la masse et d'un transistor 37 à canal p dont la source est reliée au point B. Ia tension qui est appliquée au point B (figure 7) peut varier entre VCC et VH. le signal de sortie peut être prélevé sur la sortie 38. A travers le transistor 39 à canal p, la sortie 38 est couplée-à réaction au noeud A pour éviter qu'en fonctionnement, l'inverseur 36, 37 ne soit parcouru par un courant continu. De plus, pour éviter qu'à partir du point A qui peut être porté à la haute tension VE à travers le transistor 39, du courant ne puisse trou- ver sa voie à travers l'inverseur 35, on a intercalé entre le point A et la sortie de l'inverseur 35 un transistor 40 à canal n dont * l'électrode de grille 41 est branchée sur la tension VCC. Pour la compréhension du fonctionnement du tampon de la figure 6, on a représenté sur la figure 7 un diagramme de temps de tensions qui peuvent 9tre appliquées aux divers points des circuits. La courbe a représente la tension sur le point B alors que la courbe c représente la tension de sortie de l'inverseur 35. Ia courbe b représente la tension de sortie sur la sortie 38. A titre d'exemple, on est parti sur la figure 7 de la situation oa l'inverseur 35 dé- livre une tension VCC (valeur logique "1"), alors la basse tension d'alimentation VCC est appliquée au point B. le transistor 40 est bloqué et le point A est le siège de la tension VcC du fait que T39 est conducteur (le point 38 est à O V). A l'instant T0, le signal de sortie del'inverseur 35 diminue pour prendre la valeur du potentiel de masse. Comme le transistor 40 s'ouvre, le point A passe également au potentiel de masse (en supposant que T39, encore ou- vert, est très faible de sorte qu'il présente une grande résistan- ce), ce qui provoque la fermeture du transistor 36 et l'ouverture du -13transistor à canal p 37. Ia tension sur la sortie 38 augmente à la tension Vcc, de sorte que T39 est bloqué. A l'instant t1, la tension sur le point B augmente de VcC à VH (20 V par exemple). A travers le transistor conducteur T7, la sortie 38 est chargée jusqu'à VH. Lorsqu'ensuite (à l'instant t2), VB diminue et passe à nouveau à VcC, la tension de sortie diminue également jus- qu'à Vcc. A l'instant t3, le signal d'entrée de l'inverseur 35 diminue et passe à O V, de sorte que la sortie de l'inverseur 35 augmente jusqu'à Vcc. Le potentiel au noeud A augmente jusqu'à VCC - VTH, VTH étant la tension de seuil de T40. Ie transis- tor 37 se ferme au moins pratiquement et le transistor 36 devient conducteur, de sorte que le potentiel à la sortie 38 diminue jusqu'à 0 V, ce qui a pour résultat que le transistor à canal p 39 devient conducteur, que le point A se charge davantage jusqu'à VCC et que T40 et T37 sont entièrement bloqués. Si la tension sur le point B est alors portée à VH par la pompe à charge, le point A est éga- lement chargé jusqu'à la valeur VH à travers le transistor 39. Ceci fait que la différence de tension Vgs entre la source du transistor 37 et la grille reste au-dessous de la tension de seuil de ce transistor, de sorte que celui-ci ne devient pas conducteur. En même temps, la différence de tension Vgs du transistor 40 reste gs également au-dessous de la tension de seuil, ce qui empêche qu'un courant circule du point B vers l'inverseur 35 à travers les tran- sistors 39 et 40. De cette façon, le couplage à réaction à travers le transistor 39 évite que le tampon ne soit parcouru par un courant continu. Les inverseurs 23 peuvent être constitués par un tampon selon la figure 6, l'inverseur 35 pouvant être remplacé par des por- tes NON-ET, NI ou d'autres blocs logiques C-MOS des circuits péri- phériques. La figure 8 est le schéma de montage du tampon 26 et de la source de tension 27 qui, dans l'exemple de réalisation envisagé, est combiné avec le circuit détecteur 28 en une unité de construc- tion formée par le bloc 50. La partie du bloc 50 qui sur la figure 8, est indiquée par des lignes en traits interrompus est du même -14- type que l'amplificateur de lecture décrit dans l'article "An 8 k EEPROM Using the Simos Storage Cell" de B. Giebel, publié dans l'IEEE Journal of SolidState Circuits, Vol. SC-15, N 3, juin 1980, pages 311 à 315, voir notamment la figure 6 et la description cor- respondante. L'amplificateur comporte un transistor d'entrée T12 à canal de type n dont la zone de source est à la masse et dont l'é- lectrode de grille 35 est reliée à l'une des lignes SO...S7. Le drain de T12 est relié à la ligne d'alimentation Vcc à travers le transistor de charge T13. En l'occurrence, l'élément T13 est un transistor à canal p, mais il sera clair que l'élément T13 peut également être un transistor à canal n, comme dans la publication précitée, ou une résistance. L'électrode de grille de T13 est branchée sur une tension fixe. La sortie 36 de l'amplificateur (in- verseur) T12, T13 est reliée aux électrodes de grille de deux transistors T14, T15 à canal n connectés en série. La source de T14 est reliée à la grille 35 de T12, alors que le drain de T14 est relié à la source de T15. Le drain de T15 est relié à la ligne d'alimentation Vcc. Le point commun 37 aux transistors T14 et T15 est relié au drain du transistor T16 monté en résistance, transis- tor dans la grille est à un potentiel fixe et dont la source est reliée à la ligne d'alimentation VcC. Au lieu du transistor T16 à canal p utilisé dans l'exemple envisagé, il est également possi- ble, comme dans la publication précitée, d'utiliser un transistor à canal n dont la grille est reliée à la ligne d'alimentation Vcc. Pour le fonctionnement du circuit comportant les transis- tors T12 à T16, on peut se référer à la publication de B. Giebel. En principe, le fonctionnement se base sur le fait que si la cellule à lire se trouve dans un état non conducteur, on a besoin d'un cou- rant faible au point qu'il puisse être entièrement fourni par T16 et être conduit à travers T14 vers la ligne raccordée Si. Dans le cas o la cellule à lire est conducteur et nécessite un courant de grande intensité, la diminution ainsi provoquée de la tension sur la porte 35 est inversée et est appliquée à la grille de T15 à travers la liaison 36, de sorte que ce transistor devient conduc- teur. Le courant nécessaire à maintenir la tension sur la porte 35 -15- et la ligne raccordée Si à une valeur souhaitable Vc (déterminée par la valeur des différents transistors) peut être fourni par T15. La variation de tension qui, dans ces conditions, apparaît sur le point commun 37, peut être détectée par l'étage inverseur T19, T20 comportant un transistor T19 à canal n dont la source est à la masse (c'est-à-dire est reliée à la ligne d'alimentation négative) et un transistor T20 à canal p dont la source est reliée à la ligne d'alimentation positive V+. IDes zones de drain des tran- -sistors T19 et T20 sont reliées à la sortie 38 sur laquelle peut être prélevée le signal de sortie. Les tampons (inverseurs) 26 et 31 de la figure 5 sont re- présentés sur la figure 8 par le circuit 51. Ce tampon diffère de l'étage final du tampon de la figure 6 en ce que le transistor T27 à canal p est ici intercalé entre la sortie et le transistor T26 à canal n. Ce transistor sert à éviter que si le signal de commande k, appliqué à travers T30, est de 5 V, la sortie 45 du tampon qui et reliée à la ligne Si ne soit déchargée jusqu'à O V. En effet, si la sortie 45 est déchargée au point que la tension V de T27 soit inférieure à sa tension de seuil, le transistor T27 est blo- qué et la tension sur la sortie 45 est déterminée par le bloc 50. la figure 9 est le schéma de montage d'un mode de réalisa- tion possible de la porte NON-ET 25 de la figure 5. La porte com- prend le montage série de deux transistors T21 et T22 à canal p dont les zones de source sont reliées à la ligne d'alimentation po- sitive V+. Les zones de drain sont reliées au drain du transistor T2 à canal n dont la source est reliée au drain du transistor T24 à canal n. La source de T24 est à la masse. Tes électrodes de grille de T21 et de T23 sont interconnectées et forment une en- trée 40 pour les signaux d'entrée D représentant de l'information. Les électrodes de grille de T21 et de T24 sont également inter- connectées et forment une entrée 41 pour l'application de signaux d'enregistrement W.Les signaux de sortie sont prelevés sur la sortie 42, au point commun des zones de drain de T21, T22 d'une part et de T23 d'autre part. Le dispositif envisagé fonctionne comme suit. Lors de la -16- lecture, les signaux de commande W = O et D = O sont appliqués à la porte NON-ET 25. Ia sortie K est alors à '1" Cela signifie que la tension de lecture VC (de 2 V par exemple) est appliquée à la li- gne sélectionnée Si. L'inverseur 30 reçoit un signal E = O, de sorte que la tension VC fournie par l'unité 32 est également ap- pliquée à la ligne P/E. A travers les transistors T4, T5, la tension est appliquée au drain du transistor T2 du mot sélection- né. En même temps à travers les transistors T7 et T8, la tension Vc est également appliquée aux électrodes de grille des transis- tors à mémoire T1 sélectionnés. Selon l'information qui est sto- ckée dans la cellule à lire, la cellule peut être parcourue ou non par un courant. Ce courant peut être converti en une tension et être détecté par l'unité 27, 28. Au cours de l'enregistrement, les zones de source des transistors de mémoire peuvent être mises à potentiel flottant par blocage des transistors T3 (figure 5). la porte NON-ET 25 reçoit le signal d'écriture W = 1, alors que l'inverseur 30 reçoit le si- gnal E = O. Par conséquent, la tension VC est à nouveau appliquée à la ligne P/E. La tension appliquée à Si dépend du signal de don- nées D. Dans le cas o D = 1, la porte NON-ET 25 délivre un signal de sortie K = O. La ligne raccordée Si est chargée par le tampon 26 jusqu'au niveau de tension élevé HV ( de 20V par exemple). Une tension de HV-Vth est alors appliquée au drain du transistor à mémoire sélectionnée et la tension VC est appliquée à l'électrode de grille de ce transistor. La cellule est ensuite enregistrée par le fait qu'une charge positive est placée sur la porte flottante, de sorte que la tension de seuil passe à un niveau bas. Dans le cas o D = O, K = 1 et VC est appliqué au drain des transistors à mémoire concernés. Dans ce cas, le contenu de la cellule n'est pas modifié. Lors de l'effacement W et D = O et E = 1. La tension de lecture VC est appliquée à la ligne Si aussi bien qu'au drain du VC i niveau de tension élevé HV. Cette haute tension, diminuée d'une seu- le tension de seuil, est appliquée à l'électrode de grille du tran- sistor à mémoire. A la suite du fort couplage capacitif entre la -17grille flottante et l'électrode de grille, la grille flottante est portée à une haute tension positive par rapport au drain. A travers l'oxyde tunnel mince 18, est engendré un fort champ électrique, de sorte que les électrons peuvent passer par effet tunnel de la zone 16 (figure 3) à la grille flottante 17 et qu'une charge négative s'installe sur celle-ci. Dans cette situation, la tension de seuil du transistor concerné augmente à une valeur élevée de sorte que, pour des tensions usuelles, le transistor ne sera plus parcouru par du courant lors de la lecture. Pour la compréhension de l'effet de l'invention, on a re- présenté sur la figure 10 une coupe schématique d'une partie de la mémoire suivant la ligne X-X de la figure 1. Cette partie comprend essentiellement la région qui, au-dessous de la ligne de mots 14 est située entre deux cellules voisines d'un même mot. Le dessin montre une ligne de mots 14 s'étendant essentiellement sur l'oxyde épais 8 et, comme indiqué par une ligne en traits interrompus, sur les ré- gions de drain lia et lb des transistors T2 des deux cellules voisines, conjointement avec les bornes 12a et 12b représentées schématiquement. Pour la clarté du dessin, on n'a pas représenté d'autres éléments sur la figure 10. On a prévu un second transistor MOS parasitaire analogue entre les transistors 7 (figure 5) et les transistors T2 de la première colonne. On suppose que les deux cellules sont effacées et que la cellule dont fait partie la zone 11a doit être enregistrée et que le contenu de la cellule dont fait partie la zone llb doit rester inchangé. La tension VC est appli- quée à l'électrode de grille commune 20 associée à ce mot, alors que la haute tension VH est appliquée aux zones de drain 4, lia de la cellule de gauche de la figure 10. Pour éviter le changement de l'information dans la cellule de droite sur la figure 10, la basse tension VC est appliquée au drain 11b à travers la ligne de bits 12b. La tension HV est également appliquée à la ligne de mots 14 pour permettre d'augmenter la tension de la zone 11a à environ la valeur de la tension HV. Dans cette situation, le transistor MOS parasitaire de la figure 10 comportant la zone lia peut faire fonc- tion de drain, la zone llb de source, la ligne de mots 14 d' élec- 25564 88 -18- trode de grille et l'oxyde d'isolement 8 de diélectrique de grille. En général, la tension de seuil d'un transistor MOS peut être défi- nie par la relation: Vth = VFB + 2f + k\J 2 f dans le cas o aucun champ de tension n'est appliqué entre la zone de source et le substrat. Dans cette relation OB est la tension dite de ban- des plates (flat band en langue anglaise) qui est égale à OMS (c'est-àdire la différence de fonction de travail entre l'électrode de grille et le silicium) diminué de Qox/Cox, Qox étant la charge de l'oxyde et Cox étant la capacité de l'oxyde.-Ia grandeur Of est le potentiel de Fermi du matériau semiconducteur, poten- tiel qui dépend de la concentration de dopage. Ia grandeur k est appelée "facteur de corps" et est égale àS -N o q représente ox la quantité élémentaire de charge, N le dopage du substrat et la constante diélectrique du substrat. Au moyen de la relation préci- tée, on peut calculer que pour des substrats de type p ayant un do- page usuel et une épaisseur d'oxyde de 0,5/um, la tension de seuil du transistor parasitaire à effet de champ de la figure 10 est de l'ordre de 10 à 12 V. Pour permettre d'obtenir un champ électrique le plus fort possible sur l'oxyde tunnel 18, il est usuel de donner le potentiel de possible sur l'oxyde tunnel 18, il est usuel de donner le poten- tiel de masse à l'électrode de grille 20 aussi bien qu'à la zone 1 lb. Dans cette situation, les deux transistors parasitaires peuvent s'ouvrir et, par consequent, être parcourus par du courant. Ce cou- rant doit être fourni par la pompe à charge qui sert à engendrer la haute tension. Souvent, à la suite des courants de fuite parasitai- res relativement grands, la tension engendrée par la pompe à charge est notablement plus basse qu'on ne l'a avait prévu à l'origine. Cet inconvénient peut être supprimé en majeure partie en faisant en sor- te, conformément à l'invention, d'appliquer à la zone 11b et à l'é- lectrode de grille 20 la tension de lecture relativement basse VC au lieu du potentiel de masse. Ia tension de seuil du transistor MOS de la figure 10 est alors Vth = VB + 2 f + k2 gOf+VC. La fi- gare 11 illustre l'allure de Vth en fonction de la tension VC pour -19- le transistor MOS parasitaire de la figure 10. Pour ce transistor, le facteur k est de l'ordre de 12V1/2, valeur élevée qui est no- tamment provoquée par la faible valeur de Cox. A la suite du fac- teur k &levé, la tension Vth augmente rapidement en fonction de la tension VC. Dans l'exemple de réalisation envisage, une tension VC d'une valeur de 2V (tension de lecture) suffit déjà pour obte- nir une tension de seuil parasitaire de l'ordre de 20V. Par consé- quent, en appliquant, au cours de l'enregistrement, la tension VC à l'&lectrode de grille 20, ce qui affaiblit en premier lieu le champ sur l'oxyde tunnel, il est possible de supprimer la formation de canaux parasitaires. Il s'ensuit que, dans la pratique, la pompe à charge est à m&me d'engendrer des tensions plus élevées qu'en mode de fonctionnement usuel, ce qui permet de compenser largement ladite faible perte de tension sur l'oxyde tunnel. Dans certaines circonstances, des problèmes tels que dé- crits ci-dessus pour les modes d'enregistrement, peuvent également surgir en mode d'effacement, mode dans lequel, en comparaison de l'enregistrement, le champ électrique est installé sur l'oxyde tun- nel par application des hautes tensions aux électrodes de grille 20 et de la basse tension aux zones 11, 4, 16. Dans cette situation, on peut éviter l'ouverture dudit second transistor parasitaire entre les transistors T et les transistors T2 de la première colonne de la figure 5 en faisant à nouveau en sorte, conformément à l'in- vention, qu'au lieu du potentiel de masse, la basse tension de lec- ture VC soit appliquée aux zones 11, 4, 16. Il est clair que l'invention n'est nullement limitée à l'exemple de Réalisation décrit ci-dessus mais que l'homme de l'art peut imaginer de nombreuses ariantes sans sortir du cadre de l'in- vention. Ainsi, l'invention peut être appliquée à des mémoires dans lesquelles le chargement ou le déchargement de la grille flottante ne s'effectue pas au moyen du m&canisme tunnel mais le transport de charge a lieu au moyen de porteurs de charge chauds obtenus par ef- fet d'avalanche. De plus, l'invention peut être appliquée à des mé- moires dans lesquelles la r5gion de stockage de l'information, au lieu d'être formée par une grille flottante, est constituée par une -20- couche de séparation entre deux diélectriques différents, tels que l'oxyde de silicium et le nitrure de silicium. Dans l'exemple de réalisation précisé ci-dessus, il est également possible d'utiliser des blocs de commande autres que ceux décrits. De même, on peut inverser tous les types de conductivité. L'invention peut aussi être appliquée avantageusement à des mémoires EPROM dans lesquelles l'enregistrement s'effectue d'une manière analogie à celle décrite mais l'effacement s'effectue par exposition aux rayons ultraviolets par exemple. -21- DREIDICATIONS: 1. Dispositif semiconducteur muni d'un corps semiconducteur qui, sur une surface, présente une mémoire non volatile de type dans lequel chaque cellule de mémoire comporte un transistor MOS dont la tension de seuil est déterminée, en fonction de l'information stoc- kée, par une charge électrique pouvant être stockée dans une région de stockage de charge définie dans une couche isolante recouvrant la région de canal, transistor qui comporte en outre une électrode de grille couplée par voie capacitive à la région de stockage de charge et des zones de source et de drain d'un premier type de conductivité qui sont séparées par une jonction p-n d'une partie de corps semi- conducteur en forme de couche du second type de conductivité entou- rant les zones, alors qu'il est prévu des moyens servant à appliquer en fonctionnement une tension détermin&e, une tension d'alimentation par exemple, à la partie en forme de couche du corps semiconducteur et des moyens servant, au cours de l'effacement et/ou de l'enregis- trement, à appliquer entre l'électrode de grille et une région con- ductrice contiguë à la couche d'oxyde, par exemple, une partie de corps semiconducteur située au-dessous de la région de stockage de charge, appelée ci-après région de substrat, une différence de ten- sion telle que soit créé sur la couche isolante un champ électrique permettant la circulation d'un courant de charge entre la région de stockage de charge et la région de substrat, caractérisé en ce qu'il est prévu en outre des moyens servant, lors de l'effacement et/ou de l'enregistrement, à appliquer à au moins l'une des zones de source et de drain des transistors une tension au moins pratiquement cons- tante telle que la jonction p-n entre ces zones et la partie en for- me de couche du corps semiconducteur soit bloquée durant la totalité du cycle d'effacement ou d'enregistrement, de sorte qu'on évite la formation de canaux parasitaires contigus à ces zones, alors que cette tension aux extrémités de ladite jonction p-n est relativement faible par rapport à ladite différence de tension qui est appliquée entre l'électrode de grille et la région conductrice/région de sub- strat pour engendrer un courant de charge entre la région de stocka- ge de charge et la région conductrice/région de substrat. -22- 2. Dispositif semiconducteur selon la revendication 1, carac- térisé en ce qu'au cours de l'effacement et/ou de la programmation, on applique à ladite zone la même tension qu'au cours de la lecture pour éviter la formation de canaux parasitaires contigps de ces zo- nes. 3. Dispositif semiconducteur selon l'une des revendications 1 et 2, caractérisé en ce que la région de stockage de charge comporte une électrode de grille flottante noyée dans la couche isolante entre l'électrode de grille et la surface du corps semiconducteur et s'étendant jusqu'au-dessus de l'une des zones de source et de drain du transistor, zone qui forme en même temps ladite région de sub- strat utilisée pour l'application d'une tension d'effacement et/ou d'une tension de programmation. 4. Dispositif semiconducteur selon la revendication 3, carac- téris6 en ce que la grille flottante est séparée de ladite zone par une couche isolante mince au point que l'enregistrement et/ou l'ef- facement s'effectuent au moins essentiellement par des mécanismes tunnel. 5. Dispositif semiconducteur selon la revendication 2 ou 3, caractérisé en ce qu'il est prévu des moyens servant, au cours de l'effacement et/ou de la programmation, à rendre électriquement flottantes les autres zones des transistors.