Brevet FR2559006A1 — publié le 19850802

Dispositif de codage-décodage d'un train de signaux numériques binaires pour modulateur-démodulateur numérique "OQPSK" à quatre états de phase La présente invention concerne un dispositif de codage-décodage d'un train de signaux numériques binaires pour modulateur-démodulateur numérique "OQPSK" à quatre états de phase. Elle s'applique plus particulièrement à la réalisation des étages de modulation et de démodulation des émetteurs récepteurs de faisceaux hertziens numériques destinés à transmettre des trains numériques binaires en utilisant le mode de modulation à quatre états de phase connu sous le nom "OQPSK" qui est la contraction du terme anglo-saxon "Off- Set Quadrature Phase Shift Keying". Il est connu de faire précéder chaque modulateur d'un émetteur de faisceaux hertziens numérique fonctionnant dans le mode "OQPSK" d'un démultiplexeur dont la fonction est de partager le train numérique binaire appliqué à l'entrée de l'étage de modulation en deux trains numériques de débit égal à la moitié du débit du train numérique des signaux appliqués à l'entrée du faisceau hertzien et d'un codeur par transition, dans le but de grouper par deux chacun des symboles binaires ou bits successifs du signal à transmettre, pour obtenir une représentation du signal suivant un code quaternaire dont chaque état est utilisé dans le modulateur pour moduler en phase un signal de fréquence fixe. Généralement le signal de fréquence fixe est déphasé de dans le modulateur pour former deux ondes porteuses déphasées de l'une par rapport à l'autre. Les ondes porteuses obtenues sont appliquées respectivement sur les premières entrées de modulation de deux modulateurs en anneau dont les deuxièmes entrées reçoivent, l'une, les bits d'ordre impair du train numérique appliqué à l'entrée du faisceau, leur durée étant prolongée de deux fois la durée d'un symbole du train numérique et l'autre, les bits d'ordre pair du train numérique appliqué à l'entrée du faisceau, leur durée étant également prolongée de deux fois la durée d'un symbole. Les sorties des modulateurs en anneau sont appliquées aux entrées d'un additionneur qui en fonction des quatre états possibles résultant de l'association de deux bits pair et 2 2559006 impair délivre un signal de fréquence F déphasé de (2k+1) 7 par rapport au signal de fréquence fixe. A la réception les phases de modulation quaternaire du message sont récupérées à l'aide d'un démodulateur de phase qui opère une première multiplication de l'onde porteuse récupérée avec les signaux modulés en phase reçus et une deuxième multiplication de l'onde porteuse récupérée déphasée de 2 avec les signaux modulés en phase reçus. Les résultats des multiplications sont appliqués à l'entrée d'un décodeur suivi d'un multiplexeur qui reconstitue le train numérique binaire de départ appliqué à l'entrée de l'étage de modulation. L'utilisation des codeurs-décodeurs du type précité dans des stations fixes de faisceaux hertziens n'offre pas de difficultés. Par contre, lorsque ceux-ci équipent des stations relais mobiles, il est nécessaire de prévoir des dispositifs de lever de doute relativement complexes et onéreux pour reconstituer des symboles des messages transmis, car dans ce cas, notamment lors de la mise en service de la station relais, il existe toujours des incertitudes d'au moins 90 ou 2 rds sur la phase de l'onde porteuse récupérée et plusieurs incertitudes de 180 ou 7 rds dues à la transposition de la fréquence de l'onde porteuse reçue en une fréquence intermédiaire qui a lieu dans l'étage de réception précédant l'étage de démodulation du récepteur, cette transposition s'accompagnant en effet en modulation de phase d'une inversion du spectre de l'onde démodulée suivant que la fréquence intermédiaire est obtenue au moyen d'une fréquence hétérodyne supérieure ou inférieure à celle de l'onde porteuse véhiculée sur le canal du faisceau hertzien. Le but de l'invention est de pallier les inconvénients précités. A cet effet, l'invention a pour objet, un dispositif de codage- décodage d'un train de signaux numériques binaires (Tn) pour modulateur- démodulateur numérique "OQPSK" à quatre états de phase du type dans lequel le train numérique binaire (Tn) de débit D est appliqué, en phase n avec les impulsions d'horloge (Hn) de synchronisation, à l'entrée d'un codeur qui délivre deux trains numériques de débit D/2 respectivement sur une première et une deuxième entrée du modulateur et dans lequel un décodeur est placé à la sortie du démodulateur pour restituer le train numérique binaire (Tn) avec son débit D, caractérisé en ce que le codeur comprend un circuit diviseur par 2 de la fréquence des impulsions d'horloge Hn de synchronisation pour délivrer des impulsions de synchroni- H sation 2 de période double de celle des impulsions (Hn) - un premier circuit logique sur les entrées duquel sont appliqués les bits du train numérique (Tn) de débit D et les impulsions de H synchronisation (- n) en phase avec chaque bit T du train numérique (Tn) 2 n n et dont la sortie, destinée à être reliée à la première entrée du modulateur, délivre chacun des bits Xn du premier train numérique de débit D2, le premier circuit logique comprenant des moyens pour attribuer à chaque bit Xn la même valeur binaire I ou 0 lorsque la relation logique Hn ['n Xn = (Tn ±2) (G Xn- 1 est vérifiée, - Tn représente le complément dunime bit Tn - le signe "+" représente l'opérateur OU logique, H - (Tn ±) - (Tn + 2) représente le complément de la fonction H (T ±2) - Xn représente le (n-l)eme bit du premier train numérique de sortie, - et le signe G représente l'opérateur "OU exclusif", - et un deuxième circuit logique sur une entrée duquel sont égale- ment appliqués les bits Tn du train numérique (Tn) de débit D et dont la sortie destinée à être reliée à la deuxième entrée du modulateur délivre chacun des bits Y du deuxième train numérique, le deuxième circuit logique étant relié à la sortie du premier circuit logique et comprenant des moyens pour attribuer à chaque bit Yn la même valeur binaire I ou 0 lorsque la relation Yn = Tn ( Xn () Xn-1 î Yn-1 est vérifiée, Xn 1 et Yn1 représentant respectivement les états des n-Illme bit du premier et du deuxième train numérique de débit D/2 - et en ce qu'un troisième circuit logique est prévu dans le décodeur pour restituer à la sortie du décodeur le train numérique (Tn) de n débit D à partir des premier et deuxième trains numériques formés des bits Xn et Yn démodulés par le démodulateur, le troisième circuit comprenant des moyens pour attribuer à chaque bit Tn du train numérique (Tn) restitué la même valeur binaire I ou 0 lorsque la relation Tn= Xn @ Xn-1 ( Yn 6) Yn-1 est vérifiée. Le dispositif selon l'invention a pour principal avantage qu'il permet de lever les huit ambigUités de phases possibles qui ont lieu à la démodulation et qui sont causées par les incertitudes sur la phase de l'onde porteuse récupérée et par le procédé de transposition de l'onde porteuse en fréquence intermédiaire utilisée, suivant que, cette transposi- tion conduit à une fréquence intermédiaire au moyen d'une fréquence hétérodyne supérieure à celle de l'onde porteuse véhiculée par le canal du faisceau hertzien ou que cette fréquence hétérodyne est inférieure à l'onde porteuse véhiculée..Elle a pour autre avantage d'être simple à réaliser, et de conduire à un dispositif consommant peu d'énergie. La simplification est obtenue notamment par le fait que les fonctions de démultiplexage ou de multiplexage ainsi que celles de codage et de décodage sont réalisées simultanément et sont intégrées au codeur- décodeur selon l'invention. Appliquée à un modulateur-démodulateur numérique l'invention permet également d'éliminer considérablement le nombre d'interfaces entre le dispositif de codage-décodage et le dispositif de modulation et de démodulation. D'autres caractéristiques et avantages de l'invention apparaîtront également à l'aide de la description qui va suivre, faite en regard des dessins annexés donnés uniquement à titre d'exemple et dans lesquels: les figures 1 et 2 représentent le dispositif de codage-décodage selon l'invention; - la figure 3 représente un diagramme des temps illustrant le fonctionnement du codeur représenté à la figure 1; - la figure 4 représente un diagramme des temps illustrant le fonctionnement du décodeur représenté à la figure 2; - les figures 5 et 6 représentent l'application du dispositif de codage-décodage à la réalisation d'un modulateur-démodulateur à quatre états de phase. Le codeur selon l'invention représenté en 1 à la figure 1 à l'intérieur d'un rectangle en pointillés comprend un circuit 2 diviseur par 2 des impulsions d'horloge (Hn) de synchronisation du train de signaux numériques (Tn) de débit 1D appliqués à l'entrée du codeur, un premier circuit logique 3 composé par un amplificateur inverseur 4, un circuit "NON OU" 5, un circuit "OU exclusif 6", un circuit à retard 7 et un deuxième circuit logique 8 composé d'un circuit "OU exclusif" 9, d'un circuit à retard 10 et d'un circuit "OU exclusif" Il. Le train de signaux numériques (Tn) destiné à etre codé par le codeur 1 est appliqué, 'd'une part, sur l'entrée de l'amplificateur inverseur 4, et d'autre part, sur une première entrée du circuit "OU exclusif" 9. La porte "NON OU" 5 est une porte à deux entrées dont la première entrée est reliée à la sortie de l'amplificateur inverseur 4 et la deuxième entrée est- reliée à la sortie du circuit 2 diviseur par 2. La porte "OU exclusif" 6 est une porte à deux entrées, une première entrée est reliée à la sortie du circuit "NON OU" 5 et la deuxième entrée est reliée à la sortie du circuit "OU exclusif" 6 par l'intermédiaire du circuit à retard 7 qui transmet sur la deuxième entrée du circuit "OU exclusif" 6 l'état retardé de sa sortie de la durée O d'un bit du train numérique (Tn) d'entrée. La sortie du circuit "OU exclusif" 6 transmet un train binaire de signaux numériques (Yn) et constitue la première sortie du codeur 1. La porte "OU exclusif" 9 a deux entrées, une première entrée reçoit le train numérique des signaux à coder et la deuxième entrée est reliée à sa sortie au travers du circuit à retard 10. La porte "OU exclusif" 11 a également deux entrées, une première entrée est reliée à la sortie de la porte "OU exclusif" 9 et la deuxième entrée est reliée à la sortie de la porte "OU exclusif" 6 du premier circuit logique 3. La sortie de la porte "OU exclusif" 11 constitue la deuxième sortie du codeur 1 et transmet le deuxième train numérique (Xn) de débit D/2 égal à la moitié du débit du train numérique (Tn) appliqué à l'entrée du codeur 1. Le décodeur selon l'invention est représenté en 12 à la figure 2 à l'intérieur d'un rectangle en pointillés et comprend un circuit "OU exclusif" 13 dont la sortie est reliée d'une part, directement à une première entrée d'une porte "OU exclusif" 14 et d'autre part, à une deuxième entrée de la porte "OU exclusif" 13 au travers d'un circuit à retard 15 dont le retard correspond à la durée 0 d'un bit du train numérique (Tn). Les trains numériques (Xn) et (Yn) obtenus aux sorties du codeur 1 sont appliqués dans le décodeur de réception 12 respectivement sur une première et une deuxième entrée du circuit "OU exclusif" 13. La sortie du circuit "OU exclusif" 14 reconstitue le train numérique (Tn> appliqué à l'entrée du codeur d'émission 1. Le fonctionnement du dispositif de codage et de décodage selon l'invention est maintenant décrit à l'aide des diagrammes de temps représentés aux figures 3 et 4. - Le diagramme de la figure 3 illustre la réaction du codeur I à un train de signaux numériques (Tn) appliqués sur les entrées de l'amplifica- teur inverseur 4 et de la porte 9. Chaque symbole ou bit du train de signaux numériques (Tn) a une durée 0 et est appliqué en phase avec les nH signaux d'horloge (Hn) et ( 2) de synchronisation appliqués respectivement aux entrées du circuit 2 et de la porte "NON OU" 5. Les signaux (An) et (Bn) représentés sont les signaux obtenus respectivement sur les sorties des portes 9 et 5. Chacun des bits An ou Bn des signaux (An) ou (Bn) prennent la valeur binaire I ou 0 lorsque les relations suivantes An=A_ n Tn et Bn =( + Tn) n 2 n sont vérifiées - An et Bn représentant les états des sorties des portes 9 et 5à l'instant d'horloge Hn - An -I représentant l'état de la sortie de la porte 9 à l'instant d'horloge Hn_1 n-I - le symbole) représentant l'opérateur "OU exclusif" et le symbole x représentant l'opérateur "complément". Les bits Xn et Yn des signaux (Xn) et (Yn) prennent la valeur binaire I ou 0 lorsque les relations suivantes Xn = Xn-I 0 (H + T) et Yn An Xn sont vérifiées. Les réactions du décodeur 12 de la figure 2 aux signaux (Xn) et (Yn) codés par le codeur de la figure I sont montrées à la figure 2. Le signal (Cn) représenté est le signal sortant de la porte "OU exclusif" 13 correspondant à l'opération "OU exclusif" effectuée sur les signaux (Xn) et (Yn) chaque bit Cn prenant la valeur binaire "1" ou "0" lorsque la relation Cn = Xn) Yn est vérifiée. Le signal (Tn) représenté est le signal obtenu à la sortie de la porte "OU exclusif" 14 résultant de l'opération "OU exclusif" effectuée sur les bits Cn et Cn-1 chaque bit Tn prenant une valeur binaire "1" ou "0" lorsque la relation T Cn = Cn) Cn_1 est vérifiée. On notera sur la figure 2 que le signal (Tn) obtenu sortant de la porte 14 correspond bien au train de signaux numériques (Tn) appliqués à l'entrée du codeur 1. Cette vérification pourra d'ailleurs être effectuée d'une façon plus générale en résolvant les équations logiques des circuits représentés aux figures 1 et 2. L'application du codeur-décodeur suivant l'invention à une chaîne de modulation OQPSK est représentée sur les figures 5 et 6. La figure 5 représente un modulateur d'émission d'un faisceau hertzien. Les sorties du codeur 1 de l'invention délivrant les signaux (Xn) et (Yn) sont directement reliées à des premières entrées de modulateurs en anneau 16 et 17 dont les deuxièmes entrées sont reliées respectivement aux sorties en phase et en quadrature d'un coupleur 18 excité par un oscillateur 19. Les sorties des modulateurs 16 et 17 sont reliées respectivement à une première et une deuxième entrée d'un circuit additionneur 20 dont la sortie est reliée à l'entrée d'un filtre passe-bande 21. La sortie du filtre passe-bande 21 transmet les signaux (MP) modulés en phase à la chaîne d'entrée de l'émetteur du faisceau hertzien, non représentée. Le démodulateur de réception est représenté à la figure 6. Les signaux modulés en phase sortant du filtre 21 de la figure 5 et transitant par la chaîne d'émission de l'émetteur sont reçus par le démodulateur de la figure 6 et appliqués sur des premières entrées respectives de deux démodulateurs 22 et 23. Les démodulateurs 22 et 23 sont excités sur des s 2559006 deuxièmes entrées par les sorties en quadrature et en phase d'un coupleur 24, alimenté par un oscillateur à fréquence contrôlée 25. Les démodula- teurs 22 et 23 appliquent sur les entrées respectives du décodeur 12 de l'invention les signaux (Xn) et (Yn) démodulés, le train numérique (Tn) est restitué à la sortie du décodeur 12. L'invention n'est pas limitée au mode de réalisation précédem- ment décrit. Il va de soi qu'elle s'applique également à d'autres variantes de réalisations mettant en oeuvre d'autres structures logiques équiva- lentes au plan fonctionnel aux structures du codeur 1 et du décodeur 12 qui ont servi à la description de l'invention. Ces structures pourront éventuellement être déduites en recherchant les équivalents logiques aux fonctions des circuits composant le codeur 1 et le décodeur 12. 9 2559006 REVENDICATIONS 1. Dispositif de codage-décodage d'un train de signaux numériques binaires (Tn) pour modulateur-démodulateur numérique "OQPSK" à quatre états de phase du type dans lequel le train numérique binaire (Tn) de débit D est appliqué, en phase avec les impulsions d'horloge (Hn) de synchronisa- tion, à l'entrée d'un codeur (1) qui délivre deux trains numériques de débit D/2 respectivement sur une première et une deuxième entrée du modula- teur et dans lequel un décodeur (12) est placé à la sortie du démodulateur pour restituer un train numérique binaire (Tn) avec son débit D, caracté- risé en ce que le codeur (1) comprend un circuit (2) diviseur par 2 de la fréquence des impulsions d'horloge H de synchronisation pour délivrer des H n impulsions de synchronisation ( 2) de période double de celle des impul- sions (Hn) - un premier circuit logique (3) sur les entrées duquel sont appliqués les bits Tn du train numérique (Tn) de débit D et les impulsions H de synchronisation (-) en phase avec chaque bit Tn du train numérique (Tn) et dont la sortie, destinée à être reliée à la première entrée du démodulateur, délivre chacun des bits Xn du premier train numérique de débit D, le premier circuit logique (3) comprenant des moyens pour attribuer à chaque bit Xn la même valeur binaire 1 ou 0 lorsque la relation logique H Xn (Tn + 2) Xn_ est vérifiée n n 2n1 - T représentant le complément dunième bit T, n n - le signe ( représentant l'opérateur "OU logique" - (T ' + n) représentant le complément de la fonction n -2 H (T + èm - Xn_1 représentant le n-Ime bit du premier train numérique de sortie, - et le signe & représentant l'opérateur "OU exclusif", et un deuxième circuit logique (8) sur l'entrée duquel sont également appliqués les bits T du train numérique (Tn) de débit D et dont la sortie destinée à être reliée à la deuxième entrée du modulateur délivre 2559006 chacun des bits Yn du deuxième train numérique (Yn), le deuxième circuit logique (8) étant relié à la sortie du premier circuit logique (3) et comprenant des moyens pour attribuer à chaque bit Yn la même valeur binaire I ou 0 lorsque la relation Yn = Tn) Xn () Xn-1 9 Yn-I est vérifiée - Xn1 et Yn-1 représentant respectivement les états des n-Iième bit du premier et du deuxième train numérique de débit D/2 - et en ce qu'un troisième circuit logique (12) est prévu dans le décodeur pour restituer à la sortie du codeur le train numérique (Tn) de n débit D à partir des premier et deuxième trains numériques formés des bits Xnet Yn démodulés par le démodulateur, le troisième circuit (12) comprenant des moyens pour attribuer à chaque bit Tn restitué la même valeur binaire I ou 0 lorsque la relation Tn = Xn O Xn-1) Yn ()Yn-I est vérifiée. 2. Dispositif selon la revendication 1, caractérisé en ce que le premier circuit logique (3) comprend un circuit inverseur (4) sur l'entrée duquel sont appliqués chacun des bits Tn du train numérique (Tn) de débit D un circuit logique "NON OU" (5) à deux entrées, une première entrée étant reliée à la première sortie du circuit inverseur (4), la deuxième entrée étant reliée à la sortie du circuit (2) diviseur par 2, ainsi qu'un premier circuit logique "OU exclusif" (6) à deux entrées, une première entrée étant reliée à la sortie du circuit "NON OU" (5) et la deuxième entrée étant reliée à sa sortie au travers d'un circuit à retard (7) qui transmet l'état retardé du circuit "OU exclusif" (6) sur sa deuxième entrée de la durée d'un bit du train numérique d'entrée (Tn), la sortie du circuit "OU exclusif" (6) constituant la sortie du premier circuit logique (3). 3. Dispositif selon les revendications 1 et 2, caractérisé en ce que le deuxième circuit logique (8) comprend un deuxième circuit logique "OU exclusif" (9) à deux entrées sur une première entrée duquel est également appliqué chacun des bits T du train numérique (Tn) de débit D, la deuxième entrée étant couplée à sa sortie au travers d'un circuit à retard (10) qui transmet l'état retardé du deuxième circuit "OU exclusif" (9) sur sa deuxième entrée de la durée d'un bit Tn du train numérique, (Tn) et un troisième circuit "OU exclusif" (11) à deux entrées, une première entrée étant reliée à la sortie du deuxième circuit "OU exclusif" (10), la deuxième entrée étant reliée à la sortie du premier circuit logique (3). 4. Dispositif selon l'une quelconque des revendications 1, 2 et 3, caractérisé en ce que le décodeur (12) comprend un quatrième circuit logique "OU exclusif" (13) à deux entrées, une première entrée recevant le premier train numérique de débit D/2 formé des bits X démodulés par le démodulateur et la deuxième entrée recevant le deuxième train numéri- que formé des bits Yn démodulés par le démodulateur, et un cinquième circuit logique "OU exclusif" (14) à deux entrées, une première entrée étant reliée directement à la sortie du quatrième "OU exclusif" (13), la deuxième entrée étant reliée à la sortie du quatrième "OU exclusif" (13) au travers d'un circuit à retard (15) qui transmet l'état retardé du quatrième "OU exclusif" (13) de la durée d'un bit du train numérique d'entrée (Tn), la sortie du circuit "OU exclusif" (14) constituant la sortie du décodeur.