Brevet FR2557410A1 — publié le 19850628

La présente invention se rapporte à un circuit de traitement de signaux et plus particulièrement à un circuit pour améliorer les temps de montée et de descente des transitions du signal. Lorsque des signaux sont traités par des systèmes ayant une largeur limitée de bande ou une vitesse limitée de balayage, les temps de montée et de descente des transistions entre les niveaux du signal sont limités de manière correspondante. En effet, une faible largeur de bande produit des transitions plus graduelles. Dans un système de télévision par exemple, la largeur de bande des signaux de chrominance est limitée par le standard du système de transmission. Dans le système NTSC, la composante de chrominance I a une largeur de bande de 1,5 MHz et la composante de chrominance Q a une largeur de bande de 0,5 MHz. Il n'est pas rare qu'un circuit du téléviseur traite les deux composantes I et Q à une largeur de bande de 0,5 MHz. Pour la plupart des conditions de l'image, le traitement du signal de chrominance ci-dessus décrit est satisfaisant, même s'il est souhaitable d'améliorer les temps de montée et de descente. Cependant, des temps limités de montée et de descente du signal de ? chrominance ont tendance à rendre les bords des objets moins bien définis et à souffrir d'une mauvaise fidélité des couleurs. Ces effets non souhaitables sur l'image sont particulièrement évidents lorsque l'objet a un bord bien défini que le signal de luminance de grande largeur de bande(4,2 MHz) peut reproduire mais que les signaux de chrominance de largeur de bande plus faible ne peuvent reproduire, et par ailleurs lorsque la couleur de l'objet est sensiblement différente de celle du fond. 2557410' Ainsi, un circuit est nécessaire pouvant améliorer (comme diminuer) les temps de montée et de descente du signal lorsque certaines transitions se produisent ainsi que des détecteurs de telles transitions. Il faut noter que des circuits conventionnels d'accentuation qui accentuent les composantes aux fréquences supérieures d'un signal par rapport aux composantes à fréquences plus faibles de ce signal ont un effet limité si les composantes à fréquences supérieures ont été fortement atténuées du fait de la largeur de bande restreinte du signal. En conséquence, le circuit de traitement de signaux selon l'invention comprend: un certain nombre de moyens retardateurs en cascade retardant en succession les signaux d'entrée; un moyen pour détecter les transitions de grandeur des signaux d'entrée; et un moyen de couplage sélectif entre les entrées de certains des moyens retar- dateurs en réponse aux moyens de détection. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention, et dans lesquels: - la figure 1 est un schéma, sous forme de blocs, d'un dispositif comprenant un mode de réalisation de la présente invention; - les figures 2a et 2b sont des schémas illustrant des signaux dans le dispositif de la figure 1; et - les figures 3 à 7 sont des schémas de modifications ou d'autres modes de réalisation de parties du dispositif de la figure 1. Bien que les signaux dans la description qui suit soient appelés des signaux numériques, on comprendra que la présente invention peut être mise en pratique de manière satisfaisante avec de nombreux types différents de signaux, par exemple des signaux de données échantillonnées du type analogique ou numérique, et des signaux analogiques. Sur les dessins, les flèches larges illustrent les trajets de signaux pour des signaux numériques multi-bit en parallèle tandis que les flèches en une ligne illustrent les trajets de signaux pour des signaux numériques à un seul bit ou en série, ou pour des signaux analogiques. La figure 1 montre un circuit d'amélioration des transitions du signal comprenant un détecteur de transition. Le circuit est adapté à traiter les signaux numériques de chrominance dans un téléviseur ayant un circuit de traitement de signaux numériques. Le récepteur produit des signaux numériques de chrominance CS qui sont de plus traités par un dispositif employant la présente invention pour produire des signaux numériques de chrominance améliorés CS'. Dans la description qui suit, le fonctionnement des étages retardateurs 10, 12, 14, 16 et 18 et des multiplexeurs 20 et 22 pour effectuer l'amélioration du temps de montée et de descente sera décrit d'abord. Le fonctionnement du détecteur de transition 100 sera décrit après. En supposant initialement que les multiplexeurs 20 et 22 appliquent des signaux à des emplacements D et C à leurs sorties respectives, les signaux d'entrée CS sont retardés en succession par des étages retardateurs 10, 12, 14, 16 et 18 couplés en cascade de façon que les signaux de sortie CS' soient simplement les signaux d'entrée CS retardés dans le temps. Chacun des étages retardateurs , 12, 14, 16 et 18 est par exemple un verrouillage à huit bits en parallèle répondant à un signal de déclenche- ment ou d'horloge fsc' Le signal d'horloge fsc a une fréquence de récurrence en rapport avec la fréquence de sous-porteuse couleur, c'est-àdire d'environ 3,58 MHz dans le système de télévision NTSC. Ainsi, le signal CS' est retardé dans le temps par rapport à CS de cinq cycles du signal d'horloge fsc' Lorsque des transitions des signaux CS se produisent satisfaisant à certains critères prédéterminés de grandeur et de temps de montée et de descente, le détecteur de transition 100 développe et applique un signal de commande MC aux multiplexeurs 20 et 22 de façon que les multiple- xeurs 20 et 22 couplent sélectivement les entrées de certains des étages retardateurs aux entrées d'autres des étages retardateurs. Plus particulièrement, le multiplexeur 20 couple l'entrée de l'étage retardateur 12 à l'entrée de l'étage retardateur 14 et en découple la sortie de l'étage retardateur 12. De même, le multiplexeur 22 couple l'entrée de l'étage retardateur 18 à l'entrée de l'étage retardateur 16 et en découple la sortie de l'étage retardateur 14. On considère, par exemple, la séquence dans le temps des échantillons A, B, C, D, E F du signal CS montré sur la figure 2a comme formant une transition d'une grandeur inférieure à une grandeur supérieure (transition positive). (Il faut noter que dans le cas de système à données échantillonnées, qu'il soit analogique ou numérique, le signal conserve la valeur qu'il a pendant toute la période. La ligne droite tracée entre des échantillons n'est qu'à titre d'exemple de ce type de système). L'intervalle de temps représenté par la figure 2a et celui pendant lequel la séquence, dans le temps, des échantillons de CS est passée par les étages retardateurs , 12, 14, 16 et 18. Ainsi, les échantillons désignés par les lettres de désignation d'échantillon sur la figure 2a correspondent aux valeurs des échantillons des trajetsdu signal à des lettres correspondantes de désignation du trajet du signal sur la figure 1. En effet, le signal CS 2557410. est à ce moment à la grandeur indiquée par l'échantillon F et était à la grandeur indiquée par l'échantillon A cinq cycles du signal d'horloge fsc précédents. La ligne entrait plein 50 relie les échantillons A-F afin d'illustrer le temps de montée de la transition représentéepar les échantillons A-F. On considère de plus qu'à ce moment cette séquence d'échantillons a des grandeurs telles que le détecteur 100 développe un signal de commande MC actionnant les multiple- xeurs 20 et 22 comme on l'a décrit ci-dessus. Alors, le multiplexeur 20 remplace la valeur de l'échantillon E par l'échantillon D à l'entrée de l'étage retardateur 14 et le multiplexeur 22 remplace la valeur de l'échantillon B par la valeur de l'échantillon C à l'entrée de l'étage retardateur 16. Ces substitutions sont respectivement indiquées par les flèches 52 et 54 et les valeurs substitutées des échantillons E et B sont respectivement désignées par D' et C' sur la figure 2a. Au cycle suivant du signal d'horloge fsc' les échantillons B, CI, D', E, F sont respectivement introduits dans les retardateurs 18, 16, 14, 12 et 10 et le détecteur 100 supprime le signal de commande MC parce que les critères de détection de tran- sition ne sont plus satisfaits. En réponse à d'autres cycles de fsc' le signal CS' contient la séquence modifiée des échantillons A, B, C', D', E, F (c'est-à-dire les grandeurs A, B, B, E, E, F en séquence) qui a une transition ayant un temps amélioré (diminué) de montée. La ligne 56 en tracé fantôme relie les échantillons dans la séquence modifiée afin d'illustre le meilleur temps de montée de la transition ainsi représentée. A titre d'autre exemple, on considère la séquence d'échantillons du signal CS de la figure 2b comme formant une transition d'une grandeur supérieure à une grandeur inférieure (transition négative), illustrée par la ligne 60. Selon l'opération ci-dessus décrite par rapport à la 2557410. figure 2a, des substitutions 62 et 64 sont faites par les multiplexeurs 20 et 22 respectivement en réponse au signal de commande MC de façon à produire la séquence modifiée A, B, B, E, E, F du signal CS' représentant un temps amélioré de descente illustré par la ligne 66 en tracé fantôme. Le détecteur de transition 100 et les critères prédéterminés par lesquels la présence d'une transition est détectée seront décrits.maintenant. Une transition d'une forme d'onde est un changement d'amplitude instantanée d'un niveau d'amplitude à un autre niveau d'amplitude, et on peut la décrire en terme de la différence entre les niveaux et le temps requis pour le changement de niveau. Pour des données échantillonnées, dont les signaux numériques sont un exemple, une transition peut être décrite en terme des grandeurs des échantillons ou des groupes d'échantillons et le nombre d'échantillons sur lesquels un changement de grandeur se produit. Le détecteur 100 détecte une transition lorsque les grandeurs des signaux de données échantillonnées sont relativement proches pour chacun des deux groupes d'échan- tillons consécutifs successifs et lorsque la différence des grandeurs entre des échantillons non consécutifs est sensible. Plus particulièrement, dans une séquence de six échantillons successifs consécutifs, une transition est détectée lorsque 1) les premier et second échantillons (premier groupe d'échantillons consécutifs) sont relative- ment proches, en grandeur, l'un de l'autre, 2) les cinquième et sixième échantillons (second groupe d'échantillons consécutifs) sont relativement proches, en grandeur, l'un de l'autre et 3 lorsque les grandeurs des second et cinquième échantillons (deux échantillons non consécutifs) diffèrent sensiblement l'urde l'autre. Ces critères établissent que les premier, second, cinquième et sixième 2557410; échantillons ne font pas partie d'une transition et qu'une transition sensible se produit entre les deux groupes d'échantillons comme cela est illustré par les figures 2a et 2b. Le détecteur de transition 100 de la figure 1 comprend un soustracteur 30 qui développe la valeur absolue de la différence entre les grandeurs des échantillons consécutifs E et F qui est appliquée au comparateur 32. Le comparateur 32 produit un signal de sortie pour appliquerun niveau de validation à une entrée d'une porte ET 46 lorsque la valeur absolue de la différence IE-FI est plus faible que la valeur relativement faible REF-1. De même, le soustracteur 34 développe la valeur absolue de la différence entre des échantillons consécutifs A et B et le comparateur 36 applique un niveau de validation à une seconde entrée de la porte ET 46 lorsque la différence IA-BI est plus faible que la valeur relativement faible REF-2. De plus, le soustracteur 40 développe, à partir d'échantillons non consécutifs B et E, la valeur absolue de la différence lB-El qui, si elle est supérieure à une valeur minimum sensible MIN, force le comparateur 42 à appliquer un niveau de validation à une troisième entrée de la porte ET 46. En supposant que le signal de validation EN est présent, la coïncidence aux entrées de la porte ET 46 produit le signal de commande MC pour forcer les multiplexeurs 20 et 22 à respectivement appliquer la valeur de l'échantillon E à l'entrée de l'étage retardateur 14 et la valeur de l'échantillon B à l'entrée de l'étage retardateur 16 comme on l'a décrit ci-dessus. Ces critères de détection d'une transition sont résumés au tableau 'I. TABLEAU 1. N Elements Critères d'essai à la porte ET 46 1. 30, 32 IE-FI ' REF-1 2. 34,36 iA-Bi C REF-2 3. 40,42 lB-El > MIN 4. 48 EN 1 2557410 t Le dispositif de commande 48 développe le signal de validation EN qui valide et inhibe le détecteur 100. Le dispositif de commande 48 est par exemple un détecteur de transition qui développe un signal de validation EN en réponse à des transitions dans les signaux de luminance YS. Les signaux CS et YS sont en rapport dans le temps parce que ce sont des signaux composants représentant la même image. Le dispositif de commande 48 peut être omis. L'élément 47 est un générateur d'impulsions ou un multivibrateur monostable répondant à la porte ET 46 et au signal d'horloge fsc pour produire une impulsion MC ayant par exemple la largeur d'une période d'échantillon et ne peut émettre une impulsion subséquente pendant, par exemple, deux périodes d'échantillon. Le multivibrateur 47 empêche une recirculation continue des échantillons autour de la boucle comprenant le multiplexeur 22 et l'étage retardateur 16 qui peut se produire si la détection de transition se confond avec le circuit d'amélioration des transitions. Alter- nativement, si le circuit détecteur et d'amélioration des transitions utilise des étages retardateurs séparés mais parallèles, le multivibrateur 47 n'est pas requis. Le détecteur de transition 200 de la figure 3 est une modification du détecteur 100 dans lequel des critères supplémentaires de détection doivent être satisfaits pour produire le signal de commande MC. Les critères supplémen- taires de détection garantissent que la transition ne sera améliorée que si c'est une transition relativement régulière et monotone, évitant ainsi la perte de l'information de l'échantillon valable à relativement plus haute fréquence. Cela est obtenu par des critères supplémentaires de détection nécessitant que la différence des grandeurs de transition entre les second et cinquième échantillons ne dépasse pas une valeur maximaleet que les grandeurs des troisième et-quatrième échantillons soient entre la moyenne des grandeurs des second et cinquième échantillons et les grandeurs des second et cinquième échantillons, respectivement. Le détecteur 200 comprend des moyens de soustraction , 34 et 40, et des comparateurs 32, 36 et 42 qui corres- pondent aux éléments portant les mênmes chiffres de référence du détecteur 100 décrit ci-dessus. En se référent à la fois à la figure 2 et à la figure 3, le comparateur 44 applique un niveau de validation à une entrée d'une porte ET 46' lorsque la valeur absolue de la différence IB- El développée par le soustracteur 40 est plus faible qu'une valeur maximale MAX, qui est elle-même plus importante que la valeur minimale MIN. Le soustracteur développe également un bit de signe SB qui indique si la transition est positive ou négative et qui est employé pour simplifier la structure du comparateur pour tester les critères supplémentaires de détection. Les critères indiquant la régualarité et la monotonie d'une transition sont testés par les comparateurs 70, 74, 84 et 88 comme suit. Le comparateur 70 compare les échantillons B et C, et le résultat de cette comparaison est sélectivement inversé par un bloc inverseur contrôlable 72 en réponse au bit de signe SB. Ainsi, une entrée de la porte ET 46' est validée lorsque le critère B C est satisfait pour des transitions négatives. De même, le comparateur 74 et le bloc inverseur contrôlable 76 valident une entrée de la porte ET 46' lorsque le critère D E est satisfait pour des transitions négatives. Cela garantit que les grandeurs des échantillons C et D seront entre celles des échantillons B et E, offrant une première indication de monotonie. Un circuit additionneur 80 et un circuit diviseur par deux 82 développentavec la moyenne des grandeurs des échantillons B et E, laquelle moyenne est indiquée par les lignes en tracé fantôme au niveau 1/2 (B+E) des figures 2a et 2b. Pour des signaux analogiques échantillonnés, les circuits 80 et 82 forient un réseaurésistif; pour des signaux numériques, le circuit 80 est un additionneur et le circuit 82 est un décaleur de bit mis en oeuvre par une connexion à câble. Le comparateur 84 et le bloc inverseur contrôlable 86 valident une entrée de la porte ET 46' lorsque le critère C critère D > 1/2 (B+E) est satisfait pour les tran- sitions positives et lorsque le critère D E, pour donner ainsi une autre indication de la monotonie. La porte ET 46' développe le signal de commande MC en réponse à la coïncidence des signaux à toutes ses entrées. Ces critères de détection sont résumés au tableau II. TABLEAU II N . Eléments Critères d'essai à la porte ET 46' Transition positive Transition négative 1. 30,32 JE-FI 2. 34,36 IA-BJ 3. 40,42 lB-El > MIN lB-Et > MIN 4. 40,44 IB-El 5. 70,72 B C 6. 74,76 D E 7. 80,82,84,86 C 1/2(B+E) 8. 80,82,88,90 D >1/2(E+B) D 9. 48 EN = 1 EN = 1 Pour un signal numérique de chrominance à huit bits ayant des valeurs correspondant aux valeurs numériques zéro à 255, les niveaux nominaux de comparaison qui suivent sont satisfaisants: REF-1 = 8, REF-2 = 8, MIN = 48, MAX = 255. La partie restante de la figure 3 montre le circuit de commande 48 comprenant un système de détection de transition du signal de luminance. Les signaux de luminance YS sont retardés en succession par des étages retardateurs 310, 312, 314, 316 et 318 et sont appliqués au détecteur de transition 300. Le détecteur 300 est par exemple d'une structure identique à l'un des détecteurs ou 200 ci-dessus décritsà l'exception que son signal de commande est appliqué à la porte ET 46' en tant que signal de validation EN. Les étages retardateurs 310-318 peuvent être formés d'une ligne à retard faisant partie d'un filtre en peigne ou FIR dans le circuit de traitement de luminance. Les figures 4 et 5 montrent des modes de réalisation utiles, par exemple, en remplacement des comparateurs 32, 36, 42 ou 44 des figures 1 et 2. Ces modes de réalisation peuvent être utilisés lorsque les échantillons numériques sont représentés sous une forme de grandeur-signe. La porte ET 32' à entrée inversée de la figure 4 répond à un nombre choisi des bits de poids fort (MSB) (mais non pas au bit de signe) de la différence produite par le moyen de soustraction 30, tous étant "0" pour appliquer un niveau de validation à la porte ET 46 ou 46'. La porte NON-OU 32"de la figure 4 répond à un nombre choisi des bits de poids fort de la valeur absolue de la différence produit par le soustracteur qui sont tous des "O" pour appliquer un niveau de o0 validation à la porte ET 46 ou 46'. Le niveau de référence REF-1 produit par la porte 32' ou'32" est donne par 2N-13 o N est le nombre des bits de moindre poids (LSB) non appliqués et la liste en est donnée au tableau III. 2557410. TABLEAU III Porte ET 32' et Porte NON-OU 32" Valeur de REF-1 MSB appliqués LSB non appliqués 8 0 O 7 1 1 6 2 3 3 7 4 4 15 3 5 31 2 6 63 1 7 127 La figure 6 montre un mode de réalisation utile, par exemple, en remplacement du comparateur 42 de la figure 2 lorsque les échantillons numériques sont représentés sous la forme grandeur - signe. La porte OU 42' répond à tout MSB de la valeur absolue de la différence produite par le soustracteur 40 qui est un "1" pour appliquer un niveau de validation à la porte ET 46 ou 46'. Le niveau de référence MIN est donné par 2N-1_] o N est le nombre de LSB non appliqué à la porte OU 42'. Des modifications sont envisagées dans le cadre de la présente invention. Par exemple, le soustracteur 80, le circuit diviseur 82, le comparateur 88 et le bloc inverseur 90 de la figure 2 peuvent être éliminés et les échantillons C et D être appliqués directement au compara- teur 84. Cela donne une indication de la monotonie o le critère C D est satisfait pour des transitions négatives. Par ailleurs, les agencements de comparateur des figures 4, 5 et 6 illustrent que la valeur absolue de la grandeur de différence est obtenue pour des nombres numériques sous la forme d'une grandeur-signe par exclusion du bit de signe SB de la comparaison. Le nombre d'étages retardateurs 10, 12, 14... employé, la fréquence de récurrence du signal d'horloge fsc, ceux des échantillons de signaux CS retardés en succession appliqués aux détecteurs 100 et 200 et l'emplacement des multiplexeurs 20 et 22 dans la cascade des étages retardateurs influencent les limites de détection des temps de montée et de descente ainsi que le degré auquel ces temps de montée et de descente sont améliorés. o10 Par exemple, pour améliorer les transitions des échantillons des signaux de luminance produitsà quatre fois la fréquence de sous-porteuse couleur (c'es-à-dire 4f 14,32 MHz pour le système NTSC), il faut un sc plus grand nombre d'étages retardateurs. Par ailleurs, les nombres des échantillons dans les groupes peut être supérieur ou inférieur aux deux échantillons (A, B et E, F) décrits ici, et le nombre des échantillons entre ces groupes peut être supérieur ou inférieur aux deux échantillons (C, D) décrits ici. Des transitions plus rapides que celles illustrées sur les figures 2a et 2b peuvent être améliorées tant qu'il y a au moins un échantillon de signal dans la transition. C'est-à-dire tant que les deux échantillons comparés pour détecter une transition ne sont pas consécutifs. Par exemple, le circuit de la figure 1 peut être modifié de façon que les échantillons E et C de la figure 2 soient comparés par le soustracteur 40 et le comparateur 42 pour détecter une transition auquel cas les étages retardateurs 12 et 14 et le multiplexeur 20 sont les éléments principaux et seules les substitutions 54 et 64 des figures 2a et 2b sont effectuées. Ainsi, le multiplexeur 22 peut être éliminé et l'étage retardateur 14 être relie directement à l'étage retardateur 16. Tandis que l'amélioration de la transition décrite ici s'est référée à la diminution des temps de montée et de descente des transitions, la présente invention est également utile pour augmenter les temps de montée et de descente. Dans cette modification, le multiplexeur est interposé avant l'étage retardateur 12 et il reçoit les échantillons E et D à ses entrées, le multiplexeur 22 est interposé avant l'étage retardateur 18 et il reçoit les échantillons C et B à ses entrées, l'étage retardateur 12 est relié à l'étage retardateur 14 et l'étage retardateur 14 est relié à l'étage retardateur 16. Ainsi, le détecteur 100 produit le signal de commande MC pour forcer l'échantillon C à être remplacé par l'échantillon B et l'échantillon D à être remplacé par l'échantillon E. A titre d'autre exemple, les blocs inverseurs contrôlable 72, 76, 86 et 90 peuvent être éliminés et des multiplexeurs peuvent être ajoutés pour inverser les entrées de chacun des comparateurs 70, 74, 84 et 88. De plus encore, d'autres systèmes de nombres numériques peuvent être traités par le circuit de la présente invention par insertion de convertisseurs comme le convertisseur complément à deux-binaire de la figure 7, en des emplacements appropriés dans les détecteurs de transition 100 et 200. 2S57410 REVENDICATIONS R E V E N D I C A T I O N S 1. Circuit de traitement de signaux du type comprenant: une entrée de réception de signaux d'entrée et une sortie à laquelle sont produits des signaux de sortie en réponse auxdits signaux d'entrée; un certain nombre de moyens retardateurs reliés en cascade entre ladite entrée et ladite sortie pour retarder, en succession, lesdits signaux d'entrée, caractérisé par: un moyen de détection (100) relié auxdits moyens retardateurs et répondant à certains desdits signaux d'entrée retardés en succession, pour détecter une transition de grandeur desdits signaux d'entrée; et un moyen (20; 22), relié auxdits moyens retar- dateurs et audit moyen de détection pour coupler sélectivement l'entrée de l'un (12;18) desdits moyens retardateurs à une entrée d'une autre (14; 16) desdits moyens retardateurs en réponse à la détection de la transition de grandeur. 2. Circuit selon la revendication 1 caractérisé en ce que le premier des moyens retardateurs (12) est plus proche de l'entrée que l'autre (14) desdits moyens retardateurs. 3. Circuit selon la revendication 1 caractérisé en ce que le premier des moyens retardateurs (18) est plus proche de la sortie que ne l'est l'autre (16) desdits moyens retardateurs. 4. Circuit selon la revendication 1 caractérisé par un second moyen (22), relié auxdits moyens retardateurs et audit moyen de détection, pour sélective- ment coupler une entrée d'un second (18) desdits moyens retardateurs à une entree d'un second autre (16) desdits moyens retardateurs en réponse à la détection de ladite transition de grandeur. 2557410* 5. Circuit selon la revendication 4 caractérisé en ce que le premier des moyens retardateurs (12) est plus proche de l'entrée que ne l'est l'autre premier (14) desdits moyens retardateurs, et le second (18) desdits moyens retardateurs est plus proche de la sortie que ne l'est l'autre second (16) desdits moyens retardateurs. 6. Circuit selon la revendication 1 caractérisé en ce que le moyen de détection (100) comprend un moyen de comparaison (42) pour détecter une différence de grandeur entre des signaux d'entrée successivement retardés non consécutifs (B,E) qui dépasse une valeur prédéterminée (MIN). 7. Circuit selon la revendication 6.caractérisé en ce que le moyen de détection (100) comprend de plus un second moyen de comparaison (32; 36) pour détecter une différence de grandeur entre d'autres(E, F;A, B) desdits signaux d'entrée retardés en succession qui est plus faible qu'une seconde grandeur prédéterminée (REF-1;REF-2). 8. Circuit selon la revendication 1 caractérisé de plus par un moyen de commande (48) pour développer un signal de validation (EN), et un moyen (46) pour appliquer le signal de validation audit moyen de détection (100) pour permettre la détection d'une transition de grandeur. 9. Circuit selon la revendication 8 caractérisé en ce que le moyen de commande (48) développe le signal de validation en réponse à une transition d'un second signal d'entrée (YS) en rapport, dans le temps, avec des signaux reçus à ladite entrée. 10. Circuit selon la revendication 9 caractérisé en ce que les signaux d'entrée (CS) sont représentatifs des com- posantes de chrominance de signaux detélévision et en ce que les second signaux d'entrée (YS) sont représentatifs de leurs composantes de luminance. 11. Circuit selon la revendication 1 caractérisé en ce que le moyen de couplage sélectif (20;22) comprend un moyen de multiplexage (20), ayant une première entrée à laquelle est couplée la sortie du premier moyen retardateur (12), ayant une seconde entrée et ayant une sortie couplée à l'entrée du second moyen retardateur (14), ledit moyen de multiple- xage couplant sélectivement ses premiere et seconde entréesà sa sortie en réponse à un signal de commande (MC); un moyen (10) pour appliquer les signaux d'entrée à l'entrée du premier moyen retardateur et à la seconde entrée du moyen de multiplexage; et le moyen de détection (100) développe le signal de commande en réponse à une condition de grandeur prédéterminée des signaux d'entrée et applique le signal de commande au moyen de multiplexage. 12. Circuit selon la revendication 11 caractérisé de plus par: un troisième moyen retardateur (16) ayant une entrée et une sortie, pour retarder les signaux appliqués à son entrée; un second moyen de multiplexage (22), ayant une première entrée à laquelle est appliquée la sortie du second moyen retardateur (14), ayant une seconde entrée à laquelle est appliquée la sortie dudit troisième moyen retardateur, et ayant une sortie couplée à l'entrée dudit troisième moyen retardateur, ledit moyen de multiplexage couplant o30 sélectivement ses première et seconde entre eà sa sortie en réponse au signal de commande (MC). 13. Circuit selon la revendication 12 caractérisé en ce que le moyen de détection (100) comprend un moyen de comparaison (40) ayant une première entrée à laquelle est couplée l'entrée de l'un des premier (12), second (14), et troisième (16) moyensretardateuts, ayant une seconde entree ou est couplée la sortie de l'un des premier, second et troisième moyens retardateus, et ayant une sortie, pour développer le signal de commande (MC) à sa sortie en réponse auxgrandeuesdes signaux à ses première et seconde entrées qui diffèrent de la quantité prédéterminée (MIN). 14. Circuit selon la revendication 1, caractérisé en ce que: les moyens retardateurs (10, 12, 14, 16, 18) produisent un certain nombre de signaux d'échantillons (A, B, C, D, E, F) successivement retardés dans le temps; et le moyen de détection (100) comprend un premier moyen de détection (30, 32) répondant à un premier groupe (E, F) des échantillons pour développer une première indication quand la grandeur des échantillons du premier groupe diffère de moins d'une valeur prédéterminée (REF-1), un second moyen de détection (40, 42) répondant à deux des échantillons (B, E) pour développer une seconde indication lorsque les grandeurs des deux échantillons diffèrent de plus d'une seconde valeur prédéterminée (MIN) et un 23 moyen développant une indication (46) pour développer une indication de détection en réponse auxpremière et seconde indications. 15. Circuit selon la revendication 1 caractérisé en ce que: lesmoyers retardateurs(10, 12, 14, 16, 18) produisent un certain nombre (A, B, C, D, E, F) d'échantillons retardés en succession dans le temps; et le moyen de détection (200) comprend un premier moyen de détection (30, 32) répondant à un premier groupe (E,F) d'échantillons pour développer une première indication lorsque la grandeur des échantillons dudit premier groupe diffère de moins d'une valeur prédéterminée (REF-1), un second moyen de détection (34,36) répondant à un second groupe (A,B) d'échantillons pour développer une seconde indication lorsque la grandeur des échantillons du second groupe diffère de moins d'une seconde valeur prédéterminée (REF-2), un troisième moyen de détection (40, 42) répondant à deux (B,E) des échantillons pour développer une troisième indication lorsque les grandeurs des deux échantillons diffèrent de plus d'une deuxième valeur prédéterminée (MIN) et un moyen développant une indication (46') pour développer une indication de détection (MC) en réponse auxpremière, seconde et troisième indi- catiors. 16. Circuit selon la revendication 15 caractérisé en ce que le premier moyen de détection (30, 32) comprend: un moyen de combinaison (30) pour développer une indication de la différence entre les grandeurs des deux échantillons (E, F) du premier groupe; et un moyen de comparaison (32) pour développer la première indication quand la grandeur de l'indication de différence est plus faible que la première valeur prédéterminée (REF-1). 17. Circuit selon la revendication 16 caractérisé en ce que les échantillons (E,F) sont des signaux numériques et en ce que le moyen de combinaison (30) est un soustracteur numérique. 18. Circuit selon la revendication 17 caractérisé en ce que le moyen de comparaison (32) comprend une porte ET (32') pour détecter la coïncidence des inverses d'un nombre prédeterminé des bits de poids fort de l'indication de différence développée par le soustracteur numérique. 19. Circuit selon la revendication 17 caractérisé en ce que le moyen de comparaison (32) comprend une porte NON-OU (32") répondant à un nombre prédéterminé des bits de poids fort de l'indication de différence développée par le soustracteur numérique. 20. Circuit selon la revendication 15 caractérisé en ce que le troisième moyen de détection (40, 42) comprend: un moyen de combinaison (40) pour développer une indication de la différence entre les grandeurs des deux échantillons (B, E); et un moyen de comparaison (42) pour développer la troisième indication quand la grandeur de l'indication de différence dépasse la troisième valeur prédéterminée (MIN). 1' 21. Circuit selon la revendication 20 caractérisé en ce que les échantillons sont des signaux numériques et en ce que le moyen de combinaison (40) est un soustracteur numérique. 22. Circuit selon la revendication 21 caractérisé en ce que le moyen de comparaison (42) comprend une porte OU (42') répondant à un nombre prédéterminé des bits de poids fort de l'indication de différence développée par le soustracteur numérique. 23. Circuit selon la revendication 15 caractérisé en ce que le moyen produisant une indication (46') comprend une porte ET (46') répondant à une coïncidence des première-, seconde et troisième indicationspour développer l'indication de détection (MC). 24. Circuit selon la revendication 15 caractérisé en ce que le premier groupe (E, F) comprend au moins deux échantillons consécutifs et le second groupe (A, B) comprend au moins deux échantillons consécutifs autres que ceux compris dans le premier groupe. 25. Circuit selon la revendication 15 caractérisé en ce que les deux échantillons comprennent des premier (B) et second (E) échantillons non consécutifs. 26. Circuit selon la revendication 25 caractérisé par un cinquième moyen de détection (70, 72, 74, 76) pour développer une cinquième indication lorsque les grandeurs des échantillons (C, D) entre les premier (B) et second (E) échantillons non consécutifs sont entre les grandeurs des premier et second échantillons non consécutifs et en ce que le moyen déveldppant une indication (46') répond de plus à la cinquième indication pour développer l'indication de détection. 27. Circuit selon la revendication 25 caractérisé par au moins deux échantillons (C, D) entre les premier (B) et second (E) échantillons non consécutifs, et par un cinquième moyen de détection pour développer une cinquième indication que la séquence des grandeurs des premier (B)1 intermédiaires(C, D) et second (E) échantillons est monotone. 28. Circuit selon la revendication 27 caractérisé en ce que le cinquième moyen de détection (80, 82, 84, 86, 88, 90) comprend: un moyen (80, 82) pour développer une valeur de grandeur entre celle des premier (B) et second (E) échantillons non consécutifs; un premier moyen (84, 86) pour comparer la grandeur de l'un (Cj des échantillons intermédiaires à la valeur de grandeur intermédiaire; et un second moyen (88, 90) pour comparer la grandeur d'un autre (D) des échantillons intermédiaires à la valeur de grandeur intermédiaire; ladite cinquième indication comprenant des indications développées par le premier moyen et le second moyen. 29. Circuit selon la revendication 1 caractérisé en ce que: les moyens retardateurs (10, 12, 14, 16, 18) produisent un certain nombre d'échantillons (A, B, C, D, E, F) retardés en succession dans le temps; et le moyen de détection (20) comprend un premier moyen de détection (30, 32) répondant à un premier groupe (E, F) comprenant au moins deux échantillons consécutifs pour développer une première indication lorsque la grandeur des échantillons du premier groupe diffère de moins d'une valeur prédéterminée (REF-1), un second moyen de détection (34, 36) répondant à un second groupe (A, B) d'échantillons pour développer une seconde indication lorsque la grandeur des échantillons du second groupe diffère de moins d'une seconde valeur prédéterminée, ledit second groupe comprenantau moins deux échantillons consécutifs autres que ceux compris dans le premier-groupe, un troisième myen de détection (40,42) répondant à des premier (B) et second (E) échantillons non consécutifs pour développer une troisième indication lorsque les grandeurs des premier et second échantillons diffèrentde plus d'une troisième valeur prédéterminée (MIN), au moins un échantillon (C,D) étant entre lesdits premier et second échantillons, un quatrième moyen de détection (90,82, 84, 86, 88, 90) pour développer une quatrième indication que la séquence des grandeurs du premier échantillon intermédiaire et du second échantillon est monotone et un moyen développant une indication (46')pour développer une indication de détection en réponse a'xpremière, seconde, troisième et quatrième indications 30. Circuit selon la revendication 29 caractérisé en ce que le quatrième moyen de détection (80, 82, 84, 86,88, 90) développe la quatrième indication lorsque les grandeurs des échantillons (C,D) entre les premier et second échantillons non consécutifs sont entre les grandeurs des premier (B) et second (E) échantillons non consécutifs. 31. Circuit selon la revendication 29 caractérisé en ce qu'au moins deux échantillons (C,D) sont entre les premier (B) et second (E) échantillons non consécutifs et en ce que le quatrième moyen de détection comprend: un moyen (80, 82) pour développer une valeur de grandeur entre celle des premier (B) et second (E) échantillons non consécutifs; un premier moyen (84, 86) pour comparer la grandeur de l'un desdits échantillons intermédiaires à la valeur de grandeur intermédiaire; et un second moyen (88, 90) pour comparer la grandeur d'un autre des échantillons intermédiaires à la valeur de grandeur intermédiaire; ladite quatrième indication comprenant des indications développées par le premier moyen et le second moyen. 32. Circuit selon la revendication 31 caractérisé en ce que le quatrième moyen de détection développe la quatrième indication lorsque les grandeurs des échantillons (C,D) entre les premier (B) et second (E) échantillons non consécutifs sont entre les grandeurs des premier et second échantillons non consécutifs. 33. Circuit selon la revendication 1 caractérisé en ce que: les moyens retardateurs (10, 12, 14, 16, 18) produisent des quantités respectives d'échantillons des premier (CS) et second (YS) signaux, chacun étant retardé en succession dans le temps; et le moyen de détection comprend un premier moyen de détection (30, 32) répondant t un premier groupe (E, F) de premiers-chantillons pour développer une première indication lorsque la grandeur des échantillons du premier groupe diffMre de moins d'une première valeur prédéterminée (REF-1), un second moyen de déjection (34, 36) répondant à un second groupe (A, B) des premier échantillons pour déîelopper une seconde indication lorsque la grandeur des échaintillons du seconl groupe diffère de moins d'une 255 7 4 1 0 seconde valeur prédéterminée (REF-2), un troisième moyen de détection (40, 42) répondant à deux (B, E) des premiers échantillons pour développer une troisième indication lorsque les grandeurs des deux échantillons diffèrent de plus d'une troisième valeur prédéterminée (MIN), un quatrième moyen de détection répondant h un premier groupe des second échantillons (YS) pour développer une quatrième indication lorsque la grandeur des échantillons du premier groupe diffère de moins d'une quatrième valeur prédéterminée, un cinouième moyen de détection répondant à un second groupe des seconds échantillons pour développer une cinquième indication lorsque la grandeur des échantillons du second groupe diffère de moins d'une cinquième valeur prédéterminée, un sixième moyen de détection répondant à deux des seconds échantillons pour développer une sixième indication lorsque les grandeurs des deux échantillons diffèrent de plus d'une sixième valeur prédéterminée, et un moyen développant une indication (46') pour développer une indication de détection en réponse aux première, seconde, troisième, quatrième, cinquième et sixième indications. 34. Circuit selon la revendication 1, caractérisé en ce que: le moyen de couplage sélectif (20, 22) comprend un premier moyen de multiplexage (20) interposé dans l'accouplement en cascade des moyens retardateurs, ayant une sortie couplée à une entrée d'un (14) desdits moyens retardateurs, ayant des première et seconde entrées respectivement couplées aux sorties des moyens retardateurs (12) et (10), ledit premier moyen de multiplexage couplant sélectivement ses première et seconde entrées à sa sortie en réponse à un signal de commande (MC) et un second moyen de multiplexage (22) interposé dans l'accouplement en cascade des moyens retardateurs, ayant une sortie couplée à l'entrée d'un moyen retardateur (16) ayant des première 2 5 5 7 4 1 0 et seconde entrées respectivement couplées aux sorties des moyens retardateurs (14) et (16), ledit moyen de multiplexage couplant sélectivement ses première et seconde entrées à sa sortie en réponse au signal de commande; et ledit moyen de détection (100) comprend un premier moyen de détection (30, 32) couplé aux moyens retardateurs et répondant à un premier groupe (E, F) d'au moins deux échantillons consécutifs d'entrée, pour détecter que les grandeurs du premier groupe d'échantillons consécutifs sont comprises dans une plage prédéterminée (REF-1) de grandeurs relatives, un second moyen de détection (34, 36) couplé auxdits moyens retardateurs et répondant a un second groupe (A, B) d'au moins deux autres échantillons consécutifs, pour détecter que les grandeurs du second groupe d'échantillons consécutifs sont comprises dans une plage prédéterminée (REF-2) de grandeurs relatives, un troisième moyen de détection (40, 42) couplé auxdits moyens retar- dateurs et répondant à deux échantillons non consécutifs (B, E) du signal d'entrée, pour détecter que les grandeurs des deux échantillons non consécutifs diffèrent d'au moins une quantité prédéterminée (MIN), et un moyen (46) pour développer le signal de commande (MC) en réponse à la détection par les premier, second et troisième moyens de détection et pour appliquer le signal de commande aux premier et second moyens de multiplexage. 35. Circuit selon la revendication 34, caractérisé en ce que les deux échantillons non consécutifs (B, E) comprennent un échantillon de chacun des premier (E, F) et second (A, B) groupes d'échantillons consécutifs.