Brevet FR2552575A1 — publié le 19850329

CIRCUIT DE COMMANDE D'UN PANNEAU A PLASMA DE TYPE ALTERNATIF La présente invention concerne un circuit de commande d'un panneau à plasma de type alternatif. Par la demande de brevet français n 81 19941, déposée le 23 Octobre 1981, et publiée sous le n 2 515 402, on connait déjà un circuit de commande d'un panneau à plasma de type alternatif. Les figures 1, 2 et 3 de la présente demande sont relatives-au fonctionnement du circuit décrit dans la demande de brevet n 2 515 402 à laquelle on se référera pour plus de détails. Un panneau à plasma comporte deux réseaux d'électrodes 10 orthogonaux, que l'on désigne par les termes électrodes en x et électrodes en y Les signaux de commande du panneau -signaux d'entretien, d'inscription et d'effacement sont appliqués entre deux électrodes appartenant à chacun des réseaux. Le circuit de commande de la demande de brevet n 2 515 402 15 est constitué de circuits intégrés et d'amplificateurs. Les électrodes en x sont commandées par des circuits intégrés qui portent la référence X. Chaque circuit intégré X est associé à un seul amplificateur. Les électrodes en y sont commandées par des circuits intégrés 20 qui portent la référence Y. Chaque circuit intégré Y est associé à deux amplificateurs. On peut résumer d'une façon un peu schématique le fonctionnement du circuit de commande de la demande de brevet citée en disant que les circuits intégrés assurent l'élaboration des signaux 25 d'inscription et d'effacement du panneau et les amplificateurs assurent l'élaboration de ses signaux d'entretien. Sur la figure I de la présente demande, on a représenté de façon schématique un circuit intégré Y. Ce circuit intégré comporte trois parties: un circuit logique, un circuit d'interface basse tension/haute tension, et un réseau de diodes. Le circuit logique reçoit des ordres en logique basse tension définissant le signal à exécuter, sa durée et les électrodes du panneau à adresser Ce circuit logique est alimenté par une tension continue de 12 V par exemple. Le circuit d'interface basse tension/haute tension, BT/HT sur la figure 1, est commandé par le circuit logique et permet, lors de l'élaboration des signaux d'inscription et d'effacement, de porter 10 chaque électrode du panneau à une tension donnée Ce circuit est alimenté en haute tension par des sources de tension continue externes au circuit intégré qui fournissent des tensions de valeurs VCC 2 ' VCC 3 et VCC, égales par exemple à + 100 V, 100 V et O V. A la suite du circuit d'interface basse tension/haute tension, on trouve un réseau de diodes qui assure la liaison entre, les sorties du circuit d'interface basse tension/haute tension, les sorties Ey et Ey des deux amplificateurs A 1 et A 2 externes au circuit intégré et les électrodes du panneau-connexions Vy Y Chaque sortie d'un circuit d'interface est reliée à deux diodes D 1 et D 2 montées tête-bêche. La diode D 1 a sa cathode reliée à une sortie du circuit d'interface et son anode reliée à une connexion E+y La diode D 2 a son anode reliée à une sortie du circuit 25 d'interface et sa cathode reliée à une connexion Ey. Sur la figure 2, on a représenté de façon schématique la constitution d'un circuit d'interface basse tension/haute tension dans le cas du circuit intégré Y de la figure 1. Chaque circuit d'interface comporte trois interrupteurs 11, 12, 30 I 3, qui sont commandés par des signaux a, b et c fournis par le circuit logique et qui sont connectés entre une électrode du panneau-connexion Vy et l'une des trois tensions continues VCC 2, VCC 3 et VCC 4 Chacun de ces interrupteurs est monté en série avec une source de courant C 1, C 2 et C 3 On a également représenté sur la figure 2 et bien qu'ils ne fassent pas partie du circuit d'interface basse tension/haute tension, le couple de diodes D 1 et D 2 associé à chaque circuit d'interface basse tension/haute tension et les amplificateurs A 1 et A 2. La figure 3 donne un exemple de réalisation du schéma de la figure 2. Les interrupteurs 11 et 12 et les sources de courant C 1 et C 2 sont constitués par deux transistors MOS supportant une haute tension ou DMOS, portant les références TI, T 2, T 3, T 4 I 1 faut aussi 10 deux résistances R et deux diodes zener D 3 et D 4 Chaque DMOS joue donc le rôle d'un interrupteur en série avec une source de courant Pour une tension donnée appliquée sur sa grille, il transmet l'une des tensions VCC 2, Vc 3 à une connexion V et peut fournir un courant drain-source donné. Pour réaliser l'interrupteur 13 et la source de courant C 3, on utilise deux transistors T 5 et T 6 commandés par des signaux c et c' et deux diodes D 5 et D 6 Il faut deux transistors de type diffèrent car lors de l'élaboration des signaux sélectifs il faut pouvoir fournir ou accepter du courant de chaque électrode Les diodes D 5 et D 6 20 sont là pour compenser l'effet des diodes intrinsèques des transistors T 5 et T 6. On constate donc que chaque circuit d'interface basse tension/haute tension d'un circuit intégré Y nécessite l'utilisation de 6 DMOS et que d'autre part les DMOS T 2 et T 4 doivent être 25 dimensionnés pour supporter 200 V, c'est-à-dire VCC 2 -Vcc 3, de tension inverse Pour les autres composants, la tension à supporter n'est que de 100 V, soit Vcc 21 ou I Vc C 3 |. Les problèmes que la présente invention se propose de resoudre sont les suivants: la réduction de l'encombrement du circuit de commande la diminution de la tenue en tension exigée des composants. Les divers modes de réalisation de l'invention résolvent partiellement ou en totalité ces problèmes. 2552575 - Selon l'invention, on a modifié les circuits d'interface basse tension/haute tension des circuits intégrés Y. Les circuits intégrés X n'ont pas été modifiés par rapport à ce qui est exposé dans la demande de brevet déjà citée voir notamment figure 2 de cette demande et son commentaire. Les circuits intégrés X comportent comme les circuits intégrés Y, un circuit logique, un circuit d'interface basse tension/haute tension et un réseau de diodes. Par rapport aux circuits intégrés Y, il faut noter que le circuit 10 d'interface basse tension/haute tension des circuits intégrés X ne doit, lors de l'élaboration des signaux d'inscription et d'effacement, porter chaque électrode du panneau qu'à deux états et non trois, un état à O V ou VCC 4 et une rampe de O à 100 V, de VCC 4 à VCC 3 Il faut noter aussi qu'aucun composant n'a à supporter 200 V de tension 15 inverse. La présente invention concerne un circuit de commande d'un panneau à plasma de type alternatif qui assure l'élaboration des signaux d'entretien, d'inscription et d'effacement du panneau Ces signaux sont appliqués entre deux électrodes appartenant à deux 20 réseaux d'électrodes orthogonaux, un premier réseau d'électrodes étant commandé par des circuits intégrés associés à un seul amplificateur et un second réseau d'électrodes étant commandé par des circuits intégrés associés à deux amplificateurs, ces amplificateurs servant à l'élaboration des signaux d'entretien Chaque circuit 25 intégré comporte notamment un circuit d'interface basse tension/haute tension, commandé par un circuit logique et comportant des moyens permettant notamment lors de l'élaboration des signaux d'inscription et d'effacement, de porter chaque électrode du panneau à une tension donnée, ce circuit d'interface étant suivi par un réseau 30 de diodes Selon la revendication 1, les circuits d'interface basse tension/haute tension des circuits intégrés associés au second réseau d'électrodes sont alimentés en haute tension par les deux amplificateurs associés à chacun de ces circuits intégrés Lors de l'élaboration des signaux d'inscription et d'effacement, l'un des amplifi- cateurs fournit la tension à appliquer aux électrodes sélectionnées à inscrire ou à effacer alors que l'autre amplificateur fournit la tension à appliquer aux électrodes non sélectionnées. D'autre objets, caractéristiques et résultats de l'invention 5 ressortiront de la description suivante, donnée à titre d'exemple non limitatif et illustrée par les figures annexées qui représentent: les figures 1, 2 et 3, des schéma des circuits intégrés Y et des circuits d'interfaces basse tension/haute tension selon l'art antérieur; la figure 4, le schéma de principe selon l'invention des circuits d'interface basse tension/haute tension des circuits intégrés Y; la figure 5, un mode de réalisation du schéma de la figure 4; les figures 6 a à e, divers signaux fournis ou recueillis sur les 15 circuits d'interface basse tension/haute tension des circuits integres Y selon un mode de réalisation de l'invention. Sur les différentes figures, les mêmes repères désignent les mêmes éléments, mais, pour des raisons de clarté, les cotes et proportions des divers éléments ne sont pas respectées. Les figures 1, 2 et 3 ont été décrites dans l'introduction à la description. La figure 4 est le schéma de principe selon l'invention d'un circuit d'interface basse tension/haute tension utilisé dans un circuit intégré Y. Selon l'invention, ces circuits d'interface sont alimentés en haute tension par les deux amplificateurs A 1 et A 2 associés à chaque circuit intégré Y Ces circuits d'interface recoivent donc les tensions E+ y et E y fournies par ces deux amplificateurs A 1 et A 2. Deux interrupteurs 11 et 12 commandés par des signaux logique basse 30 tension a et b permettent d'appliquer à chaque électrode en y connexion Vy soit E y lorsque l'interrupteur I est fermé, soit E+y lorsque l'interrupteur 12 est fermé, pour l'élaboration des signaux d'inscription et d'effacement Ces interrupteurs sont montés en série avec des sources de courant C 1 et C 2 Lorsque les interrupteurs 11, 12 sont ouverts, les signaux d'entretien sont élaborés comme dans la demande de brevet citée grâce aux diodes D 1 et D 2 connectées entre d'une part Vy et d'autre part Ey et E+y. Sur la figure 4, on trouve donc en parallèle entre Vy et E y 5 l'interrupteur 11, en série avec la source de courant Ci, et la diode D 2 reliée par son anode à Vy et en parallèle entre Vy et E+y l'interrupteur I 2, en série avec la source de courant C 2, et la diode D 1 reliée par sa cathode à Vy' Le fonctionnement du dispositif de la figure 4 va être expliqué 10 en se référant aux figures 6 a à e. Ces figures comportent trois parties: la partie de gauche relative aux signaux d'entretien; la partie centrale relative aux signaux d'inscription; la partie de droite relative aux signaux d'effacement. La figure 6 a montre le signal Vy appliqué à une électrode en y. Les figures 6 b et c montrent les tensions E+y et E y obtenues en sortie des deux amplificateurs reliés à chaque circuit intégré Y et appliquées selon l'invention à chaque circuit d'interface basse tension/haute tension. Les figures 6 d et e montrent les signaux de commande a et b appliqués aux interrupteurs 11 et 12 de la figure 4. Comme cela a été expliqué dans la demande de brevet déjà citée, les signaux d'entretien, en créneaux de valeurs extrêmes VCC 2 et VCC 3, égales par exemple à + 100 V et 100 V et de valeur 25 intermédiaire VCC 4, égale par exemple à O V, sont réalisés par deux amplificateurs fournissant des tensions E+y et Ey en créneaux identiques à Vy. Ainsi et grâce aux diodes D 1 et D 2, l'un des amplificateurs fournit le courant nécessaire au panneau à plasma lors des flancs de 30 montée du signal d'entretien et l'autre amplificateur accepte du courant du panneau lors des flancs de descente du signal d'entretien. L'égalité des tension E+y et E-y fait qu'il n'y a pas de circulation de courant de E+y à E y par les diodes. Sur les figures 6 b et c, on a représenté en trait épais les portions des signaux E+y et E y qui sont appliquées aux électrodes en y et en trait mince, les portions des signaux E+y et E y qui ne servent qu'à éviter la circulation de courant entre E+y et E y, c'est5 à-dire entre les deux amplificateurs. Ainsi l'alternance positive de E+y est appliquée par la diode D 1 à une électrode en y, et donc contribue à l'élaboration de l'alternance positive de la tension Vy y Il en est de même pour l'alternance négative de Ey. Lors de l'élaboration des signaux d'entretien, les interrupteurs 1 et 12 sont ouverts Les signaux d'entretien sont élaborés de la même façon que dans l'art antérieur o selon le schéma de la figure 2 de la présente demande, les interrupteurs Ii, 12 et 13 étaient ouverts à ce moment-là. Selon l'invention la Demanderesse a tiré parti des considérations suivantes. Dans le cas de la figure 2, lors de l'élaboration des signaux d'entretien, par les amplificateurs, les interrupteurs 11, 12 et 13 sont ouverts et lors de l'élaboration des signaux d'inscription et d'ef20 facement, il faut que les tensions E+y et E yen sortie des amplificateurs soient telles qu'elles n'imposent pas de tensions aux circuits d'interface basse tension/haute tension qui doivent délivrer ces signaux Sur la figure 6 a, on a représenté les signaux d'inscription et d'effacement à élaborer Les parties en pointillés con25 cernent le cas o une électrode doit être inscrite ou effacée Les parties en tirets concernent le cas contraire, o l'électrode doit être maintenue dans le même état. Sur les figures 6 b et c, on a représenté les tensions E et E +y -y que doivent fournir les amplificateurs, lors de l'élaboration des 30 signaux d'inscription ou d'effacement pour que les amplificateurs n'imposent pas de tension aux électrodes en y. Les relations suivantes doivent être vérifiées: E+y en tenant compte du fait que E+y est positif et Ey négatif. E+y et Ey sont pris égaux à Vy sauf dans les zones o Vy peut prendre deux valeurs Là, E+y prend la plus faible de ces valeurs et Ey la plus forte. La Demanderesse a remarqué que, pour l'inscription comme 5 pour l'effacement, la tension E+y est égale à la tension Vy -en pointillés à appliquer aux électrodes sélectionnées à inscrire ou à effacer et la tension E est égale à la tension V en tirets à -Y y appliquer aux électrodes non sélectionnées. Selon l'invention, on n'utilise plus les tensions continues de 10 + 100 V, 100 V de la figure 2 et on utilise dans chaque circuit d'interface basse tension/haute tension, les tensions E+y et E y pour élaborer les signaux d'inscription et d'effacement Les tensions Ey et E y n'ont pas à être modifiées Elles auront simplement à fournir l'énergie nécessaire aux signaux sélectifs lors de leur élaboration alors que les amplificateurs étaient passifs dans l'art antérieur, lors de l'élaboration des signaux sélectifs Les courants nécessaires à l'inscription et à l'effacement étant très inférieurs à ceux de l'entretien, cela ne nécessitera pas de surdimensionnement des amplificateurs créant Ey et E +y -y' Par exemple, lors de l'intervalle de temps tl, t 2 destiné à l'inscription: lorsqu'une électrode en y doit être inscrite on ferme l'interrupteur 12 pour appliquer E+y à l'électrode, et pour avoir Vy = E+y. L'interrupteur 12 est en parallèle sur la diode D 1 et impose à 25 l'électrode en y une tension de 100 V que la diode D 1 n'aurait pas permis de lui appliquer, la diode D 2 est en inverse; lorsqu'une électrode en y ne doit pas être inscrite, on ferme l'interrupteur I pour appliquer E y à l'électrode et pour avoir Vy = E y L'interrupteur 11 est en parallèle sur la diode D 2 et impose 30 à l'électrode en y une tension de O V que la diode D 2 n'aurait pas permis de lui appliquer, la diode D 1 est en inverse. Lors de l'intervalle de temps t 3, t 4 destiné à l'effacement lorqu'une électrode en y doit être effacée, on ferme l'interrupteur 12 pour avoir Vy = E+y De même l'interrupteur 12 impose à l'électrode en y une tension de O V que la diode D 1 n'aurait pas permis d'appliquer La diode D 2 est en inverse; lorsqu'une électrode en y ne doit pas être effacée, on ferme l'interrupteur Il pour avoir V = Ey De même, l'interrupteur Il impose à l'électrode en y une tension de + 100 V que la diode D 2 n'aurait pas permis d'appliquer La diode D 1 est en inverse. Les signaux de commande a et b qui commandent les interrupteurs I 1 et i 2 sont identiques pour l'inscription et l'effacement. L'invention permet donc de simplifier les circuits logiques des 10 circuits intégrés qui fournissent a et b. L'invention permet de réduire le nombre d'interrupteurs et de sources de courant Sur la figure 4, on n'utilise que deux interrupteurs et deux sources de courant alors qu'on en utilise trois sur la figure 3. Enfin, on remarque sur la figure 6 qu'il y a au maximum 100 V de différence de potentiel entre E+y et E y c'est-à-dire sup IVCC 4 ' VCC 3 l Aucun composant ne doit plus supporter 200 V en inverse, c'est-à-dire VCC 21 + l VCC 31 comme c'était le cas sur la figure 2. Tous les composants peuvent être dimensionnés pour une tenue 20 en tension inverse de 100 V c'est-à-dire de sup VCC 2 VCC 31 L'invention permet donc de réaliser des signaux de sortie d'amplitude (Vcc 4, VCC 2) et (Vcc 4, V Cc 3) avec des composants dimensionnés pour une tension inverse de sup ( IVCC 2 l I Vcc 31) au lieu de composants devant supporter I Vcc 21 + IVCC 31 L Cela représente un gain appréciable dans le dimensionnement des composants et cela permet de dépasser les limites de tension atteintes par la technologie des composants intégrés. Ainsi dans l'exemple numérique choisi, on crée des signaux d'amplitude totale 200 V à partir de composants supportant 100 V. Il faut remarquer que cela se fait sans faire flotter la tension de référence VCC 4 du circuit Ce dernier point est très important car l'invention ne modifie absolument pas le fonctionnement du circuit logique du circuit intégré, celui-ci étant toujours référencé par rapport à la tension VCC 4 constante. La figure 5 est un exemple de réalisation du schéma de principe de la figure 4. Comme dans le cas de la figure 3, on a réalisé chaque interrupteur, associé à une source de courant, par deux DMOS N 1 et Pl pour I 1 et N 2 et P 2 pour 12. Le transistor Pl du type P est connecté entre la sortie E y de l'amplificateur A 2 et Vy. Entre E yet la grille de P 1, il y a en parallèle une résistance R et une diode zener D 3. La grille de Pl est reliée par l'intermédiaire d'une diode D 5 au transistor N 1 de type N dont la grille reçoit le signal de commande a et dont la source est reliée à VCC 4, égal par exemple à 0 V. La diode D 5 est là pour compenser l'effet de la diode intrinsèque du transistor N 1 Sans la diode 1 D 5, cette diode intrinsèque 15 passerait en direct lorsque E y devient inférieur à VCC 4 et provoquerait une circulation de courant de VCC 4 vers E y. La partie inférieure de la figure 5 comporte un montage similaire à celui de sa partie supérieure, avec les transistors P 2 et N 2, les diodes D 4 et D 6 et la résistance R, mais les types des tran20 sistors sont inversés et le signe du signal b est l'inverse de celui de a. Entre E y, sortie de l'amplificateur A 2 et Vy, il y a la diode D 2 et entre E+y, sortie de l'amplificateur A 1, et Vy, il y a la diode D comme sur la figure 4. Lorsque le transistor N 1 conduit, il y a circulation d'un courant qui déclenche la diode zener D 3, ce qui provoque la conduction du transistor P 1 L'interrupteur II est fermé La tension Ey est ainsi appliquée en V et un courant est fourni à une électrode. Au contraire, lorsque N 1 est bloqué, par la résistance R reliée 30 à Ey, le transistor Pl est bloqué L'interrupteur 11 est ouvert. Le montage de la partie inférieure de la figure 5 à le même type de fonctionnement que celui de la partie supérieure. Il est bien entendu que le schéma de la figure 4 peut être réalisé en utilisant une autre technologie, en bipolaire par exemple. l Les diodes D 1 et D 2 sont en parallèle sur les diodes intrinsèques drain source des transistors Pl et N 2 On peut supprimer les diodes D 1 et D 2 et reforcer les diodes intrinsèques de Pl et N 2 pour qu'elles puissent supporter les courants nécessaires aux signaux 5 d'entretien Cela permet aussi de diminuer les dimensions du circuit de commande. Pendant l'intervalle d'incription, c'est-à-dire de t 1 à t 2, il faut pour commander le transistor Pl lui appliquer une tension grille inférieure à sa tension source. Si la sortie Ey est à O V, il faut appliquer sur la grille de Pl une tension négative Il faut alors que la source du transistor N 1 soit à un potentiel négatif, égal à VCC 1 par exemple Cela oblige à disposer d'une alimentation continue basse tension égale à V Ccl Il faut aussi translater le niveau du signal de commande a entre 15 VCC 1 et O V. On peut procéder différemment en laissant la source de N 1 à la masse, c'est- à-dire à V CC, et en créant une "marche" de quelques volts, égale à + Vc C 1 par exemple, à la sortie Ey de l'amplificateur A 2 lors de l'inscription On ne réduit pas la plage de 20 fonctionnement du panneau à plasma, mais il faut modifier légèrement l'amplificateur A 2 en lui ajoutant la partie de faible puissance nécessaire pour créer cette "marche". Les schémas des figures 4 et 5 peuvent bien entendu être réalisés en circuit intégré ou en composants discrèts. Lorsque, comme cela sera le plus souvent le cas, les circuits d'interface basse tension/haute tension des figures 4 et 5 sont réalisés sous forme d'un circuit intégré Y comportant aussi un circuit logique et des réseaux de diodes comme sur la figure 1, il faut assurer la polarisation du substrat du circuit intégré. Les tensions appliquées à ce circuit intégré varient entre V, VCC 3 et + 100 V, VCC 2 et il faut que le substrat du circuit intégré soit à la tension la plus négative du circuit. Deux solutions sont alors envisageables: soit placer le substrat à un potentiel constant de 100 V Il faut alors disposer pour l'alimentation du substrat d'une tension continue égale à 100 V, VCC 3 De plus cela oblige à disposer de composants supportant 200 V, soit VCC 2 +VCC 3 par rapport au substrat soit créer pour le substrat une alimentation en créneaux variant entre VCC 4 et VCC 3, 0 V et 100 V, et synchronisée sur Ey et E y, de façon à ce que le substrat du circuit intégré soit toujours à la tension la plus négative Il suffit alors de disposer de compo10 sants supportant 100 V par rapport au substrat. Dans la description précédente, on a pris comme exemple des tensions Vccl Vcc 2, Vcc 3 et VCC 4 égales respectivement à 12 V, + 100 V, 100 V et 0 V Il est bien entendu que ces tensions peuvent prendre des valeurs différentes. REVENDICATIONS 1 Circuit de commande d'un panneau à plasma de type alternatif, ce circuit assurant l'élaboration des signaux d'entretien, d'inscription et d'effacement du panneau, ces signaux étant appliqués entre deux électrodes appartenant à deux réseaux d'électrodes orthonogaux, un premier réseau d'électrodes étant commandé par des circuits intégrés (X) associés à un seul amplficfcateur et un second réseau d'électrodes étant commandé par des circuits intégrés (Y) associés à deux amplificateurs (A 1, 'A 2), ces amplificateurs servant à l'élaboration des signaux d'entretien, chaque circuit in10 tégré comportant notamment un circuit d'interface basse tensiornhaute tension ( BT/HT) commandé par un circuit logique, ce circuit d'interface comportant des moyens permettant notamment, lors de l'élaboration des signaux d'inscription et d'effacement, de porter chaque électrode du panneau à une tension donnée, ce circuit 15 d'interface étant suivi par un réseau de diodes (Di, D 2), caractérisé en ce que les circuits d'interface basse tension/haute tension des circuits intégrés (Y) associés au second réseau d'électrodes sont alimentés en haute tension (E+y, E y) par les deux amplificateurs (A 1, A 2) associés à chacun de ces circuits intégrés et en ce que lors 20 de l'élaboration des signaux d'inscription et d'effacement, l'un des amplificateurs (A 1) fournit la tension (E+y) à appliquer aux électrodes sélectionnées, à inscrire ou à effacer, alors que l'autre amplificateur (A 2) fournit la tension (Ey) à appliquer aux électrodes non sélectionnées. 2 Circuit selon la revendication 1, caractérisé en ce que les circuits d'interface basse tension/haute tension (BT/HT) des circuits intégrés (Y) associés au second réseau d'électrodes sont constitués par deux interrupteurs ( 11, I 2, figure 4), commandés par un circuit logique et en série avec deux sources de courant (Ci, C 2), chaque 30 interrupteur et sa source de courant étant montés, en parallèle avec une diode (D 1, D 2) du réseau de diodes, entre la sortie (E+y, E y) de l'un des deux amplificateurs (A 1, A 2) associés à chaque circuit intégré et l'une des électrodes du réseau (Vy). 3 Circuit selon la revendications 2, caractérisé en ce que chaque interrupteur (I 1, 12) en série avec une source de courant (C 1, 5 C 2) est réalisé par un premier transistor MOS supportant une haute tension (P 1, N 2), monté en parallèle entre la sortie de l'un des amplificateurs (A 1, A 2) et l'une des électrodes du réseau (Vy), avec entre la grille de ce transistor (P 1, N 2) et la sortie de l'amplificateur (E y, E+y) une résistance (R) en parallèle sur une diode 10 zener (D 3, D 4) et entre la grille de ce transistor et une tension de polarisation (VCC 4, VCCI) un second transistor MOS, de type différent du premier, supportant une haute tension (Ni), commandé par un circuit logiques (a, b). 4 Circuit selon la revendication 3, caractérisé en ce qu'une 15 diode (D 5, D 6) est montée entre la grille du premier transistor'(PI, N 2) et le second transistor (N 1, P 2) pour compenser l'effet de la diode intrinsèque du second transistor. Circuit selon l'une des revendications I à 4, caractérisé en ce que le substrat des circuits intégrés (Y) associés à deux ampli20 ficateur (A 1, A 2) est porté à la tension la plus négative du circuit par une source de tension continue. 6 Circuit selon l'une des revendications I à 4, caractérisé en ce que le substrat des circuits intégrés (Y) associés à deux amplificateurs (A 1, A 2) est porté à la tension la plus négative du circuit 25 par une alimentation en créneaux, synchronisée sur les sorties (E+y, E y) des amplificateurs (A 1, A 2).