Brevet FR2552232A1 — publié le 19850322

La présente invention se rapporte à un dispositif pour mesurer la phase de signaux par rapport à celle d'un signal de référence dans un système de données échantillonnées. Dans des systèmes de télévision en couleur, par exemple, il est nécessaire de synchroniser un oscillateur de la sous-porteuse couleur du téléviseur sur une composante de la salve de référence de la sous- porteuse couleur des signaux vidéo reçus Cela est usuellement effectué au moyen d'une boucle verrouillée en phase (PLL) qui comprend 10 un oscillateur réglé en tension (VCO), un comparateur de phases actionné pendant l'intervalle de la salve de référence couleur de chaque ligne de télévision et un filtre en boucle. Dans les PLL analogiques qui fonctionnent avec des 15 signaux continus et usuellement sinusoïdaux, une erreur de phase à la condition verrouillée peut être réduite à un niveau acceptable par inclusion d'un gain suffisant des circuitsde la PLL Dans des téléviseurs ou les signaux sont mis sous forme numérique par un convertisseur analogique20 numérique (ADC) et ensuite numériquement traités, il est préférable d'employer une PLL numérique pour une synchronisation de la sous-porteuse couleur. Les PLL numériques, qui forment un type particulier de système à données échantillonnées, ont un VCO produisant 25 une série d'impulsions numériques à la fréquence souhaitée (fréquence d'échantillonnage) et leur composante de la salve de référence desous-porteuse couleur est représentée par une série de nombres numériques indiquant sa grandeur analogique au moment de l'échantillonnage par le ADC. 30 Il est pratique que le VCO fonctionne à quatre fois la fréquence fsc du signal de sousporteuse couleur, c'est-à-dire que la fréquence d'échantillonnage est de 4 fsc' ce qui est d'environ 14,3 megahertz (M Hz) dans le système de télévision NTSC et d'environ 17,7 M Hz dans le système de télévision 35 PAL. Le nombre limité d'échantillons numériques (quatre par cycle de la sousporteuse couleur) et la résolution limitée de quantification inhérente au ADC (typiquement 7-8 bits) rendent une mesure précise de l'erreur de phase entre le signal d'échantillonnage à 4 fsc produit par le VCO et les échantillons de la salve de référence de sous-porteuse couleur reçus sous forme numérique extrêmement difficile. Ce problème est encore plus aigu lorsque la grandeur du signal de salve de référence de sous-porteuse couleur 10 est sensiblement en dessous de son niveau nominal (par exemple, un quart du niveau nominal n'est pas rare) auquel cas l'erreur de verrouillage de phase (comme + 1 ) est inférieure à celle représentée par un changement d'un bit de moindre poids (LSB) dans la représentation numérique 15 de la grandeur de la salve de référence de sous-porteuse couleur. En conséquence, la présente invention permet de mesurer la phase du signal de données échantillonnées développé selon un signal d'échantillonnage La phase du signal d'échantillonnage est changée par incréments prédéterminés. Les indications que les grandeui des signaux échantillonnés sont dans une plage prédéterminée de valeux sont comptÉes pour produire une mesure de la phase. L'invention sera mieux comprise, et d'autres buts, 25 caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexes donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention, 30 et dans lesquels: la figure 1 est une représentation schématique, sous forme de schéma-bloc, d'un système comprenant un mode de réalisation de la présente invention; les figures 2 et 3 montrent des formes d'onde se 35 rapportant au dispositif de la figure 1; et les figures 4, 5 et 6 sont des représentations schématiques, partiellement sous forme de schéma-bloc, de modes de réalisation de parties dusystème de la figure 1. Sur le dessin, des flèches larges représentent les trajets de signaux pour les signaux numériques à plusieurs bits en parallèle et les flèches en une ligne représentent les trajets de signaux analogiques ou de signaux numériques à un seul bit. Des signaux vidéo analogiques composites CV sont produits par une source de signaux 10 de la figure 1 qui comprend, par exemple, un système d'accord, une section à fréquence intermédiaire et un détecteur vidéo comme dans un téléviseur conventionnel Un convertisseur analogique15 numérique (ADC) 12 convertit les signaux vidéo composites analogiques CV en signaux vidéo numériques à huit bits (DV) à une fréquence déterminée par la fréquence du signal d'échantillonnage fs Le signal d'échantillonnage fs est à une fréquence 4 fsc qui est égale à quatre fois la fréquence 20 de sous-porteuse couleur et, comme on le décrira ciaprès, est en phase et en synchronisme de fréquence avec le signal de salve de référence de sous-porteuse couleur Le signal d'échantillonnage fs est également employé comme signal d'horloge pour un circuit de traitement de signaux numériques. 25 Un filtre en peigne numérique 14 sépare les échantillons vidéo numériques DV en échantillom numériques de luminance DY et échantillonrsnumériquede chrominance D Co La grandeur des échantillons numériques de chrominance est établie par un réglage automatique de la chrominance (ACC) afin d'être 30 proche d'un niveau nominal du signal de luminance Un établissement ou réglage initial grossier est produit par un moyen de décalage de ACC grossier 20 selon un signal d'établissement grossier de ACC qui représente la différence entre la grandeur réelle du signal de salve de référence 35 de sous-porteuse couleur et sa grandeur unitaire crête à crête souhaitée (nominale) Le moyen de décalage 20 décale, par exemple, les bits des échantillons numériques de chrominance DC vers les positions des bits de poids fort ou des bits de poids faible afin que les échantillons de chrominance à la sortie du moyen de décalage 20 soient compris entre une et deux fois la grandeur souhaitée Un filtre passe-bande numérique de chrominance 32 a une bande passante qui est centrée près de la fréquence de sous-porteuse couleur fsc pour limiter la largeur de bande des échantillons de chrominance DC'appliqués au réseau 36 10 de traitement de signaux vidéo numériques. Le réseau 36 comprend un circuit numérique pour traiter les échantillons numériques de luminance DY et les échantillons numériques filtrés de chrominance DC' afin de développer des signaux analogiques d'attaque de couleur R, G et B qui sont appliqués à un tube-image (non représenté) pour développer une image de télévision. Le réseau de traitement 36 comprend, par exemple, un élément de ACC à gain précis, tel qu'un multiplicateur numérique qui établit plus précisément la grandeur des 20 échantillons numériques de chrominance à leur valeur nominale souhaitée selon un signal d'établissement ou de réglage précis ACC-F. Chaque ligne de télévision (à l'exception de certaines lignes pendant l'intervalle d'effacement vertical) comprend 25 un signal de salve de référence de sous-porteuse couleur CV-BURST montré sur la figure 2 La forme d'onde 210 représente le niveau des signaux CV o est superposé le signal de salve de référence 212 Un générateur de déclenchement de la salve 42 (sur la figure 1) développe 30 un signal de déclenchement de la salve BG à un faible niveau 200 en tout moment sauf pendant la partie centrale (c'est-à-dire les quatre cycles centraux) du signal de salve de référence 212, moment auquel il est à un niveau haut 202 Pendant l'intervalle du niveau 202, l'amplitude 35 et la phase du signal de salve de référence sont mesurées pour donner une information permettant la standardisation de la grandeur par le circuit ACC et le verrouillage en phase et en fréquence du signal d'échantillonnage fsc Un signal inverse de déclenchement de salve BG est l'inversion logique du signal de déclenchement de salve BG Pour la facilité de la compréhension, la figure 2 montre le signal CV-BURST en tant que forme d'onde analogique, bien que l'on puisse comprendre que ses échantillons numériques soient traités par le circuit ACC et de 10 verrouillage de phase ci-dessous décrit. Un générateur 44 de signaux d'horloge (sur la figure 1) comprend des circuits de comptage et de déclenchement pour développer divers signaux d'horloge en réponse au signal d'échantillonnage fs Par exemple, des signaux d'horloge 15 CK-1, CK-2 et -CK-1 montrés sur la figure 2, sont développés au quart de la fréquence du signal d'échantillonnage fs afin de se produire à des phases du signal de sousporteuse de chrominance qui sont séparées de 90 Lorsque le système est en phase et verrouillé en fréquence, CK-1 20 est aligné avec les passages par zéro de tendance négative du signal de salve de référence 212, CK-2 est en alignement avec ses crêtes négatives, et -CK-1 est en alignement avec ses passages par zéro de tendance positive. En se référant à la figure 1, l'échantillonneur 22 de la salve répond au signal de déclenchement de la salve BG pour appliquer ceux des échantillons numériques de chrominance DC' qui représentent le signal de salve de référence de sous-porteuse couleur 212 aux accumulateurs numériques 24 et 26 L'accumulateur 24 répond au signal d'horloge CK-1 pour accumuler les grandeurs des échantillons DC' à la phasede (R-Y) et l'accumulateur 26 répond au signal d'horloge CK-2 pour accumuler les grandeurs des ëchantillons DC' à la phase de (B-Y). Le réseau de traitement ACC 28 développe la valeur grossière d'établissement de ACC, ACC et la valeur précise d'établissement de ACC, ACC-F à partir des grandeurs accumulées de (R-Y) et (B-Y) Le réseau de traitement 28 agit sur les grandeurs accumulées de (R-Y) et (B-Y) d'une manière indépendante de la présence ou de l'absence du verrouillage en phase du signal d'échantillonnage fs Un réseau de traitement ou processeur satisfaisant indépendant de la phase est décrit dans 10 la demande de brevet US n 428 591 intitulée AUTOMATIC COLOR BURST MAGNITUDE CONTROL FOR A DIGITAL TELEVISION RECEIVER. Un dispositif de mesure de la phase 100 développe un signal, CSV, qui est une mesure de l'erreur entre la phase du signal d'échantillonnage fs et la phase de la salve de référence de sous-porteuse couleur 212 de la figure 2 Le compteur à boucle verrouillée en phase PLL et le filtre passe- bas 110 produisent un verrouillage initial en phase et en fréquence en réponse à la valeur 20 accumulée ZC du signal de salve à ce qui devrait être les points de passage par X zéro (axe (R-Y)) La valeur de ZC change le compte stocké dans un compteur incorporé dans le compteur 'de PLL/filtre 110 dans une direction forçant la valeur de ZC à s'approcher de zéro Ce compte 25 stocké est produit en tant que signal de commande CSV La PLL décrite jusqu'à maintenant est cependant limitée à la réduction de l'erreur de phase à celle restant lorsque la grandeur accumuléedes passagespar zéro ZC estnulle. Lorsque ZC est nulle, le signal d'échantillonnage fs et la 30 salve 212 sont verrouillés en phase à une erreur résiduelle de phase d'environ + 3, 6 (pour une grandeur du signal de salve de sous-porteuse couleur d'environ 10 unités IRE). Cette erreur résiduelle de phase est considérablement plus importante que l'erreur maximum souhaitée de phase 35 de + 10. Pour réduire encore l'erreur résiduelle de phase le réseau 150 de traitement de la phase développe des signaux précis de phase FPH en réponse à des échantillons particuliers des signaux numériques de chrominance DC produits par le filtre en peigne 14 dont les grandeurs sont dans une plage de valeurs contenant la valeur zéro. Les limites de la plage des valeurs sont ajustées en réponse au niveau du signal de salve de référence couleur indiqué par le signal de commande ACC Les signaux précis 10 de phase FPH développés par le réseau de traitement 150 sont appliqués par le compteur/filtre 110 pour changer la valeur du signal de commande CSV pour réduire encore l'erreur résiduelle de phase, comme on le décrira ci-après. Le signal de commande CSV est appliqué au convertisseur 15 analogiquenumérique (DAC) 60 qui développe une tension analogique correspondante de commande qui est appliquée à un(:oscillateur à quartz réglé en tension (VCXO) 62. Le VCXO 62 produit un signal d'horloge 4 fsc à quatre fois la fréquence nominale du signal de sous-porteuse couleur 20 et qui est réglé pour être exactement à quatre fois la fréquence du signal de salve de référence de sous-porteuse couleur reçu, au moyen de la tension decommande développée par le DAC 60 Le signal d'échantillonnage fs est développé à partir du signal d'horloge 4 fsc comme suit. Une ligne à retard 64 comprend un certain nombre d'élémaents retardateurs pour retarder, en succession, le signal dhorlcge 4 fsco il est satisfaisant d'employer sept élémentsretardateu 1 afin que huit signaux (dont un n'est pas retardé et dont sept sont retardés de temps de 30 plus en plus important soient développés Chaque élément retardateur comprend, par exemple, un amplificateur tampon CMOS (rétal-o 1 yde semi-conducteur complémentaire) dent le retard nominal de propagation dessignaux est d'environ i G 6 nanosecondes ce qui équivaut à environ 2,06 de déphasage à la fréquence de sous-porteuse couleur. Ainsi, les signaux d'horloge retardés d'environ O , 2 , 40, 60, et 140 sont produits par la ligne à retard 64. Les huit signaux d'horloge successivement retardés produits par la ligne à retard 64 sont appliqués à un multiplexeur (MUX) 68 qui produit un signal retardé choisi selon un signal de commande reçu du compteur 66 Le compteur 66 a trois étages est maintenu remis à zéro en des temps autres que pendant l'intervalle de déclenchement de la salve 10 (niveau 202) par le signal inversé de déclenchement de la salve BG appliqué à son entrée R de remise à zéro Ainsi, le compteur 66 produit un compte 000 qui commande le multiplexeur 68 pour qu'il produise, par exemple,le signal non retardé 4 fsc en tant que signal d'échantillonnage fs 15 Pendant l'intervalle de déclenchement de la salve, qui est également l'intervalle de mesure de la phase, le compteur 66 compte en réponse au signal d'horloge 4 fsc pour développer une séquence de compte du signal de commande ou de réglage, qui commande le multiplexeur 68 20 pour qu'il développe le signal d'échantillonnage fs ayant des retards de plus en plus importants -Les comptes du compteur 66 (a) et les nombres correspondants d'échantillons (b) sont illustrés sur la figure 2 Ainsi, pendant l'intervalle de déclenchement de la salve, l'horloge d'échantillonnage fs commande le ADC 12 pour qu'il échantillonne les signaux vidéo analogiques composites CV à des retards croissants. Le procédé de mesure de la phase de la présente invention sera décrit en se référant à la figure 3 qui illustre la fréquence d'échantillonnage qui vient d'être décrite La ligne 312 représente la partie du signal de salve 212 près de son point 300 de passage par zéro sur l'axe des temps T Le point 300 du passage par zéro représente la condition dans laquelle le signal de salve 35 212 est exactement en alignement (erreur de phase O ) de phase avec le signal d'échantillonnage fs lorsque le signal d'échantillonnage fs est le signal d'horloge non retardé 4 fsc En effet, le compteur 66 est au compte 000 au numéro d'échantillon 1, donc le multiplexeur 68 choisit le signal d'horloge 4 fsc qui n'est pas retardé en tant que signal d'échantillonnage fs Pour l'illustration et la description, les polarités du signal pour les passages par zéro de tendance négative sont inversées donc les huit échantillons sont représentés 10 comme s'ils étaient des passages par zéro de tendance positive sur la figure 3 Ainsi, la ligne 312 représente huit passages par zéro et les huit lignes verticales en pointillé représentent les phases retardées en succession du signal d'échantillonnage fs correspondant aux numéros 15 d'échantillon 1-8 Les échantillons 1, 3, 5 et 7 sont des échantillons des passages par zéro de tendance positive et les échantillons 2, 4, 6 et 8 sont les échantillons de passages par zéro de tendance négative, comme on peut le voir sur la figure 2 De même, la ligne 310 représente 20 les huit passages par zéro de la partie du signal de salve de couleur 212 lorsqu'elle est en avance de 4 (erreur de phase 4 = + 4 ) et la ligne 314 représente cette partie lors d'un retard de phase de 4 ( 4 = -4 ) Les intersections des lignes 310, 312 et 314 avec chacune des lignes verticales en pointillé indiquent les valeurs des échantillons numériques de chrominance DC qui sont produites pour chaque échantillon dans chacun des trois cas illustrés(c'est-à-dire A e =+ 4 , O -4 ) Comme fsc est retardé d'environ 2 pour chaque échantillon 30 successif, la grandeur de l'échantillon DC augmente également Parmi les huit échantillons pour chaque case des nombres différents d'échantillons sont dans une plage de v 2 aleurdélimit e par les lignes horizontales en pointillé représentant une valeur de référence supérieure 3 d passage par zero ZCUR et une valeur inférieure de référence du passage par zéro ZCLR Le nombre d'échantillons de DC dans cette plage donne une indication de l'erreur de phase entre le signal de salve de référence de sous-porteuse couleur et le signal VCXO à 4 fsc, et on l'emploie-pour développer une correction précise de la phase pour diminuer l'erreur de phase La figure 3 comprend un tableau donnant le nombre CT d'échantillons se trouvant dans la plage délimitée par ZCUR et ZCLR pour les trois cas illustrés d'erreur de phase Ad = + 4 , 00, -4 La plage des valeurs employée représente de préférence une 10 faible partie des grandeurs possibles des échantillons DC Comme on le décrira ci-après, les valeurs représentées par les trois bits de moindre poids des échantillons DC à huit bits sont satisfaisantes. Le procédé de mesure de la phase qui vient d'être 15 décrit peut être brièvement décrit comme suit Un signal de référence est échantillonné un nombre donné de fois (comme huit) et chaque échantillon est pris en un temps retardé en phase d'une quantité donnée (comme 2 ) par rapport à l'échantillon précédent Le nombre d'échantillons 20 ayant des valeurs dans une plage donnée de valeui (comme entre ZCUR et ZCLR) est compté (par exemple CT) pour donner une indication de la différence de phase entre le signal d'échantillonnage et le signal de référence Par ailleurs, comme dans le système de la figure 1, l'indication de compte peut être employéepour effectuer un changement de la phase de l'échantillonnage, par exemple pour produire une relation prédéterminée de phase (telle que A $ = 0). Les figures 4 et 5 montrent des exemples de mode de réalisation du circuit de mesure de la phase 100, oh l'on peut voir respectivement le compteur/filtre 110 de PLL et le processeur de phase 150 Le compteur est filtre de PLL 110 de la figure 4 comprend un compteur 114 à quatre bits qui est actif pour le verrouillage initial (Qrossier) en phase et en fréquence Le signal de valeur zéro accumulées ZC' de la figure 4 est l'équivalent binaire avec signe de la valeur du complément à deux de ZC produite par l'accumulateur 24 Le compteur 114 reçoit la grandeur accumulée des passages par zéro ZC' en tant que valeur d'entréed'initialisation PRV, laquelle grandeur y est stockée en réponse à l'application d'une impulsion FP à son entrée de validation d'initialisation PR, L'impulsion FP est une seule impulsion développée à la suite de la transition du niveau 202 au niveau 200 du signal de déclenchement de la salve BG ( que l'on peut voir sur la figure 2) comme on le décrira ci-après L'impulsion FP établit la bascule ou Lip-flop UP 116 qui applique un niveau de validation à l'entrée d'une porte ET 120 Le compteur 114 décompte à partir de la valeur préétablie ZC' en réponse au signal d'horloge CK-2 appliqué à son entrée de compte à rebours DN Le compteur 114 produit un signal 15 de déplacement de capacité négatif à sa sortie UF lorsque son compte atteint zéro Le signal à la sortie UF rétablit la bascule 116, inhibant la porte ET 120 Le signal d'horloge CK2 est appliqué à la seconde entrée de la porte ET 120 qui produit, pendant le temps o elle est validée par la bascule 116, un nombre d'impulsions égal à la valeur préétable ZC'. Un compteur réversible 112 à 12 bits stocke un compte qui est produit en tant que valeur du signal de commande ou de réglage CSV que l'on a décrit ci-dessus par rapport à la 25 figure 1 Des portes ET 122 et 124 dirigent les impulsions produites par la porte ET 120 vers l'entrée de compte UP du compteur 112 au moyen de la porte OU 126 lorsque la valeur accumulée des passages par zéro est négative (cîJ Fest-à-dire que son bit de signe ZCSB= 1) et à l'entrée 20 de compte à rebours DN par la porte OU 128 lorsque la valeur accumulée des passages par zéro est positive (c'est-à- dire que le bit de signe ZCSB=O) Ainsi, le compte stocké au compteur 112 augmente ou diminue selon la valeur des passages par zéro jusqu'à ce que, par action de contre-réaction du DAC 60 et du VCXO 62 de la PLL ( de la figure 1), une valeur nulle indiquant le verrouillage en phase et en fréquence soit atteinte Comme le nombre d'impulsions de comptage appliquées au compteur 112 par les portes 120-128 est directement en rapport avec la grandeur de ZC' qui indique la grandeur de l'erreur de phase, le verrouillage en phase et en fréquence est rapide à obtenir En condition de verrouillage en phase, le compteur 114 est préétabli à une valeur nulle et produit immédiatement une indication de dépassement de capacité négatif UF pour maintenir la bascule 116 rétablie de façon que la porte ET 120 bloque continuellement le signal CK-2. Des impulsions de réglage précis vers le haut FUP et des impulsions de réglage précis vers le bas FDN, développées par le réseau de traitement de la phase 150, son appliquées par les portes OU 126, 128 respectivement, à l'entrée de compte UP et à l'entrée de compte à rebourd DN, respectivement du compteur 112 pour changer le comptequi y est stocké pour diminuer encore l'erreur de phase Le restant de la figure 4 offre une caractéristique qui sera décrite à la suite 10 de la description de la figure 6. Le réseau de traitement de la phase 150 montré sur la figure 5 met en oeuvre le procédé de mesure-de la phase décrit ci-dessus en se référant à la figure 3. Un sélecteur de référence à fenêtre 154 répond au signal d'horloge CK-1 pour appliquer les niveaux limites +ZCUR et +ZCLR au comparateur 156 pour des comparaisons des passages par zéro de tendance positive et répond au signal d'horloge -CK-1 pour appliquer les niveaux limites -ZCUR et -ZCLR au comparateur 156 pour des comparaisons 20 des passages par zéro de tendance négative Le comparateur 156 compare les échantillons numériques de chrominance DC aux niveaux limites choisis et produit une sortie lorsque leur grandeur est dans la plage des valeurs délimitée par les niveaux limites choisis Le comparateur 25 156 est validé lors des passages par zéro par la porte 158 qui détecte la coïncidence du signal de déclenchement de la salve BG et de l'un des signaux d'horloge CK-1 ou -CK-1. Le compteur 160 est maintenu remis à zéro par le 30 signal inversé de déclenchement de la salve G appliqué à son entrée de remise à zéro R et il est ainsi validé pour compter pendant l'intervalle de déclenchement de la salve Lecompte CT stocké dans le compteur 160 et le nombre des huit échantillons de passage 35 par zéro des échantillons numériques de chrominance DC dont les valeurs sont dans la plage détectée par le compa- rateur 156 Le comparateur 162 compare la valeur de compte CT au compte correct ZR qui est la valeur à laquelle CT serait si l'erreur de phase était à son niveau minimum (c'est-à-dire 6 = O ) Le comparateur 162 applique un niveau de validation à la porte ET 168 si l'on a CT condition d'erreur de phase minimum. Le comparateur 164 développe une sortie basse lorsque la valeur de compte CT est comprise entre les valeurs minimum et maximum de compte LR et UR respecti20 vement LR et UR indiquent les valeurs de compte équivalent aux limite de l'erreur de phase sur lesquelles le circuit de mesure précise de la phase du réseau de traitement 150 doit contrôler le VCXO 62, c'està-dire pour UR >CT> LR La porte NON-OU 166 répond au comparateur 164 pour appliquer un niveau de validation aux portes ET 168 et 170 uniquement lorsque les impulsions de correction précise FUP et FDN doivent être développées, c'est-à-dire plus particulièrement lorsque le comparateur 164 indique UR> CT> LR à condition que le comparateur 162 ne détecte 30 pas CT = ZR. Lorsque la porte ET 168 est validée par le comparateur 162 et la porte NON-OU 166, elle laisse passer l'impulsion FP en tant qu'impulsion précise de réglage vers le haut FUP Lorsque la porte ET 170 est validée par le comparateur 162 et la porte NON-OU 166, elle laisse passer l'impulsion FP en tant qu'impulsion précise de réglage vers le bas FDN Comme le compteur 112 du compteur/ filtre 110 est augmenté ou diminué par les impulsions FUP et FDN d'un compte seulement pour chaque ligne de télévision de façon que son compte ne peut changer que relativement lentement, il sert également de filtre passebas pour la PLL Les signaux impulsionnels FP, FUP et FDN des figures 4 et 5 sont désignés ensemble par les impulsions précises de phase FPH sur la figure 1. Sur la figure 5, les bascules ou flips-flops du type D déclenchées par le flanc positif 172 et 174 et la porte ET 176 répondent au signal de déclenchement de la salve BG et au signal d'horloge CK-1 pour développer une impulsion FP dont la durée correspond, dans le temps, au 15 cycle de CK-1 qui suit la fin de l'intervalle de déclenchement de la salve, c'està-dire suivant la transition positive de BG. Les valeurs des divers signaux de comparaison appliqués au 5 comparateurs 156, 162 et 164 sont affectées 20 par la grandeur du signal de salve de référence de sousporteuse couleur et par le fait que le passage par zéro pour lequel la comparaison est faite est positif ou négatif Une mémoire morte (ROM) 152 produit ces divers signaux de comparaison en réponse à l'application de quatre 25 bits du signal de commande ACC a l'entrée d'addresse ADDR de la ROM 152 Chacun des 16 emplacements addressables de mémorisation de la ROM 152 stocke 22 bits qui comprennent 6 parties à 3 bits des 6 signaux de comparaison +ZCUR, +ZCLR, -ZCUR, -ZCLR, ZR et LR et un signal de 30 comparaison à quatre bits UR Comme les cinq bits de poids fort (MSB) des signaux de comparaison en complément à 2 à 8 bits + ZCUR, + ZCLR, -ZCUR et -ZCLR et le bit de moindre poids des signasx binaires de comparaison à q 7 uatre bits Z? et LR ne changent pas ils sont appliquésar des connexi cns câblées à des tensions logiquement hautes ou logiquement basses plutôt que par la ROM 152 La ROM 152 doit simplement avoir un faible nombre de cellules de stockage puisque les valeurs de niveaux limites ne représentent qu'une faible partie (c'est5 à-dire les trois bits de moindre poids) des grandeurs possibles (c'es-à-dire huit bits) des échantillons de chrominance DC Par ailleurs, comme les valeurs limites supérieure et inférieure sont de signe opposé, le point du passage par zéro est contenu dans la plage des valeurs qui produisent l'action de correction ci-dessus décrite Le tableau 1 donne les bits stockés des sept signaux de comparaison en fonction de la grandeur du signal de salve de référence de sous-porteuse couleur et établit le niveau logique des bits de poids fort ou MSB 15 des signaux de comparaison. TABLEAT 1 Grandeur de la salve couleur(Unités IRE, crête à 20 crête) ,0 -11,25 11,26-13,75 13,76-15,0 25 15,01-16,25 16,26-18,75 18,76-20,00 20,01-22,50 22,51-27,50 30 27,51-30,00 ,01-40,00 40,01-60,00 Niveau logique des MSB Valeur Valeur Valeur Valeur Valeur Valeur Valeur de de de de de de de ZCLR 110 110 101 101 101 100 100 100 011 011 ZCUR 001 001 001 010 010 010 010 010 011 011 ZCLR 111 111 111 110 110 110 110 110 110 101 101 ZCUR 010 010 011 011 011 100 100 100 101 101 ZR 101 100 011 110 101 100 110 101 100 101 LR 011 010 001 100 011 010 100 011 011 010 UR 0111 0110 0101 1000 0111 1000 0111 0110 0111 0110 1 O 1 O O O On résumera comme suit le fonctionnement du circuit de mesure de la phase 100 comprenant le compteur et le réseau de traitement de la phase 150 ainsi que sa coopération avec le VCXO 62, la ligne à retard 64 et le multiplexeur 68 de la PLL Un verrouillage initial ou grossier de la phase est accompli en augmentant et en diminuant un compte stocké dans le compteur/filtre 110 de la PLL selon les grandeurs des échantillons de la salve de référence de sous-porteuse couleur Cela change 10 la phase d'un signal d'échantillonnage jusqu'à ce qu'il soit verrouillé en phase à 3, 6 des passages par zéro du signal de salve Pendant ce mode grossier, le compte stocké change proportionnellement à la grandeur des échantillons de la salve, donc on obtient rapidement un verrouillage en phase à des conditions d'erreur importante de phase. Ensuite, un verrouillage précis de la phase est accompli en augmentant ou en diminuant le compte stocké selon le nombre d'échantillons se trouvant dans les valeurs limites proches du point de passage par zéro Ces échantillons sont produits en réponse à l'introduction d'une séquence de petites erreurs de phase croissant en succession Le compte stocké est augmenté ou diminué relativement lentement, c'est-à-dire d'un compte par ligne. 25 Lorsque l'erreur de phase a ainsi été réduite et que le nombre d'échantillons tombant dans les valeurs limites indique que l'on ne peut plus atteindre d'autre correction, le compte stocké ne peut plus changer A cette condition, l'erreur de phase est inférieure à environ + 0,9 ce qui représente moinsque la tolérance souhaitée à + 10. La figure 6 montre le circuit 100 de mesure de la phase qui comprend un micro-processeur 1 QO' Le microprocesseur 100 ' accomplit, en réponse à un programme stocké et aux signaux DC, ACC et ZC qui lui sont appliqués, le procédé ci-dessus décrit pour calculer la valeur du signal de commande CSV pour commander le VCXO 62. Des modifications sont envisagées dans le cadre de la présente invention Par exemple, il est satisfaisant que le circuit 100 de mesure de la phase réponde uniquement aux échantillons de passage par zéro de tendance positive ou de tendance négative plutôt qu'aux deux comme on l'a décrit ici Tandis qu'une telle modification réduit le nombre d'échantillons traités, elle permet une simplifi10 cation du réseau de traitement de la phase 150 Par ailleurs, on peut utiliser soit un plus grand nombre ou un moins grand nombre d'échantillons que les huit décrits ici. La figure 4 montre une modification offrant une caractéristique pour diminuer le temps requis pour obtenir 15 le verrouillage de la phase dans un téléviseur Une mémoire pré-établie 140 reçoit la valeur du signal de commande ou de réglage CSV à son entrée de données DATA et reçoit le numéro du canal de télévision choisi CH N O à son entrée d'addresse ADDR Des impulsions d'attaque verticale V sont 20 appliquées par la porte ET 144 à l'entrée d'écriture WR pour ainsi forcer la valeur'du signal de réglage plus récent CSV à être stockée dans un emplacement de la mémoire 140 ayant le numéro de canal choisi pour son adresse Lors d'un changement de canal, mais avant que le signal du numéro de 25 canal CH NO change, le signal de changement de canal CH CG. actionne le circuit retardateur 142 pour empêcher la porte ET 144 de permettre l'écriture de données dans la mémoire Alors, après le changement du signal du numéro de canal CH.NO adressant la mémoire 140, le circuit retardateur 142 applique un signal à l'entrée de lecture RD de la mémoire et à l'entrêed'initialisation PR du compteur 112 pour ainsi pré-établir ou initialiser la valeur du signal de commande ou de réglage CSV dans le compteur 112 à la valeur qu'il avait la dernière fois ou le canal nouvellement choisi a 35 été choisi. Il est de plus envisagé que la présente invention soit employée dans un système de données échantillonnées de diverses sortes, dont le système numérique décrit ici n'est qu'un exemple. R E V E N D I C A T I 0 N S REVENDICATIONS 1. Dispositif de mesure de la phase du type comprenant: une source de signaux de données échantillonnées développéesselon un signal d'échantillonnage, caractérisé par: un moyen de mise en phase ( 64, 66, 68) couplé à ladite source pour changer la phase du signal d'échantillonage par incrémentsprédéterminés; un moyen de comparaison ( 150),relié à ladite source 10 pour développer des indications que lesdits signaux de données échantillonnées ont des grandeurs dans une plage prédéterminée de valeurs; et un moyen de comptage ( 150) relié audit moyen de comparaison pour compter le-nombre des indications et produire une mesure (CSV) de la phase desdits signaux de données échantillonnées. 2. Dispositif selon la revendication 1, caractérisé en ce que: il se trouve dans un dispositif de verrrouillage de la phase comprenant un moyen oscillateur ( 62) pour produire un signal d'horloge ( 4 fsc) dont la fréquence est sensible à un signal de réglage; le moyen de mise en phase ( 64, 66, 68) est relié audit moyen oscillateur pour changer la phase dudit signal 25 d'horloge par incréments prédéterminés afin de développer ledit signal d'échantillonnage; et un moyen de commande ( 60, 110, 150) est couplé audit moyen de comptage pour développer le signal de commande dudit moyen oscillateur en réponse à la mesure (CSV)de la 30 phase des signaux échantillonés. 3. Dispositif selon la revendication 2, caractérisé en ce que le moyen de commande ( 60, 110, 150) comprend: un second moyen de comptage ( 112) pour stocker un compte (CSV) représentatif dudit signal de commande; un second moyen de commande ( 168, 170) couplé audit premier moyen de comptage ( 160) et répondant au nombre (CT) des indications pour augmenter et diminuer le compte stocké dans ledit second moyen de comptage; et un moyen de conversion ( 60) relié audit second moyen de comptage pour convertir le compte qui y est stocké en signal de commande. 4 Dispositif selon la revendication 3, caractérisé en ce que le moyen de commande ( 60, 110, 150) comprend de plus: un second moyen de comparaison ( 20, 22, 24, 32) pour comparer les grandeurs de signaux prédéterminés parmi 15 les signaux de données échantillonnées (DC) et une grandeur de référence pour développer un signal d'erreur (ZC); un moyen ( 164, 166) couplé audit second moyen de comparaison et audit second moyen de commande ( 168, 170) pour inhiber l'augmentation et la diminution du compte stocké dans ledit second moyen de comptage ( 112) lorsque ledit signal d'erreur dépasse une valeur prédéterminée; et un moyen ( 114, 116, 120-128), relié audit second moyen de comparaison et audit second moyen de comptage ( 112) pour changer le compte dudit second moyen de comptage 25 selon la grandeur dudit signal d'erreur lorsque ledit signal d'erreur dépasse ladite valeur prédéterminée. 5. Dispositif selon la revendication 2, caractérisé en ce que: il est dans un téléviseur, o la source ( 10, 12, 14) 30 comprend une source ( 10) de signaux vidéo analogiques (CV) ayant une salve de référence de sous-porteuse couleur et des composantesd'information de chrominancel et un moyen convertisseur analogique-numérique ( 12) couplé à ladite source analogique pour développer les signaux de données icô échanh;illornnes comprenant le signal vidéo échantillonné (DV) représentant lesdits signaux vidéo analogiques selon ledit signal d'échantillonnage (fs); le moyen de mise en phase ( 64, 66, 68) est relié audit moyen convertisseur analogique-numérique pour changer la phase du signal d'échantillonnage par incrémentsprédéterminéslorsque les échantillons vidéo représentant la composante de la salve de référence de sous-porteuse couleur sont développés; le moyen de comparaison ( 150) est couplé au moyen 10 convertisseur analogique-numérique pour développer des indications que les échantillons vidéo représentant la composante de salve de référence de sous-porteuse couleur ont des grandeurs dans une plage prédéterminée de valeurs; le moyen de comptage ( 150) est couplé audit moyen la phase du signal d'échantillonnage. 6. Dispositif selon la revendication 5, caractérisé en ce que le moyen de mise en phase ( 64, 66, 68) comprend un moyen de sélection ( 68) qui développe le signal d'échantil25 lonnage lorsque les échantillons vidéo (DV) représentant la composante de la salve de référence de sous-porteuse couleur sont développés et pour choisir autrement un échantillon prédéterminé parmi eux pour développer ledit signal d'échantillonnage. 7 Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le moyen de mise en phase ( 64, 66, 68) comprend: un moyen retardateur ( 64) ou est appliqué le signal d'horloge pour développer un certain nombre de signaux 35 d'horloge successivement retardés; et un moyen de sélection ( 68) couplé audit moyen retardateur pour choisir certains des signaux d'horloge successivement retardéspour développer le signal d'échantillonnage. 8 Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le moyen de comparaison ( 150) comprend: un moyen formant source de référence ( 152, 154, ACC) pour produire des signaux représentatifs des limites 10 de la plage prédéterminée de valeurs, et un comparateur ( 156) auquel sont appliqués les signaux de données échantillonnées (DC) et les signaux représentatifs de la limite, pour développer lesdites indications. 9 Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le moyen formant source de référence ( 152, 154, ACC) comprend: un moyen (ACC) pour développer les signaux d' adresse en réponse aux signaux de données échantillonnées 20 (DC); et un moyen adressable de stockage ( 152) pour produire les signaux représentatifs des limites qui y sont stockés selon les signaux d' adresse qui sont appliqués. 10. Dispositif selon l'une quelconque des reven25 dications précédentes, caractérisé en ce que le moyen (ACC) pour développer les signaux d' adresse répond à la grandeur des signaux de données échantillonnées (DC). 11. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le moyen formant 30 source de réference ( 152, 154, ACC) comprend de plus un moyen ( 154) relié audit moyen adressable de stockage ( 152) pour choisir certains des signaux représentatifs des limites selon les grandeurs croissantes et décroissantes des signaux de données éc'bntillonnées (DC)6