Brevet FR2548488A1 — publié le 19850104

i DISPOSITIF DE GENERATION D'UN SIGNAL MODULE EN FREQUENCE La présente invention concerne un dispositif de génération d'un signal modulé en fréquence. Certains systèmes tels que les altimètres ou les radars à compression d'impulsion émettent un signal modulé en fréquence selon une loi de modulation fixée a priori Les oscillateurs pilotes qui les équipent doivent suivre cette loi avec les plus grandes précision et stabilité possibles. On connaît plusieurs procédés d'obtention d'un signal de durée limitée modulé en fréquence: en modulant directement un oscillateur à fréquence commandée par une tension, dit oscillateur V C O, et en complétant eventuellement par une chaîne de contre-réaction; en commandant mécaniquement un élément d'oscillateur, en général une armature de condensateur; en utilisant une ligne dispersive de caractéristique prédéterminée, alimentée par une impulsion brève, ce qui permet d'obtenir un signal de durée limitée; dans le cas d'une modulation linéaire, en combinant une boucle de phase et une ligne à retard dont le retard de groupe est 20 connu, un -el procédé étant décrit dans l'article de WV J CAPUTI, "Stabilized linear FM generator" paru dans IEEE trans on A E S, Septembre 1973. La mise en oeuvre des procédés décrits ci-dessus impose l'utilisation de composants analogiques de haute qualité et de mise 25 en oeuvre délicate si l'on désire une bonne stabilité en température et dans le temps. La présente invention a pour objet un dispositif de précision générant un signal modulé en fréquence selon une loi prédéterminée; il est constitué par un générateur entièrement numérique, 30 fournissant un signal modulé en fréquence suivant une loi proche de la loi de modulation théorique désirée Le signal délivré par ce générateur comporte donc des erreurs systématiques inhérentes à son principe C'est pourquoi il délivre parallèlement un signal représentant les erreurs de modulation dudit signal par rapport à la loi de modulation prédéterminée. Selon l'invention, le dispositif de génération d'un signal modulé en fréquence selon une loi déterminée fixée a priori est caractérisé en ce qu'il comprend en série: un générateur numérique qui, à partir d'un signal horloge de 10 période 1/f H et d'un signal de commande extérieur, délivre d'une part un signal de sortie s(t) dont chaque alternance présente une durée variable (No T, NT,, Nk T,,Nn T) qui est un multiple entier de la période d'horloge, et d'autre part, un signal d'erreur (Se) représentant les erreurs dudit signal de sortie s(t) par rapport au 15 signal théorique (St) modulé selon la loi prédéterminée; et des moyens de correction d'erreur alimentés par ledit signal de sortie et commandés par le signal d'erreur. Le dispositif, objet de la présente invention, permet de remédier aux inconvénients des procédés de l'art antérieur mentionnés ci20 dessus. Le dispositif selon l'invention ne nécessite aucun réglage et permet de générer avec une très grande précision toute forme de modulation de fréquence Il présente également l'avantage d'être simple, peu coûteux, fiable et insensible à la température et au 25 vieillissement. La présente invention sera mieux comprise à la lecture de la description détaillée faite ci-après avec référence aux figures ciannexées qui représentent: Fig 1, le schéma synoptique du dispositif numérique selon 30 l'invention; Fig 2, un mode de réalisation détaillé du générateur numérique, sousensemble du dispositif selon l'invention; Figs 3 A et 3 B, deux modes de réalisation détaillés d'une partie du générateur numérique de la figure 2; Fig 4, la représentation de l'erreur de phase entre le signal réel en sortie du générateur numérique de la figure 2 et le signal théorique; Figs 5 A et 5 B, deux modes de réalisation détaillés d'un deuxième sousensemble du dispositif selon l'invention pour la correction en temps des erreurs du signal engendré par le premier sousensemble. Figs 6 A, 6 B, et 6 C, trois modes de réalisation détaillés d'un circuit du deuxième sous-ensemble représenté par la figure 5 A ou B; Fig 7, un autre mode de réalisation détaillé du deuxième sous-ensemble du dispositif selon Pl'invention pour la correction en phase des erreurs; Fig 8, un mode de réalisation détaillé d'un autre circuit du deuxième sous-ensemble représenté par la figure 5 A, 5 B ou 7. La figure 1 représente ie schéma synoptique du dispositif numérique selon l'invention pour la génération d'un signal modulé en fréquence selon une loi de modulation connue a priori et représentée par le signal ST dans la figure 4. Un générateur entièrement numérique 1 (dont un mode de réalisation préférentiel est illustrée par la figure 2) génère un signal modulé en fréquence à partir d'un signal d'horloge f H fourni par une horloge 5 Le début de la séquence, répétitive ou non, est éventuellement commandé par un signal extérieur Sd. Le signal modulé s(t) génèré par le générateur numérique 1 présente, par rapport à un signal théorique St que l'on aurait dû obtenir avec une modulation reproduisant très exactement la loi de modulation connue a priori, des erreurs de phase représentées par un signal Se délivré par le générateur numérique 1. La sortie du générateur numérique 1 est raccordée à la première entrée de moyens 2 de correction d'erreurs (deux exemples de réalisation de ce circuit 2 sont illustrés par les figures 5 A, 5 B et 7), dont la deuxième entrée reçoit le signal d'erreur Se, généré par 48488 le générateur numérique 1. La figure 2 représente le circuit I générant numériquement le signal modulé en fréquence selon une loi très proche de la loi théorique fixée a priori. Le signal est obtenu par division, dans un diviseur programmable 11, de la fréquence f H de l'horloge 5 Le diviseur Il délivre un signal s(t) dont chaque cycle présente une durée variable No T, Ni T, Nk T,,Nn T avec Nk (k=O,,n) un nombre entier naturel quelconque fourni par des moyens mémoire 12 et 10 1 T= f H' la période du signal d'horloge Selon un mode de réalisation préférentiel, le diviseur programmable 11 est un décompteur dont le fonctionnement est décrit plus loin. Une bascule bistable 10 peut être éventuellement connectée 15 en sortie du diviseur programmable 11 afin de générer un signal s(t) dont le facteur de forme est proche de 1/2. Le signal impulsionnel SR prélevé sur la sortie s(t) du diviseur 11 commande les moyens mémoire 12, un compteur d'adresses 13 et le diviseur programmable 11 lui-même. Les (n+l) nombres Nk (k = 0 à n) permettant une première approche du signal théorique modulé sont fournis au diviseur programmable 11 par les moyens mémoires 12. Le compteur d'adresses 13 commande l'émission des rangs successifs de division Nk (k = 0,,n) par les moyens mémoire 12 vers 25 le diviseur programmable 11 La réinitialisation du compteur d'adresses 13, du diviseur programmable 11 et des moyens mémoire 12 est assurée par un signal Si appliqué sur leur entrée RAZ et émis par un circuit de commande 14 qui peut être de façon préférentielle une bascule R/S; celui-ci est alimenté par le signal extérieur Sd de 30 début de séquence et par un signal Sf de fin de séquence, délivré par les moyens mémoire 12 en fin d'émission des (n+l) rangs de division Nk (k = 0,,n) Il est possible de produire le signal Sd à partir du signal Sf ce qui réalise un générateur périodique. Si le diviseur 11 est un décompteur programmable comme dans le mode de réalisation préférentiel de l'invention, il reçoit des moyens mémoire 12 une valeur NR et est chargé à l'instant tky par une valeur Nk 1 Chaque impulsion d'horloge diminue son contenu 5 d'une unité Quand le décompteur affiche la valeur 1 "O", il délivre une impulsion et reçoit pour le cycle suivant la valeur Nk+l des moyens mémoire 12 Il affiche la valeur Nk+l 1 et comme précédemment est décrémenté d'une unité à chaque pas d'horloge Il délivre une impulsion lorsqu'il atteint la valeur "O" Il est alors 10 chargé par la valeur Nk+ 2 -1 et ainsi de suite jusqu'à ce que la série des rangs Nk soit épuisée et la séquence désirée terminée. Selon un autre mode de réalisation, le circuit diviseur programmable 11 peut être un compteur qui, apres avoir été chargé par une valeur NM + I Nk, NM étant la valeur maximum que peut 15 afficher le compteur et Nk le rang de la division fourni par les moyens mémoire 12, effectue à partir de cette valeur une incrémentation d'une unité à chaque cycle d'horloge jusqu'à atteindre la valeur NM En même temps que le compteur programmable affiche la valeur NM, il délivre une impulsion qui commande également 20 l'émission par les moyens mémoire 12 du rang de division Nk+l suivant et le chargement de la valeur NM + I Nk+l dans le compteur et ainsi de suite. En plus des rangs de division Nk, les moyens mémoire 12 délivrent un signal numérique Se qui représente les différences entre 25 le signal impulsionnel s(t) de période variable généré de façon numérique par le diviseur 11 et le signal théorique modulé en fréquence qu'on aurait d obtenir et qui par conséquent est constitué par l'ensemble des erreurs engendrées par une telle génération Ces erreurs sont déterministes comme il est expliqué ci-après lors du 30 fonctionnement du dispositif de la figure 1. Dans les figures 5 A et 5 B représentant deux modes de réalisation des moyens 2 de correction d'erreurs les erreurs déterministes du signal engendré par le générateur numérique I sont corrigées directement en temps Le signal numérique Se délivré par les moyens mémoire 12 (Fig 2) est un signal d'erreur de temps Dans le cas de la figure 7, les erreurs sont corrigées en phase. Dans le cas de la figure 7, les moyens 2 de correction d'erreurs comprennent en série un détecteur amplitude/phase 21, alimenté sur 5 une première entrée par le signal engendré par le générateur numérique I (signal s(t)), un circuit additionneur 25, un amplificateur 22 et un circuit oscillateur commandé en fréquence 23 Le signal de sortie du détecteur 21 est appliqué sur l'entrée positive de l'additionneur 25 dont l'entrée négative reçoit le signal d'erreur S e converti en un signal analogique par un convertisseur numérique/ analogique 24 La sortie du circuit oscillateur 23 est rebouclée sur la deuxième entrée du détecteur 21. Dans la figure 5 A le signal d'erreur Se commande un circuit de retard 20 dont l'entrée reçoit le signal s(t) engendré par le géné15 rateur numérique 1 et qui délivre le signal retardé, donc corrigé. Selon le mode de réalisation de la figure 5 B, l'approche de la loi de modulation désirée peut être encore améliorée en appliquant ledit signal retardé, délivré par le circuit de retard 20, à l'entrée d'une boucle de phase qui comprend en série un détecteur ampli20 tude/phase 21, un amplificateur 22, et un circuit oscillateur commandé en fréquence 23 La sortie du circuit oscillateur 23 est rebouclée sur la deuxième entrée du détecteur amplitude/phase 21. Le retard appliqué par le circuit 20 et commandé par le signal d'erreur Se peut être obtenu de différentes façons, comme illustré 25 par exemple par les figures 6 A, 6 B et 6 C. La figure 6 A représente un circuit de retard constitué par une ligne à retard 202 à sorties multiples qui correspondent chacune à un retard et qui sont sélectionnées par le signal d'erreur Se par l'intermédiaire d'un circuit de commande 201. Les figures 6 B et 6 C représentent deux modes de réalisation, non limitatifs et connus de l'homme de l'art d'un circuit à retard à variations continues, commandé par une tension fournie par la conversion du signal numérique d'erreur Se, par l'intermédiaire d'un circuit convertisseur numérique/analogique 200. Dans la figure 6 B, le circuit à retard est un comparateur 203 à seuil variable déterminé par le circuit convertisseur 200 Le circuit à retard 203 est alimenté par le signal de sortie s(t) du générateur 1, préalablement filtré dans un filtre 204 formé d'une résistance et d'un condensateur. Dans la figure 6 C, le circuit à retard est une bascule monostable 205 classique dont le retard variable est commandé par le circuit convertisseur 200. Dans le cas de la figure 5 A selon le mode de réalisation de la 10 figure 6 A, 6 B ou 6 C, le circuit de retard 20 comprend de façon préférentielle un retard systématique constant, permettant d'appliquer des corrections négatives La boucle de phase 21, 22, 23 telle que représentée sur la figure 5 B n'a alors pour rôle que d'effectuer des transpositions si nécessaire En effet, le générateur numérique 15 1, auquel est associé un circuit de retard 20, est indépendant et n'est plus sensible aux caractéristiques du détecteur amplitude/phase 21; les réglages des divers éléments de l'ensemble générateur numérique 'l-circuit de retard 20 sont indépendants Le circuit oscillateur commandé 23 peut être un simple oscillateur commandé en fré20 quence mais peut être réalisé comme illustré par la figure g: Il comprend un oscillateur 231 commandé en fréquence par le signal amplifié en sortie du circuit 22 des figures 5 B et 7, complété éventuellement par un signal Sa d'anticipation représentatif de la loi de modulation désirée, fixée a priori Le signal de sortie de 25 l'oscillateur commandé 231 et le signal à fréquence fixe délivré par un oscillateur 232 sont appliqués à l'entrée d'un mélangeur 233, dont la sortie alimente un diviseur de fréquence 234. Si l'on suppose que la fréquence du signal s(t) engendré par le générateur numérique I de la figure 1 est désignée par fe(t), la 30 fréquence f s(t) du signal de sortie de l'oscillateur commandé 231 est donnée par: fs(t) = L fe(t) + fo, e -o O formule dans laquelle f est la fréquence fixe de l'oscillateur 232 et Lle rang de la division de frquence ralise dans e diviseur 23. L le rang de la division de fréquence réalisée dans le diviseur 234. Le cas L=et = o correspond au cas o le cunit 23 me comprend que l'oscillateur commandé 231. Le principe de fonctionnement du dispositif numrique sei I l'invention, illustré par la figure 1 est le suivant, en se ré-rnt également aux figures 2 et 7. Un signal modulé en fréquence ou en phase peut $sciire y = A sin lq(t)J o d L/dt n'est pas constant et varie selon Cme lai prédéterminée. Les intervalles a tk = tk+ 1 tk entre les instants sucessis 10 tk+l et tk pour lesquels( (t) est un multiple entier de 2 l Yne sont donc pas constants Pour engendrer numériquement dans legérateur I un signal dont la modulation de fréquence suit Je plus prs possible une loi de modulation fixée a priori, et cela à pareir ide la fréquence d'horloge f H' fixe et choisie assez élevée, on cherche à 15 obtenir une approximation de chaque intervalle a tk par un nowlxre entier Nk de périodes T = l/f H d'horloge On peut prendre po x l'entier le plus proche del tk/T mais il est préférable de pverdre Nk = Mk+l Mk o Mk+l et Mk sont les entiers les plus prdies de tk+l/T et tk/T respectivement La précision sera meillere Le 20 principe du générateur numérique 1 sera expliqué plus en détail ciaprès en référence aux figures 2, 3 A, 3 B et 4. Le générateur numérique I génére donc un signal impulsonnel s(t) dont la fréquence varie à chaque période mais reste Yale au quotient de la fréquence d'horloge f H par un nombre entier variable d'une période à l'autre selon une séquence prermii répétitive ou non, afin que la modulation de fréquence obtenue soit la plus proche possible de la loi de modulation fixée a priur L En règle générale, pour la loi de modulation souhaitie, il résulte des erreurs de phase sur le signal engendré par le 'r&atewr 30 numérique 1. Dans le cas d'un signal module linairement en fréquence, n peut mettre ces erreurs en évidence en mélangeant le signal délivé par le générateur numérique 1 et ce même signal retardé En sortie du mélangeur, un filtre passe-bas ne laisse passer que les signaux dont la fréquence est la différence des fréquences sur les deux entrées La fréquence du signal de sortie est constante et une analyse spectrale du signal obtenu permet de mettre en évidence le bruit de phase qui accompagne la raie utile. Dans le cas d'un signal à modulation de fréquence quelconque, le signal délivré ne peut pas être filtré par un circuit passif. Un procédé connu consiste à utiliser un oscillateur commandé en fréquence dans une boucle de phase dont la bande passante est assez étroite pour rejeter les erreurs à une fréquence éloignée de la 10 fréquence instantanée du signal utile. Les erreurs dues aux différences qui existent entre tk/T et Mk, l'entier le plus proche, ont des effets analogues à ceux d'un bruit mais sont parfaitement déterministes En effet les nombres tk/T sont parfaitement connus ainsi que les nombre E k = tk/T Mk qui 15 sont compris entre -0,5 et + 0,5. Dans le fonctionnement interne de la boucle de phase 21, 22, 23, le signal d'erreur est Se $, o e et S sont respectivement les signaux d'erreur de phase du générateur numérique 1 et du circuit oscillateur commandé 23 Le signal d'erreur Se Ss modifié 20 par le filtre de boucle vient moduler le circuit l'oscillateur commandé 23 en produisant ainsi les erreurs Se Le fonctionnement est en boucle fermée les composantes haute fréquence de Se ne sont e donc pas dans le signal d'erreur S, la boucle 21, 22, 23 ayant une bande passante limitée. En se référant encore à la figure 7, le cas S = O correspond à un fonctionnement idéal o le circuit oscillateur commandé 23 présente exactement la modulation de fréquence souhaitée L'erreur de boucle est celle du générateur numérique 1 Or celle-ci est prévisible par le calcul lors de la détermination des Nk Il suffit 30 alors de stocker également dans les moyens mémoire 12 (Figure 2) les quantités E k = tk/T Mk sous forme numérique, ce qui impose un accroissement de sa capacité Chaque valeur E k lue peut être alors par exemple convertie sous forme analogique conformément au mode de réalisation de la figure 7 L'ensemble des valeurs ú k est désigné par Se, signal numérique d'erreur Le signal d'erreur Se est soustrait du signal d'erreur de la boucle de phase en aval de la détection amplitude/phase dans le circuit de détection amplitude/ phase Dans le cas idéal, cette différence est nulle et ne module pas 5 le circuit oscillateur commandé 23, ce qui justifie a posteriori l'hypothèse SF = 0. Dans la pratique, S a n'est pas rigoureusement nul et comporte entre autres l'erreur nécessaire pour faire fonctionner la boucle de phase dès que le signal d'anticipation Sa est absent ou imparfait. Le seul réglage nécessité dans ce cas est celui de l'égalité des gradients de sortie (en volts/radian) du détecteur de phase 21 et du convertisseur numérique/analogique 24. Le principe du générateur numérique I a été mentionné dans ses grandes lignes dans ce qui précède Il faut rappeler qu'il génère 15 un signal dont la fréquence varie d'une cycle à l'autre, la fréquence restant égale pour chaque période d'ordre k (entre deux instants tk et tk+l) au quotient de la fréquence d'horloge f H par un nombre entrée Nk, variable d'une période à l'autre selon une séquence prédéterminée La modulation de fréquence obtenue doit être le plus 20 proche possible, avec la condition ci-dessus, de la loi de modulation théorique désirée. Pour avoir une précision correcte, les valeurs des nombres Nk sont assez élevées, de l'ordre de cent par exemple grâce à un choix approprié de la fréquence d'horloge Elles nécessitent donc dans ce 25 cas un grand nombre d'éléments binaires (bits) de codage dans les moyens mémoire 12. Pour de nombreuses applications, les valeurs successives Nk (k = O, n) différent au plus d'une unité, par exemple: Nk Nkl = N Nk avec a N {E 1, 0, On a donc tout intérêt à calculer chaque valeur Nk à partir de la valeur précédente Nk = Nk 1 + A Nk o seules la valeur initiale N O et les valeurs successives de Nk sont mises en mémoire dans les moyens 12 Deux éléments binaires suffisent pour mettre en mémoire les variation t NK par exemple Il 00 Nk = O 01 Nk = 1 Nk = 1 11 fin de la séquence = Sf Cette technique peut être étendue à un codage sur trois éléments binaires permettant de coder des variations 4 Nk choisies parmi les valeurs suivantes: et le signal Sf de fin de séquence, ou sur un plus grand nombre 10 d'éléments binaires. Les figures 3 A et 3 B illustrant deux modes de réalisation préférentiels des moyens mémoire 12, correspondent respectivement au cas général d'un codage des variations ll Nk et au cas plus particulier o les variations (|/ Nk I sont au plus égales à 1. Dans la figure 3 A, les moyens mémoire 12 comprennent un circuit mémoire morte 121 (ou ROM), contenant les différentes variations a Nk (k = 0,,n) existant entre deux rangs successifs de division (Nk_, Nk) Ce circuit mémoire 121 délivre successivement les variations Z No, A Nk,, g Nn au rythme imposé par le compteur d'adresses 13 Un circuit de calcul 122 initialisé à la valeur No par le signal Si délivré par le circuit de commande 14 reçoit les valeurs fournies par le circuit mémoire 121 et effectue successivement les sommes: N = N'0 + A N N 1 = No + a Nl N 2 =N 1 + 4 N 2 N =N +AN k = Nk-I + k N = N +_ N n n-I n correspondant aux rangs successifs des divisions de fréquence qui 30 alimentent le diviseur programmable 11 au rythme donné par le signal impulsionnel SR' Le circuit mémoire 121 fournit avec l'émission de la valeur Nn ( 11 comme dans l'exemple ci-dessous) le signal Sf de fin de séquence quand toutes les valeurs à Nk (k = O à n) ont été lues. Dans la figure 3 B, les variations) t Nk Isont au plus égales à 1. Deux éléments binaires a et b suffisent Le circuit mémoire 121 comprend une mémoire morte 123, émettant les deux éléments 5 binaires a et b, et une porte ET 127 qui délivre le signal Sf de fin de séquence lorsque les éléments binaires a et b sont égaux simultanément à I (comme indiqué dans l'exemple ci-dessus). Le circuit de calcul 122 comprend dans ce cas un compteurdécompteur 124 et deux portes ET 125 et 126, qui reçoivent chacune 10 sur une première entrée le signal impulsionnel SR (en sortie du diviseur programmable 11) et sur une deuxième entrée les éléments binaire a et b respectivement et qui commandent, selon le signal impulsionnei SR, l'application des éléments binaires a et b à l'entrée du compteur-décompteur 124 Ce compteur-décompteur 124 est 15 initialisé à N'0 par le signal Si délivré par le circuit de commande 14 o la valeur qu'il affiche est incrémentée ou décrémentée jusqu'à la valeur Nk suivant les éléments binaires a, b appliqués à son entrée et tels que définis par exemple plus haut, c'est-àdire: a b Nk O O O 0 1 1 1 O -1 Cette valeur Nk est alors émise vers le diviseur programmable 11. Ainsi qu'on l'a mentionné plus haut, les instants tk sont ceux auxquels la phase( (t) est un multiple entier k de 2 e T (f(tk) = k 2 Tit Mais on peut également utiliser, pour les instants tk, ceux pour lesquels I(tk) est un multiple entier de T 1- Les moyens mémoire 12 contiennent alors un nombre double d'informations Nk ou X Nk Une 30 simple bascule bistable 10 (Fig 2) alimentée par les impulsions de sortie s(t) du diviseur programmable 11 délivre alors un signal sensiblement carré dont les fronts montants correspondent à f (t) = k 2 f et les fronts descendants à ( 9 (t) = ( 2 k + 1) 7 T C'est ce qui est représenté par la figure 4 qui illustre la courbe de phase (p (t), le signal théorique modulé désiré St, le signal d'horloge de fréquence f H' et le signal s(t) délivré par le générateur numérique 1. Sur la représentation du signal obtenu s(t) ont été portés les nombres Nk et les erreurs déterministes formant le signal d'erreur Se. e On a ainsi réalisé un dispositif permettant de reproduire une loi de modulation de fréquence quelconque, répétitive ou non, avec une excellente pureté spectrale. La présente invention s'applique entre autres aux radars ou autodirecteurs à compression d'impulsion, altimètres, télémètres, analyseurs de spectre Le contenu de la mémoire pouvant être relu indéfiniment dans les deux sens, la présente invention est applicable aux radars Dopplers continus ou non pour la mesure de distance. REVENDICATIONS 1 Dispositif de génération d'un signal modulé en fréquence selon une loi prédéterminée, caractérisé en ce qu'il comprend en série: un générateur numérique ( 1) qui, à partir d'un signal d'horloge 5 ( 5) de période T = l/f Het d'un signal de commande extérieur (Sd) délivre d'une part un signal de sortie ls(t)Jdont chaque alternance présente une durée variable (No T, N 1 T,, Nk T,,Nn T), qui est un multiple entier de la période d'horloge, et d'autre part, un signal d'erreur (Se) représentant les erreurs dudit signal de sortiels(t)par 10 rapport à un signal théorique (t 5) modulé selon la loi prédéterminée; et des moyens ( 2) de correction d'erreur alimentés par ledit signal de sortie ls(t)Jet commandés par le signal d'erreur (Se). 2 Dispositif selon la revendication 1, caractérisé en ce que le 15 moyens ( 2) de correction d'erreurs comprennent un circuit à retard ( 20) qui, commandé par ledit signal d'erreur (Se), applique un retard variable audit signal de sortie s(t). 3 Dispositif selon la revendication 2, caractérisé en ce que les moyens ( 2) de correction d'erreur comprennent en outre connectés 20 en série, en sortie du circuit à retard ( 20) un détecteur amplitude/phase ( 21) alimenté sur une première entrée par ledit signal de sortie retardé; un amplificateur ( 22); et un circuit oscillateur commandé en fréquence ( 23) dont la 25 sortie est appliquée sur la deuxième entrée dudit détecteur amplitude/phase ( 21). 4 Dispositif selon l'une quelconque des revendications 2 et 3, caractérisé en ce que le circuit à retard ( 20) est une ligne à retard 202 à sorties multiples sélectionnées par un circuit de commutation 30 ( 201). Dispositif selon l'une quelconque des revendications 2 et 3, caractérisé en ce que le circuit à retard ( 20) est à variation continue commandée par le signal d'erreur (Se) par l'intermédiaire d'un convertisseur numérique/analogique ( 200). 6 Dispositif selon la revendication 5, caractérisé en ce que le 5 circuit à retard ( 20) comprend un comparateur ( 203) à seuil variable, alimenté par le signal de sortie (s(t)), retardé ou non, filtré par un circuit de filtrage ( 204). 7 Dispositif selon la revendication 5, caractérisé en ce que le circuit à retard ( 20) comprend une balance monostable ( 205) à retard 10 variable. 8 Disposition selon la revendication 1, caractérisé en ce que les moyens ( 2) de correction d'erreurs comprennent en série: un détecteur amplitude/phase ( 21) alimenté sur une première entrée par le signal ls(t) 3 délivré par le générateur numérique ( 1); un circuit additionneur ( 25) recevant sur une entrée positive le signal de sortie du détecteur amplitude/phase ( 21) et sur une entrée négative le signal d'erreur (Se) par l'intermédiaire d'un convertisseur numérique/analogique ( 24); un circuit oscillateur ( 23) commandé en fréquence par le 20 signal de sortie du circuit additionneur ( 25), par l'intermédiaire d'un amplificateur ( 22); la sortie du circuit oscillateur ( 23) étant appliquée sur la deuxième entrée du détecteur amplitude/phase ( 21). 9 Dispositif selon l'une quelconque des revendications 3 à 8, caractérisé en ce que le circuit oscillateur ( 23) comprend un premier oscillateur ( 231) commandé en fréquence par le signal (s(t)) délivré par le générateur numérique ( 1); un mélangeur ( 233) recevant sur une première entrée le signal de fréquence variable délivré par ledit premier oscillateur ( 231) et sur une deuxième entrée un signal à fréquence fixe délivré 30 par un deuxième oscillateur ( 232); et un circuit ( 234) diviseur de fréquence, qui reçoit le signal de sortie dudit mélangeur ( 233) et dont la sortie est appliquée sur la deuxième entrée du détecteur amplitude/phase ( 21). Dispositif selon l'une quelconque des revendications 3 à 9, caractérisé en ce que ledit circuit oscillateur ( 23) reçoit un signal (Sa) d'anticipation, représentant la loi théorique de modulation de fréquence à générer. 11 Dispositif selon l'une quelconque des revendications 1 à 10, caractérisé en ce que le générateur numérique ( 1) comprend: un diviseur programmable ( 11) générant un signal (s(t)) dont chaque période d'ordre k est un multiple entier Nk supérieur a 1, k variant de O à n, de la période T du signal d'horloge, et est le plus proche possible de la période correspondante du signal théorique 10 (St) des moyens mémoire ( 12) fournissant (n+l) nombres naturels (No, Nk,,Nn) successivement au diviseur programmable ( 11), et ledit signal d'erreur (Se); des moyens d'adressage ( 13) pour la commande des moyens 15 mémoire ( 12), et des moyens de commande ( 14) pour le déclenchement dudit dispositif et son arrêt en fin de lecture du contenu des moyens mémoire ( 12), et la réinitialisation du divisieur programmable ( 11) et des moyens d'adressage ( 13); le diviseur programmable ( 11), les 20 moyens mémoire ( 12) et les moyens d'adressage ( 13) étant également commandés par un signal (SR) prélevé en sortie dudit diviseur programmable ( 11). 12 Dispositif selon la revendication 11, caractérisé en ce que le diviseur programmable ( 11) est un décompteur dont le contenu 25 subit, à chaque cycle d'horloge, une décrémentation d'une unité depuis la valeur Nk 1, le nombre naturel Nk étant fourni par les moyens mémoire ( 12) au début de chaque cycle de comptage, jusqu'à la valeur O marquant la fin du cycle de comptage d'ordre k et correspondant à l'émission par le décompteur d'une impulsion qui 30 coincide avec le Nième et dernier cycle d'horloge du k-ième cycle de comptage, cette impulsion provoquant le chargement dans le décompteur de la valeur Nk+l-1, les nombres naturels Nk avec k compris entre O et n, étant successivement fournis par les moyens mémoire ( 12) adressés par les moyens d'adressage ( 13). 13 Dispositif selon la revendication 11, caractérisé en ce que le diviseur programmable ( 11) est un compteur dont le contenu subit à chaque cycle d'horloge une incrémentation d'une unité depuis la valeur NM+ 1 Nk jusqu'à la valeur NM marquant la fin du cycle de 5 comptage d'ordre k et correspondant à l'émission par le compteur d'une impulsion qui coincide avec le Nième et dernier cycle d'horloge du K-ième cycle de comptage, cette impulsion provoquant le changement dans le compteur de la valeur NM+ 1 Nk+ 1, les nombres naturesl Nk étant successivement fournis par les moyens 10 mémoire ( 12) et NM étant la valeur maximum donnée que peut afficher le compteur ( 11). 14 Dispositif selon l'une quelconque des revendications 11 à 13, caractérisé en ce que les moyens mémoire ( 12) comprennent: un circuit mémoire ( 121) contenant n+l variations, entières, 15 positives ou nulles (A No 0, * Nk,, A Nn) et n+l erreurs (o, E k -' E n) aux n+l adresses respectives commandées par les moyens d'adressage { 13) et délivrant successivement pour chaque adresse, d'ordre k variant de O à n, l'erreur (Ek) qui forme le signal d'erreur (Se) vers la boucle de phase ( 100) et la variation (à Nk) vers 20 un circuit de calcul ( 122) qui est initialisé à une valeur initiale N'o, entier positif, par les moyens de commande ( 14 l) et qui commandé par ledit signal impulsionnel prélevé (SR) calcule successivement le n+l rang (No = N'o + t No, Ni = No +NI,,Nk = Nk_ 1 + 4 Nk,,Nn = Nn_ 1 +/I Nn) des divisions effectuées, par le diviseur 25 programmable ( 11), chaque rang d'ordre k (Nk) étant égal à la somme de rang précédent (Nk t) d'ordre k 1 et de la variation ( Nk) d'ordre k avec le rang (No) d'ordre O égal à la somme de la valeur initiale N'o et de la variation (I No) d'ordre O, et ledit circuit mémoire ( 121) délivrant en même temps que la dernière variation ( 4 Nn) un signal (Sf) de fin de séquence vers les moyens de commande ( 14). Dispositif selon la revendication 14, caractérisé en ce que les rangs successifs de division (NO,,Nk,,Nn) différant au plus d'une unité, le circuit mémoire ( 121) comprend une mémoire morte adressable ( 123), émettant chaque variation sous forme de deux éléments binaires (a, b) et une porte ET ( 127) combinant lesdits deux éléments binaires (a, b) pour former le signal de fin de séquence (Sf), et en ce que le circuit de calcul ( 122) comprend un circuit 5 compteur/décompteur ( 124) initialisé à la valeur N'o par les moyens de commande ( 14) et alimenté par lesdits deux éléments binaires (a, b) combinés chacun avec le signal (SR) prélevé en sortie du diviseur programmable ( 11), dans une porte ET ( 125, 126). 16 Dispositif selon l'une quelconque des revendications Il à 10 15, caractérisé en ce que les moyens de commande ( 14) sont constitués par une bascule bistable R/S, alimentée sur ses entrées (S et R) respectivement par le signal extérieur de commande (Sd) et le signal (Sf) de fin de séquence, et délivre un signal d'initialisation (Si) du diviseur programmable ( 11), des moyens mémoire ( 12) et des 15 moyens d'adressage ( 13). 17 Dispositif selon l'une quelconque des revendications Il à 16, caractérisé en ce que le générateur numérique ( 1) comprend en outre, en aval du diviseur programmable ( 11), une bascule bistable ( 10) délivrant un signal dont les fronts montants, respectivement 20 descendants, correspondent aux instants o la phase du signal s(t) délivré par le générateur numérique ( 1) est un multiple pair, respectivement impair, de