Brevet FR2548489A1 — publié le 19850104

CIRCUIT DE COMPTAGE DESTINE EN PARTICULIER A ETRE ASSOCIE A UN CAPTEUR INCREMENTAL ET APTE A COOPERER AVEC UN CALCULATEUR A HUIT OU SEIZE CARACTERES BINAIRES. L'invention se rapporte aux dispositifs appelés "capteurs incrémentaux", qui émettent des impulsions électriques en nombre proportionnel à un déplacement, et aux appareils électroniques de comptage qui leur sont associés. Les capteurs incr 6 imentaux émettent généralement des trains de signaux rectangulaires symétriques, obtenus par défilement d'encoches ménagées à la périphérie d'un disque entraîné en rotation entre une source de lumière et une cellule photo-électrique, cette rotation étant liée au 10 déplacement de l'organe dont on veut contrôler la position. Pour réaliser un capteur bi-directionnel, on prévoit un deuxième ensemble source de lumière-cellule photo-électrique dont la position est décalée, par rapport à un premier ensemble, d'un nombre entier de pas d'encoches, plus 15 ou moins un quart de pas On obtient ainsi un deuxième train de signaux rectangulaires décalé de 90 dans un sens ou dans l'autre par rapport au premier train. L'utilisation de ces capteurs nécessite souvent le repérage 20 d'un point particulier du disque, pour définir le déplacement par rapport à une position fixe dans un tour de l'axe de rotation Cette positions parfois nommée "zéro capteur", est matérialisée par une impulsion qui apparait une fois par tour du disque Lorsque ces capteurs sont utilisés pour mesurer des déplacements comportant plusieurs tours, il est en outre nécessaire de définir une zone particulière dans laquelle se situera l'origine du déplacement Cette zone est 5 marquée par un signal extérieur au capteur incrémental. L'appareil électronique qui compte les impulsions issues du capteur utilise l'état actif de ce signal, combiné à l'impulsion de 'zéro capteur", pour indiquer que l'origine du déplacement est atteinte. Les appareils de comptage associés à ces capteurs sont généralement euxmêmes associés à des calculateurs électroniques numériques ayant le plus souvent des mots de huit ou de seize caractères binaires. 15 Dans l'art antérieur, l'appareil de comptage était réalisé à l'aide de plusieurs circuits électroniques et ne pouvait être utilisé que par un calculateur ayant une longueur de mots unique, par exemple soit huit, soit seize caractères 20 binaires. La présente invention a pour objet un circuit électronique de comptage plus particulièrement destiné à être associé à un capteur incrémental et présentant l'avantage d'être 25 contenu dans un seul bottier et apte à être relié indifféremment à des calculateurs ayant une longueur de mots de huit ou de seize caractères binaires. La taille réduite de ce circuit permet de le réaliser sous la forme d'un circuit intégré. 30 Suivant l'invention, un dispositif comportant, en combinaison, un circuit de comptage de signaux périodiques rectangulaires, une mémoire de stockage du compte, un calculateur numérique organisé en mots qui peuvent comporter un 35 premier ou un second nombre de caractères binaires, le second nombre étant la moitié du premier et des organes de transfert des données de la mémoire vers le calculateur, est caractérisé en ce que lesdits organes de transfert compren- nent deux voies aptes à transmettre chacune le second nombre de caractères, la première voie n'étant raccordable qu'aux sorties de la mémoire qui correspondent aux caractères binaires de poids faibles, tandis que la seconde voie est 5 raccordable, dans un premier état aux sorties de la mémoire correspondant aux caractères binaires de poids forts et, dans un second état, aux sorties de la mémoire correspondant aux caractères binaires de poids faibles, le raccordement à la mémoire d'un calculateur organisé en mots ayant le 10 premier nombre de caractères binaires s'effectuant en établissant le premier état et en utilisant simultanément les deux voies pour le transfert des données, tandis que le raccordement à la mémoire d'un calculateur organisé en mots ayant le second nombre de caractères binaires s'effectue au 15 moyen de la seule seconde voie et en établissant successivement le premier et le second états. L'invention sera mieux comprise à l'aide de la description ci-après. Au dessin annexé: La figure 1 est un schéma de principe d'un dispositif de comptage conforme à l'invention; 25 Les figures 2 A à 2 D illustrent le détail des circuits d'un tel dispositif, dans un mode d'exécution préféré; et La figure 3 représente les formes d'ondes relevées en différents points desdits circuits. A la figure 1, on a indiqué en A et B les entrées de trains de signaux rectangulaires décalés de 90 l'un par rapport à 35 l'autre qui sont engendrés par un capteur incrémental Ces signaux sont appliqués à deux organes de synchronisation SA et SB, eux-mêmes reliés à un circuit logique L 1 agencé pour donner quatre impulsions par période des signaux A et B, ces quatre impulsions étant respectivement synchronisées sur les fronts montants et sur les fronts descendants d'une horloge obtenue, comme on l'expliquera dans la suite, à partir de deux signaux en quadrature Q et E. Les signaux ainsi obtenus sont comptés ou décomptés, en fonction du sens de rotation, c'est-à-dire suivant que A est en avance sur B ou l'inverse, par un compteur-décompteur CD. La sortie du compteur s'effectue sur quatorze caractères 10 binaires M O à M 13, qui sont transmis à une mémoire M, en même temps que deux caractères binaires M 14 M 15 fournis par un circuit d'indication d'origine O, comme on l'expliquera dans la suite. Les huit caractères binaires de poids faibles M O M 7 stockés en mémoire sont transmis par un circuit d'aiguillage A 07 à un premier ensemble de sorties 51, tandis que les huit caractères binaires de poids forts M 8 M 15 sont transmis par un circuit d'aiguillage A 815 a un second ensemble de 8-15 unscnenebed sorties 52 Lorsque le microprocesseur est capable de lecture sur seize caractères binaires, l'ensemble des sorties 51 et 52 est raccordé à son bus de données. Lorsque le microprocesseur lit par octets, seules les sorties 52 sont raccordées à son bus de données. Un signal RS, fourni par le microprocesseur, est à zéro dans le premier cas, à 1 dans le second Lorsque RS = 0, à chaque accès du microprocesseur à la mémoire M, celle-ci est rafraîchie et l'ensemble de son contenu est lu par le microprocesseur sur 51-52. Lorsque RS = 1, le contenu de la mémoire M n'est pas modifié d'un accès au suivant et, par ailleurs, seule la sortie 52 lui est raccordée Il en résulte que, quel que soit le temps qui sépare deux accès successifs, le microprocesseur lit les huit caractères binaires de poids forts transmis en 52 au 35 premier accès, puis les huit caractères binaires de poids faibles, transmis à la fois en 51 et en 52, au second accès, grâce à un circuit d'aiguillage A commuté par RS de façon à réaliser par second accès, la liaison figurée en pointillés lorsque RS = 1. Pour obtenir le fonctionnement qui précède, un circuit logique L 2 de commande des transferts reçoit les horloges E et 5 Q, le signal RS et un autre signal CS fourni par le microprocesseur et engendre, comme on l'expliquera dans la suite, un signal TM de commande du transfert du contenu du compteur dans la mémoire, et un signal TS de transfert du contenu de la mémoire sur le bus de sortie. 10 Comme on l'a expliqué cidessus, à chaque tour du disque, le capteur incrémental fournit un signal "ZERO", tandis qu'un signal extérieur au capteur, que l'on a appelé "BUT", est fourni, par exemple par un microcontact coopérant avec une 15 came, pour une zone particulière de la course Le signal EBUT, après mise en forme dans le circuit 0, est transmis (caractère EBUT) à la mémoire M, l l'adresse du 14 ème caractère binaire Mi 4 Ce signal EBUT donne au processeur l'information que la butée est déjà atteinte, ce qui lui 20 évite de valider la remise à zéro du compteur lorsqu'il en est ainsi Par ailleurs, la coincidence entre les états actifs des deux signaux BUT et ZERO, qui indique que l'origine du déplacement est atteinte, est effectuée par le circuit 0, qui fournit ainsi un signal dit "d'origine", lui25 même validé par un signal VALBUT envoyé par le microprocesseur au moment o celui-ci requiert la transmission du signal d'origine On obtient ainsi un caractère BUTZ, qui n'est d'ailleurs actif que lorsque l'horloge Q passe à 1 et est transmis à l'adresse du caractère M 15 dans la mémoire. 30 Un signal d'initialisation externe RESET est appliqué à un trigger T qui le met en forme pour donner un signal RZ, appliqué aux organes SA, SB et M pour leur remise à zéro Le trigger permet d'accepter des signaux d'initialisation à fronts lents Le signal RZ est également appliqué au circuit 35 0, pour donner un signal RZ' de remise à zéro du compteur lorsque le processeur émet le signal de validation VALBUT, comme on l'expliquera dans la suite. -6 Une forme d'exécution préférée du dispositif que l'on vient de décrire est illustrée par les figures 2 A à 2 D. Les signaux A et B sont transmis, par des inverseurs logiques SA 1 et SB 1, à des bascules SA 2 et SB 2 du type BDR, 5 dont les sorties Q sont reliées aux entrées D de bascules du même type, SA 3 et SB 3 respectivement SA 2 et SA 3 constituent le circuit de synchronisation SA de la figure 1, SB 2 et SB 3 le circuit de synchronisation SBLe signal RESET mentionné ci-dessus, mis en forme par un 10 trigger T 1-T 5, est appliqué aux entrées R des bascules SA 2SA 3 et SB 2-SB 3 Les entrées H et H de ces bascules reçoivent la combinaison, dans un OU EXCLUSIF à sortie inverseuse QE, des signaux Q et E, (dont la fréquence se trouve ainsi multipliée par deux), à travers un inverseur supplémentaire 15 pour H. Dans la suite de la description, les circuits inverseurs figurés au dessin ne seront pas mentionnés, sauf dans la mesure nécessaire à la compréhension du fonctionnement. Le circuit logique L 1 mentionné ci-dessus est composé de six opérateurs de multiplexage MUX 1 à MUX 6, dont chacun réalise la fonction S = A 1 C + Bi C La signification de ces symboles apparaît sur MUX 1. On peut montrer que l'on produit ainsi, aux sorties S de 25 MUX 5 et MUX 6, des signaux qui représentent deux fronts d'ondes pour chacun des créneaux A ou, respectivement B et qu'il s'agit de compter pour la voie MUX 5 (représentative d'une avance de A sur B), de décompter pour la voie MUX 6 (représentative d'une avance de B sur A). 30 A la figure 2 B, on a représenté un premier groupe de quatre bascules du type BDR, désignées CD O à CD 3 et un dernier groupe de deux bascules CD 12 et CD 13 Ces deux groupes de bascules constituent respectivement le premier et le dernier 35 étage d'un compteur-décompteur à quatre étages apte à fournir un compte sur quatorze caractères binaires et dont on a omis au dessin les deux étages intermédiaires de quatre bascules Ces caractères binaires sont transférés dans une mémoire comportant un nombre identique de bascules BDR, respectivement associées à celles respectives du compteur et désignées M O à M 13 La mémoire comporte en outre deux bascules supplémentaires M 14 et M 15 recevant l'information 5 d'origine sous la forme des deux caractères binaires EBUT et BUTZ mentionnés ci-dessus. On a représenté, à la figure 2 C, les éléments 01 à 08 du circuit logique O qui fournit l'information d'origine 01 à 10 03 sont des portes ET inverseuses, 04 est une bascule BDSB, et 06 sont des bascules BDR, 07 est la combinaison d'une porte OU et d'une porte ET inverseuse, 08 est un amplificateur Le signal RZ déjà mentionné est appliqué aux entrées R des bascules 05 et 06 et à une des entrées ET de 07 EBUT est 15 recueilli à la sortie de 03, BUTZ à la sortie de 05 A la sortie de 08, on recueille un signal RZ' qui est appliqué aux entrées R des bascules CD O à CD 13 du compteur. On voit que l'entrée H de 05 et de 06 reçoit le signal Q et 20 l'entrée H, le signal Q. A la figure 2 C, on a représenté également le circuit de commande des transferts (L 2, figure 1), composé de bascules BDR désignées L 20 à L 22, de portes OU inverseuses désignées L 23 25 à L 25 et de tampons désignés L 26 à L 28 (les inverseurs n'étant pas mentionnés, pour simplifier) On voit que l'horloge E est appliquée à l'entrée H de L 20, tandis que l'horloge Q est appliquée à l'entrée H de L 21 La sortie de L 27 est appliquée aux entrées H des bascules M O à M 13, celle de 30 L 28 aux entrées H desdites bascules. A la figure 2 D, on a représenté partiellement les circuits qui remplissent la fonction des aiguillages A et A 07 A 8 _ 15 de la figure 1 Un premier circuit, dont les sorties corres35 pondent aux caractères binaires M 0-M 8, comprend, en plus d'inverseurs logiques non désignés, un opérateur MUX 08 du type déjà mentionné, six portes ET inverseuses A 081 à A 086 et deux amplificateurs inverseurs, A 087 et A 088. L'entrée A 8 de MUX 08 est reliée à la sortie Q de la bascule de mémoire M 8 (non représentée à la figure 2 B), tandis que l'entrée B 8 est reliée à la sortie Q de Mo L'entrée C de MUX 08 est reliée à la sortie de L 26 (figure 2 C) à travers un inverseur, tandis que l'entrée C est directement reliée à la sortie de L 26. Il est clair que, lorsque RS = 0, donc L 26 = 0, la sortie de MUX 08 est égale à M 8, tandis que, lorsque RS = L 26 = 1, la sortie de MUX 08 est égale à M 0. Une entrée des portes A 081 à A 086 est directement reliée à la sortie de L 21 Ces portes reçoivent, sur leur autre entrée, soit M O (A 81), soit Mo (A 85 et A 86), soit sortie MOX 08 (A 82), soit sortie MUX 08 (A 83 et A 84) Par conséquent lorsque L 21 = 1, pour RS = O et compte tenu des 15 inversions logiques, on recueille M 8 à la sortie de A 087 et M O à la sortie de A 088, tandis que, pour RS = 1, on recueille M O sur les sorties de A 087 et A 088. Lorsque L 21 = 0, les portes A 081 à A 086 se trouvent 20 bloquées, mettant les deux amplificateurs A 087 et A 088 dans un état dit de "haute impédance". Un second circuit identique à celui que l'on vient de décrire transmettra les sorties M 1 ou M 9, un troisième les sorties M 2 ou Mo 10, un quatrième les sorties M 3 ou M 13, un 25 cinquième les sorties M 4 ou M 12, un sixième les sorties M 5 ou M 13, un septième les sorties M 6 ou M'4 et un huitième les sorties M 7 ou M 15 Seuls les premier et septième circuits ont été représentés à la figure 2 D. En se référant à la figure 3, on y voit tout d'abord les signaux d'horloge en quadrature Q et E, puis un signal CS que le processeur émet systématiquement après un front montant de Q On a représenté en TS le signal de sortie L 21, figure 2 C Lorsque CS est à zéro, la sortie de la bascule 35 L 20 devient active dès que E passe à 1 et celle de la bascule L 21 devient ensuite active lorsque Q passe à 0, donnant ainsi TS = 1 Le signal RS est recueilli à la sortie de L 26. A la sortie de L 28, on recueille le signal RS, validé par le 2 s,0,99 passage de la sortie de A 1 l'6 tt Otif a f _ 2 est le signal lu qui çomoe 'le t 1 ranofert du cortxu dû compteur Ons la mémoire lorqwe le pr Qoessur travaille sur seize caraoctres binaires, coe S rette i zéro, I 5 chaque signal CS, ?M monte alors à un et, par cooséquent, * mémoire est rafraîchie Lorsque le processeur travaille sur buit caractères binaires, RS passe l un après un pr Eser trans*ert de données sur le bus et alors, DM ne montant pas, il n'y a pas de transfert de nouvelles données en moémoire. 10 En outre, les opérateurs EUX 08 du circuit de la figure 2 D étant alors comutés, les caract&res de poids faibles qui restent en mémoire sont transférés sur le bus. Revenant à la figure 2 C, comme on l'a expliqué ci-dessus, les entrées BUT et ZERO ne sont prises en compte, pour pro15 voquer la remise à zéro du compteur lorsque l'origine est atteinte que si VALBUT = 1, la bascule 04 transmettant alors le signal BUT quand ZERO est actif Par ailleurs, l'état bas du signal RZ, appliqué à la bascule 05, a pour effet de mettre BUTZ à zéro et de mettre RZ' à 0, donc de forcer la 20 remise à zéro du compteur, quel que soit l'état de VALBUT, ce qui sert à modifier l'origine si on le désire. On notera que l'utilisation de deux signaux d'horloge Q et E de même fréquence et en quadrature pour établir la synchro25 nisation des différents circuits, à l'1 exclusion des circuits de synchronisation des signaux d'entrée SA et SB et l'utilisation d'un signal d'horloge de fréquence double obtenu à partir de Q et E, permettent d'améliorer notablement la performance des circuits d'entrée. 30 Il va de soi que diverses modifications pourront &tre apportées aux circuits décrits et représentés, sans s'écarter de l'esprit de l'invention. *" 4 09 ev i 4 t'ou 4 e brevet 1, Dispositif comportant, en óombinaison, un circuit de Am Ptge de signaux périodiques rectangulaires, une sioe de stockage du compte, un calculateur niumérique oganisé en mots qui peuvent comporter un premier ou un 5 second nombre de caractères binaires, le second nombre étant la moitié du premier, et des organes de transfert des donnes de la m 4 moire vers le calculateur, caractérise en ce que lesdits organes de transfert comprennent deux voies aptes à transmettre chacune le second nombre 10 de caractères, la première voie (A 07-Sl) n'étant raccordable qu'aux sorties (M 7) de la mémoire qui correspondent aux caractères binaires de poids faibles, tandis que la seconde voie (A-A 8 _ 15) est raccordable, dans un premier état aux sorties de la mémoire (M 8 _ 15) correspondant aux caractères 15 binaires de poids forts et, dans un second état, aux sorties (M 07) de la mémoire correspondant aux caracteres binaires de poids faibles, le raccordement à la mémoire d'un calculateur organisé en mots ayant le piemier nombre de caractères binaires s'effectuant en établissant le premier état et en 20 utilisant simultanément les deux voies pour le transfert des données, tandis que le raccordement à la mémoire d'un calculateur organisé en mots ayant le second nombre de caractères binaires s'effectue au moyen de la seule seconde voie et en établissant successivement le premier et le second états. 25 2 Dispositif selon la revendication 1, destiné au comptage des signaux de sortie (A et B) d'un capteur incrémental, lequel engendre un signal (ZERO) à chaque tour, tandis qu'un signal de butée (BUT) est fourni par des moyens 30 extérieurs, pour une zône déterminée du déplacement, caractérisé par des moyens ( 0) d'engendrer un premier caractère binaire (EBUT) indicatif de l'état du signal de butée et un second caractère binaire (BUTZ) indicatif d'une coincidence d'états entre le signal de butée et le signal de 35 zéro, et de stocker ces deux caractères binaires aux deux adresses de la mémoire correspondant aux deux caractères de poids le plus fort (M 14 M 15). l 3 Dispositif selon la revendication 2, caractérisé par des moyens ( 04) de valider le second caractère binaire par un signal (VALBUT) fourni par le calculateur, pour provoquer ainsi par (RZ') la remise à zéro du circuit de comptage (CD). 4 Dispositif selon la revendication 2, caractérisé par une première et une seconde horloges (Q et E) de même fréquence et en quadrature l'une par rapport à l'autre, ces deux horloges assurant la synchronisation des transferts de données entre le circuit de comptage et la 15 mémoire (signaux TM) et entre la mémoire et le calculateur (signaux TS) et par des moyens (QE) d'engendrer la fonction OU EXCLUSIF des deux signaux d'horloge pour synchroniser les signaux (A et B) issus du capteur incrémental. 5 Dispositif selon la revendication 3, caractérisé par un signal d'initialisation externe (RESET) et par des moyens ( 05 a 08) de forcer à zéro le second caractère binaire (BUTZ) et le circuit de comptage à partir dudit signal d'initialisation externe. 25 6 Dispositif selon la revendication 4, caractérisé en ce que, le calculateur engendrant un signal (CS) d'activation de l'interface entre la mémoire et le calculateur et un signal (RS) de sélection de la longueur de 30 mots, ledit signal de sélection (RS) commande la commutation de la seconde voie du premier au second état (organe d'aiguillage A), les signaux (TM) de transfert du contenu du circuit de comptage dans la mémoire étant activés seulement lorsque ledit signal de sélection est tel que la seconde 35 voie soit dans le premier état et lorsque ledit signal d'activation (CS) est actif. 7 Dispositif selon la revendication 6, caractérisé en ce que la validation du transfert de données entre le circuit de comptage et la mémoire (signaux TM) est obtenue en validant ledit signal d'activation (CS) par un front montant de la seconde horloge (E). 8 Dispositif selon la revendication 6, caractérisé en ce que la validation du transfert de données entre la mémoire et le calculateur (signaux TS) est obtenue 10 en validant successivement ledit signal d'activation (CS) par un front montant de la seconde horloge (E) et par un front descendant de la première horloge (Q).