Brevet FR2556151A1 — publié le 19850607

- La présente invention concerne les procédés et les appareils permettant d'optimiser la distribution temporelle de signaux d'horloge, par exemple pour des calculateurs numériques. Antérieurement, dans les calculateurs synchrones, l'objet du circuit d'horloge était de synchroniser tous les postes utili- sateurs de cadencement sur le même instant, connu sous l'appellation "To"i de manière aussi fidèle que possible. Chaque poste utilisateur de cadencement possède une fenêtre de cadencement à l'intérieur de laquelle le signal d'horloge, ou de synchronisation, peut arriver dans des conditions telles qu'il permet le fonctionnement du circuit logique associé. De manière optimale, un point de synchronisation sera centré dans la fenêtre de cadencement. Toutefois, en raison de divers facteurs, comme par exemple les variations de traitement normales existant dans la fabrication des dispositifs semi-conduc- teurs et des plaquettes de circuits imprimés et les inexactitudes de dessin, il se peut que T se trouve au centre de la fenêtre de cadencement ou bien au voisinage de l'une ou l'autre extrémité de la fenêtre de cadencement. Si T est proche d'une extrémité de o la fenêtre, un signal transitoire d'un type ou d'un autre se produisant dans le circuit logique peut déplacer l'impulsion d'horloge à l'extérieur de la fenêtre de cadencement et provoquer une défaillance dans le circuit logique associé au signal d'entrée de synchronisation. Selon un premier aspect de l'invention, il est proposé un procédé permettant de déterminer un point de synchronisation optimal pour l'arrivée d'un signal d'horloge à l'entrée d'horloge d'un circuit logique d'un calculateur, comprenant les opérations suivantes: (a) appliquer ledit signal d'horloge à un moyen retar- dateur qui retarde ledit signal d'horloge d'une durée pouvant varier entre le point de synchronisation le plus rapproché, o le signal d'horloge est retardé d'une durée minimale, et le point de synchro- nisation le plus éloigné, ou retardé, o ledit signal d'horloge est retardé d'une durée maximale, ledit moyen retardateur étant commandé par un moyen de commande; (b) régler ledit moyen retar- dateur sur un point de synchronisation initial placé entre ledit point de synchronisation le plus rapproché et ledit point de syn- chronisation le plus retardé; (c) faire varier ledit moyen retar- 155613 1 ': dateur pendant un premier mode de recherche afin de faire en sorte que le signal d'horloge arrive à ladite entrée d'horloge de plus en plus tard par rapport audit point de synchronisation initial jusqu'à ce que ledit circuit logique connaisse une défaillance afin d'indiquer une valeur limite éloignée de défaillance de synchroni- sation; (d) faire varier ledit moyen retardateur pendant une deuxième mode de recherche afin de faire en sorte que ledit signal d'horloge arrive à ladite entrée d'horloge de plus en plus tôt par rapport audit point de synchronisation initial jusqu'à ce que ledit circuit logique connaisse une défaillance afin d'indiquer une valeur limite rapprochée de défaillance de synchronisation; (e) déterminer un point de synchronisation optimal entre ladite valeur limite rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation; et (f) régler ledit moyen retardateur sur ledit point de synchroni- sation optimal en vue du mode de fonctionnement normal du calcu- lateur. De préférence, pendant l'opération (e), le point de synchronisation optimal déterminé est fixé à mi-chemin entre ladite valeur limite rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation. Ledit calculateur peut comporter plusieurs circuits logiques possédant des entrées d'horloge, ou de synchronisation, les opérations (a) à (f) étant alors répétées pour certaines desdites entrées d'horloge ou pour toutes les entrées d'horloge. Ledit moyen de commande peut être un microprocesseur sous commande d'un programme de commande. Dans le mode de réalisation préféré, ledit moyen retar-. dateur est commandé numériquement par ledit moyen de commande, et, dans l'opération (b), un premier mot numérique représentant ledit point de synchronisation initial est appliqué audit moyen retardateur par ledit moyen de commande, dans l'opération (c) ledit moyen retardateur varie pendant ledit premier mode de recherche par suite de l'application successive de mots numériques audit moyen retar- dateur jusqu'à ce que ledit circuit logique connaisse une défaillance afin de déterminer ladite valeur limite éloignée de défaillance de synchronisation, le mot numérique qui représente ladite valeur limite 255 6 1 5 1 éloignée de défaillance de synchronisation étant constitué-d'un deuxième mot numérique et étant mémorisé par ledit moyen de commande, dans l'opération (d), ledit moyen retardateur varie au cours dudit deuxième mode de recherche par suite de l'application successive de mots numériques audit moyen retardateur par ledit moyen de commande jusqu'à ce que ledit circuit logique connaisse une défaillance afin d'indiquer ladite valeur limite rapprochée de défaillance de syn- chronisation, le mot numérique qui représente ladite val ur limite rapprochée de défaillance de synchronisation étant constitué d'un troisième mot numérique et étant mémorisé par ledit moyen de commande, dans l'opération (e), ledit deuxième mot numérique et ledit troisième mot numérique sont utilisés pour produire un quatrième mot numérique représentant ledit point de synchronisation optimal, et, dans l'opération (f), ledit quatrième mot numérique est appliqué audit moyen retardateur afin de régler ledit moyen retardateur sur ledit point de synchronisation optimal en vue du mode de fonctionnement normal dudit calculateur. Selon un autre aspect de l'invention, il est proposé un appareil permettant d'optimiser la distribution temporelle d'un signal d'horloge délivré à une entrée d'horloge d'un circuit logique d'un calculateur,comprenant: un moyen retardateur placé entre une source de signaux d'horloge et ladite entrée d'horloge, ledit moyen retardateur étant variable de façon à faire varier la durée dont ledit signal d'horloge est retardé entre le point de synchronisation le plus rapproché, o le signal est retardé d'une durée minimale, et le point de synchronisation le plus éloigné, ou retardé, o ledit signal est retardé d'une durée maximale; et un moyen de commande servant à commander ledit moyen retardateur de manière sélective afin de déterminer un point de synchronisation choisi entre ledit point de synchronisation le plus rapproché et ledit point de synchronisation le plus éloigné, ledit moyen de commande choisissant successivement dans un intervalle de points de synchro- nisation entre ledit point de synchronisation le plus rapproché et ledit point de synchronisation le plus éloigné afin de déterminer une fenêtre de cadencement pour chaque entrée d'horloge dudit circuit logique, ledit circuit logique pouvant fonctionner pour des points de synchronisation se trouvant à l'intérieur de ladit fenêtre de cadencement, mais connaissant une défaillance pour des points de synchronisation se trouvant à l'extérieur de ladit fenêtre de cadencement, ledit moyen de commande choisissant un point de synchronisation optimal à l'intérieur de la fenêtre de cadencement et réglant ledit moyen retardateur sur ledit point de synchronisation optimal en vue du mode de fonctionnement normal du calculateur. De préférence, ledit moyen de commande règle initialement ledit moyen retardateur sur un point de synchronisatio. initial se trouvant entre ledit point de synchronisation le plus rapproché et ledit point de synchronisation le plus éloigné, puis il fait commencer un premier mode de recherche en choisissant successivement les points de synchronisation de plus en plus tard par rapport audit point de synchronisation initial jusqu'à ce que ledit circuit logique connaisse une défaillance afin d'indiquer une valeur limite éloignée de défail- lance de synchronisation, et il fait commencer un deuxième mode de recherche en choisissant successivement les points de synchronisation de plus en plus tôt par rapport au point de synchronisation initial jusqu'à ce que ledit circuit logique connaisse une défaillance afin d'indiquer une valeur limite rapprochée de défaillance de synchro- nisation, ledit moyen de commande utilisant ladit valeur limite rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation pour choisir ledit point de synchronisation optimal entre ladite valeur limite éloignée de défaillance de synchronisation et ladite valeur limite rapprochée de défaillance de synchronisation et réglant ledit moyen retardateur sur ledit point de synchronisation optimal en vue du mode de fonc- tionnement normal du calculateur. Dans un mode de réalisation, ledit moyen retardateur comprend un moyen permettant de produire plusieurs phases d'un signal d'horloge pilote qui commencent avec une première phase et se terminent avec une dernière phase, lesdites phases étant mutuel- lement séparées par un premier incrément temporel, un moyen permettant de sélectionner l'une desdites phases parmi les diverses phases sous commande dudit moyen de commande, et un circuit retardateur de durées fractionnaires qui peut être commandé par ledit moyen de commande pour faire varier le retard subi par une quelconque choisie desdites phases d'une durée fractionnaire dudit premier incrément temporel entre une durée fractionnaire minimale de retard nul et une durée fractionnaire maximale presque égale audit premier incrément temporel, ledit moyen retardateur possédant une durée de retard minimale, pout laquelle ledit moyen de commande sélectionne ladite première phase et ladite durée de retard fractionnaire minimale, et une durée de retard maximale, pour laquelle ledit moyen de commande sélectionne ladite dernière phase et ladite durée de retard fractionnaire maximale, ledit point de synchronisation initial se trouvant entre ladite durée de retard minimale et ladite durée de retard maximale, ledit point de synchronisation le plus rapproché étant constitué de ladite durée de retard minimale et ledit point de synchronisation le plus éloigné étant constitué de ladite durée de retard maximale, les choses étant telles que, en fonctionnement, dans le premier mode de recherche, ledit moyen de commande commande ledit sélecteur de phase et ledit circuit retardateur de durées fractionnaires de façon que ledit signal d'horloge arrive à ladite entrée d'horloge de plus en plus tard par rapport audit point de synchronisation initial afin de déterminer ladite valeur limite éloignée de défaillance de synchro- nisation, dans ledit deuxième mode, ledit moyen de commande commande ledit sélecteur de phase et ledit circuit retardateur de durées fractionnaires de façon que ledit signal d'horloge arrive à ladite entrée d'horloge de plus en plus tôt par rapport audit point de synchronisation initial afin de déterminer ladite valeur limite rapprochée de défaillance de synchronisation, ledit moyen de commande utilise ladite valeur limite rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation afin de déterminer ledit point de synchronisation optimal qui est centré entre ladite valeur limite rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation, et ledit moyen de commande commande ledit sélecteur de phase et ledit circuit retardateur de durées fractionnaires de façon qu'ils produisent ledit point de synchroni- sation optimal pendant le mode de fonctionnement normal dudit calculateur. En fonctionnement, ledit sélecteur de phase et ledit circuit retardateur de parties fractionnaires peuvent être commandés par des mots numériques délivrés par ledit microprocesseur. De préférence, ledit appareil comporte ledit calculateur, ledit calculateur possédant plusieurs circuits logiques ayant des entrées d'horloge, plusieurs ou toutes lesdites entrées d'horloge étant associées à un dit moyen retardateur, ledit moyen de commande, en fonctionnement, déterminant ledit point de synchronisation optimal pour chacune desdites entrées d'horloge associées à un dit moyen retardateur. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure 1 est un schéma simplifié d'un appareil selon l'invention servant à optimiser la distribution temporelle d'un signal d'horloge; - la figure 2 représente l'organigramme d'un programme de comnande destiné a un microprocesseur de l'appareil de la figure 1; - la figure 3 est un schéma simplifié analogue à la figure 1, montrant un circuit retardateur de manière plus détaillée; - la figure 4 est un schéma simplifié montrant la manière dont le générateur de phases de la figure 3 traite les signaux d'horloge entrants de manière à former huit phases de synchronisation; et - la figure 5 représente un schéma simplifié d'un circuit retardateur de durées fractionnaires de la figure 3. On peut décrire, sous la forme la plus simple, le procédé d'appareil selon l'invention permettant d'optimiser la distribution temporelle d'un signal d'horloge, en relation avec la figure 1. Un calculateur 10 possède un circuit logique 20 qui possède une entrée d'horloge 22. Le calculateur 10 comporte un générateur de signaux d'horloge (non représenté) qui délivre un signal d'horloge à un circuit retardateur 30 par l'intermédiaire d'une ligne 14 d'entrée de signaux d'horloge. Le circuit retardateur 30 est placé entre le générateur de signaux d'horloge et l'entrée d'horloge 22 du circuit logique 20. On remarquera qu'un seul circuit logique cadencé du calculateur est représenté pour faciliter les explications, mais, comme cela sera expliqué ci-après, l'invention peut être appliquée 2556151: à tous les circuits logiques synchronisés du calculateur. Un microprocesseur 40 ajuste la durée dont le circuit retardateur 30 retarde le signal d'horloge avant de l'autoriser à arriver à l'entrée d'horloge 22. Le microprocesseur 40 fait varier la durée dont le signal d'horloge est retarde entre le point de synchronisation le plus rapproché, pour lequel le signal est retardé d'une durée minimale permettant néanmoins au circuit logique 20 de fonctionner, et le point de synchronisation le plus éloigné, pour lequel le signal est retardé de la durée maximale permettant néanmoins au circuit logique 20 de fonctionner. Un programme de commande du microprocesseur 40 est représenté sur la figure 2. Le programme règle initialement le circuit retardateur 30 pour chaque entrée utilisatrice de caden- cement sur un point de synchronisation initial (correspondant à T o dans les dispositifs de la technique antérieure) qui se trouve entre le point de synchronisation le plus rapproché et le point de synchronisation le plus éloigné pour chaque entrée d'horloge. Le programme s'assure ensuite que le système tourne, puisque le système doit tourner pendant l'optimisation des entrées d'horloge. Si le système ne tourne pas, il faut passer à la vérification manuelle pour régler le problème. Si l'on suppose que le système tourne, le processeur lance un premier mode de recherche pour le poste utilisa- teur de cadencement choisi en incrémentant successivement le retard imposé par le circuit retardateur 30 à chacun des passages successifs, jusqu'à ce que le système connaisse une défaillance. Dès que la défaillance s'est produite, la valeur de retard courante est mémorisée comme la valeur limite éloignée de défaillance de synchro- nisation. On note que, sur la figure 1, il est prévu un signal d'erreur allant du calculateur 10 au microprocesseur 40, à une entrée 42, pour indiquer la défaillance du circuit logique 20. Dès que la valeur limite éloignée de défaillance de synchronisation a été déterminée et mémorisée, le microprocesseur lance un deuxième mode de recherche, qui part de la limite éloignée de défaillance de synchronisation et qui réduit successivement le retard imposé par le circuit retardateur 30 à chaque passage jusqu'à ce que le système connaisse de nouveau une défaillance. Ce point de défaillance désigne la valeur limite rapprochée de défaillance de synchronisation et est 2556 151 également mémorisé. De nouveau, la défaillance est indiquée par le calculateur 10 au microprocesseur 40 par l'entrée 42. Une fois déterminées la valeur limite rapprochée de défaillance de synchro- nisation et la valeur limite éloignée de défaillance de synchroni- sation, les microprocesseurs 40 ont défini la fenêtre de cadencement relative à l'entrée d'horloge 22 et au circuit logique 20. Les impulsions d'horloge qui sont distribuées de façon à tomber dans cette fenêtre de cadencement permettent un fonctionnement satisfaisant du circuit logique 20, tandis que les impulsions d'horloge qui tombent à l'extérieur de la fenêtre de cadencement font que le circuit logique 20 connaît une défaillance. Une fois déterminées les valeurs limites éloignée et rapprochée de défaillance de synchroni- sation, le microprocesseur 40 calcule le point de synchronisation optimal qui est centré sur la fenêtre de cadencement. Les micro- processeurs 40 règle ensuite le circuit retardateur 30 sur ce point de synchronisation optimal pour le mode de fonctionnement normal du calculateur. Dans l'hypothèse o chaque poste utilisateur de cadencement est équipé d'un circuit retardateur 30, le microproces- seur 40 passe alors au poste utilisateur de cadencement suivant dans le programme et répète la procédure ci-dessus indiquée afin de déterminer le point de synchronisation optimal de ce poste. Le circuit retardateur 30 de ce poste est alors réglé sur le point de synchronisation optimal, après quoi le programme passe au poste suivant. Lorsque tous les postes utilisateurs de cadencement ont été- optimisés de la manière ci-dessus indiquée, le programme prend fin. Après avoir décrit de manière générale l'invention en relation avec les figures 1 et 2, on va maintenant se reporter à la figure 3, sur laquelle un mode de réalisation du circuit retarda- teur 30 est présenté. La ligne 14 d'entrée de signal d'horloge venant du calculateur 30 fournit le signal d'horloge à un générateur de phases 50, qui produit plusieurs phases à partir du signal d'horloge. De tels générateurs de phases sont bien connus et on pourra se reporter par exemple au brevet des Etats-Unis d'Amérique n 4 290 022. Dans le présent mode de réalisation, huit phases de synchronisation, 54a à 54h, sont produites par le générateur de phases 50. Chacune des phases est déphasée par rapport à la suivante de 360 /8 = 45 . S6 1 5 1 Ainsi, si l'on suppose que la première phase 54a est en phase, ou déphasée de 0 , la phase 54b sera déphasée de 45 par rapport à la phase 54a, la phase 54c sera déphasée de 90 par rapport à la phase 54a, la phase 54d sera déphasée de 135 par rapport à la phase 54a, et ainsi de suite, pour arriver à la dernière phase 54h, qui sera déphasée de 315 par rapport à la première phase 54a. En relation avec la figure 4, si l'on suppose que le signal d'horloge délivré par le générateur de signaux d'horloge possède une fréquence de 109 Hz, le signal présente une période de 1 ns. Si on suppose, comme le montre la figure 4, que le géné- rateur de phases 50 utilise sept diviseurs de fréquence par deux, soit 58a à 58g, pour produire les huit phases de synchronisation, la fréquence du signal d'horloge pilote de 109 Hz sera effectivement divisée par huit si bien que chaque phase de synchronisation aura une fréquence de 125 MHz et une période de 8 ns. Par conséquent, les huit phases 54a à 54h seront mutuellement séparées de 1 ns. Ainsi, il peut être obtenu une résolution de 1 ns entre les huit phases de synchronisation 54a à 54h à l'aide du générateur de phases 50. Les huit phases 54a à 54h sont appliquées à un sélecteur de phase 60, voir figure 3, qui est un dispositif classique possédant trois entrées numériques 62, 64, 66 permettant de sélectionner l'une des huit phases 54a à 54h. Dans le présent mode de réalisation, un signal d'entrée numérique 000 sélectionne la phase 54a, un signal d'entrée numérique 001 sélectionne la phase 54b, un signal d'entrée numérique 010 sélectionne la phase 54c, et ainsi de suite, pour arriver au signal d'entrée numérique 111 qui sélectionne la phase 54h. Les trois entrées 62, 64, 66 reçoivent les trois bits d'ordre supérieur d'un registre 70 à six bits, qui est chargé via une entrée 74 par le microprocesseur 40 sous commande de son programme de commande. La phase sélectionnée parmi les phases 54a à 54h est ensuite fournie à un circuit retardateur 80 de durées fractionnaires via une sortie 82 du sélecteur de phase 60. Le circuit retardateur 80 de durées fractionnaires est conçu pour fournir des retards frac- tionnaires sélectionnables suivant des incréments de 1/8 ns entre O ns et 7/8 ns, selon ce qui est déterminé par les trois bits d'ordre inférieur du registre 70 sur des entrées 84, 86, 88. Une manière de mettre en oeuvre le circuit retardateur 80 de durées fractionnaires est présentée sur la figure 5. Comme le montre la figure 5, les trois bits d'ordre inférieur présents sur les entrées 84, 86, 88 sont appliqués à un convertisseur numériqueanalogique 90, qui transforme les trois bits de données en une tension représentative fournie à sa sortie 92, laquelle attaque une entrée d'un comparateur 94. La gamme de tension produite par le convertisseur numérique-analogique 90 entre les bits 000 et les bits 111 correspond à une étendue de 1 ns d'un générateur 96 de signal en forme de rampe. Le générateur de rampe 96 possède une sortie 98 qui attaque l'autre entrée du comparateur 94. L'arrivée d'unsLgnal d'horloge venant du sélecteur de phase 60 déclenche le générateur de rampe 96 et, dès que la tension du générateur de rampe 96 sur sa sortie 98 est égale à la tension de la sortie 92 du convertisseur numérique-analogique 90, la sortie 100 du comparateur 94 passe au niveau haut ce qui valide une porte ET 102 autorisant le passage de signal d'horloge jusqu'à l'entrée d'horloge 22. La donnée 000 présente sur les entrées 84, 86, 88 produit un retard de O ns; la donnée 001 produit un retard de 1/8 ns; la donnée 010 produit un retard de 1/4 ns; la donnée 011 produit un retard de 3/8 ns, etc., pour arriver à la donnée 111 qui produit un retard de 7/8 ns. Ainsi, en plus de la résolution de 1 ns donnée par les huit phases du générateur de phases 50 et du sélecteur de phase 60, il peut être obtenu une résolution de 1/8 ns au moyen du circuit retardateur 80 de durées fractionnaires de la figure 5. Le circuit retardateur 80 de durées fractionnaires produit sélectivement des durées fractionnaires de l'incrément temporel de 1 ns entre les phases, en commençant à une durée fractionnaire minimale de O ns, ce qui correspond à la donnée 000, et en terminant à la durée fractionnaire maximale de 7/8 ns correspondant à la donnée 111. Les six bits qui sont chargés dans le registre 70 par le microprocesseur 40 sous commande de son programme de commande effectuent donc d'abord la sélection des incréments de 1 ns des huit phases au niveau du sélecteur de phase 60, puis le choix entre les 2556 1 5 1 huit durées de retard fractionnaires séparées de 1/8 ns qui sont produites par le circuit retardateur 80 de durées fractionnaires. Par conséquent, à l'aide du dispositif présenté sur la figure 4, le circuit retardateur 30 peut produire, à des incréments de 1/8 ns, tout retard compris entre la durée de retard minimale (c'est-à-dire lorsque la première phase 54a et la durée fractionnaire minimale sont choisies) et la durée de retard maximale (c'est-à-dire lorsque la dernière phase 54h et la durée fractionnaire maximale sont choisies). Dans le présent mode de réalisation, la durée de retard minimale est donc de 0 ns, ce qui correspond à la donnée 000, 000 et la durée de retard maximale de 7 et 7/8 ns, correspondant à la donnée 111, 111. Par conséquent, le point de synchronisation le plus rapproché correspond à un retard de 0 ns et le point de synchronisation le plus éloigné correspond à un retard de 7-7/8 ns dans ce mode de réalisation du circuit retarda- teur 30. Selon le procédé de l'invention décrit de façon générale ci-dessus en relation avec la figure 2, le microprocesseur 40 charge un premier mot numérique de six bits dans le registre 70, ce mot représentant le point de synchronisation initial To, qui se trouve entre le point de synchronisation le plus proche et le point de synchronisation le plus éloigné. Le microprocesseur 40 lance ensuite le premier mode de recherche, dans lequel, à chaque passage, le point de synchronisation est déplacé de-plus en plus tard, à intervalles de 1/8 ns, par incrémentation du mot de commande numérique à six bits jusqu'à ce que le système connaisse une défaillance afin d'indiquer la valeur limite éloignée de défaillance de synchronisation. Le mot de six bits correspondant à cette valeur limite éloignée de défaillance de synchronisation est mémorisé. Le microprocesseur 40 fait ensuite commencer, à partir de ce mot de six bits correspondant à la valeur limite éloignée de défaillance de synchronisation, son travail et, à chaque passage successif, il décrémente le mot de six bits pour placer le point de synchroni- - sation de plus en plus tôt, à incréments de 1/8 ns, jusqu'à ce que le système connaisse de nouveau une défaillance afin d'indiquer la valeur limite rapprochée de défaillance de synchronisation. Le mot de six bits représentant la valeur limite rapprochée de défaillance de synchronisation est mémorisé. Le microprocesseur 40 détermine alors le mot de six bits représentant le point de synchronisation optimal qui est centré sur la fenêtre de cadencement définie par la valeur limite rapprochée de défaillance de synchronisation et la valeur limite éloignée de défaillance de synchronisation. Le microprocesseur 40 charge ce mot de six bits représentant le point de synchronisation optimal, dans le circuit retardateur 30 en vue du mode de fonctionnement normal du calculateur. Si l'on suppose que chaque poste utilisateur de cadencement dans le calculateur comporte un circuit retardateur 30 associé, le microprocesseur passe ensuite au poste utilisateur de cadencement suivant dans son programme de commande et répète la procédure ci-dessus définie afin de déterminer le mot de six bits représentant le point de synchronisation optimal pour ce poste particulier utilisateur de cadencement. Ce mot de six bits est ensuite chargé dans le circuit retardateur 30 du poste utilisateur de cadencement particulier et le microprocesseur passe au poste utilisateur de cadencement suivant, et ainsi de suite. La procédure se répète jusqu'à ce que le point de synchronisation optimal ait étédéterminé pour chaque poste utilisateur de cadencement et que le mot de six bits le représentant ait été chargé dans le circuit retardateur 30 de chaque poste utilisateur de cadencement. Une fois que la synchronisation de tous les postes utilisateurs de cadencement a été optimisée, le calculateur est prêt à c =encer son mode normal de fonctionnement. Alors que le mode de réalisation décrit utilise un mot de six bits pour produire une résolution de 1/8 ns, on pourrait naturellement utiliser, pour obtenir des résolutions encore plus grandes, des signaux d'horloge à fréquence plus élevée et des mots comportant un plus grand nombre de bits. De plus, divers autres procédés pourraient être naturellement utilisés pour imposer un retard variable entre le générateur de signaux d'horloge et les postes utilisateurs de cadencement. Le circuit retardateur 30 de chaque entrée d'horloge pourrait être placé sur un panneau distinct ou pourrait même être conçu directement sur la puce à synchroniser. Dans tous les cas, la longueur de la ligne de transmission en serait réduite d'un ordre de grandeur et on pourrait choisir une longueur commode pour les lignes de transmission afin de simplifier notablement la conception des circuits. En plus d'optimiser le fonctionnement du calculateur, d'autres avantages sont également obtenus. Lorsqu'un circuit logique utilisateur de cadencement particulier tombe en panne, le microprocesseur et le circuit retardateur associé peuvent être employés pour réaccorder le signal d'horloge sur le point de synchro- nisation optimal d'un circuit logique de remplacement. Alors que, dans le passé, une semblable opération, si même elle était possible, devait être faite sur place à l'aide de procédés imprécis, il est possible, grâce à l'invention, de réaccorder simplement l'horloge en utilisant un microprocesseuret un programme de commande de réaccord tout en obtenant un degré de précision égal à celui fourni par le fabricant. Un autre avantage important se rapporte au fait que chaque calculateur correspondant à un modèle particulier est légè- rement différent du suivant. Par conséquent, il est certain que la synchronisation sur T de chaque poste utilisateur de cadencement appartenant à un calculateur distinct conduit à un fonctionnement inférieur au fonctionnement optimal. En permettant une synchronisation optimale particularisée pour chaque emplacement utilisateur de cadencement se trouvant à l'intérieur de chaque calculateur distinct, l'invention permet d'obtenir une synchronisation beaucoup plus précise et, par conséquent, d'optimiser le fonctionnement des calculateurs. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partit du procédé et de l'appareil dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses autres variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS 1. Procédé permettant de déterminer un point de synchro- nisation optimal pour l'arrivée d'un signal d'horloge à une entrée d'horloge d'un circuit logique d'un calculateur, caractérisé en ce qu'il comprend les opérations suivantes: (a) appliquer ledit signal d'horloge à un moyen retardateur (30) afin de retarder ledit signal d'horloge d'une durée variable s'étendant entre le point de synchronisation le plus rapproché, pour lequel le signal d'horloge est retardé d'une durée minimale, et le point de synchronisation le plus éloigné, pour lequel ledit signal d'horloge est retardé d'une durée maximale, ledit moyen retardateur étant commandé par un moyen de commande (40); (b) régler ledit moyen retardateur (30) sur un point de synchronisation initial se trouvant entre ledit point de synchronisation le plus rapproché et ledit point de synchronisation le plus éloigné; (c) faire varier ledit moyen retardateur (30) pendant un premier mode de recherche afin de faire en sorte que le signal d'horloge arrive à ladite entrée d'horloge (22) de plus en plus tard par rapport audit point de synchronisation initial jusqu'à ce que ledit circuit logique (20) connaisse une défaillance pour indiquer une valeur limite éloignée de défaillance de synchronisation; (d) faire varier ledit moyen retardateur (30) pendant un deuxième mode de recherche afin de faire en sorte que ledit signal d'horloge arrive à ladite entrée d'horloge (22) de plus en plus tôt par rapport audit point de synchronisation initial jusqu'à ce que ledit circuit logique (20) connaisse une défaillance pour indiquer une valeur limite rapprochée de défaillance de synchronisation; (e) déterminer un point de synchronisation optimal entre ladite valeur limite rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation; et (f) régler ledit moyen retardateur (30) sur ledit point de synchronisation optimal pour le mode de fonctionnement normal du calculateur (10). 2. Procédé selon la revendication 1, caractérisé en ce que, pendant l'opération (e), ledit point de synchronisation optimal déterminé est fixé à mi-chemin entre ladite valeur limité rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que ledit calculateur (10) comporte plusieurs circuits logiques(20) possédant des entrées d'horloge, les opérations (a) à (f) étant répétées pour certaines ou toutes lesdites entrées d'horloge (22). 4. Procédé selon la revendication 1, 2 ou 3, caractérisé en ce que ledit moyen de commande (40) est un microprocesseur placé sous commande d'un programme de commande. 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que ledit moyen retardateur (30) est commandé numériquement par ledit moyen de commande (40), et en ce que, dans l'opération (b), un premier mot numérique représentant ledit point de synchronisation initial est appliqué audit moyen retardateur (30) par ledit moyen de commande, dans l'opération (c), ledit moyen retardateur (30) varie pendant ledit premier mode de recherche par suite de l'application successive de mots numériques audit moyen retardateur (30) jusqu'à ce que ledit circuit logique (20) connaisse une défaillance afin de déterminer ladite valeur limite éloignée de défaillance de synchronisation, ledit moyen numérique qui représente ladite valeur limite éloignée de défaillance de synchro- nisation étant constitué d'un deuxième mot numérique et étant mémorisé par ledit moyen de commande (40), dans l'opération (d), ledit moyen retardateur (30) varie pendant ledit deuxième mode de recherche par suite de l'application successive de mots numériques audit moyen retardateur (30) par ledit moyen de commande (40) jusqu'à ce que ledit circuit logique (20) connaisse une défaillance afin d'indiquer ladite valeur limite rapprochée de défaillance de synchronisation, ledit mot numérique qui représente ladite valeur limite rapprochée de défaillance de synchronisation étant constitué d'un troisième mot numérique et étant mémorisé par ledit moyen de commande (40), dans l'opération (e), ledit deuxième mot numérique et ledit troisième mot numérique sont utilisés pour produire un quatrième mot numérique représentant ledit point de synchronisation optimal, et, dans l'opération (f), le quatrième mot numérique est appliqué audit moyen retardateur (30) afin de régler ledit moyen retardateur (30) sur ledit point de synchronisation optimal pour le mode de fonctionnement normal dudit calculateur (10). 6. Appareil permettant d'optimiser la distribution temporelle d'un signal d'horloge délivré à une entrée d'horloge d'un circuit logique d'un calculateur, caractérisé en ce qu'il comprend: un moyen retardateur (30) placé entre une source de signaux d'horloge et ladite entrée d'horloge (22), ledit moyen retarda- teur (30) étant variable de façon à faire varier la durée dont ledit signal d'horloge est retardé entre le point de synchronisation le plus rapproché, pour lequel le signal est retardé d'une durée minimale, et le point de synchronisation le plus éloigné, pour lequel ledit signal est retardé d'une durée maximale; et un moyen de commande (40) servant à commander ledit moyen retardateur (30) de manière sélective afin de déterminer un point de synchronisation choisi entre ledit point de synchronisation le plus rapproché et ledit point de synchronisation le plus éloigné, ledit moyen de commande choisissant successivement dans un intervalle de points de synchronisation entre ledit point de synchronisation le plus rapproché et ledit point de synchronisation le plus éloigné afin de déterminer une fenêtre de cadencement pour ladite entrée d'horloge dudit circuit logique (20), ledit circuit logique (20) pouvant fonctionner pour des points de synchronisation qui se trouvent à l'intérieur de ladite fenêtre de cadencement, mais connaissant une défaillance pour des points de synchronisation qui se trouvent à l'extérieur de ladite fenêtre de cadencement, ledit moyen de commxande (40) choisissant un point de synchronisation optimal à l'intérieur de ladite fenêtre de cadencement et réglant ledit moyen retardateur (30) audit point de synchronisation optimal pour le mode de fonctionnement normal du calculateur (10). 7. Appareil selon la revendication 6, caractérisé en ce que ledit moyen de commande (40) règle initialement ledit moyen retardateur sur un point de synchronisation initial se trouvant entre ledit point de synchronisation le plus rapproché et ledit point de synchronisation le plus -éloigné, en ce qu'il fait commencer un premier mode de recherche en choisissant successivement les points de synchronisation dé plus en plus tard par rapport audit point de synchronisation initial jusqu'à ce que ledit circuit logique (20) connaisse une défaillance afin d'indiquer une valeur limite éloignée de défaillance de synchronisation, et il fait commencer un deuxième 2 556 1 5 1 mode de recherche en choisissant successivement les points de synchronisation de plus en plus tût par rapport audit point de synchronisation initial jusqu'à ce que ledit circuit logique (20) connaisse une défaillance afin d'indiquer une valeur limite rapprochée de défaillance de synchronisation, ledit moyen de commande (40) utilisant ladite valeur limite rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation pour choisir ledit point de synchronisation optimal entre ladite valeur limite éloignée de défaillance de synchronisation et ladite valeur limite rapprochée de défaillance de synchronisation et réglant ledit moyen retarda- teur (30) audit point de synchronisation optimal pour le mode de fonctionnement normal du calculateur, 8. Appareil selon la revendication 7, caractérisé en ce que, en fonctionnement, ledit point de synchronisation optimal est centré entre ladite valeur limite rapprochée de défailiance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation. 9. Appareil selon la revendication 6, 7 ou 8, caractérisé en ce que ledit moyen de commande (40) est un microprocesseur placé sous commande d'un programme de commande. 10. Appareil selon la revendication 7, ou selon la revendi- cation 8 ou 9 en liaison avec la revendication 7, dans lequel ledit moyen retardateur (30) comprend un moyen (50) permettant de produire plusieurs phases d'un signal d'horloge pilote qui commencent avec une première phase et se terminent avec une dernière phase, lesdites phases étant mutuellement séparées par un premier incrément temporel, un moyen (60) permettant de sélectionner l'une desdites phases parmi les diverses phases sous commande dudit moyen de commande (40), et un circuit (80) retardateur de durées fractionnaires qui peut être commandé par ledit moyen de comm ande (40) pour faire varier le retard subi par l'une quelconque choisie desdites phases d'une durée fractionnaire dudit premier incrément temporel entre une durée fractionnaire minimale de retard nul et une durée fractionnaire maximale presque égale audit premier incrément temporel, ledit moyen retardateur (30) possédant une durée de retard minimale, pour laquelle ledit moyen de commande (40) sélectionne ladite première phase et 2556 1 5 1 ladite durée fractionnaire minimale, et une durée de retard maximale, pour laquelle ledit moyen de commande (40) sélectionne ladite dernière phase et ladite durée de retard fractionnaire maximale, ledit point de synchronisation initial se trouvant entre ladite durée de retard minimale et ladite durée de retard maximale, le point de synchronisation le plus rapproché étant constitué de ladite durée de retard minimale, et ledit point de synchronisation le plus éloigné étant constitué de ladite durée de retard maximale, l'agencement étant tel que, en fonctionnement, dans ledit premier mode de recherche, ledit moyen de commande (40) commande ledit sélecteur de phase (60) et ledit circuit retardateur de durées fractionnaires (80) de façon que ledit signal d'horloge arrive à ladite entrée d'horloge de plus en plus tard par rapport audit point de synchronisation initial afin de déterminer ladite valeur limite éloignée de défaillance de synchronisation, dans ledit deuxième mode de recherche, le moyen de commande (40) commande ledit sélecteur de phase (60) et ledit circuit retardateur de durées fractionnaires (80) de façon que ledit signal d'horloge arrive à ladite entrée d'horloge de plus en plus tôt par rapport audit point de synchronisation initial afin de déterminer ladite valeur limite rapprochée de défaillance de synchronisation, ledit moyen de commande (40) utilise ladite valeur limite rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation pour déterminer ledit point de synchronisation optimal, qui est centré entre ladite valeur limite rapprochée de défaillance de synchronisation et ladite valeur limite éloignée de défaillance de synchronisation, et ledit moyen de commande (40) commande ledit sélecteur de phase (60) et ledit circuit retardateur de durées fractionnaires (80) de façon qu'ils produisent ledit point de synchronisation optimal pendant le mode de fonctionnement normal dudit calculateur (10). 11. Appareil selon la revendication 10 en liaison avec la revendication 9, caractérisé en ce que, en fonctionnement, ledit sélecteur de phase (60) et ledit circuit retardateur de durées fractionnaires (80) sont commandés par des mots numériques délivrés par ledit microprocesseur (40). 12. Appareil selon l'une quelconque des revendications 6 à 11, caractérisé en ce qu'il comporte ledit calculateur (10), ledit calculateur (10) possédant plusieurs circuits logiques (20) ayant des entrées d'horloge (22), plusieurs ou toutes lesdites entrées d'horloge étant associées à un dit moyen retardateur (30), ledit moyen de commande (40) déterminant, en fonctionnement, ledit point de synchronisation optimal pour chacune desdites entrées d'horloge (22) associées à un dit moyen retardateur (30).