Brevet FR2553244A1 — publié le 19850412

DISPOSITIF DE COMMUTATION AVEC REMISE EN PHASE AUTOMATIQUE DES DONNEES SUR 3,5 BITS. L'invention concerne un dispositif assurant la correction automatique de la position relative des signaux de données transmis sur deux canaux véhiculant la même information numérique mais avec un écart de phase pouvant atteindre quelques bits, ladite correction étant suivie de la commutation du canal de moindre qualité sur le canal de meilleure qualité. Un tel dispositif est susceptible d'être utilisé chaque fois qu'une même information numérique est acheminée 10 suivant deux canaux différents afin d'assurer une plus grande sécurité de la transmission. A l'émission, un coupleur ou un séparateur aiguille l'information vers les canaux A la réception, des critères d'appréciation extérieurs sont transmis à une logique qui détermine le choix du canal de meilleure qualité; le problème est alors d'effectuer une commutation d'un canal sur l'autre sans perte d'information. Ce dispositif s'applique en particulier en transmission par faisceaux hertziens dans les systèmes de 20 réception en diversité basés sur l'hypothèse de la faible probabilité qu'ont deux canaux de transmission de devenir simultanément défectueux L'unique canal de secours commun aux N canaux normaux (n étant habituellement égal à 7) véhicule l'information du canal qui devient mauvais à un 25 instant donné Lorsque ce canal redevient bon, le canal de secours est libéré pour qu'il puisse à nouveau se substituer temporairement à un autre canal défectueux. Les organes de traitement de l'information binaire situés en aval du dispositif de commutation (par exempte les 30 autocommutateurs s'il s'agit d'une transmission téléphonique) se synchronisent sur Le signal Lui-même Mais les temps de propagation d'une même information sur deux canaux de transmission différents ne sont pas rigoureusement identiques; ils présentent un écart dépendant des conditions de traversée de L'éther et d'autant plus grand que Le débit de L'information (de 2 Mbit/s à 140 Mbit/s) est plus rapide Cet écart peut être suffisant pour introduire à La réception une transition supplémentaire dans Le signal d'horloge et un décalage fluctuant dep Lusieursbits entre les informations transmises sur les deux canaux A L'instant de la commutation d'un canal sur L'autre, le message est tronqué en une partie transmise sur Le premier canal et en une autre partie transmise sur le second canal En L'absence de précaution i L s'établit une discontinuité dans le message puisqu'on a supprimé ou rajouté 15 des bits IL en résulte que les matérie Ls situés en aval ont perdu Leur synchronisation Ce défaut entraîne la perte d'un nombre considérable d'informations binaires. Le but de L'invention est de pa L Lier ces inconvénients en proposant un dispositif permettant d'effectuer une commutation de canaux sans perte ou sans apport d'informations sur 3,5 bits. A cet effet le dispositif conforme à L'invention est remarquab Le en ce que chacun desdits canaux est re Lié à l'entrée d'écriture d'une mémoire tampon dont La sortie dé lecture est reliée à une entrée du commutateur sur les signaux de données, le rythme de lecture étant asservi au rythme d'écriture et déphasé par rapport à ce dernier afin d'assurer entre L'écriture et La lecture un interva L Le de temps suffisant pour effectuer la commutation sur le canal de meilleure qualité 30 et pendant Lequel Le rythme d'écriture dudit canal de meilleure qualité est accru, son rythme de Lecture restant inchangé, de façon à rattraper sur quelques bits L'écart de phase desdits signaux de données entre les deux canaux, les informations d'écriture de chaque mémoire tampon étant transmises à un comparateur Logique qui commande,, selon la demande de commutation en cours, Lesdits rythmes d'écriture et la position du commutateur sur Les signaux de données. La description suivante en regard des dessins annexés, Le tout donné à titre d'exemple fera bien comprendre comment L'invention peut être réa Lisée. La figure 1 est un schéma sous forme de blocs du dispositif de commutation selon un mode de réalisation de la présente invention. La figure 2 est un diagramme de temps représentant 10 plusieurs signaux qui apparaissent dans le circuit de commutation conforme à l'invention. Sur le schéma synoptique de la figure 1, deux canaux véhicu Lent à un moment donné La même information numérique avec toutefois un écart de phase pouvant atteindre quelques bits. 15 Chaque canal est porteur d'un train binaire Bini avec i = 1 pour l'un des canaux et i = 2 pour l'autre Des critères extérieurs au dispositif conduisent à déterminer Le canal de meilleure qualité. Selon l'invention, le dispositif permettant 20 d'effectuer La commutation d'un canal sur L'autre sans perte d'information est constitué par: 1 un dispositif mémoire tampon sur chacun des deux canaux. Ce dispositif comporte les registres 1 et 2 qui effectuent une conversion série parallèle sur N bits A cet effet, 25 Les registres 1 et 2 reçoivent respectivement le signal d'horloge Hi de l'information binaire Bin et à travers le diviseur 3, le même signal d'horloge divisé par Ni Les Ni bits en paralèle au rythme d'écriture Hi/Ni sont transmis à l'entrée d'un registre 4 dans lequel s'effectue 30 une transformation parallèle série pour la lecture de l'information binaire Bin à travers l'aiguillage 5, l'ensemble des registres 1, 2 et 4 formant ladite mémoire tampon. une boucle à verroui Llage de phase commune aux deux canaux 35 et constituée par un oscillateur contrôlé en tension 6 au 89/ZH = 8/H &wu 1 q AJ ne senla J;Z jeue np sauuop sel aejuoc ZO au il el Z leuea np 8/ZH S Jnf 41 Joap a W 4 AJ el o Sa Ae eseqd ap uollsoddo ue esliuo Jiqou As uolisuea ue aelo Jluoo nhelellosol GP ( 8 = N) 8/H e Jnoel W atq Aj el eauese 9 Jda, 3 eu 61 l e Z eu 5 a 11 e 1 IR S 94 U Sas Jd SJ /ZH a Jn-1 Jap a L 4 IJ N e (g: ZN) selqlle Jed sulei J 8 ua uodwel ae Jow U e 11 suep si J Je Auo o L 4 liq 'L, oq o'q % úL-q- L-q L-Ie z leue np seeauuop sel ealuow ZV eu 611 el 'ez e Jain 61 l el n S a Jinelllewu el 4 se allenb el IU Op 1 leueo el Jns uoliesnuo 3 ei Jenl:ello,4 p asodoid es uo Cepe J 6 ep es 9 allenb el Iuop lnleo ue Ja aewo 3 J, edp ne esoddns 4 ues 9 Z leue 'I -uolie 4 rluw 3 W sa@de L leue: ne Ile 14 e J sdwe S ap ewe Jt 6 elp e I Ise DZ e Jn 61 e 11 uolle nwuzoo ap epuewep el ep ua Swow ne leilul Pe I À 9 jneal suep I z xneue:) xne sl 4 elae J sdwe S op sawhe J 6 elp Sal USW Al oedsa J uos qz e e sesain 615 sel oz "z ein 61 i e 1 ep sdwae ep sewwe 56 elp sel oa Ae uoslell ue 4 IJ Sp e Jas uo 14 ueaul o 4 uese Jd el op uoliesllea J ep epou el uoles uolt 4 ermswo 3 ep iln Jilio np uesmuuoli Duol el -QI infel Jedwo 3 ne saswsuej 4 uodwe ajiouaw enbeq 3 ap e Jnll J Oap SU Oll WJOJ Uil Se Jl la s Jano 3 Ue uol$elrnuiwo L ap apuemap e 1 U Ole S se N 3 GXO 4 uos seip JO seo S leu 61 S el i Jed sauuop sel Jns e 6 ellln 56 iel úlS le UB s el Jed ase Ld ep a 6 elllnoije^e e 03 noq e 1 ap 5 J 4-uasl seauql J sep 8 e 6 e 1 lln 51 e 1 l '' l N/l H g se 93-Jo Iua Sellan Slueaa ea Je lue Anod l N/l H a Jnl l:iap sw 4 l AJ sel apue 2 wo lnb o L enb 65 ol 1 nrlejedwo O un u N/H aum S Ai ne uodwe I a Jloau el ap Jn 1 l el el la a Jin-l J 3 ap saw Uq LJ sep a J 4 ne,1 no un,1 Jns inlele 1113 sol ep aseqd ep uo 041 soddo ua S U Issl IAJS Sela l S Ule 4 Uel qo uo '6 Jnas Il Alp el SJS Ae J e N Jed eas Al P H le U 61 S el 4 e N Jed sl Alp e H 6 o 10 Joq,p e U 61 S l 89 e 621 eln 6 lle,1 l S Jael J ? S Jsnallle Jed lo 05 a J inb L Jilna 6 ue 1 W un e elt Jos e 1 la b se Jis 16 e J xne eaf le 1 j Ilse ea Si JUG 1 (uop 'H e 11 u L/l t? t ZSSZ On suppose que Les données du canal 1 représentées sur La Ligne A 1 de La figure 2 b ont à L'instant d'écriture to une avance de phase de 1 bit sur celles du canal 2 et que Le rythme d'écriture H 1/8 (N 1 = 8) représenté sur La Ligne Bl de la même figure a un retard de phase de 3 bits sur Le rythme d'écriture H 2/8. Le rythme de Lecture de l'oscillateur contrôlé en tension est représenté sur La Ligne C 1 toujours en opposition de phase par rapport au rythme H 2/8. Lors de la demande de commutation du canal 2 vers le canal 1, La fonction mémoire tampon du canal 1 est forcée à L'instant d'écriture t 1 au rythme d'écriture H 1/7 suivant La représentation en pointillés de la figure, le rythme de Lecture restant inchangé. L'instant d'écriture se déplace donc d'un bit à chaque écriture (t 2, t 3) en transférant Les 8 derniers bits reçus Dans ce cas, il y a nécessairement une position parmi Les 8 possibles qui entraîne une coïncidence des 8 bits entre Les sorties des deux mémoires tampon. Cette co Tncidence qui a Lieu si L'instant d'écriture dans la mémoire 1 apparaît sur le même bit que celui pour lequel L'instant d'écriture apparaît dans la mémoire 2 se produit après un décalage de 3 bits dans Le cas représenté sur la figure 2. Le rythme d'écriture sur le canal 1 est maintenu à H 1/7 pendant toute la phase de recherche durant laquelle L'évolution des données sur le canal 1 est la suivante d_ l c_ b_ 1 ae 1 d_ c bf e_l dl C-l 9-1 f-1 ed_l cd_ 1 h_ 1 9-1 f-1 e_ 1 f- 1 ao h_ 9-1 fg-î b a h_ 1 9-1 o o h _ 1 1 c O bo ao h_l état après décalage après déca Lage après déca Lage initial de-l bit de 2 bits de 3 bits IL faut par ai L Leurs que Le retard ou L'avance de cet instant d'écriture par rapport à L'autre n'excède pas la-moitié de La tai L Le de La mémoire tampon. Dès que la co Tncidence sur 8 bits est acquise, Le 15 signal d'hor Loge d'écriture H 1/8 occupe La position représentée sur La Ligne B'1 de La figure 2 c Les opérations suivantes sont a Lors effectuées: commutation des données dans L'aigui L Lage 5, verrouillage du rythme d'écriture à H 1/8 par L'aiguillage 8, 20 commutation vers l'oscillateur contrôLé en tension-du rythme H 1/8 par L'aigui L Lage 8. Après commnutation, L'oscillateur contrôlé en tension revient Lentement àune position stable d'instant de Lecture en opposition de phase avec L'instant d'écriture ce 25 qui entraîne de La gigue Cette position est représentée sur la ligne C'1 de La figure 2 c. Remarques: 1 La commutation des données a donc Lieu dès La détection d'une co Tncidence sur 8 bits-entre Les deux trajets Sans nuire à La généra Lité de L'invention, i L peut être ajouté un dispositif de comptage n'autorisant La commutation des données qu'après un certain nombre de-co Tncidences sur 8 bits. 2 La gigue créée Lors de la commutation des rythmes peut 35 rendue aussi faible que voulue En effet, a gigue être rendue aussi faib Le que vou Lue En effet, la gigue n'apparaît qu'après commutation des données, il suffit donc de ca Lcu Ler un fi Ltre de bouc Le étroit dans L'osci L Lateur verroui LLé en phase, qui amènera L'horloge de Lecture H/8 à sa position de repos après un temps suffisamment Long. 3 La p Lage d'éga Lisation théorique est 4 bits, mais du fait du temps de propagation des signaux à travers Les circuits Logiques, cette p Lage est réduite à 3,5 bits. op e 6 elllno Jje A e elnoq eun,p ue Aou ne N/l H a m nl Jp e-a Iul AJ lipne l Alae S Se N/H ain Joal aep ewqau J ne a 1-es -Glelle Jed uo 1_euuosuea J el tuen aele ejaisi Besla J aone unp: e Jnll J ao p sauq"l AJ s lpseal s Jole uepuewuo D-enbliol inael Jedwo 3 ip Oi 'L N Jed e 6 ol Jotp e 3 uenba 4 ea-1 pel p puel Jlonb ne oa D Jo -luemalleanue Aa eale lue Anod a Jnlilop aw Aj lpe 1 al '-1 N,ed 'uepuodsea J Joo leueo np l H e 6 ol Joqp aeouanbl, e-i ep Iuerlonb ne le 6 a ea Jnlloa,p eau 4 AJ ne sllq *N ans el@lle Jed-el Jaes uols Ja Auo D eun jueneajea sae Jls 16 eaj ep ealqwesua un,p : aenllisuoo Ise uodwe sealowaw sealpsep eunoeq D anb e D ue $ls J+o Je 3 IL Uo 11 eolpue Ae J el uoles Illsodsla 'Z seauuop ep xneu ls sael ans Ine+e 4 nwu Jo 3 np uoll sod el le eanlao:1,p Seht Jj A sjlpsael snoo ue uoljesnuwwoo ep apueewap el uoles epueuwuo lnb enb 16 ol jnale Jedwow un e saslwsueila luelq uocldwe e-il Oui enbeq 3 ep eain l Joap suoîieu J uo 4 ul sal xneue 3 xnep sael ae Jlue seeuuop ap xneui 61 S s Jlpsep eseqd ap 1-eie,l sjlq senblanb ans jadeatej V uofet ap '96 ueq 4 Dul luei sae J ea Jn Dal op eawq AJ uos 'n J 3 De sa 9 a Jllenb a Jrlilew ap leueo lipnp a Jnl Joaep euq Ah ael leanbel uepued ae 9 +llenb eanealllew ep leue ael jns uolereslnuo el aen, e:l e inod 4 ueslins sd Buo ep elle A Jelul un a Jnj oea el la J eajnl J Da,l eal Jua la Jnssep ulle talujap ae e j Joddea Jed aseqdep ea oanlla ,p eaus 4 w A ne l A- esse luel, eanîoel ep ewq 4 Aj el 'seauuop ep xneu 51 S sael Jns jna Jel nwo: np ae J 4 ue aun O s eqllea Jsa eanope ep ealios el uop uodwe J alowaw eunp ae Jnrl Joap aa Juael e llea J se xneue 3 sllpsep unoeq D enb ao ua esitaeoe Jeo 'lallenb a Jnalllew ep leue D ael Jns eilenb ea Jpuiwm p leueo np uollelntwuoo el ep el Alns luele uolioe J Jo D aelpel 'sllq senblenb a Jpuleaje lue Anod eseqd ep 4 Je Do S un oe Ae slew enbl Jawnu uoli 4 ew Jo 4 ul euimw el luelnolq 4 A xneueo xnap ans slwsueil seuuop ep xneu 61 S sep aellela J uol lsod el ep enbllewo Dne uol Da Jl Jo D el lue Jnsse 1141 sodsia(l ' : SNOILV(ION 3 A 3 d -t 1 ZúSSZ phase commune aux deux mémoires tampon et comportant un oscillateur au rythme H, Ledit rythme de Lecture étant synchronisé en opposition de phase sur Ledit rythme d'écriture, Ledit comparateur Logique commandant éga Lement L'aigui Llage des rythmes d'écriture à L'entrée de La boucle à verroui L Lage de phase.