Brevet FR2553609A1 — publié le 19850419

SYSTEME DE MULTIPLEXAGE NUMERIQUE TEMPOREL ASYNCHRONE A BUS DISTRIBUE La présente invention concerne un système de multiplexage numérique temporel asynchrone à bus distribué. Le mode de multiplexage d'un système de multiplexage numérique temporel asynchrone est intermédiaire entre le mode paquet et le mode circuit Dans un système temporel asynchrone, les voies numériques provenant de différentes sources sont multiplexées dans le temps après avoir été découpées en paquets, comme selon la technique traditionnelle en mode paquet Chaque paquet est constitué d'une étiquette identifiant la voie numérique de source 10 et d'un bloc d'information provenant de la source Par ailleurs, comme selon la technique de multiplexage en mode circuit, chaque paquet a un nombre de bits constant et les paquets sont multiplexés dans des intervalles temporels de trame; aucun contrôle d'erreur ou de flux n'est effectué La technique de multiplexage temporel 15 asynchrone est particulièrement destinée à la conception d'un réseau numérique à intégration de services au sujet duquel peut être cité l'article de COUDREUSE Jean-Pierre, intitulé "Les réseaux temporels asynchrones: du transfert de données à l'image animée", paru dans l'Echo des Recherches, N 112, 2 ème trimestre 1983, pages 20 33 à 48. Plus particulièrement, l'invention a trait à un système de multiplexage temporel asynchrone pour concentrer et multiplexer des voies numériques de sources ayant des débits différents Ces sources sont raccordées le long d'un bus d'interconnexion, comme 25 décrit très brièvement aux pages 47 et 48 de l'article précité, sous le titre "PRELUDE: les bases d'un réseau expérimental". La présente invention a ainsi pour but de fournir un système de multiplexage numérique temporel asynchrone à bus distribué dans lequel l'introduction d'un paquet provenant d'une source active ne 30 requiert pas une demande d'accès provenant de la source afin d'éviter un échange de signaux entre la source et un concentrateur de paquets pour chaque transmission de paquet, et corollairement, afin de permettre un fonctionnement à haut débit du bus -2 transmettant les paquets Le mode de multiplexage des paquets n'exploite pas les périodes d'inactivité des sources pour en multiplexer un plus grand nombre. A cette fin, un système de multiplexage numérique temporel asynchrone comprenant un premier bus unidirectionnel ayant un débit prédéterminé D pour transmettre des paquets incluant chacun une étiquette de source ayant e bits et un bloc ayant b bits de source, plusieurs sources délivrant respectivement des signaux numériques ayant des débits différents compris entre un débit minimal d et un m débit maximal d M inférieur au débit prédéterminé D du premier bus, et plusieurs moyens d'accès raccordant les sources le long du premier bus pour introduire des paquets dans le premier bus à partir des sources respectivement, est caractérisé en ce qu'il comprend des moyens d'allocation localisés à l'extrémité de 15 réception du premier bus pour cohstituer des trames d'étiquettes identifiant des sources, chaque trame ayant une durée T égale à b/d et étant partagée en un nombre N d'intervalles temporels égal m à d M/dm, chaque intervalle temporel ayant une durée O égale à b/d M et incluant une étiquette de source, chaque étiquette d'une même source ayant un débit di étant répétée dans la trame T un nombre de fois ni tel que ni = di/dm lorsque le rapport di/dm est un nombre entier ou tel que ni = 1 + partie entière de (di/dm) lorsque le rapport di/dm n'est pas un nombre entier, en ce que les trames d'étiquettes sont transmises par les moyens d'allocation dans un 25 second bus unidirectionnel distribué à tous les moyens d'accès, et en ce que le moyen d'accès de chaque source transmet un paquet dans le premier bus chaque fois qu'un bloc de b bits provenant de la source est reçu et qu'une étiquette de la source est détectée dans le second bus après la réception du bloc. L'invention sera mieux comprise à la lecture de la description suivante d'une réalisation préférée de l'invention en référence aux dessins correspondants annexes dans lesquels: la Fig 1 est un bloc diagramme schématique du système de multiplexage numérique temporel asynchrone à bus distribué selon 35 l'invention; la Fig 2 montre la structure de trame d'étiquettes; -3 la Fig 3 montre des diagrammes de propagation de paquets dans le premier bus de transmission de paquets; la Fig 4 est un bloc diagramme de l'allocateur du système; la Fig 5 montre des diagrammes temporels de différents signaux produits par l'allocateur; la Fig 6 est un bloc diagramme d'un paqueteur-multiplexeur pour raccorder une source aux deux bus du système; et la Fig 7 montre des diagrammes temporels de différents signaux produits par le paqueteur-multiplexeur. En référence à la Fig 1, le système de multiplexage numérique temporel asynchrone comprend un bus unidirectionnel 1 pour la transmission distribuée de paquets de données à partir de sources de données 21 à 21 vers un concentrateur de données 3 relié à un réseau de commutation temporel asynchrone Chaque source est 15 raccordée au bus 1 à travers un paqueteur-multiplexeur 41 à 4 I. Chaque paqueteur-multiplexeur 41 à 4 I est autorisé à transmettre un paquet de données dans le bus 1 sous la commande d'un allocateur 5 du concentrateur 3 par l'intermédiaire d'un bus unidirectionnel 6 distribué sur chacun des paqueteurs-multiplexeurs. Les sources 21 à 2 I transmettent respectivement des données vers les paqueteurs-multiplexeurs 41 à 41 à travers des voies numériques 71 à 71 ayant des débits d 1 à d I Les débits d 1 à d sont différents entre eux en général, et sont compris entre un débit minimal d et un débit maximal d Les sources 21 à 2 I sont 25 associées respectivement à des processeurs de commande 81 à 81 qui permettent de signaler à un processeur central 9 inclus dans le concentrateur 3 les activations des sources Le processeur central 9 est relié aux processeurs 81 à 8 à travers un réseau étoilé de liaisons bidirectionnelles 901 à 90 dans lequel qui transitent les 30 différents signaux de signalisation entre chaque source et le processeur 9 afin que la source demande l'accès au bus 1 pour transmettre des données et signale ainsi son activation au début d'une communication ou afin que la source signale sa désactivation à la fin d'une communication Les signaux de signalisation sont 35 transmis par exemple selon un protocole connu d'échange de paquets à haut débit du type HDLC à travers le réseau étoilé Dans la suite, on considère le fonctionnement des sources actives après l'échange de signaux de signalisation au début d'une communication. A un instant donné, des sources sont actives et d'autres sources sont inactives. Chacun des paqueteurs-multiplexeurs 41 à 4 I reliés à une source active 21 à 2 I rassemble en paquets Pl à Pl le signal numérique transmis par la voie numérique 71 à 7 de la source active 21 à 2 I Chaque paquet Pl à Pl à transmettre dans le bus 1 est constitué d'un bloc ayant un nombre prédéterminé de bits 10 b = k x e, o k est un entier et d'une étiquette E 1 à EI de source ayant e bits précédant le bloc Une étiquette Ei est un mot binaire représentatif du numéro i de la source Si, o i varie de 1 à I Le bus 1 transporte en mode asynchrone les paquets multiplexès dans le temps délivrés par des paqueteurs-multiplexeurs associés à 15 plusieurs sources actives simultanément ayant reçu une autorisation d'émettre de l'allocateur 5 à travers le bus d'allocation 6. Comme montré à la Fig 2, le bus 6 transporte une trame périodique ayant une durée T et partagé en N intervalles temporels IT 1 à ITN ayant chacun une durée égale à e Chaque intervalle IT 20 est propre à transmettre une étiquette E Les étiquettes E sont multiplexées dans la trame T par l'allocateur 5 en fonction des débits d à d des sources actives. Le débit minimal dm et le débit maximal d des sources, ainsi que les paramètres temporels O et T de la trame sont déterminés en 25 fonction des caractéristiques de transmission du bus de transmission de paquets 1 et des nombres de bits e et b Les caractéristiques du bus 1 sont les suivantes: longueur L des bus 1 et 6 entre le paqueteur-multiplexeur 41 le plus proche du concentrateur 3 et le paqueteur-multiplexeur 4 I 30 le plus éloigné du concentrateur 3; débit réel D du bus 1 nettement supérieur au débit maximal d M afin que le bus 1 puisse transporter des paquets provenant au moins d'une source ayant le débit maximal d M; T = temps unitaire de propagation dans les bus 1 et 6. Dans la Fig 3 est présenté le diagramme de propagation de paquets provenant de quatre paqueteurs-multiplexeurs 4 i' 4 i+ 3 4 I -5 et 41 qui sont autorisés à insérer des paquets dans le bus 1 selon l'ordre indiqué dans la trame formée par l'allocateur 5 et montrée à la Fig 2 L'ordre des autorisations est le suivant: i, i+ 3, I, 1 Si x désigne la distance entre l'allocateur 5 et le i paqueteur-multiplexeur 4 i, la procédure de transmission d'un paquet Pl à partir du paqueteur-multiplexeur 4 i débute par la transmission de l'étiquette E sur le bus 6 pendant un temps de propagation Tx. 1 i puis finit par la transmission du paquet Pl délivré par le paqueteurmultiplexeur 4 sur le bus 1 pendant un temps de 3 propagation Tx Pour que l'allocateur 5 autorise successivement la transmission de paquets à partir de paqueteurs-multiplexeurs quelconques sans chevauchement de paquets, la durée d'allocation et de transmission de paquet O est choisie pour le cas le plus l 5 défavorable selon lequel la transmission d'un paquet Pl issu du paqueteur-multiplexeur 4 I le plus éloigné (distance x I) du concentrateur 3 est suivie par la transmission d'un paquet Pl issu du paqueteur-multiplexeur 41 le plus proche (distance xl) du concentrateur 3 Pour recevoir successivement les paquets P 20 et Pl sans temps mort, ni chevauchement, la relation 0 = 2 Tx I + (e + b)/D 2 Tx 1 doit être satisfaite La relation précédente est déduite d'une analyse du diagramme de la partie de droite de la Fig 3 La relation précédente s'écrit encore O = 2 (x I x 1) + (e + b)/D. La durée O ne dépend donc pas de la longueur totale des bus 1 et 6 mais dépend de la distance L = x I x 1 entre les paqueteurs-multiplexeurs 41 et 4 I aux extrémités. Le temps mort 2 T L dans la durée d'allocation pendant lequel 30 un paqueteur-multiplexeur ne transmet aucun signal numérique, est indépendant du débit réel D sur le bus 1, ce qui permet de concevoir des paqueteurs-multiplexeurs distribués ayant un débit très élevé et utilisant des paquets courts La faible longueur des paquets permet l'emploi de mémoire tampon ayant une faible 35 capacité. Sachant qu'un seul paquet à la fois ne peut être transmis dans un intervalle 0, le débit maximal d M des sources est donc égal à b/0 A contrario, pour qu'un paqueteur-multiplexeur délivre seulement un paquet pendant la durée de trame T, il faut que le 5 débit minimal d de la source correspondante soit égal à m b/T = b/(NO) Pour une source ayant un débit di compris entre le débit minimal d et le débit maximal d M, l'étiquette correspondante m Ei est répétée périodiquement ou non dans la trame T un nombre de fois ni tel que: ni = di/dm si le rapport di/dm est un nombre entier; ou ni = (partie entière de (di/dm)) + 1 si le rapport di/dm n'est pas un nombre entier. Dans le cas o le rapport did n'est pas un nombre entier, le dernier paquet autorisé à être transmis dans la trame T du bus 1 15 par le paqueteur-multiplexeur correspondant comprend un nombre de bits inférieur à p = e+b et peut être transmis tel quel avec des bits de bourrage selon un procédé connu, ou peut être transmis avec une partie du bloc suivant au début de la trame suivante comme on le verra au cours de la description d'un paqueteur-multiplexeur. En se référant maintenant à la Fig 4, l'allocateur 5 comprend une mémoire à accès aléatoire 50 du type RAM La mémoire 50 contient N cellules à e bits chacune, pour mémoriser les N mots d'étiquettes inclus dans une trame T L'allocateur 5 comprend également une base de temps 51 ainsi que des moyens pour écrire les 25 étiquettes associées aux paqueteursmultiplexeurs autorisés à transmettre des paquets dans le bus 1 sous la commande du processeur central 9, et des moyens pour lire les étiquettes écrites dans la mémoire 50 sous la commande de la base de temps en vue de transmettre une trame d'étiquettes dans le bus d'allocation 30 6 Le bus 6 est composé de trois lignes numériques 60, 61 et 62 La ligne 60 transmet les trames d'étiquettes La ligne 61 transmet un signal de présence d'allocation synchrone avec les étiquettes de trames La ligne 62 transmet un signal d'horloge au rythme des bits des étiquettes dans la ligne 60. La base de temps 51 contient une horloge 510, un diviseur de fréquence 511 par 2 e et un circuit logique 512. -7 La sortie 513 de l'horloge 510 délivre un signal d'horloge à la fréquence 2 e/O des bits d'étiquette dans la ligne de transmission 60 La sortie d'horloge 513 est reliée à l'entrée du diviseur de fréquence 511 et à une entrée du circuit logique 512. 5 La sortie 514 du diviseur de fréquence 511 délivre un signal à la fréquence d'allocation 1/0 Les signaux aux sorties 513 et 514 sont montrés dans les deux premiers diagrammes temporels de la Fig 5. La première demi-période de chaque période e du signal à la sortie 514 est propre systématiquement à l'adressage en lecture de la 10 mémoire 50 et au transfert de l'information disponible dans un registre de sortie 54 en fin de demi-période La seconde demi-période de chaque période a est propre, le cas échéant, à l'adressage en écriture et à l'écriture d'une étiquette dans la mémoire 50 L'accès à la mémoire 50 est à cet effet synchronisé 15 alternativement en lecture et écriture par le signal à la sortie 514 du diviseur de fréquence 511. La sortie 514 du diviseur 511 est reliée à une entrée de comptage d'un compteur 52, à une entree de sélection d'entrées d'un multiplexeur à deux entrées 53 et à une entrée du circuit logique 20 512 Le compteur 52 a un cycle égal au nombre N d'intervalles IT dans la trame T, N étant choisi égal à une puissance de 2 Un bus de sortie 520 du compteur ayant N = log 2 N fils fournit les adresses de lecture des cellules contenant les étiquettes successives dans la trame T à l'une des deux entrées du 25 multiplexeur 53 qui les transmet à une entrée d'adresse 500 de la mémoire 50 pendant les premières demi-périodes des périodes e de la trame Une impulsion de chargement montrée dans le troisième diagramme temporel de la Fig 5 marque la transition entre les première et seconde demi-période de chaque période O Chaque 30 impulsion de chargement a une longueur égale à 0/2 e L'impulsion de chargement est fournie par une sortie 515 du circuit logique 512 à une entrée du registre de sortie 54 et ordonne dans le registre de sortie 54 le chargement de l'étiquette adressée en lecture dans la mémoire 50, à travers un bus de sortie à e fils 501 de la mémoire 35 50. Le circuit logique 512 fournit également un signal d'allocation sur la ligne 61, un signal d'horloge sur la ligne 62 et un signal d'horloge sur une sortie 516 pour le transfert en série de l'étiquette à partir du registre 54 vers la ligne 60 Les 5 signaux à la sortie 516 et sur les lignes 60, 61 et 62 sont montrées respectivement dans les quatrième, cinquième, sixième et premier diagrammes temporels de la Fig 5 Les signaux à la sortie 516 et dans la ligne 62 sont issus du signal d'horloge à la sortie 513 de l'horloge Le signal d'allocation dans la ligne 61 est 10 composé de créneaux ayant une largeur de 0/2 et encadrant les étiquettes dans la ligne 60. L'opération d'écriture d'une étiquette dans la mémoire 50 est décidée par le processeur central 9 lorsque celui-ci a reçu une demande de connexion ou une demande de déconnexion de la source 15 correspondante à travers la liaison respective du réseau étoilé 901 à 90. Une demande de connexion d'une source 8 i au débit di consiste pour le processeur central 9 à écrire n fois dans la mémoire 50, l'étiquette Ei de la source 8 i dans ni mots libres, correspondant 20 donc à des intervalles temporels IT libres de la trame T Lorsque le processeur 9 ne trouve pas un nombre suffisant de mots disponibles, il refuse la demande de connexion. A l'inverse, une demande de déconnexion de la source 8 i consiste à effacer dans la mémoire 50 les mots affectés à la source 25 qui sont alors remplacés chacun par un mot prédéterminé, ne contenant par exemple que des bits zéros, différent de tous les mots d'étiquette E 1 à EI. Pour éviter au processeur 9 d'accéder à la mémoire 50 en lecture, la recherche des mots libres pour une connexion ou des 30 mots à effacer pour une déconnexion est effectuée dans une mémoire image de la mémoire 50, localisée dans le processeur 9 Les modifications de ladite mémoire image sont transférées dans la mémoire 50 A un instant donné, certains intervalles temporels IT de la trame T peuvent transporter le mot prédéterminé pour lequel aucun paqueteur-multiplexeur n'est programmé. Les adresses d'écriture des cellules dans la mémoire 50 sont appliquées sélectivement à l'entrée d'adresse 500 de la mémoire 50 par une sortie à N fils 91 du processeur 9 à travers un registre tampon 55, un second bus d'entrée 550 du multiplexeur 53 et le multiplexeur 53 Le processeur 9 dispose du signal de synchronisation délivré par la sortie 514 du diviseur de fréquence 511 Au cours de la première demi-période d'une période 0, le processeur charge le registre 55 avec l'adresse d'écriture, à l'occasion de la préparation d'un cycle d'écriture Pendant la 10 seconde demi-période de la période 0, l'adresse d'écriture est présentée à la mémoire 50, via le multiplexeur 53 L'étiquette à écrire est fournie par le processeur central 9 à la mémoire 50 à travers un bus à e fils 92 Un signal d'écriture dans la mémoire 50 est fourni par une liaison 93 au milieu de la seconde demi-période 15 de la période O Le signal sur la liaison 93 est représenté dans le dernier diagramme temporel de la Fig 5. Un paqueteur-multiplexeur 4 i relié à la source correspondante 2 i à travers la voie numérique 7 i est montré en détail à la Fig 6. La voie 7 iest composée d'une ligne numérique 70 transmettant un 20 signal de données au débit di et d'une ligne numérique 71 transmettant un signal d'horloge à la fréquence d i Le paqueteur-multiplexeur 4 i comprend un circuit de paquetage pour paqueter les bits transmis par la ligne 70 en des blocs de k x e = b bits Le circuit 40 comprend une file d'attente 400 du 25 type FIFO qui reçoit des mots à e bits mis en parallèle par un registre tampon 401 relié à la voie 7 i L'écriture dans la file 400 est rythmée par un signal d'écriture à la fréquence d /e fourni par un diviseur de fréquence 402 par e relié à la ligne 71. Du côté du bus de distribution d'étiquettes 6, le 30 paqueteurmultiplexeur 4 comprend un circuit de détection de l'étiquette Ei assignée à la source 2 i et un circuit de détection de bloc. Le circuit de détection d'étiquette 41 comprend un registre d'entrée 410 à e étages qui mémorise successivement les étiquettes 35 de trame délivrées par la ligne 60 du bus 6 Les étiquettes sont écrites au rythme du signal d'horloge sur la ligne 62 pendant les durées d'allocation 0/2 fournies par le signal d'allocation sur la ligne 61, au moyen d'une porte ET 411 Les étiquettes dans la ligne 60 sont délivrées par un bus de sortie à e fils 412 du registre 410 et sont appliquées à une première entrée d'un comparateur numérique 5 413 Une seconde entrée du comparateur 413 est reliée au bus de sortie à e fils 414 d'un registre 415, tel qu'une mémoire morte REPROM ayant mémorisée l'étiquette Ei Lorsque les contenus des registres 410 et 415 sont égaux, la sortie 416 du comparateur 413 est à l'état " 1 ", ce qui signale qu'un paquet à p = b+e bits peut 10 être introduit dans le bus 1. Le circuit de détection de bloc 42 détecte la mémorisation de k mots à e bits chacun et donc la formation d'un bloc à b bits dans la file 400 et signale qu'un tel bloc peut être transmis-dans le bus 1 en réponse à la détection d'une étiquette Ei dans le bus 6. 15 Le circuit 42 comprend trois bascules 420, 421 et 422 qui changent d'états sous la commande de fronts montants appliqués sur leurs entrées d'horloge. L'entrée de données D et l'entrée d'horloge H de la première bascule 420 sont reliées respectivement à la sortie 416 du 20 comparateur 413 et à la ligne 61 à travers un inverseur 423. L'entrée D et l'entrée d'horloge H de la seconde bascule 421 sont reliées respectivement à une borne de sortie particulière 403 de la file 400 et à la sortie Q de la bascule 420 La borne 403 est au niveau " 1 " lorsque la file 400 contient au moins b bits L'entrée D 25 et l'entrée d'horloge H de la troisième bascule 422 sont reliées respectivement à la sortie Q de la bascule 421 et à une sortie 430 d'une horloge 43 contenue dans le paqueteur-multiplexeur 4 i Le signal d'horloge 430 est à la fréquence D égale au débit réel des bits dans le bus 1. Les signaux à la sortie 403 de la file 400, dans la ligne 61, à la sortie Q de la bascule 420, à la sortie 430 de l'horloge 43 et à la sortie 424 de la bascule 422 sont montrés dans les cinq premiers diagrammes temporels de la Fig 7, lorsqu'une étiquette Ei est détectée après qu'un bloc de b bits ait été enregistré dans la 35 file 400 Le signal à la sortie 424 de la bascule 422 indique la présence d'au moins b bits dans la file 400 et l'allocation d'un intervalle de temps O dans le bus 1 pour introduire un bloc de b bits L'introduction du bloc dans le bus 1 est commandée par un séquenceur 44 à travers un circuit de multiplexage 45 inclus dans le paqueteur-multiplexeur 4 i, dès le déclenchement du séquenceur 44 par le signal en sortie 424 de la bascule 422. Le circuit de multiplexage 45 comprend essentiellement un multiplexeur 450 ayant deux bus d'entrée à e fils chacun et un registre de sortie à e étages 451 relié au bus de sortie à e fils 452 du multiplexeur 450 En réponse au signal de déclenchement à la 10 sortie 424 de la troisième bascule 422, le séquenceur 44 commande via un conducteur 440 à l'état " O " la sélection d'un premier bus d'entrée du multiplexeur 450 relié à la sortie 414 du registre 415 de l'étiquette Ei afin que l'étiquette Ei soit chargée dans le registre de sortie 451 sous la commande d'une première impulsion de 15 chargement sur un conducteur 441 Puis les k mots à e bits "localisés" au fond de la pile 400 sont lus successivement par le séquenceur 44 Le séquenceur commande, via le conducteur 440 à l'état " 1 ", la sélection d'un second bus d'entrée du multiplexeur 450 relié au bus de sortie à e fils 404 de la pile 400 afin que les 20 k mots à e bits soient charges successivement dans le registre de sortie 451 sous la commande de k impulsions de chargement sur le conducteur 441 Les impulsions de chargement ont une largeur égale à 1/D et sont délivrées à une période égale à e/D Les (k+ 1) mots à e bits ainsi lus sont transmis en série sur une ligne numérique 10 25 du bus 1 par la sortie du registre 451 rythmé par un signal d'horloge sur un conducteur 442 comportant (k+ 1) e impulsions à m 9 me fréquence que celle du signal d'horloge 43 et débutant une période d'horloge après la montée du signal à la sortie 424 de la bascule 422 Le signal d'horloge de décalage sur le conducteur 442 est 30 retardé par un circuit à retard 453, de la valeur 6 du temps de positionnement d'un étage du registre 451 et est transmis sur une ligne numérique 11 du bus 1 en synchronisme avec les (k+l)e bits du paquet transmis sur la ligne 10 Les signaux sur les conducteurs 441, 440 et 442 et sur la ligne 10 sont montrés dans les quatre 35 dernières lignes de la Fig 7. Lorsque le comparateur 413 a détecté une étiquette Ei dans la ligne 60 et que le fond de la file 400 contient un nombre de mots à e bits inférieur à k, aucun signal de déclenchement du séquenceur 44 n'est fourni par la sortie 424 de la troisième bascule 422. 5 Cette condition est due par exemple à une période de non transmission momentanée de données par la source 2 sur la ligne 70 ou, d'une manière générale, à un asynchronisme entre la transmission des étiquettes E dans la ligne 60 et l'apparition de ke bits dans la file 400 Entre la détection de l'étiquette 10 précédente E ne déclenchant pas le séquenceur et la détection de 1. l'étiquette suivante E dans la ligne 60, le niveau de ke bits dans la file 400 peut être dépassé Il faut donc que la capacité de la file soit supérieure à ke = b bits. Dans le cas o les autorisations d'accès au bus 1, 15 c'est-à-dire les étiquettes E, sont émises dans le bus 6 d'une manière rigoureusement périodique et que le nombre d'étiquettes Ei par trame T est strictement égal à di/dm, comme indiqué par les étiquettes E dans les trames de la Fig 2, un déphasage constant existe entre les comparaisons positives dans le comparateur 413 et 20 la mémorisation de ke bits dans la file 400 Au pire, le déphasage peut être égal à la durée d'un bloc La capacité de la file 400 est donc au moins égale à 2 b = 2 ke bits En pratique, la capacité de la file 400 est choisie supérieure à 2 b bits afin d'assouplir la structuration de la trame et, en particulier, afin d'autoriser une 25 répartition non périodique des étiquettes à l'intérieur de la trame, comme indiqué par l'étiquette Ei+ 3 dans les trames de la Fig 2. Le système de multiplexage numérique temporel asynchrone à bus distribué selon l'invention est destiné notamment à un réseau local 30 d'entreprise ou d'une installation d'un abonné à raccorder à un réseau numérique à intégration de services (RNIS) à travers le concentrateur 3 Chaque source constitue des moyens d'émission de données inclus dans un terminal du réseau local Le débit de chaque source peut être: égal à quelques kbit/s pour des données de télécopie par exemple; ou compris entre 64 kbit/s et 1 Mbit/s pour la transmission numérique de son à moyenne ou haute fréquence; ou de l'ordre de 100 Mbit/s pour la transmission d'images animées. Selon un exemple particulier de réalisation, les valeurs de paramètres définies dans la description ci-dessus sont: longueur L = x I x 1 = 50 mètres; débit réel D du bus 1 = 250 M bit/s; temps unitaire de propagation r dans les bus 1 et 10 6 = 5 ns/m; nombre e de bits par étiquette = 8 bits; nombre de bits ke par bloc: b = ke = 15 x 8 = 120 bits; nombre de bits par paquet 15 p = e + ke = 128 bits; durée d'allocation O = 1 ps; nombre N d'intervalle IT dans une trame 2 N 214 2 N = 214 = 8192; débit maximal d M de source = b/e = 120 M bit/s; 20 débit minimal d de source = b/(NO) = 14,6 kbit/s. m R E V E N D I C A T I O N S 1 Système de multiplexage numérique temporel asynchrone comprenant un premier bus unidirectionnel ( 1) ayant un débit prédéterminé D pour transmettre des paquets incluant chacun une étiquette de source (Ei) ayant e bits et un bloc ayant b bits de source, plusieurs sources ( 2 i) délivrant respectivement des signaux numériques ( 7 i) ayant des débits différents (di) compris entre un débit minimal d et un débit maximal d M inférieur au débit prédéterminé D du premier bus, et plusieurs moyens d'accès ( 4 i) raccordant les sources ( 2 i) le long du premier bus ( 1) pour introduire des paquets dans le premier bus à partir des sources respectivement, caractérisé en ce qu'il comprend des moyens d'allocation ( 5) localisés à l'extrémité de réception ( 3) du premier bus ( 1) pour constituer des trames d'étiquettes (Ei) identifiant des sources ( 2 i), chaque trame ayant une durée T égale 15 à b/dm et étant partagée en un nombre N d'intervalles temporels (IT) égal à d M/dm, chaque intervalle temporel ayant une durée O égale à b/d M et incluant une étiquette de source, chaque étiquette d'une même source ayant un débit di étant répétée dans la trame T un nombre de fois ni tel que ni = di/dm lorsque le rapport di/dm 20 est un nombre entier ou tel que ni = 1 + partie entière de (di/dm) i i m lorsque le rapport di/dm n'est pas un nombre entier, en ce que les trames d'étiquettes sont transmises par les moyens d'allocation ( 5) dans un second bus unidirectionnel ( 6) distribué à tous les moyens d'accès ( 4 i) et en ce que le moyen d'accès ( 4 i) de chaque source 25 ( 2 i) transmet un paquet dans le premier bus ( 1) chaque fois qu'un bloc de b bits provenant de la source est reçu et qu'une étiquette (Ei) de la source ( 2 i) est détectée dans le second bus ( 6) après la réception du bloc. 2 Système conforme à la revendication 1, caractérisé en ce 30 que la durée O des intervalles de temps (IT) dans les trames (T) est égale à (e+ b)/D augmentée d'une durée égale à deux fois le temps de propagation (TL) dans le premier et le second bus ( 1, 6) entre le moyen d'accès ( 41) le plus proche des moyens d'allocation ( 5) et le moyen d'accès ( 4 I) le plus éloigné des moyens d'allocation ( 5). 3 Système conforme à la revendication I ou 2, caractérisé en ce que le moyen d'accès ( 4 i) de chaque source ( 2 i 3 comprend des moyens ( 4 i) pour détecter l'étiquette (E) de la source ( 2 i) dans le second bus ( 6), des moyens ( 40) pour paqueter les bits délivrés au fur et à mesure par la source ( 2 i) en des blocs de b bits, des moyens ( 42) pour détecter la formation d'un bloc (b) afin de délivrer un signal de déclenchement ( 424) en réponse à la détection 10 d'une étiquette (Ei) de la source succédant à la formation d'un bloc, et des moyens ( 44, 45) pour transmettre un paquet constitué par l'étiquette de la source et le bloc détecté dans le premier bus ( 1) en réponse au signal de déclenchement ( 424). 4 Système conforme à la revendication 3, caractérisé en ce 15 que les moyens pour paqueter ( 40) dans le moyen d'accès ( 4 i) comprennent une file du type FIFO ( 4003 ayant une capacité au moins égale à 2 b bits. Système conforme à l'une quelconque des revendications 1 à 4, caractérisé en ce que les moyens d'allocation ( 33 comprennent 20 une mémoire ( 50) pour mémoriser à N adresses des étiquettes (E) constituant une trame (T), des moyens ( 51, 52, 53) pour fournir systématiquement N adresses de lecture des étiquettes mémorisées pendant les premières demipériodes des périodes 6 de la trame afin d'introduire les étiquettes lues (Ei) dans le second bus ( 6) pendant les secondes demi-périodes des périodes e respectivement, et des moyens ( 9, 53, 55, 56) pour fournir sélectivement une adresse d'écriture d'étiquette pendant l'une des secondes demi-périodes des périodes O afin d'écrire dans la mémoire ( 50) l'étiquette pendant la seconde demi-période de la période e 30 suivante. 6 Système conforme à la revendication 5, caractérisé en ce que le second bus ( 6) comprend en outre une ligne numérique ( 61) pour transmettre des créneaux synchrones avec les étiquettes (Ei) de trame (T) transmises pendant les secondes demi-périodes des 35 périodes 8, et délivrés par les moyens pour fournir les N adresses de lecture ( 51, 52, 53).