Brevet FR2558319A1 — publié le 19850719

La présernte invention concerne un dispositif de réception de dcnnées numériques destiné à recevoir un signal porteur modulé par des données. L'inventi-cn s'applique spécialement au cas dans lequel les données sont transmises en mcdulation par saut de phase (PSK) ou en mcdulationr. d'ampliude en qua- drature (QAM). Dans les modems numériques rapides actuels, en particulier dans des réseaux multipcints, le débit effec- tif de dcnnées dépend fcrtement du temps de démarrage du réepeteur du modem. Il est donc avantageux que le temps de démarrage scit aussi court que possible. -Les modems rapides actuels peuvent foncticnner a des vitssSes s'élevant jusqu'à 9600 bits par seconrde. Avec de tels modems rapides, les distorsions d'amplitude et de retard qui se produisent sur des lignes téléphonri- ques sont beaucoup plus élevées qu'avec des modems moins rapides, à cause de la largeur de bande ccnsidérablement plus grande qu'ils utilisent. De plus, du fait de la plus grande sensibilité de tels modems à n'importe quelle sor- te de perturbation, il est souhaitable de réaliser une syn- chronisaticn rapide et precise du récepteur, avant l'ini- tialisaticn de l'égaliseur du modem. On connaît d'après le brevet des E.U.A. no 4 039 748 un récepteur destiné à la réception de dcn- nées numériques qui comprend un dispositif de synchrcnisa- tionr. destiné à régler la phase de signaux d'horloge d'échan- tillcnnage. Dans un mode de réalisation qui est décrit dans le brevet des E.U.A. précité, un dispositif de synchrcnisa- trin, qui comprend une paire de filtres récursifs à bande étroite, utilise une séquence d'initialisation consistant en une série de valeurs + 1, -1, +1......, pour assurer la synchronisation initiale du récepteur. L'appareil connu présente l'inccnvénient qui consiste en ce que le dispositif de synchronisation est lent à réaliser une initialisation précise de la synchronisation, c'est-à-dire que le dispc- sitif souffre de ce qu'on appelle des effets de mise en fonction. Un but de l'inventicn est de procurer un récep- teur de données numériques destiné à recevoir des données modulées dans lequel l'inconvénient précité est atténué. L'invention procure ainsi un dispositif de ré- ception de données numériques destiné à recevoir un signal porteur modulé par des données, comprenant des moyens d'échantillonnage conçus de façon à échantilclonner le si- gnal reçu, un oscillateur à phase commandée conçu de fa- çon à définir les instants d'échantillonnage auxquels le signal reçu est échantillonné, des moyens convertisseurs analogique-numérique connectés aux moyens d'échantillonnage et conçus de façon à produire une représentation numérisée du signal échantillonné, et des moyens de commande de syn- chronisation qui sont sensibles à un signal de sortie des moyens convertisseurs analogique-numérique et qui ont une sortie connectée à une entrée de commande de l'oscillateur à phase commandée, dans lequel les moyens de commande de synchronisation comprennent des moyens de transformation de signal comprenant des premier et second circuits de filtres de Transformation de Fourier Discrète conçus de façon à produire des premier et second signaux complexes sous la dépendance de la corrélation entre le signal d'entrée et des première et seconde fréquences prédéterminées, générées localement, ayant respectivement des valeurs fc Rfb et fc + Y2fb en désignant respectivement par fc et fb la fré- quence porteuse et la fréquence de modulation, ces premier et second signaux complexes étant appliqués à des moyens mul- tiplicateurs par le conjugué complexe qui produisent un si- gnal de sortie complexe, ce signal de sortie complexe étant appliqué à des moyens de conversion conçus de façon à appli- quer un signal de réglage à l'entrée de ccmmande de li'oscil- lateur à phase commandée. On trouve qu'un récepteur de données ccnfcrme à l'invention présente un réglage de synchronisation rapi- de. Un avantage supplémentaire consiste en ce que l'opéra- tion de synchronisation est relativement insensible à la dégradation par la distorsion de la ligne. Dans le mode de réalisation préféré, les don- nées peuvent être transmises à une cadence de modulation normale ou à une cadence de modulation réduite. Des cir- cuits de Transformation de Fourier Discrète (TFD) sont pré- vus en correspondance avec les cadences de mcdulation pos- sibles, et on utilise les signaux de sortie des circuits de TFD pour déterminer la cadence de modulation courante. On détermine en outre si le signal reçu correspond à une séquence d'apprentissage ou à des données. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation, don- né à titre d'exemple non limitatif. La suite de la descrip- tion se réfère aux dessins annexés sur lesquels: La figure 1 montre un récepteur de modem compcr- tant un circuit d'initialisation de synchronisation; Les figures 2A et 2B montrent des tracés de den- sité spectrale de puissance pour des signaux d'apprentis- sage, respectivement à la cadence de modulation normale et à une cadence de modulation réduite; La figure 3 est un tracé représentant la réponse en fréquence (atténuation) d'un circuit de Transformation de Fourier Discrète; La figure 4 est un schéma synoptique du circuit d'initialisation de synchronisation qui est incorporé dans le récepteur de modem de la figure 1; La figure 5 est un schéma synoptique d'un circuit de Transformation de Fourier Discrète; La figure 6 est un schéma synoptique du circuit détecteur de cadence/sélecteur qui fait partie du circuit d'initialisation de synchronisation qui est représenté sur la figure 4; La figure 7 est un schéma synoptique d'un cir- cuit de détermination de lcr.gueur au carré qui fait par- tie du circuit détecteur de cadence/sélecteur représenté sur la figure 6; La figure 8 est un schéma synoptique du circuit détecteur de segment de phase qui fait partie du circuit d'initialisation de synchronisation qui est représenté sur la figure 4; La figure 9 est un diagramme de phase illustrant le fonctionnement du circuit détecteur de segment de phase, représenté sur la figure 8; et La figure 10 est un schéma synoptique du circuit convertisseur de déphasage en décalage dans le temps qui est représenté sur la figure 4. En considérant tout d'abord la figure 1, on voit les principaux composants d'un récepteur de'modem destiné à recevoir des signaux modulés en phase, dans lequel est incorporé le dispositif de l'invention. Le signal en ligne qui est reçu est appliqué à un circuit de commande automa- tique de gain (CAG) 2, qui applique sur une ligne de sortie 3 un signal ayant un niveau normalisé. Le signal présent sur la ligne 3 est échantillonné par un circuit d'échantil- lonnage 4 avec une cadence d'échantillonnage f qui est un - s multiple i de la cadence de modulation fb' Les échantillons de signal analogique résultants présents sur une ligne 5 sont appliqués à un convertisseur analogique-numérique 6. Les échantillons numérisés présents sur une ligne 7 sont trai- tés par un circuit de transformation de Hilbert 8, pour don- ner un signal de sortie sous la forme d'un signal complexe dont la partie réelle est le résultat du filtrage passe-ban- de des échantillons présents sur la ligne 7, et dont la par- tie imaginaire est la transformée de Hilbert (avec un dépha- sage de 900) du résultat du filtrage. Un sélecteur d'échan- tillon 10 transfère un échantillon sur i vers un démodulateur i1 (i est le rapport entre la cadence d'échantillon et la cadence de modulation), ce qui transforme le traitement par échantillon en un traitement par symbole. Il faut nc- ter qu'un symbole est transféré pour chaque intervalle de modulation. Le sélecteur d'échantillon 10 est commandé par un circuit de commande d'échantillcnneur 21. Le signal ré- sultant est démodulé dans le circuit démodulateur 11. Le signal démodulé est égalisé par un égaliseur 12 et il est appliqué à un détecteur de données 13 pour produire un si- gnal de sortie données. Les circuits 8, 10, 11, 12 et 13 sont d'un type utilisé de façon classique dans des récep- teurs de modem de transmission de données, et on ne les dé- crira pas en détail. L'instant d'échantillonnage dans le circuit d'échantillonnage 4 est déterminé par un circuit oscilla- teur à phase commandée (OPC) 19. La phase du circuit OPC 19 est commandée par une entrée 18 qui fournit un signal représentant une valeur à 8 bits, m, qui représente un dé- phasage pour l'horloge d'échantillon. Brièvement, le cir- cuit OPC 19 peut comprendre un compteur qui divise une horloge à 2,034 MHz jusqu'à une fréquence égale au double de celle de l'horloge d'échantillcn à 9600 Hz. Une fois par baud, ce compteur est prépcsitionné à la valeur m pour ccmp- ter un intervalle d'échantillon. Pendant les intervalles d'échantillon restants, le compteur est automatiquement pré- positionné à une valeur nominale m-ncm qui, dans le mode de réalisation présent, est l'équivalent binaire du nombre décimal 120, du fait que (2304)/2(9,6)=120. Un circuit détecteur d'énergie 20 détecte le dé- but d'un signal en ligne entrant. Lorsque le niveau d'éner- gie du signal présent sur la ligne 1 dépasse un certain seuil, le circuit détecteur d'énergie 20 applique un signal de sortie à un circuit de commande de récepteur 22, qui ac- tionne les commutateurs 14 et 15 pour les placer dans la po- sition représentée, ce qui met en fonction un circuit d'ini- tialisation de synchronisation 17. On décrira ci-après de façon plus détaillée le circuit d'initialisation de syn- chronisation 17. Pendant la réception de données faisant suite à une séquence d'apprentissage, les commutateurs 14 et 15 sélectionnent un circuit de récupération de syr.- chrcnisation 16. Le circuit de récupération de synchronisa- tion 16 détermine la valeur m du signal pendant la récep- tion de données, pcur fournir une informaticn de synchrcni- sation optimale pour l'échantillonnage. Cependant, du fait que le circuit de récupération de synchronisation 16 ne fait pas partie de l'invention, on ne le décrira pas davan- tage ici. La première partie du signal reçu sur la ligne 1 est une séquence d'apprentissage de récepteur qui est 1S formée par un nombre prédéterminé de symboles de données avec deux phases qui alternent et sont modulées à une cadence fb sur la fréquence porteuse fc. Dans le mode de réalisation préféré, on utilise deux cadences de modulation sur des fréquences porteuses différentes. On utilise une cadence de modulation "normale" f = 2400 Hz sur une porteuse à 1700 Hz pour des cadences b de transmission à pleine vitesse et à demi-vitesse qui sont respectivement de 9600 bits/seconde et de 4800 bits/seconde. Dans un but de diagnostic, on utilise une cadence de modula- tion "réduite" de 1200 Hz sur une porteuse fc = 1800 Hz, qui correspond à une cadence de transmission de 1200 bits/ seconde. A la cadence de modulation normale de 2400 Hz, les alternances de phase sont formées par des sauts de phase de -135 degrés pour 9600 bits/seconde et de -90 degrés pour 4800 bits/seconde. La figure 2A montre la densité spectrale de puissance de la première partie du signal d'apprentissage. Des composantes spectrales de niveau élevé apparaissent à f = 500 Hz, f2 = 2900 Hz et à la fréquence porteuse fc = 1700 Hz. Il faut noter qu'on calcule fl et f2 de la ma- nière suivante fl = f - Y2f.b f2 fc + Yfb A la cadence de modulation réduite, les alter- nances de phase sont formées par des sauts de phase de -180 degrés. Ceci donne le spectre représenté sur la fi- gure 2B, avec des composantes spectrales de niveau élevé à fl = 1200 Hz et f2 = 2400 Hz. La reconnaissance de la cadence de modulation. est basée sur la différence entre les spectres. Si au dé- but d'un signal d'entrée aucun signal d'apprentissage n'est reçu, le spectre ne contient pas la ccmbinaison pré- citée de raies spectrales de niveau élevé. Ainsi, si un signal de données embrouillé est reçu, le spectre sera re- lativement plat. On peut cependant toujours faire la discri- mination entre le signal et un signal de bruit entrant en utilisant le niveau de la composante de fréquence porteuse qui,.sur une certaine durée, sera plus élevé pour un signal de données embrouillé que pour du bruit. On utilise les caractéristiques des spectres de signaux entrants pour l'initialisation de la synchroni- sation. La différence de phase entre les composantes f et f2 (0 = 02 - 01) fournira une mesure du réglage optimal de la synchronisation d'échantillon. Lorsque la phase de l'hor- loge du récepteur est décalée sur une durée 0/(2lrfb), on trouve qu'une synchronisation optimale est réalisée. Dans le mode de réalisation préféré, le nombre d'alternances reçues est de 18, ce qui convient pour l'ap- prentissage d'un modem à 9600 bits par seconde. Avec la ca- dence de modulation normale de fb= 2400 Hz et une cadence d'échantillon de f = 9600 Hz, 72 échantillons seulement S sont disponibles pour l'initialisation de la synchronisation, du fait que f s/fb x18 = 72. Comme on le décrira ci-après de façon plus dé- taillée, le mode de réalisation présent utilise un filtre de Transfcrmatiron de Fcurier Discrète (TFD) pour mesurer la corrélation du signal d'entrée avec une fréquence générée localement, conformément à l'équation: n-1 (PQ)f= A(k).(cos(2rkf/fs),sin(2Trkf/fs) k=0 dans laquelle: (P,Q)f= parties réelle et imaginaire de la composante de TFD de fréquence f A(k) = échantillon d'entrée k f = fréquence générée localement f = fréquence d'échantillon s n = nombre d'échantillons Le signal de sortie du filtre de TFD est un vecteur dont l'angle représente la différence de phase entre la fréquen- ce générée localement et la composante de fréquence apprc- priée dans le signal d'entrée. La longueur du vecteur de sortie est une mesure de la puissance relative de cette composante. La figure 3 montre un tracé de la réponse en fréquence d'un filtre de TFD pour f = 500 Hz, fs= 9600 Hz et n = 48. Pour ces valeurs, la résolution du filtre est de 200 Hz. Comme on peut le voir clairement, les autres composantes de fréquence à des intervalles de 200 Hz de la fréquence f (comprenant les fréquences de 1700 et 2900 Hz) sont complètement supprimées. Les filtres de TFD pour les autres composantes de fréquence qui interviennent (1200, 1700, 2400, 2900 Hz, n=48, fs = 9600 Hz) présentent des caractéristiques similaires, c'est-à-dire que: un filtre de TFD pour 1200 Hz supprime la fréquence de 2400 Hz; un filtre de TFD pour 1700 Hz supprime les fréquences de 500 et 2900 Hz; un filtre de TFD pour 2400 Hz supprime la fréquence de 1200 Hz; et un filtre de TFD pour 2900 Hz supprime les fréquences de 500 et 1700 Hz. Un avantage de cette cG.figuraticnr. consiste en ce qu'elle ne nécessite aucun filtre réjecteur au voisinrage de la fréquence porteuse, ce qui élimine les effets de mise en fonction. En outre, il n'est pas nécessaire de redresser le signal d'entrée pour produire une ccmpcsante de caden- ce de modulation. La figure 4 montre les éléments fondamentaux du circuit d'initialisation de synchronisation 17 de la figu- re 1. Le circuit 17 comprend un module de circuit de TFD 23 qui utilise 48 échantillons numérisés du signal reçu pour produire les vecteurs (P, Q) f appropriés. Pour le modem à 9600 bits par seconde du mode de réalisation pré- féré, on calcule ces vecteurs pour les composantes de fré- quence de 500, 1200, 1700, 2400 et 2900 Hz. On applique les vecteurs à un circuit détecteur de cadence/sélecteur 24 qui comporte un circuit logique de décision qui évalue les vecteurs produits par le module de circuit de TFD 23 et qui détermine la cadence de modulation et le type du signal qui est reçu. Un signal ETAT est trans- mis au circuit de commande de récepteur 22 et contient une information qui concerne la cadence de modulation reçue (MR), qui indique si une séquence d'apprentissage a été reçue (T) et qui, dans le cas de l'absence d'apprentissage, indique si un signal de données ou un signal de bruit a été reçu (D). En outre, le circuit 24 sélectionne les deux vec- teurs des composantes de fréquence f1 et f2 qui correspondent à la cadence de modulation détectée. Les deux vecteurs sont multipliés dans un multi- plicateur par le conjugué complexe 25 pour produire un vec- teur (P, Q) T' On notera qu'un multiplicateur par le conju- gué complexe est un circuit qui multiplie un nombre complexe par le conjugué d'un autre nombre complexe. La phase 0 de ce vecteur (P,Q) T est égale à la différence de phase entre les vecteurs (P,Q)fl et (P,Q)f2 et on l'utilise pour le ré- glage de la synchronisation d'échantillon. Pour réaliser une synchrcnisaticr, cptimale, la phase de l'horloge de récepteur doit être décalée sur une durée 0/(2rfb), en exprimant 0 en radians. Pour la syr.- chrcnisaticn entre un échantillon et un élément de signal, chaque décalage de 1/f correspond à un décalage d'un s échantillon. Le plan de phase est dcnc divisé en f /f seg- s b ments, numérotés 1; pour la cadence de modulation normale de 9600 bits par seconde, un segment correspond à 90 .Un détecteur de segment 26 détermine dans quel segment se trouve le vecteur (PQ)T' Le circuit de commande d'échan- tillon 21 (figure 1) utilise le résultat 1 pour sélection- ner l'échantillon correct pour la synchronisation d'élé- ment de signal (symbole). Dans le circuit détecteur de segment de phase 26, le vecteur (PQ) T est soumis à une rotation sur 1 segments, de façon qu'il se trouve dans le premier seg- ment entre les lignes -(fb/fS).180 et +(fb/fs).180 . Ainsi, pour le modem à 9600 bits par seconde, le vecteur qui a subi la rotation se trouve entre +450 et -45 . Le vecteur qui a subi la rotation est désigné par (x.y)T. Un convertisseur de déphasage en un décalage dans le temps, 27, détermine la phase du vecteur (x.y)T et il la convertit en une valeur de compteur m. Lorsque la valeur m est appliquée au circuit OPC 19, elle produit un décalage des instants d'échantillonnage de façon à réaliser une synchronisation optimale. La figure 5 montre un mode de réalisation d'un circuit de filtre de TFD pour une composante de fréquence caractéristique. Le circuit de filtre de TFD consiste en une partie inférieure 23A formant un oscillateur local des- tiné à générer des termes en sinus et en cosinus, et en une partie supérieure 23B formant un corrélateur. L'oscillateur local 23A consiste en un élément de retard 28 et en un mul- tiplicateur 29. L'élément de retard 28 applique un retard égal à 1/fs à une valeur complexe. Il faut noter que dans un 1l mode de réalisation pratique, des quantités à valeurs complexes sont représentées par des paires de quantités à valeurs réelles, sous la forme de signaux numériques.Il faut en outre noter que les divers élémer.nzs de circuit de traitement, comme les additicnneurs, les multiplicateurs et les circuits de retard, peuvent être mis en oeuvre au moyen d'un circuit intégré consistant en un processeur de sigr.al numérique. Sous l'effet de la détection d'énergie dans le circuit 20 sur la figure 1, le circuit 28 est ini- tialisé, par exemple avec le vecteur (1,0) correspondant au terme (cos, sin) dans l'équation (1) pour k=O. A cha- que intervalle d'échantillon, l'élément de retard 28 est mis à jour avec le résultat d'une multiplication complexe effectuée dans le multiplicateur 29, qui correspond au pro- duit du contenu courant de l'élément de retard 28 et du vecteur constant (c,s)f. La valeur de ce vecteur est: (c,s)f = (cos(2lrf/fs), sin (27rf/fs) ) en désignant par f la fréquence qui doit Etre générée. Chaque échantillon A(k) sur la ligne 7 est mul- tiplié dans un multiplicateur 30 par la valeur instantanée présente dans l'élément de retard 28. Un élément de retard 31 mémorise le signal de sortie du circuit de filtre TFD. Le contenu courant de l'élément de retard 31 est additionné dans un additionneur 32 au signal de sortie du multiplica- teur 30, pour produire une nouvelle valeur instantanée de (P,Q)f. Ce résultat est à nouveau mémorisé dans l'élément de retard 31. On évalue 48 échantillons d'entrée (n=48 dans la formule 1) pour obtenir une mesure rapide de la ccm- posante de fréquence. Dans le mode de réalisation présent, cinq circuits correspondant à la figure 5 sont incorporés dans le module de circuit TFD 23 de la figure 4. Les fré- quences générées localement sont les suivantes:500, 2900, 1200, 2400 et 1700 Hz. Les résultats pour n=48 sont les vec- teurs (P,Q)500, (P,Q)2900' (P'Q)1200' (PQ)2400 et (PQ)1700' Tous les résultats sont transmis au zircuit détecteur de cadence/sélecteur 24 (figure 4). Le circuit détecteur de cadence/sélecteur 24, figure 6, comprend trois détecteurs de niveau 100, 109 et 111, un circuit ET 112, un circuit OU 114 et un commuta- teur 108. Le détecteur de niveau 100 produit un signal de sortie MR qui est à l'état bas si la cadence de modu- lation normale est reçue et qui est à l'état haut si le signal d'apprentissage avec la cadence de modulation rédui- te est reçu. Ceci est accompli par l'évaluation des deux composantes spectrales (P,Q)200 et (PQ)2400 qui sont ca- composantes 1200 '2400 ractéristiques de la séquence d'apprentissage à cadence réduite (voir la figure 2B). Les circuits 101 et 102 pro- duisent respectivement les longueurs au carré des vecteurs (P'Q)1200 et (P,Q)2400' La somme de ces longueurs L(FBR), produite par un additionneur 105, est comparée avec une valeur de seuil FBTH dans un comparateur 107. Si-L(FBR) est supérieure à la valeur de seuil, on considère qu'il s'agit de la séquence d'apprentissage à cadence réduite et le signal MR passe à l'état haut. Le signal MR commande le commutateur 108 d'une manière telle que si MR est à l'état haut, les signaux d'entrée (P'Q)1200 et (P,Q)2400 sont sélectionnés en tant que signaux de sortie (c'est-à-dire que les vecteurs corres- pondant à la cadence de modulation réduite sont sélection- nés pour un traitement ultérieur). Au contraire, si MR est à l'état bas, les vecteurs (PQ)500 et (P,Q)2900 correspon- dant à la cadence de modulation normale sont sélectionnés pour un traitement ultérieur. Le détecteur de niveau 109 produit un signal de sortie 110 qui est à l'état haut si la somme L(NR) des lon- gueurs au carré des vecteurs de cadence normale (P,Q)500 et (PQ)2900 est supérieure à la valeur de seuil NRTH. * Le détecteur de niveau 111 compare la longueur au carre du vecteur (P,')170' corresprondant à la pcrueu- se à cadence de modulation normale, avec une valeur de seuil 1700TH. Ur. signal de sortie D à l'état haut indi- que qu'un signal de données est reçu; si D est à l'état bas, on considère que le signal reçu est du bruit. En combinant les signaux de sortie des détec- teurs de niveau, on peut déterminer si le signal reçu est un signal d'apprentissage cu un signal de données. Le si- gnal de sortie 113 de la porte ET 112 est à l'état haut dans le cas de la réception d'une séquence d'apprentissage à cadence de modulation normale (voir la figure 2A). Le signal MR et le signal présent sur la ligne 113 sont appli- qués à la porte OU 114 pour produire un signal de sortie T qui est à l'état haut pendant la réception d'une sé- quence d'apprentissage à cadence normale cu à cadence ré- duite. Le tableau 1 résume la façon dont on interprète les signaux de sortie. Tableau 1 MR T D ETAT CORRESPONDANT AU SIGNAL RECU O 1 X signal d'apprentissage à cadence de modu- lation normale 1 1 X signal d'apprentissage à cadence de modu- lation réduite O O 1 signal de données à cadence normale O O O bruit ou signal de données à cadence ré- duite La figure 7 montre un mode de réalisation du cir- cuit 101 qui produit le carré de la longueur du vecteur cor- respondant à la valeur complexe appliquée à son entrée 115. On effectue ceci en élevant au carré la partie réelle P du signal d'entrée en 117, et la partie imaginaire Q en 118. En faisant la somme de ces carrés dans un additionneur 119, on obtient le carré de la longueur du v-ecteur d'entrée.'Le circuit 102 et les autres circuits représentés sur la figure 6 qui produisent des signaux de sortie de longueur de vecteur au carré ont une structure similaire. Le détecteur de segment de phase 26 qui est représenté sur la figure 8 produit un signal de sortie complexe (x, Y)T et un signal de sortie 1 (=O, 1, 2 ou 3). Le signal (x, Y)T est une version du signal d'entrée (P'Q)T qui a subi une rotation de phase. La rotation est telle que la phase de (x,y)T est à l'intérieur d'une plage de 450 par rapport à la ligne de référence 0 . Le signal de sortie 1 indique combien de multiples de 90 ont été appliqués pour obtenir la phase désirée de (x,y)T. Pour déterminer le déphasage à appliquer, on fait tout d'abord tourner de 450 le signal d'entrée (P,Q)T' On effectue ceci par multiplication dans un cir- cuit multiplicateur 150 avec un vecteur constant qui est appliqué sur une ligne 151. Ainsi, au lieu de comparer (P'Q)T avec des limites n.90 + 45 , on peut comparer (P,Q)TRavec des limites n.90 , ce qui est équivalent à une détermination des signes des parties réelle et imaginaire de (P,Q)TR.Cette détermination est représentée dans le Ta- bleau 2 et elle a lieu dans le décodeur 152. Tableau 2 Im (PQ)TR Re(P,Q)TR 1 SELOUT + + O 00 + 1 -900 _* _ + 2 -180 + 3 -2700 Le signal de sortie 1 est appliqué à un circuit sélecteur 153 qui sélectionne un vecteur parmi quatre vec- teurs constants possibles (155, 156, 157, 158) et qui présente en sortie le vecteur sélectionné, sous la forme du si- gnal SELOUT. Les quatre vecteurs constants représentent des déphasages de 0 , -90 , -1800 et -2700. La multiplication de SELOUT avec le signal d'entrée (PQ)T dans l'élément 154 donne un nouveau vec- teur (xy)T avec une phase qui a tourné d'une quantité correspondant au signal SELOUT. La figure 9 représente d'une manière graphique le processus de normalisation de phase. La région hachurée o10 représente le quadrant dans lequel doit se trouver (x,y)T. Les lignes en pointillés sont les limites par rapport aux- quelles on doit évaluer (PQ)T. Les segments limités sont numérotés 1=0, 1=1, 1=2 et 1=3. Comme on peut le voir, le vecteur (PQ)T a tourné de 45 , ce qui donne le vecteur (PQ)TR. Ce vecteur possède une partie réelle négative et une partie imaginaire positive. D'après le Tableau 2, le décodeur doit donner une valeur 1=1. Le multiplicateur 154 fait tourner de -90 le vecteur (PQ)T' pour donner le vecteur (x,y)T.Comme il est représenté, ce vecteur (x,y)T est à l'intérieur du segment hachuré. Le circuit de commande d'échantillonneur 21 uti- lise le résultat 1 pour sélectionner l'échantillon correct pour la synchronisation des éléments de signal. Le mode de réalisation décrit est conçu essentiellement pour la cadence de modulation normale (fb = 2400 Hz). Pour la cadence de mo- dulation réduite pour laquelle fb = 1200 Hz, avec i=fs/fb=8, le plan de phase doit être divisé en 8 segments (8 échantil- lons par symbole). Cependant, du fait que la séquence d'ap- prentissage à cadence de modulation réduite offre générale- ment une plus grande tolérance temporelle, on peut utiliser le mode de réalisation du détecteur de segment de phase pré- vu pour la cadence de modulation normale. En multipliant 1 par 2, le circuit de commande d'échantillonnage sélectionne pour le nombre 1 0, 2, 4 ou 6. L'erreur introduite sera cor- rigée par le convertisseur de déphasage en un décalage dans le temps, 27. La figure 10 montre un mode de réalisation du convertisseur de déphasage en un décalage dans le temps, 27. Il a pour fonction de convertir le vecteur d'entrée (x,y)T(avec un angle dans une zone comprise entre -45 ; c'est-à-dire la zone hachurée de la figure 9), en un nom- bre m qui fait varier de façon linéaire la phase de l'hor- loge d'échantillon, au moyen du circuit OPC 19. La phase de (x,y)T est définie par Arc tg(x/y). Pour mettre en ceu- vre la fonction Arc tangente, on a choisi une méthode d'approximation connue: - Arc tg z = z/(1 + 0,28z) L'erreur faite avec cette approximation est inférieure à 0,3 degré dans l'intervalle exigé de 45 degrés. Pour l'an- gle du vecteur (x,y)T, ceci signifie: Arc tg (y/x) = xy/(x2 + 0,28y2) (2) La figure 10 montre une façon de mettre en ceu- vre l'équation (2). Un multiplicateur 200 multiplie les par- ties réelle et imaginaire de (x,y)T pour produire le divi- dende a = xy de l'équation (2). Les multiplicateurs 201 et 202 produisent respectivement x2 et y2. y2 est multiplié par la constante 0,28 dans le multiplicateur 203. La somma- tion de x2 et 0,28y2 est effectuée dans l'additionneur 204 2 2 pour former les diviseurs b = x + 0,28y2. La division de a par b est accomplie par appro- ximatiors successives dans les blocs de circuit portant les références 205 à 211. On effectue l'approximation en générant 21 22 -3 -n successivement des facteurs 2, 2, 22 net en additionnant ces facteurs à un résultat accumulé, ou en les soustrayant de celui-ci, ce résultat accumulé correspondant à la meilleure approximation du quotient a/b. Ce processus d'itération, qui utilise six étapes dans le mode de réalisa- tion considéré, est accompli sous la dépendance d'un signal d'horloge ICS. On multiplie tout d'abord un quotient provisoire (q-app) par b dans un multiplicateur 205, pour donner une apprcximaticn a-app de a. On applique ce signal à un comparateur 206 en compagnie du signal a. Le signal de sortie du comparateur 206, qui est pcsitif ou négatif se- lon que le signal a est plus grand cu plus petit que a-app, est mémorisé dans un élément de retard 207 pour appliquer un signal d'entrée de signe à un circuit de calcul de ccm- plément 208. Pour chaque étape d'itération, un générateur de facteurs 209 applique les facteurs 2 -1 2-2, etc au circuit de calcul de complément 208 dans lequel est ajouté le si- gne, provenant de l'élément de retard 207. Ce signe est le résultat de l'étape d'itération précédente. Le facteur signé est appliqué à un additionneur 210 qui additionne le facteur signé au résultat provisoire ATG de l'étape d'itération précédente. Le signal de sortie de l'additicn- neur 210 est mémorisé dans un accumulateur 211, en tant que résultat courant de l'approximation. De plus, le si- gnal de sortie de l'additionneur 210 est renvoyé vers le multiplicateur 205 à titre de quotient provisoire (q-app). On va maintenant décrire les deux premières étapes d'itération. L'étape 1 est une étape d'initialisa- tion dans laquelle le générateur de facteurs 209 fournit un facteur zéro sous l'effet du premier signal d'horloge ICS. Le signe mémorisé dans l'élément de retard 207 est indéter- miné. Le signal de sortie du circuit de calcul de complément 208 produit un zéro (signé) qui est mémorisé dans l'accumu- lateur 211 et est appliqué au multiplicateur 205. Il en ré- sulte que le signal de sortie du multiplicateur 205 devient égal à zéro et le signal de sortie du comparateur 206 a donc le signe correspondant à l'entrée a. Au moment du second si- gnal d'horloge ICS, le signe de a est mémorisé dans l'élé- ment de retard 207 et le générateur de facteurs 209 fournit le facteur 21. Le circuit de calcul de complément 208 pré- sente en sortie à l'additionneur 210 le facteur 2- 1 signé, et l'additionneur l'additicnne au ccn:enu (égal à zéro) de l'accumulateur 211 et applique le résultat aux entrées de l'accumulateur 211 et du multiplicateur 205. Au trci- sième signal d'hcrlcge ICS, le- résultat provisoire est mé- mcrisé dans l'accumulateur 211. De plus, le générateur de facteurs 209 produit un nouveau facteur et un nouveau si- gne est mémorisé dans l'élément de retard 207. Dans le mode de réalisation présent, le généra- teur de facteurs 209 applique six facteurs, et une fois que toutes les étapes d'itération correspondantes ont été accomplies, le résultat approché, c'est-à-dire le signal ATG, est appliqué au multiplicateur 212 qui cadre le si- gnal ATG en le multipliant par un facteur de cadrage C.Le signal de sortie m' est appliqué à l'entrée de l'addition- neur 213, dans lequel il est additionné à un signal repré- sentant m-nom. La configuration est donc telle que lorsque m'=O, le signal de sortie de l'additionneur 213 est égal à m-nom. Le signal de sortie m de l'additionneur est un si- gnal qui convient pour commander le circuit OPC 19. Lorsque la phase de (x,y)T est de 45 , m est maximal; ceci conduit à un décalage dans le temps de +Y2 échantillon. Lorsque la phase de (x,y)T est de -45o, m est minimal, ce qui donne un décalage dans le temps de -2 échantillon. On utilise le même circuit pour la cadence de modulation réduite. Pour corriger l'erreur qui a été intro- duite par le détecteur de segment de phase, on transmet deux fois le signal de sortie m au circuit OPC 19. Une pha- se de +45 pour (x,y)T conduit donc à un décalage dans le temps de +1 échantillon. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté,sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de réception de données numéri- ques destiné à recevoir ur. signal pcrteur modulé par des données, comprenant des mcyens d'échantillcnnr.age (-4) con- gus de façon à échantillorrnner le signal reçu, un oscilla- teur à phase commandée (19) conçu de façon à définir les instants d'échantillonnage auxquels le signal reçu est échantillonné, des moyens convertisseurs analcgique-numéri- que (6) connectés aux moyens d'échantillonnage (4) et con- çus de façon à produire une représentation numérisée du signal échantillonné, et des moyens de commande de synchrc- nisation (17) qui sont sensibles à un signal de sortie des moyens convertisseurs analcgique-numérique (6) et qui ont une sortie connectée à une entrée de commande de l'oscil- lateur à phase commandée (19), caractérisé en ce que les moyens de commande de synchronisation (17) comprennent des moyens de transformation de signal (23) qui comportent des premier et second circuits de filtres de Transformation de Fourier Discrète (28-32), conçus de façon à produire des premier et second signaux complexes sous la dépendance de la corrélation entre le signal d'entrée et des première et seconde fréquences prédéterminées générées localement ayant des valeurs respectives fc - 2fb' et fc + 2fb' en désignant par fc et fb respectivement la fréquence porteuse et la fré- quence de modulation, les premier et second signaux comple- xes étant appliqués à des moyens de multiplication par le conjugué complexe (25) qui produisent un signal de sortie complexe, ce signal de sortie complexe étant appliqué à des moyens de conversion (26, 27) qui sont conçus de façon à appliquer un signal de réglage à l'entrée de commande de l'oscillateur à phase commandée (19). 2. Dispositif de réception de données numériques selon la revendication 1, caractérisé en ce que les moyens de conversion (26, 27) comprennent des moyens de détection de segment de phase (26) qui réagissent au signal de sortie complexe et qui sont conçus de façon à produire un sigr.al de sortie complexe soumis à une rotation de phase, ayant un angle de phase compris entre des limites de phase pré- déterminées, et des moyens de génération de signal de ré- glage (27) qui réagissent au signal de sortie complexe sou- mis à une rotation de phase, en produisant le signal de ré- glage. 3. Dispositif de réception de données numériques selon la revendication 2, caractérisé en ce que les moyens de génération de signal de réglage (27) comprennent des mo- yens de calcul (200-211) conçus de façon à produire un si- gnal d'angle de phase qui constitue une approximation de l'angle de phase du signal de sortie complexe soumis à une rotation de phase, et des moyens de traitement de signal (212, 213) qui fonctionnent sous la dépendance du signal de réglage. 4. Dispositif de réception de données numériques selon la revendication 3, caractérisé en ce que les moyens de traitement de signal comprennent des moyens d'applica- tion de facteur de cadrage (212) qui sont conçus de façon à multiplier le signal d'angle de phase par un facteur cons- tant pour donner un signal d'angle de phase cadré, et des moyens d'addition (213) conçus de façon à additionner le signal d'angle de phase cadré à une valeur nominale pour le signal de réglage. 5. Dispositif de réception de données numériques selon la revendication 1, caractérisé en ce que les données modulées sont transmises à une cadence de modulation sélec- tionnée parmi un ensemble de cadences de modulation, sur une fréquence porteuse sélectionnée parmi un ensemble de fréquences porteuses, et en ce que les moyens de transforma- tion de signal (23) comprennent un ensemble de circuits de filtres de Transformation de Fourier Discrète (28-32) qui sont conçus de façon à produire un ensemble correspondant de signaux complexes représentant la corrélation entre le signal d'erntrée et un ensemble de fréquences prédéterminées géné- rées localement, en fcnction des composantes de densité spectrale de puissance des cadences de modulation respec- tives, et il existe des moyens de sélection (24) qui sont conçus de façon à sélectionner la paire de signaux de sor- tie complexes correspondant à la cadence de mcdulation sé- lectionnée, pour l'application aux moyens de multiplication par le conjugué complexe (25). 6. Dispositif de réception de dcnnées numéri- ques selon la revendication 5, caractérisé en ce que les moyens de sélection (24) ccmprennent des premiers moyens de détection de niveau (100) qui réagissent à une première paire prédéterminée,des signaux complexes correspondant à une première cadence prédéterminée parmi les cadences de modulation, et qui sont conçus de façon à comparer une va- leur dépendant de la longueur de vecteurs associés à la première paire prédéterminée de signaux complexes, avec une première valeur de seuil fixée, pour produire ainsi un signal d'indication de cadence de modulation qui indique si la première cadence de modulation prédéterminée est la ca- dence effective. 7. Dispositif de réception de données numériques selon la revendication 6, caractérisé en ce que les moyens de sélection (24) comprennent des moyens de commutation (108) qui sont conçus de façon à recevoir un ensemble de paires des signaux complexes, ces moyens de commutation (108) réagissant au signal d'indication de cadence de modu- lation en produisant une paire de signaux de sortie comple- xes correspondant à la cadence de modulation effective. 8. Dispositif de réception de données numériques selon la revendication 7, caractérisé en ce que les moyens de sélection (24) ccmprennent des seconds moyens de détec- tion de niveau (109) qui réagissent à une seconde paire pré- déterminée de signaux complexes correspondant à une seconde cadence prédéterminée parmi les cadences de modulation, et conçus de façon à comparer une valeur déper.darn de la lcn- gueur de vecteurs associés à la secrcnde paire prédétermi- née de signaux complexes, avec une seconde valeur de seuil fixée des troisièmes moyens de détection de niveau (111) qui réagissent à l'un prédéterminé des signaux complexes et qui sont conçus de façon à comparer une valeur qui dépend de la longueur d'un vecteur associé à ce signal prédéter- miné parmi les signaux complexes, avec une troisième valeur de seuil, pour produire ainsi un signal d'indication de données indiquant qu'un signal de données est reçu; et un circuit logique (112, 114) connecté aux sorties des se- conds et troisièmes moyens de détection de niveau (109, 111) et conçu de façon à produire un signal d'indica- ticn de signal d'apprentissage indiquant qu'un signal d'apprentissage est reçu. 9. Dispositif de réception de données numériques selon la revendication 8, caractérisé en ce que les premiers et seconds moyens de détection de niveau (100, 109) ccm- prennent des paires respectives de circuits de détermina- tion de longueur au carré (101, 102) qui sont conçues de façon à calculer les longueurs au carré des vecteurs cor- respondant aux signaux complexes qui leur sont appliqués, et des moyens d'addition respectifs (105) conçus de façon à additionner les signaux de sortie de la paire associée de circuits de détermination de longueur au carré (101, 102), de façon à produire des signaux de sortie de somme destinés à être comparés respectivement avec les première et seconde valeurs de seuil. 10. Dispositif de réception de données numériques selon l'une quelconque des revendications 1 à 9, caractérisé en ce que chacun des circuits de filtres de Transformation de Fourier Discrète comprend une première partie (23A) con- çue de façon à générer un signal complexe représentant une fréquence générée localement, et une seconde partie (23B) qui réagit à la représentation numérisée du signal échantil- lcnr.é et au signal de sortie de la première partie (23A) en générant l'un des signaux complexes, sous la dépendance de la ccrrélaticn entre le signal d'entrée et la fréquence générée localement.