Brevet FR2556118A1 — publié le 19850607

La présente invention concerne de façon générale l'architecture de visualisation vidéo d'un système de microcalculateur et, plus spécialement, une architecture de visualisation vidéo per- fectionnée qui peut multiplier le nombre de cellules images dans le balayage horizontal d'undispositif de visualisation vidéo du type à représentation par bits sans accroître la synchronisation de base du système. La plupart des architectures de visualisation vidéo actuelles employées dans les jeux vidéo d'aujourd'hui par exemple font appel à un format de 40 caractères par ligne en raison des limites de visualisation de la plupart des postes de télévision courants avec lesquels les jeux sont utilisés. Toutefois, avec des produits tels que des calculateurs domestiques, il devient nécessaire de prendre en considération un modèle qui peut visualiser 80 carac- tères par ligne horizontale sur un moniteur à-tube à rayons catho- diques spécial ayant une largeur de bande appropriée. Un problème survient du fait que le débit de cellules images est différent pour la visualisation de 80 carac- tères par ligne horizontale, par comparaison avec celle de 40 carac- tères par ligne. En particulier, le débit de cellules images permet- tant de visualiser 80 caractères par ligne est le double de celui nécessaire pour visualiser 40 caractères par ligne. La solution à ce problème selon la technique antérieure consiste à produire un circuit logique dans le système de base, qui fait commuter les vitesses d'horloge selon que le format voulu est de 40 ou de 80 caractères par ligne. La technique classique précédente nécessite que le débit de cellules images produit dans le système de base pour format de 80 caractères par ligne soit double de celui nécessaire pour un format de 40 caractères par ligne. Cette solution nécessite un coûteux matériel supplémentaire dans la concep- tion du matériel du système de base du fait que la plupart des compo- sants doivent être conçus pour fonctionner à une vitesse double dans le format de 80 caractères par rapport au format de 40 caractères. Cette augmentation des exigences relativement au matériel du système de base est rendue par un prix plus élevé pour un produit destiné à un marché hautement compétitif. Un but principal de l'invention est de pro- poser un circuit logique, le plus petit possible, extérieur au matériel du système de base, qui permet au système de produire des cellules images à un rythme deux fois supérieur, ou plus, à celui du matériel du système de base, ceci correspondant à une augmentation du nombre de caractères par balayage horizontal, sans que soit modifiée la synchronisation interne du matériel du système de base. L'invention est utilisée dans un système qui comporte un moyen de visualisation et un moyen de mémorisation. Le moyen de mémorisation comporte une mémoire à accès aléatoire, ou mémoire vive, et répond à un train d'impulsions d'horloge (demande de message) en lisant en série des mots de N bits-respectifs. Chaque bit de chacun de ces mots est utilisépour représenter une seule image - sur'le moyen de visualisation. A l'intérieur du système, un système de synchronisation résidant délivre un premier train d'impulsions d'horloge à un premier rythme et un deuxième train d'impulsions d'horloge à un deuxième rythme de répétition. Un moyen de commande du système est connecté au moyen de mémorisation, et (a) il répond au premier train d'impulsions d'horloge en amenant le moyen de mémorisation à lire des mots en série au premier rythme à destination du moyen de commande et (b) répond au deuxième train d'impulsions d'horloge en agencant, en série, les bits des mots respectifs lus dans la mémoire en une séquence d'un nombre donné de bits, qui re- présente les cellules images d'un balayage du dispositif de visua- lisation. - Le circuit constituant un mode de réalisation de l'invention multiplie par un facteur M le rythme de production des cellules images et le nombre de cellules images par balayage de visua- lisation, mais il ne nécessite pas de modification des rythmes auxquels le système de synchronisation résidant produit les premier et deuxième trains d'impulsions. Selon l'invention, le circuit comprend: une source d'un troisième train d'impulsions d'horloge ayant un troisième rythme de répétition, qui est un multiple M du rythme de répétition des impulsions dudit deuxième train d'impulsions d'horloge; un moyen générateur qui répond au troisième train d'impulsions d'horloge re- produisant un quatrième train d'impulsions d'horloge dont le rythme de répétition est un multiple M du rythme de répétition des impulsions du premier train d'impulsions d'horloge; un moyen de commutation servant à faire passer le moyen de mémorisation de sa connexion au premier train d'impulsions (lesquelles sont produites par ledit système de synchronisation résidant) à une connexion au quatrième train d'impulsions d'horloge (lesquelles sont produites par le moyen générateur), de manière que la lecture de mots dans la mémoire s'effectue à un rythme qui vaut M fois le premier rythme; et un moyen constituant un registre à décalage (a) qui reçoit en parallèle chaque mot de données représentant des cellules images de N bits lus dans la mémoire et (b) qui répond aux impulsions d'hor- loge du troisième train en décalant en série, au troisième rythme, les N bits de chaque mot de données qui y est placé jusqu'à une sortie du circuit de celui-ci. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compré- hension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1 est un schéma de principe d'une architecture du matériel du système de base selon la technique antérieure, telle comme modifiée de manière à pouvoir être connectée à un circuit constituant un mode de réalisation de l'invention, lequel circuit est, essentiellement, une adjonction à l'architecture du matériel de base; la figure 2 est un schéma de principe d'une première forme du circuit utilisé pour mettre en oeuvre l'inven- tion; la figure 3 montre un circuit logique destiné à remplacer le circuit logique de la figure 2 pour une partie du circuit logique de la fgure 1 de manière à ainsi doubler le nombre de cellules images (et de caractères) qui peut être affiché dans un balayage horizontal par le système; la figure 4 est un schéma logique et de principe, en combinaison, du circuit logique de commande 320 de la figure 2; la figure 5 est un ensemble de deux formes d'onde de synchronisation A et B, montrant la relation qui existe entre les impulsions de synchronisation verticale et les signaux de demande de mémoire principale du système; la figure 6 est un schéma logique et de prin- cipe, en combinaison, d'une autre forme de l'invention; la figure 7 est un schéma logique et de principe, sous forme détaillée, du circuit logique de commande 516 de la figure 6; les figures 8 et 9 montrent le- format de production descaractères sur un écran de visualisation utilisant une technique de matrice de points; et la figure 10 est un ensemble de formes d'onde de synchronisation montrant la synchronisation générale de l'inven- tion, telle que représentée sur les figures 2 et 6. Sur la figure 1, est présenté un schéma de principe d'une architecture typique de la technique antérieure d'un système de traitement de donnée qui utilise un dispositif de visua- lisation 142 à lecture par tube à rayons cathodiques (TRC), et qui utilise en outre, pour la visualisation sur le tube à rayons catho- diques, une technique de matrice de points. La structure de la figure 1 a été incorporée à la description pour permettre au lecteur de prendre connaissance des architectures typiques actuelles des systèmes de calculateurs utilisant des lectures par matrice de points, de manière que l'environnement dans lequel l'invention est employée puisse être mieux compris. -Sur la figure 1, une unité centrale de traite- ment (UCT) 100 coopère via un tampon 104 avec une mémoire morte (MEM) interne 102 qui contient des programmes de gestion interne nécessaires à l'exécution de divers programmes d'application, par exemple la visualisation de caractères sur le tube à rayons cathodiques 142. Une mémoire à accès aléatoire, ou mémoire vive (}MEV), 108, qui peut être une MEV dynamique (MEVD),est sous commande d'un dispositif 110 de commande de MEV et contient des adresses d'emplacement de mot qui sont délivrées via un bus 101 à 16 ou 20 fils conducteurs par l'UCT 100 de manière que les contenus des emplacements de mot adressés soient délivrés à un tampon 106. Plus spécialement, la MEV 108 est normalement divisée en plusieurs sections qui sont chacune adressables par une adresse délivrée via le bus d'adresse 101. Les deux fils conducteurs de commande constituant le bus 103 déterminent si une adresse de colonne ou une adresse de rangée a été sélectionnée. Le signal S1 de demande de mémoire (DMl) ayant la fréquence fa qui apparait sur le fil d'entrée 105 et est délivré au dispositif 110 de commande de MEV et au registre 112 d'adresses a pour fonction d'incrémenter l'adresse sélectionnée sur le bus 101 à la fin de chaque byte de 8 bits lu dans la bMEV 108 et fourni au tampon 106. Ce byte de 8 bits est délivré au circuit logique 132 du dispositif d'affichage à tube à rayons cathodiques via un commutateur 132 o les 8 bits de chaque byte commandent l'état de marche ou d'arrêt du faisceau électro- nique lorsque celui-ci balaye l'écran du tube à rayons cathodiques. Ces bytes de 8 bits sont délivrés en continu au circuit logique de visualisation 132 d'une manière classique et bien connue de façon à créer une représentation par bits sur l'écran du tube à rayons cathodiques. On se reportera au brevet des Etats-Unis d'Amérique n 3 239 614 pour trouver une explication détaillée de la technique de représentation par bits. Il faut noter, en ce point, que le commutateur 130, qui est présenté en détail sur la figure 3, n'appartient pas à l'architecture typique de la technique antérieure. Lorsque (a) le commutateur 130 est actionné selon un premier mode, il a pour fonction de connecter certaines des bornes du terminal de bus externe 150 le traversant à certains points du circuit logique 132 de commande de visualisation par tube à rayons cathodiques afin de permettre au système de fonctionner d'une manière classique et, lorsque (b) il est actionné selon un deuxième mode, il a pour fonc- tion de connecter les composants du système à un circuit supplémen- taire, permettant de mettre en oeuvre les finalités de l'invention. Plus spécialement, lorsque le commutateur 130 se trouve dans son premier mode, le fil conducteur 152 est connecté au fil conducteur 152A, le fil conducteur 154 est connecté au fil conducteur de donnée 154A, le fil conducteur 156 de demande de mémoire, qui porte le signal S1, est connecté au fil conducteur 156A, le fil conducteur 158, qui transporte le signal d'horloge Sx de cellule 3 m an a é n xet cnnetéauil eunfil16 image ayant la fréquence fx est connecté au fil 158A, et un fil 162 de demande de mémoire de retour est connecté au fil 162A. Il faut noter que le fil conducteur 156 délivre les signaux de demande de mémoire,lorsqt'ils sont produits à la sortie d'un circuit logique 116 de division de la fréquence par huit, au circuit logique 132 de la figure 1, via le fil conducteur 156A, o ils sont utilisés pour produire les impulsions de synchronisation horizontale et verticale qui sont délivrées à un combineur de signaux 140. Le signal S1 de DM1 ayant la fréquence f est toutefois renvoyé via le commutateur 130, lorsque celui-ci fonctionne dans son premier mode, et aux entrées du dispositif de commande 110 et du registre d'adresses 112. De tels signaux S1 de DM constituent les seuls signaux de demande de mémoire lorsque le commutateur 130 est dans son premier mode. A titre d'abréviation, on désignera les signaux S1 et Sx ayant les fréquences f1 et f et également les signaux S'1 et S' ayant les fréquences 2f1 et 2f par S1(f1), Sx(fx), S'1(2f1) X 1 X. et S' (2fx) ou, plus simplement, par S1 Sx, S'1 et S'X. x_ x x Lorsque le commutateur 130 est dans son deuxième mode, il prolonge les seuls fils 152, 154, 160 et 162 jusqu'au circuit logique de la figure 2, sous la forme des fils 152B, 154B, 160B et 162B. Ainsi, en résumé, lorsqu'il est dans son deuxième mode, le commutateur 130 déconnecte tous les fils conducteurs allant du terminal de bus externe 150 au circuit logique 132 de la figure 1 et, en fait, remplace le circuit logique132 par le circuit logique de la figure 2, comme cela sera discuté en détail ci-après. On se reporte maintenant au circuit logique contenu dans le bloc 132 de la figure 1, en relation avec lequel on voit que le train d'impulsions S de B1M est délivré par la sortie du diviseur par huit 116, via le terminal de bus externe 150 et le commutateur 130, à l'entrée du circuit logique 134 de synchronisa- tion du tube à rayons cathodiques via le fil conducteur 156A. Le circuit logique 134 de synchronisation du tube à rayons cathodiques répond en produisant les impulsions de synchronisation horizontale et verticale nécessaires à la commande du faisceau électronique du dispositif d'affichage 142 à tube à rayons cathodiques. Ces impul- sions de synchronisation horizontale et verticale sont toutefois d'abord délivrées au combineur de signaux 140 via les fils de sor- tie 136 et 138 en même temps que les données venant du registre à décalage 144, pour former un signal de télévision composite. La donnée délivrée par le registre à décalage 144 provient de l'adressage des contenus des emplacements de mot sélectionnés de la MEV 108 qui ont ensuite été délivrés au tampon 106 et, ultérieurement, via le terminal de bus externe 150 et le commu- tateur 130, à l'entrée du registre à décalage 144. Cette donnée subit un décalage dans le registre à décalage 144 sous commande des impulsions d'horloge de cellule image Sx(fx) pour être appliquée au combineur 140. Le combineur 140 combine la donnée et les impulsions de synchronisation horizontale et verticale afin de former un signal vidéo composite qui est ensuite délivré au dispositif d'affichage 142 à tube à rayons cathodiques afin de produire la visualisation voulue. Le décalage des bytes de donnée en série par le registre à décalage 144 est déclenché par un signal de validation fourni par le circuit logique 134 de synchronisation du tube à rayons cathodiques à l'entrée de validation 139 du registre à décalage 144. On peut voir sur la figure 1 que le signal d'horloge de cellule image Sx(f), qui est produit à la sortie de la source 114 de signaux d'horloge, est délivré via le fil conducteur 158, le terminal de bus externe 150 et le commutateur 130 à l'entrée de décalage (DE) 145 du registre à décalage 144. Les impulsions de synchronisation verticale apparaissant sur le fil de sortie 138 du circuit logique 134 de synchronisation du tube à rayons cathodiques sont délivrées, via le fil 152A, de nouveau par l'intermédiaire du commutateur 130, du terminal de bus externe 150 et du fil 152, à l'entrée d'effacement 111 du registre d'adresses 112. Ainsi, le registre d'adresses 112 est ramené sur la valeur zéro pour chaque impulsion de synchronisation verticale afin d'assurer que les bytes de donnée adressés dans la MEV 108 restent synchronisés avec les signaux de synchronisation verticale. Jusqu'à ce point, la discussion a concerné la struc- ture de la technique antérieure présentée sur la figure 1. Pour trans- former le système en l'invention, il faut placer le commutateur 130 dans son deuxième mode de façon que le circuit logique de la figure 2 soit raccordé aux entrées du terminal de bus 150 via le fil 161 et le commutateur 130. Le circuit logique contenu dans le bloc 132 de la figure 1 subit, dans le même temps, une parfaite déconnexion vis- à-vis du système. Comme on peut le voir sur la figure 3, le commutateur 130 de la figure 1 peut être constitué de plusieurs commutateurs distincts tels que les six commutateurs distincts 202,-204, 206, 208, 210 et 212, ou de leurs équivalents électroniques, collecti- vement identifiés sous forme du commutateur 130. Les six commuta- teurs 202 à 212 peuvent être groupés ou couplés ensemble de manière que tous les commutateurs conduisent par leurs contacts supérieurs (ou les équivalents électroniques) lorsqu'ils sont dans leur premier mode, de sorte que le circuit logique 132 de la figure 1 est alors connecté au système, et qu'ils conduisent par leurs contacts infé- rieurs lorsqu'ils sont dans leur deuxième mode, afin de connecter le circuit logique de la figure 2 au système de la figure 1. On remarquera que l'ensembledes fils conducteurs venant du terminal de bus externe 150 de la figure 1 qui est commuté sur le circuit logique 132 de la figure 1 (dans le premier mode du commutateur 130) n'est pas identique à l'ensemble de fils conducteurs qui est commuté sur le circuit logique de la figure 2 (dans le deuxième mode du commutateur 130). Ainsi, les fils conduc- teurs 156 et 158 transportant les trains d'impulsions S 1(f1) et S (f) sont connectés aux circuits logiques 132 de la figure 1 lorsque le commutateur 130 est dans son premier mode, mais ne sont pas connectés au circuit logique de la figure 2 lorsque le commu- tateur 130 est dans son deuxième mode, car elles sont alors en circuit ouvert. D'autre part, le signal d'horloge de cellule mage S' (2fx) délivré au commutateur 130 via le fil 160 n'est pas délivré au circuit logique 132 lorsque le commutateur-130 est dans son pre- mier mode et est délivré au circuit logique de la figure 2 lorsque le commutateur 130 est dans son deuxième mode. Les destinations spécifiques des divers signaux délivrés par le terminal de bus externe 150 au circuit logique 132 de la figure 1 ou au circuit logique de la figure 2 sont clairement indiquées sur la figure 3, - ainsi que sur les figures 1 et 2, et ne seront donc pas détaillées présentement. Toutefois, ces signaux et leurs destinations seront discutés à propos du fonctionnement de chacun des circuits des figures 1 et 2. Il faut noter que les impulsions de synchronisation verticale qui sont ramenées au circuit logique de la figure 1 via le commutateur 130 et le fil conducteur 152 proviennent du circuit logique 134 du tube à rayons cathodiques de la figure 1 lorsque le commutateur 130 est dans son premier mode et du circuit logique de synchronisation 350 du tube à rayons cathodiques de la figure 2 lorsque le commutateur 130 est dans son deuxième mode. Alors qu'un circuit logique supplémentaire aurait pu être incorporé qui aurait utilisé le circuit logique 134 de synchro- nisation du tube à rayons cathodiques de la figure 1 pour former le circuit logique 350 de synchronisation du tube à rayons cathodiques de la figure 2, il a été estimé commode d'utiliser des circuits logiques de synchronisation distincts sur les figures 1 et 2 dans un but de simplification et en raison de l'existence de certaines différences de synchronisation entre les circuits logiques 134 et 350. Lorsque le commutateur 130 est dans son premier mode, les signaux S1(f1) de demande de mémoire (DM) (figure 1) sont délivrés à un circuit partant du diviseur 116, du bus externe 150, du commutateur 130, du circuit logique 134 de synchronisation du tube à rayons cathodiques, puis reviennent, par l'intermédiaire du commu- tateur 130, via les fils 162 et 162A, le terminal de bus externe 150, jusqu'aux entrées du dispositif de commande 110 et du registre d'adresses 112, via le fil 105. Lorsque le commutateur 130 est dans son deuxième mode, le signal S'1(2f1) de demande de mémoire est produit dans le circuit logique de commande 320 de la figure 2 et revient via le fil conducteur 162B, le commutateur 130, le fil 162 et le bus externe 150 jusqu'aux entrées du dispositif 110 de commande de MEV et du registre d'adresses 112 via le fil conducteur 105. Il faut noter que le signal S' de demande de mémoire qui est produit dans le circuit logique de commande 320 de la figure 2 est donné en réponse au signal S' x d'entrée de cellule image à fréquence double qui est délivré au cir- cuit logique de commande 320 de la figure 2 en provenance de la source 114 de signaux d'horloge de la figure 1, du terminal de bus externe 150, du fil 160, du commutateur 130 et du fil 160B. On se reporte maintenant à la figure 2, o les circuits présentés seront décrits en détail dans le cas o le commutateur 130 se trouve dans son deuxième mode de fonctionnement. La donnée délivrée par le tampon 106 de la figure 1 au terminal de bus externe 150, au commutateur 130, et au fil d'entrée 154B du tampon 300 de la figure 2. Le signal d'horloge de cellule image S' double X est délivré via le fil 160B à l'entrée du circuit logique de com- mande 320, qui répond en produisant six signaux de sortie, d'une manière et dans un but qui seront décrits de manière plus détaillée ultérieurement en relation avec la discussion de la figure 5. On suppose maintenant que ces six signaux, produits par le circuit logique 320 en réponse au signal d'entrée S'x, sont les suivants. Le signal S' de demande de mémoire (forme d'onde 10C de la figure 10, ci- après désignée comme étant la forme d'onde 10C) est produit sur le fil conducteur de sortie 342 et est renvoyé au dispositif de commande t110 et au registre d'adresses 112 de la figure 1, comme ci-dessus indiqué. Les deuxième et troisième signaux de sortie sont les signaux CHARGE A et CHARGE B (les formes d'onde 10D et 10E) qui sont respectivement produits sur les fils d'entrée 334 et 336 de registres à décalage A et B en réponse aux apparitions alternées du signal S'1 de demande de mémoire de la-forme d'onde 10C, comme cela sera vu ultérieurement dans la discussion de la figure 4. Les quatrième et cinquième signaux de sortie sont les signaux DECALAGE A et DECALAGE B (les formes d'onde 10G et 10F) apparaissant sur les fils de sortie 330 et 332 en provenance du circuit logique 320 et respectivement délivrés aux registres à décalage A et B via les portes ET 343 et 345 lorsque celles-ci sont validées. Les signaux DECALAGE A et DECALAGE B sont chacun constitués d'une séquence de N impulsions consécutives de S' (2fx) (le rythme des cellules images x x étant 2f), ces séquences étant alternativement délivrées aux registres à décalage A et B. Il faut noter que chacune de ces séquences de N impul- sions de décalage est délivrée au registre à décalage A pendant le temps qu'il faut pour qu'un byte de donnée soit chargé en parallèle dans le registre B et que chacune de ces séquences d'impulsions de décalage est délivrée au registre B pendant le temps qu'il faut pour qu'un byte de donnée soit chargé en parallèle dans le re- gistre A. Le sixième signal de sortie produit par le circuit logique de commande 320 est le signal de commutation de sélection du multiplexeur (MUX) (forme d'onde 1OH) qui est délivré à l'entrée de commutation 347 du multiplexeur 348. Le multiplexeur 348 répond à ce signal de commutation en connectant alternativement les sor- ties des registres à décalage A et B au combineur de signaux 360 pendant les périodes alternées pendant lesquelles les contenus des registres A et B sont délivrés, de manière sérielle et en décalage, sur les fils de sortie 326 et 328. Simultanément, le signal S' de demande de mémoire est délivré au circuit logique 350 de synchronisation du tube à rayons cathodiques, lequel n'a pas de rdelation de synchronisation directe avec les impulsions DECALAGE et CHARGE délivrées aux registres A et B. Le circuit logique 350 de synchronisation du tube à rayons catho- diques répond en produisant des impulsions de synchronisation hori- zontale et verticale sur ses fils de sortie 364 et 366, lesquelles sont délivrées au combineur de signaux 360 qui, lui-même, y répond en produisant un signal de sortie composite de télévision sur son fil de sortie 368. Ce signal de télévision composite est délivré à un dispositif d'affichage sur tube à rayons cathodiques approprié 370. Une impulsion de sortie de. synchronisation verticale produite dans le circuit logique 350 de synchronisation du tube à rayons cathodiques peut aussi être délivrée via le fil 162B pour revenir par le commuta- teur 130 de la figure 1 et le terminal de bus externe 150 à l'entrée d'effacement 111 du registre d'adresses 112 afin d'effacer le registre d'adresses au début de chaque impulsion de synchronisation verticale et ainsi maintenir une synchronisation appropriée entre la synchronisation verticale et les bytes adressés à partir de la MEV 108. La relation de synchronisation existant entre les impulsions de synchronisation verticale et le signal d'horloge S' Xde cellule image est présentée sur la figure 5. r la figure 5, de cellule image est présentée sur la figure 5. Sur la figure 5, le flanc postérieur positif de chaque impulsion de synchronisation verticale 406 ou 408, comme les flancs postérieurs montants 400 et 402, fait que le faisceau électronique du tube à rayons cathodiques arrive sur le dessus de l'écran et, simultanément, rappelle la page de mémoire dans la}MEV 108 de la figure i via le registre d'adresses 112 afin de régénérer l'affichage. Ces flancs postérieurs 400 et 402 des impulsions de synchronisation verticale effacent également le compteur 420 de la figure 4 via le fil 422 afin de synchroniser chaque groupe de huit impulsions de décalage délivrées par le compteur 420 avec le début de l'affichage de la nouvelle page de mémoire. On se reporte maintenant plus spécialement à la figure 4. Il y est représenté une vue détaillée du circuit logique se trouvant à l'intérieur du bloc logique de commande 320 de la figure 2. Sur la figure 4, le signal d'horloge S' de cellule image x est délivré à l'entrée du compteur 420 à quatre étages qui compte de zéro à quinze de manière binaire, la valeur de comptage instan- tanée apparaissant sur ses quatre bornes de sortie QA' QB' Q% et QD' Pendant les huit premières valeurs de comptage, allant de zéro à sept, le signal de sortie DECALAGE B présent sur le fil 332 se trouve à un niveau haut, comme représenté dans la forme d'onde 10F, en raison de l'effet de l'inverseur 454 qui inverse le signal de niveau bas de la sortie DD. Pendant le comptage de huit à quinze, le signal de sortie DECALAGE A présent sur le fil 330 est un signal de niveau haut, puisque QD se trouve à un niveau haut. Il faut noter que, pour la valeur de comptage sept, les quatre signaux d'entrée appliqués à la porte ET 424 sont de niveau haut afin de produire un signal de sortie de niveau haut pour la porte ET 424. Ce signal de niveau haut est délivré via un moyen retardateur 428 au fil de sortie CHARGE B sous forme d'une impulsion de niveau haut. C'est pendant ce signal de sortie de niveau haut retardé que le registre B de a figure 3 est chargé au moyen d'un byte venant de la MEV 108 de lafigure 1. Ce byte apparaît dans le tampon 300 de la figure 2 en même temps que l'impulsion CHARGE B apparaissant sur le fil 336 de la figure 4, et i est appliqué en parallèle au registre B de la figure 2. Pour la valeur de comptage quinze, les quatre signaux d'entrée de la porte ET 422 (figure 4) sont des signaux de niveau haut qui sont délivrés sous forme d'un signal de niveau haut via le moyen retar- dateur 426 et le fil 334 afin de charger le registre A.- Le registre A est chargé au moyen du nouveaubyte adressé à partir de la MEV 108 de la figure 1, lequel byte séjourne dans le tampon 300 à l'instant o l'impulsion CHARGE du registre A apparaît. Les signaux de sortie de DM des deux portes ET 422 et 424 sont directement appliqués, via une porte OU 450 (figure 4), le commu- tateur 130 (figure 1) et le terminal de bus 150, aux entrées du dispositif 110 de commande de MEV et du registre d'adresses 112. Comme ci-dessus indiqué, les signaux de sortie des portes ET 422 et 424 apparaissent alternativement pour les valeurs de comptage 7 et du compteur 420 lorsque le compteur 420 compte de zéro à quinze. -Comme ci-dessus mentionné, ces impulsions alternées apparaissant sur les sorties des portes ET 422 et 424 sont les signaux de demande de mémoire (DM) qui sont renvoyés au dispositif de commande 110 et au registre d'adresses 112 à la figure 1 afin de commander l'adressage du contenu des emplacements successifs de mémorisation de la MEV 108. Un signal de sélection du multiplexeur est produit sur le fil de sortie 340 de la figure 4. Ce signal de sortie de multiplexeur est un signal de niveau haut pour les valeurs de comptage allant de zéro à sept du compteur 420 et est un signal de niveau bas pour les valeurs de comptage allant de huit à quinze du compteur 420, et il est représenté par la forme d'onde 10H. En relation avec la figure 6, on va maintenant présenter un schéma de principe d'une autre forme de l'invention. La structure de la figure 6 est tout à fait identique à celle de la figure 2, sauf deux différences importantes. La première différence est que la structure de la figure 6 peut traiter ou bien le signal S' (f2) d'horloge de cellule image à fréquence double pour produire deux fois les caractères horizontalement sur l'écran, ou bien elle peut traiter le signal S (fx) d'horloge de cellule image initial, dans les deux cas à la place du circuit logique du bloc 132 de la figure 1. Ainsi, le circuit logique de la figure 6 est, en substance, un circuit logique d'usage universel permettant de traiter ou bien le rythme d'impulsions d'horloge de cellule image initial f qui produira un X seul accès en mémoire par balayage horizontal, ou bien il peut traiter le rythme d'horloge de cellule image 2fx permettant de produire deux demandes de mémoire par balayage horizontal et, ainsi, de doubler le nombre de caractères qui peuvent être produits horizon- talement sur l'écran. Le circuit logique permettant demettre en oeuvre cette particularité est inclus dans le bloc 502 entrait interrompu, qui sera décrit ultérieurement en relation avec la figure 7. La deuxième différence importante est le circuit logique de commande 516 de la figure 6, qui permet au système d'adresser des caractères contenus dans la MEM 528. Plus spécialement, la MEM 528 est, avec l'aide d'un autre circuit logique, un générateur de caractères et une unique adresse de la MEV 108 de la figure 1 identifie l'empla- cement d'un caractère dans la MEM 528, laquelle a alors pour fonction de délivrer les bytes nécessaires pour former toute la matrice de bits définissant le caractère. Ces bytes sont délivrés alternativement aux registres à décalage A et B de la figure 6, en général de la même manière que celle indiquée ci-dessus en relation avec la figure 4. Il existe une relation entre la logique des blocs 502 et -20 516-du fait que, si un caractère est adressé dans la MEM 528, lequel consiste par exemple en dix segments de ligne verticaux, alors les impulsions d'accès en mémoire apparaissent avec une fréquence dix fois moindre que lorsque la MEM n'est pas utilisée dans le système, comme représenté sur la figure 4. Le circuit logique de commande 516 a pour fonction de produire les signaux de demande de mémoire au rythme approprié en réponse à un signal de sortie venant de la source 522 de signaux de commutation ayant pour fonction de délivrer les bytes de donnée représentant les cellules images adressées à partir de la MEV 108 de la figure 1, soit directement via le multiplexeur 524 et la porte OU 534,aux registres à décalage A et B de la figure 6, soit, selon une autre possibilité, d'accéder à la MEM 528 par l'intermédiaire de la porte OU 526, laquelle délivre alors les bytes de donnée repré- sentant des cellules images aux registres à décalage A et B. Certains signaux-de commande sont produits à l'intérieur du circuit logique de commande 516 pour être délivrés via des portes OU 640 et 526 aux entrées de validation 641 et 527 du tampon 300 et de la MEM 528 respectivement. La validation du tampon 300 ne se produit qu'à certains instants, lorsque le système est dans le mode OEM, comme discuté ci-après en détail en relation avec la figure 7. Il est nécessaire que la MEM 528 soit adressée directement à partir du tampon 300 via la porte OU 526 pendant une partie du mode MEM de fonctionnement et, également à partir d'une MEV 600 (figure 7) (qui n'est pas la MEV 108 de la figure 1) placée dans le circuit logique de commande 516, pendant le reste du mode MEM de fonctionnement. Comme discuté en détail ultérieurement en relation avec la figure 7, les adresses de la MEM obtenues à partir de la MEV 108 de la figure 1 pour définir les quatre caractères sont emmagasinées dans la MEV 600 et sont ultérieurement utilisées pour accéder aux emplacements de mot appropriés de la MEM 528 et obtenir les bytes de cellules images à 6 bits relatifs aux 9 lignes restantes des 80 caractères. Ainsi, il est nécessaire que la porte OU 526 délivre les deux sources d'adresses MEM à la MEM 528, On se reporte maintenant en particulier à la figure 7,. o l'on peut voir un schéma détaillé du circuit logique de commande 516 de la figure 6. Sont également représentés sur la figure 7, le tampon 300, les portes OU 640, 534 et 526, le multiplexeur 524, la MEM 528 et la source de signaux de commutation 522, tous étant également repré- sentés sur la figure 6 et étant identifiés par des mêmes symboles de référence. D'autres éléments de la figure 7 faisant partie du circuit logique de commande se trouvant à l'intérieur du bloc 516 de la figure 7 indiqué par une ligne en trait interrompu possèdent des éléments correspondants sur la figure 4 et sont identifiés par les mêmes symboles de référence. Ces éléments comportent les portes ET 422, 424, 343, 345, la porte OU 603, les éléments retardateurs 426 et 427, la source de signaux de commutation 512, le multiplexeur 514 et le compteur à quatre étages 420. Ces derniers éléments fonctionnent de la même manière que les éléments correspondants de la figure 4, si bien que ce fonctionne- ment ne sera pas de nouveau décrit. Comme indiqué de manière générale dans la discussion ci- dessus donnée en relation avec la figure 6, le circuit logique 516 de la figure 7 a pour fonction de placer le système dans l'un de quatre modes de fonctionnement. Plus spécialement, lorsque le signal de commutation venant de la source 512 de signaux de commutation se trouve à un premier niveau, il provoque la délivrance du signal S x d'horloge de cellule image, via le multiplexeur 514, à l'entrée du compteur à quatre étages 420 si bien que le système fonctionne sur la base de 40 caractères par ligne horizontale. Si le signal de sortie de la source 512 de signauxch commutation se trouve à son deuxième niveau, le multiplexeur 514 laisse passer le signal S' d'horloge de x cellule image jusqu'à l'entrée du compteur à quatre étages 420 afin d' amener le système à fonctionner dans un mode à 80 caractères par ligne horizontale. Les modes de fonctionnement à 40 caractères et à 80 caractères par ligne peuvent utiliser les données directement adressées à partir de la mémoire principale 108 de la figure 1, ou bien, selon une autre possibilité, ils peuvent utiliser les données venant de la MEM 528 de la figure 7. Ainsi, les quatre modes de fonctionnement du système sont définis. Comme brièvement discuté ci-dessus, la MEM 528 contient des caractères représentés par des matrices de points qui peuvent par exemple comporter 6 bits (points) horizontalement et dix lignes (points) verticalement. Le circuit logique de la figure 7 a pour fonction de donner accès au contenu d'un unique emplacement de mot de la MEV 108 de la figure 1 pour chacun des 40 ou 80 caractères à visualiser sur la ligne de balayage horizontale supérieure de ces caractères. Plus spécialement, le contenu de chacun de ces emplacements de mot de la MEV 108 définit la position de la cellule image le plus à gauche surla ligne de balayge horizontale supérieure de chaque caractère. Le circuit logique 516 a ensuite pour fonction d'adresser automatiquement, dans la MEM 528, des bytes de 6 bits successifs rela- tifs aux neuf rangées restantes de points (verticalement empilées les unes au-dessus des autres) pour chacun des caractères à visualiser sur la ligne de-visualisation de 40 ou 80 caractères. Ainsi, pour visua- liser une rangée de 80 caractères sur l'écran d'affichage, il suffit d'accéder à 80 emplacements de mémoire, une seule fois chacun, dans la MEV 108 principale de la figure 1. Le contenu de chacun de ces emplacements de mémoire définit I'emplacement de l'unique cellule image gauche supérieure de chacun des 80 caractères à afficher. On comprendra plus clairement ce qui vient d'être énoncé à l'aide des figures 8 et 9. Sur la figure 8, les adresses des cel- lules images supérieures gauches 700 à 707 des caractères A, B, E, D, C,.. . L et O, suivant l'axe X de l'écran d'affichage, sont contenues dans des emplacements de mémoire de la IEV principale 108 de la figure 1. Lorsqu'il est donné accès à chacune de ces adresses à partir des emplacements de mot de la MEV principale 108 et que chacune de ces adresses est délivrée, comme adresse, à la MEM 528 de la figure 7, il est donné accès à un mot de 6 bits dans l'emplacement de mot adressé de la MEM 528. Ce mot de 6 bits représente six cellules images du caractère particulier auquel il a été donné accès. Si l'adresse de la MEV principale 108 figure 1 identifie la cellule image supérieure gauche 700 des figures 8 et 9, on peut alors voir sur la figure 9 que le premier mot de 6 bits (ou mot supérieur) adressé dans la MEM 528 est entièrement constitué deblancs,puisque la rangée de cellules images formant la ligne supérieure de la zone de 6x10 cel- lules images représentant la lettre A ne tombe pas dans la zone de x8 cellules images représentant réellement la lettre A. - Le contenu de l'emplacement de mot, auquel il est ensuite donné accès, dans la HLEV principale 108 de la figure 1 identifie dans la MEM 528 le mot dont la première cellule image correspond à la cellule image 701 des figures 8 et 9. Ainsi, le deuxième byte de 6 bits adressé dans la iEM 528 est un byte de 6 bits commençant à la cellule image 701 de la figure 9 et s'étendant jusqu'à la droite de la figure 9 sur six espaces de cellules images. Toutes ces cellules images sont également des blancs,puisque la lettre B commence en réalité à la deuxième des dix rangées de cellules images définissant l'éten- due verticale de la lettre B. Ce processus se poursuit de façon que la ligne supérieure d'une longueur de 80 caractères, chaque ligne comprenant six cellules images, sera également affichée pour les lettres E, D, C et le reste des 80 caractères de l'écran, y compris les lettres L et 0, comme représenté sur la figure 8. Le circuit logique contenu dans le bloc 516 en trait inter- rompu a ensuite pour fonction de donner accès à la deuxième rangée horizontale de bytesde 6 bits pour les 80 caractères A, B, E, D, C,... L, O, comme représenté sur la figure 8. On peut voir que ce deuxième groupe de 80 bytes de 6 bits contient les rangées de cellules images formant réellement les sommets des lettres A et B, comme représenté sur la figure 9. Le processus précédent se poursuit jusqu'à ce que les dix rangées verticales de cellules images formant les rangées des carac- tères complets, comme représenté sur la figure 8, aient été affichées sur l'écran. Il faut comprendre que les emplacements de mot de la MEM 528 sont organisés de telle manière que les dix bytesde 6 bits formant un quelconque caractère unique sont disposés consécutivement dans la EM 528. L'accumulateur 654 et l'additionneur 656 coopèrent avec les adresses définissant les caractères qui sont emmagasinées dans la HIEM 528 pour permettre le balayage successif des dix bytes de 6 bits consécutifs relatifs à chaque caractère sélectionné. Plus spéciale- ment, l'accumulateur 654 est incrémenté d'une unité à chaque fois que le compteur 602 compte jusqu'à 80. Il faut noter que l'accumula- teur 654 est initialement positionné sur zéro à la fin de la produc- tion de chaque rangée horizontale de caractères en réponse au repo- sitionnement de la bascule 606 par le comptage d'une valeur dix dans le compteur 604. L'accumulateur 654 accumule donc une valeur de comptage qui est l'équivalent instantané de la ligne horizontale particulière parmi les dix lignes horizontales nécessaires pour produire un caractère durant une seule ligne de balayage sur tout l'écran d'affichage. La valeur contenue dans l'accumulateur 654 est délivrée à l'addition- neur 656 en même temps que le caractère adressé qui définit l'adresse emmagasinée dans la MEV 600, si bien que le signal de sortie de l'additionneur 656 est toujours l'adresse remise à jour permettant que les mots adressés dans la MEM 528 fassent se suivre les dix lignes horizontales constituant une rangée de 80 caractères. On considère maintenant en détail comment les adresses définissantles caractères emmagasinés dans la MEM 528 s'emmagasinent dans la MEV auxiliaire 600. Dans le mode utilisant la MEM 528, le multiplexeur 524 achemine le signal de sortie du tampon 300 jusqu'à l'entrée de donnée de la MEM 528 et l'entrée de donnée de la MEV auxiliaire 600. Il faut noter que les 80 premières adresses de la MEV principale 108 de la figure 1 sont délivrées via le tampon 300 à la MEV auxilMire 600 ainsi qu'à la HEM 528. Comme ci-dessus mentionné, la MIEV 600 fait ensuite fonction de source d'adresses pour la HEM 528 relativement aux neuf lignes restantes nécessaires pour terminer la production d'une rangée de caractères. Ceci s'effectue de la manière suivante. Au début du fonc- tionnement en mode MEM, les compteurs 604 et 602 sont repositionnés sur zéro par le signal de sortie de la source de signaux de commuta- tion 522, lequel est également délivré via la porte OU 640 à l'entrée de validation 519 du tampon 300. On comprendra que l'état (niveau) de la source 522 de signaux de commutation est sous commande de l'UCT de la figure 1 qui fait simultanément accès à l'emplacement de mot spécifique de la MEV 108 dont le contenu vise une adresse de la MEM 528 contenant la première ligne du caractère de début d'une rangée horizontale particulière de caractères à produire dans le mode MEM. Les signaux de demande de mémoire sont produits aux sorties des portes ET 422 et 424 (figure 7) de la manière ci-dessus décrite en relation avec la figure t et ils sont délivrés via la porte OU 603 et le multiplexeur 601 (pour le mode MEM) à l'entrée du compteur 602. Le compteur 602 répond en effectuant itérativement son comptage jusqu'à 80. A chaque valeur de comptage 80, le compteur 604 avance d'une valeur de comptage par rapport à son état initial de reposition- nement sur zéro. La valeur de comptage de sortie 80 du compteur 602 est également délivrée à l'entrée de l'accumulateur 654 afin d'incré- * menter d'une unité son état initialement repositionné sur zéro dans le but ci-dessus indiqué. Lorsque le oompteur 604 enregistre la valeur de comptage d'une unité lors du premier comptage du compteur 602 jusqu'à 80, la bascule 606 se positionne pour effectuer un certain nombre de fonc- tions. Tout d'abord, l'état positionné de la bascule 606, qui cor- respond à un signal de niveau haut, invalide la porte ET 629 si bien qu'aucun autre signal de demande de mémoire ne sera délivré à la MEV 608 de la figure 1. La raison pour laquelle aucun autre signal de demande de mémoire n'est nécessaire est que la MEV auxiliaire 600 assume alors la responsabilité de fournir les adresses convenables à la MEM 528 après que les 80 premiers emplacements de mémoire ont été accédés à partir de la mémoire principale 108 de la figure 1. On peut voir que, pendant les premiers comptages de 80 par le compteur 602, la bascule 606 est dans un état repositionné à partir du comptage de la valeur 10 par le compteur 604 pour la production antérieure d'une ligne horizontale de caractères. Lorsque la bascule 606 se repositionne, la porte ET 629 se conditionne de façon que le signal de sortie de la porte OU 603, qui est constitué par des signaux de demande de mémoire, soit délivré via le multiplexeur 601, le fil conducteur 629, la porte ET 629 condi- tionnée et la porte OU 654, à la mémoire principale 108 et au circuit logique associé de la figure 1. Ainsi, 80 demandes de mémoire sont initialement délivrées au circuit logique de la mémoire principale de la figure 1, et les contenus des 80 emplacements de mot adressés de la MEV 108 sont reçus en retour, via le tampon 300, qui n'est validé que pendant les 80 premières actions de comptage du compteur 602, comme-ci-dessus indiqué. De plus, pendant les 80 premières actions de comptage par le compteur 602, lorsque la bascule 606 est dans un état repositionné, le circuit logique d'écriture de la MEV 600 est activé via l'inverseur 610 et une entrée 615 de validation d'écriture si bien que la MEV 600 peut accepter les 80 premiers bytes délivrés par la MEV principale 108 de la figure 1 et via le tampon 300 (figure 7), le multiplexeur 524 et la borne 616 d'entrée de donnée. Il faut noter que les 80 premiers bytes de données reçus de la MEV principale 108 de la figure 1 sont également délivrés via le multiplexeur 524 et la porte OU 526 à l'entrée de donnée de la MEM 528 de la figure 7. Pour la valeur de comptage d'une unité par le compteur 604, la bascule 606 se positionne, ce qui invalide la porte ET 629 afin d'empêcher que d'autres signaux de demande de mémoire ne soient délivrés à la MEV principale 108 de la figure 1. Le positionnement de la bascule 606 a également pour effet d'invalider le circuit logique de validation d'écriture de la MEV 600 via l'inverseur 610 et de valider la lecture dans le circuit logique de la MEV 600 via l'entrée 608. En réponse aux impulsions d'horloge qui sont délivrées à l'entrée d'horloge 614 de la MEV 600 depuis la sortie de la porte OU 603 et du multiplexeur 601, la MEV 600 répond alors en lisant à répétition les 80 adresses emmagasinées qui représentent les 80 caractères à visualiser horizontalement sur l'écran cathodique du système. La lecture des 80 adresses emmangasinées dans la MEV 600 se poursuit sur chacune des capacités de comptage jusqu'à 80 du compteur 602. Toutefois, pendant les neuf comptages suivants de la capacité 80, la bascule 606 se positionne, si bien que la MEV 600 lit les 80 adresses emmagasinées pour les introduire dans la MEM 528 via l'additionneur 656 et la porte OU 526. Comme ci-dessus indiqué, l'accumulateur 654 et l'additionneur 656 incrémentent d'une unité l'adresse de chaque caractère de la MEM 528 pour chaque balayage horizontal successif de l'affichage. Dans le mode de fonctionnement direct à 80 caractères (au con- traire du mode MEM), le signal de sortie de la source 522 de signaux de commutation fait que le multiplexeur 601 achemine le signal de sortie de la porte OU 603 directement, via la porte OU 654 et le fil 607, jusqu'au circuit logique de la mémoire 108 de la figure 1. Dans le mode direct, le multiplexeur 524 fait passer le signal de sortie du tampon 300 directement via la porte OU 534 et le bus 657 jusqu'aux registres A et B de la figure 6 de la manière précédemment décrite. Aucune donnée n'est délivrée via le multiplexeur 524 à l'entrée de donnée 616 de la MEV 600 dans le mode de fonctionnement direct. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du circuit dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. REVENDICATIONS R E V E N D I C A T I 0 N S 1. Circuit permettant d'augmenter le nombre de cellules images dans un système comportant:un moyen d'affichage visuel (142); un moyen de mémoire (106, 108, 110, 112) comportant une mémoire vive (108) répondant à un train d'impulsions d'horloge (DM) servant à la lecture en série de mots de N bits respectifs dans cette mémoire, o chaque bit est utilisé pour représenter une cellule image sur ledit moyen d'affi- chage; un système de synchronisation résidant (114, 116) servant à délivrer un premier train d'impulsions d'horloge (S1(fl)) à un premier rythme et un deuxième train d'impulsions d'horloge (S (fx)) à un deuxième rythme de répétition (fx), et un moyen de commande (134, 140, x 144) qui est connecté audit moyen de mémoire et qui (a) répond audit premier train d'impulsions d'horloge en faisant que ledit moyen de mémoire lise des mots en série pour ledit moyen de commande audit premier rythme et (b) répond audit deuxième train d'impulsions d'hor- loge en rabgeant en série des bits de chaque mot lu dans ladite mémoire, afin de présenter sur ledit moyen d'affichage visuel un nombre donné (z) de cellules images par balayage. ledit circuit étant caractérisé en ce qu'il est un circuit qui multiplie par un facteur M le rythme de production de cellules images et le nombre de cellules images par balayage sans modifier les rythmes avec lesquels ledit système de synchronisation résidant produit lesdits premier et deuxième trains d'impulsions, et en ce qu'il comprend: une source 160 d'un troisième train d'impulsions d'horloge (S'x(2fx)) ayant un troisième rythme de répétition (2fx), qui vaut M fois le rythme de répétition d'impulsions du deuxième train d'impulsions d'horloge; un moyen générateur (320) qui répond audit troisième train d'impulsions d'horloge en produisant un quatrième train d'impulsions d'horloge (S'1(2f1)) ayant un rythme de répétition qui est un multiple M du rythme de répétition d'impulsions dudit premier train d'impulsions d'horloge; un moyen de commutation (130) servant à faire passer ledit moyen de mémoire d'une connexion avec ledit premier train d'impulsions produit par ledit système de synchronisation résidant à une connexion avec ledit quatrième train d'impulsions produit par ledit moyen générateur, afin de lire des mots dans ladite mémoire à un rythme qui est M fois le premier rythme; et un moyen de registre à décalage (registre A, registre B, 348, 350, 360) qui (a) sert à recevoir en parallèle chaque mot de donnée représentant des cellules images à N bits lu dans ladite mémoire et qui (b) répond audit troisième train d'impulsions d'horloge en décalant en série, audit troisième rythme, les N bits de chaque mot de donnée sur une sortie (368) du circuit, afin de produire, sur ladite sortie du circuit, M fois le nombre donné de bits destiné à être utilisé dans un balayage. 2. Circuit selon la revendication 1, caractérisé en ce que: ledit moyen de registre à décalage comprend un premier et un deuxième registre à décalage (registre A, registre B) et un deuxième moyen de commutation; ledit deuxième moyen de commutation comprend un moyen (420, 422, 424, 426, 428) servant à faire admettre dans l'un desdits premier et deuxième registres, en alternance, chacun des mots successivement lus dans ladite mémoire; ledit deuxième moyen de commutation comportant en outre un moyen (343, 345) servant - délivrer à une entrée de décalage de l'autre desdits registres à décalage un train de N impulsions d'horloge successives prises dans ledit troisième train d'impulsions d'horloge; et ledit moyen de registre à décalage comporte en outre un moyen de multiplexage (348, 360) servant-à faire admettre des signaux décalés venant des sorties des registres respectifs sur ladite sortie du circuit.