Brevet FR2549323A1 — publié le 19850118

DISPOSITIF DE SYNCHRONISATION POUR TRANSMISSION NUMERIQUE AVEC TRAMES, ET RECEPTEUR COMPORTANT UN TEL DISPOSITIF. La présente invention se rapporte au domaine de la transmission d'informations numériques avec trames et elle a plus particulièrement pour objet la récupération de la synchronisation à la réception. Lorsqu'une transmission d'informations numériques, notamment binaire, s'effectue en blocs organisés en mots et en trames, il est nécessaire à la réception de récupérer la synchronisation afin d'opérer correctement le découpage du flux d'informations reçu pour trouver les mots et les trames Cela est habituellement réalisé par 10 la reconnaissance d'un mot, c'est à dire d'un ensemble de bits, prédéfini, dit de synchronisation, placé à un endroit déterminé de la trame, en général au début Le problème consiste à reconnaître ce mot de synchronisation dans le flot d'informations reçues. A cet effet, il est connu d'utiliser une mémoire, en général du type PROM (pour Programmable Read Only Memory) Les avantages d'une telle solution sont tout d'abord que les mots de synchronisation sont parfois longs (de l'ordre de la dizaine de bits ou davantage) et les reconnaître par un circuit logique du type combinatoire est très complexe; ensuite, cette solution présente une 20 souplesse plus grande vis-à-vis d'éventuelles modifications que de la logique câblée L'inconvénient est d'ordre technologique: les mémoires PROM disponibles à l'heure actuelle sur le marché ne sont pas suffisamment rapides pour réaliser en temps réel la reconnaissance de la synchronisation pour des réseaux de transmission à 25 haut débit, par exemple supérieur à 100 Mbits/s, notamment des réseaux utilisant des fibres optiques. La présente invention a pour objet un dispositif de synchronisation adapté au haut débit d'informations, utilisant une mémoire pour la reconnaissance du mot de synchronisation dans sa totalité et un circuit logique permettant une préacquisition accélérée de la synchronisation, sur un nombre réduit de bits du signal de synchronisation. Plus précisément, l'invention a pour objet un dispositif de synchronisation pour transmission numérique avec trames, les données transmises étant reçues en série sous forme binaire et comportant un signal de synchronisation, le dispositif de synchronisation recevant en outre un signal d'horloge représentant la 10 fréquence ligne et comportant: un registre série de N positions, recevant les données binaires; un registre parallèle de N positions, recevant en parallèle le contenu du registre série au rythme du signal d'horloge; un circuit logique du type combinatoire assurant la détection de m premiers bits du signal de synchronisation et délivrant le cas échéant un signal de reconnaissance; un diviseur par N du signal d'horloge, commandé par le signal de reconnaissance précédent; une mémoire, recevant en parallèle le contenu du registre parallèle sur commande du diviseur, assurant la reconnaissance du signal de synchronisation par mots de N bits, inhibant le fonctionnement du diviseur dans le cas o le signal de synchronisation n'est pas reconnu. D'autres objets, caractéristiques et résultats de l'invention ressortiront de la description suivante, donnée à titre d'exemple non limitatif et illustrée par la figure annexée, qui représente un mode de réalisation du dispositif selon l'invention. Sur cette figure, on a représenté un registre série I à n 30 positions, recevant un train d'informations binaires B transmis par la ligne au rythme d'un signal d'horloge H, représentant la fréquence ligne; sont donc présents un instant donné N bits du flot binaire B, par exemple bi à bi+n ' et au top d'horloge suivant, l'ensemble des bits se décale d'une unité, le bit bi étant perdu et le bit bi+n le remplaçant à l'autre extrémité A chaque signal d'horloge H, le contenu du registre série 1 est transmis en parallèle (sur N bit) à un registre parallèle 2 à N positions Un dispositif 4 commandes par un signal CTI la délivrance par le registre 2 de son contenu, en 5 parallèle sur N bits, constituant le signal de sortie S du dispositif: ce signal S est donc constitué par le train binaire B découpé en mots de n bits. Toutefois ce découpage, ainsi qu'il est rappelé ci-dessus, doit être fait en synchronisme avec l'émission, c'est-à-dire qu'il doit 10 restituer les mots de N bits tels qu'ils ont été émis Cela est réalisé dans le dispositif selon l'invention en deux étapes. Dans une première étape, les m premiers bits contenus dans le registre I sont également dirigés en série, au rythme du signal d'horloge H, vers un circuit logique 3 dit de détection, dont la 15 fonction est de réaliser la reconnaissance des m premiers bits d'un signal de synchronisation attendu, comportant p bits; on suppose ici que p = n Le circuit 3 comporte par exemple un registre série, dont le contenu évolue comme celui du registre série 1, et un circuit logique du type combinatoire, fournissant un signal de reconnais20 sance CD commandant le dispositif 4 lorsque est reconnu le début d'un mot de synchronisation. Le dispositif 4 est un diviseur par n, recevant également le signal d'horloge H et opérant la division de ce signal H par N à partir de l'instant o il reçoit le signal CD; il commande donc l'ouverture 25 du registre parallèle 2 par le signal CT à un rythme (H/n) N fois plus lent que celui de l'horloge ligne H Le diviseur 4 peut être par exemple constitué par un compteur, initialisé à une valeur fonction du nombre m, dont le comptage est déclenché par la commande S. Il apparaît ainsi qu'on réalise à l'aide du circuit 3 et du 30 diviseur 4 une préacquisition accélérée de la synchronisation sur un nombre réduit (m) de bits du signal de synchronisation, qui en comporte N dans cet exemple. Selon l'invention, dans une seconde étape,on vérifie cette préacquisition à l'aide de l'ensemble du mot de synchronisation, en utilisant une mémoire 5, par exemple du type PROM A cet effet, la mémoire 5 reçoit du registre parallèle 2 un mot de N bits en parallèle, au rythme H/n, qui lui permet de fournir un signal I au diviseur 4 Lors que le mot reçu par la mémoire 5 n'est pas un mot de synchronisation, celle-ci est programmée de façon à fournir un signal I inhibant le fonctionnement du diviseur 4 Dans ce dernier cas, le processus est repris au niveau du circuit logique 3 comme décrit ci-dessus Au contraire, lorsque ce mot est un mot de 5 synchronisation, la mémoire fournit un signal I sans effet sur le diviseur 4 A titre d'exemple, le mot de N bits fourni par le registre 2 est considéré comme l'adresse d'une information ( 1) dans la mémoire 5, I étant égal à I dans le premier cas et à zéro dans le second Il apparaît ainsi que la mémoire fonctionne à une vitesse n 10 fois inférieure à la vitesse ligne, ce qui permet l'utilisation d'une mémoire PROM même pour les fréquences H très élevées et ainsi de conserver les avantages inhérents à l'utilisation d'une mémoire pour la détection de la synchronisation, notamment l'aptitude à traiter des signaux de synchronisation long et/ou variables dans le temps. Le dispositif décrit sur la figure comporte en outre un circuit 6, interposé sur le trajet du signal I vers le diviseur 4 Ce circuit 6, de type logique, par exemple réalisé par une porte ET, a pour fonction de n'autoriser une inhibition du diviseur 4 par la mémoire 5 que lorsque le récepteur, dans lequel est placé le dispositif selon 20 l'invention, est en position de recherche de synchronisation, ce qui est représenté par une commande 60. Dans la description précédente, on a supposé que le signal de synchronisation était exprimé sur p = N bits et que les découpages que devait réaliser le récepteur devaient également se faire par mot de 25 N bits Dans une variante de réalisation, le signal de synchronisation peut être exprimé sur plusieurs mots de N bits, par exemple p = 2 n; le fonctionnement du dispositif est alors sensiblement le même dans une première étape, la reconnaissance du début du premier mot de synchronisation par le circuit 3 commande (CD) le déclenchement 30 du diviseur 4, lequel commande ( T) le transfert du mot en question dans la mémoire 5; s'il s'agit effectivement du premier mot de synchronisation, la mémoire le reconnaît et n'inhibe pas le diviseur 4 Lorsque le deuxième mot de synchronisation est reçu par le registre série 1, le circuit logique 3 n'a pas à le reconnaître (il n'y a pas de signal CD), ce mot n'étant susceptible d'être reconnu que par la mémoire 5 qui, dans le cas o il est correct,n'envoie toujours pas de signal d'inhibition (I) au diviseur 4 Dans le cas o le deuxième mot n'est pas le mot de synchronisation attendu, la mémoire 5 envoie un signal d'inhibition I au diviseur 4 comme, précédemment. 10 Dans cette variante, le circuit logique de détection peut alors être prévu par la totalité des N bits du registre I (m = n), la seule limite pour le nombre m étant que la complexité de ce type de logique constituant le circuit 3 augmente très rapidement avec le nombre de bits traités. Dans une variante de réalisation, lorsque le temps de propagation dans les circuits n'est pas négligeable devant la période du signal H, on utilise pour le registre série I un registre à N + 1 positions, l'information transmise au circuit 3 étant toujours constituée par les m premiers bits et l'information transmise au registre 20 2 étant constituée par les N derniers bits. REVENDICATIONS. 1 Dispositif de synchronisation pour transmission numérique avec trames, les données transmises étant reçues en série sous forme binaire (B) et comportant un signal de synchronisation, le dispositif recevant en outre un signal d'horloge (H) représentant la fréquence ligne et étant caractérisé par le fait qu'il comporte: un registre série ( 1) de N positions, recevant les données binaires (B); un registre parallèle ( 2) de N positions, recevant en parallèle le contenu du registre série ( 1) au rythme du signal d'horloge (H); un circuit logique ( 3), assurant la détection de m premiers bits du signal de synchronisation, délivrant le cas échéant un signal de reconnaissance (CD); un diviseur par N ( 4) du signal d'horloge (H), commandé par le signal de reconnaissance (CD) précédent; une mémoire ( 5), recevant en parallèle le contenu du registre parallèle ( 2) sur commande (CT) du diviseur ( 4), assurant la reconnaisance du signal de synchronisation par mots de N bits, et fournissant un signal inhibant (I) le fonctionnement du diviseur ( 4) dans le cas o le signal de synchronisation n'est pas reconnu. 2 Dispositif selon la revendication 1, caractérisé par le fait qu'il réalise un découpage des données binaires reçues (B) en mots de n bits, que le circuit logique ( 3) détecte m bits avec m signal de synchronisation est exprimé sur un mot de N bits. 3 Dispositif selon la revendication 1, caractérisé par le fait 25 qu'il réalise un découpage des données binaires (B) reçues en mots de n bits, que le circuit logique ( 3) détecte m=n bits et que le signal de synchronisation est exprimé sur un nombre de bits supérieur à n. 4 Dispositif selon l'une des revendications précédentes, caractérisé par le fait que la mémoire (I) est du type PROM. 5 Dispositif selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte des moyens ( 6) pour interdire la réception par le diviseur ( 4) du signal d'inhibition ( 1). 6 Dispositif selon l'une des revendications précédentes, caractérisé en ce que le diviseur ( 4) comporte un compteur. 7 Dispositif selon l'une des revendications précédentes, caractérisé par le fait que le circuit logique ( 3) comporte un deuxième registre série, contenant les m premier bits contenus dans le registre série ( 1), et un circuit logique du type combinatoire, délivrant le signal de reconnaissance. 8 Dispositif selon l'une des revendications précédentes, caractérisé par le fait que sa sortie (S) est constituée par l'entrée de 10 la mémoire ( 5). 9 Récepteur d'un système de transmission numérique avec trames, caractérisé par le fait qu'il comporte un dispositif de synchronisation selon l'une des revendications précédentes.