Brevet FR2555380A1 — publié le 19850524

CIRCUIT DE TRANSLATION DE NIVEAU LOGIQUE La présente invention concerne les circuits logiques intégrés, et plus précisément les circuits logiques de technologie MOS (Metal-Oxyde-Semiconducteur) et CMOS (MOS complémentaires). La plupart des circuits logiques sont alimentés sous une tension de quelques volts, par exemple Vcc = 5 volts entre une masse et une ligne d'alimentation, et les niveaux logiques bas et haut en différents points du circuit sont définis par une tension de O volt pour le niveau bas, avec une certaine tolérance, et par Vcc pour le niveau haut, également avec une certaine tolérance. Cependant, certains circuits peuvent incorporer des parties qui exigent que le niveau haut soit impérativement inférieur à la tension d'alimentation, ceci notamment pour avoir la certitude que les circuits conçus rempliront dans tous les cas de figure les fonctions qu'on exige d'eux. A titre d'exemple, on peut seulement citer le cas d'une mémoire statique dans laquelle une ligne de points mémoire est sélectionnée en lecture par la mise au niveau logique haut d'une ligne de mot, tandis qu'un point de cette ligne est sélectionné par la mise au niveau logique haut d'une ligne de bit. Le niveau haut de la ligne de mot est la tension d'alimentation Vcc, mais, si le niveau haut de la ligne de bit était aussi à Vcc, il se trouverait que la lecture de l'étant de la mémoire serait destructrice.Dans cet exemple de mémoire conçue par la demanderesse, il faut prévoir que les niveaux logiques hauts engendrés sur les lignes de bit sont effectivement inférieurs d'au moins une quantité prédéterminée à la tension d'alimentation Vcc, et la lecture n'est alors plus destructrice. Pour cela, on prévoit un circuit de translation de niveau, qui, recevant des signaux logiques de niveaux zéro volt ou Vcc, doit les transformer en signaux logiques correspondants entre zéro volt et une tension de référence Vréf plus petite que Vcc. Le procédé généralement employé consiste à appliquer le signal logique d'entrée (entre O et Vcc) à un inverseur qui est alimenté en tension continue sous la tension Vréf produite par un circuit de polarisation. Dans ces conditions, le signal de sortie de l'inverseur correspondra du point de vue logique au signal d'entrée inversé, mais ses niveaux logiques haut et bas seront Vrf et zéro au lieu de Vcc et zéro. La figure 1 donne un exemple de réalisation (technologie CMOS) : inverseur avec un transistor de commande N1 et un transistor de charge P1, polarisation à trois transistors N2, N3, N4 et une capacité C-l, définissant ici une tension Vréf égale à Vcc diminuée de deux tensions de seuil de transistors à canal n. Ces circuits présentent plusieurs inconvénients - d'une part, le transistor de charge à canal p de l'inverseur est mal adapté car sa tension grille-source est inférieure à Vréf, alors qu'il est conçu pour avoir une tension grille-source égale à Vcc ; le courant qu'il débite est alors réduit ou alors il faut augmenter la taille de ce transistor - d'autre part, il faut prévoir un circuit de polarisation établissant la tension Vréf, et ce circuit provoque une consommation permanente de courant réduisant l'intérêt d'utiliser une technologie à très faible consommation telle que la technologie CMOS. L'invention propose un circuit de translation de niveau qui évite les inconvénients des circuits habituels et qui, dans sa réalisation concrète, comprend - une borne d'entrée E, une borne de masse M, une borne d'alimentation A à Vcc et une borne de sortie S - un inverseur à deux transistors entre la borne d'entrée E et un noeud de circuit B, cet inverseur étant alimente entre les bornes A et M - un troisième transistor entre le noeud B et la borne de sortie S - un quatrième transistor commandé par la borne E ou le noeud B, entre la borne A et un noeud de circuit -C - de préférence un cinquième transistor entre la borne de sortie S et la masse M, commandé par la borne d'entrée E. - un ou plusieurs transistors supplémentaires en série entre le noeud C et la borne M, l'un d'eux étant commandé par la borne de sortie S, ces transistors constituant avec le quatrième transistor un ensemble de transistors en série connecté entre les bornes A et N, et le troisieme transistor etant commandé, directement ou par l'intermédiaire d'un inverseur, par le noeud C, - l'ensemble du circuit étant monté de telle sorte que 10 / le troisième, le quatrième et le cinquième transistors soient conducteurs lorsque l'entrez E reçoit un niveau logique haut et que les transistors supplémentaires soient alors bloqués. 2 / le quatrième transistor et le cinquième se bloquent lorsque l'entrez passe au niveau logique bas. 3 / le troisième transistor se bloque seulement lorsque le niveau de tension sur la sortie S a atteint une tension prédéterminée, dépendant du nombre, du type et de la disposition des transistors supplémentaires, tension qui rend conducteurs l'ensemble des transistors supplémentaires et bloque le troisième transistor. 4 / la borne de sortie S soit alors isolée par le troisième et éventuellement le cinquième transistors de toute source d'alimentation susceptible de faire croître ou décroître son potentiel. L'idée-mère qui préside à l'invention et qui a abouti à la réalisation définie ci-dessus est de manière générale la suivante Le niveau logique d'entrée commande un inverseur normalement alimenté sous la tension d'alimentation générale à Vcc. Mais la sortie de l'inverseur n'est pas reliée directement à la sortie du circuit, faute de quoi on retrouverait le niveau Vcc sur cette sortie. Au contraire, elle en est isolée par un transistor (troisième transistor). Ce transistor est rendu conducteur lorsque l'entrée est au niveau haut. Dans ces conditions, le passage de l'entrez au niveau bas se transmet à la sortie sous forme d'une montée en tension progressive de la sortie S avec une constante de temps qui dépend de la charge capacitive connectée à cette sortie. Lorsque la tension de sortie atteint une tension prédéterminée, définie par la somme de plusieurs tensions de seuil de transistors, le troisième transistor se bloque et isole la sortie S de toute source de courant de sorte que la tension de sortie ne peut plus monter et reste au niveau qu'elle avait lors du blo- cage du troisième transistor.Le cinquième transistor a pour rôle de ramener rapidement à zéro la tension de sortie lorsque l'entrée revient au niveau haut. Ainsi, au lieu d'avoir une alimentation continue définissant une tension de référence et un inverseur alimenté sous cette tension, on a - un inverseur alimente sous une tension normale Vcc - un transistor d'isolement entre cet inverseur et la sortie du circuit - un circuit de détection du passage par un seuil Vréf de la tension de sortie, ce circuit commandant le blocage du transistor d'isolement ; - des transistors pour forcer la remise en conduction du transistor dtisolement lorsque le signal logique d'entrée passe au niveau haut. La réalisation détaillée du circuit de détection est conçue de telle sortie que ce circuit n'introduise pas une consommation de courant en régime permanent. D'autres caractéristiques et avantages de l'invention apparaitront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels - la figure 1, déjà décrite, représente un circuit de translation de niveau de ltart antérieur. - la figure 2 représente un circuit de base conforme à l'invention. Le circuit de la figure 2 comprend une borne d'entrée E, une borne de masse M, une borne d'alimentation A à la tension nor male Vcc, et une borne de sortie S. On a appelé par ailleurs B et C deux noeuds de circuit importants. Un inverseur est connecté entre l'entrée E du circuit et le noeud B. Cet inverseur est alimenté sous la tension normale Vcc prise par rapport à la masse. Il comprend ici par exemple (en technologie CMOS) un transistor de commande T1, à canal n, en série avec un transistor de charge T2, à canal p, T1 étant relié à la masse et T2 à la borne A ; le point de jonction des transistors est relié au noeud B (sortie de l'inverseur) tandis que les grilles réunies de ces transistors sont reliées à l'entrez E. Un troisième transistor T3, dit 'd'isolement, est relié entre le noeud B et la sortie S du circuit de translation de niveau. Dans ce mode de réalisation, le transistor T3 est à canal n et a sa grille reliée au noeud C. Ce transistor isole, lorsqu'il est bloque par une tension appropriée sur sa grille, la sortie S de la sortie B de l'inverseur. Un quatrième transistor, T4, qui est ici un transistor à canal p relie le noeud C à la borne A. La grille de commande du transistor T4 est reliée ici au noeud B. Un circuit de détection du passage par un seuil Vréf de la tension sur la sortie S est désigné par la référence D. Ce circuit est relié à la borne de masse M, à la borne S sur laquelle on veut détecter le dépassement, et au noeud C qui constitue la sortie de ce circuit de détection. Vréf est plus petit que Vcc. Ici, le circuit de détection D comprend deux transistors en série Q1 et Q2, tous deux à canal n ; le transistor Q1 est relié à la borne A et a sa grille reliée à son drain ; le transistor Q2 est relié au noeud C et a sa grille reliée à la borne de sortie S. L'ensemble en série des transistors Q1 et Q2 ne peut être conducteur que si les deux transistors sont rendus conductueurs, et ceci ne peut se produire que si tous deux ont leur tension grille-source supérieure à leur tension de seuil qu'on peut appeler Vtn en supposant qu'elle est la même pour les deux transistors. Avec ce montage, l'ensemble Q1, Q2 sera conducteur si la tension sur la borne S dépasse 2Vtn, et bloqué dans le cas contraire. On définit ainsi une tension de référence Vréf qui est égale à la somme des tensions de seuil d'un ou plusieurs tran sistors (il pourrait n'y en avoir qu'un : le transistor Q2, ou un plus grand nombre, auquel cas seul le plus proche du noeud C aurait sa grille connectée à la sortie S, les autres ayant chacun leur grille reliée à leur drain). Le dépassement de Vréf par la tension sur la sortie S se traduit par une mise en conduction de Q1 et Q2 et par conséquent par un blocage du transistor d'isolement T3. Le circuit fonctionne de la manière suivante : en présence d'un niveau logique haut (à Vcc) sur l'entrée E, le noeud B est mis au niveau logique bas par l'inverseur T1, T2. Le transistor T4, à canal p, commandé par le noeud B est donc conducteur et porte à Vcc le potentiel du noeud C, ce qui fait conduire le transistor d'isolement T3 et maintient donc à un niveau logique bas la borne de sortie S. Les transistors Q1 et Q2 ne peuvent pas conduire. A ce stade, on peut remarquer que le transistor T4 pourrait être un transistor à canal n commandé par l'entrez E sans changer le principe de fonctionnement. Le transistor T3 pourrait aussi être un transistor à canal p avec un inverseur interposé entre le noeud C et la grille du transistor T3, cet inverseur étant alimenté par la tension Vcc. On remarque aussi que l'inverseur T1, T2, ne conduit pas de courant permanent au repos, pas plus que la branche Ql, Q2, T4 puisque Q2 est bloqué par la borne S. Lorsque l'entrez E passe au niveau logique bas, le noeud B passe au niveau haut, ce qui bloque le transistor T4. Toutefois, les transistors Q1 et Q2 sont bloqués à l'origine. Par conséquent, le noeud C devient isolé aussi bien de la masse que de l'alimentation à Vcc et son potentiel ne varie pas ; ce potentiel reste à une valeur proche de Vcc, telle que le transistor T3 soit toujours conducteur. Dans ces conditions, la montée du potentiel du noeud B du niveau bas au niveau haut se transmet à travers le transistor T3 conducteur, vers la sortie S dont le potentiel monte progressivement avec une constante de temps qui dépend notamment de la charge capacitive connectée à cette sortie (par exemple une ligne de cellules de mémoires à transistors MOS présente une capacité non négligeable). Dès que le potentiel de la sortie S atteint la valeur 2Vtn (dans l'exemple de la figure 2 ou une autre valeur dans d'autres exemples), la branche Q1, Q2 devient conductrice et porte le potentiel du noeud C à une valeur proche de zéro, ce qui bloque complètement et pratiquement instantanément le transistor d'isolement T3. La sortie S devient donc isolée du noeud B qui l'alimentait, ainsi que de toute autre source de courant de charge susceptible de faire monter ou descendre son potentiel. Le potentiel de sortie au niveau haut reste donc limité à la valeur Vréf = 2Vtn dont le dépassement a provoqué le blocage du transistor T3. Bien entendu, le fonctionnement n'est possible que si l'entrez E ne reste pas trop longtemps au niveau bas car les courants de fuite résiduels feraient baisser le potentiel de la sortie S en déchargeant la capacité équivalente de sortie. Ce circuit est d'ailleurs particulièrement adapté à une commande de charges fortement capacitives. On remarquera que dans cet état logique (entrée au niveau bas, sortie au niveau haut) la branche Q1, Q2, T4 ne conduit toujours pas de courant permanent car le transistor T4 est bloqué. Lorsque le signal logique d'entrée revient au niveau haut, le potentiel du noeud B passe au niveau bas et fait conduire le transistor T4 suffisamment pour que le potentiel du noeud C repasse à une valeur suffisamment élevée pour faire conduire le transistor T3 (canal n) et décharger la capacité équivalente de sortie à travers le transistor T3 et le transistor T1 (ce dernier a été rendu conducteur par le passage de l'entrez au niveau haut). Le potentiel de la sortie S revient donc à zéro. Cependant , il peut être préférable de ramener plus directement le potentiel de la sortie S à zéro, et de forcer par conséquent plus directement le noeud C à zéro en bloquant les transistors Q1 et Q2 simultanément avec la mise en conduction du transistor T4. Pour cela, on peut prévoir un transistor T5 (ici à canal n) > en pointillé sur la figure 2, entre la sortie S et la masse, ce transistor étant commandé par l'entrée E. Le retour de la sortie S au niveau bas est alors beaucoup plus rapide. Pour résumer les fonctions des éléments du circuit de la figure 1, on dira que les transistors T1, T2 constituent un inverseur, le transistor T3 un élément diisolement de la borne de sortie, ou d'interruption de courant de charge de l'entrée vers la sortie, les transistors T4 et T5 des éléments de forçage de la conduction du transistor T3 lorsque l'entrez est au niveau haut, et les transistors Q1, Q2 constituent un circuit de détection de seuil de la tension de sortie, commandant le blocage du transistor d'isolement. REVENDICATIONS 1. Circuit de translation de niveau logique pour transformer un signal logique avec un niveau bas de zéro volt et un niveau haut égal à Vcc en un signal logique avec le même niveau bas et un niveau haut égal à Vréf plus petit que Vcc, caractérisé en ce qu'il comprend - un inverseur (T1, T2) à l'entrée du circuit, alimente sous la tension Vcc entre une borne d'alimentation (A) et une masse (M) - un transistor d'isolement (T3) entre cet inverseur et la sortie (S) du circuit - un circuit (D) de detection du passage par un seuil Vréf de la tension de sortie, ce circuit commandant le blocage du transistor d'isolement - un ou plusieurs transistors (T4, T5) pour forcer la remise en conduction du transistor d'isolement (T3) lorsque le signal logique d'entrée passe au niveau haut. 2. Circuit selon la revendication 1, caractérisé en ce qu'il comporte un transistor (T5) entre la sortie et une borne de masse, ce transistor étant commandé par le signal logique d'entrée pour forcer à zéro la tension de sortie lors du passage du signal d'entrée au niveau haut. 3. Circuit selon l'une des revendications 1 et 2, caractérisé en ce qu'il comporte un transistor (T4) entre la sortie (C) du circuit de détection (D) et la borne d'alimentation (A), ce transistor étant commandé par le signal d'entrée ou par la sortie (B) de l'inverseur (T1, T2). 4. Circuit selon l'une des revendications 1 à 3, caractérisé en ce que le circuit de détection comporte un ou plusieurs transistors en série entre sa sortie (C) et la masse (M), le transistor le plus proche de cette sortie (C) ayant sa grille commandée par la sortie (S) du circuit de translation de niveau logique. 5. Circuit selon l'une des revendications 1 à 4, caractérisé en ce que la sortie (C) du circuit de détection est reliée directement ou par l7intermédiaire d'un inverseur à la grille de commande du transistor d'isolement (T3).