Brevet FR2551609A1 — publié le 19850308

La présente invention se rapporte à un dispositif pour produire la valeur approximative de la grandeur de la somme vectorielle de deux signaux vectoriels La présente invention a une applicabilité générale en ce qui concerne sa fonction recherchée, mais elle est particulièrement utile dans des téléviseurs numériques et sera décrite dans ce contexte. Dans de nombreux systèmes électroniques, il est nécessaire de déterminer la grandeur de la somme vecto10 rielle de signaux orthogonaux Par exemple, dans des téléviseurs numériques, il est pratique d'accomplir la correction automatique de la couleur chair en manipulant la grandeur et la phase du vecteur de chrominance Cependant, ce vecteur est présent sous la forme de signaux en quadrature qui sont représentés par les signaux de mélange de couleurs I et Q ou (R-Y) et (B-Y) Ainsi, pour accomplir la manipulation requise, la grandeur du vecteur de chrominance doit être déterminée à partir de ses composantes. On sait bien que la grandeur d'un vecteur peut être déterminée en produisant la racine carrée de la somme des carrés des valeurs d'amplitude de ses composantes orthogonales Cela peut être accompli en utilisant des circuits multiplicateurs pour la mise au carré doe valeurs d'amplitude, un montage additionneur pour additionner les 25 carrés et un montage produisant la racine carrée pour déterminer la racine carrée de la somme Alternativement, la fonction peut être accomplie en produisant les logarithmes des valeurs d'amplitude des composantes, en combinant de manière appropriée les logarithmes et en 30 produisant les antilogs pour produire les valeurs de grandeur du vecteur Une autre tentative consiste à combiner la valeur de grandeur des vecteurs composants en tant que code d'adresse appliqué à une mémoire programmée pour produire des valeurs de sortie correspondant à 35 la grandeur de la somme vectorielle des codes appliqués d'adresse. Ceux qui sont compétents en la technique du traitement de signaux peuvent facilement noter que chacune des méthodes ci-dessus nécessite des quantités significatives de matériel de traitement qui augmente plus que linéairement avec l'augmentation des bits du signal De plus, les composantes nécessaires ne sont pas facilement disponibles pour accomplir un traitement en temps réel pour des signaux sur large bande Ces facteurs représentent des inconvénients particulièrement restrictifs dans un contexte d'un téléviseur numérique o il est souhaitable 10 de maintenir à un minimum les composants du circuit et o les composants doivent être réalisés sous forme intégrée VLSI (intégration à très grande échelle). Selon les principes de la présente invention, un dispositif produit des valeurs de grandeur de la somme 15 vectorielle de deux vecteurs composants Les signaux correspondant aux vecteurs composants et l'angle entre la somme vectorielle et l'axe de l'une des composantes sont reçus par une source Des moyens produisent des valeurs de coefficient K en réponse aux valeurs d'angle Un moyen de fonction de pondération pondère les signaux qui lui sont appliqués par le facteur K Un circuit d'addition a une entrée couplée à la sortie du moyen de pondération. Un autre moyen relie l'une des deux composantes à la seconde entrée du moyen de pondération et l'autre compo25 sante à la seconde entrée du moyen d'addition La sortie du moyen d'addition produit des signaux représentant la grandeur de la somme vectorielle des deux vecteurs composants. Le facteur K est une variable qui est en rapport 30 avec l'angle de phase du vecteur C par rapport à l'un des vecteurs I et Q Le montage requis pour produire la grandeur du vecteur C avec cet algorithme, est considérablement réduit et plus facilement réalisable que le montage requis pour les méthodes ci-dessus mentionnées. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparattront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 donne un schémabloc d'un exemple d'un circuit selon l'art antérieur pour accomplir une auto-correction de la teinte chair dans un téléviseur numérique; et les figures 2 et 3 a et 3 b donnent des schémas10 blocs d'un montage pour produire la grandeur de la somme vectorielle des vecteurs orthogonaux selon l'invention. Le circuit de la figure 1 montre un dispositif pour accomplir une correction automatique de la teinte chair dans un téléviseur numérique Le montage est placé 15 dans la section de traitement de signaux couleurs du téléviseur et il agit sur les composantes couleurs du signal composite après séparation de la composante de luminance, etc Sur la figure 1, les signaux sont sous format numérique (comme des signaux-modulés par impulsions 20 codées à 8 bits en parallèle) bien que les concepts soient applicables à un traitement de signaux analogiques On peut trouver une description détaillée du fonctionnement du circuit dans la demande de brevet US N 501 896 déposée le 7 Juin 1983 et intitulée "An Auto Tint Circuit for a 25 TV Receiver ". En bref, le circuit de la figure 1 fonctionne comme suit Une autocorrection de la couleur chair est accomplie en faisant tourner le vecteur de chrominance vers le vecteur composant I à chaque fois que l'angle de 30 phase du vecteur de chrominance est dans une plage particulière de valeurs associée aux couleurs chairs. Cependant, le vecteur de chrominance est représenté par les parties le composant sous la forme des vecteurs sensiblement orthogonaux I et Q des signaux de mélange de 35 couleurs Le circuit émet tn signal tourné de chrominance qui est représenté par des signaux sensiblement orthogonaux I' et Q' de mélange de couleurs correspondant au vecteur tourné de chrominance. Les signaux I et Q sont respectivement appliqués aux bornes 10 et 11 d'o ils sont à la fois transmis à un détecteur de grandeur 12 et à un détecteur d'angle 13. 5 Le détecteur de grandeur produit un signal C représentant la grandeur de la somme vectorielle des signaux I et Q, 22 c'est-à-dire C = I +Q, et il produit ce signal sur le bus 14 Le détecteur d'angle produit un signal au 10 bus 15 représentant l'angle G Le signal d'angle est appliqué en tant que codes d'adresse à des éléments 21 et 22 qui produisent respectivement les valeurs de sinus et de cosinus des arguments correspondant aux codes d'adresse appliqués à leurs entrées Les éléments 21 et 22 15 peuvent être des mémoires mortes (ROM) Pour es angles G qui ne résident pas dans la plage des angles prescrits aux teintes chairs, les ROM sont programmées pour émettre les sinus et les cosinus des valeurs d'angle appliquées. Pour des angles G qui sont dans la plage des angles 20 associés aux teintes chairs, les ROM produisent les sinus et les cosinus des angles correspondant à G +Ae o t e représente la rotation souhaitée et est fonction de Les valeurs de cosinus et de sinus sont respecti25 vement appliquées aux multiplicateurs 24 et 25 o elles sont multipliées par les valeurs de grandeur C pour produire les vecteurs composants corrigés pour la teinte chair I' =C cos G et Q' =C sin G La figure 2 illustre un montage selon l'invention, 30 qui peut remplacer le détecteur de grandeur 12 de la figure 1 Le circuit de la figure 2 produit la grandeur de la somme vectorielle, C, des vecteurs I et Q selon l'algorithme C=I+KQ I> Q (la) et C=Q+KI I Q pour avoir exactement la grandeur de la somme vectorielle, on peut montrer que K doit être égal à ( 1-cos G)/sin e et pour C=Q+KI, I Q, K doit être égal à ( 1-sin G)/cos e Sur la plage de e de zéro à 90 , K croit de manière sensiblement monotone d'une valeur de zéro à zéro degré jusqu'à une valeur de 0,41 à 45 puis diminue d'une manière sensiblement monotone d'une valeur 10 de 0,41 à 45 à une valeur de zéro à 90 . Pour chaque valeur de e on peut calculer une valeur de K pour une utilisation dans le calcul de C au moyen des équations (la) et (lb) La valeur de K peut être programmée dans une ROM qui est adressée par les 15 valeurs de e pour éliminer la nécessité de calculs en temps réel S'il ne faut pas avoir des valeurs exactes pour C, alors la même valeur de K peut être utilisée sur une plage d'angles pour réduire la dimension de la ROM. Par exemple, si l'on n'utilise que treize valeurs de K 20 sur la plage de O à 45 (chaque valeur de K couvrant environ 3,5 o), l'erreur maximale de C peut être limitée à moins de un demi pourcent. K, dans les équations (la) et (lb) est un facteur de pondération Pour des systèmes numériques, le montage 25 de pondération est considérablement simplifié si les coefficients de pondération sont limités à des multiples de puissances inverses de 2 Cela permet d'accomplir la multiplication par un simple décalage des bits et/ou des techniques de décalage et d'addition des bits, que l'on 30 connaît bien Le choix des valeurs de K selon ce critère sacrifie cependant à la précision des valeurs calculées de C Par exemple si l'on utilise treize valeurs de K (en choisissant avec ce critère) sur la plage de 0-45 (voir tableau I) le pourcentage maximum d'erreur ne sera 35 encore que de 1,6 % et se produira sur de faibles plages d'angles o les valeurs de K changent. 2551609- TABLEAU I Plage de &, degrés Facteur K 0 5,2 ( 84,8 90) 1/32 = 0,031 5,2 9,0 ( 81 84,8) 2/32 = 0,063 9,0 12,4 ( 77,6 81) 3/32 = 0,094 12,4 16,0 ( 74 77,6) 4/32 = 0,125 16,0 19,4 ( 70,6 74) 5/32 = 0,156 19,4 23,0 ( 67 70,6) 6/32 = 0,188 23,0 26,4 ( 63,6 67) 7/32 = 0,219 26,4 29,6 ( 60,4 63,6) 8/32 = 0,250 29,6 33,0 ( 57 60,4) 9/32 = 0,281 33,0 36,4 ( 53,6 57) 10/32 = 0,313 36,4 39,4 ( 50,6 53,6) 11/32 = 0,344 39,4 42,4 ( 47,6 50,6) 12/32 = 0,375 42,4 45 ( 45 47,6) 13/32 = 0,406 Comme cette grandeur, C, de la somme vectorielle de I et Q est une valeur scalaire sans signe, le calcul est accompli en utilisant des valeurs de grandeur absolue 20 ou sans signe des vecteurs composants I et Q Cela simplifie la détection de l'angle parce que la plage des angles possibles est limitée à 0-90 degrés quel que soit quadrant dans lequel réside le vecteur C. Sur la figure 2, des échantillons de signal correspondant aux composantes vectorielles orthogonales I et Q sont appliqués respectivement aux bornes 30 et 31 d'o ils sont transmis à des éléments de circuit 32 et 33. Les éléments 32 et 33 produisent les valeurs absolues des échantillons appliqués et peuvent être des circuits qui 30 complètent sélectivement les signaux en réponse au bit de signe approprié de l'échantillon respectif. Les valeurs absolues de I et Q sont appliquées à un circuit soustracteur 37 par des bus 34 et 35 Le signe de la différence indique si la grandeur de I est supérieure ou inférieure à la grandeur de Q, en effet si I est plus important que Q, le bit de signe est un un logique et si I est plus faible que Q, le bit de signe est un zéro logique Le bit de signe (Sgn) est appliqué au commutateur 38 pour commander ses positions de commutation Le commutateur 38 a des premier et second points d'entrée ou bornes respectivement couplés aux bus 5 34 et 35 Il a également des premier et second points de sortie connectés respectivement aux bus 43 et 44 En réponse au bit de signe de l'élément 37 qui est un un logique (c'est-à-dire I> Q), le commutateur 38 applique les échantillons de Q du bus 35 au bus 43 et les 10 échantillons de I du bus 34 au bus 44 Pour un bit de signe qui est un zéro logique (c'est-à-dire I commutateur 38 applique les échantillons de I du bus 34 au bus 43 et les échantillons de Q du bus 35 au bus 44. Le bus 43 forme un point d'entrée d'un élément multiplicateur 40 qui peut être un circuit de pondération à décalage et addition Les valeurs de K ou les signaux de commande correspondant aux valeurs de K, de l'élément 39, sont appliqués à une seconde entrée du multiplicateur 40 Le multiplicateur 40 produit des valeurs de sortie correspondant aux valeurs d'échantillon qui lui sont appliquées, pondérées par K. Les échantillons pondérés à la sortie du multiplicateur 40 sont appliqués à un point d'entrée d'un circuit additionneur 41 et les échantillons au bus 44 sont 25 appliqués à un second point d'entrée d'un additionneur 41. Les sommes à la sortie de l'additionneur 41 correspondent à la grandeur C selon les équations (la) et (lb). Les valeurs d'angle e, sont produites par le détecteur d'angle 36 qui reçoit les entrées des bus 34 et 35 Le détecteur d'angle 36 peut comprendre des tables logarithmiques en réponse aux échantillons de I et Q pour produire les échantillons log I et log Q, un soustracteur pour produire les différences égales à log Q log I et une table d'antilogs répondant aux différences pour produire les arctangentes, G, des différences logarithmiques Les valeurs de e sont appliquées à l'élément 39 qui produit les facteurs K ou les signaux de commande correspondant aux facteurs K Il faut noter que si le multiplicateur 40 est un circuit multiplicateur réel, alors il faut des coefficients réels égaux aux valeurs de K Alternativement, si l'élément 40 est par conséquent 5 un circuit de pondération du type à décalage et addition, alors les valeurs produites par l'élément 39 seront les signaux nécessaires pour commander les décalages requis des bits pour produire les valeurs souhaitées pondérées des échantillons. Sur le tableau I, on peut voir que les valeurs de K se reflètent autour de 45 degrés donc seules les valeurs de K entre zéro et 45 degrés doivent être calculées et stockées dans l'élément 39 Le détecteur d'angle 36 peut par conséquent être conçu pour développer des valeurs de sortie de O à 45 degrés Cela est très facilement accompli en indiquant les valeurs absolues des valeurs d'échantillon aux bus 43 et 44 en tant qu'entrées de l'élément 36 En se rappelant que les vecteurs sont commutés sur les bus 43 et 44 pour I > Q, le détecteur 20 d'angle 36 produira les valeurs d'angle, G, égales à une valeur comprise entre 0 et 45 degrés, c'est-à- dire arctangente (Q/I) pour I valeurs d'angle de 45 à O degrés. Si, en fait, des angles e de O à 90 degrés sont produits par le détecteur 36, toutes les valeurs d'échan30 tillon C peuvent être produites avec l'équation (la) et les facteurs K appropriés Dans ce cas, le soustracteur 37 et le commutateur 38 peuvent être exclus du circuit. Par ailleurs, le détecteur d'angle 36, le générateur 39 de la valeur de K et le multiplicateur 40 s'entrouvent plus 35 compliqués. Si le circuit de la figure 2 est mis en oeuvre dans un agencement du type de la figure 1, le détecteur d'angle 36 peut être éliminé et les valeurs d'angle peuvent être assurées par le détecteur d'angle 13 de la figure 1 (au moyen du bus montré par les lignes 15 en pointillé) Il faut noter que pour une condition o le détecteur d'angle 13 produit la pleine plage des angles e de 0 à 360 degrés, le générateur 39 des valeurs de K contiendra un décodeur pour effectuer la translation de la plage d'angles de O à 360 degrés soit à une plage d'angles de O à 45 degrés ou à une plage d'angles de 10 O à 90 degrés. La figure 3 est une variante du circuit de la figure 2 Dans le circuit, les vecteurs orthogonaux I et Q sont appliqués aux points d'entrée 50 et 51 Ces signaux sont multiplexés par un seul circuit de valeur 15 absolue 54 au moyen des verrouillages 52, 53, 55 et 56 par des techniques connues dans l'art du traitement de signaux numériques Les valeurs absolues de I et Q à la sortie des verrouillages 55 et 56 sont appliquées au soustracteur 58 qui développe un bit de signe de sortie indiquant lequel des échantillons I ou Q est le plus grand. Le bit de signe du soustracteur 58 est appliqué en tant que signal de commande des multiplexeurs 57 et 59 Les signaux I et Q des verrouillages 55 et 56 forment les signaux d'entrée des deux multiplexeurs 57 et 59 En réponse au bit de signe à la sortie du soustracteur 58, le multiplexeur 57 émet le plus grand des échantillons de I et Q et le multiplexeur 59 le plus petit (Les multiplexeurs 57 et 59 accomplissent la fonction du commutateur 38 de la figure 2). Les échantillons à la sortie du multiplexeur 57 au bus 66 sont appliqués à une entrée d'un autre multiplexeur 60 qui reçoit une seconde entrée du verrouillage 62 La sortie du multiplexeur 60 forme la première entrée du circuit additionneur 61. Les échantillons à la sortie du multiplexeur 59 sont appliqués à l'entrée de signaux d'un décaleur de bit 63, dont la sortie forme la seconde entrée de l'additionneur 61 Le décaleur de bits 63 (tel que Advanced Micro Devices Inc -AM 25 S 10 Bit Shifter) décale tous les bits de l'échantillon d'entrée vers la droite de N positions, la valeur de N étant un signal de commande fourni par l'élément 64 Un décalage vers la droite de N N positions de bit divise la valeur d'échantillon par 2 N, c'est-à-dire que si les bits de l'échantillon sont décalés vers la droite de trois positions, la valeur de l'échantillon est divisée par 8 Pour diviser un nombre binaire 10 par des valeurs entre les 2 Nièmes facteurs, les bits d'un échantillon peuvent être décalés en succession de différentes positions, les résultats successifs étant stockés et ensuite additionnés. Dans l'agencement de la figure 3, un seul additionneur ( 61) est employé pour accomplir les additions des équations (la) et ( 1 b) et l'addition requise pour accomplir la pondération par décalage et addition. La sortie de l'additionneur 61 est appliquée à un verrouillage 62 qui stocke les résultats intermédiaires, 20 lesquels résultats forment les échantillons d'entrée du multiplexeur 60. On suppose que la fonction de décalage et d'addition subit trois cycles par période de l'échantillon d'entrée Au début d'une période d'échantillon, TO, le 25 multiplexeur 60 sous la commande de l'horloge O B (figure 3 b) applique l'échantillon du multiplexeur 57, c'est-àdire IO, à l'additionneur 61 Pendant la même période, un premier signal de commande de décalage, correspondant à un facteur N déterminé par l'angle e, est appliqué au 30 décaleur 63 par l'élément 64 en réponse au signal d'horloge O A L'échantillon de signal courant, tel que Q O à la sortie du multiplexeur 59 appliqué au décaleur 63 est décalé de NI positions de bit, divisant QO par 2 N L'échantillon QO divisé et l'échantillon I O sont 35 additionnés dans l'additionneur 61 pour produire la valeur Io+QO/2 1 Cette valeur est stockée dans le verrouillage 62 au temps T 1 par le flanc menant du signal d'horloge O A qui passe à l'état haut Au temps T 1, le multiplexeur 60 déconnecte l'échantillon I O de l'entrée de l'additionneur 61 et applique la valeur Io+Q 0/2 N 1 Au temps T 1, sous la commande du signal d'horloge OA, 5 l'élément 64 applique un second signal de commande de décalage au décaleur 63 qui décale les bits du même échantillon Q O de N 2 positions La valeur QO/2 N 2 est additionnée à la valeur In+QO/2 N 1 dans l'additionneur 62 et la nouvelle somme I O +% / 2 N 1 +QO/2 N 2 est stockée dans le verrouillage 63 au temps T 2 Simultanément, au temps T 2, une troisième valeur de commande de décalage est appliquée au décaleur 63 et l'échantillon Q O est décalé de N 3 positions de bit pour produire la valeur Q 0/2 N 3 Cette valeur et la dernière somme stockée dans le verrouillage 62 15 sont additionnées dans l'additionneur 61 pour produire la grandeur C selon l'équation Co = IO+ Qo/2 N 1 +Qo/2 N 2 +Qo/2 N 3 ( 2) = I o+( 1/2 N + 1/2 N 2 + 1/2 N 3) Q () = Io+KQ O Cette somme finale est alors stockée pour un plus ample traitement dans le verrouillage 65, au début 25 de la période subséquente d'échantillonnage, sous la commande de l'horloge OB Dans le cas o la pondération peut être accomplie par un seul cycle de décalage de bits, le signal de commande appliqué au décaleur de bis 63 pendant les second et troisième cycles est prévu pour inhiber les sorties du décaleur de façon que la valeur de zéro soit ajoutée à la somme stockée dans le verrouillage 62 pendant ces cycles Le système peut fonctionner avec plus ou moins d'échantillons selon la précision souhaitée ou bien les contraintes concernant la largeur de bande/ 35 temporisation etc et le taux de trois cycles par échantillon n'est donné strictement qu'à titre d'exemple. e 551609 R E V E N D I C AT I O N S 1. Dispositif générateur des valeurs de grandeur de la somme vectorielle de deux vecteurs composants du type comprenant: une source de signaux correspondant auxdits deux vecteurs composants; une source de valeurs d'angle correspondant à l'angle entre ladite somme vectorielle et l'axe de l'un desdits vecteurs composants; caractérisé par un moyen ( 39) répondant auxdites valeurs d'angle (G) pour produire des valeurs de coefficient, K, en rapport avec lesdites valeurs d'angle; un moyen ( 40) répondant auxdites valeurs K pour pondérer les signaux appliqués; un circuit d'addition ( 41) ayant un premier point d'entrée couplé audit moyen de pondération, ayant un second point et un point de sortie; et par un moyen ( 32, 33, 37, 38) pour coupler l'un desdits deux signaux de vecteur composant de ladite source 20 au second point d'entrée dudit circuit d'addition et l'autre desdits deux signaux audit moyen de pondération, lesdites valeurs de signaux, C, produites au point de sortie dudit circuit d'addition représentant les valeurs de grandeur de la somme vectorielle des deux 25 signaux (I, Q) . 2. Dispositif selon la revendication 1, caractérisé en ce que le moyen ( 32, 33, 37, 38) pour coupler la source au circuit d'addition et au moyen de pondération comprend au moins un circuit de valeur absolue 30 ( 32, 33) pour ne laisser passer que les grandeurs des deux signaux de vecteur composant (I, Q). 3. Dispositif selon la revendication 2, caractérisé en ce que le moyen ( 32, 33, 37, 38) pour coupler comprend un moyen ( 37) répondant aux vecteurs A et B pour déterminer le vecteur A ou B de moindre grandeur; le moyen de pondération ( 40) répondant au signal correspondant aux valeurs de K pour pondérer le vecteur A ou B de moindre grandeur, par le facteur K; et le moyen pour additionner ( 41) additionne le signal pondéré au Signal correspondant au vecteur A ou B le plus grand, la sortie du circuit d'addition étant sensiblement égale à la grandeur de la somme vectorielle. 4. Dispositif selon la revendication 3, caractérisé en ce que le moyen ( 37) pour déterminer le 10 vecteur de moindre grandeur comprend le moyen couplé à la source des signaux composants pour produire un signal de commande (SGN) ayant un premier état pour la grandeur du premier des deux signaux de vecteur composant qui est plus important E que la grandeur de l'autre des deux 15 signaux et ayant un second état autrement; et le moyen de couplage comprend un moyen de commutation ( 38) répondant au signal de commande pour coupler les valeurs absolues du signal de vecteur composant de plus grande grandeur à la seconde entrée du 20 circuit d'addition et les valeurs absolues de l'autre des deux signaux au moyen de pondération. 5. Dispositif selon l'une quelconque des revendications 1 ou 3, caractérisé en ce que le moyen de pondération ( 40) comprend un circuit de décalage et 25 d'addition et les valeurs de coefficient K ont la forme de signaux de commande de décalage de bii. 6. Dispositif selon la revendication 1, caractérisé en ce que le moyen générateur ( 39) des valeurs du coefficient K est une ROM programmée pour émettre des valeurs de K répondant aux valeurs d'angle (e) appliquées en tant que codes d'adresse. 7. Dispositif selon l'une quelconque des revendications 1 ou 6, caractérisé en ce que le moyen générateur des valeurs de coefficient K ( 39) produit des 35 valeurs identiques de K pour des plages prédéterminées d'angle e. 8 Dispositif selon la revendication 1, caractérisé en ce que: les vecteurs composants sont deux signaux vectoriels sensiblement orthogonaux I et Q; le moyen de couplage ( 32, 33, 37, 38) comprend un moyen ( 33, 38) pour le couplage des signaux vectoriels I au second point du circuit d'addition ( 41) et un moyen ( 32, 38) pour le couplage des signaux vectoriels Q au circuit de pondération ( 40); les valeurs disponibles au point de sortie étant égales auxsommesde I + KQ au moins sur une plage de valeurs d'angle et les sommes de I + KQ s'approchent de la grandeur,Cde la somme vectorielle de I et Q. 9 Dispositif selon la revendication 8, caractérisé 15 en ce que le moyen ( 32, 33, 37, 38) de couplage des vecteurs du signal I au circuit additionneur et de couplage des vecteurs du signal Q au moyen de pondération comprend: un moyen ( 37)répondant aux signaux I et Q pour 20 produire un signal de commande lorsque la grandeur du vecteur du signal I dépasse la grandeur du vecteur du signal Q; un moyen de commutation ( 38) ayant des points d'entrée pour appliquer les vecteurs des signaux I et Q et 25 ayant un premier point de sortie couplé à la seconde entrée du circuit additionneur et un second point de sortie couplé à la seconde entrée des moyens de pondération, ledit moyen de commutation reliant les vecteurs des signaux I et Q à ses premier et second 30 pointsde sortie respectivement en réponse au signal de commande et reliant les vecteurs de signaux I et Q à ses second et premier points de sortie autrement. Dispositif selon la revendication 9, caractérisé en ce que le moyen ( 32, 33, 37, 38) pour coupler les vecteurs des signaux I au circuit additionneur ( 41) et pour coupler les vecteurs du signal Q au moyen de 5 pondération ( 40) comprend de plus un moyen ( 32; 33) couplé entre le moyen d'application des vecteurs des signaux I et Q et le circuit additionneur et le moyen de pondération pour convertir les vecteurs des signaux I et Q en signaux correspondant uniquement à leurs 10 grandeurs. 11 Dispositif selon la revendication 1, caractérisé en ce qu'il est prévu dans un téléviseur ayant un montage de correction de couleur du type accomplissant la correction de la couleur en faisant efficacement 15 tourner le vecteur de chrominance, lesdits vecteurs composants étant respectivement les premier et second signaux de mélange de couleurs sensiblement orthogonaux.