Brevet FR2560412A1 — publié le 19850830

La présente invention concerne un appareil qui peut traiter des données à grande vitesse. Dans les appareils de traitement de données, tels que les imprimantes ou autres, du type o des directives et informations d'image sont délivrées en sortie sous forme d'images binaires, il a jusqu'à présent été nécessaire de développer les informations susdites en des emplacements arbitraires dans une page sur une base unitaire binaire. Cependant, la lecture ou l'écriture dans une mémoire est en général effectuée sur plusieurs bases unitaires binaires telles que des unités de quatre ou huit bits, pour s'accor- der aux critères de vitesse de traitement et d'efficacité d'une unite. centrale. Par suite, il a été adopté une méthode selon laquelle les données sont préalablement décalées sur une base unitaire binaire par un registre d'une unité cen- trale et sont ensuite stockes dans la mémoire sur la base d'une unité de quatre ou huit bits. Cependant, la méthode précédente présente un inconvenient qui réside en ce que la vitesse de traitement des données est faible pour des imprimantes rapides telles que, en particulier, une imprimante à faisceau laser. De plus, dans de nombreux cas, l'obtention d'une grande vitesse de traitement est difficile dans de nombreux types d'appa- reils de traitement de données faisant usage de microproces- seurs ou autres en même temps que des imprimantes. D'une part, dans les appareils périphériques de sortie, tels qu'une imprimante à faisceau laser ou autre, du type dans lequel l'information, par exemple des données codées ou autres, qui est transmise depuis un ordinateur serveur ou autre, est développée sous forme d'une image binaire dans une mémoire à accès sélectif de l'appareil et o ensuite cette image binaire est extraite et délivrée en sortie, il est nécessaire d'écrire celle-ci en superposi- tion dans la mémoire à accès sélectif. C'est-à-dire que, par exemple, dans le cas o est délivré en sortie le motif de la figure 1A, le motif de la figure 1B est écrit en une fois et ensuite le motif de la figure 1- est écrit en superposition. Il est très dif- ficile de faire la distinction du motif a écrire pour savoir s'il doit être écrit simplement ou écrit en super- position, en sorte qu'il est nécessaire d'effacer préala- blement la mémoire à accès sélectif dans laquelle le motif doit être écrit. Par conséquent, pour ce qui est de la zone de la mémoire à accès sélectif o le motif a été complètement développe et a été de nouveau extrait et imprimé, il est nécessaire d'effacer cette zone a chaque fois. L'opération susmentionnée peut au demeurant être exécutée sous l'action de l'unité centrale seule si l'appa- reil délivrant les directives est d'un type à faible vitesse et que la vitesse de traitement de l'unité centrale peut devancer suffisamment cette faible vitesse de sortie. Cependant, la faible vitesse de traitement de l'unité cen- traie la rend sans utilité dans des imprimantes rapides telles qu'une imprimante à faisceau laser ou autre et, par suite, des opérations parallèles sont ordinairement exécu- tées en même temps que celles de l'unité centrale grâce à l'emploi d'un sous-processeur rapide. Il en résulte des inconvénients tels qu'une forte augmentation du co t d'en- semble de l'appareil de traitement. D'autre part, et récemment, l'intégration à grande échelle s'est développée dans les appareils de traitement de données et des fonctions multiples ont pu être réalisées. Avec l'augmentation de la capacité de la mémoire à accès sélectif, il est devenu de pratique courante d'utiliser un seul type de mémoire à accès sélectif en divisant son con- tenu en tampon de données, pile, zone d'indicateurs, etc. Cependant, comme décrit ci-dessus, dans les impri- mantes à faisceau laser ou autres dans lesquelles l'infor- mation de directives, telle que des données codées ou autres, qui est émise par un ordinateur serveur ou autre, est déve- loppée sous forme d'images binaires dans la mémoire à accès 25604 12 sélectif de l'imprimante d'o les images binaires sont en- suite extraites et délivrées en sortie, on considère qu'il est efficace de prévoir un dispositif d'écriture à conver- sion des données de telle façon que l'image binaire soit décalée et écrite en superposition dans le tampon de don- nées, par exemple sous forme: format + donnée, en raison des exigences du traitement rapide. Cependant, dans le cas o l'on utilise la même mémoire à accès sélectif pour servir de zone d'indicateurs ou de pile, l'activité du dispositif d'écriture à conver- sion des données entraine l'a modification du contenu des indicateurs ou de la pile; par suite, il y a là un obstacle qui fait que cet appareil électronique ne peut effectuer la fonction demandée. La présente invention prend en compte les remar- ques qui précèdent et a pour but de fournir un appareil de traitement de données qui peut traiter des données à grande vitesse et qui est de conception économique. Un autre but de l'invention est de fournir un appareil de traitement de données qui peut alléger la tâche d'une unité centrale lors de l'écriture de données dans une mémoire. Un autre but encore de l'invention est de fournir un appareil de traitement de données qui peut utiliser effi- cacement une mémoire de grande capacité. Un autre but encore de l'invention est de fournir un appareil de traitement de données qui peut écrire des données en superposition dans une mémoire tandis que l'unité centrale exécute un autre ordre. Un autre but encore de l'invention est de fournir un appareil de traitement de données qui peut effectuer en synchronisme l'écriture en superposition de données dans une mémoire et l'effacement de la mémoire. Un autre but encore de l'invention est de fournir un appareil de traitement de données qui peut diviser une mémoire en une zone dans laquelle la conversion de données est possible et en une zone dans laquelle la conversion de données est impossible, et qui peut utiliser cette mémoire divisée. Les buts et caractéristiques ci-dessus ainsi que d'autres de la présente invention se dégageront de la des- cription détaillée suivante faite en regard des dessins annexés sur lesquels: les figures lA à 1C sont des schémas destinés à expliquer l'écriture en superposition selon laquelle, après que le motif de la figure lB a été écrit, le motif de la figure 1C est écrit en superposition et le motif de la fi- gure 1-A est délivré en sortie; la figure 2 est une vue schématique de l'aspect extérieur d'une imprimante à laquelle s'applique la pré- sente invention; la figure 3A est un schéma de principe destiné à expliquer la relation existant entre un ordinateur central ou serveur et une imprimante; la figure 3B est un schéma de principe montrant les détails de l'unité de conversion des données; la figure 4 est un chronogramme qui représente chacun des signaux indiqués sur les figures 3A et 3B; la figure 5 est un schéma explicatif du décalage des données; la figure 6 est un schéma explicatif de l'infor- mation stockée dans la ROM 105; les figures 7, 8 et 11 sont des schémas de prin- cipe représentant d'autres formes de réalisation de l'unité de conversion des données; les figures 9 et 10 sont des chronogrammes qui représentent chacun des signaux indiqués sur la figure 8; la figure 12 est un schéma de principe montrant les détails du dispositif d'écriture de données représenté sur la figure 11; la figure 13 est un schéma montrant des zones d'adresses d'une RAM; et la figure 14 est un schéma explicatif de l'infor- mation stockée dans la ROM 401. On va maintenant décrire ci-après en détail la présente invention en référence aux dessins. La figure 2 est une vue schématique de l'aspect extérieur d'une impri- mante page par page, telle qu'une imprimante à faisceau laser, à laquelle s'applique l'invention. Sur la figure 2 sont représentés: le corps principal 1 de l'imprimante; un bloc de sélection-affichage 2 d'exploitation; un inter- rupteur général 3; une zone 4 de réception du papier sur laquelle sont évacuées les feuilles imprimées; et un câble de transmission 5 qui est connecté à un ordinateur serveur (représenté sur la figure 3A). L'imprimante 1 peut être un terminal de réseau ou un télécopieur. Le système d'inter- face utilisé peut être un système d'interface fabriqué par Centronics Co., Ltd., le système RS232-C, ou un système permettant de recevoir un signal d'image. Le bloc de sélec- tion-affichage 2 d'exploitation comporte: une touche "LIGNE EN SERVICE" qui indique que des données sont trans- mises à partir de l'ordinateur serveur; une touche "SAUT D'ERREUR" servant à sauter une erreur; une touche d'auto- diagnostic; une touche servant à choisir un mode d'inser- tion manuelle de la feuille, par lequel une impression est effectuée sur la feuille insérée manuellement; une touche pour sortir les données -au rythme des données transmises au lieu d'effectuer une impression à chaque page; etc. La référence numérique 6 désigne une cartouche à mémoire morte dans laquelle ont été stockés des jeux de caractères tels que des caractères alphabétiques, japonais, ou autres, ou un programme. La figure 3A est un schéma de principe montrant la relation existant entre l'ordinateur serveur 10 et l'im- primante 1. Des données codées de caractères et des ordres de commande, transmis depuis l'ordinateur serveur 10, sont reçus en entrée par une unité centrale (CPU) 200 située dans une unité de gestion des données 100. Le CPU 200 dis- 45604i12 tingue les données codées de caractères parmi les données d'entrée et ces données codées de caractères en des données de motifs en points au moyen d'un générateur de motifs en points 300, et délivre ces dernières à une unité de conver- sion de données 400. L'unité de conversion de données 400 effectue une conversion prédéterminée des données, telle que l'écriture en superposition des données ou autre, et stocke les données dans une mémoire à accès sélectif 106. Les données stockées dans la mémoire 106 sont gérées par adressage par le CPU 200 et sont extraites séquentiellement et envoyées à un matériel périphérique de sortie (unité d'impression) 999. Dans l'unité d'impression 999, un fais- ceau laser, par exemple, est modulé conformément à ces données et une image électrostatique latente est formée sur un support photosensible, puis cette image électrostatique latente est développée. Apres quoi, l'image est transférée sur une feuille de papier et la feuille, après achèvement du transfert, est déchargée dans la zone 4 de réception du papier (figure 2). Le CPU 200 s'occupe de la gestion de la communi- cation avec l'ordinateur serveur 10, de la gestion des entrées/sorties du bloc de sélection-affichage 2 d'exploi- tation, etc. Dans cette forme de réalisation, les données sont traitées et écrites indépendamment du fonctionnement du CPU , par mise à profit de l'intervalle de temps existant quand le CPU 200 acquiert un ordre suivant ou de l'inter- valle de temps existant quand il accède à d'autres dispo- sitifs, ce qui allège la tâche du CPU 200 lui-même et le rend également à même d'atteindre une grande vitesse de traitement des données. On va maintenant expliquer l'inven- tion en référence aux dessins. La figure 3B est un schéma de principe montrant les détails de l'unité de conversion des données 400 repré- sentée sur la figure 3A. La figure 4 est un chronogramme représentant chacun des signaux des figures 3A et 3B. Sur la figure 3B sont représentés: une donnée 101 extraite du générateur 300 par le CPU 200 sur la base de l'information codée provenant de l'ordinateur serveur 10; un registre 102 servant à maintenir cette donnée; un registre 103 dont sort une information 104 qui indique le nombre de positions binaires dont est décalée la donnée 101; une mémoire morte (ROM) 105; une mémoire à accès sélectif (RAM) 106 de 128 koctets, un registre 107 servant à maintenir la donnée extraite de la RAM 106; une porte OU 108; un'registre 110 servant à maintenir une information d'adresse 109 issue du CPU; un additionneur 111; une unité de commande princi- pale 112 comportant un microprocesseur et servant à régir le cadencement dans cette forme de réalisation; et une bascule 113 de type D présentant des entrées d'horloge CK et de remise à zéro CLR et servant à maintenir une impul- sion d'écriture 114 issue du CPU 200. Un signal 118 est utilisé pour indiquer des adresses et des données entrant dans la RAM lorsque des données sont écrites dans la RAM 106 à des adresses consécutives. Quand le signal 118 est à "0", il spécifie l'adresse indiquée par le CPU 200. Quand il est à "1", la valeur "1" est ajoutée à l'adresse indi- quée par le CPU 200. L'information stockée dans la RAM 106 est délivrée en sortie à divers types de matériels péri- phériques 999 de sortie tels qu'une imprimante à jet d'en- cre, une imprimante à LED, une imprimante à faisceau laser, etc. La RAM 106 peut être une unité de traitement arithmé- tique telle qu'un microprocesseur. Les états "valides" du signal 109 de la figure 4 représentent séquentiellement, par exemple, un cycle d'écri- ture en RAM (C.ECR), un cycle d'acquisition de l'ordre sui- vant (C.ORD), un cycle d'extraction du générateur de carac- tères (C.CAR), et un cycle d'écriture en RAM (C.ECR). De la même manière, le signal 101 présente une donnée d'écriture (D.ECR), une information d'ordre (D.ORD), une donnée extraite (D.CAR), et une donnée d'écriture (D. ECR)o On va maintenant décrire ci-après en détail le fonctionnement de cette forme de réalisation en référence aux figures 3A, 3B et 4. On admet que l'information spéci- fiant le nombre de positions binaires dont est décalée la donnée qui est écrite dans la RAM 106 a été préalablement stockée dans le registre 103 par le CPU 200. Par exemple, la figure 5 est un schéma montrant un exemple de décalage d'une donnée. Conformément à cet exemple, dans le cas o la donnée 117, provenant du main- tien de la donnée à 8 bits 101, est décalée de cinq posi- tions binaires et écrite, l'information en code binaire "101"1 est stockée au préalable dans le registre 103. De plus, une information telle que représentée sur la fi- gure 6 a été préalablement stockée dans la ROM 105. Par exemple, lorsque le contenu de l'information 104 (informa- tion représentant le nombre de positions binaires dont est décalée la donnée 101) est "101", en code binaire, et que le signal 118 est à "0", l'adresse est celle indiquée par le CPU 200 associée à l'information spécifiant que la don- née est décalée de cinq positions binaires. Ainsi, la sor- tie 116 de la ROM 105 est "0 0 0 0 0 17 16 I5" (In étant 0 ou 1). Lorsque le signal 118 est à "1", l'adresse est augmentée de "1", en sorte que la sortie 116 est à "I4 13 12 I1 10 00 0 ". On va maintenant expliquer en détail l'opération d'écriture de données dans la RAM 106. La donnée 101 et l'information d'adresse 109 destinées à l'écriture dans la RAM 106 sont délivrées par le CPU 200, puis l'impulsion d'écriture 114 est délivrée ( sur la figure 4). L'impulsion d'écriture 114 est maintenue dans la bascule 113 en réponse au front montant (201 sur la figure 4) de l'impulsion d'écriture 114 et, en même temps, la donnée 101 et l'information d'adresse 109 sont maintenues respec- tivement dans les registres 102 et 110. L'information d'adresse maintenue est transmise à la RAM 106 par l'inter- médiaire de l'additionneur 111. Après expiration d'un délai d'accès prédéterminé ( est maintenue dans le registre 107 en réponse à une impul- "ion 122 { sur la figure 4) provenant de l'unité de com- mange principale 11i2 54 La porte OU 108 sert à écrire la donnée 116 en superposition avec la donnée qui a déjà été écrite dans la RAM 106, en permettant ainsi a un caractère ou à un chiffre d'être écrit en superposition. Autrement dit, la porte OU i08 fournit la somme logique de la donnée de sortie 123 du ! registre 107 et de la donnée de sortie 116 de la ROM 105o L'information de sortie de la porte OU 108 est écrite dans la RAM 106 en réponse à une impulsion 124 issue de l'unité de commande principale 112 9 0 sur la figure 4)O Lorsqu'un signal ATTENTE 125 issu du circuit de cette formïe de réalisation est à '0" le CPU 200 est déjà en train d'effectuer le cycle d'exécution de l' ordre suivant. Ensuite, l'unité de commande principale 112 fait passer le signal 118 de ^0^ à-"'1i afin d'écrire la donnée correspondant à la partie en dépassement à l'adresse sui- vante de la RAM 106 alors que la donnée 117 est décalée par la ROM 105 (305 sur la figure 4). En conséquence de cela, la valeur "1" est ajoutée à l'adresse présentée à la RAM 106 par l'additionneur 111. Par ailleurs, la donnée 116 devient la donnée correspondant à la partie en dépassement de la donnée 117. Dans le cycle d'écriture suivant, d'une manière analogue à celle qui précède, l'information 121 issue de la RAM 106 est maintenue ( @ sur la figure 4) dans le registre 107 en réponse à une impulsion 122, et la somme logique est fournie par la porte OU 108, puis l'information de sortie de la porte OU 108 est écrite dans la RAM 106 ( D sur la figure 4) en réponse à l'impulsion 124. Pendant cet intervalle, le CPU 200 prépare la donnée 101 et l'infor- mation d'adresse 109 suivantes et fait passer l'impulsion d'écriture 114 issue du CPU 200 de "1" à "0" à l'instant 202 sur la figure 4. Cependant, le signal ATTENTE 125 passe simultanément de "0" à "1" (300 sur la figure 4) et ceci place le CPU 200 en attente, en sorte que le CPU 200 entre dans le cycle ATTENTE dans cet état. Apres achèvement de l'écriture dans la RAM 106, l'unité de commande principale 112 délivre une impulsion 126 (0 sur la figure 4) pour faire passer le signal 125 au niveau "0" et remettre à zéro la bascule 113 (301 sur la figure 4). Ainsi, le CPU 200 sort du cycle ATTENTE et les nouvelles informations d'adresse 109 et de donnée 101 sont maintenues dans les registres 110 et 102 à u-n instant 203 sur la figure 4. L'unité de commande principale 112 entame alors le cycle d'écriture en RAM suivant. Cette forme de réalisation a été décrite en posant que la donnée 101 était définie sur huit bits et que l'in- formation d'adresse 109 était définie sur seize bits; il est cependant évident que l'invention peut aussi être mise en application même si ces nombres de bits sont fixés à toutes autres valeurs. La figure 7 représente une autre forme de réali- sation de l'invention; les éléments et composants identi- ques à ceux représentés sur la figure 3A sont désignés par les mêmes références numériques et leur description est omise. La référence numérique 128 désigne un circuit logique qui sert à commander l'écriture dans la RAM 106 en mettant à "1" un signal 130 lorsque la donnée 104 est à "000" en code binaire. Lorsque la donnée 104 est à "000", cela signifie que la donnée 117 est décalée de zéro positions binaires et qu'il n'y a pas de parties o la donnée 117 dépasse dans l'adresse suivante, de sorte qu'il n'est pas besoin d'effec- tuer l'opération d'écriture à l'adresse suivante dans la RAM 106. Par conséquent, à ce moment, le signal 130 est mis à 1"1i et est transmis à l'unité de commande principale 112 de façon à effectuer l'opération d'écriture dans la RAM 106 en une fois seulement, ce qui accroit encore la vitesse de traitement de données de ce circuit. is604o1* Comme il a été décrit en détail ci-dessus, con- formément à ce mode de réalisation, le CPU peut exécuter un autre ordre indépendamment de l'opération d'écriture dans la RAM, en sorte que la tâche du CPU est allégée et la vitesse de traitement des données est également nette- ment accrue. De plus, il n'est pas nécessaire d'utiliser de circuit logique très rapide et, par suite, cela a pour effet de réduire les coûts et de rendre possible l'obten- tion d'un appareil de traitement à bas prix et à hautes performances. On va maintenant donner un exemple d'une unité de conversion de données 400 dans laquelle les cadencements opératoires pour la commande d'écriture en superposition dans la mémoire et pour la commande de l'opération d'effa- cement des données dans la mémoire sont produits par le même circuit, ce qui permet ainsi d'effectuer simultanément la lecture de données dans la mémoire et l'effacerent de la mgmoire. La figure 8 est un schéma de principe représen- tant cette forme de réalisation, les éléments et composants identiques à ceux représentés sur la figure 3B étant dési- gnés par les mêmes références numériques. Sur le schéma, la référence numérique 201 désigne le bus de données bidirectionnel du CPU 200. Ce bus de données est défini sur huit bits. Sur la figure 8 sont représentés: le bus d'adresses 202 à 16 bits du CPU; des portes ET 203 et 204 une porte OU 205; un registre de maintien 207; une porte à trois états 208; et un générateur 209 de signaux de cadencement destiné à engendrer des signaux 211 et 212 après expiration de délais prédéterminés commençant au front montant d'un signal 210 issu du CPU 200. Ces signaux îe cadencenent sont représentés sur les chronogrammes des figures 9 et 10. Le signal 213 est un signal de niveau qui prend un niveau haut lorsque le CPU 200 est en mode d'écriture et qui prend un niveau bas en mode de lecture. La figure 9 montre le cadencement de chaque signal lorsque le signal 213 est au niveau haut, c'est-à- dire lorsque le CPU 200 est en mode d écriture. La figure 10 montre le cadencement de chaque signal lorsque le signal 213 est au niveau bas, c'est-à-dire lorsque le CPU est en mode de lecture. On va expliquer ci-après le fonctionnement de cette forme de réalisation en référence aux figures 8 à 10. La fonctionnement sera tout d'abord expliqué en considérant le cas o le CPU 200 exécute l'opération d'-écri- ture. L'information codée transmise depuis l'ordinateur serveur 10 est convertie en l'information de motif de points correspondante par le CPU 200 comme décrit ci-dessus et elle est délivrée sur le bus de données 201. Ensuite, pour développer dans la RAM 106 les données du motif de points délivrées sur le bus 201, le CPU 200 applique l'information d'adresse 202 à la RAM 106 et met le signal 213 au niveau haut (lorsque le CPU effectue une opération d'écriture). Après quoi, le CPU transmet le signal 210 au générateur de signaux de cadencement 209, ce qui active le générateur 209 ((D sur la figure 9). En réponse à l'information d'adresse 202 reçue, la RAM 106 prend un délai d'accès prédéterminé (1 sur la figure 9) et elle délivre ensuite une donnée de lecture 214 à un instant désigné par 401 sur la figure 9. La donnée de lecture 214 est maintenue dans le registre 207 en réponse au signal 211 (G sur la figure 9). Etant donné que le signal 213 est au niveau haut, les portes ET 203 et 204 sont ouvertes. Par suite, les contenus des informations 216 et 217 sont identiques et les contenus des informations 201 et 218 sont identiques, respectivement. Par contre, la porte à trois états 208 est bloquée. Les deux informations 217 et 218 sont appliquées à l'entrée de la porte OU 205 qui en effectue la somme logique et l'information 215 apparaissant en sortie de la porte OU 205 est stockée dans la RAM 106 sous l'action du signal d'écriture 212 appliqué à la RAM 106 1 sur la figure 9). Autrement dit, l'information résultant de la somme logique faite avec la donnée qui se trouvait aupara- vant dans la RAM 106 est écrite et cela correspond de façon équivalente à -'écriture en superposition. On va maintenant expliquer le fonctionnement en référence à la figure 10, lorsque le CPU effectue l'opéra- tion de lecture. Les données du motif de points développées dans la RAM 106 sont transmises à une unité d'impression (non représentée) après l'achèvement du développement. Il n'y a aucune raison de conserver plus longtemps une donnée du motif de points une fois qu'elle a été transmise à l'unité d'impression; par consequent, il est nécessaire d'effacer le contenu de la RAM à l'adresse correspondant à cette partie. Le CPU met le signal 213 au niveau bas pour en- voyer les ionnées du motif de points développées dans la RAM 106 à l'unité d'impression 999 (lorsque le CPU effectue opération de lecture) et il transmet l'information d'adresse 202 Aà la RAM 106 afin d.extraire le contenu de la RAM 106o De plus, comme le montre la figure 10, le CPU envoie le signal 210 au générateur 209 de signaux de caden- cement, ce qui active le générateur 209 ( sur la figure 10)o Apres expiration d'un délai d'accès prédéterminé ( sur la figure 10), la donnée de lecture 214 est déli- vrée en sortie de la RAM 106 et est maintenue dans le registre 207 sous l'action du signal de chargement 211 (O sur la figure 10)3 Etant donné que le signal 213 est au niveau haut, la porte à trois états 208 est ouverte, de sorte qu'une donnée identique à la donnée de lecture 214 issue de la RAM 106 est émise sur le bus de données 201. Par contre, étant donné que les portes ET 203 et 204 sont fermées ensemble, les deux informations 217 et 218 ne présentent que des "0", de sorte que l'information 215 ne présente que des "0"1o L'information 215 qui ne présente que des '0" est écrite dans la RAM 106 sous I'action du signal d'écri- ture 212 ( sur la figure 10), autrement dit, la RAM 106 subit un effacement. Comme décrit ci-dessus, lorsque le CPU effectue une opération d'écriture, l'opération d'écriture en super- position est exécutée simultanément. Lorsque le CPU effec- tue l'opération de lecture, l'opération d'effacement de la RAM est exécutée simultanément. En outre, les signaux de cadencement sont, dans ces opérations, engendrés au moyen du même générateur de signaux de cadencement, ce qui permet un accroissement remarquable de la vitesse de traitement du CPU et permet d'alléger la tâche du CPU. De plus, lorsque le CPU effectue l'opération de lecture, la RAM est effacée simultanément par ce même géné- rateur de signaux de cadencement, ce qui rend possible une forte amélioration de la vitesse de traitement du CPU. En outre, il est possible de réaliser un appareil de traitement de données peu coûteux et qui peut traiterdes données à grande vitesse. Par ailleurs, dans le cas o la conversion de données, telle que l'écriture en superposition des données ou autre, est effectuée et qu'ensuite les données sont stockées dans la RAM, comme dans un autre exemple qui pré- * cède, si cette RAM est utilisée de plus comme zone d'indi- cateurs ou comme pile, le contenu des indicateurs ou de la pile sera modifié du fait de la conversion de données. L'exemple suivant se rapporte au cas o la RAM est divisée en une zone o l'écriture en conversion de données est possible et en une zone o l'écriture en con- version de données est impossible, et o il est fait usage de cette RAM divisée. On va maintenant décrire ci-après en détail cette forme de réalisation en référence à la figure 11 et aux dessins suivants. La figure 11 est un schéma de principe représen- tant cette forme de réalisation de l'unité 400 de conversion de données que représente la figure 3A. Sur la figure 11, la référence numérique 301 dé- signe le bus de données bidirectionnel du CPU 200. Ce bus de données est défini sur huit bits. Sur la figure 11 sont représentés: une information d'adresse 302 correspondant aux 12 bits de plus faible poids du bus de données à 16 bits du CPU 200; un dispositif 303 d'écriture de données; et une mémoire à accès sélectif (RAM) 306. La donnée 301 est transmise par l'intermédiaire du dispositif 303 d'écri- ture de données et est écrite en tant que donnée 305 dans la RAM 106 (128 koctets). La RAM 306 envoie au dispositif 303 d'écriture de données un signal 307 qui indique soit que la conversion de données est effectuée (1) soit qu'elle ne l'est pas (0), sur la base de l'information d'adresse 302, laquelle est en rapport direct avec la présente invention. La RAM 306 peut être une unité de traitement arithmétique telle qu'un microprocesseur. La figure 12 est un schéma de principe représen- tant plus en détail le dispositif d'écriture 303 à conver- sion de données précédent. Sur la figure 12 sont représentés: une mémoire morte (ROM) 401; une porte ET-403; un registre 404 pré- sentant une entrée CLR de remise à zéro et servant à main- tenir une donnée de lecture 308 issue de la RAM 106; une porte OU 405; une additionneur 406; une unité de commande principale 407; une information de décalage 408 indiquant le nombre de positions binaires dont-est décalée la donnée issue de la RAM 106; et un signal 409 indiquant que l'adresse présentée à la RAM 106 est incrémentée de "1" (1) ou est utilisée telle quelle (0). La figure 13 donne un exemple de localisation des zones d'adresses des RAM 106 et 306 sur un espace adressable de 16 bits. Sur la figure 13, la zone de la RAM 106 corres- pond inconditionnellement à la zone de la RAM 306 selon une relation de correspondance biunivoque. On considère maintenant que, dans la zone de la RAM 106 sur la figure 13, la référence numérique 501 désigne une zone ou est effectuée la conversion et qui tient lieu de tampon pour les données des motifs de points, et la référence numérique 502 désigne une zone o n'est effectuée aucune conversion de données car elle est utilisée pour une pile ou des indi- cateurs du CPU 200. Comme le montrent les figures 11 et 12, dans le cas o les 12 bits de plus faible poids sont utilisés comme entrée d'adresse 302 de la RAM, respectivement, des valeurs "1" sont préalablement stockées dans une zone 503 de la RAM 306 et des valeurs "0" sont préalablement stockées dans une zone 504 de la RAM 306 au moyen du signal d'écriture (310 sur la figure 11) issu du CPU 200. Autrement dit, sur la figure 13, lorsque la zone 501 fait l'objet d'un accès, le signal 307, qui est le signal de sortie de la RAM 306, indiquant que la conversion de données est ou n'est pas effectuée, est à "1". Ceci si- gnifie que la conversion de données est effectuée. D'autre part, quand la zone 502 fait l'objet d'un accès, le signal de sortie 307 est à "0", c'est-à-dire que ce signal indique qu'aucune conversion de données n'est exécutée. On va décrire tout d'abord le cas dans lequel la zone 501 fait l'objet d'un accès. La donnée qui est extraite du générateur 300 de données de motifs de points (figure 3A) par le CPU 200, sur la base de l'information codée provenant de l'ordina- teur serveur 10, est transmise sur le bus de données 301. Le dispositif d'écriture de données 303 décale l'informa- tion provenant du bus de données 301 comme le montre la figure 5 (qui donne un exemple dans lequel la donnée est décalée de cinq positions binaires), et il la transmet ensuite à travers la ROM 401 et en fait la somme logique avec la donnée de lecture 308 issue de la RAM 106 au moyen de la porte OU 405, puis écrit la somme logique aux adresses consécutives dans la RAM 106, comme le montre la figure 12. L'opération de décalage de la donnée est simi- laire à celle décrite dans le cas de la figure 3B; sa des- cription est par conséquent omise. On examine maintenant le cas dans lequel le signal 307 est a "'1", c'està-dire dans lequel la conversion de données (décalage) est effectuée. Dans ce cas, étant donne que la porte ET 403 est ouverte, le contenu de la donnée 408 est le même que le contenu (information de décalage) du recistre 402. La donnée 301 à écrire dans la PlM 106 et l'information d'adresse 302 sont délivrées par le CPU 200 et un ordre de d'écriture 410 est simultanément délivré à l'unité de com- mande principale 407. De plus, la donnée 301 est décalée par la ROM 401 et est délivrée en sortie sous forme d'une donnée 415. Après expiration d'un délai d'accès prédéterminé, la donnée 308 est délivrée en sortie de la RAM 106 et est maintenue dans le registre 404 sous l'action d'un signal de chargement 411 issu de l'unité de commande principale 407 Le signal 409 est initialement placé à "0" et indique que l'information d'adresse n'est pas incrémentée de "1" de sorte que l'information d'adresse 309 est la même que l'information d'adresse 302. D'une part, les don- nées 415 et 412 sont appliquées en entrée à la porte OU 405 qui en fournit la somme logique et cette somme est écrite dans la RAM 106 en réponse à un signal 413 d'écriture en RAM issu de l'unité de commande principale 407. Un signal 414 passe à "0" seulement lorsque la donnée de la RAM 105 est extraite par le CPU 200, ce qui ouvre une porte à trois états 416. Ensuite, l'unité de commande principale 407 posi- tionne le signal 409 pour ajouter la valeur "1" à l'infor- mation d'adresse en le faisant passer de 11"0" à "1", en sorte que la partie en dépassement est écrite dans la RAM 106 à l'adresse suivante lorsque la donnée 301 est décalée par la ROM 401. Ainsi, la sortie 415 de la ROM 401 devient la donnée correspondant à la partie en dépassement dans l'adresse suivante de la donnée 301 (dans le cas o le signal 409 sur la figure 14 est à "1"). L'information de sortie 309 de l'additionneur 406 passe à une valeur qui est celle de l'information d'adresse 302 incrémentée de "1". De même, le signal 413 d'écriture en RAM est délivré par l'unité de commande principale 407, en sorte que la donnée de la partie en dépassement est écrite à l'adresse suivante dans la RAM 106. On va maintenant décrire le cas o le CPU accède à la zone 502 de la RAM 106, représentée sur la figure 13. A ce moment, la sortie 307 de la RAM 306 représentée sur la figure 11 est à '0" et indique que la conversion de don- nées n'est pas effectuée. Lorsque la sortie 307 est à "0", la porte ET 403 de la figure 12 est fermée et la donnée 408, qui donne l'information concernant le décalage des données, passe à "000". Ainsi, la sortie 415 de la ROM 401 passe à la valeur qui correspond à la donnée 301 décalée de zéro positions binaires, c'est-à-dire que la donnée 301 et la donnée de sortie 415 sont identiques.. Par contre, lors- que la sortie 307 est à "0", le registre 404 est remis à zéro, de sorte que la donnée 305 devient égale à la donnée 415 et par suite à la donnée 301. De plus, dans ce cas, la donnée 301 n'est pas décalée, de sorte qu'il n'y a pas de donnée en dépassement à l'adresse suivante de la RAM. Par consequent, l'unité de commande principale 407 ne délivre le signal d'écriture 413 qu'une seule fois. Comme décrit ci-dessus, lorsque le signal 307 est à "1", la donnée 301 subit une conversion de données et est écrite dans la RAM 106. Lorsque le signal 307 est à "0", la donnée 301 n'est pas soumise au processus de conversion mais est écrite telle quelle dans la RAM 106. Comme expliqué ci-dessus, les données peuvent être traitées à grande vitesse. De plus, il est possible de diviser librement l'espace mémoire d'une seule et même RAM en une zone o l'écriture en conversion de données est possible et en une zone o l'écriture en conversion de données est impossible. Il est ainsi possible d'utiliser efficacement une RAM de grande capacité et il n'est pas besoin que le CPU tienne compte de cet état de choses. L'augmentation de la vitesse de traitement des données et l'allègement de la tâche du CPU sont des résultats qui peuvent être ainsi obtenus. Bien que la présente invention ait été décrite et représentée en référence à des formes de réalisation préférées, il va de soi que les diverses variantes et modi- fications qui seront évidentes pour le spécialiste restent dans le cadre de l'invention. REVENDICATIONS 1. Appareil de traitement de données comprenant des moyens de mémorisation (106) pour stocker une informa- tion d'image sous forme d'une donnée d'image binaire, des moyens de conversion de données (400) pour superposer la- - dite donnée d'image binaire avec une autre donnée dans lesdits moyens de mémorisation, et des moyens de commande (200) pour donner une directive opératoire auxdits moyens de conversion de données, caractérisé en ce que lesdits moyens de conversion de données sont activés par un ordre d'activation desdits moyens de commande et effec- tuent l'opération de superposition tandis que les moyens de commande exécutent un autre ordre. 2. Appareil de traitement de données selon la revendication 1, caractérisé en ce que lesdits moyens de conversion de données sont des moyens de décalage de don- nées permettant de décaler ladite autre donnée d'un nombre désiré seulement de positions binaires et de la superposer à ladite donnée d'image binaire. 3. Appareil de traitement de données selon la revendication 1, caractérisé en ce que les moyens de con- version de données délivrent un signal d'attente (125) auxdits moyens de commande dans le cas o ledit ordre d'activation est recu pendant ladite opération de super- position. 4. Appareil de traitement de données selon la revendication 3, caractérisé en ce que lesdits moyens de conversion de données suppriment ledit signal d'attente à l'achèvement de ladite opération de superposition. 5. Appareil de traitement de données,caractérisé en ce qu'il comprend: des premiers moyens de commande(112) comportant un microprocesseur, pour effectuer un premier traitement au moyen dudit microprocesseur; et des seconds moyens de commande (200) pour effectuer un second traitement différent dudit premier traitement tandis que lesdits premiers moyens de commande exécutent ledit premier traitement. a560412 6. Appareil de traitement de données selon la revendication 5, caractérisé en ce que lesdits seconds moyens de commande envoient un ordre d'activation aux- dits premiers moyens de commande pour l'exécution dudit premier traitement. 7. Appareil de traitement de données selon la revendication 6, caractérisé en ce que lesdits premiers moyens de commande envoient un ordre d'attente auxdits seconds moyens de commande dans le cas o ledit ordre d'activation est exécuté pendant l'exécution dudit premier traitement 8. Appareil de traitement de donnéesgcaractérisé en ce qu'il comprend: des moyens de mémorisation (106) pour stocker une information d'image sous forme d'une don- née d'image binaire; des moyens de conversion de données (400) pour traiter dans lesdits moyens de mémorisation ladite donnée d'image binaire et une autre donnée; des moyens d'effacement pour effacer la donnée dans lesdits moyens de mémorisation; et des moyens de cadencement (209) pour engendrer des signaux de cadencement des opérations destinés auxdits moyens de conversion de données et auxdits moyens d'effacement. 9. Appareil de traitement de données selon la revendication 8, caractérisé en ce que lesdits moyens de conversion de données superposent ladite donnée d'image binaire et ladite autre donnée. 10. Appareil de traitement de données selon la revendication 8, caractérisé en ce que l'opération desdits moyens de conversion de données et l'opération desdits moyens d'effacement sont effectuées en réponse au même signal de cadencement issu desdits moyens de cadencement. 11. Appareil de traitement de données selon la revendication 10, caractérisé en ce que lesdits moyens d'effacement effectuent l'opération d'effacement en réponse audit signal de cadencement lorsque lesdits moyens de mémorisation effectuent l'opération de lecture. 12. Appareil de traitement de données selon la revendication 10, caractérisé en ce que lesdits moyens de conversion de données effectuent ledit traitement en ré- ponse audit signal de cadencement lorsque lesdits moyens de mémorisation effectuent 'opération d'écriture. 13. Appareil de traitement de donnéescaractérisé en ce qu'il comprend: des moyens de mémorisation (106) pour stocker une information d'image sous forme d'une donnée dîimage binaire; des moyens d'effacement pour effacer la donnée stockée dans lesdits moyens de mémori- sation;.et des moyens de commande pour commander lesdits moyens d'effacement de façon a effaçer la donnée stockée dans lesdits moyens de mémorisation en synchronisme avec l'opération d'extraction de la donnée desdits moyens de mémorisation. 14. Appareil de traitement de données,caractérisé en ce qu'il comprend: des moyens de mémorisation (106) pour stocker une information d'image sous forme d'une don- née d'image binaire; des moyens de conversion de données pour convertir la donnée stockée dans lesdits moyens de mémorisation; et des moyens de commande pour autoriser lesdits moyens de conversion de données à convertir les données stockées dans une première zone desdits moyens de mémorisation et pour empêcher les moyens de conversion de données de convertir les données stockées dans une seconde zone. 15. Appareil de traitement de données selon la revendication 14, caractérisé en ce que lesdits moyens de conversion de données superposent ladite donnée d'image binaire stockée dans lesdits moyens de mémorisation et une autre donnée. 16. Appareil de traitement de données selon la revendication 14, caractérisé en ce que lesdits moyens de commande délivrent un signal d'autorisation de la conver- sion de données auxdits moyens de conversion de données lors de l'opération d'extraction de la donnée à partir de ladite première zone et délivrent un signal d'inhibi- tion de la conversion de données auxdits moyens de con- version de données lors de l'opération d'extraction de la donnée à partir de ladite seconde zone. 17. Appareil de traitement de données selon la revendication 16, caractérisé en ce que lesdits moyens de commande comportent un autre moyen de mémorisation (306) dont les adresses sont les mêmes que celles desdits moyens de mémorisation et accèdent simultanément aux deux dits moyens de mémorisation. 18. Appareil de traitement de données selon la revendication 17, caractérisé en ce que lorsque ladite première zone desdits moyens de mémorisation fait l'objet d'un accès, lesdits autres moyens de mémorisation extraient la donnée de la zone correspondante et délivrent ledit signal d'autorisation de la conversion de données, et, lorsque ladite seconde zone des moyens de mémorisation fait l'objet d'un accès, lesdits autres moyens de mémori- sation extraient la donnée de la zone correspondante et délivrent ledit signal d'inhibition de la conversion de données.