Brevet FR2558662A1 — publié le 19850726

255X662 P}IN 10.921 1 Procédé de codage d'un flux de bits de données, dispositif de mise en oeuvre de ce procédé et dispositif de décodage du flux de bits de canal obtenu Dar la mise en oeuvre du procédé. L'invention concerne un procédé de codage d'un flux de bits de données d'un signal binaire de source en un flux de bits de canal d'un signal binaire de canal dans un système de transmission, notamment un système d'enre- gistrement et de lecture d'un signal d'information sur un support d'information, le flux de bits du signal de source étant subdivisé en une suite ininterrompue de cinq mots de source admissibles selon la table cidessous, mots de source admissibles qui sont convertis en mots de canal associés de cette table: Mots de source Mots de canal 0100 1il 1000 0(1) 00 00(1) 0000 000 100100. Le signal de canal obtenu de la manière décrite ci-dessus est encore soumis à une modulation dite NRZ-M, c'est-à-dire qu'il est engendré un signal binaire présen- tant des flancs qui correspondent aux bits "1" du signal de canal. Un procédé de ce genre est connu de "Electronics Letters" du 28 avril 1983, Vol. 19, N0 8, page 323. Dans cette technique de codage, le flux de bits du signal de source est subdivisé en une suite ininterrompue d'un nombre limité (5) de mots de source admissibles de différentes longueurs et ces mots de source distincts sont convertis en les mots de canal associés. Cette technique de codage se distingue par plusieurs propriétés qui sont surtout d'importance lors de l'enregistrement sur un support d'in- formation, telles que: 1. La distance minimale entre des transitions successives dans le signal de canal est limitée, de sorte PHN 10.921 2 que la largeur de bande de fréquence nécessaire est égale- ment limitée. 2. La distance maximale entre des transitions successives dans le signal de canal est limitée, de sorte que le code est autorythmeur, c'est-à-dire que le signal d'horloge nécessaire au décodage de ce code de canal peut être déduit du flux de bits lui-même. 3. La fenêtre de temps de décodage, c'est-à-dire la durée de l'intervalle de temps dans lequel il faut dé- tecter la présence ou l'absence d'une transition de signal dans le code de canal est très acceptable. 4. La propagation d'erreurs, c'est-à-dire le nombre de bits de données à décodage erroné, dus à un seul bit de canal erroné est très faible. 5. La complexité de l'électronique nécessaire au codage et au décodage est très faible, ce qui est d'im- portance primordiale surtout pour les applications grand public. Dans le cas du code précité, comme pour chaque code, l'application d'un mot de synchronisation est indis- pensable pour la subdivision du flux de bits de canal en blocs d'information nettement reconnaissables. Ce mot de synchronisation doit posséder une configuration de bits de canal qui est nettement reconnaissable dans le flux de bits de canal. D'autre part, il est évidemment avantageux que ce mot de synchronisation occupe une partie minimale de l'es- pace d'information disponible et qu'il nécessite une quan- tité minimale d'électronique additionnelle, tant dans les circuits de codage que dans les circuits de décodage. Une complication à l'égard de l'insertion d'un mot de synchronisation dans le code précité est le fait qu'à cause de l'utilisation de mots de source admissibles de longueurs différentes lors du codage des bits de données précédant le début d'un mot de synchronisation, il faut utiliser des bits de données qui coïncident avec les quatre premiers bits de canal du mot de synchronisation, comme expliqué dans la suite de cet exposé. Les quatre premiers bits de canal du mot de synchronisation jouent aussi un PHN 10.921 3 r8le lors du décodage des bits de canal, notamment lors du décodage des deux derniers bits de canal du flux de bits qui précèdent le début du mot de synchronisation. Cela impose des exigences supplémentaires à la configuration de ce mot de synchronisation. L'invention vise à indiquer un mot de synchronisa- tion qui répond d'une manière particulièrement avantageuse à ces exigences. A cet effet, l'invention est remarquable en ce que lors de ce codage, est engendré un mot de syn- chronisation constitué de 16 bits de canal, mot de synchro- nisation dont les deux premiers et les deux derniers bits de canal ont une valeur logique "0"Q et dont la configuration intermédiaire de bits de canal ne comporte que deux valeurs logiques "1" qui sont séparées par neuf valeurs logiques "0" et en ce que pour l'obtention d'une conversion univoque des deux bits de données du signal de source qui précèdent un mot de synchronisation, le début d'un mot de synchronisa- tion dans le flux de bits de données du signal de source est indexé par l'insertion d'au moins un bit de source ayant une valeur logique "0". La possibilité de reconnaltre nettement le mot de synchronisation est obtenue par la présence d'une suite de neuf "0", ce qui n'est pas le cas dans le signal de canal codé. En utilisant deux premiers bits de canal et deux derniers bits de canal ayant une configuration "00" on répond de façon sûre à l'exigence relative à la distance minimalsle entre deux transitions successives dans le signal d'information. En insérant le premier bit de données de valeur logique "0" dans le signal de source au début du signal de synchronisation pour le codage des bits de données précédents du signal de source, on obtient que même à la transition de mots de source codés dans le signal de canal au mot de synchronisation, le nombre maximal de "D" suc- cessifs (huit) du codage normal n'est pas dépassé, de sorte que le mot de synchronisation est en effet caractéri- sé de façon univoque par une suite de neuf "0" et reste caractérisé de la sorte. PHN 10.921 4 De préférence, le procédé conforme à l'invention est remarquable en ce que pour l'obtention d'une conver- sion univoque des deux bits de données du signal de source qui précèdent un mot de synchronisation, le début d'un mot de synchronisation dans le flux de bit de données du signal de source est indexé par l'insertion d'un jeu de bits de source constitué par une valeur logique "0" suivie d'une valeur logique "1". Par l'insertion du second bit de sour- ce de valeur logique "1", on obtient que selon les règles o10 de codage, les deux premiers bits de canal d'un mot de synchronisation correspondent aux bits de canal tels qu'ils sont effectivement engendrés, ce qui est essentiel lors du décodage des bits de canal. Finalement, le choix des deux derniers bits de canal du mot de synchronisation ainsi que l'exigence relative à la configuration de neuf bits "0" successifs dans le mot de synchronisation assurent que le mot de synchronisation se termine par une confi- guration univoque. Par le choix de la configuration "00" pour les deux premiers et les deux derniers bits de canal du mot de synchronisation, on obtient que l'exigence rela- tive à la distance minimale de transitions successives dans le signal d'enregistrement reste respectée. Un premier mode de réalisation préférentiel du procédé conforme à l'invention est remarquable en ce que le mot de synchronisation est formé par la configuration de bits de canal 0010000000001000. Un deuxième mode de réalisation préférentiel est remarquable en ce que le mot de synchronisation est formé par la configuration de bits de canal 0001000000000100. De toute évidence, le mot de synchronisation peut être inséré directement dans le flux de bits du signal de canal aux instants souhaités. Pour une simplici- té maximale de l'électronique nécessaire au circuit de codage, un autre mode de réalisation préférentiel est remarquable en ce que le mot de synchronisation est obte- nu, d'une part, par l'insertion d'une configuration fixe de huit bits de données dans le signal de source et, d'autre part, par la modification momentanée des règles PHN 10.921 5 de conversion au cours de la conversion de cette confi- guration fixe de bits de données du signal de source en la configuration souhaitée du mot de synchronisation du signal de canal. Un dispositif de mise en oeuvre du procédé con- forme à l'invention, muni: d'un premier registre à décalage servant à rece- voir et à décaler les bits de données du signal de source à une première fréquence d'horloge, w d'un second registre à décalage servant à rece- voir et à décaler les bits de canal du signal de canal à une seconde fréquence d'horloge égale au double de la première fréquence d'horloge et d'un circuit logique servant à convertir les mots de source admissibles en mots de canal corresppn- dants, circuit logique comportant trois entrées qui sont reliées à trois cellules successives X1, X2, X3 du premier registre à décalage, deux entrées qui sont reliées respec- tivement à une première et à une deuxième cellule Y1, Y2 du second registre à décalage ainsi que deux sorties qui sont reliées respectivement à une troisième et à une quatrième cellule Y3, Y4 du second registre à décalage, alors que ce circuit logique est conçu pour appliquer deux valeurs logiques y3 et y4 respectivement à la troisième et à la quatrième cellule Y3, Y4 du second registre à décalage suivant les algorithmes: Y3 = y1 Y2 x1 x2 X3 + x1 x2 Y4 = X22X1lY + Yl1 2 xlJ x1, x2' x3' Y1, Y2 étant les valeurs logiques du bit de données ou de canal présent dans la cellule de registre à décalage concernée X1, X2, X3, y1, Y2, est remarquable en ce qu'il est muni d'un circuit générateur servant au moins à insérer à l'instant de début d'un mot de synchro- nisation souhaité un bit de données "0" dans le signal de source immédiatement après le dernier bit de données qui précède ce mot de synchronisation, et de moyens généra- teurs servant à insérer le mot de synchronisation dans - PHN 10 921 6 le signal de canal. Un mode de réalisation préférentiel d'un tel dispositif est remarquable en ce que le circuit générateur est conçu pour insérer une configuration de bits de don- nées "01"dans le signal de source à l'instant de début d'un mot de synchronisation souhaité. Un autre mode de réalisation préférentiel d'un tel dispositif est remarquable en ce que les moyens géné- rateurs comportent, d'une part, un générateur couplé au premier registre à décalage et servant à insérer dans le signal de source une configuration fixe de bits de données conçue pour l'obtention du mot de synchronisation et, d'autre part, un circuit de commande intercalé entre ces moyens générateurs et le circuit logique et servant à modifier les algorithmes de ce circuit logique au cours de la conversion de cette configuration fixe de bits de données en bits de canal du mot de synchronisation dans le signal de canal. De cette façon, il est possible de réaliser la génération du mot de synchronisation avec un minimum d'électronique supplémentaire. Un dispositif de décodage d'un signal de canal obtenu par la mise en oeuvre du procédé conforme à l'in- vention est remarquable en ce qu'il est muni d'un détecteur de mots de synchronisation servant au moins à détecter une suite de neuf bits de canal de valeur logique "0" et à fournir un signal de détection en réaction à cela. Un mode de réalisation préférentiel d'un tel dispositif qui est muni, d'une part, d'un registre à dé- calage servant à recevoir à la fréquence d'horloge des bits de canal successifs du signal de canal et, d'autre part, d'un circuit logique muni de s.ix entrées qui sont reliées à six cellules Z1 à Z6 de ce registre à décalage pour la réception des valeurs logiques de six bits de canal successifs du signal de canal et d'une sortie servant à fournir le signal de source, le circuit logique étant conçu pour fournir une valeur logique w à la sortie suivant l'algorithme: W = y1 Y4 + Yi Y4 + Y3 Y6 PHN 10.921 7 Yl à Y6 étant les valeurs logiques des bits de canal dans les cellules concernées Z1 à Z6 du registre à décalage, est remarquable en ce que le registre logique à décalage comporte au moins neuf cellules servant à recevoir neuf bits de canal successifs et en ce que le détecteur de mots de synchronisation comporte un circuit logique muni d'au moins neuf entrées qui sont couplées aux neuf cellules du registre à décalage. Finalement, un support d'information muni d'un lU signal d'information binaire obtenu par la mise en oeuvre du procédé conforme à l'invention est remarquable en ce que le signal enregistré comporte des mots de synchronisa- tion caractérisés par une distance entre deux transitions de signal successives égale à 5 cellules de bit de données. La description suivante, en regard du dessin annexé, permettra de mieux comprendre comment l'invention est réalisée. La figure 1 représente la règle de codage. La figure 2 représente à titre illustratif la conversion du flux de bits du signal de source dans celui du signal de canal. La figure 3 représente à titre illustratif un dispositif de codage. La figure 4 représente à titre illustratif un dispositif de décodage. La figure 5 représente deux mots de synchronisa- tion possibles conformes à l'invention. La figure 6 représente à titre illustratif la manière dont ces mots de synchronisation sont insérés. Les figures 7 et 8 représentent deux modes de réalisation possibles du dispositif de codage. Les figures 9 à 12 représentent à titre illustra- tif la manière dont les mots de synchronisation sont en- gendrés dans le dispositif de la figure 8. La figure 13 représente un mode de réalisation du dispositif de décodage. La figure 1 représente sous la forme d'une table la règle de codage utilisée dans le procédé conforme à PHN 10.921 8 l'invention. Conformément à cette règle de codage, on distingue dans un signal binaire de source appliqué cinq mots admissibles W1 à W5, ces mots WS ayant des longueurs différentes, c'est-à-dire que le mot W1 a une longueur de 3 bits de données, le mot W3 une longueur de 1 bit de données et que les mots W2, W4 et W5 ont une longueur de 2 bits de données. Dans ce cas, le chiffre 1 mis entre parenthèses sur la table Ws indique pour les mots W2 et W3 que le mot concerné 00 ou 0 n'est accepté que si le bit de données succédant à ce mot a la valeur logique "1". Au cours du codage, chaque mot de source W est converti en le mot de canal correspondant Wc, alors que, comme le montre la table, chaque bit de données du mot de source WS donne deux bits de canal du mot de canal W. S c Pour illustrer cette règle de codage, on a représenté sur la figure 2, en référence à un exemple d'un signal de source S, la conversion en un signal de canal C effectuée suivant cette règle de codage. Le signal de source S est subdivisé en mots encharnés des types admissibles W1 à W5. Le flux de bits choisi à titre d'exem- ple produit alors la succession indiquée de iiots de types W1 à W5. Chacun de ces mots de source détectés dans le flux de bits est converti en mot de canal correspondant WC suivant la table de la figure 1, ce qui donne le signal de canal C de la figure 2. Ensuite, ce signal de canal C est modulé par la modulation dite de Non-Retour à Zéro ("Non Return to Zero", NRZ), de sorte qu'on obtient le signal R qui est enregistré, par exemple, sur un support d'information. Ce signal d'information R a les propriétés suivantes: 1. la distance minimale entre deux flancs suc- cessifs est de 1,5T, T étant la longueur d'un bit de don- nées du signal de source S. 2. la distance maximale entre deux flancs suc- cessifs est de 4,5T, ce qui est assez faible pour garantir un système autorythmeur. 3. la fenêtre de temps de décodage est de 0,5T, S8662 PHN 10.921 9 ce qui est toujours assez grand pour permettre également un fonctionnement sûr lors de lecture d'un support d'in- formation. Toutefois, les grands avantages du codage se manifestent dans la simplicité de l'électronique nécessaire au codage et au décodage et dans la propagation d'erreurs, ce qui sera démontré en référence au dispositif de codage de la figure 3 et au dispositif de décodage de la figure 4. Le dispositif de codage de la figure 3 comporte un registre à décalage X dont l'entrée reçoit le signal de source S qui traverse ce registre à décalage à la fré- quence d'horloge fc' correspondant à la fréquence de bits du signal de source S. Ce registre à décalage X n'a qu'à comporter trois cellules X1 à X3 pour la réception de trois bits de données successifs du signal de source S. Ces trois cellules X1, X2, X3 sont reliées aux trois entrées il, i2, i3 d'un circuit logique LO pour l'application à ce circuit logique des valeurs logiques xl, x2, x3 des bits de données du signal de source S présents dans ces cellules. Le dispositif de codage comporte un second re- gistre à décalage Y muni de quatre cellules Y1 à Y4 dans lesquelles l'information présente est décalée à la fré- quence d'horloge 2fc. De toute évidence, ce signal d'hor- loge pour le registre à décalage Y est synchronisé avec le signal d'horloge pour le registre à décalage X. Les cellules Y1 et Y2 sont reliées à deux entrées i4 et i5 du circuit logique LC pour l'application des valeurs lo- giques y1 et Y2 des bits du signal de canal présents dans ces cellules Y1 et Y2. En plus, deux sorties 1 et 2 du circuit logique LC sont reliées aux cellules Y3 et Y4 du registre à décalage Y pour le stockage dans ces cel- lules des valeurs logiques y3 et y4 engendrées par le cir- cuit logique LC pour les bits concernés du signal-de canal. Par conséquent, les valeurs logiques y3 et y4 (c'est-à-dire les bits de canal correspondant au bit de données X1) pour les bits dans les cellules Y3 et y4 sont déduites par le circuit logique LC des valeurs logiques PHN 10.921 10 X1, x2 et x3 des bits de données du signal de source dans les cellules X1, X2, X3 du registre à décalage X, alors que les valeurs logiques Y1 et y2 (c'est-à-dire les bits de canal déjà engendrés correspondant au bit de données précédant X1) sont déduites par ce circuit logique des bits du signal de canal dans les cellules Y1 et Y2 du registre à décalage Y, et cela suivant les algorithmes: -y =533 X1 X2j Y3 = Yl 21 x2 x3 "+ x1 2 y4 = X2 xlY1 + Y1 Y2 1 Au moyen de ces deux algorithmes, on obtient automatique- ment la conversion, indiquée sur les figures 1 et 2, du signal de sources en signal de canal C. Etant donné que lors de l'application des trois premiers bits de données d'un signal de source S, les valeurs logiques Y1 et Y2 ne sont pas encore définies, il est nécessaire d'introduire à cet effet une condition initiale. A cette fin, il suffit d'introduire comme condition initiale dans les deux cel- lules Y1 et Y2 du registre à décalage la valeur logique "O"V!. Ensuite, le signal de canal obtenu sur la sortie de registre à décalage Y est encore modulé de façon connue par la méthode NRZ dans le modulateur M, ce qui donne le signal d'information R de la figure 2. Le dispositif de décodage de la figure 4 comporte tout d'abord un démodulateur NRZ à référence D qui reconver- tit le signal d'information appliqué R de la figure 2 en signal de canal C. Ce signal de canal C est appliqué à un registre à décalage Z qui n'a qu'à comporter six cel- lules Z1 à Z6, et est reçu par celui-ci à la fréquence d'horloge 2fc. Ces cellules Z1 à Z6 sont reliées aux en- trées d'un circuit logique LD pour l'application à ce cir- cuit les valeurs logiques Y1 à Y6 des bits du signal de canal présents dans ces cellules. A une fréquence d'horloge fc' c'est-à-dire chaque fois après le décalage des bits du signal de canal C sur deux cellules du registre à déca- lage Z, le circuit logique LD déduit de ces valeurs logiques PHN 10.921 11 Yi à Y6 la valeur logique W d'un bit de données du signal de source S suivant l'algorithme: W = Y Y4 + Y1 Y4 + Y3 Y6 Par conséquent, le signal de source original réapparaît sur la sortie du circuit logique LD. Dans cette technique de décodage, le premier bit-de données du signal de source original n'est pas décodé. En général, cela ne constitue guère un inconvénient. De plus, le cas échéant, on peut y obvier de façon simple en faisant en sorte qu'avant les bits du signal de canal, deux bits de valeur logique "0" soient appliqués comme condition initiale au registre à décalage Z, si bien que Y1 = Y2 = 0 est introduit comme condition initiale et que le décodage commence au premier bit du signal de canal dans la cellule Z3 du registre à décalage Z. Il est à remarquer que les notations "0" et "1" utilisées pour les deux valeurs logiques des signaux binaires ne doivent en aucune façon être considérées comme absolues. De toute évidence, il est possible d'inverser la logique. Le dispositif de décodage de la figure 4 montre clairement que pour le décodage, on n'utilise chaque fois qu'une suite de 6 bits de canal du signal de canal. Cela signifie qu'un bit de canal erroné ne provoque que trois bits de données erronés du signal décodé S, de sorte que la propagation d'erreurs du codage choisi n'est que très faible. La figure 5 représente deux modes de réalisation possibles du mot de synchronisation utilisé conformément à l'invention. Les deux mots de synchronisation SW(1) et SW(2) commencent par deux bits de canal de valeur logique "0" et finissent par deux bits de canal de valeur logique "0". Entre ces paires de bits, chacun des deux mots de synchronisation comporte une suite de neuf bits de valeur logique "0" placés entre deux valeurs logiques "1". Voilà pourquoi chacun des deux mots de synchronisation, apres modulation NRZ, provoque une allure de signal telle qu'in- diquée sur le dessin, deux flancs successifs étant PHN 10.921 12 séparés par une durée 5T. Comme cette durée 5T n'est pas utilisée en tant que telle dans le système de codage, le mot de synchronisation peut être nettement reconnu au moyen de ce critère. Lors de l'insertion du mot de synchronisation dans le flux de bits de canal, il faut également tenir compte du fait que, à cause de l'utilisation de mots ad- missibles de longueurs différentes dans le codage, il n'est pas nécessaire que la subdivision du flux de bits du signal de source soit terminée au début du mot de synchronisation. En d'autres termes, il n'est pas nécessaire qu'il soit déjà établi à quel type de mot appartiennent le dernier ou les deux derniers bits de données du signal de source qui précèdent le mot de synchronisation. Conformément à l'invention, pour réaliser égale- ment un codage univoque de ces derniers bits de données, on insère de préférence dans le signal de source un jeu de pseudo-bits de données "01"qui, au point de vue du temps, correspondent aux quatre premiers bits de canal du mot de synchronisation. Cela est illustré sur la figure 6. La configuration de bits de données de la figure 6 est telle que le dernier mot admissible détecté W4 dans le signal de source prend fin justement au début du mot de synchronisation. Si pour le codage, on utilisait un dis- positif de codage qui est conçu pour reconnaître les mots admissibles W1 à W5 et qui, après la reconnaissance d'un mot admissible, engendre immédiatement le mot de canal cor- respondant, il ne'serait pas nécessaire dans ce cas d'ajou- ter les pseudo-bits de données "01", comme indiqué par le cadre dans le mot de synchronisation SW(1). Toutefois, si l'on utilise le dispositif de codage de la figure 3, il est évident que pour la conversion des deux bits de données précédant le début du mot de synchronisation, on a besoin de deux pseudo-bits de données placés au début du-mot de synchronisation. C'est certainement le cas des configurations de bits de données représentées à titre d'exemple sur les figures 6b et c. Sur la figure 6b, le codage pour le PHN 10.921 13 dernier bit de données précédant le mot de synchronisa- tion ne peut être fixé que par l'addition du premier pseudo-bit de données, alors que sur la figure 6c, ce codage ne peut être fixé que par l'addition des deux bits de données, ce qui est révélé par le simple fait que les derniers mots de code admissibles W4 ou W2 chevauchent le mot de synchronisation. Le choix des deux pseudo-bits de données est dicté par les diverses exigences imposées au codage. En donnant une valeur logique "0" au premier pseudo-bit de données, on obtient que les bits de données précédant le mot de synchronisation produisent des bits de canal qui, conjointement avec la configuration des bits de canal du mot de synchronisation, continuent à satisfaire à l'exi- gence que huit "0" successifs peuvent apparaître au maxi- mum. En d'autres termes, on garantit que même dans le cas de la transition des bits de canal au signal de synchroni- sation, on continue à respecter l'exigence relative à la distance maximale admissible entre des transitions successives dans le signal d'information. En donnant la valeur logique "1" au second pseudo-bit de données, on obtient que, suivant les règles de codage appliquées, les deux premiers bits de canal du mot de synchronisation seraient toujours "00" et cor- respondraient donc aux deux premiers bits de canal du mot de synchronisation effectivement utilisés, ce qui facilite le codage, comme expliqué dans la suite de cet expos6. La figure 7 représente un premier mode de réa- lisation d'un dispositif de codage conforme à l'invention. Ce dispositif est sensiblement identique au dispositif de la figure 3. On a ajoute un générateur G pour la généra- tion du mot de synchronisation et des pseudo-bits de don- nées. Ce générateur G est relié à un circuit de commuta- tion P, qui, sur la commande de ce générateur G,inter- rompt la liaison entre le registre à décalage X et la borne d'entrée et qui, au lieu de celle-ci, raccorde le généra- teur à ce registre à décalage X pour l'adjonction des deux pseudo-bits de données immédiatement après le dernier bit PHN 10.921 14 de données du signal de source S qui précède le mot de synchronisation. Aveo un retard de trois bits de données, donc après que le dernier bit de données du signal de source a été codé, le générateur G rend le circuit logique IC inactif à travers l'entrée de commande Q et, en m9me temps, la configuration de mot de synchronisation est insérée dans le signal de canal à travers une entrée pré- vue sur la celJule Y3 du registre à décalage Y. Par con- * séquent, dans le mode de réalisation envisagé du disposi- tif de codage, le mot de synchronisation est inséré direc- tement dans le train de bits de canal. Toutefois, il est également possible d'obtenir ce mot de synchronisationsouhaité par l'insertion dans le signal de source d'une configuration spécifique de huit bits de données tout en modifiant momentanément les règles de codage, comme expliqué en regard des figures 8 et 9. Le dispositif de codage de la figure 8 a sen- siblement la même structure que celui de la figure 7. Le générateur G servant à engendrer un mot de synchronisa- tion dans le signal de canal, au lieu d'appliquer ce mot directement au registre à décalage Y, envoit un mot de synchronisation de données vers le registre à..décalage X, mot de synchronisation de données qui à travers le circuit logique LC, est converti en mot de synchronisation souhaité pour le signal de canal. Comme le mot de synchro- nisation ne satisfait pas aux règles de codage normales, il est nécessaire d'adapter la logique de codage au cours de la conversion du mot de synchronisation de données en mot de synchronisation de canal. Toutefois, il s'est avéré que cette adaptation n'a qu'à être très limitée, comme expliqué ci-après en regard de la figure 9. Cette figure 9 donne un premier exemple d'un mot de synchronisation de données SW(D). Comme on peut le constater, les deux premiers bits de données de ce mot correspondent aux deux pseudo-bits de données tels que cités ci-dessus. Les trois premiers bits de données de ce mot sont codés de façon univoque conformément au mot PHN 10.921 15 de synchronisation souhaité SW(1). Toutefois, le codage normal des trois bits de données suivants D1 à D3 produirait une configuration de bits de canal (SW'(1)) qui n'est pas conforme à la configuration souhaitée. Cependant, on peut remédier d'une manière trs simple à cet inconvénient en faisant en sorte que, lors du codage des deux bits de canal appartenant au bit de canal D1, que le bit de données D3 soit modifié en une valeur logique "1". Au lieu que, lors du codage, les bits de données D1 h D3 sont considérés comme un mot du type W1, cette modi- fication momentanée de D3 a pour résultat que les bits de données D1 et D2 sont considérés comme un mot du type W1 et que le bit de données D3 est considéré comme un mot du type W3. Par voie de conséquence, le mot de synchronisation souhaité est engendré par le circuit logique LC. La mise en oeuvre de cette modification momentanée du bit de données D3 au cours du codage du bit de données D1 est très simple et on peut la réaliser en faisant en sorte que durant cette période souhaitée, le générateur G applique une valeur logique "1" à l'entrée i3 du circuit logique LC. La figure 10 représente un autre exemple d'un mot de synchronisation de données SW(D). Suivant les règles de codage normales, ce mot donnerait naissance au mot de s-n- chronisation SW'(1). Toutefois, par l'application, lors du codage du bit de données D1 d'une valeur logique "1" à l'entrée i4 ou i5 du circuit logique LC (voir la ligne en traits interrompus de la figure 8), on obtient la confi- guration souhaitée du mot de synchronisation SW(1). Les figures 11 et 12 représentent deux possibili- tés d'obtention du mot de synchronisation SW(2) de la figure 5 à partir d'un mot de synchronisation de données. Dans le cas du mot de synchronisation de données de la figure 11, l'adaptation des règles de codage correspond entièrement à celle décrite en regard de la figure 9, alors que l'adaptation de ces règles dans le cas du mot de synchronisation de données de la figure 12 correspond en- tièrement à celle décrite en regard de lafigure 10. PHN 10.921 16 Finalement, la figure 13 représente une méthode simple de mise en oeuvre de la détection du mot de syn- chronisation dans le dispositif de décodage de la figure 4. Le dispositif correspond sensiblement à celui de la figure 4, à la différence que le registre à décalage a été étendu par l'adjonction de trois cellules Z7 à Z9. A l'aide d'un circuit détecteur SWD, on détecte si le contenu de toutes les cellules Z1 à Z9 est une valeur logique "0", ce qui est caractéristique d'un mot de syn- chronisation. Ce circuit détecteur fournit alors un signal de détection au circuit de traitement T dans lequel est réalisé le minutage total etc. du traitement de signal. De toute évidence, on peut également utiliser pour le mot de synchronisation un détecteur qui est entièrement accor- dé à ce mot de synchronisation, c'est-à-dire un détecteur qui est muni de 16 entrées raccordées à un registre à décalage à 16 cellules et qui fournit un signal de détec- tion dès que les valeurs logiques des bits de canal dans ces 16 cellules correspondent au mot de synchronisation. Il sera clair que l'invention n'est nullement limitée aux exemples de réalisation décrits mais que des autres structures de circuit entrent également dans le cadre de l'invention. PHN 10.921 17 REVENDICATIONS: 1. Procédé de codage d'un flux de bits de données d'un signal binaire de source en un flux de bits de canal d'un signal binaire de canal dans un système de transmis- sion, notamment un système d'enregistrement et de lecture d'un signal. d'information sur un support d'information, le flux de bits du signal de source étant subdivisé en une suite ininterrompue de cinq mots de source admissibles selon la table ci-dessous, mots de source admissibles qui sont convertis dans les mots de canal associés de cette table: Mots de source Mots de canal 0100 11 1000 0(1) 00 00(1) 0000 000 100100, caractérisé en ce que lors de ce codage, est engendré un mot de synchronisation constitué de 16 bits de canal, mot de synchronisation dont les deux premiers et les deux der- niers bits de canal ont une valeur logique "0" et dont la configuration intermédiaire de bits de canal ne comporte que deux valeurs logiques "1" qui sont séparées par neuf valeurs logiques "0" et en ce que pour l'obtention d'une conversion univoque des deux bits de données du signal de source qui précèdent un mot de synchronisation, le début d'un mot de synchronisation dans le flux de bits de données du signal de source est indexé par l'insertion d'au moins un bit de source ayant une valeur logique "0". 2. Procédé selon la revendication 1, caractérl.sé en ce que pour l'obtention d'une conversion univoque des deux bits de données du signal de source qui précedent un mot de synchronisation, le début d'un mot de synchronisa- tion dans le flux de bits de données du signal de source PHN 10.921 18 est indexé par l'insertion d'un jeu de bits de source con- stitué par une valeur logique "O" suivie d'une valeur logique "1". 3. Procédé selon l'une des revendications 1 et 2, caractérisé en ce que le mot de synchronisation est formé par la configuration de bits de canal 0010000000001000. 4. Procédé selon l'une des revendications 1 et 2, caractérisé en ce que le mot de synchronisation est formé par la configuration de bits de canal 0001000000000100. 5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que le mot de synchronisation est obtenu, d'une part, par l'insertion dans le signal de source d'une configuration fixe de huit bits de données et,d'autre part, par la modification momentanée des règles de conversion au cours de la conversion de cette configura- tion fixe de bits de données du signal de source en configuration souhaitée du mot de synchronisation du signal de canal. 6. Dispositif de mise en oeuvre du procédé selon la revendication 1, muni: d'un premier registre à décalage servant à rece- voir et à décaler les bits de données du signal de source à une première fréquence d'horloge, d'un second registre à décalage servant à rece- voir et à décaler les bits de canal du signal de canal à une seconde fréquence d'horloge égale au double de la première fréquence d'horloge et d'un circuit logique servant à convertir les mots de source admissibles en mots de canal correspon- dants, circuit logique comportant trois entrées qui sont reliées à trois cellules successives X1, X2, X3 du premier registre à décalage, deux entrées qui sont reliées respec- tivement à une première et à une deuxième cellule Y1, Y2 du second registre àf'décalage ainsi que deux sorties qui sont reliées respectivement à une troisième et à une quatrième cellule Y3, Y4 du second registre à décalage, alors que ce circuit logique est conçu pour appliquer deux valeurs logiques y3 et y4 respectivement à la troisième PHN 10.921 19 et à la quatrième cellule Y3, Y4 du second registre à décalage suivant les algorithmes: Y3 = y1 Y2 x1 x2 X3 + x1 x2 Y4 = X2 1Y1 + 1 Y2 X9 x1, x2, x3, Y1, Y2 étant les valeurs logiques du bit de données ou de canal présent dans la cellule de registre à décalage concernée X1, X2, X3, Y, Y2, caractérisé en ce qu'il est muni d'un circuit générateur servant au moins à insérer à l'instant de début d'un mot de synchronisation souhaité un bit de données Q"0" dans le signal de source immédiatement après le dernier bit de données qui précède ce mot de synchronisation, et de moyens générateurs servant à insérer le mot de synchronisation dans le signal de canal. 7. Dispositif 6elon la revendication 6, caractérisé en ce que le circuit générateur est conçu pour l'insertion d'une configuration de bits de données "0" dans le signal de source à l'instant de début d'un mot de synchronisation souhaité. 8. Dispositif selon l'une des revendications 6 et 7, caractérisé en ce que les moyens générateurs comportent un générateur couplé au second registre à décalage et ser- vant à insérer le mot de synchronisation directement dans le signal de canal. 9. Dispositif selon l'une des revendications 6 et 7, caractérisé en ce que les moyens générateurs comportent, d'une part, un générateur couplé au premier registre à déca- lage et servant à insérer dans le signal de source une configuration fixe de bits de données conçue pour l'obten-- tention du mot de synchronisation et, d'autre part, un cir- cuit de commande intercalé entre ces moyens générateurs et le circuit logique et servant à modifier les algorithmes de ce circuit logique au cours de la conversion de cette configuration fixe de bits de données en bits de canal du mot de synchronisation dans le signal de canal. 10. Dispositif de décodage d'un signal de canal obtenu PHN 10.921 20 selon le procédé de l'une des revendications 1 à 5, dis- positif qui est muni d'une unité de décodage servant à convertir le signal de canal en signal de source, caractérisé en ce qu'il est muni d'un détecteur de mots de synchronisation servant au moins à détecter une suite de neuf bits de canal de valeur logique "0" et à founir en réaction à cela un signal de détection. 11. Dispositif selon la revendication 10, dans lequel le dispositif de décodage est muni, d'une part, d'un re- gistre à décalage servant à recevoir à la fréquence d'hor- loge des bits de canal successifs du signal de canal et, d'autre part, d'un circuit logique muni de six entrées qui sont reliées à six cellules Z1 à Z6 de ce registre à dé- calage pour la réception des valeurs logiques de six bits de canal successifs du signal de canal et d'une sortie servant à fournir le signal de source, le circuit logique étant conçu pour fournir une valeur logique w à la sortie suivant l'algorithme: w 1 Y4 + Y1 Y4 + Y3 Y6 Y1 à Y6 étant les valeurs logiques des bits de canal dans les cellules concernées Z1 à Z6 du registre à décalage, caractérisé en ce que le registre à décalage comporte au 29moins neuf cellules servant à recevoir neuf bits de canal successifs et en ce que le détecteur de mots de synchronisa- tion comporte un circuit logique muni d'au moins neuf entrées qui sont couplées aux neuf cellules du registre à décalage. 12. Support d'information muni d'un signal d'informa- 3sion binaire obtenu par la mise en oeuvre d'un procédé selon l'une des revendications 1 à 5, caractérisé en ce que le signal enregistré comporte des mots de synchronisation qui sont caractérisés par une distance entre deux transitions de signal successives égal à 5 cellules de bit de données.