Brevet FR2553953A1 — publié le 19850426

CIRCUIT EN PONT POUR L'INTERCONNEXION DE RESEAUX La présente invention concerne un circuit en pont pour l'interconnexion de réseaux. Il est bien admis dans la technique du traitement de données qu'il est souhaitable d'interconnecter des réseaux locaux. Dans l'art antérieur, on a relié entre eux ces réseaux locaux par l'intermédiaire de dispositifs qu'on appelle généralement des dispositifs d'achemine- ment. Ces dispositifs d'acheminement sont normalement particuliers à leur fabricant, de sorte que, pour qu'un poste d'un réseau local envoie des messages à un second poste, dans un autre réseau local, le premier poste doit transmettre au moins une adresse à deux niveaux ou im- pliquer une disposition de protocole à deux niveaux. En d'autres termes, la disposition d'adresse dans l'art an- térieur est analogue à un système téléphonique commun dans lequel les trois premiers chiffres, c'est-à-dire un numéro de téléphone tel que Gramacy 3 (GR3), représen- tent un niveau d'adresse et les quatre derniers chiffres représentent un second niveau d'adresse. La disposition ci-dessus était raisonnablement acceptable. Cependant, quand les utilisateurs ont commencé à acquérir un équipe- ment provenant de différents fabricants, des problèmes sont apparus en ce qui concerne la transmission d'un ré- seau à un autre par l'intermédiaire d'un dispositif d'a- cheminement fabriqué par un fabricant différent du fabri- cant du dispositif de transmission entre postes. Les dif- ficultés sont apparues en partie en raison des niveaux de protocole supérieurs exigés dans les systèmes de l'art antérieur et également en raison du fait qu'un poste d'un fabricant différent a beaucoup de difficultésà fournir des informations à un dispositif d'acheminement d'un pre- mier fabricant,mcme si le dispositif d'acheminement com- porte une mémoire. La présente invention n'implique qu'un niveau d'informations d'adresse, elle a une capacité 2 2553953 d'apprendre pour augmenter ses connaissances en ce qui concerne l'emplacement de postes, dans n'importe quel réseau connecté à celle-ci, et elle comprend un moyen pour rejeter les informations d'adresse relativement non utilisées. La présente invention est définie, dans un exem- ple de réalisation préféré, pour concerner deux réseaux locaux. On remarquera qu'elle pourrait concerner plus de deux réseaux et plusieurs circuits en pont connectés à plusieurs réseaux locaux. Dans l'exemple de réalisation préféré défini, un premier dispositif de LANCEMENT est connecté à un premier réseau local et un second disposi- tif de LANCEMENT est connecté à un second réseau local. Quand un message est envoyé, par exemple, d'un premier réseau local à son dispositif de LANCEMENT associé, le message est examiné et s'il est acceptable pour une au- tre transmission, le dispositif de LANCEMENT envoie un signal d'interruption à un microprocesseur. Pendant ce temps, le message a été mémorisé dans une mémoire tampon à accès sélectif ou vive RAM. En réponse au signal d'in- terruption, le microprocesseur apprend quel réseau a en- voyé le message et extrait de la mémoire tampon RAM la partie d'adresse de destination du message pour l'envoyer à un circuit de commande de consultation. Le circuit de commande de consultation est défini pour prendre l'infor- mation d'adresse de destination et la comparer à un grou- pe d'adresses de destination qui sont contenues dans une mémoire RAM de consultation. L'information d'adresse de destination comprend, dans la mémoire RAM de consulta- tion, un indicateur qui indique si l'adresse de destina- tion appartient à un poste du premier ou du second ré- seau local. S'il y a correspondance entre la partie d'a- dresse de destination du message et une adresse de des- tination dans la mémoire de consultation, le microproces- seur envoie le message au poste approprié par l'intermé- diaire du pont, ou il ignore le message si le poste émetteur est dans le même réseau local que le poste ré- cepteur. S'il n'y a pas correspondance (car il n'y a pas d'adresse de destination chargée dans la mémoire de con- sultation qui corresponde à l'adresse de destination du message), le message est alors envoyé à l'autre réseau. Après avoir traité la partie d'adresse de destination du message, le système traite la partie d'adresse d'ori- gine du message. La partie d'adresse d'origine est com- parée aux adresses de destination mémorisées dans la mé- moire de consultation et, s'il n'y a pas de correspon- dance, le système a alors "appris" qu'un autre poste est présent et o il se trouve. Cette information d'adresse "apprise" est mémorisée temporairement dans une mémoire RAM de "nouvelle origine" et, à un certain moment ulté- rieur, elle est ajoutée, par une réorganisation faite par le microprocesseur, aux adresses de destination de mémoire de consultation. Le système permet de s'assurer qu'il y a un espace disponible dans la mémoire de consul- tation en retirant de celle-ci les adresses de destina- tion qui ne sont pas utilisées de façon répétée. Cette caractéristique peut etre mise en jeu quand des postes portatifs sont "enfichés" à de nouveaux emplacements qui peuvent évidemment représenter un nouveau réseau. Par exemple, et seulement à titre d'exemple, si un poste n'est pas adressé à son ancienne adresse de réseau pen- dant 15 minutes, son ancienne adresse de réseau est alors retirée de la mémoire de consultation. D'autres caractéristiques et avantages de la pré- sente invention seront mis en évidence dans la descrip- tion suivante, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: La figure lest un schéma fonctionnel de principe du système selon la présente invention; La figure 2est un schéma fonctionnel de principe du contrôleur de mémoire inclus dans le système de la Figu- re 1; et 4 2553953 La figure3 est un schéma fonctionnel de principe du circuit de commande de consultation du système de la Figure 1. On va d'abord considérer la Figure 1. Sur la Fi- gure 1, on a représenté un premier réseau constitué de trois postes 1A, 2A et 3A connectés à un bus commun 11. On a en outre représenté sur la Figure 1 un second re- seau constitué de trois postes lB, 2B et 3B connectés à un bus commun 13. On remarquera qu'il pourrait y avoir plus de trois postes dans chaque réseau et qu'il pour- rait y avoir plus de deux réseaux. Un dispositif de LANCEMENT 15 est connectéau ré- seau local "A", tandis qu'un dispositif de LANCEMENT 17 est connecté au réseau local "B". Chacun des dispositifs de LANCEMENT 15 et 17 est, dans un exemple de réalisa- tion préféré, un dispositif du type MK 68590, fabriqué par Mostek Company dépendant de United Technologies Cor- poration. Le dispositif de LANCEMENT est défini pour rem- plir un certain nombre d'opérations. D'abord, un message à partir d'un poste dans un réseau est examiné par son dispositif de LANCEMENT associé pour déterminer si le message est complet et exempt d'erreur. Par exemple, si le message est trop long, ou trop court, ou s'il compor- te une indication qu'une erreur est présente, ou qu'un autre défaut quelconque est présent, alors le dispositif de LANCEMENT n'indique pas au système que le message doit être transmis par le circuit en pont. Cependant, si le dispositif de LANCEMENT détermine que le message reçu est convenable pour être pris en considération pour une autre transmission, le dispositif de LANCEMENT 15, par exemple, est alors connecté pour envoyer un signal d'in- terruption sur une ligne 19 reliée au microprocesseur 21. Pendant ce temps, le message est transmis -à la mémoire tampon RAM 29, tandis que le dispositif de LANCEMENT 15 examine le message. Dans un exemple de réalisation pré- féré, le microprocesseur est un microprocesseur du type 2553953 68000 fabriqué par Motorola Corporation. D'autres types de microprocesseurs pourraient être utilisés. On notera sur la Figure 1 que la mémoire RAM de programme et que la mémoire RAM de nouvelle origine sont représentées comme des composants séparés. Les deux mé- moires RAM mentionnées ci-dessus, dont les fonctions se- ront expliquées plus loin, peuvent faire partie d'une unité de traitement de données, ou d'un dispositif de mémoire RAM, bien que,dans le présent exemple de réali- sation,elles sont considérées comme des composants sépa- rés. La Figure 1 représente également un circuit de com- mande de consultation, indiqué comme un composant séparé, et on remarquera que le circuit de commande de consulta- tion pourrait être inclus dans une unité de traitement de données. Les composants séparés mentionnés plus haut sont utilisés et expliqués comme des composants séparés dans l'exemple de réalisation préféré de manière à pou- voir expliquer le système avec un microprocesseur relati- vement non compliqué. Comme on peut le voir en outre sur la Figure 1, le dispositif de LANCEMENT 15 est connecté par un canal 23 au circuit contrôleur de mémoire 25, tandis que le dispositif de LANCEMENT 17 est connecté à celui- ci par un canal 27. Le contrôleur de mémoire 25 est indiqué en détail sur la Figure 2. Comme on l'a mentionné précédem- ment, une mémoire tampon RAM 29 est connectée au contrô- leur de mémoire 25. Le contrôleur de mémoire 25 est un dispositif à trois portes d'accès comportant des chemins bidirectionnels de données vers et à partir du dispositif de LANCFIENT 15, du dispositif de LANCEM&NT 17 et du mi- croprocesseur 21. Une mémoire morte ROM 33, une mémoire RAM de nou- velle origine 35, un circuit de commande de consultation 37 qui est connecté à une mémoire RAM de consultation 39, et une mémoire RAM de programme 41 sont connectés au bus 31. La mémoire ROM 33 est, dans un exemple de réalisation 6 2553953 préféré, une mémoire du type 2764 fabriqué par Intel Corporation. La mémoire RAM de nouvelle origine 35 est, dans un exemple de réalisation préféré, une mémoire du type 2167 fabriqué par Intel Corporation. La mémoire RAM de programme 41 est, dans un exemple de réalisation pré- féré, une mémoire du type 2167 fabriqué par Intel Corpo- ration. On va considérer les circuits de la Figure 1 pour comprendre le fonctionnement d'ensemble du système. On suppose que le poste 1A se trouvant à un premier empla- cement souhaite envoyer un message au poste 2B. A ce pre- mier emplacement, le poste 1A pourrait envoyer un messa- ge qui pourrait comporter 64 bits d'information de pré- ambule, 48 bits d'information., d'adresse de destination, 48 bits d'information d'adresse d'origine, des quantités variables de données d'utilisateur ensuite et, finale- ment, un groupe de signaux qui indique la présence ou l'absence d'une erreur. Le présent système concerne prin- cipalement les signaux d'adresse de destination et les signaux d'adresse d'origine. Le message provenant du pos- te 1A peut comporter une adresse de destination du poste 2B et une adresse d'origine du poste 1A. Dans le cas ci-dessus, le message est transmis au dispositif de LANCEMENT 15 o la partie de préambule est décodée, o le nombre de bits dans le message sont comp- tés et o l'état d'erreur est contrUé. La capacité d'ac- complir ces fonctions est inhérente au dispositif de LANCEMENT. Si le dispositif de LANCEMENT 15 ne trouve pas d'inexactitudes dans le format du message, le dispo- sitif de LANCEMENT 15 engendre un signal d'interruption sur la ligne 19 pour l'envoyer au microprocesseur 21. Comme on l'a mentionné précédemment à propos de l'examen du message par le dispositif de LANCEMENT 15, le message est transmis à la mémoire tampon RAM 29. En réponse au signal d'interruption sur la ligne 19, le microprocesseur 21 envoie un groupe de signaux d'adresse à la mémoire 7 2553953 tampon RAM 29, pour extraire de celle-ci la partie d'a- dresse de destination du message contenue dans la mémoi- re tampon RAM 29. L'information d'adresse de destination est transmise le long du canal 31 jusqu'au circuit de commande de consultation 37. On remarquera que le canal 31 est constitué d'au moins 40 lignes en parallèle dont 24 d'entre elles sont réservées aux signaux d'adresse et dont 16 d'entre elles sont réservées aux signaux de données. Comme on le comprendra mieux quand la Figure 3 sera expliquée, l'information d'adresse provenant de la mémoire tampon RAM 29 est reçue par le circuit de comman- de de consultation 37. Le circuit de commande de consul- tation 37 est conçu pour comparer les signaux d'adresse de destination provenant de la mémoire tampon RAM 29 à un ensemble, ou bibliothèque, d'adresses de destination contenues dans la mémoire RAM de consultation 39. Le chargement des adresses de destination dans la mémoire RAM de consultation 39 sera expliqué plus loin mais,pour le moment,on admettra que la mémoire RAM de consultation 39 mémorise un ensemble d'adresses de destination. Les adresses de destination contenues dans la mémoire de con- sultation comportent des informations supplémentaires qui leur sont associées. Les informations supplémentaires fournissent une indication sur la présence du poste,dont l'adresse est mémorisée dans la mémoire de consultation, dans le réseau "A" ou dans le réseau "B". Quand le circuit de commande de consultation 37 a effectué la comparaison, le microprocesseur ?1 est aver- ti que l'adresse de destination est présente dans la mé- moire de consultation et que l'adresse n'est pas du côté "A". Le microprocesseur 21 envoie ensuite une demande à la mémoire tampon RAM 29 pour qu'elle extraie les si- gnaux d'adresse d'origine du message qu'elle contient et pour qu'elle envoie ces signaux d'adresse d'origine au circuit de commande de consultation 37. Pendant ce temps, le microprocesseur envoie un signal de commande au dis- positif de LANCEMENT qui donne l'ordre au contr1ôleur de mémoire d'extraire le message de la mémoire tampon RAM 29 et de le transmettre au dispositif de LANCEMENT 17 par le canal 27, et de là au bus commun 13 le poste 2B répondant ensuite pour accepter le message. Quand l'adresse d'origine est reçue-par le circuit de commande de consultation 37, elle est comparée aux adresses de destination, comme l'a été l'adresse de des- tination du message décrite précédemment, Cette procédu- re fait partie de la capacité "d'apprendre" du présent système. Si l'adresse d'origine est déterminée comme cor- respondant à une adresse de destination, contenue dans la mémoire de consultation RAM 39, le microprocesseur en est alors averti et rien de plus n'est fait dans cette partie du fonctionnement. D'autre part, si l'adresse d'origine n'est pas trouvée parmi les adresses de desti- nation contenues dans la mémoire RAM de consultation 39, le microprocesseur ordonne alors au circuit de commande de consultation 37 d'envoyer l'adresse d'origine à la mémoire RAM de nouvelle origine 35 et le microprocesseur lui ajoute les informations supplémentaires mentionnées plus haut, c'est-à-dire, dans l'exemple décrit, les in- formations supplémentaires indiquant dans quel réseau se trouve le poste lA (l'origine ou source). Le système fonctionne pour apprendre par lui-même et charger la mé- moire RAM de consultation 39 en ajoutant des adresses de destination (à partir d'adresses d'origine) à la mémoire RAM de consultation 39 quand un poste se trouvant dans un réseau envoie un message. Quand un poste d'un réseau envoie un message, le message comprend l'adresse d'origi- ne comme on l'a expliqué plus haut et le signal d'inter- ruption indique au microprocesseur de quel réseau le mes- sage est envoyé, c'est-à-dire dans quel réseau se trouve l'origine ou source. En conséquence, meme après avoir juste déclenché le système, quand les différents postes envoient des messages, leurs adresses sont ajoutées à 9 2553953 la mémoire RAM de consultation et le circuit en pont commence à "apprendre" o se trouvent les différents postes. En se référant à nouveau à l'exemple décrit, on se rend compte que, lorsque le microprocesseur 21 dispo- se d'un certain temps libre, il entreprend l'exécution d'une routine programmée pour extraire les signaux d'a- dresse de la mémoire RAM de nouvelle origine 35 et les transférer jusqu'au circuit de commande de consultation pour les insérer dans l'emplacement approprié de la mé- moire RAM de consultation 39. Comme on le comprendra mieux à partir de l'explication de la Figure 3, le micro- processeur 21 peut effectuer une réorganisation de la mé- moire RAM de consultation 39. Jusqu'ici, on a considéré un exemple pour envoyer un message du poste lA au poste 2B et on a vu comment fonctionne le circuit. Si, dans un second cas, le poste LA envoie un mes- sage au poste 3A, un scénario un peu différent est dé- peint. Le réseau "A" n'exige pas du circuit en pont de permettre au poste 1A d'envoyer un message au poste 3A. Cependant, le circuit en pont fait usage de cette opéra- tion dans sa propre procédure o il apprend. Dans le se- cond exemple de réalisation, quand le message est envoyé du poste 1A au poste 3A, il est encore reçu par le dis- positif de LANCEMENT 15 simultanément par rapport à sa réception par le poste 3A. Le dispositif de LANCEMENT 15 ne "sait " pas que le message n'a pas besoin de traverser le pont et il traite le message comme auparavant. Cepen- dant, dans le second cas, quand l'adresse de destination (celle du poste 3A) est comparée aux adresses en mémoire RAM de consultation, le poste 3A est déterminé comme étant dans le meme réseau que le poste émetteur 1A, ou origine ou source, et ainsi le message se trouvant dans la mémoire tampon RAM 29 n'est pas transmis par l'inter- médiaire du pont. En même temps, l'adresse d'origine est comparée, comme on l'a décrit plus haut et, si elle n'est 2553953 pas trouvée dans la mémoire RAM de consultation 39, elle lui est ajoutée comme on l'a expliqué plus haut. En changeant les faits dans le second exemple et en supposant que l'adresse de destination (poste 3A) n'est pas dans la mémoire RAM de consultation, il se pro- duit un changement de fonctionnement. Le message est reçu par le dispositif de LANCEMENT 15, mémorisé dans la mé- moire tampon RAM 29, et l'adresse de destination est com- parée, tout comme on l'a déjà expliqué. Cependant, dans ce dernier cas, le microprocesseur est averti que l'em- placement du poste dans un réseau est inconnu, et que de fait son existence est inconnue. Dans ce cas, le mi- croprocesseur ordonne au dispositif de LANCEMENT de fai- re en sorte que le controleur de mémoire extraie le mes- sage de la mémoire tampon RAM et l'envoie au réseau "B". Selon la philosophie du système en pont, si l'adresse'de destination n'est pas identifiée dans un réseau, elle est transmise par l'intermédiaire du pont. T6t ou tard le poste 3A envoie un message et son adresse (envoyée comme une origine) est ajoutée à la mémoire RAM de con- sultation et l'emplacement o il se trouve n'est plus inconnu comme c'était le cas dans la variante du second cas qui vient d'être expliquée. La capacité à transmettre des messages quand l'a- dresse de destination n'est pas identifiée dans un réseau permet au présent système en pont de traiter des cas o, si la mémoire RAM de consultation doit devenir remplie et si l'adresse de destination pour un poste ne peut sim- plement être chargée dans la mémoire RAM de consultation, des messages envoyés à ce poste peuvent être émis et reçus. La capacité de transmettre, quand une adresse de poste n'est pas identifiée dans un réseau, permet au sys- tème de fonctionner avant que prenne effet l'algorithme pour apprendre, c'est-à-dire que le système adapte des postes qui sont dans un réseau de connexion mais qui n'ont pas été identifiés à partir d'une adresse d'origine jusqu'alors. Un exemple de ce cas pourfait être un sys= teme de traitement de données dans un batiment de bu- reaux, ou un batiment universitaire, ou chaque etage est un réseau et o un terminal portatif est deLplace du r. premier étage au second étage et darns 7equel il n0a pas encore été identifié à partir de zson eO uel eplacemento Certaines autres caractéridt'dues qui peuFent etre perçues à partir de!a Figure 1 n e ne- pas Gte ez- pliquées. La mémoire 50 33 est une =a ire 'a ane 1G dans laquelle sont mém.orisas l'esemb!e des grogames ïicessaires pour faire fonctionner Gle ssropzOcesseur 21 dans le systera en pont de la pésen'-e inveione La,= moire RAM de prcgraui1,e 4 est une Enr c non anemrnteo à laquelle les sinaux de pograr-ie an or- s sont 'eso lérés à partir de la z:aAmr RM e'g ci se.rte G ei moire de travail et d!e.moire de mog-re en coupGs pour le microprocesseur 215 Le systame en on' 'a p"en v e -zenton 2o1= prend également le noQinn de úecnci c qu si u poste n'est pas actifD sun adresse doit aoEs ctre eDacée pour faire de la place p r des adT-esses de postes rLus actifs. Cette notion -es,.aise en accroc en p aoy*e une horloge 43 pour fournir ce sighal di 'ter rUptioe à cer- tains intervalles de temLes donnés9 pe ezeàpIe toutes les 100 millisecondes. On o rai't utiliser d autres. in tervalles de temps. Quand! horloge 43 envoie ledit si- gnal d'interruption juste enetionne9 le mDropoesseur entre dans le deroulement d uDne routine progrtammée par laquelle chaque adresse de r 's'z. tion contenue dans la i mémoire RAM de consultation cer est extraie et les bits d'horloge associés à cele=cs sona d o.entéso Les bits d'horloge sont également des bits ieiformation supplt- mentaire ajoutés aux adresses de destination quand elles sont chargées dans la méemoire de consultation0 Les bits 3.d'h rloge ont,mno certne ia!euz pa exes.p e9 7 a rva leur de qui:nze iSnuo s - 'rain code b inieo 12 2553953 Une autre valeur pourrait etre utilisée. Quand les bits d'horloge ont été décrémentés jusqu'à zéro, l'adresse de destination associée est acceptable pour etre retirée pendant une opération de réorganisation ou pendant une entrée d'adresses en provenance de la mémoire RAM de nouvelle origine 35. On remarquera que, lorsqu'une adres- se de destination contenue dans la mémoire RAM de consul- tation a été impliquée dans l'établissement d'une corres- pondance, l'unité de traitement de données remet automa- tiquement ses bits d'horloge à la valeur maximale. Les signaux d'interruption provenant du disposi- tif de LANCEMENT 17 sont envoyés par la ligne 20. On re- marquera que, bien que les signaux d'interruption sont envoyés au microprocesseur 21, le système pourrait etre mis en fonctionnement quand les dispositifs de LANCEMENT engendrent simplement un signal "d'attention nécessaire" et le microprocesseur pourrait régulièrement diriger les dispositifs de LANCEMENT pour obtenir l'équivalent d'un signal d'interruption en raison du signal "d'attention nécessaire". Le système est organisé par le programmeur de sorte que le dispositif de LANCEMENT 15 charge les messages qu'il traite à des adresses prédéterminées de la mémoire tampon RAM 29 et que d'une manière semblable le dispositif de LANCEMENT 17 charge les messages qu'il traite à des adresses prédéterminées différentes. Le mi- croprocesseur 21 fournit des instructions aux dispositifs de LANCEMENT 15 et 17 pour accomplir ce qui précède. Le microprocesseur est programmé pour tenir compte des adres- ses que les dispositifs de LANCEMENT respectifs utili- sent et de fait des adresses de la mémoire tampon RAM o des messages particuliers ont été mémorisés. Cette organisation par programmation permet au microprocesseur d'extraire de la mémoire tampon RAM l'information d'adres- se de destination et l'information d'adresse d'origine d'un message particulier, de prendre une décision si ce message doit ou non etre transmis, d'ajouter l'informa- *13 2553953 tion d'emplacement de réseau aux adresses, etc. comme on l'a décrit plus haut. On va considérer la Figure 2 qui est un schéma fonctionnel détaillé du contrôleur de mémoire 37. Sur la Figure 2, les dispositifs de LANCEMENT 15 et 17 sont re- présentés ainsi que le bus DAL 31 à partir du micropro- cesseur 21 de la Figure 1. La mémoire tampon RAM 29 re- présentée sur la Figure 1 est en outre indiquée. Il est à rappeler que, dans le premier exemple, un message a été envoyé du poste lA jusqu'au poste 2B. Le système fonc- tionne quand le dispositif de LANCEMENT 15 reçoit le mes- sage de sorte qu'il engendre un signal de demande de mé- moire tampon RAM sur une ligne 51, qui est transmis à un circuit arbitre de mémoire tampon RAM 53. Le circuit arbitre de mémoire tampon RAM est constitué d'un ensem- ble programmable de circuits logiques intégrés qui sont disponibles dans le commerce et qui, dans un exemple de réalisation préféré, sont fabriqués par Advanced Micro Devices Corporation. Le circuit arbitre de mémoire tam- pon 53 engendre un signal de direction envoyé à un mul- tiplexeur MUX 55 de sorte que le message provenant du dispositif de LANCEMENT 15 peut être transmis le long d'un canal 57, par l'intermédiaire du multiplexeur 55, le long d'un canal 59 jusqu'à un bus de données de mémoi- re tampon RAM 61. Le message est transmis à partir du bus de données de mémoire tampon 61, le long d'un canal 63 jusqu'à la mémoire tampon RAM 29 et il est positionné dans celle-ci à une adresse spécifiée par les signaux sur un canal 65, Il est à rappeler que le dispositif de LANCEMENT 15 reçoit une information d'adresse du micro- processeur 21 et que, conformément à la transmission de ce message jusqu'à la mémoire tampon RAM 29, comme on vient de le décrire, le dispositif de LANCEMENT 15 trans- met un groupe de signaux d'adresse sur un canal 67, par l'intermédiaire d'un verrou 69, le long d'un canal 71 jusqu'à un multiplexeur MUX 73. Les multiplexeurs 55 et 14 2553953 73 sont chacun du type 74S158 fabriqué par Signetics Cor- poration. Le multiplexeur 73 a reçu un signal de direction sur une ligne 75 pour diriger les signaux d'adresse sur le canal 71 jusqu'au canal 65. Le circuit arbitre de mé- moire tampon 53 envoie un signal de départ au circuit de synchronisation qui fournit des signaux d'horloge et de lecture/écriture à la mémoire tampon RAM 29. La mémoire tampon RAM 29 qui est du type 8264 fabriqué par Fujitsu Corporation, dans l'exemple de réalisation préféré, fonc- tionne en réponse aux signaux d'horloge et de lecture/ écriture. Le microprocesseur 21 a été programmé pour ex- traire la partie d'adresse de destination du message en adressant l'emplacement de la mémoire tampon RAM o se trouve l'information d'adresse de destination. Par con- séquent, en supposant que le dispositif de LANCEMENT 15 a envoyé un signal d'interruption comme on l'a décrit précédemment, le microprocesseur envoie des signaux d'adresse sur le bus DAL 31, le long d'un canal 79, jus- qu'au multiplexeur 73. En réponse à un signal"MP demande BR"(le microprocesseur demande la mémoire tampon) sur une ligne 81, le circuit arbitre de mémoire tampon 53 envoie un signal de direction sur la ligne 75 pour que le mul- tiplexeur 73 laisse passer les signaux d'adresse sur le canal 79. En conséquence, la partie d'adresse de destina- tion du message est transférée de la mémoire tampon RAM 29, le long de la ligne 63, le long du bus de données de BR 61, le long d'un canal 83, par l'intermédiaire d'un verrou 85 jusqu'au bus DAL de microprocesseur 31. Ainsi, la partie d'adresse de destination du message est trans- mise du tampon jusqu'au circuit de commande de consulta- tion 37 décrit en relation avec la Figure 1. Quand le microprocesseur a besoin de la partie d'adresse d'origi- ne du message, il extrait celle-ci de la même manière excepté, bien sur, que l'adresse est différente pour la partie d'adresse d'origine du message. Quand le microprocesseur 21 a décidé que le mes- 2553953 sage, de l'exemple décrit, devait être envoyé de la mé- moire tampon RAM 29 (le message provenant du poste 1A comme origine) au poste 2B, le microprocesseur envoie alors des signaux d'instruction sur le bus DAL 31, le long d'un canal 87, par l'intermédiaire d'un verrou 89, le long d'un canal 91 jusqu'au bus de données de BR 61, et de là le long du canal 63 jusqu'à la mémoire tampon RAM 29. Périodiquement, le dispositif de LANCEMENT 15 contrôle les emplacements d'adresse dars la mémoire tam- pon RAM 29 o les signaux d'instruction sont mémorisés et, quand l'information d'instruction est présente, les signaux appropriés sont transmis le long du bus de don- nées de BR 61, le long d'un canal 93, par l'intermédiai- re d'un verrou 95, par l'intermédiaire d'un bus DAL A de LANCEMENT 97 jusqu'au dispositif de LANCEMENT 150 En réponse à ceux-ci, le dispositif de LANCEMEN3T 15 envoie une information d'adresse pour extraire tout le message de la mémoire tampon RAM 29, le long des canaux décrits précédemment. Les signaux de message sont transmis le long du canal 63, le long du bus 61, le long deun canal 99, par l'intermédiaire d'un verrou 101, le long d'un bus DAL 103, jusqu'au dispositif de LANCEMENT 17 et de là jusqu'au poste 2B. La circulation des informations d'adresse et de données à partir du dispositif de LANCE- MENT 17 ressort facilement de la Figure 2 et on ne 1 'ex- pliquera pas davantage. Il est évident que si le microprocesseur 21 déci- de de ne pas transmettre le message à partir de la mé- moire tampon RAM 29, aucune instruction ne sera envoyée au dispositif de LANCEMENT par l'intermédiaire de la mé- moire tampon RAM comme on l'a décrit plus haut. On va considérer la Figure 3 qui représente la constitution du circuit de commande de consultation 37 de la Figure 1. Sur la Figure 3, les lignes du bus DAL 31 qui acheminent les signaux de données sont séparées et apparaissent comme un bus de données 107, tandis que 16 2553953 les lignes du bus DAL 31 qui acheminent les signaux d'adresse sont séparées et apparaissent comme un bus d'adresse 109. Il est à rappeler d'après l'explication du fonc- tionnement des circuits de la Figure 1 que, lorsque le dispositif de LANCEMENT avertit le microprocesseur 21 qu'un message est prêt à être traité, les signaux d'a- dresse de destination du message sont extraits de la mé- moire tampon RAM et envoyés au contrôleur de mémoire.Ces signaux d'adresse de destination arrivent sur le bus de données 107 de la Figure 3. Avant cela, le microproces- seur 21 a envoyé des signaux d'instruction par un bus 109, le long d'un canal 111 jusqu'à un circuit de com- mande 113. Le circuit de commande 113 est, dans un exem- ple de réalisation préféré, une matrice logique program- mable du type 16R6 Programable Array Logic fabriqué par Monolithic Memories. Le circuit de commande 113 fournit un signal de commande à un émetteur-récepteur 115 et ain- si les signaux d'adresse de destination traversent 1'é- metteur-récepteur 115 et sont chargés dans un registre de comparaison 117. Dans l'exemple de réalisation préfé- ré, les émetteurs-récepteurs sont des dispositifs du ty- pe 74LS245 fabriqués par Signetics, tandis que le regis- tre 117 est constitué de dispositifs du type PAL 16R4 fabriqués par Monolithic Memories. Le registre 117 est, dans un exemple de réalisation préféré, un registre de 48 bits mais on remarquera que des registres ayant des longueurs en bits différentes pourraient être utilisés, si d'autres configurations d'adresse l'exigeaient. Le circuit de commande de consultation de la Fi- gure 3 entreprend l'opération de comparaison de sa pro- pre initiative, en réponse à des signaux d'adresse de départ sur le canal 109 et à un signal de commande sur une ligne 119. A titre d'exemple, si la mémoire RAM de consultation 39A était conçue pour recevoir 8000 adres- ses, le microprocesseur pourrait alors etre programmé 17 2553953 pour fournir une adresse de départ de 4000. Les signaux d'adresse pour l'adresse 4000 serait fournis à un géné- rateur d'adresse 121. Conformément au signal de commande sur la ligne 119, l'adresse 4000 sera transmise à la mé- moire RAM de consultation 39A et l'adresse de destina- tion à l'adresse 4000 serait transmise le long d'un ca- nal 123 jusqu'à un circuit comparateur 125. Dans cet exemple de réalisation préféré, le circuit comparateur est constitué de dispositifs du type PAL 16R4 fabri- qués par Monolithic Memories. Le circuit comparateur 125 fait une comparaison de signaux en parallèle avec les signaux d'adresse de destination contenus dans le regis- tre 117 et un signal résultant, indiquant l'état "supé- rieur à" ou"égal à" est transmis par un canal 127 jus- qu'au circuit de commande 113. Si le signal résultant est "supérieures", cela signifie que l'adresse de desti- nation dans la mémoire RAM de consultation est supérieu- re à l'adresse de destination provenant de ia mémoire tampon RAM, et le générateur d'adresse fournit alors une deuxième adresse de, par exemple, 2000, en réponse à un signal de commande sur la ligne 119, pour trouver avec bon espoir une correspondance plus étroite. Si le signal résultant n'indiquait ni l'état "supérieur à" ni l'état "égal à ", le système reconnaît que l'adresse de destina- tion provenant de la mémoire RAM de consultation 39A est "inférieure à" l'adresse de destination provenant de la mémoire tampon RAM et ainsi le générateur d'adresse en- gendre un signal supérieur (en réponse à un signal de commande provenant du circuit de commande 113), disons l'adresse 6000. Ce processus est poursuivi jusqu'à ce que les adresses de destination sélectionnées contenues dans la mémoire RAM de consultation 39A aient été compa- rées à l'adresse de destination contenue dans le regis- tre 117. Deux résultats possibles peuvent se produire. Dans un premier exemple, il pourrait y avoir une corres- pondance quelque part pendant la comparaison et, à ce 18 2553953 moment là, un signal "égaleà" serait engendré sur la li- gne 127. En réponse au signal "égale à", le générateur d'adresse arrête la génération de nouvelles adresses et conserve la dernière adresse pour une autre utilisation. En réponse au signal résultant "égale à", le générateur d'adresse 121 envoie l'adresse qu'il contient mais éga- lement la mémoire RAM 39B de sorte que l'adresse de des- tination avec l'information supplémentaire(c'est-à-dire, l'emplacement quant au réseau A ou B et à la valeur d'hor- loge) provenant de la mémoire RAM 39B est envoyée au mi- croprocesseur. L'adresse de destination provenant du gé- nérateur d'adresse 121 est transmise par un canal 128, par l'intermédiaire d'un émetteur-récepteur 130, le long du canal 107 jusqu'au microprocesseur. L'émetteur-ré- cepteur est commandé par un signal de commande sur une ligne 132. L'information supplémentaire est transmise à partir de la mémoire RAM 39B, le long d'un canal 131, jusqu'au bus 107 et du long de celui-ci jusqu'au micro- processeur. Quand l'adresse d'origine est comparée, comme on l'a expliqué dans la description des circuits de la Fi- gure 1, s'il n'y a pas d'état "égal à" ni d'état "supé- rieur à" en reponse à un nombre prédéterminé d'essais de comparaison, le système suppose alors que l'adresse d'o- rigine n'est pas présente dans la mémoire RAM 39A et il prend des dispositions pour ajouter l'adresse d'origine à la mémoire RAM de consultation comme adresse de desti- nation supplémentaire. Dans un exemple de réalisation préféré, ce nombre prédéterminé (d'essais de comparaison) est le logarithme par rapport à la base 2 du nombre de positions d'entrée dans la mémoire RAM 39A. Si le nombre prédéterminé est atteint et qu'aucune correspondance n'a été trouvée, le circuit de commande envoie alors un si- gnal sur la ligne 111, à nouveau jusqu'au microproces- seur qui extrait à son tour l'adresse d'origine de la mémoire tampon RAM 39 pour l'envoyer à la mémoire RAM 19 2553953 de nouvelle origine 35. Cependant, à ce moment là, une "information supplémentaire" est introduite dans la mé- moire RAM de nouvelle origine pour accompagner l'adresse d'origine. L'information supplémentaire qui sera appelée dans la suite l'adresse supplémentaire est l'adresse se trouvant dans le générateur d'adresse 121 quand les "es- sais de comparaison" deviennent épuisés. Le système sup- pose que cette adresse est aussi près que possible de celle que le système peut obtenir et qu'elle doit etre utilisée-pour une adresse de départ pendant le déroule- ment de la routine quand cette adresse d'origine est ajoutée à la mémnire RAM 39A. A un certain point dans le temps, soit parce qu'il est délibérément programmé, nsoit quand le microprocesseur est programmé pour reconnaître un certain temps "non occupé", le microprocesseur réorga- nise toute la mémoire RAM 39A et,pendant cette réorgani- sation, il ajoute les adresses de postes provenant de la mémoire RAM de nouvelle origine 35, en réponse aux adres- ses supplémentaires, associées à ces adresses de postes. Cette opération est accomplie en utilisant le circuit de la Figure 3 comme on va le décrire dans la suite. En commençant par les adresses d'ordre supérieur engendrées par le générateur d'adresse (et en réponse aux signaux de commande sur la ligne 119), les adresses de destination et leurs informations supplémentaires res- pectives sont extraites des mémoires RAM 39A et 39B. Les adresses de destination provenant de la mémoire RAM 39A sont transmises au registre 117 tandis que les informa- tions supplémentaires sont transmises le long du canal 131 jusqu'au bus 107. Les informations supplémentaires sont transmises jusqu'au microprocesseur et sont exami- nées dans le microprocesseur pour trouver la valeur zéro dans la partie d'horloge des informations supplémentai- res. Si l'adresse de destination est encore viable, l'information supplémentaire est renvoyée au canal 107 et l'adresse de destination dans le registre 117 ainsi 2553953 que l'information supplémentaire sont remises à l'adres- se fournie par le générateur d'adresse 121, cet emplace- ment d'adresse étant un emplacement d'adresse supérieur à ce qu'il était quand l'information a été extraite des mémoires RAM 39A et 39B. De cette manière, tout le con- tenu de la mémoire RAM peut être déplacé d'un espace d'adresse à la fois vers les emplacements d'adresse su- périeurs de la mémoire. Cette opération est possible car la partie non utilisée de la mémoire se trouve à l'extré- mité d'ordre supérieur. L'information d'adresse prove- nant du registre 117 est transmise par l'émetteur-récep- teur 94, le long du canal 127 jusqu'à la mémoire RAM de consultation 39A. Cependant, quand le microprocesseur est dans le mode de réorganisation pour l'entrée d'adresse d'origine, il examine l'adresse de générateur d'adresse à chaque étape et,quand l'adresse dans le générateur d'adresse est égale à une "adresse supplémentaire" d'une adresse d'ori- gine dans la mémoire RAM de nouvelle origine (comme on l'a décrit plus haut), cette adresse d'origine est ajou- tée aux mémoires RAM 39A et 39B, à l'emplacement d'adres- se présent dans le générateur d'adresse. En effet, la nouvelle adresse de destination (provenant de la mémoire RAM d'origine) qui est ajoutée aux mémoires RAM 39A et 39B se trouve dans le meilleur emplacement déterminé pendant la comparaison d'origines (expliquée plus haut). S'il y a,par exemple, trois nouvelles adresses d'origi- nes à ajouter pendant une réorganisation, le microproces- seur peut être programmé pour que le générateur d'adres- se 121 engendre une première adresse qui se trouve à trois emplacements d'adresse supérieurs à l'adresse d'or- dre supérieur. Quand l'adresse dans le générateur d'adres- se égale une "adresse supplémentaire" d'une adresse d'o- rigine, la configuration du générateur d'adresse sera changée pourfournir une adresse de deux emplacements supérieurs, et pour fournir par une deuxième correspon- 21 2553953 dance une adresse d'un emplacement supérieur, et pour ne fournir aucun changement par une troisième correspon- dance. On peut utiliser et programmer différents formats de réorganisation de la mémoire RAM pour le microproces- seur. Ce qui importe est que le circuit de commande de consultation fournisse des chemins de données et des si- gnaux de commande pour effectuer une opération en boucle avec des adresses de mémoire de destination en vue d'ob- tenir une réorganisation. On remarquera également que le circuit de la Fi- gure 3 peut être utilisé pour examiner les contenus com- plets des mémoires RAM 39A et 39B et pour débarrasser les mémoires RAM 39A et 39B des adresses non viables. La manière de le faire consiste en ce que le générateur d'adresse commence à l'adresse d'ordre inférieur des mé- moires RAM 39A et 39B en recevant une instruction du cir- cuit de commande 113 et une adresse de départ sur le ca- nal 109. Comme on l'a expliqué plus haut, l'information supplémentaire provenant de la mémoire 39B est examinée et si la valeur d'horloge est égale à zéro, le compteur d'adresse est mis en progression jusqu'à l'adresse supé- rieure suivante mais l'information provenant du registre 117 n'est pas lue et, de fait, une écriture est faite sur celle-ci. Cette absence de lecture est réalisée au moyen d'un signal de commande sur la ligne 133. L'adres- se de destination provenant de l'adresse supérieure sui- vante dans la mémoire RAM de consultation est rechargée à l'adresse précédente ( par la régression du générateur d'adresse d'une adresse après la détection de la premiè- re valeur d'horloge égale à zéro). Le générateur d'adres- se suit un programme provenant du microprocesseur pour remplir les emplacements vides des mémoires RAM 39A et 39B quand des adresses de destination non viables sont supprimées comme on l'a expliqué plus haut. En conséquen- ce, les mémoires RAM 39A et 39B3 parviennent à être débar- rassées des adresses de destination non viables. 22 2553953 REVENDICATIONS 1. Circuit en pont pour interconnecter au moins des premier et second réseaux locaux (A,B), chacun des réseaux comportant un ensemble de postes (1A,2A,3A; 1B, 2B,3B) et chacun des postes étant agencé pour envoyer des messages comprenant au moins une adresse de destina- tion et une adresse d'origine, caractérisé en ce qu'il comprend en combinaison:- un premier circuit logique (15,17,25,29) incluant des moyens à chemin de transmis- sion de données tridirectionnel (23,25,27,31) connectés aux premier et second réseaux locaux pour recevoir des messages de données de ceux-ci et agencés pour comporter un premier moyen de mémorisation de données (29) pour mémoriser temporairement lesdits messages, le premier circuit logique étant en outre agencé pour examiner un message reçu en vue de déterminer si ce message doit être encore considéré pour une autre transmission, au moins à un des réseaux locaux n'envoyant pas ce message, et étant encore agencé en outre pour engendrer des si- gnaux d'interruption, indiquant lequel des premier et second réseaux locaux est en train de transmettre ce mes- sage; une unité de traitement de données (21) connectée au premier circuit logique et comportant au moins deux portes d'accès de signaux d'interruption (19,20) et in- cluant un moyen (33,41) pour permettre que l'unité de traitement de données soit programmable; une première mé- moire (39) agencée pour contenir des adresses de destina- tion et des données de réseau indiquant quel réseau est associé à chaque adresse de destination, pour au moins une partie des postes connectés aux réseaux locaux; un second circuit logique (37) connecté à la première mé- moire (39) et au premier circuit logique (15,17,25,29) ainsi qu'à l'unité de traitement de données (21) de sor- te qu'au cas o le message est déterminé comme devant etre encore considéré, l'unité de traitement de données fait en sorte qu'au moins la partie d'adresse de desti- 23 2553953 nation du message soit envoyée du premier moyen de mé- morisation de données (29) au second circuit logique (37) o elle est comparée aux adresses de destination mémori- sées dans la première mémoire (39) pour déterminer si le message doit etre envoyé à un poste connecté à un ré- seau qui n'a pas déclenché ce message. 2. Circuit en pont selon la revendication 1, ca- ractérisé en ce que ledit premier circuit logique (15, 17,25,29) comprend un premier bus de signaux (31) faisant partie dudit moyen à chemin de transmission de données tridirectionnel (23,25,27,31) et auquel sont connectés l'unité de traitement de données (21) et le second circuit logique (37). 3. Circuit en pont selon la revendication 2, ca- ractérisé en ce qu'il comprend en outre un second moyen de mémorisation de données (35) connecté au premier bus de données (31) et en ce que l'unité de traitement de données (21) est agencée pour adresser ledit premier moyen de mémorisation de données (29) pour extraire de celui-ci une information d'adresse d'origine à enxvoyer au second circuit logique (37) ou elle est comparée aug adresses de destination mémorisées dans la première mé- moire (39) et, si aucune correspondance n'est trouvée, ladite information d'adresse d'origine est envoyée et mémorisée dans ledit second moyen de mémorisation de don- nées (35)- 4. Circuit en pont selon la revendication 3, ca- ractérisé en ce que l'unité de traitement de données (21) est agencée pour engendrer ladite information de réseau pour ladite adresse d'origine à mémoriser avec celle-ci dans le second moyen de mémorisation de données (35). 5. Circuit en pont selon la revendication 1, ca- ractérisé en ce que l'unité de traitement de données (21) est agencée pour ajouter des informations de valeur de temps aux informations d'adresse de destination qui sont mémorisées dans la première mémoire (39) et pour faire 24 2553953 régresser périodiquement la valeur de temps pour fournir une base pour la détermination du caractère actif des adresses de destination ainsi mémorisées. 6. Circuit en pont selon la revendication 5, ca- ractérisé en qu'il comprend en outre un circuit d'horlo- ge {43) agencé pour engendrer des signaux d'interruption périodiques, le circuit d'horloge étant connecté à une troisième porte d'accès d'interruption de l'unité de traitement de données (21) de sorte que l'unité de trai- tement de données effectue ladite opération de régres- sion en réponse aux signaux d'interruption provenant du circuit d'horloge. 7. Circuit en pont selon la revendication 2, ca- ractérisé en ce que ledit premier circuit logique com- prend des premier et second circuits commande (15,17) pour les réseaux de zone locale(ou circuits de LANCEMENT) qui sont connectés respectivement à des premier et se- cond bus de données et d'adresse (DAL 97,103), chacun des premier et second bus DAL étant connecté bidirec- tionnellement par un circuit logique de commande (25) audit premie? moyen de mémorisation de données (29) de sorte que, si un message est déterminé comme devant être envoyé à un poste dans un réseau qui n'a pas déclenché ce message, le message est extrait du premier moyen de mémorisation de données et transmis au bus DAL du réseau ne déclenchant pas le message. 8. Circuit en pont selon la revendication 7, ca- ractérisé en ce que chacun des circuits de LANCEMENT (15,17) est agencé pour engendrer des signaux d'adresse qui ont pour effet, quand ils sont envoyés au premier moyen de mémorisation de données (29), d'extraire ce mes- sage du premier moyen de mémorisation de données. 9. Circuit en pont selon la revendication 8, ca- ractérisé en ce que le premier moyen de mémorisation de données (29) comprend un second bus de signaux (61) au- quel au moins une partie du premier circuit logique de 2553953 commande (25) est connectée et en ce qu'il comprend en outre un second circuit logique de commande (53) dispo- sé pour connecterle second bus de signaux au premier bus de signaux de sorte que l'unité de traitement de données peut envoyer des signaux d'instruction aux premier et second circuits de LANCEMENT pour que chacun d'eux en- voie des signaux d'adresse au premier moyen de mémorisa- tion de données (29) à un moment approprié. 10. Circuit en pont selon la revendication 1, ca- ractérisé en ce que ledit second circuit logique (37) comprend un comparateur (125) et un registre (117) con- necté à celui-ci de sorte que des signaux d'information d'adresse provenant du premier moyen de mémorisation de données (29) sont reçus par ledit registre (117) et que des signaux d'information d'adresse de destination pro- venant de la première mémoire (39) sont reçus par le comparateur (125) pour être comparés aux signaux d'adres- se dans le registre et en ce que le comparateur est agen- cé pour engendrer un signal résultant. 11. Circuit en pont selon la revendication 10, caractérisé en ce qu'il comprend en outre un circuit de commande de comparateur (113) connecté au comparateur (125) pour recevoir lesdits signaux résultants et pour engendrer, en réponse à ceux-ci, des signaux de commande pour que le second circuit logique (37) continue à faire des comparaisons et alternativement pour qu'il termine ces comparaisons. 12. Circuit en pont selon la revendication 11, caractérisé en ce que ledit second circuit logique (37) comprend un générateur de signaux d'adresse (121) connec- té à la première mémoire pour engendrer des signaux d'a- dresse pour celle-ci et pour lui transmettre et en ce que le générateur de signaux d'adresse est connecté au circuit de commande de comparateur (113) pour que le gé- nérateur de signaux d'adresse continue à engendrer de nouvelles adresses et alternativement pour qu'il termine 26 2553953 la génération de nouvelles adresses. 13. Circuit en pont selon la revendication 12, caractérisé en ce que l'unité de traitement de données (21) est agencée pour que le générateur d'adresse (121) commence la génération d'adresses à une adresse d'ordre supérieur et décale les signaux d'information d'adresse de destination par le second circuit logique jusqu'à des adresses d'ordre supérieur jusqu'à ce qu'une adresse d'origine contenue dans le second moyen de mémorisation de données (35) soit égale à une adresse laissée libre dans la première mémoire et que les signaux d'informa- tion d'adresse d'origine soient ainsi mémorisés dans la- dite adresse laissée libre.