Brevet FR2552903A1 — publié le 19850405

La presente invention concerne un multiplieur composé d'eléments logiques binaires,recevant 2 nombres,l'un appelé multiplicande codé en binaire,virgule fixe,complement à 2,11autre appelé multiplicateur, codé en binaire,virgule fixe,valeur absolue et bit de signe, et fournissant un nombre, résultat de la multiplication,codé identiquement au multiplicande. Le traitement de signaux numériques necessitent souvent la multiplication de ceux-ci par un coefficient.Dès que ces multiplications doivent être exécutées rapidement, il est necessaire de prévoir des dispositifs spécialisés et non de les faire éxecuter par un ordinateur. La multiplication de 2 nombres binaires demande- un nombre important d'éléments logiques qui varie avec: .La longueur 1 du mot binaire multiplicande et g du multiplicateur, .L'éxistence et le codage du signe du multiplicande et multiplicateur, .Le mode d'introduction du multiplicande et du multiplicateur dans le multiplieur Le mode de restitution du résultat L'algorithme utilisé et la structure interne Les 3 derniers points permettent de classer les multiplieurs existants:: Multiplieur parrallèle-parrallèle .Multiplicande et multiplicateur sont présentés en parrallèle au multiplieur, .Le résultat est fourni en parrallèle sur log blts, .L'algorithme utilisé est celui de la multiplication classique sur papier, au moyen d'additionneurs élémentaires ou de tables de multiplications élémentaires mémorisées, La rapidité est proportionnelle à 1+I, .La complexité du multiplieur varie avec lxg, .La prise en compte du signe compléxifie chaque additionneur élémentaire et pour un multiplieur donné, la longueur des opérandes est fixe. Multiplieur série-parrallèle .le multiplicande est introduit en série, bit après bit avec une horloge d'inscription H et le multiplicateur est intro duit en parrallèle, Le multiplieur,outre des cellules additionneur élémentaire, -comprend des bistables pour propager, au rythme de H,le résultat et les retenues de cellule en cellule, .Le résultat est fourni en série bit après bit sur lsg bits, Le résultat commence à apparaitre au bout de g temps d'hor loae après l'introduction du bit de poids faible du multiplicande et son calcul demande l+g opérations, .La compléxité du multiplieur varie avec g seulement, La longueur du multiplicande est quelconque, .La prise en compte du signe compléxifie chaque cellule, .La prise en compte de multiplicateurs différents pour cha- que multiplicande necessite des éléments supplémentaires permettant de mémoriser chaque bit du multiplieur et de les modifier au fur et à mesure de l'introduction du multiplicande. Comme pour beaucoup de processeurs, le rendement d'un multiplieur peut autre grandement amélioré par l'introduction dans sa structure interne de bistables de mémorisation qui permettent ltéxé- cution de plusieurs calcul#simultanés,chaque calcul étant plus ou moins avancé, et donc l'utilisation permanente du multiplieur. Dans la suite, de tels multiplieurs seront nommés multiplieur "pipe-line". Le multiplieur serie-parrallèle mentionné ci-dessus est naturellement "pipe-line" avec toutefois la difficulté qu'un nouveau multiplicande pourrait être introduit tous les 1 coups d'horloge alors que le résultat ne peut sortir que tous les l+g coups d'horloge,d'où un rendement moindre. Le multiplieur parralèle-parrallèle peut être rendu "pipeline" en intercalant entre cellules élémentaires successives des bistables isolant chaque résultat partiel pendant une période d'horloge. La présente invention a pour objet un multiplieur "pipe-ling" présentant les avantages suivants: A technologie égale, rapidité du mialtiplieur parralèleparrallèle, Compléxité, liée au multiplicateur seulement, inférieure à icelle du multiplieur série-parrallèle, .Longueur du multiplicande est quelconque, .Mode et rythme d'introduction du multiplicande et de sortie du résultat rigoureusement identique, .Multiplicateur différent pour chaque multiplicande sans bouplexifier le multiplieur, .Cdmpléxité moindre selon les valeurs permises pour le multiplicateur, lorsqu'il n'est pas necessaire qu'il prenne toutes les valeurs de sa plage de variation. Selon l'invention,un multiplieur de 2 nombres binaires,l'u# appelé multiplicande codé en virgule fixe et complémént a 2,1'autre appelé multiplicateur codé en virgule fixe, valeur absolue et bit d signe, le résultat étant de codage identique au multiplicande, est caractérisé en ce qu'il comporte:: .Un ensemble de reception en mode "série par paquet(P,F)", décrit ci-après,d'un multiplex de multiplicandes et de reception en parralèle et d'approximation du multiplicateur, Un ensemble multiplieur primaire destiné à construire q multiplex de nombres binaires,de mame P et F que le multiplex de multiplicandes recu,dont les nombres ont pour valeurs celles des multiplicandes du multiplex reçu après multiplication par des nombres puissances entieres relatives consécutives de 2, .Un ensemble de sélection de m multiplex au plus parmi ces q multiplex selon la valeur absolue approximée des multiplicateurs successifs correspondant à chaque multiplicande, Des moyens d'addition des nombres2des m multiplex sélectéE pour en fournir un multiplex de nombres résultats, de même P et F que le multiplex de multiplicandes reçu, .Un ensemble d'inversion d'un résultat du multiplex des nombres résultats selon le signe du multiplicateur correspondant, .Des moyens de synchronisation de toutes les actions des moyens et ensembles ci-dessus. L'invention sera mieux comprise et d'autres caractéristiquE apparaîtront à l'aide de la description ci-après et des dessins s'# rapportant sur lesquelles: .La figure 1 represente un exemple du multiplex de nombres binaires,ces nombres étant les multiplicandes dans le cas du multiplex introduit, et les résultats dans le cas du multiplex sortant, .La figure 2 représente un exemple d'un schéma du multiplieur selon l'invention, .La figure 3 represente un mode de réalisation de l'organe de reception en mode série'par paquet(P,F > ', .La figure 4 représente 5 exemples des q multiplex dont les nombres ont pour valeurs celles des multiplicandes du multiple: d'entrée après multiplication par les puissances suivantes de 2: {-4,-2,E,+1,+4, .La figure 5 représente un mode de réalisation de l'ensemble multiplieur primaire, .La figure 6 représente un exemple d'approximation du multiplicateur, .La figure 7 représente un mode de réalisation de l'ensemble p de reception et d'aPproximation du multiplicateur, La figure 8 représente un mode de réalisation de l'ensemble de sélection, des moyens d'additions et de l'ensemble d'inverSion des résultats, la figure 9 représente un mode de réalisation des moyens de synchronisation. Sur la figure l,le multiplex représenté contiend des valeurs codées sur 20 bits,l'indice O (aO,bO,cO) étant l'indice du bit de poids faible,l'indice 19 étant l'indice du bit de signe, les indices 1 à 18 indiquant les bits de poids croissant, transmises par paquet de F=4 bits, physiquement sur 4 conducteurs, en commençant par les 4 bits de poids faible, puis les 4 bits de poids immédiatement supé rieur,jusqu'aux 4 bits de poids forts dont le bit de signe, avec une horloge d'inscription H, physiquement sur 1 conducteur, pour chaque chaque paquet, et un signal de synchronisation Hv,tous les P=5 paquets et, sans que celà ne soit une obligation, coincidant dans le temps avec les 4 bits de poids faible, physiquement sur un conducteur, in- diquant chaque nouvelle valeur dans le multiplex. Ultérieurement, ce multiplex et le mode d'introduction de celui-ci dans tout dispositif logique sera noté série par paquet(P,F)"le nombre F indiquant le nombre de bits par paquet et P le nombre de paquetspar valeur, chaque valeur étant codée alors sur PxF bits. La figure suivante représente un mode de réalisation du multiplieur selon l'invention.Sur la figure 2,un ensemble de circuits 1 1 représente l'ensemble de reception en mode "série par paquet (P, F)11 du multiplex de multiplicandes, tel que celui-ci est représenté sur la figure l,un ensemble de circuits 2 représente l'ensemble multiplieur primaire destiné a construire q multiplex dont les valeurs sont celles des multiplicandes du multiplex reçu après multiplication par une puissance de 2 de la forme 2k+i (avec k entier relatif et i variant de O à q-l),un ensemble de circuits 3 représente les moyens de synchronisation,un ensemble de circuits 4 représente l'ensemble de sélection de ces q multiplex,un ensemble de circuits 5 représente les moyens d'addition des valeurs des multiplex sélectionnés et l'ensemble d'invertion de ces valeurs résultats,un ensemble de circuits 6 représente l'ensemble de reception et d'approximation du multiplicateur. Cette représentation du multiplieur,ainsi que toutes les figures décrites ci-après,est faite en prenant comme exemple F=4 , P=5 , k=-12 , q=20. L'ensemble 1 est destiné à recevoir, de l'extérieur du multiplieur,sur 4 conducteurs,le signal 11 transportant le multi plex de multiplicandes en mode "série par paquet(P,F)",le signal 12 horloge H d'inscription du multiplex, et est destiné à fournir à l'ensemble 2 6 signaux 13,14,15,16,17 et 18,chacun sur 4 conducteurs transportant chacun un multiplex identique au signal 11 à ceci près H que le signal 13 a 1 coup d'horloge de retard sur le signal 11, le signal 14 a 1 coup d'horloge de retard sur le signal 13 et ainsi de suite jusqu'au signal 18;; l'ensemble 3 est destiné à recevoir ,de l'extérieur du multiplieur,le signal 12 horloge d'inscription H du multiplex et le signal 31, signal de synchronisation Hv indiquant chaque nouvelle valeur dans le multiplex, et est destiné à fournir 5 signaux de séparation des valeurs dans les multiplex 13 à 18,notés 211 à 215 vers l'ensemble 2,3 signaux 32,33 et 35 vers l'ensemble 5,1 signal 34 vers l'ensemble 6; l'ensemble 2 est destiné à recevoir les signaux 13 à 18 de l'ensemble 1, les signaux 211 à 215 de l'ensemble 3 et est destiné à fournir 6 signaux 22 a' 27,chacun sur 4 conducteurs transportant un multiplex dont les valeurs sont celles des multiplicandes du multiplex d'entrée(ll) après multiplication par 2 12 pour le signal. 22,2#8 pour le signal 23,2-4 pour le signal 24,2 =1 pour le signal 2 +8 25,2 pour le signal 26 et 2+8 pour le signal 27 et dont la figure 4 montre qu'il est possible d'en considérer 20 multiplex dont les valeurs sont celles des multiplicandes du multiplex d'entrée après multiplication par toutes les puissances de 2,de 2-12après à 2+8 inclu;; l'ensemble 6 reçoit, de l'extérieur du multiplieur,le signal 61 sur 21 conducteurs transportant le multiplicateur, et de l'ensem- ble 3 le signal 34 de prise en compte du multiplicateur pour le multiplicande correspondant, chaque occurence du signal 34 étant donc séparée par 5 coups d'horloge H,et fournit 4 signaux 621 à 624 chacun sur 3 conducteurs,vers l'ensemble 4 de sélection des 20 multiplex permettant de sélectionner 4 multiplex au plus parmi les 20,la somme des puissances de 2 correspondantes à chacun de ces 4 multiplex étant une valeur approcnée de la valeur absolue du multiplicateur selon le critère d'approximation représenté sur la figure 6,et un signal 63 vers l'ensemble 5 d'invertion du résultat selon le signe du multiplicateur. La figure suivante représente un mode de réalisation de l'ensemble de reception en mode "serie par paquet(P,F)".Sur la figure 3,où les mêmes repères que sur la figure 2 concernent des signaux et organes identiques,l'ensemble 1 est formé d'un circuit à décalage à 6 étages et 4 bits de front composé par 6 circuits, 111 à 116,chacun contenant 4 bascules d'horloge d'inscription H, les 4 sorties de chaque circuit 111 à 116 fournissant respectivement les signaux 13 à 18. La figure suivante ,figure 4,permet de mieux comprendre les fonctionnalités de l'ensemble 2,ensemble multiplieur primaire,dont un mode de réalisation est représenté sur la figure 5.La figure 4 représente,à des instants identiques,l'écoulement de 5 des 20 mul multiplex dont les valeurs sont celles des multiplicandes du multiplex d'entrée multipliens respectivement par 2 4,2 2-4,2-2,20=1,2+1,2+4;; l'écoulement du temps est représenté sur un axe orienté de gauche à droite.Le temps représenté correspond à celui du passage de 3 va- leurs A,B,C des multiplex,chaque valeur s'écoulant en 5 coups d' horloge H numérotés de O à 4,correspondant respectivement au passa ge des bits de poids 0 à 3,4à7,...jusqu'à 16 à les valeurs dans chaque multiplex,les 5 exemples de multiplex sont représentés sur 4x5=20 lignes, chacune correspondant à un conducteur électrique,numé- rotées de 1 à 20.Le multiplex central, dit multiplex de référence, correspondant à une multiplication par l,est donc égal au multiplex d'entrée, et les valeurs A,B,C sont représentées par les bits aO à a19,b0 à b19,c0 à c19 ,a19,b19 et c19 étant les bits de signe. Le multiplex,en haut de la figure,correspond à une multiplication par 2 ,ce qui se traduit en binaire par la suppression des 4 bits de poids faibles et la répétition 5 fois du bit de signe, autrement dit par un décalage de 4 bits vers les bits de poids faibles,avec conservation de la valeur du bit de poids fort.Le 2e multiplex à p#artir du haut correspond à une multiplication par 2 2 ,ce qui se traduit en binaire par un décalage de 2 bits vers les bits de poids faibles,avec la conservation de la valeur du bit de poids fort,bit de signe.Le 4e multiplex à partir du haut correspond à une multipli cation par 2+1 ce qui se traduit en binaire par un décalage de 1 bit vers les bits de poids forts,la valeur du bit de poids le plus faible étant alors 0,et la valeur du bit de poids le plus fort devant être inchangée malgré le décalage pour éviter un débordement De même,le 5e multiplex à partir du haut correspond à une multiplication par 2+4 ce qui se traduit en binaire par un décalage de 4 bits vers les bits de poids forts. Nous voyons sur la figure 4 que les lignes 1 et 7,2 et 8, 5 et 11 et 16,6 et 12 sont identiques et représentent donc les mêmes conducteurs électriques.en particulier, les multiplex correspondant aux multiplications par 20 et 21 ont 3 conducteurs identiques donc en commun. Il est très facile de voir alors,que les multiplex correspondant aux multiplications par 2i et 2i+l ont aussi 3 conducteurs électriques en commun, que si les multiplex correspondant aux multiplications par 2i et 2i+4 sont disponibles,alors sur les mêmes conducteurs les multiplex correspondant aux multiplications par 2i+l,2i+2,2i+3 sont disponibles, et donc que les signaux 22,23,24, 25,26 et 27 transportant sur 24 conducteurs les multiplex correspor dant aux multiplications de chaque multiplicande par 2-12,2-8,2-4, 20,2+4,2+8 permettent d'avoir 20 multiplex dont les valeurs sont celles des multiplicandes après multiplication par toutes les puissances de 2,de 2-12 à 2+8 inclues. La figure suivante montre un mode de réalisation de l'ensen ble 2,multi lieur primaire.Sur la figure 5,où les mêmes repères concernent des signal et organes identiques, le signal 16 est égal au signal 25 qui correspond au multiplex de multiplicandes multiplex és par 20=1,multiplex de référence,compte tenu de la plage de varie tion du multiplicateur contenant 1, les 3 circuits 221,222 et 223 identiques sont des sélecteurs de 2 entrées de 4 bits vers une sortie sur 4 bits, une entrée du sélecteur 221 étant le multiplex 13,les 4 bits de 1' autre entrée étant le rebouclage du bit de poids le plus fort de la sortie 22,le signal de sélection 211,produit par l'ensemble 3,sélec tant le multiplex 13 au moment de la présence sur le multiplex 16 des 4 bits de poids le plus faible (bits de poids 0 à 3)d'une valeur, jusqu'à l'apparition,incluse,sur le multiplex 13 et donc sur le multiplex 22 des 4 bits de poids forts(bits de poids 16 à l9)de la m#me valeur, puis sélectant la 2e entrée,dont les 4 bits sont égaux au bit de poids l9,bit de signe, de la valeur du multiplex qui vient de passer, jusqu'au moment de la présence sur le multiplex 16 des 4 bits de poids le plus faible de la valeur sui antes,réalisant ainsi une extension du bit de signe, les circuits 222 et 223 ont un fonctionnement absolument identique celui du circuit 221,avec respectivement les multiplex 14 et 15 renplaçant le multiplex 13,les multiplex 23 et 24 remplaçant le multiplex 22, les signaux de sélection 212 et 213 remplaçant le signal de sélection 2i1 et le multiplex 16 servant également de multi- plex de référence, les circuits 224 et 225 identiques ont chacun une entrée sur 4 bits,une entrée de commande sur 1 bit et une sortie sur 4 bits, chaque bit de sortie étant le résultat d'un ET logique entre 1 bit d'entrée et l'entrée de commande, l'entrée du circuit 224 recevant le multiplex 17 et l'entrée de com mande recevant le signal 214,de l'ensemble 3,qui est au niveau loque 1 au moment de la presence sur le multiplex 17 des 4 bits de poids le plus faible d'une valeur et jusqu'à l'apparition, incluse, sur le multiplex 16 des 4 bits de poids fort de la meme valeur, et donc au niveau logique O le reste du temps, la sortie du circuit 224,multiplex 26,étant donc égale au multiplex 17 pendant le temps jl-rt le signal 214 est à 1 et ses 4 bits au niveau logique 0 pendant le temps où le signal 214 est à 0, le circuit 225 ayant un fonctionnement absolument identique à celui du circuit 224,avec le multiplex 18 remplaçant le multiplex 17, le signal 215 remplaçant le signal 214 et le multiplex 27 remplaçant le multiplex 26,le multiplex 16 servant également de multiplex de référence. La figure 6 permet de mieux comprendre les fonctionnalités F de l'ensemble 6, ensemble de reception en parrållèle et d'approximation du multiplicateur, représenté sur la figure 7.La figure 6 donne un exemple d'approximation de la valeur absolue du multiplicateur permettant de simplifier notablement les ensembles 4, ensemble de #sélection,et 5,moyens d'addition, représentés sur la figure 8,tout en ayant un grand nombre de valeurs possibles du multiplicateur étalées sur une plage importante de variation. Sur la figure 6,le tableau de 4 colonnes de 5 chiffres représente les 20 bits de la valeur absolue du multiplicateur, les 5 chiffres d'une même colonne étant les poids des bits du multiplicateur dont 1 au plus,celui du poids le plus fort dans le cas de l'exemple d' a pproximation, sera conservé à la valeur logique l,au cas ou plurieurs bits correspondant à ces poids sont au niveau logique 1. L'approximation de la valeur absolue du multiplicateur sera alors nombre binaire sur 20 bits dont 4 au plus seront au niveau logique 1,pour sélecter au plus 4 multiplex au moment du passage du multiplicande correspondant au multiplicateur approximé,parmi les 20 qui peuvent être considerés à la sortie de l'ensemble 2 multiplieur primaire. L'approximation ainsi décrite permet d'avoir 64=1296 valeurs possibles pour la valeur absolue du muîtiplîcateur,s'e'talant de O à 27+25+26+24,la plus petite valeur differente de 0 étant 2 12. La figure suivante montre un mode de realisation de 1'en- semble reception en parrallèle et d'approximation du multiplicateurs Sur la figure 7,où les mêmes repères que sur la figure 2 concernent des signaux et organes identiques, le multiplicateur, 61, est repré sentie par les 21 bits qui le composent, de repères 6101 à 6121 inclus le signal 6121 étant le bit de signe, les signaux 6101 à 6120 étant les 20 bits de la valeur absolue,par ordre de poids croissant, de 2-12 à 2+7,le signal de sé'ection est représenté de manière de 3 signaux détaillé par 4 paquets/de repères 621 à 624 , le rectangle poin- tillé 64 n'est pas un circuit mais évite de représenter l'entrela cément des traits correspondant à la la nouvelle disposition des 20 bits repérés 6101 à 6120,disposition qui n'a d'autre but que de fai re apparaître plus clairement le regroupement en 4 groupes de 5 bits des 20 bits de la valeur absolue du multiplicateur, les circuits 65 à 68 sont des codeurs prioritaires, le circuit 65 recevant les signaux 6101,6105,6109,6113 et 6117 correspondant aux bits de poids 2-12,2-8,2-4,2 et 24,le circuit 66 recevant les signaux 6102, 6106,6110,6114 et 6118, le circuit 67 recevant les signaux 6103, 6107,6111,6115 et 6119,le circuit 68 recevant les signaux 6104, 6108,6112,6116 et 6120,chacun de ces 4 codeurs fournissant un nombre binaire sur 3 bits de repère 630 à 633, ce nombre ayant une valeur nulle lorsqu'aucune des 5 entrées n'est au niveau logique 1, une valeur 1 lorsque l'entrée 6101 (respectivement 6102 à 6104) est au niveau logique 1 et les autres au niveau logique 0,une valeur 2 lorsque l'entrée 6105 (respectivement 6106 à 6108)est au niveau logique 1 et les autres entrées repérées par des nombres supérieurs au niveau logique 0, et ainsi de suite jusqu'à une valeur 5 lorsque l'entrée 6117 (respectivement 6118 à 6120) est au niveau logique 1, les circuits 69 à 72 sont des bascules de signal d'inscription 34 fourni par l'ensemble 3,ce signal ayant un front montant lorsque les 4 bits de poids faibles-dune valeur apparaisent sur le multiplex 16,recevant respectivement en entrée les signaux 630 à 633 et fournissant en sortie les signaux respectifs 621 à 624,recopie des signaux d'entrée au front montant du signal 34,ces signaux 621 à 624 correspondant alors au multiplicateur dont le multiplicande associé est la valeur dont les 4 bits de poids faibles apparaissent sur le multiplex 16,le circuit 73 est une bascule de signal d'inscription 34,ayant pour entrée le signal 6121,bit de signe du multiplicateur,et en sortie le signal 63,recopie du signal 6121 au front montant du signal 34. La figure suivante représente un mode de réalisation des ensemble de sélection(4),moyens d'addition(5) et ensemble d'inversion(543 à 546).Sur la figure 8,où les mêmes repères que sur les figures 2,5 et 7 concernent des signaux et organesidentiques, l'ensemble de sélection est composé des sélecteurs 410,420,430 et 440,identiques,ayant chacun en entrée 5 multiplex considères à partir des 6 multiplex 22 à 27, le sélecteur 410 recevant les multiplex correspondant aux multiplicandes multipliés par 27,23,2-1,2 et 2~9,sur la figure 8 de gauche à droite, et du signal de sélection 624, le sélecteur 420 recevant les multiplex correspondant aux multiplicandes multipliés par 26, 2-2,2-2,2-6 et 2-10,de gauche à droite et le signal de sélection 623, le sélecteur 430 recevant les multiplex correspondant aux multiplicandes multipliés par 25,21,2-3,2-7 et 2-11,de gauche à droite, et signal de sélection 622, le sélecteur 440 recevant les multiplex correspondant aux multiplicandes multipliés par 24,20,2-4,2-8,2-12, de gauche a droite, et le signal de sélection 621, chacun de ces sélecteurs délivrant en sortie un signal sur 4 bits,repérés respectivement de 41 à 44,égal au multiplex d'entrée dont le rang, de 1 à5 en commençant par la gauche,est égal,pendant le temps de passage d'une valeur,à la valeur du signal de sélection, respectivement 624 à 62i,lorsqu'elle est comprise entre 1 et 5,les 4 bits de sortie étant au niveau logique 0 lorsque le signal de sélection est égal à 0, les moyens d'addition et l'ensemble d'inversion se composent des circuits 511,521,531, et 541, chacun composé de 4 bascules d'horloge d'inscription H,12,ayant en entrée respectivement les signaux 41 à 44 et en sortie les signaux 551 à 554,recopie des en- trées au front montant de H, des circuits additionneurs 512 et 532 ayant en entréesles signaux 551,552(respectivement 553,554 pour le circuit 532) et sur l'entrée dite de retenue le signal 559,560 pour le circuit 532,et en sortie le signal 555,556 pour le circuit 532, résultat de l'addition des entrées et le signal de report 557,558 pour le circuit 532, des circuits 513 et 533,chacun composes de 5 basculesd'horloge d'inscription H, ayant en entrée les signaux 555,557 et 556,558 pour 533 et, pour les 2 bascules ayant 557 et 558 en entrée, une entrée de remise i zero recevant le signal 32 des moyens de synchronisation,et de signaux de sortie respectivement 561 et 562,recopie des signaux 555 et 556 au front montant de H,et respectivement 559 et 5@0,recopie des signaux 557 et 558 au front montant de H lorsque le signal 32 est au niveau logique 1, et étant au niveau logique 0, quel que soit l'état des signaux H(12),557 et 558 lorsque le signal 32 est au niveau logique 0. Le fonctionnement conjugué des circuits 512,513 et 532,533 pour ad ditionner 2 valeurs introduites en "série par paquet(P,F)" sur les {signaux 551,552 et 553,554 est identique et il n'est décrit ci-aprèr |que le fonctionnement de l'ensemble additionneur 512,513. Lorsqu'au front montant de l'horloge H les bascules 511 et 521 ont en sortie sur les signaux 551 et 552 les 4 bits de poids faibles de 2 nouvelles valeurs à ajouter,.le signal 32 est au niveau logique 0 pendant 1/2 période de H à partir du front montant de H forçant ainsi au niveau logique 0 le signal 559#,et l'additionneur 512 a donc en entrée les 4 bits de poids faibles de 2 valeurs à additions ensemble et avec la retenue d'entrée à zero,et-sur le signal 555 le résultat de cette addition et sur le signal 557 le report éventuel. Au front montant suivant de ,les bascules 513 recopient les rée 555 et 557,1e signal 32 étant au niveau logique l,et les bascules 511 et 521 ont en sortie sur les signaux 551,552 les 4 bits suivant de poids 4 à 7,des 2 valeurs à ajouter, ce qui fait que l'additionne 512 a donc a additionner les 4 bits suivants des 2 valeurs et le report, sur le signal 559,de l'addition précédente è-t#a:en#sortieç1e résultat de cette addition et le report éventuel qui sera réintroduit,au front montant suivant de H, pour autre additionné:: avec les 4 4 bits suivants(de poids 8 à 11) des 2 valeurs à ajouter.L'addîtion complète de 2 valeurs est faite au bout de P=5 coups d'horloge H, l'arrivée de 2 nouvelles valeurs,c'est à dire de leur 4 bits de poids faibles,en sortie des circuits 511,512 cotncidant avec un niveau logique 0 du signal 32,permettant ainsi la remise à zero du signal de report 559 pour démarrer une nouvelle addition Les moyens d'addition se composent enfin d'un ensemble de circuits 547 et 548 respectivement identiques aux circuits 512 et 513 ayant absolument même fonctionnement,les signaux 561 et 562 étant les pomologues des signaux 551 et 552, le signal 33 de remise à zero du report,en provenance des moyens de synchronisation, étant identique au signal 32 mais retardé d'une période de H afin de remettre à zero le report sur l'additionneur 547 au moment de la sortie sur les circuits 513 et 533 des 4 bits de poids faibles des 2 valeurs à ajouter, le signal 52,homologue du signal 561 étant le multiplex des valeurs résultats de l'addition, et du circuit 540,registre à décalage à 3 étages d'horloge d'inscription H,de signal d'entrée 63,bit de signe du multiplicateur, et de signal de sortie 53,recopie du signal 63 mais donc décalé de 3 périodes de H et ce pour qu'un changement de signe c6Sncide avec la sortie sur le signal 52 du circuit 548 des 4 bits de poids fai jodles d'une valeur résultat à inverser;; enfin,l'ensemble d'inversion se compose du circuit 543,comportant 4 "OU exclusifs",recevant d'une part le signal 52 et d'autre part le signal 53,et ayant en sortie le signal 566,sur 4 bits,chaquê bit de sortie étant le résultat d'un OU exclusif entre un bit du signal 52 et le signal 53, du circuit additionneur 544 recevant en entrée le signal 566,l'autrt entrée sur 4 bits étant toujours au niveau logique O, et sur l'entrés de retenue le signal 569,et ayant en sortie le signal 567,résultat résultat de l'addition de l'entrée 566 et de la retenue, et le signal 568 de report, du circuit aiguilleur 546,recevant en entrée le signal 35,des moyens de synchronisation, similaire au signal 32,c'est à dire étant au niveau logique 0 pendant une 1/2 période de H à partir du front montant de H-lorsqutapparait,sur ce même front montant,les 4 bits de poids faibles d'une valeur sur le signal 52,et le signal 53,et fournissant les signaux 570 et 571,le signal 570 étant au niveau logique 1, quel que soit le signal 35, lorsque 53 est au niveau logi que l,et égal au signal 35 lorsque 53 est au niveau logique 0,le signal 571 étant au niveau logique l,quel que soit 35,lorsque 53 est au niveau logique 0,et égal au signal 35 lorsque 53 est au niveau logique 0, du circuit 545,comportant 5 bascules d'horloge d'inscription H, recevant en entrée les signaux 567 et 568,et pour la bascule recevant le signal 568 une entrée de remise à zero recevant le signal 570 et une entrée de remise à 1 recevant le signal 571, et fournissant en sortie les signaux 51, recopie de 567 au front mon tant de H,et le signal 569,recopie de 568 au front montant de H lorsque les signaux 570 et 571 sont au niveau logique 1, étant au niveau logique O,quel que soit l'état de H et 568, lorsque 570 est au niveau logique 0,et étant au niveau logique l,quel que soit 1' état des signaux H et 568, lorsque le signal 571 est au niveau logique 0; le fonctionnement conjugué des circuits 544,545 est absolument identique à celui des circuits 512,513,les valeurs à ajouter étant d' une part une valeur dans le multiplex repéré par le signal 566 et d'autre part la valeur 0 ou 1 selon les niveaux des signaux 570 et 571;1'ensemble formé par les circuits 543 à 545 éxécute donc l'inversion ou non,en codage complément à 2,d'une valeur du multiplex repéré par 52,selon le niveau logique 1 ou 0 du signal 53, recopie dfl bit de signe. La figure suivante représente un mode de réalisation des moyens de synchronisation qui se subdivisent en dispositif séquen- tiel de repérage(circuits 310 312),dispositif de séparation(circuits 314 à 317),dispositif de génération de signaux de réinitiali- sation des bascules de report des dispositifs additîonneurs(cir- cuits 313 et 318 a 320).Sur la figure 9,où les mimes repères que sur les figures 2,5,7 et 8 concernent des signaux et organes identi- guets, le circuit 310 est une bascule d'horloge d'inscription H,l'en- trée toujours au niveau logique 0,et l'entrée#de mise à 1 recevant le signal de synchronisation Hv,de repère 31, indiquant chaque nou- velle valeur dans le multiplex en étant au niveau logique 0 pendant 1/2 période de H à partir du front montant de H au moment de l'apparition sur le multiplex d'entrée, de repère l1,à ce mtme front montant des 4 bits de poids faibles d'une valeur, et dont la sortie délivre le signal 332,recopie de laentrée,c'est à dire au niveau logique 0, au front montant de H et étant au niveau logique 1 lorsque le signal 31 est à 0,ce signal ffi étant donc au niveau logique 1 pendant une période de H,au moment de l'apparition des 4 bits de poids faibles d'une valeur sur le multiplex 11, le circuit 311 est un inverseur recevant en entrée le signal 12,horloge H,et fournissant le signal 311, le circuit 312 est un registre à décalage série-parrallèle,recevant le signal 332,d'horloge d'inscription H,et délivrant les signaux 333 à 339,recopie de 332 au front montant de H,mais avec respectivement 1,2,3,4,5,6,7 périodes d'horloge H de retard par rapport an signal 332, le signal 213,vers l'ensemble 2 multiplieur primaire, est égal au si gnal 335,et le signal 34 est égal au signal 336, le circuit 313 ,contenant 3 bascules d'horloge d'inscription/ 3,#e- çoit les signaux 337 à 339 et délivre les signaux 341 à 343,recopies respectives des entrées au front montant de 331, le circuit 314 est une porte OU recevant les signaux 334 et 335 et délivrant le signal 212 vers le multiplieur primaire(2), le circuit 315 est une porte OU recevant les signaux 333 et 212 et délivrant le signal 211 vers l'ensemble 2, le circuit 316 est un inverseur,recevant le signal 337 et fournissant le sgnal 214 vers l'ensemble 2, le circuit 317 est une porte OU-NON recevant les signaux 337,338 et délivrant le signal 215 vers l'ensemble 2, les circuits 318 à 320 sont des portes ET-NON ayant une entrée commune recevant le signal 12,horloge H,et sur les autres entrées res-. Ipectivement les signaux 341,342 et 334 et délivrant respectivement les signaux 32,33 et 35 vers les ensembles additionneurs des moyens d'addition et de l'ensemble d'inversion. Bien entendu, de nombreuses variantes sont possibles par rapport aux exemples décrits dans la mise en oeuvre de l'invention. En particulier, le choix de P=5 du nombre de coups d'horloge H necessaire pour introduire une valeur du multiplex et donnant le nombre PxF bits de définition des multiplicandessst arbitraire et le choix d'une valeur P supérieure à 1 ne modifie en rien les descriptions. De mime, le choix de F=4,s'il présente l'avantage d'une réalisation simple du multiplieur à partir de circuits logiques à petite ou moyenne intégration, dans la mesure où les fonctions élémentaires dans ces circuits sont groupés par 4 ou 8,n'est pas le seul possible,en particulier si ce type de multiplieur est intégré sur un circuit à grande échelle. De m#me,le choix de q=20 donnant la plage relative maximale des valeurs absolues du multiplicateur,c'est à dire le rapport entre valeur maximale possible et valeur minimale,differente de O,possible ici donc 320 n'est pas le seul possible;un autre choix,F étant égal par ailleurs,ne modifierait en p;ier lieu que le nombre d'étages de l'ensemble l,et subséquement les ensembles 2,3,4 et 6 sans en changer les principes. De m#me,le choix de k=-12,déterminant la valeur minimale, differente de O,de la valeur absolue du multiplicateur n'est pas la seule possible,un autre choix modifierait la position du multiplex de réference(îl6),position qui peut devenir fictive,en amont ou en aval selon respectivement si la valeur absolue du multiplicateur est toujours supérieure ou inférieure à 1. De m#me,l'approximation de la valeur absolue du multiplica teur,telle qu'elle est décrite à partir de la figure 6,n'est pas la seule possibîe;d'autres peuvent être proposées dans 2 directions différentes: D'une part,en conservant le nombre maximum de multiplex pouvant être sélectés,ici 4,le regroupement en 4 colonnes,représenté sur la figure 6, des bits du multiplicateurs peut autre différent et chaque colonne peut contenir des bits de poids mentionnés dans d'autres colonnes,permettant ainsi plus de valeurs possibles en modifiant seulement les ensembles 4 et 6, d'autre part,en modifiant le nombre maximum de multiplex pouvant. 'être sélectés,jusqu'à concurrence du nombre de bits de la valeur absolue du multiplicateur pour avoir toutes les valeurs possibles, ce qui entraîne des modifications des ensembles 4,5 et 6. Enfin,si le multiplicateur est toujours positif,l'ensemble inverseur peut etre supprimé,en particulier les circuits 73,540, 543 à 546,et les résultats des multiplications se trouvent sur le multiplex de repère 52. REVENDICATIONS 1. Multiplieur de 2 nombres binaires,l'un multiplicande codé en virgule fixe et complément à 2,l'autre multiplicateur codé en virgule fixe valeur absolue et bit de signe, le résultat étant de codage identique au multiplicande, caractérisé en ce qu'il comporte: -un ensemble (1) de reception en mode "série par paquet (P,F)" d'un multiplex de multiplicandes et un ensemble de reception en parrallèle et d'approximation(6) du multiplicateur, -un ensemble(2) multiplieur primaire destiné à construire q multiplex, de même P et marne F que le multiplex de multiplicandes reçu, dont les valeurs sont celles des multiplicandes du multiplex reçu après multiplication par des nombres puissances entières relatives et Eonsécutives de 2, -un ensemble de sélection(4) de m multiplex aa,-plus parmi ces q multiplex selon la valeur absolue approximée des multiplicateurs successifs correspondant à chaque multiplicande, -des moyens d 'addition/des multiplex sélectés pour en fournir .un-multiplex de résultats, de même P et mdme F que le multiplex de multiplicandes reçu, -un ensemble d'inversion (543-544-545-546) d'un résultat t du multiplex de résultat selon le signe du multiplicateur correspond dant, -des moyens(3) de synchronisation de toutes les actions dos moyens et ensembles ci-dessus. 2. Multiplieur selon la revendication 1, caractérisé en ce que l'ensemble de reception du multiplex de multiplicandes(1) comporte F registres à décalage d'un nombre E d'étages suffisant pour présenter sur ses sorties un nombre de bits de multiplicandes égal au nombre de bits du multiplicateur +F. 3. Multiplieur selon la revendication I, caractérisé en ce que les moyens de synchronisation (3) comportent un dispositif séquentiel de repérage(310-312)synchronisé par le signal repérant chaque multiplicande dans le multiplex reçu,délivrant,à chaque période de l'horloge d'inscription du multiplex reçu, des signaux de repérage dans le multiplieur des F bits de poids faibles d'un multiplicande ou d'un résultat partiel. 4. Multiplieur selon les-revendications 2 et 3 caractérisé en ce que les moyens de synchronisation comportent un dispositif de séparation(314 à 317) destiné à fournir,associé à chacun des E multiplex délivrés par l'ensemble de reception(l),et la position du multiplex de référence étant donnée par la plage de variation du multiplicateur, des signaux de séparation indiquant la présence de paquets de F bits correspondant au même multiplicande sur le multiplex associé et sur le multiplex de référence, et un signal, associé au multiplex de référence, de prise en compte du multiplicateur. 5. Multiplieur selon la revendication 4caractérisé en ce que l'ensemble multiplieur primaire(2) comporte sur chacun des E multiplex,hors le mualt2I2#tex de référence s'il existe réellement, un dispositifveommandé par le signal de séparation associé au multiplex,d'extension du bit de signe de chaque multiplicande pour les multiplex en amont du multiplex de référence, ou d'anticipation par des bits nuls (224-225) de chaque multiplicande pour les multiplex en aval du multiplex de référence. 6. Multiplieur selon la revendication 5 caractérisé en ce que l'ensemble de sélection (4) est composé de m sélecteurs (410420-430-440) destinés à recevoir chacun un sous-ensemble des multiplex fournis par l'ensemble multiplieur primaire, et dont un seul est à sélecter,et un signal de sélection fourni par m organes d'approximation du multiplicateur(65 à 68) recevant chacun le sous-. ensemble de bits de la valeur absolue du multiplicateur dont les poids sont égaux aux coefficients multiplicateurs associés au-sous- ensemble de multiplex. 7. Multiplieur selon la revendication 6 caractérisé en ce que les moyens d'addition(5) comportent m-l dispositifs additionneurs séquentiels(512-513,532-533,547-548),pour additionner par paquet de: F bits les valeurs des m multiplex sélectés. 8. Multiplieur selon la revendication 7 caractérisé en ce que l'ensemble inverseur comporte un dispositif inverseur logique (543)selon le bit du signe du multiplicateur destiné a' recevoir le multiplex de résultats délivré par les moyens d'addition, suivi d! un dispositif additionneur séquentiel (544 à 546) destiné à recevoir le résultat du dispositif inverseur logique, auquel est rajouté 1 selon le signe du multiplicateur correspondant. 9. Multiplieur selon la revendication 8 caractérisé en ce que les moyens de synchronisations(3) comporteun dispositif de génération de signaux de réinitialisation(3l3,3l8à320) des bascules de report des dispositifs additionneurs à partir des signaux de rQnnraqe délivrés par le dispositif séquentiel de repérage.