Brevet FR2553579A1 — publié le 19850419

La présente invention a pour objet un procédé de fabrication d'un transistor en film mince à grille auto-alignée. Elle permet notamment la fabrication de com5 posants semiconducteurs en couche mince pouvant servir à la réalisation de matrices actives pour les écrans plats à cristaux liquides, à la réalisation de matrices de photodiodes et d'une façon générale au multiplexage de composants disposés sous forme matricielle, 10 ainsi qu'à la réalisation de dispositifs à transfert de charge (DTC ou CCD en anglo-saxon). Les différentes techniques connues pour la réalisation de transistors en film mince, notamment la photolithographie par alignement de masque ou l'évapo15 ration et masquage pour des semiconducteurs de Cd Se, conduisent inévitablement à l'obtention de recouvrements de la grille du transistor par la source et le drain de celui-ci Ces recouvrements introduisent des capacités parasites dont l'importance relative croit 20 lorsque la longueur du canal du transistor diminue. Ces capacités sont notamment préjudiciables au fonctionnement des transistors en couche mince réalisés dans du silicium amorphe hydrogéné, parce qu'elles introduisent, entre autres,une augmentation du temps de 25 réponse du composant et un niveau de tension continue intolérable lors de l'emploi de ces composants dans des dispositifs d'affichage à cristaux liquides. Récemment, il a été proposé un nouveau procédé de fabrication de transistor en couche mince per30 mettant d'aligner la grille du transistor avec le drain et la source de celui-ci et donc de supprimer quasi-complètement les capacités de recouvrement Un tel procédé a été décrit dans un article de IEEE Electron Device Letters, vol EDL 3, n 7 de juillet 1982, 35 intitulé "A self-alignment process for amorphous silicon thin film transistors" de T Kodama. 2 2553579 Malheureusement, ce nouveau procédé est trop complexe pour être utilisé pour la production en masse de transistors en couche mince En particulier, ce procédé comprend un grand nombre d'étapes ainsi 5 qu'une phase délicate de contrôle d'interfaces, au niveau de la couche de silicium amorphe hydrogéné, qui est préjudiciable au fonctionnement ultérieur du composant (mauvais état d'interface, création d'un canal parasite, etc). La présente invention a justement pour objet un procédé de fabrication d'un transistor en film mince permettant de remédier à ces inconvénients Elle permet notamment d'aligner la grille du transistor avec le drain et la source de celui-ci tout en suppri15 mant l'interface dans la couche de silicium amorphe hydrogéné. De façon plus précise, l'invention a pour objet un procédé de fabrication d'un transistor en film mince à grille auto-alignée comprenant les étapes 20 suivantes: a/ réalisation sur un substrat en verre de la grille du transistor; b/ dépôt, sur le substrat et la grille, d'une couche d'isolant; c/ dépôt, sur la couche d'isolant, d'une couche de silicium amorphe hydrogéné; d/ dépôt, sur la couche de silicium, d'une couche de résine photosensible positive, sensible à la lumière ayant une longueur d'onde supérieure à 550 nanomè30 tres; e/ irradiation de la couche de résine à travers le substrat, la grille servant de masque à l'irradiation; f/ développement de la couche de résine, conduisant à 35 l'élimination des zones irradiées de ladite couche de résine; g/ gravure de la couche de silicium jusqu'à mise à nu de la couche d'isolant, la résine restante servant de masque à ladite gravure; h/réalisation des contacts électriques et des électro5 des de la source et du drain du transistor, et i/élimination de la résine restante. De façon avantageuse, la résine photosensible est sensible à la lumière ayant une longueur d'onde de l'ordre de 600 nanomètres. L'emploi d'une résine photosensible, sensible à la lumière de longueur d'onde supérieure à 550 nanomètres et de préférence de l'ordre de 600 nanomètres, permet d'utiliser une couche de silicium amorphe hydrogéné relativement épaisse (de l'ordre de o 3 000 A), contrairement à ce qui était utilisé dans l'article cité précédemment, et donc d'éviter les problèmes d'interface au niveau de cette couche de silicium. Selon un mode préféré de mise en oeuvre du 20 procédé de l'invention, celui-ci comprend, après l'étape (g), les étapes suivantes: dépôt, sur l'ensemble de la structure, d'une couche de silicium amorphe de type n+; dépôt, sur la couche de silicium de type N, d'une 25 couche conductrice; élimination des régions respectivement de la couche conductrice et de la couche de silicium de type n situées au droit de la grille; et réalisation des électrodes de la source et du drain 30 dans la couche conductrice par photolithographie. De façon avantageuses, la couche conductrice est une couche de chrome et la couche d'isolant une couche d'oxyde de silicium. D'autres caractéristiques et avantages de 35 l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif mais non limitatif, en référence aux figures 1 à 4 annexées, qui illustrent les différentes étapes du procédé selon l'invention. Comme représenté sur la figure 1, la première étape du procédé consiste à réaliser, sur un substrat en verre 2, la grille 4 du transistor en utilisant les procédés classiques de la photolithographie (masquage et gravure) Cette grille 4, présentant par O exemple une épaisseur de 1 000 A est réalisée de préférence en chrome. On dépose ensuite, sur le substrat 2 et la grille 4 du transistor, une couche d'isolant 6, réalisée de préférence en oxyde de silicium Cette couche 15 d'isolant présentant par exemple une épaisseur de 1 000 A peut être obtenue par la technique de dépôt chimique en phase vapeur, à basse pression ou non, ou bien par la technique de décharge luminescente, dans un appareil à radiofréquence, en utilisant un mélange 20 gazeux de Si H 4 et de 02. On dépose ensuite, sur la couche d'isolant 6, une couche de silicium amorphe hydrogéné 8, présenO tant notamment une épaisseur voisine de 3 000 A Cette couche de silicium peut être obtenue par la technique 25 de décharge luminescente en utilisant du Si H 4 comme gaz. L'étape suivante du procédé consiste à déposer, sur la couche de silicium amorphe 8, une couche de résine photosensible positive 10, sensible à la lu30 mière ayant une longueur d'onde supérieure à 550 nanomètres et par exemple comprise entre 600 et 700 nanomètres Cette couche de résine peut être notamment déposée par centrifugation. Comme représenté sur la figure 2, la couche 35 de résine photosensible 10 est ensuite irradiée à tra- vers le substrat 2, la grille 4 servant alors de masque à l'irradiation Le développement de la couche de résine permet de ne garder de cette couche que la zone 10 a, située au droit de la grille du transistor, les zones irradiées étant éliminées. L'étape suivante du procédé consiste à graver la couche de silicium amorphe hydrogéné 8, notamment par une gravure sèche en utilisant un plasma d'hexafluorure de soufre, la résine restante 10 a ser10 vant de masque à ladite gravure. Comme représenté sur la figure 3, on dépose ensuite, sur l'ensemble de la structure, une couche de silicium amorphe 12 de type n+, hydrogéné ou non, préO sentant par exemple une épaisseur de 500 A Cette cou15 che de silicium 12, déposée par la même technique que pour le silicium amorphe hydrogéné, permet la réalisation de contacts ohmiques pour la source et le drain du transistor Cette couche 12 est ensuite recouverte d'une couche conductrice 14 réalisée de préférence en 20 chrome Cette couche conductrice 14, présentant par O exemple une épaisseur de 1 500 A, est obtenue par dépôt, par exemple par évaporation sous vide ou par pulvérisation. Au moyen de la technique connue sous l'ex25 pression anglo-saxonne "lift off",on élimine les régions respectivement de la couche conductrice 14 et de la couche de silicium de type n+ 12, situées au droit de la grille 4 du transistor et la résine restante O 10 a On réalise ensuite, dans ce qui reste de la cou30 che conductrice 14, les électrodes de la source et du drain du transistor par les procédés classiques de photolithographie (masquage et gravure). Le procédé décrit précédemment, grâce à l'emploi d'une résine photosensible positive, sensi35 ble au visible, permet d'obtenir une grille auto-ali- 6 2553579 gnée par rapport à la source et au drain du transistor Il permet, de plus, d'obtenir une structure coplanaire, comme celle obtenue dans les transistors MOS, dans laquelle le canal du transistor et les élec5 trodes du drain et de la source sont électriquement dans un même plan Ceci permet de limiter les résistances d'accès du transistor. REVENDICATIONS 1 Procédé de fabrication d'un transistor en film mince à grille autoalignée, comprenant les éta5 pes suivantes: a/ réalisation sur un substrat en verre ( 2) de la grille ( 4) du transistor; b/ dépôt, sur le substrat ( 2) et la grille ( 4), d'une couche d'isolant ( 6); c/ dépôt, sur la couche d'isolant ( 6), d'une couche de silicium amorphe hydrogéné ( 8); d/ dépôt, sur la couche de silicium ( 8), d'une couche de résine photosensible positive ( 10), sensible à la lumière ayant une longueur d'onde supérieure à 550 15 nanomètres; e/ irradiation de la couche de résine ( 10) à travers le substrat ( 2), la grille ( 4) servant de masque à l'irradiation; f/ développement de la couche de résine ( 10), condui20 sant à l'élimination des zones irradiées de ladite couche de résine; g/ gravure de la couche de silicium ( 8) jusqu'à mise à nu de la couche d'isolant ( 6), la résine restante ( 10 a) servant de masque à ladite gravure; h/réalisation des contacts électriques et des électrodes de la source et du drain du transistor, et i/élimination de la résine restante ( 10 a). 2 Procédé de fabrication selon la renvendication 1, caractérisé en ce que la résine photosensi30 ble est sensible à la lumière ayant une longueur d'onde de l'ordre de 600 nanomètres. 3 Procédé de fabrication selon la revendication 1 ou 2, caractérisé en ce qu'il comprend, après l'étape (g), les étapes suivantes: dépôt, sur l'ensemble de la structure, d'une couche de silicium amorphe de type N ( 12); 8 2553579 + -dép 8 t, sur la couche de silicium de type N ( 12), d'une couche conductrice ( 14); élimination des régions respectivement de la couche conductrice ( 14) et de la couche de silicium de type n+ ( 12) situées au droit de la grille ( 4); et réalisation des électrodes de la source et du drain dans la couche conductrice ( 14). 4 Procédé de fabrication selon la revendication 3, caractérisé en ce que la couche conductrice 10 ( 14) est une couche de chrome. Procédé de fabrication selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la couche d'isolant est une couche d'oxyde de silicium.