Brevet FR2551904A1 — publié le 19850315

La présente invention concerne un dispositif de mémoire à semiconducteurs (désigné ci-après sous le terme de mémoire) et en particulier une technique qui peut être efficacement adaptée par exemple à une mémoire dynamique à accès direct ou aléatoire (désignée ci-après sous le terme de mémoire RAM dynamique) possédant une capacité importante de stockage. Une mémoire RAM dynamique comporte des réseaux de mémoire constitués par une pluralité de cellules 10 de mémoire, par des circuits décodeurs d'adresses permettant de sélectionner des cellules de mémoire qui sont désignées par des signaux d'adresses délivrés par les réseaux de mémoire. Dans la mémoire RAM dynamique, chaque cellule de mémoire est constituée par un transistor à effet de champ à grille isolée (désigné ci-après sous le terme de transistor MOSFET) et par un condensateur Etant donné que la cellule de mémoire est constituée par un nombre relativement faible d'éléments, il est possible de former relativement aisément de nombreuses cellules de mémoire sur une micropla20 quette ou puce à semiconducteurs et de réaliser une mémoire possédant une capacité importante de stockage. Cependant, l'accroissement du -nombre de cellules de mémoire formées sur la microplaquette à semiconducteurs entraîne un accroissement du nombre des composants 25 qui constituent un circuit décodeur d'adresses servant à sélectionner des cellules de mémoire désirées dans le réseau de mémoire En d'autres termes, le circuit décodeur d'adresses occupe une surface accrue L'accroissement de la surface occupée par le circuit décodeur d'adresses impose une limitation 30 au moment o l'on doit former une mémoire possédant une capacité élevée de stockage sur une microplaquette à semiconducteurs de dimensions relativementpetites. La figure 8, annexée à la présente demande, représente un diagramme d'un circuit décodeur d'adresses qui 35 a été développé antérieurement par les auteurs à la base de la présente invention Ce circuit décodeur d'adresses de la figure 8 est utilisé pour le système X dans une mémoire RAM dynamique possédant une capacité de mémorisation égale par exemple à environ 256 K ( 262144 bits). La mémoire RAM dynamique de 256 kilobits est constituée par quatre réseaux de mémoire possédant chacun une capacité de mémorisation de 64 K ( 65536) bits Chacun de ces réseaux de mémoire possède 65536 cellules de mémoire disposées sous la forme d'une matrice, et comporte des lignes de 10 transmission de données prévues pour chacune des lignes de cellules de mémoire et des lignes de transmission de mots prévues pour chacune des colonnes de cellules de mémoire Dans ce cas, chacun des réseaux de mémoire possède par exemple 256 lignes de transmission de données et 256 lignes de trans15 mission de mots W O à W 235. Dans le circuit décodeur d'adresses de la figure 8, les lignes de transmission de mots désignées par les signaux d'adresses sont sélectionnées parmi les 256 lignes de transmission de mots, et des signaux de sélection sont envoyés 20 uniquement aux lignes sélectionnées de transmission de mots. C'est pourquoi les signaux de sélection sont envoyés par le circuit décodeur d'adresses aux cellules de mémoire qui doivent être sélectionnées. En outre le circuit décodeur d'adresses est 25 habituellement utilisé pour les deux réseaux de mémoire C'est pourquoi la mémoire RAM dynamique mentionnée ci-dessus d'une capacité de 256 kilobits comporte deux circuits décodeurs d'adresses comme représenté sur la figure 8 Le circuit décodeur d'adresses se compose en réalité d'un premier circuit 30 décodeur d'adresses DEC 1 et d'un second circuit décodeur d'adresses DEC 2 Le premier circuit décodeur d'adresses DEC 1 qui est constitué par quatre circuits élémentaires de décodage d'adresses DEC 10 à DEC 13, reçoit des signaux d'adresses complémentaires ax O, axl et les décode C'est pourquoi, parmi les transistors MOSFET Q 100 à Q 103, un transistor MOSFET dési- gné par les signaux d'adresses complémentaires ax O, axl est sélectionné Par conséquent, un signal de cadencement de sélection est formé de façon sélective à partir des quatre signaux de cadencement de sélection O x OO à O x 11 En réalité 64 lignes de transmission de mots sont sélectionnées parmi 256 lignes de transmission de mots Une ligne de transmission de mots est sélectionnée par le second circuit décodeur d'adresses DEC 2 parmi les 64 lignes de transmission de mots sélectionnées. C'est-à-dire que le second circuit décodeur d'adresses DEC 2 10 décode les signaux d'adresses complémentaires ax 2 à ax 7, reçoit par l'intermédiaire de l'une de ses bornes le signal de cadencement formé en rapport avec le signal décodé, et délivre un signal de sortie sur son autre borne en vue de placer à l'état conducteur un transistor MOSFET qui est accouplé à une 15 ligne de transmission de mots qui doit être sélectionnée. C'est pourquoi le signal de cadencement de sélection est transmis uniquement à une ligne de transmission de mots qui doit être sélectionnée Le second circuit décodeur d'adresses DEC 2 se compose de 64 circuits élémentaires de décodage d'adresses 20 DEC 200 à DEC 263 permettant de sélectionner une ligne de transmission de mots parmi 64 lignes de transmission de mots Etant donné que les circuits élémentaires de décodage d'adresses sont nécessairee en un nombre aussi important, la quantité d'énergie électrique utilisée est relativement élevée. Le signal d'adresse complémentaire mentionné ci-dessus an est constitué par deux signaux d'adresses internes, c'est-à-dire qu'il est constitué par un signal d'adresse interne an qui est essentiellement en phase avec un signal d'adresse externe An délivré par une unité extérieure, 30 et par un signal d'adresse interne a qui possède une phase essentiellement inversée par rapport au signal d'adresse externe An Par conséquent le signal d'adresse complémentaire ax O est constitué par un signal d'adresse complémentaire ax O et par un signal d'adresse interne ax O dont la phase est 35 inversée par rapport au précédent C'est pourquoi, dans la description qui va suivre, les signaux d'adresses sont exprimés de la manière mentionnée plus haut. Les signaux d'adresses complémentaires internes ax O à ax 7 sont formés par un circuit tampon d'adresses, 5 qui n'est pas représenté sur le schéma Les signaux d'adresses complémentaires internes ax 2 à ax 7 sont envoyés à un nombre relativement important de circuits élémentaires de décodage d'adresses comme mentionné ci-dessus C'est pourquoi la charge du circuit tampon d'adresses augmente Par conséquent le 10 circuit tampon d'adresses a besoin d'un intervalle de temps relativement étendu pour former des signaux d'adresses complémentaires internes, et la vitesse de fonctionnement de la mémoire RAM dynamique diminue. Les transistors MOSFET Q 100 à Q 119 repré15 sentés sur la figure 8 sont tous du type à canal N et à enrichissement Dans la description qui va suivre, les transistors MOSFET seront tous des transistors à canal N du type à enrichissement, sauf indication contraire. Le but de la présente invention est de four20 nir un dispositif de mémoire à semiconducteurs qui fonctionne à grande vitesse. Un autre but de la présente invention consiste à fournir un dispositif de mémoire à semiconducteurs qui utilise des quantités réduites d'alimentation en énergie. Un autre but de la présente invention consiste à fournir un dispositif de mémoire à semiconducteurs qui se caractérise-par une structure de circuits simplifiée. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels la figure 1 est un schéma-bloc montrant une forme de réalisation d'une mémoire RAM dynamique à laquelle la présente invention est adaptée; la figure 2 A est un schéma-bloc montrant 35 une partie de la mémoire RAM dynamique de la figure 1; 25519 Q 4 la figure 2 B est le schéma d'un circuit montrant une cellule de mémoire; la figure 3 est le schéma d'un circuit montrant un circuit décodeur d'adresses X-DEC 2, des circuits 5 de transfert GCU, GCD et des étages d'attaque de transmission de mots WDU, WDD; la figure 4 est le schéma d'un circuit montrant un circuit décodeur d'adresses X-DEC 1 et un étage d'attaque Ox-DRV délivrant un signal O x; -La figure 5 est le schéma d'un circuit montrant un circuit décodeur d'adresses X-DEC 3; la figure 6 est le schéma d'un circuit montrant une autre forme de réalisation d'une mémoire RAM dynamique, à laquelle la présente invention est adaptée; la figure 7 représente le schéma d'un circuit montrant un circuit tampon d'adresses X-ADB; la figure 8, dont il a déjà été fait mention, représente le schéma d'un circuit montrant un circuit décodeur d'adresses qui a été développé par les auteurs à la 20 base de la présente invention, avant l'élaboration de cette dernière; et la figure 9 est une vue en plan montrant un schéma d'agencement d'une mémoire RAM dynamique à laquelle la présente invention est adaptée. On va décrire ci-après les formes de réalisation préférée de l'invention. La figure 1 est un schéma-bloc d'une mémoire RAM dynamique à laquelle la présente invention est adaptée. Sur la figure 1, les blocs de circuits entourés par une ligne 30 en trait mixte sont formés sur un substrat semiconducteur au moyen d'une technique connue dans le domaine des circuits intégrés à semiconducteurs Sur la figure 1 en outre les blocs de circuits principaux sont décrits conformément à la manière dont il sont formés dans la pratique sur le substrat semicon35 ducteur. Su r la figure 1 M-ARY 1 à M-ARY 4 désignent des réseaux de mémoire possédant chacun 65536 cellules de mémoire, bien qu'il ne faille y voir aucune limitation particulière C'est pourquoi la mémoire RAM dynamique conforme à cette forme de réalisation possède une capacité de mémoire d'environ 256 kilobits Comme cela décrit ultérieurement de façon détaillée en référence à la figure 2 B, une cellule de mémoire possède une borne de sélection, une borne d'entrée/ sortie, un transistor MOSFET pour la sélection et un condensa10 teur pour la mémorisation des données Une électrode de commande (électrode de grille) du transistor MOSFET servant à la sélection est accouplée à la borne de sélection, tandis qu'une électrode du transistor MOSFET servant à la sélection est accouplée à la borne d'entrée/sortie et que l'autre électrode 15 dudit transistor est accouplée au condensateur servant à mémoriser les données. Dans les réseaux de mémoire M-ARY 1, les cellules de mémoire sont disposées sous la forme d'une matrice. Comme cela sera indiqué de façon plus détaillée ultérieurement 20 en référence à la figure 2 A, on forme les lignes de transmission de mots pour les colonnes de cellules de mémoire qui sont constituées par les cellules de mémoire, et on forme des lignes de transmission de données complémentaires pour les lignes de cellules de mémoire, qui sont constituées par les 25 cellules de mémoire Les bornes de sélection d'une pluralité de cellules de mémoire constituant la même colonne de cellules de mémoire sont accouplées à une ligne de transmission de mots qui est prévue pour cette colonne de cellules de mémoire Les bornes situées d'un côté des lignes de transmission de mots sont accouplées à des bornes de sortie d'un étage d'attaque de transmission de mots WDU. I Dans le réseau de mémoire, les bornes de sélection des cellules de mémoire devant être sélectionnées sont alimentées par un signal de sélection en provenance de l'étage d'attaque de transmission de mots WDU, par l'intermé- 255 904 diaire de lignes de transmission de mots C'est pourquoi une colonne de cellules de mémoire est sélectionnée parmi une pluralité de colonnes de cellules de mémoire constituant le réseau de mémoire Les données mémorisées dans les cellules de 5 mémoire sélectionnées sont transmises aux lignes de transmission de données complémentaires correspondantes. Il est prévu un amplificateur de détection ou de lecture pour chacune des lignes de cellules de mémoire. L'amplificateur de lecture-amplifie un signal de la ligne de transmission de données complémentaire d'une ligne de cellules de mémoire, pour laquelle l'amplificateur de lecture a été prévu C'est pourquoi les données transmises par la cellule de mémoire sélectionnée à la ligne correspondante de transmission de données complémentaires, sont amplifiées par l'am15 plificateur de lecturecorrespondant Sur la figure 1, une pluralité d'amplificateurs de lecture prévus pour un réseau de mémoire sont représentés par un bloc de circuit SA En outre, bien qu'il ne faille y voir aucune limitation particulière, le fonctionnement des amplificateurs de lecture est commandé 20 par un signal de cadencement O pa' Les données amplifiées par l'amplificateur de lecture sont transmises à un commutateur de colonne C-SW 1, qui sélectionne des données parmi les données mentionnées ci-dessus, en réponse à des signaux provenant d'un étage d'attaque CSDL de commande des commutateurs de colonnes Les données sélectionnées sont envoyées à un circuit d'entrée et de sortie par l'intermédiaire d'une ligne de transmission de données commune complémentaire. Bien que la description ci-dessus concerne 30 le réseau de mémoire M-ARY 1 seulement, les trois autres réseaux de mémoire M-ARY 2 à ARYRY 4 ont également été réalisés de la même manière que le réseau de mémoire M-ARY 1 C'est pourquoi le circuit d'entrée et de sortie reçoit des données en provenance de chacun des réseaux de mémoire, c'est-à-dire 35 qu'il reçoit quatre données Le circuit d'entrée et de sortie 2551904 ' comporte un circuit décodeur servant à décoder lessignaux d'adresses complémentaires ax 8, ay 8 Lors de l'opération de lecture, une donnée désignée par les signaux d'adresses complémentaires ax 8, ay 8 est sélectionnée parmi les quatre don5 nées,et est délivrée par l'intermédiaire d'une borne d'entrée/ sortie DIN/DOUT Lors de l'opération d'enregistrement, la donnée envoyée au circuit d'entrée et de sortie par l'intermédiaire de la borne d'entrée/sortie DINL Do UT est transmise à 10 une ligne de transmission de données communescomplémentaires désignée par les signaux d'adresses complémentaires ax 8, ay 8. Par conséquent la donnée est transmise à un réseau de mémoire désigné par les signaux d'adresses complémentaires ax 8, ay 8 parmi les quatre réseaux de mémoire La donnée transmise au 15 réseau de mémoire est envoyée à une ligne de transmission de données complémentaires, désignée par l'étage d'attaque CSD de commande des commutateurs de colonnes La donnée est ensuite transmise à une cellule de mémoire sélectionnée par un signal de sélection délivré par l'étage d'attaque de trans20 mission de mots W, et est enregistréedans cette cellule. C'est en fonction du potentiel du signal de cadencement O RW' que le signal d'entrée et de sortie envoie la donnée délivrée par la ligne de transmission de données communescomplémentaires à la borne d'entrée/sortie DIN/Do UT 25 ou transmet la donnée depuis la borne d'entrée/de sortie Di N/Dou T à la ligne de transmission de données communes complémentaires. Sur la figure 1, X-ADB désigne un circuit tampon d'adresses X et Y-ADB désigne un circuit tampon d'adres30 ses Y Des signaux d'adresses externes AO à A 8 sont envoyés au circuit tampon d'adresses X X-ADB et au circuit tampon d'adresses Y Y-ADB par l'intermédiaire de bornes externes A O à A 8 Le circuit tampon d'adresses X X-ADB introduit les signaux d'adresses externes A O à A 8 en synchronisme avec un 35 signal de cadencement O ax de manière à former des signaux 2551904 ' d'adresses complémentaires ax O à ax 8 du système X De façon similaire le circuit tampon d'adresses Y Y-ADB introduit des signaux d'adresses externes A O à A 8 en synchronisme avec un signal de cadencement Oay afin de former des signaux d'adres5 ses complémentaires ay O à ay 8 du système Y Le circuit tampon d'adresses Y Y-ADB introduit des signaux d'adresses externes selon un cadencement retardé après le circuit tampon d'adresses X X-ADB C'est pourquoi la mémoire RAM dynamique selon cette forme de réalisation suppose ce qu'on appelle un systè10 me de multiplexage d'adresses. Bien qu'il ne faille y voir aucune limitation particulière, parmi les signaux d'adresses complémentaires ax O à ax 8 formés par le circuit tampon d'adresses X X-ADB, les signaux d'adresses complémentaires ax O, axl sont envoyés auxpremierscircuits décodeurs d'adresses X et étages d'attaque de transfert de signaux de cadencement de sélection X-DEC 1 & O x-DRV, les signaux d'adresses complémentaires ax 2 à ax 6 sont envoyés à des seconds circuits décodeurs d'adresses X X-DEC 2, et le signal d'adresse complémentaire ax 7 est envoyé 20 à des troisièmes circuits décodeurs d'adresses X X-DEC 3 L'autre signal d'adresse complémentaire ax 8 est envoyé au circuit d'entrée et de sortie comme mentionné précédemment. Comme cela sera indiqué ultérieurement de façon détaillée en référence à la figure 4 t les premiers circuits décodeurs d'adresses X et étages d'attaque de transfert de signaux de cadencement de sélection X-DEC 1 & O x-DRV reçoivent un signal O x de cadencement de sélection de lignes de transmission de mots et les signaux d'adresses complémentaires ax O, axl de manière à former de façon sélective un 30 signal de cadencement de sélection. Le second circuit décodeur d'adresses X X-DEC 2 peut être considéré comme constitué par une pluralité de circuits élémentaires de décodage comme cela sera mentionné ultérieurement en référence à la figure 3 Dans cette for35 me de réalisation, un circuit élémentaire de décodage est prévu pour huit lignes de transmission de mots C'est pourquoi, dans cette forme de réalisation, le second circuit décodeur d'adresses X X-DEC 2 est constitué par 32 circuits élémentaires de décodage Les seconds circuits décodeurs d'adresses X X-DEC 2 décodent les signaux d'adresses complémentaires ax 2 à ax 6 et envoient des signaux de sortie (des signaux décodés) aux circuits de transfert GCU et GCD. Chacun des circuits de transfert GCU et GCD peut être considéré comme étant constitué par une plura10 lité de circuits élémentaires de transfert, comme cela sera décrit ultérieurement de façon détaillée en référence à la figure 3 Dans cette forme de réalisation, il est prévu un circuit élémentaire de transfert pour huit lignes de transmission de mots C'est pourquoi chacun des circuits de trans15 fert est constitué par 32 circuits élémentaires de transfert, tout comme le second circuit décodeur d'adresses X X-DEC 2 mentionnés ci-dessus. Les circuits décodeurs individuels constituant le second circuit décodeur d'adresses X X-DEC 2 envoient des signaux de sortie à leurs circuits élémentaires de transfert correspondants situés dans le circuit de transfert GCU, et à leurs circuits élémentaires correspondants de transfert situés dans le circuit de transfert GCD On peut par conséquent considérer qu'un circuit élémentaire de décodage est prévu pour essentiellement seize lignes de transmission de mots Les 32 circuits élémentaires de décodage décodent les signaux d'adresses complémentaires ax 2 à ax 6, c'est-à-dire qu'un signal de sélection est formé par un cir' cuit élémentaire de décodage qui est désigné par les signaux 30 d'adresses complémentaires parmi les 32 circuits élémentaires de décodage C'est pourquoi seuls deux circuits élémentaires de transfert, auxquels le signal dq sélection est envoyé, sont sélectionnés parmi 64 circuits élémentaires de transfert. Les deux circuits élémentaires de trans- 1 1 fert sélectionnés parmi 64 circuits élémentaires de transfert produisent des signaux de sélection qui sélectionnent quatre lignes de transmission de mots désignées par des signaux de sortie des troisièmes circuits décodeurs d'adresses X X-DEC 3 parmi huit lignes de transmission de mots. Chacun des étages d'attaque de transmission de mots WDU, WDC peut être considéré comme étant constitué par une pluralité d'étages élémentaires d'attaque de transmission de mots Dans cette forme de réalisation, un étage d'attaque 10 élémentaire de transmission de mots est prévu pour huit lignes de transmission de mots C'est pourquoi chacun des étages d'attaque de transmission de mots est constitué par 32 étages d'attaque élémentaires de transmission de mots, ce qui est le même nombre que celui des circuits élémentaires de décodage. 15 Chaque étage d'attaque élémentaire de transmission de mots est prévu pour chaque circuit élémentaire de transfert, dans un rapport de 1 à 1. Chaque étage d'attaque élémentaire de transmission de mots est alimenté par des signaux de sortie provenidnt d'un circuit éléïme M Laire correspondant de transfert et par les signaux de sortie du premier circuit décodeur d'adresses X et étage d'attaque de transfert de signaux de cadencement de sélection Y-DEC 1 & O x-DRV Un étage d'attaque élémentaire de transmission de mots alimenté par des signaux 25 de sélection provenant du circuit élémentaire de transfert en vue de réaliser la sélection de quatre lignes de transmission de mots, sélectionne une ligne de transmission de mots désignée par les signaux d'adresses complémentaires ax O, axl parmi les quatre lignes de transmission de mots, et leur envoie un 30 signal de sélection. Comme mentionné ci-dessus, parmi les 256 lignes de transmission de mots constituant le réseau de mémoire M-ARY 1, une ligne de transmission de mots désignée par les signaux d'adresses complémentaires ax O à ax 7 est sélectionnée 35 par lescircuits décodeurs d'adresses X-DEC 1 à X-DEC 3, par l'étage d'attaque de transfert de signaux de cadencement de sélection O x-DRV, par le circuit de transfert GCU et par l'étage d'attaque de transmission de mots WDU, qui sont repré5 sentés sur la partie gauche de la figure 1 Dans ce cas, parmi les 256 lignes de transmission de mots constituant le réseau de mémoire M-ARY 3, une ligne de transmission de mots désignée par les signaux d'adresses complémentaires ax O à ax 7 est également sélectionnée par les circuits décodeurs d'adresses X-DEC 1 à XDEC 3, par l'étage d'attaque de transfert de signaux de cadencement de sélection O x-DRV, par le circuit de transfert GCD et par l'étage d'attaque de transmission de mots WDD, qui sont représentés sur la partie de droite de la figure 1 En outre, essentiellement au même instant, une ligne de transmis15 sion de mots désignée par les signaux d'adresses complémentaires ax O à ax 7 est sélectionnée dans chacun des réseaux de mémoire M-ARY 2 et M-ARY 4 par les circuits décodeurs d'adresses X-DEC 1 à X-DEC 3, par l'étage d'attaque de transfert de signaux de cadencement de sélection O x-DRV, par les circuits de trans20 z O fert GCU, GCD et par l Ib tages d'attaque de transmission de mots WDU, WDD, qui sont représentés sur la partie de droite de la figure 1. Parmi les signaux d'adresses complémentaires ay O à ay 8 formés par le tampon d'adresses Y Y-ADB, les signaux 25 d'adresses complémentaires ay O, ayl sont envoyés au premier circuit décodeur d'adresses Y et étage d'attaque de transfert de signaux de cadencement de sélection Y-DEC & O yDRV, les signaux d'adresses complémentaires ay 2 à ay 6 sont envoyés au second circuit décodeur d'adresses Y Y-DEC 2, et le signal d'adresse complémentaire ay 7 est envoyé au troisième circuit décodeur d'adresses Y Y-DEC 3 L'autre signal d'adresse ay 8 est envoyé au circuit d'entrée et ae sortie comme cela a été mentionné précédemment. Bien qu'il ne faille y voir aucune limita35 tion particulière, le premier circuit décodeur d'adresses Y et étage d'attaque de transfert de signaux de cadencement de sélection Y-DEC 1 et y-DRV est constitué de la même manière que le premier circuit décodeur d'adresses X et étage d'attaque de tranfert de signaux de cadencement de sélection X-DEC 1, le second circuit décodeur d'adresses Y Y-DEC 2 est constitué de la même manière que le second circuit décodeur d'adresses X X-DEC 2, et le troisième circuit décodeur d'adresses Y Y-DEC 3 est constitué de la même manière que le troisième circuit décodeur d'adresses X X-DEC 3 o En outre les circuits de trans10 fert GCL, GCR sont constitués de la même manière que les circuits de transfert GCU, GCD mentionnés ci-dessus, et les étages d'attaque CSDL, SCDR de commande des commutateurs de colonnes sont constitues de la même manière que les étages d'attaque de transmission de mot-s WDU, WDD mentionnés ci-dessus. 15 On peut considérer que le second circuit décodeur d'adresses Y Y-DEC 2 est constitué par une pluralité de circuits élémentaires de décodage Dans cette forme de réalisation, bien qu'il ne faille y voir aucune limitation particulière, un circuit unitaire de décodage est prévu pour seize 20 couples de lignes de transmission de données complémentaires. C'est pourquoi le second circuit décodeur d'adresses Y est constitué par 64 circuits élémentaires de décodage. On peut en outre considérer que chacun des circuits de transfert GCL, GCR est constitué par une pluralité 25 de circuits élémentaires de transfert, Bien qu'il ne faille y voir aucune limitation particulière dans cette forme de réalisation, un circuit élémentaire de transfert est prévu pour huit couples de lignes de transmission de données complémentaires C'est pourquoi chacun des circuits de transfert est cons30 titué par 64 circuits élémentaires de transfert. Les circuits élémentaires de décodage constituant le second décodeur d'adresses Y Y-DEC 2 correspondent aux circuits élémentaires de transfert constituant le circuit de transfert GCL dans un rapport 1 à 1, et en outre ils cor35 respondent aux circuits élémentaires de transfert constituant le circuit de transfert GCR dans le rapport 1 à 1 En effet les signaux de sortie des circuits élémentaires de décodage sont envoyés aux circuits élémentaires de transfert correspondants situés dans le circuit de tranfert GCL, et aux circuits élémentaires correspondants de transfert, situés dans le circuit de transfert GCR. Chacun des étages d'attaque CSDL, CSDR de commande des commutateurs de colonnes peut être également considéré comme étant constitué par une pluralité d'étages d'at10 taque élémentaires de commande de commutateurs de colonnes. Dans cette forme de réalisation, un étage d'attaque élémentaire de commande de commutateurs de colonnes est prévu pour huit couples de lignes de transmission de données complémentaires. C'est pourquoi chacun des étages d'attaque de commande de com15 mutateurs de colonnes est constitué par 64 étages d'attaque élémentaires de commande de commutateurs de colonnes En outre les étages d'attaque élémentaires de commande de commutateurs de colonnes sont prévus pour les circuits élémentaires de transfert dans le rapport 1 à 1 En effet les signaux de sor20 tie du circuit élémentaire de transfert sont envoyés aux étages d'attaque élémentaires correspondants de commande de commutateurs de colonnes. Parmi les 64 circuits élémentaires de décodage constituant les secondscircuits décodeurs d'adresses Y 25 Y-DEC 2, 32 circuits élémentaires de décodage sont utilisés pour les réseaux de mémoire M-ARY 1, M-ARY 2 C'est pourquoi 32 circuits élémentaires de transfert situés dans le circuit de transfert GCL correspondant aux 32 circuits élémentaires de décodage indiqués ci-dessus et 32 circuits élémentaires de 30 transfert situés dans le circuit de transfert GCR correspondant aux 32 circuits élémentaires de décodage indiqués cidessus sont également utilisés pour les réseaux de mémoire M-ARYM-ARY-ARY 2 En outre 32 étages d'attaque élémentaires de commande de commutateurs de colonnes situés dans l'étage d'attaque CSDL de commande de commutateurs de colonnes, cor- respondant à 32 circuits élémentaires de transfert situés dans le circuit de transfert GCL, et 32 étages d'attaque élémentaires de commande de commutateurs de colonnes situés dans l'étage d'attaque CSDR de commande de commutateurs de colonnes, correspondant aux 32 circuits élémentaires de transfert situés dans le circuit de transfert GCR, sont utilisés pour les réseaux de mémoire M-ARY 1, M-ARY 2. Les autres circuits élémentaires de décodage, les autres circuits élémentaires de transfert et les au10 tres étages d'attaque élémentaires de commande de commutateurs de colonnes sont utilisés poulir les réseaux de mémoires M-ARY 3, M-ARY 4. En vue de faciliter l'explication, la description qui va suivre concerne les parties qui sont utilisées 15 pour les réseaux de mémoire M-ARY 1, MARY 2 Les parties utilisées pour les autres réseaux de mémoire M-ARY 3 P M-ARY 4 sont les mêmes que celles utilisées pour les réseaux de mémoire M-ARY 1, M-ARY 2. Les 32 circuits élémentaires de décodage 20 constituant le second décodeur d'adresses Y Y-DEC 2 décodent les signaux d'adresses complémentaires ay 2 à ay 6 et seul un circuit élémentaire de décodage désigné par les signaux d'adresses complémentaires forme un signal de sélection parmi les 32 circuits élémentaires de décodage C'est-à-dire que le 25 second décodeur d'adresses Y Y-DEC 2 forme des signaux de sélection permettant de sélectionner huit couples de transmission de données complémentaires dans les réseaux de mémoire M-ARY 1 et M-ARY 2. Les signaux de sélection ainsi formés sont 30 envoyés à des circuits élémentaires de transfert situés dans le circuit de transfert GCL, qui correspondent aux circuits élémentaires de décodage qui ont formé les signaux de sélection, et sont envoyés aux circuits élémentaires de transfert situés dans le circuit de transfert GCR, qui leur correspon35 dent également Les circuits individuels de transfert alimen- tés par des signaux de sélection forment des signaux de sélection permettant de sélectionner quatre couples de lignes de transmission de données complémentaires désignés par les signaux de sortie du second circuit décodeur d'adresse Y Y-DEC 2 5 parmi huit couples de transmission de données complémentaires. En effet les circuits élémentaires individuels de transfert délivrent des signaux de sélection permettant de sélectionner quatre couples de lignes de transmission de données complémentaires désignés par le signal d'adresses complémentaires ay 7 10 parmi huit couples de lignes de transmission de données complémentaires. Les signaux de sélection produits par les circuits élémentaires de transfert situés dans le circuit de transfert GCL sont envoyés aux étages d'attaque élémentaires 15 correspondants de commande de commutateurs de colonnes situés dans l'étage d'attaque CSDL de commande de commutateurs de colonnes De façon similaire les signaux de sélection produits par les circuits élémentaires de transfert situés dans le circuit de transfert GCR sont envoyés aux étages d'attaque élé20 mentaires correspondants de commutateurs de colonnes situés dans l'étage d'attaque CSDR de commande de commutateurs de colonnes Les étages d'attaque élémentaires indidividuels de commande de commutateurs de colonnes sont alimentés par des signaux provenant du premier circuit décodeur d'adresses Y 25 Y-DEC 1 Les étages d'attaque élémentaires de commande de commutateurs de colonnes, alimentés par les signaux de sélection, produisent des signaux de sélection qui accouplent uniquement un couple de lignes de transmission de données complémentaires désignées par les signaux de sortie du premier cir30 cuit décodeur d'adresses Y Y-DEC 1 à un couple de lignes de transmission de données communes complémentaires En effet, parmi les quatre couples de lignes de transmission de données complémentaires désignées par les signaux de sélection provenant des circuits élémentaires de transfert, seul un couple de lignes de transmission de données complémentaires désignées P 95519 O 4 par les signaux d'adresses complémentaires ay O O ay 1 sont accouplées à un couple de lignes de transmission de données communes complémentaires. Les différents signaux de cadencement men5 tionnés précédemment ainsi que les différents signaux de cadencement requis pour le fonctionnement sont formés par un générateur TG de signaux de cadencemento C'est-à-dire que le générateur TG de signaux de cadencement forme différents signaux de cadencement sur la base d'un signal d'échantillonnage d'a10 dresses RAS du système X envoyé par l'intermédiaire d'une borne extérieure RA Sd'un signal d'échantillonnage d'adresses CAS du système Y envoyé par l'intermédiaire d'une borne extérieure CAS,-et d'uisignal de validation d'enregistrement WE envoyé par l'intermédiaire d'une borne externe WE. La figure 2 A est un schéma-bloc illustrant de façon détaillée le réseau de mémoire M-ARY 1 et les circuits périphériques. Comme cela a été décrit en référence à la figure 1, chacun des circuits suivants, à savoir le second circuit décodeur d'adresses Y Y-DEC 2 Y les circuits de transfert GCL, GCR et les étages d'attaque CSDL, CSDR de commande de commutateurs de colonnes correspondant aux réseaux de mémoire M-ARY 1 M-ARY 2, est constitué par 32 circuits élémentaires Parmi ces circuits élémentaires, la figure 2 ne représente 25 que deux circuits élémentaires de décodage UY-DEC 200, UY-DEC 231, quatre circuits élémentaires de transfert UGCL 0, UGCR 0, UGCL 31, UGCR 31 correspondant aux deux circuits élémentaires de décodage UY-DEC 200, UY-DEC 231, et quatre étages d'attaque élémentaires UCDL 0, UCDRO, UCDL 31, UCDR 31 de commande de commutateurs 30 de colonnes, qui correspondent à ces circuits élémentaires de transfert. Comme cela a été mentionné précédemment, le réseau de mémoire M-ARY 1 comporte 65536 cellules de mémoire M qui sont disposées sous la forme d'une matrice En effet les 35 cellules de mémoire M sont disposées dans 256 (lignes) x 256 (colonnes) Un couple de lignes de transmission de données complémentaires D, D sont formés pour chaque ligne et une ligne de transmission de mots est formée pour chaque colonne. C'est pourquoi le réseau de mémoire M-ARY 1 comporte 256 couples de lignes de transmission de données complémentaires DO, D O à D 255, D 255 et 256 lignes de transmission de mots WU O à WU 255. Parmi les 256 couples de lignes de transmission de données complémentaires mentionnés ci-dessus, la figure 2 A montre deux couples de lignes de transmission de données complémentaires D O O, D 0, D 7, D 7, qui doivent être sélectionnés à l'aide de signaux de sélection produits par l'étage d'attaque élémentaire UCDL O de commande de commutateurs de colonnes, et deux couples de lignes de transmission de données complémentaires D 248, D D 248 ' D 255 D 255, qui doivent être sélec15 tionnés par des signaux de sélection produits par l'étage d'attaque élémentaire UCDL 31 de commande de commutateurs de colonnes. Parmi les 256 lignes de transmission de mots, la figure 2 A montre uniquement 16 lignes de transmission de mots WU O à WU 7 et WU 240 à WU 247, qui seront sélectionnées par des signaux de sélection produits par les étages d'attaque élémentaires de transmission de mots UWDU 0, UWDU 30, qui seront explicités ultérieurement en référence à la figure 3. La figure 2 B illustre une forme de réali25 sation de la cellule de mémoire M, qui est constituée par une borne de sélection accouplée à une ligne de transmission de mots W, par une borne d'entrée/sortie qui doit être raccordée à l'une ou l'autre des deux lignes de transmission de données complémentaires D, D, par un transistor MOSFET Q 25 et par un30 condensateur CM L'électrode de grille du transistor MOSFET QM est accouplée à la borne de sélection, une électrode d'entrée/sortie du transistor MOSFET Q 25 est accouplée à la borne d'entrée/sortie, et l'autre électrode d'entrée/sortie du transistor MOSFET Q 25 est accouplée au condensateur CM. Dans la mémoire RAM dynamique de la présen- te forme de réalisation, bien qu'il ne faille y voir aucune limitation particulière, le réseau de mémoire est constitué par ce qu'on appelle une disposition à lignes de transmission de bits repliées. En effet un couple de lignes de transmission de données complémentaires (par exemple DO O et D 0) sont disposées parallèlement l'une à l'autre Comme cela est représenté sur la figure 2 A, les bornes d'entrée/sortie d'une pluralité de cellules de mémoire M sont accouplées à l'une ou 10 l'autre des deux lignes de transmission de données complémentaires DO, D O conformément à une règle prédéterminée Un couple de bornesd'entrée/sortie d'un amplificateur de lecture est accouplé au couple de lignes de transmission de données complémentaires DO, D O o Bien qu'il ne faille y voir ici aucune 15 limitation particulière, l'amplificateur de lecture est constitué par un couple de bornes d'entrée/sortie et par des transistors MOSFET Q 17 à Q 19 ' C'est-à-dire que la grille du transistor MOSFET Q 17 et le drain du transistor MOSFET Q 18 sont accouplés à une borne d'entrée/sortie du couple-de bornes 20 d'entrée/sortie et le drain du transistor MOSFET 017 et la grille du transistor MOSFET Q 18 sont accouplés à l'autre borne d'entrée/sortie La source du transistor MOSFET Q 17 et la source du transistor MOSFET Q 18 sont raccordées l'une à l'autre et sont accouplées à un point de potentiel de masse du circuit 25 par l'intermédiaire d'un transistor MOSFET Q 19 qui est commandé par un signal de cadencement O pa' En outre les transistors MOSFET de précharge Q 1 ' Q 2 ' dont l'opération de commutation sera commandée par un signal de cadencement O p(signal de précharge), sont prévus 30 entre une tension VCC d'une source d'alimentation en énergie et les lignes de transmission de données Do, D O Les transistors MOSFET Q 3, Q 4 pour les commutateurs de colonnes sont prévus entre le couple de lignes de transmission de données complémentaires Do, D O et le couple de lignes de transmission 35 de données communes complémentaires C Di 1, CD 1 Les grilles des transistor MOSFET prévuspour les commutateurs de colonne sont alimentées par un signal CLO en provenance de l'étage d'attaque élémentaire UCDL O de commande de commutateurs de colonnes. Tout comme le couple mentionné ci-dessus de lignes de transmission de données complémentaires Do 0, D O les autres couples de lignes de transmission de données complémentaires D 1, D 1 à D 255, D 255 sont également équipés de cellules de mémoire,d'un amplificateur de lecture, de transistors MOSFET de précharge et de transistors MOSFET prévus 10 pour les commutateurs de colonnes. Dans le réseau de mémoire, les bornes de sélection d'une pluralité de cellules de mémoire constituant une colonne de cellules de mémoire sont accouplées à la même ligne de transmission de mots(par exemple WU 0) Par conséquent 15 les cellules de mémoire constituant une colonne de cellules de mémoire sont alimentées par un signal de sélection provenant d'un étage d'attaque élémentaire de transmission de mots par l'intermédiaire de la ligne de transmission de mots WU O Les autres colonnes de cellules de mémoire ont également été réa20 lisées de la même manière que la colonne de cellules de mémoire mentionnée ci-dessus. Bien que ceci ne soit pas représenté sur la figure 2 A, une cellule fictive est accouplée à chacune des lignes de transmission de données Comme cela est bien connu, 25 cette cellule fictive applique un potentiel de référence à l'amplificateur de lecture pendant l'opération de lecture. Par conséquent, lorsqu'une cellule de mémoire est sélectionnée grâce au fait que sa borne d'entrée/sortie est raccordée à l'une des deux lignes de transmission de données complémentai30 res, une cellule fictive raccordée à l'autre ligne de transmission de donnéesest sélectionnée Par conséquent l'amplificateur de lecture est alimenté par un potentiel correspondant à la donnée mémorisée dans la cellule de mémoire sélectionnée et avec le potentiel de référence fourni par la cellule fic35 tive. Dans la mémoire RPAM dynamique de cette forme de réalisation, le second circuit décodeur d'adresses X X-DEC 2 sélectionne un circuit élémentaire de transfert parmi 32 circuits élémentaires de transfert UGCU O à UGCU 31 à qui cons5 tituent le circuit de transfert GCU, et sélectionne un circuit élémentaire de transfert parmi 32 circuits élémentaires de transfert UGCD O à UGCD 31, qui constituent le circuit de transfert GCD. La figure 3 représente le second circuit 10 décodeur d'adresses X X-DEC 2, les circuits de transfert GCU à GCD, et les étages d'attaque de transmission de mots WDU, WDD conformément à une forme de réalisation de la présente invention. Parmi les 32 circuits élémentaires de déco15 dage UX-DEC 200 à UX-DEC 231 constituant le second circuit décodeur d'adresses X X-DEC 2, la figure 3 représente concrètement uniquement deux circuits élémentaires de décodage UX-DEC 230 et UX-DEC 231 Le circuit de décodage élémentaire UX-DEC 230 est constitué par un circuit de transfert NON-à cinq entrée, qui est constitué par cinq transistors MOSFET de commande Q 44 à Q 48 branchés entre les lignes de sortie 12 et un point de potentiel de masse VSS du circuit, et par un transistor MOSFET de précharge Q 49 qui est prévu entre la ligne de sortie 12 et le point de la tension VCC de la source d'alimentation et dont 25 l'opération de commutation est commandée par un signal de cadencement (signal de précharge O p D'autres circuits élémentaires de décodage ont également été réalisés de la même manière que le circuit élémentaire de décodage UX-DEC 230 mentionné plus haut Cependant on attire l'attention sur le 30 fait que des signaux d'adresses internes selon différentes combinaisons sont envoyés aux circuits élémentaires de décodage. C'est pourquoi seul un circuit élémentaire de décodage, qui est désigné par les signaux d'adresses com35 plémentaires ax 2 à ax 6, forme un signal de sélection possédant le niveau haut parmi 32 circuits élémentaires de décodage UX-DEC 200 à UX-DEC 231, et les autres circuits élémentaires de décodage forment des signaux de non sélection possédant le niveau bas Par conséquent un signal de sélection est envoyé à seulement un circuit élémentaire de transfert parmi 32 circuits élémentaires de transfert UGCU O à UGCU 31 constituant le circuit de transfert GCU, et un signal de sélection est également envoyé à seulement un circuit élémentaire de transfert parmi 32 circuits élémentaires de transfert UGCD O à 10 UGCD 31 constituant le circuit de transfert GCD. Par exemple lorsque les signaux d'adresses internes ax 2, ax 3, ax 4, ax 5 et ax 6 sont par exemple au niveau bas, seul le circuit élémentaire de décodage UX-DEC 230 produit un signal de sélection au niveau haut C'est pourquoi ce signal 15 de sélection est envoyé à deux circuits élémentaires de transfert UGCU 30 et UGCD 30, qui correspondent au circuit élémentaire de décodage UX-DEC 230. Le circuit élémentaire de transfert UGCU 30 est constitué par des transistors MOSFET formant porte de transfert Q 28 à Q 35 qui envoient de façon sélective des signaux décodés produits par le circuit élémentaire correspondant de décodage UX-DEC 230 à l'étage d'attaque élémentaire correspondant de transmission de mots UWDU 30, et par des transistors MOSFET de remise à l'état initial Q 36 à Q 43 prévus entre chacune des bornes de sortie N 1 à N 8 du circuit élémentaire de transfert UGCU 30 et le point de potentiel de masse du circuit Les huit transistors MOSFET formant portes de transfert Q 28 à Q 35 ' mentionnés plus haut peuvent être subdivisés en deux groupes, à savoir en un groupe de quatre transistors MOSFET formant portes de transfert Q 28 à Q 31 et quatre transistors MOSFET formant portes de transfert Q 32 à Q 35 Les quatre transistors MOSFET formant portes de'transfert Q 28 à Q 21 mentionnés cidessus et l'autre groupe de quatre transistors MOSFET formant portes de transfert Q 32 à Q 35 sont commandés, en ce qui concerne leur opération de commutation, d'une manière complémentaire par les signaux de sortie O x 7 x 7 à partir des x 7 ' ex 7 troisièmes circuits décodeurs d'adresses X X-DEC 3 Les huit transistors MOSFET de remise à l'état initial mentionnés cidessus peuvent être également subdivisés essentiellement en deux groupes C'est-à-dire que les huit transistors MOSFET de remise à l'état initial peuvent être subdivisés en quatre transistors MOSFET de remise à l'état initial Q 40 à Q 43, dont l'opération de commutation est commandée par le signal ax 7 produit par le troisième circuit décodeur d'adresses X X-DEC 3, 10 et quatre transistors MOSFET de remise à l'état initial Q 36 à Q 39 dont l'opération de commutation est commandée par le signal ax 7 Les transistors MOSFET de remise à l'état initial de ces deux groupes sont commandés, du point de vue de leur opération de commutation, d'une manière complémentaire Les tran15 sistors MOSFET formant portes de transfert Q 28 à Q 31 (ou les transistors MOSFET Q 32 à Q 35) et les transistors MOSFET de remise à l'état initial Q 36 à Q 39 (ou Q 40 à Q 43) sont commandés, en ce qui concerne leur opération de commutation, d'une manière complémentaire. Par exemple, lorsque les transistors MOSFET formant portes de transfert Q 28 à Q 31 (ou Q 32 à Q 35) sont places à l'état conducteur,les transistors MOSFET formant portes de transfert Q 32 à Q 35 (ou Q 28 à Q 31) sont placés à l'état bloqué Dans ce cas les transistors MOSFET de remise à 25 l'état initial Q 36 à Q 39 (ou Q 40 à Q 43) sont placés à l'état bloqué et les transistors MOSFET de remise à l'état initial Q 40 à Q 43 (ou Q 36 à Q 39) sont placés à l'état conducteur. D'autres circuits élémentaires de transfert ont également été réalisés de la même manière que le circuit élémentaire de transfert UGCU 30 mentionné ci-dessus. Lorsqu'un signal de sélection de niveau haut est produit par le circuit élémentaire de décodage UXDEC 230, les circuits élémentaires de transfert UGCU 30 et UGCD 30 transmettent les signaux de sélection à quatre bornes 35 de sortie désignées par des signaux de sortie du troisième circuit décodeur d'adresses X X-DEC 3, parmi les huit bornes de sortie N 1 à N 8 Dans ce cas le potentiel de quatre bornes de sortie, auquel le signal de sélection n'a pas été transmis, est modifié en étant amené au niveau bas par les transistors MOSFET de remise à l'état initial. La figure 5 montre un exemple du troisième circuit décodeur d'adresses X X-DEC 3, qui est constitué par deux circuits élémentaires de décodage UXDEC 30 et UX-DEC 31. Le circuit élémentaire de décodage UX-DEC 30 est constitué par 10 les transistors MOSFET Q 52 ' Q 60 ' qui constituent essentiellement un inverseur symétrique ou push-pull, et par un transistor MOSFET de précharge Q 58 qui est prévu entre la ligne de sortie t 3 et le point de la tension Vcc de source d'alimentation en énergie et dont l'opération de commutation est comman15 dée par le signal de cadencement O p L'autre circuit élémentaire de décodage UX-DEC 31 est également constitué de la même manière que le circuit élémentaire de décodage UX-DEC 30 indiqué cidessus Cependant, comme cela est représenté sur la figure 5, différents signaux d'adresses internes sont envoyés aux tran20 sistors MOSFET qui constituent l'inverseur push-pull. C'est pourquoi lorsque le signal d'adresses internes ax 7 (ou ax 7) prend le niveau haut, le circuit élémentaire de décodage UX-DEC 31 produit un signal de sélection O x 7 possédant le niveau haut (ou UX-DEC 30 produit un signal de sélection O x 7 possédant le niveau haut), et le circuit élémentaire de décodage UX-DEC 30 produit un signal de non sélection 0 x 7 possédant le niveau bas (ou UX-DEC 31 produit un signal de non sélection O x 7 possédant le niveau bas). Par conséquent les circuits élémentaires 30 de transfert, qui reçoivent des signaux de sortie de la part du troisième circuit décodeur d'adresses X X-DEC 3 ont pour rôle de sélectionner quatre lignes de transmission de mots désignées par le signal d'adresse complémentaire ax 7 parmi huit lignes de transmission de mots En effet les circuits 35 élémentaires de transfert UGCU 30 et UGCD 30 transmettent des g 551904 signaux de sélection à quatre bornes de sortie désignées par le signal d'adresses complémentaires ax 7 parmi huit bornes de sortie N 1 N 8. Les signaux de sortie produits par les cir5 cuits élémentaires de transfert sont envoyés aux étages d'attaque élémentaires correspondants de transmission de mots. L'étage d'attaque élémentaire de transmission de mots UWDU 30, qui correspond au circuit élémentaire de transfert UGCU 302 se compose de huit transistors MOSFET formant portes de trans10 fert Q 20 à Q 27 comme représenté sur la figure 3 La grille du transistor MOSFET formant porte de transfert Q 20 est raccordée à la borne de sortie N du circuit élémentaire correspondant de transfert UGCU 30 et à la ligne de sortie 2 du -D 2 circuit élémentaire correspondant de décodage UX-DEC 2302 par l'intermédiaire d'un transistor MOSFET formant porte de transfert Q 28 ' De façon similaire, la grille du transistor MOSFET formant porte de transfert Q 21 est raccordée à la borne de sortie N 2 et à la ligne de sortie 2 par l'intermédiaire d'un transistor MOSFET Q 29 W la grille du transistor MOSFET formant 20 porte de transfert Q 22 est raccordée à la borne de sortie N 3 et à la ligne de sortie 2 par l'intermédiaire d'un transistor MOSFET Q 30,, et la grille du transistor MOSFET formant porte de transfert Q 27 est raccordée à la borne de sortie N 8 et à la ligne de sortiez 2 par l'intermédiaire d'un tran25 sistor MOSFET Q 35 En outre le signal de cadencement de sélection O x 00 du premier circuit décodeur d'adresses X et de l'étage d'attaque de commande de signaux de cadencement de sélection X-DEC & O x-DRV est envoyé à une électrode de chacun des transistors MOSFET formant porte de transfert Q 23 " Q 27 e le signal de cadencement de sélection O x 01 est envoyé à une électrode de chacun des transistors MOSFET formant portes de transfert Q 22 ' Q 26 ' le signal de cadencement de sélection O x 10 est envoyé à une électrode de chacun des transistors MOSFET servant de porte de transfert Q 21 ' Q 25, et le signal de cadence35 ment de sélection O x 11 est envoyé à une électrode de chacun des transistors MOSFET formant portes de transfert Q 20 ' Q 24. En outre les lignes de transmission de mots correspondantes WU 240 à WU 248 sont raccordées à l'autre électrode de chacun des transistors MOSFET formant portes de 5 transfert Q 20 à Q 27 ' Les autres étages d'attaque élémentaires de transmission de mots ont également été réalisés de la même manière que l'étage d'attaque élémentaire de transmission de mots UWDU 30 mentionné ci-dessus. Lorsqu'un signal de sélection est envoyé 10 par le circuit élémentaire de décodage UX-DEC 230 et qu'un signal d'adresse interne ax 7 possédant le niveau bas est envoyé au troisième circuit décodeur d'adresses X X-DEC 3, des signaux de sélection sont produits par chacune des bornes de sortie N 1 à N 4 des circuits élémentaires de transfert UGCU 30, UGCD 30, et le potentiel des autres bornes de sortie N 5 à N 8 prend le niveau bas Par conséquent, parmi huit transistors MOSFET formant portes de transfert constituant les étages d'attaque élémentaires de transmission de mots UWDU 30, UWDD 30, les transistors MOSFET formant portes de transfert Q 24 à Q 27 sont placés à l'état bloqué et les transistors MOSFET formant portes de transfert Q 20 à Q 23 sont placés à l'état conducteur Par conséquent les lignes de transmission de mots WU 243 et WD 243 sont alimentées par le signal de cadencement de sélection O x 00 par l'intermédiaire 25 du transistor MOSFET formant porte de transfert Q 23 ' les lignes de transmission de mots WU 242 et WD 242 sont alimentées par le signal de cadencement de sélection O x 01 par l'intermédiaire du transistor MOSFET formant porte de transfert Q 22 ' les lignes de transmission de mots WU 241 et WD 241 sont ali30 mentées par le signal de cadencement de sélection O x 10 par l'intermédiaire du transistor MOSFET formant porte de transfert Q 21 ' et les lignes de transmission de mots WU 240 et WD 240 sont alimentées par le signal de cadencement de sélection O xll par l'intermédiaire du transistor MOSFET formant 35 porte de transfert Q 20. Comme cela sera décrit ultérieurement de fagon détaillée en référence à la figure 4, parmi les quatre signaux de cadencement de sélection O x 00 à O x 11 ' seul le signal de cadencement de sélection désigné par les signaux d'adresses complémentaires ax O, axl est amené au niveau haut par le premier circuit décodeur d'adresses X et l'étage d'attaque de transfert de signaux de cadencement de sélection X-DEC 1 & O x-DRV Par exemple lorsque le signal de cadencement de sélection O x 00 prend le niveau haut, un signal de cadence10 ment de sélection possédant le niveau haut est transmis aux lignes de transmission de mots WU 243, WD 243 uniquement En d'autres termes, le signal de cadencement de sélection possédant le niveau haut est envoyé uniquement aux lignes de transmission de mots WU 243, WD 243, qui sont désignées par les signaux d'adresses complémentaires ax O à ax 7 parmi une pluralité de lignes de transmission de mots constituant les réseaux de mémoire C'est pourquoi les lignes de transmission de mots WU 243 ' WD 243 sont sélectionnées. Lorsque le signal de cadencement de sélec20 tion possédant le niveau haut est envoyé à la ligne de transmission de mots WU 243, les cellules de mémoire, dont les bornes de sélection sont accouplées à cette ligne de transmission de mots, sont sélectionnées Le potentiel de la ligne de transmission de données accouplée aux bornes d'entrée/sortie 25 des cellules de mémoire sélectionnées varie en fonction des données mémorisées dans les cellules de mémoire Dans ce cas, une cellule fictive est accouplée à l'autre ligne de transmission de données, qui constitue avec la ligne de transmission de données indiquée ci-dessus, un couple de lignes de 30 transmission de données, et un potentiel de référence est appliqué à ladite autre ligne de transmission de données. Ensuite l'amplificateur de lecture accouplé au couple de lignes de transmission de données est actionné et une différence de potentiel entre ces deux lignes de transmission de 35 données est amplifiée Comme cela a été mentionné ci-dessus, les lignes de transmission de données complémentaires Do, Do à D 256, D 256 prennent les potentiels déterminéspar les données mémorisées dans les cellules de mémoire, qui sont sélectionnées et qui sont accouplées d'un côté ou de l'autre à ces lignes de transmission de données complémentaires Parmi ces lignes de transmission de données complémentaires D 0, D O à D 256, D 256, un couple de lignes de transmission de données complémentaires désignées par les signaux d'adresses complémentaires ay O à ay 7 est sélectionné par le premier circuit 10 décodeur d'adresses Y et étage d'attaque de transfert de signaux de cadencement de sélection Y-DEC 1 & O -DRV, par le y second et le troisième circuits décodeurs d'adresses Y Y-DEC 2, Y-DEC 3, par le commutateur de colonnes C-SW, par l'étage d'attaque CSD de commande de commutateurs de colonnes et par 15 le circuit de transfert GC Par conséquent le circuit d'entrée et de sortie reçoit les données mémorisées dans les cellules de mémoire désignées par les signaux d'adresses complémentaires ax O à ax 7, ay O à ay 7 à partir des quatre réseaux de mémoire M-ARY 1 à M-ARY 4 par l'intermédiaire de lignes de 20 transmission de données communes complémentaires CD 1, CD 1 à CD 4, CD 4. Lors de la réception de signaux d'adresses complémentaires ax O, axl et d'un signal de cadencement de sélection O x formé par le générateur TG de cadencement transfert de signaux de cadencement de sélection X-DEC 1 & 35 O x-DRV. Ce premier circuit décodeur d'adresses X et étage d'attaque de transfert de signaux de cadencement de sélection X-DEC 1 & O x-DRV est constitué par le premier circuit décodeur d'adresses X X-DEC 1, qui décode les signaux d'adresses complémentaires ax O, axl et par l'étage d'attaque de transfert de signaux de cadencement de sélection O x-DRV, qui reçoit les signaux de sortie du premier circuit décodeur d'adresses X X-DEC 1 et le signal de cadencement de sélection 0 x et qui produit les signaux de cadencement de sélection 10 O x 00 à O xl' Le premier circuit décodeur d'adresses X X-DEC 1 est constitué par quatre circuits élémentaires de décodage UX-DEC 10 à UX-DEC 13 La figure 4 représente de façon détaillée le circuit élémentaire de décodage UX-DEC 10 unique15 ment parmi les quatre circuits élémentaires de décodage Le circuit élémentaire de décodage UX-DEC 10 est constitué par un circuit de transfert NON-OU à deux entrées, qui est constitué par deux transistors MOSFET de commande Q 52 ' Q 53 branchés entre la ligne de sortie 11 et le potentiel de masse Vss du circuit, et par un transistor MOSFET de précharge Q 50 qui est branché entre la ligne de sortie 1 et la tension Vcc de la source d'alimentation en énergie et dont l'opération de commutation est commandée par un signal de cadencement (signal de précharge) O p, et par ce qu'on appelle un transis25 tor MOSFET de coupure Q 51 dont une électrode est raccordée à la ligne de sortie 1 et dont l'électrode de grille est accouplée à la tension Vcc de la source d'alimentation en énergie Les autres circuits élémentaires de décodage UX-DEC 11 à UX-DEC 13 ont égalent tété réalisés de la même manière que 30 le circuit élémentaire de décodage UX-DEC 10 mentionné cidessus Ici on tiendra compte du fait que les signaux d'adresses internes selon différentes combinaisons sont envoyés à chacun des circuits élémentaires de décodage Par conséquent, parmi les quatre circuits élémentaires de décodage, seul un 35 circuit élémentaire de décodage désigné par les signaux d'adresses complémentaires ax 0, axl produit un signal de sélection à niveau haut, et les autres circuits élémentaires de décodage produisent des signaux de non sélection à niveau bas. L'étage d'attaque de transfert de signaux de cadencement de sélection O xDRV est constitué par quatre transistors MOSFET formant portes de transfert Q 54 à Q 57 Le signal de cadencement de sélection O x est envoyé à une électrode de chacun des transistors MOSFET formant portes de transfert Q 54 à Q 57 Les signaux de cadencement de sélection 10 O x 00 à O xll sont produits par l'autre électrode de chacun des transistors MOSFET formant portesde transfert Q 54 à Q 57 En outre les transistors MOSFET formant portes de transfert sont commandés, en ce qui concerne leur opération de commutation, par les circuits élémentaires correspondants de décodage. En effet l'opération de commutation du transistor MOSFET formant porte de transfert Q 54 est commandée par un signal produit par le circuit élémentaire de décodage UX-DEC 10, l'opération de commutation du transistor MOSFET formant porte de transfert Q 55 est commandée par un signal produit par le cir20 cuit élémentaire de décodage UX-DEC 11, l'opération de commutation du transistor MOSFET formant porte de transfert Q 56 est commandée par un signal produit par le circuit élémentaire de décodage UX-DEC 12, et l'opération de commutation du transistor MOSFET formant porte de transfert Q 57 est commandée par 25 un signal produit par le circuit élémentaire de décodage UXDEC 13 Par conséquent, parmi les quatre transistors MOSFET formant portes de transfert, seul un transistor MOSFET formant porte de transfert désigné par les signaux d'adresses complémentaires ax O, axl est placé à l'état conducteur C'est pour30 quoi un signal de cadencement de sélection O x est produit en tant que signal de cadencement de sélection parmi les signaux de cadencement de sélection O x 00 à 1 Le signal de cadencement de sélection O x prend le niveau haut, alors que l'opération de sélection est effectuée pour les lignes de transmis35 sion de mots Par conséquent, pendant la mise en oeuvre de l'opération de sélection des lignes de transmission de mots, l'un quelconque des signaux prend le niveau haut parmi les signaux de cadencement de sélection O x 00 à O x 11 Par exemple si les signaux d'adresses in5 ternes ax O, axl prennent le niveau bas, le circuit élémentaire de décodage UX-DEC 10 produit un signal de sélection qui a pour effet de placer à l'état conducteur uniquement le transistor MOSFET Q 54 Par conséquent le signal de cadencement de sélection O x est produit en tant que signal de cadencement de sé10 lection O xoo 00 par l'intermédiaire du transistor MOSFET Q 5 o En effet, pendant la mise en oeuvre de l'opération de sélection des lignes de transmission de mots, le transistor MOSFET Q 54 délivre le signal de sélection O x O au niveau haut. Comme cela a été mentionné ci-dessus, le 15 circuit élémentaire de décodage est muni du transistor MOSFET de coupure Q 51 Par conséquent, compte tenu de la fonction autoélévatrice du transistor MOSFET formant porte de transfert, la valeur à niveau haut du signal de cadencement de sélection O x 00 peut être amenée à une valeur sensiblement égale à la valeur à niveau haut du signal de cadencement de sélection O x' En effet, lorsque le niveau haut est appliqué à l'électrode de grille du transistor formant porte de transfert Q 54 par l'intermédiaire du transistor MOSFET de coupure Q 51 ' une couche d'inversion est formée au-dessous de l'élec25 trode de grille du transistor MOSFET formant porte de transfert Q 54 Par conséquent un condensateur est formé entre l'électrode de grille et la couche inversée et est chargé électriquement Si le signal de cadencement de sélection O x est chargé depuis le niveau bas au niveau haut en vue de sé30 lectionner une ligne de transmission de mots, le potentiel de l'électrode de grille du transistor MOSFET formant porte de transfert Q 54 est relevé compte tenu de la fonction du condensateur qui est chargé électriquement Ptr conséquent le potentiel du signal de cadencement de sélection O x 00 devient 35 presque égal au potentiel du signal de cadencement de sélec- tion Xx' En d'autres termes, la perte de niveau provoquée par la tension de seuil du transistor MOSFET formant porte de transfert peut être réduite Etant donné que le potentiel de l'électrode de grille du transistor MOSFET formant porte de 5 transfert Q 54 augmente, le transistor MOSFET de coupure Q 51 est placé à l'état bloqué Ceci permet d'empêcher la décharge d'une charge électrique du condensateur. Ci-après on va décrire le fonctionnement permettant de sélectionner les lignes de transmission de mots 10 dans la mémoire RAM dynamique conforme à la forme de réalisation, en liaison avec les figures 3 à 5. Lorsque le signal d'échantillonnage d'adresses RAS prend le niveau haut, le générateur TG de signaux de cadencement produit un signal de cadencement O p possédant le 15 niveau haut Par suite de l'existence de ce signal de cadencement O p, une capacité parasite est préchargée. Lorsque le signal de précharge O p prend le niveau haut, le transistor MOSFET de précharge Q 50 est placé à l'état conducteur pendant la période de précharge Par con20 séquent des signaux possédant le niveau haut sont produits par les circuits élémentaires de décodage UX-DEC 10 à UX-DEC 13, 10 3 qui constituent le premier circuit décodeur d'adresses X X-DEC 1 En effet tous les transistors MOSFET formant portes de transfert Q 54 à Q 57 constituant l'étage d'attaque de trans25 fert de signaux de cadencement dé sélection O x-DRV sont placés à l'état conducteur En outre, étant donné que les transistors MOSFET de précharge Q 49, Q 49, sont placés à l'état conducteur par un signal de précharge O p possédant le niveau haut, des signaux possédant le niveau haut sont produits par les circuits 30 élémentaires de décodage UX-DEC 200 à UX-DEC 321, qui constituent le second circuit décodeur d'adresses X X-DEC 2 Par conséquent les circuits élémentaires de transfert sont alimentés par des signaux possédant le niveau haut à partir des circuits élémentaires correspondants de décodage UX-DEC 2 N (n = 00 à 31) Dans 35 ce cas, étant donné que les transistors MOSFET de précharge Q 58 ' Q 61 ont été places à l'état conducteur par le signal de précharge O p possédant le niveau haut, des signaux O x 7 ' lx 7 possédant le niveau haut sont produits par les circuits élémentaires de décodage UX-DEC 30 ' UX-DEC 31 qui constituent le 5 troisième circuit décodeur d'adresses X X-DEC 3 o Ici, étant donné que les transistors MOSFET formant portes de transfert Q 28 à Q 35 (Q 28 ' à Q 35 ') constituant les circuits élémentaires de transfert sont placés à l'état conducteurs, les signaux possédant le niveau haut, qui sont formés par les circuits élémentaires de décodage UX-DEC 2 n, sont transmis aux électrodes de grille des transistors MOSFET formant portes de transfert Q 20 à Q 27 (Q 20 à Q 27 ') qui constituent les étages d'attaque élémentaires de transmission de mots Par conséquent les transistors MOSFET formant portes de transfert Q 20 à Q 27 15 (Q 201 à Q 27 ') sont placés à l'état conducteur A cet instant, le générateur TG de signaux de cadencement forme un signal de cadencement de sélection O possédant le niveau bas Par conséquent des signaux de cadencement de sélection possédant le niveau bas sont envoyés aux lignes de transmission de mots. 20 Ensuite, lorsque le signal d'échantillonnage d'adresses RS est amené du niveau haut au niveau bas, le générateur TG de signaux de cadencement produit un signal de précharge O p possédant le niveau bas et un signal de cadencement O ax possédant le niveau haut En réponse au signal de 25 cadencement O ax' le tampon d'adresses X X-ADB introduit des signaux d'adresses externes AO à A 8 et produit des signaux d'adresses complémentaires ax O à-ex 8 qui correspondent aux signaux d'adresses externes introduits AO à A 8. Ci-après on va décrire le cas o le tampon 30 d'adresses X X-ADB a formé des signaux d'adresses internes ax O, axl, ax 2, ax 3 à ax 8 possédant le niveau haut (dans ce cas les signaux d'adresses internes ex O, axl, ax 2, ax 3 à ax 8 prennent le niveau bas). Etant donné que les signaux d'adresses 35 internes ax O, axl prennent le niveau bas, seul le circuit élémentaire de décodage UX-DEC 10 continue à produire un signal de sélection possédant le niveau haut, parmi les quatre circuits élémentaires de décodage UX-DEC 10 à UX-DEC 13 D'autre part, les autres circuits élémentaires de décodage UX-DEC 11 à UX-DEC 13 produisent un signal de non sélection au niveau bas, étant donné que les signaux d'adresses internes ax O, axl prennent le niveau haut Par conséquent, seul le transistor MOSFET formant porte de transfert Q 54 est placé à l'état conducteur parmi les quatre transistors MOSFET formant 10 portes de transfert Q 54 à Q 57, et les trois autres transistors MOSFET Q 55 à Q 57 sont places à l'état bloqué. Etant donné que les signaux d'adresses internes ax 2, ax 3 à ax 6 prennent le niveau bas, seul le circuit élémentaire de décodage UX-DEC 230 alimenté par une com15 binaison de signaux d'adresses internes ax 2, ax 3 à ax 6 continue à produire un signal de sélection possédant le niveau haut parmi les 32 circuits élémentaires de décodage UX-DEC 200 à UX-DEC 231 constituant le second circuit décodeur d'adresses X X-DEC 2, et les autres circuits élémentaires de décodage forment des signaux de non sélection possédant le niveau bas. Par conséquent un signal (signal de sélection) possédant le niveau haut continue à être envoyé aux circuits élémentaires de transfert UGCU 30 et UGCD 30 à partir du circuit élémentaire de décodage UX-DEC 230 D'autre part des signaux (signaux de non sélection) possédant le niveau bas continuent à être envoyés aux autres circuits élémentaires de transfert à partir des circuits élémentaires correspondants de décodage UXDEC 2 N (n = 00 à 29, 31). Etant donné que le signal d'adresse inter30 ne ax 7 prend le niveau haut, le circuit élémentaire de décodage UX-DEC 30 continue à produire un signal (signal de sélection) O x 7 possédant le niveau haut entre les deux circuits élémentaires de décodage constituant le troisième circuit décodeur d'adresses X X-DEC 3 D'autre part le circuit élémen35 taire de décodage UX-DEC 31 produit un signal (signal de non sélection) O x 7 possédant le niveau bas. Par conséquent les transistors MOSFET formant portes de transfert Q 32 à Q 35 sont maintenus à l'état conducteur parmi les huit transistors MOSFET formant portes de transfert constituant les circuits élémentaires de transfert UGCU 30, UGCD 30, et les autres transistors MOSFET formant portes de transfert Q 28 à Q 31 sont placés à l'état non conducteur. En outre, parmi les huit transistors MOSFET de remise à l'état initial constituant les circuits élémentaires de transfert UGCU 30, UGCD 30, les transistors MOSFET de remise à l'état initial Q 36 à Q 39 recevant le signal d'adresses internes ax 7 possédant le niveau haut sont placés à l'état conducteur, et les transistors MOSFET de remise à l'état initial Q 40 à Q 43 recevant le signal d'adresse interne ax 7 sont placés à l'état 15 bloqué Lorsque les transistors MOSFET de remise à l'état initial Q 40 à Q 43 sont placés à l'état conducteur, les potentiels des bornes de sortie N 1 à N 4 prennent la valeur du potentiel de masse Par conséquent les transistors MOSFET formant portes de transfert Q 20 à Q 23 sont placés à l'état blo20 qué, parmi les huit transistors MOSFET formant portes de transfert constituant les étages d'attaque élémentaires de transmission de mots UWDU 30, UWDD 30. Ensuite un signal de cadencement de sélection O x, qui passe au niveau haut, est produit par le géné25 rateur TG de signaux de cadencement, c'est-à-dire que le signal de cadencement de sélection O x est produit en tant que signal de cadencement de sélection O xoo 00 provenant de l'étage d'attaque de transfert de signaux de cadencement de sélection 0 x-DRV par l'intermédiaire du transistor MOSFET formant porte 30 de transfert Q 54, qui a été placé à l'état conducteur En effet le premier circuit décodeur d'adresses X X-DEC 1 agit de manière que seul le signal de cadéncement de sélection 0 xoo 00 prenne le niveau haut parmi les quatre signaux de cadencement de sélection O x 00 d O x 11 Par conséquent les lignes de transmission de mots WU 247, WD 247 sont seules sélectionnées, et leurs potentiels prennent le niveau haut en réponse à un signal de cadencement sélectionné O x Bien qu'il ne faille y voir aucune limitation particulière, lorsque le niveau haut du signal de cadencement de sélection O est accru par le circuit autoélévateur, la perte de niveau provoquée par la tension de seuil du transistor MOSFET est réduite par la fonction d'autoélévation des transistors MOSFET formant portes de transfert Q 54 ' Q 27 ' et le niveau du signal de cadencement de sélection O x est transmis aux lignes de transmission de mots WU 247, WD 247 Ici le transistor MOSFET Q 35 agit en tant que transistor MOSFET de coupure qui, lorsque la tension de grille du transistor MOSFET Q 27 est accrue par la fonction autoélévatrice, empêche que la tension de grille ne soit délivrée au côté du circuit élémentaire de décodage UX-DEC 230. 15 Bien que les transistors MOSFET formant portes de transfert Q 24 à Q 26 aient été placés à l'état conducteur, les lignes de transmission de mots WU 244 à WU 246 et WD 244 à WD 246 sont alimentées par des signaux de non sélection possédant le niveau bas et ne sont pas sélectionnés étant donné que les signaux de cadencement de sélection O x 01 à O xll sont au niveau bas. La figure 7 illustre une forme de réalisation du circuit tampon d'adresses X-ADB, c'est-à-dire qu'elle montre un schéma de circuit d'une partie qui forme le signal 25 d'adresse complémentaire ax 2 lors de la réception du signal d'adresses externes A 2. Sur la figure 7, un amplificateur 1 reçoit le signal d'adresses A 2 et une tension de référence Vref produit par un circuit générateur de tension de référence qui 30 n'est pas représenté, et produit un signal d'adresse a 2 en phase avec le signal d'adresse externe A 2, et un signal d'adresse a 2 dont la phase est opposée à celle du signal d'adresse externe A 2 Les signaux d'adresses formées a 2, a 2 sont envoyés à un circuit de sortie qui sera mentionné 35 ci-après. 459 O Le circuit de sortie est constitué par des transistors MOSFET Q 84 ' Q 85 v par des transistors MOSFET de commande Q 86 ' Q 87 dont le fonctionnement est commandé par des signaux d'adresses a 2, a 2 envoyés par l'intermédiaire des transistors MOSFET Q 84 ' Q 85 e et par un couple de transistors MOSFET Q 88 ' Q 89 dont les drains et les grilles sont raccordés les uns aux autres en mode croisé. Lorsque le signal d'adresse externe A 2 prend le niveau haut, l'amplificateur 1 produit un signal d'adresses a 2 possédant le niveau haut et un signal d'adresse a 2 possédant le niveau bas De ce fait le transistor MOSFET Q 86 est placé à l'état conducteur et le transistor MOSFET Q 87 est placé à l'état bloqué Un signal de cadencement O ax possédant le niveau haut, qui est produit par le circuit géné15 rateur de signaux de cadencement TG en vue d introduire le signal d'adresses, est transmis à la grille du transistor MOSFET Q 89 Par conséquent le transistor MOSFET Q 89 est placé à l'état conducteur et le transistor MOSFET Q 88 est placé à l'état bloqué Par conséquent un signal d'adresse interne ax 2 possédant le niveau haut et un signal d'adresse interne ax 2 possédant le niveau bas sont produits par le circuit de sortie Ici les transistors MOSFET Q 84 ' Q 85 sont des transistors MOSFET de coupure qui sont prévus de manière que le transistor MOSFET Q 86 ou Q 87 réalise la fonction d'autoélévation. 25 D'autres signaux d'adresses complémentaires sont formes par des circuits qui sont constitués de la même * manière que le circuit mentionné ci-dessus. Conformément à cette forme de réalisation, la consommation en énergie électrique peut être réduite étant 30 donné que le nombre des circuits élémentaires de décodage est faible. En outre, étant donné que le nombre des transistors MOSFET alimentés par les signaux d'adresses internes est faible, la charge pour le circuit de sortie peut être réduite Par conséquent le circuit de sortie peut former des signaux d'adresses complémentaires possédant des potentiels prédéterminés, dans des intervalles de temps brefs Par conséquent la mémoire PRAM dynamique se caractérise par une vitesse élevée de fonctionnement. La figure 9 représente une vue en plan du second circuit décodeur d'adresses X X-DEC 2, du circuit de transfert GCU et de l'étage d'attaque de transmission de mots WDU, qui correspondent aux circuits élémentaires de décodage DEC 230, DEC 231, aux circuits élémentaires de transfert UGCU 30, 10 UGCU 31 et aux étages d'attaque élémentaires de transmission de mots UWDU 30, UWDU 31 qui sont représentés sur la figure 3. Sur la figure 9 les parties correspondant aux éléments de circuits de la figure 3 sont désignées par les mêmes symboles ou références. Sur la figure 9, une région Sub entourée par une ligne formée d'un trait mixte formée de traits séparés par des groupes de deux tirets, représente un substrat semiconducteur de type p, et les régions entour 4 es par des lignes formées de tirets représentent des régions semiconductrices 20 de type N formées sur le substrat semiconducteur de type p Sub Les régions semiconductrices de type N forment une région de-source, une région de drain et une couche de câblage pour le transistor MOSFET Les régions entourées par une ligne en trait mixte formé par une alternance d'un trait et d'un 25 point représentent des couches de silicium polycristallin électriquement conductrices formées sur le substrat semiconducteur Sub par l'intermédiaire d'une pellicule d'isolant de champ ou d'une pellicule d'isolant de grille L'électrode de grille ou la couche de câblage du transistor MOSFET est formée 30 au moyen de la couche de silicium polycristallin électriquement conductrice Sur la figure 9, les régions entourées par des lignes en trait plein désignent des Couches d'aluminium qui forment les couches de câblage Une pellicule isolante intermédiaire est formée entre la couche d'aluminium et la couche 35 de silicium polycristallin électriquement conductrice Des trous de contact C 1 sont formés de manière à accoupler électriquement la couche d'aluminium et la couche de silicium polycristallin électriquement conductrice En effet les trous de contact C 1 sont formés dans la pellicule isolante intermé5 diaire qui est formée entre la couche d'aluminium et la couche de silicium polycristallin électriquement conductrice, si bien que la couche d'aluminium et cette couche de silicium polycristallin sont accouplées l'une à l'autre par l'intermédiaire des trous de contact. Afin d'accoupler électriquement entre elles la couche d'aluminium et la couche semiconductrice, des trous de contact C 3 sont formés dans la pellicule isolante qui est formée entre ladite couche et ladite région, de telle sorte que la couche d'aluminium et la région semiconductrice sont 15 accouplées l'une à l'autre par l'intermédiaire des trous de contact C 3 De façon similaire, lorsque la couche de silicium polycristallin électriquement conductrice et la région semiconductrice doivent être accouplées électriquement entre elles, des trous de contact C 2 sont formés dans une pellicule iso20 lante qui est formée entre cette couche et cette région, si bien que la couche de silicium polycristallin électriquement conductrice et la région semiconductrice sont accouplées l'une à l'autre par l'intermédiaire des trous de contact Bien qu'une pluralité de trous de contact soit formée, la figure 9 25 montre uniquement des trous de contact représentatifs tels que désignés par C 1, C 2 et C 3 afin de simplifier le dessin. Bien qu'il n'y ait là aucune limitation particulière, une région semiconductrice VSS servant à délivrer un potentiel de masse VS du circuit aux transistors MOSFET de remise à 11 état initial Q 36 à Q 38 est accouplée à une couche d'aluminium VSS qui applique le potentiel de masse VSS du circuit par l'intermédiaire d'une couche de silicium polycristallin électriquement conductrice qui n'est pas représentée En outre, bien qu'il ne faille voir là aucune limitation particulière, une région semiconductrice VSS qui délivre le potentiel de masse VSS du circuit aux transistors MOSFET de remise à l'état initial Q 40 à Q 43, est accouplée à une région semiconductrice VSS qui applique le potentiel de masse VSS du circuit aux transistors MOSFET de remise à l'é5 tat initial Q 36 à Q 38 par l'intermédiaire d'une couche d'aluminium qui n'a pas été représentée. De plus une cellule de mémoire représentée sur la figure 2 B est formée entre la ligne de transmission de mots (par exemple WU 246) et la ligne de transmission de 10 mots voisine (par exemple WU 243), et la borne de sélection de la cellule de mémoire ainsi formée est accouplée à la ligne de transmission de mots WU 246 ou WU 243. Comme cela apparaîtra à l'évidence de la comparaison des figures 9 et 3, l'ordre des lignes de trans15 mission de mots est différent Sur la figure 3, les lignes de transmission de mots sont numérotées de la gauche vers la droite afin de simplifier le dessin Lorsque dans la pratique on forme les circuits de transfert, les étages d'attaque de transmission de mots et analogues, on forme les lignes de transmission de mots de la figure 3 comme représenté sur la figure 9 En effet, en formant les circuits élémentaires de transfert et les étages d'attaque élémentaires de transmission de mots comme représenté sur la figure 9, un signal de cadencement de sélection doit être prélevé en un emplacement pour 25 les deux circuits élémentaires de décodage, et la surface occupée peut être réduite. L'électrode de grille d'un transistor MOSFET de commande (par exemple le transistor MOSFET Q 45) constituant un circuit élémentaire de décodage est accouplée à 30 une couche d'aluminium ax 3 qui transmet un signal d'adresse interne ax 3, ou à une couche d'aluminium ax 3 qui transmet un signal d'adresse interne ax 3, en fonction d'un signal d'adresse interne qui leur est envoyé. Dans cette forme de réalisation, le premier 35 circuit décodeur d'adresses Y et l'étage d'attaque de trans- 255 X 904 fert de signaux de cadencement de sélection Y-DEC 1 & O y-DRV (se reporter à la figure 2 A) est constitué de la même manière que le premier circuit décodeur d'adresses X et l'étage d'attaque de transfert de signaux de cadencement de sélection 5 X-DEC 1 et O x-DRV, qui est représenté sur la figure 4 Dans ce cas, des signaux d'adresses complémentaires ay 0, ayl sont délivrés à la place des signaux d'adresses complémentaires ax O, axl et un signal de cadencement de sélection O y est délivré à la place du signal de cadencement de sélection O X" Par conséquent le premier circuit décodeur d'adresses Y et l'étage d'attaque de transfert de signaux de cadencement de sélection Y-DEC 1 & O y-DRV produit des signaux de cadencement de sélection O Y Oy 00 yll à la place des signaux de cadencement de sélection O x 00 à O x 11 En outre le troisième circuit décodeur d'adresses Y Y-DEC 3 (se reporter à la figure 2 A) est constitué de la même manière que le troisième circuit décodeur d'adresses X X-DEC 3qui est représenté sur la figure 5 Dans ce cas, le troisième circuit décodeur d'adresses Y Y-DEC 3 est alimenté 20 par un signal d'adresse complémentaire ay 7 au lieu d'être alimenté par le signal d'adresse complémentaire ax 7 o Par conséquent le troisième circuit décodeur d'adresses Y Y-DEC 3 produit des signaux O y 7 ' ey 7 à la place de signaux O x 7 ' "x 7 et en outre produit des signaux ay 7, ay 7 à la place des 25 signaux ax 7, ax 7. Chacun des 32 circuits élémentaires de décodage UY-DEC 200 à UY-DEC 231 (se reporter à la figure 2 A) constituant le second circuit décodeur d'adresses Y Y-DEC 2 est constitué de la même manière que le circuit élémentaire de 30 décodage UX-DEC 230 représenté sur la figure 3 Dans ce cas les circuits élémentaires de décodage UY-DEC 200 UY-DEC 231 sont alimentés par des signaux d'adresses complémentaires ay 2 à ay 6 à la place de signaux d'adresses complémentaires ax 2 à ax 6. Chacun des 32 circuits élémentaires de transfert UGCL O à UGCL 31 (UGCR O à UGCR 31) constituant le circuit de transfert GCL (GCR) est constitué de la même manière que le circuit élémentaire de transfert UGCU 30 représenté sur la figure 3 Cependant les circuits élémentaires de trans5 fert UGCL O à UGCL 31 sont alimentés par les signaux O y 7 ' O y 7 ' ay 7, ay 7 formés par le troisième circuit décodeur d'adresses Y Y-DEC 3, à la place des signaux O x 7 ' "x 7 ' ax 7, ax 7. En outre chacun des 32 étages d'attaque élémentaires de commande de commutateurs de colonnes UCDL O à 1 O UCDL 31 (UCDR O à UCDR 31) (se référer à la figure 2 A) constituant l'étage d'attaque de commande de commutateurs de colonnes CSDL (CSDR) est constitué de la même manière que l'étage d'attaque élémentaire de transmission de mots UWDU 30 représenté sur la figure 3 Mais dans ce cas, les étages d'attaque élémentaires de commande de commutateurs de colonnes UCDL O à UCDL 31 (UCDR O à UCDR 31) sont alimentés par des signaux de cadencement de sélection O y O à O yll formés par le premier circuit décodeur d'adresses Y et étage d'attaque de transfert de signaux de cadencement de sélection Y-DEC 1 & O y-DRV, au 20 lieu des signaux de cadencement de sélection 00 à O x 11 Les premier, second et troisième circuits décodeurs d'adresses Y Y-DEC 1, Y-DEC 2 et YDEC 3 fonctionnent de la même manière que les premier, second et troisième circuits décodeurs d'adresses X X-DEC 1, X-DEC 2 et X-DEC 3, men25 tionnés précédemment, et ne sont pas mentionnés ici En outre l'étage d'attaque de transfert de signaux de cadencement de sélection çy- DRV, le circuit de transfert GCL (GCR) et l'étage y d'attaque de commande de commutateursde colonnes CSDL (CSDR) fonctionnent de la même manière que les circuits correspon30 dants mentionnés précédemment: à savoir l'étage d'attaque de transfert de signaux de cadencement de sélection O X- DRV, le circuit de transfert GCU(GCD) et}'étage d'attaque de transmission de mots WDU (WDD), et ne sont pas mentionnés ici. La figure 6 montre une forme de réalisation d'une mémoire RAM dynamique à laquelle la présente forme d'invention est adaptée. Sur la figure 6 les parties, qui fonctionnent de la même manière que celles des figures 3 et 5 sont 5 désignées par les mêmes symboles ou références Dans cette forme de r&alisation, le troisième circuit décodeur d'adresses X X-DEC 3 et le circuit de transfert GCU (GCD) sont différents du troisième circuit décodeur d'adresses X X-DEC 3 et du circuit de transfert GCU (GCD) qui sont représentés sur les figu10 res 5 et 3. En effet, le troisième circuit décodeur d'adresses X X-DEC 3 se compose de deux circuits élémentaires de décodage UX-DEC 30 et UX-DEC 31 Le circuit élémentaire de décodage UX-DEC 30 (UX-DEC 31) est constitué par un circuit inverseur sans rapport, qui est constitué par des transistors MOSFET Q 80 ' Q 81 (Q 82 ' Q 83) Le transistor MOSFET Q 81 (Q 82) est alimenté par un signal de précharge O p et le transistor MOSFET de commande Q 81 (Q 82) est alimenté par le signal d'adresses internes ax 7 (ax 7) Les signaux O x 7 ' O x 7 produits par 20 le circuit inverseur sans rapport sont envoyés aux circuits de transfert GCU, GCD. Chacun des circuits de transfert GCU, GCD est constitué par 32 circuits élémentaires de transfert UGCU O à UGCU 31 (UGCD O à UGCD 31) analogues de la forme de réalisation 25 mentionnée précédemment Parmi ces circuits élémentaires de transfert, on n'a représenté qu'un circuit élémentaire de transfert UGCU 31 sur la figure 6 Les autres circuits élémentaires de transfert ont été également réalisés de la même manière que ce circuit élémentaire de transfert UGCU 31. Le circuit élémentaire de transfert UGCU 31 est constitué par des transistors MOSFET formant portes de transfert Q 64 à Q 67 commandés par le signal O x 7 ' par les transistors formant portes de transfert Q 68 à Q 71 commandés par le signal x 7 ' des transistors MOSFET de remise à l'état 35 initial Q 76 à Q 79 commandés par le signal O x 7 ' et des tran- sistors MOSFET de remise à l'état initial Q 72 à Q 75 commandés par le signal ôx 7 Le niveau du signal O x 7 et le niveau du x 7 x signal Xx 7 possedent des valeurs complémentaires conformément 5 aux signaux d'adresses complémentaires ax 7 Par exemple lorsque le signal d'adresse interne ax 7 (ou ax 7) possède le niveau haut, le signal O x 7 (OU 7 x 7) possède le niveau haut et le signal O x 7 (ou O x 7) possède le niveau bas Par conséquent les transistors MOSFET formant portes de transfert Q 64 à Q 67 10 (ou Q 68 à Q 71) sont placés à l'état conducteur et les transistors MOSFET formant portes de transfert Q 68 à Q 71 (ou Q 64 à Q 67) sontplacés à l'état bloqué Par conséquent le signal (signal décodé) produit par le circuit élémentaire de décodage UX-DEC 231 est envoyé à l'étage d'attaque élémentaire de trans15 mission de mots UWDU 31 par l'intermédiaire des transistors MOSFET formant portes de transfert Q 64 ou Q 67 (ou Q 68 à Q 71) qui auraient été places à l'état conducteur, et par l'intermédiaire des bornes de sortie N 1 à N 4 (ou N 7 à N 8) Dans ce cas les potentiels des bornes de sortie N 5 à N 8 (ou N 1 à N 4), 20 auxquelles les transistors MOSFET formant portes de transfert Q 68 à Q 71 (ou Q 64 à Q 67) dans l'état bloqué ont été accouplés, sont réglés au potentiel de masse du circuit par l'intermédiaire des transistors MOSFET de remise à l'état initial Q 76 à Q 79 (ou Q 72 à Q 75) qui sont placés à l'état conducteur, par l'in25 termédiaire du transistor MOSFET de commande Q 81 (ou Q 83) Par conséquent, lorsque le signal produit par le circuit élémentaire de décodage UX-DEC 231 est un signal de sélection, ce signal de sélection est envoyé à une ligne de transmission de mots qui est désignée par des signaux d'adresses complémentaires ax O à ax 7, tout comme dans le cas de la forme de réalisation mentionnée précédemment. Conformément à cette forme de réalisation, aucun câblage n'est requis pour transmettre des signaux ax 7, ax 7 aux circuits élémentaires de transfert Par conséquent la taille de la mémoire RAM dynamique peut être réduite d'une L 551904 surface qui aurait été occupée au moins par le cablage. Ci-après on va indiquer quelques avantages principaux fournis par la présente invention. ( 1) Le circuit décodeur d'adresses est subdivi5 sé en trois étages afin de réduire le nombre des circuits élémentaires de décodage d'adresses qui constituent le circuit décodeur d'adresses Par exemple 256 lignes de transmission de mots (il en va également de même pour les lignes de transmission de données) peuvent être sélectionnées moyennant l'utili10 sation d'un ensemble de 38 circuits élémentaires de décodage d'adresses, c'est-à-dire en nécessitant quatre premier circuits décodeurs d'adresses, 32 seconds circuits décodeurs d'adresses, et deux troisièmes circuits décodeurs d'adresses. Ceci correspond à la moitié du nombre des circuits décodeurs 15 d'adresses représentés sur la figure 8. ( 2) On utilise en outre des transistors MOSFET de coupure en tant que transistors MOSFET formant portes de transfert, qui sélectionnent des adresses Par conséquent le nombre des décodeurs élémentaires d'adresses peut être forte20 ment réduit, comme cela a été décrit en { 1) ci-dessus, sans accroître de façon substantielle le nombre de transistors MOSFET. ( 3) Le nombre des circuits élémentaires de décodage d'adresses étant réduit, la taille de la micropla25 quette du dispositif de mémoire à semiconductrices peut être réduite. ( 4) Etant donné que le nombre des circuits élémentaires de décodage d'adresses est divisé par deux, la consommation de courant électrique peut être réduite, et la 30 consommation de l'énergie électrique du dispositif de mémoire à semiconducteurs peut être également réduite. ( 5) La charge des circuits tampons d'adresses diminue lorsque le nombre des circuits élémentaires de décodage d'adresses diminue Par conséquent le circuit tampon d'adresses peut former des signaux d'adresses complémentaires possédant des niveaux prédéterminés en des intervalles de temps brefs et par conséquent le dispositif de mémoire à semiconducteurs fonctionne à des vitesses élevées. La présente invention n'est en aucune ma5 nière limitée aux seules formes de réalisation mentionnées précédemment, mais peut être modifiée de tout un ensemble de manière, sans pour autant sortir du cadre de l'invention Par exemple, lorsque le troisième circuit décodeur d'adresses X-DEC 3 est constitué par un circuit décodeur qui décode des 10 signaux d'adresses complémentaires de deux bits, tout comme le premier circuit décodeur d'adresses X-DEC 1, le nombre de circuitsélémentairesde décodage constituant le second circuit décodeur d'adresses X-DEC 2 peut être en outre réduit de moitié. Par conséquent les bits des signaux d'adres15 ses pour les trois circuits décodeurs d'adresses peuvent être répartis de tout un ensemble de manières Ceci peut être également appliqué aux circuits décodeurs d'adresses du système Y qui sélectionne les lignes de transmission de données de sélection. En outre les circuits décodeurs d'adresses peuvent être constitués par des circuits MOS complémentaires formés par des transistors MOSFET à canal p et par des transistors MOSFET à canal n. Bien que la description qui précède concer25 ne le cas, dans lequel la présente invention est appliquée à une mémoire RAM dynamique, l'invention peut être également appliquée de la même manière à des mémoires RAM ou ROM statiques (y compris des mémoires ROM programmables (mémoires mortes)). REVENDICATIONS 1 Dispositif de mémoire à semiconducteurs, caractérisé en ce qu' il comporte une pluralité de cellules de mémoire (M), des moyens de commande formant des premier, second et troisième signaux de sélection et des signaux de cadencement, des premiers moyens desélection (DEC 1) qui,lors de la réception desdits premiers signaux de sélection, produisent des quatrièmes signaux de sélection qui sélectionnent un nombre prédéterminé de cellules 10 de mémoire (M) désignées par lesdits premiers signaux de sélection parmi ladite pluralité de cellules de mémoire, des seconds moyens de sélectionc 2)qui,londe la réception desdits seconds signaux etlesdits quatrièmes signaux de sélection, produisent des cinquièmes signaux de sélection 15 qui sélectionnent des cellules de mémoire (M) en un nombre prédéterminé inférieur audit premier nombre prédéterminé, parmi ce nombre prédéterminé de cellules de mémoire, et des troisièmes moyens de sélection DEC 3)qui,borsde la réception desdits troisièmes signaux de sélection, desdits si20 gnaux de cadencement et desdits cinquièmes signaux de sélection, produisent des signaux de sélection qui sélectionnent des cellules de mémoire (M) en un nombre prédéterminé inférieur audit premier nombre prédéterminé, les cellules de mémoire (M) désignées par les premier, second et troi25 sième signaux de sélection étant sélectionnées parmi une pluralité de cellules de mémoire. 2 Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que lesdits seconds moyens de sélection comprennent un premier circuit 30 décodeur (DEC), qui décode lesdits seconds signaux de sélection, et des premiers éléments de commutation qui sont commandés par des signaux produirts par ledit premier circuit décodeur (DEC), et que lesdits quatrièmes signaux de sélection sont envoyés aux bornes d'entrée desdits élé35 ments de commutation et que lesdits cinquième signaux de sélection sont produits par les bornes de sortie de ces éléments de commutation. 3 Dispositif de mémoire à semiconducteurs selon la revendication 2, caractérisé en ce que lesdits troisièmesmoyensde sélection comprennent des seconds éléments de commutation commandés par lesdits cinquièmes signaux de sélection et un quatrième circuit de sélection qui reçoit lesdits troisièmes signaux de sélection et lesdits signaux de cadencement et qui envoie en alternance un sixième signal de sélection à la borne d'entrée desdits seconds éléments de commutation. 4 Dispositif de mémoire à semiconducteurs selon la revendication 3, caractérisé en ce que lesdits quatrièmes moyens de sélectionccmportent un second circuit 15 décodeur (DEC) qui décode lesdits troisièmes signaux de sélection,et un étage d'attaque (DRV) qui reçoit les signaux produits par ledit second circuit décodeur et lesdits signaux de cadencement et qui envoie en alternance un sixième signal de sélection aux bornes d'entrée de 20 ladite pluralité des seconds éléments de commutation. Dispositif de mémoire à semiconducteurs selon la revendication 4, caractérisé en ce que ledit étage d'attaque comporte une pluralité de troisièmes éléments de commutation qui reçoivent lesdits signaux de 25 cadencement par l'intermédiaire de leurs bornes d'entrée et qui sont commandés par les signaux produits par le second circuit décodeur (DEC) 6 Dispositif de mémoire à semiconducteurs selon la revendication 2, caractérisé en ce que lesdits 30 seconds moyens de sélection comportent des moyens qui sont raccordés aux bornes de sortie desdits premiers éléments de commutation et qui envoient un potentiel prédéterminé auxdites bornes de sortie lorsque lesdits cinquièmes signaux de sélection n'ont pas été produits par 35 lesdites bornes de sortie. 7 Dispositif de mémoire à semiconducteurs selon la revendication 6, caractérisé en ce que lesdits moyens possèdent un transistor à effet de champ à grille isolée, qui est prévu entre la borne de sortie dudit premier élément de commutation et un point de potentiel prédéterminé. 8 Dispositif de mémoire à semiconducteurs selon la revendication 7, caractérisé en ce que ledit premier élément de commutation est un transistor à effet 10 de champ à grille isolée. 9 Dispositif de mémoire à semiconducteurs selon la revendication 5, caractérisé en ce que lesdits second et troisième éléments de commutation sont des transistors à effet de champ à grille isolée. 10 Dispositif de mémoire à semiconducteurs selon la revendication 9 X caractérisé en ce que ladite cellule de mémoire (M) possède un transistor à effet de champ à grille isolée (QM) et un condensateur (CM) servant au stockage des données.