Brevet FR2548506A1 — publié le 19850104

La présente invention concerne un système téléphonique numérique, et, notamment, un appareillage pour la commande des unités périphériques associées au système téléphoniques. Les systèmes téléphoniques numériques sont utilisés pour la 5 commutation de signaux MIC, de signaux d'informatique et d'autres signaux de données entre des unités périphériques Les unités périphériques peuvent être des téléphones analogiques classiques reliés par des codeurs-décodeurs, des téléphones numériques, des terminaux d'ordinateur, des générateurs de tonalités, etc Les périphériques peuvent être "passifs", avec contrôleurs passifs ou sans contrôleurs, ou "actifs", avec leurs propres contrôleurs. Le système téléphonique comporte normalement un contrôleur principal qui communique avec des résaux de commutation temporelle, entre les périphérique. Pour réduire la charge temporelle du contrôleur principal, tous les périphériques ou des groupes de périphériques sont souvent commandés par un contrôleur de périphérique, généralement formé d'un microprocesseur et de circuits auxiliaires Le contrôleur principal communique avec le contrôleur de périphériques qui commande lui même 20 les périphériques Les fonctions assurées par le contrôleur de périphériques sont l'exploration régulière de points d'exploration dans les périphériques, la transmission de signaux de commande vers les périphériques, et la transmission de signaux de supervision des périphériques vers le contrôleur principal. Il existe différentes méthodes de contrôle des périphériques par le contrôleur de périphériques; mais elles présentent des inconvénients qui seront évoqués ci-dessous Avant de décrire les méthodes connues et les avantages que présente l'invention, on se reportera aux dessins qui sont utilisés tant pour la description de ces méthodes 30 connues que pour celle de l'invention, afin de faciliter la compréhension de cette dernière. La suite de la description se réfère donc aux dessins annexés parmi lesquels: la Fig 1, est le bloc-diagramme d'une forme connue de circuit de 35 contrôle de périphériques, la Fig 2, est un bloc-diagramme d'une autre forme connue de circuit de contrôle de périphériques. 2 2548506 la Fig 3, est le bloc-diagramme d'un circuit conforme & l'invention, les Figs 4 A et 4 B, forment le bloc-diagramme d'un commutateur DX, élément de commutation principal utilisé dans une réalisation recommandée de l'invention, et les Figs 5 A et 5 B, forment le bloc-diagramme détaillée d'un exemple de réalisation préféré de l'invention. On a montré à la Fig 1, un système de contr 8 le de périphériques connu Un processeur de périphérique 1 communique avec un circuit de commande central par des voies ou des liaisons (non représentées), 10 ainsi qu'avec des circuits périphériques 2 par un bus parallèle 3 Ce type de communication s'est révélé relativement bon marché et le logiciel nécessaire pour la communication ne s'est pas révélé particulièrement difficile à mettre en oeuvre. Mais il se trouve que si l'un des circuits périphériques tombe 15 en panne de telle sorte qu'il charge le bus, la totalité du bus peut être rendue inutilisable On voit donc que, si le système est relativement bon marché et simple à mettre en oeuvre, sa fiabilité n'est pas élevée. Dans le système connu que l'on a représenté à la Fig 2, un 20 processeur de périphérique 1 communique avec les circuits périphériques 2, par un réseau multiplexeur/démultiplexeur 4 Il y a, dans ce système, des lignes série individuelles reliant le réseau multiplexeur (démultiplexeur) à chaque circuit périphérique, soit une ligne série particulière pour chacun de ces circuits En conséquence, il y a en 25 pratique plusieurs centaines de lignes série. Ce dernier système se révèle plus fiable que le système à bus paralélle précédent, mais les difficultés de câblage s'accroissent à mesure qu'augmente le nombre de périphériques, ce qui augmente les frais et les possibilités de diaphonie En outre, l'utilisation de 30 réseaux multiplexeurs/démultiplexeurs se traduit par un prix de revient élevé et par un logiciel complexe. En plus des inconvénients évoqués pour chacun de ces système, on doit tenir compte du fait que le processeur de périphérique doit en permanence être impliqué dans la transmission des signaux de commande 35 et de contr 8 le, ainsi que des signaux relatifs à un appel. La présente invention permet de réaliser un système dans lequel la charge temporelle du processeur de périphérique est considérablement réduite, ce qui est un avantage très important par rapport aux deux systèmes précédents C'est, par ailleurs, un système relativement bon marché à mettre en oeuvre et hautement fiable Une panne d'un circuit périphérique relié au système ne perturbera pas le fonctionnement des autres circuits périphériques De plus, le nombre de fils de 5 grande longueur entre système de commande et périphériques a été fortement réduit par rapport au dernier système. La mise en oeuvre de l'invention est facilitée par l'utilisation d'un élément combiné de commutation temporelle et spatiale, dit commutateur DX dans cet exposé Le commutateur DX combine la 10 commutation temporelle et spaciale de voies temporelles de données mais il enregistre également de manière inhérente les données, jusqu'à ce qu'elles soient commutées vers l'extérieur, et il est autorégénérateur Un total de sept cent soixante huit périphériques peuvent être commandés à partir d'un réseau de six commutateurs DX 15 transmettant les informations de commande. D'une manière générale, l'invention concerne un système de contr 8 le de périphériques, pour système de commutation de signaux numériques, comportant un système destiné à recevoir des signaux de commande de périphérique sur un bus parallèle, à partir du système de 20 commutation, une pluralité de lignes série pour le transfert de signaux multiplexés dans le temps et divisés en voies, et un commutateur pour traduire les signaux en provenance du bus parallèle, vers des voies prédéterminées, sur des lignes prédéterminées, pour transmission aux unités périphériques, de sorte qu'à chaque unité 25 périphérique est alloué une voie particulière sur l'une des lignes, le nombre d'unités périphériques étant un multiple du nombre de lignes. Le système peut également fonctionner dans le sens inverse, les signaux de suprvision reçus sur des voies spécifiques des lignes en provenance des unités périphériques, étant traduits et appliqués au 30 bus parallèle De plus, une matrice de commutation analogue peut transmettre des signaux d'information entre les lignes série temporelles et d'autres lignes série temporelles reliées à une matrice de commutation d'information du système de commutation principal Les deux matrices de périphérique sont sous le contr 8 le d'un seul 35 contrôleur de périphériques Les matrices de commutation sont, de préférence, des dispositifs de commutation combinée temporelle et spatiale. On a représenté à la Fig 3 le bloc-diagramme général du système 4 2548506 conforme à l'invention Un processeur de périphérique communique avec les circuits périphériques 5, par l'intermédiaire de circuits de commutation DX 6 Le processeur 1 communique avec les quelques circuits de commutation DX 6, par un bus parallèle et les circuits 6 5 communiquent avec les périphériques 5, par l'intermédiaire de liaisons particulières bidirectionnelles Chaque circuit périphérique est une carte de circuit imprimé sur laquelle sont montés jusqu'à seize circuits de ligne de périphérique avec chacun un port de périphérique Par suite, le nombre de lignes de commande, depuis les o 10 circuits de commutation DX vers les circuits de périphériques, correspond au nombre de cartes plut 8 t qu'au nombre de périphériques (soit un fil par carte pour chaque sens de transmission) Chaque ligne est à division temporelle, avec par exemple seize voies, une voie par périphérique Ainsi, pour 768 circuits de ligne de périphérique, 15 chacun avec un port de périphérique, il n'y a que 32 fils de commande, et non 768 ou 1536 fils, ou encore un bus parallèle de grande longueur, comme cela serait nécessaire dans les systèmes connus On obtient ainsi un circuit de contr 8 le de périphériques fiable, dont le logiciel est relativement peu cher à mettre en oeuvre, avec peu de 20 fils vers les circuits périphériques, ce qui se traduit par une faible diaphonie Le processeur 1 communique avec le système de commutation numérique principal, par une liaison qui ne fait pas partie de l'invention. Dans un exemple de ralisation préféré, chacun des commutateurs 25 DX communique avec huit circuits de périphérique distints; avec six commutateurs DX, on a donc quarante-huit circuits circuits de périphérique Si chaque circuit de périphérique comporte jusqu'à seize ports affectés chacun à une unité périphérique particulière, il est possible de contr 8 ler jusqu'à 768. De plus, l'unité périphérique peut être ou passive, ou active, comme précédemment évoqué; les commutateurs DX et les circuits de périphériques sont transparents aux données de commande destinées à l 'unité périphérique. Si une unité périphérique tombe en panne, seul son port est 35 invalidée Si un circuit de périphérique 5 tombe en panne, un seul port ou, au maximum, seize ports seront invalidés Si un circuit de commutateur DX tombe en panne, seul un circuit de périphérique ou, au maximum, le total des circuits de périphérique reliés à ce circuit de commutation seront affectés. En conséquence, la panne d'un seul circuit de périphérique ne mettra pas hors de fonctionnement tous les circuits de périphérique comme dans le système de la Fig 1, et la fiabilité est élevée comme 5 dans le système de la Fig 2 Les circuits de commutation DX sont également autorégénérateurs et contrôlent automatiquement les circuits de sortie des signaux vers les divers périphériques, ce qui enlève au processeur de périphérique 1 une très large partie de sa charge Le processeur de périphérique peut donc être utilisé pour l'exécution de 10 plus de tâches dans le temps disponible, ou pour le contrôle d'un plus grand nombre d'unités périphériques Quel que soit le cas, la fiabilité est accrue et/ou le co Ot est réduit par rapport aux systèmes connus, pour un nombre donné de ports de périphérique. Le circuit de commutation DX comporte des moyens pour transférer 15 des données de commande parallèles sur des lignes de sortie série, et, de même, pour recevoir des données d'entrée série et les transférer sur des lignes parallèles, lesquelles sont reliées au processeur de périphérique 1 Un circuit de commutation DX est décrit dans la demande de brevet franàais 82 16838 déposée le ler octobre 1982 par la 20 demanderesse sous le titre "Matrice de commutation temporelle". On a représenté aux Figs 4 A et 4 B le bloc-diagramme d'un circuit de commutation DX dont la description suit. A la Fig 4 A, une pluralité de lignes d'entrée pour le transfert de signaux d'entrée multiplexés dans le temps, soit huit lignes 25 référencées PCMINO-PCMIN 7, sont reliées à un processeur de données d'entrée représenté en deux parties l Ol A et 10 l B Sur chaque ligne d'entrée, les données, destinées à chaque périphérique, sont reçues en format série, la séquence temporelle de données étant divisée en trames, chaque trame étant divisée en trente-deux voies, et chaque 30 voie étant divisée en huit bits formant un mot de données Dans les processeurs 10 l A et 101 B, les signaux de chaque voie, sous forme série, sont convertis sous forme parallèle Les séquences de signaux résultants sont transférées, par l'intermédiaire d'une liaison parallèle à 8 bits, de chaque processeur, à l'entrée de données D de 35 deux parties correspondantes 102 A et 102 B d'une mémoire de données 102 La synchronisation de l'enregistrement de ces données dans la mémoire de données 102 est assurées par les circuits logiques de commande d'écriture 103 A et 103 B, lesquels sont commandés par deux 6 2548506 conducteurs, SDMW et C 244 d'une source horloge CLK; ces deux conducteurs permettent le transfert de signaux de synchronisation formés dans un générateur de synchronisation 118 (Fig 4 B) Les parties de mémoire peuvent bien entendu être combinées, de même que 5 les parties du processeur de données d'entrée et les circuits logiques de commande d'écriture Dans l'exemple représenté, la mémoire de données est organisée en 256 x 8 bits, pour enregistrement d'une trame provenance des huit lignes d'entrée qui transmettent chacune les données série à une fréquence de 2,048 M Hz. La sortie Q de la mémoire de données 102 est reliée, par une liaison à 8 bits parallèles et des circuits qui seront décrits dans la suite, à un manipulateur de données de sortie 104 qui effectue une conversion parallèle/série Le manipulateur 104 est commandé par des signaux d'horloge d'entrée et sortie, et par des signaux de 15 synchronisation de charge de sortie appliqués sur ses bornes I/P, O/P et 0/P, respectivement. Les conducteurs de sortie à 8 bits parallèles 105, provenant du processeur 104, sont reliés à un nombre correspondant de commutateurs trois états, ou commutateurs de commande 106, dont les sorties sont 20 reliées à un groupe de huit conducteurs de sortie PCMOUTO-PCMOUT 7, chacun de ces conducteurs transférant des signaux de sortie multiplexés dans le temps. Une mémoire de connexion de 256 xll bits, organisée en une partie à 8 bits 107 A et une partie à 3 bits 107 B, a sa borne d'entrée de 25 données à 8 bits parallèles D reliée à une source de données par l'intermédiaire de fils CD( 7-0) et d'une interface de contrôleur 117 (Fig 4 B), laquelle est reliée à un contr leur de microprocesseur (non représenté) Les entrées d'adresse à 8 bits parallèles AD sont reliées à la sortie d'un multiplexeur 2:1 108 comportant deux entrées à 8 bits 30 parallèles L'une de ces entrées est divisée en deux groupes, l'un pour la réception d'adresses sur cinq lignes parallèles A( 4-0), et l'autre pour la réception d'adresses sur trois lignes parallèles CAR( 2-0), pour liaison à un contrôleur de microprocesseur par l'intermédiaire de l'interface de contrôleur 117 L'autre entrée à 8 35 bits parallèles de 108 est reliée à une source de synchronisation par les conducteurs CMRAC( 7-0) Des circuits logiques de commande d'écriture 109 A et 109 B ont leurs sorties reliées aux conducteurs d'écriture W des parties 107 A et 107 B, respectivement, de la mémoire 7 2548506 de liaison; ils reçoivent en entrée des signaux de synchronisation sur les conducteurs CCMLBW+, SCR/W+ et C 244 +. Les conducteurs de sortie à 8 bits et 3 bits parallèles, reliés aux sorties Q des parties 107 A et 107 B de la mémoire de liaison, sont 5 par ailleurs reliés aux entrées de données de deux registres de données de mémoire de liaison correspondants 110 A et 110 B Les conducteurs de sortie des parties 107 A et 107 B de la mémoire de liaison sont également reliés aux entrées CMD( 7-O) et CMD( 10-8) d'une interface de contrôleur qui est reliée à un contrôleur de micro10 processeur (décrit ultérieurement). Les fils reliés aux sorties Q de la mémoire de données 102 A, 102 B sont reliés aux entrées DMD( 7-0) de l'interface de contrôleur 117 qui est reliée au contrôleur de microprocesseur. Les bits de sortie CMDR ( 0-7) du registre de données de mémoire 15 de liaison 110 A sont reliés aux entrées correspondantes à 8 bits parallèles des multiplexeurs 110 et 111 La deuxième entrée à 8 bits du multiplexeur 110 est reliée à la sortie de la mémoire de données 102 A, 102 B la sortie à 8 bits parallèles du multiplexeur 110 étant reliée à l'entrée du convertisseur parallèle/série 104 Sept des huit 20 bits de sortie parallèles du multiplexeur 111 sont appliqués à l'entrée d'adresse AD de la mémoire de données 102, 102 B, le huitième bit étant appliqué à l'entrée de validation sortie de la partie de mémoire 102 A et à l'entrée de validation sortie de la partie de mémoire 102 B par l'intermédiaire d'un inverseur 119 Une deuxième 25 entrée à 8 bits parallèles du multiplexeur 111 est reliée à la sortie d'adresse A( 4-0) et à la sortie d'adresse mémoire CAR( 2-0) de l'interface de contrôleur 117 De plus, une troisième entrée à 7 bits parallèles est reliée au générateur de synchronisation 118 par les fils DMWAC( 6-0). Le bit de sortie CMDR 1 O du registre de données de mémoire de liaison 110 B sont appliqués à une entrée de 3-bits parallèles d'une porte OU 112 Une deuxième entrée de la porte OU 112 est reliée à un conducteur CAR 7 + de sortie de l'interface de contrôleur 117 La sortie de la porte OU 112 est reliée à l'entrée de sélection du multiplexeur 35 110, de sorte que l'une ou l'autre des deux entrées du multiplexeur peut être sélectée. Les fils de sortie de la partie 110 B du registre de données de mémoire de liaison, qui transfèrent les bits 8 et 9, sont reliés à 8 2548506 l'entrée d'un registre de resynchronisation 113, d'o ils sont appliqués à un circuit logique 120, un conducteur de sortie à un seul bit de ce circuit logique étant relié à l'entrée d'un convertisseur série/parallèle 114 Le fil de sortie de bit 9 du registre de 5 resynchronisation 113, référencé XC, est disponible pour la commande d'un circuit extérieur Les fils CAR 6 et CAR 5 en sortie de l'interface de contrôleur 117 sont reliés au circuit logique 120. Les bits série du fil de sortie du registre de données de mémoire de connexionll O sont convertis dans le convertisseur série/pa10 rallèle 114, et sont appliqués sous forme de huit bits parallèles par sa sortie Q à un registre de commande de commutateur de sortie 115. Les fils de sortie ODC( 7-0) du registre 115, qui transfèrent les signaux de commande de commutateur de sortie, sont reliés aux entrées correspondantes d'un circuit logique de commande de validation de 15 sortie 116, ainsi qu'un fil d'entrée de validation de commutateur de sortie ODE, lequel peut être relié à des circuits extérieurs pour que ces circuits commandent le passage dans un état donné des commutateurs de sortie à trois états Les fils de sortie du circuit logique de commande 116 sont reliés aux entrées de commande des commutateurs de 20 sortie à trois états 106. L'interface de contrôleur de microprocesseur 117 est en interface avec le circuit qui vient d'être décrit et avec un contr leur de microprocesseur (non représenté), par l'intermédiaire des fils E, R/W, MR, CE, des fils de bus d'adresses A( 5-O), et des 25 fils de bus de données D( 7-0) Les entrées de l'interface de contrôleur 117 sont les fils de données "lecture mémoire de données" DMD( 7-O), lesquels sont au nombre de huit, et les fils de données "lecture mémoire de liaison" CMD( 7-0) et CMD( 10- 8), lesquels sont au nombre de 11 Les sorties de l'interface de contrôleur 117 sont les 30 fils de validation écriture bas et haut niveau de la mémoire de connexion CCMLBW et CCMHBW, les cinq fils de bits d'adresse A( 4-O), les fils de bits de registre d'adresse CAR( 2-O), les fils de bits de registre d'adresse CAR( 7-5), définissant les adresses des mémoires de liaison et données, et les huit fils CD( 7-0) définissant les données 35 d'entrée de la mémoire de liaison. En fonctionnement, les signaux d'entrée sont reçus sur les fils PCMINOPCMIN 7, et sont mis sous forme parallèle dans le convertisseur 9 2548506 série/parallèle des parties 10 l A, O ll B Les données parallèles sont alors enregistrées dans une mémoire de parole (par exemple, la mémoire de données 102) Une mémoire d'adresse (par exemple, la mémoire de connexion 107) permet d'enregistrer les adresses des mots de données 5 devant être lus et appliquées au convertisseur parallèle/série 101 104, d'o ils sont directement appliqués aux les lignes de sortie PCMOUTO-PCMOUT 7. Le circuit effectue donc une commutation à la fois temporelle et spatiale des signaux de données ou de parole MIC destines aux périphériques ou provenant des périphériques. Un contrôleur de microprocesseur associé (non représenté) a, à la fois, accès en lecture à la mémoire de données 102, et accès en lecture et écriture à la mémoire de connexion 107 En conséquence, lorsqu'une trame de mots de données de 8 bits, reçue sur les huit 15 liaisons d'entrée série, est enregistrée dans la mémoire de données 102, une partie quelconque de ces données peut être lue par le contrôleur de microprocesseur Cela est rendu possible du fait que la sortie de la mémoire de données 102 est reliée, par l'intermédiaire des fils de sortie DMD( 7-0) de la partie de mémoire 102 A, à l'entrée 20 de l'interface de contrôleur 117 Les signaux de données transmis sur les lignes d'entrée des signaux modulés peuvent donc être lus par le contrôleur de microprocesseur Les signaux de commande en provenance des périphériques peuvent donc être envoyés directement au contrôleur par l'intermédiaire du commutateur DX, et, de là, être envoyés au 25 contrôleur de système principal. Le contrôleur de microprocesseur écrit dans la mémoire de connexion 107, par les fils de données CD( 7-0), aux adresses définies sur les fils A( 40) et CAR( 2-0) qui sont reliés au multiplexeur 108, et lit le contenu de la mémoire de connexion, les fils CMD( 7-0) qui, 30 en sortie de la mémoire de connexion 107 A, sont reliés aux entrées correspondantes de l'interface de contrôleur 117. Egalement et comme suit, le microprocesseur peut écrire directement vers les fils de sortie PCMOUTO à PCMOUT 7 qui sont reliés à l'interface de périphérique (ou au réseau de commutation du système 35 principal dans certains cas) Les signaux en provenance de la mémoire de connexion sont enregistrés temporairement dans les parties 11 i OA et 110 B de registre de données La sortie à 8 bits de poids la plus élevé 2548506 du registre de données 110 A -CMDR( 7-0), est appliquée à l'une des entrées parallèles du multiplexeur 110, les bits de sortie de la mémoire de données 102 étant appliqués à l'autre entrée Le bit 10 en provenance du registre de données 110 B, avec le bit du fil CAR 7 en 5 provenance du contrôleur de microprocesseur, définit quel est celui des deux groupes d'entréex du multiplexeur 110 qui doit être transmis vers le mznipulateur de données de sortie 104 et vers les fils de sortie des signaux modulés Il est donc clair que le microprocesseur peut substituer, sur les fils de sortie, ses propres signaux de sortie 10 aux mots modulés en provenance de la mémoire de données 102 De la sorte, des signaux de données, provenant du circuit de commande principal, peuvent être envoyés au périphérique, par l'intermédiaire du contrôleur de périphérique, sans mobiliser des lignes utilisées pour traiter l'appel et conduisant au réseau de commutation du 15 système. De plus, des signaux d'entrée enregistrés dans la mémoire de données 102, en provenance des lignes d'entrée, peuvent être lus, par l'intermédiaire des fils DMD( 7-0) et appliqués directement au microprocesseur local, par l'intermédiaire de l'interface de contr 820 leur 117. Les signaux enregistrés dans la mémoire de données 102 sont normalement destinés aux liaisons de sortie des signaux modulés, et à des intervalles temporels dont les adresses sont spécifiées par des signaux enregistrés dans la mémoire de connexion 107 A, transmis au 25 multiplexeur 111 par l'intermédiaire du registre de données de mémoire de connexion 110 A et des fils à 8 bits parallèles CMDR( 7-0) De plus, le microprocesseur peut diriger des mots de substitution spécifiques, en sortie de la mémoire de données 102, par l'intermédiaire des fils d'adresse de mémoire CAR( 2-0) et A( 4-0) qui sont reliés à l'entrée du 30 multiplexeur 111 Une troisième source de signaux pour le multiplexeur 111 est fournie sur le fil de signaux de synchronisation DMWAC( 6-0) qui est relié au générateur de synchronisation 118 (Fig 4 B). Le microprocesseur associé écrit des mots de 11 bits (bits 0-10) dans les parties 107 A et 107 B de la mémoire de connexion, aux adresses 35 spécifiées sur les fils CAR( 2-0) et A( 4-0), aux temps définis par les circuits logiques de commande d'écriture 109 A et 109 B, lesquels fournissent des commandes d'écriture à la mémoire associée Le bit 10 de la mémoire de connexion est utilisé pour sélectionner, comme source il 2548506 de mots de huit bits à envoyer sur les liaisons de sortie série, soit la mémoire de données, soit les bits 7-0 de la mémoire de connexion. Selon l'état du bit 10, ce sont les bits 7-0 qui forment le mot à transmettre par les fils CMDR( 7-0) et le multiplexeur 110, vers le 5 manipulateur de données de sortie, ou c'est l'un des 256 mots à 8 bits de la mémoire de données qui est à transmettre vers les liaisons de sortie correspondantes, pendant le temps de voie correspondant Comme précédemment décrit, le bit 10 est transmis par la porte OU 112, pour modifier l'état du multiplexeur 110, définissant ainsi la source de 10 données qui est validée pour liaison au manipulateur de données de sortie 104. Le bit 9 de la mémoire de connexion est utilisé pour la commande d'un circuit extérieur Ce bit, provenant de la partie 110 B du registre de données de mémoire de connexion, est corrigé en phase dans 15 le registre de resynchronisation 113, en fonction du signal de synchronisation C 488-, et il est fourni sur le fil XC pour commande d'un circuit extérieur. Le bit 8, provenant de la partie 110 B du registre de données de mémoire de liaison, passe par le registre de resynchronisation 113, 20 par le circuit logique 120 et parvient dans le convertisseur série/parallèle 114, les bits séquentiels étant ainsi mis sous forme de huit bits parallèles pour enregistrement dans le registre de commande 115 des commutateurs de sortie à trois états Le signal de sortie est appliqué au circuit logique de commande de validation 25 sortie 116, puis aux portes des commutateurs de sortie à trois états 106 Sont ainsi spécifiées les conditions de transmission et d'impédance de sortie des commutateurs à trois état, pour les liaisons de sortie correspondantes. Lorsque le bit 10 est à 0, les bts 7 à O de la mémoire de 30 connexion définissent quel est le mot de la mémoire de données qui doit être envoyé sur la liaison de sortie série correspondant à l'emplacement de la mémoire de connexion, pendant le temps de voie correspondant à l'emplacement de la mémoire de connexion Donc, lorsque le bit 10 est à 0, les bits 7-0 constituent un signal 35 d'adresse qui, par les fils CMDR( 7-0), est transmis par le multiplexeur 111 à l'entrée AD de la mémoire de données 102. Lorsque le bit 10 est à 1, les bits 7-0 de la mémoire de connexion constituent le mot de données qui doit être envoyé sur la 12 2548506 liaison de sortie série correspondant à l'emplacement de mémoire de connexion, pendant le temps de voie correspondant à l'emplacement de la mémoire de connexion Le mot est transmis par le multiplexeur 110 comme précédemment décrit. Le contrôleur de microprocesseur peut donc intervenir en lecture sur les liaisons d'entrée série venant de la mémoire de données, sans sepréoccuper de la trame, de la voie, de la synchronisation et de la conversion série/parallèle Par enregistrement dans la mémoire de connexion, le contrôleur de microprocesseur peut transmettre des mots 10 de données, par l'intermédiaire des liaisons de sortie série, sans se préoccuper de la synchronisation et de la conversion parallèle/série. On peut donc voir que le commutateur DX peut commuter des signaux entre voies entrantes et sortantes de lignes quelconques lignes entrantes et sortantes, et peut également transmettre des 15 données à un microprocesseur, ou recevoir des données d'un microprocesseur, et transmettre les données à l'une quelconque des voies de sortie En outre, le microprocesseur peut contr 8 ler les circuits de commutation dans le commutateur DX Le commutateur DX forme donc une structure de base dans le système conforme à 1 'invention. On se reportera maintenant aux Figs 5 A et 5 B On a supposé qu'une carte d'interface de périphérique contient à la fois des chemins de signaux d'appel et des chemins vers les contrôleurs d'interface de périphérique, ou les contrôleurs affectés aux unités périphériques elles-mêmes On a donc des liaisons de données 25 bidirectionnelles spécialisées DATA IN 0- 7, DATA IN 8-15, DATA IN 16-23, DATA OUT 0-7, DATA OUT 8-15, et DATA OUT 16-23 qui relient les circuits d'interface de périphérique, comme le font des liaisons bidirectionnelles de transmission de signaux d'information ou d'appel PCS 0-7, PCS 8-15, PCS 16-23, CCS 0-7, CCS 8-15 et CCS 16-23 Dans un 30 prototype, la matrice de commutation de périphérique effectuait la concentration du trafic à partir de quarante-huit liaisons bidirectionnelles MIC par de chacune des trente-deux voies, c 8 té périphériques, vers huit ou seize liaisons bidirectionnelles de trentedeux voies conduisant au réseau de commutation du système de commutation 35 principal. Le processeur de commutation de périphérique (Fig 55) est relié par l'intermédiaire d'un bus de commande 225 qui, comme le montre la Fig 5 A, est constituée par des fils de données DO-7, des fils 13 2548506 d'adresse Al-10, les fils C 244, PP-LDS, R/W, CS, CDID, C 125 (fils d'horloge, d'impulsion trame, de charge, de lecture/écriture, de sélection et d'horloge, respectivement) et également par des fils d'accusé de réception de données (DACK) et de validation réseau Le 5 processeur de commutation de périphérique 229 contient des programmes commandant l'exploration permanente par les commutateurs DX des cartes d'interface de périphérique reliées aux lignes côté périphérique des commutateur DX La fonction d'exploration est bien connue Mais dans le cas présent, on considère qu'il est nouveau d'utiliser sous cette 10 forme un groupe de commutateurs DX du type décrit en se référant aux Figs 4 A et 4 B. Le processeur de commutation de périphérique 229 fournit des signaux de commande sur le bus de commande 225, ces signaux passant par les tampons 235 et 236, étant décodés dans le décodeur 237, et 15 parvenant sur un bus référencé DXEN (validation puce DX), DATA LINK LOOP BACK (non utilisé dans cette réalisation), ODE REG WR et card ID RD (lecture identification carte) Les fils de validation DX et autres en provenance du processeur de commutation de périphérique 229 sont en liaison avec l'interface de contr 8 leur et le générateur de synchroni20 sation précédemment décrits, pour chacun des trois commutateurs DX 8 x 8 238, 239 et 240 De même, les lignes de données DO-7 sont reliées par un tampon bidirectionnel 241, dont les lignes de sortie DO-D 7 sont reliées à l'interface de contrôleur des trois commutateurs DX Les lignes d'entrée de données, en provenance de l'interface de périphé25 rique, DATA IN 0-7, DATA IN 8-15 et DATA IN 16-23, sont reliées à une entrée de phase du multiplexeur 242 dont les trois sorties sont respectivement reliées aux lignes d'entrées PCM IN 0-7 des puces DX 238-240 Les lignes PCM OUT 0-7 des trois puces DX sont reliées aux trois entrées d'un tampon 243 dont les trois sorties sont reliées aux 30 lignes de sortie de données DATA OUT 0-7, DATA OUT 8-15 et DATA OUT 16-23 allant aux interfaces de périphérique En conséquence, une liaison de transmission bidirectionnelles est établie entre le processeur de commutation de périphérique (Fig 5 B) et les lignes de sortie et d'entrée données allant aux circuits d:interface de 35 périphérique, par l'intermédiaire des trois puces DX 238, 239 et 240. En fonctionnement, le processeur de commutation périphérique 229 fournit un signal qui est transmis à la mémoire de fil, puis à la 14 2548506 mémoire de données des trois puces DX, lesquelles forment des signaux d'exploration sur les fils des sorties données allant aux circuits d'interface de périphérique, par l'intermédiaire des lignes série temporelle PCM DATA OUT 23 Si l'on suppose qu'il y a décrochage d'un poste téléphonique périphérique, un signal de contr 8 le de format prédéterminé est reçu du circuit périphérique, par l'intermédiaire de l'une des voies, sur les fils d'entrée de données DATA IN 0-23 du multiplexeur 242, ce signal étant enregistré dans la mémoire de données du commutateur DX correspondant Le contenu des mémoires de 10 données des commutateurs DX est renvoyé au processeur de commutation de périphérique par l'intermédiaire du fil de sortie de mémoire de données DML( 0-7), le signal de données parvenant à au bus de commande parallèle 225 par l'intermédiaire du tampon 241 Le processeur fournit les données (éventuellement remises en format) à l'émetteur-récepteur 15 228, pour transmission par liaison série vers le contrôleur de système principal. De la sorte, le processeur de commutation de périphérique explore en permanence les canaux affectés aux unités périphériques pour déceler les changements d'état et autres signaux de contr 8 le ou 20 messages (en provenance de périphériques intelligents) destinés au contrôleur de système principal. Si l'on suppose que le processeur de commutateur de périphérique a détecté un signal enregistré dans la mémoire de données de l'un des commutateurs DX 238-240, indiquant qu'il y a décrochage dans un 25 périphérique donné, il met le message en format et l'enregistre dans un tampon logiciel, pour transmission vers le contrôleur de système principal, par l'intermédiaire d'un émetteur-récepteur 228 et d'une ligne série. On doit aussi noter que le processeur de commutation de 30 périphérique a utilisé l'interface du contrôleur, vers les puces DX 238-240, pour transmettre des messages de contr 8 le d'exploration sur les liaisons MIC en provenance des commutateurs DX Les voies et liaisons sont particulières aux périphériques; donc, les formats signal d'exploration et message d'état périphérique peuvent être 35 établis comme on le souhaite Par exemple, le format peut définir un octet avec le "type de message" faisant partie du premier octet, un octet de contr 8 le comme dernier octet avec des parties définissant le 2548506 protocole et les bits de contrôle de protocole, les octets restants contenant le message: adresses appelant et appelé, code de fonction, octets de données, total de contrôle, etc Le message qui se compose normalement de dix-huit octets peut contenir un ou plusieurs codes de 5 fonction donnant une représentation numérique d'une fonction à exécuter, avec un certain nombre d'octets de données pouvant être utilisés comme paramètres pour cette fonction Le nombre d'octets suivant le code de fonction peut être indiqué par le code lui-même; par exemple, un code peut indiquer que trois octets de données vont 10 suivre, et un autre code peut indiquer qu'il n'est suivi d'aucune donnée. On remarquera que les lignes de sortie de données du tampon 243 sont reliées à la deuxième entrée de phase du multiplexeur 242 Le multiplexeur 242 est validé sur l'une ou l'autre de ses entrées de 15 commande de phase A ou B, par un signal reçu du registre de bouclage de données 244, lequel reçoit des signaux de contrôle données par l'intermédiaire du tampon 241, lesquels sont issus d'un signal d'entrée décodé par le processeur de commutation de périphérique. Lorsqu'un signal prédéterminé est reçu par le registre de bouclage 20 données 244, il entraîne, dans le multiplexeur 242, la liaison des conducteurs de sortie du tampon 243 sur l'entrée de phase B de ce multiplexeur, établissant ainsi un circuit par lequel un signal reçu, soit du processeur de commutation de périphérique (par le bus parallèle), soit des circuits d'interface de périphérique, peut être 25 bouclé et enregistré dans la mémoire de données des commutateurs DX 238, 239 et 240 Cette possibilité peut être utilisée pour essais, verrouillage des données en mémoire locale pour transmission répétitive, etc. Un signal sur le fil ARRAY, en provenance du bus parallèle 224, 30 est également appliqué, par un inverseur 245, au circuit de contrôle de liaison données 246 qui contrôle l'état de chacune des lignes de sortie passant par le tampon 243 et conduisant aux circuits périphériques. On a décrit ci- dessus le système de contrôle d'unités périphé35 riques, mais des signaux d'information sont également transmis entre unités périphériques et le réseau de commutation du système de commutation principal, par l'intermédiaire d'un petit nombre de lignes temporelles Les lignes reliées aux circuits de périphérique sont les 16 2548506 lignes PCS 0-23 pour transmission de signaux à ces circuits, et les lignes entrantes en provenance des circuits de périphérique sont les lignes CCSI 0-23 Les signaux reçus du réseau de commutation du système de commutation principal sont transmis par les lignes PCSI 5 0-15, et les lignes de transfert des signaux vers le réseau de commutation du système de commutation principal sont référencées CCSO 0-15 Les signaux reçus par le processeur de commutation de périphérique entraînent l'établissement de liaisons temporelles et spatiales entre les voies de lignes d'entrée PCM (modulation par 10 impulsions codées) CCSI 0-23 et des voies désignées des lignes de sortie CCSO 0-15, par l'intermédiaire d'un des commutateurs du réseau de commutateurs DX 254 La ligne de sortie est mise en liaison par l'un des tampons 256 Les lignes d'entrée CCSI 0-23, comportant des canaux d'entrée recevant des signaux de parole MIC, de signaux de 15 numérotage ou analogue, sont mises en liaison par l'intermédiaire de tampons d'entrée 257, de multiplexeurs de bouclage 258 (ces derniers n'étant pas utilisés comme tel dans la présente invention), avec l'une des lignes d'entrée MIC de la matrice de commutateurs DX 254 A la réception d'un signal par l'intermédiaire du processeur de périphé20 rique, les commutateurs DX 254 commandent la liaison d'un canal d'entrée donnée de l'une des lignes CCSI 0-23 avec un canal de sortie donné des lignes CCSO 0-15, les signaux de commande étant enregistrés dans la mémoire de liaison des commutateurs DX et les signaux d'information étant enregistrés dans la mémoire de données de ces 25 commutateurs DX, comme il a été précédemment décrit. De même, un signal est reçu par le contrôleur de périphérique pour établir une liaison temporelle et spatiale appropriée entre les lignes d'entrée PCSI 0-15 et les lignes de sortie PCSO 0-23, par l'intermédiaire du réseau constitué par les commutateurs DX 255 Les 30 bornes d'entrée MIC des commutateurs DX sont mises en liaison avec les fils d'entrée PCSI 0-15, par l'intermédiaire des multiplexeurs 259 (non utilisés comme tel dans la présente invention) Les liaisons de sortie MIC des commutateurs DX 255 sont reliées aux liaisons de sortie PCSO 0-23, par l'intermédiaire des tampons de sortie 260, les canaux 35 de ces liaisons de sortie constituant les liaisons vers les périphériques. En conséquence, un circuit de signal d'information peut être établi entre un périphérique (par exemple un poste téléphonique o il 17 2548506 y a eu décrochage) et le réseau de commutation du système de commutation principal, par le réseau de commutateurs DX 254 et l'une des liaisons de sortie CCSO 0-15 Et une liaison peut être établie entre l'un des fils d'entrée série PCSI 0-15 et l'une des voies de 5 sortie des fils 0-23 allant au périphérique, par l'un des commutateurs DX 255. Les deux réseaux de commutation, formés par les commutateurs temporels et spaciaux 254 et 255, établissent une fonction de concentration, ainsi qu'une fonction de commutation de voies de ligne 10 et une fonction de commutation par multiplexage Comme dans la partie de contrôle décrite précédemment, on obtient une réduction importante du nombre de lignes conduisant aux périphériques. Les signaux de données à transmettre sur les lignes vers les circuits de périphérique, ou qui sont reçus des circuits de 15 périphérique, sont ainsi enregistrés temporairement dans les mémoires à accès aléatoire des circuits de commutation DX L'entrée et la sortie de ces signaux de données sont contrôlées dans les circuits de commutation DX, à l'aide par exemple de leur propre microprocesseur, et il est donc clair qu'il y a autorégénération En conséquence, il 20 n'est donc pas besoin d'une surcharge en temps ou de logiciel dans le processeur de périphérique, ou dans le contrôleur de système principal, pour assurer cette fonction. De plus, le code de destination d'unité périphérique pour chaque canal est enregistré dans chacun des circuits de commutation DX, et, 25 lorsque ces données ont été chargées dans ces circuits de commutation, le processeur de périphérique peut s'adonner à d'autres taches Cela réduit encore la charge en temps et le logiciel Dans certains systèmes antérieurs, il y a bien 40 % du temps du processeur de périphérique qui est utilisé pour la régénération On estime en conséquence que le coût du contrôle de périphérique, dans le système conforme à l'invention, est réduit de presque 50 %, par rapport aux systèmes antérieurs o la fonction de régénération est assurée par le processeur de périphérique. On notera également que le nombre de fils de grande longueur 35 vers les unités périphériques est faible, puisqu'il y a multiplexage temporel des voies de données affectés aux diverses unités périphériques sur un groupe de ligne, ce qui réduit la diaphonie et accroît la fiabilité, tout en bénéficiant des avantages de voies logicielles. 18 2548506 On a donc évité les inconvénients des systèmes antérieurs et on a, en même temps, obtenu les avantages souhaités. Il est bien entendu que la description qui précède a été faite à titre d'exemple non-limitatif et que des variantes peuvent être 5 envisagées sans, pour cela, sortir du cadre de l'invention et des revendications annexées. REVENDICATIONS 1) Système de contr 8 le de périphériques pour système de commutation de signaux numériques, caractérisé en ce qu'il comporte: (a) des moyens ( 1) pour recevoir des signaux de commande d'unité périphérique sur un bus parallèle, depuis le système de commutation, (b) une pluralité de lignes série, chacune utilisée pour le transfert par voies de signaux à multiplexage temporel, (c) des moyens de commutation ( 6) pour transférer des signaux en provenance du bus parallèle dans des voies prédéterminées, sur des lignes prédéterminées, pour transmission vers les unités périphériques 10 ( 0-15), chaque unité périphérique étant donc affectée à une voie de l'une des lignes, et le nombre d'unités périphériques étant un multiple du nombre de lignes. 2) Système selon la revendication 1, caractérisé en ce que les moyens de commutation ( 6) se composent d'au moins une matrice de 15 commutation combinée temporelle et spatiale, avec bus d'entrée parallèle pour liaison au bus parallèle et une pluralité de lignes de sortie à multiplexage temporel pour liaison aux unités périphériques. 3) Système selon la revendication 2, caractérisé en ce que la matrice de commutation comporte une mémoire ( 102) pour enregistrement 20 desdits signaux de commande, et un microprocesseur ( 107-120) pour contr 8 ler le fonctionnement de la matrice de commutation, par l'intermédiaire duquel ces signaux de commande sont lus dans la mémoire et transmis sur des voies prédéterminées de lignes prédéterminés pour réception par des unités périphériques prédéterminées. 4) Système selon la revendication 1, 2 ou 3, caractérisé en ce qu'il comporte, en outre, une pluralité de lignes série, chacune étant affectée au transfert de signaux de contr 8 le multiplexés dans le temps et divisés en voies, reçus des unités périphériques, les signaux en provenance d'un périphérique donné étant limités à une voie, les 30 moyens de commutation étant conçus pour traduire ces signaux de contr 8 le en provenance des unités périphériques et les appliquées au bus parallèle, pour transmission à un contrôleur du système de commutation numérique. ) Système selon la revendication 1, 2 ou 3, caractérisé en ce 35 qu'il comporte, en outre, une pluralité de lignes série, chacune étant 2548506 affectée au transfert de signaux de contr 8 le multiplexés dans le temps et divisés en voies, reçues des unités périphériques, les signaux en provenance d'un périphérique donné étant limités à une voie, les moyens de commutation étant conçus pour traduire ces signaux de 5 contr 8 le en provenance des unités périphériques et les appliquées au bus parallèle, pour transmission à un contrôleur du système de commutation numérique, et un ensemble d'émission-réception ( 228) étant relié au bus parallèle ( 233) pour recevoir des signaux par les lignes série, en provenance d'un contrôleur du système de commutation 10 principal et les appliquées au bus parallèle, et pour recevoir des signaux en provenance du bus parallèle et les transmettre par une ligne série vers un contrôleur du système de commutation numérique. 6) Système de contr 8 le de périphérique pour système de commutation, caractérisé en ce qu'il comporte: (a) des moyens pour recevoir et transmettre des signaux de contr 8 le destinés à et/ou en provenance d'une pluralité d'unités périphériques ( 0-15) (b) des moyens pour recevoir et transmettre des signaux d'information destinés à et/ou en provenance de ces unités périphé20 riques, (c) au moins un réseau de commutation de périphérique à division combinée temporelle et spatiale ( 238 à 240,254,255) mettant en liaison les moyens de réception et transmission des signaux de contr 8 le et les moyens de réception et transmission des signaux d'information, (d) une pluralité de lignes (PCSO 0-23, CCSI 0-23, PCSI 0-15, CCSO 0-15, DATA IN-OUT) reliées au réseau, chacune affectée au transfert d'une pluralité de voies de transmission de données série divisés temporellement, pour les signaux de contr 8 le et d'information destinés à et/ou en provenance d'un groupe d'unités périphériques, les 30 voies étant affectées aux unités périphériques à raison d'une unité par canal. 7) Système selon la revendication 6, caractérisé en ce que le réseau de commutation est associé à des émetteurs-récepteurs ( 228) pour recevoir et transmettre les signaux de contr 8 le, à un processeur 35 ( 229) pour commander le réseau de commutation, à un système au bus parallèle pour interconnexion des émetteurs-récepteurs, du processeur et du réseau de commutation, avec des moyens pour recevoir et transmettre les signaux de contr 8 le, par l'intermédiaire du réseau de 21 2548506 commutation et du système du bus, entre les émetteurs-récepteurs et les unités périphériques, sous le contrôle du processeur. 8) Système selon la revendication 7, caractérisé en ce qu'il comporte une pluralité de liaisons avec voies de transmission de 5 données série divisés temporellement, pour recevoir et transmettre les signaux d'information entre le réseau de commutation de périphérique et un réseau de commutation de signaux d'information, pour ledit système de commutation. 9) Système selon la revendication 8, caractérisé en ce que le 10 réseau de commutation comporte deux sous-réseaux distincts temporels et spatiaux ( 254,255), l'un de ces sous-réseaux étant relié entre les liaisons précitées et une pluralité de liaisons de transmission de données série divisée dans le temps, pour commutation des signaux d'information et étant associé à une interface de bus parallèle reliée 15 au contrôleur pour en recevoir les signaux de contrôle de sous-réseau qui lui sont destinés, l'autre sous-réseau étant associé à une interface de bus parallèle reliée au contrôleur par le système précité au bus parallèle et étant également reliée à une pluralité de liaisons de transmission de données de contrôle entre les unités périphériques 20 et les émetteurs-récepteurs, sous le contrôle du contrôleur. ) Système selon la revendication 9, caractérisé en ce que l'un des sousréseaux se compose d'au moins un commutateur de données à combinaison temporelle et spatiale, avec des moyens pour enregistrer les signaux d'information ( 102), des moyens pour enregistrer des 25 signaux de contrôle de réseau ( 107), et d'autres signaux reçus par l'interface de bus parallèle, et des moyens pour lire cycliquement les signaux d'information enregistrés, et les appliqués aux liaisons de sortie prédéterminées, dans les voies temporelles prédéterminées par les signaux de contrôle enregistrés. 11) Système selon la revendication 10, caractérisé en ce que le commutateur dans le sous-réseau précité comporte des moyens pour transférer certains des autres signaux précités sur des liaisons de sortie prédéterminées, dans des voies temporelles prédéterminées par les signaux de contrôle enregistrés.