Brevet FR2552904A1 — publié le 19850405

La présente invention concerne un processeur de calculs numériques comprenant en particulier un processeur arithmétique "série-séquen,tiel" pour le traitement de signaux numérisés. Un processeur arithmétique éxécutant une fonction Y=f(A1,A2,A3,..A@...Am,X@@...X@@ ..Xm@) avec A1..Am m variables paramètres,prenant des valeurs modifiables au cours du temps, Xm, m' variables d'entrée, prenant chacune des valeurs différent au cours du temps, et Y le résultat est dit "série-séquentiel" "pipe-line" dans la terminologie anglo-saxonne, si l'éxécution du calcul de la fonction est de composée en E étapes successives séparées les unes des autres par des bascules de mémorisation temporaire d'horloge d'inscription H de période T. Un tel processeur présente les avantages suivants: -execution simultanée de E calculs1 chaque calcul portant sur des valeurs différentes données aux entrées Xj et aux paramètres Ai, in troduits au rythme de H et simultanément pour un même calcul, -Temps d'éxécution d'un calcul E fois plus grand, pour un mOme rythme de sortie des résultats1 que le temps d'execution du même calcul par un processeur arithmétique non "série-sequentiel" d'où possibilité d'utiliser des éléments logiques moins rapides, -simplicité de la conception et de l'utilisation. Aussitde telles structures de processeurs arithmétiques sont-elles utilisées dans la construction de calculateurs très puissants1utilî-: sés pour le calcul scientifiques ou la prise en compte de processus temps réel. La prise en compte d'un processeur arithmétique "série-sequentiel" par un processeur de calculs,en ce qui concerne la gestion de ces calculs compte tenu des traitements à effectuer sur des signaux échantillonnés et numérisés,necessite la connaissance des caractéris tiques suivantes du processeur arithmétique "série-sequentiel" utilisé::-la fonction Y=f(...Ai...,...Xj..) qu'il calcule -les nombres m et m' de paramètres Ai et d'entrées Xj i J -le nombre E d'étapes du calcul -le rapport entre la période d'échantillonage Tec des si- gnaux d'entrée et la période T de l'horloge d'inscription H des bascules de separation,ce rapport, devant être un entier noté q, indiquant le nombre de calculs possibles pendant une période d'échantillonage, L'utilisation d'un processeur série-sequentiel est particulièrement profitable lorsqu'il est utilisé avec un taux d'utilisation de 1, c'est à dire que les valeurs fournies aux entrées Xj sont disponibles au rythme H auquel elles peuvent être introduites.Celà est le cas, dans les réalisations actuelles lorsque les valeurs fournies aux entrées ne dépendent pas des résultats de calculs précédents éxécutés sur le meme processeur arithmétique.Par contre, si, de part la finalité des calculs, des valeurs fournies aux entrées Xj dépendent de résultats de calculs encore en cours d'éxécution dans le processeur arithmétique, alors il est necessaire d'attendre la fin de ces calculs d'où un rythme d'introduction des valeurs d'entrée inférieur à à celui possible et donc un taux d'utilisation inférieur à 1 du processeur arithmétique série-sequentiel. Ainsi, les traitements de signaux numériques représentés par des suites infinies d'échantillons notées XlîX2î Xn =(Xn) necessitent souvent -des calculs récursifs conduisant à la sortie d'une suite infinie d'échantillons résultats y1,y2,..yn..=(yn) ,le calcul de necessitant la connaissance de -des calculs itératifs,dans le cas de recomposition d'un culs élémentaires tel par exemple le calcul étant une suite d'échantillons, qui peut se avec La présente invention a pour objet de permettre l'utilisation d'un processeur arithmétique "série-sequentiel" avec un taux d'utili sation de 1 de celui-ci dès que le nombre de calculs à effectuer à l'aide de ce processeur pendant une période ddéchantlllonage Tec est au moins égal à E, nombre d'étapes de celui-ci, ces calculs concernant 1 ou plusieurs signaux numérisés indépendants les uns des autres vis à vis de ces calculs et chaque signal étant représenté par une suite infinie d'échantillons et ayant même période d'échantillonage Tecr le nombre de calculs étant le rapport entier=q entre la période Tec:: d'échantillonage et la période T de l'horloge H des bascules de séparation du processeur arithmétique, ces calculs pouvant être récursifs ou itératifs,et la répartition de ceux-ci entre chaque signal d'entrée étant quelconque; les autres avantages de l'invention sont les suivants: -Du fait de l'utilisation optimale d'un processeur arithmétique "série-sequentiel", grande quantité de calculs éxécutés en un temps !donné,-très grande souplesse d'utilisation et d'affectation de ces calculs pour des traitements très differents,concernant des signaux tindépendants,ces traitements pouvant necessiter des calculs récur XsiEs ou itératifs, -grande souplesse de sortie des suites de valeurs résultats concernant le traitement sur un signal d'entrée donné, -grande facilité de modification des paramètres des calculs. Selon l'invention,un processeur de calculs,destiné à recevo V signaux numérisés multiplexés entre eux1un signal horloge-d'ins- cription Hk de ce multiplex,un signal d'horloge Hee!-de-repérage des signaux numérisés dans ce multiplex,un signal d'horloge H de fréque ce multiple de celle de HecI destiné à fournir des signaux numérique multiplexés entre eux, chacun d'eux étant le produit d'un traitement numérique sur chaque signal numérisé d 'entrée, est caractérisé en ce qu'il comporte:: ii, -Un processeur arithmétique "série-sequentiel" de E étapes dont les bascules de séparation ont une horloge Hp d'inscription de fréquence égale à q fois celle de Hec et sous-multiple de celle de H avec q supérieur ou égal à s et à V, -une mémoire de donnéeslepi lecture/écriture destinée à rece voir les valeurs successives des signaux numérisés d'entrée, les résultats successifs du processeur arithmétique et destinée à fournir les données d'entrée du processeurs arithmétiques, -une mémoire de paramètres destinée à fournir les paramètre:: necessaires aux calculs successifs, -des moyens d'interface entre d'une part l'entrée/sortie de la mémoire de données et d'autre part l'entrée du processeur de cal. culs recevant les V signaux numérisés multiplexés, la sortie du processeur de calculs, les entrées données du processeur arithmétiquE la sortie résultat du processeur arithmétique, -des moyens d'interface entre d'une part la sortie de la mémoire de paramètres et d'autre part les entrées paramètres du pro. cesseur arithmétique, -des moyens d'adressage des deux mémoires de données et para mètres et de commandes des 2 interfaces destinés à produire 2 suite périodiques d'adresses et de commandes de période multiple de q.période de Hp et fonction de la nature des calculs à effectuer. L'invention sera mieux comprise et d'autres caractéristique: apparaitront à l'aide de la description ci--après et des dessins s'y rapportant sur lesquels: -La figure 1 représente un exemple de schéma du dispositif de calculs, i -la figure 2 représente un exemple synoptique d'un prouesse arithmétique "série-sequenciel", -la figure 3 représente des tableaux explicatifs des principes de l'invention concernant un exemple de réalisation spécifiant le nombre V de signaux et le traitement à faire sur chaque signal, et ce compte tenu de l'exemple de processeur arithmétique décrit d'après la figure 2, -les figures 4 et 5 représentent un mode de réalisation des moyens d'interfaces entre les 2 mémoires et les entrées/sorties du processeur de calculs ou du processeur arithmétique, -la figure 6 représente un mode de réalisation des moyens de génération d'adresses et de commandes vers les 2 mémoires et -interfaces dans le cas de l'exemple d'utilisation décrit d'après la figure 3. Sur la figure l,I'ensemble 1 représente le processeur arithmétique série-sequentiel recevant le signal 106,horloge Hp 4'inscription des bascules de séparatFionfournie par l'ensemble 2 mentionné ci-après, le signal 116 constitué des m' entrées Xj four ni par le sous-ensemble 31 mentionné ci après, le signal 118 constitué par les m paramètres Ai fourni par le sous-ensemble 41 mentionné ci après, et fournissant le signal 117, valeur Y des résultats des calculs successifs, au sous-ensemble 31,au rythme de Hp signal 106,1'ensemble 2 représente les moyens d'adressage et de commandes, 1 recevant le signal 103,horloge H,de la borne d'entrée H du dispositif de calculs, le signal 104, horloge Hec ,de la borne d'entrée Hec du dispositif de calcudsénter$iegnal 105,horloge Hv d'inscription du mul tiplex de la borne/Hv du dispositif de calculs,et fournissant le signal 107,commandes vers le sous-ensemble 31,le signal l08,indica- tion de lecture/écriture vers ler sous-ensemble. - -- 32,le signal 109,- adresses successives vers le sous-ensemble 32,le signal 111 des commandes vers le sous-ensemble 41 et le-signal 112, adresses successives vers le sous-ensemble 42, l'ensemble 3 comprend le sous-ensemble 32 représentant la mémoire en lecture/écriture. contenant les données d'entrée et de sortie du processeur arithmétique, recevant le signal 109, suite d'adresses fourni par ensemble 2,et le signal 108,ordre de lecture/écriture fourni par l'ensemble 2/en synchronisme avec les adresses, son entrée/ sortie données étant relié au sous-ensemble 31 par le signal 110, le sous-ensemble 31, interface entre d'une part le signal 110 de la mémoire 32, et d'autre part le signal lOl,V signaux numérisés d'entrée multplexés notés respectivement (en)1,(en)2,...(en)v..(en)v en provenance de la borne d'entrée En du dispositif de calculs, le signal 1171 valeur Y des résultats de calcul fournis par le processeur arithmétique l,le signal 116,mentionné ci-avant, le signal de sortie 102,vers la borne de sortie S du dispositif de calculs et 1 v contenant les v signaux de sortie multipléxés notés (sn)-,...(sn) ...(sn)v correspondant aux traitements éffectués sur les signaux d'entrées (en) v ,et recevant de plus les signaux 107 fournies par l'ensemble 2 et mentionnés ci-dessus, l'ensemble d comprend le sous-ensemble 42 représentant la mémoire en lecture/écriture contenant les paramètres de calculs pour le processeur arithmétique,recevant le signal 112,suite d'adresses fournie par l'ensemble 21et le signal 114 d'ordre d'écriture, four- ni par l'ensemble 5 mentionné ci-après en synchronisme avec l'adrets se où est mémorisé le paramètre à modifier, son entrée/sortie données 113 étant relié au sous-ensemble 41 et à l'ensemble 5,et le sous en semble 41,interface entre d'ure part l'entrée/sortie 113 de la mé moire 42,et d'autre part le signal 118 composé des m entrées paramètres A. fournies au processeur arithmétique l,et recevant de plus le signal 111 de commandes fourni par l'ensemble 2, l'ensemble 5 est l'organe de mise à jour des valeurs des paramètres de calculs et ne fait pas partie de l'invention::il est représenté dans le but de rendre plus clair la possibilité d mise à jour des valeurs de paramétrestdans ce but, il reçoit de l'ensemble 2 le signal 112, suite d'adresses,et fourni à la mémoire 32 un signal d'écriture 114 au moment où l'adresse correspond au paramètre à modifier, cette nouvelle valeur se substituant à l'ancienne sur le signal 113 vers l'interface 41 et étant écrite au même moment dans la mémoire 42. La figure suivante montre un exemple synoptique du processeur arithmétique "série-sequentiel" 1 éxécutant la fonction Y=X1+A1.X2+A2.X3 en 4 étapesOSur la figure 2,où les mêmes repères que sur la figure 1 concernent des signaux identiques, le signal d'entrée 116,en provenance de l'ensemble 31, est en fait composé, selon l'exemple de fonction réalisé par le processeur, de 3 signaux 1161,1162,1163 correspondant respectivement aux variables d'entrée X1,X2,X3 du processeur, qui sont recopiés par le circuit 11 composé de bascules d'horloge d'inscription Hp, signal 106,les si gnaux de sortie 1001,1002,1003 de ces bascules étant la recopie respective de 1161,1162,1163 au front montant de Hp, le signal 118,en provenance de l'ensemble 41,est en fait composé de 2 signaux 1181 et 1182,correspondant aux paramètres A1 et A2 du processeur,qui sont recopiés par le circuit 15 composé de bascules d'horloge Hp, les signaux de sortie 1004 et 1005 des bascules étant la recopie de 1181 et 1182 au front montant de Hp, les circuits 16 et 17 sont des multiplieurs recevant respectivement les signaux 1002,1004 et 1003,1005 et fournissant les résultats sur respectivement les signaux 1006 et 1007, le circuit 12 est composé de bascules d'horloge Hp, ayant les signaux 1001,1006 et 1007 en entrée, ses signaux de sortie 1008,1009 et 1010 étant les recopies respectives des entrées au front montant de Hp, le circuit 18 est un additionneur recevant les signaux 1009 et 1010 et fournissant le résultat sur le signal 1011, le circuit 13 est composé de bascules d'horloge Hp, ayant les signaux 1008 et 1011 en entrée, les signaux de sortie 1012 et 1013 étant la recopie des entées au front montant de Hp, le circuit 19 est un additionneur recevant les signaux 1012 et 1013 et fournissant le résultat sur le signal 1014, le circuit 14 est composé de bascules d'horloge Hp, ayant le signal 1014 en entrée, son signal de sortie 117,sortie du processeur, étant la recopie de 1014 au front montant de Hp. La figure suivante, figure 3,sont 2 tableaux servant de supports à un exemple de succession des calculs et donc de gestion des ;mémoires et interfaces 32,42,31 et 41 dans le cas du processeur série-sequentiel décrit d'après la figure 2 et pour effectuer 1' exemple suivant de traitements:: -d'une part, sur la borne En d'-entréojau dispos tif arrivent 3 signaux numérisés notés (en)l,(en)2 et (en)3 et dont chaque valeur échantillon est noté en1, en2 et en3, d'horloge d'échantillonage Hec de période Tec et de fréquence 48 kHz, signal 104,et multipléxés entre eux à l'aide de l'horloge Hv de fréquence 48.3=144 kHz,signal, 105, -d'autre part, le nombre total de calculs q pouvant être éxécutés par le processeur arithmétique en une période Tec est fixé; à 65,d'où une horloge Hp, signal 106,de fréquence égale à 48.65=3.12 MHZ -d'autre part,l'horîoge H, signal 103,a une fréquence égale à 4 fois celle de Hp soit 12,48 MHz,l'utilité de ce dernier rapport apparaissant ci-après au niveau de la prise en compte des 3 données d'entrée X1,X2 et X3 et de la sortie Y du processeur arithmétique ainsi que des 2 paramètres A1 et A2 necessaires à chaque calcul, -d'autre part, le traitement effectué sur le signal (en) est un filtrage numérique composé de la mise en cascade de filtres du 2. ordre necessitant chacun les 2 calculs suivants:: noté i1 par la suite noté Bi par la suite avec yn=en ,l'indice n indiquant le temps et i le rang du filtre dans la mise en cascade; pour le calcul noté A#, les variables d'entrée X1,X2 et X3 ont respectivement pour valeur Y#, u# et u#, les variables para- mètres Al et A2 ont respectivement pour valeur -bli et -b2i, la variable de sortie Y prend pour valeur un;; pour le calcul noté Bnl,les variables d'entrée X1,X2 et X3 ont respectivement pour valeur u#, u# et u#, les variables para mètres A1 et A2 ont respectivement pour valeur ali et ali, la variable de sortie Y prend pour valeur 28 calculs, parmi les 65, sont affectés à ce filtrage, ce qui permet une synthèse cascade composé de 14 filtres avec donc y#=s# -d'autre part, le traitement effectué sur le signal # est un filtrage numérique composé de la mise en parrallèle de filtres du 2. ordre, chacun necessitant les 2 calculs suivants:: noté An2 par la suite noté Bn2 par la suite la svnthèse parrallèle se traduisant nar le calcul calcul pouvant se décomposer en calcul itératif suivant: avec pour chaque calcul une affectation des variables X1,X2,X3,Y,A1 et A2 similaire à celle ci-dessus, avec toutefois pour les calculs B# et C# la variable X1 ayant une valeur nulle; 23 calculs parmi les 37 restants sont affectés à ce filtrage, ce qui permet une synthèse parrallèle composée de 9 filtres du 2. ordre donc avec s#=z# -d'autre part le traitement effectué sur le signal (en)3 est un filtrage numérique composé de la mise en cascade de filtres non récursifs du 2.ordre,chacun necessitant l'unique calcul suivant: noté Ai par la suite les 14 calculs restants sont affectés à ce filtrage,ce qui permet du 2.ordre avec Il existe un grand nombre possible de succession des calculs et de gestion des résultats des calculs définis ci-dessus pour les traitements pris en exemple. La méthode pour déterminer une possibilité est soumise aux contraintes suivantes -d'une part, à une contrainte impérative qui est qu'un calcul ne peut commencer que si les valeurs correspondantes à donner aux variables d'entrées X. sont disponibles,c'est à dire, soit qu'elles sont encore mémorisées dans la mémoire 32, soit qu'elles viennent d'être calculées par le processeur, soit qu'elles sont disponibles sur la borne d'entrée En, -d'autre part, les accès à la mémoire 32,gérés par le sous ensemble 31, doivent être minimisés et ce compte tenu du calcul à commencer à chaque période Tp de l'horloge Hp, signal 106,et pour lequel des valeurs à affecter aux variables Xj doivent autre lues, compte tenu de la valeur de la variable de sortie Y du processeur du calcul qui vient de se terminer et qui doit être en général mé- morisée dans la mémoire 32, compte tenu d'une entrée e,v=l,2 ou 3, arrivant au rythme de Hv, signal 105, et qui doit etre prise en compte sans répétition ou omission. et en général mémorisée dans la mémoire 32,compte tenu enfin d'une sortie s#,v=1,2 ou 3, qui doit en général avoir lieu aussi régulièrement que possible pour être prise en compte sans répétition ou omission par l'horloge Hv,l'ordr 12 de sortie devant être le meme que celui d'entrée,à savoir s#,s# puis s# et ce quel que soit la quantité de calculs affectée à chaque signal (en)v. La prise en compte de contrainte/et souhaits mentionnés ci-dessus conduit aux décisions suivantes: -pour le signal (en)1, et pour une méme valeur de n, la succession des calculs est necessairement la suivante: A# puis B#,A#,B#,...A#,B#,...A#,B# - pour le signal (en)2, et pour une même valeur de n, la succession des calculs est necessairement la suivante: A# puis B#,C#,A#,B#,A#,B#,C#,...A#,B#,C# pour le signal (En)3, et pour une même valeur de n, la succession des calculs est necessairement la suivante: A# puis A#,.....A#....A# -il y a au plus 4 accès à la mémoire 32 pendant une période de l'horloge Hp, chacun de ces accès ayant une durée égale à la tériode de l'horloge H, signal 103: dans le cas général, 3 accès lectures pour acquérir les 3 valeurs d'entrée à affecter à X1,X2 et X3 pour le calcul suivant et un accès écriture pour mémoriser si necessaire la valeur résul tat dans Y du calcul qui vient de se terminer, dans le cas où la valeur Y est à prendre en compte immédia tement pour le calcul suivant et doit être affectée à une entrée X. J alors cette prise en compte se fait en même temps que la mémorisation éventuelle de cette valeur, dans le cas où une entrée e# est à mémoriser, alors elle doit être affectée en même temps à une entrée Xj pour le calcul correspondant, dans dans le cas où une sortie 5n a lieu et sachant que la valeur de sortie est toujours le résultat d'un calcul, alors cette sortie a lieu dès que la valeur est disponible à la sortie Y du processeur,en même temps que la mémorisation éventuelle de celle-ci. -La succession des calculs correspondant à 3 valeurs suc lessives en1,en2 et e3 des 3 signaux d'entrée, n tenant compte de la succession des calculs définie pour chaque signal (en)V et pour une m8me valeur de n, tenant compte également que, pour éviter toute @@mission et répétition dans la prise en compte de e# et dans la sortie de S#, celles-ci soient faites à un rythme régulier proche de celui de Hv,signal 105, est definie ainsi et représente sur le tableau 3-A: -les 65 calculs ont un rang de O à 64,s'éxecutent dans cet ordre pour un même indice n et se répètent ensuite, -une prise en compte régulière des signaux e# est permise par la disposition suivante: le premier calcul concernant le signal le premier calcul concernant le signal le premier calcul concernant le signal -une sortie régulière et dans l'ordre correspondant aux entrées est permise par la disposition suivante: i les derniers calculs B#,C# et A# correspondant respectivement aux signaux (en)v,v=1,2 puis 3, ont pour rang reapectif 64,21,43; si dans un cas de traitement à effectuer sur un signal (en) v un seul calcul est nécessaire, alors son rang est déterminé par la régularité de prise en compte des entrées et la valeur de sortie est prise en compte à la fin du calcul correspondant; -les calculs, autres que le premier et le dernier s'ils éxistent,pour chaque signal sont rangés de la manière suivante en considérant en premier les calculs pour le signal (en) 1:: B#,A#,B#,..etc son rangés aux rangs 1,2,3,4,.... jusqu'au rang 20 pour le calcul A#, pui repris aux rang 23,24,25,.. jusqu'à 28 pour A#, puis les calculs correspondant au signal (en) : B#,C#,A#,B#,...sont rangés aux rang 29,30,31,... jusqu'au rang 42 pour le calcul B#, pui repris aux rangs 45,46 jusqu'au rang 51 pour Bn92,puis les calculs correspondant au signal (en) : A#,A#,... sont rangés aux rang 52,53,54,..jusqu'à 63 pour A# Bien entendu, compte tenu des mêmes éxigences,d'autres successions de calculs sont possibles en considérant par exemple dans l'ordre (en) 3 puis (en) 1 et (en)2; -la succession des calculs à l'intérieur du processeur arithmétique "série-sequentiel doit tenir compte: de la succession des calculs définie ci-dessus et correspondant à 3 échantillons successifs e#,e# et e#, de la necessité qu'un calcul ne peut se faire que si le résultat du calcul précédent dans la succession définie ci-dessus est disponible (par exemple, pour un même indice n, le calcul A# de rang 59 n'est possible que si le résultat y# du calcul A# de rang 58 est disponible) du souhait qu'un échantillon e#, v=1,2,3 doit être pris en compte v aussi régulièrement que possible, et qu'un résultat 5n doit sortir aussi régulièrement que possible;; tenant compte des necessités et souhaits rappelés ci-dessus,la sucession des calculs à l'intérieur du processeur peut être définie ainsi en mentionnant les calculs par leur rangs,de 0 à 64, sans les différencier quand ils se rapportent à des indices n différents, E étant le nombre d'étapes du processeur arithmétique série-sequen- tiel utilisé:: 2 calculs de rang successifs,et concernant donc une valeur identique de l'indice n, sont séparés par E coups d'horloge Hp, signal 106,ce qui assure dans tous les cas la disponibilité du résultat du calcul précédent dans la succession définie sur le tabeau 3-A, pour le calcul suivant si necessaire, pour préserver la régularité de prise en compte des échantillons e# et résultats s# pour des valeurs successives de n, 2 calculs successifs dans le processeur arithmétiques ont une différence de rang, le rang étant défini modulo 65 et la différence toujours posi tive,a peu près égale à la partie entière de (65+1)/E,les calculs 1successifs dans le processeur étant pour des indices n différents; ainsi,pour E=4,la différence de rang choisie entre 2 calculs successifs est alternativement 16 et 17 et la succession des calculs à l'intérieur du processeur est représentée par la suite de nombres ci-après se lisant de haut en bas et de gauche à droite sur 4 lignes 0 1 2..5..11..15..22..27..32..37..44..48..54..59..0 1 2..5.... 17 18 19.22..28..32..39..44..49..54..61...0...6..11.17 18 19.22..... 33 34 35.38..44..48..55..60...0...5..12..16..22..27.33 34 35.38.... 50 51 52.55..61...0...7..12..17..22..29..33..39..44.50 51 52.55..... soit donc l'ordre suivant 0,17,33,50,1,18,34,51,2 qui est une suite de nombre de période égale au plus à q.E,soit ici 260 périodes -Tp,et qui est ici égale à 130 périodes de Tp; d'après cette suite,lors de la prise en compte de en pour le calcul A# de rang 0, le traitement successif à la prise en compte de e# en est au calcul de rang 15 inclu, le calcul de rang 16 étant en cours, et les résultats u# à u# et y# à y# ont été calculés et mémorisés pour autre utilisés par les calculs se rapportant aux échantillons d'indice n et n+l,les traitements successifs aux prise en compte de e# et e# ont leurs calculs jusqu'à l'avant dernier inclu terminés et leurs résultats mémorisés pour être utilisés pour les calculs d'indice n supérieur,le traitement successif à la prise en compte de e# se termine et s#, résultat du calcul B#,1 de rang 64 est disponible à la sortie Y du processeur et est pris en compte dans la m & e période Tp de la prise en compte de e# la même description peut etre faite pour les calculs concernant les signaux (en)v,v=2 et 3,et l'avancement des traitements des échantillons antérieurs lors de la prise en compte des échantil- lons suivants;; de fait, la succession des calculs dans le processeur arith-- métique "série-sequentiel" ainsi définie entraîne un entrelacement des calculs relatifs à des traitements concernant des échantillons successifs, les traitements relatifs à des échantillons plus anciens étant plus avancés que les traitements relatifs à des échantillons plus récents, et leurs résultats intermédiaires étant mémorisés et rendus disponibles,grace au procédé de gestion des résultats 1 décrit ci-après, pour les calculs ultérieurs des traitements relatifs aux échantillons plus récents et futurs; ; la gestion des résultats de chaque calcul se traduit-par la suite d'adresses à fournirc à la mémoire 32 à raison de 4 adresse ses au plus par période Tp, correspondant aux 4 accès éffectués dans une période Tp, pour fournir les données aux entrées Xj du processeur pour un calcul qui va commencer, et pour mémoriser si necessaire le résultat d'un calcul venant de se terminer et les échantillons successifs e : cette gestion des résultats obéit aux éxigences suivantes:: elle doit respecter la succession des calculs dans le processeur définie ci-avant, elle doit sauvegarder tout résultat necessaire à un calcul ultérieur, elle doit minimiser la capacité mémoire necessaire et pour celà remplacer par un résultat tout résultat antérieur qui ne sera plus utilisé, elle doit minimiser la période de la suite d'adresses à générer, cet- te période étant liée à la période de la suite de nombres décrivant, la succession des calculs dans le processeur définie ci-avant,à l'ordre des calculs récursifs, les calculs Anl étant par exemple du 2.ordre,et au temps de disponibilité necessaire de certains résultats ou données d'entrée (par exemple celui doit être disponi-' ble pour les calculs A# à A#), et étant necessairement multiple de la période de la suite de nombres décrivant la succession des calculs dans le processeur, soit dans l'exemple pris 130 périodes Tp; c'est ensuite l'éxamen de chaque calcul et de leur succes- sion qui détermine la période de la suite d'adresses ainsi que la capacité de la mémoire 32 utilisée,cet examen se résumant à la question de savoir,si le résultat d'un calcul est utilisé comme donnée d'un calcul ultérieur,à quelle adresse il doit autre mémori si en remplacement d'un résultat antérieur devenu inutile,résultati concernant le même signal d'entrée (en)v; concernant les calculs A# et B#, i=1 à 14, correspondant au signal (en)1, l'échantillon e# et les résultats y# n'étant utili sés qu'une seul fois et immédiatement par les calculs A#,B# et A# étant sé-parés de 4 périodes Tp, ne sont pas mémorisés, les résultats ui étant utilisés ultérieurement dans les calculs -i Bi Anl pour des valeurs n+l,n+2 de n et dans les calculs Bnl pour des valeurs n,n+1,n+2 de n, peuvent être mémorisés à la même place que u#, sauf u# car, lorsque celui-ci est calculé, les calculs B# d'indice n-l et n-2 ne sont pas 'faits, le rang du calcul A14 étant 14 nl 28 et celui de B14 étant 64, ce qui fait que un ne pouvant être stocké à la place de u#, u#,..u#, sera stocké à la place de u# au lieu de u# pour avoir une période de la suite d'adresse au plus multiple de 65.6=390 période Tp, la capacité mémoire necessaire est de 13.3=39 mots pour mémoriser u# à la place de u#, i=1 à 13, mots d'adresse 0,1,2 pour u#,u# et de @o@@@@@ @e @et d'adresse @ pour u1 mte d'adresse @ Un 2 et de nouveau le mot d'adresse 2 pour un+l,mots d'adresse 3,4, 5 pour u#,u#,u# et de nouveau le mot d'adresse 5 pour u#, etc.. et ce jusqu'aux mots d'adresses 36,37,38 pour u#,u#,u# et de nouveau 13 le mot d'adresse 38 pour un+1 # de 6 mots pour stocker un la place de un ,mots d'adresses 39 à 44 le mot d'adresse 44 pour stocker u#,43 pour u# etc..... Le même raisonnement peut être utitlisé pour déterminer capacité mémoire et adresses necessaires aux traitements des 2 autres signaux, ainsi, pour les traitements des 3 signaux (en)v, 124 mots mémoires sont necessaires et la suite d'adresses à fournir à la mémoire 32 est de période égale à 65.6=390 périodes de Hp;; le début de cette suite d'adresses est représentée sur le tableau 3-B comprenant 4 lignes et se prolongeant ensuite sur les 4 lignes suivantes, dans lequel la 1 ligne contiend les numéros 0,1, 2,3 des 4 périodes T de l'horloge H pendant une période Tp, la 2. ligne contiend le numéro de 0 à 389 de la période Tp de la suite, la suite d'adresses se répétant identique à elle-même toutes les 390 périodes Tp,la 3. ligne indiquant,pour chaque période Tp,en premier le rang du calcul qui débute et en deuxième le rang du calcul qui se termine,chaque rang ayant un indice n,n+1,n-1,n-2,... selon celui du résultat, par exemple 17 correspond au calcul B#,1 soit Y#=u#+a1i.u#+a2i.u#, la 4. ligne indiquant les 4 adresses d'accès à la mémoire 32 fournies à chaque période Tp,la lettre X indiquant qu'elle est arbitraire s'il n'y a pas d'accès,dans le cas par exemple où un résultat n'est pas mémorisé et est immédiatement réutilisé;; de plus,pour éviter toute omission ou répétition dans la prise en compte des signaux (en) et (sn)V,la période de la suite d'adresses étant de 390 périodes Tp,la période de Hec étant de 65 périodes Tp,et les prises en compte des échantillons ou résultats e# et s# se réalisant aux périodes de numéro 0,21,46 pour respecti vement e# s#,v=1,2 puis 3, puis 63,88 et 109 pour e# s#,v=1,2 puis 3,etc...,la suite d'adresses doit être synchronisée au rythme de Heu, par exemple de tel maniere que le front montant du signal Hec, correspondant à l'arrivée d'un échantillon en et à la sortie d'un résultat s#,ait lieu pendant la période 54,119 etc.. de la suid'adresses, enfin, la suite d'adresses à fournir à la mémoire 42 de paramètres est simple à determiner, les paramètres étant carractéristiques de chaque calcul,d'après le rang de ceux ci sur le tableau 3-A;chaque calcul necessitant 2 paramètres, la capacité mémoire necessaire est de 130 mots et 2 accès mémoire 42 sont necessaires par période Tp de l'horloge Hp. La figure suivante montre un exemple de réalisation de l'en semble 3 comprenant la mémoire 32 et les moyens d'interface 31. Sur la figure 4,où les mimes repères que sur la figure 1 et 2 concer nent des signaux et organes identiques, le signal 107 en provenance de l'ensemble 2 est en fait composé de 8 signaux de commandes 1071 à 1078 qui seront explicités ci-après,le circuit 311 est un ensemble de portes recevant le signal d'entrée 101 de la borne d'entrée En du processeur de calculs contenant,dans l'exemple pris, les 3 signaux (en)V,v=1,2 et 3,et le signal de commande 1075,et dont les sorties forment le signal 110 qui est la recopie du signal 101 lorsque le signal 1075 est au niveau logique 0,et sont neutralisées en haute impédance lorsque le signal 1075 est au niveau logique 1, le circuit 312 est un ensemble de registres mémoires recevant sur leurs bornes d'entrée le signal 110 et sur 2 bornes de commandes -le signal 1077 de remise à zero des sorties 1161,lorsqu'il est au niveau logique 0,et le signal 1071 qui, au niveau logique 0, rend transparent les registres, le signal 1161 étant alors égal au signal 110,et qui, au niveau logique l,vérouille en sortie 1161,l'état logis que des entrées recevant le signal 110 au moment de la transition i de 1071 du niveau logique 0 au niveau logique 1, les circuits 313,314,316 sont identiques au circuit 312 à ceci près que leurs bornes de remise à zéro sont toujours au niveau logique 1, que leurs signaux de sortie sont respectivement 1162,1163,1101 et leurs signaux de vérouillage respectivement 1072,1073 et 1076, le circuit 315 est identique au circuit 311,à ceci près qu'il reçoit en entrée le signal 117,et un signal de commande 1074 ayant même effet sur le circuit 315 que le signal 1075 sur le circuit 311, le circuit 317 est composé de bascules d'horloge d'inscription le signal 1078,ayant le signal 1101 en entrée, le signal de sortie 102 vers la borne de sortie S du dispositif étant la recopie de 1101 'au front montant de 1078, le signal 108,en provenance de l'ensemble 2, est en fait composé du signal 1081 de commande de lecture, au niveau logique l,ou d'écriture au niveau logique 0,de la mémoire 32,et du signal 1082 de commande de sélection de la mémoire 32,qui neutralise les entrées sorties depa mémoire 32 en haute impédance lorsqu'il est au niveau logique 1. La figure suivante montre un exemple de réalisation de l'ensemble 4 comprenant la mémoire de paramètres 42 et les moyens d'interface 41 Sur la figure 5,où les mimes repères que sur la figure 1 et 2 concernent des signaux identiques, le circuit 411 est composé de bascules d'horloge d'inscription le signal 111, ayant le signal 113 en entrée, le signal 1181 de sortie étant la recopie du signal 113 au front montant de 111, et le signal 1182 étant identique au signal 113. La figure suivante montre un exemple de réalisation de l'ensemble 2.Sur la figure 6,où les mêmes repères que sur les figures 1,4,5 concernent des signaux et organes identiques, le circuit 201 est un diviseur d'horloge par 2 et 4, recevant de la borne H d'entrée du dispositif l'horloge H, signal 103,et fournissant l'horloge Hp, signal 106, synchrone de H mais de période Tp 4 fois plus grande que celle de H,le signal lii, horloge identique à Hp mais en opposition de phase par rapport à celle-ci, le signal 20021 horloge identique à Hop, mais ayant un retard T, période de H, par rapport à celle-ci,le signal 2004,horloge de fréquence moitié de celle de H, le circuit 202, comprenant un diviseur d'horloge,recevant de la borne Hec du dispositif l'horloge Hec,signal 1041 de période Tecîsvnchrone de H,le signal 106,Hp,et fournissant le signal 2001,an niveau logique un o pendant une période Tp,à partir d '/front montant de Hec,synchron à Hp et de période 6.TeC ,pour l'exemple de traitements pris, soit 6.65=390 fois la période Tpî le circuit 203 est un compteur de période d'horloge, ayant une entrée horloge recevant Hp, signal 106, et une entrée de remise à zéro rece-- vant le signal 2001,et fournissant le signal 2003,sur 9 conducteurs, représentant en binaire, les numéros 0 à 389 des périodes Tp à par tir de la remise à zéro provoquée par l'état logique 0 du signal 2001,la période Tp numéro 0 succedant la période Tp pendant laquez le le signal 2001 est au niveau logique 0, le circuit 204 est une mémoire à lecture seule contenant la suite, de période 390 Tp, des états logiques des signaux de commandes 107 t 108 à appliquer à l'interface 31, recevant sur les entrées adresses d'une part le signal 2003,d'autre part les signaux 111 et 2002 dont les états logiques donnent 4 états possibles,au rythme de H, pendant une période Tp,et fournissant un signal 2005 sur 9 fils, dont le circuit 207,ensemble de bascules d'horloge H,assure la recopie par les signaux 107 et 108 au front montant de H,et dont les états logiques pour une adresse donnée somt earactéristiques d'un calcul à effectuer du point de vue de la prise en compte des si- gnaux gérés par l'interface 31,la suite des états logiques étant mémorisée de tel sorte, pour se conformer à la synchronisation définie ci-avant de la suite d'adresses à fournir à la mémoire 32 et donc des signaux de commandes correspondants, dans la mémoire 204,que le signal de sortie 2005 obtenu avec les entrées adresses toute au niveau logique 0 correspond, sur le tableau 3-B,à l'ensemble des états logiques des signaux 107,108 pour le 2 accès de la période 55 de la suite d'adresses à fournir à la mémoire 32,soit,à partir de la figure 3-A, au calcul A# de rang 63, le 2. accès pour se calcul correspondant à la lecture en mémoire 32 de la donnée Y# à affecter à l'entrée X3, le 1 accès ayant été une lecture de la donnée Yn 1 à affecter à l'entrée X2 et vérouillée dans le circuit 313,Le 3.accès étant inutilisé, et le 4.accès étant celui de la prise en compte du résultat 13 du calcul A13 venant de se terminer pour l'affecter à l'entrée X1 et pour le mémoriser dans la mémoire 32, les états logiques des signaux de commandes 107 et 108 étant alors pour ce 2.accès 0 pour 1071,1 pour 1072,0 pour 1073,1 pour 1074,1 pour 1075,1 pour 1076,1 pour 1077,1 pour 1081 et O pour 1082, les états logiques pour les périodes Tp suivantes de la suite des commandes étant déterminées de la mamie manière en considérant le calcul correspondant qui va commencer et celui qui se termine, le circuit 205 est une mémoire à lecture seule contenant la suite des adresses,de période 390.Tp,à fournir à la mémoire 32,ayant mê- mes entrées adresses que la mémoire 204,et fournissant sur 8 con ducteurs un!signal 2006, représentant une adresse à appliquer à la mémoire 32,la suite d'adressesaetant mémorisée de telle sorte dans 205,pour raison de synchronisation rappelée ci-avant, que le nombre stocké à l'adresse 0 de 205 soit l'adresse de lecture du résultat 12 n-2 dans la mémoire 32 soit le nombre 117, le circuit 208 est un ensemble de bascules d'horloge d'inscription H, recevant en entrée le signal 2006 et dont la sortie 109 est la recopie de 2006 au front montant de H, le circuit 206 est une mémoire à lecture seule contenant la suite des adresses à fournir à la mémoire 42,recevant sur les entrées adresses d'une part le signal 2003,d'autre part le signal 111 et fournissant le signal 2007,sur 8 conducteurs,représentant une adresse à appliquer à la mémoire 42, la suite d'adresses étant mémorisée de telle sorte dans 206,pour raison de synchronisation rappelée ciavant,que le nombre stocké à l'adresse 0 de 206 soit l'adresse du paramètre à fournir à l'entrée A2 du processeur arithmétique pour le calcul A13 de rang 63, n3 le circuit 209 est un ensemble de bascules d'horloge d'inscription 2004 recevant en entrée le signal 2007,et dont la sortie 112 est la recopie des entrées au front montant de 2004, le signal 1078 est, dans le cas de l'exemple de traitement pris, identique au signal 105,horloge Hv. Bien entendu, de nombreuses variantes sont possibles par rapport aux exemples décrits dans la mise en oeuvre des principes de l'invention. En particulier, le nombre de signaux (en)v à traiter et les traitements effectués sur chacun d'eux ne sont pas les seuls possibles,d'autres utilisations pouvant entraîner simplement une modification des capacités necessaires des mémoires 32 et 42,d'où des modifications de capacité necessaires des mémoires 204,205 et 206 et de la période,en nombre de période Tp, des suites d'adresses à fournir aux mémoires 32 et 42,et du signal de synchronisation 2001. De mme,pour d'autres finalitésele rythme de sortie et le nombre de signaux de sortie {-sn)V peuvent ne pas être identiques à ceux des signaux d'entrées ton)V d'où une génération particulière, du signal 1078,par exemple à partir d'une mémoire et d'un procédé d'utilisation de celle-ci identique à celui utilisé pour les mémoirs 204,205 et 206. De m & e,le nombre E=4 d'étapes du processeur arithmétique 5 "série-sequentiel" n'est pas impératif,l'influence du nombre d'éta- pes intervenant au niveau de la période, en nombre de période Tp, des suites d'adresses à fournir aux mémoires 32 et 42,d'où modification des capacités des mémoires de l'ensemble 2. De mFme,le nombre total de calculs q=65 peut varier d'où modification éventuelle,en plus de celles mentionnées ci-dessus, de ensemble diviseur 201. De même,la fonction arithmétique Y=X1+A1.X2+A2. X3 éxécutéel par le processeur arithmétique n'est pas la seule possible, une autre fonction entrainant,enplus des modifications mentionnées ci-dessus, des modifications des interfaces 31 et 41, selon le nombre d'accès aux mémoires 32 et 42 et selon le nombre de variables et paramètres de la nouvelle fonction. Enfin, le mode d'acheminement en parrallèle des données et paramètres n'est pas le seul possible, certains processeurs arithmé itiques "série-sequentiel"pouvant accepter les données et fournir les résultats en série,d'où l'insertion, sur les interfaces 31 et 41 d'étages de multiplexages et démultiplexages série-parrallèles et la disponibilité d'une horloge multiple de Hp pour se faire. REVENDICATIONS l.Processeur de calculs,destiné à recevoir V signaux numérisés multiplexés entre eux, le signal d'horloge Hv d'inscription de ce multiplex, le signal d'horloge Hec de repérage des signaux numérisés dans ce multiplex, le signal d'horloge H de fréquence multiple de celle de Hec,destiné à fournir des signaux numériques multipléxés entre eux, chacun d'eux étant le produit d'un traitement numérique relatif aux signaux numérisés d'entrée, caractérisé en ce qu'il comporte:: -un processeur arithmétique 'érie-sequentiel"(l) de E étapes dont les bascules de séparation ont une horloge d'inscription Hp de fréquence égale à q fois celle de Hec et sous-multiple de celle de H, avec q supérieur ou égal à E et à V, -une mémoire de données (32) en lecture/ecriture destinée recevoir les échantillons successifs des signaux numérisés d'entrée les résultats successifs du processeur arithmétique, et destinée à fournir les données d'entrée du processeur arithmétique, -une mémoire de paramètres (42) destinée à fournir les paramètres necessaires aux calculs du processeur arithmétiques, -des moyens d'interface (31) entre d'une part l'entrée/sor tie de la mémoire (32) et d'autre part l'entrée du processeur de calculs recevant les V signaux numérisés muîtipléxés,la sortie du processeur de calculs, les entrées données du processeur arithméti- i que et la sortie résultat du processeur arithmétique, -des moyens d'interface (41) entre d'une part la sortie de la mémoire (42) et d'autre part les entrées paramètres du processeur arithmétique, -des moyens d'adressage des deux mémoires (32) et (42) et de commandes des deux interfaces (2) pour produire 2 suites d'adret ses et de commandes périodiques,de période multiple de q.période de Hp et fonction de la nature des calculs à effectuer. 2.Processeur de calculs selon la revendication 1 caractérisé en ce que les moyens d'adressage et de commandes(2) comportent: -une mémoire de capacité suffisante pour contenir une période de la suite d'adresses à fournir successivement à la mémoire (32), -une mémoire de capacité suffisante pour contenir une période de la suite d'adresses à fournir successivement à la mémoire (42), -une mémoire de capacité suffisante pour contenir une période de la suite de niveaux logiques de commandes des moyens d 'interfaces. 3.Processeur de calculs selon la revendication 2 caractéri se en ce que les moyens d'adressage et de commandes (2) comportent un ensemble de compteurs (201-202-203) d'horloge d'inscription H et synchronisé par un signal de fréquence sous-multiple de celle de Hec dont les valeurs successives sont destinées à servir d'adresses aux mémoires contenant les suites d'adresses et de commandes. 4.Processeur de calculs selon la revendication 3 caractérisé en ce que les moyens d'interface (31) comportent: -des moyens de mémorisation temporaire (312 à 317) des données présentes sur l'entrée/sortie données de la mémoire (32), destinés à permettre la mémorisation de ces données ou à presenter une donnée de valeur nulle, sur ordre des signaux de commandes enprovenance de (2),à tout moment et jusqu'd leur prise en compte par le processeur arithmétique, ou par les .( > or-ges de sortie du processeur de calculs, -des moyens (311-315) permettant de rendre présent à tout moment, sur ordre des signaux de commandes de l'ensemble (2),sur l'entrée/sortie données de la mémoire(32),la donnée présente sur la borne d'entrée du processeur de calculs ou le résultat présent à la; sortie du processeur arithmétique. 5.Processeur de calculs selon la revendication 3 caractérisé en ce que les moyens d'interface (41) comportent: -des moyens de mémorisation temporaires (411) des paramètres présents sur la sortie de la mémoire(42),destinées à permettre la mémorisation de ces paramètres sur ordres des signaux de commandes de l'ensemble(2) à tout moment et jusqu'à leur prise en compte par le processeur arithmétique.