Brevet FR2551247A1 — publié le 19850301

La présente invention concerne une mémoire intégrée non volatile réinscriptible, un procédé de fabrication de cette mémoire et un dispositif d'écriture dans celle-ci. Elle s'applique notamment à la réalisation de dispositifs de traitement d'informations. On connait des mémoires intégrées non volatiles réinscriptibles, plus communément appelées mémoires REPRON. Ces mémoires comprennent une pluralité de transistors MOS que l'on peut rendre conducteurs par pénétration d'électrons dans les couches diélectriques isolantes séparant leurs grilles- de leur substrat semiconducteur. De telles mémoires sont effa çables en soumettant les transistors à un rayonnement ultraviolet intense et prolongé, permettant aux élec~ trons de quitter l'épaisseur des couches diélectriques. Il est alors possible de réécrire dans les mémoires considérées, c'est-à dire de programmer celles-ci de nouveau. De telles mémoires présentent les inconvénients suivants : les opérations d'effacement et de réinscription de ces mémoires s'effectuent l'une après l'autre. En outre, l'effacement d'une telle mémoire fait appel à une machine spéciale comportant une source intense de rayonnement ultraviolet et nécessite le démontage et l'extraction de cette mémoire du système dont elle fait partie puis sont remontage dans le système, une fois reprogrammée. L'effacement et la réinscription de ces mémoires connues dans l'état de la technique sont donc des opérations longues et couteuses. La présente invention a justement pour objet une mémoire intégrée non volatile réinscriptible qui ne présente pas les inconvénients précédents, notam ment en ce que son effacement et sa réécriture peuvent s'effectuer simultanément, de façon simple et très rapide, en moins d'une minute, voire en quelques secondes, sans avoir à démonter la mémoire du système dont elle fait partie. De façon précise, la présente invention a pour objet une mémoire intégrée non volatile réinscriptible, du genre de celles qui comprennent une pluralité de transistors MOS réalisés sur un substrat semiconducteur, chaque transistor MOS comprenant une couche conductrice destinée à constituer la grille du transistor et formée sur une couche diélectrique isolante, elle-meme formée sur le substrat, mémoire caractérisée en ce que chaque couche diélectrique est contaminée par des ions alcalins piégés à l'une de deux positions stables haute et basse, respectivement constituées par l'interface grille-couche diélectrique et par l'interface couche diélectrique-substrat, les deux positions correspondant à deux tensions de seuil différentes pour chaque transistor MOS, permettant de lire la mémoire au moyen d'une tension électrique appliquée aux grilles des transistors MOS et choisie dans un domaine compris entre les deux tensions de seuil. Le substrat semiconducteur peut être de type N, les transistors MOS étant alors à canal P, ou de type P, les transistors MOS étant alors à canal N. De plus, la mémoire intégrée selon l'invention peut avoir toutes sortes de configurations connues pour les mémoires MOS, par exemple une configuration de type XEPROM. La mémoire objet de l'invention est dite wréinscriptiblew ou wreprogrammable car il est possible d'effacer son contenu et de le remplacer par un autre en faisant passer les ions alcalins correspon dant à certains transistors d'une position à l'autre et en laissant éventuellement les ions alcalins correspondant à d'autres transistors à leur position, en chauffant la mémoire tout en appliquant des tensions électriques convenables entre les grilles des transistors et le substrat. Selon une caractéristique particulière de la mémoire intégrée objet de l'invention, les ions alcalins sont pris dans le groupe comprenant les ions Na+ et les ions K+. Bien entendu, d'autres ions alcalins pourraient être utilisés. La présente invention concerne également un procédé de fabrication de la mémoire intégrée non volatile réinscriptible également objet de l'invention, procédé comprenant la fabrication des transistors MOS sur le substrat, cette fabrication des transistors MOS comprenant elle-meme une étape de formation des couches diélectriques puis une étape de formation des grilles sur ces couches diélectriques, procédé caractérisé en ce qu'il comprend en outre une étape de contamination des couches diélectriques par des ions al calins après l'étape de formation des couches diélectriques. Selon un mode de mise en oeuvre particulier du procédé objet de l'invention, la contamination est réalisée en plongeant le substrat muni des couches diélectriques dans une solution liquide chauffée contenant les ions alcalins. Selon un autre mode de mise en oeuvre du procédé objet de l'invention, la contamination est réalisée en formant les grilles par évaporation d'un métal placé au contact d'un conducteur électrique chauffé par un courant électrique, le métal et/ou le conducteur (c'est-à-dire ou bien le métal ou bien le conducteur, ou bien les deux), étant contaminés par l'espèce chimique correspondant auxdits ions alcalins. La présente invention concerne enfin un dispositif d'écriture dans la mémoire intégrée non volatile réinscriptible également objet de l'invention, caractérisé en ce qu'il comprend des moyens de chauffage de la mémoire, et des moyens d'application de tensions électriques positives ou nulles entre les grilles des transistors MOS et le substrat, de telle façon que pour tout transistor MOS donné, les ions alcalins correspondants puissent passer de la position haute à la position basse ou demeurer dans cette dernière, par chauffage du transistor MOS et application simultanée d'une tension électrique positive entre la grille de celui-ci et le substrat, ou puissent passer de la position basse à la position haute ou demeurer dans cette dernière, par chauffage du transistor MOS et application simultanée d'une tension électrique nulle entre la grille de celui-ci et le substrat. Selon une caractéristique particulière de l'invention, les ions alcalins sont des ions Na+, le substrat est en silicium et la température de chauffage est de l'ordre de 1500C à 2000C. Selon une autre caractéristique particulière,les ions alcalins sont des ions R+, le substrat est en silicium et la température de chauffage est de l'ordre de 2500C à 300 C. Selon une autre caractéristique particulière, ladite tension électrique positive est de l'ordre de 1V à 5V. Enfin, selon une autre caractéristique particulière, les moyens de chauffage comprennent un élément thermo-électrique à effet Peltier. La présente invention sera mieux comprise à la lecture de la description qui suit, d'exemples de réalisation donnés à titre indicatif et non limitatif, en référence aux figures annexées sur lesquelles - la figure 1 est une vue schématique d'une mémoire intégrée selon l'invention, formée sur un substrat semiconducteur de type N et comportant une pluralité de transistors MOS se trouvant dans différents états logiques, - la figure 2 est une vue schématique de la mémoire représentée sur la figure 1, dans laquelle certains transistors ont conservé leur état logique et d'autres ont changés d'état logique, - la figure 3 est un graphique montrant la variation de la tension de seuil d'un transistor MOS faisant partie de la mémoire représentée sur les figures 1 et 2, lorsque les ions alcalins correspondants passent de l'interface grille-couche diélectrique à l'interface couche diélectrique-substrat dudit transistor, - la figure 4 est une vue schématique d'une mémoire intégrée selon l'invention, formée sur un substrat semiconducteur de type P et comportant une pluralité de transistors MOS dans différents états logiques, - la figure 5 est une vue schématique de la mémoire intégrée représentée sur la figure 4, dans laquelle certains transistors sont demeurés à leur état logique et d'autres ont changé d'état logique, - la figure 6 est un schéma montrant la variation de la tension de seuil d'un transistor de la mémoire représentée sur les figures 4 et 5 lorsque les ions alcalins correspondants passent de l'interface grille-couche diélectrique à l'interface couche diélectrique-substrat dudit transistor, - la figure 7 est une vue schématique d'un mode de mise en oeuvre particulier d'une étape fondamentale dans la fabrication d'une mémoire intégrée selon l'invention, - la figure 8 est une vue schématique d'un autre mode de mise en oeuvre particulier de cette étape fondamentale, et - la figure 9 est une vue schématique d'un mode de réalisation particulier du dispositif d'écriture objet de l'invention. Sur la figure 1, on a représenté schématiquement une mémoire intégrée non volatile réinscriptible selon l'invention. Elle comprend une pluralité de transistors MOS formés sur un substrat semiconducteur 2, en silicium de type N par exemple. Quatre de ces transistors T11 T2, T3, T4 sont représentés sur la figure 1. Chaque transistor est à canal P et comprend une couche diélectrique isolante 3 formée sur le substrat 2, une couche conductrice G destinée à constituer la grille du transistor et formée sur la couche diélectrique 3, une source S (de type P), une électrode de source 4, un drain D (de type P) et une électrode de drain 5. La couche diélectrique est par exemple faite en SiO2, en Si3N4 ou en Al203. La grille G est par exemple en un métal tel que l'aluminium ou en silicium fortement dopé. Bien entendu, la mémoire intégrée représentée sur la figure 1 comporte également des inter-connexions entre les transistors ainsi que différents circuits électroniques non représentés. Les couches diélectriques 3 sont contaminées par des ions alcalins. Pour certains transistors T3, T4, les ions alcalins sont piégés à l'interface entre la grille G et la couche diélectrique 3, interface que l'on peut appeler "position haute" des ions alcalins, alors que pour d'autres transistors T1, T2, les ions alcalins sont piégés à l'interface entre la couche diélectrique 3 et le substrat 2, interface que l'on peut appeler "position basse" des ions alcalins. Comme on le verra par la suite, lors de la fabrication de la mémoire intégrée représentée sur la figure 1, les ions alcalins se trouvent piégés en position haute et peuvent ensuite migrer dans la couche diélectrique pour se retrouver piégés en position basse puis retourner à la position haute, moyennant certaines conditions. Sur la figure 3, on a représenté, pour un transistor donné de la mémoire représentée sur la figure 1, les variations du courant drain-source IDS en fonction de "VG, Où VG désigne une tension négative appliquée entre la grille et le substrat dudit transistor, dans le cas H où les ions alcalins correspondants sont en position haute et dans le cas B où les ions alcalins sont en position basse. On constate que la tension de seuil VSB correspondant aux ions alca- lins en position basse est inférieure à la tension de seuil VSH correspondant aux ions alcalins en position haute, ces deux tensions étant bien entendu toutes les deux négatives.Ceci s'explique par le fait que le signe des ions alcalins est positif et que, pour repousser les électrons du substrat, il faut appliquer à la grille une tension plus forte en valeur absolue lorsque les ions sont en position basse que lorsqu'ils sont en position haute. Il en résulte que l'on peut lire la mémoire intégrée représentée sur la figure 1 en appliquant aux grilles des transistors qui la composent une tension négative VF appartenant à un domaine compris entre les deux tensions de seuil VSB et VSH. On peut par exemple prendre pour VF la moyenne de ces deux tensions de seuil. Pour un transistor dont les ions alcalins correspondants sont en position haute, la quantité -VF est supérieure à la quantité -VsH et il existe alors un courant drain-source IDS non nul. On dit alors que le transistor considéré est à l'état logique 1.Au contraire, pour un transistor dont les ions alcalins correspondants sont en position basse, la quantité VF est inférieure à la quantité -VsB, le courant drainsource IDS est nul et l'on dit alors que le transistor considéré est à l'état logique 0. Sur la figure 2, on a représenté schématiquement la même mémoire que celle qui est représentée sur la figure 1, cette mémoire étant réinscrite. On a considéré les quatre cas possibles suivants : le transistor T1 demeure à l'état logique 0 ; le transistor T2 passe de l'état logique 0 à l'état logique 1 ; le transistor T3 passe de l'état logique 1 à l'état logique 0 et le transistor T4 demeure à l'état logique 1. Le remplacement du contenu de la mémoire correspondant à la figure 1 par le contenu de cette mémoire correspondant à la figure 2 est effectué de la façon suivante : la mémoire est chauffée dans son ensemble et pendant ce chauffage, des tensions VE sont appliquées entre les grilles des différents transistors et le substrat. Pour les transistors du type T ou T3, la tension VE appliquée est positive et pour les transistors du type T2 ou T4, la tension VE appliquée est nulle. En effet, pour les ions alcalins, la position haute est plus stable que la position basse. L'application d'une tension VE nulle permet aux ions en position haute d'y demeurer et aux ions en position basse de migrer à travers la couche diélectrique en direction de la position haute. L'application d'une tension VE positive repousse les ions alcalins qui sont des ions positifs et permet à ceux qui sont en position haute de migrer à travers la couche diélectrique en direction de la position basse et à ceux qui sont en position basse d'y demeurer. Les figures 4, 5 et 6 se rapportent à une mémoire intégrée selon l'invention, dont la seule différence avec la mémoire représentée sur les figures 1 et 2 réside dans le substrat qui est de type P au lieu d'être de type N, les transistors étant alors à canal N au lieu d'être à canal P. Sur la figure 6, on a représenté les variations du courant drain-source IDS en fonction de la tension VG positive établie entre la grille d'une tel transistor à canal N et le substrat, dans le cas H où les ions alcalins sont en position haute et dans le cas B où les ions alcalins sont en position basse. La tension de seuil VSH correspondant aux ions en position haute est positive et supérieure à la tension de seuil VSB également positive, correspondant aux ions en position basse.En effet, la tension à appliquer à la grille d'un transistor à canal N pour repousser les trous du substrat lorsque les ions sont en position basse et plus faible que lorsqu'ils sont en position haute. On peut alors lire la mémoire selon l';nven- tion représentée sur les figures 4 et 5 au moyen d'une tension positive VF choisie dans un domaine compris entre les deux tensions de seuil VSB et VSH positives, la tension VF étant par exemple égale à la moyenne de ces deux tensions de seuil. Pour un transistor MOS à canal N dont les ions alcalins correspondants sont en position basse, l'application à la grille dudit transistor d'une telle tension VF positive permet la circulation d'un courant drain-source IDS et l'on dit alors que le transistor se trouve à l'état logique 1. Au contraire, lors de l'application de la tension positive VF à la grille d'un transistor à canal N dont les ions alcalins correspondants sont en position haute, il ne circule aucun courant drain-source IDS et l'on dit que le transistor considéré se trouve à l'état logique 0. La passage de la figure 4 à la figure 5 correspond au changement de contenu de la mémoire selon l'invention représentée sur ces figures. Les quatres cas possibles sont représentés : le transistor T1 demeure à l'état logique 0 ; le transistor T2 passe de l'état logique 0 à l'état logique 1 ; le transistor T3 passe de l'état logique 1 à l'état logique 0 et le transistor T4 demeure à l'état logique 1.Le passage d'un contenu à l'autre de la mémoire représentée sur les figures 4 et 5 se fait comme précédemment (figures 1 et 2), en tenant compte de la signification actuelle des états logiques 0 et 1 : la mémoire est chauffée dans son ensemble et pendant ce chauffage, une tension VE nulle est appliquée aux transistors du type T (pour lesquels les ions demeurent en position haute) et T3 (pour lesquels les ions passent de la position basse à la position haute) et une tension VE positive est appliquée aux transistors du type T2 (dont les ions alcalins passent de la position haute à la position basse) et T4 (dont les ions alcalins demeurent à la position basse). A titre indicatif et non limitatif, la tension positive VE considérée dans la description des figures 1, 2, 4 et 5, tension qui est à appliquer entre les grilles de certains transistors et le substrat, est par exemple inférieure ou égale à environ 5 volts. Cette valeur de 5 volts convient pour la tension VE, ce qui fait que la mémoire selon l'invention est compatible avec les circuits électroniques dits TTL. Egalement à titre indicatif mais non limitatif, dans le cas d'ions Na+, le chauffage de la mémoire peut être effectué entre 1500C et 2000C, à l800C et pendant quelques secondes par exemple ; et dans le cas des ions K+, le chauffage peut être effectué entre 2500C et 4000C, par exemple à 2500C pendant quelques minutes, ou entre 3000C et 3500C pendant une dizaine de secondes. On peut bien entendu utiliser des températures supérieures, les temps de chauffage étant alors réduits. L'avantage des ions K par rapport aux ions Na+ est d'être plus stables au voisinage de la température ambiante. La figure 7 est un schéma explicatif d'un procédé de fabrication de la mémoire intégrée objet de l'invention. Ce procédé est identique en tous points aux techniques de la Microélectronique MOS-VLSI, excepté que, après la formation des couches diélectriques isolantes 3 sur le substrat 2, ces couches diélectriques étant destinées à recevoir les couches conductrices de grille, la plaquette 6 formée par le substrat 2 muni desdites couches diélectriques 3 est plongée dans une solution liquide 7, contenue dans un récipient 8 et chauffée à environ 800C par exemple, d'un sel alcalin correspondant auxdits ions alcalins. Ensuite, on procède au dépot du matériau de grille par toute méthode connue : évaporation par effet Joule, faisceaux d'électrons ... (puis les sources, les drains et les contacts ohmiques de ces sources et de ces drains sont formés). On pourrait éventuellement former les sources et les drains avant de plonger la plaquette 6 dans la solution 7 et donc avant la formation des grilles, comme c'est le cas dans certaines techniques connues. Dans le cas dions K+, on peut utiliser par exemple une solution de KOH. Dans le cas d'ions Na on peut utiliser par exemple une solution de NaCl ou de NaOH : on utilise par exemple une solution de NaCl contenant de l'ordre de 0,01 à 1 mole de NaCl par litre, à 800C, dans laquelle la plaquette 6 est plongée pendant environ 30 minutes. La figure 8 illustre une autre façon de réaliser la mémoire selon l'invention : après que le substrat 2 ait été muni des couches diélectriques isolantes 3, le matériau (un métal par exemple) destiné à constituer les grilles, est déposé après avoir été préalablement contaminé par l'espèce chimique correspondant auxdits ions alcalins. Pour ce faire, on peut par exemple monter la plaquette 6 sur un support 9 dans une enceinte 10 dans laquelle on a fait le vide. Un filament métallique 11 en forme de solénoïde est disposé dans l'enceinte au-dessus de la plaquette 6, et alimenté par une source de courant électrique 12. Un masque 13, comportant des ouvertures prévues pour délimiter les grilles à former, est interposé entre le filament ll et la plaquette 6. Des fils 14 faits du métal à déposer sont disposés dans le solénoide dont le filament épouse la forme. On peut ainsi évaporer ledit métal par effet Joule en contaminant au préalable le filament 11. Lorsque ce dernier est chauffé, le métal fond, mouille le filament, se contamine à son contact et s'évapore pour se déposer ensuite sur les couches diélectriques 3, à travers le masque 13. Au lieu de contaminer le filament on pourrait contaminer directement les fils 14 de métal (ou encore le filament et le métal à déposer). Ladite contamination est par exemple effectuée par contact du filament et/ou des fils de métal à déposer avec du sodium ou une solution de chlorure de sodium dans le cas des ions Na+, ou par contact avec du potassium ou une solution de chlorure de potassium dans le cas des ions K+. Des traces de contaminant suffisent. Sur la figure 9, on a représenté schématiquement un dispositif d'écriture dans la mémoire intégrée selon l'invention. Ce dispositif comprend des moyens de chauffage 15 de la mémoire et des moyens 16 d'application de tensions électriques positives ou nulles entre les grilles des transistors MOS et leur substrat. De façon connue dans l'état de la technique, la mémoire selon l'invention est montée dans un bot- tier 17 d'où émergent des broches de contact 18. Les moyens de chauffage 15 consistent par exemple en un élément thermo-électrique à effet Peltier alimenté par une source de courant 19 et placé sur le boîtier 17. Les moyens 16 d'application de tensions électriques sont connus dans l'état de la technique et permettent d'appliquer sélectivement entre les grilles des transistors de la mémoire selon l'invention et le substrat, soit une tension VE positive, soit une tension nulle. Pour ce faire, le bottier 17 est monté sur une plaque 20 pourvue d'une pluralité de connecteurs électriques 21 avec lesquels les broches 18 sont mises en contact, lesdits connecteurs 21 étant eux-mêmes convenablement reliés aux moyens 16 d'application desdites tensions. Après quoi, les tensions prévues sont appliquées aux grilles des transistors, tout en chauffant la mémoire. L'élément thermo-électrique 15 pourrait être monté de manière permanente sur le bottier 17. Par ailleurs, au lieu d'un élément thermo-électrique à effet Peltier, on pourrait utiliser d'autres moyens de chauffage tels qu'une source lumineuse intense. Enfin, en considérant un bottier 17 monté sur une carte électronique, il n'y a même pas besoin d'extraire le boi tier 17 de sa carte électronique, à condition que cette dernière comporte les connexions électriques voulues pour relier convenablement les moyens 16 à la mémoire selon l'invention. En effet, des moyens de chauffage tels qu'un élément thermo-électrique à effet Peltier sont des moyens de chauffage localisés permettant de chauffer le bottier 17 en place sur sa carte électronique, sans chauffer aucun autre élément de cette carte. REVENDICATIONS 1. Mémoire intégrée non volatile réincriptible, du genre de celles qui comprennent une pluralité de transistors MOS (T1, T2, T3, T4) réalisés sur un substrat semiconducteur (2), chaque transistor MOS comprenant une couche conductrice (G) destinée à constituer la grille du transistor et formée sur une couche diélectrique isolante (3), elle-même formée sur le substrat, mémoire caractérisée en ce que chaque couche diélectrique (3) est contaminée par des ions alcalins piégés à l'une de deux positions stables haute et basse, respectivement constituées par l'interface grille-couche diélectrique et par l'interface couche diélectrique-substrat, les deux positions correspondant à deux tensions de seuil différentes (VSH, VSB) pour chaque transistor MOS, permettant de lire la mémoire au moyen d'une tension électrique (VF) appliquée aux grilles (G) des transistors MOS et choisie dans un domaine compris entre les deux tensions de seuil. 2. Mémoire intégrée selon la revendication 1, caractérisée en ce que les ions alcalins sont pris dans le groupe comprenant les ions Na+ et les ions K 3. Procédé de fabrication de la mémoire intégrée non volatile réinscriptible selon la revendication 1, procédé comprenant la fabrication des transistors MOS sur le substrat (2), cette fabrication des transistors MOS comprenant elle-meme une étape de formation des couches diélectriques (3) puis une étape de formation des grilles (G) sur ces couches diélectriques, procédé caractérisé en ce qu'il comprend en outre une étape de contamination des couches diélectriques (3) par des ions alcalins après l'étape de formation des couches diélectriques. 4. Procédé selon la revendication 3, caractérisé en ce que la contamination est réalisée en plongeant le substrat (2) muni des couches diélectriques (3) dans une solution liquide chauffée (7) contenant les ions alcalins. 5. Procédé selon la revendication 3, caractérisé en ce que la contamination est réalisée en formant les grilles (G) par évaporation d'un métal (14) placé au contact d'un conducteur électrique (11) chauffé par un courant électrique, le métal et/ou le conducteur étant contaminés par l'espèce chimique correspondant auxdits ions alcalins. 6. Dispositif d'écriture dans la mémoire intégrée non volatile réinscriptible selon la revendication 1, caractérisé en ce qu'il comprend des moyens (15) de chauffage de la mémoire, et des moyens (19) d'application de tensions électriques (VE) positives ou nulles entre les grilles (G) des transistors MOS et le substrat (2), de telle façon que pour tout transistor MOS donné, les ions alcalins correspondants puissent passer de la position haute à la position basse ou demeurer dans cette dernière, par chauffage du transistor MOS et application simultanée d'une tension électrique positive entre la grille de celui-ci et le substrat, ou puissent gasser de la position basse à la position haute ou demeurer dans cette dernière, par chauffage du transistor MOS et application simultanée d'une tension électrique nulle entre la grille de celui-ci et le substrat. 7. Dispositif selon la revendication 6, caractérisé en ce que les ions alcalins sont des ions Na+, en ce que le substrat (2) est en silicium et en ce que la température de chauffage est de l'ordre de l500C à 2000C. 8. Dispositif selon la revendication 6, caractérisé en ce que les ions alcalins sont des ions K , en ce que le substrat (2) est en silicium et en ce que la température de chauffage est de l'ordre de 2500C à 3000C. 9. Dispositif selon l'une quelconque des revendications 6 à 8, caractérisé en ce que ladite tension électrique positive est de l'ordre de 1V à 5V. 10. Dispositif selon l'une quelconque des revendications 6 à 9, caractérisé en ce que les moyens de chauffage (15) comprennent un élément thermo-électrique à effet Peltier.