Brevet FR2543364A1 — publié le 19840928

PROCEDE DE REALISATION DE TRANSISTORS PAR INTEGRATION MONOLITHIQUE EN TECHNOLOGIE BIPOLAIRE ET CIRCUITS INTEGRES AINSI OBTENUS. L'invention concerne un procédé de réalisation de transistors à structure verticale de type PNP et/ou de type NPN, par integration monolithique sur un substrat de matériau semiconducteur en technologie bipolaire mettant en oeuvre cinq couches de matériau semiconducteur de type de conduction opposé en alternance, parmi lesquelles le substrat est compté comme première couche, selon lequel une métallisation relie les deuxieme et troisième couches. L'invention concerne aussi les circuits intégrés obtenus par la mise en oeuvre de ce procédé. On connaît des structures monolithiques comportant des transistors dits verticaux de type NPN et/ou de type PNP, élaborés sur un même substrat de type P ou de type N, et munis chacun d'une région isolante de type opposé à celui du substrat. On peut se reporter par exemple à ce sujet à l'ouvrage "Handbook of Semiconductor Electronicss4, de LLOYD P. HUNTER, troisième édition, Mc GRAW-HILL BOOK Company. A la figure 5-6 (b), page 5-10, on trouve la représentation d'une structure comportant un transistor PNP et un transistor NPN élaborés sur un substrat de type, les explications correspondantes étant fournies à la page 5-11. Dans cette structure connue, un transistor de type PNP réalisé par exemple sur un substrat de type N, comporte à partir du substrat, une couche de type P la plus profonde du transistor, qui constitue le collecteur du transistor et qui constitue en même temps la région isolante, une couche de type N et une couche de type P qui constituent respectivement la base et l'émetteur du transistor. Un transistor de type NPN réalisé sur un substrat du même type N comporte une couche supplémentaire, c'est-à-dire à partir du substrat, une couche de type P qui constitue la région isolante, une couche de type N la plus profonde du transistor, qui constitue le collecteur du transistor, enfin une couche de type P et une couche de type N qui constituent respectivement la base et 1 'émetteur du transistor. Comme le remarque l'auteur de l'ouvrage précité à la fin du paragraphe 5-2c, dans une structure de ce genre, il se forme des transistors parasites et des circuits à quatre couches à fonction d'interrupteur sous certaines conditions de polarisation. Il peut en résulter des courants de fuite des transistors utiles vers le substrat, et donc un défaut d'isolement entre ces transistors, ce qui limite l'emploi de cette technique. Un but de la présente invention est de réaliser des transistors NPN ou PNP à isolation par jonction dont l'isolation électrique est améliorée par rapport à celle des transistors réalisés en technologie bipolaire classique. Un autre but de l'invention est de réaliser des transistors complémentaires NPN et PNP à isolation par jonction dont l'isolation électrique est améliorée par rapport à celle des transistors complémentaires réalisés en technologie bipolaire classique. On connait, de la demande de brevet français enregistrée sous le numéro 82 15 879 au nom de la demanderesse, un procédé de réalisation de transistor(s) à structure verticale par intégration monolithique sur un substrat de matériau semiconducteur, selon lequel - chaque transistor est obtenu par l'insertion (diffusion ou implantation ionique) dans un substrat de type de conductivité P ou N, d'un caisson constitué de couches de matériau semiconducteur de conductivités alternées, dont le nombre n est au moins égal à deux, la couche du caisson la plus éloignée du substrat constituant la couche de collecteur du transistor à partir de laquelle sont implantées les couches de base, puis d'émetteur - parmi ces n couches, on constitue au moins un couple de deux couches adjacentes entre lesquelles est élaborée une résistance de valeur faible ou quasiment nulle, des couples consécutifs utilisant des couches différentes. Le fait de relier électriquement deux des couches adjacentes du caisson, comprises entre le substrat et la base du transistoret dont les types de conduction sont opposés revient à court-circuiter la base et l'émetteur d'un transistor parasite existant entre le transistor utile et le substrat, c'est-a-dire à inhiber le fonctionnement de ce transistor parasite et donc à empêcher tout courant de fuite vers le substrat, et cela quels que soient les potentiels appliqués sur les électrodes du transistor utile, notamment dans le cas où ce dernier est porté à saturation. La présente invention vise à mettre en oeuvre la propriété électrique décrite au paragraphe précédent dans le cas le plus simple où deux couches seulement sont interposées entre le substrat et la base du transistor, en proposant une réalisation technique précise. Selon l'invention, les buts précités sont atteints et les inconvénients de l'art antérieur sont atténués ou supprimes grâce au fait que le procédé défini en préambule est remarquable en ce qu'au moins un premier transistor est réalisé par la succession chronologique des étapes suivantes - un substrat de matériau semiconducteur monocristallin dopé d'un premier type de conduction reçoit sur une zone prévue pour l'emplacement dudit transistor des impuretés correspondant au deuxième type de conduction - on fait croître le monocristal en procédant à un dépôt monocristallin du premier type de conduction - on opère un dopage profond d'impuretés du deuxième type de conduction qui rejoint le bord de ladite zone de façon à créer les parois d'un premier berceau flottant, dont le fond est constitué par ladite zone, destiné à entourer ledit transistor - on effectue deux diffusions superficielles gigognes respectivement du deuxiène puis du premier type de conduction dans la couche de collecteur obtenue par croissance qui constitue l'intérieur du berceau - les contacts métalliques constituant les électrodes du-premier transistor sont établis, un court-circuit étant prévu à cette occasion en surface entre la couche de collecteur qui constitue l'intérieur du berceau et la couche sous jacente qui constitue la paroi isolante du berceau. En procédant de cette manière, l'isolation électrique latérale du transistor, notamment la suppression de courants de fuite latéraux, de même que la suppression de courants de fuite verticaux, est assurée par un court eircuit établi entre les deux couches adjacentes du caisson dont lune est le collecteur du transistor et l'autre une couche d'isolation en forme de berceau interposée entre le collecteur et le substrat. Selon un mode de réalisation préféré, le procédé selon l'invention est remarquable en ce qu'outre ledit premier transistor, on élabore sur ledit substrat au moins un deuxième transistor complémentaire du premier transistor, dans un deuxième berceau flottant construit de la même façon que ledit premier berceau, dont l'émetteur est constitué par les parois dudit deuxième berceau, la base par la couche du premier type de conduction qui constitue l'intérieur du bfmeau et le collecteur par une couche du deuxième type de conduction diffusée dans ladite base. La description suivante, en regard des dessins annexés, le tout donné à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée. La figure 1 représente en coupe en a, b, c, d, e et f, 6 étapes successives pour la mise en oeuvre du procédé selon l'invention. La figure 2 représente en coupe un mode de réalisation de l'invention pour l'élaboration de deux transistors complémentaires. La figure la représente un morceau de substrat 1 d'un premier type de conduction représenté en blanc, qui peut être le type N (donneur) ou le type P(accepteur). Pour fixer les idées, on suppose dans la suite du texte que le premier type de conduction est le type N, le deuxième type de conduction, opposé au premier et représenté par des hachures espacées étant alors le type P. On se propose d'élaborer sur ce morceau de substrat un transistor à structure verticale par intégration monolithique en technologie bipolaire, en mettant en oeuvre cinq couches de matériau semiconducteur de type de conduction opposé en alternance et en effectuant au plus deux diffusions gigognes. Dans ces conditions, le substrat est de type P pour un transistor PNP ou de type N pour un transistor NPN. Le deuxième cas est choisi ici à titre d'exemple.Le substrat 1 étant une tranche monocristalline de type N (ou N-), on apporte localement par un moyen conventionnel, par exemple par diffusion, des impuretés de type P dans une zone superficielle 2 destinée à devenir le fond d'un berceau d'isolement. Cet apport d'impuretés trivalentes peut consister en une implantation ionique ou une diffusion ; le masquage (premier masque) est fait par de la laque photosensible dans le cas où le procédé fait appel à une diffusion ; le masquage doit résister à une température élevée et il est généralement constitué d'oxyde. Une étape optionnelle, réservée à la réalisation d'un transistor NPN et représentée à la figure lb est alors envisageable. Il s'agit de créer une zone N+ fortement dopée 3, logée à l'intérieur de la (des) zone(s) P, 2. Un deuxième masque est utilisé à cette fin ; ce masque doit être positionné à l'intérieur des ouvertures du premier masque, de façon qu'en aucun cas la couche N+ ne puisse venir au contact du substrat 1 de type N. L'étape suivante, figure lc, consiste à faire croitre le cristal en procédant à un dépôt monocristallin de silicium 4 du premier type de conduction (type N), cette opération étant tout à fait classique dans la réalisation des circuits intégrés bipolaires. Cette opération étant effectuée sur l'ensemble de la surface de la tranche ntempêche pas l'utilisation d'un masque spécifique. Le dopage de cette couche ainsi que son épaisseur sont variables et dépendent grandement des performances de tenue en tension attendues sur le produit fini. On procède ensuite, figure id, au moyen d'un troisième masque, à une diffusion profonde P en l'occurrence (dite DP) référencée 5, qui constitue les parois isolantes d'un (de) berceau(x) dans lequel (lesquels) on peut réaliser par la suite de manière entièrement conventionnelle en technologie bipolaire des transistors NPN ou, éventuellement, des diodes ou des résistances. La seule différence avec le procédé classique consiste à créer des zones DP isolées les unes des autres par des zones N comme cela est visible sur la figure 2 décrite ci-dessous représentant deux transistors contigus, ce qui conduit à augmenter la surface totale occupée par les transistors, mais permet de réaliser des zones P ceinturant complètement les différents composants et isolées les unes des autres, de façon à constituer des zones de type de conduction opposé à celui du substrat On notera qu'il est possible de créer un certain nombre d'ilots isolés les uns des autres par un berceau DP commun. On retrouve alors des éléments (composants) intégrés qui présentent un encombrement identique et des caractéristiques semblables à ceux du procédé classique, ce qui peut être apprécié dans certaines conditions qu'on décrit par la suite. A partir du stade précédent, le procédé rejoint dès lors le procédé bipolaire classique pour la réalisation de chaque composant à l'intérieur de chaque caisson. Pour la réalisation d'un transistor NPN dans l'exemple choisi d'un substrat N, notamment, on peut alors procéder à une diffusion profonde N+ de puits collecteur (DN) traversant toute la couche épitaxiée 4 et rejoignant la couche enterrée N+, 3, à l'aide d'un quatrième masque, ce qui transforme localement l'intérieur du berceau en une zone N+, 6, figure le. On réalise ensuite la diffusion de base peu profonde P+ dite "Shallow P" ou SP en langue anglaise, au moyen d'un cinquième masque, ce qui permet d'obtenir la zone hachurée 7, figure le.Certaines filières comptent deux diffusions SP d'à peu près la même profondeur, mais de résistivités différentes réalisées chacune à l'aide d'un masque. Il peut aussi y avoir intérêt à procéder à une opération dite "reprise de base",c'est-à-dire à une diffusion SP fortement dopée, 8, à l'intérieur de la zone DP, 5, pour éviter la formation de transistors MOS parasites. La formation de la zone 8 est aussi particulièrement avantageuse pour faciliter une prise de contact avec la zone DP, nécessaire à-la mise en oeuvre de l'invention comme décrit ci-dessous. On procède enfin à la diffusion simultanée des émetteurs et des prises collecteurs en utilisant un sixième masque.Il s'agit de diffusions N+ peu profondes dites "Shallow N+" ou SN+, consistant en une zone d'émetteurs 9 contenue à l'intérieur de la zone 7 et en une zone de prise collecteur 11 contenue à l'intérieur de la zone 6. Les différentes zones N et P étant ainsi créées à l'intérieur des couches 1 et 4 de silicium, il s'agit ensuite d'établir les contacts métalliques qui constituent les électrodes du transistor dont le collecteur 10 est constitué par les zones N+ 3, 6, il et par la zone N d'origine de la couche épitaxiée 4 située à l'intérieur du berceau qui nta pas été affectée par les diffusions engendrant les zones 6 et 7 Pour l'établissement de ces contacts, un septième et un huitième masque sont utilisés pour créer des ouvertures à travers une couche d'oxyde de silicium 12, figure if, à l'aplomb des zones 9, 7 et 11 d'émetteur, de base et de prise collecteur respectivement. Selon l'invention, une ouverture de contact supplémentaire est créée à travers la couche 12 au-dessus de la zone DP, 5, qui constitue la paroi du berceau et plus précisément à l'aplomb de la zone N+, 8, lorsque cette dernière existe. On fait ensuite un dépot d'aluminium que l'on grave au moyen d'un neuvième masque, de façon à obtenir la première couche d'interconnexion, représentée en 13, figure if. On notera qu'à l'occasion de cette gravure d'une première couche d'interconnexion, un contact ohmique est établi entre les zones 5 et 6, respectivement 8 et 11 au moyen d'un conducteur commun 14, c'est-à-dire qu'un court-circuit ou pour le moins une résistance très faible relie le collecteur du transistor utile NPN à la paroi dubeeceau qui le contient et qui le sépare de l'ensemble constitué par le substrat 1 et la couche 4. Le transistor ainsi obtenu dit transistor utiles comporte cinq couches de conductivités alternées qui sont du haut vers loe bas sur la figure 1f l'émetteur, la base9 un caisson constitué d'une part par l'essentiel de la couche épitaxiée N située dans le berceau 2, 3 qui constitue le collecteur 10 et par les couches 3 et 11, d'autre part par les couches 2 et 5 qui constituent le berceau, et une cinquième couche constituée par le substrat 1.Dans les structurtes connues des transistors bipolares verticaux avec région isolante, la couche de collecteur de type N est implanté directement sur un substrat de type P et l'on a l'inconvénient précité de courants de fuite ves le substrat, sous certaines conditions de polarisation du transistor utile, notamment celles qui le portent a saturation, du fait du tranaistor parasite que peut former le substrat avec les couches 10 et 7.Pour pallier cet inconvénient, la demande de brevet français numéro 82 15 879 déjà citée enseigne que l'on peut en premier lieu façonner pour le transistor utile un caisson constitué par n couches de conductivités alternées n étant supérieur ou égal à 2 Ceci est bien le cas sur la figure 1f ou les deux couches du caisson sont référencées 2 et 5 d'une part, 10 d'autre part ; il faut ensuite, pour obtenir l'isolation recherchée, constituer parmi les n couches du caisson au oins un couple de dew: couches adjacentes entre lesquelles est élaborée une résistance de valeur faible ou quasiment nulle destinée à court-circuiter pratiquement ces deux couches Dans le cas de la présente invention il s'agit donc de court-circuiter les couches 2 et 5 d'une part, 10 d'autre part, ce qui est réalisé, sur la figure if au moyen du conducteur 14 qui est relié à la fois à la couche N, 109 par la zone N+, 11D et à la couche S par la zone P+, 8. Si l'on fait le schéma électronique de lÄ'ensemble constitué par la figure 19 on obvient essentiellement, en plus du transistor utile NPN 9, 7, 10 un n premier transistor parasite PNP 7, 10, 2 et, disposé an série avec le transistor utile, un deuxième transistor parasite NPN 1D,- 2, 1 dont le substrat 1 constitue le collecteur.En court-circuitant la base 2 et l'émetteur 10 de ce deuxième transistor parasite, on supprime tout effet transistor et on réduit ainsi à une valeur négligeable le courant emetteur-collecteur de ce deuxième transistor parasite, qui s'identifie avec un courant de fuite au substrat. De préférence, le contact ohmique établi par le conducteur 14 entre les deux couches adjacentes de conductivités alternées P et N situées juste au-dessus du substrat n'est pas ponctuel. Lehomme du métier s'attachera à prendre toute(s) disposition(s) utile(s) pour maintenir à une très faible valeur la résistance qu'on établit ainsi entre ces deux couches. Comme c'est le cas dans la filière classique on peut en option, de façon non représentée, déposer une couche isolante de silice ou de nitrure de silicium sur la plaquette représentée à la figure If, puis graver des vias ou ponts destinés à relier perpendiculairement à la plaquette des couches conductrices, a l'aide d'un dixième masque. Toujours en option et non representee, une seconde couche d'aluminium peut être déposée puis gravée au moyen d'un onzième masque, de façon a réaliser ainsi une deuxième couche de metallisation reliée à la première couche sous jacente par les vias. Enfin, le déport d'une couche isolante de verre au phosphore, de silice ou de nitrure assure une passivation de l'ensemble du circuit g une gravure faite au moyen d'un douzième masque dégage ensuite les plots et permet de raccorder le circuit, ce qui constitue la dernière étape avant la découpe de la plaquette en circuits intégrés. A la figure 2 sont représentés deux transistors complémentaires, à raison d'un transistor NPN 15 sur la partie gauche de la figure, identique à celui de la figure If, et d'un transistor PNP vertical -16 élaboré comme décrit ci-après. Pour réaliser le transistor 16, les premières étapes consistent à bâtir un berceau dans la couche épitaxiée 4 qui soit entièrement isolé du silicium N environnant par des parois de type P 17, en omettant l'étape optionnelle de l'implantation de la couche enterrée N+ au fond du berceau, avant dépôt de la couche 4. Ensuite, une zone de type P 18 analogue à la zone 7 est implantée â l'intérieur du bemeau. La zone a8 sera ltemetteur, respectivement le collecteur du transistor 16, la zone 17 le collecteur, respectivement l'émetteur, et la zone intermédiaire de type N, 19, la base du transistor 16.Les prises de contact 21 des zones 17, 18 et 19 sont réalisées comme en 13 à la figure If pour le transistor NPN 15, mais dans ce cas, il n'existe pas de contact analogue au contact 14 de la figure if qui réunit deux couches adjacentes de types de conduction opposés, chacune des trois électrodes 21 étant reliée à une seule des zones 17, 18 ou 19. On obtient ainsi un transistor PNP vertical dont les performances sont moins bonnes que celle du transistor NPN 15, mais meilleures cependant que celles dvun transistor PNP latéral comme on en réalise couramment en technologie bipolaire ou que celles daun transistor PNP vertical dans un circuit intégré classique à quatre couches pour lequel le substrat lui-meme fait office d'éme'teur ou de collecteur, ce qui implique l'existence d'un courant de substrat et la mise au mëme potentiel - celui du substrat - d'électrodes homologues de tous les transistors PNP ainsi réalisés sur un substrat commun. La présente invention se propose de réaliser des transistors complémentaires en évitant tout courant de fuite au substrat. On notera que le transistor 16 de la figure 2 pourrait provoquer un courant de fuite au substrat sous certaines conditions particulières de polarisation de ses électrodes 21, c'est-à-dire Si son émetteur était constitué par la zone 18 et si il était porté à saturation, ce qui entraînerait le déblocage du transistor NPN parasite au substrat. Pour éviter cela, les transistors tels que 16 peuvent être polarisés de façon que la zone 17 constitue l'émetteur, la zone 18 étant alors le collecteur.De plus, les schémas des circuits électroniques à réaliser par circuits intégrés qui nécessitent des transistors complémentaires peuvent etre conçus de façon telle qu'il n'y ait qu'un type de transistors, les transistors NPN de préférence, qui soit susceptible d'etre porté à saturation. Lorsque les transistors NPN sont réalisés selon l'invention comme décrit ci-dessus en référence à la figure if, on est alois assuré qu'ils ne peuvent pas être la cause d9un courant de fuite au substrat. Afin de diminuer encore tout risque de courant de substrat, un branchement particulier des circuits doit être réalisé : le substrat de type N doit être relié au point le plus positif du montage, c'est-à-dire en général à la tension d'alimentation la plus positive appliquée au circuit.D'autre part, suivant le cas, les parois DP, 5, des berceaux qui continnent chacun un transistor NPN et qui constituent un certain nombre d'emplacement isolés les uns des autres par des zones N sont reliés soit au collecteur du transistor NPN correspondant, dans le cas des transistors NPN tels que 15, soit au point le plus négatif du montage. Dans le dernier cas, il s'agit de transistors NPN qui ne sont pas susceptibles d'entrer en saturation et, dans le but de gagner er de la place sur la surface de la puce de circuit intégré, il peut être avantageux de réunir les parois DP de plusieurs reansistors NPN non saturables, de façon à rendre ces transistors adjacents. Lorsque les parois des berceaux sont séparées comme c'est le cas sur la figure 2, il peut se créer des transistors parasites MOS entre les parois DP de deux berceaux voisins. Ces transistors parasites peuvent avoir une tension de seuil faible de l'ordre de 20 volts et il est difficile d'élever suffisamment cette tension de seuil par épaississement de la -couche de silice disposée au-dessus des berceaux.Pour élever la tension de seuil à un niveau auquel le transistor MOS parasite ne peut plus être déclenché, à environ 50 volts, par exemple, on peut avantageusement réaliser un anneau de garde tel que 22 entre les différents berceaux. L'anneau 22 est constitué par une zone fortement dopée N+ diffusée à faible profundeur (SN+) sensiblement au milieu de la zone N qui sépare les parois de deux barceai voisins, cette opération étant effectuée de préférence au moyen du même masque qui sert à réaliser les émetteurs 9 et les prises collecteur 11 des transistors NPN. On a décrit ei-dessus en référence aux figures 1 et 2 les modes de réalisation préférés de l'invention. On notera qu'il est aussi possible de réaliser des circuits intégrés s en technologie bipolaire conformes a lwinvention en inversant les types de dopages indiqués pour les figuras 1 et 29 c'est-à-dire en en remplaçant les régions de type N par des régions de type P et inversement R E NDICATIONS : 1. Procédé de réalisation de transistors à structure verticale de type PNP et/ou de type NPN, par intégration monolithique sur un substrat de matériau semiconducteur en technologie bipolaire mettant en oeuvre cinq couches de matériau semiconducteur de type de conduction opposé en alternance, parmi lesquelles le substrat est compté comme première couche, selon lequel une métallisation relie les deuxième et troisième couches, caractérisé en ce qu'au moins un premier transistor est réalisé par la succession chronologique des étapes suivantes - un substrat de matériau semiconducteur monocristallin dopé dsun premier type de conduction reçoit sur une zone prévue pour l'emplacement dudit transistor des impuretés correspondant au deuxième type de conduction - on fait croître le monocristal en procédant à un dépôt monocristallin du premier type de conduction - on opère un dopage profond d'impuretés du deuxième type de conduction qui rejoint le bord de ladite zone de façon à-créer les parois d'un premier berceau flottant, dont le fond est constitué par ladite zone, destiné à entourer ledit transistor - on effectue deux dopages superficiels gigognes respectivement du deuxième puis du premier type de conduction dans la couche de collecteur obtenue par croissance qui constitue l'intérieur du berceau - les contacts métalliques constituant les électrodes du premier transistor sont établis, un court-circuit étant prévu à cette occasion en surface entre la couche de collecteur qui constitue l'intérieur du bexxau et la couche sous jacente qui constitue la paroi isolante du berceau. 2. Procédé de réalisation de transistors à structure verticale selon la revendication 1, caractérisé en ce que ledit matériau semiconducteur est du silicium et que ledit premier type de conduction est le type de conduction N. 3. Procédé de réalisation de transistors à structure verticale selon la revendication 1 ou 2, caractérisé en ce qu'on élabore sur ledit substrat au moins un deuxième transistor complémentaire du premier transistor, dans un deuxième berceau flottant construit de la meme façon que ledit premier berceau, dont 1' émetteur est constitué par les parois dudit deuxième berceau, la base par la couche du premier type de conduction qui constitue l1intérieur du berceau et le collecteur par une couche du deuxième type de conduction implantée dans ladite base. 4. Procédé de réalisation de transistors à structure verticale selon l'une des revendications 1 à 3, caractérisé en ce que chaque :bau est entouré7 en surface, d'un anneau de garde constitué par une couche superficielle diffusée en matériau semiconducteur du premier type de conduction fortement dopé. 5. Circuit intégré bipolaire obtenu par la mise en oeuvre du procédé selon l'une des revendications 1 à 4.