Brevet FR2544936A1 — publié le 19841026

PROCEDE DE RECUPERATION RAPIDE DU RYTHME ET DISPOSITIF REALISE SUIVANT CE PROCEDE. L'invention concerne un procédé de récupération rapide de rythme dans un récepteur recevant des données par paquets en provenance de stations radio-émettrices, chaque paquet comportant un préam- bule à nombreuses transitions pour la récupération du rythme effectuée au moyen d'un circuit accordé sur la fréquence prévue du rythme et recevant des impulsions résultant de la détection des transitions du signal reçu, la tension aux bornes du circuit accordé étant transmise par l'intermédiaire d'un étage séparateur à haute impédance d'entrée à un étage,comparateur fournissant l'information de rythme si l'amplitude du signal sinusoïdal qui lui est appliqué est supérieure à un certain seuil. Le récepteur détecte et amplifie le signal reçu de façon à compenser l'affaiblissement dû à la transmission. I1 procède ensuite a' la régéneration du signal c'est-à-dire à sa remise en forme en synchronisme avec l'information de rythme contenue dans les transitions du signal binaire. On peut donc retrouver cette information par dérivation du signal reçu et redressement double alternance. Dans l'ouvrage "Data TransmissioW'(chapitre 14 page 260) les auteurs William R.BENNETT et James R.DAVEY mentionnent deux modes de récupération de rythme à partir du signal reçu : les systèmes à verrouillage de phase qui nécessitent des temps d'accrochage relativement longs et les systèmes à circuit accordé un peu plus rapides. Pour les transmissions radio utilisant les techniques d'accès multiples à répartition dans le temps (AMRT), ltémission des données se fait par paquets, chacun d'eux comportant des préambules pour aider à la synchronisation de la porteuse et des circuits de rythme. Ce mode d'émission peut etre adopté par exemple dans les systèmes numériques de téléphonie rurale pour le raccordement d'abonnés très disperses. La particularité essentielle des liaisons hertziennes de tels systèmes tient au fonctionnement discontinu des emetteurs-recepteurs du sens retour (abonné vers central) qui leur impose des contraintes de temps d'établissement et de coupure du signal émis très courts et de synchronisation rapide des récepteurs sur chaque paquet de données. Ces contraintes ont conduit au choix d'une démodulation différentielle qui fournit un signal exploitable dès le deuxième temps baud. I1 faut alors récupérer l'information de ryth nit-- rapidement (quelques temps bauds). Le mode de ré récupération au moyen d'un circuit accordé a donc été retenu. En l'absence de réception d'un paquet de données, le circuit accordé est en régime libre dont l'amplitude à entrée dudit comparateur est inférieure à la valeur de seuil déclenchant l'apparition de l'information de rythme. Mais si une oscillation parasite due au signal de bruit reçu se superpose aux oscillations de régime libre de façon à dépasser cette valeur de seuil, une information de rythme sans signification de'phase apparat préalablement à la réception d'un paquet de données. Durant la réception de ce paquet, le circuit accordé est en régime semi-entretenu par les impulsions résultant de la détection des transitions positives et négatives du signal.Dès la disparition du signal de réception, l'amplitude- des oscillations du circuit accordé s1af- faiblit de façon exponentielle jusqu'à atteindre l'amplitude des oscillations en régime libre. Le coefficient de surtension du circuit étant nécessairement élevé pour ne pas perdre l'information de rythme dans les zones du signal les plus dépourvues de transitions, cette décroissance exponentielle est très lente. Il s'ensuit que l'information du rythme est prolongée au-dela du signal utile. Pour des paquets de donnees émis de stations différentes et dont les temps de transmission ont été compensés afin d'éviter tout risque de chevauchement à la réception, l'égalisation en phase des trajets radio-électriques ne peut pas être parfaitement réalisée. La réception de deux paquets consécutifs va donc entraîner un phénomène de battement entre les oscillations du circuit accordé décroissant en régime libre après la réception de l'un des paquets et les oscillations correspondant au signal utile du paquet suivant de sorte qu'après un certain temps, il se produit une perte de l'information de rythme. Dans tous les cas, la récupération correcte du rythme est impossible en l'absence d'une action extérieure appropriée. Ladite action extérieure consiste à vider de son énergie le circuit accordé à chaque fin de réception d'un paquet de données. Cela se fait en abaissant fortement le coefficient de surtension du circuit ce qui provoque une décroissance rapide de l'oscillation. Si, par ailleurs, ce coefficient de surtension est ramené trop rapidement à sa valeur nominale, le circuit accordé se trouve "relancé" sur une information de phase liée à la commande de cette action extérieure et non sur celle du signal reçu, ce qui entraîne un phénomène de battement sur la phase du rythme récupéré. Le but de l'invention est de proposer un procédé efficace pour éliminer les-pertes d'informat ion de rythme résultant des phénomènes précités ainsi qu'un dispositif pour la mise en oeuvre du procédé. Ce procédé est remarquable en ce que le coefficient de surtension du circuit est abaissé de sa valeur nominale à une très faible valeur pendant l'intervalle de temps entre la réception d'un paquet de données et la réception du paquet suivant, puis ramené à ladite valeur nominale de façon quasi linéaire pendant la réception du préambule dudit paquet suivant. Selon l'invention, un dispositif de récupération rapide de rythme pour la mise en oeuvre du procédé indiqué ci-dessus est remarquable en ce q31 1 i 1 comporte des moyens d'amortissement disposés aux bornes dudit circuit accordé et constitués par le montage en série d'une résistance fixe reliant le circuit accordé à l'entrée de l'étage séparateur et d'une résistance variable commandée par un circuit de commande d'amortissement à 1 'entrée duquel est appliquée une impulsion de commande engendrée en fin de réception dudit paquet de données, ledit circuit de commande comportant un- condensateur chargé dans un circuit non résistif pendant ledit intervalle de temps et déchargé ensuite dans un circuit résistif, lesdites charge et décharge du condensateur permettant respectivement le déblocage et le blocage d'un transistor de sortie dudit circuit de commande entre les bornes de collecteur et d'émetteur duquel ladite résistance variable présente une valeur très faible pendant ladite charge et une variation progressive de ladite valeur très faible à une valeur élevée pendant ladite décharge. La description suivante en regard des dessins annexés, le tout donné à titre d'exemple fera bien comprendre comment l'invention peut être réalisée. La figure 1 représente le schéma de réalisation d'un dispositif de récupération de rythme selon le procédé de l'invention. Sur la figure 2, le diagramme 2a représente le signal de réception d'un paquet de données, le diagramme 2b représente le signal des impulsions de transition pour l'entretien des oscillations du circuit accordé, le diagramme 2c représente le signal correspondant du circuit accordé transmis à l'entrée du comparateur en l'absence du circuit de commande d'amortissement. Sur la figure 3, le diagramme 3a représente le signal de fin de réception d'un paquet de données suivi du signal de début de réception du paquet suivant, le diagramme 3b représente le signal de commande engendré à chaque fin de paquet, le diagramme 3c représente les tensions de charge et de décharge aux bornes du condensateur dans le circuit de commande et le diagramme 3d représente le signal correspondant aux bornes du circuit accordé. Sur la figure 1, les impulsions résultant de la détection des transitions positives et négatives du signal de données reçues par paquets sont transmises à l'entrée d'un étage amplificateur à circuit accordé sur la fréquence prévue du rythme 1 dont la sortie est reliée par l'intermédiaire d'un étage séparateur 2 à haute impédance d'entrée à un comparateur 3 qui fournit l'information de rythme. L'étage amplificateur 1 reçoit les impulsions de transition à travers un condensateur 5 en série avec une résistance 6 sur la base d'un transistor 7 de type NPN. Cette base est polarisée au moyen du pont de résistances 8 et 9 connecté entre les bornes positive 10 et négative Il d'une source d'alimentation, la borne négative étant mise à la masse. L'émetteur du transistor 7 est relié à la masse à travers une résistance 12 et son collecteur est relié à la borne positive 10 à travers le primaire 13 d'un transformateur 14 dont le secondaire 15 est monté en parallèle avec un condensateur 16 pour constituer ledit circuit accordé, une résistance 17 de valeur R' etant connectée aux bornes de ce circuit. L'étage separateur 2 comporte un transistor 18 de type NPN dont la base est reliée à une borne du circuit accordé de l'étage amplificateur 1, dont l'émetteur est mis à la masse à travers une résistance 19 et dont le collecteur est relié à la borne positive 10 de la source d'alimentation. Le comparateur 3 comporte deux transis -tors 20 et 21 de type NPN montés en système différentiel avec leurs émetteurs mis à la masse à travers la résistance 22. Le transistor 20 a sa base constituant une première entrée du comparateur reliée à l'émetteur du transistor 18 et son collecteur constituant la sortie du comparateur relié à la borne positive 10 à travers la résistance 23. Le transistor 21 a son collecteur relié directement à la borne positive 10 et sa base constituant une deuxième entrée du comparateur reliée à cette même borne positive à travers le montage en série des résistances 24, 25 et 26. Le trajet formé par ces trois dernières résistances, la résistance 22 et la jonction base-émetteur du transistor 21 détermine un seuil de tension sur la base de ce transistor. Une diode Zener 27 est montée dans le sens direct entre la masse et le point commun aux résistances 24 et 25 pour compenser les dérives en température dans le transistor 21. Le point commun aux résistances 25 et 26 est connecté à l'autre borne du circuit accordé non reliée à l'entrée de l'étage séparateur. Le diagramme 2a de la figure 2 montre en fonction du temps un paquet de données reçu formé d'un préambule p et du signal utile s. Le diagramme 2b représente les impulsions de transitions résultant de la détection des transitions positives et négatives du signal précédent. Ces impulsions sont appliquées à l'entrée de l'étage amplificateur 1. Avant la réception de ce paquet, le circuit accordé est en régime libre dont le signal transmis à la première entrée du comparateur apparaît sur le diagramme 2c. Ce même diagramme montre que pendant la réception du paquet de données, l'amplitude des oscillations augmente et sa valeur est plus élevée pendant le préambule à nombreuses transitions. Le circuit accordé est alors en régime entretenu. Dès que cesse la réception du paquet de données le circuit accordé repasse en régime libre et l'amplitude des oscillations s'affaiblit de façon exponentielle jusqu'à atteindre la valeur d'amplitude des oscillations avant réception. Cette valeur d'amplitude détermi-ne celle du seuil de tension à la deuxième entrée du comparateur qui doit lui être supérieure. Selon que le signal sinusoïdal appliqué à la première entrée du comparateur est supérieur ou inférieur à ce seuil, la sortie du comparateur fournit l'information logique "1" ou "O" à la fréquence prévue du rythme. Comme il a été expliqué ci-dessus, la durée de cette décroissance exponentielle de la tension aux bornes du circuit accordé qui peut atteindre le cinquième de la durée du signal utile risque d'empêcher, si aucune précaution n'est prise, une récupération correcte du rythme. Afin de prévenir la perte d > informa- tion de rythme liée aux phénomènes de battement entre un signal de fin de paquet décroissant en régime libre et le signal utile du paquet suivant ou à l'effet de "relance" après un retour trop brusque au coefficient de surtension nominal, le procédé conforme à l'invention consiste à abaisser le coefficient de surtension du circuit accordé pendant l'intervalle de temps compris entre les réceptions de deux paquets de don nees consécutifs et à le ramener ensuite à sa valeur nominale de façon quasi linéaire pendant la réception du préambule du paquet suivant. Sur le schéma de la figure 1, le dispositif réalisé suivant ce procédé comporte une résistance d'amortissement fixe 28 constituant ladite liaison entre une borne du circuit accordé et la base du transistor 18, cette base étant reliée à l'autre borne du circuit accordé à travers une résistance d'amortissement variable qui apparaît en sortie d'un circuit de commande d'amortissement 4. La valeur R" de la résistance 28 doit être faible devant ladite valeur R' de la résistance 17. A l'entrée du circuit 4 est appliquée une impulsion de commande d'amortissement engendrée à la fin de chaque paquet de données et cali rée éventuellement dans un basculateur monostable 29. L'impulsion à la sortie de ce monostable est appliquée par l'intermédiaire d'une résistance 30 sur la base d'un transistor d'entrée 31 dont l'émetteur est à la masse et dont le collecteur est relié-d'une part à la borne positive 10 à travers une résistance 32 et d'autre part à une borne d'un condensateur 33 à travers une diode 34 montée dans le sens direct, l'autre borne du condensateur 33 étant à la masse. Une résistance 35 de valeur R1 est connectée en parallèle sur le condensateur 33 de valeur C.La borne de ce condensateur non réunie à la masse est reliée à travers une résistance 36 de valeur R2 à la base d'un transistor de sortie 37 dont l'émetteur est à la masse et dont le collecteur est relié au point d'interconnexion de la résistance d'amortissement fixe 28 et de la base du transistor 18, ladite résistance d'amortissement variable en sortie du circuit 4 apparaissant entre le collecteur et l'émetteur du transistor 37. On va maintenant expliquer le fonctionnement du circuit de commande 4 en se référant aux diagrammes de la figure 3. Sur le diagramme 3a on a porté en fonction du temps le signal de fin de réception d'un paquet de données suivi du signal de début de réception du paquet suivant comportant le préambule et le début du signal utile. A ladite fin de réception, le signal de commande issu du monostable 29 et représenté sur le diagramme 3b est appliqué sous forme d'une impulsion négative sur la base du transistor 31 de façon à provoquer le blocage de ce transistor. La durée mini male de cette impulsion a été fixée de façon à permettre la charge rapide du condensateur 33 par la source d'alimentation à travers la diode 34 et la résistance 32.La partie croissante du diagramme 3c représente le signal de charge de ce condensateur qui se trouve appliqué sur la base du transistor 37 de manière à provoquer le déblocage rapide de ce transistor entre les bornes de collecteur et d'émetteur duquel s'établit une valeur très faible de ladite résistance d'amortissement variable. I1 apparaît alors aux bornes du circuit accordé de l'étage amplificateur 1 un coefficient de surtension de faible valeur R"/LD, L étant le coefficient de self-induction de l'enroulement 15, M la pulsation à la fréquence du signal de rythme et R" la résistance 17 en parallèle avec la résistance 28.Le diagramme 3d montre que le signal sinusoïdal aux bornes du circuit accordé est brusquement interrompu et qu'il s'y forme une impulsion négative produite par la chute rapide du coefficient de surtension. Lorsque l'impulsion de commande a disparu, le transistor 31 redevient conducteur et le condensateur 33 se décharge suivant le signal représenté par la partie décroissante du diagramme 3c. La diode 34 bloque le courant de décharge dans le sens qui l'empêche de s'écouler à travers le transistor 31. La décharge du condensateur 33 s'effectue alors à travers la résistance 35 de valeur R1 et à travers la résistance 36 de valeur R2 et la jonction base-émetteur 2 du transistor 37. Cette décharge avec la constante de R1RâC temps R + R entraîne le blocage progressif du 1 2 transistor 37. Lorsque ce blocage est terminé la résistance d'amortissement variable entre le collecteur et l'émetteur de ce transistor présente une valeur élevée et le coefficient de surtension du circuit accordé se trouve rétabli à sa valeur nominale R'/Lo où R' représente la résistance 17. Cette variation progressive de la résistance d'amortissement entraîne comme il est représenté sur le diagramme 3d une variation quasi linéaire de l'amplitude du signal aux bornes du circuit accordé pendant la réception du préambule du paquet de données suivant REVENDICATIONS : 1. Procédé de récupération rapide de rythme dans un récepteur recevant des données par paquets en provenance de stations radio-émettrices, chaque paquet comportant un préambule à nombreuses transitions pour la récupération du rythme effectuée au moyen d'un circuit accordé sur la fréquence prévue du rythme et recevant des impulsions résultant de la détection des transitions du signal reçu, la tension aux bornes du circuit accordé étant transmise par l'intermédiaire d'un étage séparateur à haute impédance d'entrée à un étage comparateur fournissant l'information de rythme si l'amplitude du signal sinusoîdal qui lui est appliqué est supérieure à un certain seuil, caractérisé en ce que le coefficient de surtension du circuit accordé est abaissé de sa valeur nominale à une faible valeur pendant l'intervalle de temps entre la réception d'un paquet de données et la réception du paquet suivant puis ramené à ladite valeur nominale de façon quasi linéaire pendant la réception du préambule dudit paquet suivant. 2. Dispositif de récupération rapide de rythme pour la mise en oeuvre du procédé selon la revendication 1, caractérisé en ce qu'il comporte des moyens d'amortissement disposés aux bornes dudit circuit accordé et constitués par le montage en série d'une résistance fixe reliant le circuit accordé à l'entrée de l'étage séparateur et d'une résistance variable commandée par un circuit de commande d'amortissement à l'entrée duquel est appliquée une impulsion de commande engendrée en fin de réception dudit paquet de données, ledit circuit de commande comportant un condensateur chargé dans un circuit non résistif pendant ledit intervalle de temps et déchargé ensuite dans un circuit résistif, lesdites charge et décharge du condensateur permettant respect il vement le déblocage et le blocage d'un transistor de sortie dudit circuit de commande entre les bornes de collecteur et d'émetteur duquel ladite résistance variable présente une valeur très faible pendant ladite charge et une variation progressive de ladite valeur très faible à une valeur élevée pendant ladite décharge. 3. -Dispositif selon la revendication 2, caractérisé en ce que ledit circuit de commande d'amortissement comporte un transistor d'entrée dont la base reçoit ladite impulsion de commande, dont l'émetteur est mis à la masse et dont le collecteur est relié d'une part à la borne positive d'une source d'alimentation et d'autre part à une borne dudit condensateur à travers une diode montée dans le sens direct, l'autre borne du condensateur étant mise à la masse, une première résistance étant connectée auxdites bornes du condensateur et ladite borne du condensateur non réunie à la masse étant reliée à travers une deuxième résisiance à la base dudit transistor de sortie dont l'émetteur est mis à la masse et dont le collecteur est relié au point d'interconnexion de ladite resistance d'amortissement fixe et de l'entrée dudit étage séparateur, lesdites première et deuxième résistances constituant ledit circuit résistif de décharge du condensateur.