Brevet FR2547676A1 — publié le 19841221

i La présente invention concerne une puce de circuit intégré comprenant au moins une ligne de distribution d'horloge destinée à appliquer des impulsions de synchronisation à des éléments de circuit intégré. Au fur et à mesure de la diminution de la taille des éléments de puces de semiconducteur à très haut niveau d'intégration, et de l'augmentation de la fréquence de fonctionnement, un problème appelé "décalage d'horloge" devient plus prononcé Le décalage d'horloge est un écart de l'instant d'arrivée d'une impulsion de synchronisation à un élément de circuit intégré, par rapport à l'instant d'arrivée qui a été prévu. Le problème devient particulièrement gênant pour une taille d'élément d'environ un micron et un fonctionne15 ment à 25 mégahertz (M Hz). La plupart des efforts visant à réduire le décalage d'horloge ont porté sur la réalisation de lignes de distribution d'horloge de longueur égale ou très courte Dans ce but, dans de nombreuses puces de circuit intégré, la 20 source d'horloge fait partie intégrante de la puce On a quelquefois introduit des éléments de retard de compensation. On a cependant trouvé que certains retards de propagation inattendus apparaissent et que ces effets sont plus nuisibles pour le fonctionnement à une fréquence plus élevée. Ces problèmes sont résolus conformément à l'invention dans une puce de circuit intégré caractérisée en ce qu'elle comporte, sur des c 8 tés opposés de la ligne de distribution d'horloge, des première et seconde lignes qui sont conçues de façon à être maintenues à un potentiel continu fixe, les première et seconde lignes étant étroitement adjacentes à la ligne de distribution d'horloge et parallèles à celle-ci. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation et en se 35 référant aux dessins annexés sur lesquels: La figure 1 est un schéma d'une structure de microprocesseur; La figure 2 est une représentation en plan agrandie d'une partie du microprocesseur de la figure 1; La figure 3 est une coupe de la partie de la figure 2; et Les figures 4, 5 et 6 sont des représentations en plan agrandies de différentes configurations d'interconnexion possibles pour une partie similaire du microprocesseur, con10 formément à l'invention. Bien que ceci n'ait pas été reconnu de façon générale, des conducteurs électriques adjacents dans de telles puces de circuit intégré à très haut niveau d'intrégration présentent des caractéristiques de charge capacitive qui 15 varient largement et sont imprévisibles Dans une puce de circuit intégré à très haut niveau d'intégration de 1 cm x 1 cm, une ligne de distribution d'horloge peut mesurer 1,5 cm de longueur La capacité de la ligne est d'environ 5 picofarads (p F) avec la technologie à 1,25 micron Cette capacité est supérieure à la capacité de drain et de sortance (estimée à 1-2 p F) Par conséquent, le retard de distribution d'horloge est déterminé essentiellement par la capacité incertaine de la ligne d'horloge Si la spécification de retard nominale du circuit d'horloge est de 2 nanosecondes 25 (ns), les incertitudes sur la position dans le temps du front d'horloge sont dans la plage de 1-5 ns, ce qui est inacceptable On peut apprécier la nature de ce problème en considérant les figures 1-3. La figure 1 montre un microprocesseur en circuit intégré caractéristique défini par des techniques photolithographiques bien connues dans une puce de semiconducteur 10. Le microprocesseur comprend des sections de commande, de logique et de voies de données, portant respectivement les références 11, 12 et 13 Les sections de commande et de logi35 que sont interconnectées par une configuration d'interconne- xion 15. La figure 2 représente sous une forme agrandie une partie de la configuration d'interconnexion 15 de la figure 1 La configuration comprend trois lignes représentatives 521, 22 et 23 Des inverseurs 24, 25, 26 et 27, qui sont représentés connectés aux extrémités des lignes, sont représentatifs de certains circuits logiques dont la nature particulière n'est pas importante pour la compréhension de l'invention Un bus de masse séparé 28 est également représenté. 10 Le bus de masse 28 est normalement connecté à une borne externe sur un boîtier de puce (non représenté), par un conducteur 29 On notera qu'aucune connexion électrique n'existe entre le bus 28 et l'une quelconque des lignes de la configuration d'interconnexion. La figure 3 montre une coupe de la partie du microprocesseur représentée sur la figure 2, faite selon la ligne interrompue 1-1 ' de la figure 2 Les lignes 21, 22 et 23 consistent en métal défini sur la couche de surface d'oxyde 30, sur une couche de substrat en silicium 31 qui fait partie d'une puce La configuration métallique est recouverte d'une couche de nitrure 32, comme il est habituel On supposera que la constante diélectrique E du nitrure est de 7,5 et que celle de l'oxyde est de 3,7 On supposera également que la section transversale de chacune des lignes 21, 22 et 23 est 25 carrée et que la séparation entre les lignes est approximativement égale à l'épaisseur de la couche d'oxyde et à un côté du carré Les capacités parasites sont représentées par des condensateurs 35, 36 et 37 La capacité C 22 W que présente la ligne 22 dans le cas le plus défavorable est: 30 C 22 W = C 37 + 4 C 36 ( 1) en désignant respectivement par C 37 et C 36 les capacités des condensateurs 37 et 36 La condition la plus défavorable se produit lorsque la ligne centrale 22 et les lignes 21 et 23 commutent simultanément mais avec la polarité opposée. D'autre part, la capacité du cas le plus favorable est représentée par: C 22 B = C 37 ( 2) Le cas le plus favorable se produit lorsque les trois con5 ducteurs commutent simultanément avec la même polarité On peut montrer que: C 22 W 22 W = 5 ( 3) C 22 B On a supposé que C 35 = C 36 Bien que l'existence d'une aussi 35 = 36 Bequ grande incertitude sur la capacité soit improbable, des incertitudes de l'ordre de 50 % se manifestent effectivement et affectent considérablement les performances du circuit. Dans le cas o la ligne 22 est une ligne de distribution d'horloge, un décalage imprévisible se produit dans les 15 impulsions d'horloge Pour des puces à très haut niveau d'intégration en technologie de 1 micron, le décalage d'horloge sera habituellement déterminé entièrement par la capacité incertaine de la ligne de distribution d'horloge. La figure 4 montre une partie de la configuration 20 d'interconnexion 15 de la figure 1, comprenant trois lignes 41, 42 et 43 qui correspondent respectivement aux lignes 21, 22 et 23 de la figure 2 La figure montre également deux lignes conductrices de l'électricité supplémentaires, 44 et 45, situées de part et d'autre de la ligne 42, qui ont pour 25 fonction essentielle d'établir un blindage électrostatique pour la ligne 42 vis-à-vis de n'importe laquelle des lignes 41 ou 43, conformément aux principes de l'invention La figure montre également un bus de masse 48 qui correspond au bus de masse 28 de la figure 2 et qui est prévu pour être relié par un fil 49 à une électrode externe Les lignes 44 et 45 sont directement connectées au bus de masse 48, comme il est représenté, de façon à être maintenues pratiquement à la masse. La figure 5 montre un autre mode de réalisation de l'invention dans lequel trois lignes 51, 52 et 53 correspondent aux lignes 21, 22 et 23 de la figure 2 Le bus de masse 54 se trouve dans ce cas entre les lignes 51 et 52 et cons5 titue un blindage approprié entre elles On utilise une ligne de blindage 55, correspondant à la ligne 45 de la figure 4, pour blinder la ligne 52 par rapport à la ligne 53, et elle est connectée au bus de masse qui est lui-même connecté par un fil conducteur 56 à une borne externe 57 Ce mode de 10 réalisation montre clairement qu'on peut utiliser le bus de masse lui-même pour contribuer à blinder la ligne de distribution d'horloge 52, au lieu d'utiliser une ligne de masse supplémentaire (comme la ligne 44 de la figure 4). La figure 6 montre un mode de réalisation dans 15 lequel on utiiise des bus de masse et d'alimentation pour blinder la ligne de distribution d'horloge, ce qui supprime la nécessité de lignes de masse supplémentaires comme les lignes 44 et 45 de la figure 4 La ligne de distribution d'horloge 62 est blindée par le bus d'alimentation 63 et le 20 bus de masse 64 La ligne 65 correspond à la ligne 41 de la figure 4, tandis que les bus 63 et 64 correspondent respectivement aux lignes 44 et 45 de la figure 4 Les bus d'alimentation et de masse 63 et 64 sont connectés à des bornes par des conducteurs respectifs 66 et 67 Le mode de réalisa25 tion de la figure 6 montre qu'on peut réaliser un blindage approprié en changeant les emplacements de la ligne de distribution d'horloge et/ou de l'un des bus d'alimentation et de masse, ou des deux, sans ajouter de lignes de masse supplémentaires. Il est évident qu'on peut réaliser le blindage électrostatique désiré en plaçant de part et d'autre de la ligne à protéger une paire quelconque de conducteurs, chacun d'eux étant maintenu à un potentiel continu fixe, qu'il s'agisse d'un bus de masse, d'un bus d'alimentation ou d'un 35 simple conducteur maintenu à une tension continue arbitraire. La longueur sur laquelle une ligne de distribution d'horloge doit être blindée de cette manière dépendra de façon caractéristique d'un certain nombre de facteurs L'invention est particulièrement intéressante lorsqu'il est 5 nécessaire de blinder une partie importante d'une telle ligne. La charge capacitive de la ligne de distribution d'horloge dans l'un quelconque des modes de réalisation des figures 4, 5 ou 6 est relativement faible Plus précisément, 10 pour une technologie d'un micron, on obtient une charge capacitive de 3 p F et on parvient à un décalage d'horloge approchant zéro. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans 15 sortir du cadre de l'invention. REVENDICATIONS 1 Puce de circuit intégré comprenant au moins une ligne de distribution d'horloge ( 42) destinée à appliquer des impulsions de synchronisation à des éléments de circuit intégré, CARACTERISEE EN CE QUE des première et seconde lignes ( 44, 45) sont incorporées de part et d'autre de la ligne de distribution d'horloge et sont conçues de façon à être maintenues à un poten10 tiel continu fixe, ces première et seconde lignes étant étroitement adjacentes à la ligne de distribution d'horloge et parallèlesà celle-ci. 2 Puce de circuit intégré selon la revendication 1, CARACTERISEE EN OUTRE EN CE QUE une seconde ligne acheminant des impulsions ( 41) s'étend en position parallèle et adjacente à la première ligne ( 44), d'un côté de la première ligne qui est opposé à la ligne de distribution d'horloge ( 42), et une troisième 20 ligne acheminant des impulsions ( 43) s'étend en position parallèle et étroitement adjacente à la seconde ligne ( 45), d'un côté de la seconde ligne qui est opposé à la ligne de distribution d'horloge. 3 Puce de circuit intégré selon la revendication 25 1, CARACTERISEE EN OUTRE EN CE QUE la première ligne consiste en un bus de masse ( 64). 4 Puce de circuit intégré selon la revendication 30 2, CARACTERISEE EN CE QUE la seconde ligne consiste en un bus d'alimentation ( 63). Puce de circuit intégré selon la revendication 1, CARACTERISEE EN CE QUE la largeur de la ligne de distribution d'horloge est approximativement égale aux écartements entre cette ligne et les première et seconde lignes.