Brevet FR2546354A1 — publié le 19841123

' La présente invention concerne des systèmes de processeurs répartis,-et elle porte plus particulièrement sur la réalisation de l'interface entre un circuit d'accès commandé par microprocesseur et un bus de multiplex tempo- rel d'un système de télécommunication à processeurs répar- tis. La technique du traitement réparti, dans laquelle le traitement de données est partagé entre un processeur central et un groupe de processeurs locaux, est maintenant appliquée à des systèmes de téléphonie numérique prévus pour des utilisations professionnelles Dans de tels systè- mes, on procède de façon caractéristique à un échange d'in- formation entre un processeur central et un processeur local par l'intermédiaire d'un bus de données de type syn- chrone classique On fait appel à une technique de résolu- tion des conflits d'utilisation du bus, mise en oeuvre par l'unité de traitement centrale ou mise en oeuvre localement par chaque processeur réparti, dans le but d'empêcher un conflit(ou collision) entre l'information placée sur le bus par un processeur local et l'information placée sur le même bus par un second processeur local Dans de telles - techniques, un processeur local peut employer une procédure de gestion de bus pour accéder au bus, par exemple en reconnaissant sa signature ou son adresse sur le bus pour la réception d'information Une procédure de gestion de bus est de façon caractéristique entrelacée avec le traitement de l'information pour maintenir la synchronisation avec des signaux de synchronisation du bus. Les procédures de gestion de bus conduisent à un fonctionnement ordonné, mais elles réduisent la capacité de traitement en temps réel d'un processeur local A titre d'exemple, l'exécution de tâches de maintenance consomme une fraction appréciable du temps réel du système Dans ces conditions, il peut être nécessaire de suspendre le traite- ment de données ou de communications pour faire appel à des procédures de reconnaissance de défaut afin d'identifier le processeur défectueux et de l'isoler en le retirant du ser- vice. Le système de télécommunication multiprocesseur réparti qui est présenté dans le brevet US 4 223 380 décrit une configuration destinée à décharger un système de traite- ment central de la lourde tâche que constitue la gestion d'un bus interprocesseur La technique de gestion de bus du brevet précité réserve fondamentalement une partie d'une trame temporelle du système à chaque module de processeur du système, pour l'émission d'information Un processeur récepteur accuse réception d'une communication interproces- seur en émettant un signal d'accusé de réception lorsqu'il reçoit l'information par le bus interprocesseur. Les inventeurs ont conçu un circuit d'interface de canal de commande comprenant un dispositif de commande fonc- tionnant sous la dépendance des états,qui contrôle des intervalles de temps sélectionnés d'un bus de système dou- ble, pour la détection, l'extraction et la transmission d'information de commande entre un processeur local ou un dispositif de commande à microprocesseur, et un processeur de communications central. Un groupe d'intervalles de temps de commande de chaque trame du système est réservé pour la transmission de messages de commande entre un processeur de communications et un circuit d'interface de canal de commande -Chaque cir- cuit d'interface de canal de commande contrôle le bus de système et extrait une information d'adresse présente sur le bus pendant l'intervalle de temps zéro Une adresse peut être l'adresse d'un circuit d'interface de canal de commande particulier (adresse de carte) ou bien l'adresse d'un groupe de circuits d'interface (adresse de groupe). Si un circuit d'interface de canal de commande reconnaît son adresse de carte sur le bus pendant l'inter- valle de temps zéro, il accepte l'information présente sur le bus pendant les intervalles de temps 1-4 suivants L'in- formation qui est extraite du bus pendant les intervalles de temps de commande ( 0-4) est enregistrée dans une mémoire tam- pon d'entrée à laquelle accède un dispositif de commande à microprocesseur associé. Une adresse de groupe constitue le moyen par lequel un processeur de communications interroge un groupe de dispo- sitifs de commande à microprocesseur, par l'intermédiaire de circuits d'interface de canal de commande associés, pour obte- nir des messages de commande provenant de microprocesseurs particuliers (demande d'activité). L'information de commande de microprocesseur qui doit être émise vers l'amont, vers un processeur de communi- cations, est enregistrée dans une mémoire tampon de sortie de circuit d'interface de canal de commande Au moment de son interrogation par un processeur de communications, chaque circuit d'interface de canal de commande du groupe qui est interrogé et qui possède une information à émettre vers l'amont réagit au processeur de communications en émettant une réponse à un bit pendant l'intervalle de temps suivant, c'est-à-dire l'intervalle 2. Un processeur de communications demande ensuite à chaque interface de canal de commande d'émettre vers l'amont en plaçant l'adresse de carte du circuit interrogé et des mots de demmande codés sur le bus de système, pendant des intervalles de temps respectifs 0-2 Le circuit d'interface de canal de commande décharge ensuite le contenu de sa mémoire tampon de sortie sur le bus de système pendant les intervalles de temps 2-4, lorsqu'il a reconnu son adresse pendant l'intervalle de temps 0, On a également incorporé dans le dispositif de l'invention un circuit qui contrôle le bon fonctionnement d'un dispositif de commande à microprocesseur associé et qui empêche le processeur local d'accéder au bus de système dans le cas o il devient défectueux L'extraction de l'informa- 2546354 1 tion du bus se poursuit pendant que le microprocesseur local est hors fonction, afin d'obtenir des instructions provenant d'un processeur central, comme une instruction qui demande au circuit d'interface de canal de faire redémarrer le micro- processeur. L'invention sera mieux comprise à la lecture de la description détaillée qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est une représentation d'un circuit d'accès d'un système de télécommunication dans lequel on utilise avantageusement l'invention; La figure 2 représente un mode de réalisation de l'invention, sous forme de schéma synoptique; La figure 3 est un schéma détaillé d'un circuit de dispositif de commande utilisé dans l'invention; La figure 4 montre une série de signaux d'horloge produits par le circuit du dispositif de commande qui for- ment une séquence définie par rapport à une trame du système et à des intervalles de temps du système La figure 5 représente un circuit de contrôle de -bon fonctionnement qui contrôle le caractère fonctionnel d'un processeur local respectif La figure 6 représente un circuit d'entrée de bus qui accepte une information de commande provenant d'un bus de système, sous la commande du dispositif de commande; La figure 7 représente un circuit de sortie de bus qui émet une information de commande vers un bus de sys- tème sous la commande du dispositif de commande; et La figure 8 est un diagramme d'états montrant les relations entre les signaux d'entrée et les signaux de sor- tie au niveau du dispositif de commande. Description générale L'invention qui -est décrite ici peut avantageuse- ment être incroporée dans un système à processeurs répartis ayant un bus de multiplex temporel commun. 2 Sb 4654 1 En considérant la figure 1, on voit un certain nombre de terminaux, tels que des postes téléphoniques, desservis par un circuit d'accès du système, 200, sous la commande d'un dispositif de commande à microprocesseur 202. Chaque circuit d'accès du système, 200, communique avec un processeur de communications (non représenté) par l'intermé- diaire d'un bus de multiplex temporel A ou d'un bus de mul- tiplex temporel B Comme il est représenté, le circuit d'interface de canal de commande (CICC) 203, qui est l'objet de l'invention décrite ici, permet au microprocesseur de circuit d'accès 202 de communiquer de façon interne avec un processeur de communications externe par le bus 321 ou 322, par l'intermé- diaire du bus A ou du bus B. La figure 2 représente un circuit d'interface de canal de commande 203 qui communique de façon asynchrone avec le microprocesseur 202 par l'intermédiaire de l'inter- face de microprocesseur 10, et qui communique de façon syn- chrone avec le bus de données en multiplex temporel 321 ou le bus 322, par l'intermédiaire du circuit de bascules d'entrée TDB 20 L'interface de microprocesseur 10 (qu'on appellera ci-après IM 10) comprend des circuits, qu'on expliquera de façon plus complète, destinés à remplir la fonction d'interface entre le dispositif de commande à microprocesseur 202 (figure 1) et des modules de circuit de l'interface de commande 203, comme par exemple le groupe de bascules d'adresse 65 et le groupe de bascules d'état 45. L'IM 10 comprend en outre des circuits destinés à transférer des données à partir du circuit de bascules d'entrée TDB 20, en 6 octets, vers le dispositif de commande à microproces- seur 202, par l'intermédiaire du bus multiconducteur MBI. L'interface de microprocesseur 10 transfère également une information de commande du dispositif de commande à micro- processeur 202 vers un circuit de bascules de sortie TDB 30, pour la transmission vers l'amont, par l'intermédiaire du 2546454 ' bus 321 ou du bus 322, vers un processeur de communications (non représenté), lorsque cette action est demandée Le dis- positif de commande à microprocesseur 202 indique cette acti- vité à l'interface de canal de commande 203 en positionnant un bit spécial (ACT) dans le groupe de bascules d'état 45, par l'intermédiaire du circuit d'IM 10 De cette manière, le circuit d'interface 203 réagit aux demandes d'activité du processeur de communications conformément à l'état du bit d'activité (ACT) du groupe de bascules d'état 45 En plus de l'activité de message, le dispositif de commande à micropro- cesseur 202 demande également l'état concernant une autre activité de circuit, comme le bon fonctionnement ou le carac- tère fonctionnel, provenant de l'IM 10, et on décrira ceci plus complètement par la suite. Un microprocesseur de communications obtient des messages du dispositif de commande à microprocesseur 202 en interrogeant simultanément un groupe de circuits d'interface de canal de commande 203 par l'intermédiaire du bus de multi- plex temporel 321 ou du bus 322 Les demandes d'interrogation (activité de groupe) sont émises par un processeur de commu- nications (non représenté) pendant l'intervalle de temps zéro (TSO) du bus de multiplex temporel du système A et du bus B, et elessont distinguéesd'autres types d'information d'adresse de TSO par le positionnement à un état logique "un" du bit de fort poids (bit 7) du bus 321 ou du bus 322 Le groupe de circuits d'interface de canal de commande 203 auquel la deman- de d'activité est adressée apparaît dans les positions de bit 3-6 Les positions de bit 0-2 identifient le type de demande du processeur de communications. Pour communiquer avec un circuit d'interface de canal de commande 203 particulier pour le transfert d'une information de commande, un processeur de communications émet cette adresse de carte du circuit pendant l'intervalle de temps zéro Par exemple, lorsqu'un processeur de communi- cations est préparé pour recevoir des messages de commande -2546354 dirigés vers l'amont, l'adresse de carte T 50 particulière d'un CICC 203 est suivie par deux messages de commande qui apparaissent respectivement sur le bus 32 i ou le bus 322 pen- dant les intervalles de temps 2 et 3 Ensuite, pendant des trames suivantes, l'interface de canal de commande 203 trans- fère des messages de commande du dispositif de commande de microprocesseur 202, enregistrés dans le groupe de bascules de sortie TDB 30,vers le bus de multiplex temporel 321 ou le bus 322, pendant les intervalles de temps respectifs 2 à 4. Le premier message de commande dirigé vers l'amont qui est transféré vers le bus 321 ou le bus 322 par le circuit d'in- terface 203 identifie le nombre de messages dirigés vers, l'amont qui doivent être émis De cette manière, un proces- seur de communications est avisé du nombre de messages de commande dont il doit attendre la réception à partir de l'in- terface 203. La synchronisation de l'activité de chaque circuit d'interface de canal de commande 203 avec les conditions tem- porelles du bus de multiplex temporel 321 ou 322 est obtenue en appliquant à chaque CICC 203 'une impulsion de trame du système et un-signal d'horloge à deux mégahertz, par des con- ducteurs respectifs FME et SCLK, à partir d'un processeur de communications Sous l'effet d'une trame du système et d'impulsions d'horloge, le dispositif de commande 50 génère des intervalles de temps 06 dans une trame du système en correspondance avec l'apparition d'intervalles de temps 0-6 sur le bus 321 ou le bus 322, pour la réception et l'émission synchrones d'information de commande dirigée vers le bus 321 ou le bus 322 ou provenant de ceux-ci. Le dispositif de-commande 50 commande l'émission et la réception de messages de commande qui sont échangés avec le bus 321 ou le bus 322 Par exemple, le dispositif de com- mande 50 produit une série de signaux qui indiquent au cir- cuit de sortie TDB 30 vers quel bus, c'est-à-dire le bus 321 ou le bus 322, le circuit 203 doit émettre, et quel type de réponse doit être émis sous l'effet de l'interrogation (demande) d'activité du processeur de communications Le décodeur 55 fournit le type de réponse au dispositif de com- mande 50 lorsqu'il décode une demande d'activité du proces- seur de communications Dans le cas o la demande concerne des messages de commande dirigés vers l'amont, le dispositif de commande 50 commande au circuit de réponse 60 de former une réponse d'activité, par exemple en conformité avec l'état logique du bit d'activité de message (ACT) qui est enregistré dans le groupe de bascules d'état 45 La réponse que forme le circuit de réponse 60 est mémorisée dans le circuit de sortie TDB 30 pour l'émission vers le bus 321 ou le bus 322 pendant l'intervalle de temps de trame 2 suivant. Lorsque le dispositifde commande 50 reconnaît son adresse sur le bus 321 ou le bus 322, il commande au circuit d'interruption 15 d'interrompre le dispositif de commande à microprocesseur 202 par l'intermédiaire du conducteur INT (figures 1 et 2) Une interruption se produit automatiquement chaque fois que le circuit d'interface 203 reçoit une demande invalide provenant du processeur de communications, ou chaque fois que l'adresse du circuit 203 est reçue par le bus 321 ou le bus 322 pendant l'intervalle de temps zéro Le dispositif de commande à microprocesseur 202 peut également demander au circuit d'interface 203 de produire un signal d'interruption lorsqu'une nouvelle trame du système commence. Le circuit de contrôle de bon fonctionnement 70 et le dispositif de commande 50 contrôlent le caractère fonc- tionnel du dispositif de commande à microprocesseur 202 et l'intégrité du bus de multiplex temporel 321 ou 322 A titre d'exemple, le circuit de contrôle de bon fonctionnement 70 place les mémoires tampons de bus 204 et 205 dans un mode de lecture seulement, par l'intermédiaire du conducteur ENO (figure 1), lorsqu'il détecte un dispositif de commande à microprocesseur 202 qui ne fonctionne pas, ce qui évite le risque de perturbation du bus de système A ou B, par l'in- termédiaire respectivement du bus 321 ou du bus 322 Le cir- cuit de contrôle de bon fonctionnement 70 impose également une interdiction d'émission aux mémoires tampons de bus 204 et 205, par l'intermédiaire du conducteur ENO, chaque fois qu'il détecte qu'un élément d'accès du système, comme un cir- cuit logique et d'interface de poste 200-1, émet vers les mémoires tampons 204 ou 205 par l'intermédiaire du bus 321 ou du bus 322 pendant des intervalles de temps de commande spé- ciaux réservés pour l'émission d'information de commande. Description détaillée En considérant toujours la figure 2, on note que le circuit d'interface de microprocesseur 10 est un circuit com- binatoire constitué par des bascules du type D, qui forment un registre d'entrée de données capable d'enregistrer huit bits Le circuit d'interface de microprocesseur 10 comprend également des circuits pour communiquer avec le processeur local 202 par l'intermédiaire d'un bus multiconducteur MD, conformément au protocole établi pour le micro- ordinateur INTEL 8051, décrit dans le catalogue des composants INTEL de 1981, aux pages 5-23 et 5-35. Le bus 11 est représentatif des signaux de valida- tion (ALE), de lecture (RD) et d'écriture (WR) qui sont décrits dans la publication d'INTEL indiquée ci-dessus, et il comprend un conducteur de signal supplémentaire CS Le conducteur de signal CS augmente le nombre de circuits que le dispositif de commande à microprocesseur 202 peut adres- ser. L'interface 10 comprend également un décodeur d'adresse avec mémoire qui est validé par le conducteur ALE du dispositif de commande à microprocesseur 202, pour accep- ter une information d'adresse provenant du bus MD par l'in- termédiaire du bus 9, afin de permettre au dispositif de commande à microprocesseur 202 d'accéder au groupe de bascu- les d'adresse de carte 65, au groupe de bascules d'état 45 ou au dispositif de contrôle de bon fonctionnement 70, par l'in- termédiaire du bus MBO et de l'interface de microprocesseur Un conducteur de validation d'accès (WREN), non représen- té sur la figure 2, dirigé vers chaque circuit 70, 45 et 30 actionné par le dispositif de commande à microprocesseur 202, fait également partie du bus MBO. Le bus d'entrée MBI de l'interface de microproces- seur 10 est représentatif d'un bus multiconducteur qui con- necte un circuit sélecteur de l'interface de microprocesseur aux huit bitsd'information d'état émis par le groupe de bascules d'état 40 et aux quarante-huit sorties du circuit d'entrée TDB 20, consistant en six groupes de données de huit bits chacun Le signal de sortie du circuit d'entrée TDB 20 comprend huit bits de données qui proviennent du bus 321 et du bus 322 pour chaque intervalle de temps 0-4 Les premier et second groupes de huit bits sont représentatifs de l'adresse de carte reçue à partir du bus 321 ou du bus 322, ou des deux, et chacun des quatre groupes de données de huit bits suivants représente une information de commande qui est transmise d'un processeur de communications vers le disposi- tif de commande à microprocesseur 202 pendant les intervalles de temps 14 L'interface 10 comprend également trois groupes de bascules de données à huit bits pour enregistrer des don- nées de commande qui sont fournies par le dispositif de com- mande à microprocesseur 202. Comme mentionné ci-dessus, l'interface de micro- processeur 10 comprend un circuit sélecteur assurant la con- nexion au bus MBI Le dispositif de commande à microproces- seur 202 accède au bus MBI par l'intermédiaire des circuits décodeur d'adresse et sélecteur de l'interface de micropro- cesseur 10 Chaque groupe de huit conducteurs du bus MBI est représenté par une adresse qui est décodée par un cir- cuit décodeur de l'interface 10 L'adresse décodée commande alors à un circuit sélecteur de l'interface 10 de présenter en sortie, par l'intermédiaire du bus MD, le groupe sélec- tionné de huit conducteurs MBI On sait que, de façon clas- i 1 sique, on pourrait remplacer le bus MBI par un bus à huit bits, et on pourrait multiplexer les signaux de sortie du groupe de bascules 65 et du circuit d'entrée TDB 20 sur le bus à huit bits MBI, par groupes de huit bits On a choisi la configuration multiconducteur décrite ici, de préférence à la configuration multiplexée, pour augmenter la vitesse et réduire les retards de propagation. Le décodeur de l'interface de microprocesseur 10 décode également l'information d'adresse du dispositif de commande à microprocesseur 202 qui est reçue par l'intermé- diaire du bus MD, pour effectuer une sélection du type un parmi trois, pour les conducteurs OL du bus qui sont connec- tés au circuit de sortie TDB 30, par l'intermédiaire du bus multiconducteur MBO Une adresse du dispositif de commande à microprocesseur 202 correspondant aux conducteurs OL agit sur l'interface 10 de façon à activer également un conduc- teur de validation (WREN, non représenté sur la figure 2), dirigé vers le circuit de sortie TDB 30 La sélection de conducteurs OL, un à la fois, par le dispositif de commande à microprocesseur 202, par l'intermédiaire de l'interface , provoque le chargement sur le bus de sortie MBO de huit bits de données de commande enregistrés dans les trois registres envisagés ci-dessus, et ces données sont accep- tées par le circuit de sortie 30, par l'intermédiaire du bus 31, pour 8 tre enregistrées dans des registres à décala- ge série à chargement en parallèle, comme on l'expliquera de façon plus complète. Protocole de bus Les intervalles de temps 0-4 du bus 321 ou du bus 322 sont réservés pour le transfert d'information entre un processeur de communications et l'interface de canal de com- mande 203 D'autres communications, comme une information vocale et de données échangée entre des circuits d'accès, comme le circuit d'accès 2011 (figure 1), utilisent le bus 321 ou le bus 322 pendant des intervalles de temps suivants ( 5-255) Une information telle qu'une information vocale et des données relatives aux accès apparaissant pendant les intervalles de temps 0-4 est considérée comme invalide. Parmi les intervalles de temps 0-4, l'intervalle de temps O est réservé pour le transfert d'une adresse de carte locale ou d'une adresse de groupe pour l'interface de canal de commande 203 On distingue une adresse de groupe par rapport à une adresse de carte locale en positionnant à " 1 " le bit 7 du bus 321 ou du bus 322, connecté aux bus de système A et B, par l'intermédiaire de mémoires tampons de bus respectives 204 et 205, pendant l'intervalle de temps zéro Une adresse de groupe constitue une partie d'une demande d'interrogation d'un processeur de communications, dirigée vers un groupe spécifique de circuits d'interface de canal de commande 203, dans laquelle l'adresse de groupe est définie par les bits 3-6 du bus 321 ou du bus 322 Le type d'interrogation ou de demande d'activité est défini par les bits 0-2, et il s'agit de façon caractéristique d'une deman- de de message dirigée vers l'amont (ACT), d'un état de bon fonctionnement (SAN) ou du redémarrage du dispositif de com- mande à microprocesseur 202 (RST) Les deux premières deman- des de groupe d'un processeur de communications exigent une réponse de la part de chaque interface de canal de commande 203 appartenant-au groupe, tandis que la dernière demande (RST) n'exige pas de réponse mais commande au circuit 203 d'accomplir une fonction Le dispositif de commande à micro- processeur 202 est également interrompu par l'intermédi aire du circuit d'interruption 15 dans le cas o une demande d'activité de groupe définit une demande de processeur de communications autre que l'une des demandes d'activité (ACT, SAN ou RST) décrites ci-dessus. Des messages de commande que le processeur local 202 charge dans le groupe de bascules de sortie TDB 30 par l'intermédiaire de l'interface 10 sont émis vers l'amont en direction d'un processeur local, à la suite d'une scrutation d'activité de groupe (demande d'interrogation) Un processeur de communications demande au dispositif de commande à micro- processeur 202, par l'intermédiaire du circuit d'interface de canal de commande 203, d'émettre des messages dirigés vers l'amont, en émettant cette adresse de circuit (adresse de carte du CICC 203), pendant l'intervalle de temps zéro du bus 321 ou du bus 322, et en émettant des signaux codés dans les intervalles de temps de trame 1 et 2, ces signaux demandant au dispositif de commande à microprocesseur 202 d'émettre pendant une trame suivante, par l'intermédiaire du circuit 203. Le dispositif de commande à microprocesseur 202 émet vers l'amont au cours de trames successives, lorsque le circuit 203 reconnaît son adresse sur le bus 321 ou le bus 322 pendant l'intervalle de temps zéro Le premier message dirigé vers l'amont qui est émis par le dispositif de comman- de à microprocesseur 202, par l'intermédiaire de l'interface de canal de commande 203, est codé de façon à indiquer à un processeur de communications le nombre de messages dirigés vers l'amont qu'il doit attendre Comme mentionné ci-dessus, l'interface de canal de commande utilise les intervalles de temps 1 à 5 pour l'émission et la réception de messages qui sont échangés avec un processeur de communications. Lorsque l'interface de canal de commande 203 n'émet pas de messages, elle accepte des messages de comman- de ou des demandes d'interrogation apparaissant sur le bus 321 ou le bus 322 pendant les intervalles de temps 1-4, en cas de détection de son adresse sur le bus 321 ou le bus 322 pendant l'intervalle de temps zéro précédent. Adresse de carte Une adresse de carte pour chaque circuit d'interfa- ce de canal de commande 203 est établie en connectant certai- nes des sept broches de cablâge de fond de panier (non repré- sentées) à la masse ou à une tension de plus cinq volts, représentant des " 1 " et des " O " binaires Les signaux des sept broches de fond de panier (non représentées) qui sont connectées au groupe de bascules d'adresse de carte 65 (figu- re 2) sont mémorisés dans sept bascules de type D correspon- dantes, auxquelles le dispositif de commande à microproces- seur 202 accède par l'intermédiaire de l'interface 10 Les bits 3-6 de l'adresse de carte établissent l'adresse de groupe du circuit 203 et les bits 0-2 établissent une adres- se locale. L'adresse de carte est transmise vers le décodeur d'adresse de commande 55 et le circuit de réponse 60 par l'intermédiaire du bus d'adresse de carte comportant les conducteurs respectifs BDO-BD 6 L'adresse de carte BDO-BD 6 est également appliquée au processeur local 220 par le bus à sept bits BDO-BD 6, par l'intermédiaire du circuit d'interfa- ce 10, lorsqu'il est validé par le circuit décodeur d'adres- se de l'IM 10, par l'intermédiaire du conducteur AE. Décodeur d'adresse de commande Comme le montre la figure 2, le décodeur d'adresse de commande 55 est un circuit destiné à décoder l'informa- tion qui apparaît sur le bus 321 ou le bus 322 pendant l'in- tervalle de temps zéro L'information d'adresse à huit bits est mémorisée dans le circuit d'entrée TDB 20 à partir du bus 321 ou du bus 322 et elle est appliquée au décodeur 55 par l'intermédiaire du bus à seize bits BO Les huit pre- miers bits du bus BO sont réservés à l'information d'adresse qui est acceptée à partir du bus 321 et les huit bits sui- vants sont réservés à l'information d'adresse du bus 322. Une adresse d'intervalle de temps 0, concernant une demande d'interrogation de groupe (bit 7 = 1) commande au décodeur 55 de comparer l'adresse de groupe (bits 3-6) avec l'adresse de groupe qui lui est appliquée à partir du grou- pe de bascules d'adresse de carte 65, par l'intermédiaire du bus d'adresse de carte BDO-BD 6, dans lequel l'adresse de groupe est définie par les bits BD 3-BD 6 Si la comparaison indique une concordance, le décodeur 55 le signale au dispo- sitif de commande 50, par l'intermédiaire, respectivement, du conducteur M 4 ADA ou du conducteur MADB du bus 56, selon que l'information concernant l'intervalle de temps O était issue du bus 321 ou du bus 322 Le décodeur 55 décode égale- ment les bits 0-2 provenant du bus 321 ou du bus 322, pour déterminer le type de demande de groupe de processeur de communications, et il active le conducteur LADA ou LADB du bus 56, dirigé vers le dispositif de commande 50, à titre de moyen pour indiquer à ce circuit qu'une scrutation de groupe de processeur de communications (demande d'interroga- tion de groupe) à eu lieu La demande décodée (bits 0-2) est appliquée au dispositif de commande 50 par le conducteur ACA ou le conducteur ACB s'il s'agit d'une demande d'activité (demande de message dirigé vers l'amont), par le conducteur RPA ou le conducteur RPB du bus 56, en cas de demande de redémarrage du dispositif de commande à microprocesseur 202, ou par le conducteur SNA ou le conducteur SNB du bus 56, en cas de demande de bon fonctionnement Un conducteur MADA ou MADB actif sur le bus 56, sans qu'un conducteur de demande soit actif>n'est pas valide et le dispositif de commande 50 actionne le circuit d'interruption 15 pour interrompre le processeur local 202 par l'intermédiaire du conducteur SINT * du bus de commande du dispositif de commande 50. Une adresse d'intervalle de temps O ne concernant pas une demande d'interrogation de processeur de communica- tions (bit 7 = 0) est comparée avec les bits d'adresse BDO-BD 6 que fournit le groupe de bascules 65 Si la comparaison d'adresse indique une discordance, l'interface de canal de commande 203 ignore l'information de commande contenue dans les intervalles de temps 1-4 du bus 321 ou du bus 322, et dans le cas contraire le décodeur 55 indique la situation au dispositif de commande 50 en activant le conducteur MADA ou le conducteur MADB, à titre d'indication du fait que l'adresse de groupe (bits 3-6) concorde, et il active le conducteur LADA ou le conducteur LADB, à titre d'indication du fait que l'adresse locale (bits 0-2) concorde, par rapport au bus 321 ou au bus 322. Circuit de réponse Une réponse de l'interface de canal de commande 203 à une demande d'activité ou de bon fonctionnement de groupe de processeur de communications se produit pendant l'intervalle de temps 2 qui suit immédiatement une demande d'interrogation de groupe dans l'intervalle de temps O (cha- que circuit d'interface 203 dans le groupe interrogé effectue une réponse de groupe à une demande de processeur de communi- cations en positionnant à zéro sa position de bit d'adresse locale correspondante, sur le bus 321 ou le bus 322) De cette manière, un processeur de communications positionne à un les bits 0-7 du bus 321 ou du bus 322 pendant l'intervalle de temps 2, et ces bits sont ensuite effacés par des circuits 203 correspondants qui effectuent une réponse, conformément à leurs positions de bit d'adresse respectives. Par exemple, un circuit d'interface de canal de commande 203 ayant une adresse locale égale à 3 et ayant une information de commande correspondant à l'émission efface le bit 3 du bus 321 ou du bus 322, pendant l'intervalle de temps 2, à titre de réponse positive à une demande d'activité de groupe de processeur de communications, tandis que dans le cas contraire le bit 3 demeure inchangé. Le circuit de réponse 60 est un circuit destiné à former une réponse de l'interface de canal de commande 203 à une demande de groupe de processeur de communications, sur la base de l'état logique du conducteur d'activité ACT provenant du groupe de bascules d'état 45, ou du conducteur de bon fonctionnement SB, provenant du dispositif de contrôle de bon fonctionnement 70 Comme indiqué ci-dessus, le décodeur 55 décode la demande de processeur de communications particuliè- re et avise le dispositif de commande 50 de la manière décri- te Le dispositif de commande 50 commande le circuit de réponse 60, par l'intermédiaire du conducteur PCT (demande d'activité) ou du conducteur PSN (demande de bon fonctionne- ment), de façon qu'il forme la réponse respective Pour une demande d'activité de processeur de communications, le cir- cuit de réponse 60 utilise l'état d'activité fourni par le groupe de bascules d'état 45 par l'intermédiaire du conduc- teur ACT, et il place l'état logique apparaissant sur ce con- ducteur dans l'ordre des positions de bit basé sur l'adresse de carte locale qui est fournie par le groupe de bascules d'adresse 65, par l'intermédiaire des conducteurs BDO-BD 6. Pour une demande de bon fonctionnement ou de caractère fonc- tionnel, le circuit de réponse 60 place d'une manière sem- blable l'état logique apparaissant sur le conducteur SB qui provient du dispositif de contrôle de bon fonctionnement, 70. Lorsque le circuit de réponse 60 forme une réponse, il insère la réponse formée dans le circuit sélecteur du cir- cuit de sortie 30, par l'intermédiaire du bus SSO-S 57 Le circuit de sortie 30 transfère le contenu de son circuit sélecteur vers le bus 321 ou le bus 322 pendant l'intervalle de temps 2, sous la commande du dispositif de commande 50. Groupe de bascules d'état Le groupe de bascules d'état 45 est un circuit combinatoire qui comprend six bascules de type D et deux bascules à positionnement-restauration (R/S) Chaque registre R/S est positionné et restauré par une adresse spécifique que le dispositif de commande à microprocesseur 202 fournit par l'intermédiaire de l'IM 10. 1 Les registres R/S enregistrent des bits ABE et BBE fournis par le dispositif de commande à microprocesseur 202 par l'intermédiaire de l'IM 10 et du bus multiconducteur MBO, pour commander respectivement l'accès au bus 321 ou au bus 322. Le dispositif de commande à microprocesseur 202 positionne (à l'état haut) une première bascule de type D (ACT) du groupe de bascules d'état 45, chaque fois que le dispositif de commande à microprocesseur 202 a enregistré dans le groupe de bascules de sortie 30 des messages dirigés vers l'amont, par l'intermédiaire de l'IM 10 et du bus MBO. La bascule ACT est restaurée par le dispositif de commande à microprocesseur 202 par l'intermédiaire de l'IM 10, lorsque ce dispositif achève l'émission de tous les messages de com- mande dirigés vers l'amont qui sont en attente. Une seconde bascule de type D du groupe de bascu- les d'état 45 enregistre un bit d'interruption TSI du dispo- sitif de commande à microprocesseur 202, qui est appliqué au dispositif de commande 50 pour aviser le dispositif de com- mande à microprocesseur 202, par l'intermédiaire du circuit , chaque fois qu'une nouvelle trame du système commence. Le dispositif de commande à microprocesseur 202 positionne et restaure la bascule TSI par l'intermédiaire de l'IM 10 et du bus MBO. Le dispositif de commande 50 positionne les troi- sième et quatrième bascules de type D, ASCN, BSCN, du groupe de bascules d'état 45, chaque fois qu'il reçoit une demande d'activité de groupe (envisagée ci-dessus), par l'intermé- diaire respectivement du bus 321 ou du bus 322 Le disposi- tif de commande à microprocesseur 202 lit et efface les bits ASCN et BSCN par l'intermédiaire de l'IM 10, comme décrit ci-dessus. Le dispositif de commande 50 positionne les cin- quième et sixième bascules de type D, ACA, ACB du groupe de bascules d'état 45 chaque fois qu'une adresse apparaissant respectivement sur le bus 321 ou le bus 322 pendant l'inter- valle de temps TSO concorde avec l'adresse de carte que fournit le groupe de bascules d'adresse 65 Le dispositif de commande 50 efface le bit ACA ou ACB respectif à la fin de l'intervalle de temps 255. Dispositif de commande 50 On va maintenant considérer la figure 3 qui repré- sente le dispositif de commande 50 qui est un circuit fonc- tionnant sous la dépendance d'états Sous l'effet des signaux d'entrée qui lui sont appliqués par le décodeur d'adresse de commande 55 par l'intermédiaire du bus multicon- ducteur 56, et de signaux d'entrée qui lui sont appliqués par le circuit d'entrée TDB 20, par l'intermédiaire des conduc- teurs MSA et MSB, le dispositif de commande 50 détermine si l'interface de canal de commande 203 doit émettre ou accep- ter une information échangée avec le bus 321 ou le bus 322. Comme mentionné ci-dessus, le dispositif de commande à microprocesseur 202 positionne le bit ABE ou le bit BDE dans le groupe de bascules d'état 45, à titre de moyen pour sélectionner respectivement l'état actif pour le bus 321 ou le bus 322 Les bits d'état ABE, BDE et TSI sont appliqués au dispositif de commande 50 par des conducteurs respectifs ABE, BBE et TSI En présence d'un état actif (état logique 1) du conducteur ABE ou du conducteur BBE, le dispositif de commande 50 active respectivement le conducteur de sortie ENA ou le conducteur ENB, en combinaison avec les signaux d'entrée envisagés ci-dessus. On utilise également le circuit logique du disposi- tif de commande 50 représenté sur la figure 3 pour interrom- pre le dispositif de commande à microprocesseur 202 par l'in- termédiaire du circuit d'interruption 15, chaque fois que le dispositif de commande 50 détecte une demande d'interroga- tion de groupe de processeur de communication indéfinie, sur la base des signaux d'entrée que fournit le décodeur 55, et émet par le conducteur SNT une impulsion à l'état logique 1 pendant l'intervalle de temps 3 Le conducteur SNT est con- necté au circuit d'interruption 15 (figure 2), par l'inter- médiaire du bus de commande et du bus 16, faisant en sorte que ce circuit interrompe le dispositif de commande à microprocesseur 202. Le dispositif de commande 50 interrompt également le dispositif de commande à microprocesseur 202 au début de chaque trame du système, lorsque le dispositif de commande à microprocesseur 202 positionne le bit TSI du groupe de bascu- les d'état 45, par l'intermédiaire de l'IM 10 et du bus mul- ticonducteur MBO L'état du bit TSI est transmis du groupe de bascules d'état 45 vers le dispositif de commande 50 par l'intermédiaire du conducteur TSI Sous l'effet de l'état actif (état logique 1) du conducteur TSI, le dispositif de commande 50 applique une impulsion au conducteur INT qui est connecté au circuit d'interruption 15, par l'intermédiaire du bus de commande du dispositif de commande 50 et du bus 16, pendant les intervalles de temps 0-5 du système. Sous l'effet d'une demande de bon fonctionnement de groupe de processeur de communications, émise par le décodeur 55 par l'intermédiaire du conducteur SNA ou du con- ducteur SNB du bus 56, le dispositif de commande 50 active le conducteur de sortie SNS (état logique zéro) du bus de commande du dispositif de commande 50, connecté au circuit de contrôle de bon fonctionnement 70, par l'intermédiaire du bus 71, pendant l'intervalle de temps 3 Le dispositif de commande 50 active également le conducteur de sortie LRS (état logique un) du bus de commande qui est connecté au circuit 70 par l'intermédiaire du bus 71, chaque fois que le circuit d'interface de canal de commande 203 reçoit des instructions pour faire redémarrer le dispositif de commande à microprocesseur 202 (conducteurs RPA ou RPB du bus 56), comme mentionné ci-dessus On considérera brièvement la réaction du circuit de contrôle de bon fonctionnement 70 à un conducteur SNS actif ou à un conducteur LRS actif. Les décodeurs A et B du dispositif de commande 50 décodent des signaux d'entrée fournis par le circuit déco- deur 55; ils décodent les bits d'activité ABE, BBE du bus 321 et du bus 322, fournis par le groupe de bascules d'état , par l'intermédiaire des conducteurs respectifs ABE, BBE et ils décodent les bits de plus fort poids (bit 7) des bus 321 et 322, fournis par le circuit d'entrée TDB 20, par l'intermédiaire des conducteurs respectifs MSA et MSB Le circuit d'entrée TDB 20 accepte donc l'information provenant du bus 321 ou du bus 322, sur la base des états des bits respectifs de bus actif ABE ou BBE Par exemple, si le bit ABE appliqué à l'entrée du décodeur A du dispositif de com- mande 50, à partir du groupe de bascules d'état 45 et par l'intermédiaire du conducteur ABE, est un " 1 " logique, le décodeur A du dispositif de commande 50 est actif Dans des circonstances spéciales, le dispositif de commande à micro- processeur 202 positionne les bits ABE et BBE pour déterminer le bus de système, c'est-à-dire le bus A ou le bus B, qu'uti- lise un processeur de communications. Le décodeur A (B) présente en sortie par l'accès AC (BC) un zéro logique lorsque la combinaison des signaux d'entrée LADA, MADA (LADB, MADB) du bus 56 indique qu'une adresse correcte apparait sur le bus 321 ( 322) pendant l'in- tervalle de temps 0 Le décodeur A (B) présente également en sortie un zéro logique, par l'intermédiaire de l'accès AB, lorsque la combinaison des signaux d'entrée LADA, MADA et MSA (LADB, MADB et MSB) indique que l'information apparais- sant sur le bus 321 ( 322) pendant l'intervalle de temps zéro concerne une demande d'interrogation de groupe. Sous la dépendance des signaux de sortie AC et AB (BC et BB) du décodeur A (B), le dispositif de commande 50 produit une série de signaux de sortie qui sont les sui- vants. ENS une impulsion passant à l'état haut qui s'étend depuis le milieu de l'intervalle de temps 1 jusqu'au milieu de l'intervalle de temps 5 pour valider un circuit logique de commande de sortie et des registres à déca- lage du circuit de sortie TDB 30. ENA (ENB) une impulsion passant à l'état haut qui s'étend depuis le milieu de l'intervalle de temps 1 jusqu'au milieu de l'intervalle de temps 5 lorsque l'adresse présente sur le bus 321 ( 322) est correcte et est appliquée ACA (ACB) ACAN ACO ASCN (BSCN) ASCP (BSCP) au circuit de sortie TDB 30 par l'intermé- diaire du bus de commande du dispositif de commande 50, pour sélectionner le bus 321 ou le bus 322, en fonction respectivement de l'état logique des conducteurs d'entée ABE, BBE. un état logique un lorsque l'adresse appa- raissant sur le bus 321 ( 322) pendant l'in- tervalle de temps O est correcte, et il est utilisé pour positionner le bit d'état ACA (ACB) dans le groupe de bascules d'état 45, par l'intermédiaire du bus de commande du dispositif de commande 50. le complément de l'état du conducteur ACA (état logique zéro) qui est appliqué au circuit tampon d'entrée TDB 20 par l'inter- médiaire du bus de commande du dispositif de commande 50. un état logique un lorsque l'adresse de carte complète apparaît sur le bus 321 ou le bus 322, et il est appliqué au circuit d'entrée TDB 20 par le bus de commande du dispositif de commande 50. une impulsion à l'état logique un qui est produite pendant l'intervalle de temps 3 sous l'effet d'une demande d'interrogation de groupe apparaissant sur le bus 321 ( 322) pendant l'intervalle de temps zéro, et cette impulsion est appliquée au groupe de bascules d'état 45 par le bus de commande du dispositif de commande 50. une impulsion à l'état logique un qui s'étend depuis le milieu de l'intervalle de temps 1 jusqu'au milieu de l'intervalle de temps 2, pour valider les émetteurs de bus du circuit de sortie TDB 30, 719-0 à 719-7 ( 720-0 à 720-7), pendant l'intervalle de temps 2, afin d'émettre une réponse à une interrogation (scrutation d'activité). SCAN un signal de sortie à l'état logique un lorsqu'une demande d'interrogation de groupe est détectée sur le bus 321 ou le bus 322, et ce signal est appliqué aux circuits sélec- teurs du circuit de-sortie TDB 30 par l'in- termédiaire du bus de commande du dispositif de commande 50. PCT un signal de sortie à l'état logique un lorsqu'une demande d'interrogation de groupe est détectée sur le bus 321 ou le bus 322, et ce signal est appliqué au circuit de réponse 60 par l'intermédiaire du bus de com- mande du dispositif de commande 50 pour for- mer la réponse d'activité (envisagée ci-dessus). PSA un signal de sortie à l'état logique un lorsqu'une demande de bon fonctionnement de groupe est détectée sur le bus 321 ou 322, et ce signal est appliqué au circuit de réponse par l'intermédiaire du bus de commande du dispositif de commuande 50, pour former la réponse de bon fonctionnement (envisagée ci- dessus). Un générateur de synchronisation TG du dispositif de commande 50 génère une série d'impulsions d'intervalles de temps sous la dépendance d'une impulsion de trame du système qui est appliquée par l'intermédiaire du conducteur FME, et d'un signal d'horloge du système transmis par un circuit tam- pon, qui est fourni par le circuit d'entrée TDB 20, par l'in- termédiaire du conducteur CKB. On va maintenant considérer brièvement la figure 4 qui montre un ensemble d'impulsions, CT 50-CT 56 et DTSO-DT 54, que produit le générateur de synchronisation du dispositif de commande 50 Les impulsions d'intervalles de temps CT 50- CT 56 correspondent à des intervalles de temps du système, et les impulsions d'intervalle de temps retardées DTSO-DT 54 sont retardées de la moitié d'un intervalle de temps par rapport aux intervalles de temps CT 50-CT 54 Les impulsions représentées sur la figure 4 commandent la réception et l'émission d'information de commande par l'intermédiaire des circuits-20 et 30 (comme on le décrira), et elles commandent également une partie des impulsions de sortie émises par le dispositif de commande 50, comme décrit ci-dessus. Le diagramme d'états représenté sur la figure 8 permet de décrire aisément les signaux de sortie que produit le dispositif de commande 50, en relation avec le signal d'entrée provenant du décodeur 55 envisagé cidessus Dans ce diagramme, une colonne de signaux d'entrée correspond à une colonne de signaux de sortie, et un " 1 " logique est représenté par un " 1 ", un zéro logique est représenté par un zéro ( 0), et un état indifférent est représenté par un tiret (-) Circuit de contrôle de bon fonctionnement La figure 5 montre un schéma détaillé du circuit de contrôle de bon fonctionnement 70 qui contrôle le caractè- re fonctionnel du dispositif de commande à microprocesseur 202 et des éléments de circuit d'accès (figure 1), comme l'interface de poste 200-1, et qui interdit l'accès pour une opération d'émission au bus de système A ou B en cas de - détection d'une émission vers le bus A ou le bus B par un élément de circuit d'accès pendant les intervalles de temps de commande 0-4. Le contrôle du bon fonctionnement du circuit de commande à microprocesseur 202 s'effectue en positionnant le registre 509 à la réception d'une demande de scrutation de bon fonctionnement de groupe, provenant d'un processeur cen- tral (comme on l'a envisagé précédemment), et en déterminant si le registre 509 est restauré par le dispositif de commande à microprocesseur 202 avant l'apparition de la scrutation de bon fonctionnement de groupe suivante L'incapacité du dispo- sitif de commande à microprocesseur 202 à restaurer le regis- tre 509 conduit à la mise hors fonction du dispositif de com- mande à microprocesseur 202 par le circuit de contrôle 70, par l'intermédiaire du conducteur RST, ainsi qu'au passage des mémoires tampons de bus dans un mode de réception seule- ment, par l'intermédiaire du conducteur ENO Le mode de réception seulement interdit l'émission vers le bus de systè- me A et le bus B, par l'intermédiaire respectivement de la mémoire tampon de bus 204 ou de la mémoire tampon de bus 205, mais il permet au CICC 203 de recevoir des instructions pro- venant d'un processeur de communications pour faire redémar- rer un dispositif de commande à microprocesseur 202 qui a été mis hors fonction. Le circuit de contrôle de bon fonctionnement 70 contrôle également les conducteurs TEA et TÉB (figures 1 et 2) pour déterminer si un élément de circuit d'accès corres- pondant, comme l'élément 201 représenté sur la figure 1, est en train d'émettre vers le bus de système A ou le bus B, par l'intermédiaire des mémoires tampons 204, 205, pendant des intervalles de temps de commande (TSO-T 54) Les éléments de circuit d'accès autres qu'un circuit d'interface de canal de commande 203 ne doivent pas émettre vers le bus de système A ou le bus B pendant des intervalles de temps de commande (TSO-T 54). L'émission vers le bus de système A ou le bus B pendant des intervalles de temps de commande par un élément de circuit d'accès autre que le circuit 203 est reconnue comme une erreur et le circuit 203 met hors fonction les mémoires tampons de bus 204, 205, par l'intermédiaire du conducteur ENO (figure 1) pour empêcher des émissions ulté- rieures. R 546354 Comme indiqué précédemment, une scrutation de bon fonctionnement de groupe est traitée par les dispositifs de commande 50 et le décodeur d'adresse 55 A la réception d'une demande de scrutation de groupe provenant d'une unité de traitement centrale, le dispositif de commande 50 fait passer le conducteur SNS à l'état haut (état logique 1) et le front avant de ce signal constitue un signal d'horloge qui charge le signal de sortie du registre 509 dans le registre 514, par lequel le signal à l'état bas qui est chargé dans le registre 511 est émis vers la porte NON-OU 520 Le signal de sortie de la porte 520 est un signal à l'état haut qui est inversé par l'inverseur 519 pour donner un signal à l'état logique bas, ce qui fait passer le conducteur RST à l'état logique bas Un zéro logique (état bas) sur le conducteur RST permet au dis- positif de commande à microprocesseur 202 de fonctionner d'une manière normale. En considérant toujours la figure 5, on note que l'état logique un présent sur le conducteur SNS est chargé dans le registre 509 par une impulsion d'horloge positive que fournit le dispositif de commande 50, par l'intermédiai- re du conducteur CT 54 du bus de commande du dispositif de commande 50, pendant l'intervalle de temps 4 Les signaux positifs sur les conducteurs SNS et CT 54 font passer à l'état bas la sortie de la porte NON-ET 504, et cet état est inversé par l'inverseur 506 et appliqué à la borne d'horloge du registre 509 Un niveau logique un présent sur le conducteur SNS est donc chargé par un signal d'horloge dans le registre 509 et est présenté sous la forme d'un signal haut sur la borne Q du registre 509, et il est égale- ment présenté au circuit de réponse 60 par le conducteur SB. Le dispositif de commande à microprocesseur 202 restaure le registre 509 en présentant au décodeur de mot de passe 500 un mot de passe à huit bits, par l'intermédiaire du circuit d'interface de microprocesseur 10 et des conduc- teurs DO-D 7 du bus MBO Le décodeur 500 décode le mot de passe numérique et si le mot de passe est correct, les deux sorties du décodeur 500 connectées à la porte NON-ET 505 passent à l'état haut Un mot de passe correct en combinaison avec un état haut sur le conducteur SR et un état bas sur le conducteur WREN, provenant du dispositif de commande à microprocesseur 202 par l'intermédiaire de l'IM 10 et du bus MBO, fait passer la sortie de la porte 505 à l'état bas, ce qui restaure le registre 509 par l'intermédiaire de l'entrée inverseuse de ce registre Lorsque la sortie de la porte 505 est à un état logique bas, elle restaure également le regis- tre 518 par l'intermédiaire de l'inverseur 507 Dans un état restauré, le registre 518 présente en sortie un signal haut (état logique un) sur la borne Q qui est connectée à l'entrée inverseuse de la porte à trois états 517, ce qui fait passer à un état haut la sortie de cette porte (ayant une résistance externe de connexion au potentiel positif, non représentée) , qui est connectée au conducteur ENO Un état haut sur le con- ducteur ENO permet aux circuits tampons 204 et 205 (figure 1) de fonctionner d'une manière normale. Dans le cas o le dispositif de commande à micro- processeur 202 ne restaure pas le registre 509 avant la scrutation de bon fonctionnement suivante du processeur cen- tral, le signal à l'état haut qui est présenté en sortie sur la borne Q du registre 509 est chargé sous l'effet d'un signal d'horloge dans le registre 514, lorsque le conducteur SNS passe à l'état haut Le signal à l'état haut qui est chargé dans le registre 514 est émis par la borne Q du registre 514 et il est appliqué à la porte NON-OU 520, ce qui fait passer la sortie de cette porte à l'état bas Le signal à l'état bas qui est émis par la porte 520 est inver- sé par l'inverseur 519 qui interdit le fonctionnement du dispositif de commande à microprocesseur 202, par l'intermé- diaire du conducteur RST, et qui provoque également le char- gement dans le registre 518 du niveau +V volts, représentant un état logique un, appliqué à la borne D de ce registre Ce niveau apparaît alors sous la forme d'un signal à l'état-bas sur la sortie Q du registre 518 Le signal de sortie du registre 518 appliqué à l'entrée inverseuse de la porte 517 est représenté par un signal à l'état bas sur le conducteur ENO qui interdit aux circuits tampons 204 et 205 (figure 1) d'émettre vers le bus de système A et le bus de système B. Les conducteurs AOT et BOT attaqués par le circuit de sortie TDB 30 sont à l'état-haut au repos et passent à l'état bas lorsque l'interface de canal de commande 203 émet v\ers le bus de système A ou le bus de système B Les conduc- teurs TEA et TEB connectés à chaque élément d'accès du sys- tème (figure 1) sont à l'état haut au repos et passent à l'état bas lorsque les circuits tampons de bus 204 et 205 sont validés par un élément d'accès du système, comme l'élé- ment 200-1 de la figure 1 Le conducteur CKB, attaqué par le circuit d'entrée TDB 20, reçoit une impulsion pendant chaque intervalle de temps de commande du système. En considérant toujours la figure 5, on note qu'un état haut sur le conducteur AOT (BOT) en combinaison avec un état bas sur le conducteur TEA (TBE) agit sur la porte OU-EXCLUSIF 501 ( 502) de façon qu'elle émette un signal à l'état bas vers la porte NON-ET 503, ce qui indique une con- dition d'erreur Le signal à l'état haut qui est émis par la porte 503, connectée au registre 512, est chargé dans le registre 512 par des impulsions d'horloge qui apparaissent sur le conducteur CKB pendant des intervalles de temps de commande Le registre 512 émet un signal à l'état bas vers la porte NON-OU 515, par sa borne Q La porte 515 émet à son tour un signal à l'état haut qui force les registres 509 et 514 à présenter en sortie un signal à l'état haut sur leurs bornes Q respectives Le signal à l'état haut qui est émis par le registre 514 met hors fonction le dispositif de com- mande à microprocesseur 202 et interdit aux circuits tampons de bus 204 et 205 de fonctionner en émission, par l'intermé- diaire des conducteurs respectifs RST et ENO, comme indiqué ci-dessus. Le circuit d'initialisation 513 est un circuit qui met hors fonction le dispositif de commande à microprocesseur 202 pendant les deux premières trames du système après une initialisation du système, à titre de moyen destiné à invali- der temporairement le dispositif de commande à microproces- seur 202 immédiatement à la suite de la mise sous tension d'un accès du système, 200 Le circuit 513 supprime ensuite l'invalidation appliquée par le conducteur RST, à l'appari- tion de la troisième trame du système De cette manière, le dispositif de commande à microprocesseur 202 est maintenu hors fonction jusqu'à ce que les tensions de synchronisation et d'alimentation du système se soient stabilisées. Circuit d'entrée TDB 20 On va maintenant considérer la figure 6 qui montre un schéma synoptique détaillé du circuit d'entrée de bus de multiplex temporel, ou circuit d'entrée TDB, 20 Le circuit d'entrée TDB 20 consiste en deux groupes de bascules d'entrée et de portes de transmission (circuit tampon A 628 et circuit tampon B 630) dans lequel chaque groupe est respectivement connecté aux bus 321 et 322 Le circuit 20 comprend également un circuit sélecteur à huit bits 629 destiné à effectuer une sélection entre des données reçues à partir du bus 321 (cir- cuit tampon A) ou du bus 322 (circuit tampon B) pendant les intervalles de temps 1-4 Les huit bits de données de comman- de traversant le sélecteur 609 sont mémorisés dans des regis- tres à huit bits 635-638 pendant les intervalles de temps 1-4, respectivement Des données d'adresse qui sont émises par un processeur de communications pendant l'intervalle de temps O sont automatiquement acceptées par le circuit d'entrée à partir du bus 321 et elles sont enregistrées dans le registre d'adresse 640 Comme indiqué précédemment, les données d'adresse sont automatiquement appliquées au décodeur d'adresse de commande 505 par le bus BO D'une manière simi- laire, des données d'adresse sont automatiquement acceptées à partir du bus 322 et sont enregistrées dans l'interface de bus B 630 Les données d'adresse enregistrées dans l'interfa- ce tampon B 630 sont également appliquées automatiquement au décodeur d'adresse 55 Du fait que le circuit d'interface tampon A 628 est identique au circuit d'interface tampon B 630, la description du circuit d'interface tampon A s'appli- quera également au circuit d'interface tampon B. Le circuit 20 contrôle continuellement les bus de données 321 et 322 mais il n'accepte des données provenant de ces bus que pendant les intervalles de temps de commande TSO-T 54. Les huit bits de données apparaissant sur le bus 321 pendant les intervalles de temps TSO-T 54 sont transférés vers des portes de transmission à transistors à effet de champ 610-617 par l'intermédiaire d'amplificateurs de bus 600-607, sur le front descendant de l'impulsion d'horloge du système à deux M Hz, SCLK, fournie par un processeur de com- munications (non représenté), qui est doublement isolée par des inverseurs 608 et 609 et appliquée aux circuits de l'in- terface de canal de commande 203 par l'intermédiaire du con- ducteur CKB En supposant que le bus de système A (B) soit le bus actif, le conducteur de validation de bus ENA (ENB) provenant du dispositif de commande 50 est à l'état actif haut (état logique un) Le conducteur ENA connecté à l'entrée inverseuse de la porte NON-OU 626 fait passer la sortie de cette porte à l'état haut, ce qui supprime un signal de restauration appliqué aux bornes C des bascules de type D 618-625 Sur le front montant du signal d'horloge du système SCLK, l'information enregistrée dans les portes de transmission 610-617 est transférée vers les bascules res- pectives 618-625. Les données qui sont acceptées à partir du bus 321 ( 322) pendant l'intervalle de temps O sont transférées des bornes Q des bascules 618625 vers le registre d'adresse d'entrée à huit bits 640 lorsque ce dernier est validé par la porte NON-ET 627, sur le front montant du signal CTSO qui est fourni par le générateur de synchronisation du dispositif de commande 50, par l'intermédiaire du bus de commande du dispo- sitif de commande 50 Les huit bits d'adresse sont transmis de la sortie du registre 640 vers le décodeur 55 par le bus BO, et vers l'IM 10 par le bus MBI, en vue du traitement, comme indiqué précédemment. Si l'adresse qui est acceptée à partir du bus 321 ( 322) coîncide avec l'adresse de carte, comme indiqué, le dispositif de commande 50 active le conducteur ASCN qui est attaqué par l'intermédiaire du bus de commande du dispositif de commande 50, ce qui permet au sélecteur 629 d'accepter les signaux de sortie Q provenant du circuit tampon A 628 (cir- cuit tampon B 630). * Sur le front descendant du signal d'horloge CTSO provenant du dispositif de commande 50, la sortie de la por- te NON-OU 626 passe à l'état haut (état logique un), ce qui restaure les bascules 618-625 et permet ainsi à l'informa- tion apparaissant sur le bus 321 ( 322) pendant les quatre intervalles de temps suivants (T Sl-T 54 représentés sur la figure 4) d'être mémorisée dans les bascules 618-625 et transférée vers les registres 635-638 par l'intermédiaire du sélecteur 629 L'information apparaissant sur le bus 321 ( 322) est mémorisée dans le registre 635 ( 636-638) lorsque celui-ci est validé par la porte NON-ET 631 ( 632-634) La sortie de la porte NON- ET 631 ( 632-634) qui est connectée à la borne EN du registre à huit bits 635 ( 636-638) passe à l'état bas sur le front montant de l'intervalle de temps 1 retardé ( 2-4) apparaissant sur le conducteur DTSI (DT 52- DT 54) qui provient du dispositif de commande 50, lorsque le signal d'horloge CKB, transmis par un circuit tampon, passe à l'état haut, et lorsque le conducteur ACO provenant du dispositif de commande 50 est actif (à l'état haut). Les signaux de sortie à huit bits des registres 635-638 sont présentés au circuit d'intbrface de micropro- cesseur 10 par l'intermédiaire du bus MBI, comme indiqué ci-dessus L'information d'adresse provenant du circuit tam- pon A 628 et du circuit tampon B 630 est également présentée au circuit d'interface de microprocesseur 10 par l'intermé- diaire du bus MBI, ainsi qu'au décodeur d'adresse 55, par l'intermédiaire du bus BO En outre, le bit 7, c'est-à-dire le bit de fort poids de l'information d'adresse provenant du circuit tampon A 628 et du circuit tampon B 630,est présenté au dispositif de commande 50 en vue du traitement, comme indiqué précédemment. Circuit de sortie TDB On va maintenant considérer la figure 7 qui montre un schéma synoptique détaillé du circuit de sortie de bus de multiplex temporel, ou circuit de sortie TDB 30 Les conduc- teurs de données DO-D 7 sont connectés au bus MBO pour accep- ter et mémoriser dans les registres 700-707 huit bits de don- nées de commande Chacun des registres 700-707 comporte trois circuits de bascule associés de façon à former un registre à décalage à entrée parallèle et à sortie série De cette manière, trois groupes de données de commande, de huit bits chacun, sont chargés dans les registres 700-707 et sont émis vers le bus 321 ou le bus 322 pendant les intervalles de temps 2-4, respectivement, par l'intermédiaire des sélecteurs de données 711718 et des émetteurs de bus à trois états 719-0 à 719-7, ou 720-0 à 720-7, respectivement. Le dispositif de commande à microprocesseur 202 charge le circuit de sortie 30 avec trois groupes de huit bits de données chacun, en faisant en sorte que l'interface de microprocesseur 10 adresse le décodeur pour sélectionner cha- cun des trois conducteurs OL 2-OL 4 du bus multiconducteur MBO, un à la fois L teurs OL (OL 2-OL 4), correspondant respectivement aux inter- valles de temps 2-4, en faisant passer le conducteur sélec- tionné à l'état haut (état logique 1) et en faisant passer le conducteur WREN (validation) du bus MBO à l'état bas (état logique 0) La valeur logique sur un conducteur OL 2-OL 4 par- ticulier est complémentée par des amplificateurs inverseurs correspondants 708-710, qui sont connectés à chacun des registres 700-707 Le conducteur CKB du signal d'horloge de système SCLK, transmis par un circuit tampon, provenant du circuit d'entrée TDB 20, le conducteur de validation WREN et les conducteurs de données DON-D 7 N du bus MBO sont égale- ment connectés à chacun des registres 700-707. Chaque registre 700-707 enregistre trois bits de données fournis par des conducteurs de données correspon- dants DO-D 7 du bus MBO Par exemple, chacun des trois cir- cuits de bascule du registre 700 enregistre un bit de don- nées représentant un bit de données 0, pour l'émission vers le conducteur BAO (BBO) du bus 321 ou du bus 322, pendant les intervalles de temps respectifs 2-4 Chaque bascule du registre 700 est chargée consécutivement à partir du conduc- teur de données DON par la sélection consécutive des conduc- teurs OL 2-OL 4 lorsque le conducteur WREN du bus MBO est validé De cette manière, trois bits de données consécutifs placés sur le conducteur DON par le dispositif de commande à microprocesseur 202, par l'intermédiaire de l'IM 10, sont chargés dans trois circuits de bascule consécutifs du regis- tre 700. En considérant toujours la figure 7, on note que les circuits sélecteurs de données 711-718 sélectionnent normalement les signaux de sortie des registres 700-707, mais peuvent être commandés par le dispositif de commande 50 de façon à sélectionner des données présentes sur les con- ducteurs SSO-S 57 provenant du circuit de réponse 60, pour l'émission vers le bus 321 ou le bus 322 Comme indiqué ci-dessus, le circuit de réponse 60 forme une réponse à une demande d'activité de groupe de processeur de communications en positionnant à un état logique zéro l'un des conducteurs SSO-S 57 correspondant à une position de bit d'adresse de carte Le dispositif de commande 50 positionne le conducteur SCAN à un état logique un pendant l'intervalle de temps 2, ce qui commande au sélecteur de données 711-718 de sélectionner la réponse formée par le circuit de réponse 60 en vue de l'émission vers le bus 321 ou le bus 322. Comme on l'a indiqué, les conducteurs ENA et ENB du dispositif de commande 50 font en sorte que le circuit de commande logique de sortie du circuit 30 sélectionne le bus, c'est-à-dire le bus 321 ou le bus 322, qui doit recevoir des données provenant du circuit de sortie 30 Des données sont décalées hors des trois bascules de chaque registre 700-707 en direction du bus correspondant, 321 ou 322, pendant la validation de chaque conducteur de décalage ENS par le dis- positif de commande 50 Le conducteur ENS est validé (état logique un) depuis le milieu de l'intervalle de temps 1 jusqu'au milieu de l'intervalle de temps 4 Il est créé de cette manière sur le conducteur ENS une fenêtre de décalage de données pendant laquelle trois bits de données de chaque registre 700-707 sont émis en série sur le front descendant de trois signaux d'horloge de système consécutifs, fournis par le circuit d'entrée TDB 20, par l'intermédiaire du con- ducteur CKB. Le circuit logique de commande de sortie 724 du circuit de sortie TDB 30 est un circuit combinatoire destiné à valider les émetteurs de bus 719-0 à 719-7 ou 720-0 à 720-7 pour émettre des données de commande sélectionnées vers le bus 321 ou le bus 322 Le circuit de commande 724 déter- mine également quels sont les intervalles de temps ( 2-4) pendant lesquels des données sont émises vers le bus 321 ou le bus 322 A titre d'exemple, si les conducteurs OL 3 et OL 4 sont les seuls conducteurs activés pendant le chargement des registres 700-707, le circuit 724 réagit à un état logi- que un apparaissant sur les conducteurs de sélection SL 3 et SL 4 seulement, en permettant l'émission de données vers le bus 321 ou le bus 322 pendant les intervalles de temps du système 3 et 4, en relation avec un signal de décalage de -35 validation ENS provenant du dispositif de commande 50 et un signal d'horloge CKB provenant du circuit 20. Les signaux d'entrée ASCP, BSCP provenant du dispo- si-tif de commande 50 par l'intermédiaire du bus-de commande agissent sur le circuit de commande de sortie 724 de façon qu'il valide les émetteurs de bus à trois états 719-0 à 719-7 ou 720-0 à 720-7, par l'intermédiaire des conducteurs respectifs AOT ou BOT, pendant l'intervalle de temps 2, afin d'émettre la réponse qui est formée par le circuit de répon- se 60. Les signaux d'entrée ENA, ENB provenant dû disposi- tif de commande 50 par l'intermédiaire du-bus de commande agissent sur le circuit logique de commande de sortie 724 de façon qu'il valide respectivement le conducteur AOT ou BOT, pendant la fenêtre qui est créée par le conducteur ENS (comme indiqué ci-dessus) et pendant les impulsions d'inter- valle de temps qui apparaissent sur le conducteur CKB De cette manière, les trois bits de données qui sont enregis- trés dans chacun des registres 700-707 sont chargés sous l'effet de signaux d'horroge dans les sélecteurs 711-718 et ils sont émis vers les bus respectifs 321, 322 pendant les- intervalles de temps 2-4. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Système de télécommunication comportant un bus de multiplex temporel commun (A, B) acceptant N intervalles de temps dans chaque trame, et un processeur de communica- tions central en communication avec un ensemble d'accès du système ( 200) par l'intermédiaire de ce bus pendant un grou- pe d'intervalles de temps de commande, caractérisé par un circuit d'interface ( 203) intercalé entre un processeur local ( 202) dans chaque accès du système et le bus; des moyens ( 10) destinés à réserver un groupe d'intervalles de temps dans une trame pour transférer une information de commande entre l'un au moins des processeurs locaux et le processeur central; des moyens d'enregistrement ( 30, 20) ayant un ensemble de positions de mémoire pour l'information sortante qui provient d'un processeur local et pour l'information entrante qui provient du processeur central; des moyens ( 50) qui réagissent à une demande du processeur central, présente sur le bus, en transférant vers ce bus une informa- tion enregistrée dans un processeur local, pendant un groupe suivant d'intervalles de temps; et des moyens ( 55) destinés à contrôler le bus pendant un premier intervalle de temps dans une trame, pour y détecter la présence de signaux adressant le processeur local particulier et pour accepter une information du processeur de communications provenant du bus, pendant des intervalles de temps suivants dans une trame, pour l'enregistrement dans les moyens d'enregistre- ment. 2 Système de télécommunication selon la revendica- tion 1, caractérisé par un premier groupe de registres à décalage ( 700707) dans les moyens d'enregistrement, pour chaque position de bit qui existe sur le bus commun, pour l'enregistrement d'une information de commande de processeur local. 3 Système de télécommunication selon la revendica- tion 1, caractérisé par un second groupe de registres à décalage ( 635638) dans les moyens d'enregistrement, pour chaque position de bit qui existe sur le bus commun, pour enregistrer une information du processeur central. 4 Système de télécommunication selon la revendica- tion 1, caractérisé par des moyens destinés à interrompre le processeur local à l'apparition d'une information invalide provenant du processeur central ou à la réception d'une adresse d'accès pendant la période qui correspond à l'inter- valle de temps initial d'une trame.