Brevet FR2541835A1 — publié le 19840831

Montage d'exploitation de signaux électriques fournis par un capteur à réluctance variable - L'invention a pour objet un montage d'exploitation des signaux élec- triques fournis par un capteur à réluctance variable, du type comprenant un étage d'entrée traitant des signaux issus d'un capteur et ayant une amplitude fonction de la vitesse de rotation d'une pièce ou cible, par exem- pie portée par un arbre rotatif tel que vilebrequin d'un moteur à combustion interne, un étage de mise en forme de signaux et un étage de sortie. Dans ce type de montage, on recherche une grande sensibilité de l'étage d'entrée, comme c'est le cas dans la demande de brevet français NI 82021 702 déposée par les demanderesses, cette recherche d'une grande sensibilité de l'étage d'entrée augmente considérablement le risque de détecter des cibles parasites, c'est-à-dire tout décrochement métallique, aspérité, tête de vis, passage d'un métal à un autre, tout ce qui est sus- ceptible de créer une modification de flux introduisant dans le dispositif des impulsions parasites. L'invention a pour but d'éliminer les impulsions parasites On connait des montages d'exploitation de signaux électriques fournis par deux capteurs inductifs qui sont pourvus d'un dispositif destiné à éliminer les impulsions parasites dont l'amplitude dépend de la vitesse, tel que le montage décrit dans le brevet français N O 2 447 553. Dans ce montage des impulsions de tension UZ sont générées par passage devant une bobine d'induction Bl de dents portées par un disque indicateur. Le disque est muni en outre d'un repère défilant devant une bobine B 2 de repérage et générant des impulsions de repérage dont l'amplitude croît ou décroît suivant que la vitesse croît ou décroît. Pour identifier correctement ces impulsions de repérage, même lorsque des impulsions parasites sont diffusées, le circuit d'exploitation contient un comparateur dont I 'entrée non inversante est raccordée à un condensateur Cl et à une résistance Rl par une autre résistance R 4. La bobine Bl générant les impulsions de tension UZ charge le condensateur Cl par l'intermédiaire d'une diode Dl La résistance Rl effectue alors une décharge permanente du condensateur Cl ondulant la tension Vc servant de seuil. Dans le comparateur sont comparées la tension de seuil Vc et la tension de repérage Um, et tant que cette dernière sera supérieure à Vc la sortie du comparateur sera à zéro Le franchissement vers le bas de Vc déclenchera un multivibrateur monostable qui délivrera une impulsion de repérage Celle-ci ne commence donc pas lors du passage à zéro de la tension de repérage, mais la précède de TF. Ce dispositif nécessite donc deux capteurs et l'instant de détection fixé par coincidence du signal utile et de la tension de seuil apporte les inconvénients suivants erreurs à bas régime résultant de l'ondulation du signal déterminant le seuil Présence d'erreurs de détection en régime transitoire du fait du traînage du seuil (les amplitudes du 1 er capteur répondent instanta- nément aux variations de régime, tandis que le seuil possède un temps de réponse) l'instant de détection lié aux amplitudes relatives de deux capteurs provoque un cumul des erreurs dues aux dispersions d'entre fer (erreurs importantes, l'amplitude du signal étant une fonction inversement proportionnelle au carré de l'entre fer). Un montage d'exploitation de signaux conforme à la présente invention a pour but de remédier aux défauts ci-dessus énumérés et ne nécessite pas l'utilisation de deux capteurs. A cet effet un montage selon l'invention se caractérise en ce qu'il comporte un dispositif d'inhibition qui détecte ces signaux parasites à- l'entrée de l'étage de mise en forme et inhibe les signaux à la sortie de l'étage de mise en forme, lorsqu'il a détecté un signal parasite. Les moyens qui permettent au dispositif d'inhibition 20 de recon- naitre les signaux utiles et de valider l'information souhaitée comprennent de préférence: un premier moyen 21 qui fournit au dispositif d'inhibition l'image des courants d'entrée de l'étage d'entrée du montage d'exploitation et élimine les courants de polarisation et les courants parasites en mode commun un deuxième moyen C, mémorisant la valeur maximum atteinte par l'amplitude de la deuxième alternance du signal d'entrée un troisième moyen 22 déterminant une fraction K de la valeur mémorisée et l'injectant à une entrée d'un quatrième moyen un quatrième moyen 23 déterminant par comparaison si les amplitudes suivantes ont atteint ou non la fraction K de la valeur mémo- risée et délivrant ou non un courant de remise à zéro du moyen de mémori- sation, ce dernier mémorisant ou non une nouvelle valeur de l'amplitude maximum un cinquième moyen de commande 24, qui en fonction de la valeur mémorisée et de l'état logique de l'entrée de l'étage de sortie du montage d'exploitation, autorise ou non la sortie de l'information. D'autres caractéristiques et avantages de l'information seront mieux compris à l'aide de la description détaillée ci-dessous d'un exemple de réalisation en référence aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un montage d'exploitation de signaux 10 comportant un dispositif d'inhibition 20 selon l'invention La figure 2 est un schéma synoptique du dispositif d'inhibition 20 La figure 3 est un exemple détaillé du dispositif d'inhibition 20 La figure 4 est un chronogramme montrant la relation entre les signaux d'entrée, la tension du moyen de mémorisation et le signal de sortie. Sur la figure 1 un montage d'exploitation de signaux 10, raccordé par ses entrées 11 et 12 à un capteur 1 et délivrant des signaux d'exploi- tation sur sa sortie 139 comprend de façon classique un étage d'entrée 14 à haute sensibilité, un comparateur 15 et un étage de sortie 16. Le montage 10 comprend en outre et conformément à l'invention un dispositif d'inhibition 20 connecté en 17 a et 17 b à l'étage d'entrée, en 18 à une commande d'inhibition du comparateur 15 et en 19 à un point de détection de l'état logique de la sortie du comparateur 15. Le dispositif d'inhibition 20 de la figure 2 reçoit en 17 a, 17 b l'image des signaux capteurs utilisés dans l'étage d'entrée 14 (fig 1), étage du type décrit dans la demande de brevet France 82 21 702 déposée par les demanderesses Sur ces entrées est connecté un moyen 21 comprenant notamment un comparateur dont la sortie est liée au point Pi Ce moyen 21 élimine les courants de polarisation et délivre sur sa sortie en Pl un courant double du courant d'entrée Le point Pl est relié d'une part à un moyen 24 et d'autre part à un moyen de mémorisation com- prenant notamment un condensateur C Pl est aussi lié à l'entrée d'un moyen 22 déterminant une fraction K du courant mémorisé par le conden- sateur C, cette fraction est délivrée à une entrée positive E 2 d'un moyen 23. Le moyen 23 reçoit sur son entrée El reliée à l'entrée 17 a et sur son entrée E 3 reliée à l'entrée 17 b du dispositif 20, l'image des signaux capteurs utilisés dans l'étage d'entrée 14 (fig 1). Le point Pl est en outre relié, d'une part à l'une des bornes du condensateur C, lequel a son autre borne reliée à la masse, d'autre part à une entrée d'un dispositif de commande d'inhibition 24 Ce dernier. reçoit de la prise 19 l'information de l'état logique de la sortie du com- parateur 15 Cette information, transmise au dispositif 24 avec la valeur du courant mémorisé, permet à ce dernier en fonction des valeurs de ces deux informations de délivrer ou non à l'entrée 18 du comparateur 15 un courant d'inhibition. On va maintenant décrire en référence à la figure 3 un exemple de réalisation du dispositif d'inhibition 2 O L'information permettant au dis- positif 20 d'élaborer les images des courants d'entrée est reçue aux bornes 17 a, 17 b L'état logique de la sortie du comparateur 15 est reçu à la borne 19 Le moyen de mémorisation est constitué du condensateur C relié d'une part à la ligne commune à l'émetteur d'un transistor T 9, à la base d'un transistor T 13 et au collecteur d'un transistor T 17 et d'autre part à la masse. La résistance R 3 liée par une de ses extrémités à l'alimentation + 5 V a son autre extrémité reliée d'une part à la base du transistor T 5 qu'elle polarise et d'autre part au collecteur d'un transistor T 4. La base de T 4 est reliée à l'entrée 19, l'émetteur de T 4 est relié à la masse L'émetteur de T 5 est en liaison avec la masse et son collecteur est relié d'une part avec le collecteur d'un transistor T 8 et d'autre part j 2541 t 835; avec un point PS relié d'une part à la masse par la résistance R 5 et d'autre part à l'anode d'une diode D 3 dont la cathode est reliée à la sortie 18 L'émetteur du transistor T 8 est lié à l'alimentation + 5 V via la résistance R 4 La base de T 8 est reliée au point P 6, situé sur la ligne reliant les bases de deux transistors T 1 O, Tl 1 L'émetteur du transistor T 7 est lié à l'alimentation + 5 V La base de T 7 est couplée à celle d'un transistor T 15 d'une part et à la base d'un transistor T 20 d'autre part. Le transistor T 20 est monté en diode, son émetteur est lié à la ligne + 5 V et son collecteur à l'entrée 17 a. Les transistors T 7 et T 20 forment ainsi un miroir de courant. Le collecteur de T 7 est relié à un point P 7, liant la base d'un transistor T 9 au collecteur d'un transistor T 18. Le point P 7 est lié aussi à l'anode d'une diode Dl en série avec une diode D 2 et une résistance R 6 reliée à la masse. La base du transistor T 18 est liée au point P 3 situé sur la ligne des collecteurs des transistors T 6 V T 19 La base de T 18 est également couplée avec la base d'un transistor T 14 L'émetteur de T 18 est relié à la masse. Le collecteur du transistor T 9 est lié à l'alimentation + 5 V, l'émetteur de T 9 est lié au condensateur C, au collecteur d'un transistor T 17 et à la base d'un transistor T 13 Le transistor T 13 est monté en faux Darlington avec un transistor T 12, dont le collecteur est lié à la masse par la résistance R 7 et l'émetteur au point P 6, situé sur la ligne joignant les bases des transistors T 10, T 11. L'émetteur de Tl 1 est lié à l'alimentation + 5 V par une résistance R 11 Le collecteur de T 11 est relié au point P 9 sur la ligne de liaison des collecteurs des transistors T 15, T 14. L'émetteur du transistor T 10, monté en diode, est relié à l'alimen- tation + 5 V par une résistance R 8 Les transistors T 10 et TU 1 forment ainsi un miroir de courant Le transistor T 15, couplé par son collecteur au transistor T 14, est lié par son émetteur à la ligne + 5 V La base de T 15 est liée aux bases des transistors T 7 et T 20 Le transistor T 20, monté en diode, forme avec T 15 un miroir de courant. L'émetteur du transistor T 14 est lié d'une part à la masse et d'autre part à un point P 8 situé sur la ligne joignant les collecteurs 2541835 i de T 15 et T 14 par la résistance R 9 La base de T 14 est liée à la ligne joi- gnant les bases des transistors T 18, T 19. La base du transistor T 16 est liée au point P 8 L'émetteur de T 16 est lié à la masse, le collecteur de T 16 est lié d'une part à l'alimentation + 5 V par une résistance R 10 et d'autre part à la base d'un transistor T 17. L'émetteur du transistor T 17 est lié à la masse Le collecteur de T 17 est lié à la ligne reliant l'émetteur du transistor T 9 à une des bornes du con- densateur C L'émetteur du transistor T 19, monté en diode, est lié à la masse Le collecteur de T 19 est lié en P 3 d'une part à la base de T 18 et d'autre part au collecteur d'un transistor T 6 L'émetteur de T 6 est lié à l'alimentation + 5 V La base de T 6 est liée à la base d'un transistor T 21, monté en diode L'émetteur de T 21 est lié à l'alimentation + 5 V et le col- lecteur de T 21 est lié à l'entrée 17 b Les transistors T 6 et T 21 forment un miroir de courant. Le fonctionnement du dispositif est donc le suivant: les entrées 17 a, 17 b du dispositif 20 reçoivent de l'étage d'entrée 14 du montage d'exploi- tation de signaux 10 (voir Fig 1) les images de la variable d'entrée du courant capteur en différentiel + le, le. Les images des courants capteurs sont fournies par les miroirs de courant fournis par les transistors (T 7 9 T 20), (T 18, T 19), (T 6 T 21),( 115, T 7) (T 14, T 19). Le miroir (T 18, T 19) autorise une entrée négative sur le compara- teur formé par les transistors (T 7 1 T 18) Le comparateur (T 7 1 T 18) élimine les courants de polarisation et les parasites en mode commun et permet de récupérer deux fois le courant d'entrée dans la résistance R 6. La différence des deux courants effectuée par les transistors T 7, T 18 est transformée en tension par le transistor T 9 lié 9 par sa base à l'anode de la diode Dl reliant la masse via la diode D 2 et la résistance R 6 Le condensateur C permet de mémoriser la valeur maximum atteinte Les transistors T 13, T 12 forment un faux Darlington monté ensuiveur et restituent dans les résistances R 7 et R 8 un courant fonction de l'ampli- tude maximum valant 2 le maximum si R 7 = R 8. Les résistances R 8, RI 1 permettent d'établir un rapport K = R 8 R 11 et déterminent ainsi un seuil d'inhibition fonction de l'amplitude du signal d'entrée. La valeur de ce seuil ainsi déterminée est transmise par le miroir de courant formé des transistors T 10, T 11 à un point P 9 formant une entrée positive d'un comparateur de courant formé des transistors (T 15 T 14) T 15 et T 14 forment aussi des miroirs de courant avec les transistors T 20, T 19 Le comparateur (T 15, T 14) reçoit ainsi sur une deuxième entrée positive et sur une entrée négative les images des courants d'entrée. Sur l'alternance suivante, le comparateur (T 15, T 14), qui reçoit par P 9 la fraction de courant mémorisée 2 le x R 8, pourra donc RH 1 déterminer si un nouveau courant d'entrée 2 Ie a atteint la fraction de courant mémorisée. Si c'est le cas le courant de remise à zéro IRAZ valant 2 le x R 8 2 le'délivré par le comparateur (T 15, T 14) s'annule. RH Le transistor (T 16), lié par sa base au point (P 8) de la ligne des collecteurs des transistors (T 15) (T 14), se bloque Le transistor T 17 lié par sa base au collecteur de (T 16) et,à la ligne + 5 V par la résis- tance R 10 se sature La capacité mémoire C liée au collecteur de (T 17) et à la masse est remise à zéro. L'image du courant d'inhibition mémorisée 2 le peut être injectée par le transistor T 8 dans la diode D 3 et être transmis sur la sortie 18 donc être appliquée au comparateur 15 pour inhiber son signal de sortie. Mais, ceci n'est possible que si par avance l'état de sortie du comparateur 15 (figl) prélevé en 19 est à l'état bas. Si la sortie se trouve à l'état haut, avant l'établissement du cou- rant d'inhibition, cet état porte sur la base du transistor T 4, le bloque, le transistor T 5 devient passant, et il interdit alors l'apparition du cou- rant d'inhibition dans la diode D 3, donc sur la sortie 18. Le chronogramme de la figure 4 met en évidence le fait que l'ins- tant de détection ou la position angulaire choisis comme référence est le passage à zéro du signal capteur, et ce quelle que soit la vitesse, l'am- plification des signaux et la présence de parasites. Ceci assure une bonne précision du signal de sortie, étant donné que le passage à zéro du signal capteur correspond au maximum de flux atteint au moment de la coihcidence de l'axe de la cible avec l'axe du capteur. Tout autre instant de détection du signal est sujet à imprécision due à l'entre fer, la température, la dispersion des composants, la vitesse et les tolérances mécaniques. Bien entendu, l'invention n'est pas limitée à l'exemple de réali- sation ci-dessus décrit et représenté, à partir duquel on pourra prévoir 2541835- d'autres modes et d'autres formes de réalisations, sans pour cela sortir du cadre de l'invention. Le problème pourra notamment être traité sur le même principe en utilisant des tensions comme variables d'entrées à l'aide de compa- rateurs et d'amplis opérationnels. REVEND I CATIONS 1 Montage d'exploitation de signaux électriques délivrés par un capteur à réluctance variable, du type comprenant un étage d'entrée à haute sensibilité traitant des signaux issus d'un capteur et ayant une amplitude fonction de la vitesse de rotation d'une pièce ou cible portée par exemple par un arbre rotatif tel que vilebrequin d'un moteur à combustion interne, un étage de mise en forme des signaux du type comportant un comparateur de courant ( 15) et un étage de sortie, caractérisé en ce qu'il possède un dispositif d'inhibition ( 20) disposé parallèlement à l'étage de mise en forme des signaux et comportant des moyens ( 21, 22, 23, 24, C) lui permettant de reconnaitre les signaux émis par des cibles parasites des signaux émis par des cibles utiles afin de ne valider en sortie du montage d'exploitation(IO)que l'information souhaitée. 2 Montage d'exploitation de signaux électriques suivant la reven- dication 1, caractérisé en ce que le dispositif d'inhibition ( 20) comporte un premier moyen ( 21) prélevant les courants image des courants d'entrée de l'étage ( 14) et éliminant les courants de polarisation, un deuxième moyen C mémorisant initialement la valeur maximale de la deuxième alternance positive du signal d'entrée, un troisième moyen ( 22) élaborant et distri- buant à une entrée(E 2)d'un quatrième moyen ( 23) une fraction K de la valeur mémorisée, le quatrième moyen ( 23) détermine par comparaison si les armpt- tudes des signaux suivants ont atteint la fraction K de la valeur mémorin 5 '- et permettent ou non la remise à zéro du moyen de mémorisation (C), lecq'. alors mémorise ou non une nouvelle valeur de l'amplitude maximum, et un cinquième moyen de commande ( 24) qui en fonction de la valeur mémorisée et de l'état logique de l'entrée ( 19) de l'étage de sortie ( 16) du montage ( 10) autorise ou non la sortie de l'information désirée par action sur l'entrée ( 18) du comparateur ( 15). 3 Montage d'exploitation de signaux électriques suivant la reven- dication 2, caractérisé en ce que le premier moyen ( 21) comporte deux tran- sistors(T 7, T 18)qui sont d'une part couplés par leur collecteur et forment entre eux un comparateur (T 7, T 18) et sont d'autre part respectivement couplés par les bases avec deux transistors(T 20, T 19), montés en diode, et forment ainsi deux miroirs de courant (T 7, T 20), (T 18, T 19), et un transistor(T 6)couplé par sa base avec un transistor(T 21) monté en diode et formant ainsi avec(T 6)un troisième miroir de courant (T 6, T 21). 254183 5 4 Montage d'exploitation de signaux électriques suivant la revendi- cation 2, caractérisé en ce que le deuxième moyen(C)est un condensateur lié d'une part à la masse et d'autre part au collecteur d'un transistor (T 17), à l'émetteur d'un transistor (T 9) et à la base d'un faux Darlington (composé des transistors(T 12, T 13)). Montage d'exploitation de signaux électriques suivant la revendi- cation 2, caractérisé en ce que le troisième moyen ( 22) comporte un tran- sistor(Tg), deux diodes(D 1, D 2), et une résistance(R 6)formant un ensemble transformant en tension le courant différentiel donné par le comparateur (T 7, T 18), et de deux résistances(R 1, R 8) transformant en courant dans le rapport K = R 8 la tension fournie par l'ensemnble (T 9, D 1, D 2, R 6) . R 11 6 Montage d'exploitation de signaux électriques suivant la revendi- cation 2, caractérisé en ce que le quatrième moyen ( 23) comprend, deux transistors(T 15, T 14), liés ensemble par leur collecteur et formant 1 cornm- parateur (T 14, T 15) et liés également et respectivement aux transistors montés en diode(T 19, T 20), pour former avec eux les miroirs de courant (T 14, T 19), (T 15, T 20), un transistor Tl llié d'une part par son collec- teur au point P 9 de la ligne des collecteurs des transistors(T 15, T 14) et d'autre part par sa base au transistor(Tl O)monté en diode, ce dernier formant avec(Tl l)un miroir de courant, et de deux transistors(T 16, T 17) , (-16)étant lié d'une part par sa base en P 8 à la ligne des collecteurs des transistors(T 15, T 14)et d'autre part par son collecteur à la base du tran- sistor(T 1 ? qui a son collecteur lié au condensateur(C). 7 Montage d'exploitation de signaux électriques suivant la reven- dication 2, caractérisé en ce que le cinquième moyen ( 24) comporte 3 tran- sistors(T 4, T 5, T&), une diode D 3 et deux résistances(R 4, R 5) connectés de manière que l'état logique de l'entrée 19 polarise le transistor(T 4)qui polarise à son tour la base du transistor(Tf, qui suivant l'état de cette polarisation, permettra ou non au transistor(T 8) de délivrer à la sortie 18 via la diode(D 3)un courant d'inhibition.