Brevet FR2547139A1 — publié le 19841207

La présente invention est relative d'une manière générale à des circuits de détection de signaux de synchronisation dans des sytèmes de transmission de signaux numériques et plus particulièrement à un circuit 5 de détection de signaux de synchronisation permettant de détecter avec précision un signal de synchronisation à partir de signaux numériques qui sont multiplexés séquentiellement dans le temps et transmis sous forme de blocs (vues>, chacun de ces blocs comprenant un 10 signal de synchronisation et des données numériques. On utilise en pratique des systèmes permettant d'enregistrer des signaux d'information -sur une piste en spirale formée sur un support d'enregistrement de signaux d'information (appelé simplement ci-desus disque) 15 sous forme de rangées de creux séquentiels dans le temps et intermittents et de reproduire les signaux d'information enregistrés à partir de ce disque Les signaux d'information enregistrés sont reproduits à partir du disque sous la forme de variations de la capacité électrostatique entre le disque et une électrode d'un élément de reproduction ou de lecture ou encore sont reproduits à partir du disque en utilisant la variation de l'intensité de la lumière réfléchie par le disque ou transmise à travers lui Les signaux d'infor25 mation peuvent être constitués uniquement de signaux audio-numériques ou encore de signaux audio-numériques et d'un signal vidéo numérique correspondant à une image fixe ou à une image partiellement mobile et s'ajoutant aux signaux audio-numériques comme information supplé30 mentaire Comme on le verra ultérieurement et comme le montrent les figures, les signaux numériques sont, dans ces systèmes, transmis sous forme de blocs (vues) Dans un bloc un signal de synchronisation à 8 bits présentant un modèle fixe pour indiquer le début du bloc (vue), 35 quatre canaux de données numériques (données relatives uniquement aux signaux audio-numériques ou données relatives aux signaux audio-numériques et au signal vidéonumériques comme on l'a vu) comportant chacun 16 bits et placés à la suite du signal de synchronisation à 8 bits, deux codes de correction d'erreurs à 16 bits, un code de contrôle d'erreurs à 23 bits (code de contrôle de redondance cyclique), des données à 1 bit correspondant à un bit d'un signal de commande comportant un total de 196 bits, par exemple, et des données 10 à 2 bits de réserve désignés souvent comme bits d'utilisateur, sont disposés séquentiellement dans le temps et les uns à la suite des autres. Un bloc (vue) de signaux numériques allant depuis les bits du signal de synchronisation jusqu'aux bits d'utilisateur atteint un total de 130 bits Les signaux numériques ont une fréquence de répétition de 44,1 k Hz qui est la même que la fréquence d'échantillonnage par exemple Les signaux numériques sont transmis en série à un taux de bit de transmission de 5, 733 Mb/sec, en 20 étant multiplexés séquentiellement dans le temps sous forme de blocs (vues) Le signal numérique multiplexé séquentiellement dans le temps est un signal de nonretour à zéro Ce signal de non-retour à zéro est soumis à une modulation numérique à auto-espacement dans le temps comme une modulation de fréquence modifiée ou à une modulation à 3 positions ou encore est soumis à un brassage de données réalisé en effectuant une addition modulo-2 avec un code de séquence de longueur maximale Le signal de non-retour à zéro qui est soumis 30 à la modulation numérique ou au brassage des données est soumis ensuite à une modulation de fréquence ou encore le signal de non-retour à zéro est soumis simplement à une modulation de fréquence sans être soumis à une modulation numérique Le signal numérique modulé est enregistré sur le disque sous la forme de rangées de 2547139. creux intermittents en utilisant un faisceau lumineux ou un dispositif analogue. Dans un appareil de reproduction qui utilise le disque décrit ci-dessus, on obtient un signal numérique reproduit en soumettant un signal reproduit à partir du disque à une démodulation de fréquence Le signal numérique reproduit présente la structure décrite cidessus Un signal d'horloge de haute fréquence (ayant par exemple une fréquence de l'ordre de 5,733 M Hz),qui 10 est en phase avec le signal numérique reproduit, est reproduit à partir du signal numérique reproduit dans un circuit de reproduction à horloge La détection du signal de synchronisation à l'intérieur du signal numérique reproduit et l'inscription des données dans un 15 circuit de mémoire s'effectuent sur la base du signal d'horloge reproduit. Une donnée (faux signal de synchronisation), ayant la même forme que le signal de synchronisation, existe quelquefois dans une durée de signal de signaux numériques excluant la durée du signal de synchronisation. D'habitude, dans un circuit de détection des signaux de synchronisation dans un système qui transmet les signaux numériques, le faux signal de synchronisation ci-dessus était détecté par erreur comme s'il avait été le signal 25 de synchronisation En conséquence, il y avait une difficulté due au fait qu'il était impossible de démoduler d'une manière correcte les données en raison de l'erreur de détection portant sur le signal de synchronisation. De plus, il existait un circuit de détection de signaux 30 de synchronisation dans lequel on utilisait un compteur et qui était conçu pour détecter le signal de synchronisation avec une période constante, même si une atténuation de signal se produisait pour le signal de synchronisation Cependant, ce circuit connu de détection 35 des signaux de synchronisation détectait également le faux signal de synchronisation, ce qui avait pour effet de ramener à tort le compteur à la valeur initiale lors de cette détection erronée En d'autres termes, le faux signal de synchronisation était détecté par erreur comme s'il avait été vraiment le signal de synchronisation et la difficulté consistait en ce que les données ne pouvaient pas être démodulées d'une manière correcte. Le but de l'invention est donc de permettre la réalisation d'un circuit de détection de signaux de 10 synchronisation dans un système de transmission de signaux numériques qui soit nouveau et utile et dans lequel les difficultés signalées plus haut se trouvent éliminées. Le but de l'invention est encore, d'une manière 15 plus précise, de réaliser un circuit de détection de signaux de synchronisation dans un système de transmission de signaux numériques qui comprenne un compteur qui est ramené à la valeur initiale lorsqu'une valeur de détection d'un signal de synchronisation qui a été reconnue correcte au moyen d'un code de contrôle d'erreur est obtenue d'une manière continue N fois, N étant un nombre entier égal ou supérieur à deux Dans le circuit de détection de signaux de synchronisation suivant l'invention, les difficultés indiquées ci-dessus sont 25 éliminées du fait que le compteur fournit une valeur de sortie constituant un signal de détection des signaux de synchronisation. Le but de l'invention est encore la réalisation d'un circuit de détection de signaux de synchronisation 30 dans un système de transmission de signaux numériques qui comprend un premier circuit de détection auquel on envoie un signal numérique de manière à détecter un signal ayant le même modèle fixe que le signal de synchronisation à l'intérieur du signal numérique, un cir35 cuit de contrôle d'erreur permettant essentiellement de détecter si le signal de synchronisation est correct au moyen d'un code de contrôle d'erreur dans le signal numérique en un point d'une durée de transmission d'un nombre prédéterminé de bits après le point o un signal de détection a été produit à partir du premier circuit de détection, un premier compteur pour le comptage des impulsions dans un signal d'horloge qui est extrait du signal numérique, un premier décodeur permettant de produire, à partir des valeurs comptées du premier compteur, un signal ayant une période sensiblement égale à la période du signal d'un bloc, un dispositif de comptage qui est ramené à la valeur initiale en réponse à un signal de sortie du circuit de contrôle d'erreur lorsque le circuit de contrôle d'erreur détecte 15 que le signal de synchronisation est correct, pour compter les impulsions dans un signal qui est obtenu à partir du signal de sortie du premier compteur et présente une période qui est essentiellement égale à la période du signal d'un bloc; un dispositif de retard 20 qui reçoit une valeur de sortie comptée provenant du dispositif de comptage pour produire un signal d'impulsion retardé d'un certain délai déterminé à partir d'un moment o la valeur de sortie comptée du dispositif de comptage devient égale à M, M étant un nombre entier 25 égal ou supérieur à 2, un dispositif permettant de ramener à la valeur initiale le premier compteur en réponse au signal de détection de sortie du premier circuit de détection immédiatement après que le dispositif de retard ait produit un signal d'impulsion de 30 sortie ou immédiatement après que le premier décodeur ait produit un signal de sortie, un deuxième circuit de détection permettant de détecter si les signaux de sortie du premier circuit de détection et du premier décodeur coïncident N fois à chaque période du signal d'un bloc dans un état dans lequel la valeur de la sortie comptée dans le dispositif de comptage est zéro, N étant un nombre entier égal ou supérieur à 2, un deuxième compteur remis à la valeur initiale en réponse au signal de détection de sortie du premier circuit de 5 détection pendant une durée dans laquelle un signal de détection est fourni par le deuxième circuit de détection, de manière à compter les impulsions dans le signal d'horloge, et un deuxième décodeur pour décoder une valeur de sortie comptée du deuxième compteur et 10 pour produire un signal de détection du signal de synchronisation. Dans le circuit de détection des signaux de synchronisation suivant l'invention, le dispositif de comptage est ramené à la position initiale en réponse 15 à une valeur de sortie de détection du circuit de contrôle d'erreur pendant une reproduction normale dans laquelle le signal de synchronisation est reproduit normalement Le premier compteur est ramené à la valeur initiale en réponse au signal de sortie du premier circuit de détection Dans un état o la valeur comptée dans le dispositif de comptage est égale à zéro, le deuxième compteur est ramené à la valeur initiale en réponse au signal de détection de sortie du premier circuit de détection seulement lorsque le signal de sortie de ce premier circuit de détection et le signal de sortie du premier décodeur coïncident M fois pendant chaque période du signal d'un bloc Dans ces conditions, même si les données autres que le signal de synchronisation ont le même modèle fixe que le signal de syn30 chronisation, c'est-à-dire, même lorsqu'il y a un faux signal de synchronisation, le circuit de contrôle d'erreur permet de savoir si le signal de synchronisation est correct et la détection permet de savoir si le signal de synchronisation est correct répété lorsque le signal de synchronisation est incorrect Il en résulte que le faux signal de synchronisation ne sera pas détecté comme étant le signal de synchronisation Cependant, le faux signal de synchronisation ne se produit pas fréquemment, mais quand il se produit, il le fait pério5 diquement Le premier dispositif de comptage fournit la valeur de sortie comptée au premier décodeur qui émet une impulsion de remise en place qui provoque la synchronisation de l'opération du circuit de contrôle d'erreur Lorsque le circuit de contrôle d'erreur détecte 10 une erreur dans le signal de synchronisation d'une manière continue M fois de suite, le premier compteur est ramené à la position initiale en réponse au signal de détection de sortie du premier circuit de détection à la suite du signal d'impulsion qui a été retardé d'un intervalle de temps prédéterminé Dans ces conditions, le circuit de détection du signal de synchronisation ne peut pas être mis en synchronisation sur le faux signal de synchronisation Donc, même lorsqu'il y a un faux signal de synchronisation, le signal de détection 20 du signal de synchronisation qui est en phase avec le signal de synchronisation reproduit peut être produit à partir de la valeur de sortie comptée du deuxième compteur qui compte les impulsions,dans le signal d'horloge, avec une grande précision De plus, même 25 lorsqu'il y a une atténuation d'une partie du signal de synchronisation reproduit, le deuxième compteur fonctionne sur la base du signal de détection du premier circuit de détection avec la période correcte avant que ne se produise l'atténuation de signal Il est donc possible de produire, à partir de la valeur de sortie comptée du deuxième compteur, le signal de détection du signal de synchronisation ayant la période correcte et, par conséquent, il est possible d'obtenir d'une manière constante et correcte les données numériques à 35 l'intérieur du signal numérique. D'autres objets et avantages de l'invention sont mis en évidence dans la description détaillée qui suit établie en se référant au dessin. La fig 1 représente un exemple de disposition de bits dans des signaux numériques qui incluent un signal de synchronisation qui doit être détecté dans un circuit de détection de signaux de synchronisation suivant la présente invention. La fig 2 est un schéma synoptique représentant 10 un mode de réalisation d'un circuit de détection de signaux de synchronisation suivant l'invention. Les fig 3 (A) à 3 (E) représentent des formes d'onde pour certaines parties du système représenté à la fig 2. La fig 4 représente un exemple d'un circuit de détection de bord dans le système représenté schématiquement à la fig 2. La fig 5 est un exemple de circuit de contrôle d'erreur dans le système représenté à la fig 2. La fig 6 représente un exemple d'un circuit de bord montant du schéma représenté à la fig 2. La fig 1 représente un exemple de disposition de bits dans des signaux numériques qui sont transmis dans un système de transmission de signaux numériques 25 dans lequel on utilise un circuit de détection de signaux de synchronisation suivant l'invention A la fig 1, un signal de synchronisation à 8 bits qui présente un modèle fixe et indique le commencement d'un bloc (vue) est placé à un emplacement SYNC 4 canaux 30 de données numériques (données relatives seulement à des signaux audionumériques ou données relatives aux signaux audio-numériques et au signal vidéo-numériques dans les conditions indiquées ci-dessus), ayant chacun 16 bits,sont disposés en des emplacements D 1 à D 4 après 35 le signal de synchronisation Deux codes de correction 254 139 d'erreurs à 16 bits sont disposés en des emplacements Pl et P 2 après les données numériques disposées à l'emplacement D 4 et un code de contrôle d'erreurs à 23 bits (code de contrôle de redondance cyclique) est disposé à un emplacement CRC après le code de correction d'erreurs qui est disposé à l'emplacement P 2 Une donnée à 1 bit relative à un bit d'un signal de commande comportant un total de 196 bits par exemple est disposé à un emplacement Adr après le code de contrôle des erreurs Une donnée de réserve à 2 bits que l'on appelle souvent les bits d'utilisateur est disposée à un emplacement U à la suite des bits de l'utilisateur En d'autres termes, les bits de signaux de synchronisation jusqu'aux bits d'utilisateur sont disposés successivement 15 et séquentiellement dans le temps aux différents emplacements à l'intérieur d'un seul bloc, comme l'indique la fig 1. Un bloc (vue) des signaux numériques depuis les bits de signaux de synchronisation jusqu'aux bits d'uti20 lisateur comprend un total de 130 bits Les signaux numériques ont une fréquence de répétition de 44,1 k Hz, qui est la même que la fréquence d'échantillonnage, par exemple Les signaux numériques sont transmis en série à un taux de bits de transmission de 5,733 Mb/sec 25 et sont multiplexés séquentiellement dans le temps sous forme de bloc (vue) Le signal numérique multiplexé séquentiellement dans le temps est un signal de nonretour à zéro Ce signal de non-retour à zéro est soumis à une modulation numérique d'autoéchelonnement dans le 30 temps telle qu'une modulation de fréquence modifiée ou une modulation à 3 positions ou encore est soumis à un brassage de données par addition en modulo-2 avec un code de séquence de longueur maximale Le signal de non-retour à zéro qui est soumis à la modulation numé35 rique ou au brassage des données est ensuite soumis à une Z 547139 modulation de fréquence ou encore le signal de nonretour à zéro est simplement soumis à une modulation de fréquence sans être soumis à la modulation numérique. Le signal numérique modulé est enregistré sur un disque 5 sous la forme de rangées de creux intermittents en utilisant un faisceau lumineux ou un dispositif analogue. Dans un appareil de reproduction qui utilise le disque décrit ci-dessus, on obtient un signal numérique reproduit en soumettant un signal reproduit à partir du disque à une des modulations de fréquence Le signal numérique reproduit a la structure décrite ci-dessus. Un signal d'horloge de haute fréquence (ayant par exemple une fréquence de l'ordre de 5,733 M Hz),qui est en phase avec le signal numérique reproduit, est reproduit à partir du signal numérique reproduit dans un circuit de reproduction d'horloge La détection du signal de synchronisation à l'intérieur du signal numérique reproduit et l'inscription des données dans un circuit de mémoire s'effectuent sur la base du signal 20 d'horloge reproduit. La description suivante est relative à un mode de réalisation d'un circuit de détection de signaux de synchronisation suivant l'invention, en se référant à la fig 2 Dans le dispositif de la fig 2, un signal 25 numérique reproduit à partir du disque est démodulé en fréquence de manière à se transformer en un signal, ayant le format indiqué par les blocs de la fig 1, est envoyé à une borne d'entrée 11 Ce signal numérique reproduit est appliqué à un registre à décalage 12 à 30 8 bits qui a le même nombre de bits que le signal de synchronisation disposé à l'emplacement SYNC de la fig 1 et à un circuit de détection de bord 13 Comme le montre la fig 4, le circuit de détection de bord 13 comprend une porte de OU-Exclusif 51, une résistance R et un condensateur C Un signal d'impulsion d'entrée est 2 s? 9 appliqué directement à l'une des bornes d'entrée de la porte OU-Exclusif 51 et le signal d'impulsion d'entrée est retardé d'un certain temps de retard déterminé par la résistance R et le condensateur C avant d'être envoyé à l'autre borne d'entrée de la porte OU-Exclusif 51. Dans ces conditions, la porte de OU- Exclusif 51 émet un signal d'impulsion de détection qui répond aux bords ascendants et descendants (bords avant et arrière) du signal d'impulsion d'entrée Le signal d'impulsion de 10 détection de sortie du circuit de détection de bord 13 est envoyé à un circuit réservoir 14 Ce circuit réservoir 14 est destiné à lui donner une fréquence qui est un multiple entier du taux de bit de transmission (c'est-à-dire de lui donner la fréquence de 5,733 M Hz 15 lorsque le multiple entier est égal à un par exemple). Le circuit réservoir 14 produit donc une onde sinusoidale qui est en phase avec les bords ascendants et descendants du signal numérique reproduit et présente une fréquence de 5,733 M Hz par exemple et envoie cette 20 onde sinusoidale à une boucle à verrouillage de phase Lorsqu'il y a une déviation de base de temps dans le signal numérique reproduit par suite d'une rotation irrégulière du disque, cette déviation de base de temps est également comprise dans l'onde sinusoidale de sortie 25 du circuit réservoir 14 La boucle à verrouillage de phase absorbe la déviation de base de temps de l'onde sinusoïdale de sortie du circuit réservoir de base et effectue une compensation d'atténuation de manière à produire un signal d'impulsion ayant une fréquence de 30 5,733 M Hz par exemple sous forme d'un signal d'horloge. Le registre à décalage 12 reçoit le signal d'horloge provenant de la boucle de verrouillage de phase 15 comme impulsion de verrouillage (impulsion de décalage) Le registre à décalage 12 emmagasine provi35 soirement le signal numérique reproduit qui est obtenu en série par la borne d'entrée 11 et fournit les données enregistrées à 8 bits en parallèle à un circuit de porte 16 en réponse à l'impulsion de verrouillage Le circuit de porte 16 produit un signal de détection ayant un 5 niveau logique " 1 " lorsque la valeur de la donnée à 8 bits d'entrée est identique à la valeur du modèle à 8 bits du signal de synchronisation et, dans le cas contraire, émet un signal de détection ayant un niveau logique " O " Dans ces conditions, une impulsion ayant un 10 niveau logique " 1 " et une largeur d'impulsion constante est normalement obtenue à partir du circuit de porte 16 au moment o le huitième bit du signal de synchronisation est envoyé au registre de décalage 12 L'opération de décalage s'effectue dans le registre à décalage 12 en réponse au signal d'horloge provenant du circuit réservoir 14 et la valeur de la donnée parallèle à 8 bits dans le registre à décalage 12 est renouvelée à chaque période du signal d'horloge Par conséquent, la largeur d'impulsion de la sortie du circuit de porte 20 16 est égale à une période du signal d'horloge Le signal de sortie du circuit de porte 16 est envoyé à des circuits ET 17 et 18 et à une borne de remise à la valeur initiale d'une bascule 19 de manière à mettre à l'état initial la bascule 19 par son bord ascendant. 25 Lorsque la bascule 19 est remise à sa valeur initiale, la bascule 19 produit un signal ayant un niveau logique " O " par l'une de ses sorties Q Un premier compteur 20 est remis à la valeur initiale en réponse à un bord ascendant de cette valeur de sortie Q 30 de la bascule 19 Le premier compteur 20 compte les impulsions dans le signal d'horloge provenant de la boucle à verrouillage de phase 15 et envoie une valeur de sortie comptée aux décodeurs 21 et 22 Chacun des décodeurs 21 et 22 produit un signal d'impulsion ayant 35 un niveau logique " 1 " lorsque la valeur comptée dans le premier compteur 20 devient égale au nombre des impulsions dans le signal d'horloge qui est transmis dans une durée de transmission d'un bloc (durée pendant laquelle 130 bits sont transmis) Le décodeur 21 émet un signal d'impulsion qui est en phase avec le dernier bit (vingt-troisième bit) du code de contrôle d'erreur dans le signal numérique reproduit qui provient de la borne d'entrée 11 Le code de contrôle d'erreur est placé à l'emplacement CRC, comme l'indique la fig 1. Par ailleurs, le décodeur 22 émet un signal d'impulsion qui est en phase avec le dernier bit (huitième bit) du signal de synchronisation qui est localisé à l'emplacement SYNC représenté à la fig 1 Le signal d'impulsion de sortie du décodeur 21 est envoyé à un compteur 15 23 dans lequel le nombre des impulsions dans le signal d'impulsions de sortie du décodeur 21 est compté Le signal d'impulsion de sortie du décodeur 22 est envoyé à un circuit ET 17, à un circuit OU 24 et à un circuit de contrôle d'erreur 25. Le circuit de contrôle d'erreur 25 reçoit le signal d'impulsion de sortie du décodeur 22 sous forme d'une impulsion de remise à l'état initial De plus, le circuit de contrôle d'erreur 25 reçoit le signal numérique reproduit par l'intermédiaire du registre de 25 décalage 12 Le circuit de contrôle d'erreur 25 fixe ou verrouille un total de 119 bits de données (c'est-àdire les données qui se trouvent aux emplacements D 1 à D 4, Pl' P 2 et CRC représentés à la fig 1 et transmis pendant une reproduction normale) immédiatement après 30 réception de l'impulsion de remise à l'état initial et divise les données verrouillées par un polynome de manière à obtenir un reste Le code de contrôle d'erreur placé à l'emplacement CRC est un reste à 23 bits qui est obtenu lorsque les données disposées, aux empla35 cements D 1 à D 4, Pl et P 2,sont divisées par un polynome 25.47139 de production prédéterminé de X 23 + X 5 + X 4 + X + 1. Dans ces conditions, lorsque la donnée de 119 bits ci-dessus est divisée par le même polynome de production qui a été utilisé à l'époque de l'enregistrement, le reste étant zéro, le circuit de contrôle d'erreur 25 permet de constater qu'il n'y a pas d'erreur dans les données D'autre part, lorsqu'il y a un reste, le circuit de contrôle d'erreur 25 décèle qu'il y a une erreur dans les données Lorsqu'il y a une erreur dans les données, il y a une erreur dans le signal de synchronisation, la plupart du temps En d'autres termes, lorsqu'il n'y a pas d'erreur dans les données, il n'y a pas généralement non plus d'erreur dans le signal de synchronisation Donc, lorsque l'existence d'une erreur 15 de données est détectée dans le circuit de contrôle d'erreur 25,1 'existence de l'erreur dans le signal de synchronisation est en même temps détectée d'une manière indirecte Lorsqu'il n'y a pas d'erreur dans les données on constate qu'il n'y a pas d'erreur dans 20 le signal de synchronisation (c'est-à-dire que l'on constate que le signal de synchronisation est correct) et le circuit de contrôle d'erreur 25 émet une impulsion ayant un niveau logique 1, par exemple, en phase avec le dernier bit du code de contrôle d'erreur Cette impulsion de sortie du circuit 25 de contrôle d'erreur est envoyée au compteur 23 pour ramener ce compteur 23 à sa valeur initiale D'autre part, lorsqu'il y a une erreur dans les données, le dispositif décèle qu'il y a une erreur dans le signal de synchronisation et le circuit 25 de contrôle d'erreur continue à produire un signal ayant un niveau logique " 0 " Le compteur 23 n'est donc pas remis à l'état initial lorsqu'il y a une erreur dans le signal de synchronisation. La fig 5 représente un mode de réalisation du circuit 25 de contrôle d'erreur Le circuit de contrôle d'erreurs 25 représenté à la fig 5 est bien connu et ce circuit 25 comprend des portes OU-Exclusif 63, 65, 67 et 69, des dispositifs de verrouillage de données 64 et 68 qui retardent d'une impulsion d'horloge et un 5 dispositif de verrouillage de données 66 pour retarder de trois impulsions d'horloge, et un dispositif de verrouillage de données 70 pour retarder de dix-huit impulsions d'horloge et une porte OU 71 Lorsqu'une entrée " 1 " est appliquée à une borne d'entrée 61,un terme X est produit par le dispositif de verrouillage de données 64, un terme X 4 est produit par le dispositif de verrouillage de données 66, un terme X 5 est produit par le dispositif de verrouillage de données 68 et un terme X 23 est produit par le dispositif de verrouillage 15 de données 70 Une impulsion de remise à la valeur initiale est envoyée à la borne 62 par le décodeur 22 Ce circuit 25 de contrôle d'erreur divise le signal d'entrée par un polynome G(X) = X 23 + X 5 + X 4 + X + 1. Le signal qui est transmis est ajouté au reste qui est 20 obtenu lorsque le signal est divisé par le polynome G(X) lorsque le signal est transmis Dans ces conditions, lorsqu'il y a une erreur dans le signal transmis, le résultat de la détection à la borne de sortie 72 n'est pas égal à " O " et l'erreur dans le signal peut être 25 détectée Dans le mode de réalisation envisagé, le circuit de contrôle d'erreur 25 comporte 23 bits, cependant,on peut utiliser pour le circuit de contrôle d'erreur 25 des circuits intégrés à 16 bits que l'on trouve dans le commerce C'est ainsi, par exemple, que 30 l'appareil à code de contrôle de redondance cyclique "IC chip 8 X 01 " fabriqué par Signeti Cs ou un "IC chip 9401 " fabriqué par Fairchild par exemple peuvent être utilisés comme circuit de contrôle d'erreur 25. Dans ces conditions, pendant la reproduction normale, c'est-à-dire lorsque 8 bits continus de données autres que le signal de synchronisation d'un bloc n'ont pas la même valeur que le signal de synchronisation, le signal d'impulsion de sortie provenant du décodeur 21 et l'impulsion de remise à la valeur initiale provenant du circuit de contrôle d'erreur 25 sont envoyés au compteur 23 avec la même synchronisation Dans ce cas, la valeur comptée dans le compteur 23 est égale à " O ". Un signal du bit le moins significatif, par exemple de la valeur comptée de sortie du compteur 23, est cons10 tamment converti en un signal ayant un niveau logique " 1 " dans un inverseur 26 Ce signal de sortie de l'inverseur 26 ayant le niveau logique " 1 " est envoyé au circuit ET 17 De plus, pendant la reproduction normale, le signal de sortie compté b du compteur 23 avait constamment un niveau logique " O " et cette valeur de sortie comptée b est envoyée à un circuit de détection de bord 27 dont la valeur de sortie "c" est envoyée à un registre à décalage 28 Il en résulte qu'un signal de sortie d du registre à décalage 28 est toujours également au niveau logique " O " Le signal de sortie d du registre à décalage 28 est envoyé dans le circuit OU 24 en même temps que le signal d'impulsion de sortie du décodeur 22 et le signal de sortie du circuit OU 24 est envoyé à une borne de prépositionnement de la bascule 19 La bascule 19 est réglée en réponse à un bord ascendant du signal de sortie du circuit OU 24. Dans ces conditions, dès que le disque a été utilisé, l'échelonnement dans le temps suivant lequel le circuit de porte 16 produit un signal d'impulsion de 30 sortie ne coincide pas avec l'échelonnement dans le temps suivant lequel le décodeur 22 produit un signal d'impulsion de sortie Cependant, après que le circuit de porte 16 produit le signal de détection, le circuit de porte 16 et le décodeur 22 produisent simultanément, 35 pendant la reproduction normale, un signal d'impulsion, qui est en phase avec le dernier bit du signal de synchronisation à l'intérieur du signal numérique reproduit, a une période égale à la période du signal d'un bloc et a une largeur d'impulsion correspondant à la durée de transmission d'un bit Dans cette situation, le signal de sortie du registre à décalage 28 est constamment au niveau logique " O " Ainsi, après que la bascule 19 a été positionnée en place en réponse au bord ascendant du signal d'impulsion de sortie du 10 décodeur 22, la bascule 19 est remise à sa valeur initiale après la durée de transmission d'un bit en réponse au bord descendant arrière du signal de détection de sortie du circuit de porte 16 Lorsque la bascule 19 est remise à la valeur initiale, le premier compteur 15 20 est également remis à la valeur initiale Ces opérations se répètent ensuite. Le circuit ET 17 reçoit les signaux d'impulsion> de sortie du circuit de porte 16 et du décodeur 22 et le signal de sortie de l'inverseur 26 qui est contam20 ment au niveau logique " 1 " pendant la reproduction normale Le circuit ET 17 effectue la multiplication logique des trois signaux qu'il reçoit et émet un signal d'impulsion de même phase et de même forme d'onde que les signaux d'impulsion de sortie du circuit 25 de porte 16 et du décodeur 22 Le signal d'impulsion de sortie du circuit ET 17 est envoyé à un registre à décalage 29 Le registre à décalage 29 déplace successivement le signal d'impulsion de sortie du circuit ET 17 en réponse à une impulsion de décalage provenant 30 de la borne d'entrée 30 L'impulsion de décalage est obtenue à partir d'un signal de détection d'un signal de synchronisation de sortie fourni par l'intermédiaire d'une borne de sortie 34 qui sera décrite ultérieurement et à une période égale à la durée de transmission d'un bloc Un signal de sortie parallèle de N- bit du registre à décalage 29 est envoyé à un circuit de porte 31, N étant un nombre entier égal ou supérieur à 2, N est égal par exemple à 8 ou 16. Le circuit de porte 31 ne produit un signal de détection ayant un niveau logique " 1 " que lorsque toutes les valeurs parallèles de N-bit provenant du registre à décalage 29 ont un niveau logique " 1 ", c'est-à- dire simplement si les impulsions de sortie du circuit de porte 16 et du décodeur 22 coincident con10 tinuellement N fois dans chaque durée de transmission d'un bloc Ce signal de détection de sortie du circuit de porte 31 ayant le niveau logique " 1 " est envoyé au circuit ET 18 Par conséquent, lorsque les impulsions de sortie du circuit de porte 16 et du décodeur 22 coincident 15 continuellement N fois, un signal de détection ayant constamment le niveau logique " 1 " est produit à partir du circuit de porte 31, sauf dans le cas d'une atténuation du signal de synchronisation dans le signal numérique reproduit et sauf dans le cas o une erreur de signal de synchronisation est détectée par le circuit de contrôle d'erreur Alors que le signal de détection ayant le niveau logique " 1 " est envoyé au circuit ET 18, le circuit ET 18 transmet le signal d'impulsion provenant du circuit de porte 16 qui est en phase avec le huitième bit du signal de synchronisation reproduit et a une période correspondant à la durée de transmission d'un bloc, le signal de sortie du circuit ET 18 est envoyé à une borne de mise à la valeur initiale d'un deuxième compteur 32 par l'intermédiaire d'un circuit 30 OU 35 de manière que le deuxième compteur 32 soit remis à la valeur initiale. Le deuxième compteur 32 compte les impulsions dans le signal d'horloge de sortie de la boucle à verrouillage de phase 15 Une valeur de sortie comptée du 35 deuxième compteur 32 est envoyée à un décodeur 33. Comme dans le cas du décodeur 22, le décodeur 33 est conçu pour produire un signal d'impulsion ayant un niveau logique " 1 " lorsque la valeur comptée dans le compteur 32 devient égale au nombre d'impulsions dans le signal d'horloge de sortie de la boucle à verrouillage de phase 15 qui est transmis pendant une durée égale à la durée de transmission d'un bloc Donc, pendant la reproduction normale dans laquelle le signal de détection de sortie du circuit de porte 16 et le signal 10 d'impulsion de sortie du décodeur 22 coïncident toujours N fois pendant chaque durée de transmission d'un bloc, le premier et le deuxième compteur 20 et 32 sont remis à la valeur initiale par le même signal de détection provenant du circuit de porte 16 et sont en 15 synchronisme l'un avec l'autre Comme dans le cas du décodeur 22, le décodeur 33 produit un signal d'impulsion qui a une période correspondant à la durée de transmission d'un bloc et est en phase avec le huitième bit du signal de synchronisation reproduit Le signal 20 d'impulsion de sortie du décodeur 33 est produit par l'intermédiaire de la borne de sortie 34 sous forme d'un signal de détection du signal de synchronisation Le signal de détection du signal de synchronisation produit par l'intermédiaire de la borne de 25 sortie 34 est envoyé comme signal de référence à un circuit (non représenté) qui y enregistre les données numériques, le code de contrôle d'erreur et les codes de correction d'erreur à l'intérieur du signal numérique reproduit. Les opérations précédemment décrites s'effectuent pendant la reproduction normale La description suivante est relative aux opérations qui sont effectuées dans le cas o la valeur de 8 bits continus de données autres que le signal de synchronisation dans un bloc est la même que la valeur du signal de synchronisation. Dans ce cas, un faux signal de détection est produit en provenance du circuit de porte 16 en un point o les données dans le dernier bit des données à 8 bits sont reproduites Ce faux signal de détection provenant du circuit de porte 16 est envoyé aux circuits ET 17 et 18, et également à la bascule 19 de manière à remettre la bascule 19 à sa valeur initiale Pour cette raison, la valeur de sortie du décodeur 22 est au niveau logique " O " dès que le faux signal de détection est 10 produit à partir du circuit de porte 16 et la valeur de sortie du circuit ET 17 a, de ce fait, le niveau logique " O " Par conséquent, dans la valeur de sortie parallèle à N bits du registre à décalage 29, l'un des bits est au niveau logique " O " et le signal de sortie du 15 circuit de porte 31 est au niveau logique " O " et ferme la porte du circuit ET 18 Dans ces conditions, le circuit ET 18 bloque l'arrivée du faux signal de détection provenant du circuit de porte 16 et allant à la borne de remise à la valeur initiale du compteur 32 Il en 20 résulte que le compteur 32 n'est pas ramené à la valeur initiale et qu'il continue à compter les impulsions dans le signal d'horloge provenant de la boucle à verrouillage de phase 15 La valeur de sortie du décodeur 33 est envoyée à la borne de remise à la valeur initiale R du compteur 32 par l'intermédiaire du circuit OU 35 de manière à ramener le compteur 32 à la valeur initiale Par conséquent, même si un faux signal de détection est produit par le décodeur 33, le fonctionnement du circuit de détection des signaux de synchronisation n'est pas modifié par le faux signal de détection et le signal de détection de signaux de synchronisation qui a la période correspondant à la durée de transmission d'un bloc peut être toujours obtenu en réponse à la période suivant laquelle une 35 valeur de sortie est obtenue du décodeur 33. Lorsqu'un faux signal de détection est produit par le circuit de porte 16, le compteur 20 est ramené à la valeur initiale en réponse à ce faux signal de détection Après que la période de transmission d'un bloc se soit écoulée à partir du moment o le compteur 20 est ramené à sa valeur initiale en réponse au faux signal de détection, le décodeur 22 envoie un signal d'impulsion à la bascule 19 de manière à positionner cette bascule 19 à la valeur initiale Le signal d'im10 pulsion provenant du décodeur 22 est envoyé au circuit de contrôle d'erreur sous forme d'impulsion de mise à la valeur initiale De ce fait, le circuit 25 de contrôle d'erreur obtient un total de 119 bits de données immédiatement après les données ayant la même 15 valeur que le modèle fixé du signal de synchronisation, et effectue une opération de division déterminée pour obtenir le reste Dans ce cas, les 119 bits de données sont des données disposées à des emplacements différents des emplacements réguliers D 1 à D 4, Pl P 2, et CRC 20 représenté à la fig 1,et comprennent le signal de synchronisation du bloc suivant Pour cette raison un reste est introduit lorsque cette opération de division prédéterminée s'effectue et le système décèle que le signal de synchronisation est incorrect Par conséquent, le circuit de contrôle d'erreur 25 ne fournit pas une impulsion de mise à la valeur initiale au compteur 23 et, dans ce cas, le compteur 23 continue à compter les impulsions de sortie du décodeur 21 Les données ayant le même modèle fixe que le signal de synchronisa30 tion ne sont pas produites fréquemment Cependant, si une donnée de ce type ayant le même modèle type que le signal de synchronisation est produite, cette donnée est généralement produite plusieurs fois, de manière continue,pendant la période de transmission d'un bloc. 35 Par exemple, si l'on admet que la donnée ayant le même modèle fixe que le signal de synchronisation est produite M fois, M étant un nombre entier égal à 8 par exemple, le compteur 23 compte M fois les impulsions de sortie du décodeur 21 Le compteur 23 produit ensuite un signal d'impulsion b qui est représenté à la fig 3 (B) et qui est au niveau logique " 1 " au moment o la valeur comptée devient égale à M Ce signal d'impulsion b provenant du compteur 23 est envoyé au circuit de détection 27 de bord ascendant Comme le montre la fig 6, par exemple, le signal de détection 27 à bord ascendant 10 comprend un dispositif de verrouillage de données 81 permettant de réaliser un retard d'une impulsion d'horloge, un inverseur 82 et une porte ET 83 La porte ET 83 effectue la multiplication logique d'une impulsion d'entrée et de l'impulsion d'entrée qui a été retardée 15 dans le dispositif 81 par une impulsion d'horloge et qui a été ensuite inversée dans l'inverseur 82 Dans ces conditions, en réponse au bord ascendant de l'impulsion d'entrée, un signal d'impulsion est fourni par la porte ET 83 Un signal c de détection de bord repré20 senté à la fig 3 (C) est fourni par le circuit de détection 27 de bord ascendant et est envoyé au registre à décalage 28 D'autre part, le compteur 23 fournit à l'inverseur 26 un signal ayant une valeur logique " 1 " lorsqu'une impulsion de sortie du décodeur 21 est comptée, de manière à fermer la porte du circuit ET 17 par la valeur de sortie de l'inverseur 26. Le registre à décalage 28 reçoit le signal d'horloge provenant de la boucle à verrouillage de phase 15 sous la forme d'une impulsion de décalage et 30 retarde le signal d'impulsion de sortie du circuit de détection de:bord ascendant 27 d'une durée déterminée qui est supérieure à la durée de transmission du signal de synchronisation Le registre à décalage 28 produit donc un signal d'impulsion d retardé représenté à la fig 3 (D) et envoie ce signal d'impulsion d à la borne de prépositionnement de la bascule 19 par l'intermédiaire du circuit OU 24 La bascule 19 est positionnée en réponse au bord ascendant du signal d'impulsion d Dans ces conditions, une valeur de sortie Q e et de la bascule 19 se trouve au niveau logique " 1 ", comme l'indique la fig 3 (E). Le registre à décalage 28 réalise le retard d'une quantité déterminée, car le faux signal de synchronisation existe généralement plusieurs fois dans les 10 données à l'intérieur de la période de transmission d'un bloc A moins que le registre à décalage 28 ne provoque ce retard d'une durée déterminée, le circuit de détection du signal de synchronisation peut se synchroniser sur le faux signal de synchronisation Donc en utilisant le retard prédéterminé assuré par le registre à décalage 28, il est possible de maintenir la bascule 19 dans l'état de mise à la valeur initiale même lorsque le signal de détection du faux signal de synchronisation est fourni par le circuit de porte 16 pendant la durée 20 déterminée du retard indiqué par la ligne la en traits interrompus à la fig 3 (A) Il est donc possible d'empêcher le compteur 20 de revenir à sa valeur initiale en réponse au signal de détection du faux signal de synchronisation et il est également possible d'empêcher 25 le circuit de détection du signal de synchronisation de se synchroniser sur le faux signal de synchronisation. Les opérations qui viennent d'être décrites se répètent jusqu'à ce que finalement le circuit 25 de contrôle d'erreur et finisse par verrouiller les 119 bits 30 réguliers de données et effectue l'opération de division. Lorsque le circuit 25 de contrôle d'erreur décèle qu'il n'y a pas d'erreurs dans le signal de synchronisation à un temps T 2 de la détection, le compteur 23 est remis à la position initiale, en réponse à la valeur de 35 sortie du circuit 25 de contrôle d'erreur au moment T de cette détection Il en résulte que le signal de sortie compté b du compteur 23 se trouve à un niveau logique " O " au moment T 2 comme l'indique la fig 3 (B) De plus, dans une durée de transmission du dernier bit du signal de synchronisation dans le bloc suivant après que se soit écoulée la durée de transmission de 11 bits à partir du temps T 2, un signal correct de détection des signaux de synchronisation est fourni par le circuit de porte 16 comme l'indique à la fig 3 (A) la ligne en 10 traits pleins a 2 La bascule 19 est remise à sa valeur initiale en réponse au bord descendant du signal de détection des signaux de synchronisation et le signal e qui a un niveau logique " O ", comme le montre la fig 3, est fourni par la borne de sortie Q de la bascule 19. 15 Le compteur 20 est ramené à la valeur initiale en réponse au bord descendant de la valeur e de sortie Q de la bascule 19 Lorsque le compteur 20 est à nouveau ramené à la valeur initiale et que le signal de reproduction est reproduit ensuite sans arrêt N fois, la valeur de sortie du circuit de porte 31 est de nouveau au niveau logique " 1 " Il en résulte que la porte du circuit ET 18 est ouverte de sorte que le signal de détection de sortie du circuit de porte 16 peut passer par le circuit ET 18 De plus, le compteur 32 est remis 25 à sa valeur initiale en réponse au signal de détection de sortie du circuit de porte 16 Dans ces conditions, depuis le temps T 1 jusqu'au moment o le compteur 32 est remis à la valeur initiale, le signal de détection des signaux de synchronisation fournis par le décodeur 30 33 est un signal, dont la période correspond -à la durée de transmission d'un bloc, s'obtient en comptant les impulsions dans le signal d'horloge de sortie de la boucle à verrouillage de phase 15 sur la base du signal de détection de sortie du circuit de porte 16 obtenu 35 immédiatement avant le temps T 1 D'autre part, après le moment o le compteur 32 est ramené à la valeur initiale, le signal de détection du signal de synchronisation obtenu à partir du décodeur 33 est un signal en phase avec le signal de détection de sortie du circuit de porte 16 pendant la reproduction normale. La description suivante est relative aux opérations effectuées dans le cas d'une atténuation d'une partie du signal de synchronisation à l'intérieur du signal numérique Dans ce cas, les signaux d'impulsions 10 ayant la même période que la période de transmission d'un bloc sont fournis par les décodeurs 21 et 22 comme dans le cas du moment de la reproduction normale Cependant, dans ce cas, le circuit de porte 16 ne produit pas un signal de détection Pour cette raison, le signal 15 de sortie du circuit ET 17 est au niveau logique " O " et le signal de sortie du circuit de porte 31 est également au niveau logique " 0 " Dans ces conditions, comme dans le cas o il y a production d'un faux signal de détection, le compteur 32 continue à compter les impulsions dans le signal d'horloge et émet un signal de détection des signaux de synchronisation après que la période de transmission d'un bloc se soit écoulée à partir du moment immédiatement précédant celui o le vrai signal de synchronisation a été détecté dans le 25 décodeur 33 Il est donc possible de compenser une atténuation d'une partie du signal de synchronisation. Dans le mode de réalisation décrit ci-dessus le signal numérique est enregistré sur le disque et le circuit de détection des signaux de synchronisation 30 suivant l'invention est monté dans un appareil qui fait tourner le disque Cependant, le circuit de détection des signaux de synchronisation suivant l'invention peut également être utilisé dans le cas o le signal numérique est enregistré sur des supports d'enregistrement dif35 férents, comme par exemple une bande magnétique De plus, le format de signal du signal numérique n'est pas limité au format de signal représenté à la fig 1. Il va de soi que l'invention ne se limite pas aux modes de réalisation décrits et qu'on peut y appor5 ter plusieurs modifications et variantes sans s'écarter du but ni sortir du cadre de l'invention. REVENDICATIONS 1 Circuit de détection de signaux de synchronisation dans un système de transmission de signaux numériques qui transmet un signal numérique dans lequel des signaux sont multiplexés séquentiellement dans le temps sous forme de blocs, chacun de ces blocs étant constitué par des données numériques qui sont des signaux d'information soumis à une modulation numérique, un signal de synchronisation ayant un modèle fixe et un 10 code de contrôle d'erreur disposé en un emplacement séparé de l'emplacement du signal de synchronisation par un nombre prédéterminé de bits, caractérisé en ce que ce circuit de détection des signaux de synchronisation comprend un premier circuit de détection ( 12, 16) 15 qui reçoit le signal numérique et détecte un signal ayant le même modèle fixe que le signal de synchronisation dans le signal numérique; un circuit de contrôle d'erreur ( 25) capable de détecter si le signal de synchronisation est correct en utilisant un code de 20 contrôle d'erreur dans le signal numérique au moment correspondant à une durée de transmission du nombre prédéterminé de bits après le moment o le signal de détection a été produit par le premier circuit de détection; des moyens d'extraction ( 13, 15) assurant l'extraction d'un signal d'horloge du signal numérique; un premier compteur ( 20) comptant les impulsions dans le signal d'horloge extrait dans les moyens d'extraction; de premiers moyens de décodage ( 21, 22) fournissant, à partir d'une valeur de sortie comptée du premier 30 compteur, un signal ayant une période essentiellement égale à la période d'un signal d'un bloc; des moyens de comptage ( 23) ramenés à la valeur initiale en réponse à un signal de sortie du circuit de contrôle d'erreur lorsque ce circuit de contrôle d'erreur détecte 35 que le signal de synchronisation est correct, pour comp- ter les impulsions dans un signal qui est obtenu à partir d'un signal de sortie du premier compteur et dont la période est essentiellement égale à la période du signal d'un bloc; des moyens de retard ( 28) qui reçoivent la valeur comptée fournie par les moyens de comptage et produisent un signal d'impulsion qui est retardé d'une quantité déterminée à partir du moment o la valeur de sortie comptée fournie par les moyens de comptage devient égale à M, M étant un nombre entier 10 égal ou supérieur à 2, des moyens de remise à la valeur initiale ( 19, 24) remettant à sa valeur initiale le premier compteur en réponse au signal de détection de sortie du premier circuit de détection immédiatement après que les moyens de retard aient produit un signal 15 d'impulsion de sortie ou immédiatement après que le premier décodeur ait produit un signal de sortie; un deuxième circuit de détection ( 29) capable de détecter que les signaux de sortie du premier circuit de détection et du premier décodeur coïncident toujours N fois par 20 période de signal d'un bloc dans une situation dans laquelle la valeur de la valeur de sortie comptée fournie par les moyens de comptage est égale à 0, N étant un nombre entier égal ou supérieur à 2; un deuxième compteur ( 32) ramené à sa valeur initiale en 25 réponse au signal de détection de sortie du premier circuit de détection pendant une durée pendant laquelle un signal de détection est fourni par le deuxième circuit de détection pour compter les impulsions dans le signal d'horloge; et de deuxièmes moyens de décodage 30 ( 33) qui décodent une valeur de sortie comptée fournie par le deuxième compteur et produisent un signal de détection de signaux de synchronisation. 2 Circuit de détection de signaux de synchronisation selon la revendication 1, caractérisé en ce 35 que les premiers moyens de décodage comprennent un premier décodeur ( 21) qui reçoit la valeur de sortie comptée fournie par le premier compteur et produit un signal d'impulsion dont la période est essentiellement égale à la période du signal d'un bloc et est en phase avec un dernier bit du code de contrôle d'erreur dans le signal numérique, et un deuxième décodeur ( 22) qui reçoit la valeur de sortie comptée fournie par le premier compteur et produit un signal d'impulsion ayant une période essentiellement égale à la période du signal 10 d'un bloc et est en phase avec un dernier bit du signal de synchronisation dans le signal numérique, en ce que les moyens de comptage comptent le signal d'impulsion de sortie du premier décodeur qui leur parvient et en ce que les moyens de remise à la valeur initiale et 15 le deuxième circuit de détection reçoivent le signal d'impulsion de sortie du deuxième décodeur. 3 Circuit de détection de signaux de synchronisation selon la revendication 2, caractérisé en ce que les moyens de remise à la valeur initiale compren20 nent un circuit OU ( 24) qui reçoit les valeurs de sortie fournies par les moyens de retard et du deuxième décodeur et une bascule ( 19) comportant une borne (R) de remise à la valeur initiale qui reçoit une valeur de sortie du premier circuit de détection et 25 une borne de prépositionnement (S) qui reçoit une valeur de sortie du circuit OU et en ce que la bascule fournit une valeur de sortie Q à une borne (R) de remise à la valeur initiale du premier compteur. 4 Circuit de détection de signaux de synchro30 nisation selon la revendication 1, caractérisé en ce qu'il comprend également un circuit ET ( 18) qui reçoit le signal de détection de sortie du premier circuit de détection et le signal de détection de sortie du deuxième circuit de détection, et un circuit OU ( 35), 35 qui reçoit les valeurs de sortie du circuit ET et des deuxièmes moyens de décodage et fournit un signal de sortie à une borne (R) de remise à la valeur initiale du deuxième compteur de manière à ramener ce deuxième compteur à sa valeur initiale. 5 Circuit de détection de signaux de synchronisation selon la revendication 2, caractérisé en ce qu'il comprend en plus un inverseur ( 26) qui reçoit un bit moins significatif de la valeur de sortie fournie par les moyens de comptage et un circuit ET ( 17) qui 10 reçoit les valeurs de sortie de cet inverseur et du deuxième décodeur et fournit un signal de sortie au deuxième circuit de détection.