Brevet FR2541806A1 — publié le 19840831

La présente invention concerne un système de visualisation d'information sur un écran vidéo par balayage de trame en mode graphique au cours duquel l'image de l'écran est affiché ligne par ligne et point par point à partir de données binaires provenant d'une mémoire de'page, prealablement chargées, et ce sous la commande d1un processeur d'affichage vidéo (Vidéo Display Processor ou V.D.P.). L'inscription de l'image sur l'écran est donc réalisée selon le mode graphique" par opposition au "mode typographique" qui consiste d'une fa- çon connue à composer le message sur EDeeran a l'aide de caractères qui sont mémorisés dans un générateur de caractères. L'affichage en mode graphique est avantageux en ce sens qu'il permet de composer une image constitube de texte, d'informations genre photos et d'une façon générale de toutes lis informations que l'on trouve habituellement dans un document imprimé tel qu'un journal ou une revue. Cependant, jusqu'ici, les systèmes d'af f i- chage en mode graphique sont lents car pour chaque image à composer, il faut stocker dans la mémoire de page ciée à l'écran les données de tous les points de l'écran ce qui représente typiquement un volume d'information de 32 octets A chaque changement d'une image, une unité centrale de traitement (Central Processing Unic ou C.P.U.) doit donc engendrer les adresses correspondant aux octets a mémoriser et pour effectuer ce travail, elle doit rester mobilisée pendant un temps relativement prolongé qui peut être supérieur à 30 ms. pour une image composée de 10.000 octets par exemple.Or, dans un dispositif de visualisation du genre concerné par l'invention, l'unité centrale de traitement peut être affectée à de nombreuses autres tâches telles que les décodages de données entrantes (ligne téléphonique, récepteur par voie heurt zienne, clavier, etc.) lue calcul de formes géométriques telles que des cercles, carrés ou autres motifs sur l'écran, etc.*. Par ailleurs, de nombreuses manipulations d'images (répétitions de signes déterminés, défilement sur l'écran et autres effets spéciaux) ne peuvent être exécutées que sillon dispose d'une capacité mémoire couvrant plusieurs images à la fois et toutes ces opérations doivent être exécutées sous la commande de l'unité centrale de traitement dont le programme interne doit contenir toutes les informations nécessaires aux manipulations de l'image. L'unité centrale doit donc rester mobilisée en permanence et ne peut, entre temps, effectuer les opera- tions internes évoquées ci-dessus. L'invention a donc pour but de fournir un processeur d'affichage vidéo permettant de décharger l'unité centrale de traitement des commandes de manipulation de l'image en les confiant au processeur d'affichage vidéo. L'invention a donc pour objet un processeur d'affichage vidéo pour un système de visualisation sur un écran vidéo par balayage de trame en mode graphique, dans lequel l'image de l'écran est affichée ligne par ligne et point par point à partir de données mémorisées dans une mémoire à accès direct sous la commande d'une unité centrale de traitement, qui est connectée à ce processeur par un bus d'adresses et un bus de données, caractérisé en ce qu'il comprend des moyens pour interpréter le contenu dudit bus d'adresses, soit comme une adresse proprement dite pour ladite mémoire à accès direct, soit comme commande destinée à l'exécution des fonctions de composition d'images dont est chargé ledit processeur. Ainsi, les adresses élaborées dans le C.P.U. peuvent adresser la mémoire directement ou alors placer le V.D.P. dans une configuration dans laquelle celui-ci est capable, sans intervention du C.P.U. d'opérer des manipulations et effets spéciaux sur l'image, le C.P.U. étant libre,pendant le temps de composition utilisé par le V.D.P., de procéder à d'autres travaux tels que le décodage des données entrantes, le calcul de formes géométriques, etc. L'invention est exposée ci-après plus en détail, à l'aide de dessins représentant seulement des modes d'exécution, sur lesquels - la Fig. 1 est un schéma très simplifié d'un système de visualisation suivant l'invention; - la Fig. 2 montre un diagramme des signaux qui sont nécessaires pour la lecture et l'écriture dans la mémoire de données provenant du C.P.U. - la Fig. 3 est un schéma simplifié du processus d'affichage vidéo utilisé dans le système suivant l'invention; - les Fig. 4 à 6 représentent des schémas analogues à celui de la Fig. 3 d'autres configurations de fonctionnement du processeur d'affichage; - La Fig. 7 est un diagramme explicatif d'une organisation de la mémoire de page du système de visualisation, en "plans mémoire"; - la Fig, 8 montre une autre configuration du processeur d'affichage; - la Fig. 9 est un schema simplifié d'un bloc de modification d'image utilisé dans le processeur d'affichage; - la Fig. 10 montre une autre configuration de ce processeur; et - les Fig. llA et llB illustrent par des diagrammes la fonction réalisée par le processeur d'affichage lorsqu'il se trouve dans la configuration de la Fig. 10. Avant d'examiner en détail les figures, on rappelle tout d'abord brièvement le principe de l'af fi- chage en mode graphique sur un écran de visualisation. L'image est créée au rythme de la fréquence de trame, et chaque trame est engendrée par balayage de lignes, comme cela est bien connu dans la technique de la télévision. Cependant, alors que pour le système vidéo classique, la commande des canons rouge vert, bleu) du tube image résulte de signaux purement analogiques, le système de composition des images dont il s'agit ici, commande ces canons par des signaux de nature binaire, en tout ou rien, ou éventuellement dans un système plus évolué, par un circuit numérique qui permet d 1obtenir une "palette de couleurs" avec toutes les nuances possibles de demi-teintes. Ainsi, chaque ligne de la trame est composée d'un certain nombre de points (320 dans un exemple typique) qui nécessitent chacun trois informations de cou- leur (R, V et B) sur trois bits, ce qui revient au total à 120 octets par ligne à tracer sur l'cran et 30 Koctets par trame, si huit nuances de couleur sont utilisées. A chaque affichage d"une trame, synchronisé sur la base de temps vidéo, les octets contenant les données relatives à chaque point d'image sont lus dans une mémoire appelée "mémoire de page" à l'aide d'un processeur d'affichage vidéo ou V.D.P. (Vidéo Display Processor) au moyen duquel certaines fonctions d'affi chage peuvent être opérées.La mémoire de page peut être chargée par une unité centrale de traitement appelée ciaprès C.P.U. (Central Processor Unit conformément à la désignation anglo-saxonne), en fonction des données d'en- trée qui sont exprimées dans un langage standard de diffusion de télétexte, par exemple par un canal de télévision ou par voie téléphqnique. Le V.D.P. permet également d'adapter l'une à l'autre les vitesses de traitement des organes d'affichage et du C.P.U., de sélectionner dans un flot de données d'entrée des drapeaux de magazine ou de page, et autres fonctions analogues On a représenté sur la Fig. 1 l'architecture générale d'un tel système de visualisation. I1 comporte donc une unité centrale de traitement C.P.U. 1 qui est raccordée à une ou plusieurs sources d'information à afficher. I1 peut s'agir dVune ligne téléphonique 2 sur laquelle transite de l'information sous forme de télétexte, d'un clavier local 3 ou toute autre source possible telle que.par exemple une unité de jeux vidéo. Le C.P.U. est raccordé à un processeur V.D.P. 4, lui-même connecté à une mémoire à accès direct 5 dont une zone de mémoire constitue la mémoire de page Le V.D.P. est con necté à l'écran d'affichage 6.La mémoire 5 communique avec le V.D.P. 4 par l'intermédiaire d'un bus d'adresses 7 et d'un bus de données 8, ce dernier étant relié à un circuit d'adaptation 9 (appelé "Didon" dans la littérature spécialisée) qui permet d'extraire d'un signal vidéo transmis par exemple par une porteuse haute fréquence de télévision par ligne hertzienne, l'information de télétexte multiplexée avec des signaux de télévision d'un canal de télévision habituel (système"Antiope" par exemple). Le circuit d'adaptation 9 reçoit son signal d'entrée d'un récepteur 10 lui-même relié à une antenne 11. Pour une description sommaire du système "Antiope" on peut se référer à un article de ltouvrage "La Technique de l'Ingénieur" Fascicule E.3129). Le C.P.U. 1 et le V.D.P. 4 sont interconnectés par un bus de données 12A sur lequel peuvent circuler des données t par un bus d'adresses 12B, la mémorisation des informations en provenance du C.P.U. étant commandée par le C.P.U. 1 à l'aide de ses signaux de validation de données EN (Enable) et de lecture, écriture R/W (rend/ Write), transitant sur une ligne de commande 13. Suivant l'invention, le C.P.U. peut également générer un signal d'affectation CM de certaines adresses du bus 12B, ce signal suivant son niveau 1 ou 0 permettant d'interpréter ces adresses comme une adresse proprement dite de la mé- moire 5, ou comme une commande pour le VDDPo 4.Ainsi, lorsque le signal CM est à "1", tout se passe comme si la mémoire RAM S était directement reliée au C.P.U 1 et commandée par les signaux habituels EN et R/W. Par contre, lorsque le signal CM est à 110 l'adresse chargée par les signaux habituels est interprétée comme une commande pour le V.D.P. 4. La Fig. 2 montre un diagramme temporel d'un cycle de mémoire. On voit que les données 15 et les adresses 14 qui circulent sur les bus 12A et 12B, respectivement, sont commandées par les signaux R/W et EN indiqués par les références 17 et 18. Cependant, les informations représentées par les adresses 14 provenant du C.P.U. peuvent être utilisées de deux manières 1 - Elles peuvent contenir des adresses proprement dites moyennant quoi les données associées à 17 adresse considérée sont mémorisées dans la mémoire 5 en transitant à travers le V.D.P. a et ce, à ladite adresse qui a transité à travers le bus 12B et un registre d'adresses 36 (CM à 1; Voir Fig 3). 2 - Elles peuvent contenir des commandes de fonctions d'affichage particulières moyennant quoi le V.D.P. est mis dans une configuration particulière pour cette fonction,les données associées à cette adresse étant alors traitées selon la fonction correspondante (CM à o). La Fig. 3 montre l'architecture générale du V.D.P. 4 capable de traiter les adresses du C.P.U. 1 en tant que commandes de fonctions d'affichage et également d'adopter une configuration transparente lorsque le C.P.U. 1 fournit des adresses et des données destinées directement à la mémoire 5 ou reçoit des données de celle-ci en fonction des adresses qu'il applique directement à cette mémoire Le V.D.P, 4 comprend un bus interne 19 sur lequel circulent tous les échanges de données qui ont lieu entre le C.P.U. 1 la mémoire 5 et le dispositif d'affichage proprement dit (écran 6). Le bus interne 19,qui est bidirectionnel, transmet des adresses et des données en temps partagé sous la commande d'un dispositif 20 d'accès direct à une mémoire, appelé ci-après D.M.A. Ce dispositif peut être du type décrit dans la demande de brevet français nO 77.31140 déposée le 17 octobre 1977 par la Demanderesse. I1 coopère avec une base de temps 21 qui est synchronisée avec le balayage de l'écran 6. Il est à noter que lorsque le bus 19 transporte des adresses, celles-ci sont élaborées dans le V.D.P. en fonction de la configuration dans laquelle celle-ci est placée par la commande provenant du C.P.U. pour exécuter des fonctions de traitement de l'image. Le C.P.U. 1 est raccordé au V.D.P. 4 par le bus 12A qui est connecté en parallèle à un jeu de trois registres 22, 23 et 24. Le registre 22 est un registre de données dans lequel les données sont emmagasinées temporairement avant de transiter sur le bus interne 19 vers la mémoire 5. Le registre 23 est un registre de masque et est chargé notamment d'emmagasiner un nombre binaire qui est décrémenté au fur et à mesure du déroulement de l'exé- cution de la fonction considérée. Le registre 24 est un registre de contrôle. Il intervient pour l'exécution d'une autre fonction dans le V.D.P., comme décrit par la suite. Le bus 12B est relié à un registre 36 de validation d'adresses et à un décodeur 27 fournissant sélectivement à la réception d'une adresse devant- être interprétée comme une commande, des signaux de validation sur des sorties 28,qui sont raccordés aux registres du V,D.P. En d'autres termes, chaque commande reque et ac compagnée d'un signal. CM=O transitant sur une ligne 26 permet d'envoyer sur un certain nombre de sorties 28 des signaux de validation activant les registres du V.D.P. qui interviennent au cours de l'exécution de la fonction représentée par la commande ayant transité à travers le bus 12B en provenance du C.P.U. 1. Le décodeur comporte une sortie particulière 29 qui est destinée à activer le D.M.A. 20 lorsque celui-ci doit assurer le contrôle interne du V.D.P. et plus spécialement assurer le partage temporel du bus 19. Le registre de contrôle 24, ainsi qu'un registre d'état 30 qui contient à chaque instant l'état interne du V.D.P. et les commandes en cours d'exécution, et un double registre intermédiaire 31a, 31b, sont tous connectés au bus 12A. Le double registre 31a,3lb est connecté à l'unité arithmétique et logique 32 ou ALU coopérant avec une pile de registres 33. Le registre de masque 23 est raccordé à un circuit de modification 34 dont l'une des entrées et la sortie sont bouclées sur le bus interne 19. Ce bus est en outre relié côté mémoire 5 aux registres de validation de données 35 ét d'adresses 36 reliés directement à la mémoire 5. Une interface de sortie 37 permet d'adapter les données d'affichage transitant sur le bus interne 19 en provenance de tous les circuits du V.D.P. et également du C.P.U. i et de la mémoire 5, aux circuits d'affichage proprement dits de l'écran 6. La pile de registres 33 comporte les registres suivants B.A.p.A. - adresse de début de page B.A.G.T. - adresse début de mémoire de ges tion B.A.M.T. - adresse début mémoire tampon AC.M.T. - pointeur mémoire tampon affecté au circuit Didon 9 (Fig. 1) B.A.M.T.F. - pointeur de fin de mémoire tampon A.C.M.P. - pointeur début mémoire tampon coté C*P.U. A.C.P.A. - pointeur lecture mémoire de page A.C.G.T. - pointeur mémoire de gestion P.X. P Y. pointeurs de traitement C.P.U. I1 est à noter que le -système de visualisation comporte de préférence une mémoire composite 5 dont fait partie la mémoire de page, la mémoire de gestion et une mémoire tampon, l'ensemble étant réalisé sur un circuit intégré unique. D'ailleurs, avantageusement, les limites affectées à ces mémoires dans ce circuit intégré ne sont pas physiquement définies mais uni quement déterminées par les adresses de début et/ou de fin de mémoire, ce qui confère une grande souplesse de fonctionnement à l'ensemble du système. Les limites peuvent donc varier au cours du traitement en fonction des beso'ns de mémorisation d'information du moment. La mémoire tampon (Fig. 1) est notamment destinée à adapter la vitesse de traitement du circuit Didon 9 à celle du C.P.U. 1 comme décrit dans la demande de brevet français déposée le 12 Décembre 1980 sous le nO PV 80.26393 au nom de la Demanderesse. Pour expliquer le fonctionnement du circuit du V.D.P. 4 et de l'exploitation des fonctions d'affichage des images sur l'écran 6, on va se reporter successivement aux Fig. 3 à 8 sur lesquelles on a mis en évidence les connexions sur lesquelles transitent les informations lors de l'exécution de la fonction de composition considérée. A - Fig. 3 - Accès direct à la mémoire 5 par le C.P.U. (V.D-.P. transparent). Cette fonction est notamment destinée à la composition d'images sous la commande directe du C.P.U., à la mise à jour de la mémoire de page lors de la modification des images à afficher et à l'exécution d'autres instructions pour lesquelles le V.D.P. n'a pas à intervenir. Le V.D.P. est donc transparent au cours de l'exécu- tion de cette fonction. Le cycle se déroule de la façon suivante. Lors de l'apparition sur le bus 12B d'une adresse en provenance du C.P.U., devant être interprétée comme une adresse pour la RAM (CM = 1), le décodeur 27 déclenche une demande de cycle dans le D.M.A. 20 et,-dans ces conditions, les adresses sont validées à la sortie du registre 36 par les signaux de commande issus du D.M.A. pour commander le cycle mémoire de la RAM 5. Quant aux données, le bus 12A est relié au bus 19 à travers le registre 22 sous le contrôle du D.M.A-. et les données sont validées à travers le registre 35 sur le bus de données 8 de la RAM 5. Bien entendu, ce processus est réversible et le C.P.U. peut aussi lire les informations dans la mémoire 5 au cours de l'exécution de cette fonction. B - Fig. 4- Accès aux registres "de programmation" du V.D.P. La Fig. 4 représente comment le C.P.U. peut accéder aux registres 23, 24, 30, 31a et 31b pour placer le V.D.P. dans une fonction prédéterminée (CM = O). A la réception d'un champ de commande du C.P.U., le décodeur 27 interprète ce champ et ses sorties permettent de valider l'un ou plusieurs des registres de programmation que l'on vient de mentionner. Ainsi, en fonction du contenu du champ d'adresse, les commandes suivantes peuvent être exécutées: L.D.R.C. s lecture ou écriture du registre de com S.T.R.C. - mande 24 de mode de fonctionnement du V.D.p. L.D.A. ou L.D.B. - lecture ou écriture d'une va S.T.A. ou S.T.B. - leur dans les registres 31a ou 31b qui sont exploités par l'u- nité arithmétique et logique 32 pour effectuer une opération de calcul. L.D.S.T. - lecture ou écriture du registre d'état S.T.S.T. - 30 qui reflete le fonctionnement et les différentes étapes du traitement d'ima ge. L.D.M.S.Q. - lecture ou écriture d'une valeur dans S.T.M.S.Q. - le registre de masque 23 afin de pou voir déterminer les commandes de modi fication de l'affichage d'image. R.R.M.S.Q. - Ce signal détermine à l'aide du regis R.L.M.S.Q. - tre de masque une rotation vers la gauche ou vers la droite d'une position de la valeur du masque. Bien entendu, dans chacune de ces opérations, c'est-à-dire au cours de chaque cycle de C.P.U., la commande est accompagnée par le contenu du bus de données destiné à transférer des données au registre qui, à l'instant considéré, est validé par le décodeur 27 ou, au contraire, à placer sur le bus de données ce que ce registre contenait auparavant. Lorsqu'une fonction est exécutée sur la base de la Fig. 4, le V.D.P. n'est naturellement pas transparent, car le bus interne ne transmet ni données, ni adresses à la mémoire 5. C - Fig. 5 - Accès à la pile de registres 33 déterminant la partie de la mémoire 5 devant être adressée. Le rôle des registres de la pile 33 a été décrit ci-dessus. Toutefois, au cours de l'exécution de cette fonction, certains seulement des registres de la pile peuvent être mis en oeuvre. Ils ont été marqués d'un astérisque sur la Fig. 5. Comme précédemment, le contenu du bus 12B provenant du -C.P.U. 1 est envoyé dans le décodeur 27. Comme le contenu du bus 12A de données doit transiter sur le bus interne 19 à temps partagé, le décodeur déclenche le circuit D.M.A. 20 qui alloue un temps de transit à cette opération (le signal CM est à zéro). Le décodeur valide également l'unité arithmétique et logique 32 qui reste cependant transparente puisqu'il ne s'agit que d'inscrire des données dans l'un des registres de la pile 33. L'unité 33 effectue alors l'opération F (E.A.) qui correspond à la transparence. La lecture du contenu d'un des registres de la pile 33 (en vue d'un transfert vers le C.P.U. 1) est effectuée directement sous la commande du circuit D.M.A. 20, le contenu du registre considére étant transféré dans le registre de données 22 en attendant d'être transféré sur le bus C.P.U. 12A. On peut exécuter différentes commandes grâce à cette configuration du V.D.P., à savoir L.D.P.A. lecture ou écriture de l'adresse de base S.T.P.A. -. de la page en cours d'affichage L.D.GT. lecture ou écriture de adresse de base S.T.G.T e de la mémoire de gestion utilisée pour l'affichage L.D.M.T. lecture ou écriture des adresses définis S.T.M.T sant le début et la fin de la mémoire L.D.M.T.F. tampon S.T.M.T.F. L.D.P.X. lecture ou écriture de valeurs courantes S.T.P.X. - stockées temporairement dans les Dointeurs L.D.P.Y. Px et/ou Py utilisées par le C.P.U. pour S.T.P.Y. le traitement de l'image. D - Fig. 6 - Commande d'accès à des adresses de la mémoi re 5 en fonction d'un critère présélectionné. Cette fonction est réalisée sous la commande du C.P.U. 1 à l'aide des registres Px ou Py de la pile 33, de l'unité 32 et de l'un ou l'autre des registres 31a ou 31b. Elle peut être utile pour opérer l'affichage d'une caractéristique particulière d'une image (barre verticale d'une certaine couleur, forme particulière graphique dont les caractéristiques sont contenues dans le C.P.U. ou encore une couleur particulière à visualiser sur toute ou partie de l'écran). Le signal CM est toujours à zéro. Par exemple, si une barre verticale est à afficher, il suffit de placer toutes les adresses dans la mémoire de page 5 qui correspondent à une distance déterminée de la marge gauche de l'imagez les données correspondant à une certaine couleur. Ceci revient à placer les mêmes données à des adresses qui diffèrent d'une valeur 120 ( nombre d'octets par ligne). Si tout ou partie de l'écran doit être affiché avec une couleur identique, on peut employer cette fonction d'une façon commode I1 convient à cet égard de se reporter à la Fig 7 qui illustre une notion à laquelle rait appel cette fonction selon un aspect particulier de l'invention. Il s'agit de la notion "plan mémoire". La Fig. 7 représente schématiquement quelques octets de la première ligne de la mémoire de page contenue dans la RAM 5, ligne qui est destinée à être matérialisee sur l'écran à la première ligne de la trame à l'instant considéré. Les rectangles en haut de la figure représentent les six premiers octets d'une rangée de la mémoire (ligne de l'écran) aux adresses 01 ... 06, etc. (en hexadécimal). Chaque octet contient ainsi l'information de couleur pour huit points de l'écran, un"1" d'un bit de l'octet constituant par exemple la présence de la couleur et un "O" l'absence de celle-ci On voit que pour affi- cher le rouge à tous les points de la rangée, il suffit que les adresses des octets soient à chaque fois majorées de 3 et que le champ de données des octets contienne toujours des "1".On obtient ainsi fictivement des "plans mémoires" indiqués par des rectangles inférieurs de la Fig. 7, chaque plan représentant une couleur donnée de l'image (rouge, vert et bleu). Cette organisation de la mémoire de page à laquelle d'ailleurs de nombreuses variantes peuvent être apportées, peut être mise en oeuvre avec avantage grâce à l'invention, l'exécution de la fonction étant décrite ci-après en se référant de nouveau à la Fig. 6. Sous la commande du contenu du bus 12B (CM=O), le décodeur 27 valide les registres nécessaires. L'un des registres Validés peut être le pointeur Px ou le pointeur Py. Ensuite, il peut se produire la lecture ou l'écriture de données à l'adresse contenue dans le pointeur Px ou Py sélectionnée sur le bus interne 19, sous la commande du circuit 20 qui règle le partage de temps du bus 19. L'adresse ainsi obtenue est transférée par le bus 19 dans le registre 36 pour sélectionner l'emplacement correspon-dant dans la mémoire 5. Durant la même période, l'unité arithmétique et logique 32 calcule l'adresse du prochain accès en ajoutant la valeur A ou B au contenu du registre Px ou Py par la fonction F = EA + A ou F = EA + B, suivant que l'unité 32 travaille sur le contenu du registre 31a ou 31b validé respectivement par le décodeur 27. Dans un deuxième temps, la donnée correspondant à l'adresse sélectionnée est transférée du registre 22 sur le bus 19 pour être chargée dans la mémoire à travers le registre 35, ou vice-versa de la RAM 5 sur le bus 19 à travers ce registre, pour être chargée dans le registre 22 en attente d'être lue par le C.P.U. 1. En résumé, cette fonction correspond à lBexe- cution des commandes suivantes L.D.P.X. (A) - lecture ou écriture du champ de S.T.P.X. (A) données à l'adresse de mémoire conte nue dans le pointeur ou registre Px et transfert de Px + A dans ce regis tre après accès (combinaison avec re gistre 3la). Des commandes analogues L.D.P.X. (B) et S.T.P.X. (B) concernant le registre 31b peuvent être exé cutées. E - Fig. 8 - Accès répétitifs aux plans mémoire. Les avantages et la rapidité d'exécution obtenus grâce à l'invention se ont particulièrement sentir par la réalisation de la fonction illustrée sur la Fig. 8. La commande dont il s'agit ici permet de charger dans un ou plusieurs plans mémoires de la mémoire de page une donnée constante, moyennant un nombre extrêmement réduit de cycles d'exécution du C.P.U. 1. Au cours d'une opération préalable, après réception d'une commande par le décodeur 27, le contenu du bus de données provenant du C.P.U 1 est chargé dans le registre de masque 23. Ces données contiennent le nombre de chargements répétitifs à exécuter. Les contenus du bus de données suivants sont alors traités de la façon précédemment décrite, à l'aide des pointeurs Px ou Py, de l'unité arithmétique et logique 32 et des registres 31a ou 31b, le tout sous la commande du circuit 20 qui régit le bus interne 19 à temps partage (fonction L.D.P. x (A)N). Le cycle interne, sans intervention du C.P.U., est alors répété N fois, N étant la valeur chargée au cours du cycle C.P.U. précédent dans le registre 23, comme on vient de le décrire. A chaque accès à la mémoire, le DMA 20 décrémente par le conducteur DC le registre 23 jusqu'à ce que la valeur N devienne égale à zéro. Le conducteur sur lequel transite la valeur N = 0 est raccordé au décodeur 27 afin que celui-ci puisse supprimer la commande sur la ligne 29 de demande d'accès au DMA 20. I1 est à noter que ce processus permet un chargement extremement rapide de la mémoire car un plan mémoire de 10 koctets demande un temps de chargement d'environ 1,5ms alors que si on utilise le chargement séquentiel avec intervention du C.P.U. à chaque adresse, il faut environ 100 ms pour le même nombre d'octets. F - Fig. 9, 10, llA et 11B - transferts ou modifications de formes. Pour la compréhension de cette fonction, il est utile de se reporter à la Fig. 9 qui montre plus en détail le bloc de modification 34. Ce bloc comporte un circuit de traitement logique 37 dans lequel peuvent être exécutées des fonctions logiques sur 16 bits par exemple, à partir de deux signaux d'entrée sur 16 -bits également. Ces fonctions sont par exemple "vrai" (38a), ou (3Bb), ET (38c), NON-ET (38d) et "inversion" (38e). La sélection peut être effectuée par l'intermédiaire de lignes de commande 39 qui forment des sorties du décodeur 27 (Fig. 9). La première entrée 40a du circuit de traitement est raccordé au registre de masque 23 qui fournit i ce circuit l'information sur huit points d'image à afficher sur l'écran. Cette information (signal M.S.Q. ou M.S.Q. de Figl1B) peut provenir par exemple d'une mémoire de formes, dsun générateur de caractères ou autre source analogue faisant de préférence partie de la mémoire 5. L'entree 40b du circuit de traitement est connectée à un registre de mémorisation ou mémoire de lecture 41 dans lequel est chargé le contenu de deux octets de la mémoire de page (mémoire 5) sur lesquels il convient d'opérer une modification. On rappèle que chaque bit de cette mémoire de page régit un point à afficher surl'écran et que celle-ci est organisée de préférence en "plans mémoire" comme précédemment décrit. Les sorties individuelles sur 16 bits du circuit de traitement logique 38 sont reliées à un multiplexeur 42 dont la sortie multiplexée est raccordée au bus interne 19. L'exécution de cette fonction de modification sera maintenant décrite à l'aide d'un exemple particulier qui consiste, wmme représenté sur la Fig. liA à superposer à un endroit donné de l'image affichée sur l'écran une lettre A, à l'information qui y apparaît à l'instant considéré. On ne décrira que la superposition de la barre supérieure horizontale de cette lettre A, l'opération étant poursuivie sur toute la zone intéressée de l'image de la manière qui va être décrite. On comprend qu'en fait cette modification est opérée dans la partie mémoire de page de la mémoire 5 sur des données qui v sont stockées. Pour simplifier, la description correspond à huit points sur l'écran dont les couleurs sont définies par le rectangle C1 de la Fig. lIA, à l'aide de trois oc- tets 01, O2 et 03 appartenant respectivement aux plans R, V et B qui, par leur combinaison, donnent sur l'écran huit points ayant les couleurs suivantes : Magenta, Cyan, Rouge, Blanc, Bleu, Vert, Noir, Bleu. On suppose que la barre supérieure de la lettre A définie dans le rectangle O4 de la Fig. llA doit être superposée en rouge sur les huit points de C1. A l'apparition de la commande appropriée provenant du C.P.U. sur le bus 12B, le décodeur 27 valide les registres nécessaires à l'exécution de cette opération ainsi que le circuit DMA 20 qui alloue un intervalle de temps sur le bus interne 19 (CM = 0). Au cours du cycle C.P.U. précédent, l'adresse de l'octet Ol (Fig. llB) du plan rouge, relative aux points d'image à modifier, a été introduite dans le registre Px. L'information de l'octet 01, c'est-à-dire 1011.0000 est lue dans la mémoire, et transférée sur le bus interne 19 vers le registre 40 (Fig. 9) du circuit de modification 34. Les données accompagnant la commande considérée sont envoyées dans le registre de masque 23 (octet 04 - 0011 1100). La fonction logique OU étant sélectionnée par la commande dans le décodeur 27, le signal transitant sur la ligne 39, le circuit de traitement logique 38 effectue bit par bit l'opération logique OU sur les octets Ol et 04, ce qui donne l'octet 05 1011.1100. Ce résultat est ré-écrit à l'adresse Py de la pile des registres, le tout sous la commande du circuit D,M.A. 20. Puis, c'est successivement aux informations des plans mémoire Vert et Bleu d'être traitées de la même façon, cependant que les signaux M.L. et M.S.Q. sont soumis à une opération ET, ce qui donne lieu aux octets O6 et 07, respectivement. Ensuite, lors de l'affichage sur l'écran par combinaison des octets Oi 06 et 07 on retrouve les points image dont les points intermédiaires sont tous de couleur rouge, comme représenté dans le rectangle C2 des Fig. llA et llB. Bien entendu, entre les procédures relatives aux plans mémoire R, V et B, le C.P.U. 1 commande une opération de modification de l'adresse contenue dans le pointeur Py, cette modification étant réalisée par un cy cle ordinaire du C.P.U., r les données contenant la diffé- rence entre l'adresse Py initiale et la nouvelle adresse Py. L'opération d'addition de cette différence à l'ancienne adresse Py est réalisée à l'aide des registres 31a ou 31b et l'unité arithmétique et logique 32, comme dé-. crit à propos de la Fig. 6. Après traitement des octets dans les trois plans mémoire R, V, B, correspondant au contenu des points image C1 (devenus C2), le système peut procéder au même processus sur le groupe de 8 points image situés au-dessous des points image C1 afin de superposer successivement l'ensemble des points concernant la lettre A sur les points qui ont été affichés. (I1 est à noter que dans ce qui précède, le terme "point image" désigne un point écrit à partir des trois canons R, V et B du tube image). Il est à noter également que le processus que l'on vient de décrire peut être répété N fois, comme décrit à propos de la Fig. 8, à condition de prévoir un registre de masque 23 double pour enregistrer, l'un le nombre de répétitions à exécuter et l'autre les 16 bits de la figure à ajouter ou superposer à l'image. On conçoit également que l'on peut très facilement opérer une inversion de couleur de limage en utilisant la fonction inversion" 37e du circuit de traitement logique 38 de la Fig. 9. Il est clair que d'après la description qui précède, l'invention apporte 1 avantage considérable de pouvoir exécuter pratiquement toutes les fonctions de traitement de l'image dans le V.D.P. lui-même, en ne faisant appel qu'a des commandes uniquement élaborées dans le C.P.U. par programmation. Lé C.P.U est donc déchargé de la plupart de ces fonctions et peut, pendant leur exécution, être affecté à d'autres tâches. En outre, le cycle C.P.U. étant relativement long, on peut gagner considérablement en temps d'élaboration des informations d'image, l'affichage pouvant être exécuté très rapidement et pratiquement instantanément pour l'observateur de l'écran. Enfin, la programmation d'un magazine à afficher est considérablement allégée. - REvENDICATIONS 1 - Processeur d'affichage vidéo (4) pour un système de visualisation sur un écran vidéo (6) par balayage de trame en mode graphique, dans lequel l'image de l'écran est affichée ligne par ligne et point par point à partir de données mémorisées dans une mémoire à accès direct (5) sous la commande d'une unité centrale de traitement (1), quoi est connectée à ce processeur par un bus d'adresses (12B)et un bus de données (12A), caractérisé en ce qu'il comprend des moyens (26, 27) pour interpréter le contenu dudit bus d'adresses (12B), soit comme des adresses proprement dites pour ladite mémoire à accès direct (5), soit comme commandes destinées à l'exécution de fonctions de composition d'image dont est chargé ledit processeur (4). 2 - Processeur d'affichage suivant la'revendica- tion 1, caractérisé en ce que lesdites commandes déterminent des fonctions de composition de l'image devant être affichée sur 17écran (6). 3 - Processeur suivant la revendication 2, carac térisé en ce que lesdits moyens d'interprétation (26, 27) comprennent un décodeur (27) comportant plusieurs sorties de validation (28) destinees à transmettre des signaux d'initiation de fonctions de composition d'image dans le processeur, ce décodeur étant en outre relié à l'unité centrale de traitement par l'intermédiaire d'un conducteur de commande de mode (26) sur lequel circule un signal d'attribution (CM) d'une adresse provenant de l'unité centrale, à une fonction d'adresse proprement dite pour la mémoire (5), ou à une fonction de commande destinée au processeur (4). 4 - Processeur suivant la revendication 3, carac térisé en ce qu'il comporte un bus de transfert interne (19) reliant à travers ce processeur l'unité centrale de traitement (1) à ladite mémoire (5) par une liaison bidi rectionnelle, et en ce que la circulation des données provenant de l'unité centrale et également des adresses élaborées à l'intérieur du processeur pour l'exécution des fonctions de composition, est régie sur ce bus interne (19) avec partage temporel. 5 - Processeur suivant la revendication 4, carac térisé en ce qu'il comporte un circuit de commande de partage temporel (20) qui régit le partage temporel sur le- dit bus interne. 6 - Processeur suivant la revendication 5, carac térisé en ce que ledit circuit de commande de partage temporel (20) est relié aux moyens dvinterpretation (26, 27) pour qu'il puisse attribuer un temps de cycle audit bus interne (19) lorsque des informations doivent circuler en temps partagé sur ce bus (19), 7 - Processeur suivant l'une quelconque des re vendications 1 à 6, caractérisé en ce qusil comporte une pile de registre (33) destinée à contenir des adresses délimitant des zones de ladite mémoire affectées à des fonctions prédéterminées, une unité arithmétique et logique (32) pour opérer sur ces adresses des calculs pre- déterminés destinés à modifier la composition de l'image à afficher, et une interface d'affichage (37) établissant la communication entre le processeur (4) et l'écran (6), ladite pile de registres (33) et ladite unité arithmétique et logique (32) étant reliées audit bus interne (19) et auxdits moyens d'interprétation (27) pour être validées par des adresses interprétées comme des commandes en provenance de ladite unité centrale de traitement (1). 8 - Processeur suivant la revendication 7, carac térisé en ce qu'il comprend un registre de contrôle (24), un registre d'état (30), et au moins un registre tampon (31a, 31b), tous connectés au bus de données (12A) reliant le processeur (4) à ladite unité centrale de traitement (1), et en ce que le ou les registres tampons(31a, 31b) sont connectés également à ladite unité arithmétique et logique (32) pour que cette dernière puisse effectuer des opérations logiques sur une adresse courante et une adresse précédente emmagasinées dans des registres (Px ou Py) de la pile de registres (33). 9 - Processeur suivant la revendication 8, carac térisé en ce.que la pile de registres (33), l'unité arith métique et logique (32), le registre de contrôle (24), Le registre d'état (30), et le ou les registres tampons (31a, 31b) sont tous connectés aux sorties de validation (28) dudit décodeur (27). 10 - Processeur suivant leune quelconque des revendications 3 à 9, caractérisé en ce qu il comporte en outre un registre de masque (23) connecté audit bus de données (12A) relié à l'unité centrale de traitement (1), ce registre étant destiné a contenir un nombre correspondant à une répétition d'une fonction de composition de l'image à exécuter par le processeur (4), ce registre de masque (23) étant également relié audit décodeur. (27) pour, le cas échéant, être validé par celui-ci. 11 - Processeur suivant la revendication 10 lorsqu'elle dépend de l'une des revendications 5 à 9, caractérisé en ce que ledit registre de masque est connecté au circuit de commande de partage temporel (20) qui est destiné à décrémenter le nombre que ce registre contient, à chaque cycle effectué d'une répétition ou autre fonction de composition analogue, et en ce que ledit registre (23) est également relié audit décodeur (27) pour supprimer les signaux de validation sur les sorties (28) de ce dernier lorsque le contenu de ce registre atteint la valeur zéro. 12 - Processeur suivant l'une quelconque des revendications 3 à 11, caractérisé en ce qu'il comporte des moyens (34) pour opérer-des modifications de composition de l'image à afficher par combinaison logique des données d'image déjà mémorisées dans ladite mémoire (5) et de données d'image modificatives qui lui sont appliquées par ladite unité centrale de traitement (1). 13 - Processeur suivant la revendication 12, caractérisé en ce que lesdits moyens de modification (34) comprennent une première entrée (40a) les reliant à ladite unité centrale de traitement (1), et une seconde entrée les reliant audit bus interne (19), sa sortie étant également reliée audit bus, en ce qu'il comporte une entrée de sélection de fonction logique (39) connectée audit décodeur (27), ainsi qu'ufr réseau de circuits logiques (38a à 38e) pour l'exécution des fonctions logiques sur des valeurs binaires qui lui sont appliquées sur ses deux en trées au cours de l'exécution d'une fonction de modification.