Brevet FR2536212A1 — publié le 19840518

La présente invention concerne des structures de diodes à avalanche ayant des jonctions à avalanche enterrées, et elle porte plus particulièrement sur des structures de jonction zener et à avalanche enterrées qui ont une faible capacité parasite et qui procurent de très faibles ten- sions de zener ou d'avalanche, sans courants de fuite éle- vés correspondants qui résultent de dislocations produi- tes pendant la diffusion de régions fortement dopées. Dans la technique des circuits intégrés monolithi- ques (ainsi que dans la technique des circuits intégrés hybrides), il existe un besoin important concernant des diodes zener et à avalanche très stables et à faible bruit, ayant de très faibles tensions d'avalanche On utilise de telles diodes zener ou à avalanche de haute précision en tant que références de tension dans divers circuits intégrés monolithiques de précision, ainsi que dans des circuits intégrés hybrides, en particulier dans les dispositifs analogiques tels que des convertisseurs numérique-analogique, des convertisseurs analogique-numé- rique, des convertisseurs tension-fréquence, certains ty- pes de dispositifs de commutation, et également dans di- vers circuits numériques (Il convient de remarquer ici que les termes "avalanche" et "zener" sont souvent utili- sés indifféremment dans la technique, le terme "zener" étant plus couramment utilisé pour désigner toutes les sor- tes de mécanismes de claquage en inverse de jonctions PN, bien que du point de vue technique, le claquage zener soit un phénomène d'effet tunnel du domaine de la mécanique quantique, plutôt qu'un phénomène de claquage par avalan- che On utilisera ici le terme "avalanche" pour englober les deux, du fait que le mécanisme de claquage particulier qui intervient est indifférent en ce qui concerne la struc- ture de l'invention) Il a malheureusement été difficile d'obtenir le degré de stabilité élevé et le bruit faible nécessaires dans les diodes à avalanche, et ceux-ci n'ont f tout au moins pas pu être obtenus sans introduire une com- plexité et un coût excessifs dans les processus de fabrica- tion de circuits intégrés Il est bien connu que les phéno- mènes dits "phénomènes de surface", dus à divers types d'im- puretés et/ou de défauts cristallins à l'interface oxyde- silicium ou au voisinage de celle-ci, dans des dispositifs à circuits intégrés monolithiques classiques, produisent souvent une instabilité indésirable (en fonction de la tem- pérature et/ou du temps) et produisent également un bruit d'avalanche dans des diodes à avalanche du type dans lequel les phénomènes d'avalanche se produisent à l'interface oxyde-silicium ou très près de celle-ci Pour supprimer cette instabilité et ce bruit, diverses structures de dis- positifs en circuits intégrés ont été proposées pour réa- liser des jonctions enterrées, dans lesquelles les phéno- mènes d'avalanche (ou zener) sont confinés dans des zones de jonction qui ne se terminent pas dans la région d'in- terface oxyde-silicium ou au voisinage de celle-ci On considère par exemple que les brevets U S 4 213 806, 4 127 859, 4 109 169, 4 106 048, 4 106 043 et 4 203 781 sont de façon générale représentatifs de l'état de la technique Cependant, aucun des dispositifs décrits dans les brevets précités n'est réellement idéal pour l'utili- sation en liaison avec un processus de fabrication de cir- cuit intégré "classique", si les niveaux de dopage sont choisis de façon à donner ce qu'on considère comme étant une tension inverse réellement "faible" aux bornes de la jonction à avalanche enterrée, c'est-à-dire une tension inférieure à environ sept volts. Par exemple, dans le dispositif décrit dans le brevet U S 4 213 806, si le niveau de dopage de la région de"base" est relativement élevé, de façon à donner une ré- sistance de couche de l'ordre de 150 ohms par carré (pour une profondeur de jonction d'environ 2,5 pm), et si la profon- deur de la région de "collecteur" est d'environ 15 pm (de façon à donner des tensions BVCEO de l'ordre de 40 y), la concentration en surface du dopant consistant en bore (qui est celui qu'on utilise couramment) pour-les régions d'iso- lation doit être proche de 102 atonies/cm 3 pour confiner le mécanisme d'avalanche à la jonction N+P+ enterrée qui est décrite dans le brevet Ue 54 213 806 Dans ce brevet, la jonction à avalanche enterrée est formée en diffusant une région particulière de type P+ fortement dopée à l'empla- cement désiré de la jonction enterrée, simultanément à la formation des diffusions d'isolation P+, destinées à iso- ler les diverses régions de collecteur dans le circuit intégré On forme ensuite la région de base par des trai- tements de diffusion classiques de-façon qu'elle entoure complètement la partie supérieure de cette région P+ par- ticulière fortement dopée, qui s'étend sur toute la dis- tance depuis la surface du silicium jusqu'à une "couche enterrée" N+ sousjacente classique On forme ensuite une région d'émetteur N+ dans cette région P+ particulière for- tement dopée, simultanément à la diffusion des émetteurs - pour des transistors situés dans d'autres parties du cir- cuit intégré considéré. La structure décrite ci-dessus du brevet U S. 4 213 806 présente de nombreux inconvénients On sait de- puis longtemps que les traitements classiques de diffusion de bore produisent des "piqûres" importantes dans la sur- face du silicium à nu, et produisent également d'autres dé- tériorations de surface, parmi lesquelles la génération de dislocations en surface, si la concentration en surface est de l'ordre de 1020 atomes/cm 3 De telles détériora- tions et dislocations de surface se propagent de façon caractéristique profondément dans le silicium pendant des traitements ultérieurs de "pénétration" de diffusion, à haute température, pour les régions d'isolation P+, et également pendant la formation des diffusions de"base"et d "émetteur" Le résultat de tels défauts profonds dans la structure cristalline du silicium consiste en ce que les diodes formées ont des jonctions "à fuites" ou "progressives", qui peuvent-affecter défavorablement les performances du circuit Même pour des régions de base un peu plus faible- ment dopées, pour lesquelles la concentration en surface de la diffusion "d'isolation" P+ peut être quelque peu dimi- nuée, tout en confinant le phénomène d'avalanche à des ré- gions enterrées, le compromis entre les effets nuisibles des détériorations de surface produites par les diffusions P+ de bore et la stabilité et la qualité de la diode enter- rée est très difficile à obtenir. Outre la qualité marginale des dispositifs à diodes à avalanche de type enterré qu'on peut obtenir avec la structure et le processus décrits dans le brevet U S. 4 213 806, cette structure a l'inconvénient supplémentaire inhérent qui consiste en ce que la capacité de "paroi latérale" associée à la partie de la région P qui s'étend depuis le bas de la région de base de la diode en- terrée jusqu'à la "couche enterrée" N+, et la capacité de la jonction entre le bas de la région P+ et le haut de la région de la couche enterrée N+ sont très élevées Ces deux capacités parasites sont en parallèle avec la capaci- té de jonction qui correspond à la jonction N+P+ à avalan- che enterrée entre le bas de la région de diffusion d'émet- teur N+ et le haut de la région de diffusion P+, et elles s'ajoutent donc à cette capacité de jonction Cette capa- cité parasite totale est supérieure au double de la capa- cité de jonction qui correspond à la jonction à avalanche elle-même. Bien que la capacité totale associée à la jonc- tion à avalanche ne soit pas importante dans certaines appli- cations de jonctions à avalanche, lorsqu'elles sont utili- sées en tant que références de tension dans des circuits in- tégrés, cette capacité parasite est très importante dans d'autres applications Par exemple, il existe un circuit am- plificateur opérationnel courant dans lequel une réaction résistive dirigée de la sortie de l'amplificateur opération- nel vers une entrée de celui-ci est limitée par une diode à avalanche connectée en parallèle avec la résistance de réac- tion L'autre entrée de l'amplificateur opérationnel est connectée à la masse, ce qui fait que la tension de sortie de l'amplificateur opérationnel augmente de façon linéaire jusqu'à ce que la tension aux bornes de la résistance de réaction s'élève jusqu'au point auquel le claquage de la diode à avalanche se produit: La tension de sortie de l'amplificateur opérationnel est ensuite égale à la ten- sion d'avalanche Evidemment, toute capacité parasite sup- plémentaire de la diode à avalanche diminue la largeur de bande de ce dispositif et dégrade donc sa réponse en haute fréquence. En outre, du fait que l'aire de jonction le long de la paroi latérale précitée de la région P+ consi- dérée et les aires de jonction le long de la jonction en- terrée P+N+, jusqu'à l'interface avec la région P+, repré- sentent des diodes parasites connectées en parallèle sur la diode à avalanche désirée, très stable et à tension faible, toute "progressivité" ou fuite dans ces jonctions parasites, produite par des défauts du silicium qui se sont propagés et qui résultent de la détérioration due à la forte diffusion de bore, de type P+, peut dégrader la stabilité et les propriétés de faible bruit de la diode à avalanche désirée. En résumé, bien que le brevet U 4 S 4 213 806 in- dique que la diode à avalanche enterrée décrite=évite les problèmes qu'on rencontre avec des diodes "à claquage en surface" caractéristiques, et parvient à ce résultat sans introduire un coût supplémentaire dans le processus clas- sique de fabrication de circuits intégrés, le fait est que la qualité globale de cette diode à avalanche enterrée est médiocre En outre, du fait que dans un processus 253621 t classique de fabrication de circuits intégrés, la diffusion "d'isolation" P+ n'est pas considérée comme une opération "critique", la commande de processus qui doit être exercée sur l'opération de diffusion d'isolation du processus est relativement peu poussée, ce qui réduit le coût d'ensemble du processus de fabrication classique Cependant, on recon- nait dans le brevet U S 4 213 806 qu'une commande très pré- cise de la diffusion "d'isolation" P+ nécessaire dans cette structure est exigée, pour obtenir la jonction à avalanche enterrée qui est désirée Il y a ainsi un coût "caché", sous la forme d'une commande précise d'une opération de traitement qui était antérieurement commandée de façon peu précise, et ce coût doit être ajouté aux coûts du proces- sus de fabrication de circuits intégrés classique, si on désire utiliser avec succès la structure et le processus du brevet U S 4 213 806 - En dépit des inconvénients précités de cette structure de diode à avalanche enterrée et du processus correspondant, ce sont probablement les plus couramment utilisés à l'heure actuelle, simplement du fait qu'aucune autre structure pratique n'a été proposée Par exemple, les structures de diode à avalanche enterrée représentées dans le brevet U S 4 127 859 souffrent précisément des mêmes inconvénients que ceux du brevet U S 4 213 806, du fait que le côté de type P de la diode à avalanche enter- rée est obtenu par une région P+ qui est formée pendant le processus de diffusion "d'isolation", correspondant à un dopage élevé et produisant des détériorations. Il a été proposé un dispositif dans lequel une structure de jonction à avalanche enterrée est formée par implantation ionique d'une région de type P fortement dopée à la fin d'un processus de fabrication classique de circuits intégrés bipolaires Les énergies d'implantation ionique sont telles que la région de type P fortement dopée résul- tante est placée au-dessous de la région N+ "d'émetteur" for- mée précédemment, en étant contiguë à cette dernière Cepen- dant, ce processus est inutilisable en pratique pour plu- sieurs raisons Tout d'abord, pour éliminer les détériora- *tions de surface et le "caractère amorphe"du silicium de surface que produit l'implantation, et également pour "activer" les atomes de bore implantés, en faisant en sorte qu'ils atteignent des sites de substitution dans la struc- ture cristalline du silicium, il est nécessaire d'accomplir un traitement de recuit de longue durée, à haute tempéra- ture Ce traitement de recuit entraîne automatiquement une "pénétration" des jonctions PN formées précédemment et diminue également les concentrations en impuretés immédia- tement de part et d'autre de chaque jonction PN, ce qui augmente la tension de claquage minimale qu'on peut obte- nir En outre, l'utilisation de cette technique nécessite- rait une modification importante du traitement de diffu- sion pour obtenir des caractéristiques de transistors bi- polaires qui soient suffisamment proches de celles asso- ciées au processus d'origine pour la fabrication de cir- cuits intégrés bipolaires, L'homme de l'art sait parfai- tement qu'il n'est pas particulièrement aisé de parvenir à un processus de fabrication de circuits intégrés bipolai- res entièrement satisfaisant, et une fois qu'on-y est par- venu, il est extrêmement indésirable de devoir lui appor- ter des modifications notables. Il demeure donc un besoin non satisfait concer- nant une structure de diode à jonction à avalanche enter- rée très stable, et un processus de fabrication qui soit très compatible avec les processus de fabrication classi- ques des circuits intégrés bipolaires, et qui produise des diodes zener ou à avalanche à faible bruit et à ten- sion relativement faible, ayant des capacités parasites minimales. Un but de l'invention est donc de procurer une diode à claquage enterrée de type perfectionné qui soit très compatible avec les processus classiques de fabrica- 253621 Z tion de circuits intégrés bipolaires. Un autre b ut de l'invention est de procurer une diode zener ou à avalanche enterrée, de type perfectionné, en circuit intégré, ayant une très faible tension de cla- quage zener ou d'avalanche, dont le processus de fabri- cation ne produise pas une quantité inacceptable de dété- riorations et/ou de dislocations sous la surface, dans le silicium du circuit intégré final. Un autre but de l'invention est de procurer la tension de claquage zener ou d'avalanche la plus faible possible dans une diode enterrée réalisée au moyen d'un processus classique de fabrication de circuits intégrés bi- polaires, comprenant la formation d'un substrat de type P, d'une région épitaxiale de type N de "collecteur", d'une diffusion "d'isolation" P+, d'une région "de base" de type P dopée de façon relativement faible-et d'une région "d'émetteur" de type N+ dopée de façon relativement forte. Un autre but de l'invention est de procurer une structure de diode zener ou à avalanche enterrée et un pro- cédé de fabrication correspondant, dans une structure de circuit intégré bipolaire classique, ne nécessitant que très peu de modification des procédures de traitement préexistantes, et laissant pratiquement inchangées des caractéristiques de dispositif importantes de transis- tors et de diodes se trouvant ailleurs dans le circuit intégré. Un autre but de l'invention est de procurer une structure de diode zener ôu à avalanche enterrée, en circuit intégré, et un processus correspondant qui conduise à une faible capacité parasite et à un faible courant de jonc- tion associés à la diode enterrée. Brièvement, et conformément à l'un de ses modes de réalisation, l'invention procure une structure de dio- de zener ou à avalanche enterrée, en circuit intégré, très stable et à faible tension, et un procédé de fabrication de cette structure La structure comprend un substrat de type P faiblement dopé, une couche de type N dopée de fa- çon relativement faible qui est séparée en régions électri- quement isolées par plusieurs régions d'isolation P+ pro- fondes et fortement dopées qui s'étendent depuis la sur- face supérieure de la couche de type N jusqu'au substrat de type P une région de "base" de type P disposée dans une première des régions isolées de type N et s'étendant jusqu'à la surface supérieure de celle-ci, une région "d'émetteur" de type N+, fortement dopée, disposée dans la région de "base" de type P et s'étendant jusqu'à la surface supérieure de celle-ci, et une région enterrée -de type P+ fortement dopée, disposée dans la région de "base" de type P, au-dessous de la région "d'émetteur" de type N+ et contiguë à celle-ci et entièrement recouverte par elle, de façon qu'il existe une jonction P+N+ entièrement enter- rée entre la région enterrée P+ et la région "d'émetteur" N+, cette jonction ne s'étendant cependant pas jusqu'au substrat de type P La partie de la région "d'émetteur" de type N+ qui s'étend latéralement conjointement à la région enterrée P+ possède un niveau de dopage de type N résultant inférieur à celui de la partie périphérique de la région "d'émetteur" N+ Les concentrations-en impure- tés correspondant aux porteurs majoritaires de part et d'autre de la jonction P+N+ sont notablement supérieures à la concentration en impuretés correspondant aux porteurs majoritaires dans la région de "base" de type P, ce qui confine le claquage zener ou par avalanche dans la diode formée par la région "d'émetteur" de type N+ et par la région de "base" de type P, à la jonction P+N+ enterrée, et évite le bruit et les instabilités électriques dans la diode Dans le mode de réalisation de l'invention qui est décrit, une fois qu'on a formé une première ouverture pour déterminer l'étendue latérale de la région de "base" de type P (et d'autres régions de base dans le circuit inté- gré qui est réalisé), dans une première couche d'oxyde de recouvrement, on forme une première couche de matière de réserve sur la surface du circuit intégré, et on forme dans celle-ci une seconde ouverture pour déterminer l'étendue latérale de la région enterrée P+ On implante une forte dose d'ions de type P dans la surface de la partie de la première région de type N, par la seconde ouverture dans la matière de réserve, cette matière de réserve faisant forfction de masque vis-à-vis des ions On enlève ensuite la matière de réserve, ce qui met à nu la surface du si- licium à travers la première ouverture On forme une cou- che de "pré-dépôt"d'ions de type P dans la surface de si- licium à nu, soit par une opération d'implantation ionique avec une plus faible concentration, soit par un traitement de diffusion classique, en utilisant comme masque la cou- che d'oxyde environnante On accomplit une opération de diffusion de "pénétration" en chauffant le circuit inté- gré jusqu'à une première température élevée prédéterminée, pendant une première durée prédéterminée, pour faire diffu- ser la région de "base" de type P dans la première région isolée de type N+. Dans le mode de réalisation de l'invention qui est décrit, la première température prédéterminée et la première durée prédéterminée sont celles qui sont choi- sies pour une opération de fabrication de circuit intégré bipolaire "classique", pour produire des caractéristiques de transistor prédéterminées et/ou d'autres caractéristi- ques de dispositif prédéterminées (comme des caractéris- tiques de résistance diffusée). Une fois que l'opération de diffusion de "péné- tration" a été accomplie, la structure résultante comprend une région implantée P+ fortement dopée qui s'étend depuis la surface du circuit intégré jusque dans une première ré- gion isolée de type N La région P+ fortement dopée est entourée latéralement par une région de base de type P beaucoup plus faiblement dopée et elle est contiguë à cette dernière La région implantée de type P+ fortement dopée s'étend alors légèrement au-dessous du bas des parties en- vironnantes de la région de type P (du fait que -les impure- tés de type P ont une concentration beaucoup plus élevée dans la région implantée P+ que dans la région de type P environnante). On forme ensuite une seconde couche d'oxyde sur le circuit intégré et on forme dans celleci une troisième ouverture pour déterminer l'étendue latérale de la région "d'émetteur" de type N+ La troisième ouverture englobe et entoure la région implantée de type P+ On effectue- ensuite une opération de diffusion de type N+, ce qui for- me la région " 1 d'émetteur"' de type N+ très fortement dopée. La concentration en impuretés de type N+ est notablement supérieure à la concentration en impuretés de type P+ de la région implantée de type P+, et elle convertit donc la partie supérieure de cette région en matière de type N+, tandis que la partie inférieure de la région implantée de type P+ demeure du type P+ et constitue la "région enter- rée de type P+" mentionnée précédemment Les caractéristi- ques électriques de transistors formés ailleurs dans le circuit intégré ne sont pratiquement pas changées par les modifications de processus nécessaires pour former la ré- gion enterrée P+ dans la première-région de type N Les concentrations très élevées en impuretés P+ et N+ de part et d'autre de la jonction enterrée P+N+, entre La région "d'émetteur" de type N+ et la région enterrée de type P+ conduisent à une très faible tension d'avalanche (ou zener), comme on le désire. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels la figure 1-est une représentation partielle en perspective et en coupe d'une structure de circuit intégré après qu'une diffusion d'isolation faite dans celle-ci a été achevée et qu'une ouverture a été formée dans une cou- che d'oxyde pour définir l'étendue latérale de la région de base la figure 2 est une représentation partielle en perspective et en coupe montrant la structure de la figu- re 1 et elle est utile à l'explication d'étapes de traite- ment supplémentaires dans la fabrication de la diode à ava- lanche enterrée de l'invention; la figure 3 est une représentation partielle en perspective et en coupe utile à l'explication d'une étape de traitement supplémentaire de la structure représentée sur la figure 2; la figure 4 est une représentation partielle en perspective et en coupe de la structure représentée sur la figure 3, après l'accomplissement d'étapes de traitement supplémentaires; la figure 5 est une représentation partielle en perspective et en coupe montrant la structure de la figu- re 4 après que la diode à avalanche enterrée de l'inven- tion a été formée dans cette structure; et la figure 6 est une représentation partielle en perspective et en coupe d'une structure de l'art antérieur, et est utile pour mettre en évidence les caractéristiques distinctives de l'invention. La meilleure façon de procéder pour comprendre l'invention est peut-être de décrire tout d'abord la struc- ture de la diode à avalanche enterrée terminée, en se réfé- rant à la figure 5 La figure 5 est une représentation par- tielle en perspective et en coupe de la structure de cir- cuit intégré de l'invention, après achèvement de la derniè- re opération importante dans le processus de fabrication, qu'on décrira par la suite On notera que les étapes de for- mation d'ouvertures dans l'oxyde et d'établissement de con- nexions par métallisations avec l'anode et la cathode de la 253621 Z diode à avalanche enterrée 20 de la figure 5 ont été omises dans un but de simplicité Ces étapes sont entièrement classiques dans le domaine de la fabrication des circuits intégrés et ne font pas partie de l'invention. En considérant la figure 5, on note que la structure de circuit intégré 10 comprend un substrat 5, de type P, faiblement dopé, qui peut avoir de façon caracté- ristique une épaisseur d'environ 380 um Une couche épi- taxiale 3 de type N, dopée de façon relativement faible, est disposée sur la surface supérieure du substrat 5 Plu- * sieurs régions de diffusion d'isolation 1, de type P, for- tement dopéess'étendent à partir de la surface supérieure de la couche 3 de type N, vers le substrat 5 de type P, pour former plusieurs régions de type N isolées électri- quement, comme la région 3 A (On notera que divers transis- tors NPN verticaux, transistors PNP latéraux et résistances diffusées peuvent être formés dans les diverses régions isolées de type N, autres que celle qui est représentée sur la figure 5 De telles régions isolées de type N sont appelées ci-après des régions de "collecteur" Le plus souvent, cependant, des régions N+ fortement dopées, cou- ramment appelées régions "d'émetteur", sont diffusées dans des régions de "base" de type P pour former les émet- teurs de transistors NPN verticaux Toute la structure décrite ci-dessus est entièrement classique dans la techno- logie des circuits intégrés bipolaires) Conformément à l'invention, la diode à avalan- che enterrée désignée de façon générale par la référence sur la figure 5 est formée dans une région isolée 3 A de type N La diode enterrée 20 comporte une jonction P+N+ 29 qui est située entièrement au-dessous de la sur- face supérieure 3 ' de la couche 3, de type N La cathode de la diode à avalanche enterrée 20 comprend une région périphérique 27 ' de type N+, fortement dopée, qui comme on l'expliquera par la suite, est une partie de la région "d'émetteur" N+ globale 27 La région périphérique 27 ' est contiguë à une partie intérieure 27 " de la région d'émet- teur 27 et entoure latéralement de façon complète cette par- tie intérieure La diode à avalanche enterrée 20 comprend une région enterrée 19 " de type P+, fortement dopée, qui est incorporée dans la région de "base" de type P, désignée de façon générale par la référence 18 sur la figure 5, et qui peut être considérée comme une partie de cette région de "base" (On notera que la région 18 de type P est appe- lée ici une région de "base" simplement du fait qu'elle est formée pendantl'étape de diffusion de type P qu'on utilise également pour former toutes les régions de base de type P des transistors, ailleurs dans la structure de circuit intégré De façon similaire, la région No désignée par la référence 27 est appelée ici une région "d'émetteur" simplement du fait que cette région N+ 27 est formée pen- dant l'étape de diffusion qui produit les émetteurs N+ des transistors NPN formés ailleurs dans la structure de cir- cuit intégré On comprendra aisément cette terminologie du fait qu'elle est couramment utilisée de cette manière par l'homme de l'art) Conformhément à l'invention, la concentration des porteurs d'impuretés de type N dans la région 27 "' est de 3 façon caractéristique de l'ordre de 10 atomes/cm La concentration d'impuretés P+ dans la région 19 " est de fa- çon caractéristique dans la plage de 1019 à 1020 atomes/cm 3 une valeur caractéristique dans la région 19 " serait d'en- viron 4 xl O 19 atomes/cm 3 si on désire que la tension de claquage zener ou d'avalanche de la jonction enterrée 29 soit d'environ 6,5 V De plus faibles concentrations d'im- puretés P+ dans la région 19 " adjacente à la jonction 29 auraient pour effet d'augmenter la tension de claquage d'avalanche de la diode à avalanche enterrée 20. Dans un processus caractéristique de fabrication de circuits intégrés, la résistance carrée de la région de base 18 pourrait être de 150 à 250 ohms par carré pour une profondeur de jonction d'environ 1,5 pm, ce qui correspond à des concentrations d'impuretés de type P respectives i B 19 3 dans la plage allant de 7 xl O a lxl O 9 atomes/cm Des valeurs plus élevées des concentrations en impuretés de type P dans la région de base 1 i conduiraient à de plus: faibles tensions de claquage zener ou d'avalanche entre la région d'émetteur et la région de base Normalement, le claquage émetteur-base aurait tendance à se produire aux points en surface désignés par les références 31, et la tension de claquage correspondante serait sujette aux instabilités décrites précédemment Cependant, la pré- sence de la région enterrée 19 " de type P+, avec sa con- centration en impuretés de type P notablement supérieure à celle existant en n'importe quel autre-point dans les régions 19 A' de la région de base 18, y compris les points en surface 31, fait que la tension de claquage le long de la jonction P+N+ 29 est notablement inférieure à celle correspondant aux points en surface 31. Comme il apparaîtra plus clairement, le proces- sus de fabrication de l'invention décrit par la suite per- met de faire en sorte que la tension de claquage d'avalan che de la jonction P+N+ enterrée 29 soit notablement infé- rieure à ce qui est réalisable en pratique (sans détério- ration de surface excessive) pour les jonctions de diode à avalanche enterrées, comme la jonct Linj 29 ' sur la figu ? re 6, qui montre les caractéristiques essentielles de la structure de diode zener ou à avalancre enterrée la plus- courante dans l'art antérieur. Avant d'expliquer en détail les avantages de la: structure de diode zener ou à avalanmehe enterrée re'résewi tée sur la figure 5, par rapport à la structure la plus proche de l'art antérieur, il sera intéressant de compren:- dre tout d'abord en détail le precédé de fabrication de la structure représentée sur la figure 5 On va maintenaant décrire ce procédé en détail en se référant aux figures 1-4 et on expliquera les différences entre le processus de fabrication de l'invention et celui de l'art antérieur. En considérant maintenant la figure 1, on voit une structure de circuit intégré 10 après la formation de diffusions d'isolation P+, 1 La concentration Ns d'impure- tés en surface pour le traitement de diffusion destiné à former les diffusions d'isolation P+, 1, est un paramètre qui n'est pas critique dans le procédé de l'invention, et est comprise de façon caractéristique dans la plage de 1019 à 1020 atomes/cm 3 Comme dans toute diffusion d'isolation P+ profonde, la concentration des porteurs de type P dimi- nue rapidement à partir de sa valeur de surface initiale N L'homme de l'art notera que le fait que cette concentra- tion en surface soit un paramètre de fabrication non cri- tique réduit le coût lié à la commande précise du proces- sus de fabrication, par rapport à ce qu'il serait si Ns était un paramètre critique, comme c'est nécessaire pour les processus de l'art antérieur mentionnés précédemment destinés à la fabrication de diodes à avalanche enterrées. Au contraire, les étapes de diffusion d'isola- tion P+ correspondantes qui sont exigées dans les brevets U.S 4 213 806 et 4 127 859, mentionnés précédemment, exi- gent une concentration en surface N s'élevant jusqu'à environ 3 xl O O atomes/cm 3 pour obtenir-une tension d'ava- lanche de 7 V seulement le long d'une jonction telle que la jonction N+P+ 29 ' de la structure de l'art antérieur qui est représentée sur la figure 6 L'homme de l'art sait qu'une telle concentration en surface élevée pour une dif- fusion de bore (qu'on utilise pour former la région d'iso- lation et la région de base dans la plupart des processus classiques de fabrication de circuits intégrés) produit de graves problèmes de "piqûres"de la surface auxquels-l'in- dustrie des circuits intégrés est confrontée depuis des années Les concentrations de surface élevées mentionnées précédemment pour les diffusions d'isolation Pu induisent également des dislocations importantes dans le silicium, à la surface 3 " de la couche épitaxiale 3 A de type N dans la structure de l'art antérieur de la figure 6 Pendant l'étape ultérieure de pénétration pendant laquelle les ré- gions d'isolation 1 ' sont diffusées à travers la région de type N jusqu'au substrat P+, ces dislocations se propa- gent dans la région 3 A de type N ce qui fait que les jonctions de diodes 29 ', 35 et 37 de la figure 6 qui sont formées finalement ont des courants de fuite extrêmement gênants qui dépendent fortement de la température et en- traînent une dérive indésirable dans les caractéristiques électriques de la diode à jonction à avalanche enterrée qui est formée finalement Par conséquent, il est assez peu souhaitable d'utiliser la structure de la figure 6 en tant que jonction de diode à avalanche enterrée ayant une tension de claquage très inférieure à environ 7 volts, à cause du niveau élevé de détériorations de surface et des rendements inférieurs ainsi que de l'instabilité élevée qui en résultent. En retournant à nouveau à la figure 1, on note qu'une fois que les diffusions d'isolation 1 ont été for- mées, le procédé de fabrication de l'invention comprend la formation d'une ouverture 7 dans la couche de dioxyde de silicium 9 qui a été formée sur la surface supérieure 3 ' de la couche épitaxiale 3 detype N pour définir l'étendue latérale de la région de "base" 18 (figure 5), en mettant à nu une zone 13 sur la surface 3 ' de la ré- gion de "collecteur" 3 A L'ouverture 7 est formée simulta- nément à la formation des "ouvertures de base" (non repré- sentées) pour les transistors NPN qui sont formés ailleurs dans la structure intégrée. En considérant maintenant la figure 2, on voit que l'étape suivante dans le procédé de l'invention consis- te à déposer une couche d'-une matière de réserve photogra- phique 11 d'un type caractéristique (qui peut avoir une épaisseur d'environ 1 pm) sur toute la surface supérieure de la structure de circuit intégré 10, pour faire fonction de masque d'implantation ionique On forme ensuite une ouver- ture 15 dans la couche de matière de réserve photographique 11, au centre de "l'ouverture de base" 7 précitée, pour mettre à nu une zone 13 ' de la surface 3 ' Ensuite, en uti- lisant un appareil et des procédures classiques d'implanta- tion ionique, on implante une région P+, 18, dans la sur- face 13 ', à travers l'ouverture 15, comme l'indiquent les flèches 17, qui représentent le bombardement de la totalité de la surface supérieure par des atomes de bore, ce qui forme la région P+ désignée par la référence 19 sur la fi- gure 2 Dans le mode de réalisation de l'invention qui est décrit, dans lequel on désire obtenir une tension de cla- quage par avalanche d'environ 6,5 V dans la jonction à ava- lanche enterrée 29 (figure 5) qui est formée finalement, la concentration en surface de la région 19 est d'environ 19 3 4 x 11 atomes/cm Les énergies des ions qui sont utilisées sont d'environ 80 xl O 7 J Les concentrations en impuretés de la région 19 peuvent cependant être dans la plage de 19 20 3 lxl O à lx 1 O atomes/cm En considérant maintenant la figure 3, on note que l'étape suivante dans le processus de fabrication consis- te à enlever la couche de matière de réserve photographique 11, ce qui met à nu la totalité de la zone de surface 13, à travers l'ouverture 7 dans l'oxyde La zone de surface 13 ' demeure bien entendu également à nu Ensuite, comme l'indiquent les flèches 21, on bombarde à nouveau la struc- ture de circuit intégré 10 avec des ions de bore, ce qui im- plante une région 19 A de type P dans la partie à nu de la surface 13 qui entoure la région P+ 19 La concentration en surface de la région 19 A dépend de la résistivité ou de la résistance de couche désirée pour les régions de base de transistors NPN verticaux qui sont formés ailleurs dans le circuit intégré, et elle peut varier de façon caracté- 18 19 3 ristique d'environ 7 x 10 à ixl O atomes/cm Ce bombarde- ment ionique augmente quelque peu la concentration en impu- retés de type P dans la région 19 A, mais n'a que peu d'effet relatif sur le niveau de dopage déjà très élevé de la région 19. On va maintenant considérer la figure 4 qui mon- tre que l'étape suivante dans le processus de fabrication de l'invention consiste à soumettre la structure de circuit intégré 10 à une température élevée (de façon caractéris- tique 11100 C) pendant une durée suffisamment longue (de façon caractéristique 2 heures) pour faire "pénétrer" les régions 19 et 19 A, ce qui produit des régions 19 ' et 19 A' relativement profondes, comme le montre la figure 4 Si- multanément à la formation des régions 19 A', on forme -également les régions de base de transistors NPN verti- caux-ailleurs dans la structure de circuit intégré La profondeur des régions 19 A' est d'environ 2,5 pm dans le mode de réalisation de l'invention qui est décrit. En considérant maintenant la figure 5, on voit que les étapes suivantes dans le processus consistent à former une couche d'oxyde thermique 23 sur la zone de surface du silicium qui est à nu, à graver une "ouverture d'émetteur" 25 dans cette couche, et à diffuser une région "d'émetteur" N+ , 27 L'ouverture 25 dans l'oxyde entoure complètement l'intersection 33 entre la région 19 ' et la surface supérieure 3 ' et est espacée par rapport à cette intersection. La région d'émetteur 27 comprend ainsi une par- tie périphérique 27 ' qui a une concentration en surface 3 d'environ 10 atomes/cm, et une partie intérieure 27 ", qui a une concentration d'impuretés de type N "résultante" quelque peu inférieure, du fait que la concentration en impuretés de type P dans cette région était initialement très supérieure à la concentration dans les parties restan- tes de la région de base 18 La concentration en impuretés inférieure dans la région N+, 27 ", sur la figure 5 peut 19 ' être de façon caractéristique de l'ordre de 7 x 1 O atomes/ cm Compte tenu de ce qui précède, l'homme de l'art notera aisément que dans le processus de fabrication pré- cédent, la durée pendant laquelle la structure de circuit intégré 10 est soumise à une température élevée après for- mation de la région P+ 19 ' (figure 4), n'est pas très éle- vée Ceci vient du fait que la diffusion d'émetteur for- mant la région d'émetteur 27 ne nécessite pas des tempé- ratures suffisamment élevées pendant des durées suffisam- ment longues pour qu'un grand nombre des impuretés de type P présentes dans la région 19 ' diffusent de façon notable- ment plus profonde dans la région 3 A de type NS vers le substrat 5. Au contraire, dans les processus de fabrication de l'art antérieur, si on utilise une concentration d'im- puretés en surface suffisamment faible dans la formation des régions d'isolation P+ 1 ' (figure 6) pour éviter des détériorations de surface, des piqûres, etc, d'une impor- tance inacceptable, et la formation de dislocations dans le silicium, le profil de diffusion des régions d'isola- tion 1 ' présente-une décroissance si abrupte que la con- centration en impuretés P+ le long de la jonction enterrée 29 ' (figure 6) de l'art antérieur est inévitablement nota- blement inférieure à celle qui existe le long de la jonc- tion enterrée 29 de la diode à avalanche enterrée 20 (figu- re 5) de l'invention On voit ainsi que le processus dé- crit ci-dessus possède de façon inhérente la possibilité de réaliser des diodes zener ou à avalanche enterrées, à haute stabilité, ayant une tension plus faible que ce qui était possible précédemment. L'homme de l'art appréciera maintenant pleinement que pour définir la-tension de claquage de la diode à ava- lanche enterrée 29 ' de la structure de l'art antérieur qui est représentée sur la figure 6, il est nécessaire d'exer- cer une "commande serrée" sur les divers paramètres de trai- tement de diffusion qu'on utilise pour former les jonctions d'isolation 1 ', ce qui augmente le coût et rend plus mal- commode une étape du processus de fabrication qui est habi- tuellement considérée comme n'étant pas critique. On va maintenant envisager un autre défaut impor- tant de la structure de l'art antérieur représentée sur la figure 6 En examinant la figure 6, on peut voir que la jonction N+P+ enterrée 29 ' est associée en parallèle, de façon inhérente, aux zones de jonction de "paroi latérale", désignées par les références 35, qui constituent une jonc- tion P+N+, ainsi qu'à la zone de jonction P N+ qui est dé- signée par la référence 37 sur la figure 6. l'art notera que pour éviter que l'anode de rée représentée sur la figure 6 ne soit mise circuit avec le substrat 5 ' de type P, une rée N+ 39 doit être formée dans ce dernier ( PN supplémentaires représentent-deux diodes "parasites" qui sont connectées en parallèle jonction à avalanche enterrée désirée, 29 ', sion Leurs capacités de jonction, dont la s, L'homme de la diode enter- en court- couche enter- "es jonctions enterrées avec la à faible ten- omme est supé- rieure au double de la capacité de jonction relative à la jonction 29 ', augmentent fortement la capacité totale de la diode à avalanche résultante En outre, tout courant de fuite associé à ces jonctions parasites s'ajoute au cou- rant de fuite de la jonction 29 ' Comme mentionné précé- demment, dans certaines applications de circuit nécessi- tant des diodes de référence à avalanche stables, précises et à faible tension, cette capacité élevée serait extrême- ment indésirable Tout courant de fuite supplémentaire ajou- té à celui de la jonction enterrée 29 ' du dispositif de l'art antérieur de la figure 6 est extrêmement indésirable, du fait qu'il dépend fortement de la température et augmen- te l'instabilité de la diode enterrée On notera en outre que l'aire de jonction parasite supplémentaire inhérente à la structure de la figure 6 augmente la sensibilité de la diode à avalanche aux effets nuisibles des dislocations se propageant par effet thermique qui apparaissent initia- lernent à la surface du silicium à cause des fortes concen- S trations de dopant en surface, mentionnées précédemment, qui sont exigées pour les diffusions P+ destinées à pro- duire les régions 1 '. On notera que pour une étape caractéristique de pré-dépôt pour la diffusion de bore, la concentration en surface initiale du dopant provenant de la source de pré- dépôt doit être très élevée Le profil de diffusion réel de la jonction terminée est tel que la concentration en impuretés P+ de la région d'isolation est très inférieure, à la profondeur de la jonction de diffusion d'émetteur, à ce qui serait le cas s'il n'était pas nécessaire que les régions 1 ' de diffusion d'isolation P+ de la figure 6 soient aussi profondes. La structure de diode à avalanche enterrée re- présentée sur la figure 5 et le processus pour fabriquer cette structure suppriment les défauts des structures de l'art antérieur en évitant la capacité de jonction para- site et les courants de fuite de jonction parasite décrits précédemment Dans la structure de circuit intégré 10 de -la figure 5, il n'existe aucune jonction parasite (comme les jonctions 35 et 37 de la figure 6) L'absence de dis- locations se propageant par effet thermique dans la structure cristalline du silicium et l'absence d'une aire étendue de jonction "parasite" conduisent à des rendements de fabrication plus élevés (et donc à des coûts de produit inférieurs) et à des jonctions "plus dures " (c'est-àdire plus exemptes de fuite) pour des diodes de référence, en comparaison des structures de l'art antérieur La struc- ture de l'invention évite également la nécessité de former les régions 1 d'isolation P+ avec un traitement de diffu- sion "critique" ou "commandé de façon serrée", ce qui auto- rise un assouplissement de la commande de cette étape du processus et permet donc de réduire son coût Le processus de fabrication de la structure de la figure 5 ne nécessiteé pas de températures élevées en plus de celles déjà uti- lisées dans les processus les plus classiques pour la fabri- cation de circuits intégrés bipolaires, dans le but de faire disparaître par recuit le silicium amorphe produit par l'implantation initiale des régions 19 (figure 2), du fait que ce recuit est automatiquement accompli pendant les étapes normales de diffusion de base et de diffusion. d'émetteur, à haute température De ce fait, les ingénieurs chargés de la mise au point du processus peuvent aisément ajuster légèrement le cycle de diffusion d'émetteur pour obtenir des valeurs désirées pour le gain des transis- tors bipolaires (c'est-à-dire le "bêta"), conformément à la pratique courante Cette dernière étape serait d'une mise en oeuvre très difficile si une étape ultérieure de recuit à haute température était nécessaire, comme c'est le cas pour l'étape du processus de l'art antérieur men- tionnée précédemment qui comprend l'implantation d'une région enterrée de type P après la formation des régions d'émetteur. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au processus décrits et représentés, sans sortir du cadre de l'inven- tion L'invention englobe toutes les configurations pra- tiquement équivalentes pour-les étapes et éléments décrits du processus et de la structure décrits, qui parviennent pratiquement aux mêmes résultats, consistant à obtenir des tensions de claquage zener ou d'avalanche faibles, dans une région enterrée, avec une faible capacité de jonction parasite et de faibles courants de fuite parasi- tes, pratiquement de la même manière, sans produire de détériorations de surface excessives à la surface du semi- conducteur Par exemple, il n'est pas critique qu'une étape particulière pour la formation d'une région dopée comprenne une étape d'implantation ionique ou une étape de dépô 3 t thermique par convection De façon similaire, il n'est pas essentiel, au niveau du principe, d'utiliser une matière de masquage particulière quelconque, pour autant qu'eflle remplisse la fonction de masquage Par exemple, si on utilisait des faisceaux d'ions commandés, aucun masque ne serait nécessaire Bien qu'on ait représenté des régions rectangulaires pour la commodité de l'illustration, on pourrait utiliser de préférence des configurations rondes pour les régions 19 " et 27 ", pour éviter des concentrations de champ localisées et des sites de claquage préférentiels. REVENDICATIONS 1 Diode zener ou à avalanche enterrée en circuit intégré, à faible tension, de type perfectionné, caracté- risée en ce qu'elle comprend, en combinaison a) un subs- trat de type P ( 5) ayant une première surface; (b) une couche de type N ( 3) sur cette première surface, cette couche de type N ayant une surface extérieure ( 3 '); (c) une région d'isolation P+ ( 1) qui s'étend à partir de la surface extérieure ( 3 ') en traversant la couche de type N ( 3) jusqu'au substrat de type P ( 5), pour isoler élec- triquement une première région de type N ( 3 A) de la cou- che de type N, par rapport à toute autre partie de cette couche; (d) une région de type P ( 18) disposée dans la première région de type N, la jonction entre cette région de type P et la région de type N se terminant au niveau de la surface extérieure ( 3 '); (e) une région N+ ( 27) for- tement dopée qui est disposée dans la région de type P ( 18), la jonction entre la région de type P et la région N+ se terminant au niveau de la surface extérieure ( 3 '); et (f) une région P+ ( 19 ig) entièrement enterrée, continue par rapport à la région de type P ( 18) et entourée latérale- ment par cette dernière, en étant disposée au-dessous de la région N+ ( 27), de façon contiguë à cette dernière et en formant avec elle une jonction P+N+ enterrée ( 29); la concentration en impuretés correspondant aux porteurs ma- joritaires de part et d'autre de la jonction P+N+ enter- rée ( 29) étant très supérieure à la concentration en impu- retés de type P à n'importe quel point le long de la fron- tière entre la région de type P ( 18) et la partie périphé- rique ( 27 ') de la région N+ ( 27). 2 Diode zener ou à avalanche enterrée en cir- cuit intégré à faible tension, de-type perfectionné, selon la revendication 1, caractérisée en ce que la région N+ ( 27) comprend une partie périphérique annulaire ( 27 ') qui s'étend latéralement vers l'extérieur au-delà de toutes les parties périphériques de la région P+ enterrée ( 19 "). 3 Diode zener ou à avalanche enterrée en circuit intégré, à faible tension, de type perfectionné, selon la revendication 1, caractérisée en ce que l'épaisseur de la couche de type N ( 3) est dans la plage d'environ 6 jim à 8 yum. 4 Diode zener ou à avalanche enterrée en circuit intégré, à faible tension, de type perfectionné, selon la revendication 3, caractérisée en ce que la concentration en impuretés de la région P+ enterrée ( 19 ") est dans la plage de lxl O 9 à lx 1 020 atomes/cm 3. Diode zener ou à avalanche enterrée en circuit intégré, à faible tension, de type perfectionné, selon la revendication 4, caractérisée en ce que la concentration en impuretés de la région N+ ( 27) est d'environ lx 1020 atomes/cm 6 Diode zener ou à avalanche enterrée en circuit intégré, à faible tension de type perfectionné, selon la revendication 5, caractérisée en ce que la partie inférieu- re de la région P+ ( 19 ") enterrée se trouve à une distance notable de la partie inférieure de la couche de type N ( 3). 7 Diode zener ou à avalanche en circuit intégré, à faible tension, de type perfectionné, selon la revendi- cation 5, caractérisée en ce que la région N+ ( 27) com- prend une partie intérieure ( 27 ") dont les limites laté- rales coïncident avec celles de la région P+ enterrée ( 19 ") et qui a un dopage de type N résultant inférieur à celui de la partie périphérique ( 27 ') de la région N+ ( 27). 8 Diode zener ou à avalanche en circuit intégré, à faible tension, de type perfectionné, selon la revendica- tion 7, caractérisée en ce que le niveau de dopage et la profondeur de la région de type P ( 18) sont égaux aux ni- veaux de dopage et aux profondeurs des régions de base de transistors (NPN) dans une autre partie de la couche de type N ( 3). 9 Diode zener ou à avalanche en circuit intégré à faible tension, de type perfectionné, selon la revendica- tion 6, caractérisée en ce que la profondeur de la région d'isolation P+ ( 1) est au moins de 8 Fm, et la concentra- tion en impuretés à la-surface de la région d'isolation 3 P+ ( 1) est inférieure à environ lx 102 atomes/cmo Un procédé de fabrication d'une diode zener ou à avalanche enterrée en circuit intégré, à faible ten- sion et à stabilité élevée, de type perfectionné, carac- térisé par les étapes suivantes: (a) on forme une premiè- re ouverture ( 7) dans une première couche d'oxyde ( 9) sur la surface d'une puce de semiconducteur qui comprend un substrat de type P ( 5) et plusieurs régions de type N ( 3 A), électriquement isolées, formées sur ce substrat, plusieurs régions d'isolation P+ ( 1) s'étendant à partir de surfaces extérieures ( 3 ') des régions de type N ( 3 A) jusqu'au subs- trat de type P ( 5), la première couche d'oxyde ( 9) étant placée sur ces surfaces extérieures, et la première ouver- ture ( 7) mettant à nu une première zone ( 13) de la surface ( 3 ') d'une première des régions de type N ( 3 A); (b) on forme une couche de matière de masquage ( 11) sur la sur- face extérieure de la première couche d'oxyde ( 9), cette couche de matière de masquage recouvrant la première zone ( 13) de la surface de la première région de type N ( 3 A); (c) on forme une seconde ouverture ( 15) dans la couche de matière de masquage ( 11), ce qui met à'nu une seconde zone ( 13 ') de la surface ( 3 ') de la première région de type N ( 3 A), la limite de cette seconde zone ( 13 ') étant distante de la limite de la première zone ( 13) et située entièrement à l'intérieur de cette dernière; (d) on introduit des impu- retés de type P, à travers la seconde ouverture ( 15),dans la seconde zone à nu ( 13 ') de la surface ( 3 ') de la pre- mière région de type N ( 3 A), pour former une première ré- gion de type P+ ( 19) fortement dopée et peu profonde, qui a la même étendue que la seconde ouverture ( 15); (e) on - enlève la couche de matière de masquage ( 11); (f) on in- troduit des impuretés de type P à travers la première ouver- ture ( 7) pour former une seconde région de type P ( 19 A), peu profonde, qui entoure la première région ( 19) et lui est contiguë, la première région étant beaucoup plus forte- ment dopée que la seconde région ( 19 A); (g) on chauffe la puce pour faire diffuser les première et seconde régions -( 19 ', 19 A') plus profondément dans la première région de type N ( 3 A); (h) on forme une seconde couche d'oxyde ( 23) recouvrant la première zone de surface ( 13) et on forme une troisième ouverture ( 25) dans la seconde couche d'oxyde ( 23) pour mettre à nu une troisième zone de la surface de la première région de type N ( 3 A), la limite de cette troisiè- me zone étant en tout point distante des limites de la première zone ( 13) et de la seconde zone ( 13 '), et située- entre ces limites; (i) on introduit des impuretés de type N à travers la troisième ouverture ( 25) pour former une région N+ ( 27) dans les parties à nu de la première ré- gion ( 19 ') et de la seconde région de type P ( 19 AI); -et en ce que la région N+ ( 27) comporte une partie intérieu- re ( 27 ") ayant approximativement la même étendue latérale que la première région ( 19 ') et une profondeur qui est inférieure à la profondeur de la première région, la par- tie inférieure ( 19 ") de la première région ( 19 ') demeure du type P+, la région N+ ( 27) comporte également une par- tie périphérique ( 27 ') qui a une limite intérieure qui coïncide pratiquement avec une limite extérieure de la jonc- tion avec la partie inférieure P+ ( 19 ") de la première ré- gion ( 19 '), et la partie intérieure ( 27 ") de la région N+ ( 27) et la partie inférieure P+ ( 19 ") de la première ré- gion ( 19 ') forment entre elles une jonction P+N+ enterrée ( 29), et les concentrations en impuretés correspondant aux porteurs majoritaires de part et d'autre de cette jonction P+N+ enterrée ( 29) sont très supérieures à la concentration en impuretés de type P le long de la jonction entre la se- conde région ( 19 A') et la partie périphérique ( 27 ') de la région N+ ( 27), ce qui confine les phénomènes d'avalanche ou d'effet tunnel de type zener de la diode formée par la région N+ ( 27) et les première et seconde régions ( 19 ', 19 A') au voisinage de la jonction P+N+ enterrée ( 29). 11 Procédé selon la revendication 10, caracté- risé en ce que la matière de masquage ( 11) est une matière de réserve photographique. 12 Procédé selon la revendication 10, caracté- risé en ce que l'étape (f) comprend un bombardement-de la puce avec des ions. 13 Procédé selon la revendication 12, caracté- risé en ce qu'il comprend la formation de régions de base pour des transistors NPN dans d'autres des régions de type N ( 3 A) isolées électriquement, simultanément à la formation de la seconde région ( 19 A), et la formation de régions d'émetteur pour ces transistors NPN, simultané ment à la formation de la région N+ ( 27). 14 Procédé selon la revendication 13, caracté- risé en ce que les ions de type P de l'étape (d) ont des énergies dans la plage de 5 à 11 J. Une diode zener ou à avalanche enterrée en circuit intégré, à faible tension et à stabilité élevée, caractérisée en ce qu'elle est fabriquée par le processus suivant: (a) on forme une première ouverture ( 7) dans une première couche d'oxyde ( 9) sur la surface d'une puce de semiconducteur qui comprend un substrat de type P ( 5) et plusieurs régions de type N ( 3 A), électriquement isolées, formées sur ce substrat, plusieurs régions d'isolation P+ ( 1) s'étendant à partir de surfaces extérieures ( 3 ') des régions de type N ( 3 A) jusqu'au substrat de type P ( 5), la première couche d'oxyde ( 9) étant placée sur ces sur- faces extérieures, et la première ouverture ( 7) mettant à nu une première zone ( 13) de la surface ( 3 ') d'une pre- mière des régions de type N ( 3 A); (b) on forme une couche de matière de masquage ( 11) sur la surface extérieure de la première couche d'oxyde ( 9), cette couche de matière de masquage recouvrant la première zone ( 13) de la surface de la première région de type N ( 3 A); (c) on forme une seconde ouverture ( 15) dans la couche de matière de masquage ( 11), ce qui met à nu une seconde zone ( 13 ') de la surface ( 3 ') de la première région de type N (SA), la limite de cette seconde zone ( 13 '> étant distante de la limite de la pre- mière zone ( 13) et située entièrement à l'intérieur de cette dernière; (d) on introduit des impuretés de type P, à tra- vers la seconde ouverture ( 15) dans la seconde zone à nu ( 13 ') de la surface ( 3 ') de la première région de type N ( 3 A), pour former une première région de type P+ ( 19) fortement dopée et peu profonde, qui a la même étendue que la seconde ouverture ( 15); (e) on enlève la couche de ma- tière de masquage ( 11); (f) on introduit des impuretés de type P à travers la première ouverture ( 7) pour former une seconde région de type P ( 19 A), peu profonde, qui entoure la première région ( 19) et lui est contiguë, la première région étant beaucoup plus fortement dopée que la seconde région ( 19 A); (g) on chauffe la puce pour faire diffuser les première et seconde régions ( 19 ', 19 A') plus profon- dément dans la première région de type N ( 3 A); (h) on forme une seconde couche d'oxyde ( 23) recouvrant la pre- mière zone de surface ( 13) et on forme une troisième ou- verture ( 25) dans la seconde couche d'oxyde ( 23) pour met- tre à nu une troisième zone de la surface de la première région de type N ( 3 A), la limite de cette troisième zone étant en tout point distante des limites de la première zone ( 13) et de la seconde zone ( 13 '), et située entre ces limites (i) on introduit des impuretés de type N à travers la troisième ouverture ( 25) pour former une région N+( 27) dans les parties à nu de la première ré- gion ( 19 ') et de la seconde région de type P ( 19 A'); et la région N+ ( 27) comporte une partie intérieu- re ( 27 ") ayant approximativement la même étendue latérale que la première région ( 19 ') et une profondeur qui est inférieure à la profondeur de la première région, la par- tie inférieure ( 19 ")de la première région ( 19 ') demeure du type P+, la région N+ ( 27) comporte également une par- tie périphérique ( 27 ') qui a une limite intérieure qui- coincide pratiquement avec une limite extérieure de la jonction avec la partie inférieure P+ ( 19 ") de la premiè- re région ( 19 '), et la partie intérieure ( 27 ") de la région N+ -( 27) et la partie inférieure P+ ( 19 ") de la première région ( 19 ') forment entre elles une jonction P+N+ enterrée ( 29), et les concentrations en impuretés correspondant aux porteurs majoritaires de part et d'autre de cette jonction P+N+ enterrée ( 29) sont très supérieu- res à la concentration en impuretés de type P le long de la jonction entre la seconde région ( 19 A') et la partie périphérique ( 27 ') de la reégion N+ ( 27), ce qui confine les phénomènes d'avalanche ou d'effet tunnel de type zener de la diode formée par la région N+ ( 27) et les première et seconde régions ( 19 ', 19 A') au -voisinage de la jonction P+N+ enterrée ( 29).