Brevet FR2547955A2 — publié le 19841228

FR 2547955 A2 19841228 FR 8310563 A 19830627 La présente invention concerne un transistor à couche mince et elle porte plus particulièrement sur un transistor à couche mince à semiconducteur ayant une structure qui permet de réduire le courant de fuite entre des régions de source et de drain. Une technique de fabrication d'un transistor à couche mince a fait l'objet récemment d'études plus actives. Cette technique peut être appliquée à de nombreux domaines, comme les panneaux d'affichage à matrice active de type mince, utilisant un substrat isolant économique, les circuits intégrés tridimensionnels dans lesquels un élément actif tel qu'un transistor est formé sur un circuit intégré à semiconducteur, les capteurs d'image économiques et à hautes performances, les dispositifs de mémoire à haute densité, etc. Un but de l'invention est de procurer un transistor à couche mince perfectionné, formé sur un substrat isolant, qui présente un courant de fuite réduit entre les régions de source et de drain. On décrit ci-après un mode de réalisation de l'invention qui consiste en un transistor à couche mince appliqué à un panneau d'affichage à matrice active. Le transistor à couche mince perfectionné de l'invention s'applique a-çartageusement à divers cas autres que celui d'un panneau d'affichage à matrice active. Un panneau d'affichage à matrice active utilisant des transistors à couche mince comprend de façon générale un substrat transparent supérieur, un substrat transparent inférieur sur lequel sont formés des transistors à couche mince et une matière à cristaux liquides qui est enfermée de façon étanche entre eux. Les éléments d'attaque de la matière à cristaux liquides qui sont associés aux électrodes d'attaque de la matière à cristaux liquides sont disposés en une matrice formée par le réseau de transistors à couche mince. Un circuit de sélection externe sélectionne certains des éléments d'attaque de la matière à cristaux liquides et chaque électrode d'attaque associée de la matière à cristaux liquides est excitée pour afficher des lettres, des chiffres ou des dessins donnes. Les figures lal et 1(b) montrent des schémas d'éléments d'attaque de matière à cristaux liquides, comprenant des transistors à couche mince, dans un panneau d'affichage à matrice active. La figure 1(a) montre la disposition des éléments d'attaque de matière à cristaux liquides U, dans la matrice, sur un substrat inférieur sur lequel sont formés des transistors à couche mince. Les éléments d'attaque de matière à cristaux liquides 2 se trouvent dans la matrice, à l'intérieur de la région d'affichage 1. Des signaux de données et des signaux d'horloge sont appliqués aux éléments d'attaque de matière à cristaux liquides 2 par des lignes d'entrée respectives 3 et 4. La figure l(b) est un schéma d:un élément d'attaque de matière à cristaux liquides, 2.La référence 5 désigne un transistor à couche mince destiné à la commutation des données. Il existe un condensateur 6 qui est destiné à mémoriser les signaux de données. Un tel condensateur 6 n'est pas absolument nécessaire si la capacité de la matière à cristaux liquides est suffisamment grande. La référence 7 désigne une cellule à cristaux liquides qui comprend une électrode d'attaque de la matière à cristaux liquides, 7-1, qui est formée en correspondance avec chaque élément d'attaque de matière à cristaux liquides, et un panneau transparent supérieur 7-2. Le transistor à couche mince 5 commande l'application d'une tension de signal de données à la matière à cristaux liquides. Pour obtenir de bonnes performances d'affichage, le transistor à couche mince doit avoir les caractéristiques suivantes (1) Lorsqu'un transistor à couche mince est à l'état conducteur, il doit être capable de fournir un courant suffisant pour charger un condensateur. (2! Lorsqu'un transistor à couche mince est à l'état bloqué, il doit avoir un courant de fuite faible. La condition (1) est une caractéristique obligatoire d un transistor à couche mince, relative à 11 écriture de données dans un condensateur. Du fait que le niveau des performances d'un panneau d'affichage à cristaux liquides dépend du potentiel d'un condensateur, la charge doit être stockée dans le condensateur en une courte durée. En d'autres termes, un transistor à couche mince doit être capable de fournir un courant suffisant pour écrire des données de façon exacte dans un condensateur en un temps très court, La valeur du courant qui circule pour l'écriture des données (qu'on appellera ci-après courant à l'état conducteur) est déterminé conformément à la capacité du condensateur et au temps nécessaire pour écrire les données.Un transistor à couche mince doit donc être formé de façon à fournir un courant à l'état conducteur ayant une valeur suffisante, déterminée en fonction d'un condensateur. La valeur du courant à ltétat conducteur que fait circuler un transistor à couche mince dépend de nombreux facteurs, comme la structure et le processus de fabrication de ce transistor, sa taille (longueur de canal et/ou largeur de canal), la tension appliquée à la grille ou au drain, etc. La condition (2) est une caractéristique obligatoire d'un transistor à couche mince, relative au maintien pendant une longue dur#ée des données écrites dans un condensateur. En général, une fois que des données ont été écrites dans un condensateur, elles doivent être maintenues pendant un temps encore plus long que le temps que prend l'écriture de ces données. La capacité d'un condensateur est habituellement faible, de l'ordre de 1 pF. Par conséquent, la charge correspondant aux données qui est emmagasinée dans un condensateur est faible et peut être affectée aisément par un courant de fuite de faible valeur circulant entre les régions de source et de drain.En d'autres termes, si un courant de fuite apparaît lorsqu un transistor à couche mince passe à l'état non conducteur con appellera ci-après ce courant !courant à l'état non conducteur"), le potentiel du drain au niveau duquel un condensateur est branché au transistor, devient rapidement proche de celui de la source. Il en résulte que les données écrites dans le condensateur ne sont pas conser vées inchangées. On désire donc fortement réduire le courant de fuite entre les régions de source et de drain qui appa ralt lorsqu un transistor à couche mince est à l'état non conducteur.Il est difficile de réduire le courant à l'état non conducteur tout en obtenant un courant suffisant à l'état conducteur. ai on diminue la longueur du canal et on augmente sa largeur, le courant à l!état conducteur d'un transistor à couche mince augmente, mais le courant à l'état non conducteur augmente également. Du fait que le courant à l'état non conducteur provoque la décharge de la charge qui est stockée dans le condensateur, on ne peut pas conserver longtemps dans le condensateur les données qui y sont écrites. Par conséquent, la réduction du courant à l'état non conducteur est un objectif important pour l'amélioration des caractéristiques d'un transistor à couche mince, même pour un transistor à couche mince utilisé dans des dispositifs autres qu'un panneau à matrice active. Par exemple, si un transistor à couche mince est incorporé dans un circuit logique, le courant dans ce transistor à l'état non conducteur produit une augmentation d'un courant parasite qui cir cule lorsque le circuit n'est pas actionne, et si un transist-or à couche mince est utilisé dans un dispositif de mémoire ou un capteur d'image, le courant dans ce transistor à l'état non conducteur est susceptible de produire des erreurs dans le fonctionnement. Un but de l'invention est de faire disparaître i'inconvénient précité du transistor à couche mince classique, et de procurer une structure de transistor à couche mince de type perfectionné, dans laquelle le courant à l'état non conducteur soit fortement réduit. La raison pour laquelle le courant à l'état non conducteur doit être réduit est envisagée ci-dessous en détail en relation avec les dessins annexés. La figure ~ est une coupe montrant la structure d'un type général de transistor à couche mince à canal N formé sur un substrat isolant. La référence 8 désigne un substrat transparent isolant, par exemple en verre ou en quartz. La référence 9 désigne une couche mince de semiconducteur, par exemple du silicium polycristallin. La référence 10 désigne une région de source formée par dopage de la couche mince de semiconducteur par une impureté telle que le phosphore, l'arsenic, etc, et la référence 11 désigne une région de drain qui est formée de la même manière que la région de source 10. La référence 12 désigne un isolant de grille. La référence 13 désigne une électrode de grille. La référence 14 désigne une couche d'isolation.La référence 15 désigne une électrode de source et la référence 16 désigne une électrode de drain. On décrira les caractéristiques typiques d'un transistor à couche mince ayant la structure représentée sur la figure 2, en se référant aux figures 3 et 4 qui sont basées sur des résultats expérimentaux obtenus par les inventeurs. La figure 3 est un graphique montrant des caractéristiques d'un transistor à couche mince dans lequel la longueur de canal L est de 20 Mm et la largeur de canal West de 10 jum. L'axe des abscisses représente la tension de grille par rapport à la source et l'axe des ordonnées représente le courant de drain ID. Le paramètre A, B. C correspond à la tension de drain VDS par rapport à la source.La courbe X la courbe B et la courbe C correspondent aux caractéristiques pour les valeurs respectives suivantes : VDs = 1V, VDS = 4V et VDS = 8v. Comme le montre la figure 3. le courant de drain tombe à une valeur minimale au voisinage de lGR = 0V et s'élève lorsque la valeur absolue de Vcs augmente. lorsque le transistor à couche mince passe de l'état non conducteur à l'état conducteur, le courant de drain ID augmente dans une plage dans laquelle VG est positive. Par conséquent, il est souhaitable que la vitesse d'augmentation du courant de drain lorsque iGS > O soit aussi grande que possible D'autre part, l'augmentation du courant de drain dans la région négative de VGS traduit la dépendanc-e du courant à l'état non conducteur vis-à-vis de la tension de grille. Cette dépendance est une caractéristique défavora- ble du transistor à couche mince. En outre, la valeur de ID varie fortement en fonction de la tension de drain VDS, en particulier dans la région dans laquelle Vos est négative. En d'autres termes, le courant à l'état non conducteur dépend beaucoup plus de VDS que le courant à l'état conducteur. La figure 4 montre la dépendance du courant de drain vis-à-vis de la longueur de canal, dans le cas où la largeur de canal W est de 10 pm et la tension de drain VDS est constante et égale à d V. Le paramètre est la longueur de canal I. La courbe D correspond à la caractéristique du transistor à couche mince lorsque L = 10 um, la courbe E correspond à L = 20 m, la courbe F correspond à L = 40 m et la courbe G correspond à L = 100 m. Comme le montre la figure 4, le courant de drain ID varie en proportion inverse de la longueur de canal L dans une plage dans laquelle VGS est positive.La relation précitée entre le courant et la longueur de canal est en accord avec le principe prouvé dans un transistor à effet de champ métal-oxyde-semiconducteur de type habituel. Cependant, dans la plage dans laquelle la tension de grille est est négative lorsque la valeur absolue de A-Gc augmente, le courant de drain ID dépend de moins en moins de la longueur de canal. Enfin, lorsque VGS est inférieure å environ -8v, la valeur du courant de drain, ctest-à-dire le courant à l'état non conducteur, est constante indépendamment de la longueur de canal. On va maintenant décrire comment se manifeste le courant à l'état non conducteur, en considérant les graphiques des figures 3 et 4. Lorsque V05 = 0V, le courant à l'état non conducteur est déterminé par la résistance inhérente de la couche mince de semiconducteur. En général, lorsqu'une tension de polarisation inverse (-VGS) est appliquée à une grille, la valeur du courant à l'état non conducteur est strictement limitée par la barrière à jonction PN qui est formée entre la couche de source et de drain de type N et la région d'accumulation de type P qui est induite à la surface du semiconducteur.Cependant, le courant de fuite a tendance à circuler aisément dans cette jonction PN dans le cas du silicium polycristallin, du fait que les propriétés des frontières de grains du silicium polycristallin donnent naissance à de nombreux niveaux de pièges dans la couche d'appauvrissement. En être, Lorsqu'on augmente la tension de polarisation inverse, la densité de porteurs dans la région d'accumulation augmente et la couche d'appauvrissement à la jonction PN est rétrécie par cette densité de porteurs accrue. Ce phénomène est la raison principale pour laquelle le courant de fuite circule plus aisément lorsque la tension de polarisation inverse augmente.La dépendance du courant à l'état non conducteur vis-a-vis de la tension de drain s'explique d'une manière identique à celle considérée ci-dessuso lorsque la tension de polarisation de grille est égale à zéro. la dépendance du courant de fuite vis-a-vis de la longueur de canal résulte évidemment de la résistivité en volume inhérente au transistor à couche mince. comme on l'a expliqué précédemment. Cependant, cette dépendance du courant de fuite vis-à-vis de la longueur-de canal devisent faible au point d'être négligeable lorsqu'on augmente la tension de polarisation inverse, du fait que le courant de fuite qui existe à la jonction PN est augmenté, comme on l'a expliqué précédemment. Peu de suggestions ont été faites jusqu'à présent pour réduire le courant à l'état non conducteur, et on n'a pas réalisé de moyens très efficaces pour réduire le courant à l'état non conducteur, en particulier lorsque la tension de grille correspond à une polarisation en sens inverse. Ceci vient du fait qu'il est très difficile de réduire un courant de fuite qui traverse la jonction. Un but de l'invention est de procurer un transistor à couche mince notablement amélioré ayant une caractéristique telle que le courant à l'état non conducteur augmente très peu, même si la grille est polarisée en sens inverse, en réduisant la dépendance du courant à ltétat non conducteur vis-à-vis de la tension de grille#.Conformément à l'invention, N transistors à couche mince élémentaires utilisant une couche mince de semiconducteur et ayant respectivement une électrode de source, une électrode de drain et une élec-# trode de grille, sont connectés en série (N > 2) pour former un seul transistor global , less électrodes situées aux deux extrémités des transistors connectés constituent respectivement l'électrode de source et l'électrode de drain ; les électrodes de grille des N transistors à couche mince élémentaires sont mises en commun ; et la taille du transistor à couche mince de rang i, à partir du côté de l'électrode de source ou du coté de l'électrode de drain, est égale à celle du transistor à couche mince de rang (N-i+l), à partir du coté correspondant (i=t, 2, ..., N). L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation en en se référant aux dessins annexés sur lesquels Les figures 1(a) et t(b) montrent des schémas généraux relatifs à l'utilisation de transistors à couche mince dans un panneau à matrice active. La figure 2 est une coupe montrant la structure gene- raie d'un transistor à couche mince à canal N qui utilise une couche mince de semiconducteur Les figures 3 et 4 sont des graphiques qui montrent des caractéristiques d'un transistor à couche mince classique. La figure 5 est un schéma montrant la structure générale d'un transistor conforme à l'invention. Les figures 6(a) et 6(b) sont des schémas d'un mode de réalîsaLion de l'invention montrant deux transistors à couche mince connectée en série et un seul transistor à couche mince qui leur est équivalent. La figure 7 est un graphique de la relation entre la tension de grille et le courant de drain montrant des caractéristiques d'un tran sistor à couche mince conforme à l'invention, représenté sur les figures 6(a) 6(b). tes figures 8(a) et 8(b) sont des graphiques montrant l'effet de 1 'invention lorsque deux transistors à couche mince ayant des formes différentes sont connectés en série. Les Figures 9(a) et 9(b) correspondent aux Figures 9(a) et 9(b) du document de priorité de la demande japonaise 57-63157 du 15 Avril 1982 versé au dossier de la demande principale 83-04924 du 25 Mars 1983, et elles représentent des graphiques montrant l'effet de la présente inven- tion lorsque trois transistors à couche mince ayant diverses formes sont connectés en série. La figure 5 est un schéma d'un mode de réalisation de l'inven tion. S, D et G désignent respectivement la source, le drain et la grille. N est un entier supérieur ou égal à 2, qui désigne le norttre de transis tors à couche mince collectés en série. On a donné un numéro de référence à chaque transistor à couche mince, en partant du côté de la source. Les grilles de N transistors à couche mince élémentaires sont ,misesçen commun pour former une seule grille. En outre, la taille du transistor à couche mince de rang i (longueur de canal L et largeur de canal W) est égale à celle du transistor à couche mince de rang (N-i+l), avec i=1, 2 ..., N. Ainsi, le premier transistor et le transistor de rang N ont la même taille et le second transistor et le transistor de rang (N-l) ont de façon similaire la même taille. Il en est de même pour les transistors restants.Cette relation est représentée par les formules suivantes I. = I i N-i+1 W. = w 1 = W N-l+l dans lesquelles Li et W. sont respectivement la longueur de i i canal et la largeur de canal du transistor de rang i. Un but de l'ivention est de réaliser un transistor à couche mince ayant d'excellentes caractéristiques, par une structure dans laquelle un ensemble de transistors sont combinés de la manière indiquée ci-dessus. La raison en est indiquée ci-après en relation avec les figures 6(a), 6(b). La figure 6(a) est un schéma qui correspond au cas où N=2 sur la figure 5. Pour simplifier la situation, on expliquera l'invention en considérant à titre d'exemple le cas N=2. S, D et G désignent respectivement la source, le drain et la grille VS, VD, VG et Vx désignent respectivement le potentiel en S, D, G et 1. Des numéros sont affectés aux deux transistors à couche mince.Chaque transistor a la même longueur de canal L et la meme largeur de canal W. La figure 6(b) est un schéma d'un circuit équivalent des transistor de la figure 6(a), dans lequel la longueur de canal est 2L et la largeur de canal est W. La tension de drain VDS1 et la tension de grille VGSE du transistor 1, et la tension de drain VDS2 et la tension de grille VGS2 ##2du transistor 2 peuvent être obtenues par les formules suivantes VDS1 = Vu - V DS A S VGS1 = Vs; V G VDSL VD TJ, VGS2 VG -VX Le potentiel V au point X est déterminé de façon que le courant Il qui circule dans le transistor 1 puisse être égal au courant I2 qui circule dans le transistor 2. La relation entre les potentiels en S, X et D est la suivante VS CVxS VD. Dans un cas-dans lequel la tension VG - VS est supérieure à 0, la tension VD - Vs est divisée et les tensions divisées sont appliquées respectivement aux deux transistors, ce qui tend à réduire le courant de drain. Cependant, du fait que le courant de drain dépend de la longueur de canal, le courant de drain augmente d'autant plus que la longueur de canal est plus courte que celle de la figure 6(b). Il en résulte que la valeur du courant du transistor de la figure 6(a) est égale à celle du transistor de la figure 6(b). Ainsi, la valeur du courant à l'état conducteur ne change pas, même si la longueur de canal est divisée en un nombre quelconque de parties. Au contraire, dans le cas où la tension VG - V5 est inférieure à 0, il ne s'ensuit pas toujours que le courant de drain augmente proportionnellement au raccourcissement de la longueur de canal. Ceci résulte du fait que la dépendance du courant de drain vis-à-vis de la longueur de canal disparaît progressivement lorsque la grille est polarisée en sens inverse, comme le montre la figure 4. Ainsi, lorsqu'on donne une valeur de plus en plus négative à la tension de grille, le courant à l'état non conducteur dépend de moins en moins de la longueur de canal, et la différence de longueur de canal entre le transistor à couche mince de la figure 6(a) et celui de la figure 6(b) ne produit aucun effet sur le courant à l'état non conducteur.Par conséquent, du fait que la tension de drain qui est appliquée à chaque transistor est réduite, le courant à l'état non conducteur est réduit, sur la figure 6(b). Cet effet devient particulièrement important lorsqu'on augmente la tension inverse appliquée à la grille. La théorie des semiconducteurs permet d'expliquer ce qui précède de la manière suivante. Dans le transistor à l'état conducteur, le gradient de potentiel (champ électrique) est presque uniforme de la source au drain, du fait que le canal est formé à la surface de la couche mince de semiconducteur. Par conséquent, le courant de drain ne change pas, quelle que soit l#a façon dont le canal est divisé. Au contraire, dans le transistor à l'état non conducteur, la majeure partie du champ électrique est concentrée dans la jonction PN autour du drain, comme mentionné ci-dessus. l'utilisation de plusieurs transistors à la place d'un seul empoche que le champ électrique ne se concentre fortement dans la jonction PN unique autour du drain, du fait que le champ électrique est réparti dans chacune des jonctions PN d'un ensemble de transistors. Ainsi, le champ électrique est affaibli à chaque jonction PN et on peut réduire le courant de fuite qui traverse une jonction. En second lieu, on décrira ci-après %'effet qui résulte du fait qu'on donne au transistor de rang i une forme identique à celle du transistor de rang (N-i+l) (sur les figures 6(a), 6(b) on donne des formes identiques aux deux transistors). De façon générale, la source et le drain sont symétriques dans un transistor à effet de champ, et ceci est 11 une des caractéristiques importantes. Ainsi, la caractéristique du transistor ne change pas, me me si on échange la source et le drain. Cette caractéristique permet d'utiliser un transistor pour un dispositif tel qu'un élément de commutation d'un panneau à matrice active, dans lequel la source et le drain du transistor sont échangés à tout moment.Dans ce cas, si la caractéristique du transistor, et en particulier la relation entre la tension de grille et le courant de drain à l'état non conducteur (ce qu'on appellera ci-après "caractéristique à l'état non conducteur") varie sous 11 effet de 11 échange de la source et du drain, ceci entraine une variation de la caractéristique de chaque transistor et tend à dégrader davantage les performances du système global. Par conséquent, la caractéristique du transistor doit être constante même si on échange la source et le drain. Pour satisfaire cette exigence, conformément à l'invention, on donne au transistor de rang i une forme identique à celle du transistor de rang (N-i+l). La structure dans laquelle les transistors de rang i et de rang (N-i+l) ont la même taille permet de disposer symétriquement la source et le drain par rapport à la grille dans un transistor global. Par conséquent, la caractéristique du transistor ne change pas, même si on échange la source et le drain. On trouvera ci-après des données expérimentales qui montrent l'effet qui correspond à l'invention. La figure 7 est un graphique qui montre des caractéristiques dun transistor à couche mince conforme à l'in- vention. Il montre des caractéristiques du transistor de la figure 6(a) lorsque Ll=L2-lO m, Wi=W2=10#m. Le transistor est équivalent à celui dont les caractéristiques sont représentées sur la figure 3. Ces données expérimentales ont également été obtenues par les inventeurs.Le paramètre est la tension de drain et la courbe H représente une caractéristique de transistor pour la condition VDS=1Vn la courbe I correspond à la condition VDS=4V et la courbe J correspond à la condition V Comme le montre le graphique, la courbe donnant le courant à ltétat non conducteur, dans une plage dans laquelle V05 est légèrement positive, correspond à celle de la figure 3, tandis que la courbe du courant à l'état non conducteur, dans une plage dans laquelle VGS est négative, diffère notablement de celle de la figure 3 En effet, le courant à l'état état non conducteur est fixé à une valeur faible. Ainsi, conformément à l'invention, le courant à l'état non conducteur est fortement diminué, tout en conservant un courant à l'état conducteur ayant la même valeur que celui que fournit le transistor à couche mince classique. En outre, lorsqu'on calcule la caractéristique de courant à l'état non conducteur du transistor à couche mince de l'invention, en effectuant une simulation sur ordinateur basée sur la caractéristique du transistor classique, on obtient des données qui sont largement en accord avec le graphique de la figure 7. L'invention est applicable à un transistor à couche mince global n'utilisant pas seulement deux transistors à couche mince (N=2), mais également un nombre de transistors à couche mince supérieur ou égal à 3 (N } 3) connectés en série. Lorsqu'on augmente le nombre de transistors à couche mince en série, le courant à l'état non conducteur diminue très~fortement lorsque la tension de drain est élevée. Ceci résulte du fait que la tension de drain qui est appliquée à chaque transistor diminue proportionnellement à l'augmentation du nombre de transistors. Par conséquent, on peut sélectionner le nombre (N) de transistors en fonction de l'utilisation du transistor à couche mince et du niveau de courant à l'état non conducteur qui est exigé.Si on applique un transistor conforme à l' invention à un panneau a matrice active, deu ou trois transistors sont largement suffisants du fait que la tension de drain est en général faible (moins d'environ 10V). Si on utilise le transistor à couche mince pou un circuit logique, on désire avoir un grand nombre de transistors à couche mince connectés en serie pour diminuer le courant a l'état non conducteur. En effet, on applique généralement une tension de grille élevée pour obtenir un courant suffisant à l'état conducteur, et la tension de drain est aussi élevée que la tension de grille. Les figures 8(a) et 8(b) sont des graphiques qui montrent la "caractéristique à llétat non conducteur" pour un transistor global de la figure 6(a), lorsqu'on change de diverses manières la taille de deux transistors à couche mince. La figure 8(a) montre la "caractéristique à l'état non conducteur lorsque la longueur de canal L1 est de 5 m et la largeur de canal W1 est de 10pm dans le transistor i, tandis que la longueur de canal L2 est de 15pm et la largeur de canal W2 est de 1O;1m dans le transistor 2. La figure 8(b) montre la "caractéristique à l'état non conducteur" lorsque les transistors 1 et 2 ont la même forme, c'est-à-dire L1=L2=10 m, Wl=W2=lOpm. La ligne continue sur le graphique représente la "caractéristique à l'état non conducteua dans un cas dans lequel la source et le drain sont placés de la manière représentée sur la figure 6(a).La ligne en pointillés sur le graphique représente la "caractéristique à l'état conducteur" dans un cas dans lequel les positions de la source et du drain sont inversées. Comme le montre la figure 8(a), si la.taille (longueur de canal dans ce cas) des deux transistors est différente, la caractéristique de transistor change notablement lorsqu'on échange la source et le drain. Au contraire, comme le montre la figure 8(b), si les deux transistors ont la même forme, la caractéristique de transistor ne change pas du tout lorsqu'on échange la source et le drain, et les deux courbes, en trait continu et en pointillés, coincident mutuellement de façon parfaite. Ces données montrent l'effet de l'invention en ce qui concerne la longueur de canal dans le cas de deux transistors. On peut prouver de la même manière l'effet de l'invention en ce qui concerne la largeur de canal. Les figures 9(a), (9b) montrent la caractéristique de transistor lorsqu'on fait varier la taille de chaque transistor, dans le cas où trois transistors à couche mince sont connectés en série La figure 9(a) montre la "caractéristique à l'état non conducteur lorsque la longueur de canal Li est de 5 m et la largeur de canal W1 de lOpm dans le transistor 1, la longueur de canal L2 est de 20pm et la largeur de canal W2 est de lOMm dans le transistor 2, et la largeur de canal L3 est de 15pm et la largeur de canal W3 est de 10 m dans le transistor 3.La figure 9(b) montre la "caractéristique à l'état non conducteur" lorsque L1 est de iOpm et W1 est de 10 m dans le transistor 1, L2 est de 20pm et W2 est de lOpm dans le transistor 2, et L3 est de iopm et W3 est de 10 m dans le transistor 3. Une courbe en trait continu représente la "caractéristique à l'état conducteur" lorsque la source et le drain sont disposés d'une certaine façon, et la courbe en pointilles représente la "caractéristique à l'état non conducteur" lorsque la source et le drain sont échangés.Comme le montre la figure 9(a), la caractéristique de transistor change de façon extrêmement forte lorsqu'on échange la source et le drain dans le cas où les tailles (longueur de canal dans ce cas) des transistors 1 et 3 sont différentes. Au contraire, comme le montre la figure 9(b), lorsque la taille des transistors 1 et 3 est la même, la caractéristique de transistor ne change pas du tout lorsqu'on échange la source et le drain (indépendamment de la taille du transistor 2). Les deux courbes en trait continu et en pointillés coïncident mutuellement de façon parfaite. On obtint un résultat similaire lorsque trois transistors ont la même taille. Ces données montrent l'effet de l'invention en ce qui concerne la longueur de canal dans le cas de trois transistors.On peut prouver cet effet de la même manière en ce qui concerne la largeur de canal. Dans les modes de réalisation décrits ici, représentés sur les figures 8(a), 8(b) et 9(a), 9(b), on a utilisé deux ou trois transistors connectés en série pour décrire la possibilité de donner au transistor de rang i une forme identique à celle du transistor de rang (N-i+i). Il est clair que l'invention est applicable à quatre transistors ou plus connectés en série. Comme indiqué ci-dessus et conformément à l'invention, on peut obtenir un transistor à couche mince très amélioré, ayant d'excellentes caractéristiques qui consistent en ce que le courant à l'état non conducteur est extrêmement réduit, sans diminution du courant à l'état conducteur, et en ce que la caractéristique de transistor ne change pas, même si on échange la source et le drain. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. De ce qui précède il convient de noter que parmi les particularités de la présente invention, une importance particulière s'attache aux points suivants (1) N transistors à couche mince sont connectés en série (nu2), les électrodes situées aux deux extrémités des transistors connectés constituent respectivement l'électrode de source et l'électrode de drain, et les électrodes de grille des N transistors à couche mince sont mises en commun. (2) Dans les N transistors à couche mince connectés de la manière indiquée en (1), le transistor à couche mince de rang i, à partir du côté de l'élec- trode de source ou du côté de l'électrode de drain, a une forme identique à celle du transistor à couche mince de rang (N-i+i)1 avec i=l,2,##.N La structure (i) permet de réduire le courant de fuite dans des jonctions PN polarisées en inverse Le courant à l'état non conducteur peut ainsi être extrêmement diminué lorsque la grille est polarisée en sens inverse, dans le cas d'un canal N (en sens direct dans le cas duun canal P) La structure (2) permet d'obtenir une ca ratéristique de transistor inchangée, lorsqugon échange la source et le drain Ceci présente un intérêt particulier dans l'application du transistor à couche mince à une matière d'éléments actifs (dans une matière d'éléments actifs, la source et le drain sont échangés au cours du temps. REVENDICATION Transistor à couche mince formé sur un substrat isolant, caractérise en ce qu'il comprend Ntransistors à couche mince élémentaires, et ces )T transistors à couche mince élémentaires sont connectés en série (N > 2), les électrodes situées aux deu extrémités de ces transistors connectés constituent respectivement l'électrode de source et l'élec ti-ode de drain, les électrodes de grille des N transistors à couche mince élémentaires sont réunies pour former une seule ectrode commune, et le transistor à couche mince de rang i, en comptant à partir du côté de l' électrode de source ou du coté de l' électrode de drain, a une forme identique au transistor de rang (N-i+l), avec i=19 2 ., N.