Brevet FR2543348A1 — publié le 19840928

La présente invention concerne un dispositif de mémoire à semiconducteurs et plus particulièrement les cel- lules fictives d'une mémoire dynamique a accès direct ou aléatoire (DRAM). Dans une mémoire DRAM, l'information est mémo- risée ou stockée dans le condensateur Cs d'une cellule de mémoire sous la forme d'une quantité de charges correspon- dant à l'un ou l'autre des signaux binaires " O " et " 1 t" Un condensateur CDS est utilisé en tant que référence pour dé- tecter si l'information mémorisée est " O " ou 11111 Le conden- sateur CDS constitue une cellule fictive en association avec deux transistors MISFET à canal n Une différence de poten- tiel, qui est produite entre la différence entre lesquanti- tésde charges présentes dans les condensateurs CS et CDS' est aussi faible que-quelques dizaines de m V. Il est souhaitable que les quantités de char- ges CG et CD 3 des condensateurs respectifs satisfassent à la relation suivante: CDS 2 ( 1) Lorsque la relation ( 1) est satisfaite, la dif- férence entre la quantité de charges CDS de la cellule fic- tive et la quantité de charge de la cellule de mémoire du signal " O " est égale à la différence entre la quantité de charges CDS de la cellule fictive et la quantité de char- gesde la cellule de mémoire du signal " 1 " Pour les deux signaux " O " et " 1 ", les marges maximum lors des opérations de lecture des signaux sont atteintes. Lorsque les différences mentionnées ci-dessus entre les quantités de charge sont différentes, la marge de l'un ou de l'autre signal devient étroite Coiirnie dais ce cas la valeur absolue de la quantité des charges stockées est faible, la lecture du signal est sensible à un défaut de fonctionnement, ce qui réduit la fiabilité du disposi- tif à semiconducteurs. La forme de la partie formant condensateur d'une cellule fictive classique 1 est représentée sur la figure 1, annexée à la présente demande La référence 5 désigne des électrodes qui constituent le condensateur CDS de la cellu- le fictive 1 Le condensateur CDS est formé dans une région o il existe une mince pellicule isolante qui est formée à l'intérieur de la région de la surface principale d'un substrat semiconducteur 2 délimité par une pellicule iso- lante 3, et les électrodes 5 du condensateur se recouvrent réciproquement La capacité du condensateur CDS est pro- portionnelle à la surface de recouvrement Etant donné que le condensateur CDS est formé par la combinaison de carrés, il ne se développe aucune fluctuation de la capa- cité du condensateur même lorsque des défauts d'alignement du masque suivant les directions X et Y sont produits. Comme représenté sur la figure 2, annexée à la présente demande, la partie formant condensateur d'une cellule de mémoire 6 est délimitée essentiellement avec la forme d'un pentagone par une pellicule isolante 3 A qui est formée sur le substrat semiconducteur 2 et ce simultanément avec la pellicule isolante 3 Laréférence 5 A désigne une électrode de condensateur qui constitue le condensateur CA de la cellule de mémoire 6 Cette électrode de conden- sateur 5 A est formée en même temps que l'électrode de con- densateur 5 Tout comme dans le cas du condensateur CDS, le condensateur Cs est formé dans une région o une mince pellicule isolante, qui est formée à l'intérieur de la ré- gion délimitée par la pellicule isolante 3 A, et l'électro- de condensateur 5 A se recouvrent réciproquement La capa- cité du condensateur Cs est proportionnelle à la surface de recouvrement La capacité du condensateur Cs est légè- rement affectée par un défaut d'alignement du masque sui- vant la direction Y, tandis que cette capacité varie for- tement dans le cas o il apparaît un défaut d' aligne- ment du masque suivant la direction X. C'est-à-dire que la mémoire DRAM de l'art anté- rieur comporte, dans une microplaquette ou pastille iden- tique, le condensateur CS, dont la capacité ne varie pas sous l'effet d'une variation ou d'un écart de l'alignement du masque intervenant lors du processus de fabrication, et le condensateur CS dont la capacité varie sous l'effet d'un tel défaut d'alignement C'est pourquoi la condition de la relation ( 1) n'est pas satisfaite En outre, les différen- ces des quantités de charges deux signaux " O " et " 1 " lors des opératoires de lecture des signaux deviennent inégales et la marge de l'un ou l'autre des signaux serétrécit Des défauts de fonctionnement sont aptes à se produire lors des opérations de lecture des signaux, ce qui réduit de façon nuisible la fiabilité. Un but de la présente invention est de fournir un dispositif à semiconducteurs de haute fiabilité, qui ne soit-pas affecté par des dispersions dans les conditions de fabrication. Un autre but de la présente invention est de fournir une mémoire DRAM dans laquelle la relation entre le condensateur d'une cellule de mémoire et le-condensa- teur d'une cellule fictive varie fortement par suite de défauts d'alignement du masque lors du processus de fabri- cation. Un autre but de la présente invention est de fournir une mémoire DRAM comportant une cellule fictive dont le condensateur est conformé de telle sorte que le condensateur d'une cellule de mémoire et le condensateur de la cellule fictive sont à tous moments dans une rela- tion ou un rapport fixe. Un autre but de la présente invention est de fournir une mémoire DRAM qui est formée de manière à équi- librer essentiellement la résistance d'une première ligne de transmission de mots pour la commande du transistor MISFET de commutation d'une cellule de mémoire et la ré- sistance d'une seconde ligne de transmission de mots pour la commande du transistor MISFET de commutation d'une cel- lulefictive. Un autre but de la présente invention est de fournir une mémoire DRAM comportant une cellule fictive qui est conformée de telle sorte que les conden- sateurs d'une-cellule de mémoire et de la cellule ficti- ve peuvent être maintenus dans un rapport ou une rela- tion fixe et que les résistances des première et secon- de lignes de transmission de mots peuvent être essentiel- lement équilibrées. Un autre but de la présente invention est de fournir une mémoire DRAM qui permettre d'atteindre les ob- jectifs indiqués ci-dessus, sans aucune réduction de la densité d'intégration. Ce problème est résolu conformément à l'inven- tion à l'aide d'un dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comporte: un substrat semiconducteur, des cellules de mémoire qui sont formées sui- vant des rangées et des colonnes sur ledit substrat semi- conducteur et dont chacune comporte un premier transis- tor MISFET et un premier condensateur branché en série avec ledit premier transistor MISFET, ledit premier conden- sateur possédant des première et seconde électrodes, des cellules fictives qui sont formées sur ledit substrat semiconducteur et dont chacune comporte un second transistor MISFET et un second condensateur branché en série avec ledit second transistor MISFET, ledit second condensateur possédant des troisième et quatrième électrodes et possédant une capacité essen- tiellement égale à la moitié de celle dudit premier con- densateur, des lignes de transmission de bits qui sont formées suivant des colonnes sur ledit substrat semicon- ducteur et qui sont raccordées auxdits premier et second transistors MISFET, des lignes de transmission de mots qui sont formées suivant des lignes sur ledit substrat semicon- ducteur et qui s'étendent suivant une direction inter- sectant lesdites lignes de transmission de bits, et que la valeur de variation d'une surface dudit second condensateur, due à un écart de ladite quatrième électrode par rapport à ladite première élec- trode,est dans un rapport fixe avec une valeur de va- riation d'une surface dudit premier condensateur due a un écart de ladite seconde électrode par rapport à la- dite première électrode. Les objectifs mentionnés ci-dessus ainsi que d'autres objectifs et de nouvelles caractéristiques de la présente invention ressortiront de la description qui va suivre. On peut résumer brièvement comme suit la for- me de réalisation la plus souhaitable de la présente inven- tion Deux cellules fictives sont prévues pour une ligne de transmission de bits Les lignes de transmission de mots servant à la commande des transistors MISFET de com- mutation des cellules fictives respectives s'étendent au- dessus de régions o sont situés les condensateurs de cellules fictives raccordées à une ligne voisine de trans- mission de bits. D'autres caractéristiques et avantages de la dprésenté invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur les- quels:i la figure 1, dont il a déjà été fait mention, est une vue en plan des parties essentielles d'une cellu- le fictive classique; la figure 2, dont il a déjà été fait mention, est une vue en plan des parties essentielles d'une cellu- le de mémoire classique; les figures 3 A et 3 B sont des schémas de prin- cipe permettant d' expliciter le premier principe de la présente invention; la figure 4 est un schéma de principe permet- tant d'expliciter le second principe de la présente inven- tion; la figure 5 est un schéma d'ensemble d'une mé- moire DRAM selon une forme de réalisation de la présente invention; la figure 6 est un schéma équivalent des par- ties essentielles de la mémoire DRAM de la figure 5; les figures 7 et 8 sont des vues en plan des parties essentielles d'une cellule fictive lors des pha- ses opératoires de fabrication de la mémoire DRAM de la figure 5; la figure 9 est une vue en plan des parties essentielles de la cellule fictive de la mémoire DRAM de la figure 5; la figure 10 est une vue en plan des parties essentielles d'une cellule de mémoire de la mémoire DRAM de la figure 5. les figures 11, 13 et 15 sont des vues en plan des parties essentielles de cellules fictives lors de pha- ses opératoires de fabrication, permettant d'expliciter l'agencement de la mémoire DRAM de la figure 5; la figures 12, 14 et 16 sont des vues en plan de parties essentielles de cellules de mémoire lors de pha- ses opératoires permettant d'expliciter l'agencement de la mémoire DRAM de la figure 5; la figure 17 est un graphique servant à expli- citer les effets de la forme de réalisation de la présen- te invention; la figure 18 est la vue en plan des parties essentielles d'une cellule fictive d'une autre forme de réalisation de la présente invention; et la figure 19 est une vue en plan des parties essentielles d'une cellule de mémoire de l'autre forme de réalisation de la présente invention. On va décrire ci-après les formes de-réalisa- tion préférées de l'invention. On va maintenant décrire la raison pour laquel- le la présente invention permet d'éliminer les influences de défauts d'alignement d'un masque lors d'un processus de fabrication, ce qui est l'un des objectifs de la présente invention mentionnés précédemment. Les figures 3 A et 3 B sont des diagrammes permet- tant d'expliciter le premier principe de la présente inven- tion Ce principe réside dans le fait que le rapport des surfaces variant en correspondance avec une valeur identi- que de décalage suivant une direction identique, est rendu égal à 2:1. Les points c et d sont disposés respective- ment sur des droites de base a-a et b-b On considère des droites obliques c-e et d-f qui s'étendent suivant un an- gle O par rapport aux droites a-a et b-b au niveau des points c et d respectivement L'angle est égal à 45 '. On considère un point R sur la droite prédéterminée de base a-a On considère une droite h-h qui recoupe à an- gle droit la droite de base a-a au point g Le point d'intersection entre la droite h-h et la droite oblique c-e est le point i, dont la hauteur par rapport à la droi- te de base a-a est repérée par H On considère un point g situé sur la droite prédéterminée de base b-b, et une droite k-k qui recoupe à angle droit la droite de base b-b au point g et qui est coudé en un point prédéterminé. La droite k-k et la droite oblique b-f se recoupent per- pendiculairement en un point 1, dont la hauteur par rapport à la droite de base b-b est considérée comme étant égale à H/2. On suppose maitnenant que la droite h-h et la droite k-k se sont déplacées, par rapport à leurs positions respectives, de grandeurs ou valeurs égales de décalage ou de déplacement t X, dans une même direction La surface A Sa obtenue par suite du décalage vers la droite h-h est égale a: àSa =t S + ASS =Xx H + 2 SX ( 2) 1 22 Une surface ÈSb obtenue sous l'effet du dépla- cement de la droite k-k est égale à Ls Sb=ÈS +^ S = bx H + d ( 3) 3 4 * 2 4 Le premier terme du membre de droite de la re- lation ( 2) et le premier terme de droite de la relation ( 3), et le second terme du membre de droite de la relation ( 2) et le second terme du membre de droite de la relation ( 3) sont dans les rapports respectifs égaux à 2:1 Par consé- quent la surface à 5 Sa et la surface à Sb peuvent être ré- glées de manière à avoir un rapport entre elles de 2:1, pour les mêmes valeurs de déplacement suivant la direction identique. Les figures 3 A et 3 B illustrent sous la forme d'un modèle les situations provoquées par les fluctuations des valeurs des capacités du condensateur Cs d'une cellule de mémoire et du condensateur CDS d'une cellule fictive respectivement On va décrire ces-détails dans une forme de réalisation. La figure 4 est un schéma de principe permet- tant d'expliciter le second principe de la présente inven- tion Ce principe consiste en ce que, tout comme le pre- mier principe, le rapport des surfaces varie en correspon- dance avec une valeur identique de décalage ou de déplace- ment suivant une même direction est rendu égal à 2:1. En se référant à la figure 4, on considère un point N sur une droite de base prédéterminée m-m et une droite oblique n-o qui s'étend suivant un angle @ par rapprot à la droite m-m à partir du point m L'angle B est égal à 450 On considère un point p situé sur la droite de base prédéterminée m-m et une droite q-q qui re- coupe à angle droit la droite m-m au point p et qui est coudée en un emplacement prédéterminé La droite q-q et la droite oblique n-o se recoupent à angle droit en un point r dont la hauteur par rapport à la droite de base m-m est égale à H En outre, une droite m 1-mi est disposée parallèlement à la droite de base m-m et ce à une hauteur égale à H/2 On considère un point P 1 l sur la droite de base prédéterminée m-m et une droite q 1-q 1 qui recoupe à angle droit la droite de base m-m au niveau du point P 1, et dont le point d'intersection avec la droi- te m 1-m 1 est supposé être un point r 1. On suppose alors que la droite q-q et la droite q 1-q 1 sont déplacées, par rapport à leur position respec- tive,de valcurs égales de décalage ou de déplacement Ax suivant une même direction Une surface ôSm, produit Une surface Sm, provoquée par le déplace- ment de la droite q-q,est égale à: Sm = 55 + b D 6 = bx e H +X ( 4) Une surface Smi produite par le décalage de la droite q 1-q 1 est égale à: 51 = X H ( 5) 4 En supposant ici que la surface Sm 1 soit affectée du signal moins, la somme t St de la surface à Sm et de la surface A Sm 1 est égale à: tSt = N Sm + (-Sm 1) = x H 2 +x ( 6) 1 '2 4 La relation ( 6) est la même que la relation ( 3) explicitée pour le premier principe Par conséquent, la sur- faceb Sa considérée en rapport avec le premier principe et la surface LN St explicitéeen rapport avec le second princi- pe pour des valeurs égales de déplacement suivant la même direction peuvent être réglées de manière à présenter un rapport entre elles égal à 2:1. La figure 4, en rapport avec laquelle on a explicité la variation de surface A St selon ce principe correspond à la figure 3 A considérée précédemment. figure 4 illustre la variation de la valeur de capacité du condensateur CDS d'une cellule fictive et la figure 3 A re- présente la variation de la valeur de la capacité du conden- sateur C 5 de la cellule de mémoire On va expliciter les détails dans une forme de réalisation. On verra ultérieurement la raison pour laquel- le, conformément à la présente invention, une ligne de transmission de mots servant à la commande du transistor MISFET de commutation de la cellule de mémoire et une li- gne de transmission de mots servant à la commande du tran- sistor MISFET de commutation de la cellule fictive possèdent des résistances essentiellement identiques. On va maintenant décrire de façon détaillée les formes de réalisation de l'invention. Sur l'ensemble des dessins, les mêmes parties sont désignées par les mêmes chiffres de référence et l'on n'en donne pas une explication répétée. La figure 5 est un schéma d'ensemble d'une d'une mémoire DRAM réalisée selon une forme de réalisa- tion de la présente invention et illustre la structure ou configuration d'agencement de la mémoire DRAM du type à huit nappes ou ensembles. Huit réseaux M-ARY dans chacun est constitué par une pluralité de cellules de mémoire, sont disposés dans une microplaquette à circuits intégrés, de manière à être isolés les uns par rapport aux autres. Entre les dispositifs de mémoire M-ARY se trouvent disposés un décodeur de colonnes C DCR permet- tant de sélectionner les lignes de transmission de don- nées, et des réseaux de mémoire D-ARY correspondant au réseaux de mémoire M ARY. En outre, un décodeur de colonnes R-DCR ser- vant à sélectionner les lignes de transmission de mots est disposé entre les réseaux de mémoire M-ARY. Dans une position entourée par les décodeurs 254-3348 de colonnes et par les décodeurs de lignes se trouve disposé un commutateur d'inversion de colonnes/lignes C/R-SW. Un amplificateur de détection de lecture SA est disposé à une extrémité de chaque réseau de mémoire M-ARY, qui est distant du décodeur des colonnes C-DCR. Les lignes de transmission de bits s'étendent dans le réseau de mémoire M-ARY suivant la direction d'ac- couplement du décodeur de colonnes C-DCR et de l'amplifi- cateur de lecture SA Les lignes de transmission de mots s'étendent dans le réseau de mémoire M-ARY et dans le ré- seau fictif D-ARY suivant une direction recoupant à angle droit les lignes de transmission de bits Ces lignes de transmission de bits sont raccordées au décodeur de co- lonnes C-DCR et à l'amplificateur de lecture SA, et les lignes de transmission de mots sont raccordées au déco- deur des lignes R-DCR. Dans la partie supérieure de la microplaquet- te à circuits intégrés se trouve disposé un circuit péri- phérique CC qui comporte des tampons d'entrée et de sor- tie des données, différents circuits générateurs de si- * gnaux, un amplificateur principal, un circuit généra- teur de polarisation de substrat, etc. Des plots de connexion P sont disposés à la partie supérieure et dans la partie inférieure de la mi- croplaquette à circuits intégrés. La figure 6 est un schéma équivalent des par- ties essentielles du réseau de mémoire M-ARY et du réseau fictif D-ARY de la mémoire DRAM comportant la structure ou l'agencement de microplaquette de la figure 5 La pré- sente forme de réalisation adopte le type à lignes de transmission de bits repliées, selon lequel deux lignes de transmission de bits s'étendent à partir d'une extré- mité de chaque amplificateur de lecture SA. En se référant à la figure 6, on voit que la ligne de transmission de bits (à savoir un couple de li- gnes de transmission de données complémentaires) BL 1 et BL 2 s'étendent à partir du côté d'extrémité d'un ampli- ficateur de lecture SA en direction du côté de la cellu- le fictive Une pluralité d'autres lignes de transmis- sion de bits s'étendent sur un substrat semiconducteur parallèlement aux lignes de transmission de bits BL 1, BL 2 et sont réalisées sous la forme de colonnes Les li- gnes de transmission de bis BL 1 et BL 2 servent à extrai - re par lecture une information et à l'enregistrer dans des cellules fictives et dans des cellules de mémoire. L'amplificateur de lecture SA sert à amplificer la fai- ble différence de potentiel etnre les lignes de trans- mission de bits BL 1 et BL 2. Les cellules de mémoire de mémoire Mil et M 12 et M 21 et M 22 sont constituées respectivement par des transistors MISFET de commutation (transistors à ef- fet de champ métal-isolant-semiconducteur) Q 11 ' Q 12 ' Q 21 et Q 22 ' et par des condensateurs C Sll' C 512, C 521 et C 522 Un côté d'extrémité (la source ou le drain) du transistor MISFET Q 11 ou Q 12 est raccordé dans la po- sition prédéterminée de la ligne de transmission de bits BL 1 Une extrémité du cpndensateur C 511 ou C 512 est rac- cordée à l'autre côté d'extrémité du transistor MISFET Q 11 l ou Q 12 ' tandis que l'autre extrémité du condensateur est raccordéeà une borne d'alimentation en énergie four- nissant la tension VSS La tension VSS est réglée au po- tentiel de masse qui est un potentiel de référence. Un côté d'extrémité (la source ou le drain) du transis- tor MI-SFET Q 21 et Q 22 est raccordé à la position prédé- terminée de la ligne de transmission de bits BL 2 Une extrémité du condensateur C 521 ou C 522 est raccordée à l'autre côté d'extrémité du transistor MISFET Q 21 ou Q 22; tandis que l'autre extrémité du condensateur est raccor- dée à la borne d'alimentation en énergie fournissant la tension VSS - WL 11, WL 12, WL 21 et WL 22 désignent des lignes de transmission de mots servant à appliquer des tensions aux électrodes de grille G 11, G 12, G 21 et G 22 des tran- sistors MISFET respectifs Q 11 ' Q 12, Q 21 et Q 22 Une plura- lité d'autres lignes de transmission de mots s'étendent sur le substrat semiconducteur parallèlement aux lignes de transmission de mots WL 11, WL 12, etc, et sous la for- me de lignes Les cellules de mémoire sont disposées suivant des lignes et descolonnes en correspondance avec des points d'intersection entre les lignes de transmission de mots et les lignes de transmission de bits. Les cellules fictives D 11 et D 12, D 21 et D 22 sont constituées respectivement par des transistors MISFET de commutation UQ Dll, QD 12 ' QD 21 et QD 22 ' par des conden- sateurs CD 511 ',CD 512, CD 521 et CD 522 possédant une capaci- té d'une valeur égale à la moitié de celle des condensa- teurs O Sll' C 512 ' 0521 et C 522 des cellules de mémoire, et par des transistors MISFET d'effacement QC 11 ' QC 12 ' QC 21 et QC 22 servant à effacer les charges stockées dans les condensateurs CD 511, CD 512, CD 521 et CD 522 Un côté d'ex- trémité (la source ou le drain) du transistor MISFET QD 11 9 u QD 12 est raccordé dans une position prédéterminée de la ligne de transmission de bits BL 1 L'autre extrémité des condensateurs CD 511 ou CD 512 est raccordée à l'autre côté d'extrémité du transistor MISFET QD 11 ou QD 12 ' tan- dis que l'autre extrémité de ce dernier est raccordée à la borne d'alimentation en énergie fournissant la tension VSS Un côté d'extrémité (la source ou le drain) du tran- istor MISFET QD 21 ou QD 22 est raccordé à la position pré- déterminée de la ligne de -transmission de bits BL 2 Une extrémité ou borne des condensateurs CD 521 pour OD 522 est raccordée à l'autre côté d'extrémité ou borne du transis- tor MISFET QD 21 ou QD 22 ' tandis que l'autre extrémité ou borne dudit condensateur est raccordée à la borne d'ali- mentation en énergie fournissant la tension VSS. Les références DWL 11, DWL 12, DWL 21 et DWL 22 dé- 2543348 ' signent des lignes de transmission de mots servant à appli- quer des tensions aux électrodes de grille G Dll, GD 12, GD 21 et GD 22 des transistors MISFET QD 11 ' QD 12 ' QD 21 et QD 22 o Ces lignes de transmission de mots sont disposées sur le substrat semiconducteur en parallèle avec les lignes de transmission de mots précédentes DWL 11, DWL 12, etc et sous la forme de lignes. Une extrémité ou borne du transistor MISFET d'effacement Q Cil' QC 12 ' QC 21 OU QC 22 est branchéeentre le transistor MISFET de commutation Q Dll' QD 12 ' QD 21 ou QD 22 et le condensateur CD 511; CD 512, CD 521 ou CD 522 ' tandis que l'autreextrémité ou borne de ce transistor est reliée à la masse en G L'électrode de grille GC 11, GC 12, GC 21 ou GC 22 du transistor MISFET d'effacement QC 11 ' QC 12 ' QC 21 ou QC 22 est raccordéeà une ligne O d C 11, O d C 12, O d C 21 ou O d C 22 appliquant un signal d'effacement et correspondant à chaque transistor respectif. Conformément à la présente invention, deux cel- lulesfictives D sont prévues pour une ligne de transmission de bits BL Ceci est destiné à éliminer l'influence d'un défaut d'alignement de masque intervenant suivant la même direction que la direction dans laquelle la lignede trans- mission de bits BL s'étend Une mémoire DRAM du type à li- gnes de transmission de bits repliées comporteune cellule de mémoire M, dont la capacité Cs augmente par suite du défaut d'alignement de masqoe suivant la direction de la ligne de transmission de bits, et une cellule de mémoire M dont la capacité CS diminue sous l'effet de ce défaut d'a- lignement de masque Afin demaintenir constantesles rela- tions ou rapports des capacités des deux types de cellu- les de mémoire M et de cellules fictives B, il est prévu deux cellules fictives D pour chaque ligne de transmission de bits. En outre, conformément à la présente invention, la ligne de transmission de mots WL et la lignede transmis- sion de mots DWL possèdent des valeurs de résistance es- sentiellement identiques La résistance de la ligne de transmission de mots WL ou DWL est déterminée non seu- ment par la résistivité des matériau utilisé, mais éga- lement par le nombre de dénivellations ou parties étagées fournies par les couches situées au-dessous de la ligne de transmission de mots WL ou DWL, par exemple une pellicu- le d'isolant de champ-et une électrode de condensateur La résistance dans la partie étagée est supérieure à celle présente dans une région plate La résistance de la ligne de transmission de mots DWL est accrue de manière à être essentiellement égale à la résistance de la ligne de trans- mission de mots DWL A cet effet, le nombre des parties étagées au-dessous de la ligne de transmission de mots DWL est accrue de manière à être égal au nombre des parties étagées au-dessois de la ligne de transmission de mots WL. Lorsque l'on rend égaux les nombres des parties étagées, on exploite les cellules fictives menitonnées ci-dessus et prévues au nombre de deux pour chaque ligne de trans- mission de bits C'est-à-dire que les partiesétagées provoquées par la formation des condensateurs CD 8 des Qellules fictives voisines sont mises à profit Comme cela sera décrit ci-après, les formes de la pellicule d'isolant de champ et de l'électrode du condensateur sont conçues dans ce sens. Les figures 7 et 8 sont des vues en plan mon- trent les partiesessentielles de la cellule fictive lors des phases opératoires de fabrication de la mémoire DRAM de la figure 5 On va expliciter le cas o l'on réalise les cellules fictives sur la base du premier principe et du secondprincipe de la présente invention, indiqués pré- cédemment (ce premier et ce second principes seront dési- gnés ci-après sous le terme de principes de la présente invention). Comme représenté sur la figure 7, on forme une pellicule d'isolant de champ 3 (pellicule de SI 02) sur un substrat semiconducteur en silicium 2, au moyen d'une oxydation thermique sélective de la surface prin- cipale du substrat La partie formant condensateur 4 d'une cellule fictive 2 est conformée de manière à être symétriquement verticale par rapport à une droite de ba- se m-m Un angle e défini entre la droite de base m-m et une droite m-o est égal à 45 La droite de base m-m et la droite m 1 mî sont parallèles et sont distan- tes de H/2 La forme de la partie formant condensateur 4 est semblable à celle de la partie formant condensa- teur d'une cellule de mémoire laréférence 9 désigne une région dans laquelle l'électrode de grille (GD) du tran- sistor MISFET est formée, et la référence 10 désigne une région dans laquelle l'électrode de grille (GC) d'un transistor MISFET d'effacement doit être formée. Après la phase opératoire illustrée sur la figure 7, on forme une électrode de condensateur 5 au- dessus de la partie formant condensateur 4 du substrat semiconducteur, moyennant l'interposition d'une pellicu- le isolante mince comme représenté sur la figure 8 Une partie d'extrémité latérale de l'électrode 5 du condensa- teur, située à proximité de la région 9 pour former l'électrode de grille du transistor MISFET,est enlevée par découpage ou est encochée sur la base du principe de la présente invention Ceci entraîne la formation d'une ligne q-q, coudée en des points u et recoupant à angle droit la droite de base m-m au niveau du point p et in- tersectant à angle droit-les droites obliques n-o au ni- veau des points r La hauteur du point r par rapport à la droite de base n m est réglée à H La position dupoint u peut être réglée de façon variable conformément à la capacité de la cellule de mémoire, au degré de défaut d'alignement du masque, etc. L'autre extrémité latérale (droite q 1-qj) de 254334 '8 l'électrode 5 du condensateur est tenue de recouper à an- gle droit la droite de base m-m et la droite m 1 -m 1 sur la base du principe conforme à la présente invention Le point d'intersection entre les lignes m 1-m 1 et la ligne q 1-q 1 sont les points r. Les figures 9 et 10 sont des vues en plans montrant les parties essentielles de la cellule fictive de la mémoire DRAM dela figure 5 et une vue en plan mon- trant les partiesessentielles de la cellule de mémoire de cette mémoire Unepellicule d'isolant de champ formé sur un substrat semiconducteurdéfinit les formes despar- ties formant condensateur de la cellule fictive et de la cellule de mémoire, c'est-à-dire les formes des électro- des formées par les couches inférieures des condensateurs de la cellule fictive et de la cellule de mémoire (dé- signés ci-après sous le terme de structures sous-jacentes). On va expliciter les fluctuations des capacités de ces condensateurs dans le cas de défauts d'alignement par rap- port aux structures sous-jacentes. La figure 9 représente la cellule fictive 1 qui a été formée sur la base de la figure 8 On suppose que pour l'électrode 5 du condensateur, il est appa- ru un défaut d'enregistrement âx à l'intérieur d'une er- reur admissible sur la droite de base m-m par rapport à la structure sous-jacente de la cellule fictive 1. En appliquant les relations ( 4), ( 5) et ( 6), les surfaces Sm et a Sm 1 entraîénes par le défaut d'alignement de masque x s'écrivent: Sm = 2 Cx H + ( 4-1) 4 t A Sm 1 = 2 ( 6 x)À ( 5-1) La surface A Sm contribue à réduire la capacité, tandis que la surface îSm 1 est prévue à accroître la ca- pacité La surface totale A St devient: e St = -ÈSm + 6 Sm 1 = (x H +) ( 61) La variation de la capacité sous l'effet du 2543348 - défaut d'alignement de masque estproportionnelle à St fourni par la relation ( 6-1). La figure 10 représente la partie du conden- sateurs de la cellule de mémoire 6 qui aété formée dans la région délimitée par la pellicule d'isolant de champ 3 A, sur la base de la figure 3 A. La distance entrelespoints i, qui sont les points d'intersection entre les droites obliques c-e de la cellule de mémoire 6 et la droite h-h délimitant l'électrode 5 A du condensateur, est égaleà 2 H. Les pellicules d'isolant de champ 3 et 3 A et les électrodes 5 et 5 A du condensateurs sont formées res- pectivement de façon simultanée de telle sorte qoel'élec- trode 5 A du condensateur fournit le défaut ou décalage d'alignement de masque Ax sur la droite de base a-a de la même manièrequel'électrode 5 du condensateur. Lorsquela surface Sa produite,-par le dé- faut d'alignement de masse est évaluée au moyen de la relation ( 2), on obtient: t Sa = 2 ( 6 x H + x) ( 2-1) La surface Sa contribue à réduire la capacité de la cel- lulede mémoire 6 Par conséquent, la surface b Sa de la relation ( 2-1) s'écrit: ûSa = ( 2 6 x H +Ax 2) ( 2-2) La variation de la capacité sous l'effet du défaut ou du décalage d'alignement du masque est proportionnelle à /Sa fournb par la relation ( 2-2). Comme cela est indiqué par la relation ( 2-2) et par la relation ( 6-1), compte-tenu de la formation de la cellule fictive 1 et-de la cellule de mémoire 6 sur la base des principes conformes à la présente invention, les valeurs de fluctuation des capacités de la cellule ficti- ve 1 et de la cellule de mémoire 6 imputables aux défauts d'alignement du masque peuvent être à tous moments rendues égales à 1:2 Les valeurs respectives de capacités sont réglées essentiellement par avant à la valeur 1:2 et de même on peut rendre les grandeurs des fluctuations éga- les à 1:2 Par conséquent la relation ( 1) est satisfai- te De ce fait, les valeurs absolues de la différence en- tre la quantité de chargesde la cellule fictivel et la quantité de chargesde la cellule de mémoire 6 pour le signal " O " et la différence entre cette dernière quantité de charge et la quantité de chargesde la cellule de mémoi- re 6 pour le signal " 1 " sont à tous moments égales De cet- te manièreon obtient les marges maximales pour les opéra- tions de lecture des signaux, à la fois pour les signaux " O " et " 1 " Par conséquent, les défauts de fonctionnement lors des opératoires de lecture des signaux peuvent être empê- chés, et la fiabilité de la mémoire DRAM peut être accrue. Les figures 11,13 et 15 sont des vues en plan montrant les partiesessentielles dans lesquelles des cel- lules fictives réalisées lors de phases opératoire de fa- brication sont disposées sur un substrat semiconducteur, et permettant d'expliciter l'agencement des cellules fictives de la mémoire DRAM de la figure 5 Les figures 12, 14 et 16 sont des vues en plan montrant les parties essentielles dans lesquelles des cellules de mémoire réalisées lors de phases opératoires de fabrication sont disposées sur le substrat semiconducteur, et permettant d'expliciter l'agen- cement des cellules de mémoire de la mémoire DRAM de la figure 5 Afin de raccourcir ladescription, on n'a pas re- présenté lespelliculesisolantesentre couches, qui doivent être disposées entre les conducteurs tels que le câblage. Les figures 11 et 12 montrent l'état dans le- quel lespellicules isolantes d'isolant de champ ont été formées dans les régions du réseau fictif et du réseau de mémoire. Comme cela estreprésenté sur la figure 11, une pellicule d'isolant de champ (pellicule de Si O 2) 3 formée sur une surface principale d'un substrat semiconducteur en silicium de type p 2 au moyen d'une oxydation thermique sélective de ce dernier définit des régions servant à former des cellules fictives 1 et des régions servant à constituer des régions de câblage 11 pourle raccor- dement de transistors MISFET QC au potentiel de masse. Les cellules fictives 1 sont disposées, par couples, à des distances ou pas identiques prédéterminés sous la forme de rangées (suivant la direction verticale en regardant la figure) Dans une rangée, les cellules fictives 1 sont dans des sens différents, tandis que dans l'autrerangée,elles possèdent des sens opposés à celui de la première rangée De cette manière, le ré- seau fictif est construit de façon régulière La for- me de la région du substrat semiconducteur devantser- vir d'électrode de couche inférieure du condensateur CDS de chaque cellule fictive 1 est défini parlapelli- cule d'isolant de champ 3. Comme représenté sur la figure 12, des ré- gions destinées à former des cellules de mémoire 6 sont définiespar une pellicule d'isolant de champ 3 A, qui a été formée en même temps que lapellicule d'isolant de ghamp 3 Des cellules de mémoire 6 devant constituer le réseau de mémoire sont disposées par couples dont les formes ont des sens réciproquement opposées Afin d'obtenir une amélioration de la densité d'intégration, les cellules de mémoire 6 voisines suivant la direc- tion de la ligne possèdent des sens alternés La for- me de la région du substrat semiconducteur destiné à former l'électrode de couche inférieure du condensateur Cs de chaque cellule de mémoire 6 est définiepar la pel- licule d'isolant de champ 3 A. Sur les figures 13 et 14, on a représenté l'état dans lequel, après la phase opératoire des figu- res 11 et 12, les électrodes-des condensateurs consti- tués par une couche de silicium polycristallin formant ur première couche conductrice et devant servir d'électro- de de couche supérieuredu condensateur ont été formées. Cdmme est représenté sur la figure 13, on forme les élec- trodes 5 du condensateur qui s'étendent sous la forme de lignes au-dessus des cellules fictives 1 et qui s'éten- dent suivant la même direction de la ligne En ce qui concerne les extrémités latérales de chaque électrodes du condensateur, une extrémité supérieure le côté d'une région 9 formant électrode de grille est réalisée avec une encoche et l'autre extrémité sur le côté d'une ré- gion 10 formant électrode de grille est réaliséesous la forme d'une droite comme cela a été décrit précédemment. L'électrode 5 du condensateur subit un décalage t x sui- vant la direction des lignes de transmission de données, par rapprot à la structure sous-jacente, en raison d'un défaut d'alignement de masque. Au moyen de la même phase opératoire de fabri- cation que celle représentée sur la figure 13, on forme les électrodes 5 A du condensateur sur les parties des cellules de mémoire autres par les parties formant élec- trodes de grille et que les parties 8 de raccordement des lignes de transmission de bits, comme représenté sur la figure 14 De la même manière que pour l'électrode précédente 5 du condensateur, l'électrode 5 A du condensa- teur fait l'objet du décalage Ix par rapport à la struc- ture sous-jacente Une tension V 33 est appliquée aux électrodes 5 et 5 A du condensateur. L'état dans lequel les conducteurs de câbla- ge tels que les lignes de transmission de mots consti- tués par une seconde couche conductrice ont été formés, est représenté sur les figures 15 et 16 Comme représen- té sur la figure 15, la ligne de transmission de mots 12 (DWL 11) et laligne 13 de transmission du signal O dc, qui correspond à la cellule fictive 1 (D 11) sont formés sous la forme d'une ligne De la même manière les lignes de transmission de mots DWL 12, DWL 21 et DWL 22 est les lignes 0 dc 12, O dc 21 et O dc 22 sont formées suivant des lignes Les lignes de transmission de mot DWL 11, DWL 12, DWL 21 et DWL 22 servent respectivement d'électrodes de grille G Dll; GD 12, GD 21 et GD 22 Les lignes Odc 11, O dc 12, O dc 21 et O dc 22 servent respectivement d'électrodes de grille GC 11, GC 12, GC 21 et GC 22. Comme seconde couché conductrice, on utilise du silicium polycristallin, une couche de métal à point de fusion élevé tel que du molybdène, du tungstène, du tantale ou du titane, une couche de siliciure du métal à point de fusion élevé ou une structure à deux couches qui est constituée par la couche de silicium polycristallin et par la couche de métal à point de fusion élevé ou la couche de siliciure du métal à point de fusion élevé la recouvrant. On introduit une impureté dans les régions dudit substrat semiconducteur 2, dans lesquelles les électrodes 5 du condensateur, les lignes de transmission de mots 12, les lignes 13 de transmission des signaux Odc et les pellicules d'isolant de champ 3 ne sont pas formées, de manière à réaliser des régions semiconductrices de type + n+ Par conséquent les cellules fictives 1 sont constituées respectivement par des transistors MISFET Q Bet QC En ou- tre les conducteurs de câblage 11 A(G) constitués par les régions du type N et servant au raccordement des tran- sistors MISFET QC au potentiel de masse sont formés En- suite, on forme les lignes de transmission de bits 14 constituées par de l'aluminium, selon des colonnes et on les raccorde aux cellules fictives par l'intermédiaire de trous de contact 16 La ligne de transmission de bits 14,qui est raccordée aux cellules fictives D et D 12-s est BL 1, tandis que la ligne de transmission de bits 14,qui est raccordée aux cellules fictives D 21 et D 22, est BL 2. Leslignes de transmission de bits sont celles représentées sur la figure 6 Lors de la même phase opératoire de fabri- cation que celle représentée sur la figure 15, on forme la ligne de transmission de mots 15 (WL 11) correspondant à la cellule de mémoire 6 (M 11) sous la forme d'une ligne comme représenté sur la figure 16 De façon analogue les lignes de transmission de mots WL 12, WL 21, et WL 22 sont réalisées sous la forme de lignes Les lignes de transmission de mots WL 11, WL 12, WL 21 et WL 22 servent d'électrodes de grille Gll, G 12, G 21 et G 22 respectivement Ensuite on introduit une impureté dans les régions du substrat semiconducteur 2, dans lesquellesles électrodes 5 A des condensateurs,les lignesde transmission de mots 15 et la pellicule d'iso- lant de champ 3 ne sont pas formées, de manière a réali- + ser des régions semiconductrices de type N Par consé- quent, les cellules de mémoire 6 sont constituées respec- tivement par des transistors M 4 ISFET Q Ensuite, on forme les lignes de transmission de bits 14 suivant des lignes et on les raccordeaux cellules de mémoire 6 parl'inter- médiaire de trous de contact 17 La lignede transmission de bits 14, qui est raccordée aux cellules de mémoire M, et i M 12,est BL 1, tandis quela ligne de transmission de bits 14,qui est raccordée aux cellules de mémoire M 21 et M 22, est BL 2 Les lignes de transmission de bits sont les mêmes que celles représentées sur les figures 15 et 6 et s'éten- dent de façon rectiligne entre l'amplificateur de lecture et les cellules fictives comme représenté sur la figure 6. Dans laprésente forme de réalisation, les ré- * sistancesdes lignes de transmission de mots WL et DWL sont essentiellement équilibrées La raison va en être explicitée en référence aux figures 15 et 16. Les quatre lignes de transmission de bits 14 sur la figure 15 sont les mêmes que celles de la figu- re Ceci est évident lorsque l'on considère les lignes de transmission BL 1 et BL 2 Les lignes de transmission de bitss'étendent de fagon rectiligne dans le réseau de mémoi- re et dans le réseau fictif En d'autres termes, les dis- tances entre les lignes de transmission de Lbits sont tout- à-fait égales sur les figures 15 et 16. On va alors considérer leslignesde transmis- sion de mots WL 11 et DWL 11 Les nombres de parties éta- gées situées au-dessous des lignes de transmission de mots WL 11 et DWL 11 entre les lignes de transmission de bits BL 1 et BL 2 sont identiques Les parties étagées sont formées par des pellicules d'isolant de champ 3, 3 A et par les électrodes 5, 5 A des condensateurs Comme cela est visi- ble sur les figures 15 et 16, quelles que soient les li- gnes de transmission de données WL et DWL que l'on consi- dère, les nombres de parties étagées imputables aux pel- licules d'isolant de champ sous-jacenteset lesnombresdes parties étagées imputables aux électrodes sous-jacentes de des condensateurs sont identiques. Afin de rendre identiquesles nombres des par- ties étagées imputables aux pelliucles d'isolant de champ, la pellicule d'isolant de champ des cellules fictives est agencéecomme représenté sur la figure 11 Afin de rendre identiquelesnombresdes parties étagées imputables aux élec- trodes des condensateurs, les électrodes des condensateurs des cellules fictives sont disposées comme représenté sur la figure 13 De ce point de vue, le fait que la région,qui est voisine suivant la direction d'extension de la ligne de transmission de mots DWL et dans laquelle la pellicu- le d'isolant de champ n'est pas formée, agissent ou non en tant que condensateur CDS, ne concerne pas les par- ties étagées. Un matériau destiné à former laligne de transmission de mots est déposé selon une faible épais- seur dans la partie étagée C'est pourquoi lasurface en coupe transversale de la ligne de transmission de mots diminueet que la résistance devient plus élevée que dans une région plate Ceci est par conséquent impor- tant pour rendre identique lenombre des parties étagées Le fait que la partie étagée soit large ou petite et qu'elle soit très pentue ou en pente douce est également important. Par conséquent lesnombresdes parties étagées doivent être ren- du identiquespour les pellicules d'isolant de champ corres- pondantes et les électrodes des condensateurs. La présente invention est efficace en parti- culier lorsque,en ce qui concerne le matériau de la ligne de transmission de mots,on utilise même partiellement le métal à point de fusion élevé ou un siliciure de ce der- nier Dans la partie étagée, la couche de métal àpoint de fusion élevé devient plus mince quela couche de sili- cium polycristallin Ceci est valable quelles que soient les méthodes de dépôt utilisées L'emploi du silicium polycristallin agit efficacement dans le sens d'une amé- lioration de la fiabilité. La présente invention entraîne un accroisse- ment de la résistance de -la ligne de transmission de mots DWL de l'art antérieur de manière à larendre essentielle- ment identique la résistance de la ligne de transmission de mots WL Cependant la présente invention ne réduit pas la vitesse de fonctionnement en dépit de l'accroissement dela résistance et contribue fortement à améliorer la fia- bilité. Afin d'élargir la marge de lecture de 1 înforma- ticnde la cellule de mémoire, la cellule fictive doit être commandée ou pilotée en retard par rapport à la cellule de mémoire D'autre part, les phénomènes transitoires dans les lignes de transmission de mots WL et DWL sont approxi- matifs Lorsquela résistance de la ligne de transmission de mots DWL est inférieure à celle de la ligne de transmission de mots WL, la cellule fictive est commandée plus tôt que la cellule de mémoire Parconséquent, lorsqoe l'information est au niveau bas (signal" O "),le cadencement de la lectu re est difficile à régler et la marge de lecture se rétré- cit Lorsquel Tinformation est au niveau haut (signal " 1 "), il ne se pose aucun problème Etant donné que les résistan- ce des lignes de transmission de mots WL et DWL sont es- sentiellement identiques, la marge lors de la lecture de l'information peut être élargie et le cadencement de la lecturepeut être aisément réglé. On va décrire le fonctionnement de la mémoire DRAM de la figure 5 en référence aux figures 6,15 et 16. En particulier, on va expliquer comment des opérations de lecture des signaux sont perturbées dans le cas o les électrodes de condensateur on fait l'objet de défauts d'alignement de masque parrapport aux structures sous-ja- centes des cellules fictives et des cellules de mémoire for- nées sur un substrat semiconducteur -identique. Alors lesignal " O " (niveaibas) est enregistré dans la cellule de mémoire 6 (M 11) La tension de OV est appliquée à la ligne de transmission de bits 14 (BL 1) et la tension Vcc est appliquée à une ligm de transmission de mots 15 (WL 11) Alors le transistor MISFET Q 11 est placé à l'état "passant du conducteur", et descharges correspon- dant à la tension de la ligne de transmission debits 14 (BL 1) sont stockées dans la partie formant condensateur 7 (C 11)de la cellule de mémoire 6 (Mil) Simultanément, - lorsque la tension Vcc est appliquée à une lignede trans- mission de mots fictive 12 (DWL 2), le transistcr MISFET QD 22 est placé à l'état "conducteurou passant" et les char- ges correspondant à la tension de la ligne de transmission de bits 14 (BL 2) sont stockées dans la partie formant; con- densateur 4 (CD 22) dela cellule-fictive 1 (D 22) La ten- sion Vc c 5 V est appliquée à _la ligne de transmission de bits BL 2 Dans la cellule fictive 1 et dans la cellu- le de mémoire 6, les électrodes respectives 5 et 5 A des condensateurs font l'objet de défauts d'alignement de mas- que possédant des valeurs égales suivant la même direction à partir de leurs valeurs théoriques, par rapport à la pellicule isolante mince qui est formée dans la région entourée dans la pelliculed'isolant de champ 3 Cepen- dant les valeurs des capacitésde la cellule fictive 1 (D 22) et de la cellule de mémoire 6 (M 11) sont réglées dans un rapport 1:2 à tous momenim Lors de l'opération de lecture du signal "I O "I enregistré dans la cellule de mémoire 6 (M 11),-la tension V, estappliquée aux lignes de transmission de bits'14 (BL 1 et BL 2) et de même la ten- sion Vcc est appliquée à la ligne de transmission de mots 15 (WL 11) Les charges stockées dans la partie formant condensateur 7 (C 11) sont évacuées dans la li- gne de transmission de bits 14 (BL 1) Simutanément la tension Vcc est appliquée à la ligne de transmission de mots 12 (DWL 22) Les charges stockées dans la partie for- mant condensateur 4 (C%) sont évacuées dans la ligne de transmission de bits 14 (BL 2) La faible différence de potentiel entre les lignes de transmission de bits 14 (DL 1 et DL 2) est amplifiée par l'amplificateur de lecture SA, ce qui a pour effet que le signal " O " peut être extrait par lecture. De la mêèe manière, la cellule fictive D correspond à la cellule de mémoire M 12, la cellule fic- tive D 12 correspond à la cellule demémoire M 21, etla cel- lule fictive D 11 correspond à la cellule de mémoire M 22. L'opération de lecture du signal " 1 " (niveau haut) peut être exécutée de façon similaire Les cellules de mémoi- re incluent des cellules de mémoire dans lesquelles la surface;des condensateurs Cs augmente sous l'effet d'un décalage ou défaut d'alignement de masque suivant la di- rection des colonnes (sur les figures 7 à 12, la direc- tion latérale des dessins), et des cellules de mémoire dans lesquelles lesdites surfaces diminuent, Afin de main- tenir à tous moments le rapport des capacités à une va- leur prédéterminée, les cellules fictives incluent de fa- çon correspondante des cellules fictives dont les capaci- tés CDS augmentent par suite d'un défaut d'enregistrement suivant la direction des colonnes et, des cellules ficti- ves dont les capacités diminuent La cellule de mémoire et la cellule fictive possédant la même tendance aux dé- fauts d'alignement sont sélectionnées et sont raccordées a un amplificateur de lecture identique par un couple de lignes de transmission de données (couples de lignes de transmission de données complémentaires) Les cellules fictives sont prévues au nombre de quatre pour chaque am- plificateur de lecture Elles sont disposées comme repré- senté sur la figure de manière à accroître la densité d'intégration, etc. La capacité de la cellule fictive lvarie dans une proportion fixée en correspondance avec la fluctuation de la capacité de la cellule de mémoire, qui est imputée au défaut d'alignement de masque, de telle sorte que les valeurs absolues des faibles différences de potentiel dans toutes les opérations de lecture des signaux devien- nent identiques C'est-à-dire que les marges maximum lors des opérations de lecture des signaux peuvent être obte- nues à tout moment, et qu'il est possible d'empêcher des défauts de fonctionnement lors des opératoires de lectu- re des signaux et d'améliorer la fiabilité de la mémoire DRAM. La figure 17 est un graphique montrant la ma- nière dont les rapports des capacités entre les cellules fictives et les cellules de mémoire varient par suite du défaut d'alignement de masque à l'intérieur d'une erreur admissible ( 1,2 micron) dans la mémoire DRAM conforme a la présente invention et dans les mémoires DRAM de l'art antérieur. L'axe des abscisses représente les valeurs des défauts d'alignement de masque (en microns) des électrodes des condensateurs suivant la direction des colonnes (sur les figures 16 à 17, la direction latérale sur les dessins) par rapport aux structures sous-jacentes des cellules fic- tives et des cellules de mémoire L'axe des ordonnées re- présente en % le degré de fluctuation des rapports des ca- pacités (CD Is/Cs) entre les cellules fictives et les cellu- les de mémoire par suite de défautsd'alignement de masque. Une courbe D-1 concerne les données relatives à la mémoire DRAM conforme à -la présente invention et correspond au cas o aucun défaut d'alignement de masque n'intervient suivant la direction des lignes (la direction verticale sur les des- sins des figures 7 à 16) une courbe D-2 concerne les don- nées relatives à la mémoire DRAM cociforueà la présente in- vention qui correspond au cas o un décalage ou défaut d'alignement de masque d'une valeur de + 1,2 micron s'est développé suivant la direction des lignes Une courbe De 3 concerne les données relatives à la mémoire DRAM de l'art antérieur et correspond au cas o aucun décalage d'aligne- ment de masque n'est intervenu suivant la direction des li- gnes Une courbe D-4 désigne les données concernant les mé- moires DRAM de l'art antérieur et correspond au cas o un décalage d'alignement d'axe de + 1,2 micron s'est déve- loppé suivant la direction des lignes. Conformément à la présente invention, même lors- que le décalage d'alignement de masque suivant la direction des colonnes est intervenu, une valeur fixe est obtenue en ce qui concerne le rapport des capacités entre la cellule fictive et la cellule de mémoire En effet même lorsque des décalages d'alignement de masque suivant la direction des colonnes et la direction des lignes se sont produits, une valeur fixe est obtenue en ce qui concerne le rapport des capacités entre la cellule fictive et la cellule de mémoi- re Ce rapport entre les capacités de la cellule fictive et de la cellule de mémoire dans la mémoire DRAM de l'art antérieur varie fortement par suite du défaut d'alignement de masque suivant la direction descolonnes En particulier 3 o la variation de la capacité dans la partie de l'erreur ma- ximale admissible est manifeste. Les figures 18 et 19 sont des vues en plan des parties essentielles d'une cellule de mémoire et-d'une cel- lule fictive servant à expliciter une autre forme de réali- sation de la présente invention. Comme représenté sur la figure 18, le condensa- teur CDS d'une cellule fictive 1 est délimité par une pelli- cule d'isolant de champ 3 formée par un substrat semiconduc- teur 2 La partie formant condensateur 4 de la cellule fic- tive 1 est carrée La dimension, qui est considérée suivant la direction de la ligne et dont fait saillie une partie servant au raccordement d'une ligne de transmission de bits par rapport à une extrémité de la partie formant condensa- teur 4, et dont fait saillie une région 9 servant à former l'électrode de grille d'un transistor MISFET,est réglée à H, tandis que la dimension qui est comptée suivant la direc- tion des colonnes et dont fait saillie une partie servant au raccordement du potentiel de masse par rapport à l'autre extrémité, et d'une région 12 destin Caà former l'électrode degrille d'un transistor MISFET d'effacement,est réglée à I/2 La référence 5 désigne une électrode de condensateur, qui est disposée de manière à former le condensateur de la cellule fictive 1 Une extrémité latérale de l'électro- de 5 du condensateur est disposée au-dessus de la partie de la région 9 formant électrode de grille du transistor MI' FET tandis que l'autre extrémité latérale est dispo- sée au dessus de la partie de -la région 10 formant élec- trode de grille du transistor MISFET d'effacement A l'in- térieur des parties formant saillie à partir de la partie formaintcondensateur 4, il se produit un accroissement et une réduction d'une surface imputable à un défaut d'alignement de masque. Coin- e représenté sur la figure 19, le conden- sateur C d'une cellule de mémoire 6 est délimité par une pellicule d'isolant de champ 3 A formée sur le substrat se- miconducteur 2 La partie formant condensateur 7 de la cellule de mémoire 6 est pentagonale La dimension, comp- tée suivant la direction des lignes, d'une partie en for- me d'électrode de grille et d'une partie de raccordement de la ligne de transmission de bits; qui font saillie par par rapport à un élément de partie formant condensateur 7, est considéra comme égale à H-i La référence 5 A dési- gne une électrode de condensateur qui est disposée de ma- nière à former le condensateur C 8 de la cellule de mémoi- re 6 et qui s'étend au-dessus de la partie d'un réseau de mémoire, autre que la partie 8 de raccordement de l'élec- trode de grille et de la ligne de transmission de bits. L'électrode 5 A est disposée au-dessus d'une région qui pos- sède la même dimension en largeur que la région devant for- mer la partie 8 de raccordement de l'électtrode de grille et de la ligne de transmission de bits A l'intérieur d'une région définie par les parties parallèles de la pel- licule isolante 3 A, il se produit un accroissement et une diminution d'une surface sous l'effet d'un défaut d'aligne- ment de-masse. Etant donné que la cellule fictive 1 et la cellule de mémoire 6 sontréalisées au moyen des mêmes pha- ses opératoires, les électrodes 5 et 5 A des condensateurs subissent des écarts de déplacement possédant des valeurs égales, suivant une même direction Dans le cas o un défaut d'alignement de masque intervient suivant la direc- tion des lignes (x), le rapport des capacités entre la cel- lule fictive 1 et la-cellule de mémoire 6 devient égale à 1:2 comme cela est visible d'après les figures 18 et 19. De la même manière que dans la forme de réalisation pré- cédentes, la mémoire DRAM permet d'accroître les marges lors d'opératiom de lecture des signaux et permet d'amé - liorer la fiabilité de ces opérations. Conformément à la présente invention, dans le cas o les électrodes des condensateurs ont subi des écarts par rapport à des structures sousjacentes dans une mémoire DRAM, le rapport des capacités d'une cellu- le fictive et d'une cellule de mémoire correspondante peut être maintenu constant Par conséquent on peut ob- tenir les marges maximales lors d'opérations de lecture des signaux C'est pourquoi il est possible de réduire les défauts de fonctionnement lors d'opératior Bde lectu- re des signaux et d'améliorer la fiabilité du dispositif à semiconducteurs. La forme de la structure sous-jacentede la partie de la cellule fictive contribuant à fournir la variation du rapport des capacités est rendu similaire à celle de la structure sous-jacenete de la partie de la cellule fictive contriburant à fournir la variation des rapports des capacités, ce qui a pour effet que même lors- que les électrodes des condensateurs ont fait l'objet de défauts d'alignement de masquepar rapport aux struc- tures sous-jacentes le rapport des capacités entre la > cellule fictive et la cellule de mémoire peut être main- tenu à tous moments constant Un angle-définientre le bord de la structure sous-jacente de la partie de la cellule fictive et contri- burant à fournir la fluctuation du rapport des capaci- tés et celui de l'électrode de ce condensateur, et un angle défini entre le bord de la structure sous-jacente de la partie de la cellule de mémoire contriburant à four- nir la fluctuation du rapport des capacités et celui de l'électrode'de condensateur sont rendus égaux à l'une des valeurs 45 ', 90 Q, 135 , 225 , 2700 et 315 , ce qui a pour effet que même lorsque des électrodes des condensa- teurs ont fait l'objet de défautsd'alignement de masque, le rapport des capacités entre la cellule fictive et la cellule de mémoire peut être maintenu à-tout moment constant. ' Conformément à la présente invention, dans une mémoire DRAM, la résistance d'une ligne de trans- mission de mots pour la commande du transistor MISFET de commutation d'une cellule de mémoire peut être ren- due essentiellement identique à la résistance d'une ligne de transmission de mots servant à la commande du transistor MISFET de commutation d'une cellule fictive. Naturellement la présente invention n'est pas limitée aux formes de réalisation précédentes et au contraire on peut apporter diverses modifications sans pour autant sortir du cadre de l'invention. Dans les formes de réalisation indiquées précédemment, les électrodes de tous lescondensateurs sont constituées par des éléments du substrat semiconducteur définis par des pellicules d'isolant de champ et par une couche de silicium polyeristallin L'électrode du conden- sateur peut êtreréalisée par une couche de silicium poly- cristallin située à un niveau inférieur et par une couche de silicium polycristallin située à un niveau supérieur. Dansle cas de la formation de l'électrode du condensa- teur moyennant l'utilisation des deux couches de sili- çium polycristallin, on peut disposer partiellement le condensateur sur la pellicule disolant de champ et/ou au-dessus de l'électrode de grille du transistor MISFET de commutation On peut parfaitement bien utiliser un conducteur autre que du silicium polycristallin. Le condensateur peut être formé à l'intérieur d'un sillon ou fossé ménagé dans un substrat semiconduc- teur Dans ce cas les électrodes du condensateur sont constituées par la surface principale du substrat semi- conducteur ainsi que par la surface du substrat semicon- ducteur comportant le sillon et par une couche conduc- trice, par exemple une couche de silicium polycristal- lin située au-dessus desditessurfaces. La présente inv Enton est également applicable à une mémoire DRAM du type à lignes ouvertes de transmis- sion de bits La forme du condensateur des cellules fic- tives est réglée-en fonction de la forme du condensateur des cellules de mémoire et de la valeur ou grandeur de fluctuation d'une surface sous l'effet d'un défaut d'ali- gnement de masque Les deux cellules fictives -sont prévues pour une ligne de transmission de bits Les lignes de transmission de mots sont constituées par de l'aluminium et lesnombresdes parties étagées audessous de ces lignes sont rendus identiques Les parties étagées situées au- dessous de la ligne de transmission de mots sont imputa- bles à une pellicule d'isolant de champ, à des électro- des de condensateurs et aux électrodes de grille de transistors grille de commutation Les mêmes parties étagées en des nombres identiques sont présentes sous les lignes de transmission de mots respectives. On comprendra que les dispositionsdécrites ci-dessus sont données simplement à titre d' illustration de 1 ' application des principes de la présente invention. * Les spécialistes de la technique peuvent aisément envisa- ger de nombreux autresagencements qui sont conformes au principe de la présente invention, sans pour autant sor- tir du cadre de cette dernière. REVENDICATIONS 1 Dispositif de mémoire à semiconducteurs, ca- ractérisé en ce qu'il comporte: un substrat semiconducteur ( 2), des cellules de mémoire (M 11, M 12, M 21, M 22) qui sont formées en étant disposées suivant des lignes et des colonnes sur ledit substrat semiconducteur 2) et dont chacune comporte un premier transistor MISFET (Q 11) et un premier condensateur(C 511,o) branché en série avec le- dit premier transistor MISFET et possédant des première et seconde électrodes, des cellules fictives (D 11, D 12 Do P,; D 22) qui sont formées sur ledit substrat semiconducteur ( 2) et dont chacune comporte un second transistor MISFET (QD 11 ) et un second condensateur (CD 51 l) branché en sé- rie avec ledit second transistor MISFET et qui possède des troisième et quatrième électrodes et une capacité éga- le essentiellement à la moitié de celle du premier conden- sateur, des lignes de transmission de bits (BL 1, BL 2, ) qui sont disposées suivant des colonnes sur ledit substrat semiconducteur ( 2) et qui sont raccordées aux- dits premier et second transistors MISFET, des lignes de transmission de mots (WL 11, WL 21 WL 22,) qui sont disposées suivant des lignes sur ledit substrat suivant deslignes sur ledit substrat semiconducteur ( 2) et qui s'étendent suivant une direction intersectant lesdites lignes de transmission de bits, une grandeur de fluctuation d'une surface desdits seconds condensateurs (CDS,) due à un écart de ladite quatrième électrode par rapport à ladite troi- sième électrode étant dans un rapport fixe par rapport à une grandeur de fluctuation d'une surface dudit premier condensateur (CDS) due à un écart de ladite seconde élec- trode par rapport à ladite premier électrode. 2 Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé en ce que la grandeur de variation de la surface dudit second condensaeur (C Dsl,) est essentiellement égale à la moitié de la grandeur de fluctuation de la surface dudit permier condensateur (C Ds, 3 Dispositif de mémoire à semiconducteursselon la revendication 2, caractérisé en ce qu'une forme de ladite troisième-électrode est essentiellement semblable à celle de ladite première électrode. 4 Dispositif de mémoire à semiconducteurs selon la revendication 3, carctérisé en ce que ladite première électrode est constituée par ledit substrat semiconducteur ( 2) et est définie par une pellicule isolante ( 3) formée sur ledit substrat semiconducteur et que ladite seconde électrode est constituée par une couche de silicium poly- cristallin formée par ledit substrat semiconducteur. Dispositif de mémoire à semiconducteursselon larevendication 4, caractérisé en ce que ladite troisième électrode est constituée par ledit substrat semiconducteur ( 2) et est défini par ladite pellicule isolante formée sur ledit substratsemiconducteur et que ladite quatrième électrode est constituée par ladite couche de silicium polycristalin formée au-dessous dudit substrat semicon- ducteur. 6 Dispositif de mémoire à semiconducteurs selon la revendication 3, caractériséen ce qu'un angle, suivant lequel ladite troisième électrode et ladite quatrième élec- trode intersectent un côté dudit second transistor MISFET, estdans un rapport fixe-par-rapport à un angle suivant le- quel ladite première électrode et ladite seconde électrode intersectent un côté dudit premier transistor MISFET. 7 D Ispsitif de mémoire à semiconducteurs selon la revendication 6, caractérisé en ce que l'angle d'inter- section de ladite troisième électrode et de ladite quatriè- me électrode est 90 et que l'angle d'intersection de ladi- te première électrode et de ladite seconde électrode est . 8 Dispositif de mémoire à seiconducteurs selon la revendication 2, caractérisé en ce que chaque ligne de transmission de bits (VL 1,) est raccordée aux deux cel- lules fictives (Dll,). 9 Dispositif de mémoire à semiconducteurs selon la revendication 8, caractérisé en ce que les deux cellules fictives (D 11,) raccordées à chaque ligne de transmis- sion de bits (BL 1, L) comportentledit second condensateur (CD 511,) dans lequel la grandeur de fluactuation de la surface augmente, et ledit second condensateur, dans le- quella grandeur de fluctuation de la surface diminue, sous l'effet de l'écart identique de ladite quatrième électrode par rapport à ladite troisième électrode. Dispositif de mémoire à semiconducteurs selon la revendication 9, caractérisé en ce que lendites premie - re et seconde électrodes sont constituées par ledit substrat semiconducteur ( 3) et sont définies par une pellicule iso- lante formée sur ce substrat, et que lesdites seconde et quatrième électrodes sont constituées par une couche de si- licium polycristallin formée au-dessus dudit substrat semi- conducteur ( 2). 11 Dispositif de mémoire à semiconducteurs carac- térisé en ce qu'il comporte: un substrat semiconducteur ( 2), des cellules de mémoire (M 11, M 12; M 21, m 22) qui sont formées en étant disposées suivant des lignes et des colonnes sur ledit substrat semiconducteur ( 2), et dont chacunecomporte un premier transistor MISFET (Q 11,) et un premier condensateur (C 1 ') branché en série avec ledit troisième transistor MISFET et possédant des premiè- re et seconde électrodes, des cellules fictives (D 11,) qui sont-for- mnées sur ledit substrat semiconducteur ( 2) et dont chacu- ne comporte un second transistor MISFET (Q Dll',) et un second condensateur (C Dsl;,) branché,;en série avec le- di second transistor MISFET et possédant des troisième et quatrième électrodes, des lignes de transmission de bits (BL 1, BL 2,) qui sont formées suivant des colonnes au-dessus dudit subtrat semiconducteur ( 2) et qui sont raccordées auxdits premier et second transistors MISFET, et des lignes de transmission de mots (WL 11, WL 12; WL 21, WL 22) qui sont formées suivant des lignes au-des- sus dudit substrat semiconducteur ( 2) et qui s'étendant sui- vant une direction intersectant lesditeslignes de transmis- sion de bits et qui sont constituées par les première lignes de transmission de mots raccordées auxdits premierstransis- tors MISFET et par des secondes lignes de transmission de mots raccordées auxdits seconds transistors MISFET, lesdites premières et secondes lignes de transmission de mots possé- dant des résistances essentiellement identiques. 12 Dispositif de mémoire à semiconducteurs se- lon la revendication 11, caractérisé en ce que des nombres identiques de parties étagées existent au-dessous desdites premières et secondes lignes de transmission de mots (WL 1, 13 Dispositif de mémoire à semiconducteurs se- lon la revendication 12, caractérisé en ce que essentielle- ment les mêmes parties étagées sont présentes au-dessous desdites premièreset secondes lignes de transmission de mots, en des nombres respectivement identiques. 14 Dispositif de mémoire à semiconducteurs se- lon la revendication 11, caractérisé en ce qu'une partie de chaque première ligne de transmission de mots s'étend au- dessus dudit premier condensateur (Csil,). Dispositif de mémoire à semiconducteurs se- lon la revendication 14, caractérisé en ce que essentielle- ment les mêmes parties étagées que celles existant au-des- sous de chacune desdites premières lignes de transmission de mots ne sont présentes qu'au dessous de chacune desdites secondes lignes de transmission de mots, en des nombres res- pectivement identiques. 16 Dispositif de mémoire à semiconductuers se- lon la revenication 15, caractérisé en ce qu'une couche réa- lisée en même temps que lesdites premièresélectrodes et une couche réalisée en même temps que lesdites secondes élec- trodes sont rpésentes au-dessous desdites secondes lignes de transmission de mots. 17 Dispositif die mémoire à semiconducteurs se- lon la revendication 15, caractérisé en ce qu'une partie de chaque seconde ligne de transmission de mtos s'étend au-des- sus dudit second condensateur (C Ds 11,). 18 Dispositif de mémoire à semiconducteurs se- lon la revendication 17, caractérisé en ce que lesdites pre- mière et troisième électrodee sont des couches formées si- multanément et que lesdites seconde et quatrième électro- des sont des couches formées simultanément. 19 Dispositif de mémoire à semiconductursse- on la relvendication 19, caractérisé en ce que lesdites pre- mière et troisième électrodes sont constituées par ledit substratsemiconducteur ( 2) et que lesditesseconde et qua-z trième électrodes sont cosntituées par des couches de si- liciuu polycristallin. Dispositif de mémoire à semiconducteurs se- lon la relvendication 11, caractérisé en ce que lesdites première et seconde lignes de transmission de mots (WL 11, ) sont cnnstituées en un même matériau. 21 Dispsiiif de mémoire à semiconducteurs se- lon larevendication 20, caractérisé en ce qu'un métal à point de fusion élevé est utilisé au moins comme partie du matériau desdites lignes de transmission de mots. 22 Dispositif de mémoire à semiconducteurs se- 4 o ion la revendication 20, caractérisé en ce qu'un siliciure d'un métal à point de fusion élevé est utilisé pour consti- tuer au moins une partie du matériau desdites lignes de transmissim de mots (WL 11,). 23 Dispositif de mémoire à semiconducteursse- lon la revendication 11, caractérisé en ce que ladite pre- mière électrode est constituée parledit substrat semicon- ducteur ( 2) et est définie par une pellicule isolante for- mée sur ce substrat semiconducteur, que la seconde électro- de est cosntituée par une couche de silicium polycristal- lin formée sur ledit substrat semiconducteur ( 2), qu'une partie de ladite-premièreligne de transmission de mots s'étend sur ledit premier condensateur, et que des parties étagées formées par ladite pellicule isolante et des par- ties étagées formées par ladite couche de silicium poly- cristallin sont présentes au -dessous de ladite première ligne de transmission de mots. 24 Dispositif de mémoire à semiconducteurs se- lon la revendication 23, caractérisé en ce que ladite secon- de électrode est constituée par ledit substrat semiconduc- teur ( 1) et est définie par la pellicule isolante formée eur ce substrat semiconducteur, que la quatrième électrode est constituée par ladite couche de silicium polycristallin formée sur ledit substrat semiconducteur, qu'une partie de ladite seconde ligne de transmission de mots s'étend sur ledit second condensateur et que des parties étagées for- mées par ladite pellicule isolante et des parties étagées formées par ladite couche de silicium polycristallin sont présentes au-dessous de ladite seconde ligne de trans- mission de mots.