Brevet FR2547686A1 — publié le 19841221

La présente invention concerne un système de commutation, et, notamment, dans un tel système, un agencement de bouclage permettant de vérifier les circuits de transmission du système. Les systèmes de commutation sont généralement utilisés pour re5 lier des circuits de transmission de signaux entre des unités périphériques, telles que des appareils téléphoniques, un appareil téléphonique et une ligne, un récepteur audiofréquence, un générateur audiofréquence, etc Un système de ce type comporte un réseau de commutation avec éventuellement plusieurs étages, des circuits d'in10 terface de périphérique, tels que circuits de ligne, circuits interurbains, etc, lesquels sont reliés au réseau de commutation, et un circuit de commande commun Lorsqu'une unité périphérique émet un signal indiquant une demande de service, le circuit de commande commun établit, dans le réseau de commutation, une connexion entre 15 les unités périphériques concernées Les mêmes fonctions générales sont établies que le système fonctionne comme un réseau de commutation spatiale ou comme un réseau de commutation temporelle Les circuits de transmission établis par l'intermédiaire de diverses liaisons commutées spatiales ou temporelles doivent né20 cessaire être établis soit par des composants actifs, soit par des composants passifs Comme ces composants peuvent parfois devenir défectueux, une fonction essentielle de système est de vérifier les circuits de transmission et les commutateurs pour s'assurer que les composants ne sont pas défectueux L'un des procédés utilisés à cette 25 fin est d'établir une boucle de transmission dans le réseau de commutation, et de relier à cette boucle un appareil d'essai permettant d'injecter un signal dans la boucle et de recevoir le signal qui a traversé la boucle afin de la comparer avec le signal émis. Toute différence constatée entre les signaux émis et reçu signifie 30 qu'il existe des défauts dans les circuits de transmission qui constituent la boucle. Le système mentionné ci-dessus nécessite que des boucles soient établies entre les unités périphériques, par l'intermédiaire du réseau de commutation principal afin de procéder à une vérification 35 correcte de chaque circuit de transmission possible Il utilise, par suite, un nombre important de points de croisement dans le réseau de commutation (à la fois des formes spatiales de points de croisement ou leurs équivalents en commutation temporelle) pendant des périodes de temps importantes, et ces points de croisement (ou leurs équivalents temporels), ainsi que les liaisons qui leur sont associées, sont indisponibles au cours de la période de test Ce type de test par bouclage réduit donc fortement la capacité de trafic du système. Le système de test décrit ci-dessus a également été utilisé entre joncteurs et périphériques, plutôt qu'entre périphériques par l'intermédiaire de joncteurs Dans ce cas, une tonalité est injectée du joncteur vers le périphérique, et le signal résultant est reçu 10 dans une unité d'essai Ce type de test se révèle également réduire fortement la capacité de trafic du réseau. Selon une autre méthode de test des réseaux de commutation, notamment dans les systèmes de commutation de signaux MIC ou à modulation par impulsions codées, deux bits de test supplémentaires 15 sont insérés dans chaque message Des messages de test analogues sont transmis par une boucle vers les deux périphériques en communication. On estime que le test par boucle est satisfaisant quand les messages reçus par les périphériques sont les mêmes. Selon cette méthode, le test des boucles de transmission est 20 constant pour toutes communications, ce qui se traduit par un temps total important qui réduit aussi la capacité de trafic du système. La présente invention concerne un procédé et un appareil pour tester un réseau de communication, sans nécessiter d'occuper des boucles de transmission complètes entre périphériques du système pen25 dant des temps relativement longs La présente invention concerne des moyens pour tester des commutateurs individuels (ou leurs équivalents temporels), des boucles entre étages de commutation et le réseau, des boucles complètes entre périphériques, des boucles courtes entre périphériques et leurs unités de commande locales, en résumé, pour tester 30 tout commutateur ou toute boucle, courte ou longue, susceptible d'être utilisé(e) dans le système Il s'agit donc d'un système souple et efficace En outre, comme on utilise une forme unique de système de commutation dans lequel les messages de commande sont commutés et acheminés séparément des messages de communication, les circuits des 35 messages de communication ne sont pas nécessaires pour le transfert des signaux de surpervision de la procédure de test Les tests se font aussi de préférence pendant les temps de disponibilité des commutateurs et des liaisons On a donc un agencement de test d'un système de commutation, dont l'impact sur la capacité de trafic du système est fortement réduit, par rapport à celui des agencements antérieurs, et qui améliore l'aptitude du système à isoler automati5 quement des composants particuliers défectueux, avec un plus grand degré de précision que précédemment. Cet agencement est basé, non seulement sur la structure particulière évoquée ci-dessus, mais aussi sur un réseau distinct et original de commutation, à la fois spatiale et temporelle, permettant des 10 communications, non seulement entre des entrées et des sorties temporelles, mais aussi avec un microprocesseur qui peut être en communication entre un bus et les canaux temporels série MIC en entrée et en sortie du commutateur Un tel commutateur est décrit dans la demande de brevet français n 82 15751 déposée le 10 septembre 1982 15 par la demanderesse et que l'on désignera dans cet exposé par "Commutateur DX". Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description 20 étant faite en relation avec les dessins joints, parmi lesquels: la Fig 1 est le bloc-diagramme d'un système connu, avec agencement de test par bouclage, la Fig 2 est le bloc-diagramme d'un système suivant la présente invention, la Fig 3 est un bloc-diagramme d'un réseau de commutation, à la fois spatiale et temporelle, avec un circuit de base de bouclage, Les Figs 4 A et 4 B sont des diagrammes détaillés du réseau de commutation, à la fois spatiale et temporelle, utilisé dans l'invention, la Fig 4 B se trouvant sur la même planche que les Figs 1, 2 30 et 3, les Figs 5 A et 5 B, ensemble, forment un bloc-diagramme d'un commutateur DX, tel que défini dans la description et utilisé dans la réalisation préférée de la présente invention, la Fig 6 est le blocdiagramme d'une matrice de commutation de 35 circuit utilisée dans la réalisation préférée conforme à l'invention, la Fig 7 est le blocdiagramme d'une matrice de commutation de message, utilisée dans la réalisation préférée conforme à l'invention, et la Fig 8 est un blocdiagramme d'une matrice de commutation de périphérique, utilisée dans la réalisation préférée conforme à l'invention. Le bloc-diagramme de la Fig 1 est celui d'un système connu Ce système se compose d'un circuit de commande commun qui commande une matrice de commutation comportant un ou plusieurs premiers étages 2 A, 2 B, etc, lesquels sont reliés à un deuxième étage 3 par l'intermédiaire de mailles Des périphériques, par exemple des appareils téléphoniques 4, sont reliés aux premiers étages Dans certains types 10 de réseaux connus, des joncteurs (non représentés) sont utilisés pour relier diverses mailles dans le deuxième étage 3 Dans certains cas, des circuits interurbains sont utilisés comme périphériques; ils peuvent également être reliés au deuxième étage 3 par l'intermédiaire d'une matrice de commutation supplémentaire Il existe bien entendu 15 une grande variété de tels systèmes. Dans le système de test connu, un testeur de matrices est reliée au réseau de commutation, par l'intermédiaire d'un joncteur par exemple Le circuit de commande commun 1 établit une boucle de signal 6 (représentée en pointillé) La boucle relie le testeur 5 par 20 l'intermédiaire de commutateurs qui se trouvent dans le deuxième étage 3, de mailles S vers le premier étage 2 B, de commutateurs dans le premier étage 2 B, d'autres mailles vers le deuxième étage 3, de commutateurs dans le premier étage, de mailles vers le deuxième étage 3, et de commutateurs dans ce deuxième étage pour retour vers le 25 testeur Le testeur 5 applique alors une tonalité qui est transmise sur la boucle 6, qui traverse la boucle en passant par tous les points de croisement (commutateurs) et mailles mentionnées ci-dessus, et retourne au testeur 5 Si l'amplitude de tonalité de retour est inférieure à un niveau prédéterminé, ou si elle n'est pas du tout 30 reçu, ou si elle est dégradée d'une façon ou d'une autre, ou encore si elle comporte un signal de courant continu dont les caractéristiques sont hors d'une gamme prédéterminée, le testeur peut établir que le circuit de transmission vérifié est défectueux. L'information de circuit de transmission défectueux est trans35 mise par le testeur 5 (par l'intermédiaire de moyens non représentés), au circuit de commande commun 1 qui doit alors établir un certain nombre de boucles de test différentes analogues à la boucle ci-dessus, et comportant chacune une maille ou un point de croisement particulier, de manière à limiter progressivement le nombre d'éléments vérifiés, et, par suite, à déterminer l'élément défectueux Il est clair que le temps de test est important, de même que le nombre de liaisons et commutateurs utilisés, pour vérifier une boucle et isoler un défaut. Conformément à l'invention, il est possible de tester tant des commutateurs individuels que des boucles aussi longues ou aussi courtes qu'on le souhaite Le système sera décrit associé à un réseau de commutation multiplex temporel MIC, et on peut estimer qu'une fois 10 les principes compris, tout technicien compétent peut adapter ces principes à un réseau de commutation spatiale. Dans le système conforme à l'invention et représenté Fig 2, un processeur de commande 7 est, par l'intermédiaire d'un bus grande vitesse 8, en communication avec deux types de réseaux de commuta15 tion: un réseau de commutation 9 que l'on désigne ci dessous par "commutateur de message" et un réseau de commutation 10 que l'on désigne par "commutateur de circuit" Les deux commutateurs de message et circuit sont reliés, par des mailles série, à un ou plusieurs contrôleurs de périphérique 11 A et 11 B, ces contrôleurs étant reliés 20 aux périphériques 12 A, 12 B, 13, par des unités d'interface périphérique (non représentées) Chaque contrôleur de périphérique comporte un réseau de commutation Pour faciliter la description, on supposera que les périphériques comportent leurs propres unités d'interface. Une unité de service 14 est également reliée au bus 8. Le système qui vient d'être décrit est décrit dans la demande de brevet français No 84 01585, déposée le 31 janvier 1984 par la demanderesse Dans ce système, les signaux de supervision et de commande sont transmis entre le contrôleur de périphérique (ou depuis le périphérique, par le contrôleur de périphérique) et le processeur 30 de commande, par de mailles passant par le commutateur de message 9 et le bus 8 Les signaux réels de communication entre périphérique passent par des circuits établis par des mailles entre un périphérique, le contrôleur du périphérique, le commutateur de circuit 10, un contrôleur de périphérique et le périphérique concerné Dans 35 certains cas, les circuits ne sont établis entre périphériques que par l'intermédiaire d'un seul contrôleur de périphérique, et ne passent pas par le commutateur de circuit 10, par exemple, si un 6 2547686 récepteur de tonalité 13 est relié au même contrôleur de périphérique que l'appareil téléphonique 12 B et doit recevoir des signaux de numérotage de l'appareil téléphonique Mais, si l'appareil téléphonique 12 A est relié à un autre contrôleur périphérique auquel le récepteur 13 n'est pas relié, un circuit de transmission est établi entre l'appareil téléphonique 12 A et le récepteur de tonalité 13, par l'intermédiaire des contrôleurs de périphériques ll A et 11 B, et du commutateur de circuit 10 Les signaux de supervision et de commande pour une demande de service et l'établissement de la connexion sont 10 transférés vers et depuis le processeur de commande 7, par les mailles de message distinctes qui traversent le ou les contrôleur(s) de périphérique, le commutateur de message 9 et la voie 8. Conformément à l'invention, on peut établir des boucles de surpervision locales pouvant avoir en principe n'importe quelle lon15 gueur, pour tester, en principe, n'importe quel commutateur ou n'importe quelle maille dans le système Par exemple, pour tester un circuit de transmission court, entre l'interface de l'appareil téléphonique 12 B et le récepteur audiofréquence 13, passant par le contrôleur périphérique 11 B, le processeur de commande 7 émet des 20 messages de commande par le bus et le commutateur de message 9, vers le contrôleur de périphérique ll B, pour établir une boucle de communication entre l'interface de cet appareil téléphonique et le récepteur audiofréquence 13, par la matrice de commutation (soit la matrice de commutation temporelle) dans le contrôleur de périphérique 11 B, à 25 l'exclusion, dans ce cas, de toute maille vers le commutateur de circuit 10 En outre, un message de test est transmis de l'unité de service 14, par le bus 8, le commutateur de message 9 et le contrôleur de périphérique 11 B vers la boucle, le signal résultant, ayant traversé la boucle, revenant vers l'unité de service 14 par 30 l'intermédiaire du système de maille du commutateur de message venant d'être décrit On peut donc établir et tester, de la sorte, une boucle de transmission courte et isolée. On peut établir et tester de la même manière d'autres formes de boucle Par exemple, le processeur de commande 7 peut envoyer des mes35 sages par le bus 8 et le commutateur de message 9, vers le contrôleur de périphérique 11 A et le commutateur de circuit 10, pour établir une boucle de commutation circuit 16, entre l'interface d'appareil télé- -7 2547686 phonique 12 A et l'interface du récepteur audiofréquence 13, par le contrôleur de périphérique 11 A, le commutateur de circuit 10 et le contrôleur de périphérique ll B Un signal audiofréquence de test est injecté dans la boucle par l'unité de service 14, le signal de retour 5 étant reçu les liaisons message, comme précédemment décrit en se référant à la boucle locale 15 On peut donc établir et tester, de la sorte, une boucle complète ou boucle longue entre interfaces de périphérique. On a évoqué le test de trajets de circuit, mais on remarquera 10 que l'on peut également tester des trajets de commutation de message. On a représenté en 17 une boucle établie pour test de trajets de commutation message Dans cet exemple, une boucle de commutation message est établie depuis le processeur de commande 7, vers l'interface de l'appareil téléphonique 12 A, par le bus 8, le commutateur de 15 message 9 et le contrôleur de périphérique 11 A Un message de commande est injecté dans la boucle par l'unité de service 14 et retourné, pour analyse, par la partie retour de la boucle (liaison duplex). On a représenté à la Fig 3, le commutateur DX 18, précédemment 20 évoqué, utilisé pour la mise en oeuvre de l'invention, et inclus, comme élément de commutation de base, dans le commutateur de message, le commutateur de circuit et les contrôleurs de périphérique Le commutateur lui-même est un commutateur combiné temporel et spatial qui, sous la forme recommandée, comporte huit entrées 19 à trente25 deux voies temporelles et huit sorties 20 à trente-deux voies temporelles Toute voie des lignes d'entrée peut être commutée sur l'une quelconque des voies des lignes de sortie, comme décrit dans la demande de brevet français No 82 15751 mentionnée ci- dessus Ce fonctionnement de base est également décrit dans le brevet US-A- 4 093 30 827 Toutefois, dans la présente invention, l'une des lignes de sortie 20 A est reliée à l'une des lignes d'entrée 19 A, constituant une boucle de retour En conséquence, toute voie des lignes d'entrée 19 peut être reliée à n'importe quelle voie de la ligne de sortie 20 A qui est bouclée en retour sur les lignes d'entrée 19 A, dont toute 35 voie peut être reliée à n'importe quelle voie des lignes de sortie 20 (y compris 20 A). Dans le commutateur DX qui est décrit dans la demande de brevet français No 82 15751 mentionnée ci-dessus et est utilisé dans bette invention, un bus parallèle 21 est monté en interface avec le commutateur, de sorte que les signaux de données en provenance du bus parallèle peuvent être transférés sur toute voie des lignes de sortie 20 (y compris 20 A), et que leurs signaux de données en provenance de toute voie des lignes d'entrée 19 (y compris 19 A) peuvent être reçus sur le bus parallèle 21 Cette structure est assez différente de celle décrite dans le brevet US-A- 4 093 827 précédemment mentionné, et s'adapte à la présente invention. On peut donc voir que des messages de test (soit des signaux MIC provenant de l'unité de service 14) peuvent être reçus sur toute voie de toute ligne d'entrée 19, et être reçus sur un bus parallèle 21, ce bus fonctionnant en interface avec des trajets de transmission de message menant au processeur de commande 7, comme décrit dans la 15 demande de brevet français 84 01585, mentionné ci-dessus De même, tout message de test reçu sur une voie d'entrée peut être acheminé vers la ligne de sortie bouclée 20 A, et vers la ligne d'entrée 19 A, par l'intermédiaire de toute affectation de voie dans le commutateur DX On peut, donc tester un circuit bouclé par l'intermédiaire d'un 20 commutateur DX local. De plus, un message de test peut être reçu sur le bus 21 par le système de mailles de message, 8 tre transféré par l'intermédiaire de toute affectation de voie (enregistrée dans la mémoire du commutateur DX local), être transmis sur la ligne de sortie bouclée 20 A, ramené 25 sur la ligne d'entrée bouclée 19 A, et retourné vers le bus parallèle 21 On peut, de la sorte, tester le commutateur DX 18 lui-même, sans utiliser les voies des lignes d'entrée et de sortie restantes Il est clair que les systèmes antérieurs ne peuvent pas tester une boucle aussi courte, qui n'implique que la matrice de commutation de base ou 30 le réseau lui-même Cette structure et les autres structures à boucle de retour seront mieux comprises à la lecture de la description suivante d'un système dans lequel elles sont utilisées. On remarquera que les commutateurs DX décrits sont utilisés comme élément de commutation dans le commutateur de circuit, le commu35 tateur de message, les contrôleurs de périphérique, etc, et, dans cette invention, acheminent tant les signaux à transmettre que les signaux de test. On a représenté, à la Fig 4 A, de manière plus détaillée, le réseau de commutation de base qui est recommandé et décrit dans la demande de brevet français n 84 01585, mentionné ci-dessus Le processeur de commande principal 7, comporte un contrôleur principal 5 211, constitué par un microcalculateur, qui est relié de manière connue à un bus de commande principal 212 Une mémoire de masse d'enregistrement des données 213 est également reliée au bus 212, ainsi qu'un circuit de transfert des données 210 On suppose connu le fonctionnement d'un microcalculateur pouvant commander le fonctionne10 ment d'un système de commutation. Le contrôleur principal et la mémoire 213 contiennent les programmes et les données, commandent le fonctionnement du système, et gardent en mémoire l'état dans lequel se trouvent les divers éléments du système. Un tampon de communication 214, désigné ci-dessous par "tampon COMRAM" est relié au bus 212, par un bus parallèle à 16 bits Le tampon 214 est constitué en fait par deux tampons indépendants, l'un utilisé par le commutateur de message 203, et l'autre par le commutateur de circuit 204, de manière bidirectionnelle. Le tampon 214 est relié au commutateur de message 203 par un bus parallèle 202 A, à un processeur de commutateur de message 215, à un générateur audiofréquence d'horloge 216, et à une matrice de commutation message 217, dans le commutateur de message 203. Dans la réalisation préférée, la matrice de commutation de mes25 sage 203 comporte jusqu'à trente-deux liaisons de message série bidirectionnelles ( O à 31) qui fonctionnenet à 2048 M Hz Chaque liaison est reliée à un processeur d'un contrôleur de périphérique 205. Le tampon 214 est également relié au commutateur de circuit 204 30 par un bus 202 B, et, notamment, au processeur de commutateur de circuit 218 qui constitue une partie du commutateur de circuit 204. Le commutateur de circuit 204 comporte également un module de commutateur de circuit se composant de quatre parties qui forment une matrice combinée de commutation temporelle et spatiale Chaque module 35 comporte une matrice de commutation 219 à 64 entrées de lignes parallèles et 16 sorties de lignes parallèles, les 64 entrées de ligne étant reliées à un bus local 220, et les 16 sorties de ligne 233 étant reliées à des émetteurs-récepteurs de commutation montés en périphérique Seize lignes de retour 233, depuis les émetteurs-récepteurs de commutation, sont, dans chaque partie, reliées à un multiplexeur 221 dont la sortie est reliée au bus 220 Le processeur du 5 commutateur de circuit 218 est relié au bus de commande 222 à laquelle sont reliés les contrôleurs de matrice 219. Le module de commutateur de circuit peut donc commuter jusqu'à quatre fois les seize liaisons série bidirectionnelles qui sont reliées aux contrôleurs de périphérique 205. Des liaisons série sont reliées aux émetteurs-récepteurs, dans un contrôleur de commutation de périphérique 223 que comporte chaque contrôleur 205 Le contrôleur de commutation de périphérique 223 comporte également des liaisons particulières vers la matrice de commutateur de message, comme précédemment décrit Le contrôleur de 15 commutation de périphérique 223 est également relié à une matrice de commutation de périphérique 226, par un bus 224 de circuit interne à 16 bits 224 et d'un bus de commande 225 La matrice de commutation de périphérique 226 est reliée aux circuits d'interface de commutation de périphérique 227, aux bornes O à 23 desquelles sont reliés les 20 unités périphériques. Le contrôleur de commutation de périphérique 223 est représenté plus en détail à la Fig 4 B Les liaisons 233 vers les modules de commutateur de circuit sont reliées aux émetteurs-récepteurs symétriques 228 A ces émetteurs-récepteurs symétriques 228 sont également 25 reliées les liaisons 234 vers la matrice de commutateur de message 217, ainsi qu'une ligne de réception de l'impulsion de trame FP et une ligne d'horloge C 244 Ces deux dernières lignes sont également reliées à d'autres composants du contrôleur de périphérique Les émetteurs-récepteurs symétriques 228 sont reliés à un microprocesseur 30 de commutation de périphérique 229 qui est relié au bus de commande 225 Ils sont également reliés au bus 224 vers la matrice de commutation de périphérique Un expanseur de commutateur de périphérique 232 est relié aux émetteurs-récepteurs symétriques et au bus de commande ainsi qu'aux deux lignes d'impulsion de trame FP-1 et 35 d'horloge. Avant de poursuivre, il sera utile de décrire brièvement le commutateur de base temporel et spatial dit "commutateur DX" Ce commutateur est entièrement décrit dans la demande de brevet français n 82 15751, déjà citée, à laquelle le lecteur pourra se reporter On a représenté aux Figs 5 A et 5 B le schéma du commutateur DX. A la Fig 5 A, des lignes d'entrée, portant des signaux d'entrée multiplexés dans le temps, en fait huit lignes d'entrée portant les références PCMINO à PCMIN 7, sont reliées à un manipulateur de données d'entrée, lequel est représenté en deux parties 101 A et 101 B Les données de chaque ligne d'entrée sont reçues en format série, chaque séquence temporelle de données étant divissée en trames, chaque trame 10 étant diviée en trente-deux canaux, et chaque canal étant divisé en huit bits qui constituent un mot Dans les manipulateurs 10 l A et l O 1 B, les signaux d'entrée sont mis sous forme parallèle Les séquences résultantes de signaux sont, par l'intermédiaire d'une liaison parallèle à huit bits de chaque manipulateur, transférées à l'entrée 15 de données D des deux parties correspondantes 102 A et 102 B d'une mémoire de données portant la référence 102 La synchronisation de l'enregistrement de ces données dans la mémoire de données 102 A-102 B est commandés par des circuits logiques de commande d'écriture, le fil SDMW et le fil d'horloge C 244 Ces deux fils assurent le 20 transfert des signaux de synchronisation formés par le générateur de synchronisation 118, Fig 2 D La partie mémoire peut, bien entendu, être combinée, de même que les parties de le manipulateur d'entrée et les circuits logiques de commande d'écriture La mémoire de données, dans l'exemple représenté, est une mémoire de 258 x 8 bits, pour 25 l'enregistrement d'une trame provenant de chacune des huit lignes d'entrée qui transmettent les signaux binaires de données à 2048 M Hz. Le port de sortie Q de la mémoire de données 102 est, par une liaison parallèle à 8 bits et des circuits décrits ultérieurement, relié à un manipulateur de données de sortie 104 qui effectue une 30 conversion parallèle/série Le manipulateur 104 fonctionne sous la dépendance de signaux d'horloge d'entrée et de sortie I/PCLK et O/PCLK, et de signaux de synchronisation de chargement O/PLD. Des fils de sortie parallèle sur 8 bits sont reliés à des commutateurs à trois états 106, en nombre correspondant, dont les 35 sorties sont reliées à un groupe de huit fils de sortie PCMOUTO à PCMOUT 7, chaque fil assurant le transfert de signaux de sortie multiplexés dans le temps. Une mémoire de liaison de 256 x 11 bits, comportant une partie à 8 bits 107 A et une partie à 3 bits 107 B, a ses bornes d'entrée D de données parallèles à 8 bits D reliées à une interface de contrôleur 117, Fig 2, par une ligne CD ( 7 à 0), pour constituer une source de données, laquelle est reliée à un contrôleur de microprocesseur (non représenté) Les huit entrées d'adresse parallèles AD de la mémoire de connexion sont reliées à la sortie d'un multiplexeur 2:1 108 qui comporte deux entrées parallèles à 8 bits L'une des entrées est divisée en deux groupes, l'un pour recevoir les adresses sur cinq 10 lignes parallèles CAR 2 à CARO, afin d'assurer la liaison vers le contrôleur de microprocesseur par l'interface de contrôleur 117. L'autre entrée parallèle à 8 bits est reliée à une source de synchronisation par l'intermédiaire des conducteurs CMRAC 7 à CMRACO, Les circuits logiques de commande d'écriture 109 A et 109 B ont leurs 15sorties reliées aux fils d'écriture W des parties de mémoire de connexion correspondantes 107 A et 107 B, et reçoivent en entrée les signaux de synchronisation CMLBW, SCR/i et CLK 244. Les 8 et 3 fils de sortie parallèles, venant des sorties Q des parties 107 A et 107 B de la mémoire de connexion, sont reliés aux 20 entrées de données de deux registres de données correspondants 110 A et 11 OB de mémoire de connexion Les fils de sortie des parties 107 A et 107 B sont également reliés aux entrées CMD 7 à CMDO et CMD 10 à CMD 8 d'une interface de contrôleur qui est reliée au contrôleur de microprocesseur. Une sortie à 8 bits du registre de données 11 OA de la mémoire de connexion est reliée aux entrées parallèles à 8 bits correspondantes des multiplexeurs 110 et 111 La deuxième entrée à 8 bits du multiplexeur 110 est reliée à la sortie de la mémoire de données 102, et la sortie parallèle à 8 bits de ce multiplexeur 110 est reliée à 30 l'entrée du manipulateur de données de sortie 104 pour conversion série/parallèle Sept des huit bits parallèles du multiplexeur 111 sont transférés sur l'entrée d'adresse AD de la mémoire de données 102, le huitième bit étant transféré sur l'entrée de validation de sortie, par l'intermédiaire d'un inverseur 119 Une deuxième entrée 35 de huit bits parallèles du multiplexeur 111 est reliée à la sortie d'adresse A 4 à AO et à la sortie d'adresse de mémoire CAR 2 à CARO de l'interface de contrôleur 117 En outre, une troisième entrée de sept bits parallèles est reliée au générateur de synchronisation 118, par le conducteur DMWAC 6 à DMWACO. Les bits de sortie 8 à 10 du registre de données 110 B de la mémoire de connexion sont transférés à l'entrée à trois bits parallè5 les CMDRO 10 de la porte OU 112 Une deuxième entrée de la porte OU 112 est reliée à un fil CAR 7 venant de l'interface de contrôleur 117 La sortie de la porte OU 112 est reliée à la partie d'entrée de sélection du multiplexeur 110, de sorte que l'une ou l'autre des deux entrées du multiplexeur peut être sélectionnée. Les fils de sortie de la partie 110 OB du registre de données de la mémoire de liaison, qui transfèrent les bits 8 et 9, sont reliés à l'entrée d'un registre de resynchronisation 113 Les bits sont transférés au circuit logique 120, et un seul fil de sortie de bit est relié à l'entrée du convertisseur série/parallèle 114 Le fil de 15 -sortie de bit 9 du registre de resynchronisation 113, référencé XC, est utilisable pour la commande d'un circuit extérieur Les conducteurs CAR 6 et CAR 5 provenant de l'interface de contrôleur 117 sont reliés au circuit logique. Les bits série sur le fil de sortie du registre de données 110 20 de la mémoire de liaison sont convertis en bits parallèles dans le convertisseur série/parallèle 114, et sont transférés sous forme de huit bits parallèles, de la sortie du convertisseur 114 vers un registre de commande de sortie 115 Les fils de sortie CDC 7 à CDCO du registre 115, qui transfèrent les signaux de commande de sortie, sont 25 reliés aux entrées correspondantes d'un circuit logique de commande de validation de sortie 116, avec un fil d'entrée de validation de commande de sortie ODE, qui peut être relié à des circuits extérieurs permettant de commander, depuis l'extérieur, le passage dans un état déterminé du circuit de commande de sortie trois états Les fils de 30 sortie du circuit logique 116 sont reliés aux entrées de commande des circuits de commande à trois états 106. Le circuit d'interface de contrôleur de microprocesseur 117, Fig 5 B, est monté en interface avec le circuit qui vient d'être décrit, avec un contrôleur de microprocesseur (non représenté), par 35 des fils E, R/W, MR, CE, des fils de bus d'adresse A 5 à AO et des fils de bus de données D 7 à DO les entrées de l'interface de contrôleur 117 sont formés par les fils de lecture de mémoire de données DMD 7 à DMDO, et les onze fils de lecture de mémoire de liaison CMD 7 à CMDO et CMD 10 à CMD 8 Les sorties de l'interface de contrôleur 117 sont formées par les fils de validation d'écriture, de niveaux bas et haut, de la mémoire de liaison à contrôleur unique 5 individuel, CCMLBW et CCMHBW, par les cinq fils de bits d'adresse A 4 à AO, par les fils de bits de registre d'adresse de contrôleur CAR 2 à CARO, par les fils de registre d'adresse de contrôleur 7 à 5, définissant les adresses des mémoires de liaison et de données, et par huit fils CD 7 à CDO définissant les données d'entrée de la 10 mémoire de liaison. En fonctionnement, les signaux d'entrée sont reçus sur les fils PCMINO à PCMIN 7, et sont convertis en format parallèle dans le convertisseur série/parallèle du manipulateur de données d'entrées 101 A-l O 1 B Les données parallèles sont alors enegistrées dans une 15 mémoire de conversion correspondant à la mémoire de données 102 Une mémoire d'adresse, constituée par la mémoire de liaison 107, permet d'enregistrer les adresses de mots de données devant être lus pour transfert à un convertisseur parallèle/série correspondant au manipulateur de données 104, et sortie directe sur les lignes de sortie 20 PCMOUTO à PCMOUT 7. Comme précédemment mentionné, le circuit effectue donc une commutation combinée temporelle spatiale. Un contrôleur de microprocesseur a, à la fois, accès en lecture à la mémoire de données 102, et accès en lecture et écriture à la 25 mémoire de liaison 107 Par conséquent, la mémoire de données 102 permet d'enregistrer une trame de mots de huit bits reçus sur les huit liaisons série, et une partie quelconque de ces données peut être lue par le contrôleur de microprocesseur Cela est dû au fait que la sortie de la mémoire de données 102 est reliée à l'entrée de 30 l'interface de contrôleur 117, par les fils de sortie DMD( 7 à 0) de ladite mémoire 102 Donc, les signaux de données transmis sur les lignes d'entrée MIC peuvent être lus par le contrôleur de microprocesseur. Le contrôleur de microprocesseur permet les enregistrements 35 dans la mémoire de liaison 107, par les fils de données CD 7 à CDO, aux adresses spécifiées sur les fils A 4 à AO et CAR 2 à CARO, lesquels sont reliés au multiplexeur 108, ainsi que la lecture du contenu de la mémoire de liaison, par les fils CMD 7 à CMDO, lesquels sont connectés entre la sortie de la mémoire de liaison 107 A et les entrées correspondantes de l'interface de contrôleur 117. Les enregistrements peuvent aussi se faire directement, depuis le microprocesseur, par les fils de sortie MICOUTO à MICOUT 7, comme suit Les signaux en provenance de la mémoire de liaison sont temporairement enregistrés dans les parties 110 A et ll OB du registre de données Les huit bits les plus significatifs en sortie du registre de données 110 OA de la mémoire de liaison, CMDR 7 à CMDRO, 10 sont transférés sur l'une des bornes d'entrée parallèles du multiplexeur 110, les bits de sortie de la mémoire de données 102 étant transférés sur l'autre borne d'entrée Le bit 10 du registre de données 11 OB, avec le bit du fil CAR 7 du contrôleur de microprocesseur, définit quel est celui des deux groupes d'entrée du multiple15 xeur 110 qui doit être transféré au manipulateur de données de sortie 104 et sur les fils de sortie MIC Par suite, le contrôleur de microprocesseur peut substituer ses propres signaux aux mots MIC en provenance de la mémoire de données 102, sur les fils de sortie. Comme précédemment mentionné, lorsque de tels signaux sont 20 enregistrés dans la mémoire de données 102, à partir d'une précédente matrice de commutation analogue, soit des signaux vocaux à modulation par impulsions codées, soit des signaux de données, ces signaux peuvent être lus par les fils DMD 7 à DMDO, en sortie de la mémoire de données 102, et transférés directement au microprocesseur local par 25 l'interface de contrôleur 117 La présente invention facilite donc les communications de contrôleur à contrôleur. Les signaux enregistrés dans la mémoire de données 102 sont normalement indiqués par des adresses spécifiées par des signaux enregistrés dans la mémoire de liaison 107 A, et qui sont transférés à 30 SO l'entrée du multiplexeur 111, par le registre de données 11 OA de la mémoire de liaison et des fils parallèles 8 bits CMDR 7 à CMDRO En outre, le microprocesseur peut diriger des mots de substitution spécifiques en sortie de la mémoire de données 102, par des fils d'adresse de mémoire CAR 2 à CARO et A 4 à AO, pour transfert au 35 multiplexeur 111 Une troisième source de signaux pour le multiplexeur 111 lui est reliée par le fil DMWAC 6 à DMWACO relié par ailleurs au générateur de synchronisation 118, Fig 2 D. 16 2547686 Le microprocesseur commande l'enregistrement de mots -de onze bits bits O à 10 dans les parties 107 A et 107 B de la mémoire de liaison, aux adresses spécifiées sur les fils CAR 2 à CARO et A 4 à AO, et aux moments spécifiés par les circuits logiques de commande d'écriture 109 A et 109 B qui transmettent des commandes d'écriture à la mémoire associée le bit O de la mémoire de liaison est utilisé pour sélectionner, soit la mémoire de données, soit les bits 7 à O de la mémoire de liaison comme source de mots de huit bits à transmettre sur les liaisons de sortie série. Selon l'état du bit 10, soit les bits 7 à O forment le mot à transmettre vers le manipulateur de données de sortie, par les fils CMDR 7 à CMDRO et du multiplexeur 110, soit les bits 7 à O permettent la sélection de l'un des 256 mots de 8 bits enregistrés dans la. mémoire de données, pour transmission sur les liaisons de sortie 15 correspondantes et pendant le temps de voie correspondant Comme précédemment décrit, le bit 10 est transmis par la porte OU 112, ce qui modifie l'état du multiplexeur 110, définissant la source particulière de données qui est validée pour transfert vers le manipulateur de données de sortie 104. Le bit 9 de la mémoire de liaison est utilisé pour commander un circuit extérieur Ce bit est reçu de la partie ll OB du registre de données de la mémoire de liaison et sa phase est corrigée dans le registre de resynchronisation 113 en fonction du signal d'horloge C 488 Puis il est transmis sur le fil MC pour commande du circuit 25 extérieur. Le bit est transmis de la partie 11 OB du registre de données de la mémoire de liaison, par le registre de resynchronisation 113, par le circuit logique 120, vers le convertisseur série/parallèle 114, dans lequel les bits série sont mis sous forme de huit bits 30 parallèles, enregistrés dans le registre de commande de sortie 115. Le signal de sortie est transféré au circuit logique de commande de validation de sortie 116, puis aux portes des circuits de sortie à trois états 106 Sont donc spécifiés les conditions de transmission et d'impédance de sortie des circuits à trois états, pour les 35 liaisons de sortie correspondantes. Lorsque le bit 10 est à 0, les bits 7 à O de la mémoire de liaison spécifient quel est le mot de la mémoire de données qui doit 17 2547686 être transmis sur la liaison de sortie correspondant à l'emplacement de la mémoire de liaison, pendant le temps de voie correspondant à l'emplacement de la mémoire de liaison Donc, lorsque le bit 10 est à O, les bits 7 à O constituent un signal d'adresse qui est transmis par les fils CMDR 7 à CMDRO et le multiplexeur 111, à l'entrée AD de la mémoire de données 102. Lorsque le bit 10 est à 1, les bits 7 à O de la mémoire de liaison constituent le mot de données qui doit être transmis sur la liaison de sortie série correspondant à l'emplacement de la mémoire 10 de liaison, pendant le temps de voie correspondant à l'emplacement de la mémoire de liaison Ce mot est transmis par le multiplexeur 110 comme précédemment décrit. Le contrôleur de microprocesseur commande donc des opérations de lecture dans la mémoire de données sans se soucier de la trame, de 15 la voie, de la synchronisation et de la conversion série/parallèle. En commandant des opérations d'écriture dans la mémoire de liaison, le contrôleur de microprocesseur peut transmettre des mots de données par les liaisons de sortie série, sans se soucier de la synchronisation et de la conversion parallèle/série. Par suite, il est clair que le commutateur DX peut commuter des signaux entre les voies entrantes, sur l'une quelconque des lignes entrantes et sortantes, il peut également transmettre des données à un microprocesseur, ou recevoir des données d'un microprocesseur, ainsi que les transférer sur l'une quelconque des voies de sortie En 25 outre, le microprocesseur peut contrôler les trajets de commutation dans le commutateur DX Le commutateur DX peut également contrôler ou transmettre des données, à destination d'un autre dispositif, par le fil XC Le commutateur DX constitue un circuit intégré sur une seule puce. La mise en oeuvre de l'invention est facilitée par la possibilité de transmettre des données dans deux sens, par les entrées parallèles du commutateur DX et de l'une quelconque des entrées et sorties série, lesquelles peuvent être chacune ramenées vers l'une quelconque des entrées. On décrira notamment en se reportant aux Figs 6, 7 et 8 le fonctionnement d'un système préféré utilisant la présente invention. On a supposé, à la Fig 8, qu'un circuit d'interface de périphérique comporte a la fois des circuits ou trajets pour signaux d'information MIC et des circuits vers des contrôleurs d'interface de périphérique ou des contrôleurs du périphérique lui-même Il y a donc des liaisons de données bidirectionnelles spécialisées DATAINO à DATAIN 7, DATAIN 16 à DATAIN 23, DATAOUT 8 à DATAOUT 15, DATAOUT 16 à 5 DATAOUT 23 reliées aux contrôleurs d'interface de périphérique, et des liaisons de transmission de signaux bidirectionnelles PCSO à PC 57, PC 58 à PC 515, PC 516 à PC 523, CCSO à CC 57, CC 58 à CC 515 et CC 516 à CC 523, lesquelles sont reliées aux bornes de transmission d'information MIC des circuits d'interface de périphérique La matrice de 10 commutation de périphérique, décrite ci-dessous, assure la concentration du trafic, à partir de quarante-huit liaisons bidirectionnelles MIC de trente-deux voies, côté périphériques, vers huit ou seize liaisons bidirectionnelles de trente-deux canaux menant au commutateur de circuit. Le processeur de commutation de périphérique 229, Fig 4 B, est en communication avec le bus de commande 225 qui, à la Fig 8, comporte les fils de données DO à D 7, les fils d'adresse A 1 à A O l, ainsi que les fils C 244, FP-LBS, R/W, CS, CDID et C 125 fils d'horloge, d'impulsion de trame, de charge, de lecture/d'écriture, de 20 sélection de puce et d'horloge -, ainsi que des fils d'accusé de réception de données DACK et de validation de matrice Le processeur de commutation de périphérique fournit des signaux de commande sur le bus de commande mentionnée, ces signaux étant transmis par les tampons 235 et 236, décodés dans le décodeur 237 et envoyés sur un 25 fil DXEN (validation commutateur DX), DATA, LINK LOOP BACK, ODE REG WR et carte ID RD (lecture identification carte) Le fil DXEN et les autres fils provenant du processeur de commutation de périphérique sont montés en interface de contrôleur et le générateur de synchronisation de chacun des trois commutateurs DX ( 8 x 8) 238, 239 et 240 De 30 même, les lignes de données DO à D 7 sont reliées par un tampon bidirectionnel 241, dont les fils de sortie DO à D 7 sont reliés à l'interface de contrôleur des trois commutateur DX Les fils d'entrée de données de l'interface de périphérique, DATAIN O à DATAIN 23, sont reliés à une entrée de phase du multiplexeur 242, dont les trois 35 sorties sont reliées aux fils d'entrée MICINO à MICIN 7 des trois commutaterus DX 238 à 240, respectivement Les fils MICOUTO à MICOUT 7 des trois commutateurs DX sont reliés aux trois entrées d'un tampon 243 dont les trois sorties sont reliées aux fils de sortie de données 19 2547686 DATAOUTO à DATAOUT 23, menant au contrôleur des interfaces de périphérique Par conséquent, une liaison de transmission bidirectionnelle est établie entre le processeur de commutation de périphérique 229, Fig 4 B, et les fils de sortie et d'entrée de données menant aux circuits d'interface de périphérique, par les trois commutateurs 238, 239 et 240. Le processeur de commutation de périphérique fournit le signal de test reçu de l'unité de service via le système message, qui est passé par la mémoire de liaison, puis la mémoire de données des trois commutateurs DX Ce signal est celui qui sera bouclé et lu par le processeur de commande Le signal bouclé est enregistré dans la mémoire de données d'un commutateur DX correspondant qui est actif pendant l'intervalle correspondant aux canaux souhaités Le contenu de la mémoire de données du commutateur DX est reçu par le processeur 15 de commutation de périphérique 229, par le fil de sortie DMD de lmémoire de données, Fig SA, les données étant transmises via le tampon 241, Fig 8, vers le bus de commande 225, Fig 4 A. Le processeur de commutation de périphérique explore en permanence les unités périphériques, pour déceler les messages en erove20 nance de périphériques intelligents affectés à la commande principale Le processeur 229 utilise également l'interface de contrôleur vers les commutateurs DX, de la même manière, pour permettre des signaux de message de commande d'exploration sur les liaisons MIC DATAOUTO à DATAOUT 23 de ces trois commutateurs. Lorsque des périphériques intelligents sont utilisés, avec possibilité de bouclage de trajet de signal, une boucle peut être établie depuis ce seul périphérique ou par une liaison directe, vers le commutateur de circuit. Les liaisons étant spéciales à chaque périphérique, on peut 30 adapter le format particulier de signal d'exploration et le format de signal de message d'état de périphérique Dans un prototype, le signal message a été formé avec un type de message formant une partie du premier octet, un octet de contrôle formant le dernier octet qui contenait des parties définissants le protocole et incluant des bits 35 de contrôle de protocole, les octets restants étant affectés au message: adresses de l'expéditeur et du destinataire, code fonction (par exemple, validation bouclage), octets de données, total de contrôle, etc Le message de dixhuit octets de longueur contenait un ou plusieurs codes de fonction donnant une représentation numérique d'une fonction à déclencher, et un certain nombre de octets de données utilisables comme paramètres pour cette fonction Le nombre de octets à la suite du code fonction étant indiqué par le code lui-même; un code par exemple, peut indiquer que trois octets de données vont suivre, alors qu'un autre code n'exige aucune donnée. On supposera que le processeur de commutation de périphérique 229 a décelé le signal bouclé enregistré dans la mémoire de données de l'un des commutateurs DX 238 à 240; il met alors en forme le message et l'enregistre dans un tampon logiciel, pour transmission 10 par un émetteur-récepteur symétrique 228 et de la matrice de commutation de message, vers le circuit de commande principal, ce dernier transmettant le message à l'unité de service pour évaluation. Le signal bouclé de liaison de données est transmis aux commutateurs DX 238, 239 et 240, et constitue, pour ces commutateurs, un 15 message décodé pour liaison de certains canaux à leur interface parallèle La sortie données DO à D 7 est décodée dans le registre de bouclage de données 244, et valide le canal B du multiplexeur 242 pour entree (bouclage) des signaux en provenance du tampon de sortie 243 Ainsi, un signal injecté sur les entrées parallèles des com20 mutateurs DN 238 à DN 240, à partir des liaisons message (directement depuis le processeur de commande), peut être bouclé et lu par le même processeur Les commutateurs DX sont donc testés quant à leur propre fonctionnement, sans encombrer les liaisons de transmission des communications. De même, le multiplexeur 258 peut être validé pour boucler des signaux de sortie des commutateurs DX 255 vers les commutateurs DX 254, lus par le processeur de commande (ou l'unité de service) monté en interface avec ces commutateurs DX, par le réseau de liaison message. En outre, les signaux transmis vers les commutateurs de circuit et vers les commutateurs DX 255 peuvent être bouclés comme noté ci-dessus, et lus, soit au niveau des commutateurs de circuit, soit au niveau des commutateurs DX 254 et 255, par le processeur de commande (ou l'unité de service), par le réseau de liaison message. 35 Mais, dans ce cas, il existe une possibilité supplémentaire, un signal peut être présenté, par les sorties XC des commutateurs DX 255, pour valider les multiplexeurs 259, afin de boucler un signal en sortie des commutateurs DX 254, vers les entrées des commutateurs DX 255, et lu dans les commutateurs DX par le processeur de commande (ou l'unité de service), par le réseau message. On voit donc qu'il est possible de vérifier des commutateurs individuels, des réseaux de commutattion, et des liaisons particu5 lières avec liaisons particulières d'interconnexion à l'intérieur de réseau de commutation, avec interruption minimum des liaisons de circuit de communication. Comme précédemment mentionné, les fils de sortie de données DATAOUTO à DATAOUT 23 du tampon 241 sont reliés aux bornes d'entrée de 10 deuxième phase du multiplexeur 242 Le multiplexeur 242 fonctionne, soit sur l'entrée de phase A, soit sur l'entrée de phase B, est est commandé par un signal reçu d'un registre de bouclage de données 244, lequel reçoit des signaux de données par l'iintermédiaire du tampon 241, formés à partir du signal du processeur de commutation de 15 périphérique Lorsqu'un signal prédéterminé est reçu par le registre. de bouclage de données 244, une liaison est établie par le multiplexeur 242, à partir des fils de sortie de tampon 243, en correspondance avec les fils DATAINO à DATAIN 23, de sorte qu'un signal reçu, soit du processeur de commutation de périphérique 229, soit du 20 circuit d'interface de périphérique par les fils DATAINO à DATAIN 23, peut être enregistré dans la mémoire de données des commutateurs DX 238 à DX 240. Un signal en provenance du processeur de commutation de périphérique 229 est également transmis, par un inverseur 245, à un circuit 25 de commande de liaison de données 246 dont la sortie, reliée au tampon 243, contr 8 le l'état de chacune des laisions traversant le tampon 243. Le commutateur de message 203, Fig 4 A, explore en permanence chaque processeur de commutation de'périphérique, pour déceler si un 30 signal de message est enregistrée dans son tampon de sortie Le processeur de commutation de message 215 envoie un message d'exploration cyclique prédéterminé à la matrice de commutation de message 227, par les fils AO à A 7, DO à D 7, etc, Fig 4 Ce message d'exploration (qui signifie, par exemple: "avez-vous un message?") 35 est transmis à la mémoire de liaison 107 A des commutateurs DX 250 (voir Figs 7 et 5 A), par le multiplexeur 110, de sorte que les liaisons de sortie MIC sont reliés, par les circuits de commande différentiels symétriques 251, Fig 7, aux liaisons de message de 22 2547686 sortie 252 menant aux émetteurs-récepteurs de commutation de périphérique, ce message appelant chaque processeur de commutation de périphérique à émettre un message de réponse indiquant que son tampon de sortie contient un message Le message est donc envoyé par le 5 processeur de commutation de périphérique appelé qui remet son tampon à zéro. Le signal de message, en provenance du processeur de commutation de périphérique 229, après être passé par l'émetteur-récepteur 228 apparaît sur l'une des liaisons de message d'entrée 247 des 10 récepteurs différentiels symétriques 248 Le signal traverse un tampon à trois états 249, et est transmis, par l'un des fils d'entrée MICO à MIC 7 (Fig 5 A), à la mémoire de données de l'un des commutateurs DX 250 d'un groupe de huit Cela se produit après exploration de processeur de commutation périphérique. Le signal de message de réponse est donc passé, par les liaisons de message d'entrée série spécialisées 247, dans les récepteurs différentiels symétriques 248, dans le tampon à trois états 249 et par la liaison d'entrée MIC de l'un des commutateurs DX 250 (le commutateur DX sélectionné dépendant de la liaison d'entrée et de la 20 voie, par les décodeurs 230). Le processeur de commutation de message accède aux données enregistrées dans la mémoire de données de commutateur DX, par son fil DMD, Fig 5 A, et l'interface représenté essentiellement, à la Fig 7, par le tampon 253 Les données sont transmises au bus 25 parallèle 212, Fig 4 A, et reçues par le tampon COMRAM 14 pour être transmises au circuit de commande principal. Le contrôleur principal 211 du circuit de commande principal 107 explore en permanence le tampon COMRAM 14 qui est un tampon premier entré-premier sorti, et il lit les données contenues dans ce 30 tampon. Lorsque le contrôleur principal a reçu un signal de message par le système décrit ci-dessus à signal de test retourné, il formule un message et le transmet à l'unité de service 214, du signal de test, et il formule également un signal de message à retourner au périphé35 rique, accusant réception du message reçu Ce signal est déchargé par le bus parallèle 212, dans le tampon COMRAM 214, lequel fonctionne comme précédemment décrit, mais en sens inverse Le signal est lu par le processeur de commutation de message 215 qui le charge dans la mémoire de donnée de l'un des commutateurs DX 250, Figs 5 A, 5 B et 7, par l'interface de contrôi Lur 117, la mémoire de liaison 107 A et le multiplexeur 111 Le signal est alors transmis au contrôleur de périphérique 205, par l'une des liaisons de sortie MICOUTO à MICOUT 7 et les liaisons de message 252, Figs 7 ou 3 A et Figs 4 A et 4 B. Notamment, le signal est reçu sur une liaison de commutation de message 234, passant par les émetteurs-récepteurs symétriques 228, Fig 4 B, vers le processeur de commutation de périphérique 229 Le processeur de commutation de périphérique a donc reçu l'indication que le circuit de commande principal accuse réception du message. Dans le cas o une liaison venant du commutateur de circuit doit être testée, avec une voie de liaison de puce DX, le contrôleur principal examine sa carte mémorisée des trajets de circuit de signal entre la puce DX à boucler et une liaison 218, afin d'établir le trajet du circuit. Le signal de message est reçu par le processeur de commutation de périphérique 229, par les liaisons de message, comme précédemment décrit, des signaux de commande de commutateur DX étant transmis sur le bus de commande 225 Dans ce cas toutefois, les signaux sont destinés à l'un et/ou l'autre des deux réseaux de commutation à 20 commutateurs DX comportant les commutateurs DX 254, Fig 8, lesquels traitent les signaux normalement reçus d'un périphérique, ou les commutateurs DX 2355 qui traitent les signaux destinés à un périphérique. Dans le présent exemple, si un circuit complet doit être testé, 25 les signaux reçus par le processeur de commutation de périphérique l'amènent à établir une liaison bouclée entre l'une des lignes d'entrée PSCIO à PSCI15 de l'un des commutateurs DX 255, par les multiplexeurs de bouclage 258, les commutateurs DX 254, et une ligne de sortie particulière CCSOO à CCSO 15 La ligne de sortie est reliée, 30 par l'un des tampons 256, à l'une des lignes de sortie CCSOO à CC 57 et CC 508 à CC 5015. Le circuit de commande principal 207 de la Fig 4 A transmet également un signal au processeur de commutation de circuit 218, par le tampon COMRAM 214 et du bus parallèle associée 202 B En réponse le 35 processeur de commutation de circuit 218 de la Fig 4 A transmet un signal à l'une au moins des matrices de commutateur DX 219 et au multiplexeur 221, pour établir un trajet de transmission entre une liaison-d'entrée provenant d'un tampon de commutation de périphérique 25 C, Fig 8, par le multiplexeur 221, Fig 4 A, vers le bus local 220 et une voie sortant particulier d'une liaison sortante particulière, par la matrice 219 Une liaison bidirectionnelle est de la sorte établie depuis les voies des fils PCSIO à PCSI 7 et CC 508 à CCSO 15, Fig 8, par la matrice de commutation de circuit, Fig 4 A, vers une 5 autre liaison menant à une matrice de commutation de périphérique analogue, comme décrit ci-dessus Cette matrice est également bouclée comme décrit ci-dessus, sauf que la boucle n'est pas prolongée par un commutateur DX (ce qui donnerait un effet de contre-réaction). Un signal audiofréquence de test en provenance de l'unité de 10 service est codé, et transmis à la matrice de commutation de message, sous la commande du processeur de commutation de message Le signal est transmis comme un signal MIC au contrôleur de périphérique, puis employé à la boucle par le processeur de commutation de périphérique, par les commutateurs DX associés au poste téléphonique, le signal 15 passant dans la boucle étant renvoyé à l'unité de service par le système message, comme décrit précédemment, pour évaluation. On a représenté, à la Fig 6, à l'une des quatre parties du commutateur de circuit de la Fig 4 A Un signal reçu du circuit de commande principal, par le processeur de commutation de circuit, et 20 par le bus 228, ce signal étant transmis au bus de commande 222 Le signal traverse les tampons 261 et la commande d'accès carte-262 (qui sont dansgle contrôleur 117), ainsi que l'interface 262, de laquelle il est transmis à la mémoire de liaison de l'un des commutateurs DX 263 d'un groupe 216 Un trajet de transmission particulier voie 25 d'entrée-voie de sortie est donc établi entre l'une des voies d'entrée et l'une des voies de sortie MICOUT. Les signaux d'entrée en provenance des émetteurs-récepteurs de contr 8 leur de périphérique, reçus par le multiplexeur 264, traversent les tampons à trois états 265 et 266, par une entrée de phase, le 30 multiplexeur 267, et parviennent sur les fils d'entrée MIC du groupe de commutateurs DX 263 Le bus de commutation locale à soixante-quatre fils 220 est également reliée à la deuxième entrée de phase du multiplexeur 267, de sorte que les signaux en provenance d'autres matrices de commutation du commutateur de circuit peuvent 35 être transmis à l'entrée de ce groupe de commutateurs DX. Pour tester les commutateurs de circuit eux-mêmes, ou en conjonction avec une liaison d'entrée, les sorties des commutateurs DX 250 peuvent être ramenées sur leurs entrées, par le multiplexeur 2547686 de bouclage 245, lequel est validé comme précédemment décrit pour la matrice de contrôleur de périphérique. Des signaux audiofréquence de test de bouclage peuvent être injectés dans la boucle, par l'interface parallèle, vers les commu5 tateurs DX, ou par une entrée série, reçus par une liaison d'entrée venant d'un autre commutateur DX, sur la matrice de contrôleur de périphérique qui reçoit le signal audiofréquence de test en provenance de l'unité de service, via les liaisons de message Le signal résultant ayant traversé la bouclepeut être lu, soit depuis les 10 mémoires de commutateur DX, soit depuis une sortie série. En résumé, avec les trajets de commutation de message décrits ci-dessus, on peut établir une boucle dans le contrôleur de périphérique, par laquelle les voies de sortie des commutateurs DX 255 sont ramenés, à travers les multiplexeurs 258, à l'entrée des commutateurs 15 DX 254, Fig 8 Un signal de test, formé sous la commande du processeur 7 dans l'unité de service 14, est transmis par le système vers le contrôleur de périphérique et les commutateurs DX, pour tester chacune des fonctions de commutation de voie à l'intérieur de chaque commutateur DX En outre, plutôt que d'effectuer ce bouclage 20 par les multiplexeurs 258, on peut établir une boucle depuis les commutateurs DX 255, par les cartes d'interface de périphérique, pour revenir par un commutateur DX dans une carte d'interface particulière, et par le multiplexeur 258 vers un commutateur DX 254; les signaux de test et de réception étant transmis et reçu par les 25 commutateurs DX 255 et 254, et les liaisons message de contrôleur de commutation de périphérique, comme précédemment décrit. On voit que l'invention permet de tester des commutateurs individuels, des liaisons courtes, des liaisons longues, et des liaisons complètes entre unités périphériques, ainsi que des liaisons 30 entre éléments de réseau de message comportant des commutateurs, des parties de liaisons message et des liaisons message complètes Il se révèle que la séparation des trajets de transmission commande et supervision, dans un système qui est distinct des liaisons de communication passant par les trajets de commutation de circuit, réduit 35 fortement la charge d'un système, et permet donc une capacité de trafic accrue pour les trajets de communication entre périphériques. Les temps libres disponibles des commutateurs et liaisons sont utilisés pour tester ces commutateurs et liaisons, et, puisqu'ils n'est pas nécessaire d'établir des trajets de transmission complets entre périphériques pour effectuer les tests, on rend disponibles de manière beaucoup plus importante les éléments entrant dans le trafic normal En outre, les boucles de test étant courtes ou longues, au choix, on parvient à localiser les défauts de manière précise, plus 5 rapidement, et en utilisant moins de composants des circuits de communication, dans les liaisons, les commutateurs et même les emplacements de mémoires des commutateurs DX Le coût de l'équipement est réduit pour une capacité de trafic donnée, et la recherche des défauts est plus rapide. I 1 est entendu que la description qui précède a été faite à titre d'exemple non-limitatif et que des variantes peuvent être envisagées sans, pour cela, sortir du cadre de l'invention et des revendications annexées. REVENDICATIONS 1) Circuit de test d'un système de commutation, caractérisé en ce qu'il comporte: (a) des moyens constituant circuit de commande principal ( 7), (b) des moyens de commutation ( 10) sous le contr 8 le du circuit de commande, pour commuter l'un quelconque d'une pluralité de trajets d'entrée sur l'un quelconque d'une pluralité de trajets de sortie, (c) des moyens ( 9) formant des trajets de circuits de commande et de supervision, pour liaison entre les moyens de commutation et les moyens de commande, afin de transmettre et/ou recevoir des 10 signaux entre de quelconques trajets de sortie ou d'entrée, et depuis des moyens de commande, (d) l'un des trajets de sortie ( 20 A) étant relié à l'un des trajets d'entrée ( 19 A) extérieurement aux moyens de commutation, de sorte qu'un signal transféré par l'un des trajets d'entrée 15 peut être commuté sur l'un des trajets de sortie intérieurs aux moyens de commutation, et apparaître sur le trajet d'entrée considéré, et être reçu par les moyens de commande, ce qui facilite le test desdits moyens de commutation. 2) Circuit de test selon la revendication l, caractérisé en ce 20 que les moyens de commutation comporte des commutateurs d'entrée et de sortie distincts, unidirectionnels ( 254 à 255) pour formation de trajets de transmission unidirectionnels qui forment une liaison commutée bidirectionnelle, un trajet de sortie du commutateur d'entrée étant relié à un trajet d'entrée du commutateur de sortie, 25 par l'entrée d'un multiplexeur ( 258), des trajets, d'entrée supplémentaires étant reliés à une autre entrée du multiplexeur. 3) Circuit de test selon la revendication 1, caractérisé en ce que les moyens de commutation se composent d'un commutateur combiné temporel en spatial (DX), pour commutation de signaux numériques à 30 modulation par impulsions codées ou MIC, lesquels proviennent de voies temporels et sont destinés à des voies de sortie temporels des trajets de sortie. 4) Circuit de test selon la revendication 1, 2 ou 3, caractérisé en ce qu'il comporte: (i) une pluralité d'entrées périphériques ( 12) associées à des moyens constituant circuit de commande, (ii) un réseau de commutation de circuit pour le transfert de signaux de communication entre les unités périphériques ( 10), (iii) un réseau de commutation de message ( 9) pour le transfert de signaux de commande et surveillance, dépendant des moyens formant circuit de commande d'unité périphérique, entre les moyens constituant circuit de commande principal et les moyens formant circuit de commande, (iv) les moyens formant circuit de commande comportant une matrice de commutation de périphérique (Fig 8), comprise dans les 10 moyens de commutation, pour commuter lesdits trajets d'entrée et de sortie, entre le réseau de commutation de circuit et les unités périphériques, et les trajets de circuit de commande et de surveillance vers le réseau de commutation de message. ) Circuit de test selon la revendication 1, 2 ou 3, 15 caractérisé en ce qu'il comporte: (i) une pluralité d'unités périphériques ( 12), associées à des moyens constituant circuit de commande, (ii) un réseau de commutation de circuit pour le transfert de signaux de commutation entre les unités périphériques, ( 10) (iii) un réseau de commutation de message ( 9) pour le transfert de signaux de commande de surveillance, dépendant des moyens formant circuit de commande d'unité périphérique, entre les moyens constituant circuit de commande principal et les moyens formant circuit de commande, (iv) les moyens formant circuit de commande comportant une matrice de commutation de périphérique (Fig 8) comprise dans les moyens de commutation, pour commuter lesdits trajets d'entrée et de sortie, entre le réseau de commutation de circuit et les unités périphérique, et les trajets de circuit de commande et de surveil30 lance vers le réseau de commutation de message, (v) des moyens pour établir une boucle de trajet de transmission autour de l'un des moyens de commutation, par l'intermédiaire de l'un des trajets de sortie relié à l'un des trajets d'entrée, ou depuis un périphérique à un autre par l'intermédiaire des moyens 35 formant circuit de commande, ou entre les moyens formant circuit de commande et le réseau de commutation de circuit, ou entre des moyens formant circuit de commande et le réseau de commutation de circuit, ou entre des moyens formant circuit de commande individuel par l'intermédiaire du réseau de commutation de circuit ou entre une unité périphérique et des moyens formant circuit de commande, ou entre une unité périphérique et une autre par l'intermédiaire des moyens formant circuit de commande associé et le réseau de commutation de circuit, et (vi) des moyens ( 14) pour injecter un signal de test par un c 8 té de ladite boucle, par l'intermédiaire du réseau de commutation de message, et pour recevoir le signal de test par l'autre c 8 té de 10 ladite boucle, par le réseau de commutation de message. 6) Circuit de test d'un système de commutation, caractérisé en ce qu'il comporte: (a) un système de commutation comprenant un réseau de commutation de circuits ( 10), (b) un réseau de commutation de périphériques (Fig 8) pour connexion à une pluralité de périphériques ( 12 A, 12 B, 13), (c) des liaisons commutables ( 16) entre le réseau de commutation de périphériques et le réseau de commutation de circuits, (d) des éléments de commutation dans chacun des réseaux de 20 commutation, (e) des moyens pour établir une boucle de transmission de test ( 16) comprenant un élément de commutation, ou une combinaison d'un élément de commutation d'un réseau de commutation avec une liaison, ou une combinaison de plus d'un réseau de commutation avec une 25 liaison associée ou plus, un point d'injection de signal de test, et un point de réception de signal de test résultant situés aux extrémités opposées de la boucle, et (f) des moyens pour produire le signal de test au point d'injection et pour recevoir le signal de test résultant au point de 30 réception. 7) Circuit de test selon la revendication 6, caractérisé en ce que chaque réseau de commutation comporte des moyens de commutation temporelle. 8) Circuit de test selon la revendication 6, caractérisé en ce 35 que chaque réseau de commutation comporte des moyens combinés de commutation temporelle et spatiale, avec une pluralité de trajets d'entrée à voies multiples et une pluralité de trajets de sortie à voies multiples. 9) Circuit de test selon la revendication 8, caractérisé en ce qu'il comporte, en outre, des moyens pour relier un trajet de sortie ( 20 A) à un trajet d'entrée ( 19 A), de sorte qu'un trajet bouclé peut 5 être établi entre une voie d'entrée quelconque et une voie de sortie quelconque du trajet de sortie considéré. ) Circuit de test selon la revendication 6, 8 ou 9, caractérisé en ce que les moyens pour fournir et recevoir les signaux de test se composent d'un ou plusieurs trajets de circuits de message distincts 10 reliés entre le point d'injection du signal de test, les moyens pour former ce signal de test et les moyens pour recevoir le signal de test résultant.