Brevet FR2539934A1 — publié le 19840727

La présente invention se rapporte généralement à un dispositif pour apparier des commutateurs à transistors à effet de champ et en particulier pour apparier de tels commutateurs dans un convertisseur numérique-analogique. La conversion de mots de signaux numériques en niveaux de signaux analogiques correspondants est accomplie en appliquant les signaux de bits respectifs des mots numériques aux divers points d'entrée d'un réseau d'échelonnage à résistances Les niveaux analogiques correspondants sont développés à un point de sortie du réseau d'échelonnage à résistances Des réseaux résistifs appropriés sont agencés de façon que le calibrage et la précision de la conversion soient déterminé par les rapports des résistances des éléments résistifs formant le réseau Des réseaux résistifs dont la précision est fonction des rapports des valeurs, plutôt que fonction de la résistance absoluelsont préférés parce que des rapports précis des valeurs sont faciles à obtenir dans un circuit intégré et des technologies de fabrication en pellicule mince ou épaisse tandis que des valeurs précises de résistance absolue sont bien plus difficiles à obtenir. Quand des éléments statiques de commutation comme des transistors à effet de champ (FET) sont employés, leurs résistances en condition passante ne sont pas nulles et peuvent ainsi affecter les rapports des résistances obtenus et ont tendance à dégrader la précision de calibrage de conversion du convertisseur numérique-analogique ou DAC Une tentative pour diminuer ce problème consiste à augmenter les dimensions physiques des canaux des transistors ce qui réduit leur résistance à l'état passant Cette tentative est désavantageuse par le fait qu'elle augmente sensiblement la dimension du convertisseur en circuit intégré, augmentant ainsi son prix et réduisant son rendement de production. Lorsqu'un convertisseur numérique-analogique doit rapidement accomplir des conversions, comme la conversion d'échantillons vidéo sous forme numérique ayant une fréquence de données de 10-20 M Hz en signaux vidéo analogiques comme dans un téléviseur ayant un traitement de signaux vidéo numériques, il est nécessaire d'employer un réseau d'échelonnage o les résistances ont des valeurs absolues relativement faibles, par exemple seulement de quelques centaines d'ohms Pour augmenter suffisamment les dimensions des commutateurs à FET pour que leurs résistances à l'état passant forment une partie insigni- fiante des résistances du réseau d'échelonnage, il faut des FET ayant des largeurs de canal beaucoup trop grandes. Ainsi, avec les largeurs pratiques de canal des FET, il est nécessaire d'apparier leurs résistances à l'état passant. De plus, il n'est pas pratique de produire des commutateurs à FET suffisamment bien appariés en résistance à l'état passant sous différentes conditions de tensions de fonctionnement Ce problème se pose par exemple lorsque l'utilisateur d'un convertisseur numérique- analogique choisit les valeurs des tensions de référence appliquées au réseau d'échelonnage à résistances par les commutateurs à FET Lorsque des tensions positive et négative de référence peuvent être utilisées, il est souhaitable d'utiliser, comme commutateurs, des FET à canal du type P (PFET) et des FET à canal du type N (NFET). Cela augmente la difficulté d'apparier la résistance à l'état passant parce que les FET à canal du type P ne sont généralement pas suffisamment bien appariés aux FET à canal du type N (NFET), même s'ils sont fabriqués ensemble sur le même circuit intégré, en particulier si les tensions de référence ne sont pas connues à l'avance. Ainsi, il existe la nécessité d'un moyen permettant un appariement approprié entre des NFET et des PFET Cette nécessité est plus importante lorsque les FET subissent une plage de conditions possibles de fonctionnement et si -leurs résistances à l'état passant sont significatives par rapport à la résistance du dispositif auquel ils sont connectés. Selon les principes de la présente invention, on prévoit un dispositif pour le couplage sélectif de première et seconde bornes respectives à un moyen d'utilisation Le dispositif comprend deux transistors à effet de champ de conductivité complémentaire qui sont couplés entre les bornes respectives et le moyen d'utili- sation, chaque FET ayant une électrode formant porte. Des premier et second potentiels de commande sont appliqués aux portes respectives des FET pour contrôler la conduction de canal des FET Des premier et second autres FET de conductivité complémentaire, qui ont des caractéristiques de conduction de canal d'une relation connue, relient les bornes respectives à un noeud Le premier potentiel de commande est appliqué à la porte du premier autre FET. Le second potentiel de commande est développé par un moyen générateur de tension variable et sa grandeur est en rapport avec le potentiel au noeud Ce second potentiel de commande est appliqué à la portedu second autre FET. Les conductions de canal de la première paire mentionnée de FET sont ainsi contrôlées de la même façon que celles des premier et second autres FET. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaitront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: la figure 1 est un schéma d'un dispositif - comprenant un mode de réalisation de la présente invention; et la figure 2 est un schéma d'une modification du dispositif de la figure 1. Le convertisseur numérique-analogique (DAC) de la figure 1 comprend un réseau d'échelonnage à résistances 40 "R-2 R", ainsi appelé parce que les résistances ont pour valeurs R et 2 R, c'est-à-dire un rapport de un à deux, o R estune valeur choisie de résistance Une tension positive de référence +VR à une borne T 1 est sélectivement appliquée à certaines des résistances 2 R par des commuta- teurs à PFET 'Pl à Pn, o N est le nombre de bits dans le mot numérique à convertir Une tension de référence négative -VR à une borne T 2 est sélectivement appliquée par des commutateurs NFET N 1 à Nn Les niveaux des signaux analogiques VA correspondant à la valeur d'un mot numérique d'entrée sont développés à la sortie du réseau 40 d'échelonnage à résistances R-2 R Les signaux analogiques VA ont une grandeur proportionnelle aux combinaisons des tensions de référence +VR et -VR appliquées au réseau 40 par les commutateurs à PFET et NFET. FET N 1 devient conducteur pour présenter sa résistance à l'état passant lorsque la tension de fonctionnement +VD est appliquée à sa porte par l'étage d'attaque ND-1 quipar exemple, est un inverseur comprenant deux FET de conductivité complémentaire Le FET N 1 devient non-conducteur lorsque ND-1 applique la tension de fonctionnement -VS à saporte De même, le FET Pl devient conducteur pour présenter sa résistance à l'état passant quand l'étage d'attaque PD-1 applique la tension de commande VC à sa porte et devient non conducteur quand PD-1 applique +VD à sa porte Les étages d'attaque ND-1 et PD-1 reçoivent tous deux le signal de bit de poids 20 (bit de moindre poids) du mot d'entrée numérique pour rendre le FET Pl ou le FET N 1 conducteur en réponse à la valeur numérique du bit 2 qui est soit un " 1 " logique ou un " O " logique, respectivement. Le fonctionnement des FET Pn, Nn et des étages d'attaque PD-n, ND-n en réponse au signal du bit de poids 2 n-1 (bit de poids le plus important) est le même que celui décrit pour P 1, N 1 ci-dessus Les FET et les étages d'attaque pour les signaux de bit de poids intermédiaire 21, 22, 2 n-2 sontsemblables et ne sont pas représentés afin d'éviter la répétition des détails qui augmenterait inutilement la complexité de la figure sans augmenter l'information transmise. Quand le DAC qui vient d'être décrit est employé pour convertir des mots numériques à huit bits ( n= 8) à une fréquence de conversion de 10-20 M Hz, la valeur R du réseau 40 ne doit pas dépasser environ 200 ohms. Chacun des FET Pl à Pn et NI à Nn devra présenter une résistance à l'état passant d'environ 0,2 ohm ou moins pour que cette résistance à l'état passant ait un effet négligeable sur le calibrage et la précision de la conversion Cette résistance à l'état passant correspond à une dimension de largeur de canal d'environ 50 000 /4 pour un FET fabriqué par des techniques de traitement CMOS; c'est-à-dire environ 5 cm de large ce qui est nettement beaucoup trop large. Il est préférable, lorsque l'on emploie des commutateurs à FET ayant des résistances à l'état passant non significatives, que les commutateurs à FET du type P et du type N reliés à la même entrée du réseau résistif 40 soient au moins nominalement appariés pour avoir des résistances à l'état passant sensiblement égales Cela est accompli par l'étude lorsque des FET du type P et du type N sont fabriqués sur le môme circuit intégré en forçant leurs largeurs de canal à avoir une relation donnée, en supposant des longueurs égales de canal. Pour le procédé de circuit intégré CMOS utilisé par RCA Corporation, cela nécessite un rapport d'environ 3:2 de la largeur du canal du PFET à la largeur du canal du NFET. De plus, pour que les résistances à l'état passant des FET qui ne sont pas insignifiantes, n'affectent pas le calibrage de conversion du réseau d'échelonnage 40 R-2 R, les résistances relatives à l'état passant des PFET et NFET sont calibrées (pondérées) selon le poids du signal de bit commandant chaque paire PFET-NFET En conséquence, les résistances à l'état passant des commutateurs à FET associés au signal de 2 bits sont de préférence égales à deux fois celles des commutateurs à FET associés au signal à 2 i+ 1 bits, o i est un nombre entier tel que 0 K i $ n-2 Par exemple, si les résistances à l'état passant des FET PI-et NI sont supposées être de R 1 ohms, alors les résistances à l'état passant des FET P 2 et N 2 (non représentés) sont R 1/2, celles de Pn et Nn sont R 1/( 2 n-I) et ainsi de suite pour le réseau d'échelonnage de poids binaire 40 décrit ici. Comme les tensions de référence appliquées aux commutateurs à FET peuvent être choisies par l'utilisateur du convertisseur, l'appariement nécessaire des résistances à l'état passant ne peut être garanti pour toutes les conditions de fonctionnement simplement en choisissant les dimensions physiques des canaux des PFET et NFET. Par exemple, un circuit intégré pouvant recevoir +VR entre zéro et + 5 volts et -VR entre zéro et -3 volts, peut fonctionner à des tensions asymétriques comme +VR = + 5 volts et -VR = O volt ou +VR = O volt et -VR -3 volts De plus, les variations normales de traitement entre les PFET et les NFET peuvent produire des désaccords excessifs. Cependant, on obtient un appariement suffisant par-le dispositif de contrôle de la figure 1 comprenant un circuit pont 10, un oscillateur réglé en tension 20 et un convertisseur fréquence-tension 30 qui développent une tension de commande ou de réglage VC selon une caractéristique de la présente invention Le circuit pont 10 comprend un PFET P 10 et un NFET N 10 qui sont couplés en série entre les tensions de référence +VR et -VR La tension de commande +VD, qui est la-tension appliquée aux portes des NFET NI à Nn actifs pour les rendre conducteurs, et aux portes des PFET Pl à Pn actifs pour les rendre non conducteurs, est appliquée à la porte de N 10 La tension de commande VC, qui est la tension appliquée par les étages d'attaque PD-1 à PD-n aux portes des PFET Pl à Pn actifs pour les rendre. conducteurs, est appliquée à la porte de P 10 Ainsi, P 10 et N 10 fonctionnent aux mêmes tensions, comme les commutateurs à FET actifs Pl-Pn et N 1-Nn respectivement. Les drains de P 10 et N 10 sont couplés au noeud 12 par des connexions 16 et 18, respectivement. La tension développée au noeud d'interconnexion 12 répond aux valeurs relatives des résistances à l'état - passant de P 10 et N 10 qui représentent les résistances à l'état passant des commutateurs à FET actifs Cela est ainsi parce qu'ils ont tous des dimensions de canal choisies pour faire normalement correspondre les résis- tances à l'état passant des FET de chaque paire PFET-NFET et ils fonctionnent à des tensions identiques de source et de porte et à des tensions semblables de drain La paire de FET inverseurs P 14, N 14, également couplée en série entre des tensions de référence +VR et -VR, produit, au noeud 14, une version amplifiée du signal au noeud 12. L'oscillateur réglé en tension (VCO) 20 reçoit la tension amplifiée au noeud 14 L'amplificateur à source commune FET N 20 produit un courant de drain en réponse à la tension amplifiée en 14 Les PFET P 20, P 22 et P 24 forment un amplificateur miroir de courant dans lequel P 24 fournit un courant de drain proportionnel au courant de drain de N 20 à l'extrémité supérieure de la paire de FET inverseurs P 26, N 26 Les NFET N 22 et N 24 forment un amplificateur miroir de courant dans lequel N 22 reçoit le courant de drain de P 22 et N 24 fournit le courant de drain proportionnel au courant de drain de N 20, à l'extrémité inférieure de la paire de FET inverseurs P 26, N 26 La paire de FET inverseurs P 26, N 26 et les inverseurs Il à I 6 sont un oscillateur annulaire réglé en tension comme décrit dans le brevet US NO 4 105 950 intitulé VOLTAGE CONTROLLED OSCILLATOR (VCO) EMPLOYING NESTED OSCILLATING LOOPS La fréquence du signal de l'oscillateur au noeud 22 produit par cet oscillateur est réglée par les courants de drain de P 24 et N 24 développés comme on l'a décrit ci-dessus. Le convertisseur fréquence-tension (FVC) 30 comprend des inverseurs I 7, I 8, I 9 et I 10 qui de préférence amplifient le signal oscillant au noeud 22 suffisamment pour que les inverseurs I 8 et I 10 appliquent des signaux sensiblement en créneau et en opposition de phase aux condensateurs Cl et C 2, respectivement. Cl et C 2 forment un couplage en courant alternatif des signaux en créneau en opposition de phase à un réseau redresseur double alternance comprenant des diodes Dl à D 4 pour produire une tension relativement négative VC au noeud 32 Cette tension relativement négative VC est filtrée à la manière d'un filtre passe-bas par la capacité C 3 et elle est appliquée, en tant que tension VC réglant la résistance à l'état passant, à la porte du PFET P 10 et, par les étages d'attaque PD-1 à PD-9, aux portes de Pl à Pn L'agencement comprenant 10, 20 et 30 de la figure 1 forme une boucle de contre- réaction qui ajuste activement et automatiquement les tensions de porte des PFET pour améliorer l'appariement des résistances respectives à l'état passant des PFET et NFET actifs. Cette amélioration de l'appariement est produit comme suit: en supposant que la résistance à l'état passant du FET P 10 du circuit pont 10 est trop importante, la tension à l'interconnexion 12 est trop négative et celle à l'interconnexion 14 est trop positive Cela force le FET N 20 à devenir plus conducteur, augmentant ainsi son courant de drain et celui des FET P 24 et N 24 Cela augmente la fréquence du signal développé au noeud 22 par le VCO 20 et appliqué au FVC 30 Cela force la tension VO développée au noeud 32 par le FVC 30 à devenir plus négative pour augmenter la tension porte-source du FET PIO. Cela force P 10 à devenir plus conducteur, réduisant ainsi sa résistance à l'état passant, ce qui est la correction souhaitée en supposant que sa résistance à l'état passant était trop importante Ce processus de correction permet d'obtenir plus précisément l'appariement souhaité Le processus de correction est le même si la résistance à l'état passant de P 10 est supposée être trop faible à l'exception que le sens de la correction est opposé, et VC devient plus négative et P 10 moins conducteur. Il faut noter que le montage du circuit pont 10, du VCO 20 et du FVC 30 de la figure 1 fonctionne à des niveaux relativement faibles de courant et ne nécessité donc pas des FET de dimensions physiques importantes dans un circuit intégré Par conséquent, la surface requise sur un circuit intégré pour ce montage est sensiblement plus faible que celle qui serait requise pour obtenir une précision identique de la conversion numérique- analogique uniquement en augmentant les dimensions physiques des commutateurs à FET actifs. La figure 2 est une modification du dispositif de la figure 1, pour corriger plus rapidement la tension de commande VC Cette modification, ajoutant le circuit d'accélération 50, est avantageuse lorsque des changements des valeurs des bits du mot numérique d'entrée forcent plusieurs des commutateurs à PFET actifs Pl à Pn à devenir simultanément conducteurs En se rappelant la figure 1, la mise en circuitsimultanée a tendance à réduire VC par décharge de la capacité C 3 La réduction transitoire de VC est une tension positive qui augmente la résistance à l'état passant du PFET P 10, forçant ainsi la tension au noeud 12 à devenir relativement plus négative et celle au noeud 14 à devenir relativement plus positive Le VCO 20 de la figure 1 augmentera, après un certain retard, sa fréquence d'oscillation pour forcer FVC 30 à recharger C 3 pour restaurer la tension de commande VC à son niveau permanent. Le circuit d'accélération 50 de la figure 2 en coopération avec le VCO modifié 20 ' sert à réduire l'effet, sur la tension VC, provoqué par le retard introduit par le VCO 20 En conditionmpermanentesou de repos, la tension au noeud 14 force l'inverseur Ill à produire un haut niveau de sortie qui est appliqué à une entrée d'une porte NON-OU 52 Les inverseurs I 12, I 13 et I 14 appliquent un niveau bas à l'autre entrée de la porte NON-OU 52 qui produit un bas niveau de sortie Le bas niveau de sortie à la porte NON-OU 52, et le niveau haut complémen- taire à la sortie produit par l'inverseur I 15 forcent les commutateurs SI et 52 du VCO 20 ' à se fermer et à s'ouvrir, respectivement Les inverseurs I 3, I 4 et I 5 du VCO 20 ' sont couplés en série tels qu'ils sont dans le VCO 20 Ainsi, le VCO 20 ' est fonctionnellement identique au VCO 20 à sa condition au repos. Les commutateurs SI et 52 sont par exemple des paires respectives de PFET et NFET, P 28-N 28 et P 29-N 29, dont les canaux sont couplés en parallèle et qui reçoivent des signaux complémentaires d'attaque à leurs portes respectives. Quand la tension au noeud 14 devient plus relative- ment-positive en condition transitoire, l'inverseur Ill produit alors un bas niveau de sortie Cela force, au moins temporairement, les deux entrées de la porte NON-OU 52 à être au niveau bas donc la porte NON-OU 52 produit un niveau haut de sortie Ce niveau haut de sortie persiste jusqu'à ce que le niveau bas à la sortie de Ill se propage à travers les inverseurs I 12, I 13 et I 14 pour appliquer alors un niveau haut à une entrée de la porte NON-OU 52, à la suite de quoi elle produit un niveau bas de sortie Ainsi, la condition transitoire produit un niveau temporairement haut d'entrée (impulsion d'accélération) à la sortie de la porte NON-OU 52, dont la durée est déterminée par les retards de propagation de I 12-I 14, c'est-à-dire environ 12-15 nanosecondes. Les niveaux complémentaires à la sortie de la porte NON-OU 52 et de ltinverseur I 15 forcent SI et 52 à s'ouvrir et à se fermer respectivement, pendant le temps de propagation de 12-15 nanosecondes et à ensuite retourner à l'état fermé et ouvert respectivement Comme les niveaux d'entrée et de sortie de l'inverseur I 4 du VCO 20 ' sont des niveaux complémentaires, la commutation de SI et 52 force l'entrée de l'inverseur I 5 à recevoir un niveau de transition au début et à la fin de l'impulsion d'accélé- ration de 12-15 nanosecondes Ces transitions se propagent à travers les inverseurs I 5 et I 6 du VCO 20 ' pour application au FVC 30 par le noeud 32 Cela force le FVC 30 à produire deux transitions en opposition de phase qui sont couplées par Cl et C 2 pour restaurer une partie de la charge à C 3, augmentant ainsi VC. Le circuit d'accélération 50 est particulièrement avantageux si (en se référant à la figure 1) le courant tiré du condensateur C 3 par les portes des PFET Pl à Pn et des étages d'attaque PD-1 à PD-n est extrêmement faible et que donc l'oscillateur 20 ' oscille à une si basse fréquence qu'il est presqu'arrêté Cela est ainsi parce que le temps de réponse d'un VCO pour qu'il atteigne une fréquence donnée augmente directement tandis que le changement de fréquence nécessaire pour atteindre la fréquence donnée augmente. Des modifications sont envisagées à la présente invention Par exemple, si l'on dispose d'une tension négative appropriée de fonctionnement,' le générateur de tension variable décrit comme comprenant le VCO 20 et le FVC 30 peut être renplacé'par un amplificateur ayant un gain suffisamment élevé pour maintenir la tension de commande' VC à une précision 'acceptable. Il est satisfaisant que des schémas numériques de pondération autres que la pondération binaire droite particulièrement décrite ici soient utilisés Cela est avantageusement accompli en prévoyant des rapports appropriés des résistances dans le réseau 40 comme ceux qui sont compétents en la matière le savent Par ailleurs, selon un aspect de l'invention, les paires de commutateurs à FET actifs sont calibrées en dimension pour présenter des résistances à l'état passant sensiblement selon les poids des signaux de bit du mot numérique. Par ailleurs, les tensions de fonctionnement drain-source des FET P 10 et N 10 peuvent être réduites en supprimant les connexions 16 et 18 et en les remplaçant par les FET P 12 et N 12 connectés en diode (en tracé fantôme). R E V E N D I C A T I O N S 1. Dispositif du type comprenant des première et seconde bornes pour fournir respectivement des premier et second potentiels de référence; un moyen d'utilisation pour utiliser les signaux reçus à ses entrées; un premier transistor à effet de champ d'une première conductivité de canal pour le couplage sélectif de ladite première borne audit moyen d'utilisation, et un second transistor à effet de champ d'une seconde conductivité de canal complémentaire de la première pour le couplage sélectif de ladite seconde borne audit moyen d'utilisation, lesdits premier et second transistors à effet de champ présentant une conduction de canal à une relation donnée l'une par rapport à l'autre, et chacun ayant une porte; et un moyen pour appliquer des premier et second potentiels de commande aux portes desdits premier et second transistors à effet de champ respectivement, pour contrôler leur conduction de canal, caractérisé par: un moyen de commande ( 10, 20, 30) pour développer ledit second potentiel dé commande (VC) comprenant: des premier (Nia) et second (Pl O) autres transistors à effet de champ ayant des canaux de conduction respective- ment à ladite première (N) et seconde (P) conductivité, le canal de conduction dudit premier autre transistor à effet de champ pour le couplage de ladite première borne (T 2) à un noeud ( 12) et le canal de conduction dudit second autre transistor à effet de champ pour le couplage de ladite seconde borne (Tl) audit noeud, lesdits autres transistors à effet de champ présentant une conduction de canal sensiblement à ladite relation donnée, et chacun ayant une porte; un moyen pour appliquer le premier potentiel de commande (+VD) à la porte dudit premier autre transistor à effet de champ pour commander sa conduction de canal; un moyen générateur de tension variable ( 20, 30) pour développer ledit second potentiel de commande ayant une grandeur réglée en réponse au potentiel audit noeud; et un moyen pour appliquer ledit second potentiel de commande ainsi développé à la porte dudit second autre transistor à effet de champ pour commander sa conduction de canal, ainsi les conductions de canal desdits premier (NI) et second (Pi) transistors à effet de champ sont contrôlées d'une façon identique à cellesdesdits premier et second autres transistors à effet de champ. 2. Dispositif selon la revendication 1, caractérisé en ce que le moyen générateur de tension variable ( 20, 30) précité comprend: un moyen oscillateur ( 20) pour produire un signal dont la fréquence est réglée en réponse au potentiel au noeud ( 12), et un moyen convertisseur fréquencetension ( 30) pour développer le second potentiel de commande (VC) dont la grandeur est réglée en réponse à ladite fréquence. 3. Dispositif selon la revendication 2, caractérisé en ce que le moyen convertisseur fréquence- tension ( 30) précité comprend un moyen redresseur (DI, D 2, D 3, D 4) pour produire un trajet unidirectionnel de conduction entre son entrée et sa sortie; un moyen de couplage en courant alternatif (Cl, C 2) pour le couplage dudit signal de fréquence à l'entrée dudit moyen redresseur; et un moyen (C 3) pour stocker le potentiel développé à la sortie dudit moyen redresseur pour produire le second potentiel de commande. 4 Dispositif selon la revendication 2, caractérisé de plus par un moyen amplificateur (P 14 j N 14) interposé entre le noeud ( 12) et le moyen oscillateur ( 20) pour amplifier le potentiel à ladite interconnexion. 5. Dispositif selon la revendication 4, caractérisé en ce que le moyen amplificateur (P 14, N 14) précité comprend: des premier (N 14) et second (P 14) transistors amplificateurs à effet de champ ayant des canaux de conduction respectivement à la première (N) et la seconde (P) conductivité, les canaux de conduction desdits premier et second transistors amplificateurs à effet de champ étant couplés aux première (T 2) et seconde (Tl) bornes, et chacun ayant une porte; un moyen pour appliquer le potentiel au noeud ( 12) à la porte d'au moins l'un desdits premier et second transistors amplificateurs à effet de champ; et un moyen pour coupler les canaux desdits premier et second transistors amplificateurs à effet de champ au moyen oscillateur ( 20) pour lui appliquer le potentiel amplifié. 6. Dispositif selon la revendication 2, caractérisé en ce que le moyen oscillateur ( 20) précité comprend: au moins un inverseur (I 1-I 6) ayant une entrée et une sortie; un moyen de commutation (P 26, N 26) pour coupler alternativement l'une desdites entrée et sortie à un second noeud en réponse à un signal de commande; et un moyen (N 20, P 20, N 22, P 22) répondant au potentiel au noeud ( 12) pour produire le signal de commande pour coupler l'entrée au second noeud ( 14) pendant un temps prédéterminé. 7. Dispositif selon la'revendication 1, caractérisé de plus par des troisième (N 12) et quatrième (P 12) autres transistors à effet de champ ayant des canaux de conduction respectivement à la première (N) et à la seconde (P) conductivité, les canaux de conduction desdits troisième et quatrième autres transistors à effet de champ étant respectivement couplés en série aux canaux des premier (N 10) et second (Pl O) autres transistors à effet de champ, lesdits troisième et quatrième autres transistors à effet de champ ayant chacun une porte et un drain couplés au noeud ( 12). 8 Dispositif selon la revendication 1, caractérisé en ce que: le moyen d'utilisation ( 40) comprend un réseau résistif ayant un certain nombre d'entrées et ayant une sortie (VA) o sont développés les niveaux analogiques selon les valeurs des bits ( 20-2 N 1) des signaux numériques; les premier (NI) et second (Pi) transistors à effet de champ forment l'une d'un certain nombre de paires de transistors à effet de champ ayant des canaux de conduction pour le couplage sélectif des premier (+VR) et second (-VR) potentiels de référence à certaines des entrées du réseau résistif, chacune desdites paires comprenant un premier transistor à effet de champ d'une première conductivité de canal pour le couplage sélectif du premier potentiel de référence à l'une desdites entrées et un second transistor à effet de champ d'une seconde conductivité de canal complémentaire de la première pour le couplage sélectif du second potentiel de référence à l'une desdites entrées, lesdits premier et second transistors à effet de champ de chaque paire de transistors à effet de champ présentant une conduction de canal à une relation donnée l'une par rapport à l'autre, et chacun ayant une porte; et le moyen (ND 1, PD 1) précité pour appliquer répond aux valeurs des bits des signaux numérique pour appliquer les premier (+VD) et second (VC) potentiels respectifs de commande aux portes de certains des premiers et secondstransistors à effet de champ pour contrôler leur conduction de canal selon les valeurs des bits. 9. Dispositif selon la revendication 8, caractérisé en ce que le moyen (ND 1, P Dl) répondant aux valeurs des bits des signaux numériques pour appliquer les premier et second potentiels de commande comprend un certain nombre de paires (ND 1, PD 1) de moyens d'attaque, chacun pour attaquer un transistor respectif correspondant des paires (NI, Pi) de premier et second transistors à effet de champ, chacun ayant une entrée de réception des valeurs des bits ( 2 O-2 n-1) et ayant une première borne d'alimentation pour recevoir le premier signal de commande (+VD) en tant que potentiel de fonction- nement, un premier moyen d'attaque (N Dl) de chaque paire ayant une sortie couplée pour attaquer la porte du premier transistor à effet de champ (NI) correspondant et ayant une seconde borne d'alimentation pour recevoir un potentiel de fonctionnement, et un second moyen d'attaque (P Dl) de chaque paire ayant une sortie couplée pour attaquer la porte du second transistor à effet de champ (Pi) correspondant et ayant une seconde borne d'alimentation pour recevoir le second potentiel de commande (VC) en tant qué potentiel de. fonctionnement. 10 Dispositif selon la revendication 8, caractérisé en ce que les premier (Ni)et second(Pi)transistors à effet de champ de-chaque paire des transistors à effet de champ présentent une conduction de canal dont la valeur est sensiblement pondérée selon la valeur de la valeur des bits ( 2 O-2 n-l) associée à la paire de transistors à effet de champ.