Brevet FR2538647A1 — publié le 19840629

La présente invention a pour objet un circuit de démultiplexage d'un signal numérique en trames et à haut débit. Elle trouve son application, notamment en télécommunications (satellites, téléphonie) et en télématique Le multiplexage et le démultiplexage des signaux numeriques sont en particulier étudiés dans l'article "Cables et Télécommunications, déc. 1975, pp 23 à 45". On sait obtenir un signal numérique multi- plexé de la manière suivante : N signaux numériques S1, S2, ..., SN sont présentés à l'entrée d'.un circuit de multiplexage.Ces signaux numériques sont en géné- ral plésiochrones, c'est-à-dire qu'ils ont un même débit nominal F e mais un débit réel compris entre Fe-aF et Fe+aF où aF est une petite quantité devant Fe Avant de réaliser le multiplexage, il est nécessaire de rendre ces signaux numériques synchrones entre eux. L'un des procédés normalisés de synchronisation universellement retenus, dit "procédé de synchronisation par justification positive", consiste à offrir à chaque signal numérique un débit réel légèrement supérieur à son débit nominal Fe ta différence entre le débit réel et le débit nominal F e est alors comblé par des éléments binaires supplémentaires appelés éléments binaires de justification. Pour multiplexer ces signaux numériques rendus synchrones, on affecte à chaque élément binaire de durée t=@/F , un intervalle de temps T=t/N environ . Les éléments binaires des N signaux numériques ainsi réduits en largeur, sont ensuite entrelacés. Le multiplexage obtenu est un multiplexage au niveau de l'élément binaire ou bit.On peut aussi réaliser des multiplexages niveau du mot, c'est-àdire au niveau d'un groupe d'éléments binaires. La figure 1 représente un chronogramme illustrant le multiplexage de N signaux numériques. Dans le cas de la figure 1, N est égal à 4, ceci n'ayant bien entendu rien de limitatif. Les signaux numériques Sî, S2, S3 et S4 de débit F e sont synchrones. Par multiplexage, on obtient un signal numérique multiplexé SM de débit 4xFe. dont la suite des bits est constituée du premier bit du signal numérique S1, du premier bit du signal numérique S2, du premier bit du signal numérique S3, du premier bit du signal numéri- que S4, du deuxième bit du signal numérique S1, etc... Pour que le démultiplexeur situé à l'autre extrémité de la ligne de transmission passe identifier dans- le signal numérique multiplexé les éléments binai-res re- latifs à chacun des signaux numériques, il doit disposer d'une référence : le signal de verrouillage de trame. Ce signal est un mot particulier répétitif de periode égale à une trame qui est inséré à l'émission dans le signal numérique multiplexé SM. On obtient alors le signal numérique S de la figure 1. te mot de verrouillage de trame- et le segment d'information qui le suit ont chacun une longueur multiple du nombre de signaux numériques multiplexés.Dans le cas de la figure 1 par exemple, le mot de verrouillage de trame représenté en hachures a une longueur de quatre bits et chaque segment d'information a une longueur de seize bits. Dans le cas par exemple d'un signal multiplexé de 560 Mbits/s résultant de quatre signaux numériques de débit normalisé 140 Mbits/s, le mot de verrouillage de trame peut avoir une longueur comprise entre 4 et 12 bits et la longueur de la trame est de l'ordre du kilobit. A l'autre extrémité de la ligne de transmission, c'est-à-dire à la réception, le démultiplexeur va restaurer les signaux numériques non multiplexés Si, S2, ... SN en se synchronisant sur le mot de verrouillage de trame. La détection du mot de verrouilla ge de trame sur le signal numérique multiplexé à haut débit NxFe ou par exemple Fe=l40 Mbits/s et N=2,4,8,16 ... necessite des circuits électroniques de traitement très rapides que la technologie ne fournit pas ou ne fournit qu'à des coûts élevés.La détection du mot de verrouillage de trame se fait donc en pratique après démultiplexage sur les signaux numeriques démultiplexés de débit Fer La. figre 2 illustre un tel moyen de- démul- tiplexage d'un type connu. I1 comprend un démultiplexeur synchrone 2 recevant de la ligne de transmission un signal numérique multiplexé S et un signal d'horloge F de fréquence NxFe égale au débit du signal numérique multiplexé S, délivrant en sortie N signaux numériques synchrones non multiplexés D1, D21. DN de fréquence F e contenant chacune une partie du mot de verrouillage de trame. Ces N signaux numériques synchrones arrivent sur N moyens de recherche du mot de verrouillage de trame 4.Ces moyens de recherche 4 sont reliés à un moyen d'analyse 6 qui. centralise la recherche du mot de verrouillage de trame et qui commande le démultiplexeur synchrone 2 par sa sortie 8. Le moyen de démultiplexage comprend en outre un dix il seur de fréquence 10 recevant un signal d'horloge F de fréquence NxFe et délivrant sur sa sortie 12 un signal d'horloge de fréquence F e relié à une base. de temps 14 qui synchronise par sa sortie 16 l'entrée et la sortie des signaux numériques dans les moyens de recherche 4. En aval des moyens de recherche 4, chaque signal numé-rique démultiplexé traverse un moyen 18 dans lequel il est décodé, s'il a été codé au multiplexage, déjusti- fié et désynchronisé. On obtient alors à la sortie des N moyens 18, N signaux numériques B1, B2, ..., BN dont les contenus binaires et les débits sont respective- ment identiques à ceux des signaux numériques S1, S2,... SN multiplexés à l'émission. La recherche du mot de @er@@uillage de trame selon l'art connu se fait de la manière suivante : le mot de verrouillage de trame est une chaîne de bits dont la longueur est un multiple du nombre N de si gnaux multiplexés dans le cas du procédé de multiplexage et de démultiplexage décrit dans la figure. 2. Notons sa longueur; PxN: où P est un nombre entier. Le mot de verrouillage de trame est constitué des PxN bits b1,1, b1,2, ..., b1,N, b2,1, b2,2, ..., b2,N, ..., bp,1, bp,2, ..., bp,N, Après le démultiplexage du signal numérique- multiplexé S par le démultiplexeur. synchrone 1 (figure 2), P bits du mot de verrouillage de trame se retrouvent dans chacun des signaux numériques D1, D2, ..., DN. Dans le signal numérique Di, où i est compris entre 1 et N, apparaît la chaîne de bits b1,1, b2,1, ..., bP,1, Dans le signal numérique Di+1, apparaît la chaîne de bits b1,2, b2,2, ... bp,2, etc... jusqu'au signal numérique Di+N~l dans lequel apparaît la chaîne de bits Elle, b2,N, ..., bp,N (les indices des signaux numériques D sont pris modulo N). Lorsque dans le signal numérique D1, apparaît la chai-ne de bits b1,1' b2,1' ..., bp,1' le moyen de recherche 4 le signale au moyen d'analyse 6 par un signal V1. De même, lorsque dans le signal numérique D2, apparaît la chaîne de bits b1,2' b2,2' ..., bp,2 le moyen de recherche relié à B2 le signale au moyen d'analyse 6 par un signal V2. I1 en est de même pour les N-2 autres moyens de recherche. Lorsque le moyen d'analyse 6 reçoit N signaux V1, V2, ..., VN simultanés de reconnaissance d'une partie du mot de verrouillage de trame, celui-ci est déclaré reconnu.En fait, un mot de verrouillage de trame ne sera déclaré reconnu que si, sur un nombre de trames consécutives que l'on se fixe, on reconnaît à chaque fois le mot de verrouillage de trame ceci pour éviter que l'on ne confonde une partie d'un segment d'information, identique bit à bit au mot de verrouillage de trame, avec le mot de verrouillage de trame. La reconnaissance du mot de verrouillage-de trame étant alors réalisée, on sait que le signal numérique B1 est égal au signal numériqueS1, le signal numérique B2 est égal au signal numérique- 8, ... jusqu'au signa1 numérique BN qui est égal au signal numér-iaque-SN. Lorsque le moyen d'analyse 6 ne reçoit pas, à chaque trame, N signaux Vi, V2, o VN de reconnai-ssance d'une partie du mot de verrouillage de trame, celui-ci est perdu. Pour le retrouver, le moyen d'analyse 6 commande au démultiplexeur synchrone 2, par un signal sur sa sortie 8, un décalage de toutes ses sorties. Le signal qui apparaissait en D1 apparaît alors en D2, celui qui apparaissait en D2 apparaît en D3, .,., celui qui apparaissait en DN-1 apparaît en DN, celui qui apparaissait en DN apparaît en D1. Si après ce décalage, le mot de verrouillage de trame n est toujours pas reconnu, le moyen analyse 6 commande par un signal sur sa sortie 8 un nouveau décalage- des sorties du démultiplexeur synchrone 2.Le décalage est répété jusqu'à ce que le mot de verrouillage de trame soit retrouvé. Cette méthode de recherche du mot de verrouillage de trame a deux inconvénients majeurs : premièrement, cette méthode nécessite un démultiplexeur possédant une entrée de commande de décalage. I1 est possible de réaliser cette fonction pour démultiplexer des signaux numériques de par exemple 2x140 Mbits/s ou 4x140 Mbits/s, mais cette fonction est quasiment irréalisable avec la technologie actuelle pour démultiplexer des signaux de par exemple 8x140 Mbit/s, 12x140 Mbit/s, 16x140 Mbit/s, ou plus. Deuxièniement, en cas de perte du mot de verrouillage de trame, le temps de reprise de ce mot de verrouillage de trame est très long.Par exemple, pour un signal multiplexé de 4x140 Mbit/s, un mot de verrouillage de trame de 12 bits et une trame de 1000 bits, le temps de reprise de trame compté en nombre de trames est de 3,72. Un tableau de temps de reprise de trame pour des mots de verrouillage de trame de 12 à 32 bits. et des longueurs de trame de lE00 bits à 4000 bits-est-donné'en-anne-xe.. L'invention a justement pour but de remédier a' ces inconvénients en n'utilisant qu'un minimum de composants très rapides et en évitant en particulier l'emploi d'un démultiplexeur à entrée de commande de décalage. La recherche du mot de verrouillage de trame par décalage est remplacée par une recherche en parallèle et le décalage des sorties du démultiplexeur par une permutation préprogrammée des signaux numériques de sortie du démultiplexeur. Ceci améliore grandement le temps de reprise du mot de verrouillage de trame. De façon plus précise, l'invention a pour objet un circuit de démultiplexage d'un signal numérique en trame et à haut débit comprenant : - une base de temps recevant un signal d'horloge de fréquence Fe égale au débit des signaux numériques démultiplexés (S1, S2' ""SN) et délivrant des si gnaux de synchronisation aux différents éléments du circuit, - un moyen de décision de perte ou de reprise d'un mot de verrouillage de-trame relié à la base de temps et recevant des avis de reconnaissance des mots de ver rouillage de trame, - N moyens de décodage, déjustification et désynchro nisation de signaux numérique recevant chacun un si gnal numérique F., où 1#i#N, et délivrant chacun un signal numérique Bi, où i#1#N, caractérisé en ce qu'il comprend en outre - un moyen de démultiplexage et de recherche des mots de verrouillage de trame recevant en entrée un si gnal numérique multiplexé S, un signal d'horloge F de fréquence NxF e égale au débit du signal numérique multiplexé S, un -signal de validation issu de la base de temps et délivrant N signaux de reconnais sance d'un des N mots de verrouillage de trame et sur deux entré-es--dumoyen de décision de perte ou des reprise du mot de verrouillage de trame deux si gnauxg l'un de reconnaissance du mot de verrouillage de trame, l'autre de reconnaissance de l'une des N-1 configurations du mot de verrouillage de trame et délivrant en outre un nombre entier N de signaux numériques démultiplexés dans un ordre identique à celui des signaux reçus au multiplexage, cet ordre étant obtenu par un moyen matriciel commandé par n signaux, - un moyen de positionnement recevant en entrée: les N signaux de reconnaissance d'un des mots de verrouil lage de trame, recevant en outre au moins un signal de validation de la base de temps et délivrant les n signaux de commande au moyen de démultiplexage et de recherche des mots de verrouillage de trame. Selon un mode particulier de réalisation, le moyen de démultiplexage et de recherche des mots de verrouillage de trame comprend - un moyen de démultiplexage synchrone ordonnateur re cevant en entrée le signal numérique multiplexé S, le signal d'horloge F de fréquence NxF e égale au débit du signal numérique multiplexé S, le signal de validation issu de la base de temps, les n signaux de commande et délivrant en sortie N signaux numéri ques démultiplexés dans le meme ordre que celui des signaux numériques reçus au multiplexage - un moyen de recherche des N mots de verrouillage de trame dont N entrées sont reliées aux N sorties du moyen de démultiplexage synchrone ordonnateur et dé- livrant sur N sorties les signaux de reconnaissance d'un des N mots de verrouillage de trame et déli vrant sur deux entrées du moyen de décision de perte ou de reprise du mot de verrouillage de trame deux signaux, l'un de reconnaissance du mot de verrouil lage de trame, l'autre de reconnaissance d l'une des N-l configurations : mot de erroui'ilage de:: trame, - un moyen de décalage temporel. recevant en- entrée- les N signaux numériques démultiplexés issus du moyen. de démuItiplexage synchrone ordonnateur et délivrant sur N sorties N signaux identiques aux signaux reçus en entrée à un décalage temporel près de un bit pour certains d'entre eux. Selon une caractéristique secondaire, le moyen de démultiplexage synchrone ordonnateur comprend - au moins un démultiplexeur synchrone, - au moins un diviseur de fréquence, - au moins une matrice de permutation dont les entrées sont reliées à toutes les sorties de un ou plusieurs démultiplexeurs. Selon un mode de réalisation préféré, le moyen de démultiplexage synchrone ordonnateur com prend - un démultiplexeur synchrone dont 11 entrée reçoit le signal numérique multiplexé S délivrant sur N sor ties N signaux numériques démultiplexés, et - un diviseur de fréquence recevant en entrée un si gnal d'horloge F de fréquence NxFe, délivrant en sortie un signal d'horloge de fréquence Fet - une matrice de permutation NxN, commandée par les n signaux issus du moyen de positionnement, dont N en trées sont reliées aux N sorties du démultiplexeur synchrone et dont N sorties constituent les N sor ties du moyen de démultiplexage synchrone ordonna teur. De manière a éviter l'utilisation d'une matrice de permutation NxN, surtout si N est grand (12, 16...) il est possible d'utiliser un démultiplexage en plusieurs étapes et plusieurs matrices de faible capacité. Selon un autre mode de réalisation préféré, le moyen de démultiplexage synchrone ordonnateur com prend - un démultiplexeur synchrone à une entrée et NI sor ties où N1 est un diviseur de N auquel est relié un diviseur de-fréquence recevant un signal d'horloge F de fréquence NxFe et délivrant un signal d'horloge de fréquence NxFe/Nî - une matrice de permutation N1 x N1 commandée par n1 signaux issus du moyen de positionnement dont les N1 entrées sont reliées aux N1 sorties du démultiple xeur synchrone, - N1 démultiplexeurs synchrones à une entrée et N1 sorties où N2=N/N1 les entrées des N1 démultiple xeurs synchrones etant reliées aux N1 sorties de la matrice de permutation N1xN1, - un diviseur de fréquence relié aux N1 démultiple-- xeurs synchrones recevant un signal d'horloge de fréquence F/N1 et délivrant un signal d'horloge de fréquence Fet - N1 matrices de permutation N2xN2 commandées chacune par les n2 mêmes signaux issus du moyen de position nement, chacune des N1 matrices de permutation N2xN2 étant reliée à un des N1 démultiplexeurs synchrones. Selon un mode particulier de réalisation, le moyen de démultiplexage et de recherche des mots de verrouillage de trame comprend - un démultiplexeur synchrone recevant en entrée le signal numérique multiplexé S et le signal d'horloge F de fréquence NxFe et délivrant en sortie N signaux numériques démultiplexés - un moyen de recherche des N mots de verroulllage de trame dont N entrées reçoivent les N signaux numéri ques issus du démultxplexeur synchrone et délivrant sur N sorties les signaux de reconnaissance d'un des N mots de verrouillage de trame; et délivrant sur deux entrées du moyen de déeision de -pexte: ou de reprise du mot de verrouillage de trame deux i- gnaux, l'un de reconnaissance du mot de verrouillage de trame, l'autre de reconnaissance de l'une des N-l configurations du mot de verrouillage de trame et délivrant en outre 2xN signaux numériques démulti plexés - un moyen matriciel recevant les 2xN signaux numéri ques multiplexés, les n signaux de commande et déli vrant en sortie les N signaux numériques. Selon un mode de réalisation préféré, le moyen de positionnement comprend une mémoire morte de 2N mots au moins chacun de n bits au moins adressés par les N sorties du moyen de recherche et dont n lignes de données constituent les n signaux de commande de. Ce mode de réalisation nécessite une mémoire morte de 2N mots, alors que N mots seulement seront adressés. Ceci n'est pas très gênant si N est petit, N = 2 ou N = 4. Mais cela l'est si N est grand, N = 12 ou N = 16. Selon un autre mode de réalisation préféré, le moyen de positionnement comprend : - un codeur dont N entrées sont les entrées du moyen de positionnement et ayant un nombre entier p de sorties tel que 2P \ > N, - une mémoire morte de 2P mots au moins, chacun de n bits au moins adressée par les p sorties du codeur et dont n lignes de données constituent les n si gnaux de commande. Selon une caractéristique secondaire, le moyen de positionnement comprend en outre un circuit d'initialisation commandé par un signal issu de la base de temps dont les sorties adressent la mémoire morte. Ce circuit d'initialisation permet Ior-sque le mot de verrouillage de trame a été perdu de se mettre dans une configuration connue avant sa.recher- che. D'autres caractéristiques et avantages de. l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif mais non limita tif, en référence aux figures annexées dans lesquels les - les figures 1 et 2 ont déjà été décrites pour mieux comprendre l'état de la technique, - la figure 3 représente un tableau synoptique du circuit selon l'invention, - la figure 4 représente un tableau synoptique d'un mode de réalisation du circuit selon l'invention, - la figure 5 représente un mode de réalisa- tion particulier du circuit selon le synoptique de la figure 4 - la figure 6 représente un mode particulier de réalisation du moyen de positionnement, - la figure 7 représente un mode de réalisation du moyen de démultiplexage synchrone ordonnateur, - la figure 8 représente un autre mode de réalisation du moyen de démultiplexage synchrone ordonnateur, - la figure 9 représente un tableau synoptique d'un autre mode de réalisation du circuit selon l'invention. La figure 3 représente un tableau synoptique du circuit selon 11 invention. I1 comprend un moyen 3 de démultiplexage et de recherche des mots de verrouillage de trame, un moyen de positionnement 22, un moyen de décision 23 de perte ou de reprise du mot de verrouillage de trame, une base de temps 14 et des moyens 18 qui décodent-, si nécessaire, déjustifient et désynchronisent les signaux reçus en entrée. La fonce tion de ces différents circuits et les interactions entre eux seront expliquées à l'aide des modes de réalisation particuliers décrits plus loin. Dans la figure re suivante, les moyens 18 ne seront pas représentés. La figure 4 représente un tableau synoptique d'un mode de réalisation du circuit selon l'invention. il comprend un moyen de démultiplexage synchrone ordonnateur 20 recevant en entrée un signal numérique multiplexé S et un signal d'horloge F dont la fréquence est égale au débit du signal numérique multiplexé S. Ce moyen de démultiplexage synchrone ordonnàteur 20 applique à la base de temps 14 un signal d'horloge dont la fréquence est égale au débit des signaux numériques démultiplexés. Ce même signal est envoyé a' > moyen de recherche d'un des mots de verrouillage Ce trame 21. Les N signaux numériques démultiplexés Y1, Y2, ..., YN is-- sus du moyen de démultiplexage synchrone ordonnateur 20 sont reçus par le moyen de recherche d'un des mots de verrouillage de trame 21. Les N signaux numériques S,, S2,... SN synchronisés, justifiés èt éventuellement codés, sont respectivement égaux à une permutation circulaire et à un décalage de 1 bit près aux N signaux numériques démultiplexés Y1, Y2, ... Y. Le nombre de permutations circulaires possibles est égal au nombre de signaux, c'est-à-dire N.Pour que le signal numérique Y1 corresponde au signal numérique S1, c'est-à-dire pour que le signal numérique Y1 après déjustification et désynchronisation et éventuellement décodage soit égal à S1, il faut effectuer la bonne permutation des signaux sortant du moyen de démultiplexage synchrone ordonnateur 20 et d'autre part un décalage temporel par le moyen 50 de décalage temporel. Les informations nécessaires pour effectuer ces deux opérations proviennent de l'observation du mot de verrouillage de trame détecté. Le moyen de recherche 21 doit donc rechercher N mots de verrouillage de trame qui sont le mot de verrouillage de trame inséré au multi@l@xage et ses N-l configurations possibles. Si le mot de verrouillage de trame inséré au multiplexage est détecté, la sortie '7Tî du moyen de recherche 21 est activée. Cette sortie est reliée au moyen de positionnement 22 et au moyen de décision 23 de perte ou de reprise du mot de verrouillage de trame. Si l'une des N-1 configurations du mot de verrouillage de trame est reconnue, l'une des N-l sorties VT2, VT3, ... VTN du moyen de recherche 21 reliée au moyen de positionnement 22 est activée.La sortie VTX du moyen de recherche 21 reliée au moyen de décision 23 de perte ou de reprise du mot de verrouillage de trame est également activée. Selon le mot de verrouillage de trame reconnu et sur réception d'un signal de validation issu de la base de temps 14 et appliqué sur son entrée 24, le moyen de positionnement 22 applique alors n signaux cl, c2,... cn sur le moyen de démultiplexage synchrone ordonnateur 20 commandant la permutation circulaire des signaux numériques démultiplexés Y1, Y2,... YN, de telle sorte que le signal numérique Y1 corresponde au signal numérique multiplexé S1, ..., le signal numérique kfN corresponde au signal numérique multiplexé SN. L'action du moyen de décision 23 de perte ou de reprise du mot de verrouillage. de trame est la sui vante : il vérifie, sur un signal de validation appliqué sur son entrée 25 par la base de temps 14 envoyée à chaque trame, que le signal VT1 est activé. 8i tel est le cas, le démultiplexage se passe correctement. Si au contraire le mot de verrouillage de trame n'est pas reconnu, VT1 n'- est pas activé.Dans ce cas, l'une des N-l configurations du mot de verrouillage de trame est détectée et le signal VTX est activé. Lorsque ce signal VTx est reçu par: le moyen dt décsion 23 de perte ou de reprise du mot de verrouillage de trame pendant un certain nombre de trames consécutives, par exemple 3 ou 4, le mot de verrouillage de trame est décar reconnu. Le moyen de décision 23 de perte ou de reprise du mot de verrouillage de trame applique alors un signal sur l'entrée 26 de- la base de temps 14.Ce signal commande à la base de temps 14 d'appliquer un signal de validation sur l'entrée 24 du moyen de positionnement 22 et sur l'entrée 28 du moyen de démultiplexage synchrone ordonnateur 20, ce qui valide les signaux cl, c2, ..., c n et réalise la permutation des sorties de ce moyen de démultiplexage synchrone ordonnateur 20. La figure 5 représente un mode de réalisation particulier du circuit selon l'invention. Dans cette figure èt dans toutes les figures suivantes, les éléments déjà référencés ne seront pas repris. Le circuit de la figure 5 réalise le démultiplexage d'un signal numérique multiplexé S en douze signaux numériques démultiplexés, ce nombre douze étant un exemple bien entendu non limitatif. On suppose de plus que le mot de verrouillage de trame a une longueur de 12 bits. Chaque trame des signaux numériques démultiplexés Y1, Y2, ..., YN contient donc un bit du mot de verrouillage de trame. Enfin, on n'a pas représenté sur cette figure, les moyens 18 (fi gure 3) et les moyen@ 50 (figure 4) recevant en entrée les signaux numériques démultiplexés Y1, Y2 ..., YN et délivrant en sortie les signaux numériques B1, B2, ..., BN identiques aux signaux S1, S2'... SN émis. Le moyen de démultiplexage synchrone ordonnateur 20 comprend un démultiplexeur synchrone 30, une matrice de permutation 32 et un diviseur. de fréquence 10. Le démultiplexeur synchrone 30 reçoit en entrée le: signal numérique multiplexé S et le signal d'horloge F. I1 délivre en sortie douze signaux numériques démultiplexés qui sont appliqués sur. douze entrées de la matrice de permutation 32. Cette matrice de permutation 32 délivre en sortie douze signaux numériques. démultiplexés Y1, Y21 ... Y12 identiques aux douze signaux numériques reçus en entrée à une permutation circulaire près.Quatre signaux numériques C1, c2, e3 et c4 permettent de commander l'une quelconque des douze permutations circulaires possibles des sorties de la matrice de permutation 32. Cette permutation circulaire est réalisée sur réception d'un signal de validation reçu sur l'entrée 28 du moyen de démuliti- plexage synchrone ordonnateur 20 issu de la base- de temps 14. Le diviseur de fréquence 10 reçoit en entrée un signal d'horloge F et délivre en sortie un signal d'horloge de fréquence douze fois moindre, appliqué à la base de temps 14. Le moyen de recherche 21 d'un des mots de verrouillage de trame comprend un moyen 33, douze moyens de recherche 34 d'une des douze configurations du mot de verrouillage de trame et un moyen d'analyse 35. Le moyen 33 reçoit les douze signaux numériques démultiplexés Y1,..., Y N issus du moyen de démultiplexage synchrone ordonnateur 20. Il- délivre 24 signaux numériques Z1,... Z24 et leurs 24 signaux numériques inverses Z1'..., Z24. Les signaux numériques Z1,... Z12 sont respectivement égaux aux signaux numériques Y1,... Y12 à un léger décalage temporel près dû à la transition par le moyen 33. Les signaux numériques Z13,... Z24 sont respectivement égaux aux signaux numériques Z1,... Z12 retardés temporellement de un bit.En pratique, ce moyen 33 peut par exemple etre constitué de 24 bascules à une entrée D et deux sorties, l'une normale -(Q), autre inverse (Q connec- tées de la façon suivante. le signal numérique yi (où i est compris entre 1 et 12) arrive sur l'entrée D d'une de ces bascules. En sortie Q de cette bascule apparaît le signal numérique Zi et en sortie Q le: signal numérique Zi Le signal numérique Zi est appliqué à l'entrée D d'une seconde bascule qui produit sur sa sortie Q le signal numérique h1+12 et sur sa sortie # le signal numérique #i+12. Toutes les bascules sont commandées par un même signal d'horloge, issu de la base de temps 14, de fréquence Fe.Les signaux numériques délivrés par le moyen 33 sont appliqués sur les entrées des moyens de recherche 34. Dans le cas de la figure 5 ces moyens de recherche 34 sont des circuits ET (multiplicateur) et le circuit 35 est un circuit OU (additionneur). Les moyens de recherche 34 reçoivent chacun sur douze entrées un signal numérique issu d'une sortie normale ou inverse du moyen 33. Le choix de connecter une sortie normale ou une sortie inverse du moyen 33 aux moyens de recherche 34 dépend du mot de verrouillage de trame. Par exemple, si le mot de verrouillage de trame est constitué de la chaîne de bits 1, 1, 1, 1, 1, 0, 1, 0, 0, 0, 0, 0, les entrées 1, 2, 3, 4, 5 et 7 de chaque moyen de recherche 34 seront reliées aux sorties normales du moyen 33 et les entrées 6, 8, 9, 10, 11 et 12 de chaque moyen de recherche 34 seront reliées aux sorties inverses du moyen 33.De manière plus précise, le premier moyen de recherche 34 reçoit sur ses entrées 1 à 12 respectivement les signaux numériques Z1, z2, z3, z4, z5, z6, z7, z8, z9, z10, z11 et z12, Les signaux appliqués sur les entrées du deuxième moyen de recherche 34 se déduisent des signaux appliqués au premier moyen de recherche 34 par un décalage des indices, c'est-à-dire que l'on a sur les entrées 1 à 12 du deuxième moyen de recherche 34, les signaux nume-"ri- ques respectifs z2, z3, z4, z5, z6, z7, z8, z9, z10, Zll' Z12 et Z13. Les signaux numériques appliqués aux entrées des dix autres moyens de recherche 34 se: déduisent de la même manière par un décalage: des ind-i- ces. Ceci permet de rechercher un mot de verrouillage de trame de 12 bits. Si le mot de verrouillage de trame a une longueur de 2x12 bits, deux bits de ce mot de verrouillage de trame se retrouvent dans chaque signal numérique Y1, Y2, .., YN. On effectue une pré-détection du mot de verrouillage de trame de 2 bits de chacune des voies composantes. Les 12 signaux de sortie des systèmes de pré-détection sont connectés au moyen 33. La suite du schéma est identique à celui de la figure 5. Le signal de sortie de chaque moyen de recherche 34 est au niveau haut (bit 1) si chacune des entrées est au niveau haut, c'est-à-dire compte tenu des signaux normaux ou inverses appliqués en entrées si le mot de verrouillage de trame est reconnu. La sortie VT1 du premier moyen de recherche 34 est reliée directement au moyen de décision 23 de perte ou de reprise de trame. Ce signal VT1 est au niveau haut si le mot de recherche inséré au multiplexage, c'est-à- dire non permuté, est reconnu. Si l'une des configurations du mot de verrouillage de trame est reconnue, l'un des signaux VT2, VT3, ... VT12 passe au niveau haut. Ces onze signaux constituent les entrées du moyen d'analyse 35 qui délivre en sortie un signal VTX appliqué au moyen de décision 23 de perte ou de reprise de trame qui passe au niveau haut si l'une des entrées est au niveau haut. Les douze sorties vTî, .. VT12 des douze moyens de recherche 34 sont en outre appliquées à l'entrée du moyen de positionnement 22. Ce moyen de positionnment- 22 comprend un codeur 36 constitué de deux circuits 36a et 36b, plusieurs bascules 37, un circuit d'initialisation 38 et une mémoire morte 39. Le codage des signaux numériques VT1 ..., VT12 est effectué par le circuit 36a à huit entrées et trois sorties et le circuit 36b à quatre entrées et deux sorties. il est bien entendu que ce codage aurait pu etre réalisé à l'aide d'un seul circuit de seize entrées et quatre sorties. Les cinq signaux de sortie des circuits de codage 36a et 36b sont appliqués à l'entrée de cinq bascules 37 dont la porte de commande est activée par un signal 24 issu de la base de temps 14. La sortie Q de chacune de ces bascules 37 est appliquée à l'entrée du circuit d'initialisation 38.Ce circuit validé par un signal issu de la base de temps 14, commande un positionnement particulier de la matrice de permutation 32 à la suite de la perte- du mot de verrouillage de. trame-. Cela permet de rechercher l'une des configurations du mot de verrouillage de trame à partir d'une configuration connue de la matrice de permutation 32. Cinq sorties du circuit d'initialisation 38 permettent d'adresser la mémoire morte 39. Les signaux cl, c2, c3 et c4, données contenues à l'adresse indiquée, commandent la permutation des sorties de la matrice de permutation 32. Dans le cas d'un moyen de positionnement 22 comportant un circuit d'initialisation 38, la configu ration initiale de la matrice de permutation 32 est connue. Par contre, dans le cas d'un moyen de positionnement 22 ne comportant pas un circuit d'initialisation 38, la configuration de la matrice de permutation 32 est quelconque. Or, les signaux cl, c2,. c3 et C4 de commande de la matrice de permutation 32 dépendent de la configuration présente et de la- configura- tion voulue de la mati-ice--de- permutation 32-.. I-I faut. donc mémoriser la configuration- p-résente. La figure 6 représente un mode de réalisation du moyen de positionnement ne comportant pas de circuit d'initialisation. Le codeur 36, les bascules 37 et la mémoire morte 39 sont identiques au circuit représenté dans la figure5. Ce moyen de positionnement 22 comprend en outre un circuit de calcul 40 qui reçoit en entrée d'une part les quatre signaux de données issus de la mémoire 39 et d'autre part, -les quatre signaux c1, c2, c3 et C4 appliqués à l'entrée de la matrice de permutation mémorisés dans un registre 41. Les entrées de ce registre 41 reçoivent les signaux de sortie du circuit de calcul 40. La mémorisation des signaux issus du circuit de calcul 40 dans le registre 41 est effectuée par un signal de validation 42 issu de la base de temps 14. La figure 7 représente une variante de réalisation du moyen de démultiplexage synchrone- ordonna- teur 20. Les diviseurs de fréquence ne sont pas représentés sur cette figure. Dans le cas d'un démultlple- xage direct du signal numérique multiplexé S en douze signaux numériques tel qu'il est réalisé par le démultiplexeur synchrone 30 de la figure5, le démultiplexage est effectue par douze bascules commandées par des horloges H1 à H12.Ces horloges ont une fréquence par exemple de 140 Mhz et leurs fronts actifs sont décalés les uns par rapport aux autres de T/12 où T est la période correspondant à la fréquence de 140- Mhz. Les signaux de sortie de ces bascules sont ensuite remis en phase par exemple par un rééchantillonnage par douze bascules qui sont commandées par des horloges H' en phase entre elles et de fréquence 140 Mhz. Cette solution, la plus simple dans son principe, se heurte aux débit-s élevés- à des difficultés technologiques. Elle nécessite domze bascules ultrarapides pour effectuer le démultiplerage et elle nécessite des horloges H1 à Hl2 de réalisation délicate faute de circuits intégrés suffisamment rapides.Pour limiter le nombre de composants très rapides, le moyen de démultiplexage synchrone 20 représenté sur la figu- re 6 réalise un démultiplexage en deux étapes Le signal numérique multiplexé S appliqué à l'entrée du moyen de démultiplexage synchrone ordonnateur 20 est dans un premier temps démultiplexé en trois signaux numériques SAt SB et SC par le démultiplexeur synchrone 43.Chacun de ces trois signaux numériques est ensuite démultiplexé par un démultiplexeur synchrone 44 en quatre signaux numériques Les sorties de ces dé multiplexeurs synchrones 44 sont appliquées à l'entrée de la matrice de permutation 32 Les signaux numériques cl, C2, c3 et c4 appliqués à l'entrée de la matrice de permutation 32 permettent d'effectuer toutes les permutations circulaires possibles des signaux numériques apparaissant en sortie de la matrice de permutation 32. Le circuit de démultiplexage représenté sur la figure 7 offre l'avantage par rapport au circuit de démultiplexage représenté sur la figure 5, de ne nécessiter que peu de composants ultrarapides.En effet, le démultiplexage synchrone 43 qui démultiplexe le signal numérique à haut débit S en trois signaux numériques multiplexés SA, SB et SC ne comporte que trois bascules ultrarapides, ce- qui est un avantage non négligeable par rapport au démultiplexage synchrone tel que 30 qui nécessite 12 bascules ultrarapides. Si le signal numérique multiplexé S a un débit de 12x140 Mbit/s, les signaux numériques multiplexés SA, SB et SC ont un débit de 4x140 Mbit/s. Pour démultiplexer de tels signaux, les démultiplexeurs synchrones 44 ne nécessitent plus de composants ultrarapides. Le cout économique du démult-ipîe-xeur en est ainsi dimi- nué. Les signaux numériques démultiplexés sont appliqués à l'entrée d'une matrice de permutation 32 de format 12x12. La technologie ne fournit pas actuellement une telle matrice sous forme intégree ; il peut donc être préférable d'utiliser plusieurs matrices plus petites dans une configuration différente. La figure 8 représente une variante du mode de réalisation du moyen de démultiplexage synchrone ordonnateur 20. On y retrouve les démultiplexeurs synchrones 43 et 44 décrits sur la figure7. La matrice de permutation 32 est ici remplacée par quatre matrices de permutation. Une matrice de permutation 45 de format 3x3 est insérée entre les deux étages de démultiplexage. Cette matrice de permutation 45 reçoit en entrée les trois signaux numériques multiplexés S, SB, SC issus du démultiplexeur synchrone 43. Elle délivre sur trois sorties, reliées aux entrées de trois démultiplexeurs synchrones 44, ces mêmes signaux numériques multiplexés dans le même ordre à une permutation circulaire près.Cette matrice de permutation 45 est commandée par deux signaux cl et c2 issus du moyen de positionnement 22. A la sortie de chacun des démultiplexeurs synchrones 44, les quatre signaux numériques démultiplexés sont appliqués à l'entrée d'une matrice de permutation 46. Chacune de ces trois matrices de permutation 46 est commandée par les mêmes signaux C3 et C4 issus du moyen de positionnement 22. Les ordres de positionnement des matrices 45 et 46, mémorisés dans la mémoire 39, ne sont bien entendu pas identiques à ceux commandant la matrice de permutation 32 des figures précédentes. Les figures 5, 7 et 8 montrent différents modes de réalisation du moyen de démultiplexage synchrone ordonnateur 20. Ces des ions rre sont bien entendu pas limitatives. On peut par exemple imaginer de réaliser un démultiplexage en trois étapes ou plus si le signal numérique S est à très haut débit. De même, on peut utiliser toutes combinaisons de matrices de permutation permettant d'effectuer une permutation circulaire des signaux Y1, Y2, ... Y12 apparaissant en sortie du moyen de démultiplexage synchrone ordonnateur 20. La figure 9 représente un synoptique d'un autre mode de réalisation particulier du circuit selon l'invention appliqué au démultiplexage d'un signal numérique S en douze signaux numériques. Les circuits 30, 21, 23 et 14 sont identiques et produisent les mêmes signaux que ceux utilisés dans la figure 5. il diffère de celui de la figure 5 en ce que l'opération de permutation se fait dans le moyen matriciel 51 en sortie du moyen de recherche 21 d'un des mots de verrouillage de trame. Ce moyen matriciel 51 reçoit 24 signaux numériques démultiplexés. Les douze premiers signaux E1,... E12 sont identiques aux signaux sortant du démultiplexeur synchrone 30. Les signaux E13... E24 sont respectivement égaux à ces mêmes signaux à un retard temporel de un bit près. Sur réception des signaux c1,... C4 issus du moyen de positionnement 22, le moyen matriciel 51 va sélectionner douze signaux consécutifs parmi les 24 signaux E1,... E24. I1 sélectionnera donc par exemple les signaux E1, E2,... E12 ou bien les signaux E2, E3,... E13, etc... ou bien les signaux E13, E14,... E24. Les signaux de commande C1,... C4 issus du moyen de positionnement 22 détermineront également la permutation effectuée sur les douze signaux sélectionnés. Ces signaux permutés seront délivrés en sortie du moyen-matriciel 51. Ce mode de réalisation a l'avantage, par rapport à celui de la figure 4, de faire l'économie du moyen 50 de décalage temporel. Par contre, la bonne exécution de la permutation n'est pas contrôlée alors qu'elle l'était par le moyen de recherche 21-d'un des mots de verrouillage de trame dans le circuit décrit par la figure 4. Les tableaux joints en annexe donnent le temps moyen de reprise de verrouillage de trame obtenu avec un circuit de démultiplexage, selon étant connu, comprenant un démultiplexeur synchrone à commande d'entrée de décalage tel que celui décrit sur la figure 2, et le temps de reprise de verrouillage de trame obtenu avec un circuit de démultiplexage selon l'invention. Le temps de reprise de verrouillage de trame compté en nombres de trames est fonction de l'ordre de multiplexage N, de la longueur du mot de-verrouillage de trame a et de la longueur de la trame LT.Pour le circuit de démultiplexage connu, ce temps de reprise de verrouillage de trame tr, où tr est calculé selon la formule tr=(N-1)(1+t)+1+# où # est le critère de reprise que l'on fixe à 2 ou 3 en général et t, la partie aléatoire tenant compte des imitations du mot de verrouillage de trame, est égale à Pour le circuit de démultiplexage selon l'invention, ce temps de reprise de verrouillage de trame tr est égal à Les deux tableaux joints donnent les valeurs de tr-#-l, c'est-à-dire de la partie aléatoire. Il apparait clairement que l'invention apporte un gain substantiel dans le temps de reprise du mbt de verrouillage de trame. TABLEAU I calcul des temps de reprise de verrouillage de trame Systèmes à Longueur du mot de VT Longuer trame baut débit (LT) Nx140 Mbit/s haut débit (a) 1000 2000 3000 4000 Démultiplexage selon l'art connu 4x140 4x3=12 3,72 4,44 5,16 5,88 (560Mbit/s) 8x140 8x2=16 8,12 8,24 8,36 8,48 (1,12Gbit/s 12x140 12x1=12 14,88 17,76 20,64 23,52 (1,7Gbit/s) 12x2=24 12+# 12 12 12 16x140 16x1=16 16,24 16,4816,72 16,96 (2,24Gbit/s) 16x2=24 16+# 16 16 16 avec # Systèmes à Longueur du mot de VT Longueur trame haut débit (LT) Nx140 Mbit/s haut débit (a) 1000 2000 3000 4000 Démultiplexage selon l'invention 4x140 4x3=12 0,98 1,95 2.93 3,91 8x140 8x2=16 0,12 0,244 0,36 0,49 12x140 12x1=12 2,94 5,9 8,8 9,7 12x2=24 # # # # 16x140 16x1=16 0,24 0,48 0,73 0,976 16x2=32 # # # # avec # REVENDICATIONS 1. Circuit de démultiplexage d'un signal numérique en trame et à haut débit comprenant - une base de temps (14) recevant un signal d'horloge de fréquence F égale au débit des signaux numériques démultiplexés (S1, S2, ...SN) et délivrant des si gnaux de synchronisation aux-- dïfféents éléments du circuit, - un moyen (23) de décision de perte ou de reprise d'un mot de verrouillage de trame relié à la base de temps (14) et recevant des avis de reconnaissance des mots de verrouillage de trame, N moyens (18) de décodage, déjustification et dé synchronisation de signaux numériques recevant cha cun un signal numérique F., où 1 i N, et délivrant chacun un signal numérique Bi, où i 1 N, caractérisé en ce qu'il comprend en outre :: - un moyen (3) de démultiplexage et de recherche des mots de verrouillage de trame recevant en entrée un signal numérique multiplexé S, un signal d'horloge F de fréquence NxFe égale au débit du signal numérique mutliplexé S, un signal de validation issu de la base de temps (14) et délivrant N signaux (VT1,... VTN) de reconnaissance d'un des N mots de verrouil lage de trame et sur deux entrées du moyen (23) de décision de perte ou de reprise du mot de verrouil lage de trame deux signaux, l'un (VT1) de reconnais sance du mot de verrouillage de trame, l'autre (VTx) de reconnaissance de l'une des N-l configurations du mot de verrouillage de-trame et délivrant en outre un nombre entier N de signaux numériques démultiple xés (F1,...FN) dans un ordre identique à celui des signaux reçus au multiplexage, cet ordre étant obte nu par un moyen matriciel commandé par n signaux (c1,... cn), - un moyen de positionnement (22) recevant en entrée les N signaux (VT1t... VTN) de reconnaissance d'un des mots de verrouillage de trame, recevant en outre au moins un signal de validation de la base de temps (14) et délivrant les n signaux de commande (cl,... cn) au moyen (3) de démultiplexage et de recherche des mots de verrouillage- dk trams 2. Dispositif selon la revendication 1, ca ractérisé en ce que le moyen (3) de démultiplexage et de recherche des mots de verrouillage- de trame com prend - un moyen de démultiplexage synchrone ordonnateur (20) recevant en entrée le signal numérique multi plexé S, le signal d'horloge F de fréquence ExFe égale au débit du signal numérique multiplexé S, le signal de validation issu de la base de temps (14), les n signaux (cl,... cn) de commande' et délivrant en sortie N signaux numériques (Y1,...YN) démulti plexés dans le même ordre que celui des signaux nu mériques (Sl,... SN) reçus au multiplexage ; - un moyen de recherche (21) des N mots de verrouilla ge de trame dont N entrées sont reliées aux N sor ties du moyen de démultiplexage synchrone ord-onna teur (20) et délivrant sur N sorties les signaux de reconnaissance (VTl,... VTN) d'un des N mots de ver rouillage de trame et délivrant sur deux entrées du moyen (23) de décision de perte ou de reprise du mot de verrouillage de trame deux signaux, l'un (VT) de reconnaissance du mot de verrouillage de trame, l'autre (VTx) de reconnaissance de l'une des N-l configurations du mot de verrouillage de trame ; - un moyen de décalage temporel (50) -recevant en en trée les N signaux numériques démultiplexés (Y1,.. YN) issus du moyen de démultiplexage synchrone or donnateur (20) et délivrant sur N sorties N signaux (F1,... FN) identiques aux signaux reçus en entrée à un décalage temporel près de un bit pour certains d'entre eux. 3. Circuit de démultiplexage selon la revendication 2, caractérisé en ce que le moyen de démulti- plexage synchrone ordonnateur (20) comprend - au moins un démultiplexeur synchrone, - au moins un diviseur d fréquence, - au moins une matrice de permutation dont les entrées sont reliées à toutes les sorties de un ou plusieurs démultiplexeurs. 4. Circuit de démultiplexage selon la revendication 3, caractérisé en ce que le moyen de démultiplexage synchrone ordonnateur (20) comprend : - un démultiplexeur synchrone (30) dont l'entrée re çoit le signal numérique multiplexé S délivrant sur N sorties N signaux numériques démultiplexés, et - un diviseur de fréquence (i0) recevant en entrée un signal d'horloge F de fréquence NxFe, délivrant en sortie un signal d'horloge de fréquence. Fe, - une matrice de permutation (32) NxN commandée par les n signaux issus du moyen de positionnement (22) dont entrées sont reliées aux N sorties du démul tiplexeur synchrone (30) et dont N sorties consti tuent les N sorties du moyen de démultiplexage syn chrone ordonnateur (20). 5. Circuit de démultiplexage selon la revendication 3, caractérisé en ce que le moyen de démultiplexage synchrone ordonnateur (20) comprend : - un démultiplexeur synchrone (43) à une entrée et N1 sorties où Nl est un diviseur de N auquel est relié un diviseur de fréquence recevantun signal d'horloge de fréquence F et délivrant un signal d'horloge de fréquence F/N1, - une matrice de permutation (44) N1 x N1 commandé par n1 signaux issus du moyen de positionnement (22) dont les N1 entrées sont reliées aux N1 sorties du démultiplexeur synchrone (43), N1 démultiplexeurs synchrones (43) à une entrée et N2 sorties où N2=N/N1 les entrées des N1 démultiple xeurs synchrones (45) étant reliées aux N1 sorties de la matrice de permutation (44) - un diviseur de fréquence relié aux N1 démultiplica teurs synchrones (43) recevant un signal d'horloge de fréquence F/N1 et délivrant tan signal d'horloge de fréquence Fe, N1 matrices de permutation (46) N2xN2 commandées chacune par les n2 mêmes signaux issus du moyen de positionnement (22) chacune des N1 matrices de per mutation (46) N2xN2 étant reliée à un des N1 démul tiplexeurs synchrones (43). 6. Dispositif selon la revendication 1, caractérisé en ce que le moyen (3) de démultiplexage et: de recherche des mots de verrouillage de tramQ comprend un démultiplexeur synchrone (30) recevant en entrée. le signal numérique multiplexé S et le signal d'hor loge F de fréquence NxF e et délivrant en sortie N signaux numériques démultiplexés (Xl,... XN) ; - un moyen de recherche (21) des N motsde verrouilla ge de trame dont N entrées reçoivent les N signaux numériques (X1,... XN) issus du démultiplexeur syn chrone (30) et délivrant sur N sorties les signaux (VTl,...VTN) de reconnaissance d'un des N mots de verrouillage de trame et délivrant sur deux entrées du moyen (23) de décision de perte ou de reprise du mot de verrouillage de trame deux signaux, l'un (VTl) de reconnaissance du mot de verrouillage de trame, l'autre (VTx) de reconnaissance de l'une des N-1 configurations du mot- de verrouillage de trame et délivrant en outre 2xN signaux numériques démultiplexés (E1, E2,... E2xN) - un moyen matriciel (51) recevant les 2xN signaux nu mériques multiplexés (E1, E2,... E2xN)i les n Si- gnaux de commande (Cl,... C cn) et délivrant en sortie les N signaux numériques (Fl,... FN). 7. Circuit de démultiplexage selon l'une quelconque des revendications X à 6, caractérisé en ceque le moyen de positionnement (22) comprend une mémoire morte (39) de 2N mots au moins chacun de n bits au moins adressés par les N sorties du moyen de déc o-- dage (21) et dont n lignes de données constituent les n signaux de commande (cl,..O Cn). 8. Circuit de démultiplexage selon l'une quelconque des revendications 1 à 6, caractérisé en ce que le moyen de positionnement (22) comprend - un codeur (36) dont N entrées sont les entrées du moyen de positionnement (22) et ayant un nombre en tier p de sorties tel que 2P # W, - une mémoire morte (39) de 2P mots au moins, chacun de n bits au moins adressés par les p sorties du codeur (36a et 36b) et dont n lignes de données constituent les n signaux de commande (cî,..., cn). 9. Circuit de démultiplexage selon l'une quelconque des revendications 7 et- 8, caractérisé en ce que le moyen de positionnement (22) comprend en outre un circuit diinitialisation (38) commandé par-un signal issu de la base de temps (14) dont les sorties adressent la mémoire morte (39).