Brevet FR2547080A1 — publié le 19841207

La présente invention est relative à un procédé et à un dispositif de vérification du fonctionnement d'équipements numériques fournissant un train de données à fréquence élevée, telle que 100 Mégabits/seconde ou plus, mot=ment Four la vérification de multiplexeurs de télér.esureùtilisés pour des données à bord d'un satellite, y compris des données à fréquence élevée en provenance des appareils de traitement des données radar à ouverture synthétique. En général, une chaîne de vérification de multiplexeurs de télémesures comprend . une mémoire de stimulation du multiplexeur, simulant des signaux à multiplexer à bord du satellite, . le multiplexeur à vérifier, . un synchronisateur primaire, . un synchronisateur secondaire, et . un ordinateur de vérification. Des solutions ont été proposées dans l'Art antérieur pour résoudre le problème posé par une telle vérification en faisant appel à un moyen adapté à l'analyse d'erreurs de trains de données numériques à fréquence élevée. Une première solution a consisté à développer des unités de traitement d'informations spécialisées opérant à des fréquences de données élevées, car ladite analyse est peu envisageable à des fréquences de 100 Mégabits/ seconde et plus avec les synchronisateurs secondaires et les ordinateurs classiques , d'autant plus si on veut chiffrer le taux d'erreurs ou si on veut mettre en oeuvre des programmes de localisation de pannes Une autre solution proposée pourrait consister à utiliser un enregistreur magnétique de grandes performances, que l'on rejouerait, ensuite, à fréquence réduite. Toutefois, les solutions de l'Art antérieur présentent des inconvénients très graves, notamment - en ce qui concerne le développement d'unités de traitement d'information spécialisées, ces dernières n'existent pas sur le marché et il est donc nécessaire de les faire construire, ce qui entraîne de très hauts coûts, et - en ce qui concerne l'utilisation d'un enregistreur magnétique de grandes performances, le coût d'un tel enregistreur est très élevé; en outre, il est impossible d'avoir un résultat d'analyse des erreurs en temps réel, ce qui implique des extensions des temps de vérification et l'augmentation des couts s'y rapportant. La présente invention a en conséauence sour but de Dourvoir à un procédé et à un dispositif de vérification d'équipements fournissant un train de données à fréquence élevée qui répondent mieux aux nécessités de la pratique que les procédés et les dispositifs visant au même but antérieurement connus, notamment - en ce que les trains de données numériques à fréquence élevée sont reconstruits à une fréquence qui est une fraction de la fréquence du train original - en ce que les chaînes de vérification peuvent être réalisées avec une sensible économie de moyens, parce que le synchronisateur secondaire et l'ordinateur de vérification peuvent être des équipements classiques grâce à la fréquence réduite du train reconstruit, et - en ce que la détection des pannes dans les circuits numériques des 8quipements-à vérifier est possible même en la présence de bruit. La présente invention a pour objet un procédé de vérification du fonctionnement d'un équipement numérique fournissant un train de données à fréquence élevée, telle que 100 Mégabits/seconde ou plus, notamrrent pour la vérification de r.ultiple- xeurs de télémesures utilisés pour des données'à bord d'un satellite, y compris des données à fréquence élevée en provenance des appareils de traitement des données radar à ouverture synthétique, l'équipement à vérifier étant stimulé par des signaux de stimulation répétitifs dont la période est connue, en réponse auxquels signaux cet équipement fournit un train répétitif de données numériques à fréquence élevée dont la période est égale à la période de stimulation, lequel procédé est caractérisé en ce que le train répétitif de données numériques à fréquence élevée est enregistré par échantillons pendant chaque période de stimulation, le temps écoulé entre la fin d'un échantillonnage et le début de l'échantillonnage suivant étant égal à ladite période de stimulation et chaque échantillon étant constitué par un nombre constant ou variable de Mégabits, les échantillons ainsi enregistrés sont lus entre la fin d'un échantillonnage et la fin de l'échantillonnage suivant, et les échantillons ainsi lus sont multiplexés, en sorte que le train répétitif original de données numériques à fréquence élevée est reconstitué en un train de données dont la fréquence est réduite à une fraction de la fréquence dudit train original, et ceci pour chaque période'de stimulation et pour chaque échantillonnage. Selon une variante avantageuse de ce mode de réalisation, dans le cas ou le nombre de Mégabits échantillonnés pendant chaque période de s t i mu la t ion est constant l'enregistrement de chaque échantillon est effectué e n enregistrant une première partie de chaque échantillon et en e n r e g i s t r a n t 1 a P a r t i e restante indépen damment de 1' opération d' enregistrement de la première partie et sans solution de continuité, de même que la lecture de chaque échantillon, qui a lieu entre la fin d'un échantillonnage et la fin de l'échantillonnage suivant, est effectuée en lisant la première partie de chaque échantillon entre la fin dsun échantillonnaqe et le début de l'échantillonnaqe suivant, tandis que la deuxième partie de chaque échantillon est lue immédiatement à la suite de la lecture de la première partie, savoir pendant l1échan- tillonnage suivant, le temps écoulé entre la fin d'un échantillonnage et le début de l'échantillonnage suivant étant toujours égal à la période de stimulation. La présente invention a également pour objet un dispositif de vérification du fonctionnement d'un équipement numérique fournissant un train de données à fréquence élevée, telle que 100 Mégabits/seconde ou plus, notaaen.t pour la vérifica- tion de multiplexeurs de télémesures qui sont utilisés pour des données à bord d'un satellite, y compris des données à fréquence élevée en provenance des appareils de traitement des données radar à ouverture synthétique, et dont la chaîne de vérification comprend une mémoire de stimulation qui est une mémoire recyclée, c'est-à-dire qui fournit audit équipement à vérifier des signaux de stimulation répétitifs dont la période est connue, ledit multiplexeur à vérifier qui fournit un train répétitif de données numériques à fréquence élevée en réponse auxdits signaux de stimulation et dont la période est égale à la période de stimulation, un synchronisateur primaire, un synchronisateur secondaire et un ordinateur de vérification, lequel dispositif est caractérisé en ce que ladite chaîne de vérification comporte, entre le synchronisateur primaire et le synchronisateur secondaire, deux mémoires qui effectuent, alternativement et pendant des périodes de stimulation successives, l'enregistrement par échantillons dudit train répétitif de données numé- riques à fréquence élevée, le temps ecoulé entre la fin d'un-échantillonnage et le début de l'échantillonnage suivant étant égal à ladite période de stimulation et chaque échantillon étant constitué par un nombre constant ou variable de Mégabits, lesquelles deux mémoires d'enregistrement des échantillons effectuent la lecture de ces: échantillons pendant le temps qui s'écoule entre la fin d'un échantillonnage et la fin de l'échantillonnage suivant, les échantillons ainsi lus étant multiplexés en sorte que le train répétitif original de données numériques à fréquence élevée est reconstitué en un train de données dont la fréquence est réduite à une fraction de la fréquence dudit train-original, et ceci pour chaque période de stimulation et pour chaque échantillonnage. Selon une disposition avantageuse de ce mode de réalisation, en amont et en aval desdites deux mémoires sont placés deux aiguillages, dont le premier distribue alternativement à ces deux mémoires les #ifféren# échàntîllons du train répétitif de données numériques à fréquence élevée sous le contrôle d'un compteur de bits qui reçoit un signal d'horloge du synchronisateur primaire, tandis que le deuxième aiguillage reçoit, lui aussi alternativement des desdites deux mémoires et sous le contrôle dudit compteur de bits, les échantillons lus à fréquence réduite. Selon une modalité avantageuse de cette disposition, le cawt teur de bits est un coapteur progranrnable qui prograrnrre le nombre de Mégabits échantillonnés pendant chaque période de stimulation en fonction de la phase de vérification de l'équipement concerné. Selon une variante avantageuse de ce mode de réalisation, dans le cas où le nombre de Mégabits échantil lionnes pendant chaque période de stimulation est constant une me moire principale e f fe c t u e l'enre is- rarement d'une première partie de chaque échantillon tandis que deux mémoires secondaires effectuent alternativement, et immédiatement à la suite de I' opération d' enregistrement correspôndant la mémoire principale , l'e n re g i s t r em en t de la partie restante de chaque échantillongde même que ladite mémoire principale lit la première partie de chaque échantillon entre la fin d'un échantillonnage et le début de l'échantillonnage suivant tandis que lesdites deux mémoires secondaires lisent alternativement, et immédiatement à la suite de la lecture opérée par la mémoire principale, la partie restante de chaque échantillon pendant l'échantillonnage suivant, la lecture de chaque échantillon complet ayant lieu toujours entre la fin d'un échantillonnage et la fin de l'échantillonnage suivant et le temps écoulé entre la fin d'un échantillonnage et le début du suivant étant toujours égal à ladite période de stimulation. Outre les dispositions qui précèdent, l'invention comprend encore d'autres dispositions, qui ressortiront de la description qui va suivre. L'invention sera mieux comprise à l'aide du complément de description qui va suivre, qui se réfère aux dessins annexés dans lesquels - la figure 1 illustre le procédé de l'invention permettant de reconstruire un train de données numériques à fréquence élevée en un train à fréquence réduite d'un facteur égal à 5 - les figures 1A et 1B illustrent également le même procédé pour un facteur de réduction de la fréquence originale qui est égal à 3 et à 4, respectivement - la figure 2 monére schémiitiquemenk une chaîne de vérification, conforme à l'invention, d'un équipement fournissant un train de données numériques à fréquence élevée ;; - la figure 3 montre, sous forme de schéma fonctionnel, ou de boite noire", le dispositif conforme à l'invention, et - la figure 4 illustre une variante du procédé de l'invention, illustré par les figures 1, lA et lB, permettant de réduire le besoin en mémoire. Il doit être bien entendu, toutefois, que ces dessins et les parties descriptives correspondantes, sont donnés uniquement à titre d'illustration de l'objet de l'invention, dont ils ne constituent en aucune manière une limitation. A titre d'exemple, l'équipement numérique à vérifier EV, fournissant un train de données à fréquence élevée f, est constitué par un multiplexeur à 100 Mégabits/seconde il s'agit essentiellement de détecter des pannes dans les circuits numériques de cet équipement, et ceci même en la présence de bruit. En particulier, il s'agit de vérifier le fonctionnement d'un multiplexeur EV de télémesure utilisé Pour des données à bord d'un satellite, y compris des données à fréquence élevée en provenance des appareils de traitement des données radar à ouverture synthétique. L'insertion d'un tel multiplexeur EV dans une chaîne de vérification classique comportant, dans l'ordre, une mémoire de stimulation du multiplexeur EV, le multi plexeur EV à vérifier, un synchronisateur primaire SP, un synchronisateur secondaire SS et un ordinateur de vérification OV, est peu envisageable pour l'analyse d'erreurs de trains de données numériques à fréquence élevée, en particulier par les limites imposées par le synchronisateur secondaire SS et l'ordinateur de véritication OV, et ceci d'autant plus si on veut chiffrer le taux d'erreurs ou si on veut mettre en oeuvre des programmes de localisation de pannes. Or la présente invention permet d'insérer ledit multiplexeur EV à fréquence élevée dans une chaîne de vérification classique parce qu'elle permet de reconstruire un train de données numériques à fréquence élevée en un train à fréquence réduité préfixée : de ce fait on peut utiliser un synchronisateur secondaire SS et un ordinateur de vérification OV tout à fait clas situes grace à la fréquence réduite du train original à vérifier. L'équipement à vérifier EV est d'abord stimulé grâce à la mémoire de stimulation, qui est une mémoire recyclée, MSR, c'est-à-dire qui fournit audit équipement EV des signaux de stimulation répétitifs dont la période T est connue. L'équipement EV, en réponse auxdits signaux fournira à sa sortie un train répétitif TR Selon le procédé de leinvention, on enregistre ensuite pendant la première période de stimulation T1, dans une première mémoire M1, à la sortie dudit équipement EV, un prunier échantillon I du train répétitif TR de données numériques à fréquence élevée f qui, par exemple, comporte un nombre M de bits échantillonnés égal à 25 % du nombre total T de bits, à savoir 25 Mégabits.Puis, pendant la deuxième période de stillation #2, on enregistre dans une deuxième mémoire M2, un deuxième échantillon Il dont la taille M peut varier, par exemple, entre 25 % à 50 % de T, à savoir entre 25 et 50 Mégabits et ainsi de suite pour le troisième et le quatrième échantillon , III et IV, pendant les périodes de stipulation t3 et T4 :: dans la figure 1 (ainsi que dans les figures LA, 1B et 4 se référant à d'autres exemples d'application du procédé conforme à l'invention) nous avons supposé, pour des raisons de smplificationa effectuer un échantillonnage dont la taille N reste constante d'une période de stimulation T à l'autre. Le temps qui s'écoule entre la fin d'un échantillon naqe (à savoir la fin d'utilisation d'une mémoire) et le début de l'échantillonnage suivant (à savoir, le début d'utilisation de l'autre mémoire) est égal à la période de stimulation T. Or, la mémoire M1 est lue pendant le temps qui s' écoule entre l'enregistrement achevé dans la mémoire M1 et l'enregistrement achevé dans la mémoire N2, et ainsi de suite à chaque période de stimulation T. En faisant toujours référence à la figure I et dans l'hypothèse o ù;la taille M de chaque échantillon est constante, il est évident que la lecture du premier échantillon I,et donc de chaque échantillon suivant, Il, III, IV, enregistré à la fréquence de 100 Mégabits/seconde, se fait dans un temps cinq fois plus grand que le temps d'enregistrement : ceci signifie que chacune des mémoires M1 et M2 est lue à une fréquence cinq fois plus faible, à savoir à 20 Mégabits/seconde, en sorte que le multiplexage entre les sorties de ces deux mémoires fournit un train continu TLR de données numériques reconstruisant le train original TR à une fréquence cinq fois plus faible et égale - comme déjà dit - à 20 Mégabits/seconde. Les figures 1A et 1B illustrent le procédé de reconstruction d'un train TR de données numériques à fréquence élevée f en un train TLR à fréquence réduite d'un facteur 3 et 4, respectivement. On peut remarquer que, dans le cas de reconstruction à une fréquence trois fois plus faible, la troisième période de stimulation T n'est pas utilisée, de même que la quatrième et la cinquième période de stimulation T4 et 5,respectivement, ne sont pas utilisées non plus dans le cas de reconstruction à une fréquence quatre fois et cinq fois plus faible, respectivement : donc en général la ' > -ième période de stimulation TV , correspondant à un facteur de réduction égal à v, n'est pas utilisée dans le procédé de reconstruction susdit. Le premier des exemples (cf. la figure 1), qui, de rn#r# que les suivants, est donné à titre d'illustration du procédé conforme à l'invention, correspond à une fréquence réduite de 20 Mégabits/seconde qui, tout en étant la plus petite parmi les fréquences réduites obtenues dans lesdits exemples (cf. les figures 1, 1A et lB), est encore trop élevée pour être acceptée par des équipements conventionnels, pour lesquels il faut descendre jusqu a cinq Mégabits/seconde, ce qui implique dans le cas en question une réduction de la fréquence f de 100 Mégabits/seconde du train TR original d'un facteur @ égal à 20. Pour lapplication du procédé conforme à l'invention, il faut connaître le nombre T de Mégabits fournis par l'qui pement EV à vérifier, ainsi que le facteur de réduction @ voulu : cela équivaut à fixer la taille M de chàque échantillon, donc la capacité en mémoire des mémoires M1 et M2 à savoir, cela équivaut à fixer le nombre n d'échantillonnages nécessaires pour "explorer" complètement un train TR de données numériques à fréquence élevée f, n étant égal à M Les figures 1A, 1B et 1 permettent, alors, d'exprimer le facteur de réduction voulu V à l'aide de l'expression n + 1. La valeur minimale de n est 2, ce qui signifie que la fréquence est réduite de n + 1 = 2 + 1 = 3 fois seulement, tandis que la valeur maximale de n est T, dans ce cas chaque échantillon étant composé d'un seul bit à chaque période de stimulation #, ce qui correspond à une fréquence réduite de n + 1 = T + 1 fois. I1 est donc clair que le facteur de réduction # = n + 1 peut être énorme, mais que les temps de vérification correspondants peuvent devenir prohibitifs, en sorte que n doit être fixé entre ces deux valeurs extrèmes en tenant compte de ladite relation existant entre le facteur de réduction v et le temps de vérification. I1 faut T souligner que le rapport n 5 N peut même être changé suivant la phase de la vérification. il est intéressant de noter que la reconstruction d'un train TR de données numériques à fréquence élevée f en un train TLR de données numériques a fréquence réduite f/thXl) est valable meme en présence d'erreurs, systémati- ques et aléatoires, contenues dans le train original TR. En effet, quant aux erreurs systématiques, du fait que le cycle complet du signal original se trouve reconstruit, ces erreurs ne peuvent échapper. Quant aux erreurs aléatoires, celles-ci peuvent se produire dans une partie du train original TR qui n'a pas été échantillonné ; cependant, l'échantillonnage ne détruit pas la distribution statistique des erreurs : en d'autres termes, Si la vérification est assez longue, le taux d'erreurs aléatoires par rapport à la quantité de données vérifiées respecte la probabilité d'erreurs. La figure 4 montre une variante très avantageuse du procédé conforme à l'invention, qui permet une sensible économie de la mémoire nécessaire pour l'échantillonnage et qui est applicable toutes les fois qu'on s'impose d'avoir n fixe. Pour montrer comment cela est possible, référons-nous d'abord à la figure 1 pour laquelle n = 4, cette valeur de n étant donnée - dans l'hypothèse de T = 100 Mégabits par période de stimulation -par n = T = 100 = 4 : dans ce M 25 on voit que la mémoire M1 est vide à 80 % lorsque la mémoire M2 commence son cycle d'enregistrement et vice versa. Cela suggère ,alors ,d' effectuer chaque échantillonnage à l'aide d'une mémoire principale MP qui e n r e g i s t r e 25 80 % = (100 - 20) % = [100 - (25 - 4+1)]% de chaque échan- tillon, deux autres mémoires secondaires MS1 et MS2 étant utilisées, alternativement et immédiatement à la suite de la mémoire principale MP, pour e n r e g i s t r e r 20 % = (25 - 25 ) % de chaque échantillon. 4+1 La lecture à fréquence réduite de chaque échantillon est effectuée, alors, à l'aide de la mémoire principale Mp et, alternativement et immédiatement à la suite de cette dernière, des mémoires secondaires MSl et MS2. L'avantage de cette variante du procédé consiste en ce que le besoin total en mémoire d'échantillonnage est, dans ce cas, de (80 + 20 + 20) % = 120 % de chaque échantillon au lieu de 200 %, ce qui correspond à l'utilisation desdites deux mémoires M1 et M2 seulement, ayant chacune une capacité égale à 100 % de chaque échantillon. Si nous nous référons maintenant à la figure 1A, toujours dans l'hypothèse de T = 100 Mégabits par période de stimulation #, on a que le rapport n = T = 100 = 2 et que M 50M chacune desdites mémoires Ml et M2 est vide à 66,6 % lorsque i'autre mémoire commence son cycle d'enregistrement. Dans ce cas, la mémoire principale MP doit échantil l o n n e r 66,6 % = (100 - 33,3) % = [100 - (50 - 2+1)] % de chaque échantillon, tandis que chacune des deux mémoires secondaires MS1 et MS2 doit échantillonner 33,3 % = (50 - 50 ) % 2 +% 1 de chaque échantillon, ce qui implique un besoin total en mémoire de (66,6 + 33,3 + 33,3) % = 133,3 M au lieu de 200 %. De même, dans le cas illustré par la figure 1B, avec T = 100 Mégabits par période de stimulation #, on a que le rapport n = T = 100 = 3 et que chacune des deux mémoires M 33,3 M1 et M2 est vide à 75 % lorsque l'autre commence son cycle d'enregistrement. Dans ce troisième cas, la mémoire principale MP doit échantillonner 75%=(100-25)%=[100-(33,3- 33,3)]% de c h a q u e é c h a n t i l l o n, tandis que chacune des deux mémoires secondaires MS1 et MS2 doit échantillonn e r 25 % = (33,3 - 33,3) de chaque échantillon, ce qui 3+1 implique dans cet autre cas un besoin total en mémoire de (75 + 25 + 25) % = 125 % au lieu de 200 %. Sur la base de ces exemplesR nous pouvons généraliser l'échantillonnage d'un train de données numériques à fréquence élevée f en un train à fréquence réduite f/(n + 1), T n étant fixe et égal à M, à l'aide d'une mémoire principale MP et de deux mémoires secondaires MSI et MS2, en tenant compte de ce que la capacité P % de la mémoire principale Mp et les capacités Si po et S2 % des mémoires secondaires MS1 et MS2, exprimées en pourcentage de chaque échantillon, sont données par les expressions suivantes P % = tT - (M- n+ ÓM S1 % = S2 % = (M - M)% n+1 où M = T. n Par exemple, pour atteindre une réduction de la fréquence f = 100 Mégabits/seconde à f' = f/ (n + 1) = 5 Mégabits/ seconde, à savoir un facteur de réduction v=n+1=100=20, cela implique que, toujours avec T = 100 Mégabits par période de stimulation T, les besoins en mémoire d'échantillonnage sont les suivants, si on considère que T 100 n=v-1=20-1=19 et que M= n = 19 : P % = 95 % Si % = S2 % = 5 %, c'est-à-dire que le besoin total en mémoire est de (95 + 5 + 5) % = 105 % au lieu de 200 %. La figure 3 montre le schéma fonctionnel, ou en l'boîte noire" BN, d'un dispositif conforme à l'invention qui, utilisant le procédé de l'invention pour des valeurs imposées au préalable du nombre T de Mégabits par période de stimulation T et du facteur de réduction, à savoir du T rapport n = M, M étant la taille de chaque échantillon, doit être capable de faire correspondre à un train TR de données numériques à fréquence élevée f,un train TLR de données reconstruit à fréquence réduite dudit facteur de réduction v = n + 1, à savoir à fréquence f/(n + 1). Un dispositif qui permet d'aboutir à ce résultat est inséré, conformément à l'invention, dans la chaîne de vérification (dont la composition générale a été indiquée au début de cette description). Cette chaîne comprend une mémoire de stimulation recyclée MSR (ce qui est mis en évidence par la flèche r dans la figure 2); c'est-à-dire, qu'on utilise une mémoire qui fournit de façon répétitive des signaux à l'équipement EV qui, en réponse, fournit un train TR de données numériques à fréquence élevée et ayant la même période que celle de la stimulation. Le train TR répétitif se retrouve à la sortie de l'équipement EV mélangé avec du bruit, ce qui est indiqué à la figure 2 par la sommation dudit signal de sortie de 11 équipement EV et du signal dû au bruit, ce qui est schématisé par le générateur de bruit GB, le signal résultant étant traité par le synchronisateur primaire SP qui fournit, en particulier, le train répétitif de données numériques à 100 Mégabits/seconde, après traitement. Conformément à l'invention, ce train TR de données numériques à fréquence élevée est distribué à l'aide d'un aiguillage Ai, alternativement et pendant des périodes de stimulation T successives, à deux mémoires M1 et M2 qui sont insérées entre le synchronisateur primaire SP et le synchronisateur secondaire SS et qui effectuent l'enregistrement par échantillons dudit train TR de données numériques à fréquence élevée f. Le nombre M de bits chantillonnds pendant chaque période de stimulation #,à savoir la taille de l'échantillon,peut être constant ou variable : les figures 1, 1A, 1B et 4 se réfèrent à un nombre M = constant, en sorte que le rapport n entre le nombre T de Mégabits par période de stimulation T et le nombre M de Mégabits échantillonnés pendant chaque pério- T de #, à savoir le rapport n = M, est également constant. Le temps qui s'écoule entre la fin d'un échantillon nage, effectué par la mémoire MI, et le début de l'échantillonnage suivant, effectué par la mémoire M2, est égal à la période de stimulation T. Pendant le temps qui s'écoule entre la fin d'unéc#ian-. tillonnage et la fin de l'échantillonnage suivant, chacune des mémoires Mi et M2 effectue alternativement la lectu re de l'échantillon précédemment enregistre : étantétant donné que lesdites deux mémoires NI et M2 sont xm11tiplexées, ceci donne comme résultat un train de données numériques reconstruit, par l'intermédiaire d'un aiguillage A2, à une fréquence réduite par rapport à la fréquence du train original de données numériques. Les deux aiguillages AI et A2 distribuent les échantillons à fréquence élevée et reçoivent les échantillons à fréquence réduite, respectivement, sous le contrôle d'un compteur de bits CB : ce dernier peut être avantageusement du type programmable si on désire changer le T rapport n = M, à savoir si on désire changer M suivant la phase de la vérification de l'équipement EV. Dans le cas où le rapport n, et donc M, est constant, on peut utiliser avantageusement une mémoire principale MP, à utiliser conjointement avec deux mémoires secondaires MS1 et MS2 comme indiqué ci-dessous, de façon à réduire très sensiblement le besoin en mémoire. On fait effectuer à la mémoire principale MP lienregistrement d'une première partie de chaaue échantillon, tandis que les mémoires MSl et MS2 effectuent, alternativement et pendant des périodes de stimulation successives, l'enregistrement de la partie restante de chaque échantillon, et ceci immédiatement à la suite de la mémoire principale MP. La lecture. à fréquence réduite de chaque échantilion est effectuée de la manière suivante - la mémoire principale MP lit ladite première partie de chaque échantillon entre la fin d'un échantillonnage et le début de l'échantillonnage suivant, tandis que les deux mémoires secondaires MS1 et MS2 lisent, alternativement et immédiatement à la suite de la mémoire MP, ladite partie restante de chaque échantillon, et ceci pendant l'échantillonnage suivant t évidemment, la lecture de chaque échantillon complet a lieu toujours entre la fin d'un échantillonnage et la fin de l#échantillonnage suivant et le temps écoulé entre la fin d'un échantillonnage et le début de l'échantillonnage suivant est toujours égal à ladite période de stimulation T. La chaîne de vérification de la figure 2 est fermée par un synchronisateur secondaire SS qui fournit des signaux résultant d'une décommûtation du train TLR reconstruit à fréquence réduite f/(n + 1) à un ordinateur de vérification 0V, qui produit également les signaux de stimulation pour contrôler la mémoire de stimulation recyclée MSR. Comme déjà précisé, le synchronisateur secondaire SS et l'ordinateur de vérification OV peuvent être des équipements c 1 as s#i ques grâce à la fréquence réduite du train reconstruit de données numériques. Ainsi que cela ressort de ce qui précède, l'invention ne se limite nullement a ceux de ses modes de mise en oeuvre, de réalisation et d'application qui viennent d'être décrits de façon plus explicite ; elle en embrasse au contraire toutes les variantes qui peuvent venir à l'esprit du technicien en la matière, sans s'écarter du cadre, ni de la portée, de la présente invention. REVENDICATIONS 1 - Procédé de vérification du fonctionnement d'un équipement numérique fournissant un train de données à fréquence élevée, telle que 100 Mégabits/seconde ou plus, notamment pour la verification de multiplexeurs de télémesures utilisés pour des données à bord d'un satellite, y compris des données à fréquence élevée en provenance des appareils de traitement des données radar à ouverture synthétique, l'équipement vérifier IV, ...) pendant chaque période de stimulation (X), le temps écoulé entre la fin d'un échantillonnage et le début de l'échantillonnage suivant étant égal à ladite période de stimulation (X) et chaque échantillon étant constitué par un nombre (M) constant ou variable de Mégabits, en ce que les échantillons (I, II, III, IV, ...) ainsi enregistrés sont lus entre la fin d'un échantillonnage et la fin de l'échantillonnage suivant, et en ce que les échantillons (I, II, III, IV, ...) ainsi lus sont multiplexés, en sorte que le train répétitif original (TR) de données numériques à fréquence élevée (f) est reconstitué en un train (TLR) de données dont la fréquence est réduite à une fraction de la fréquence (f) dudit train original (TR), et ceci pour chaque période de stimulation (T) et pour chaque échantillonnage. 20 Procédé selon la revendication 1, caractérisé en ce que, dans le cas où le nombre (M) de Mégabits échantillonnés pendant chaque période de stimulation (T) est constant, 1' enregistrement de c h aq u e échantillon (I, II, III, IV, ...) est effectué en e n r e g i s t r a n t une première partie de chaque échantillon (I, II, III, IV, ...) et en enregistrant la partie restante indépendamment de l' opération d'enregistrement de la première partie et sans solution de continuité, de même que la lecture de chaque échantil Ion (I, II, III, IV, ...), qui a lieu entre la fin d'un échantillonnage et la fin de l'échantillonnage suivant, est effectuée en-lisant la première partie de chaque échantillon (I, II, III, IV, ...) entre la fin d'un échantillonnage et le début de l'échantillonnage suivant, tandis que la deuxième partie de chaque échantillon (I, II, III, IV,...;) est lue immédiatement à la suite de la lecture de la première partie, à savoir pendant l'echantillon- nage suivant, le temps écoulé entre la fin d'un échantillon- nage et le début de l'échantillonnage suivant étant toujours égal à la période de stimulation (T). 30 Dispositif de vérification du fonctionnement d'un équipement numérique fournissant un train de données à fréquence élevée, telle que 100 Mégabits/seconde ou plus, notamment pour la vérification de multiplexeurs de télémesures qui sont utilisés pour des données à bord d'un satellite, y compris des données à fréquence élevée en provenance des appareils de traitement de données radar à ouverture syntheo tique, et dont la chaîne de vérification comprend une mémoire de stimulation qui est une mémoire recyclée (MSR), c'est-à-dire qui fournit audit équipement à vérifier des signaux de stimulation répétitif s dont la période (T) est connue, ledit multiplexeur à vérifier qui fournit un train répétitif (TR) de données numériques à fréquence élevée (f) en réponse auxdits signaux de stimulation, et dont la période est égale à la période de stimulation (#), un synchronisateur primaire, un synchronisateur secondaire et un ordinateur de vérification, lequel dispositif est caractérisé en ce que ladite chaîne de vérification comporte, entre le synchronisateur primaire (SP) et le synchronisateur secondaire (SS), deux mémoires (M1 et M2) qui effectuent alternativement et pendant des périodes de stimulation (T) successives, l'enregistrement par échantillons (I, Il, III, IV, ...) dudit train répétitif (TR) de données numériques à fréquence élevée (f), le temps écoulé entre la fin d'un échantillonnage et le début de l'échantillonnage suivant étant égal à ladite période de stimulation (X) et chaque échantillon (I, II, III, IV, ..) étant constitué par un nombre (M) constant ou variable de Mégabits, lesquelles deux mémoires (M1 et M2): d' e n r e a i s tr e m en t d e s échantillons (I, IL, III, IV, ..) effectuent la lecture de ces échantillons (I, Il, III, IV, ..) pendant le temps qui s'ecoule entre la fin d'un échantillonnage et la fin de l'échantillonnage suivant, les échantillons (I, 11, III, IV, ..) ainsi lus étant multiplexés en sorte que le train répétitif original (TR) de données numériques à fréquence élevée (f) est reconstitué en un train (TLR) de données dont la fréquence est réduite à une fraction de la fréquence (f) dudit train original (TR), et ceci pour chaque période de stimulation (T) et pour chaque échantil#lonnage. 4 - Dispositif selon la revendication 3, caractérisé en ce que, en amont et en aval desdites deux mémoires (M1 et M2) sont placés deux aiguillages (A1 et A2) dont le premier (A1) distribue alternativement à ces deux mémoires (M1 et M2) les différents échantillons (I, Il, III, IV, ..) du train répétitif (TR) de données numériques à fréquence élevée (f), sous le contrôle d'un compteur de bits (CB) qui reçoit un signal d'horloge du synchronisateur primaire (SP), tandis que le deuxième aiguillage (A2) reçoit, lui aussi alternativement des desdites deux mémoires (M1 et M2) et sous le contrôle dudit compteur de bits (CB),les échantillons 5 - Dispositif selon la revendication 4, caractérisé en ce que le compteur de bits (CB) est un compteur programmable qui programme le nombre (M) de Mégabits échantillonnés pendant chaque période de stimulation (T) en fonction de la phase de vérification de l'équipement concerné (EV). 60 Dispositif selon la revendication 3 , caractérisé en ce que,dans le cas où le nombre (M) de Mégabits échantillonnés pendant chaque période de stimulation