Brevet FR2536226A1 — publié le 19840518

N 6 La présente invention se rapporte à un appareil de traitement d'un signal numérique reproduit pour une utilisation avec un système audio et vidéo numérique. Plus particulièrement, la présente invention se rapporte à un circuit perfectionné à boucle verrouillée en phase (PLL) utilisable pour la lecture et la reproduction de signaux audio et vidéo numériques qui sont enregistrés sous forme de petits trous dans un disque - On a proposé un système pour soumettre un signal vidéo analogique à une modulation par impulsions numériques pour produire un signal vidéo numérique sous forme de données d'éléments d'image qui correspondent individuelle- ment à des éléments d'une image agencés sous une forme de matrice, le signal vidéo étant écrit sur un disque. Dans ce système, le signal vidéo numérique pour représenter une série d'images immobiles ou photos dans la reproduction est écrit en plus du signal audio numérique sur la même piste du disque sous forme d'un train de trous. Le train de trous sur le disque est détecté par exemple sous la forme d'une variation de la capacité électrostatique pour lire le signal enregistré et le restituer Le signal vidéo reproduit est démodulé en modulation de fréquence par un démodulateur FM, verrouillé en phase par un circuit PLL puis il subit une démodulation MFM (modulation de fréquence modifiée), Dans le verrouil- lage de phase avec un circuit PLL, il est habituel d'appliquer un signal d'entrée à un détecteur de phase, d'appliquer la sortie du détecteur de phase à un oscilla- teur réglé en tension par un filtre passe-bas et de contrôler la fréquence des oscillations à la sortie de l'oscillateur de façon que la phase à la sortie de l'oscillateur coïncide toujours avec celle du signal appliqué Un tel circuit PLL pose un problème par le fait que, quand le signal d'entrée est perdu pendant un certain temps du fait d'une chute hors limites du signal ou analogue, la fréquence des oscillations à la sortie de l'oscillateur s'écarte et tombe hors d'une plage prédéterminée de fréquences Cela force l'oscillateur à nécessiter un temps important pour ramener la fréquence déviée des oscillations de sortie dans la plage prédéterminée quand le signal d'entrée est restauré. La présente invention a par conséquent pour objet un circuit PLL perfectionné maintenant la fréquence des oscillations à la sortie de l'oscillateur réglé en tension dans une certaine plage de fréquences pendant l'absence d'un signal d'entrée du fait d'une chute hors limites ou analogue, de façon à pouvoir rapidement la confiner dans la plageprédéterminée en réponse à la restauration du signal d'entrée. Un circuit à boucle verrouillée en phase pour le traitement d'un signal numérique reproduit de la présente invention comprend un détecteur de phase répondant au signal numérique reproduit pour produire un signal de différence, un filtre passe-bas pour convertir le signal de différence en un signal de tension continue, un oscillateur réglé en tension pour produire un signal de sortie ayant une fréquence d'oscillation qui correspond au signal de tension continue, le signal de sortie étant appliqué au détecteur de phase et comparé en phase au signal numérique reproduit, et un circuit de réglage pour régler le niveau du signal en tension continue appliqué à l'oscillateur réglé en tension de façon que, quand l'oscillateur réglé en tension est en condition automone, la fréquence des oscillations du signal à sa sortie soit maintenue entre une fréquence limite supérieure prédéter- minée et une fréquence limite inférieure prédéterminée. L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention et dans lesquels: la figure 1 donne un schémabloc d'un circuit z 536226 PLL selon l'invention; la figure 2 est un schéma d'un exemple d'une partie essentielle du circuit PLL de la figuré 1; et la figure 3 est un schéma montrant des formes d'onde apparaissant dans diverses parties du circuit de la figure 2. Tandis que le circuit PLL de la présente invention peut présenter de nombreux modes de réalisation physiques, selon l'environnement et les conditions d'utilisation, un nombre sensible d'appareils du mode de réalisation illustré et décrit ici ont été produits, testés et utili- sés, et tous ont fonctionné d'une façon-éminemment satisfaisante. En se référant à la figure 1, un circuit PLL selon la présente invention a une borne d'entrée 10 à laquelle est appliquée une composante de synchronisation SIN (dont la fréquence centrale est de 5,733 M Hz) dérivée d'un signal vidéo numérique De la borne d'entrée 10, la composante SIN est appliquée à un détecteur de phase 12 dont la sortie est appliquée à un filtre passe-bas 14 pour être ainsi convertie en un signal de tension continue SDCV qui est alors appliqué à un oscillateur réglé en tension (VCO) 16 Un signal SOSC dont la fréquence correspond au signal SDCV apparaît à une borne de sortie du VCO 16 La fréquence des oscillations à la sortie du VCO 16 est présélectionnée pour être égale à plusieurs fois la fréquence du signal d'entrée La sortie du VCO SOSC est appliquée au détecteur de phase 12 La fréquence des oscillations à la sortie du VCO 16 est réglée de façon que le signal VSô à la sortie du VCO 16 coïncide, en phase, avec le signal d'entrée SIN. Une caractéristique de la présente invention réside dans des détecteurs de fréquence unique 20 et 22 qui sont habituellement alimentés par un signal de sortie 50 SC du VCO 16 pour détecter la fréquence de ses oscilla- tions de sortie La fréquence f 1 que le détecteur de fréquence 20 est capable de détecter est prédéterminée pour être supérieure à la limite supérieure de la fréquence des oscillations à la sortie du VCO qui est sensible à des composantes de tremblotement éventuellement introduites dans le signal d'entrée pendant la restitution, comme 5,915 M Hz La fréquence f 2 assignée à l'autre détecteur de fréquence 22 est prédéterminée pour être plus faible que la limite inférieure de la fréquence des oscillations à la sortie du VCO, c'est-à-dire 5,551 M Hz, Quand le signal d'entrée SIN a été perdu pendant un temps donné du fait d'une chute hors limites ou analogue, le VCO 16 est mis à l'état autonome Si la sortie du VCO à ce moment est plus forte que la fréquence f 1, cela est détecté par le détecteur de fréquence 20 et le signal de sortie résultant SULF est appliqué à une source de courant 24 réglée en tension pour forcer le potentiel à une jonction A à augmenter Si la fréquence des oscilla- tions à la sortie du VCO est plus faible que la fréquence f 2, cela est détecté par l'autre détecteur de fréquence 22 et le signal à la sortie SLLF du détecteur 22 est appliqué à une source de courant réglée en tension 26 pour provoquer un abaissement du potentiel à la jonction A La source de courant réglée en tension 24 ou 26 est d'un type convertisseur tension-courant qui produit un courant de sortie en réponse à une tension d'entrée appliquée. Chacun des détecteurs de fréquence 20 et 22 reçoit des impulsions d'horloge (fréquence d'échantillonnage) CK 1 d'un générateur principal de signaux d'horloge 28 La fréquence des impulsions d'horloge peut être de 44,1 k Hz, par exemple Par conséquent, les détecteurs de fréquence et 22 comptent individuellement les impulsions à la sortie du VCO 16 en réponse à chaque impulsion d'horloge CK,, afin de détecter ainsi la fréquence des oscillations à la sortie du VCOQ Le contrôle du potentiel à la jonction A qui est accompli à la façon ci-dessus décrite permet à la fréquence des oscillations à la sortie du VCO 16 de rester dans la plage des fréquences de f 1-f 2 même si le signal d'entrée est perdu pendant un certain temps A la restauration du signal d'entrée, le VCO 16 reprend le développement d'un signal de sortie dont la fréquence correspond à la tension d'entrée. En se référant aux figures 2 et 3, on décrira en détail un exemple pratique de la coopération des détecteurs de fréquence 20 et 22 La sortie SOSC du VCO 16 (dont la fréquence centrale est de 5,733 M Hz) est appliquée aux bornes d'horloge de compteurs préréglables à 8 bits et 32 ainsi qu'aux bornes d'horloge de bascules ou flip-flops 34 et 36 du type D Les impulsions d'horloge CK 1 du générateur de signaux d'horloge 28 (ayant une fréquence de récurrence de 44,1 k Hz et un coefficient d'utilisation de 63) sont appliquées à une borne D de la bascule 34 La sortie SOSC du VCO 16, qui est appliquée à la borne d'horloge de la bascule 34 comme on l'a décrit, échantillonne les impulsions-d'horloge CK 1 de façon qu'un signal a apparaisse à une borne de sortie Q de la bascule 34, ayant une forme d'onde qui est sensiblement identique à celle du signal d'horloge CK 1, comme le montre la figure 3 A une borne de sortie Q de la bascule 36, qui est connectée en série à la bascule 34, apparaît un signal b préparé par inversion d'un signal qui est retardé d'une période du signal SSOC par rapport au signal a Par conséquent, le signal c à la sortie d'une porte NON-ET 38 passe à un niveau bas uniquement lorsque les deux signaux a et b sont à un niveau haut, c'est-à- dire pendant une accumulation du signal a, tout en restant à un niveau haut pendant le restant du temps, comme le montre la figure 3. Le signal c est appliqué aux bornes de charge LD des compteurs 30 et 32 pour les mettre en-mode de fonc- tionnement de chargement pendant sa période au niveau bas. En mode de chargement, les compteurs 30 et 32 prédéfinis- sent respectivement les données à leurs bornes d'entrée de données A-H (en binaire " 10111111 " et " 11000011 " ou en décimal " 191 " et" 195 ") en réponse aux impulsions d'horloge SOSC qui arrivent pendant ce temps Dès que ces données d'entrée sont chargées, le signal c aux bornes de charge LD passe au niveau haut pour faire passer le mode de fonctionnement des compteurs 30 et 32 en un mode de compte A ce moment, comme le signal a appliqué aux bornes de validation EN des compteurs 30 et 32 par des portes ET 40 et 42 est déjà passé à un niveau haut, les compteurs 30 et 32 commencent individuellement à compter les impulsions 50 SC à partir de celle suivant celle utilisée dans des buts de chargement Le fonctionne- ment des compteurs 30 et 32 continue jusqu'à ce que leur contenu atteigne la valeur maximum (décimale " 259 ') ou jusqu'à ce que le signal a passe au niveau bas. Quand les compteurs 30 et 32 ont individuellement atteint le compte maximum tandis que le signal a est à un niveau haut, des signaux à un niveau haut se développent à leurs bornes de sortie de report CA pour faire passer les bornes de validation EN à un niveau bas respectivement par les portes ET 40 et 42 Cela désactive les compteurs et 32 tout en maintenant la valeur maximum dans les compteurs 30 et 32 et par conséquent cela maintient les bornes de sortie de report CA à un niveau haut. La borne de sortie de report CA de chacun des compteurs 30 et 32 passe à un niveau haut ou à un niveau bas respectivement selon que le compteur associé a atteint ou non le maximum " 255 ", c'est-à-dire selon qu'au moins 255 191 + 1 = 65 impulsions ou 266 195 + 1 = 61 impul- sions sont arrivées ou non au compteur ("+ 1 " indiquant l'impulsion utilisée pour le chargement) Un tel état du compteur 30 ou 32 est respectivement verrouillé par une bascule ou flip-flop 48 ou 50 du type D qui répond à un signal a, que l'on décrira. Les impulsions d'horloge CK 1 du générateur 28 sont également appliquées à une borne D d'une bascule 52 du type D Echantillonnées par des impulsions d'horloge CK 2 ayant une fréquence constante de 6,174 M Hz, les impulsions d'horloge CK 1 apparaissent sous forme d'un signal d à une borne de sortie Q de la bascule 52 dont la forme d'onde est sensiblement identique à celle des impulsions d'horloge CK 1, comme le montre la figure 3 La version inversée e du signal d se développe à une borne de sortie U de la bascule 52 A une borne de sortie Q d'une bascule ou flip- flop 54 du type D apparaît un signal f qui est retardé d'une période de 6, 174 M Hz par rapport au signal do Par suite, une porte ET 56 produit, à sa borne de sortie, un signal y qui passe à un niveau bas quand les deux signaux e et f sont à un niveau haut, c'est-à-dire au flanc arrière du signal d Le signal & est appliqué aux bascules 48 et 50 sous forme d'un signal de verrouillage. Si 65 impulsions 50 SC ou plus sont comptées à la sortie du VC O 16 tandis que le signal a est à un niveau haut, c'est-à-dire pendant une période de 63 Il l I (parce que le coefficient d'utili= + 67 44,1 k Hz sation est de -63) la borne de sortie 33 67- de report CA du compteur 30 passe à un niveau haut, Cet état de la borne CA est verrouillé par la bascule 48 puis sort sous forme d'un signal SULF par sa borne de sortie Q La limite de fréquence supérieure f 1 est produite comme suit 63 f 1 63 + 67 + 44,1 k Hz par conséquent, f = 5,915 M Hz. En ce qui concerne le compteur 32, sa borne de sortie CA reste à un niveau bas à moins que 61 impulsions SC ne soient comptées tandis que le signal a est à un niveau haut Cela est verrouillé par la bascule 50 Par suite, un signal SLLF à un niveau haut se développe à une sortie Q de la bascule 500 La limite de fréqeunce inférieure f 2 est produite comme suit 61 63 1 f 2 63 + 44,1 k Hz par conséquent f 2 = 5,551 M Hz. Tandis que les compteurs 30 et 32 ont été illustrés et décrits comme comprenant des compteurs à 8 bits préréglables, on peut utiliser une connexion en série de deux compteurs ordinaires à 4 bits d'utilisation générale. En résumé, on peut voir que la présente invention produit un circuit PLL qui confine une fréquence d'oscilla- tion à la sortie d'un VCO entre des limites supérieure et inférieure prédéterminées de fréquence, malgré l'absence d'un signal d'entrée du fait d'une chute hors limites ou analogue Cela ramène la fréquence des oscillations à la sortie du VCO à la valeur prédéterminée en une courte période de temps dès que le signal d'entrée est restauré. Le fonctionnement est exempt de l'influence de la fluctuation de la fréquence des oscillations à la sortie du VCO pouvant résulter de variations de la température. Tous ces avantages, ainsi que d'autres peuvent être atteints en détectant une augmentation de la fréquence des oscillations à la sortie du VCO audelà de la limite supérieure ou bien sa diminution au-delà de la limite inférieure en condition autonome du VCO, et en réglant le niveau de la tension à l'entrée du VCO par la sortie de détection pour maintenir la fréquence des oscillations à la sortie du VCO dans la plage entre les limites supérieure et inférieure en condition autonome. R E V E N D I C A T I 0 N S 1. Circuit à boucle verrouillée en phase pour le traitement d'un signal numérique reproduit, caractérisé en ce qu'il comprend: un détecteur de phase ( 12) répondant au signal numérique reproduit pour produire un signal de différence; un filtre passe-bas ( 14) pour convertir le signal de différence en un signal de tension continue; un oscillateur réglé en tension ( 16) pour produire un signal de sortie ayant une fréquence d'oscillations qui correspond au signal de tension continue, ledit signal de sortie étant appliqué au détecteur de phase et comparé, en phase, au signal numérique reproduit; et un moyen de réglage ( 2, 22) pour régler le niveau du signal en tension continue appliqué à l'oscilla- teur réglé en tension de façon que, tandis que l'oscilla- teur réglé en tension est en condition autonome, la fréquence d'oscillationsde son signal de sortie soit maintenue entre une fréquence limite supérieure pré- déterminée et une fréquence limite inférieure prédéterminée. 2. Circuit selon la revendication 1, caractérisé en ce que le moyen de réglage précité comprend un premier détecteur de fréquence ( 20) pour produire un signal de détection de fréquence limite supérieure à la détection d'une augmentation de la fréquence des oscillations à la sortie de l'oscillateur réglé en tension au-delà de la fréquence limite supérieure tandis que ledit oscillateur réglé en tension est en condition autonome, et un second détecteur de fréquence ( 22) pour produire un signal de détection de fréquence limite inférieure à la détection d'une diminution de la fréquence des oscillationsà la sortie de l'oscillateur réglé en tension au-delà de la fréquence limite inférieure tandis que l'oscillateur réglé en tension est en condition autonome. 3. Circuit selon la revendication 2, caractérisé en ce que le moyen de réglage précité comprend de plus une première source de courant réglé en tension ( 24) et une seconde source de courant réglé en tension ( 26) pour augmenter et diminuer lé niveau du signal en tension continue à la sortie du filtre passe-bas en réponse aux signaux de détection de fréquenceslimitessupérieure et inférieure, respectivement. 4. Circuit selon la revendication 1, caractérisé en ce que la fréquence limite supérieure est de 5,915 M Hz et la fréquence limite inférieure est de ,551 M Hz. 5. Circuit selon la revendication 1, caractérisé en ce que la fréquence des oscillations à la sortie de l'oscillateur réglé en tension est plusieurs fois égale à la fréquence du signal en tension continue à la sortie du filtre passe-bas O