Brevet FR2538579A1 — publié le 19840629

OPERATEUR ELEMENTAIRE, NOTAMMENT POUR MULTIPLIEUR DU TYPE EN CASCADE La présente invention se rapporte aux opérateurs élémentaires qui permettent d'effectuer très rapidement la multiplication d'un nombre binaire (multiplicande) par une petite partie d'un autre nombre binaire (multiplicateur) On peut associer ces opérateurs élémentaires de diverses manières, notamment en les mettant en cascade selon la structure connue sous le nom anglo-saxon de "pipe-line", pour obtenir en sortie du dernier le produit complet du multiplicande par le multiplicateur. Le problème de la multiplication en binaire est compliqué par l'usage quasi général de la représentation des nombres négatifs en complément à deux. Dans son ouvrage "Automatic Digital Calculators" (London, Butterworths Scientific Publications, 1953) Booth a décrit un algorithme qui permet de résoudre ce problème en procédant à une suite d'opérations élémentaires entre le multiplicande et chacun des bits successifs du multiplicateur, compte tenu de la valeur du bit précédent. Cet algorithme a depuis été généralisé pour pouvoir diviser le multiplicateur en groupes de bits et non plus en bits isolés Un tel groupement complique bien entendu les opérations, et ceci d'autant plus que le nombre de bits groupés est important Aussi dans la pratique on se contente de diviser le multiplicateur en groupes de deux bits. Selon l'invention un opérateur élémentaire pour combiner un premier signal numérique entrant d'au moins N bits avec un deuxième signal numérique entrant de N bits, un troisième signal numérique entrant comprenant un premier, un deuxième et un troisième bits, et un bit de retenue entrante, et obtenir un quatrième signal numérique sortant (S) et un bit de retenue sortante, caractérisé en ce qu'il comprend: des moyens de calcul pour complémenter le premier signal, pour le décaler d'un pas à gauche en perdant le bit de poids fort, et pour complémenter ce premier signal décalé; un premier OU-exclusif pour recevoir le premier et le deuxième bits du troisième signal et délivrer un premier bit de fonction; un premier multiplexeur 4 vers 1 ( 109) pour sélectionner un signal entre le premier signal, le premier signal complémenté, le premier signal décalé, et le premier signal décalé et complémenté, sous la commande du troisième bit du troisième signal et du premier bit de fonction, et délivrer les N bits de poids forts du signal sélectionné; un additionneur sur N bits pour additionner le deuxième signal au signal sélectionné par le premier multiplexeur, avec le bit de retenue entrante et délivrer la somme de ces signaux ainsi que le bit de retenue sortante; un deuxième OU- exclusif pour recevoir le deuxième et le troisième bits du troisième signal et délivrer un deuxième bit de fonction; un deuxième multiplexeur 2 vers 1 ( 111) pour sélectionner un signal entre le deuxième signal et la somme délivrée par l'additionneur, sous la commande de l'un ou de l'autre des deux bits de fonction, et délivrer le quatrième signal. D'autres particularités et avantages de l'invention apparaîtront clairement dans la description suivante présentée à titre d'exemple non limitatif et fait en regard des figures annexées qui représentent: la figure 1, un schéma d'un multiplieur 7 x 2 selon l'invention; la figure 2, le plan d'un circuit intégré prédiff usé; les figures 3 à 12, le schéma de fonctions à intégrer dans le circuit de la figure 2; la figure 13, le schéma d'un calculateur de retenue rapide pour l'additionneur 110 de la figure 1. Selon l'algorithme de Booth, une multiplication partielle de rang j entre un multiplicande X et un groupe de deux bits Y 2 j+ 1 Y 2 j du multiplicateur, se fait en ajoutant au résultat intermédiaire précédent RI l'un des cinq nombres 0, X, 2 X, -X, -2 X, et en décalant de deux bits vers la droite le résultat S de cette opération pour obtenir un nouveau résultat intermédiaire RI Le choix entre ces cinq nombres se fait selon la valeur des deux bits Y 2 j+' y 2 et du bit Y 2 j 1 de groupe précédent, selon la table suivante: Y 2 j+l y 2 j y 2 j Nombre à ajouter 000 0 001 X X 011 2 X 1 O 0 -2 X 101 X 1 10 t-X '-X 111 0 En traduisant cette table en fonctions logiques on obtient: Sj R Ij_ 1 UA ( (R Ij 1 + X) (B C U(R Ij 1 + 2 X) (.C) U (R Ij X) (B C) U (R Ij -2 X) ( C)) avec: A (Y 2 j O Y 2 j_ 1) U (Y 2 j+ 1 Y 2 j) B = (Y 2 j O Y 2 j-) C= 2 j+ 1 Dans ces expressions e désigne l'opérateur OU-exclusif. L'opérateur élémentaire représenté sur la figure I permet de réaliser une telle multiplication partielle entre un nombre X comportant sept bits (dont le signe) et deux bits Y 2 j+I et Y 2 j d'un nombre Y, soit une multiplication 7 x 2 avec conservation du signe En cascadant quatre de ces opérateurs, on peut réaliser une multiplication 7 x 8 avec conservation du signe sans aucun circuit supplémentaire. L'opérateur de la figure I comprend trois registres d'entrée 101, 102, 103 qui permettent de recevoir les données en entrée. Le registre 101 comprend sept cases qui permettent de mémoriser les bits de poids forts de Y non utilisés dans l'opérateur j ni dans ceux qui le précèdent Les cases libérées par l'utilisation des bits de Y permettent de mémoriser les bits de poids faibles de la somme Sj, qui n'interviennent plus dans les calculs partiels ultérieurs par suite du décalage à droite dans l'algorithme de Booth. Le registre est muni d'une sortie sur laquelle on trouve une recopie de l'entrée après le pas d'horloge H appliqué au registre par quatre dispositifs de retard 104 à -107 en série dont l'utilité sera expliquée plus loin Pour simplifier, la figure représente le cas o l'on a en entrée, et donc en sortie, du registre les six bits de poids forts de Y. Le registre 102 comprend neuf cases qui permettent de mémoriser les neuf bits de poids forts du résultat intermédiaire Rj 11 Celui-ci est obtenu par décalage de deux bits vers la droite de la somme 511 en sortie de l'étage précédent et adjonction de deux bits de poids forts égaux au bit de poids fort de Sj 1 Les deux bits de poids faibles qui débordent dans ce décalage sont rangés dans le registre 101 o ils remplacent Y 2 j et Y 2 j 1 qui arrivent dans l'opérateur par d'autres entrées que celles du registre 102 Celui-ci est aussi muni d'une sortie qui recopie son entrée sous la commande de H en sortie du dispositif à retard 104. Ces différents décalages sont obtenus par câblage entre les deux opérateurs mis en cascade pour former deux étages successifs d'un multiplieur complet. Le registre 103 comprend dix cases qui permettent de mémoriser les sept bits du nombre X, ainsi que trois bits supplémentaires Ces bits supplémentaires comprennent un bit de poids faible, dit de recoupe, qui permet d'associer l'opérateur élémentaire selon d'autres schémas que ceux de la cascade Les deux autres bits supplémentaires sont deux bits de poids forts qui recopient le bit de signe de X et permettent lors des opérations de garder ce signe En effet l'opération 2 X (ou -2 X) se traduit par un décalage d'un bit à gauche, et il est de plus nécessaire de prévoir le cas o l'addition des signes délivre une retenue et donc nécessite encore un autre bit à gauche Ce registre 103 est également muni d'une sortie qui recopie son entrée sous la commande de H en sortie du dispositif à retard 105. Cette sortie du registre 103 est appliquée à un dispositif de calcul 108 suivi d'un multiplexeur 109 Ce dispositif de calcul effectue sur l'ensemble des dix bits les opérations X (transfert direct),) (complé- mentation bit à bit de X), 2 X (décalage d'un bit à gauche), et 2 X (complémentation suivie d'un décalage à gauche) Le multiplexeur 109 sélectionne le résultat de l'une de ces quatre opérations sous la commande de deux signaux binaires qui représentent respectivement Y 2 j+l et Bo Ces signaux sont obtenus d'une manière décrite plus loin Le multiplexeur est conçu pour ne sélectionner que les neuf bits de poids fort en éliminant ainsi le bit de recoupe qui a servi dans la multiplication par 2 et qui n'est plus utile ensuite. Le nombre en sortie du multiplexeur 109 est additionné à Rlji, disponible en sortie du registre 102, dans un additionneur de neuf bits 110. Cet additionneur est muni d'une entrée et d'une sortie de retenue Pour l'usage de l'opérateur en multiplieur 7 x 2 cascadable on applique, par câblage externe, le bit Y 2 j+l sur l'entrée de retenue de l'additionneur En effet, comme on peut le voir dans le tableau ci-dessus définissant l'algorithme de Booth, l'addition de -X et -2 X est à faire seulement lorsque Y 2 j+I = 1 Comme on dispose de X et 2 X, en sortie du multi- plexeur 109 dans ce cas, le fait de rajouter 1 par l'entrée de retenue donne bien -X et -2 X en complément à 2, qui est le code utilisé. La sortie de l'additionneur, ainsi que R Ij_ 1 ' sont appliqués à un multiplexeur 111 qui sélectionne l'un de ces deux signaux sous la commande du signal A, obtenu de la manière expliquée plus loin, et délivre le signal S J Les deux bits Y 2 j-1 et Y 2 j 7 en provenance de l'étage précédent, sont appliqués à une porte OU-exclusif 112 qui délivre le signal B = (Y 2 j Y 2 j 1) défini plus haut Ce signal B est mémorisé dans une bascule maître- esclave 113 pour être appliqué au multiplexeur 109 Cette bascule est commandée par l'horloge H en sortie du dispositif à retard 107. Le bit Y 2 j+ 1 en provenance de l'étage précédent est mémorisé dans une bascule maître-esclave 114 pour être appliqué au multiplexeur 109. Cette bascule est commandée par l'horloge H directement. Les deux bits Y 2 j et Y 2 j+l sont également appliqués à une porte OUexclusif 115 dont la sortie est connectée à une porte OU 116 L'autre entrée de cette porte reçoit le signal B, et sa sortie délivre le signal A défini plus haut Ce signal A est mémorisé dans une bascule maître- esclave 117 pour être appliqué au multiplexeur 111 Cette bascule est commandée par l'horloge H en sortie du dispositif à retard 106. Les signaux X et Y 2 j 1,' nécessaires pour l'étage suivant, sont disponibles en sortie du registre 103 et de la bascule 114, avec le retard d'un pas d'horloge qui correspond au chargement du registre et de la bascule et à l'échelonnement des calculs dans la suite des étages du multiplieur en cascade Il en est de même pour les signaux Y 2 j+ 2 et y 2 j+ 3 (contenus dans Y) et S Pour simplifier la figure on a représenté X sur neuf bits, ce qui inclut les deux bits de signe SX Par contre le bit de recoupe R n'est pas disponible, parce qu'il n'y a pas d'utilité à le transmettre. Les dispositifs à retard 104 à 107 tiennent compte des temps de réponse des circuits auxquels sont appliqués les signaux Ceci permet, en remettant les signaux en phase, d'améliorer le comportement dynamique et le comportement en fréquence de l'opérateur élémentaire Plus préci- sément en admettant un retard volontaire sur chacune des opérations des circuits, on les effectue toutes ensembles lorsque tous les signaux sont disponibles au même moment, et la vitesse de calcul après ce retard volontaire est alors bien plus grande, ce qui permet d'augmenter considé- rablement le débit Ceci revient à utiliser au niveau de l'opérateur élémentaire le principe qui est à la base de la structure en cascade. Il est particulièrement intéressant de fabriquer un tel opérateur élémentaire sous la forme d'un circuit intégré unique En reliant en cascade quatre de ces circuits intégrés on aura un multiplieur 7 x 8 complet. Une telle réalisation est encore plus intéressante si on utilise un réseau prédiffusé du commerce On limite ainsi le nombre de masques à réaliser et il n'est pas nécessaire d'avoir de grandes séries pour réduire le coût des opérations Par contre il faut choisir un circuit adéquat pour éviter de gaspiller des fonctions élémentaires et disposer d'un nombre suffisant d'entrées et de sorties. Dans cette optique le schéma décrit plus haut a été particu- lièrement adapté pour être intégré dans un circuit prédiffusé connu du type MLA 36 dans la technologie ECLIOOK de RTC qui offre en outre l'avantage d'être très rapide Cette réalisation utilise les 58 entrées/sorties de ce circuit, 32 cellules internes sur 36, et l'ensemble des 22 cellules périphériques. On a représenté sur la figure 2 le plan du circuit MLA 36 avec les emplacements de 36 cellules internes LOI à L 36 et 80 emplacements périphériques repérés 101 à 142 et 001 à 038 On peut placer 22 cellules périphériques aux emplacements 107 à 109, 113 à 115, 128 à 130, 134 à 136, 001, 009 à 011, 019, 020, 028 à 030, et 038 On peut placer des cellules d'entrée à tous les autres emplacements périphériques, et des cellules de sortie uniquement -aux emplacements 002 à 008, 012 à 018, 021 à 027, et 031 à 037. Dans la réalisation décrite on a utilisé les fonctions suivantes réalisées dans les cellules internes: Fonction HM 504 (figure 3) qui est une double bascule maître-esclave du type D avec horloge commune L'horloge est munie de deux entrées distinctes fonctionnant en OU avec entrée des données sur les entrées D sur le niveau haut de l'horloge et transfert sur les sorties Q à la retombée de l'horloge. Fonction HMX 05 (figure 4) qui est un double multiplexeur 4 vers 1 muni de deux entrées d'adressage AO, AI communes aux deux multiplexeurs. Chacun de ces multiplexeurs comprend quatre entrées de données DO à D 3 pour l'un, et DIO à D 13 pour l'autre, et une sortie QI pour l'un et Q 2 pour l'autre La sortie d'un multiplexeur recopie l'une de ses entrées de données selon la combinaison des états de ses deux entrées d'adressage. Fonctions HMX 06 (figure 5) qui est un quadruple multiplexeur 2 vers 1 muni de quatre entrées d'adressage AO à A 3 distinctes pour chaque multiplexeur Chaque multiplexeur est muni de deux entrées de données, soit DO et DI, D 10 et DII, D 20 et D 21, D 30 et D 31, et d'une sortie, soit QO, QI, Q 2, Q 3 La sortie d'un multiplexeur recopie l'une de ses entrées de données selon létat de son entrée d'adressage. Fonction HEX 04 (figure 6) qui est un double OU-exclusif avec un expanseur simple à deux entrées Chaque OU-exclusif est muni de deux entrées principales Il et 13, 111 et 113, associées chacune à une entrée a d'expansion ( 12 et 14, 112 et 114), et de deux sorties inverses l'une de l'autre (QI et Q 2, Qll et Q 12) L'expanseur est muni de deux entrées 16 et 17 et d'une sortie non inverseuse Q 3. Fonction HEXO 2 (figure 7) qui est un additionneur-complet sur un bit, muni de trois entrées RI, A, B, pour les deux bits à additionner et la retenue, et de deux sorties Q et RS respectivement pour le résultat de l'addition et pour la retenue. Fonction HGT 06 (figure 8) qui comprend deux portes NON-OU à trois entrées (Il, 12, 13 et 111, 112, 113) et une sortie (Qi et Q 2), et deux portes OU/NON-OU à une entrée normale ( 121 et 131), une entrée d'expansion ( 122 et I 32) associée à l'entrée normale, et deux sorties inverses l'une de l'autre (Q 31 et Q 32, Q 41 et Q 42). Fonction HVA 82 (figure 9) qui est un double additionneur complet sur deux nombres de deux bits Elle comprend une entrée inversée de retenue RI, deux entrées AO et AI pour les deux bits de l'un des nombres à additionner, deux entrées BO et Bl pour les deux bits de l'autre nombre, deux sorties QI et Qll pour les deux bits de la somme obtenue, et une sortie inversée de retenue RS Il comprend par ailleurs d'autres sorties qui permettent d'obtenir la fonction OU-exclusif de AO et BO sur, la sortie Q 2 et de AI et Bl sur la sortie Q 12, la fonction ET de AO et BO sur la sortie Q 3 et de AI 1 et Bl sur la sortie Q 13, et la fonction NOR de AO et BO sur la sortie Q 4 et de AI et Bl sur la sortie Q 14. Dans les cellules périphériques on a utilisé les fonctions suivantes: Fonction HGTE 2 (figure 10) qui est une porte OU/NON-OU à deux entrées Il et I 2 et deux sorties QI et Q 2 inverses l'une de l'autre. Fonction HGTA 4 (figure I 1) qui est une porte OU/NON-OU à cinq entrées Il à 15 et deux sorties QI et Q 2 inverses l'une de l'autre. Dans les emplacements d'entrée/sortie on a utilisé les fonctions suivantes: Fonction HITEI (figure 12) qui est un adaptateur de niveau d'entrée entre la logique ECL et la logique interne du circuit Il comprend une entrée I et deux sorties QI et Q 2 inverses l'une de l'autre. Fonction HOTA 5 (figure 13) qui est une porte de sortie NON-OU à trois entrées Il à 13, plus une entrée d'expansion I 4 et une sortie Qqui réalise en plus une adaptation de niveau vers la logique ECL extérieure au circuit. Fonction HOTA 7 (figure 14) qui est une porte de sortie NON-OU à quatre entrées Il à 14, plus une entrée d'extension 15 et une sortie Q 1, qui réalise en plus une adaptation de niveau vers la logique ECL extérieure au circuit Elle comprend en outre deux sorties supplémentaires inverses l'une de l'autre Q 2 et Q 3 qui sont au niveau logique interne et qui peuvent être rebouclée vers l'intérieur du circuit. Fonction HMXA 1 (figure 15) qui est un multiplexeur de sortie 2 vers 1 muni d'une entrée de commande A 0, d'une entrée d'expansion' de commande A 1, de deux entrées de données Dl et D 2, et de deux sorties QI et Q 2 Selon l'état des entrées de commande, l'une des entrées de données est recopiée sur les sorties La sortie Q 1 est au niveau de logique interne, alors que la sortie Q 2 réalise l'adaptation pour obtenir le niveau ECL externe. Fonction HITA 3 qui est fonctionnellement identique à la fonction HITEI, mais est implantée (ce qui est autorisé) sur un emplacement de sortie. A partir de ces fonctions, l'implantation de l'opérateur représenté en figure 1 est alors réalisée de la manière suivante: Entrée et sortie des 7 bits Y 8 à Y 2: Entrée Emplacement Fonction Sortie Emplacement Fonction Y 8 116 HITE 1 y 027 HOTA 5 Y 8 Y 7 117 HITEI Y 7 026 HOTA 5 Y 6 I 18 HITE 1 y 025 HOTA 5 6 6 Y 5 119 HITEI Y 5 024 HOTA 5 Y 5 Y 4 I 20 HIT El 023 HOTA 5 Y 3 I 21 HITEI Y 3 022 HOTA 5 Y 2 I 42 HITE 3 2 021 HOTA 5 Y 2 I 42 HITEI Y 021 HOTAS Entrée et sortie des bits SXV SXOIX 6 O Entrée Emplacement Sx 140 SX O 41 x 6 139 X 138 x 4 137 X 3 132 x 2 131 X 127 R 125 Entrée des bits RI 8 Entrée E RI.jl' R Ij-1,7 R Ij 16 R Ij-1,3 RI j-1, 1 Fonction HITE 1 HITEI HITE 1 HITEI HITEI- HITE 1 HITEI HITEI HITEI HITE I Sortie Sx 1 sx O x 6 x 5 x 4 x 3 x 2 x l xo O rnplacement I 11 I 06 I 03 Emplacement Fonction HITEI HITEI HITEI HITEI HITEI HITEI HITEI HITEI HITEI Fonction HOTA 7 HOTA 7 HOTA 7 HOTA 7 HOTA 7 HOTA 7 HOTA 7 HOTA 7 HOTA 7 il -Multiplexeur 111 délivrant les bits Sj 8 Sj 0: Sortie Emplacement Sj, 8 sj,7 Sj,6 Si,4 Fonction HMXAI HMXA 1 HMXAI HMXAI HMXAI Sj,3 005 HMXAI Sj,2 004 HMXAI Sj 003 HMXAI 1 ilj 1 Sj,0 002 HMXAI Le bit de retenue entrante est appliqué à l'emplacement 006 qui - contient une fonction HITA 3. Le bit de retenue sortante est appliqué à l'emplacement 031 qui contient une fonction HOTAS. L'horloge est appliquée à l'ernplacement I 33 qui contient une fonction HITE 1. Les trois bits Y 2 j-1 Y 2 j, Y 2 j+l du multiplicateur sont entrés de la manière suivante: Entrée Emplacement Fonction I 24 Y 2 j+l Y 2 j HITEI HITEI Y 2 j 1 122 HITEI Pour disposer en sortie du bit Y 2 j+l', on utilise une fonction HOTA 5 à l'emplacement 015. les registres 101, 102, et 103 sont réalisés à partir de treize fonctions HM 504 implantées de la manière suivante: Emplacement Bits enregistrés LII R X O L 24 X 2 Xi L 23 X X L 36 X 5 X 6 L 35 X 7 X 8 LOI R Iji,0 R Ij-_, 1 L 02 R Ij-1,2 R Ij R,3 L 13 RI RI. j-1,4 j-1,5 L 14 R Ij,6 R Ij-1,7 L 25 RI y 2 L 265 Rlj-1,8 2 L 26 Y 3 Y 4 L 27 Y 5 Y 6 L 28 y 7 y 8 Le multiplexeur 109 est réalisé à partir de quatre fonctions HMX 05 (double multiplexeur 4 vers 1) implantées aux emplacements L 10, L 21, L 22, L 33, et d'une fonction HMX 06 (quadruple multiplexeur 2 vers 1) implantée à l'emplacement L 34 et câblée extérieurement pour obtenir un multiplexeur 4 vers 1 Les quatre entrées de chaque multiplexeur reçoivent l'un des mots X, 2 X, X, 2 X. Le circuit 108 qui permet d'obtenir ces mots est obtenu pour X et 2 X par câblage direct à partir du registre 103, puisque 2 X s'obtient par un décalage d'un pas à gauche Pour X et 2 X on utilise pour inverser les neuf bits de poids forts la sortie interne inversée des fonctions HOTA 7 qui servent à obtenir ces bits en sortie de l'opérateur Pour le bit de poids faible (R), qui n'est pas disponible sur une sortie, on utilise une fonction HGTE 2 implantée sur l'emplacement périphérique I 29. L'additionneur 110 est réalisé, dans un premier mode de réalisation, avec quatre fonctions HVA 82 implantées sur les emplacements L 04-L 03, L 16- L 15, L 17-L 18, L 29-L 30, (cette fonction nécessite deux emplacements) qui délivrent dans cet ordre les huit premiers bits (poids faibles en premier) du résultat de l'addition, et une fonction HEX 02 implantée sur l'empla- cement L 32, qui délivre le bit de poids fort et le bit de retenue sortante. Le calcul de la retenue se fait par propagation d'étage en étage. Dans un deuxième mode de réalisation on effectue le calcul de la retenue de manière anticipée par tranches de quatre bits. Pour cela on utilise les sorties supplémentaires de la fonction HVA 82. Pour une tranche de quatre bits, si on note CO la retenue entrante, g O, gl, g 2, g 3 les fonctions ET des deux opérandes bit à bit par ordre croissant, et p O, pl, p 2, p 3 les fonctions OU-exclusif de ces mêmes opérantes, la retenue sortante C 4 est donnée par: C 4 = g 3 U p 3 g 2 U p 3 g 2 gl U p 3 p 2 pl g O U p 3 p 2 pl p O CO En notant h O, hl, h 2, h 3 les fonctions NON-OU des deux opérandes, on peut transformer cette relation à l'aide des relations suivantes: p 3 g 2 h 3 U g 2 p 3 p 2 gl = h 3 U h 2 U gi p 3 p 2 pl g O =h 3 Uh 2 U hl U O p 3 p 2 pl p O CO = h 3 U h 2 U hl U h O U CO La fonction permettant d'obtenir C 4 est alors obtenue selon le schéma de la figure 13 avec trois inverseurs 201, 202, 203, trois portes NON-OU à cinq entrées 204, 205, 206, une porte NON-OU à trois entrées 207 et une porte NON-OU à deux entrées 208. De même la fonction permettant d'obtenir C 8 pour l'autre tranche de quatre bits est obtenue avec les circuits 301 à 308. Les bits g et h sont obtenus à partir des fonctions HVA 82 implantées comme dans la première réalisation. Les circuits 207, 208, 307, 308 sont obtenus avec une fonction HGT 06 implantée à l'emplacement L 19. Les circuits 204, 205, 206, 304, 305, 306 sont obtenus avec six fonctions HGTA 4 implantées aux emplacements périphériques 010, 009, 011, 028, 029, 030. Les circuits 201, 202, 203, 301, 302, 303 sont obtenus avec six fonctions HGTE 2 implantées aux emplacements 107, 108, 109, 113, 001, 020. -Le décodeur de commande des multiplexeurs 109 et 111, comprenant les circuits 112 à 117, est réalisé avec les fonctions suivantes: circuit emplacement fonction 112 L 12 HEX 04 115 116 128 HGTE 2 114 L 09 HM 504 113 L 08 HM 504 117 L 07 HM 504 Les dispositifs de retard sont réalisés de la manière suivante: Le dispositif 107 (retard 1,5 ns) comprend trois fonctions HGTE 2 en série, implantées aux emplacements périphériques 136, 135, I 34. Le dispositif 106 (retard 0,5 ns) est réalisé avec les parties non utilisées de la fonction HMX 06 implantée à l'emplacement L 34. Le dispositif 105 (retard 0,5 ns) comprend trois fonctions HGTE 2 en parallèle pour disposer d'une sortance suffisante, implantées aux empla- cements périphériques I 14, I 15, 130. Le dispositif 104 (retard 1 ns) comprend deux fonctions HGTE 2 en série, implantées aux emplacements périphériques 019 et 038. REVENDICATIONS 1 Opérateur élémentaire pour combiner un premier signal numé- rique entrant d'au moins N bits (SX, X) avec un deuxième signal numérique entrant de N bits (R Ij 1)' un troisième signal numérique entrant com- prenant un premier, un deuxième et un troisième bits (Y 2 j 1 Y 2;, Y 23 + 1) et un bit de retenue entrante, et obtenir un quatrième signal numérique sortant (S) et un bit de retenue sortante, caractérisé en ce qu'il comprend: des moyens de calcul ( 108) pour complémenter (i)X le premier signal, pour le décaler d'un pas à gauche ( 2 X) en perdant le bit de poids fort, et pour complémenter ( 2 M) ce premier signal décalé; un premier OU-exclusif ( 112) pour recevoir le premier et le deuxième bits du troisième signal et délivrer un premier bit de fonction; un premier multiplexeur 4 vers 1 ( 109) pour sélectionner un signal entre le premier signal, le premier signal inversé, le premier signal décalé, et le premier signal décalé et inversé, sous la commande du troisième bit du troisième signal et du premier bit de fonction, et délivrer les N bits de poids forts du signal sélectionné; un additionneur ( 110) sur N bits pour additionner le deuxième signal au signal sélectionné par le premier multiplexeur, avec le bit de retenue entrante et délivrer la somme de ces signaux ainsi que le bit de retenue sortante; un deuxième OU-exclusif ( 115) pour recevoir le deuxième et le troisième bits du troisième signal et délivrer un deuxième bit de fonction; un deuxième multiplexeur 2 vers 1 ( 111) pour sélectionner un signal entre le deuxième signal et la somme délivrée par l'additionneur, sous la commande de l'un ou de l'autre des deux bits de fonction, et délivrer le quatrième signal. 2 Opérateur selon la revendication 1, caractérisé en ce que les moyens ( 108) pour décaler d'un pas à gauche ( 2 X) le premier signal, pour complémenter (X) le premier signal, et pour complémenter ( 23 X) le premier signal décalé, comprennent en outre des moyens pour traiter un bit supplémentaire de recoupe (R) formant le bit de poids faible du premier signal numérique entrant, lequel comprend alors n+l bits. 3 Opérateur selon l'une quelconque des revendications I ou 2, caractérisé en ce qu'il comprend en outre: un premier registre ( 103) pour mémoriser le premier signal, Pappliquer aux moyens de calcul ( 108) de ce premier signal, et délivrer un cinquième signal numérique sortant comportant les N bits de poids forts du premier signal; un deuxième registre ( 102) pour mémoriser le deuxième signal et l'appliquer à l'additionneur ( 110) et au deuxième multiplexeur ( 111); un troisième registre ( 101) pour mémoriser un sixième signal entrant de n-2 bits (Y) et délivrer un septième signal numérique de sortie identique au sixième signal; une première bascule ( 114) pour mémoriser le troisième bit du troisième signal numérique, l'appliquer au premier multiplexeur ( 109) et le délivrer en sortie de l'opérateur; une deuxième bascule ( 113) pour mémoriser le premier bit de fonction et Pappliquer au premier multiplexeur; une porte OU ( 116) pour rassembler les deux bits de fonction; une troisième bascule ( 117) connectée à la sortie de la porte OU et à l'entrée de commande du deuxième multiplexeur ( 111). 4 Opérateur selon la revendication 3, caractérisé en ce qu'il comprend en outre trois dispositifs de retard ( 104-107) mis en série pour retarder le signal d'horloge qui commande les circuits de lopérateur selon des valeurs déterminées pour faire fonctionner l'ensemble de ces circuits en phase ce qui augmente le débit de l'opérateur au prix d'un retard volontaire des opérations, et que le signal d'horloge est appliqué direc- tement à la première bascule ( 114), après un premier retard à la deuxième bascule ( 113), après un deuxième retard à la troisième bascule ( 17), après un troisième retard au premier registre ( 103), et après un quatrième retard aux deuxième et troisième registres ( 101, 102). Opérateur selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il comprend en outre une connexion permettant d'utiliser comme bit de retenue entrante le troisième bit (Y 2 j+l) du troisième signal numérique entrant, ce qui permet de faire fonctionner l'opérateur élémentaire comme un multiplieur (n-2)x 2 en utilisant pour le premier signal numérique entrant un multiplicande -formé de n-2 bits signés complétés par deux bits de poids forts répétant le signe, pour le deuxième signal numérique entrant un nombre formant le résultat inter- médiaire d'une structure en cascade éventuelle, pour les deux derniers bits du troisième signal numérique entrant les deux bits d'un multiplicateur, et pour le premier bit de ce troisième signal le bit de poids fort de la tranche de deux bits précédente du multiplicateur dans la structure en cascade; ce multiplieur fonctionnant ainsi selon l'algorithme de Booth. 6 Opérateur selon l'une quelconque des revendications 1 à 5, caractérisé en ce que le nombre N est égal à 9 et qu'il est intégré dans un réseau prédiffusé du type MLA 36.