Brevet FR2542113A1 — publié le 19840907

Générateur de graphiques à ordinateur ". La présente invention concerne un généra- teur de graphiques à ordinateur et notamment un généra- teur d'informations d'affichage optique sous la commande d'un ordinateur et en particulier la génération d'infor- mations graphiques pour l'affichage par ordinateur. De nombreux systèmes de calculs ou ordina- teurs actuels utilisent un ou plusieurs terminaux à tube cathodique permettant d'afficher les résultats des calculs ou d'autres informations sous la commande d'un ordinateur Le circuit est ainsi prévu soit dans le ter- minal, soit dans l'ordinateur correspondant pour générer en réponse des signaux numériques fournis par l'ordina- teur, les signaux de télévision appropriés produisant les caractères alphanumériques sur l'écran cathodique. Ce circuit peut en général donner un ensemble normalisé déterminé de caractères comprenant des lettres, des nom- bres et un ensemble choisi de symboles classiques tels que les éléments de ponctuation. Toutefois, il est souvent souhaitable d'afficher une information qui ne peut se transcrire à l'aide d'un tel ensemble classique d'éléments alpha- numériques Une telle information est généralement appe- lée une information graphique; il peut s'agir de points, de barres, de lignes ou encore d'éléments servant au tracé graphique, de caractères non habituels, de tableaux ou de jeux vidéo En outre différentes parties de l'écran doivent pouvoir s'éclairer de différentes couleurs Pour afficher une information graphique, il est nécessaire de permettre la génération de l'information vidéo dans une petite surface de n'importe quel endroit de l'écran cathodique comme cela est précisé par l'ordinateur. La plupart des systèmes à ordinateur appli- cables à des graphiques comportent ce qui est appelé un système graphique à carte en mémoire Dans ce type de système, il est prévu une mémoire vive importante pour les graphiques, mémoire dans laquelle chaque position d'affichage de l'écran vidéo correspond directement à une adresse particulière Ainsi, l'ordinateur affiche l'information sur l'écran cathodique en inscrivant sim- plement une information numérique à une ou plusieurs adresses des points d'affichage en des positions corres- pondantes sur l'écran. Les systèmes à carte inscrite en mémoire fonctionnent de façon satisfaisante s'ils sont intégrés dans le système original de l'ordinateur à sa fabrica- tion Par contre dans de nombreuses opérations actuel- les, l'utilisateur d'un système d'ordinateur souhaite acheter initialement un petit système de base, puis à développer les possibilités du système en fonction du développement de ses besoins De façon caractéristique, le système de base comporte au moins un terminal vidéo avec un circuit générateur de caractères alphanumériques mais pas de circuit à graphiques. Dans un petit système de ce type, on a constaté qu'il était extrêmement difficile d'ajouter des circuits à graphiques inscrits en mémoire à un circuit -d'ordinateur pré-existant, sans démonter physiquement et électriquement l'ordinateur et sans mettre de nom- breuses dérivations sur les lignes de données internes - Le temps et le coût pour un tel recâblage de l'unité 25421 1 3 rendent souvent impossible l'adjonction d'une possibilité d'affichages graphiques sur un tel ordinateur de base. En outre, les montages inscrits en mémoire présentent d'autres difficultés Par exemple, ils néces- sitent en propre un grand nombre de composants En outre,- l'adresse électrique de chaque position de mémoire gra- phique ne correspond pas directement aux coordonnées X et Y des positions d'affichage sur l'écran vidéo C'est pourquoi, il faut inclure des programmes supplémentaires pour traduire les données physiques en X et en Y en des adresses compatibles avec l'ordinateur et des adresses de méemoire internes Une autre difficulté est que le mon- tage inscrit en mémoire est toujours actif en ce qu'il lui faut répondre aux tentatives d'accès à une adresse de mémoire graphique De plus, le montage est vulnérable vis-à-vis des erreurs de programmation qui peuvent en- traîner une inscription accidentelle dans une position attribuée à la mémoire graphique, ce qui détruit les don- nées correspondantes des graphiques. Pour remédier à certaines des difficultés ci-dessus, on a déjà envisagé des schémas Dans l'un de ces schémas, la mémoire graphique est adressée directe- ment par l'ordinateur par l'intermédiaire du bus périphé- rique d'adresses Malheureusement dans la plupart des schémas pratiques de graphiques, la mémoire attribuée aux graphiques est importante souvent de l'ordre de 32 K ou plus Une telle mémoire nécessite au moins quinze lignes d'adresses pour accéder à chaque position de mémoire et de nombreux petits ordinateurs n'ont pas plus de huit lignes d'adresses facilement disponibles Ainsi, il faut obtenir soit des lignes d'adresses supplémentaires dans* l'unité en procédant par dérivation comme dans le schéma précédent ou encore en utilisant un circuit complexe de génération d'adresses. Une autre solution antérieure utilise une 254 2 13 mémoire de graphiques et un circuit qui fonctionne de façon asynchrone à partir de l'ordinateur Le signal graphique résultant est combiné aux signaux de caractè- res vidéo normaux à l'aide d'un mélangeur vidéo Deux composantes de circuit sont réunies par le circuit de synchronisation vidéo Ce montage nécessite également des circuits complexes et coûteux et dans beaucoup de cas un nombre insuffisant de contacts d'adresses est physiquement disponible sur l'ordinateur pour donner une possibilité complète pour les graphiques. La présente invention a pour but-de créer un circuit générateur de graphiques permettant de trans- former les systèmes d'affichage à ordinateur ayant un circuit générateur de caractères, existant, permettant de donner'une possibilité complète pour la réalisation de graphiques sans nécessiter de circuits-co Gteux ou complexes et avec un minimum de lignes d'interface. L'invention a également pour but de créer un circuit qui puisse se fixer facilement et sans co Gt excessif sur un générateur de caractères vidéo existant dans un petit système à ordinateur, qui ne nécessite pas de programmes supplémentaires pour effectuer la conver- sion entre les positions physiques X et Y sur l'écran vidéo et les adresses de mémoire graphique, internes. A cet effet, liinvention concerne un géné- rateur de graphiques qui est relié par interface à l'or- dinateur par l'intermédiaire des bus d'adresses et de données, périphériques, habituels Les signaux du bus d'adresses de l'ordinateur sont interpr 6 tés par le cir- cuit générateur de graphiques comme des ordres et non comme des adresses En fonction de ces ordres, les don- nées du bus de données périphérique de l'ordinateur sont interprétées soit c'omme correspondant à une adresse du graphique, soit comme correspondant à une donnée du gra- phique. Le générateur de graphiques selon l'inven- tion travaille normalement de façon asynchrone par rap- port à l'ordinateur Lorsque la synchronisation est néces- saire, elle se réalise à l'aide d'un signal "attente" qui existe normalement dans les petits ordinateurs et qui en- traîne l'arrêt provisoire du traitement de l'ordinateur. Le circuit générateur de graphiques est synchronisé sur le circuit générateur de caractères vidéo par l'intermé- diaire d'un signal de cadence de caractèresgénéré par le générateur de caractères vidéo existant normalement dans l'ordinateur. De façon avantageuse, il est également prévu un circuit interne qui incrémente automatiquement les adresses du graphique chaque fois qu'une nouvelle donnée de graphiques est lue ou est inscrite dans la mé- moire des graphiques Ce circuit ne nécessite pas que l'ordinateur mette à jour en permanence les adresses des graphiques pour inscrire une "ligne" sur l'écran cathodi- que Dans de nombreuses conditions, ce montage se traduit par une vitesse de programme augmentée. La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels: la figure 1 est un schéma-bloc d'un géné- rateur de caractères vidéo, caractéristique. la figure 2 est un schéma-bloc d'un arran- gement de graphiques selon l'art antérieur qui peut se transformer à posteriori en un générateur de caractères selon la figure 1. la figure 3 est un schéma-bloc montrant la réunion du générateur de graphiques selon l'invention au générateur de caractères vidéo, classique. la figure 4 est un schéma-bloc d'un géné- rateur de caractères selon l'invention. la figure 5 est un dessin montrant un schéma électrique détaillé d'un décodeur d'ordres. la figure 6 est un schéma électrique détaillé d'un contrôleur de mémoire. la figure 7 montre une série de courbes de signaux électriques générés par le circuit de la figure 6. la figure 8 montre le schéma électrique des registres des lignes de bus de données internes et du générateur d'affichage vidéo. la figure 9 est un schéma électrique des registres de données et de mémoires de graphiques à multiplexage de mémoire. DESCRIPTION DETAILLEE La.figure 1 montre sous forme de schéma- bloc un montage caractéristique pour la génération de caractères alpha ou de caractères numériques dans un système d'affichage à tube cathodique commandé par ordi- nateur utilisant la fonction d'affichage connue sous le nom de fonction de balayage de trame de matrice à points. La construction et le fonctionnement d'un tel générateur de caractères sont bien connus et ne seront décrits en détail ci-après De façon générale, laffichage de caractères alpha ou de caractères numériques sur un écran cathodique est commandé par les signaux enregis- trés dans la mémoire vive vidéo RAM 110 Pour commander le format de l'écran, l'ordinateur sous la commande du programme introduit des caractères "codes" dans l'ordre dans la mémoire vidéo RAM 110 par l'intermédiaire du bus de données d'ordinateur 100 Ces signaux de code de caractères sont de façon caractéristique dans le code ASCII dans lequel un seul mot de code à 8 bits est uti- lisé pour représenter chaque caractère alphanumérique. La lecture et l'affichage des codes enre- gistrés dans la mémoire RAM,110 se font à l'aide du géné- rateur d'affichage vidéo (VDG) 120 Ce générateur VDG 120 est un dispositif bien connu disponible sous forme de circuit intégré; ce générateur donne des signaux de synchronisation e t des signaux d'adresses qui sont four- nis à la mémoire RAM 110 pour lire séquentiellément l'in- formation codée Le générateur VDG 120 reçoit l'informa- tion de format de l'ordinateur par l'intermédiaire du bus de données de l'ordinateur 100; cette information définit différentes variables de temps et d'espacement telles que la dimension des caractères, le nombre de caractères sur une ligne et le nombre de lignes pour chaque écran. Le dispositif VDG 120 reçoit également un signal de syn- chronisation vidéo du circuit de synchronisation 125 ce signalsynchronise les signaux de sortie pour assurer un affichage stable et sans'scintillement de l'information sur l'écran vidéo De façon détaillée, le dispositif VDG 120 produit des signaux de sélection sur les conducteurs 130 L'information sur le 5 conducteurs 130 spécifie laquelle des "colonnes" {position de caractère) de l'écran vidéo doit être balayée L'information de colonne sur lesconducteur 130 est fournie comme signal d'adresse à la mémoire RAM En'réponse aux signaux sur les conducteurs 130, la -mémoire RAM 110 donne séquentiellement l'information de code de caractères précédemment enregistrée dans diffé- rentes positions par l'ordinateur L'information de caractères est fournie par le bus 140 et est utilisée comme adresse partielle pour le caractère dans la mémoire ROM 160 L'adresse est complétée par l'information "de ligne" fournie par les conducteurs 150 à partir du dispo- sitif VDG 120 L'information de ligne indique à la mémoi- re ROM laquelle des lignes de l'écran cathodique est actuellement en cours de balayage. La mémoire de caractères ROM 1 60 est une mémoire morte qui contient l'information des points vidéo de chaque caractère alphanumérique que doit générer le système En réponse aux signaux d'adresses qui arrivent sur les conducteurs 130 et 150, la mémoire de caractères ROM 160 donne un ensemble de signaux de points qui sont fournis par l'intermédiaire du bus 170 au registre à décalage 180 L'information du registre 180-est alors évacuée sous-la commande d'un signal de cadence de points produit par le circuit de synchronisation 125 sur le con- ducteur 135 donnant le signal vidéo de sortie sur le con- ducteur 190. La figure 2 montre un schéma selon l'art antérieur d'un circuit permettant de transformer en géné- rateur de graphiquesle générateur de caractères de la figure 1 Ce circuit composé génère des caractères à l'aide du même circuit que celui représenté à la figure 1 En particulier, les codes de caractères et les infor- mations de format sont fournis par 1-'intermédiaire du bus de données 201 à la mémoire vidéo RAM 200 et au gén é- rateur VDG 220 Le générateur VDG 220 génère l'informa- tion d'adresses qui est appliquée par l'intermédiaire des conducteurs 210 et 230 à la mémoire vidéo-RAM 200 et à la mémoire de caractères ROM 245 En réponse à l'infor- mation de ligne sur les conducteurs 230 et à l'informa- tion de caractères produites par la mémoire RAM 220 sur le conducteur 240, la mémoire de caractères ROM 245 génère des schémas de points sur les conducteurs 250. L'information qui apparaît sur les conducteurs 250 est fournie par le circuit de porte 260 et le bus 265 au registre à décalage 270 qui est alors décalé sous la com- mande de la cadence-de points sur le conducteur 221 (obtenue par le circuit de synchronisation, non repré- senté) pour donner le signal de sortie,de caractères sur le conducteur 280. En plus de la commande de la mémoire de caractères ROM 245, le générateur-d'affichage vidéo 220 entraîne par l'intermédiaire du multiplexeur 297 une mémoire de graphiques RAM 290 En particulier, l'informa- tion de colonne générée par le générateur VDG 220 est fournie par l'intermédiaire du conducteur 215 au multi- plexeur 297 et l'information de ligne du conducteur 230 est fournie au multiplexeur 297 par le conducteur 225. Sous la commande d'un programme dans llordinateur, soit ces signaux d'adresses, soit les signaux d'adresses gêné- rés directement par l'ordinateur sur le bus d'adresses 298 sont appliqués par le bus 295 à l'entrée d'adresses de la mémoire de graphiques RAM 290 Le signal de sortie de la mémoire de-graphiques RAM 290 sur le conducteur 295 peut être fourni comme entrée alternative aux portes 260 et par l'intermédiaire du bus 265 au registre à décalage 270. Toutefois dans un tel schéma, une difficul- té réside dans le fait que pour avoir une capacité com- plète pour la réalisation de graphiques, il faut avoir un grand nombre de lignes d'adresses distinctes dans le bus 298 pour pouvoir adresser chaque position de la mémoire de graphiques RAM 290 De façon caractéristique seulement un nombre limité de lignes d'adresses est disponible et c'est pourquoi toutes les positions de la mémoire RAM 290 ne peuvent être atteintes directement par l'ordina- teur. La figure 3 des dessins est un schéma-bloc d'un exemple de l'invention qui peut facilement s'adapter sur la plaque d'un générateur de caractères vidéo exis- tant Le circuit graphique selon l'invention doit pouvoir accéder aux différents signaux de temps générés par le générateur VDG et à l'entrée du registre à décalage vidéo Une façon d'avoir un accès physique à de tels points consiste à placer des cavaliers en des points appropriés du générateur de caractères existant Une façon plus pratique est représentée à la figure 3; cette solution peut s'utiliser lorsque le générateur VDG et la mémoire de caractères ROM sont enfichés dans des douilles électriques de la plaque du générateur de caractères Le circuit de la plaque du générateur decaractères existant se trouve en-dessous de la ligne en pointillés à la figure 3; ce circuit se compose de la mémoire RAM 300, du générateur VDG 305, de la mémoire de caractères ROM 330 et du registre à décalage 380 Une partie du circuit de graphiques de l'exemple est représentée schématique- ment en-dessous de la ligne en pointillés. Pour connecter le générateur de graphiques donné à titre d'exemple sur le générateur de caractères on enlève réellement le générateur VDG 305 et la mémoire de caractères ROM 330 de leurs douilles de connexion électriques et on les place dans des douilles électriques correspondantes sur la plaque du circuit pour graphiques. A la place du générateur VDG 305 et de la mémoire de caractères ROM 330, on introduit des fiches particuliè- res qui dirigent les signaux normalement reçus par le générateur VDG et la mémoire de caractères ROM vers la plaquette de graphiques comme décrit ci-après. En particulier, on a des codes de caractè- res par l'intermédiaire du bus de données 301-de l'ordi- nateur vers la mémoire vidéo RAM 300, ces codes étant fournis par l'ordinateur comme déjà indiqué Toutefois, l'information dé format fournie par l'intermédiaire des conducteurs du bus de données 310 de l'ordinateur est alors envoyée au générateur VDG qui se trouve sur la plaquette de graphiques,par l'intermédiaire des douilles 305 et des conducteurs 315 L'information de colonne du conducteur 317 et l'information de ligne du conducteur 316 fournies par le générateur VDG 395 sont envoyées par l'intermédiaire de la douille VDG 305 et des conducteurs 306 et 320 à la mémoire vidéo RAM 300 et à la douille de mémoire de caractères 330 respectives. De la douille de mémoire de caractères 330, l'information de ligne est déviée par le conducteur 340 b 21 13 vers la mémoire de caractères ROM 345 qui se trouve main- tenant sur la plaquette de graphiques En plus, l'infor- mation de caractères du conducteur 325 générée par la mé- moire RAM 330 est envoyée par l'intermédiaire de la-douil- le 330 et du conducteur 335 à la mémoire de caractères ROM 345 Le signal de sortie de la mémoire de caractères ROM 345 qui apparaît sur le bus 360 est appliqué aux por- tes logiques 365 Une entrée alternative aux portes 365 est assurée par la mémoire de graphiques RAM 350 par l'in- termédiaire du bus de sortie 355 La sortie de caractères ou de graphiquesdes portes 365 est à son tour fournie par l'intermédiaire du bus 370 de la douille demémo Ire de caractères 330 et du bus 375 au registre à décalage 380. Contrairement au montage de l'art antérieur présenté à la figure 2 et selon l'invention, les signaux d'adresses du bus d'adresses de l'ordinateur 398 ne sont pas fournis directement à la mémoire de graphiques 350 mais au lieu de cela ils sont fournis au circuit de com- mande 397 Comme décrit ci-après en détail, sous la com- mande des signaux-d'adresses reçus par le bus d'adresses de l'ordinateur et les signaux de synchronisation reçus par les conducteurs-390 provenant du générateur VDG 395-, le circuit de commande 397 commande le circuit de multi- plexage 318 et la mémoire 350 de façon à fournir en alter- nance soit des signaux de position générés par le généra- teur VDG 395 ou les données présentes sur le bus de don- nées de l'ordinateur 396, comme signaux d'adresses à la mémoire 350. La figure 4 des dessins est un schéma-bloc plus détaillé-du circuit de graphiques donné à titre d'exemple Les interfaces de circuit vers l'ordinateur par les bus d'interfaces périphérique normaux 'bus d'adres- ses 400, bus de données 401 et bus-de commande 402 De plus, le circuit reçoit les signaux de commande de format de la douille du générateur VDG situé sur la plaquette - de générateur de caractères existant par l'intermédiaire du connecteur 405 et les signaux d'adresses de la douille de mémoire de caractères ROM par l'intermédiaire du con- necteur 492. Les signaux engendrés par le circuit de gra- phiques reviennent à l'ordinateur par le bus de données 401; ils reviennent à la douille de générateur VDG par - le connecteur 406 et au registre à décalage vidéo par le connecteur 409 et la douille ROM. Selon l'invention, le circuit de graphiques donné à titre d'exemple décode les signaux d'adresses sur le bus 400 comme ordres pour exécuter des opérations pré- déterminées ou pour interpreter des données se trouvant sur le bus de données 401, soit comme adresses de graphi- ques, soit comme données de graphiques En particulier, les signaux d'adresses du bus 401 sont'fournis au déco- deur d'ordres 435 o Un nombre prédéterminé de bits du si- gnal d'adresses sont utilisés'pour déterminer si un -accès a été fait à la plaquette de graphiques Le nombre de bits nécessaires dépend de l'application caractéristique et peut aller de 2 à 8 bits-pour un système pratique Une partie ou l'ensemble des bits qui restent servent à-défi- nir l'ordre-souhaité par l'ordinateur. En outre, les données du bus'-de données 401 peuvent être fournies au décodeur d'ordres par le circuit- tampon 430, le bus de données interne 480 et les conduc- teurs 437 pour compléter ou modifier l'information qui s'y trouve et qui définit les différentes options program- mables par l'utilisateur commandant le fonctionnement du circuit de graphiqueso Le décodeur 435 reçoit également les signaux du bus de commande 402 par l'intermédiaire des conducteurs 438 indiquant si l'opération demandée par l'ordinateur est une opération de lecture ou d'inscription et si le circuit doit être remis à l'état initial. En particulier comme le circuit de graphiques fonctionne de façon asynchrone par rapport à llordina- teur, les données du bus 401 doivent être reçues par un circuit-tampon et être commandées par le circuit de gra- phiques Le stockage intermédiaire est assuré par le cir- cuit-tampon 430 qui peut être autorisé par l'intermédiai- re du conducteur 336 par un ordre du décodeur Lorsque le circuit-tampon 430 n'est pas autorisé, le bus de données interne 480 reste à l'état inactif (impédance élevée), ce qui rend le circuit de graphiques de l'exemple, "transpa- rent" pour le système de l'ordinateur En outre, le dis- positif 430 reçoit les signaux de l'ordinateur par l'in- médiaire du bus de commande 402 indiquant si la donnée * doit être transférée de l'ordinateur au circuit de graphi- ques ou inversement La donnée arrivant dans le disposi- tif 430 est placée sur un bus de données, interne 480 utilisé pour le transfert de l'information entre le cir- cuit-tampon et les différents dispositifs faisant partie du circuit de graphiques. A titre d'exemple, l'information du dispo- sitif 430 qui doit être interprétée comme donnée graphi- que peut être fournie par l'intermédiaire du bus de don- nées interne 480 au registre de données interne 445 qui enregistre provisoirement les données graphiques vidéo d'entrée La donnée du registre 445 est fournie par l'in- termédiaire du bus 446 au port d'entrée de la mémoire de graphiques RAM 485 pour l'opération "inscription" des graphiques Le registre 445 peut également se commander directement par l'ordinateur et peut être effacé par des signaux du bus de commande 402 par le conducteur 440. La mémoire de graphiques RAM 485 peut éga- lement être interrogée par l'ordinateur Pour cela, l'or- dinateur fournit l'information d'adresses adéquate à la mémoire RAM 485 La donnée de sortie qui apparaît sur le conducteur 486 est fournie au registre de données de sor- tie 481 commandé par un dispositif de-commande de mémoire 470 par l'intermédiaire du conducteur 482 Le registre 481 fournit la donnée de sortie au bus de données interne 480; cette donnée de sortie est introduite dans le dis- positif 430 pour être transférée dans l'ordinateur par le bus de données 401. De façon avantageuse selon l'invention, l'information d'adresses peut être fournie à la mémoire de graphiques RAM 485 par deux sources alternées)par le conducteur 451 et le multiplexeur 450 en étant commandée par la commande de mémoire 470; le multiplexeur 450 peut fournir des signaux d'adresses à la mémoire RAM 485 soit à partir du registre de ligne 460, soit à partir du traducteur d'adresses 420 Toutefois, quelle que soit la source de l'information d'adresses, la mémoire de graphi- ques RAM 485 est prévue pour que les adresses de ligne et et de colonne utilisées pour définir une position de la mémoire 485 correspondent directement aux adresses en X et Y utilisées pour définir une position physique sur l'écran vidéo du tube cathodique C'est pourquoi étant donné la correspondance entre la position physique et l'adresse de mémoire, il suffit que l'ordinateur définis- se les adresses en X et Y pour le circuit de graphiques et l'information sera affichée sur l'écran vidéo à la position en X et Y correspondante Aucun programme supplé- mentaire n'est nécessaire pour traduire les positions en X et Y variables en des adresses internes de la mémoire. De façon détaillée, l'ordinateur peut affi- cher directement l'information en un point physique quel- conque sur l'écran vidéo en plaçant l'information d'adres- ses en X et en Y définissant la position sur l'écran dans le registre de ligne 460 pour être appliquée directement par le multiplexeur 450 comme adresse à la mémoire RAM 485 En variante, la mémoire RAM 485 peut être "balayée" par les signaux d'adresses fournis par le traducteur d'adresses 420 Le traducteur d'adresses 420 -fournit de 25421 13 tels signaux d'adresses sous la commande de l'information d'adresses donnée par le générateur VDG 410 Le traduc- teur 420 est nécessaire pour traduire l'information d'adresses produite par le générateur VDG 410 en des adresses X et Y adéquates pour adresser directement la mémoire RAM 485. De façon plus détaillée, le registre de ligne 460 se compose de deux parties un registre d'adresses en X et un registre d'adresses en Y Chaque partie du registre de ligne 460 peut être chargée séparé- ment par l'intermédiaire du bus de données 480, interne et le dispositif 430 du bus de données d'ordinateur 401. C'est pourquoi pour lire ou inscrire une information dans une position particulière dans la mémoire pour l'afficha- ge du point correspondant sur l'écran vidéo, l'ordinateur exécute trois opérations d'abord le chargement de l'adresse en X dans le regis- tre de ligne, puis le chargement de l'adresse en Y dans le registre de ligne, et enfin l'exécution d'une opération de lecture ou d'inscription de la donnée destinée à être placée à la position ainsi définie Comme le bus de données est uti- lisé pour de multiples opérations d'adressage c onsécuti- ves, l'ensemble de la mémoire peut être adressé par un nombre limité de conducteurs de données En outre selon l'invention, le registre de ligne 460 peut être commandé par le dispositif de comman- de mémoire 470 à l'aide du conducteur 472 et par le déco- deur d'ordres 435 en passant par le conducteur 473 pour incrémenter ou décrémenter automatiquement l'adresse en X, l'adresse en Y-ou les deux informations des adresses enregistrées dans ce registre, chaque fois qu'il y a exécution d'une opération "LECTURE" ou "INSCRIPTION". C'est pourquoi pour générer une "ligne" sur l'écran d'affichage vidéo, l'ordinateur n'a besoin que-de la place pour les codes d'ordres appropriés pour le bus d'adresses 400, puis il applique séquentiellement les données de graphiques vidéo au bus 401 pour générer une ligne sur l'écran vidéo Cette opération automatique libère l'ordi- nateur du programme d'entrée normal pour lequel à la fois l'adresse en X et l'adresse en Y doivent être fournies au circuit de graphiques pour chacune des opérations d'inscription ou de lecture; cela accélère considérable- ment la mise en oeuvre du programme pour le tracé des lignes ou autres dessins. En variante, la mémoire de graphiques RAM 485 peut être balayée en permanence sous la commande du générateur VDG 410 Comme décrit précédemment, le généra- teur VDG 410 produit séquentiellement des signaux de "balayage" de lignes et de colonnes Ces signaux sont fournis à la mémoire vidéo RAM quise trouve sur la pla- que du générateur de caractères, existant, par l'inter- médiaire du conducteur 415 et du connecteur 406 pour assurer la génération de caractères comme dans le cas du montage connu De plus, ces signaux sont fournis au tra- ducteur d'adresses 420 qui traduit les signaux en des adresses en X et en Y nécessaires pour l'accès direct à la mémoire de graphiques RAM 485 Les signaux d'adresses traduites sont fournis par le conducteur 441 à une en- trée du multiplexeur 450 sous la commande d'un décodeur d'ordres appropriés 435 Par des ordres appropriés de l'ordinateur, le dispositif de commande de mémoire 470 commande le multiplexeur 450 pour fournir des signaux de balayage à la mémoire RAM 485 Cela entraîne le balayage séquentiel des positions de la mémoire RAM 445 assurant l'affichage des graphiques La sortie -de la-mémoire de graphiques RAM 485 sur le bus 486 peut se faire directement vers l'ordi- nateur en passant par le registre de données de sortie 481 comme déjà décrit ou encore vers l'écran d'affichage vidéo par l'intermédiaire d'un ensemble de portes logi- ques schématiquement désignées par 487 et 488 (les des- sins ne montrent que deux portes de façon à simplifier toutefois, il est clair qu'une porte logique est associée à chaque conducteur de sortie du bus de données 486) Les signaux de sortie des portes 487 et 488 sont fournis au registre à décalage, vidéo par le conducteur 489 et la douille de la mémoire de caractères ROM, existante. Les portes 487 et 488 peuvent également être commandées par l'intermédiaire du conducteur 492 à partir de la sortie de la mémoire de caractères ROM 490. Comme déjà décrit, la mémoire ROM 490 reçoit les signaux d'adresses de la mémoire ROM existante par l'intermédiai- re de la borne 492 et du conducteur 491 Le choix entre les signaux alphanumériques et les signaux graphiques se fait par l'intermédiaire du décodeur 435 qui interdit ou autorise la sortie de la mémoire de graphiques RAM 485 comme cela sera décrit ultérieurement. La figure 5 est un schéma électrique dé- taillé du décodeur d'ordres Comme précédemment décrit, ce circuit reçoit les signaux d'adresses et de commande des bus périphériques de l'ordinateur et les traduit en différents ordres qui sont alors utilisés pour commander le fonctionnement du circuit ou interpréter différents signaux présents sur les données. En particulier, le circuit du décodeur d'ordres reçoit les signaux d'adresses par le bus 500 et les signaux de commande du bus 501 dans la partie gau- che de la figure Les signaux d'ordres, décodés, sont fournis aux conducteurs représentés dans la partie droi- te de la figure Tous les signaux sont complètement am- pliés pour éviter toute perte d'informations, c'est pour- quoi, les signaux d'adresses sur le bus dladresses 500 (apparaissant sur les conducteurs AO-A 7) sont appliqués aux portes-tampons 505 De même, chaque signal de com- mande du bus 501 est amplifié par le dispositif-tampon 502 Le dispositif 502 est un dispositif "à collecteur ouvert" et c'est pourquoi, il faut utiliser des résistan- ces 503 pour-tirer les sorties lorsqu elles ne sont pas actives. Les signaux qui apparaissent sur les sor- ties d'adresses-tampons BAO-BA 7 sont décodés pour donner l'information d'ordre qui commande le fonctionnement du circuit Le décodage de l'ordre se fait par un compara- teur 520 à 4 bis et deux décodeurs 545 et 550 Quatre des lignes dladresses-tampons BA 4-BA 7 sont prévues pour les entrées "B" du comparateur 520 Les entrées "A" peuvent être prédéterminées par les réglages du commutateur à pôles multiples 51 Chacune des entrées "A" du compara- teur 520 est normalement maintenue à l'état " 1 " par les résistances 515 Toutefois, chaque pôle du commutateur Sl peut être mis à la masse par les contacts 510 donnant une configuration prédéterminée aux signaux d'adresses signifiant que le circuit graphique doit commencer à fonctionner Dans le mode de réalisation représenté à titre d'exemple, l'utilisation de quatre bits permet d'avoir seize adresses différentes rendant le circuit compatible avec tous les ordinateurs à 8 bits Selon des principes bien connus, les applications déterminées peu- vent être câblées en permanence pour supprimer le commu- tateur Sl. Lorsque le comparateur 520 est autorisé par un signal d'état " 1 " apparaissant à son entrée EN, les entrées "B" sont comparées aux entrées "A" pour vérifier la coïncidence Un signal d'autorisation est fourni par les portes 525, 530 et 535 en réponse à un schéma parti- culier de signaux de commande présents sur le bus de com- mande 501 De façon détaillée, lorsqu'un ordinateur tra- vaille sur une instruction entrée/sortie, le conducteur IOCYC* du bus 501 passe au niveau'bas' Le signal de ni- veau bas' est appliqué au circuit-tampon 502 et met le conducteur BIOCYC* au-niveau "bas" (suivant la notation utilisée dans la présente description un symbole "I*": selon la définition d'un conducteur de signal indique que ce conducteur est actif lorsqu'il est au niveau "bas"). Un signal de niveau "bas" sur le conducteur BIOCYC* est appliqué à l'entrée inférieure de la porte 530 Comme l'ordinateur peut exécuter différents types d'opérations entrée/sortie lorsque le signal du conducteur IOCYC* passe au niveau "bas", il est nécessaire que le circuit de graphiques examine d'autres informations avant de répondre De façon détaillée, au cours d'une opération de SAISIE sur un périphérique associé par exemple'un dis- que, l'ordinateur confirme un signal de n iveau "bas" sur la borne Ml* En l'absence d'opérations de SAISIE indi- quant une opération sur graphiques, un signal de niveau "haut" est présent sur la borne t I*; ce signal est in- versé par l'inverseur 535 pour être appliqué à l'entrée supérieure de la porte 530 En réponse à ces'signaux de niveau "bas" sur ses entrées, la porte 530 génère un signal de niveau "bas" sur sa sortie; ce 'signal est in- versé par l'inverseur 525 pour être appliqué comme signal de niveau "haut" à l'entrée EN du comparateur 520 C'est pourquoi, lorsque l'ordinateur exécute un cycle entrée/ sortie, il ne fait pas de SAISIE et l'adresse prédéter- minée est présente sur les conducteurs d'adresses BA 4- BA 7, le comparateur 520 est autorisé et il-donne un signal de niveau "haut" sur sa sortie "=" Ce signal de niveau "haut" est appliqué au conducteur BDSEL et est inversé par l'inverseur 5 Lf O; le signal obtenu est appli- qué comme signal de niveau "bas" au conducteur BDSEL* pour autoriser le circuit de graphiques. En particulier les signaux sur les conduc- teurs BDSEL et BDSEL* sont fournis aux entrées de données des décodeurs 545 et 550 respectives Les décodeurs 545 et'550 sont autorisés sous la commande des signaux du bus de commande d'ordinateur 501 De façon détaillée, au cours d'une opération d'inscription avec transfert de données de l'ordinateur à la plaque du circuit de graphiques, l'ordinateur met un signal de niveau "bas" sur son conduc- teur INSCRIPTION* qui apparaît comme signal de niveau "bas" sur le conducteur BWR* Ce signal de niveau "bas" autorise le décodeur 545 De la même manière au cours de l'opération LECTURE, un signal de niveau "bas" mis par l'ordinateur sur sa borne LECTURE* entraîne l'application d'un signal de niveau "bas" sur le conducteur BRD* qui à son tour autorise le décodeur 550. Les décodeurs 545 et 550 sont pratiquement identiques à l'exception que la donnée appliquée à l'en- trée C du décodeur 545 est inversée sur sa sortie mais la donnée appliquée à l'entrée C du décodeur 550 n'est -pas inversée sur sa sortie Cette inversion s'effectue en - appliquant le signal BDSEL à l'entrée t du décodeur 545 et le signal inversé BDSEL* à l'entrée C du décodeur 550. Les deux décodeurs sont des circuits bien connus et fonc- tionnent de la même manière En particulier lorsqu'un signal de niveau "bas" est appliqué à l'entrée de porte G du décodeur et qu'un signald'entrée de niveau "haut" est appliqué à l'entrée de données C, un signal de niveau "bas" apparaît sur l'un des conducteurs de sortie YO-Y 3 en fonction de S signaux de sélection fournis aux entrées de sélection A et B Comme les entrées de sélection des deux décodeurs'545 et 550 sont reliées aux bits d'adres ses BAO et B Al, les ordres produits par le décodeur d'ordres dépendent de l'état des signaux d'adresses En particulier,-le tableau 1 donn é-ci-après décrit le déco- dage *des adresses,: 25421 1 3 TABLEAU 1 ADRESSES CONDUCTEUR ACTIF FONCTION ZO Hex XREGWR* Inscription registre X Zl Hex YREGWR* Inscription registre Y Z 2 Hex VIDRAMWR*/VIDRAMRD* Lecture/inscription de données vidéo Z 3 Hex OPTIONSWR* Inscription Options Dans ce tableau, la référence "Z" repré- sente l'adresse à quatre bits qui est établie par le commutateur Si. Les fonctions d'inscription dans le regis- tre X et d'inscription dans le registre Y permettent aux adresses de graphiques d'être introduites directement par le bus de données d'ordinateur comme cela sera expli- cité De la même manière, le signal lecture/inscription de données vidéo informe le circuit de graphiques que les signaux vidéo présents sur le bus de données sont des signaux de données vidéo. Lorsque l'ordre d'inscription d'options est décodé par le décodeur d'ordres, un signal de niveau "bas"-apparaît sur le conducteur OPTIONSWR* Ce signal de niveau "bas" est appliqué à l'entrée de cadence du verrou de données 560 qui fonctionne comme registre d'options Les entrées de données du registre d'options reçoivent les données par le bus de données de l'ordina- teur comme cela sera explicité Cette donnée apparaît sur les conducteurs BDO-BD 7 et sera cadencée dans le circuit de verrouillage par le signal sur le conducteur OPTIONSWR* apparaissant sur les sorties QO-Q 7 En mani- pulant de façon adéquate les données enregistrées dans le registre d'options en utilisant la commande par le programme, on peut choisir les options programmables par l'utilisateur Ces options sont décrites dans le tableau 2 ci-après TABLEAU 2 BIT NOM GRAPHIQUES/ALPHA* 1 ATTENTE MARCHE/ARRET* 2 XREG DEC/INC* 3 YREG DEC/INC* 4 X CLK RD* Y CLK RD* 6 X CLK WR* 7 Y CLK WR* FONCTION Met en oeuvre ou arrête le circuit de graphiques Un -état " 1 " met en oeuvre le circuit de graphiques. Si l'option ATTENTE est choisie, l'écran ne-sera pas haché pour la lecture et l'inscription dans la mémoire de graphiques RAM. Un état " 1 " correspond à la sélection de la fonction ATTENTE. Choisit l'incrémentation ou la décrémentation automati- que de l'adresse X Un état " 1 " signifie décrémentation. Choisit l'incrémentation ou la décrémentation de l'adres- se Y Un état " 1 " correspond à la décrémentation. Si cette fonction est choi- sie, elle entraîne l'incré- mentation ou la décrémenta- tion de l'adresse X après une opération de lecture. Un état"O" correspond au choix de cette option. Choisit la cadence automati- que après LECTURE de l'adres- se Y Cette fonction est choisie par l'état "O". Choisit i'incrémentation ou la décrémentation automati- que de l'adresse X apres une opération INSCRIPTION. Cette option est choisie par l'état "O". Choisit si l'adresse Y s'in- crémente ou se décrémente après une opération INSCRIP- TION Cette fonction est choisie par l'état "O". Pour effacer le registre d'options, l'ordi- 25421 1 3 nateur applique un signal de niveau "bas" à sa ligne RESET* (remise à l'état initial) et cette ligne applique un signal de niveau "bas" à la ligne BRST* qui efface le registre 560. Le circuit de commande de mémoire qui est utilisé pour commander le multiplexeur de la mémoire de graphiques, le registre de ligne et le registre de don- nées de sortie est représenté à la figure 6 En particu- lier, le circuit qui donne les signaux de commande met- tant en oeuvre le multiplexeur pour les adresses RAM de graphiques comprend un inverseur 600, le ligne de retard 605 et un inverseur 610 Ce circuit est entraîné par la ligne de cadence de caractères CCL sur la plaque du circuit de graphiques à partir du cir- cuit générateur de caractères, d'origine L'utilisation de ce signal permet avantageusement au circuit de gra- phiques d'être synchronisé sur le circuit de génération de caractères Le multiplexeur de mémoire et les signaux de synchronisation produits par le circuit de commande de mémoire sont représentés dans l'exemple pour être utilisés avec des mémoires vives dynamiques Il est éga- lement possible d'utiliser des mémoires vives statiques dans le circuit de graphiques selon l'invention Lorsque des mémoires statiques sont utilisées, le circuit-,de mul- tiplexeur et le circuit de temps se modifient pour'tra- vailler avec de telles mémoires On choisit de préféren- ce des mémoires dynamiques à cause de leur faible coût et de leurs dimensions réduites. De façon détaillée, le signal de bloc de caractères qui apparaît sur le conducteur CCLK est un signal rectangulaire dont la durée correspond à la durée d'un caractère c'est-à-dire le temps de balayage horizon- tal divisé par le nombre de points contenus dans une ligne Le signal CCLK est inversé par l'inverseur 600 de façon à donner un signal RAS*_utilisé pour commander le fonctionnement de la mémoire de graphiques Le signal RAS* est appliqué à l'entrée de la ligne-de retard numérique 605 Il s'agit d'un circuit de retard connu en soi qui donne des sorties retardées à des intervalles de 60 nano- secondes et de 150 nanosecondes après l'apparition d'un signal à son entrée Le signal de sortie retardé de 60 nanosecondes donne un signal MUX* qui est appliqué à un sequenceur 650 commandant son fonctionnement comme cela sera décrit ultérieurement Le signal MUX* est inversé par l'inverseur 610 donnant le signal MUX; ce dernier signal est appliqué au multiplexeur d'adresses de la mé- moire de graphiques RAM pour en commander le fonctionne- men-t comme cela sera-détaillé Le signal de sortie du circuit de retard 605-qui arrive après 150 nanosecondes est utilisé pour donner le signal CAS* également utilisé pour commander le fonctionnement de la mémoire de graphi- ques. La commande de mémoire comporte également un circuit qui réalise la fonction horloge pour incrémen- ter automatiquement les registres de lignes au cours des opérations'd'inscription ou de lecture Ce circuit se compose des portes 615-640 et reçoit les signaux du cir- cuit décodeur d'ordres représenté à la figure 5. En particulier au cours d'une opération LECTURE, le décodeur d'ordres répond aux signaux d'ordres en plaçant un signal de niveau-"bas" sur la ligne VIDRAMRD* autorisant les portes 615 et 625 Si, comme décrit précédemment, l'option d'inérémentation automati- que X-CLOK READ (X-LECTURE HORLOGE) a été choisie par l'utilisateur, un signal de niveau "bas" apparaîtra éga - lement sur le conducteur X CLK RD*o En réponse aux signaux de niveau "bas" sur ses deux entrées, la porte 615 devient autorisée La porte 615 autorisées applique un signal de niveau "bas" à l'entrée supérieure de la porte ET 630 qui applique à son tour un signal de niveau "bas" à la sortie XCLK* Comme décrit ultérieurement, ce signal de sortie assure l'incrémentation ou la décrémentation automatique du registre de lignes X suivant l'option choisie par l'utilisateur. Si par ailleurs l'utilisateur a choisi l'incrémentation automatique de l'adresse en Y, un signal de niveau "bas" produit par le décodeur d'ordres sur le conducteur Y CLK RD* autorise la porte NOR (NON-OU) 625 à fournir une sortie de niveau "bas" pour la porte OR (OU) 640 qui à son tour donne un signal de sortie de ni- veau "bas" sur le conducteur YCLK* Le signal YCLK* in- crémente automatiquement le registre de lignes en Y. De la même manière, au cours de l'opération INSCRIPTION, la ligne VIDRAMWR* passe au niveau "bas" et autorise les portes 620 et 635 Sous la commande du déco- * deur d'ordres, l'une ou ses deux portes donnent des si- gnaux de niveau "bas" qui incrémentent les adresses X ou Y au cours d'une opération INSCRIPTION de la même manière que cela a été décrit pour les opérations LECTURE. Le circuit de commande de mémoire comporte également un circuit séquenceur 650 qui génère des signaux de commande assurant la commande du multiplexeur et des registres de données et synchronisant le circuit de gra- phiques sur le circuit de l'ordinateur en utilisant la ligne WAIT* (encore appelée "ligne ATTENTE") Ce circuit n'est pas représenté en détail car il peut se réaliser de nombreuses manières Une façon appropriée consiste à utiliser un réseau logique programmable pour former un circuit séquentiel habituel ou machine d'état Ce circuit reçoit en entrée la ligne MUX* du circuit de commande de multiplexeur de la figure 6; les lignes VIDRAMRD*, VIDRAMWR* et WAIT ON/OFF* (ATTENTE MARCHE/ARRET*) du dé- codeur d'ordres et une ligne d'autorisation d'affichage DISPEN du générateur d'affichage vidéo, transplanté Le 25421 13 signal DISPEN est maintenu au niveau "haut" par le géné- rateur VDG chaque fois que le faisceau du tube cathodique balaie la trame Le signal est utilisé lorsque l'option WAIT ON/OFF* (ATTENTE MARCHE/ARRET*) est autorisée à sus- pendre les accès à la mémoire lorsque l'affichage est autorisé de façon à éviter que l'affichage sur l'écran ne soit haché. Le circuit séquenceur 650 fournit quatre sorties sur les conducteurs XY/CRTC*, RDLATCH, VWR* et WAIT* (ATTENTE*) Les conducteurs XY/CRTC* et VWR* ser- vent à commander respectivement le fonctionnement des multiplexeurs et de la mémoire de graphiques Le conduc- teur RDLATCH est utilisé pour commander le fonctionnement du registre de données de sortie comme cela sera expli- cité La sortie WAIT* (ATTENTE*) est utilisée pour syn- chroniser le circuit de graphiques sur le fonctionnement de l'ordinateur comme cela sera explicité. La figure 7 montre la relation entre ces différents signaux En particulier, le circuit séquenceur reçoit en entrée du décodeur d'ordres les conducteurs VIDRAMWR* et VIDRAMRD* Les signaux sur ces conducteurs indiquent les ordres du processeur pour inscrire l'infor- mation de graphiques dans la mémoire de graphiques RAM ou en lire l'information Comme déjà explicité, le cir- cuit de graphiques fonctionne de façon asynchrone par rapport au processeur En particulier dès que la ligne VIDRAMWR Eou VIDRAMRD* a été confirmée (en lui appliquant un signal de niveau "bas"), le fonctionnement du séquen- ceur de commande de mémoire est commandé par la cadence de caractères CCLK qui synchronise le fonctionnement du circuit sur la vitesse de balayage vidéo. Pour synchroniser le fonctionnement des circuits de graphiques sur le fonctionnement du proces- seur en réponse à la confirmation des lignes VIDRAMWR* ou VIDRAMRD*, le circuit de graphiques met un signal d'état "bas" sur la ligne WAIT* (ATTENTE*) Ce signal arrête provisoirement le fonctionnement du processeur jusqu'à la fin de l'exécution de l'opération de lecture ou d'inscription de graphiques Cette séquence est repré- sentée par la ligne B à la figure 7. Après que la ligne WAIT* ait été placée à l'état "bas", le fonctionnement du circuit est synchro- nisé sur le conducteur de cadence de caractères CCLK qui provient du générateur d'affichage vidéo transplanté En particulier, le fonctionnement du circuit est synchronise sur le flanc descendant du signal MUX tel que représenté à la ligne C de la figure 7 Comme décrit en rapport avec le circuit de la figure 6, ce signal est une version retardée du-signal de cadence de caractères CCLK. Pour lé premier flanc descendant du signal MUX qui se présente après la chute du signal WAIT*, le séquenceur 650 place un signal deétat "haut" sur le conducteur XY/CRTC* comme représenté à la ligne F de la figure 7 Le signal XY/CRTC* est utilisé pour régler le fonctionnement du multiplexeur de la mémoire de graphi- ques Lorsque le signal est au niveau "bas" (c'est-à-dire se trouve dans son état normal) le générateur d'affichage vidéo fournit les adresses de mémoire de graphiques Lors- que le signal passe au niveau "haut", les adresses-enre- gistrées dans les registres de lignes sont transférées dans la mémoire. La commande en cadence réelle de l'infor- mation d'adresses dans le circuit de mémoire est exécu- tée par les signaux RAS* et CAS* Ces signaux travaillent de façon connue pour commander la mémoire dynamique et introduire l'information d'adresses de mémoire En parti- culier, un passage du niveau "haut" au niveau "bas" du conducteur RAS* (DECLENCHEMENT DE L'ADRESSE DE LIGNE). entraîne le passage de l'information d'adresses de ligne du registre de lignes en X dans le port d'adresses de - 28. mémoire de graphiques De la même manière, un passage de l'état "haut" à l'état "bas" du conducteur CAS* fait pas- ser l'information d'une colonne du registre de lignes en Y dans la mémoire. -5 Chaque fois que l'information d'adresses de ligne ou de colonne est utilisée pour une lecture ou une inscription, elle est déterminée par l'état des si- gnaux sur le conducteur VWR* Lorsque ce conducteur est au niveau "haut", le fonctionnement correspond à une opé- ration de LECTURE Lorsque le signal de ce conducteur est au niveau "bas", cela correspond à une opération d'INS- CRIPTION On suppose que le processeur soit en cours d'inscription d'une information dans la mémoire de gra- phiques RAM Dans ce cas sur le m me flanc descendant du signal MUX lorsque le conducteur XY/CRTC* passe au niveau "haut", le séquenceur met le conducteur VWR* au niveau "bas" comme représenté par la ligne H de la figure 7. Comme indiqué ci-dessus, un changement des signaux RAS* et CAS* provoque le déclenchement de l'information de ligne et de colonne dans la mémoire Les mémoires sont arrangées de façon bien connuepour que lorsque le signal CAS* passe du niveau "haut" au niveau "bas", l'informa- tion présente sur les entrées de données de la mémoire} soit inscrite dans la position déterminée par une ligne et une colonne - Peu de temps après que le conducteur CAS* soit passé du niveau "haut" au niveau "bas", le signal MUX chute, si bien que le séquenceur met respectivement des signaux de niveau "bas" et de niveau "haut" sur les conducteurs XY/CRT* et VWR* En outre, le séquenceur 650 met un signal de niveau "haut" sur le conducteur WAIT* libérant le processeur et terminant l'opération INSCRIP- TION. Pour-ne opération LECTURE, les signaux produits par le séquenceur 650 sont analogues Le fonc- tionnement commence lorsque le conducteur VIDRAMRD* (commande par le décodeur d'ordres) passe au niveau "bas" comme pour l'opération INSCRIPTION, la ligne WAIT* est immédiatement mise au niveau "bas", ce qui arrête le processeur Pour le flanc descendant, suivant du signal MUX*, le conducteur XY/CRTC* passe au niveau "haut" indiquant que l'information d'adresses enregistrée dans les registres de ligne en X et Y doit être utilisée Au cours de l'exécution de l'opération LECTURE, la ligne VWR* reste au niveau "haut" indiquant aux mémoires que l'opération LECTURE est en cours d'exécution Après le déclenchement de l'information de rangée et de colonne dans la mémoire par les lignes RAS* et CAS* décrites précédemment, le signal MUX chute de nouveau, si bien que le signal XY/CRTC* chute et le signal WAIT* augmente ce qui libèrele processeur A l'arrivée du flanc descen- dant du signal MUX et du flanc descendant du signal XY/CRTC*, le signal RDLATCH passe au niveau "haut" comme le montre la ligne F de la figure 7 Le signal de niveau "haut" du conducteur RDLATCH fait que la donnée présente sur les sorties de la mémoire de graphiques RAM soit verrouillée dans le registre de données de sortie Comme décrit ci-après, les signaux de sortie du registre de données de sortie sont interdits Jusqu'à ce que le signal VIDRAMRD* passe au niveau "haut" comme représenté par la ligne A de la figure 7 A ce moment, les signaux de sortie sont disponibles pour le processeur qui les reçoit et les utilise pour le traitement suivant Pourle flanc descendant directement suivant du signal MUX, le signal RDLATCH passe au niveau "bas", ce qui termine l'opération de LECTURE. Il est à remarquer que les séquences opé- rationnelles décrites ci-dessus commencent à la suite du décodage des signaux d'adresses pour donner les signaux VIDRAMWR*/VIDRAMRD* Toutefois après le début de la séquence, le fonctionnement continue sous la commande du signal CCLK, indépendamment du fonctionnement de l'ordi- nateur qui est arrêté par le signal WAIT* C'est pourquoi, le fonctionnement du circuit de graphiques est synchroni- sé sur la vitesse de balayage vidéo par le conducteur CCLK. La figure 8 A des dessins montre la dispo- sition du bus de données interne appliqué au registres de ligne en X et Y et au registre de données d entrée. De façon plus détaillée, les données du bus de données 800 de l'ordinateur comme représenté dans la partie gauche de la figure apparaissent sur la broche DO-D 7 Comme précédemment décrit, le'signal de sortie du circuit de graphiques doit être commandé par le circuit, il faut faire passer les données dans un circuit-tampon. Cette opération est assurée par un circuit-tampon bi di- rectionnel 805 Le circuit-tampon 805 comporte deux en- trées de commande DIR et DIS L'entrée DIR commande le sens de transmission des signaux entre le bus de données de l'ordinateur et le bus de données, interne 810 Il est relié au conducteur BWR* qui est commandé par l'ordina- teur par l'intermédiaire du bus de commande Un signal de niveau "bas" sur le conducteur BWR* entraîne le trans- fert des données du bus de données d'ordinateur 800 au bus interne de données 810 Un signal de niveau "haut" sur le conducteur BWR* assure le transfert des données du bus interne 810 au bus externe 800 de données de l'or- dinateur. L'entrée DIS du circuit-tampon 805 autori- se les sorties du tampon Pour interdire le circuit de graphiques lorsqu'il n'est pas utilisé, le circuit-tam- pon présente des sorties d'impédance élevée Dans cette structure bien connue, en plus des signaux numériques habituels d'état " 1 " et " O ", il y a-un troisième état qui met le circuit de sortie dans un état de haute impédance. Un signal de niveau "bas" appliqué à l'entrée DIS auto- rise la plaque du circuit à laisser passer les informa- tions dans un sens et dans l'autre Un signal de niveau "haut" interdit la plaque, si bien que les sorties du circuit passent dans un état d'impédance élevée. Cette entrée DIS est reliée au conducteur BDSEL* qui est lui-même commandé par le circuit du déco- deur d'ordres représenté à la figure 5 En particulier, pour tout accès au circuit de graphiques, défini par un code d'adresses approprié, le circuit-tampon se met en oeuvre Lorsqu'il n'y a pas d'accès à l'ensemble du cir- cuit, la ligne BDSEL* est au niveau "haut" et le-circuit- tampon est coupé. Les données présentes -sur les lignes D 0-D 7 sont traitées par le circuit-tampon et apparaissent sur les lignes de bus internes de données BDO-BD 7 Ces don- nées sont réparties aux différents registres par le bus interne de données. En particulier, l'information sur les li- gnes de données internes BDO-BD 7 est appliquée aux regis- tres de lignes en X et en Y 815-830 Le registre de lignes en X est composé des dispositifs 815 et 820 et le registre de-lignes en Y est composé des dispositifs 825 et 830. De façon avantageuse selon l'invention, chacun des dispositifs 815-830 permet aux adresses enre- gistrées dans ce registre d'être incrémentées ou décré- mentées automatiquement En conséquence, les registres 815-830 sont des compteurs/décompteurs qui se commandent par le circuit de commande de mémoire pour accepter les adresses de graphiques-et incrémenter ou décrémenter automatiquement les adresses chaque fois qu'une opera- tion de lecture ou d'inscription est exécutée sur des données de graphiques. Chacun des dispositifs 815-830 est un compteur bidirectionnel à trois bornes de commande: une borne de cadence, une borne comptage/décomptage (U/D) et une borne de charge (LD)o On suppose maintenant que l'on veuille charger une adresse X dans le registre de lignes en X Dans ces conditions, comme déjà décrit,-le circuit de commande de mémoire applique un signal de niveau "bas" à la ligne XREGWR* Ce signal de niveau "ibas" est appliqué aux entrées de charge des dispositifs 815 et 820 En réponse à ces signaux, les dispositifs 815 et 820 chargent l'information d'adresses X présente sur les conducteurs du bus interne de données BDO-BD 7 En consé- quence, l'information d'adresses en X apparaît sur les sorties du registre de lignes X, XREGDO-XREGD 70 Comme décrit ultérieurement, cette information est fournie au multiplexeur de mémoire et par là à la mémoire de graphi- ques elle-même. Pour incrémenter ou décrémenter automati- quement l'information d'adresses contenue dans le regis- tre de lignes X, un signal est appliqué au conducteur XREG DEC/INC* par le circuit de commande de mémoire. Comme déjà décrit, ce circuit correspond à une option choisie par l'utilisateur et qui-peut être programmée dans l'unité de commande Un signal de niveau "haut" sur le conducteur XREG DEC/INC* fait que les dispositifs 815 et 820 décrémentent chaque fois qu'une impulsion d'hor- loge est appliquée à leurs entrées d'horloge De façon correspondante, un signal de niveau "bas" appliqué au conducteur XREG DEC/INC* fait que les dispositifs 815 et 820 incrémentent chaque fois qu'un signal de cadence est appliqué à-leur entrées de cadence Les entrées de cadence des dispositifs 815 et 820 reçoivent un signal du conducteur XCLK* qui, comme déjà indiqués donne un signal de cadence chaque fois qu'une opération de LECTURE ou D'INSCRIPTION est exécutée par le processeur central. C'est pourquoi, il faut incrémenter ou décrémenter l'adresse en X chaque fois qu'une donnée de graphiques est lue ou est inscrite dans la mémoire de graphiques. Le registre de lignes en Y fonctionne de façon analogue Une information d'adresses en Y est ins- crite dans les dispositifs de compteur 825 et 830 en mettant un signal de niveau "bas" sur la ligne YREGWR*. Ce signal entraîne le chargement de l'information des conducteurs de bus internes BDO-BD 7 dans les registres et leur apparition sur les sorties YREGDO-YRECD 7 Les dispositifs 825 et 830 peuvent ainsi être incrémentés ou décrémentés sous la commande des signaux du conducteur YREG DEC/INC* et de l'entrée de cadence YCLK*. Après l'introduction des adresses de graphi- ques en X et en Y dans les registres de lignes en X et en Y, la donnée peut être introduite à lendroit choisi de la mémoire de graphiques par l'intermédiaire du registre de données 835 En particulier, les conducteurs du bus interne de données BDO-BD 7 sont reliés aux entrées DO- D 7 du registre 835 La donnée présente sur les conducteurs du bus interne de données est cadencée dans le registre sous la commande du système de l'ordinateur; les signaux de cadence sont fournis au circuit de graphiques par l'intermédiaire de la borne 845; ces signaux sont inver- sés par l'inverseur 840 et sont appliqués à l'entrée de cadence du registre de données d'entrée 835 C'est pour- quoi, les signaux de données présents sur les sorties du registre 835 changent pour chaque cycle du système de l'ordinateur Ce fonctionnement assure la disponibilité de la donnée valide au cours d'une opération de LECTURE ou INSCRIPTION même si le circuit de graphiques fonction- ne de façon asynchrone par rapport à l'ordinateur Le schéma de cadence particulier utilisé dans cet exemple de réalisation, est intéressant pour des ordinateurs utili- sant des microprocesseurs Z-80 de Zilog ou 8080 de Intel. Pour d'autres microprocesseurs, on utilise des schémas de cadence différents pour obtenir un fonctionnement cor- rect La conception de tels schémas de cadence est évi- dente pour les spécialistes La donnée verrouillée dans le registre de données d'entrée apparatt sur les sorties IVIDDO-IVIDD 7 et cette donnée est fournie à l'entrée de la mémoire de graphiques comme cela sera décrit ci-après. Pour effacer le registre de données d'en- trée, l'ordinateur génère un signal RESET (remise à l'état initial) qui est converti par le circuit de com- mande de mémoire en un signal de niveau "bas" apparais- sant sur le conducteur BRST* Ce signal de niveau "bas" est appliqué à l'entrée de remise à l'état initial du registre 835 pour effacer l'information. La figure 8 B montre l'organisation de bran- chement du générateur d'affichage vidéo et des mémoires mortes ROM de traduction d'adresses, correspondantes. Comme déjà indiqué, lorsqu'on enlève la plaquette du générateur d'affichage vidéo (VDG), de la plaquette du générateur de caractères et qulon transfert cette pla- quette sur le circuit de graphiques, des signaux sont envoyés au générateur VDG et reviennent du générateur VDG vers le générateur de caractères, en passant par une organisation particulière de branchement En détail, les signaux de commande de format et de synchronisation sont fournis à la plaquette du générateur vidéo (qui se trou- ve dans la prise 850 de la plaque des circuits de graphi- ques) par l'intermédiaire de bornes de connexion 870. Les signaux d'entrée correspondent aux signaux des con- ducteurs de données DO-D 7 des signaux de commande du cur- seur et différents autres signaux de commande. Les signaux de sortie produits par le géné- rateur VDG sont les signaux d'adresses de lignes et de colonnes (CO-Cl O et LO-L 3, respectifs), un signal d'auto- risation d'affichage DISPEN et des signaux de synchroni- sation horizontale et verticale (HSY et VSY). Les signaux de sortie du générateur d'affichage vidéo reviennent à la plaquette du générateur de caractères en passant par les bornes de connecteur 875. Les signaux DISPEN et CCLK sont également fournis au cir- cuit de commande de la mémoire de graphiques pour syn- chroniser le fonctionnement du circuit de commande de graphiques sur le circuit de balayage vidéo comme cela a été précisé Les signaux de lignes et de colonnes sont également fournis aux mémoires mortes de traduction 855 et 860 Ces mémoires mortes sont nécessaires, car le générateur VDG fournit normalement des signaux d'adresses de lignes et de colonnes qui "balaient" une mémoire de caractères ROM prévue pour une certaine dimension de caractères (de façon caractéristique, il s'agit de ca- ractères à 8 fois 10 points) C'est pourquoi, les signaux d'adresses ne correspondent pas directement à l'organi- sation d'adresses en X et en Y utilisée dans la mémoire de graphiques En conséquence, les mémoires 855 et 860 servent à traduire certaines des adresses de lignes et colonnes de données par le générateur VDG en des adresses "absolues" en X et en Y utilisées dans la mémoire de gra- phiques A titre d'exempie, les mémoires 855 et 860 sont des mémoires mortes programmables PROM, bipolaires, rapi- des (temps d'accès voisin de 60 nanosecondes) et qui, en réponse à des signaux d'adresses appliqués aux entrées d'adresses AO-A 6 génèrent un signal de sortie prédéter- miné enregistré dans une position de mémoire choisie sur les sorties DO-D 7 Ces dispositifs peuvent être program- més de façon connue pour effectuer la traduction appro- priée de 1 'information d'adresses D'autres variantes telles que des circuits de comptage peuvent également être utilisées. De façon particulière, certaines adresses fournies par le générateur VDG peuvent s'utiliser direc- tement Par exemple, les sorties de colonnes CO-C 3 sont appliquées directement au multiplexeur de mémoire pour adresser la mémoire de graphiques comme signaux XROMDO- XROMD 3 'Les autres signaux de colonnes C 4-C 10 sont four- nis aux-entrées AO-A 6 de la mémoire morte ROM 860. La ligne de sortie LQ du générateur d'affi- chage vidéo est utilisée directement et est appliquée à la mémoire de graphiques donnant le signal YROMDO Les sorties L 1-L 3 sont reliées aux entrées A 5-A 7 de la mé- moire ROM 855 Les sorties DO-D 2 du dispositif 860 cons- tituent les bits d'adresses en X, XROMD 4-XROMD 6 pour le multiplexeur de la mémoire -Les sorties D 3-D 7 du dispo- sitif 860 constituent les entrées des bornes d'adresses AO-A 4 du dispositif 855 Les sorties DO-D 6 du dispositif 855 constituent les adresses en Y, YROMDI-YROMD 7 du mul- tiplexeur de la mémoire. Le circuit détaillé de la mémoire de gra- phiques-du multiplexeur et du registre de sortie de don- nées est représenté à la figure 9 L'unité formant le multiplexeur de mémoire se compose de différents disposi- tifs multiplexeurs 920-950 (les dessins représentent uni- quement deux tels dispositifs pour simplifier) Ces dis- positifs sont des circuits à logique numérique bien con- nus et chaque dispositif assure le îultiplexage de l'in- formation présente sur l'une des quatre entrées CO-C 3 pour un bit d'adresses de la mémoire-de graphiques A tout moment particulier pour chaque dispositif, l'une des entrées CO-C 3 peut se brancher sur la sortie Y sous la commande des signaux qui apparaissent sur les conduc- teurs de sélection A et B Les sorties choisies des dis- positifs 920 et 950 sont fournies au bus interne d'adres- ses 967 et par l'intermédiaire des résistances 966 aux dispositifs de mémoire de graphiques. Les multiplexeurs sont branchés pour chaque bit de façon que les signaux de bit correspondants pro- duits -par les mémoires de traduction en X et en Y soient appliqués respectivement aux entrées CO et Cî De la même manière, les signaux qui apparaissent sur la sortie des registres de lignes en X et en Y sont appliqués aux entrées C 2 et C 3 pour chaque bit Les entrées de sélec- tion A de tous les multiplexeurs sont reliées au conduc- teur MUX lui-même relié au circuit de commande de la - mémoire et les entrées de sélection B sont reliées au conducteur XY/CRTC* relié au circuit de commande de la mémoire Les multiplexeurs 920-950 fonctionnent de façon connue sous la commande des signaux présents aux entrées de sélection A et B, si bien que l'information d'adres- ses donnée par les mémoires ROM de traduction en X et en Y soit normalement fournie à la mémoire (un signal de niveau "bas" est appliqué au conducteur XY/CRTC*) Lors- qu'un signal de niveau "bas" est présent sur le conduc- teur XY/CRTC*, le multiplexeur applique les signaux pré- sents sur l'une ou l'autre des entrées CO ou CI pour la connexion sur la sortie correspondant à l'état du signal * à l'entrée de sélection A reliée au conducteur MUX. Ainsi, lorsque le signal appliqué au conducteur MUX est de niveau "bas", l'entrée CO est reliée à la sortie et ainsi l'information d'adresses en X est appliquée à la mémoire De la même manière, lorsque le signal MUX est de niveau "haut", l'information d'adresses en Y est appli- quée à la mémoire De façon analogue, l'information d'adresses peut également se choisir à partir des regis- tres de lignes en X et en Y lorsque le signal XY/CRTC* passe au niveau "haut". Les dispositifs 920-950 traitent les bits DO-D 6 des adresses en X et en Y Le bit D 7 de l'adresse en Y est utilisé pour commander directement la mémoire de graphiques En particulier, la mémoire de graphiques est répartie en deux ensembles C'est pourquoi dans le mode de réalisation représenté, l'écran vidéo est divisé en deux moitiés suivant la ligne désignée L'information destinée à être affichée dans la moitié supérieure de l'écran est enregistrée dans un ensemble de la mémoire de graphiques L'information destinée à être affichée sur la moitié inférieure de l'écran est enregistrée dans l'autre ensemble de mémoires Le bit D 7 de l'adresse en Y est utilisé pour la sélection de lensemble des mémoi- res affichant l'information enregistrée. Le bit D 7 de l'information d'adresses pro- duit par les mémoires ROM de traduction en X et Y et des registres de lignes X et Y est fourni aux portes 900-915. Ces portes sont branchées de façon à effectuer une fonc- tion de multiplexage qui est indépendante de l'état du signal MUX et sont commandées au lieu de cela par le signal sur le conducteur XY/CRTC* Un signal de niveau "bas" sur le conducteur XY/CRTC* permet de commander la sélection des ensembles de mémoires par le bit D 7 de l'information d'adresses générée par les mémoires ROM de traduction X Y Un signal de niveau "haut" sur le conduc- teur permet la sélection des ensembles à commander par l'information d'adresses dans les registres de lignes X Y. De façon détaillée, le signal du conducteur XY/CRTC* est appliqué à l'inverseur 900 qui donne un signal de niveau "haut" à l'entrée supérieure de la porte NAND (NON-ET) 915 pour autoriser cette porte Le bit. d'adresses YROMD 7 est appliqué à l'entrée inférieure de la porte 915 et c'est pourquoi la sortie de la porte est l'inverse du signal de bit YROMD 7 Ce signal est appliqué par la porte 915 au conducteur A 7 du bus interne de don- nées 967. En variante, un signal de niveau "haut" appliqué au conducteur XY/CRTC* fait que la porte 900 applique un signal de niveau "bas" à l'entrée supérieure de la porte 915 interdisant cette porte Le signal de- niveau "haut" du conducteur XY/CRTC* est également appli- qué à l'entrée inférieure de la porte 905 pour l'autoriser. 2542 113 Ainsi la sortie de la porte 905 est commandée par le signal du conducteur XREGD 7. Les signaux des conducteurs internes d'adresses AO-A 7 sont appliqués à la mémoire vive de graphiques formée de dispositifs de mémoire 970-985. Chacun des dispositifs 970-985 est un circuit de mémoire vive bien connu ayant six entrées de mémoire AO-A 6;' une entrée de données DI et une sortie de données DO En plus chaque mémoire comporte des entrées de cadence et de commande CAS*, RAS* et WR* Comme déjà indiqué, l'in - formation d'adresses et de données est introduite dans la mémoire sous la commande de signaux apparaissant sur les entrées CAS*, RAS* et WR*o Les mémoires vives sont réparties en deux ensembles comprenant respectivement les dispositifs 970- 997 et 978-985 Chaque dispositif présente des sorties de forte impédance et-des verrous sur une plaquette pour les sorties, si bien que toutes les sorties peuvent être branchées directement sur le conducteur correspondant OVIDDO-OVIDD 7 du bus de sortie de données Comme repré- senté à la figure 8 A, toutes les entrées de mémoire sont reliées aux sorties IVIDDO-IVIDD 7 du registre d'entrée de données Les conducteurs d'adresses de chaque mémoire (AO-A 6) sont tous reliés aux conducteurs correspondants AO-A 6 du bus de données d'adresses. La lecture et l'inscription de l'informa- tion dans la mémoire sont commandées par les signaux appliqués aux conducteurs RAS*, CAS* et VWR* Pour choi- sir l'ensemble de mémoires approprié, le signal CAS* est commandé par les portes 955-965 sous la commande de l'information du conducteur A 7 du bus interne d'adresses En particulier, un signal de niveau "haut" appliqué au conducteur A 7 du bus de données interne sera inversé par l'inverseur 960 et appliqué comme signal de niveau "bas" à la porte d'autorisation 965 De la même manière, un signal de niveau "haut" du conducteur A 7 sera appliqué a la porte 955 pour l'interdire C'est pourquoi, le si- gnal CAS* est appliqué à l'ensemble de dispositifs de mémoires formé des dispositifs 978-985 pour commander -5 l'exécution des opérations LECTURE ou INSCRIPTION dans cet ensemble. Par ailleurs lorsque le signal du conduc- teur A 7 passe au niveau "bas", l'inverseur 960 fournit un signal de niveau "hautl' à la porte 965 et interdit cette porte Toutefois la porte 955 est autorisée à appli- quer le signal CAS*' à l'ensemble de mémoires formé des dispositifs-mémoires 97 L-977. Au cours de l'opération LECTURE, les don- nées de sortie qui apparaissent sur les sorties DO des dispositifs de mémoire de l'ensemble choisi sont appli- quées au registre de données de sortie 988 Ce registre présente des sorties haute impédance et il est normale- ment maintenu à cet état haute impédance Au cours-d'une opération de lecture (décrite précédemment à propos de la figure 7), le signal RDLATCH passe au niveau "haut" pendant une courte période Ce signal de niveau "haut" entraîne le verrouillage des signaux de sortie de don- nées des mémoires dans le registre de données de sortie. Peu de temps après, le signal VIDRAMRD* passe au niveau "bas" et autorise les sorties de registre Les sorties apparaissent sur le bus interne de données et de là les données-sont fournies au bus de données-d'ordinateur pour être traitées par l'ordinateur. Les signaux de sortie des mémoires RAM de graphiques peuvent également être fournis p ar l'écran vidéo par l'intermédiaire du registre de maintien 987 et du registre à décalage vidéo associés au générateur de caractères Le registre de maintien est nécessaire dans certaines réalisations du circuit pour donner un retard assurant que les données de graphiques soient disponibles i pour l'ordinateur en même temps que l'information de caractères fournie par le générateur de caractères Dans d'autres réalisations, le registre de maintien peut être supprimé. De façon détaillée, les données de sortie des mémoires de graphiques sont verrouillées dans le registre lorsque le signal RAS* passe au niveau "haut". Les sorties QO-Q 7 du registre sont autorisées par un signal de niveau "haut" appralssant sur le conducteur GRAPHIQUES/ALPHA* Ce signal sur ce conducteur est produit comme décrit précédemment par le circuit de commande de mémoire lorsque l'option de mode graphique est choisie. Les signaux de sortie sont appliqués aux portes OU-EXCLU- SIF 990-997 pour être transmis par le registre à décalage vidéo associé au circuit de génération de caractères de l'écran vidéo Les autres entrées des portes OU-EXCLUSIF 990-997 sont appliquées aux sorties DO-D 7 de la mémoire de caractères ROM 990 qui a été transplantée du circuit du générateur vidéo La mémoire de caractères ROM 998 reçoit les signaux de balayage de la douille de la mémoi- re ROM de caractères de la plaquette de génération de caractères par l'intermédiaire des bornes 999; ces signaux sont appliqués aux entrées AOAl O de la mémoire ROM. Bien que les portes 990-997 soient repré- sentées comme constituées de portes OU-EXCLUSIF, d'autres combinaisons de portes peuvent s'utiliser suivant la polarité des signaux et suivant d'autres paramètres Dans le système donné à titre d'exemple, l'information de caractères et l'information graphique sont synchronisées par le signal CCLK Comme les mémoires de graphiques et les mémoires vidéo sont distinctes, l'information de caractères et l'information de graphiques peuvent être superposées et représentées simultanément sur l'écran. Dans ce cas, l'utilisation de portes OU-EXCLUSIF est avantageuse puisque l'information de caractères se sur- imprime à l'information vidéo en apparaissant en format vidéo inverse tout en restant visible. R E V E N D I C A T I O N S 1 ) Circuit de graphiques pour un système d'ordinateur comportant au moins une unité d'affichage vidéo et un processeur central avec des moyens pour géné- rer des signaux d'adresses périphériques destinés à choisir l'unité d'affichage ( 398) et un moyen ( 396) pour générer des signaux de données destinés à être affichés sur cette unité, circuit caractérisé en ce qu'il se compose d'un moyen de mémoire ( 350) répondant à des signaux d'adres- ses de mémoire pour recevoir et enregistrer des données, un moyen ( 318, 460) mis en oeuvre par l'un des signaux d'adresses périphériques pour appliquer les signaux de données à la mé- moire de graphiques comme signaux d'adresses de mémoire et un moyen ( 318, 397, 445) répondant à'l'un des signaux d'adres- ses périphériques pour introduire les signaux de données dans 515 la mémoire comme données de graphiques. 2 0) Circuit selon la revendication 1, caractérisé en ce que le processeur comporte un moyen répondant à un signal de commande pour suspendre provisoirement le fonctionnement et c circuit de graphiques comporte en outre un moyen répondant l'un des signaux d'adresses périphériques pour générer le signal de commande ( 397, 450, 460). 3 ) Circuit selon la revendication l, caractérisé en ce que le processeur comporte un moyen ( 501) pour générer un signal d'inscription et le moyen d'entrée ( 470,650) comporte un moyen ( 650) répondant au signal d'inscription pour recevoir et enregistrer les signaux de données et un moyen pour commander le ny N de mémoire et introduire les signaux de données enregis trcr dans le moyen de mémoire, le moyen de commande ( 520, 545, 550 ' commençant le fonctionnement en réponse à l'un des signaux 3 rf d'a Osâes périphériques choisis, puis travaillant indépendam- mei d(u plocesseur ( 650) o 4 0) Circuit selon la revendication 1, caractérisé e; ce que le moyen d'application se compose d'un moyen répondant s';ectivement aux signaux d'adresses périphériques pour reccvoir et enregistrer les signaux de données, un moyen ( 815, 820, 825, 830)répondant à l'un des signaux d'adresses périphériques pour incrémenter et décrémenter les signaux de données enre- gistrés et un moyen ( 835) répondant aux signaux de données enregistrés pour fournir les signaux enregistrés comme signaux d'adresses de mémoire au moyen de mémoire. ) Circuit selon la revendication 4, carac- térisé en ce que le moyen d'enregistrement ( 815,820,825,830) se compose d'un compteur bidirectionnel. ) Circuit de graphiques destiné à un système d'ordinateur comportant au moins une unité d'affichage à écran vidéo et un processeur central avec un moyen destiné-à générer les signaux de données et les signaux de commande, circuit caractérisé en ce qu'il comporteun moyen de mémoire ( 485) avec un ensemble de positions de mémoire, ce moyen de mémoire répon- dant aux signaux d'adresses de mémoire, de lignes et de colonnes pour accéder a l'une des positions de mémoire qui contient l'information destinée a être affichée sur l'écran en une posi- tion réelle définie par les adresses de lignes et de colonnes et un moyen ( 855, 860) répondant aux signaux de données pour convertir l'un des signaux de données en des signaux d'adres- ses de lignes et de colonnes pour l'appliquer à la mémoire. ) Circuit selon la revendication 6, caractérisé en ce que l'unité d'affichage sur écran vidéo comporte un circuit de génération de caractères pour afficher les caractères alpha- numériques et ce circuit de génération de caractères génère des signaux de position de lignes et de colonnes définissant la posi- tion sur l'écran à laquelle doit être affichée l'information ainsi que des signaux de synchronisation, le circuit comportant en outre un moyen ( 855, 860) répondant aux signaux de position de lignes et de colonnes pour générer des signaux d'adresses de mémoire de lignes et de colonnes et un moyen ( 855, 860) répondant à l'un des signaux de commande pour appliquer les signaux d'adresses de mémoire de lignes et de colonnes produits par le générateur à la mémoire pour engendrer un affichage séquentiel de l'information dans chacune des positions de mémoire et répondant à ceux des signaux de commande choisis pour appliquer les signaux d'adresses de lignes et de colonnes de mémoire produits par le convertisseur à la mémoire pour entraîner l'affichage de l'information en une seule position de l'écran. ) Circuit selon la revendication 7, carac- térisé en ce que le moyen d'application ( 920, 950) se compose d'un multiplexeur ayant des entrées pour recevoir les signaux d'adresses de mémoire produits par le moyen générateur et des entrées pour recevoir des entrées d'adresses de mémoire générées par le moyen convertisseur et une sortie reliée au port d'adres- ses de la mémoire, le moyen d'application comportant en outre un moyen répondant à ceux des signaux de commande choisis pour brancher les entrées de multiplexeur choisies sur la sortie de multiplexage ( 650). ) Circuit de graphiques destiné à un système d'ordinateur comportant au moins une unité d'affichage à écran vidéo et un processeur central ayant un moyen pour générer des signaux d'adresses périphériques pour choisir l'unité d'affichage et un moyen pour générer les signaux de données destinés à être affichés sur cette unité, le circuit de graphiques comportant un moyen de mémoire ( 485) avec un ensemble de positions de mémoire, ce moyen de mémoire répondant à des signaux d'adresses de mémoire de lignes et de colonnes pour accéder à l'une des positions de mémoire qui contient l'information-destinée à être affichée sur l'écran en une position physique déterminée par les adresses de lignes et de colonnes et un moyen répondant à l'un des signaux d'adresses périphériques pour convertir un des signaux de données en des signaux d'adresses de lignes et de colonnes pour la mé- moire et un moyen répondant à ceux des signaux d'adresses péri- phériques choisis pour introduire l'un des signaux de données dans la mémoire comme donnée de graphiques. ) Circuit selon la revendication 9, caractérisé en ce que l'unité d'affichage à écran vidéo comporte un circuit générateur de caractères ( 330, 380, 305) pour: afficher les carac- tères alphanumériques, ce-générateur de caractères générant des signaux de position de lignes et de colonnes définissant la position de l'écran pour l'affichage et des signaux de synchro- nisation, le circuit comportant un moyen ( 855, 860) répondant aux signaux de position de lignes et de-colonnes pour générer des signaux d'adresses de mémoire de lignes et de colonnes et un moyen ( 920, 950) répondant à l'un des signaux d'adresses périphériques pour appliquer des signaux de mémoire de lignes et de colonnes produits par le moyen générateur à la mémoire pour entraîner l'affichage séquentiel de l'information de chaque position de mémoire et répondant à l'un des signaux d'adres- ses périphériques pour appliquer les signaux d'adresses de lignes et de colonnes de mémoire générés par le moyen de con- version à la mémoire ( 855, 860) et entriner l'affichage de l'information en une seule position sur l'écran 11 ) Circuit selon la revendication 10, carac- térisé en ce que le moyen d'application se compose d'un moyen ( 520, 545, 550) répondant à l'un des signaux d'adresses péri- phériques pour recevoir et enregistrer les signaux de données, un moyen ( 815, 820, 825, 830) répondant à l'un des signaux d'adresses périphériques pour incrémenter et décrémenter les signaux de données enregistrés et un moyen ( 520, 950) répondant aux signaux de données enregistrés pour appliquer ces signaux comme signaux d'adresses de mémoire à la mémoire. 120) Circuit selon la revendication 11, carac- térisé en ce que le moyen d'application comporte en outre un multiplexeur ( 920,950) avec des entrées pour recevoir les signaux d'adresses de mémoire produits par le moyen générateur et les entrées pour recevoir les entrées d'adresses de mémoire enregis- trés dans le moyen de stockage et une sortie reliée au port d'adresses de la mémoire, et en outre un moyen répondant à-ceux des signaux d'adresses périphériques, choisis, pour brancher celles des entrées de multiplexeur choisies sur la sortie du - multiplexeur. ) Circuit selon la revendication 12, carac- térisé en ce que le processeur comporte un moyen pour générer un signal d'inscription et le moyen d'entrée se compose d'un moyen ( 835) répondant au signal d'inscription pour recevoir et enregistrer les signaux de données et un moyen ( 470) pour commander la mémoire et entrer les signaux de données enregis- trés dans la mémoire, le moyen de commande commençant le fonc- tionnement en réponse à ceux des signaux d'adresses périphérique choisis, puis travaillant indépendamment du processeur sous la commande des signaux de synchronisation générés par le circuit générateur de caractères ( 650). ) Circuit selon la revendication 13 D carac- térisé en ce que le moyen de stockage se compose d'un compteur bidirectionnel pour stocker des signaux d'adresses de lignes et un compteur bidirectionnel pour stocker des signaux d'adres- ses de colonnes ( 815, 820, 8252 830). ) Circuit de graphiques destiné à un système d'ordinateur comportant au moins une unité d'affichage à écran vidéo, cette unità ayant un circuit générateur de caractères pour afficher des caractères alphanumériques, ce circuit généra- teur de caractères ( 315, 316) créant des signaux de position de lignes et de colonnes définissant la position de l'écran à laquelle doit être affichée l'information ainsi que des signaux de synchronisation et un processeur central ( 501) ayant des moyens pour générer des signaux d'adresses périphériques destin à choisir l'unité d'affichage et un moyen pour générer les signaux de données destinés à être affichés sur cette unité, le circuit de graphiques comportant une mémoire vive ( 485) avec un ensemble de positions de mémoire, cette mémoire répondant à des signaux d'adresses de mémoire de lignes et de colonnes pour accéder à l'une des positions de mémoire qui contient l'informa- tion destinée à être affichée sur l'écran à l'endroit réel défini par les adresses de lignes et de colonnes, un décodeur d'ordres ( 520,545,550,650) répondant à ceux des signaux d'adres- ses périphériques pour générer un ensemble de signaux de comman( de mémoire, deux compteurs bidirectionnels ( 815, 820, 825, 830) répondant à ceux des signaux de commande de mémoire pour recevoir et enregistrer ceux des signaux de données, un moyen ( 615, 620, 625, 630, 635, 640) répondant à ceux des signaux de commande de mémoire polir incrémenter et décré- menter sélectivement les compteurs, une mémoire morte ( 855, 860) répondant aux signaux de position de lignes et de colon- nes pour générer des signaux d'adresses de mémoire de lignes et de colonnes, un multiplexeur ( 920, 950) ayant des entrées recevant les signaux d'adresses de mémoire produits par la mémoire morte et des entrées pour recevoir les signaux de données enregistrés dans les compteurs ainsi qu'une sortie reliée au port d'adresses de la mémoire vive et un moyen ( 650, 920, 950) répondant à ceux des signaux de commande de mémoire pour relier les entrées choisies du multiplexeur sur la sortie du multiplexeur. 16 ) Circuit selon la revendication 15, carac- térisé en ce que le processeur comporte un moyen pour générer un signal d'inscription et un moyen répondant à un signal de commande pour suspendre provisoirement le fonctionnement et le décodeur d'ordres ( 650) comporte un moyen répondant à l'un des signaux d'adresses périphériques choisis et au signal d'inscrip- tion pour générer un signal de commande et un moyen pour comman- der la mémoire vive et introduire des signaux de données dans la mémoire vive, le moyen de commande commençant le fonctionne- ment en réponse à ceux des signaux d'adresses périphériques, puis travaillant indépendamment du processeur sous la commande des signaux de synchronisation générés par le circuit de généra- tion de caractères. ) Circuit selon la revendication 16, caractérisé en ce que la mémoire vive ( 485) est une mémoire vive dynamique.