Brevet FR2544906A1 — publié le 19841026

La présente invention concerne un dispositif de mémoire et plus particulièrement une mémoire morte programmable. On va décrire ci-après l'art antérieur. Les mémoires RAM (mémoires à accès direct ou aléatoire) et les mémoires ROM (mémoires mortes) sont des dispositifs de mémoire qui sont utilisés dans tout un ensemble de machines électroniques telles les ordinateurs. Les mémoires ROM comprennent les'mémoires PROM (mémoires ROM programmables), dont un type représentatif est la mémoire PROM bipolaire. Comme cela est bien connu dans la technique, les mémoires PROM comprennent les mémoires de ce type, utilisant des fusibles et les mémoires de ce type utilisant des diodes. Dans le premier type de mémoire PROM, les données sont enregistrées par application d'une tension constante de plusieurs volts servant à faire fondre un fusible constitué par du polysilicium ou du nickel-chrome. Par ailleurs, dans le second type de mémoire PROM, l'opération d'enregistrement des données est effectuée bit par bit par destruction de jonctionsPN à l'aide d'impulsions de courant constant possédant une durée d'environ 10 microsecondes. Il en résulte que les données enregistrées dans une mémoire PROM ne peuvent pas être effacées une fois qu'elles sont enregistrées. Les dispositifs de mémoire à semiconducteurs sont largement utilisés non seulement dans les microordinateurs et dans les mini-ordinateurs, mais également dans les ordinateurs de grande puissance, et leurscapacités et leur vitesse continuent à être accrues, tandis que leur consommation en énergie diminue.#vec cet accroissement de la capacité et de la vitesse, les composants des dispositifs de mémoire à semiconducteurs prennent une taille de plus en plus réduite, de sorte que le procédé de fabrication de ces dispositifs devient de plus en plus complexe. Même une légère différence des conditions du processus de fabrication signifie que les produits terminés présentent des variations dans leurs caractéristiques et ne satisfont pas aux caractéristiques souhaitées.Ceci rend nécessaire de vérifier si le produit présente ou non des caractéristiques satisfaisant aux spécifications désirées, une fois que le produit est achevé et avant qu'il soit expédié à l'utilisateur. Par exemple, il est nécessaire de vérifier si le temps d'accès (c'est-à-dire l'intervalle de temps s'étendant entre l'instant où une entrée spécifiant une adresse est-fournz et l'instant où la donnée mémorisée dans la cellule de mémoire prédéterminée est lue) satisfait ou non aux caractéristiques requises.Cependant, comme cela a été décrit ci-dessus, étant donné qu'aucune donnée ne peut être enregistrée dans la mémoire PROM avant que l'utilisateur ne l'utilise après qu'il ait enregistré des données, il n'est pas possible de vérifier si le temps d'accès d'une mémoire PROM possède ou non la valeur désirée, lorsque le produit est terminé C'est pourquoi les auteurs à la base de la présente invention ont développé un système permettant de vérifier les caractéristiques en prévoyant une cellule de mémoire de contrôle qui est distincte de la cellule de mémoire utilisée par l'utilisateur et qui comporte des données enregistrées en elle par avance, lors du stade de la fabrication, et grâce à l'utilisation de cette cellule de mémoire de contrôle.La figure 1 annexée à la présente demande, représente le schéma d'un circuit d'une partie d'un dispositif de mémoire à semiconducteurs développé par les auteurs à la base de la présente invention, avant que cette dernière n'ait été développée. On va décrire ciaprès le procédé de contrôle en référence à la figure 1.Les cellules de mémoire C1, C2, C3, C4, C5, C6, C7, C8 et Cg sont prévues de manière à se trouver aux in tersections des lignes de transmission de mots X#1, X#2 et Xt3 et des lignes de transmission de bits Yt1, y12 et YJC3. Parmi ces cellules de mémoire, les cellules de mémoire C1, C2, C3, C61 et Cg sont utilisées pour des opérations de contrôle et les cellules de mémoire C4, C51 C7 et C8 constituent les circuits de mémoire qui sont utilisés comme cela est requis par l'utilisateur. Pendant le contrôle, un signal de tension d'environ 8 V est envoyé à une entrée de mots X et à une entrée de bits Y. Le niveau de tension de 8 V eSt celui utilisé lors du contrôle et deux valeurs de O V et 3 V sont délivrées lorsque l'utilisateur utilise la mémoire PROM. Sur la figure 1, les tensions de-seuil d'inverseurs 1V1 et 1V5 sont réglées à 7 V, et les tensions de seuil d'inverseurs IV2, IV3, IV4, 1V6, 1V7 et 1V8 sont réglées à 1,5 V.Le réglage des tensions de seuil de ces inverseurs à des valeurs différentes est prévu afin d'empêcher que l'utilisateur lisei!les données enregistrées dans les cellules de mémoire de contrôle lors de la fabrication de la mémoire PROM. On va maintenant décrire un procédé de sélection des directions des lignes de transmission de mots des cellules de mémoire de contrôle. Lorsque le signal de tension de 8 V est envoyé par l'intermédiaire de l'entrée de mots X et de l'entrée de bits Y, la sortie de l'inverseur 1V1 constituant un circuit de contrôle 1 passe au niveau bas (niveau L) et la sortie de l'inverseur 1V2 passe au niveau haut (niveau H).Il en résulte que la sortie d'un étage d'attaque pour transfert de mots A1 passe au niveau haut de telle sorte que la ligne de transmission de mots Xt1 est sélectionnée. (Les lignes de transmission de mots et les lignes de transmission de bits sont sélectionnées lorsqu'elles passent au niveau haut). Les lignes de transmission de mots #2 et X23 ne sont pas sélectionnées. De façon similaire, la sortie de l'inver seur 1V5 formant un circuit de contrôle 2 passe au niveau L et la sortie de l'inverseur 1V6 passe au niveau H. La sortie de l'inverseur 1V7 passe également au niveau L et la sortie de l'inverseur 1V8 passe au niveau H. Il en résulte que la borne d'entrée a d'un circuit ET A11 passe au niveau L.Les bornes d'entrée a et b d'un circuit ET A12 passent au niveau H et au niveau L respectivement, et les sorties des circuits ET A11 et A12 sont fixées respectivement au niveau L indépendamment du fait que les données enregistrées dans les cellules de mémoire C1 et C2 sont au niveau "1" ou O. D'autre part étant donné que la borne d'entrée a d'un circuit ET A13 est au niveau H, la donnée mémorisée dans la cellule de mémoire C3 extraite au niveau de la sortie du circuit ET A13 et est en outre délivrée par l'intermédiaire d'un circuit OU 01. Par conséquent, la donnée présente dans la cellule de mémoire C3 est extraite par lecture. Dans chaque cellule de mémoire, l'état dans lequel soit le fusible est fondu, soit la diode est détruite, correspond au niveau "1", et l'état non détruit correspond au niveau "O". Ci-après, lorsque la cellule de mémoire C2 doit être contrôlée, le signal de tension de 8 V est envoyé à l'entrée de mots X et un signal de tension d'environ 3 V est envoyé à l'entrée de bits v. Ceci provoque la sélection de la ligne de transmission de mots Xel comme décrit ci-dessus. Par ailleurs, étant donné que la sortie de lsinverseur 1V5 est au niveau H et que la sortie de l'inverseur 1V8 est également au niveau H, la ligne de transmission de bits Ye, est sélectionnée de telle sorte que la donnée présente dans la cellule de mémoire C2 est extraite par lecture par le circuit ET A12. En outre, lorsque la cellule de mémoire C1 est soumise à un contrôle, l'entrée de bits Y tombe à O V, de sorte que la ligne de transmission de mots X 1 est sélectionnée de la même manière. Cependant, la sortie de l'inverseur 1V5 est au niveau H et celle de l'inverseur 1V6 est au niveau L. En outre, la sortie de l'inverseur 1V7 est au niveau H et la sortie de l'inverseur 1V8 est au niveau L. Dans ce cas, la liane de transmission de bits v# est sélectionnée de telle sorte que la donnée présente dans la cellule de mémoire C1 est extraite par lecture par le circuit ET A11.En modifiant les tensionsde sortie de lten- trée de mots X et de l'entrée de bits Y de cette manière les données sont extraites successivement par lecture hors des cellules de mémoire C1,C2 et C3, de sorte que les caractéristiques de la mémoire peuvent être contrôlées par la mesure des temps d'accès. La description, qui vient d'être faite, concerne l'opération de lecture des données dans la direction des lignes de transmission de mots pendant le contrôle. L'opération de lecture des données suivant la direction des lignes de transmission de bits est réalisée par fixation de l'entrée de bitsY au niveau de tension de 8 V et par commutation du niveau de tension de l'entrée de mots X successivement sur 8 V, 3 V et O V. Lorsque l'entrée de mots X est de 8 V, la ligne de transmission de mots Xe1 et la ligne de transmission de bits Ye sont sélectionnées, 3 comme cela a été décrit ci-dessus1 Si bien que la donnée présente dans la cellule de mémoire C3 est extraite par lecture.Lorsque l'entrée de mots est à 3 -V, la ligne de transmission de mots xe2 est sélectionnée de telle sorte que la donnée présente dans la cellule de mémoire T6 est extraite par lecture Lorsque l'entrée de mots X est à O V, la ligne de transmission de mots Xt3 et la ligne de transmission de bits Y#3 sont sélectionnées de sorte que la donnée présente dans la cellule de mémoire C9 est extraite par lecture. Cela signifie que les données présen- tes dans les cellules de mémoire de contrôle C3, C6 et Cg peuvent être extraites par lecture successivement.C'est l'opération de lecture des données suivant la direction des lignes de transmission de bits du circuit, et cette opération de lecture est utilisée pour mesurer le temps d'accès ce qui permet d'effectuer le contrôle. Cependant,un ensemble d'études supplémentaires effectuées par les auteurs à la base de la présente invention sur ce dispositif de mémoire à semiconducteurs ont révélé les problèmes suivants: Les niveaux de tension de l'entrée d'adresses de mots X et de l'entrée d'adresses Y lorsque l'utilisateur utilise la mémoire PROM, sont 0 Vet 3 V, tandis qu'un niveau de tension de 3 V est utilisé en plus des niveaux de tension OV et 3 V pendant le contrôle.Comme cela a été décrit ci-dessus, lorsque le contrôle passe du contrôle des temps d'accès des cellules de mémoire de contrôle suivant la direction des lignes de transmission de mots au contrôle des temps d'accès des cellules de mémoire suivant la direction des lignes de transmission de bits, le niveau de tension de l'entrée d'adresses de mots X doit être commuté de 8V à 3 V et à O V. Par conséquent, l'état d'entrée servant à la sélection des cellules de mémoire pendant le contrôle est différent de celui utilisé par l'utilisateur, si bien que le temps d'accès obtenu est différent du temps d'accès présent pendant l'utilisation, ce qui réduit la précision du contrôle. Etant donné que les tensions de seuil des inverseurs 1V1 et 1V5 situés dans les premiers étages des circuits de contrôle 1 et 2 sont réglés à 7 V, comme indiqué ci-dessus, et diff#èrent de la valeur de seuil de 1,5 V des inverseurs 1V3 et IV7, qui sont utilisés par l'utilisateur, la constitution du circuit des inverseurs est par conséquent compliquée. Il en résulte que le retard subi par les signaux dans les inverseurs est différent de sorte que le temps d'accès obtenu lors du contrôle est différent de celui intervenant lors de l'utilisation, ce qui réduit la précision de contrôle. Les auteurs à la base de la présente inven tion se sont rendus compte des problèmes que l'on vient de décrire. Un but de la présente invention est de fournir un dispositif de mémoire qui peut être contrôlé dans des conditions identiques à celles présentes lors de l'utilisation. Ce problème est résolu conformément à l'invention grâce au fait que le dispositif de mémoire comporte (1) des cellules de mémoire principales, (2) des cellules de mémoire de contrôle; t3)un circuit de transfert d'adresses; (4) un tampon de sortie apte à transférer les données dans l'une des cellules de mémoire possédant une adresse prédéterminée, sous l'effet du fonctionnement du circuit de transfert ; (5) un circuit de commande servant à inhiber l'opération de sortie des données hors dudit tampon de sortie en réponse au niveau d'un signal d'entrée de commande; et (6) un circuit de transfert d'adresses de contrôle servant à sélectionner ladite cellule de mémoire de contrôle possédant ladite adresse déterminée, lors de la même réponse au niveau dudit signal d'entrée de commande, On peut donner brièvement ci-après un résumé de l'invention concernée par la présente demande. On peut atteindre l'objectif indiqué ci-dessus en extrayant par lecture des données mémorisées dans des cellules de mémoire principales et en contrôlant les cellules de mémoire ayant des bornes communes de transmission d'adresses d'entrée, un tampon d'entrée commun et un tampon de sortie commun, et en introduisant au niveau de la borne d'entrée un circuit de validation de la microplaquette, un signal de commande déterminant si le dispositif de mémoire est dans le mode de fonctionnement ou dans le mode de contrôle. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après, prise en référence aux dessins annexés, sur lesquels: la figure 1, dont il a déjà été fait mention, représente le schéma d'un circuit de la mémoire PROM bipolaire développé par les auteurs à la base de la présente invention, avant l'élaboration de cette dernière; la figure 2 représente le schéma d'un circuit d'une forme de réalisation de la mémoire PROM conforme à la présente invention; la figure 3 est le schéma d'un circuit d'un exemple spécifique de la mémoire PROM de la figure 2; la figure 4 est le schéma d'un circuit représentant la constitution des parties essentielles du mult#- plexeur de la mémoire PROM de la figure 3; et la#figure 5 est le schéma d'un circuit d'une autre forme de réalisation de la présente invention. On va décrire ci-après de-fason détaillée la présente invention en référence à des formes de réalisation de cette dernière, et ce en référence aux dessins annexés. Une forme de réalisation du circuit de contrôle, à laquelle la présente invention est appliquée, va maintenant être décrite en référence aux figures 2 à 4. La figure 2 représente le schéma d'un circuit représentant la constitution du circuit de contrôle et la figure 3 représente le schéma d'un circuit possédant une constitution plus spécifique. Tout d'abord, on va décrire les opérations effectuées par le circuit de base en référence à la figure 2. Le chiffre de référence 11 désigne une cellule de mémoire de contrôle,le chiffre de référence 12 désigne un circuit de commande servant à réaliser la commutation de la mémoire R~- entre un mode de fonctionnement et un mode de contrôle. Les inverseurs 1V11 à TV14 forment ensemble un tampon d'entrée d'adresses et un circuit NO7-CJ!-1 forme un tampon de sortie. M1 à M3 désignent des multiplexeurs et A211 A22 et A23 désignent des étages de transfert de mot constitués par des circuits ET.X#11, X#12 et X#13 désignent des lignes de transmission de mots, Y#11, Y#12 et Y#13 désignent des lignes de transmision de bits et Y#13 désignent des lignes de transmission de bits et C11, désignent C12, C13, C14, C15, C16, C17, C18, et C19 désignent des cellules de mémoire. Il faut noter que, dans ce circuit, un signal de sortie, qui est préparé par l'inversion du niveau d'un signal d'entrée envoyé à la borne d'entrée d'un circuit 13 de validation de microplaquette , par un inverseur 1V151 et un signal de sortie qui est préparé par l'inversion du niveau du premier signal de sortie par un inverseur IV16, sont envoyés respectivement aux étages de#transfert A21 et A22. Un autre point, qu'il faut noter, tient au fait que les bornes d'entrée d'adresses X1 et Y1 des inverseurs IV, à 1V14 constituant le tampon d'entrée et le tampon de sortie N1 sont utilisés en commun pour effectuer le contrôle et pour réaliser le fonctionnement effectif. lisation. Par ailleurs, les inverseurs IV11, IV12, IV13 et IV14 des étages de transfert de mots A217 A22 et A23 et les multiplexeurs M1, M2 et M3 seront désignés collectivement sous le terme de "circuits de transfert d'adresses" dans ce qui suit. On va maintenant décrire brièvement le circuit de validation de microplaquette (circuit de sélection de microplaquette). Un circuit de validation de microplaquette a été incorporé récemment dans la plupart des circuits intégrés ROM bipolaires, ROM IC, et il s'agit là d'un circuit qui est utilisé pour accroître la capacité de la mémoire ROM, en laissant le nombre des bits de sortie inchangé , lorsqu'une pluralité de mémoires ROM sont branchées en parallèle, et qui contrôle si une microplaquette à circuits intégrés de mémoire est actif ou inopérant.Le cir cuit 13 de validation de microplaquette du circuit représenté sur la figure 2 est réglé de manière à présenter une tension de seuil d'entrée de 1,5 V, et rend le circuit NON-OU N1 actif lorsqu'une tension supérieure à 1,5 V est appliquée, et rend ce circuit inopérant lorsqu'une tension inférieure à 1,5 V est appliquée. Les tensions de seuil d'entrée des inverseurs 11 12 1V13, 1V14 et IV15 sont réglée R 1,5 V, et seu- le la tension de seuil de l'inverseur IV15 est réglée à 7 V. L'entrée de mots X1 (par exemple OV et 3V) est reliée à la borne d'entrée de l'inverseur (IV11) L'en trée de bits Y1 (par exemple OV et 3V) est reliée à la borne d'entrée de l'unverseur IV13. La tensionçde contrôle de 8V est envoyée à la borne T1 lorsque la mémoire PROM est contrôlée, et une tension de OV ou de 3V est appliquée à la base T1 lorsque la mémoire PROM est utilisée. On va expliciter de façon spécifique ci-après la procédurede contrôle des temps d'accès. Tout d'abord, on va décrire l'opération de contrôle effectuée suivant la direction des lignes de transmission de mots. Un signal de tension d'environ 8V est envoyé à la borne d'entrée T1. Un signal à niveau haut (de 3V) est envoyé à l'entrée de mots X1. Un signal à niveau bas (de OV) est appliqué à l'entrée de bits Y1.; Un signal de sortie B délivré par l'inverse#IV15 est au niveau bas et un signal de sortie B délivré par l'inverseur IV16 est au niveau haut. De façon semblable, la sortie de l'inverseur IV11 se situe au niveau bas et la sortie fournie par l'inverseur IV12 se situe au niveau haut. La sortie de l'inverseur 1V13 se situe au niveau haut et la sortie de l'inverseur IV14 se situe au niveau bas. Il en résulte que les deux entrées de l'étage de transfert de mots A21 sont au niveau haut et que cet étage de transfert fonctionne de manière à sélection ner la ligne de transmission de mots xt11 1; D'autre part, les étages de transfert de mots A22 et A23 sont inopérants, et leurs sorties sont fixées au niveau bas. Les entrées a et b du multiplexeur M2 et l'entrée a du multiplexeur M3 sont au niveau L, de sorte que les sorties du multiplexeur M2 et M3 sont fixées au niveau L indépendamment des données situées dans les cellules de mémoire de contrôle. L'entrée a du multiplexeur Mi est au niveau H de sorte que la donnée située-dans la cellule de mémoire de contrôle C11 est extraite par lecture au moyen du multiplexeur M1 et du circuit NON-OU N agissant en tant que tampon de sortie. On va décrire ci-après, un autre exemple. Le signal de tension de 8V est envoyé à la borne d'entrée T1 et le signal à nieau haut (de 3V) est envoyé simultanément à l'entrée de mots X1 et à l'entrée de bits Y1. Le signal de sortie B passe au niveau bas et le signal de sortie B passe au niveau haut. La sortie de l'inverseur IV11 se situe au niveau bas et la sortie de l'inverseur LV. 2 se situe au niveau haut. De façon similaire, la sortie de l'inverseur IV. est au niveau bas et celle de l'inverseur IV14 est au niveau haut. Par conséquent, l'étage de transfert de mots A21 afin de manière à sélectionner la ligne de transmission de mots X#11, et les étages de transfert de mots A22 et A23 sont rendus inopérants. Le multiplexeur A3 agit de manière à sélectionner les lignes de transmis sion de bits Yt de sorte que la donnée présente de la 1-3 cellule de mémoire C13 est extraite par lecture. On va décrire ci-après, l'opération de contrôle suivant la direction des lignes de transmission de bits. Le signal de tension d'environ 8V est envoyé à la borne d'entrée T1, la tension de OV est envoyée à l'en~ trée de mots X1 et le signal de tension de 3V est envoyé à l'entrée de bit Y1. Le signal de sortie B est au ni veau bas et le signal de sortie B est au niveau haut. La sortie de l'inverseur IV11 est au niveau haut et la sortie de l'inverseur IV12 est au niveau bas. La sortie de l'inverseur IV13 est au niveau bas et la sortie de l'inverseur IV14 est au niveau haut. Il en résulte que l'étage de transfert de mots A23 agit de manière à sélectionner la ligne de transmission de mots Xt13, #t les étages de transfert de 13' mots A21 et A22 sont rendus inopérants. Le multiplexeur M3 agit de manière à sélectionner la ligne de transmission de bits Y213 de sorte que la donnée présente dans la cellule de mémoire C19 est extraite par lecture. Les données présentes dans les différentes cellules de mémoire de contrôle, qui sont extraites par lecture lors de ces opérations de contrôle, sont envoyées par les multiplexeurs correspondant au circuit NON-OU N1. Une donnée est obtenue à partir de chaque cellule de mémoire de contrôle en réponse à un signal de sortie 0 provenant du circuit NON-OU N1. Les caractéristiques sont contrôlées au moyen d'une répétition ces opérations, afin d'examiner les temps d'accès. De façon plus spécifique, dans cette mémoire PROM, les conditions d'entrée pour le contrôle et pour l'utilisation effective sont identiques (par exemple OV ou 3V) de sorte que les contrôles peuvent être effectués sans l'appication d'un quelconque signal particulier de tension de contrôle. Lorsque la mémoire est utilisée par l'utilisateur,là tension envoyée à la borne T1 est de OV ou 3V, ce qui garantit que les sorties de l'étage de transfert de mots de contrôle A21 et du multiplexeur M3 sont fixées au niveau bas de sorte que les données présentes dans les cellules de mémoire de contrôle ne sont pas extraites par lecture lorsque llutilisateur utilise la mémoire PROM. On va décrire ci-après, de façon spécifique la mémoire PROM de la présente invention en référence aux figures 3et 4. La figure 3 représente le schéma d'un circuit d'une mémoire PROM bipolaire qui est agencée de manière à comporter 1024 mots x 8 bits et qui possède une entrée de validation de microplaquette et un décode# d'adresses incorporé. La figure 4 est le schéma à plus grande échelle du circuit du multiplexeur et du tampon de sortie de la mémoire PROM de la figure 3. Sur la figure 3, le chiffre de référence 13 désigne le circuit de validation de la microplaquette qui rend actifs les circuits NON- OU (tampons de sortie) N2 à Ng, lorsque sa borne T1 est alimentée par une tension supplémentaire à 1.5 V, et rend ces circuits inopérants lors- que cette borne est alimentée par une tension inférieure à 1,5 V. Le chiffre de référence 14 désigne un tampon d'adresses de mots, qui correspond aux inverseurs IV11 et IV12 de la figure 2, et la référence 15 désigne un tampon d'adresses de bits, qui correspond aux inverseurs IV13 et IVIQ de la figure 2. La référence 16 désigne un décodeur servant à réaliser le décodage 1:64.La référence 17 désigne des blocs de cellules de mémoire comportant 1024 (c'est-à-dire 16 x 64) bits, qui constituent un réseau de cellules de mémoire d'un total de 8192 bits. La référence 18 désigne un multiplexeur 1:16 qui correspondaux multiplexeurs M1, M2 et M3 de la figure 2.- Le tampon d'adresse de mots 14, le tampon d'adresses obits 15, le décodeur des X 16, les étages de transfert de mots A1 à A65 et les multiplexeurs M1 à M129 seront désignés collectivement ci-après sous le terme de "circuit de transfert d'adresses". Lesréférences N2 à N9 désignent les circuits NON-OU qui correspondent au circuit NON-OU N1 de la figure 2 et forment ensemble un tampon de sortie 19. Parmi les étages de transfert de mots A1 à A35, l'étage de transfert de mots A20 est utilisé pour contrôler le temps d'accès, tandis que les 64 étages de transfert A2 à A65 sont utilisés par l'utilisateur. Les cercles sur le dessins indiquent chacune des cellules de mémoire et en particulier le bloc entouré par la ligne en trait mixte formé de traits continus entre lesquels sont intercalés trois tirets est la cellule de mémoire de contrôle. Les caractéristiques de la mémoire PROM ainsi constituée vont être expliqués ci-après. Tout d'abord le circuit de transfert d'adresses et le tampon de sortie 19 sont utilisés en commun lorsque les cellules de mémoire de contrôle sont sélectionnées et lorsque les cellules de mémoire principales sont sélectionnées.Une autre caractéristique tient au fait que les signaux de sortie respectifs B et B délivrés par les inverseurs 1V15 et IV16 constituant le circuit 12 de transfert d'adresses de contrôle sont envoyés aux étages de transfert de mots Aq et A2 et awmulti- plexeus M128 et M129 Grâce à la constitution du circuit que l'on vient de décrire, les étages de transfert de mots A1 et A2 ne peuvent pas fonctionner simultanément lorsqu'un état d'entrée est prédéterminé est imposé au niveau des entrées de mots X1 et X7, de sorte que les opérations de contrôle et les opérations lors de l'utilisation réelle sont séparées.Une autre caractéristique notable tient au fait que la tension de seuil d'entrée de l'inverseur 1V15 est réglée à 7V (tandis que la tension de seuil d'entrée de l'inverseur IV16 est réglée à 1,5V). On va expliciter ci-après un exemple de l'opération de contrô#le,en se référant à la lecture des données hors d'une cellule de mémoire C100. Dans ce cas, le signal de tension de 8V est tout d'abord envoyé à la borne d'entrée T1 de manière à commuter la mémoire PROM sur le mode de contrôle. La tension de 0V ou 3V est envoyée aux entrées de mots X1 à X6 de sorte que les bornes d'entrée correspondantes des étages de transfert de mots. A1 et A2 sont placées au niveau haut. Le signal de sortie B délivré par l'inverseur IV15 est au niveau bas et le signal de sortie B délivré par l'inverseur 1V16 est au niveau haut. Il en résulte que la sortie de l'étage de transfert de mots A2 est au niveau bas tandis que la sortie de l'étage à transfert de mots A1 est au niveau haut, si bien que la ligne de transmission de mots 1e1 est sélectionnée. Lorsque le signal de tension de 3V est envoyée à l'ensemble des entrées de bits Yî à Y4, l'ensemble des li gnes #1, #3, #5 et #7des figures3 et 4 passe au niveau haut en raison du fonctionnement des inverseurs IV41 à IV44 et IV51 à IV54. D'autre part, toutes les lignes #2, #4, #6 et #8 passent au niveau bas. Par conséquent, la ligne de transmission de bits Y#113 est sélectionnée et la donnée située dans la cellule de mémoire C100 est extraite par lecture par l'intermédiaire du multiplexeur M113 de sorte qu'un signal de sortie O8 est délivré par le circuit NON-OU Ng agissant en tant que tampon d'entrée. Etant donné que le signal de tension de 8V est envoyé à la borne d'entrée T1, un signal de commande VC est envoyée dans le circuit de validation de microplaquette 13 au circuit NON-OU Ng, de sorte que ce circuit NON-OU Ng est placé à l'état actif. Lorsque la données contenue dans une cellule de mémoire principale C200 doit être extraite parlecture, le signal de tension de 3V est envoyée à la borne T1 de manière à commuter la mémoire PROM dans le mode de fonctionnement de sorte que la donnée située dans la cellule de mémoire C200 est extraite par lec turesi si les adresses X1 à X1 et Y1 à Y4 sont réglées dans les mêmes conditions d'entrée que celles présentes lorsque la donnée présente dans la cellule de mémoire de contrôle C100 a été extraite par lecture. On va décrire ci-après la lecture de la donnée présente dans une cellule de mémoire de contrôle C300. Le signal de tension de 8V est envoyé. d la borne d'entrée T1 de sorte que la mémoire PROM est commutée sur le mode de contrôle. Les entrées de mots T1 à X7 sont alimentées par des signaux d'entrée déterminés par la combinaison fournie par le décodeur 16. Il en résulte que la sortie de l'étage de transfert de mots A35 situé au niveau haut de sorte que la ligne de transmissionde mots X#65 est sélectionnée. L'ensemble des entrées de bits Y1 à Y4 sont alimentées par la tension à niveau vas (par exemple 0V) de sorte que toutes les lignes #1, #3, #5 et #7 sont pla- cées au niveau bas sous l'effet du fonctionnement des inveurs IV41 à IV44 et IV51 à IV54. D'autre part, les li gnes #2, #4, #6 et #8 sont placées au niveau haut. Il résulte que toutes les entrées des multiplexeurs M128 et M129 sont au niveau haut. Mais étant donné que la mémoire PROM se situe dans le mode de contrôle de telle sorte que le signal de commande B est au niveau haut et que le signal de commande B est au niveau bas, la sortie du multiplexeur M128 est fixée au niveau bas. Par conséquent, la donnée présente dans la cellule de mémoire de contrôle C300 est extraite par lecture au moyen du multiplexeur M129 et du circuit NON-OU Ng. Lorsque la donnée présente dans une cellule de mémoire C400 doit être lue, le signal de tension de 3V est envoyé à la borne T1 et les mêmes conditions d'entrée que celles existant lorsque la donnée présente dans la cellule de mémoire de contrôle C300 était lue, sont imposées pour les adresses X1 à X6 et Y1 à Y4. La donnée présente dans la cellule de mémoire C400 est alors extraite par lecture au moyen du multiplexeur M128 et du circuit NON-OU Ng. La mémoire PROM que l'on vient de décrire présente les effets suivants. Etant donné que le temps d'accès est contrôlé dans les mêmes conditions d'entrée (par exemple 0V et 3V) que ce îles existantes lorsque la mémoire PROM est réellement utilisé la précision de mesure est améliorée de sorte que l'on peut effectuer des contrôles précis. Etant donné que le circuit de contrôle sei vant à contrôler les cellules de mémoire et le circuit prévu pour l'utilisation effective possède des constitutions identiques, le temps d'accès mesuré moyennant l'utilisation. des cellules des mémoires de contrôle et le temps d'accès mesuré lors de l'utilisation effective sont en outre les mêmes de sorte que la précision de contrôle est améliorée. En outre, étant donné que les tampons d'adresses et les tampons de sortie sont utilisés habilement en commun pour les opérations de contrôle et pour l'utilisation effective, les nombres des entrées et des sorties n'augmentent pas. Etant donné que les opérations de commutation dans le mode de contrôle et le mode de fonctionnement sont effectuées en utilisant les bornes d'entrée du circuit de-validation de microplaquettes (CE), il est inutile de prévoir une quelconque borne d'entrée prévue spécifiquement. Il enrésulte qu'il n'y a aucun accroissement du nombre des broches du circuit intégré PROM de sorte que la taille du module du circuit intégré n'est en aucune manière accrue. Par ailleurs, dans la forme de réalisation représentée sur les figures 3 et 4, le circuit de validation de microplaquette a pour rôle de rendre actifs les tampons de sortie N2 à Ng lorsqu'une entrée à niveau haut est reçue, mais il existe un autre circuit de va lidation de microplaquette qui rend inopérant les tampons de sortie N2 à N9 lorsque l'entrée à niveau haut est reçue. Ceci est fourni à titre d'exemple dans le cas où le circuit de validation des microplaquettesagit à la manière d'un inverseur. Dans ce cas, la sortie à niveau bas V c du circuit de validation de microplaquette rend inopérants les circuits NON-OU N2 à Ng lorsqu'une tension supérieure à 1,5 V par exemple est envoyée à la borne T1, et rend actifs les tampons de sortie N2 à Ng lorsqu'une tension inférieure à 1,5 V est envoyée. Avec le circuit agencé comme cela est décrit ci-dessus, la sortie VC du circuit de validation de microplaquette est au niveau bas, lorsque le signal de tension de 8 V est appliqué à la borne T1, comme décrit ci-dessus, si bien que les tampons de sortie N2 à Ng cessent de fonctionner.Les données enregistrées dans les cellules de mémoire de contrôle ne peuvent pas être extraites par lecture, si bien que le temps d'accès ne peut pas être mesuré. On peut obtenir les mêmes effets que ceux de la forme de réalisation précédente en construisant le dispositif représenté sur la figure 5, en vue d'aliminer les défauts indiqués ci-dessus. De façon plus spécifique le circuit de validation de microplaquette 13' est réalisé avec des inverseurs TTL comportant des sorties trois-états par exemple. La tension de seuil de l'inverseur IV15 est réglée à 7V de la même manière que celle prévue dans la forme de réalisation précédente, et la tension de seuil de l'inverseur 1V16 est réglée à 1,5V. Lorsque la borne T1 est alimentée avec une tension inférieure à 1 ,su, la sortie à niveau haut résultante Vc rends actifs les circuits NON-OU N2 à Ng. D'autre part, lorsque la borne T1 est alimentée avec une tension supérieure à 1,5 V, la sortie à niveau bas V C du circuit de validation de microplaquette rend inopérant les circuits NON-OU N2 à Ng.Il faut noter ici que lorsque le signal de tension de 8V est appliqué à T1 pendant le contrôle, la-sortie B de l'inverseur IV15 est au niveau bas, ce qui place le circuit de validation de microplaquette 13' dans un état d'impédance élevée (état flottant), de sorte que la sortie flottante VC arrête la commande appliquée aux circuits NON-OU N2 à Ng. De façon plus spécifique, à cet instant, les circuits NON-OU sont actifs étant donné qu'ils ne sont pas commandés. Avec cette réalisation, les tampons de sortie sontrendus actifs de manière à extraire par lecture les données hors des cellules de mémoire de contrôle lorsque le signal de tension de 8V est appliqué à la borne T1 pendant le con trôleeffectué par le fabricant de la mémoire PROM. Les opérations de contrôle sont semblables à celles décrites précedemment.D'autre part, dans le cas de l'utilisation réelle (par l'utilisateur), la mémoire PROM est commutée sur le mode de fonctionnement par l'application de la tension de signal de OV à la borne T1. Grâce à la constitution du circuit#que l'on vient de décrire, les mêmes effets que ceux indiqués pour la forme de réalisation précédentes peuvent être obtenus; même si le circuit de validation de microplaquette 13' est constitué par des inverseurs. Bien que la présente invention ait été décrite de façon spécifique en liaison avec les formes de réalisation conçues par les auteurs à la base de la présente invention, elle ne s'y trouve pas limitée. Par exem- ple les multiplexeurs, les circuits NOsOU, etc. de la figure 4 sont contitués par des combinaisons de circuits logiques, mais peuvent être réalisées par des diodes ou des circuits TTL. Un circuit de mémoire, qui est contrôlé, n'est pas censé êtrelimité à une structure de mémoire de 1X x 8 bits, mais peut être constitué par une structure de mémoire possédant une capacité plus importante. Dans la description qui a été faite, la présente invention conçue par ces auteurs a été décriteprincipalement en référence au contrôle d'une mémoire PROM bipolaire, ou à l'application des éléments de base de cette dernière, mais n'est pas censée être limitée à cette application. Par exemple, les cellules de mémoire ne sont pas limitées à celle des mémoires PROM bipolaires, et la technique des circuits de la présente invention peut être appliquée à la cellules de mémoire comportant une structure PROM. Même si les cellules de mémoire sont du type utilisé dans des ordinateurs ou dans d'autres dispositifs industriels différents par exemple, la technique des circuits selon la présente invention peut être également appliquée au procédé de contrôle de vérification de ces dispositifs. REVENDICATIONS 1. Dispositif de mémoire, caractérisé en ce qu'il comporte (1) des cellules de mémoire principales (C14, C15, C17 et C18); (2) des cellules de mémoire de contrôle (C111 C12 et C13); (3) un circuit de transfert d'adresses (il11, In12, IV13 et In14, A21, A22,et A23, et M1, M2 et M3); (4) un tampon de sortie (N1) apte à transférer les données dans l'une des cellules de mémoire possédant une adresse prédéterminée, sous l'effet du fonctionnement dudit circuit de transfert d'adresses; (5) un circuit de commande (13) servant à inhiber l'opération de sortie des données hors dudit tampon de sortie en réponse au niveau d'un signal d'entrée de commande; et (6) un circuit de transfert d'adresses de contrôle (IV15 et IV16) servant à sélectionner ladite cellule de mémoire de contrôle possédant ladite adresse prédéterminée, lors de la même réponse au niveau dudit signal d'entrée de commande. 2. Dispositif de mémoire suivant la revendication 1, caractérisé en ce que l'opération de sortie des données dudit tampon de sortie est inhibée lorsque ledit signal de commande se situe à un premier niveau, que ledit tampon de sortie transmet les données à ladite cellule possédant lesdites adresses prédéterminées, lorsque ledit signal d'entrée de commande se situe à un second niveau, et que ledit circuit de transfert d'adresses de contrôle (il15 et IV16) sélectionne ladite cellule de mémoire de contrôle possédant ladite adresse prédéterminée, lorsque ledit signal d'entrée de commande se situe à un troisième niveau. 3. Dispositif de mémoire selon la revendi cation 2, caractérisé en ce que lesdites cellules de mémoire principales sont des mémoires ROM programmables. 9. Dispositif de mémoire selon la revendication 3, caractérisé en ce que ledit signal d'entrée de commande est délivré par une borne (T1 d'entrée du signal de sélection de microplaquette.