Brevet FR2541061A1 — publié le 19840817

CIRCUIT GENERATEUR DE MULTIPLEX La présente invention concerne un générateur de multiplex et plus particulièrement un générateur de multiplex destiné à équiper des circuits permettant la commutation de données numériques dans les autocommutateurs numériques téléphoniques. Pour répondre à des besoins exprimés par les administrations et les utilisateurs qui sont d'emprunter le réseau téléphonique numérique commuté, il est nécessaire d'équiper ce réseau de circuits capables de recevoir et de commuter des données synchrones ou asynchrones de débits différents couramment utilisés pour la transmission de données. Généralement ces débits vont de 600 bits/s à 9600 bits/s selon les terminaux téléinformatiques. Les centraux téléphoniques ont des réseaux de connexion qui brassent des supports ayant des débits de 64 kbits/s. Ces supports sont classiquement multiplexés sur des jonctions MIC, qui sont définies par l'avis G732 du CCITT. Ces supports donnent la possibilité d'écouler des données avec un débit supérieur à ceux utilisés en transmission numérique. Il est donc d'une part nécessaire d'adapter la transmission aux supports à 64 kbits/s pour commuter les données dans les autocommutateurs temporels téléphoniques et d'autre part d'utiliser ces support s à 64 kbits/s avec le meilleur rendement possible. Pour résoudre ce deuxième point il est possible de générer un multiplex répondant aux normes internationales définies par le CCITT. On pourra ainsi satisfaire entre autres aux objectifs techniques de multiplexage dans le réseau numérique avec intégration des services (RNIS). Les plans de multiplexage visés concernent plus particulièrement les multiplex définis par les avis X22 et X50. Dans ce but, l'invention propose un circuit générateur de multiplex permettant de générer des multiplex X22 ou X50 sur des supports à 64 kbits/s définis par l'avis G732 du CCITT, disponibles dans le réseau téléphonique commuté. La présente invention concerne un circuit générateur de multiplex recevant des signaux numériques de débits donnés provenant d'équipements amont, principalement caractérisé en ce qu'il comprend: - un interface numérique recevant les signaux numériques de débits donnés provenant des équipements amont, multiplexant ces signaux et délivrant des signaux numériques multiplexés constitués par des trames divisées en N intervalles de temps, chaque intervalle de temps de même rang permettant d'écouler un octet d'un signal numérique donné, un même octet étant répété sur plusieurs trames successives pendant l'intervalle de temps qui lui est alloué, afin d'atteindre un même débit donné supérieur aux débits des signaux reçus;; - un circuit de commutation de type "T" recevant les signaux délivrés par l'interface numérique et permettant de générer au moins un signal multiplexé constitué par des trames de M intervalles de temps, chaque intervalle de temps de même rang étant alloué une seule fois à un octet donné, ce qui permet de réserver des intervalles de temps de même rang à des octets provenant d'équipements ayant le même débit ou des débits différents; la récurrence d'apparition des octets relatifs à un même terminal étant fonction du nombre de répétitions effectuées pour un octet donné par le circuit d'interface; - un circuit de traitement et de commande permettant de gérer les ordres d'écriture et de lecture de la mémoire d'adresses du commutateur, ce circuit étant actionné par une horloge délivrant les signaux nécessaires à la synchronisation du circuit. D'autres particularités et avantages de l'invention apparaitont clairement à la lecture de la description suivante présentée à titre d'exemple non limitatif et faite en regard des figures annexées qui représentent - figure 1 un schéma d'un circuit générateur de multiplex selon l'invention; - figure 2, un schéma détaillé d'un CIN selon la figure I - figure 3, une réalisation particulière du circuit de traitement selon la figure 2 - figure 4, une réalisation particulière du circuit d'intervention selon la figure 2. Le générateur du multiplex représenté sur la figure 1 peut selon l'application être placé à la sortie des équipements terminaux de donnees reliés à un centre de commutation téléphonique temporel. I1 peut également être placé dans l'autocommutateur qui reçoit les signaux émis par ces équipements terminaux. Les équipements terminaux de données concernés sont des périphériques informatiques ayant des débits de 600 bits/s ou 1200 bits/s jusqu'à 9600 bits/s. Les autocommutateurs destinés à recevoir les données provenant de ces terminaux sont des autocommutateurs téléphoniques temporels qui ont des réseaux de connexion brassant des supports ayant des débits de 64 kbits/s. Ces supports sont regroupés sur des jonctions MIC multiplexées définies par l'avis G732 du CCITT. Le générateur de multiplex selon l'invention est relié aux terminaux téléinformatiques au moyen d'un interface 10 comprenant un ensemble de circuits d'interface numériques 100-110 recevant des signaux numérîques incidents R provenant de ces terminaux et adaptant le débit de ces signaux au débit défini par l'avis G732 du CCITT qui est de 64 kbits/s. L'interface 10 permet donc d'adapter les débits des terminaux aux jonctions MIC multiplexées référencées 3E0-JE7 dans cet exemple de réalisation. Le générateur de multiplex comprend également un commutateur temporel de type "T" 210 qui permet de réaliser la fonction de génération de multiplex proprement dite. Dans cette réalisation particulière le commutateur de type T est constitué par une matrice temporelle symétrique (MTS en abrégé) telle que décrite dans le brevet français 76 04345 déposé le 17 janvier 1976 au nom de la Société Thomson-CSF. Une MTS permet de recevoir huit jonctions MIC. On rappelle que les jonctions MIC téléphoniques sont organisées chacune en trames de 32 intervalles de temps ITO à IT31, ces trames se succédant à un rythme de 8 kHz et le rythme des bits arrivant en série sur chaque jonction est donc de 2 048 MHz, ce qui correspond à des temps élémentaires de 488 ns. La La MTScomprend une mémoire de données 211 (appelée mémoire de parole lorsqu'elle est -1i utilisée dans autocommutateur téléphonique) permettant d'écrire toutes les 488 ns un ITx de l'une des huit jonctions entrantes. Cet ITx est inscrit dans la mémoire à un emplacement repéré par le numéro JEk de la jonction entrante dont il provient, et par son rang ITx dans cette trame. Cette mémoire est donc organisée en 32x8 = 256 mots de 8 bits. La MTS comprend également une mémoire d'adresses 212 contenant l'adresse des mots contenus dans la mémoire de données 211. On rappelle que cette mémoire est une mémoire organisée en 256 mots de s bits et est lue cycliquement en 125 us; les mots lus étant transmis à la mémoire de données 211 qui délivre le mot correspondant pendant un intervalle de temps donné d'une jonction sortante donnée. La fonction de génération de multiplex est en partie obtenue au moyen de la mémoire d'adresse 212 qui est utilisée différemment dans ce cas. En effet, les CIN 100-110 introduisent le débit des données d'un terminal sur un intervalle de temps ITx donné, et répètent sur plusieurs trames le même mot dans l'ITx, 5, 10, 20 ou 40 fois selon qui s'agit d'un terminal à 9600 bits/s, 4800 bits/s, 2400 bits/s ou 1200 bits/s. Chaque ITx est inscrit dans la mémoire de données 211 de la MTS 210. On désire extraire le contenu de chaque ITx une seule fois et non 5, 10, 20 ou 40 fois pour l'affecter à un seul ITy d'une jonction 3Sy de sortie. La jonction multiplexée de sortie JSy comporte des trames successives constituées par trente-deux intervalles de temps dans lesquelles les IT de même rang sont réservés à plusieurs terminaux ayant le même débit ou des débits différents. Pour cela l'adresse ADR contenue dans la mémoire d'adresses et permettant de lire un mot donné est modifiée à chaque trame toutes les 125 us. Prenons par exemple le cas d'un terminal ayant un débit de 9600 bits/s. Pour être transmis par un support à 64 kbits/s, chaque octet relatif à ce terminal et affecté à un IT donné, est répété par le même IT dans cinq trames successives au moyen du CIN auquel il est relié, soit dans l'ITz des trames 1, 2, 3, 4 et 5. La mémoire d'adresses 212 permet délire successivement (toutes les 125 us) le contenu de chaque intervalle de temps ITxl, ITx2,...ITx5 respectivement relatifs à cinq terminaux ayant un débit de 9600 bitsls (dans le cas de terminaux ayant le même débit) et d'introduire chaque fois ce contenu dans un IT donné, soit par exemple l'lTw de l'une des jonctions de sortie, soit 3Sy. Le mot d'adressage ADR permettant de lire les octets contenus dans les cinq IT relatifs aux cinq -terminaux de débit 9600 bits/s, est modifié toutes les 125 lls. Lorsque la lecture des cinq IT relatifs aux cinq terminaux concernés est effectuée, on recommence à lire le contenu de l'lT relatif au premier terminal puis au deuxième, etc... Dans le cas d'une combinaison hétérogène de terminaux, la mémoire d'adresse 212 permet de lire successivement (toutes les 125 us) le contenu des intervalles de temps lTxl, ITx2... ITxp relatifs aux différents terminaux constituant la combinaison, p correspondant à la récurrence d'apparition des octets relatifs au terminal ayant le débit le plus élevé (p=5 si la combinaison comporte au moins un terminal de débit égal à 9600 bits/s). Cette mémoire 212 permet en outre d'introduire chaque fois ce contenu dans l'ITw (par exemple) de l'une des jonctions de sortie JSy (par exemple).Le mot adressage ADR permettant de lire les octets contenus dans les p intervalles de temps relatifs aux terminaux considérés, est modifié toutes les 125 ps (durée d'un octet). Lorsque la lecture des p premiers octets est effectuée on recommence à lire le contenu de l'lT relatif au premier terminal (ITxl), puis au deuxième etc... Ceci permet de générer un multiplex X50 ou X22 et d'éviter la lecture d'IT répétés relatifs à un même terminal afin d'obtenir le meilleur rendement possible dans l'utilisation des supports à 64 kbits/s. Un seul mot ADR de la mémoire d'adresse 212 est utilisé à cet effet. La mémoire d'adresses 212 (d'une MTS) est accessible en lecture et en écriture. Une zone 213 de cette mémoire est par exemple réservée à stocker le contenu des informations successives à inscrire dans le mot mémoire ADR qui sert à lire la mémoire de données 211. La zone réservée 213 aux informations d'adressage permet de mémoriser la structure de trame du multiplex choisi. Cette mémoire doit au moins pouvoir contenir 40 octets. En effet les spécifications X22 ou X50 définissent des trames de 40 octets d'enveloppe à 8 bits, qui permettent de multiplexer les signaux de 40 terminaux à 1200 bits/s ou 20 terminaux à 2400 bits/s ou 10 terminaux à 4800 bits/s ou 5 terminaux à 9600 bits/s ou toute autre combinaison hétérogène de ces débits. Dans le cas de 1200 bits/s les enveloppes de 8 bits comme suit sur le support à 64 kbits/s se répètent de 40 en 40 enveloppes de 8 bits; dans le cas de 4800 bits/s, elles se répètent de 10 en 10 ; dans le cas de 9600 bits/s, elles se répètent de 5 en 5. Une unité de traitement et de commande 214 permet de gérer les ordres d'écriture et de lecture de la mémoire d'adresses 212. Ce circuit 214 est actionné par une horloge 215 delivrant un signal HM à 2048 kbitsls. Le circuit de commande 214 est dans cette réalisation constitué par un module de sélection logique 216 (MSL en abrégé) dont un brevet français n" 81 06429 a été déposé le 31 mars 1981 au nom de la Société Thomson-CSF. Ce circuit 216 est apte à gérer les entrées d'écriture et de lecture de la mémoire d'adresses d'une MTS sup ordre d'une unité centrale constituée par exemple par un microprocesseur 217, le circuit 216 étant alors relié au bus d'adresses et de données du microprocesseur 217. Le microprocesseur comporte une mémoire reprogrammable non représentée, dans laquelle est inscrite la configuration du multiplex à générer X50 ou X22 dans le cas où le générateur est placé directement à la sortie des périphériques informatiques. L'unité centrale 217 peut être reliée à l'unité centrale de l'autocommutateur 218, comme cela est représenté en pointillé sur le schéma, dans le cas où le générateur est implanté dans l'autocommutateur considéré. L'unité centrale 218 contient dans ce cas la configuration du multiplex à générer. L'enveloppe du multiplex X22 comporte 8 bits utiles réservés donc à l'information. L'enveloppe du multiplex X50 comporte 6 bits utiles plus un bit d'état S, plus un bit de verrouillage de trame F. Le bit S a été introduit au moyen des circuits d'interface numérique qui préparent l'enveloppe selon le multiplex X50. Pour introduire le bit F on dispose d'une mémoire à lecture uniquement (ROM) 219 dans laquelle sont inscrits les bits de verrouillage de trame de chaque enveloppe du multiplex. Cette mémoire 219 est reliée au bus d'adresses du microprocesseur 217. Lorsqu'on choisit de générer un multiplex X50, le microprocesseur initialise la logique 220 qui va lire dans la mémoire 219 le bit à émettre et l'introduit au moyen de la porte à collecteur ouvert 221 au début de Penveloppe correspondante sur la jonction multiplexée JSy générée via la porte 222. Sur la figure 2 on a représenté de manière plus détaillée une réalisation particulière d'un circuit d'interface numérique (CIN) permettant d'adapter les signaux numériques aux entrées du générateur de multiplex. Le C1N collabore avec une unité de traitement et de commande 104 du type microprocesseur au moyen d'un bus de données et d'un bus d'adressage. Dans le cas où le CIN est placé dans l'autocommutateur comprenant le commutateur générant le multiplex, l'unité de traitement et de commande est commune au deux circuits, et il s'agit du circuit 214 représenté sur la figure 1, sinon les deux unités de commande sont indépendantes. Le CIN représenté sur la figure 2 reçoit des signaux numériques de données R et le signal d'horloge HR associé provenant des équipements terminaux amont, ces équipements étant des terminaux téléinformatiques. Le CIN traite les signaux R et émet vers les équipements aval, notamment vers la MTS des signaux multiplexés sur des jonctions MIC, JE. Le CIN comporte pour cela un circuit de traitement 101, un circuit d'intervention 102 et un registre d'état et de commande. Le circuit 101 reçoit les signaux R synchrones et les signaux HR associés. Le registre d'état 103 informe ce circuit de la nature des signaux R. Les signaux R sont synchrones, le signal HR permet d'échantillonner ce signal. Le nombre de bits utiles dans chaque IT reçu est donné par le circuit 104 au moyen du registre d'état 103. Lorsque le nombre de bits utiles (information) n'est pas égal à huit mais à six, les deux autres bits sont l'un réservé au bit de verrouillage de trame F et l'autre au bit d'état S conformément à l'avis X50. Le circuit d'intervention 102 prépare les enveloppes de huit octets en introduisant le bit d'état S. Ce bit d'état peut être donné par exemple par l'état de la liaison entre le terminal et le CIN. Le bit de verrouillage de trame F est introduit par le circuit 214 de la figure 1 comme cela a été décrit. Sur la figure 3, on a représenté le schéma du circuit de traitement 101 ,dans lequel les circuits représentés permettent de mettre en oeuvre le traitement des informations numériques entrantes et provenant par exemple du modem d'un terminal distant, et l'aiguillage de ces infor mations vers un intervalle de temps d'une jonction MIC, JE. Les signaux d'horloge utilisés pour le traitement des informations numériques sont ceux qui sont utilisés classiquement dans la commutation temporelle, à savoir une horloge générale HM à 2048 kHz, un signal H64 à 64 kHz qui est l'horloge de synchronisation des intervalles de temps, et un signal STR de synchronisation de trame. Les multiplex X50 et X22 concernant un mode de transmission synchrone, on ne s'intéresse qu'à des signaux R synchrones et c'est l'horloge de réception HR des terminaux qui est prise en compte pour l'échantillonnage des données. Toutefois un dispositif comprenant un ensemble de portes 301, 302, 303 et une bascule 200 permettent d'échantillonner le signal à partir d'une horloge interne H64 (de 64 kbits/s) et de bloquer l'arrivée du signal HR. Le signal HR étant pris en compte généralement, le microprocesseur commande la bascule 200 du registre d'état 103 qui génère des signaux permettant de sélectionner le signal HR au moyen de la porte "ET" 301 et de bloquer le signal H64 au moyen de la porte "ET" 302. La porte "OU" 303 laisse passer le signal HR pour l'échantillonnage des données.Un diviseur binaire 304 permet de générer le signal H64 et reçoit pour cela le signal d'horloge HM à 2,048 MHz et le signal de synchronisation de trame STR émis par le microprocesseur. Un diviseur binaire 304 permet de générer le signal H64 et reçoit pour cela le signal d'horloge HM à 2,048 MHz et le signal de synchronisation de trame STR émis par le microprocesseur. Un ensemble de signaux d'horloge sont obtenus à la sortie de ce diviseur 304, et les signaux H64-H8 sont utilisés par un circuit PAL 305 (réseau logique programmable) qui permet d'obtenir un signal de validation pour chaque IT, référencé par VALIT1-VALIT32. Un multiplexeur 306 reçoit ces signaux VALIT1-VALIT32 et permet de sélectionner l'un de ces signaux parmi trente-deux, par décodage sur cinq bits de l'IT choisi parmi les trente-deux IT d'une trame. Le décodage permettant cette sélection est transmis par un registre 201 du registre d'état et de commande 103 qui est commandé par la liaison bus le reliant au microprocesseur. Le nombre de bits utiles dans chaque IT reçu est donné par le microprocesseur 104. Pour cela un registre 202 du registre d'etat et de commande 103 adresse une mémoire de données 307 et permet ainsi de lire dans cette mémoire 307 le nombre de bits utiles à prendre en compte pour chaque IT. Un codeur 308 reçoit l'indication du nombre de bits utiles et code ce nombre sur trois bits, le maximum étant de huit bits utiles. Ces trois bits de codage du nombre de bits utiles dans l'lT est transmis à un comparateur 309 qui reçoit par ailleurs le résultat du comptage d'un compteur 310. Lorsque les données qu'il reçoit sont égales, la sortie A = B remet à zéro le compteur 310 et permet de charger le ou les bits utiles dans un registre 311 par l'intermédiaire d'un ensemble de huit portes "ET" 312 commandées par la mémoire 307. L'information stockée dans ce registre 311 est réinjectée à l'entrée série de ce registre 311 autant de fois qu'il est nécessaire pour atteindre le débit de 64 kbits/s. Ces informations sont transmises en série au rythme de l'horloge HM, et sous le contrôle du signal VALITn par l'intermédiaire d'une porte "ET" 313 vers un multiplexeur 314. Le multiplexeur 314 activé par une porte "ET" 315, délivre ces informations vers un support MIC, soit sur l'une de ses quatre sorties prises comme exemple JE1-3E4, le CIN ayant dans ce cas la possibilité d'être relié à quatre jonctions MIC. Le choix de la sortie est transmis par l'intermédiaire du microprocesseur et d'un codeur 203 qui commande les entrées de sélection du multiplexeur 314. Sur la figure 4 on a représenté le circuit d'intervention 102 qui permet de préparer les octets au multiplex normalisé X50 Ce circuit contribue donc à la génération d'un multiplex X50. Il s'insère entre les registres 300 et 311 représentés sur la figure 3. On rappelle que dans la spécification X50 l'octet est défini de la façon suivante : le premier bit F sert de verrouillage d'enveloppe (d'octet), les six bits suivants sont les bits utiles (portant rinformation proprement dite) et le dernier bit S est un bit d'état. Les bits F et S définissent l'enveloppe de l'octet. Le bit S peut traduire par exemple l'état de la liaison entre le terminal et l'équipement auquel il est relié. Dans le cas d'un interface X21 par exemple, le bit S traduit l'état du fil C du circuit de liaison. Le circuit 102 comprend un ensemble de portes "ET" 320 connectées aux sorties du registre 300 et au circuit 312, un ensemble de portes "OU" 321 connectées en entrée au circuit 312 et aux portes 320 et en sortie aux entrées du registre 311. I1 comprend également un diviseur par six 322 et une logique de commande 323 du registre 311. Une bascule 204 du registre d'état et de commande 103 permet de mettre en service ou non le circuit 102 selon que l'on prépare un multiplex X50 ou non. Lorsque ce circuit est en service, la bascule 204 sélectionne les portes 320 et inhibe le circuit 312, ce qui permet d'effectuer le chargement des octets dans le registre 311 en opérant un décalage vers la droite. Le diviseur 320 est activé par la bascule 204 en même temps que les portes 320. I1 génère un signal de décomptage par six des six bits utiles à sa sortie, activant le circuit logique 323. Ce circuit génère deux signaux aptes à commander les entrées de chargement en parallèle du registre 311. Ainsi lorsque l'ordre de préparation de l'octet selon l'avis X50 est donné, le registre 311 se remplit en laissant le premier et le dernier étages S et F libres selon les normes. L'étage contenant l'état S est rempli au moyen d'une bascule 205 par l'intermédiaire du bus, chaque fois que six bits utiles sont stockés. Sinon, lorsque X50 est donné et que A = B à la sortie du comparateur 309 représenté sur la figure 1, le circuit 323 génère des signaux qui provoquent le chargement en parallèle dans le registre. Le registre 311 permet soit de rentrer les données en parallèle telles qu'elles se présentent, soit d'effectuer un décalage lors du chargement de ces données à l'aide du circuit 323, et soit de charger des données série. En conclusion le générateur de multiplex permet à des autocommutateurs téléphoniques numériques de recevoir des données numériques provenant de terminaux téléinformatiques et de générer des multiplex répondant aux normes du multiplexage de données numériques au moyen d'une adaptation des signaux d'entrée provenant des terminaux téléinformatiques effectuée par des circuits tels que les CIN, il reçoit des jonctions MIC supportant des données numériques et génère un ou plusieurs multiplex selon les avis X50 ou X22 à l'aide d'un commutateur de type T existant et connu sous le nom de matrice temporelle symétrique 210. Le choix du multiplex et de sa configuration est transmis par un circuit de commande 214 faisant intervenir un circuit connu sous le nom de module de sélection logique 217 apte à gèrer une MTS. REVENDICATIONS 1. Circuit générateur de multiplex recevant des signaux numériques de débits donnés provenant d'équipements amont, principalement caractérisé en ce qu'il comprend - un interface numérique (10) recevant les signaux numériques de débits donnés provenant des équipements amont, multiplexant ces signaux et délivrant des signaux numériques multiplexés (3E0-JE7) constitués par des trames divisées en N intervalles de temps, chaque intervalle de temps de même rang permettant d'écouler un octet d'un signal numérique donné, un même octet étant répété sur plusieurs trames successives pendant l'intervalle de temps qui lui est alloué, afin d'atteindre un même débit donné supérieur aux débits des signaux reçus - un circuit de commutation de type "T" (210) recevant les signaux (JE03E7) délivrés par l'interface numérique et permettant de générer au moins un signal multiplexé (JSy) constitué par des trames de M intervalles de temps, chaque intervalle de temps de même rang étant alloué une seule fois à un octet donné, ce qui permet de réserver des intervalles de temps de même rang à des octets provenant d'équipements ayant le même débit ou des débits différents; la récurrence d'apparition des octets relatifs à un même terminal étant fonction du nombre de répétitions effectuées pour un octet donné par le circuit d'interface (10); - un circuit de traitement et de commande (214) permettant de gérer les ordres d'écriture et de lecture de la mémoire d'adresses (212), ce circuit étant actionné par une horloge (215) délivrant les signaux nécessaires à la synchronisation du circuit. 2. Circuit générateur de multiplex, caractérisé en ce que le commutateur de type "T" (210) comprend: - une mémoire de données (211) permettant d'écrire les octets transmis pendant les intervalles de temps de même rang des signaux (JE0-JE7) entrants; - une mémoire d'adresses (212) comportant une zone (213) dans laquelle est inscrite la configuration du multiplex à générer, et une zone (ADR) dans laquelle est inscrite l'adresse de l'octet à lire dans la mémoire de données (211) et à transmettre pendant un intervalle de temps donné du multiplex généré (JSy), cette adresse étant donnée par la zone (213) contenant la configuration du multiplex. 3. Circuit générateur de multiplex selon la revendication 2, caractérisé en ce que le commutateur de type "T" (210) est constitué par une matrice temporelle symétrique (MTS). 4. Générateur de multiplex selon la revendication 3, caractérisé en ce que le circuit de traitement et de commande (214) comprend: - un module de sélection logique (216) apte à écrire et à lire des données dans la mémoire d'adresses (212) ; - un microprocesseur (217) permettant de gérer les ordres d'écriture et de lecture transmis au module de sélection (216). 5. Générateur de multiplex selon la revendication 4, générant un multiplex selon l'avis X50 ou X22, caractérisé en ce que le module de sélection (216) comprend en outre une mémoire (219) de données contenant les éléments binaires de verrouillage de trame à inscrire au début de chaque mot du multiplex généré (3Sy), cette mémoire étant lue par le microprocesseur (217) qui commande l'émission de chaque élément binaire aux instants significatifs au moyen d'un circuit logique (220). 6. Générateur de multiplex selon l'une quelconque des revendications 1 à 5, caractérisé en ce que l'interface numérique (10) est constitué d'un ensemble de circuits d'interface numériques (100-110) comportant chacun un circuit de traitement (101) recevant les signaux numériques de données (R) et les signaux d'horloge (HR) associés provenant de terminaux téléinformatiques, traitant ces signaux et émettant vers le circuit de commutation (210) les signaux multiplexés (3E) sur des supports numériques à 64 kbits/s; un circuit d'intervention (102) recevant des états de la liaison entre terminal et circuit et introduisant ces états sur le dernier élément binaire de chaque mot constituant les trames d'un signal multiplexé ; un registre d'état et de commande (103) relié à une unité de traitement et de commande (104) transmettant des ordres de commande émis par cette unité (104) au circuit de traitement (101) et au circuit d'intervention (102). 7. Générateur de multiplex selon l'une quelconque des revendications 1 à 6, apte à équiper des circuits permettant la commutation de données numériques dans un autocommutateur numérique téléphonique comportant une unité centrale (218), caractérisé en ce que l'unité de traitement et de commande (214) est réalisée au moyen de l'unité centrale (218) de l'autocommutateur.