Brevet FR2538140A1 — publié le 19840622

DISPOSITIF DE COUPLAGE DE BUS POUR SYSTEME DE TRAITEMENT DE DONNEES A BUS MULTIPLES La présente invention concerne un dispositif de couplage de bus pour système de traitement de données à bus multiples. La multiplicité des bus d'un système de traitement de données est notamment due à une structure répartie de ce système, l'intelligence du système étant alors répartie entre un certain nombre de processeurs, spécialisés ou non dans les traitements qu'ils effectuent, et raccordés chacun à des périphériques et à des mémoires par un bus. Pour permettre à l'un de ces processeurs de communiquer avec un autre processeur ou avec une mémoire ou un périphérique qui ne lui est pas raccordé directement par un bus, il est alors nécessaire de prévoir ut dispositif de couplage de bus. En règle générale, dans les systèmes de traitement de données à bus multiples, les passages d'un bus à l'autre sont réalisés soit en utilisant des cartes processeurs ayant des accès vers plusieurs bus (dans ce cas le cycle sortant du processeur est aiguillé vers l'un de ces bus en fonction de son adresse), soit au moyen de cartes réalisant une liaison série entre deux bus et assurant une mémorisation des informatons transmises entre ces deux bus avant leur prise en compte par l'élément destinataire. Dans la première solution les différents bus doivent être proches les uns des autres alors que dans la seconde solution ils peuvent être plus éloignés. La seconde solution est bien adaptée au cas où le nombre de bus à coupler est égal à deux, mais la complexité de sa mise en oeuvre croît rapidement lorsque le nombre de bus à coupler successivement est supérieur à deux, en raison du traitement effectué par chacun des processeurs intervenant dans le couplage, en vue de détecter la nécessité d'une retransmission des informations. La présente invention a pour objet un dispositif hermettant- le couplage de bus pouvant être éloignés les uns des autres, présentant par rapport aux systèmes connus une mise en oeuvre très simple quel que soit le nombre de bus à coupler successivement, et offrant un temps de couplage compatible avec le temps de cycle des processeurs utilisés. Selon l'invention, le dispositif de couplage de bus pour système de traitement de données à bus multiples et asynchrones comporte deux modules raccordés chacun à l'un des bus à coupler, et comportant chacun une partie émission et une partie réception, la partie émission de chacun des modules étant reliée à la partie réception de l'autre par un interbus, la partie émission comportant un premier ensemble d'amplificateurs de charge pour régénérer les informations échangées entre la partie émission et le bus à coupler auquel elle est raccordée, un second ensemble d'amplificateurs de charge pour régénérer les informations échangées entre la partie émission et leinterbus auquel elle est raccordée, un répertoire des adresses des éléments du système de traitement de données aptes à être raccordés à celui des bus à coupler auquel la partie émission n'est pas raccordée, et une logique de commande des premier et second ensembles d'amplificateurs de charge, pour assurer une communication entre le bus à coupler et l'interbus auxquels la partie émission est raccordée, en cas de coîncidence de l'adresse présente sur le bus à coupler auquel la partie émission est raccordée avec l'une des adresses de ce répertoire, et la partie réception comportant un troisième ensemble d'amplificateurs de charge pour régénérer les informations échangées entre la partie réception et lsinterbus auquel elle est raccordée, un quatrième ensemble d'amplificateurs de charge pour régénérer les informations échangées entre la partie réception et le bus à coupler auquel elle est raccordée, un circuit de gestion d'accès au bus à coupler auquel elle est raccordée, et une logique de commande des troisième et quatrième ensembles d'amplificateurs de charge, pour assurer une communication entre le bus à coupler et l'interbus auxquels elle est raccordée, en cas d'autorisation d'accès au bus à coupler auquel elle est raccordée, donnée par le circuit de gestion d'accès à ce bus. Les objets et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins ciannexés dans lesquels: - la figure 1 est un schéma synoptique du dispositif de couplage selon l'invention; - la figure 2 est un schéma détaillé de la partie émission du dispositif de couplage selon l'invention; - la figure 3 est un schéma détaillé de la partie réception du dispositif de couplage selon l'invention. Sur la figure 1 on a représenté un schéma synoptique du dispositif de couplage selon l'invention et de son environnement. Le dispositif de couplage 1 permet de coupler deux bus A et B à la demande de l'un ou de l'autre. A chacun de ces bus est raccordé au moins un processeur (respectivement PA et PB), au moins une mémoire (respectivement MA et MB) et au moins un périphérique (respectivement p A et Les Lesbus A et B seront également appelés par la suite bus généraux, en ce sens qu'ils sont partagés par un ensemble d'éléments (processeurs, mémoires, périphériques), par opposition à des bus locaux tels que a et b qui sont réservés à un seul élément, par exemple les mémoires MA et MB' celles-ci ayant alors un double accès: vers le bus général et vers le bus local.Le dispositif de couplage 1 permet également de coupler les bus A et b à la demande du bus A, et les bus a et B à la demande du bus B. Ces différents bus, processeurs, mémoires et périphériques forment, avec d'autres éléments analogues non représentés sur la figure, un système de traitement de données à bus multiples. Le dispositif de couplage 1 comporte deux modules identiques 1A et 1B raccordés respectivement aux bus A et B. Chaque module comporte une partie émission et une partie réception. La partie émission 1AE du module 1A est reliée à la partie réception 1BR du module 1B par l'intermédiaire d'un bus appelé interbus. La partie émission 1AE, l'interbus 2 et la partie réception 1BR permettent le couplage des bus A et B ou A et b à la demande du bus A. De même la partie émission 1BE du module 1B est reliée à la partie réception 1AR du module 1A par l'intermédiaire d'un bus 3 appelé également interbus. La partie émission 1BEs l'interbus 3 et la partie réception 1AR permettent le couplage des bus A et B ou a et B à la demande du bus B. La partie émission 1AE comporte essentiellement deux ensembles d'amplificateurs de charge 4A et 5A et un répertoire 6A des adresses des éléments adressables du système de traitement de données aptes à être raccordés au bus B ou au bus b. L'amplificateur de charge 4A permet de régénérer les informations (adresses, données, signaux de contrôle) véhiculées par le bus A.Lorsque l'état des signaux de contrôle régénérés par les amplificateurs de charge 4A le permet, l'adresse régénérée par les amplificateurs de charge 4A est comparée aux différentes adresses inscrites dans le répertoire d'adresses de couplage 6A -Si l'adresse véhiculée par le bus A coïncide avec l'une des adresses du répertoire 6As les informations régénérées par les amplificateurs de charge 4A sont transférées à l'amplificateur de charge 5A3 puis de l'amplificateur de charge 5A à la partie réception 1BR du module 1B par l'intermédiaire de l'interbus 2. La partie émission 1BE du module 1B comporte de la même façon deux ensembles d'amplificateurs de charge 4B et 5B et un répertoire 6B des adresses des éléments du système de traitement de données aptes à être raccordés au bus A ou au bus a. La partie réception 1AR du module 1A comporte essentiellement deux ensembles d'amplificateurs de charge 7A et 8A et un circuit 9A de gestion d'accès au bus A. Les amplificateurs de charge 7A permettent de régénérer les informations (adresses, données, signaux de contrôle) véhiculées par l'interbus 3 et provenant de la partie émission 1BE du module 1B Ces informations ne sont transmises aux amplificateurs de charge 8As et par là même aux bus A ou a qui leur sont connectés, que lorsque le circuit de gestion 9A d'accès au bus A le permet. Ce circuit de gestion 9A a pour rôle d'arbitrer les différentes demandes d'accès au bus A, qui lui sont transmises soit par le processeur PA, soit par le dispositif de couplage 1. La partie réception 1BR du module 1B comporte de la même façon deux ensembles d'amplificateurs de charge 7B et 8B et un circuit 9B de gestion d'accès au bus B. Les bus A, B, a et b ont-des longueurs relativement courtes étant donné le nombre restreint de cartes qui peuvent être raccordées sur un bus. Par contre les interbus 2 et 3 peuvent être beaucoup plus longs. On a donc intérêt à choisir des modes de transmission différents sur ces deux types de bus (par exemple TTL sur les bus A et B, et différentiel sur les interbus 2 et 3). A ces deux types de transmission correspondent deux types d'amplificateurs de charge 4As 4BX 8A et 8B d'une part, 5As 5B' 7A et 7B d'autre part). Sur la figure 2 on a représenté un schéma détaillé de la partie émission de l'un quelconque des modules 1A et 1B, la partie émission 1AE à titre d'exemple. Le bus A se décompose en un bus de données 10,4, en un bus d'adresses 11A et en deux bus de contrôle 12 et 120, fonctionnant l'un dans le sens A vers B, l'autre dans le sens B vers A. De même l'interbus 2 se décompose en un bus de données 1029 en un bus d'adresses 112 #2et en deux bus de contrôle 122 et 12'2 fonctionnant l'un dans le sens A vers B ou A vers b, l'autre dans le sens B vers A ou b vers A.Les amplificateurs de charge 4A et 5A (figure 1) se -décomposent alors en amplificateurs de données (respectivement 13A et 132), en amplificateurs d'adresses (respectivement 14A et 142) et en amplificateurs de signaux de contrôle (respectivement 15A et 152 dans le sens A vers B ou A vers b et 162 et 16A dans le sens B vers A ou b vers A). Les signaux de contrôle dans le sens A vers B ou A vers b comportent un signal de sélection de lectureécriture ECRILECAB qui, suivant son niveau, indique si l'adresse véhiculée par le bus A est une adresse d'écriture ou une adresse de lecture, et un signal de validation VALAB qui, suivant son niveau, indique si le temps d'établissement des données et de l'adresse véhiculées par le bus A est, ou non, terminé.Les signaux de contrôle dans le sens B vers A ou b vers A comportent un signal d'acquitement ACQAB qui, suivant son niveau, indique si l'adresse et les données émises par le bus A ont bien été reçues par l'élément destinataire. Suivant l'invention, les bus utilisés dans le système de traitement de données sont du type asynchrone. - Les informations présentes sur le bus A sont alors maintenues tant que le signal d'acquitement ACQAB n'indique pas une prise en compte de ces informations par l'élément destinataire. Ceci évite d'avoir à mémoriser ces informations, dans le dispositif de couplage de bus, avant leur prise en compte par l'élément destinataire. Les amplificateurs de charge 13A, 14A > 15A et 162 ont leurs entrées de données reliées respectivement aux bus 10A, 11A9 12A et 12'2, et leurs sorties reliées respectivement aux entrées de données des amplificateurs de charge 132, 142, 152 et 1ÇA, ces derniers ayant leurs sorties reliées respectivement aux bus 102, 112, 122 et 12,A Tous ces amplificateurs de charge sont par ailleurs munis d'entrées de commande d'ouverture qui reçoivent des signaux fournis par une logique de commande 17.La logique de commande 17 élabore ces différents signaux à partir des signaux de contrôle dans le sens A vers B ou A vers b (disponibles sur le bus 12), et dans le sens B vers A oub vers A (disponibles sur le bus 12'2), et à partir des signaux obtenus à l'issue de la comparaison entre les adresses véhiculées par le bus 11A et la liste des adresses inscrites dans le répertoire 6A (figure l Cette comparaison est réalisée au moyen d'une mémoire 18, dite mémoire de couplage, adressée par l'adresse fournie par l'amplificateur de charge 14A et programmée de la façon suivante. Les différentes adresses possibles de la mémoire 18 correspondent aux adresses des différents éléments adressables du système de traitement de données.A chaque adresse est inscrite une information de couplage (par exemple 1 ou 0) indiquant si l'élément ayant cette adresse est, ou non, apte à être raccordé au bus B ou au bus b. Un élément est apte à être raccordé à un bus soit s'il est directement raccordé à ce bus, soit s'il est directement raccordé à un autre bus lui-même couplé à ce bus par un ou plusieurs dispositifs de couplage suivant l'invention. On désigne par TRAAB l'infor- mation de couplage fournie par la mémoire 18 adressée par l'adresse fournie par l'amplificateur de charge 14A, et validant ou interdisant le transfert d'informations du bus A vers le bus B ou vers le bus b. Suivant une variante de réalisation de l'invention, à chaque adresse de la mémoire 18 est stockée une information validant ou interdisant le transfert non plus vers un seul élément adressable, mais vers un ensemble d'éléments adressables du système de traitement de données, identifiable par une partie d'adresse commune, correspondant à l'adresse en question de la mémoire 18. Cette variante permet de restreindre le volume de la mémoire 18. A chaque information de couplage est associée, dans la mémoire de couplage, une information TYPAB (par exemple 0 ou 1) indiquant le type de couplage réalisé ~ général ou local. Le couplage est dit général ou local suivant qu'on accède à l'élément destinataire par un bus général ou par un bus local. La mémoire de couplage 18 fournit, en plus des informations TRAB et TYPAB, une information de priorité PRIOAB qui indique suivant son niveau si, en cas de demandes simultanées d'utilisation du dispositif de couplage de bus par les bus A et B, le bus A est jugé prioritaire ou non par rapport au bus B. En cas de telles demandes simultanées, il y a en effet un risque de blocage dû au fait que les processeurs sont maîtres des bus et au fait que les bus utilisés sont asynchrones. Le dispositif de couplage de bus ne pouvant alors accéder aux bus, et les processeurs restant donc en attente d'un signal d'acquittement, la situation est en effet bloquée. L'information PRIOAB permet d'éviter ce risque de blocage. Les informations TRAAB, TYPAB et PRIOB sont transmises à la partie réception 1BR du module 1B par l'intermédiaire d'un amplificateur de charge 17' connecté à un bus 18', appelé bus de commande de couplage, lui-même raccordé a l'interbus 2. Ces informations sont appliquées à la logique de commande 17, de même que les signaux ECR/LECAB, VALAB et ACQAB. Suivant une autre variante de réalisation de l'invention, le dispositif de couplage comporte des moyens de mise à jour des répertoires d'adresses de couplage 6A et 6B (figure 1). Cette variante de réalisation est particulièrement intéressante car elle permet de modifier à volonté l'emplacement des différents éléments adressables du système de traitement de données, ce qui, en pratique, confère au système une très grande souplesse dans la répartition des cartes sur les différents bus. Cette mise à jour est réalisée par des opérations d'écriture de la mémoire 18, ayant pour but de modifier les informations validant ou interdisant le couplage vers les éléments considérés, stockées aux adresses correspondantes. Pour éviter une confusion entre une opération d'écriture à une adresse de la mémoire de couplage 18 correspondant à l'adresse de l'un des éléments du système de traitement de données, et une opération d'écriture de cet élément, les adresses d'écriture de la mémoire 18 se distinguent des adresses de lecture par le fait qu'elles occupent une zone particulière de l'espace d'adresses du système de traitement de données, reconnaissable par une combinaison particulière d'éléments binaires (par exemple un certain nombre d'éléments binaires de poids forts à 1).A l'entrée de sélection de lecture-écriture de la mémoire 18 est alors prévu un décodeur 19 d'adresses de lecture et d'adresses d'écriture de la mémoire 18, qui fournit un signal MAJ indiquant, suivant son niveau, si l'on doit ou non procéder à une mise à jour de la mémoire de couplage 18. Le signal MAJ est appliqué à la logique de commande 17. Dans le cadre de cette variante de réalisation, les signaux de contrôle dans le sens B vers A, régénérés par l'amplificateur de charge 16A, sont alors constitués soit par le signal ACQAB régénéré par l'amplificateur de charge 162, lorsque les informations véhiculées par le bus A sont destinées à être transférées vers l'interbus 2s soit par le signal MAJ fourni par le décodeur 19, lorsque les informations véhiculées par le bus A sont destinées à mettre à jour la mémoire de couplage 18.C'est pourquoi une porte 20 effectuant un OU logique entre les signaux ACQAB et MAJ est alors prévue à l'entrée de données de l'amplificateur de charge 16K Les signaux de commande des amplificateurs d'adresse 14A et 142, et des amplificateurs de signaux de contrôle 15S 16A, 152 et 162 sont tels que ces amplificateurs sont toujours ouverts. C'est pourquoi ces signaux n'ont pas été représentés sur la figure 2. Etant donné le caractère bidirectionnel des bus de données, les amplificateurs de données 13A et 132 #2sont en fait constitués chacun de deux amplificateurs fonctionnant l'un dans le sens vers B ou vers b, l'autre dans le sens B vers A ou b vers A. Dans le sens A vers B, les amplificateurs de données 13A et 132 sont commandés par un signal ENA31 élaboré par la logique de commande 17 d'après l'équation logique suivante: ENA3î=ECRAB VALAB TRAAB ACQAB Cette équation signifie que l'amplificateur de données 132 n'est ouvert que lorsque les conditions suivantes sont réalisées simultanément:: - signal MAS indiquant que les informations véhiculées par le bus A ne sont pas destinées à une mise à jour de la mémoire de couplage-; - signal de contrôle ECRILECAB indiquant que l'adresse à émettre vers le bus B ou vers le bus b est une adresse d'écriture; - signal de contrôle VALAB indiquant que le temps d'établissement des informations à émettre vers le bus B ou vers le bus b est terminé, et que par conséquent ces informations peuvent être prises en compte par l'élément destinataire; - signal TRAAB indiquant que l'élément destinataire est apte à être raccordé au bus B ou au bus b; - signal de contrôle ACQAB indiquant que les informations à émettre vers le bus B ou vers le bus b ntont pas encore été prises en compte par l'élément destinataire. Dans le sens B vers A, les amplificateurs de données 13A et 132 sont commandés par un signal ENA32 élaboré par la logique de commande 17 d'après l'équation logique suivante: ENA32 = LECAB ~ VALAB ~ TRAAB - Cette équation signifie que l'amplificateur de données 132 n'est ouvert que lorsque les conditions suivantes sont réalisées simultanément:: - signal MAJ indiquant que les informations véhiculées par le bus A ne sont pas destinées à une mise à jour de la mémoire de couplage; - signal de contrôle ECR/LECAB indiquant que l'adresse à émettre vers le bus B ou vers le bus b est une adresse de lecture; - signal de validation VALAB indiquant que le temps d'établissement des informations à transmettre vers le bus B ou vers le bus b est terminé; - signal TRAAB indiquant que l'élément destinataire est apte à être raccordé au bus B ou au bus b. Sur la figure 3 on a représenté la partie réception de l'un quelconque des modules 1A et 1B, la partie réception 1AR à titre d'exemple. On retrouve sur cette figure les bus de données 10A, d'adresses 11 et de contrôle 12A et 12'A formant le bus général A. On a aussi représenté les bus de données 10a, d'adresses lla et de contrôle 12a et 12'a formant le bus local a. On a également représenté les bus de données 103, d'adresses 113 et de contrôle 123 et 12'3 formant l'interbus 3. Les amplificateurs de charge 7A et 8A (figure 1) se décomposent en amplificateurs de données (respectivement 303, 30A et 30a), en amplificateurs d'adresses (respectivement 313, 31A et 31a), et en amplificateurs de signaux de contrôle (respectivement 32A7 32a et 323 dans le sens A vers B ou a vers B, 32'A, 32'a et 32'3 dans le sens B vers A ou B vers a).Les amplificateurs 30A, 31A, 32A et 32'3 ont leurs entrées de données reliées respectivement aux bus 10A, 11A 12A et 12'3, et leurs sorties reliées respectivement aux entrées des amplificateurs 303, 313, 323 et 32'A, ces derniers ayant leurs sorties reliées respectivement aux bus 10y Ilp 123 et 12,A De même les amplificateurs 30 , 31 , 32 et a a a 32'3 ont leurs entrées de données reliées respectivement aux bus 10a, 11a, 12a et 12'3, et leurs sorties reliées respectivement aux entrées des ampli ficateurs 303, 31 323 et 32'a, ces derniers ayant leurs sorties reliées a respectivement aux bus 10y 11 123 et 121a Tous ces amplificateurs de charge sont par ailleurs munis d'entrées de commande d'ouverture qui reçoivent des signaux fournis par une logique de commande 33. La logique de commande 33 élabore ces signaux à partir des signaux de contrôle contrôlant l'échange d'informations entre les bus A et B ou a et B à la demande de B, à savoir des signaux de contrôle dans le sens B vers A ou B vers a : lECR1LECBA et VALBA (fournis par l'amplificateur de charge 32'3) et des signaux de contrôle dans le sens A vers B: ACQBA (fournis par l'amplificateur de charge 32A) ou dans le sens a vers B: ACQBa (fournis par l'amplificateur 32. La logique de commande 33 élabore également ces signaux à partir de l'information de type de couplage TYPBA élaborée dans la partie émission 1BE et des signaux fournis par le circuit 9A de gestion d'accès au bus A. Le circuit de gestion 9A reçoit pour cela les informations de couplage TRABA et de priorité PRIOBA élaborées dans la partie émission 1BE rattachée au bus B, et un signal DEM indiquant une demande d'accès au bus A par le processeur PA raccordé au bus A (figure l).Les informations 'TRABA > TYPBA et PRIOBA sont reçues sur un bus 34 de commande de couplage, raccordé à l'interbus 3, puis régénérées dans un amplificateur de charge 35. De même le signal DEM est reçu sur un fil 36 du bus A puis régénéré dans un amplificateur de charge 37 dont la sortie est reliée au circuit de gestion 9A Le circuit de gestion 9A fournit un signal MAI indiquant, suivant son niveau, si le bus A est disponible pour un accès par le dispositif de couplage de bus. Les circuits de gestion d'accès aux bus sont bien connus dans la technique.On ne les décrira donc pas de manière plus détaillée. Les amplificateurs 313, 32At 32a, 323, 32'3 > 35 et 37 sont toujours ouverts; c'est pourquoi leurs signaux de commande n'ont pas été représentés sur la figure 3. Compte tenu du caractère bidirectionnel du bus de données, les amplificateurs 30As 30a et 303 se composent chacun de deux amplificateurs fonctionnant l'un dans le sens B vers A ou B vers q l'autre dans le sens A vers B ou a vers B. Dans le sens B vers A, l'amplificateur 30A est commandé par un signal OBD1 élaboré par la logique de commande 33 d'après l'équation logique suivante: OBD1=MAI. VALBA TRA BA#ECRBA#ACQBA TYPBA Cette équation signifie que l'amplificateur 30a n'est ouvert que lorsque les conditions suivantes sont simultanément réalisées:: - signal MAI indiquant que le bus A est disponible pour un accès par le dispositif de couplage de bus; - signal VALBA indiquant que le temps d'établissement des informations transmises par le bus B est terminé; - signal ECRBA indiquant que l'adresse transmise par le bus B est une adresse d'écriture; - signal TRABA indiquant que l'élément destinataire est apte à être raccordé au bus A ou au bus a; - signal ACQBA indiquant que les informations transmises par le bus B n'ont pas encore été prises en compte par l'élément destinataire; - signal TYPBA indiquant qu'il s'agit d'un couplage général. Dans le sens A vers B, l'amplificateur 30A est commandé par un signal OBD2 élaboré par la logique de commande 33 conformément à l'équation logique suivante: OBD2 = MAI . VALSA TRABA . LECBA. TYPBA où MAI, VAL, TRABA, et TYPBA désignent la même chose que précédemment et où LECBA indique que l'adresse à transmettre du bus B au bus A est une adresse de lecture. Dans le sens B vers a, l'amplificateur 30a est commandé par un signal obdl élaboré par la logique de commande 33 d'après l'équation logique suivante: obd1= MAI ~ VALSA. ~ TRABA. ECRBA QBa BATYPBA où MAI, VALBA, TRABA et ECRBA désignent la même chose que précédemment et où TYPBA indique qu'il qu'il s'agit d'un couplage local, eti BA indique qu'il s'agit agit bus couplage local, local, et ACQBa indique que les informations transmises par le bus B n'ont pas encore été prises en compte par l'élément destinataire. Dans le sens a vers B, l'amplificateur 30a est commandé par un signal obd2 élaboré par la logique de commande 33 d'après l'équation logique suivante: obd2 = MAI. VALBA ~ TRABA . LECBA. TYPBA où MAI, VALBA,TRABA, LECBA LECBAet TYPBA désignent la même chose que précédemment. L'amplificateur 303 est commandé dans le sens B vers A ou B vers a par un signal OBdl élaboré par la logique de commande 33 d'après Péquation logique suivante: Obdl =OBD1 + OBdl, et dans le sens A vers B ou a vers B, par un signal OBd2 élaboré par la logique de commande 33 d'après l'équation logique suivante: OBd2 =OBD2 + OBd2, ce qui signifie que l'amplificateur 303 est ouvert dans un sens ou dans l'autre soit lorsque l'amplificateur 30A est ouvert, soit lorsque l'amplificateur 30a est ouvert, dans ce sens. Les amplificateurs 31A et 32'A sont commandés par un signal OBAC élaboré par la logique de commande 33 d'après l'équation logique suivante: OBAC=MAI.VALBA. TRABA TYP BA ou les signaux MAI, VALBA, TRABA et TYPBA désignent la même chose que précédemment. De même les amplificateurs 31a et 32'a sont commandés par un signal obac- élaboré par la logique de commande 33 d'après l'équation logique suivante: obac = MAI. VALBA. TRABA ~ TYPBA où MAI, VALU, TRABA et TYPBÀ désignent la même chose que précédemment. Le système de traitement de données à bus multiples auquel s'applique la présente invention comporte plusieurs dispositifs de couplage de bus analogues à celui qui vient d'être décrit, et permettant de coupler deux à deux les différents bus du système On obtient ainsi un réseau d'unités de traitement de données (on entend par unité de traitement de données l'ensemble des éléments: processeurs, mémoires, périphériques, rattachés à un même bus). La structure de ce réseau (boucle, étoile, arbre, etc...) dépend du choix de l'emplacement des différents disco sitifs de couplage de bus. La programmation des mémoires de couplage est bien entendu dépendante de la structure de ce réseau. Le filtrage d'adresse effectué par les mémoires de couplage permet de trouver directement dans ce réseau un itinéraire conduisant à l'élément destinataire recherché. Il permet donc de réaliser de façon simple le couplage désiré, quel que soit le nombre de bus à coupler successivement. REVENDICATIONS 1. Dispositif (1) de couplage de bus (A, B) pour système de traitement de données à bus multiples et asynchrones, caractérisé en ce qu'il comporte deux modules (1A' 1B) raccordés chacun à l'un des bus à coupler (A, B), et comportant chacun une partie émission (1AEs 1BE) et une partie réception (1AR, IBR), la partie émission de chacun des modules étant reliée à la partie réception de l'autre par un interbus (2, 3), la partie émission (1AE, 1BE) comportant un premier ensemble (4A, 4B) 4B) d'ampli- ficateurs de charge pour régénérer les informations échangées entre la partie émission et le bus à coupler (A, B) auquel elle est raccordée, un second ensemble (5A, 5B) d'amplificateurs de charge pour régénérer les informations échangées entre la partie émission et l'interbus (2, 3) auquel elle est raccordée, un répertoire (6A, 6# des adresses des éléments du système de traitement de données aptes à être raccordés à celui des bus à coupler (A, B) auquel la partie émission n'est pas raccordée, et une logique de commande (17) des premier et second ensembles d'amplificateurs de charge (4AS 4B > 5A > 5B), pour assurer une communication entre le bus à coupler et l'interbus auxquels la partie émission est raccordée, en cas de coïncidence de l'adresse présente sur le bus à coupler auquel la partie émission est raccordée avec l'une des adresses de ce répertoire, et la partie réception (1AR, 1BR) comportant un troisième ensemble (7As 7B) d'amplificateurs de charge pour régénérer les informations échangées entre la partie réception et l'interbus (2, 3) auquel elle est raccordée, un quatrième ensemble (8A, 8B) 8B) d'ampli ficateurs de charge pour régénérer les informations échangées entre la partie réception et le bus à coupler (A, B) auquel elle est raccordée, un circuit (9As 9B) de gestion d'accès au bus à coupler (A, B) auquel elle est raccordée, et une logique de commande (33) des troisième (7As 7B) et quatrième (8A, 8B) ensembles d'amplificateurs de charge, pour assurer une cornynunication entre le bus à coupler (A, B) et l'inter bus (2, 3) auxquels elle est raccordée, en cas d'autorisation d'accès au bus à coupler (A, B) auquel elle est raccordée, donnée par le circuit (9A 9B) de gestion d'accès à ce bus. 2. Dispositif selon la revendication 1, caractérisé en ce que le répertoire d'adresses (6As 6B) est réalisé au moyen d'une mémoire (18) dite mémoire de couplage, adressée par l'adresse présente sur celui des bus à coupler (A, B) qui est raccordé à la partie émission 1BE) contenant ce répertoire, et programmée de manière qu'aux différentes adresses de la mémoire de couplage, correspondant aux adresses des différents éléments adressables du système de traitement de données, soit inscrite une information de couplage (TRAAB, TRABA) indiquant si l'élément adressable considéré est, ou non, apte à être raccordé à celui des bus à coupler (A, B) auquel n'est pas raccordée la partie émission contenant cette mémoire de couplage. 3. Dispositif selon la revendication 27 caractérisé en ce que les différentes adresses de la mémoire de couplage correspondent à des groupes d'éléments adressables du système de traitement de données. 4. Dispositif selon l'une des revendications 2 et 3, dans lequel certains éléments adressables du système de traitement de données sont raccordés à la fois à un bus général et à un bus local, caractérisé en ce- qu'à chaque information de couplage indiquant l'aptitude au raccordement d'un élément adressable du système de traitement de données est associée une information de type de couplage (TYPAB > TYPBA) indiquant si cet élément est accessible par un bus général ou par un bus local, et en ce qu'il est prévu dans la partie réception (lARS 1BR) un cinquième ensemble d'amplificateurs de charge pour régénérer les informations échangées entre la partie réception et le bus local à laquelle elle est raccordées la sélection entre le quatrième et le cinquième ensembles d'amplificateurs de charge pour régénérer les informations échangées entre la partie réception et les bus général et local auxquels elle est raccordée étant assurée par l'information de type de couplage. 5. Dispositif selon l'une des revendications 5 3, et 4, caractérisé en ce qu'à chaque information de couplage indiquant l'aptitude au raccordé dement d'un élément adressable du système de traitement de données est associée une information de priorité (PRIOAB > PRIOBA) indiquant une priorité, ou une non priorité, d'accès à un premier bus à coupler (A, B) par un second (B, A), en cas de demandes simultanées d'accès au second (B, A) par le premier (A, B), l'information de priorité étant prise en compte par le circuit (9As 9B) de gestion d'accès au bus à coupler. 6. Dispositif selon l'une des revendications 2, 3, 4, et 5, caractérisé en ce que la mémoire de couplage (18) peut être mise à jour, et en ce qu'il est alors prévu dans la partie émission un décodeur (15) d'opération d'écriture de la mémoire de couplage (18).