Brevet FR2536611A1 — publié le 19840525

La présente invention concerne la transmission de données en mode asynchrone, et elle porte plus particulièrement sur un procédé et un circuit pour-réaliser une transmission de données binaires en mode asyn- chrone, sans utiliser une séquence de bit de départ. La transmission de données par une voie de transmission peut s'effectuer d'une manière asynchrone ou d'une manière synchrone Dans la manière asynchrone, les bits de données contenus dans un bloc de données (caractère, trame, etc) sont transmis en une séquence temporelle stricte, mais les blocs de données eux-mêmes ne sont pas transmis en une séquence temporelle stricte Du fait que les blocs de données ne sont pas transmis en une séquence temporelle stricte, des bits de départ et d'arrêt sont nécessaires pour permettre au terminal récepteur de se resynchroniser sur les blocs individuels des données qui arrivent Ainsi, un inconvénient de l'utilisation d'une transmission de données asynchrone consiste en ce qu'elle utilise une capacité supplémentaire de la voie de transmission pour les bits de départ et d'arrêt qui doivent être transmis conjointe- ment à un bloc de données. On décrit ici un procédé et un dispositif pour transmettre des données binaires de façon asynchrone sur une paire de communication, en utilisant une séquence de départ qui comprend une transition depuis une tension différentielle de repos, une tension intermédiaire entre les niveaux de tension représentant les signaux de données binaires sur la paire, vers une tension différentielle correspondant au premier bit de la transmission de données binaires L'utilisation de cette transition de tension différentielle en tant que séquence de départ d'une transmission de données permet au côté émetteur de signaler au côté récepteur le départ d'une transmission de données, sans utiliser de la capacité de transmission de la voie, qui représente un certain coût A l'emplacement du récepteur, cette transition de tension différentielle depuis la ten- sion d'état de repos vers la tension binaire logique O ou 1 est utilisée pour resynchroniser le récepteur sur la transmission de données entrante. Du fait que chaque transmission de données a une longueur de bloc prédé- terminée, on détermine la fin d'une transmission de données en comptant le nombre de bits de données reçus. Dans le mode de réalisation préféré de l'invention, on décrit un procédé et un dispositif pour transmettre des données binaires de manière asynchrone en un mode bidirectionnel à l'alternat, sur une voie ou une paire de transmission de données bifilaire Dans le mode de réali- sation préféré, on génère la tension différentielle présente sur la paire pendant l'état de repos en polarisant des résistances placées dans le récepteur Pendant la transition de tension différentielle, la tension sur la paire est obtenue à partir de sources de courant de l'émetteur qui attaquent la paire Après la transition, les tensions différentielles présentes sur la paire sont obtenues à partir de sources de tension situées dans l'émetteur L'utilisation de sources de courant pour atta- quer la voie pendant les transitions de tension différentielle limite la circulation de courant dans la voie, ce qui procure une protection inhé- rente contre les courts-circuits et réduit la diaphonie vers d'autres voies Les impédances de terminaison faibles de la voie au niveau de l'émetteur comme du récepteur assurent l'immunité au bruit pendant les états de repos et de transition L'utilisation de sources de tension pour attaquer la voie pendant l'état de transmission de données stable procure une bonne immunité au bruit. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 montre l'invention incorporée dans un système de communication; La figure 2 montre les détails du circuit émetteur; La figure 3 montre les détails du circuit récepteur La figure 4 montre un signal de tension caractéristique sur la voie de communication; et La figure 5 montre le diagramme d'états de fonctionnement du système représenté sur la figure 1. La figure 1 montre un mode de réalisation préféré de la présen- te invention, incorporé dans une station ou un terminal 102 qui est connecté à une station de commande commune 100 par une paire bifilaire de transmission de données, 101 Des circuits similaires sont établis à la station de commande commune 100 pour permettre l'établissement de communications compatibles de transmission de données asynchrones en mode bidirectionnel à l'alternat, avec le terminal 102 En considérant conjointement les figures 1, 4 et 5, on donnera une description générale de la séquence de communication de données entre la station de commande commune 100 et le terminal 102. La station de commande commune 100 émet périodiquement une trame de données de commande 402 et attend une réponse immédiate consis- tant en une trame de données d'état 404 provenant du terminal 1020 Ensuite, aucune communication n'a lieu jusqu'à ce que la station de com- mande commune 100 interroge à nouveau le terminal 102 Ainsi, les com- munications entre la station de commande commune 100 et le terminal 102 ont lieu en mode bidirectionnel à l'alternat sur la paire de transmission de données 101. Le signal VT-VR de la figure 4 représente la tension différen- tielle entre les conducteurs de pointe T et de sonnerie R de la paire de transmission de données 101 En supposant pour le moment l'existence d'un état de repos (Q) 401, dans lequel aucune communication de données n'existe sur la paire de transmission de données 101, la tension VT-VR est d'environ zéro volt, et il ne circule pratiquement aucun courant dans la paire de transmission de données 101 Pendant l'état de repos 401, le terminal 102 est dans le mode RECHERCHE 501, ce qui fait qu'il recherche continuellement la trame de données de commande entrante suivante sur la paire de transmission de données 101 Lorsque la station de commande commune 100 transmet des données, par exemple une trame de commande 402, la tension VT-VR commute vers les tensions associées aux données binai- res Le terminal 102 détecte la transition initiale de la tension VT-VR et il passe au mode de réception RCP A l'achèvement de la transmission de la trame de commande 402, la tension VT-VR retourne à zéro pendant l'état de repos 403 et le terminal 102 passe dans son mode de retourne- ment de ligne, RET Au bout d'une durée prédéterminée, le terminal 102 passe au mode d'émission, EMS, pour émettre une trame d'état 404 qui est reçue par la station de commande commune 100 Après l'émission de la trame d'état 404, le terminal 102 passe au mode ATTENTE, 405 Le mode ATTENTE est une durée pendant laquelle le récepteur 103 est invalidé, pour minimiser l'exposition au bruit, et aucune réception de données ne peut donc avoir lieu à ce moment Après une durée prédéterminée dans le mode ATTENTE, le terminal 102 passe à nouveau au mode RECHERCHE. On décrira le fonctionnement particulier du terminal 102 en se référant conjointement aux figures 1, 4 et 5 En supposant qu'il n'y a pas de données en cours de transmission sur la paire de transmission de données 101, c'est-à-dire que le système est dans l'état de repos, la tension VTVR est approximativement au niveau de zéro volt, 401, et le terminal 102 est dans le mode RECHERCHE Le contrôleur 126 de la station de commande commune 100 génère une trame de commande consistant en un nombre prédéterminé de bits de données de commande, sur le conducteur 124, et ces données sont émises par l'émetteur 121 sur la paire de transmission de données 101 Lorsque l'émission de données commence à la station de commande commune 100, la tension différentielle VT-VR passe à un niveau positif 408, représentant un 1 logique, ou à un niveau négatif 409, représentant un O logique, pour le premier bit de la trame de comman- de-402 En supposant que le premier bit de données soit un niveau 1, 408, le récepteur 103 détecte la transition de la tension VT-VR d'environ O volt à une valeur supérieure à + 1,2 volt Ainsi, ce premier bit de données fait également fonction de bit de départ pour la trame de com- mande 402 Pendant la réception du premier bit de données, un signal de bit de données valide BDV est généré et fait passer le terminal 102 au mode RCP, 502, à partir du mode RECHERCHE, 501, comme l'indique le dia- gramme d'états de la figure 5 Comme le montre la figure 1, le signal BDV est généré par la porte 105 lorsque le récepteur 103 détecte sur la paire de transmission de données 101 une impulsion reçue positive (IRP), c'està-dire un bit de données à l'état logique 1, ou une impulsion reçue négative (IRN), c'est-à-dire un bit de données à l'état logique 0. Du fait que les données reçues ne peuvent être qu'un O logique ou un 1 logique, le signal BDV demeure fondamentalement à un niveau logique 1 constant pendant la transmission de la trame de commande 402. Pour distinguer entre le bruit et les données, le signal BDV est échantillonné à une cadence six fois supérieure à la cadence de données de 40 kbit/s Lorsque trois échantillons consécutifs indiquent que des données sont toujours présentes, un circuit de retard 106 est déclenché et émet un signal de validation d'horloge VALH, une demi- période de bit plus tard, vers l'horloge à 40 k Hz, 108, et le contrô- leur d'état 107 C'est ce signal de validation d'horloge VALH qui fait réellement commuter le contrôleur d'état 107 du mode RECHERCHE, 501, vers le mode RCP, 502 La sortie 123 de l'horloge à 40 k Hz, 108, applique un signal d'horloge au circuit de caractère de contrôle de redondance cyclique (CCRC) 110, au registre de données 109 et au contrôleur d'état 107. Le contrôleur d'état 107 est fondamentalement un circuit compteur et décodeur qui génère 54 états discrets entre la réception de trames de commande consécutives 402-et 407 Les 54 états discrets sont répartis entre les modes de fonctionnement du terminal 102, comprenant les modes suivants: réception (RCP), retournement (RET), émission (EMS), ATTENTE, et RECHERCHE Pendant le mode RCP, 502, les états Ci-C 24 apparaissent à la cadence d'horloge de bit ( 40 k Hz), simultanément aux bits de données reçues B 1-B 24 de la trame de commande 402 Pendant le mode de retournement RET, 503, les états C 25-C 27 apparaissent également à la cadence d'horloge de bit ( 40 k Hz) Pendant ce mode de retournement 503, il n'y a pas de données sur la paire de transmission de données 101, et ceci correspond à l'intervalle 403 Pendant le mode d'émission du terminal, EMS, 504, les états C 28-C 51 apparaissent simultanément aux bits B 1-B 24 de la trame d'état 404 L'état ATTENTE, 505, comprend les états C 52-C 53 qui sont comptés par le contrôleur 107-à une cadence d'horloge plus lente, de 200 Hz, obtenue à partir de l'horloge 127. L'état C 54 correspond au mode RECHERCHE, 501, pendant lequel le récep- teur 103 est validé par le signal VALR, pour chercher à nouveau des données reçues sur la paire de transmission de données 101 Le contrô- leur d'état 107 peut être réalisé d'une manière bien connue en utilisant des puces de circuit intégré de type classique. Comme on l'a indiqué, le signal BDV est un 1 logique pendant la réception des bits B 1-B 24 de la trame de commande 402 Le contrôleur d'état 107 effectue deux contrôles périodiques pendant les bits de données B 14 et B 16, pour vérifier que des données sont toujours reçues au cours de la trame de commande 402 Ces contrôles sont effectués par la porte 112 qui combine par une fonction ET le signal BDV (le signal BDV inversé par l'inverseur 111) et un signal C 14/C 16 qui devient un 1 logique pendant les états C 14 (B 14) et C 16 (B 16) du contrôleur d'état 107 S'il n'y a plus de données sur la paire de transmission de commande -101 pendant l'un ou l'autre des états C 14, C 16, le signal BDV est un O logique, le signal BDV est un 1 logique, et la porte ET 112 émet un signal FF à l'état logique 1 vers la porte OU 113, laquelle émet un signal RESTAURATION vers le contrôleur d'état 107 Comme le montre la figure 5, lorsque le contrôleur d'état 107 reçoit un signal RESTAURA- TION à l'état logique 1, il retourne du mode RCP vers le mode RECHERCHE, ce qui signifie que les données reçues ne constituent pas une trame de données de commande. Il faut noter que la porte 112 contrôle la présence de données sur la paire de transmission de commande 101, mais n'effectue pas un contr 8 le de la présence d'erreurs dans les données Le contr 8 le de la présence d'erreurs dans la trame de commande 402 est accompli d'une manière classique en utilisant le caractère de contr 8 le de redon- dance cyclique (CCRC), formé par le dernier groupe de bits de la trame de commande 402, émis par la station de commande commune 100 Au termi- nal 102, le circuit de CCRC, 110, reçoit le code de CCRC émis et il le compare avec le code de CCRC qui est généré à partir des données reçues, pour déterminer l'existence d'une erreur dans les données Si'une trame de commande 402 est reçue de façon erronée, le conducteur de données valides DV est à l'état logique 0, ce qui interdit à la porte 114 d'émettre un signal de réception de données valides RDV L'inverseur 115 produit un signal RDV qui efface les données présentes dans le registre de données 109, par l'intermédiaire d'une borne EFF, lorsque le circuit de CCRC détecte une erreur de données Le terminal 102 signale à la sta- tion de commande commune 100 l'existence de l'erreur dans la trame de commande 402, en utilisant la trame d'état 404, ce qui entraine la réémission de la trame de commande 402 par la station de commande cen- trale 100. Pendant la réception de données, le contrôleur d'état 107 compte les bits de la trame de commande 402 et le registre de données 109 charge chaque bit des données reçues, à partir du conducteur IRN du récepteur 103 Du fait que l'horloge à 40 k Hz, 108, attaque à la fois le registre de données 109 et le contrôleur d'état 107, un synchronisme existe entre les bits de données reçues (B 1-B 24) et les états de compta- 25366 11 t ge (C 1-C 24) du contrôleur d'état 107 Le contrôleur d'état 107 émet un signal d'horloge série HORSER, consistant en 16 impulsions qui coinci- dent avec les 16 bits de données dans la -trame de commande 402 Des cir- cuits logiques, non représentés, appartenant au terminal 102 utilisent le signal HORSER pour faire progresser dans divers circuits de mémoire et de commande des bits de données provenant du conducteur SORTIE DONNEES Ces circuits n'agissent pas sur ces bits de données jusqu'à ce que la porte 114 émette un signal de réception de données valides RDV, au compte de 24, ce qui signifie que la trame de commande 402 a été reçue avec des données exemptes d'erreur. A l'achèvement de la réception de la trame de commande 402, à l'état de compteur C 25, le contrôleur d'état 107 passe au mode de retournement (RET) pendant une durée approximativement égale à trois périodes de bit A l'état de compteur C 27, la porte 116 contr 8 le la condition de repos de la paire de transmission de données 101 La porte 116 effectue également pour le contrôleur de données 107 un autre con- trôle pour déterminer si les données reçues précédemment étaient en fait une trame de commande Si la paire de transmission de données 101 est maintenant dans l'état de repos 403, comme ce devrait être le cas après la réception de la trame de commande 402, le signal BDV est un 1 logi- que, à cause de l'inverseur 111, et la porte 116 émet un signal de trame valide TV Le signal de trame valide TV indique que le terminal 102 a reçu la trame de commande 402 ayant la longueur correcte. On notera que dans le cas o des données sont toujours présen- tes sur la paire de transmission de données 101 à l'état de compteur C 27, la transmission de données reçue n'était pas une trame de commande valide 402 Par conséquent, le signal BDV est un O logique et la porte 116 produit un signal TV qui est un O logique, tandis que l'inverseur 117 émet un 1 logique, ce qui fait apparaître un signal RESTAURATION en sortie de la porte OU 113 Comme le montre la figure 5, le signal TV à l'état logique O produit une restauration 506 du contrôleur d'état 107 au mode RECHERCHE. En supposant qu'une trame de commande 402 valide soit reçue, le signal TV est un 1 logique, et le terminal 102 passe au mode d'émis- sion EMS 504 lorsque le compteur atteint l'état C 28 Pendant le mode EMS, le terminal 102 émet des données vers la station de commande commune 100 selon un format de trame d'état 404 Comme le montre la figure 4, la trame d'état 404, comme la trame de commande 402, est une trame de 24 bits Dans le mode EMS, le contrôleur d'état 107 émet un signal de vali- dation d'émission VALE à l'état logique 1 Le signal VALE valide l'émission d'une trame d'état à émettre à partir du terminal 102. Comme on le décrira en détail à un paragraphe ultérieur, l'émetteur 104 émet un signal de tension d'état binaire sur la paire de transmission de données 101 Comme le montre la figure 1, les données à émettre dans la trame d'état 404 sont reçues par un conducteur ENTREE DONNEES, à partir d'une autre partie du terminal 102 Un signal à l'état logique 1 sur le conducteur ENTREE DONNEES produit un signal VT-VR positif, comme il est indiqué en 410 sur la figure 4, tandis qu'un état logique O produit un signal VT-VR négatif, 411. Le récepteur 122 de la station de commande commune 100 reçoit des données par la paire de transmission de commande 101 et il émet les données sur le conducteur 125, vers le contrôleur 126 Le fonctionnement du récepteur 122 est le même que celui du récepteur 103 qui sera décrit en détail dans un paragraphe ultérieur La station de commande commune 100 comprend des circuits, non représentés, qui permettent le fonctionne- ment en mode bidirectionnel à l'alternat sur la paire de transmission de données 101 D'une manière bien connue, similaire à celle décrite pour le terminal 102, la station de commande commune 100 est conçue de façon à émettre périodiquement la trame de commande 402 vers le terminal 102 et à recevoir périodiquement la trame d'état 404 à partir du terminal 102, environ toutes les 25 ms dans la séquence temporelle qui est indiquée sur la figure 4. Pendant le mode EMS du terminal 102, le contrôleur d'état 107 autorise l'émission des données provenant du conducteur ENTREE DONNEES, par l'émetteur 104, à une cadence de 40 kbit/s Lorsque le contrôleur d'état 107 atteint le compte C 51, les 24 bits de données de la trame d'état 404 ont tous été émis, et l'émetteur 104 est invalidé lorsque le signal VALE devient un O logique Le contrôleur d'état 107 passe au mode ATTENTE 505 au compte C 52. Pendant le mode ATTENTE, ce qui correspond à la période 405, le contr 8 leur d'état 107 ne compte plus à la cadence de 40 k Hz du compteur 108, mais est commuté de façon à compter à la cadence de 200 Hz de l'horloge 127 Ainsi, le mode ATTENTE constitué par les états de compteur C 52 et C 53 a une durée d'environ 10 ms, pendant laquelle les signaux VALR et VALE sont tous deux à l'état logique 0, ce qui fait que l'émetteur 104 et le récepteur 103 sont invalidés On notera que du fait que des trames de commande 402 ne sont émises que toutes les 25 ms, le récepteur 103 n'est pas validé immédiatement après la fin du mode EMS. Le fait de maintenir le récepteur 103 invalidé pendant le mode ATTENTE empêche des départs erronés pendant cette période de 10 ms et améliore donc l'immunité au bruit du système. Au compte C 54, le contrôleur d'état 107 est restauré au mode RECHERCHE 501 et le récepteur 103 est validé lorsque le signal VALR est placé à l'état logique 1 Dans le mode RECHERCHE, ce qui correspond à la période 406, le récepteur 103 est prêt à recevoir la trame de données de commande suivante 407. Les paragraphes qui suivent décrivent le fonctionnement détaillé des émetteurs identiques 104 et 121 et des récepteurs identi- ques 103 et 122 Conformément à l'invention, des transmissions de données telles que la trame de commande 402 et la trame d'état 404 ont lieu sans qu'il soit nécessaire d'employer des séquences de bit de départ ou de bit d'arrêt On décrira le procédé et le dispositif pour la mise en oeuvre de l'invention en se référant conjointement aux figures 1, 2 et 3. La station de commande commune 100 et le terminal 102 compor- tent des résistances de terminaison de ligne respectives, 119 et 120, destinées à assurer l'adaptation d'impédance avec la paire bifilaire de transmission de données 101 Le récepteur 103 et l'émetteur 104 sont connectés en parallèle sur la paire de transmission de données 101 De façon similaire, la station de commande commune 100 comprend un émetteur 121 et un récepteur 122 connectés en parallèle sur la paire de transmis- sion de données 101 Pendant le temps de repos, lorsqu'il n'y a pas de transmission de données binaires, la tension VT-VR entre les conducteurs de pointe T et de sonnerie R sur la paire de transmission de données 101 est établie par des réseaux de résistances d'entrée des récepteurs 103 et 122 Cette tension de repos est approximativement à mi-chemin entre les tensions qui représentent un bit de données à l'état logique O et un bit de données à l'état logique 1 sur la paire de transmission de données 101 Comme il est indiqué en 400 sur la figure 4, une tension VT-VR supérieure à environ + 1,2 volt représente un 1 logique, tandis qu'une tension inférieure à environ -1,2 volt représente un O logique. La tension de repos est la plage de VT-VR comprise entre -0,5 et + 0,5 volt Un état indéterminé existe de + 0,5 à + 1,2 volt et de -0,5 à -1,2 volt. On examinera en détail le circuit de l'émetteur 104 en se référant à la figure 2 Le circuit de l'émetteur 122 est identique à celui de l'émetteur 104 Comme on l'a indiqué précédemment, le conduc- teur de validation d'émission VALE est à l'état logique O sauf pendant l'état d'émission Avec le conducteur VALE à l'état logique 0, le cir- cuit de commande d'émetteur 201 n'est pas validé et, par conséquent, ni le conducteur Tl, ni le conducteur Rl n'est à l'état logique 1 Le cir- cuit de commande d'émetteur 201 est formé par des portes ET 218, 219 et par un inverseur 220 Lorsque le conducteur VALE est à l'état logique 0, les deux portes ET 218 et 219 émettent un O logique Lorsque le conduc- teur VALE est à l'état logique 1, un 1 et un O logiques sur le conduc- teur ENTREE DONNEES produisent respectivement un 1 et un O logiques sur le conducteur Tl et un O et un 1 logiques sur le conducteur TO Ainsi, lorsque le circuit de commande d'émetteur 201 est validé, un signal d'entrée à l'état logique 1 sur le conducteur ENTREE DONNEES valide des sources de courant 202 et 203 pratiquement identiques, tandis qu'il invalide des sources de courant 204 et 205, pratiquement identiques De façon similaire, un signal d'entrée à l'état logique O sur le conducteur ENTREE DONNEES invalide les sources de courant 202 et 203 et il valide les sources de courant 204 et 205. Pendant une période de repos, le conducteur VALE est à l'état logique O et le circuit de commande d'émetteur 201 est invalidé, ce qui fait que les sources de courant 202-205 sont invalidées Dans ces condi- tions, des diodes 206-217 empêchent l'alimentation + 2,4 volts de fournir ou d'absorber un courant allant vers les conducteurs de pointe T ou de sonnerie R de la paire de transmission de données 101, ou venant de ces conducteurs Pendant la période de repos, les émetteurs 104 et 121 sont il fondamentalement déconnectés de la paire de transmission de données 101 et la tension continue sur cette dernière est donc déterminée par les résistances dans les récepteurs 103 et 122. En considérant la figure 3, on note que du fait que les compa- rateurs de tension 301 et 302 ont une impédance d'entrée élevée, la tension sur les conducteurs T et R est déterminée par les sources de 2,4 et 2,3 volts et par les résistances de-terminaison 119 et 120 sur la figure 1 La tension différentielle VT-VR est inférieure à + 0,1 volt, ce qui est largement compris dans la plage de tension de repos (+ 0,5 à -0,5) qui est représentée sur la figure 4 e Avec la tension de repos sur les conducteurs T et R, les sorties des récepteurs 301 et 302 de la figure 3 sont toutes deux à l'état logique 0. En retournant à la figure 2, on note que pendant un mode d'émission EMS, le conducteur VALE est à l'état logique-l, ce qui valide le circuit de commande d'émetteur 201 Avec le circuit de commande d'émetteur 201 validé, un O logique sur le conducteur ENTREE DONNEES produit un signal à l'état logique O sur le conducteur TI et un signal à l'état logique 1 sur le conducteur Ri Dans cette condition, les sources de courant 202, 203 sont invalidées et les sources de courant 204 et 205 sont validées Ceci a pour effet de faire circuler un courant de boucle d'environ 22 milliampères (m A) dans le conducteur de sonnerie R et la station de commande commune 100, ce courant retournant par -le conducteur de pointe T De façon similaire, si on suppose qu'un bit de données à l'état logique 1 existe sur le conducteur ENTREE DONNEES, le conducteur Tl est à l'état logique 1 et le conducteur Ri est à l'état logique 0, ce qui fait que les sources de courant 202, 203 sont vali- dées, tandis que les sources de courant 204, 205 sont invalidées Dans ce cas, les sources de courant 202 et 203 font circuler un courant de boucle d'environ 22 m A Ce courant de boucle circule dans la diode 206 vers le conducteur T, les résistances 119 et 120, les récepteurs 103 et 122, le conducteur R et la diode 207, vers la source de courant 203 Du fait que RI est à l'état logique 0, la source de courant 205 est hors fonction et aucun courant ne circule dans la diode 213. On décrira le fonctionnement du circuit du récepteur 103, en - se référant à la figure 3 Comme indiqué précédemment, le récepteur 122 25366 f 11 comprend des comparateurs de tension 301 et 302 connectés en parallèle de façon inverse à la paire de transmission de données 101, par l'intermé- diaire de résistances 303-310 On notera que le fonctionnement du récepteur 122 est identique à celui du récepteur 103 et ne sera pas décrit davantage. Bien que dans le mode de réalisation préféré, la fin d'une transmission de données ou de la trame de commande 402 soit déterminée par des bits contenant des données, il est évident qu'en utilisant le circuit décrit, le récepteur 103 pourrait également déterminer la fin d'une transmission de données par la détection de la transition de la tension VT-VR vers l'état de repos à partir des tensions d'état binaire. Il apparaîtra de façon évidente à l'homme de l'art que le mode de réalisation préféré représenté sur les figures 1, 2 et 3 peut être- mis en oeuvre en utilisant des circuits logiques discrets, des circuits à haut niveau d'intégration ou des circuits à microprocesseur bien connus Bien que le mode de réalisation préféré soit décrit dans le cadre d'un système de transmission de données en mode bidirectionnel à l'alternat, son application à un système de transmission de données en mode bidirectionnel simultané, ou duplex, ne présente aucune difficulté. Ainsi, ce qu'on a décrit ne constitue qu'un exemple de l'application des principes de l'invention L'homme de l'art peut mettre en oeuvre d'autres procédés et d'autres circuits sans sortir du cadre de l'inven- tion. REVENDICATIONS 1 Système de transmission de données binaires de type asyn- chrone destiné à la transmission de caractères de données de longueur fixe sur une paire de fils, caractérisé en ce qu'une tension de repos est établie pendant des intervalles entre caractères, et cette tension est intermédiaire entre des niveaux désignés pour la représentation d'un état logique 1 et d'un état logique O des données binaires, une transi- tion d'une telle tension de repos vers l'un ou l'autre des niveaux désignés comme étant un état logique 1 ou un état logique O marque le début d'un caractère de données,-et un comptage s'étendant sur la lon- gueur fixe d'un caractère marque la fin d'un caractère de données. 2 Système de transmission de données de type asynchrone selon la revendication 1, caractérisé en ce que des premier et second amplifi- cateurs ( 301, 302), ayant chacun des points d'entrée inverseur et non inverseur, détectent des écarts par rapport à une telle tension de repos, et l'un des conducteurs de la paire de fils est connecté à la borne d'entrée inverseuse du premier amplificateur et à là borne d'entrée non inverseuse du seond amplificateur, tandis que l'autre con- ducteur de la paire de fils est connecté à la borne d'entrée non inver- seuse du premier amplificateur et à la borne d'entrée inverseuse du second amplificateur. 3 Système de transmission de données de type asynchrone selon la revendication 1, caractérisé en ce que la circulation d'un premier courant de boucle dans un premier sens sur la paire de fils, à partir d'une première source de courant ( 202, 203),produit une tension diffé- rentielle représentant un signal de données binaires à l'état logique 0, et la circulation d'un second courant de boucle dans un second sens sur la paire de fils à partir d'une seconde source de courant ( 204, 205) produit une tension différentielle représentant un signal de données binaires à l'état logique 1.