Brevet FR2541494A1 — publié le 19840824

La présente invention concerne un dispositif de mémoire à semiconducteurs, et notamment une mémoire morte programmable (désignée ci-après sous le terme de mémoire PROM) qui est constituée par des transistors bipolaires. Afin d'accroître la vitesse de l'opération de lecture, il a déjà été décrit 7 dans la demande de brevet japonais publiée I-' 48944/1976 (publication le 27 Avril 1976), une mémoire PROM bipolaire qui est cons- tituée par des transistors bipolaires et qui est équipée de circuits de sélection de lignes et de colonnes cons- titué par des circuits logiques à émetteurs couplés (dé- signés ci-après sous le terme de circuifsi ZCL) et de cir- cuits de sélection dé lignes et de colonnes constitués par des circuits logiques transistor-transistor (désignés ci- après sous le terme de circuits TTL) Conformément à cet- te mémoire bipolaire PROM, lorsque l'opération de lectu- re doit être effectuée, les éléments de mémoire désirés sont sélectionnés parmi une pluralité d 'éléments de mé- moire par les circuits de sélection de lignes et de co- lonnesconstitués par des circuits ECL Lorsque l'opéra- tion d'enregistrement doit être réalisée, les éléments de mémoire désirés sont sélectionnés parmi la pluralité des éléments de mémoire par les circuits de sélection de lignes et de colonnes,constitués par des circuits TTL. Lors de l'opération de lecture, les éléments de mémoire désirés sont sélectionnés par les circuits de sélection de lignes et de colonnesconstitués par les circuits ECL. C'est pourquoi l'opération de lecture peut être effec- tuée à des vitesses élevées. Cependant, la mémoire PROM bipolaire men- tionnée ci-dessus requiert deux ensembles de circuits de sélection de lignes et de colonnes et par conséquent requiert un nombre accru d'éléments servant à consti- tuer de tels circuits C'est pourquoi la mémoire PROM bipolaire tend à devenir encombrante et requiert des quan- tités importantes d'énergie électrique. Lorsqu'il faut construire une mémoire PROM, bipolaire possédant une capacité importante de mémorisa- tion, en particulier le nombre des lignes 'et des colon- nes augmente dans le réseau de mémoire C'est pourquoi, la construction de deux ensembles de circuits de sélec- tion de lignes et de colonnes rend difficile de réaliser le dispositif de meoire. Le but de la présente invention est de four- nir un dispositif de mémoire à semiconducteurs, qui pos- sède un circuit d'une constitution simplifiée et qui peut réaliser l'opération de lecture à des vitesses élevées. Un autre but de la présente invention est de fournir un dispositif de mémoire à semiconducteurs possédant un circuit d'une constitution simplifiée, sans accroissement du nombre des bornes extérieures, et qui réalise un fonctionnement à grande vitesse. Un autre but de la présente invention est de fournir un dispositif de mémoire à semiconducteur qui est apte à réalisé l'opération de lecture des vites- ses élevées et qui présente une dissipation d'énergie réduite. Ce problème est résolu conformément à l'in- vention à l'aide d'un dispositif de mémoire à semiconduc- teurs, caractérisé en ce qu'il comporte: une pluralité d'éléments de mémoire, dont chacun possède une première borne et une seconde borne et est apte à modifier de façon semi-permanente l'impé- dance existant entre ces bornes depuis valeur donnée jusqu'à une autre valeur. un circuit de sélection qui regoit des si- anaux d'adresseset qui sélectionne un élément de mémoi- re désigné par les signaux d'adressesparmi ladite plura- lité d'éléments de mémoire, une troisième borne qui est alimentée par un courant d'enregistrement, une quatrième borne qui est alimentée par un signal qui doit être enregistré dans un élément de mé- moire, et un circuit de commande comportant un cir- cuit d'enregistrement qui, lorsque le courant d'enregis- trement est envoyé à l'aide d'une troisième borne, envoie le courant d'enregistrement depuis ladite troisième bor- ne à la première borne d'un élément de mémoire qui est sé- lectionné par le circuit de sélection parmi ladite plura- lité d'éléments de mémoire, et qui envoie en outre un courant conformément au signal d'enregistrement envoyé par ladite quatrième borne, à la seconde borne dudit élément de mémoire sélectionné, ce qui a pour effet que l'impédance de la mémoire sélectionnée est réglée à une valeur qui est en correspondance avec le signal d'enre- gistrement. D'autres caractéristiques et avantages de la présente invention ressortiront de la description don- née ci-après prise en référence aux dessins annexés, sur lesquels: la figure 1 représente le schéma d'un cir- cuit d'une mémoire PROM bipolaire,à laquelle la présente invention peut être appliquée; et la figure 2 représente le schéma d'un cir- cuit montrant les parties principales de la mémoire PROM représentées sur la figure 1. Ci-après on va décrire les formes de réa- lisation préféréesde l'invention. La figure 1 est le schéma d'un circuit d'une forme de réalisation dans laquelle la présente invention est appliquée à une mémoire PROM bipolaire. La mémoire PROM bipolaire représentée sur la figure 1 est formée sur un substrat semiconducteur tel qu'un substrat en silicium, selon une technique con- nue des circuits intégrés à semiconducteurs Sur la figu- re 1, les références A O à A 7, WP/CS, D, Vcc et GND dési- gnent respectivement les bornes extérieures Afin de fa- ciliter la compréhension de l'invention, la figure 1 re- présente la constitution d'un réseau de mémoire MIIARY, d'une manière simplifiée. En effet sur la figure 1, les conducteurs de ligne WO à W 7 sont représentés de façon illustrative parmi un grand nombre de conducteurs de ligne (conduc- teurs ou lignes de transmission de mots) qui constituent le réseau de mémoire MARY, et les conducteurs de colon- ne VO à V 7 sont représentés de façon illustratrive parmi un grand nombre de conducteurs de colonne (con - ducteurs ou lignes de transmission de bits) qui consti- tuent le réseau de mémoire MARY Dans le réseau de mé- moire MARY, un élément de mémoire (cellule de mémoire) est prévu au niveau de chacun des points d'intersec - tion des conducteus de ligne et des conducteurs de co- lonne La figure 1 montre à titre d'illustration des éléments de mémoire qui sont prévus au niveau des points d'intersection des conducteurs de colonne BO à B 7 et des conducteurs de ligne WO à W 7 Bien qu'il n'y fail- le y voir aucune limitation particulière, l'élément de mémoire est constitué par un transistor bipolaire dont la base est ouverte L'émetteur (première ou seconde borne) du transistor bipolaire constituant l'élément de mémoire est raccordé au conducteur de ligne, et le collecteur (seconde ou première borne) est raccordé au conducteur de colonne Dans le réseau de mémoire MARY de la figure 1, les éléments de mémoire représentés par des diodes représentent des transistors dont la jonc- tion émetteur-base est court-circuitée lors de l'opéra- tion d'enregistrement. Sur la figure 1, la référence XAB désigne un tampon d'adresses quiest constitué par une pluralité de tamponsélémentaires d'éadresses XABO à XAB 3 dont cha- cun est alimenté, par l'intermédiaire de bornes d'entrée d'adresses AO à A 3, par une partie des signaux d'adresses qui sont envoyés par un dispositif à circuit approprié qui n'est pas représenté Pour simplifier le schéma, la figure 1 représente concrètement uniquement le circuit du tampon élémentaire d'adresses XABO faisant partie de ces tampons élémentaires d'adresses. Le tampon élémentaire d'adresses XABO est constitué par deux transistors bipolaires de type NPN Q 1, Q 2, qui sont accouplés de façon différentielle, par une source de courant constant I raccordée aux émetteurs communspar des résistances de charge R 1, R 2 raccordées aux collecteurs respectifs des transistors Q 1, Q 2, par un transistor bipolaire de type NPN Q 4 qui constitue un émetteur suiveur servant à recevoir le signal de sortie délivré par le collecteur du transistor Q 1, par un tran- sistor bipolaire de type NPN Q 3 qui constitue un émetteur suiveur servant à recevoir le signal de sortie du collec- teur du transistor Q 2 En effet, le tampon élémentaire d'adresses XABO est constitué par un circuit ECL Sur les deux transistors accouplés de façon différentielle, la base d'un transistor Q 2 est alimentée par une tension de référence prédéterminée Vref et la base de l'autre transistor Q 1 est alimenté par un signal d'adresse AO arrivant par l'intermédiaire de la borne d'entrée A 0. C'est pourquoi le tampon élémentaire d'adresses XABO for- me un signal d'adresse interne a O qui est essentielle- ment en phase avec le signal d'adresse AO, et forme un signal d'adresse interne a O possédant une phase essen- tiellement opposée à celle du signal d'adresse AO C'est- à-dire que le tampon élémentaire d'adresses XABO forme des signaux d'adresses internes complémentaires a O, a O. D'autres tampons élémentaires d'adresses XAB 1 à XAB 3 sont également réalisés de la mnme manière que le tai pon élémentaire d'adresses XABO Par consé- quent le ta pon d'adresses XAB forme des signaux d'adres- ses internes a O à a 3 qui sont essentiellement en phase avec les signaux d'adresses AO à A 3 regus par l'intermé- diaire des bornes d'entrée d'adresses AO à A 3, et forme des signaux d'adresses internesa O à a 3, dont les phases sont essentiellement opposées à celles des signaux d'adresses En bref le tampon d'adresses XAB forme des signaux d'adresses internes complémentaires a O, a O, a 3, a 3 conformément aux signaux d'adresses reçus par l'inter- médiaire des bornes d'entrée d'adresses AO à A 3. Les signaux d'adresses complémentaires in- ternes a O, a O à a 3, a-3 formés par le tampon d'adrees XAB sont envoyés à un circuit de sélection de lignes WS qui sera mentionné plus loin C'està-dire que, comme cela sera décrit de façon détaillée plus loin, le cir- cuit de sélection de lignes WS sélectionne, lors de l'opération de lecture, un conducteur de ligne faisant partie d'une pluralité de conducteurs de ligne consti- tuant le réseau de mémoire MARY et répondant à des si- gnaux d'adresses à AXO à AX 3. Le circuit de sélection de lignes WS est constitué par une pluralité de circuits élémentaires de sélection de lignes WSO à W 57 Parmi ces circuits élé- mentaires de sélection de lignes, la figure 3 représente de façon concrète uniquement le circuit élémentaire de sélection de lignes WSO. Le circuit élémentaire de sélection de li- gnes WSO est constitué par une sorte de décodeur d'adres- ses et est constitué par un transistor bipolaire de type NPN Q 5 à émetteurs multiples, qui prend la forme d'une diode, son collecteur et sa base étant raccordés l'un à l'autre, tandis qu'une résistance de charge R 3 est raccordée au collecteur des transistors Q 5, et par des transistors bipolaires de type NN Q 6, Q 7, raccordés en montage de Darlington et qui reçoivent le signal de sor- tie délivré par le collecteur du transistor Q 5 et comman- dent le conducteur de ligne WO, et par une résistance R 5 raccordée à l'émetteur du transistor Q 7 Une diode D 2 est raccordée au collecteur du transistor Q 7 et une résistan- ce de polarisation R 4 et une diode Schottky Dl sont bran- chées en série entre la base et l'émetteur du transistor Q 7 Les diodes-D 1, D 2 agissent de manière à empêcher le claquage du transistor Q 7 pendant l'opération d'enregis- trement Les signaux d'adresses internes a O, al, a 2 et a 3 sont appliqués respectivement aux émetteurs du transistor Q 5. Les circuits élémentaires de sélection de lignes W 51 à W 57 constitués de la même manière que le cir- cuit élémentaire de sélection de lignes WSO mentionné ci- dessus sont prévus pour les autres conducteurs de ligne Wl à W 7 Les signaux d'adresses internes a O, a à a 3, a 3 sont envoyés selon des combinaisons prédéterminées à cha- cun des circuits élémentaires de sélection de lignes W 51 à W 57 C'est-àdire que les signaux d'adresses internes sont appliqués aux circuits élémentaires de sélection de lignes, et un conducteur de ligne est sélectionné parmi la pluralité des conducteurs de lignes par un circuit élémentaire de sélection de lignes, qui lui est accou- plé, en réponse aux signaux d'adreses internes a O, a O à a 3, a 3. Bien que ceci ne soit pas représenté, des sources de courant constant sont raccordées aux lignes communes DL 1 à DL 8 qui transmettent les signaux d'adres- ses internes aux circuits élémentaires de sélection de li- gnes. Le restant des signaux d'adresses produit par le dispositif à circuit approprié mentionné ci-dessus (non représenté) est envoyé au tampon d'adresses YAB par _'intermédiaire des bornes d'entrée d'adresses A 4 à A 7. Tout comme le taài-poo l d'adresses XAB mentionné ci-dessus, le tampon d'adresses YAB est constitué par une pluralité de tampon élémentaire d'adresses Les tampons élémentaires d'adresses sont constitués par les mêmes circuits ECL que ceux des tampons élémentaires d'adresses qui constituent Le tampon d'adresses XAB En outre, les tampons élémen- taires d'adresses constituant le tampon d'adresses YAB possèdent des constitutions identiques. A la réception de signaux d'adres- se A 4 à A 7 par les bornes d'entrée d'adresses A 4 à A 7, le tampon d'adresses YAB forme les signaux d'adresses complémentaires internes a 4, a 4 à a 7, a 7 tout comme le tampon d'adresses XAB C'est-à-dire que le tampon d'adres- ses YAB forme des signaux d'adresses internes a 4 à a 7 qui sont essentiellement en phase avec les signaux d'adresses A 4 et A 7, et des signaux d'adresses internes a/,4 à a 7, dont les phases sont essentiellement opposées aux phases des signaux d'adresses A 4 à A 7 Ces signaux d'adresses complémentaires internes sont envoyés au cir- cuit de sélection de colonnes VS qui sera décrit plus loin. Comme cela sera mentionné ultérieurement, le circuit de sélection de colonnes VS sélectionne un conducteur de colonne désigné par les signaux d'adresses A 4 à A 7, parmi une pluralité de conducteurs de colonne constituant le réseau de mémoire MARY, soit lors de l'opé- ration de lecture, soit lors de l'opération d'enregistre- ment Le circuit de sélection de colonnes VS est consti- tué par une pluralité de circuits élémentaires de sélec- tion de colonnes BSO à B 57 Pour simplifier le diagram- me, la figure 1 représente concrètement uniquement le circuit élémentaire de sélection de çolonnes B 50 parmi ces circuits élémentaires de sélection de colonnes. Le circuit élémentaire de sélection de co- colonisa B 50 forme un décodeur d'adresses et est constitué par un transistor bipolaire de type N Pi N Q 8 à émetteurs imultiples qui prend la forme d'une diode avec sa base et son collecteur raccordés ensemble, par une résistance R 6 raccordée au collecteur du transistor Q 8, par un tran- sistor de type N Pq Q 9 qui constitue un émetteur suiveur servant à recevoir le signal de sortie du collecteur Q 8, et par un transistor bipolaire de type NPN de commuta- tion (commutateur de colonne) Q 1 O raccordé au conduc- teur de colonne BO, le fonctionnement du transistor Q 10 étant com,îandé par un signal de sortie du transistor Q 9 qui est alimenté par l'intermédiaire d'une résistance R 7. Les signaux d'adresses internes a 4, a 5, a G et a 7 sont ap- pliqués respectivement aux émetteurs du transistor à émet- teurs multiples Q 8. Les circuits élémentaires de sélection de colonnes B 51 et B 57 réalisés de la même manière que le circuit élémentaire de sélection de colonnes BSO sont rac- cordés aux autres conducteurs de colonne Bl et B 7 Les signaux d'adresses internes a 4, a 4 à a 7 à a 7 sont envoyés selon des combinaisons prédéterminées aux circuits élémen- taires de sélection de colonnes B 51 à B 57 En effet, les signaux d'adresses internes sont envoyés au circuit élé- mentairs de sélection de colonnes et un conducteur de colonne désigné par les signaux d'adresses internes a 4, a.4 à a 7, a 7 est sélectionné par un circuit élémentaire de sélection de colonnes faisant partie de la pluralité des conducteurs de colonne Bien que ceci ne soit pas représenté, des sources de courant constant sont raccordées aux conduc- teurs communs DL 11 à DL 18, qui transmettent les signaux d'adresses internes aux-circuits élémentaires de sélec- tion de colonnes. Afin de simplifier la représentation, les conducteurs de colonne Bi, B 7, qui sont représentés à 2 541494 Vitre d'illustration parmi la pluralité des conducteurs de colonnes, sont équipés de transistors de commutation (com- mutateurs de colonnes) Qil, Q 12 qui travaillent de la même manière que le transistor Q 10 mentionné ci-dessus et dont les résistances de base R 8, R 9 sont raccordées à leurs bases. En parallèle avec les émetteurs de ces transistors de commu- tation (commutateurs de colonnes) Q 10 à Q 12 se trouvent rac- cordées une source de courant constant Ir, qui fournit un courant de lecture Ir, et une source de courant Iw, qui dé- livre un courant d'enregistrement Iw. Bien qu'il ne faille y voir aucune limita- tion particulière, la source de courant Iw est constituée par un transistor dont le fonctionnement est commandé par le signal de sortie d'un circuit de porte ET G Le transis- tor constituant la source de courant Iw est placé par exem- ple dans l'état actif lorsque le circuit de porte ET T dé- livre un signal de sortie situé au niveau haut. Un circuit d' enregistrement WA est raccordé aux conducteurs de lignes WO à W 7 Comme cela sera mentionné ultérieurement, le circuit d'enregistrement WA envoie un cou- rant d'enregistement au conducteur de ligne qui est désigné par les signaux de d'adresses AO à A 3 parmi la pluralité des conducteurs de l ignes Le circuit d'enregistrement WA est constitué par une pluralité de circuits élémentaires d'enre- gistrement WAO à WA 7 La figure 1 représente concrètement uniquement le circuit élémentaire d'enregistrement WAO fai- sant partie de ces circuits élémentaires d'enregistrement WA O à WA 7. Le circuit élémentaire d'enregistrement WAO est constitué par un transistor bipolaire de type PNP Q 13 et par des transistors bipolaires de type NPIÉ Q 14 et Q 15 qui sont accouplés sous la forme d'un thyristor de manière à transmettre un signal de courant d'enregistrement WP envoyé à partir d'une borne WP/CS au conducteur de ligne WO Bien qu'il ne faille y voir aucune limitation particulière, les transistors bipolaires de type NPN Q 14 et Q 15 sont rac- cordés selon un montage Darligton afin d'accroître le fac- teur d'amplification de courant Une résistance de polari- sation R 11 est branchée entre la base et l'émetteur du tran- sistor Q 15 Une tension de polarisation prédéterminée Vb 2 est appliquée à la base du transistor Q 13-qui est branché sous la forme d'un thyristor. Un décodeur d'adresses est raccordé à la ba- se du transistor Q 14 de manière à envoyer de façon sélecti- ve le courant d'enregistrement au conducteur de ligne répon- dant aux signaux d'adresses AO à A 3 lors de l'opération d'en- registrement Le décodeur d'adressesest constitué par un circuit logique à diodes (matrice) constitué par des diodes D 10 à D 14 raccordées à la base du transistor Q 14 C'est-à- dire que, bien qu'il ne faille y voir aucune limitation particulière, les signaux d'adresses AO à A 3 délivrés par les bornes d'entrée d'adresses AO à A 3 sont envoyés au tampon d'adresses d'enregistrement WXAB, qui sera mentionné ulté- rieurement, et que les signaux d'adresses complémentaires internes a O', a O' à a 3, a 3 ' formés par le tampon d'adresses WXAB sont envoyés selon des combinaisons prédéterminées au circuit logique à diodes mentionné précédemment C'est pour- quoi le circuit logique à diodes forme des signaux de sé- lection répondant aux signaux d'adresses AO à A 3. D'autres circuis élémentaires d'enregistre- mnent WA 1 à WA 78 sont également constitués de la même maniè- re que le circuit d'enregistrement élémentaire WAO indiqué ci-dessus. Les signaux d'adressesinternesa O', a O' à a 3 ', a 3 ' sont envoyés, selon des combinaisons prédétermi- nées, aux circuits élémentaires d'enregistrement WA 1 à WA 7 C'est a-dire que les signaux d'adresses internes sont envoyés auxcircuits élémentairesd'enregistrement, et le courant d'enregistrement est envoyé par un circuit élé- mentaire d'enregistrement à un conducteur de ligne dési- gné par les signaux d'adresses internes a O', a O' à a 3 ', a 3 ' parmi la pluralité des conducteurs de lignes. Le tampon d'adresses d'enregistrement WXAB est constitué par une pluralité de tampons élémen- * taires d'adresses -XABO' à XAB 3 ' qui possèdent la même cons- titution Bien qu'il ne faille y voir aucune limitation particulière, le tampon élémentaire d'adresses est consti- tué par un circuit TTL. Une diode de lecture D 7 est raccordée au conducteur de colonne BO de manière à travailler de façon différentielle par rapport à l'élément de mémoire raccordé au conducteur de colonne BO Des diodes de lecture D 8 à D 9 sont raccordées aux autres conducteurs de colonne Bl O B 7 de manière à travailler de façon différentielle par rapport aux éléments de mémoire de la même manière que dans le cas mentionné ci-dessus du conducteur de colonne BO Les conducteurs de colonne BO à B 7 sont raccordés en commun par l'intermédiaire de ces diodes D 7 à D 9, à l'émetteur d'un transistor bipolaire de type NPN Q 7 qui constitue un amplificateur de détection ou de lecture SA A la base du transistor Q 16 se trouve appliquée une tension de réfé- rence de lecture Vs tandis qu'une résistance de charge R 10 est raccordée au collecteur de ce transistor Le signal de sortie du collecteur du transistor Q 16 est envoyé à un tam- pon de sortie des données DOB constitué par un circuit ECL, par l'intermédiaire d'un transistor Q 17 qui constitue un émetteur suiveur La borne de sortie du tampon de sortie des données DOB est-raccordée à la borne extérieure B. Le fonctionnement du tampon de sortie des données DOB est commandé par un signal interne de sélection de micropla- quettes CS produit par un circuit formant convertisseur de niveau LV, qui sera mentionné ultérieurement comme ce- la sera décrit plus loin de façon détaillée, le signal in- terne de sélection de microplaquette QS prend le niveau haut pendant l'opération de lecture et prend le niveau bas pendant l'opération d'enregistrement Lorsque le signal in- terne de sélection de microplaquette CS prend le niveau haut, le tampon de sortie des données DOB prend son état actif en réponse à ce fait Lorsque le signal interne de sélection de microplaquette prend le niveau bas, le tampon de sortie des données DOB prend son état inactif ou inopé- rant, en réponse à ce fait, et sa sortie possède une impé- dance-élevée. Bien que l'invention n'y soit pas spécifi- quement limitée, la borne WP/CS située dans la mémoire PROM bipolaire de cette forme de réalisation sert égale- ment de borne d'entrée pour la réception du signal de sélection de microplaquette CS et de borne pour la ré- ception de l'impulsion d'enregistrement WP. Lorsque le signal de sélection de micropla- quette S appliqué à la borne WP/S possède le niveau bas, la mémoire PROM bipolaire de la présente forme de réalisa- tion réalise l'opération de lecture D'autre part, lorsque le signal de sélection de microplaquette S possède un ni- veau haut de par exemple 5 volts, la mémoire PROM bipolai- re est placée dans l'état non sélectionné, dans lequel ni l'opération de lecture, ni l'opération d'enregistrement n'est effectuée En outre, lorsqu'une impulsion d'enregis- rement WPF de par exemple quelques dizaines de volts est envoyée à la borne WP/OS la mémoire PROM bipolaire réalise l'opération de lecture C'est-à-dire que lorsque la ten- sion appliquée à la borne WP/l S possède le niveau bas, la mémoire PROM bipolaire met en oeuvre l'opération de lectu- re Lorsque la tension appliquée à la borne WP/C-S possède une valeur aussi élevée que quelques dizaines de volts, la mémoire PROM bipolaire effectue l'opération d'enregistre- ment Lorsque la tension appliquée possède une valeur com- prise entre le niveau bas et le niveau haut, c'est-à-dire possède par exemple une tension d'environ 5 volts, la mé- moire PROM bipolaire est placée dans l'état non sélection- né. Bien que l'invention n'y soit pas spécifique- ment limité, un circuit à bascule de Schmidt ST, qui sera mentionné de façon détaillée ultérieurement en référence à la figure 2, établit une distinction entre le fait que la tension appliquée à la borne WP/CS po Esède un potentiel éle- vé pour l'opération d'enregistrement ou le potentiel haut pour placer le dispositif à l'état non sélectionné. Le signal de sélection de microplaquette OS appliqué à la borne WP/OS est introduit dans le circuit for- mant convertisseur de niveau LV par l'intermédiaire du cir- cuit tampon IB Bien que l'invention n'y soit pas spécifi- quement limitée, le circuit tampon IB conforme à cette forme de réalisation est constitué par un circuit TTL et délivre un signal de sélection de microplaquette C 51, dont la phase est opposée à la phase du signal de sélec- tion de microplaquette OS. Le circuit formant convertisseur de niveau LV délivre un signal interne de sélection de microplaquette CS lors de la réception du signal de sélection de micro- plaquette C 51 et un signal de commande d'enregistrement sera délivré par le circuit à bascule de Schimdt qui sera décrit ultérieurement Lbrsque le signal de commande d'en- registrement we possède le niveau bas, le circuit formant convertisseur de niveau LV convertit le niveau du signal de sélection de microplaquette C 51 en le niveau ECL et produit le signal de sélection de microplaquette C 51 ayant le niveau ECL en tant que signal interne de sélection de microplaquette CS D'autre part, lorsque le signal de com- mande d'enregistrement we possède le niveau haut, le cir- cuit formant convertisseur de niveau LV produit le si- gnal interne de sélection de microplaquette CS possédant le niveau bas C'est-à-dire que le signal we de commande d'enregistrement possédant le niveau bas impose au signal interne de sélection de microplaquette CS de prendre le - niveau bas Le signal interne de sélection de microplaquet- te CS produit par le circuit formant convertisseur de ni- veau LV est envoyé à l'émetteur du transistor à émetteurs multiples Q 5 et il en va de même pour chacun des circuits élémentaires de sélection de lignes et pour le tampon de sortie des données DOB. Lorsque le signal de sélection de micropla- quette CS possédant le niveau bas est produit pour réali- ser l'opération de lecture, c'est-à-dire lorsque le po- tentiel du niveau bas est appliqué à la borne WP/OS, le circuit tampon IB délivre le signal de sélection de micro- plaquette C 51 possédant le niveau haut. Dans ce cas, le signal de sélection de micro- plaquette OS est également appliqué au circuit d'enregis- trement WA ainsi qu'au circuit à bascule de Schmidt ST. Le signal de sélection de microplaquette OS possède le ni- veau bas dont le potentiel est inférieur à la tension de seuil du circuit à bascule de Schmidt ST Par conséquent, le circuit à bascule de Schmidt ST délivre un signal de commande d'enregistrement we possédant le niveau bas. Par conséquent, le circuit formant convertis- seur de niveau LV délivre le signal interne de sélection de microplaquette CS possédant le niveau haut (dans le ni- veau ECL) Par conséquent, le circuit de sélection de li- gnes WS sélectionne un conducteur de ligne désigné par les signaux d'adresses AO à A 3 parmi la pluralité des con- ducteurs de ligne WO à W 7. Le tampon de sortie des données DOB est réglé dans l'état actif par le signal interne de sélection de microplaquette CS possédant le niveau haut et délivre la donnée sur la borne de sortie D en réponse à la donnée pro- duite par l'amplificateur de lecture. D'autre part, lorsque le signal de sélection de microplaquette OS possède le niveau haut est appliqué à la borne WB/-S, c'est-à-dire lorsque le potentiel du ni- veau haut est appliqué à la borne WS/CS afin de placer la mémoire PROM bipolaire dans l'état non sélectionné, le circuit tampon IB produit le signal de sélection de micro- plaquette C 51 possédant le niveau bas. Dans ce cas, qu'il ne faille y voir aucune limitation particulière, le signal de sélection de micro- plaquette OS se situe au niveau haut et possède un po- tentiel inférieur à la tension de seuil du circuit à bas- cule de Schmidt ST Par conséquent, le circuit à bascule de Schmidt ST délivre le signal de commande d'enregistre- ment we possédant le niveau bas. Le circuit formant convertisseur de niveau FV produit le signal interne de sélection de microplaquette CS ayant le niveau bas Le signal interne de sélection de microplaquette CS possédant le niveau bas est envoyé à l'émetteur du transistor Q 5 constituant le circuit élémen- taire de sélection de lignes Par conséquent, le circuit de sélection de lignes WS place l'ensemble des conducteurs de ligne dans l'état non sélectionné. Lors de l'opération de lecture et dans l'état non sélectionné de la microplaquette, comme décrit ci-des- sus, le signal de commande d'enregistrement we prend le niveau bas Par conséquent, le potentiel de base du tran- sistor Q 14 diminue dans chacun des circuits d'enregistre- ment et aucun courant d'enregistrement n'est envoyé par les circuits di'enregistrement aux conducteurs de ligne L'impulsion d'enregistrement à tension élevée, qui est envoyée à la borne WP/US pour réaliser l'opération d'enregistrement, est également envoyée aux émetteurs des transistors'Q 13-situés dans les circuits élémentaires d'en- registrement WAO à WA 7 et au circuit à bascule de Schmidt ST. Comme cela sera menitonné ultérieurement de façon détaillée en référence à la figure 2, lors de la réception d'une impulsion d'enregistrement WP à tension élevée, le circuit à bascule de Schmidt ST produit un si- gnal d'enregistrement we possédant le niveau bas, en répon se à ce fait. Lorsque le signal de commande d'enregistrement we possédant le niveau haut est délivré, le circuit formant con- vertisseur de niveau LV produit un signal interne de sélec- tion de microplaquette CS possédant le niveau bas, indépen- damment du potentiel présent sur la borne WP/CS C'est pour- quoi les circuits élémentaires de sélection de lignes WSO à W 57 constituant le circuit de sélection de lignes WS sont tous placés dans l'état non sélectionné En effet les transistors Q 7 présents dans les différents circuits élé- mentaires de sélection de lignes, sont placés à l'état non conducteur C'est pourquoi le fait que les transistors d'at- taque Q 7 constituant les circuits élémentaires dc sélection de lignes sont rendusnon conducteurs pendant l'opération d'enregistrement, permiet d'accroître la tension de régime des cir- cuits del tal'des seii de lignes vis-à-vis de la tension élevée ap- pliquée aux conducteurs de ligne pendant l'opération d'en- registrement. Le signal de commande d'enregistrement pour we est également envoyé en tant que signal de sélection au cir- cuit élément 1 ires d'enregistrement constituant le circuit d'en- registrement WA et est envoyé en tant que signal de comman- de à une borne d'entrée du circuit de porte G. Pendant l'opération d'enregistrement, le si- gnal de commande d'enregistrement we situé au niveau haut est envoyé en tant que signal de sélection aux circuits élémentaires d'enregistrement WAO à WA 7 qui constituent le circuit d'enregistrement WA C'est pourquoi le circuit d'enregistrement WA envoie un courant d'enregistrement au conducteur de ligne qui est désigné par les signaux d'adres- se AO à A 3 parmi la pluralité des conducteurs de ligne En outre, le signal de commande d'enregis- trement we possédant le niveau haut est envoyé à une bor- ne d'entrée du circuit de porte G de sorte que ce dernier est ouvert Par conséquent, la source du courant d'enre- gistrement Iw est commandée conformément à la donnée envoyée la borne extérieure V Dans ce cas la sortie du tampon de sortie des données DOB présente une impédance élevée étant donné que le signal interne de sélection de microplaquette CS possède le niveau bas. Les conducteurs de colonne sont sélectionnés par le circuit de sélection de colonnes CS soit dans l'opé- ration d'enregistrement, soit dans l'opération de lecture. C'est-à-dire que le circuit de sélection de co- lonns BS reçoit des signaux d'adresses complémentaires in- ternes a 4, a 4 à a 7, a 7 et forme un signal de sélection de manière à placer à l'état conducteur le transistor de commutation qui est raccordé à un conducteur de colonne désigné par les signaux d'adresses A 4 à A 7 parmi la plu- ralité des conducteurs de colonnes BO à B 7 Pendant l'opé- ration d'enregistrement, comme cela sera mentionné ultérieu- rement de façon détaillée, la source de courant de lecture Ir ou à la fois la source de courant de lecture Ir et la source de courant d'enregistrement Iw sont raccordées à un conducteur de colonne par l'intermédiaire d'un transistor de commutation qui est placé à l'état passant par le cir- cuit de sélection de colonnes BS C'est la donnée envoyée à la borne extérieure D qui détermine si la source de cou- rant de lecture Ir est raccordée au conducteur de colonne ou si à la fois la source de courant de lecture Ir et la source de courant d'enregistrement Iw sont raccordées au conducteur de colonne D'autre part, pendant l'opération de lecture, la source de courant de lecture Ir est raccor- dée au conducteur de colonne par l'intermédiaire d'un tran- sistor de commutation. Conformément à la mémoire PROM bipolaire men- tionnée ci-dessus, la donnée est enregistrée ou lue sur la base d'une construction à 1 bit, c'est-à-dire sur la base de l'unité à 1 bit Cependant, la présente invention n'y est en aucune manière limitée L'invention peut être éga- lement appliquée à des mémoires PROM bipolaires qui enre- gistrent ou lisent les données avec une unité à plusieurs bits, comme par exemple la construction à 4 bits ou une construction à 8 bits Dans ce cas les réseaux de mémoire MARY sont équipés d'une pluralité d'unités, par exemple quatre, huit, etc unités Le circuit formant tampon d'adresse et les circuits de sélection tels que les cir- cuit de sélection de lignes et de colonnes seront utilisés en commun pour la pluralité des réseaux de-mémoire On peut faire fonctionner en commun selon un procédé clas- sique de tels réseaux de mémoire et de tels circuits de sélection, et ces réseaux et circuits ne sont pas décrits ici. La figure 2 représente un diagramme qui illus- tre de façon concrète le circuit à bascule de Schmidt ST mentionné cidessus conforfiéj-eit à une forme de réalisation de l'invention Un circuit, qui établit unediscrimi- nation concernant le signal introduit par la borne MP/C Se est constitué essentiellement par le circuit à bascule de Schmidt ST et par le circuit formant convertisseur de niveau LV. Bien qu'il ne faille y voir aucune limitation particulière, le niveau du signal délivré par la borne WP/CS est transféré par des diodes D 16, D 17 et est conver- ti en un niveal prédéterminé par des résistances de divi- sion de tension R 12, R 13 Le signal, dont le niveau est converti, est appliqué à la base du transistor bipolaire de type NPN Q 18 par l'inermédiaire d'une résistance de base R 14 La sortie du collecteur du transistor Q 18 cons- titue l'entrée de la base du transistor bipolaire de type NPN Q 19 Une résistance d'émetteur R 15 est raccordée en commun aux émetteurs de ces transistors Q 18, Q 19 Les ré- sistances R 16 et R 17 sont raccordées auxcollecteurs des' transistors respectifs Q 18, Q 19 et le signal de commande d'enregistrement we est délivré par le collecteur du tran- sistor Q 19. Dans ce circuit à bascule de Schmidt ST, lors- qu'une impulsion d'enregistrement VT à tension élevée est appliquée à la borne WP/CS, le transistor Q 18 est rendu con- ducteur par un signal dont le niveau est converti par les diodes D 17, D 18 et par les résistances R 12, R 13 Par consé- quent, le transistor Q 19 est rendu non conducteur et un si- gnal de commande d'enregistrement we possédant le niveau haut est délivré par le transistor du collecteur Q 19. D'autre part, lorsqu'un signal de sélection de micropla- quette C-S possédant le niveau haut est appliqué à la bor- ne WP/CS, le signal, dont le niveau est converti, possède un potentiel qui est inférieur au potentiel existant lors- que l'impulsion d'enregistrement WP mentionné ci-dessus est appliquée à la borne WP/CS Par conséquent le transis- tor Q 18 est rendunon conducteur et le transistor Q 19 est rendu conducteur C'est pourquoi un signal de commande d'enregistrement we possédant le niveau bas est délivré par le collecteur du transistor Q 19 Ceci est également vrai même lorsqu'un signal de sélection de microplaquette CS possédant le niveau base est appliqué a la borne WP/CS. Bien qu'il n'y ait là aucune limitation parti- culière, la source de courant Iw pour l'enregistrement est constituée par un transistor bipolaire de type NPN Q 20 qui reçoit le signal de sortie du circuit de grille G, par-l'in- termédiaire de la base de cedernier. La figure 2 représente également de façon con- crète une partie du circuit interne du tampon de sortie des données DOB, c'est-à-dire qu'elle représente une partie de l'étage de sortie. Le circuit formant l'étage de sortieest consti- tué par des transistors bipolaires du type NPN Q 22, Q 23 qui sont accouplés de façon différentielle, par des résistances de charge R 18, R 19 pour ces transistors, par une source de courant constant I raccordée en commun aux émetteurs des transistors Q 22, Q 23, et par un transistor bipolaire de ty- pe NPN Q 21 à émetteur ouvert, qui reçoit le signal de sor- tie fourni par le collecteur du transistor Q 22. Une tension de référence Vref est appliquée à la base du transistor Q 22 et un signal basé sur le signal de sortie de l'amplificateur de détection SA est envoyé à la base du transistor Q 23. Conformément à cette forme de réalisation, dans laquelle le tampon de sortie des donénes DOB est constitué par un circuit ECL, la vitesse de fonctionne- ment est rapide et l'opération de lecture peut être réalisée à de grandes vitesses Le transistor de sor- tie Q 21 présent dans le tampon de sortie des données DOB possède la forme d'un émetteur ouvert comme décrit ci-dessus Afin d'empêcher un claquage du transistor Q 21, il est par conséquent nécessaire de limiter la tension appliquée à la borne d'entrée/sortie D à une valeur re- lativement faible Dans la mémoire PROM bipolaire clas- sique, une tension élevée est appliquée à la borne d'en- trée/sortie D afin d'enregistrer une donnée désirée dans l'élément de mémoire C'est pourquoi la limitation est imposée lors de la construction du tampon de sortie des données D'autre part, conformément à la mémoire PROM bipolaire dela forme de réalisation de l'invention, la donnée est enregistrée dans l'élément de mémoire sans qu'il soit nécessaire d'appliquer une tension élevée à la borne d'entrée/sortie D C'est pourquoi, par rapport à la technique classique, aucune limitation n'est impo- sée à la construction du tampon de sortie des données DOB; c'est-à-dire que le tampon de sortie des données DOB peut être constitué par un circuit ECL qui est apte à fonctionner à des vitesses élevées. On va décrire ci-après l'opération d'enregistre- ment réalisée par la mémoire PROM bipolaire de la forme de réalisation. Lors de l'opération d'enregistrement, une impul- sion d'enregistrement WP est envoyée à la borne WP/CS, cet- te impulsion d'enregistrement WP possédant une tension par exemple aussi élevée qu'environ plusieurs dizaines de volts et possédant un courant relativement aussi intense qu'envi- ron 90 m A En réponse à l'impulsion d'enregistrement WP, le circuit à bascule de Schmid t ST convertit le potentiel du signal de commande d'enregistrement we en le niveau haut. On va décrire ci-après la raison qu'il y a à utiliser le circuit à bascule de Schmidt T pour détecter l'impulsion d'enregistrement WP. Dans une mémoire PROM, dans laquelle les éléments de mémoire sont du type à claquage de jonction, les impulsions de courant constant sont appliquées à la borne WP/CS pendant l'opÉration d'enregistrement Dans cette forme de réalisa- tion, une impulsion de courant constant d'environ 90 m A est appliquée en tant qu'impulsion d'enregistrement WP à la bor- ne WP/GS Par conséquent la borne WP/GS prend un potentiel d'environ quelques dizaines de volts Si la jonction d'un élément de mémoire sélectionné par les signaux d'adresses subit un claquage sous l'effet de l'impulsion d'enregistre- ment WP, la tension chute légèrement dans l'élément de mé- moire Par conséquent, la tension présente sur la borne WP/CS tombe à environ 12 volts En d'autres termes, même lorsque le même courant est envoyé à la borne WP/CS, la tension présente sur la borne WP/CS est différente en fonction du fait que la jonction d'un élément de mémoire, qui est sélectionné, a claqué ou non, c'est-à-dire en fonc- * tion du fait que la donnée a été enregistrée ou non C'est pourquoi, en mesurant la tension présente sur la borne WP/CS, il est possible de savoir si la donnée est enregistrée ou non dans l'élément de mémoire. Bien qu'il n'y ait là aucune limitation particu- hière, un courant d'essai d'environ 10 m A est envoyé par la borne le P/CS aussitôt après que l'impulsion d'enregis- trement WP a été appliquée à la borne WP/ S de manière à vérifier si la donnée est enregistrée dans l'élément de mémoire sélectionné (c'est-àdire pour vérifier si la jonc- tion de l'élément de mémoire sélectionné a subi un claqua- ge) Si la jonction de l'élément de mémoire a claqué sous l'effet de l'impulsion d'enregistrement WP, le courant d'essai produit une chute de tension réduite dans l'élé- qment de mémoire Lorsque le courant d'essai est envoyé à la borne WP/CS, le potentiel présent sur cette borne prend par conséquent une valeur aussi faible qu'environ 6 à 7 volts D'autre part, lorsque la jonction de l'élé- ment de mémoire n'est pas claquée, le courant d'essai pro- duit une chute de tension relativement importante dans l'élé- ment de mémoire Lorsque le courant d'essai est envoyé à la borne WP/CS, le potentiel présent sur cette borne prend par conséquent une valeur relativement élevée d'environ 9 volts. C'est pourquoi en détectant le potentiel au niveau de la borne WP/CS, il est possible de distinguer si la donnée est enregistrée dans l'élément de mémoire sélectionné - Pendant une série d'opérations d'enregistre- ment et d'essai, le transistor Q 20 constituant la source de courant Iw doit être maintenu à l'état conducteur A cet effet, le potentiel du signal d'enregistrement we doit être maintenu au niveau haut même si la tension pré- sente sur la borne WP/CS est tombée à une tension faible d'environ 6 volts au moment de l'essai, aussitôt après- que la donnée est enregistrée. Mais en réalité une tension d'environ 6 à 7 volts est souvent appliquée à la borne WP/CS même si la donnée n'a pas été enregistrieou si l'essai-n'a pas été effectué Par exemple lors d'un essai servant à sélec- tionner une mémoire PROM défectueuse parmi une pluralité de mémoires PROM, les broches d'entrée (bornes) sont tes- tées pour voir si elles présentent une fuite Ce test est effectué en appliquant une tension relativement élevée aux broches (bornes) Par conséquent la tension d'environ 6 volts peut être appliquée à la borne WP/CS Le potentiel présent sur cette borne peut également augmenter par sui- te du dépassement inverse lorsqu'un signal de sélection de microplaquette OS possédant le niveau haut est appli- qué à la borne WP/CS afin de placer la microplaquette dans l'état non sélectionné. Si le signal d'enregistrement we prend le niveau haut par suite d'un accroissement indésirable du potentiel sur la borne WP/CS, un courant relativement in- tense pénètre dans l'élément de mémoire à un instant in- désirable et l'élément de mémoire perd sa fiabilité. Conformément à la forme de réalisation de la présente invention, on utilise un circuit à bascule de Schmidt ST pour détecter l'impulsion d'enregistrement WP, afin d'empêcher que l'élément de mémoire perde sa fia- bilité C'est-à-dire que le circuit à bascule de Schmidt convertit le potentiel du signal de commande d'enregistre- ment we en le niveau haut pour la première fois lorsque la tension d'une valeur supérieure par exemple à 10 volts est apliquéeà la borne WP/CS, et possède en outre des ca- ractéristiques d'hystérésis telles que le signal d'enregis- trement we du niveau haut est produit même lorsque le po- tentiel sur la borne WP/CS a chuté à environ 6 volts pour la mise en oeuvre de l'essai. Lorsque le potentiel du signal de commande d'enregistrement we prend le niveau haut, le potentiel du signal interne de sélection de microplaquette CS est abaissé à force au niveau bas Par conséquent, la sortie du tampon de sortie des données DOB prend l'état d'impé- dance élevée et les circuits éléments de sélection de li- gnes WSO à W 57 constituant le circuit de sélection de li- gnes sont tous placés à l'état non sélectionné Si les signaux d'adresses provenant des bornes AO à A 7 possèdent toutes le niveau bas, les tampons élémentaires d'adresses XABO' à XAB 3 ' forment les signaux a O' à a 3 ' à niveau haut Doncles diodes D 10 à D 14 prévues dans le circuit élémentaire d'en- registrement DWAO sont toutes rendues non conductrices. Par conséquent, les transistors Q 13 à Q 15 accouplés sous la forme de thyristors sont tous rendus conducteurs et le courant d'enregistrement envoyé à la bande WP/CS est envoyé au conducteur de ligne WO. D'autres part, lors de la réception de si- gnaux d'adresses possédant le niveau bas, en provenance des bornes A 4 à A 7, le tampon d'adresses YAB forme les signaux d'adresses internesa 4 à a 7 possédant le niveau haut Ainsi 1 un signal possédant le niveau haut est ap- pliqué à tous les émetteurs du trasistor Q 8 qui consti- tue un décodeur d'adressesdans le circuit élémentaire de sélection de colonnes BSO faisant partie d'une pluralité de circuits élémentaires de sélection de colonnes qui constituent le circuit de sélection de colonnes BS Par conséquent seul le transistor Q 8 possédant la structure à émnetteurs mul tipes est rendu non conducteur ou est placé à l'état bloqué dans le circuit élémentaire de sé- lection de colonne BSO parmi les transistors possédant la constitution à émetteurs multiples constituant les dé- codeurs d'adresses situés dans les circuits élémentaires de sélection de colonnes Le transistor Q 8, qui est rendu non conducteur, rend le transistor Q 9 conducteur et un signal de sélection possédant le niveau haut est envoyé uniquement au transistor de commutation de sélection de colonnes Q 10 Il en résulte que le transistor Q 10 seul est rendu conducteur parmi la pluralité de transistors de commutation Q 10 à Q 12. Lors de l'opération d'enregistrement telle que décrite ci-dessus, un conducteur deligne et un conducteur de colonne désignés par les signaux d'adresses AO à A 7 sont sélectionnés parmi une pluralité de conducteurs de li- gne et de conducteurs de colonne Un élément de mémoi- re prévu au point d'intersection du conducteur de ligne ainsi sélectionné et du conducteur de colonne est un élé- ment de mnéire qui est sélectionné par les signaux d'adres- sesau moyen de la pluralité d'éléments de mémoire qui cons- tituent un réseau de mémoire Lorsque le transistor prévu au niveau du point d'intersection du conducteur de ligne. sélectionné W O et du conducteur de colonne BO avant l'enre- gistrement de la donnée doit être transformé sous la forme d'une structure à diode, c'est-à-dire lorsque le transis- tor doit, avant l'enregistrement et la donnée, être changé en une construction en diode précisément tout comme cel- le qui est prévue au niveau du point d'intersection d'un autre conducteur de ligne et d'un autre conducteur de colonne (tels que le conducteur de ligne W 7 et le con- ducteur de colonne B 7), une donnée possédant le niveau haut doit être envoyéeà la borne d'entrée/sortie D Lors- que le potentiel présent sur la borne d'entrée/sortie D prendle niveau haut, le transistor Q 20, qui constitue une source de courant Iw qui délivre un courant électrique d'environ 90 m A, est rendu conducteur Ceci provoque le claquage (court-circuitage) de la jonction base-émetteur du transistor prévu au niveau du point d'intersection du conducteur de ligne W O et du conducteur de colonne BO Par conséquent le transistor est transformé en étant amené à avoir une structure de diode comme décrit ci-dses- sus. D'autre part, lorsque la donnée ne doit pas être enregistrée, une donnée possédant le niveau bas est envoyée à la borne d'entrée/sortie D Ceci place à l'état bloqué le transistor Q 20 qui constitue la source de cou- rant Iw Par conséquent le courant constant Ir servant à lire la donnée de seulement environ 2 m A peut circuler dans le conducteur de colonne BO qui est sélectionné. Par conséquent, la jonction base-émetteur du transistor mentionné ci-dessus ne subit aucun claquage. C'est pourquoi la jonction base-émetteur d'un transistor constituant une cellule de mémoire peut être amenée de façon sélective à claquer en fonction du niveau d'un signal qui est envoyé à la borne d'entrée/sor- tie D En bref l'opération de lecture peut être mise en oeuvre. On va décrire ci-après l'opération de lectu- re de la mémoire PROM bipolaire de la forme de réalisation. Lors de l'opération de lecture, un signal de sé- lection de microplaquette OS est envoyé à la borne WP/CS. C'est-à-dire qu'un signal de sélection de microplaquette CS possédant le niveau haut et présentant une tension re- lativement basse ou bien possédant le niveau bas est envoyé à la borne WP/CS Le circuit à bascule ST ne répond pas au signal de sélection de microplaquette OS qui possède une tension relativement basse et par conséquent délivre un signal de commande d'enregistrement We possédant le ni- veau bas Etant donné que le signal we possède le niveau bas, le circuit de grille G reste fermé C'est pourquoi la source de courant Iw est placée dans l'état non actif En effet, le transistor le transistor constituant la source de courant Iw est rendu non conducteur ou est amené à l'état bloqué En outre, les circuits élémentaires d'enregistré- ment WAO à WA 7 sont tous placés à l'état non sélectionné, étant donné que le signal de commande d'enregistrement we possède le niveau bas Le circuit formant convertisseur de niveau LV forme un signal interne de microplaquette CS en fonction du signal de sélection de microplaquette d S. Lors de l'opération de lecture, un signal de sélection de microplaquette OS possédant le niveau bas est envoyé à la borne WP/OS Par conséquent le tam- pon d'entrée B possède un signal de sélection C 51 possé- dant le niveau haut, et le circuit formant convertisseur de niveau LV produit un signal interne de sélection de micro- plaquette CS possédant le niveau haut, qui a été converti. Etant donné que le potentiel du signal interne de sélection de microplaquette CS possède le niveau haut, le circuit de sélection de lignes WS sélectionne un con- ducteur de ligne qui est désigné par les signaux d'adres- ses AO à A 3 C'est-à-dire que le circuit de sélection de lignes WS sélectionne les conducteurs de ligne désignés par des signaux d'adresses complémentaires internes a O, a OJ à a 3, a 3 qui sont formés par le tampon d'adresse XAB parmi la pluralité des conducteurs de ligne Par exemple, lors- que les signaux d'adresse a 3 à A 3 sont placés tous au ni- veau bas, les potentiels des lignes DL 2, DL 4, DL 6 et DL 8 prennent tous le niveau haut Ceci a pour effet de placer le transistor Q 5 à l'état bloqué dans le circuit élémentaire de sélection de lignes WSO Par conséquent, le circuit élé- mentaire de sélection WSO sélectionne le sélecteur de li- gnes WO parmi la pluralité des conducteurs de ligne WO à W 7 - Le conducteur de ligne est sélectionné de la même manière que lors de l'opération d'enregistrement men- tionnée ci-dessus En effet, le circuit de sélection de colonnes CS sélectionne un conducteur de colonne qui est dé- signé par les signaux d'adresses A 4 à A 7 parmi la plurali- té de conducteurs de colonne Par exemple lorsque les signaux d'adresses A 4 à A 7 ont des potentiels au niveau bas, les potentiels des conducteurs DL 12, DL 14, DL 16 et DL 18 prennent le niveau haut, ce qui a pour effet que le transistor Q 8 est placé à l'état bloqué dans le cir- cuit élémentaire de sélection BSO Par conséquent le tran- sistor Q 10 est rendu conducteur et le conducteur de colon- ne BO est sélectionné. Par conséquent, en sélectionnant un conducteur de ligne et un conducteur de colonne, il est possible de sélectionner un élément de mémoire prévu au niveau d'un point d'intersection. Lorsque le conducteur de ligne WO et le con- ducteur de colonne BO sont sélectionnés comme mentionnés ci-dessus, un élément de mémoire, c'est-à-dire un tran- sistor dans-lequel la donnée n'a pas été enregistrée, est sélectionné comme cela est schématisé Dans ce cas par con- séquent, le conducteur de ligne WO et le conducteur de co- lonne BO, qui sont sélectionnés, sont accouplés en soi par l'intermédiaire d'un élément de mémoire possédant une impé- dance élevée Par conséquent, un courant de lecture cons- tant Ir circule depuis le transistor Q 16 constituant l'am- plificaeur de détection SA en direction de la source de courant constant Ir par l'intermédiaire de la diode D 7 et du transistor de commutation de colonne Q 10 qui est ren- du conducteur L'amplificateur de lecture SA délivre par conséquent un signal possédant le niveau bas. Lorsqu'un conducteur de lignes Wl est sélec- tionné à la plme du conducteur de lignes WO, un élément de mémoire prévu au niveau d'un point d'intersection du conducteur de ligne Wl et du conducteur de colonne BO est sélectionné Dans ce cas, la jonction baseémetteur de l'élément de mémoire sélectionné subit le claquage, c'est-àdire que l'élément de mémoire est constitué par un transistor qui prend la forme d'une diode Par consé- quent le conducteur de ligne W et le conducteur de co- lonne BO sont accouplés entre eux par l'intermédiaire d'un élément de mémoire possédant une faible impédance. Un courant de lecture constant Ir circule alors depuisle circuit élémentaire de sélection de lignes WSO jusqu'à la source de courant constant Ir par l'intermédiaire du conducteur de ligne Wl et de l'élément de mémoire men- tionné ci-dessus se présentant sous la forme d'une diode. L'amplificateur de détection SA produit par conséquent un signal possédant le niveau haut C'est-à-dire qu'une ten- sion de référence Vs appliquée à la base du transistor Q 16 constituant l'amplificateur de détection SA est réglée à une valeur prédéterminée qui est supérieure à la tension qui est envoyée à la base du transistor d'attaque Q 16. Par conséquent la diode D 7 est rendue non conductrice. En d'autres termes, la tension de référence Vs servant à la lecture de la donnée envoyée à l'amplificateur de dé- tection SA doit être réglée de manière que l'élément de mémoire et la diode de lecture D 7 fonctionnent de façon différentielle En effet, lors de l'opération de lectu- re, un circuit différentiel est constitué essentiellement par le transistor d'attaque Q 16, l'élément de mémoire, la diode D 7 et le transistor Q 16. Le signal produit par l'amplificateur de lec- ture SA est envoyé à une unité extérieure à partir de la bande d'entrée/sortie D par l'intermédiaire du tampon de sortie des données DOB. Contrairement à la mémoire PROM bipolaire clas- sique, dans lequel le signal d'enregistrement WP possédant une tension élevée est envoyé à la borne des données D, l'opération d'enregistrement conforme à la présente inven- tion est détectée en envoyant le signal d'enregistrement WP à une autre borne WP/CS et en envoyant le signal d'en- registrement (donnée) possédant un niveau logique ordinai- re la borne des données D Par conséquent, le tampon de sortie des données DOB peut être constitué par un circuit possédant une faible tension de régime, tel qu'un circuit ECL et par conséquent l'opération de lecture peut être ef- fuée à des vitesses élevées. Le circuit de sélection de colonne peut être utilisé en commun pour l'opération d'enregistrement et pour l'opération de lecture Le circuit servant à sélec- tionner le circuit d'enregistrement WA peut être formé par une matrice de diodes de constitution simple Ceci permet de simplifier le circuit servant à la sélection des cellu- les de mémoire et permet par conséquent de réduire la tail- le de la microplaquette. Avec la construction simplifiée du circuit de sélection, il est possible de réduire fortement le nombre des éléments présents dnas le circuit de sélection C'est pourquoi la dissipation de puissance de la mémoire PROM bipolaire peut être fortement réduite. Dans la forme de réalisation mentionnée ci-des- sus, le décodeur d'adresses servant à sélectionner le cir- cuit d'enregistrment WA est constitué par une matrice de diodes, et les signaux d'adresses sur cette dernière sont formés par le circuit TTL Par conséquent, le circuit d'en- registrement WA possède une tension de régime suffisamment élevée par rapport àdes tensions relativements élevées. Il n'existe aucune nécessité d'accroître le nom- bre des bornes étant donné que la borne WP/CS est utilisée en commun pour recevoir à la fois les signaux de sélection de microplaquette et les signaux d'enregistrement WP On peut également utiliser pour la mémoire RO Mi réalisée con- formément à la présente invention le même boîtier que pour la mémoire PROM bipolaire classique, si la mémoire se- lon l'invention possède la même capacité de mémorisation; c'est-à-dire que la mémoire PROM bipolaire selon l'invention est compatible avec la mémoire PROM bipolaire classique. Le courant de lecture est produit par une sour- ce de courant constant Par conséquent, l'opération de lec- ture peut être effectuée de façon stable sans être affec- tée par des variations des caractéristiques d'éléments ou par une variation de la tension de la source d'alimentation en énergie. Dans ce qui précède, on a décrit de façon con- crète une forme de réalisation de la présenteinvention. Cependant, il faut noter que la présente invention n'est en aucune manière limitée à la forme de réalisation men- tionnée ci-dessus, mais peut être modifiée de diférentes autres manières sans pour autant sortir du cadre de l'in- vention Par exemple le signal de sélection de micropla- quette CS et le signal d'enregistrement WP peuvent être envoyés par des bornes prévues séparément En outre les signaux d'adresses compléT 3 entairesservant à la sélec- tion du circuit d'enregistrement WA peuvent être cons- titués par des signaux produits par le tampon d'adresse XADB qui est constitué par un circuit ECL. En outre le circuit, qui forme les signaux de commande internes CS, we, etc peut être constitué selon différentes formes N'importe quelle opération de commande peut être effectuée en utilisant ces signaux de commande CS, we, pourvu qu'il réalise essentiellement le même fonctionnement que la forme de réalisation men- tionnée précédemment. Dans ce qui précède on a décrit le cas o l'invention était appliqués la mémoire PROM bipolaire constituant l'élément de base de l'invention Mais la présente invention ne s'y trouve en aucune manière limi- tée Par exemple l'invention peut être également utili- sée de façon généralisée dans les dispositifs de mémoi- res à semiconducteurs utilisant des éléments de mémoi- re apte à modifier de façon semi-permanente l'impédan- ce d'un état dans un autre état, dans lequel la donnée est enregistrée avec une tension relativement élevée dépassant la tension de régime par exemple du circuit ECL Les éléments de mémoire peuvent être des fusibles. Bien que plusieurs formes de réalisation aient été représentées et décrites conformément à la présente in- vention, on comprendra que cette dernière n'y est pas limi- tée et est susceptible de nombreux changements et de nom- breuses modifications, cie type connu par un spécialiste de la technique et-la présente invention n'est donc pas limi- tée aux détails représentés et décrits qui précèdent mnais englobe de tels changements et modifications qui sont évidents pour un spécialiste moyen de la technique. REVENDICATIONS 1 1 Dispositif de mémoire à semiconducteurs, carac- térisé en ce qu'il comporte: une pluralité d'éléments de mémoire dont chacun possède une première borne et une seconde borne et dont cha- cun est apte à modifier de façon semi-permanente l'impédan- ce située entre sesbornes depuis une valeur donnée jusqu'à une autre valeur, un circuit de sélection (WS, WSO W 57,; BS; BSO, B 57) qui reçoit des signaux d'adresses et qui sé- lectionne un élément de mémoire désigné par les signaux d'adresses parmi une pluralité desdits éléments de mémoire, une trosième borne qui est alimentée par un cou- rant d'enregistrement, une quatrième borne alimentée par un signal qui doit être enregistré dans un élément de mémoire, et un circuit de commande (ST;WA, WAO WA 7) comportant un circuit d'enregistrement ( WIA; WAO WA 7) qui, lorsque le courant d'ernegistrement est envoyé à ladite troisième borne, envoie lecourant d'enregistre- ment depuis ladite troisième borne jusqu'à la première borne d'un élément de mémoire qui est sélectionné par le circuit de sélection parmi ladite pluralité d'éléments de mémoire, et qui envoie en outre un courant conformé- ment au signal d'enregistrement envoyé par ladite quatriè- me borne à la seconde borne dudit élément de mémoire sé- lectionné, ce qui a pour effet que l'impédance de l'élé- ment de mémoire sélectionnée est réglée à une valeur qui correspond au signal d'enregistrement. 2 Dispositif de mémoire à semiconducteursse- lon la revendication 1, caractérisé en ce que ledit cir- cuit de commande comnporte un circuit de sortie (DOB) dont une borne de sortie est accouplée à ladite quatriè- me borne et qui est actionné lorsqu'un premier signal de commande est appliqué à ladite troisième borne et qui envoie à ladite troisième borne de sortie un signal de sortie qui est compatible avec l'impédance de l'élément de mémoire qui est sélectionné par ledit circuit de sé- lection (WS,,BS) et qu'un signal mémorisé l'élé- ment de mémoire sélectionné, est extrait par lecture au niveau de ladite quatrièmeeborne. 3 Dispositif de mémoire à semiconducteurs se- lon la revendication 2, caractérisé en ce que ledit cir- cuit d'enregistrement (WA,;-WO W 7) comporte une premiè- re borne de commande destinéea recevoir des signaux qui com- mandent le fonctionneinent dudit circuit d'enregistrement, que ledit circuit de sortie (DOB) comporte une seconde borne de commande pour la réception de signaux qui commandent le fonctionnement de ce circuit, et que ledit circuit de om- mande (ST Wi AWAO WA 7) comporte un circuit de discri- mination (SA) qui reçoit un signal introduit au niveau de la troisième borne,qui, lorsque ledit signal reçu est un courant d'enregistrement, envoie un second signal de commande à ladite première borne de commande pour action- ner ledit circuit d'enregistrement, et qui, lorsque ledit signal reçu est ledit premier signal de commande, envoie un troisième signal de commande à ladite seconde borne de commande pour actionner ladite sortie. 4 Dispositif de mémoire à semiconducteurs se- lon la revendication 3, caractérisé en ce que ledit circuit de discrimination (SA) comprend un circuit à bascule de Schmidt qui reçoit le signal introduit par ladite troisième borne et qui délivre ledit second signal de commande. Dispositif de mémoire à semiconducteurs se- lon la revendication 3, caractérisé en ce que ledit cir- cuit de sortie (DOB) comporte un circuit ECL (Q 22, Q 23) et un transistor bipolaire raccordé en émetteur ouvert (Q 21), dont l'émetteur est raccordé à ladite borne de sortie. 6 Disposi 1 if de mémoire à semiconducteurs se- lon la revendication 5, caractérisé en ce que ladite plura- lité d'éléments de mémoire sont disposés sous la forme d'une matrice (MARY), que les conducteurs de lignes (WO-W 7) sont disposés selon un réseau pour les lignes des éléments de mé- moire, que les premières bornes des éléments de mémoire des lignes sont raccordées auxdits conducteurs de ligne, et que lesdits conducteurs de colonne (BO-B 7) sont disposés en ré- seau pour les colonnes des éléments de mémoire et que les secondes bornes des éléments de mémoire des colonnes sont raccordées auxdits conducteurs de colonne 7 Dispositif de mémoire à semiconducteurs se- lon la revendication 6, caractérisé en ce que ledit circuit de sélection (WS,;BS) comporte un premier circuit de sélection (BS,) qui reçoit des signaux d'adresses et qui produit un signal de sélection servant à sélectionner un con- ducteur de colonne (BO-B 7) qui est désigné par les signaux d'adresses parmi lesdits conducteurs de colonne, une ligne d'enregistrement, et des éléments de commutation (Q 1 O-Q 12) qui sont prévus entre chacun desdits conducteurs de colonne et ladite ligne d'enregistrement et qui sont rendus conduc- teurs par les signaux de sélection produits par lesdits cir- cuits de -sélection, et que ledit circuit d'enregistrement comporte une première source dé courant qui est raccordée à ladite ligne d'enregistrement et dont le fonctionnement est commandé par un signal d'enregistrement envoyé à ladite qua- trième borne. 8 Dispositif de mémoire à semiconductuers se- lon la revendication 7, caractérisé en ce que lesdits cir- cuits de sortie (DOB) comportent une ligne de lecture, des diodes (D 7, D 9) qui sont prévues entre chacun desdits con- ducteurs de colonnes et ladite ligne de lecture et qui fonc- tionnent de façon différentielle par rapport aux éléments de mémoire,un premier circuit de sortie qui comporte une borne d'entrée raccordée à ladite ligne de lecture, ledit circuit ECL (Q 22, Q 23) et ledit transistor-branché en col- iec-eur ou-ert (Q 21) et aui produit sur ladite borne de sortie -n signal de sortie conformément à l'impédance de l'élément de mé- moire sélectionné, et une seconde source de courant qui raccordée à ladite ligne d'enregistrement. 9 Dispositif de mémoire à semiconducteurs selon la revendication 8, caractérisé en ce que ledit circuit de sélection (WS,BS) comporte un second cir- cuit de sélection (XJ 55 WSO W 57) qui sélectionne les conducteurs de colonne (W 0-W 7) désignés par les signaux d'adresses pendant l'opération de lecture, et un troisiè- me circuit de sélection qui sélectionne un conducteur de colonne désigné par des signaux d'adresses pendant l'opé- ration d'enregistrement. Dispositif de mémoire à semiconducteurs se- lon la revendication 9, caractérisé en ce que ledit circuit d'enregistrement (WA,) comporte un premier circuit d'en- registrement qui reçoit ledit courant d'enregistrement et un signal de sélection produit par ledit troisième circuit de sélection, qui envoie ledit courant d'enregistrement à un conducteur de ligne (W 0-W 7) qui est désigné par lesdits signaux d'adresses. 11 Dispositif de mémoire à semiconducteurs se- lon la revendication 10, caractérisé en ce que ledit élément de mémoire est constitué par un transistor bipolaire dont la base est ouverte. 12 Dispositif de mémoire à semiconducteurs se- lon la revendication 10, caractérisé en ce que ledit élément de mémoire est constitué par un fusible. 13 D Ispositif de mémoire à semiconducteurs se- lon larevendication 9, caractérisé en ce que chacun desdits premier et second circuits de sélection -ebmportent un cir- cuit tampon d'adresses(XAB;XAB 1, XAB 3,YAB), constitué par un circuit ECL. 14 D Ispositif de mémoire à semiconducteurs se- lon la revendication 13, caractérisé en ce que ledit troisiè- me circuit de sélection est constitué par un circuit tam- pon d'adresse formé par un circuit TTL et par un circuit décodeur d'adresses constitué par une pluralité de diodes. Dispositif de mémoire à semiconducteurs selon la revendication 4, caractérisé en ce que ledit cir- cuit de discrimination (ST) comporte un premier circuit de commande qui, lors de la réception dudit second signal de commande produit par ledit circuit à bascule de Schmidt (Sf), envoie à ladite seconde borne dudit circuit de sortie (DOB) un quatrième signal de commande qui place ledit circuit de sortie à l'état inactif, ce qui a pour effet que le cir- cuit de sortie est placé à l'état inactif lorsque ledit circuit d'enregistrement est en fonctionnement. 16 D Ispositif de mémoire à semiconducteurs se- lon la revendication 15, caractérisé en ce que ledit circuit de sortie (DOB) comporte un transistor bipolaire raccordé en émetteur ouvert (Q 21),dont l'émetteur est raccordé à la- dite borne de sortie (D). 17 Dispositif de mémoire à semiconducteurs se- lon la revendication 9, caractérisé en ce que ledit circuit de sélection comporte une troisième borne de commande qui reçoit un signal qui commande le fonctionnement dudit se- cond circuit de sélection, que ledit troisième circuit de sélection comporte une quatrième bornede commande qui re- çoit un signal qui commande le fonctionnement dudit troi- sième circuit de sélection et que ledit circuit de discri- mination (ST) produit, lorsqu'un cinquième signal de coma- mande est envoyé à ladite troisième borne en vue de placer le dispositif de mémoire à semiconducteurs à l'état inac- tif, un sixième signal de commande à ladite troisième bor- ne de commande de manière à placer ledit second circuit de sélection à l'état inactif, et délivre un septième signal de commande à ladite quatrième borne de commande de maniè- re à placer ledit troisième circuit de sélection à l'état actif.