Brevet FR2538193A1 — publié le 19840622

La présente invention concerne les circuits intégrés à tran- sistors MOS (Semiconducteur basede mtaloxyde) & un seul type de por- teurs de charge et, plus précisément, un circuit d'interface de sortie pour un circuit logique à trois états d'un tel circuit intégré. I 1 sera question ci-après de circuits qui utilisent unique- ment des transistors MOS à canal N, c'est-à-dire des transistors dans lesquels les porteurs de charge sont des électrons, mais il est bien entendu que la même description s'applique aussi à des circuits analogues qui utilisent uniquement des transistors IVIOS à canal P, c'est-à-dire des transistors dans lesquels les por- teurs de charge sont des lacunes, à condition que les polarités des tensions soient inversées. Les trois états logiques transmis à partir du circuit d'in- terface sur une borne de sortie du circuit intégré sont définis d'habitude par les valeurs de tension que peut prendre cette borne de sortie Plus précisément, un premier état est caracté- risé par un niveau de haute tension, c'est-à-dire très voisin de la tension du p Sôle positif de la source d'alimentation, un deuxième état est caractérisé par un niveau de basse tension, c'est-à-dire très voisin de la tension du pôle négatif de la source d'alimentation, et le troisième état est défini par un niveau intermédiaire déterminé par le circuit utilisateur qui est branché sur la sortie Du point de vue du courant fourni au circuit utilisateur, c'est-à-dire de l'impédance que présente la scrtie du circuit d'interface, le premier état présente une haute impédance par rapport au pôle négatif et une basse impédance par rapport au pôle positif, le deuxième état présente une basse im- pédance par rapport au pôle négatif et une haute impédance par rapport au pôle positif et le troisième état présente une haute impédance par rapport aux deux pôles d'alimentation Dans de nombreuses applications, enparticulier dans celles qui font usage d'une tension d'alimentation relativeuent basse, par exem- ple de 5 volts, il est important que, dans l'état caractérisé par le niveau de sortie à haute tension, la tension sur la borne de sortie soit très proche de la tension du ôle positif d'ali- mentation On peut facilement satisfaire cette exigence en ayant recours à l'emploi d'une ali mentation suppléeentaire qui O 10 est en mesure de fournir une tension plus élevée que celle de l'alimentation principale I ais lorsque l'on ne peut pas ou que l'on ne veut pas utiliser une telle alimentation supplémentaire, ou si l'on dispose seulement d'un générateur de haute tension qui a une impédance interne très élevée et qui, ean conséquence, est incapable de donner la puissance nécessaire, on a recours d'habitude à des montages qui, utilisant un ou plusieurs conden- sateurs, permettent d'atteindre, pendant des périodes de temps limitées, des tensions plus élevées que la tension d'alimenta- tion Toutefois, cette dernière solution ne convient pas dans les applications dans lesquelles la durée du signal de sortie doit 8 tre relativement longue, car cela impose l'utilisation de condensateurs de grande capacité et, par suite, non intégrables, ou intégrables seulement au prix d'une grande dépense de surface utile du semiconducteur. Le but de la présente invention est de réaliser un circuit d'interface du genre défini dans le préambule, qui soit en mesure de maintenir en sortie des signaux de longue durée sans utilisa- tion de condensateurs de grande capacité, et qui puisse fonction- ner correctement en dépit de l'utilisation d'un générateur de haute tension dont l'impédance interne peut même être très élevée. Ce but est atteint, d'après l'invention, par une interface comprenant un condensateur qui est chargé à une tension relative- ment élevée par-une source de tension qui peut avoir une impédan- ce interne très élevée, et un circuit de commutation qui est com- mandé par un signal de sortie du circuit logique et qui met en 3- com nunication le condersateur avec l'électrode de gâchette d'un transistor de l'étage final de l'interface, pour le polariser à une tension plus élevée que la tension d'alimentation, unique- ment pendant un état logique prédéterminé, tandis qu'il main- tient pratiquement isolé le condensateur pendant tout autre état logique. L'invention pourra Atre mieux comprise à l'aide de la description détaillée de l'une de ses formes d'exécution, don- née ci-après en référence aux dessins annexés. l O La fig 1 représente un circuit logique à interface de sor- tie de type connu. La fig 2 représente un circuit logique à interface de sor- tie suivant l'invention. La fig 3 est la représentation de formes d'onde qui illus- trent le fonctionnement des circuits des fig 1 et 2. Comrnme on peut le voir sur les dessins et, en particulier, d'après les fig 1 et 3 tout d'abord, un comparateur de phase CP compare les phases de deux signaux à impulsions al et a 2, ayant une même fréquence prédéterminée, par exemple de 1 k Hz, appli- qués à deux bornes d'entrée désignées respectivement par 1 et 2, et il fournit en sortie le résultat de la comparaison, au moyen de trois combinaisons possibles d'états logiques binaires sur deux bornes de sortie 3 et 4 Le comparateur CP étant un circuit connu en soi, il ne sera décrit ci-après que d'un point de vue fonctionnel Il est conçu de telle manière que quand les deux signaux d'entrée al et a 2 sont en phase, comme on l'a représenté sur la fig 3 a, la borne de sortie 3 se trouve à une tension positive de niveau prédéterminé, correspondant à l'état binaire l, et la borne de sortie 4 se trouve à une tension de niveau plus bas, proche de celle de la masse, correspondant à l' état binaire O Cette situation est représentée sur la fig 3 a, sur laquelle les symboles B 3 et B 4 se rapportent à l'état des bornes 3 et 4 respectivement Lorsque le signal d'entrée al est en re- tard par rapport à a 2, comme on l'a représenté sur la fig 3 b, la tension sur la borne de sortie 4 passe au niveau 1 au niveau du flanc montant du signal a 2 et elle y reste pendant toute la durée du retard, c'est-à-dire jusqu'à l'apparition du flanc mon- tant du signal al, tandis que la tension sur la borne 3 reste inchangée Lorsque le signal d'entrée al est en avance par rap- port au second signal a 2, comme on l'a représenté sur la fig 3 c, la tension de la borne 3 descend au niveau O pendant toute la durée de l'avance, tandis que celle de la borne 4 reste au ni- veau 0. Les sorties du comparateur sont reliées, au moyen d'un circuit d'interface désigné dans l'ensemble par CF, à un circuit utilisateur, représenté sur la figure par un diviseur de tension composé de deux résistances Ri et R 2 de valeur élevée, interca- lées entre les pôles d'une source de tension d'alimentation, môles qui sont représentés par le symbole de masse et par le symbole +Vcc Le circuit d'interface CF comprend un inverseur d'entrée constitué par deux transistors à canal n, l'un (Tl) du type à enrichissement et l'autre (T 2) du type à appauvrissement, montés en série entre la masse et le p 8 le positif d'une source de tension +VBB plus élevée que la tension d'alimentation +Vcc. Le transistor T 2, dont l'électrode de drain est reliée au pôle positif + VBB et dont les électrodes de source et de gâchette sont unies entre elles et reliées à l'électrode de drain de T 1, constitue la charge du transistor Ti Ce dernier a son électrode de source reliée au pôle négatif (masse) de la source d'alimen- tation, son électrode de gâchette reliée, en tant que première borne d'entrée du circuit d'interface CF, à la borne de sortie 3 du comparateur CP et son électrode de drain reliée, non seulement aux électrodes de source et de gâchette du transistor de charge T 2, mais aussi à l'électrode de gâchette d'un autre transistor à canal N du type à enrichissement T 3 Ce dernier est relié par son électrode de drain au pôle +Vcc et par son électrode de sour- ce à l'électrode de drain d'un autre transistor du même type T 4. L'électrode de gâchette du transistor T 4, dont l'électrode de source est mise à la masse, es t reliée à la borne de sortie 4 du comparateur CP et constitue une seconde borne d'entrée du circuit d'interface CF Le point de jonction 5 entre les transistors 23 et T 4, qui constituent l'étage de sortie du circuit d'inter- face OF, est la borne de sortie de ce circuit et est relié à la prise intermédiaire du diviseur Rl, R 2. En service, si les signaux à comparer al et a 2 sont en pha- se, les sorties 3 et 4 du comparateur CP sont respectivement aux niveaux haut et bas, comme on l'a déjà indiqué (fig 3 a) Dans cette situation, les transistors T 3 et T 4 sont tous deux en in- terdiction, parce que leurs électrodes de gâchette sont prati- querient au niveau de la masse Plus précisément, l'électrode de gâchette cle T 3 est raccordée à la masse à travers le transistor T 1 qui est en conduction du fait qu'une tension positive suffi- sam uent élevée (B 3) est appliquée à son électrode de gâchette. L'étage de sortie du circuit d'interface CF se trouve donc dans un état dans lequel l'impédance de la borne de sortie 5 est éle- vée, tant par rapport à la masse que par rapport au pôle positif de l'alimentation Si l'on suppose des valeurs égales pour les deux résistances élevées Rl et R 2, la borne de sortie 5 passe à un niveau de tension qui est à peu près égal à la moitié de la tension d'alimentation, comme on l'a représenté sur la fig 3 a en regard du symbole C 5. Si le signal al est en retard par rapport au signal a 2, ce qui fait que les sorties 3 et 4 du comparateur CP sont toutes deux au niveau haut pendant le temps de retard (fig 3 b), le transistor T 4 passe en conduction dans cet intervalle de temps, en raison du fait qu'il reçoit une tension positive suffisamment élevée sur son électrode de gâchette, et le transistor T 3 reste en interdiction car son électrode deÀ gchette est raccordée a la masse à travers le transistor T 1 qui est encore en conduction par suite de la présence de la tension positive sur son électrode de gâchette La borne de sortie 5 présente dans ce cas une basse impédance par rapport à la masse et une impédance élevée par rapport au pôle positif de l'alimentation, ce qui fait que sa tension passe du niveau Vcc/2 au niveau O pendant le temps de retard, comme on l'a représenté sur la fig 3 b. Si le signal al est en avance par rapport au signal a 2, ce qui fait que les sorties 3 et 4 du comparateur CP sont toutes deux au niveau bas pendant le temps d'avance, le transistor T 4 est en interdiction du fait que son électrode de gâchette est au niveau de la masse, tandis que le transistor T 3 passe en conduc- tion du fait que son électrode de gàchette se met au voisinage de la tension VBB (supérieure à Vcc), par suite du passage en interdiction du transistor T 1 sous l'effet de la tension prati- quement nulle appliquée à son électrode de gâchette Ainsi s'éta- blit l'état de sortie dans lequel la borne 5 présente, pendant le temps d'avance, une impédance élevée par rapport à la masse et une basse impédance par rapport au p le positif de l'alimen- tation et est par conséquent à un niveau de tension très voisin de la tension d'alimentation +Vcc, comme on l'a représenté sur la fig 3 c en regard du symbole 05. On notera que le circuit d'interface décrit ci-dessus ne fonctionne correctement et ne présente un niveau de sortie réel- lement voisin de la tension du pôle positif de la source d'ali- mentation que si la source de tension supplémentaire est un bon circuit d'alimentation à basse impédance interne, capable de fournir une tension +VBB plus élevée que la tension d'alimenta- tion dans une mesure suffisante pour amener le transistor T 3 en conduction com plète et l'y maintenir Un tel circuit d'alimen- tation supplémentaire doit avoir une impédance interne suffisam- ment basse pour pouvoir fournir le courant nécessaire pour garan- tir un bon fonctionnement de l'inverseur dont la sortie est reliée à l'électrode de g Schette du transistor T 3 L'absorption de courant de l'inverseur, lorsque la sortie est au niveau bas, dépend essentiellement de la vitesse voulue pour la commutation de l'état de sortie Si l'on ne dispose pas d'une source supplé- mentaire de ce type, on peut également alimenter l'inverseur avec la tension +Vcc, mais la tension sur la borne de sortie 5, dans l'état d'iapédance minimale par rapport au pôle positif, peut atteindre au maximum une valeur égale à la différence entre la tension d'alimentation +Vcc et la tension de seuil d'un transistor à enrichissement, augmentée de ce qu'on appelle l'ef- fet de corps (ou effet "body") (pour une valeur totale d'environ 1,5 V) Dans ce cas par conséquent, la borne de sortie 5 a, par rapport au pâle positif, une impédance qui n'est pas la plus basse possible et une tension qui s'écarte de façon appréciable de la tension d'alimentation Il est évident que ces inconvénients sont d'autant plus graves que la tension d'alimentation +Vcc est basse. Sur la fig 2, sur laquelle les éléments semblables à ceux de la fig 1 sont désignés par les mêmes symboles de référence, la borne de sortie 3 du comparateur CP est reliée à l'électrode de gâchette du transistor T 3 par l'intermédiaire d'un circuit, entouré d'une ligne de tirets sur le dessin et désigné par le symbole Ca, qui a à la fois la fonction d'établir une connexion entre la sortie 3 du comparateur CP et le transistor T 3 de l'éta- ge final et la fonction de polariser convenablement ce dernier pendant une période prédéterminée Ce circuit CC comprend un - transistor à canal N du type à enrichissement Tl, dont l'élec- trode de source est reliée à la masse et dont l'électrode de drain est reliée à la fois à l'électrode de gâchette du transis- tor T 3 de l'étage final et aux électrodes de source et de gâchet- te, reliées entre elles, d'un transistor à canal N du type à appauvrissement T 5 Un deuxième transistor à appauvrissement T 6 a son électrode de gâchette raccordée à la borne de sortie 3 du comparateur CP et ses électrodes de drain et de source raccordées respectivement au pôle positif +Vcc de l'alimentation et à l'électrode de drain du transistor T 5 Cette dernière électrode est reliée également à l'électrode de source d'un troisième tran- sistor à appauvrissement T 7, dont l'électrode de gâchette est raccordée à l'électrode de gâchette du transistor T 3 et dont l'électrode de drain est reliée à une source de tension relati- vement élevée (par exemple-de 15 V), désignée par VH Entre l'électrode de drain de T 7 et la masse est intercalé un condensa- teur O La source Vil est représentée par un générateur de tension idéal G, en série avec un élément zî qui représente l'impédance interne de cette source L'impédance interne de la source de tension utilisée dans le circuit intégré auquel l'invention peut âtre appliquée peut même 8 tre très élevée, par exemple de 10 Iiohms. On considèrera maintenant, en référence aux fig 2, 3 a, 3 b et 3 c, le fonctionnement du circuit suivant l'invention dans les différentes conditions de phase des signaux d'entrée al et a 2. Si les signaux al et a 2 sont en phase ou si le signal al est en retard par rapport au signal a 2, le fonctionnement est analogue à celui du circuit connu de la fig 1 et il est donc représenté encore par les formes d'onde des fig 3 a et 3 b On notera que dans ces deux situations, caractérisées par une ten- sion positive sur la borne 3 du comparateur CP, outre le tran- sistor pilote T 1, le transistor à appauvrissement T 6 est lui aussi en conduction, du fait que sa tension gâchette-source est positive et, par suite, dans le sens qui favorise son état normal de conduction En conséquence, la tension entre les noeuds A et B, c'est-à-dire entre les électrodes de drain et de source du transistor T 5, est très voisine de la tension d'alimentation Vcc et le transistor à appauvrissement T 7 a une tension gâchette- source négative et suffisamment élevée pour qu'il soit maintenu en interdiction Dans ces conditions, le condensateur C, chargé à la tension de la source VH, ne peut pas se décharger puisqu'il n'a en parallèle, comme résistance de décharge, que la résistance très élevée de la jonction, polarisée en sens inverse, du drain du transistor T 7 qui absorbe par conséquent un courant sàrement plus faible que celui que peut fournir le générateur de tension VH. Si le signal al est en avance par rapport au signal a 2, les sorties 3 et 4 du comnparateur sont toutes deux au niveau bas pendant le temps d'avance, comme on l'a représenté sur la fig. 3 c Dans ces conditions, le transistor T 1 est en interdiction du fait que, étant du type à enrichissement, il ne peut pas conduire lorsque son électrode de gâchette est pratiquement à la même tension que son électrode de source En conséquence, le noeud B est isolé de la masse Du fait que le transistor T 5 joue le rôle de résistance, la tension du noeud A est égale à celle du noeud B Le transistor à appauvrissement 27 est en conduction parce qu'il a ses électrodes de source et de gâchette à la même ten- sion, du fait qu'elles sont reliées respectivement aux noeuds A et B La tension des noeuds A et B est donc voisine de la ten- sion de la source VH, à condition que le transistor à appauvris- sement soit polarisé en interdiction, c'est-à-dire qu'il ait une tension gachette-source négative et supérieure en valeur absolue à son seuil de conduction Du fait que l'électrode de gâchette de T 6 est pratiquement à la masse, cette condition est satisfaire et le transistor T 6 est en interdiction Par consé- quent, l'électrode de gâchette du transistor T 3 est raccordée seulement à la source de haute tension VH, ce qui lait que ce transistor est dans l'état de conduction complète Ainsi existe l'état de sortie dans lequel la borne 5 présente une impédance élevée par rapport à la masse et une basse impédance par rapport au p Dle positif +Vcc de l'alimentation, et dans lequel le niveau de la tension de sortie à vide atteint une valeur égale à celle de la tension +Vcc Cet état est encore représenté par la forme d'onde C 5 de la fig 3 c, mais à la différence de l'état de sortie correspondant du circuit de la fig 1 alimenté par la source de tension supplémentaire +VBB à basse impédance interne, il est obtenu en utilisant, en plus de la source d'alimentation usuelle +Vcc, un générateur de haute tension à impédance interne très élevée On notera que, même dans la situation représentée par la fig 3 c, la résistance de décharge du condensateur C est très élevée, puisque c'est celle de jonctions polarisées en sens in- verse Il est donc possible, avec le circuit d'interface suivant l'invention, d'utiliser un condensateur de très petite capacité et, par suite, facilement intégrable, m me quand les signaux à comparer ont des fréquences relativement basses On a constaté dans la pratique qu'avec une tension d'alimentation de 5 V, une source de tension auxiliaire à haute impédance interne de 15 V et une fréquence de 1000 Hz des signaux d'entrée à comparer, on obtenait des signaux de sortie utilisables dans toutes les con- ditions de fonctionnement, avec un condensateur ayant une capa- cité de l'ordre de 8 p F qui est réalisable facilement par les techniques usuelles d'intégration sur une surface très réduite. Il n'a été représenté et décrit qu'une seule forme de réa- lisation de l'invention et il est donc évident que de nombreuses variantes et modifications peuvent y être apportées sans que l'on s'écarte pour autant du cadre de l'invention. ill REJVENDICATIONS 1 Circuit d'interface de sortie pour un circuit logique à trois états dans un circuit intégré à transistors MOS à un seul type de porteurs de charge, comprenant une première et une seconde (+Vcc) bornes d'alimentation branchées respectivement sur un premier et un second pôle d'une source de tension d'ali- mentation, un étage de sortie comportant un premier (T 4) et un deuxième (T 3) transistors du type à enrichissement, montés en série l'un avec l'autre entre la première et la seconde (+Vcc) bornes d'alimentation, ainsi qu'une borne de sortie ( 5) consti- tuée oar le point de jonction entre l'électrode de drain du pre- mier transistor (T 4) et l'électrode de source du second transis- tor (T 3), les électrodes de gâchette du premier (T 4) et du se- cond (T 23) transistors étant reliées fonctionnellement à une pre- mière ( 4) et à une seconde ( 3) sorties respectivement du circuit logique (CP) de manière à transmettre, à un circuit utilisateur raccordé à la borne de sortie ( 5), les trois états du circuit logique représentés par des combinaisons d'états logiques binai- res des deux sorties de ce circuit logique, caractérisé en ce que la jonction entre l'électrode de gâchette (B) du second tran- sistor (T 3) de l'étage final et la seconde sortie ( 3) du circuit logique est constituée par un réseau de connexion et de polari- sation (CO) dont une borne d'alimentation auxiliaire peut etre raccordée au pôle, du même signe que le second pôle de la source d'alimentation, d'une source auxiliaire de tension (VH) capable de fournir une tension plus -élevée, d'une quantité prédéterminée, que celle de la source d'alimentation, l'autre pôle de cette source auxiliaire pouvant être raccordée à la première borne d'alimentation, le réseau de connexion et de polarisation (CC) comprenant un élément capacitif (C) dont une première électrode est reliée à la borne d'alimentation auxiliaire et dont la seconde électrode est reliée à la première borne d'alimentation, et un dispositif de commutation à transistors (T 1, T 5, T 6, T 7), raccordé à l'électrode de gâchette (B) du second transistor (T 3), à la première électrode de l'élément capacitif (C) et à la secon- de sortie ( 3) du circuit logique et agencé de manière à raccor- der, par un trajet à basse résistance, la première électrode de l'élément capacitif à l'électrode de gâchette du second transis- tor (T 3) lorsque la seconde sortie ( 3) du circuit logique se trouve dans un état logique binaire prédéterminé et à laisser pratiquement isolé l'élément capacitif (C) lorsque la seconde sortie du circuit logique se trouve dans l'état logique binaire opposé à l'état prédéterminé. 2 Circuit d'interface de sortie selon la revendication 1, caractérisé en ce que le réseau de connexion et de polarisation (CC) comprend un transistor pilote (Tl) du type à enrichissement dont l'électrode de source est reliée à la première borne d'ali- mentation et dont l'électrode de drain est raccordée à l'électro- de de gâchette du second transistor (T 3) de l'étage final, un premier transistor du type à appauvrissement (T 6) dont l'électro- de de drain est reliée à la seconde borne d'alimentation (+Vcc) et dont l'électrode de source (A) est reliée, par l'intermédiai- re d'un élément résistant (T 5), à l'électrode de drain (B) du transistor pilote (Tl), les électrodes de gâchette du transistor pilote (Tl) et du premier transistor à appauvrissement (T 6) étant reliées en commun à la seconde sortie ( 3) du circuit logi- que (CP), et en ce qu'il comprend en outre un second transistor à appauvrissement (T 7) dont les électrodes de source, de drain et de gâchette sont reliées respectivement à l'électrode de sour- ce du premier transistor à appauvrissement ( 26), à la première électrode de l'élément capacitif (C) et à l'électrode de gâchette du second transistor (T 3) de l'étage final. 3 Circuit d'interface de s-ortie selon la revendication 2, caractérisé en ce que l'élément résistant est un transistor du 2538 1 93 type à appauvrissement (T 5) dont les électrodes de source et de gâchette sont unies entre elles.