Brevet FR2539910A1 — publié le 19840727

La présente invention concerne un dispositif de mémoire à semiconducteurs. Afin d'améliorer le rendement des produits de fabrication, on a envisagé l'utilisation de techni- ques de redondance pour des dispositifs de mémoire à semiconducteurs (désignés ci-après sous le terme de "mé moires") Des bits défaillants, pour lesquels la lectu- re et l'enregistrement de données ne sont pas possibles, apparaissent de façon inévitable par suite de la diver- sité des conditions de fabrication ou bien en raison du défaut d'un masque utilisé pour la fabrication Afin de résoudre ce problème, on dispose par avance des bits de réserve dans la mémoire, de telle sorte que ces bits soient choisis à la place des bits défectueux Ainsi la mémoire peut être considérée comme si elle ne comportait aucun bit défaillant. Lorsque l'on applique des techni- ques de déchargement ou d'élimination à redondance à une telle mémoire, on envisage un agencement dans lequel des colonnes de réserve (constituées par des lignes de trans- mission de données de réserve, avec des bits de réserve raccordés à ces lignes) sont sélectionnées à la place des lignes de transmission de données, défectueuses, qui con- tiennent des bits défaillants En d'autres termes des circuits supplémentaires,tels que les colonnes de ré- serve, un circuit de comparaison d'adresses et un circuit de mémoire servant à mémoriser les signaux d'adresses des colonnes défectueuses sont ménagés dans la mémoire Lors- que les signaux d'adresses sont appliqués à la mémoire, ils sont comparésaux signaux d'adresses mémorisés dans le circuit de mémoire, par le circuit de comparaison d'adresses Lorsque les signaux d'adresses appliqués à la mémoire coincident avec les signaux d'adresses mé- morisés dans cette dernière, un sianal de coïncidence est produit par le circuit de comparaison d'adresses. Ce signal de coïncidence place la colonne contenant les bits défaillants (lignes de transmission de données dé- fectueuses) dans l'état de non sélection et, à leur pla- ce, les colonnes de réserve sont sélectionnées. On peut considérer les mémoires indiquées ci-après onnme des mémoires ayant une construction à multi- plets (x 8 bits), c'est-à-dire des mémoires dans lesquel- les l'enregistrement et la lecture des données sont ef- fectuées dans l'unité à 8 bits. C'est-à-dire que l'on peut obtenir une mé- moire dans laquelle huit réseaux de mémoire (nappes ou bandes) sont prévus et un bit de chaque réseau est sé- lectionnrdans chaque réseau de mémoire de sorte que l'on peut lire ou enregistrer des données à 8 bits Dans une telle mémoire, les décodeurs de colonnes et les commuta- teurs de colonnes sont disposés d'une façon dense ou com- pacte de manière à permettre la sélection d'un bit à par- tir de chaque réseau de mémoire Si l'on applique à une telle mémoire'les techniques de redondance, qui réalisent une commutation depuis les lignes de transmission de don- nées, défectueuses, aux lignes de transmission de données de réserve, il devient difficile de passer par commutation depuis les lignes défectueuses de transmission de données aux lignes de transmission de données de réserve L'opé- ration de commutation permettant de passer des lignes de transmission de données défectueuses aux lignes de trans- mission de données de réserve pour chaque réseau de mé- moire devient également complexe. Dans la mémoire du type décrit ci-dessus, il est possible d'utiliser des techniques de fabrication dé- licates mettant en oeuvre un faisceau laser en tant que procédé de commutation des lignes de transmission de don- nées défectueuses aux lignes de transmission de données de réserve En d'autres termes, les câblages eux-mêmes sont commutés depuis les lignes de transmission de don- nées défectueuses jusqu'aux lignes de transmission de don- nées & réserve, par le faisceau laser. Afin de réaliser la commutation des câblages sous l'action du faisceau laser, il devient nécessaire d'utiliser un appareillage onéreux et par conséquent le coût de-fabrication du dispositif demémoire à semiconduc- teurs augmente, tandis que le rendement de contrdle ou d'essai diminue. C'est pourquoi l'auteur à la'base de la pré- sente invention propose d'allouer la m 9 me adresse à une pluralité de lignes de transmission de données voisines les unes des autres à l'intérieur du même réseau de mé- moire (nappe) de manière à préserver un espace dans le- quel un décodeur d'adresses de colonnes se trouve formé, et propose de réaliser le passage par commutation d'une pluralité de lignes de transmission de données, en tant qu'ensemble de lignes, à une pluralité de lignes de transmission de données de réserve. Lors de la fabrication d'un dispositif de mémoire à semiconducteurs comportant une capacité impor- tante de mémoire, comme par exemple 256 kbits ( 8 x 32 kbits), le réseau ou la nappe de mémoire est subdivisé de préfé- rence en une pluralité de nappes formant mémoire de ma- nière à réduire la longueur des lignes de transmission de mots et des lignes de transmission de données et d'accroître sa vitesse élevée de fonctionnement L'idée de l'auteur à la base de la présente invention est d'es- sayer d'améliorer le taux d'utilisation des lignes de transmission de données de réserve, c'est-à-dire le taux d'élimination des bits défaillants ou défectueux, grâce- à l'utilisation des bits de transmission de données de réserve faisant partie de différentes nappes de mémoire, en dehors du passage par commutation des lignes de trans- mission de données défectueuse aux lignes de transmission de données de réserve à l'intérieur de la même nappe de 253 ? 910 mémoire, lorsque cette nappe de ce réseau de mémoire est subdivisée en une-pluralité de nappes. C'est pourquoi un but de la présente inven- tion est de fournir un dispositif de mémoire à semicon- ducteus permettant d'améliorer le taux d'élimination des bits défectueux ou défaillants. Un autre but de la présente invention est de fournir un dispositif de mémoire à semiconducteurs économique. Un autre but de la présente invention est de fournir un dispositif de mémoire à semiconducteurs permet- tant de réduire la consommation d'énergie Selon un pre- mier mode de réalisation de la présente invention, ce pro- blème est résolu à l'aide d'un dispositif de mémoire à semiconducteurs caractérisé en ce qu'il comporte un pre- mier et un second réseaux de mémoire comportant chacun une pluralité de cellules de mémoire, des premier et se- cond réseaux de réserve comportant chacune une plurali- té de cellules de mémoire, et un premier circuit de sé- lection permettant de sélectionner laditè cellule de mé- moire désigné par des premiers signaux de sélection, à partir de l'un desdits premier et second réseaux de mé- moire et de l'un desdits premier et second réseauvde mé- moire de réserve, lors de la réception desdits premiers signaux de sélection, et que ledit premier circuit de sé- lection comporte un premier circuit d'inhibition inhibant la sélection d'une cellule de mémoire défectueuse lors- que lesdits premiers signaux de sélection sont les si- gnaux de sélection qui sélectionnent ladite cellule de mémoire défectueuse parmi l'un ou l'autre desdits pre- mier et second réseaux de mémoire, et un second circuit de sélection sélectionnant une cellule de mémoire parmi l'un ou l'autre desdits premier et-second réseaux de mémoire de réserve, à cet instant, ce qui a pour effet que ladite cellule de mémoire est sélectionnée par l'un ou l'autre desdits premier et second réseaux de mémoire de réserve, à la place de ladite cellule de mémoire dé- fectueuse, lorsque lesdits premiers signaux de sélection désignant ladite cellule de mémoire défectueuse contenue dans lesdits premier et second réseaux de mémoire sont appliqués à cette cellule Selon une seconde idée de la présente invention, il est prévu un dispositif de mémoi- re à semiconducteurs caractérisé en ce qu'il comporte un premier réseau de mémoire comportant une pluralité de cel- lules de mémoire possédant une borne de commande et des bornes d'entrée/sortie et qui sont disposées suivant une matrice, un second réseau de mémoire possédant le même agencement que ledit premier réseau de mémoire, un pre- mier réseau de mémoire de réserve comportant plusieurs cellules de mémoire possédant des bornes de commande et d'entrée/sortie et qui sont disposées selon une matrice, un premier circuit de sélection sélectionnant des li- anes de cellules de mémoire dans lesdits premier et se- ccnd réseaux de mémoire et dans ledit premier réseau de mémoire de réserve, un second circuit de sélection qui reçoit une pluralité de premiers signaux de sélection et sélectionne ladite colonne de cellule de mémoire dé- signée par lesdits premiers signaux de sélection et dont le fonctionnement est commandé par un premier signal de commande, un troisième circuit de sélection qui reçoit lesdits premiers signaux de sélection et sélectionne la colonne de cellules de mémoire désignée par ledit pre- mier signal de sélection dans ledit second réseau de mémoire lorsque ledit second circuit de sélection ne sé- lectionne pas la colonne de cellules de mémoire dans le- dit premier réseau de mémoire, un quatrième circuit de sélection sélectionnant la colonne de cellules de mémoi- re dans ledit premier réseau de mémoire de réserve lors de la réception d'un second signal de sélection, un pre- mier circuit de sortie, auquel les données provenant de 25399 Ta la cellule de mémoire sont appliquées lorsqu'une cellule de mémoire est sélectionnée par lesdits premiers et se- cond circuits de sélection dans ledit premier réseau de mémoire, et auauel les données provenant de la cellule de mémoire sont appliquées lorsque la cellule de mémoire est sélectionnée par lesdits premier et quatrième cirz cuit de sélection dans ledit premier réseau de mémoire et dont le fonctionnement est commandé par un premier signal de cadencement, un second circuit de sortie au- quel les données provenant de la cellule de mémoire sont appliquées lorsque cette cellule de mémoire est sélectionnée par lesdits premier et troisième circuits de sélection dans ledit second réseau de mémoire et dont le fonctionnement est commandé par un second si- gnal de cadencement, un cinquième circuit de sélection recevant uintroisième signal de sélection et produisant ledit premier signal de commande inhibant le fonction- nement dudit second circuit de sélection, ledit premier signal de cadencement actionnant ledit premier circuit de sortie et ledit second circuit de sélection lorsque lesdits premiers signaux de sélection sont les sivnaux de sélection, qui désignent des colonnes de cellules de mémoire défectueuses, dans ledit premier ou second ré- seau de mémoire, et produisant ledit premier ou second signal de cadencement actionnant ledit circuit de sor- tie recevant les données provenant de ladite cellule de mémoire sélectionnée dans lesdits premier et second cir- cuits de sortie lorsque lesdits premiers signaux de sé- lection ne sont pas ceux qui désignent les colonnes de cellulesde mémoire défectueuses, et un premier circuit de commande recevant une pluralité de signaux d'adres- ses et produisant lesdits premier et troisième signaux de sélection. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après, prise en référence aux dessins annexés, sur lesquelsl la figure 1 est un schéma-bloc montrant une forme de réalisation de la présente invention; la figure 2 est le schéma d'un circuit mon L trant un exemple déterminé d'une partie de la forme de réalisation de la figure 1; la figure 3 est un schéma d'un circuit mon trant un exemple d'un circuit à redondance; la figure 4 estun schéma d'un circuit montrant un exemple d'un circuit de commande par commutation; la figure 5 représente le schéma d'un circuit montrant un exemple d'un détecteur de transitions d'adres- ses la figure 6 est un schéma d'un circuit mon- trant un autre exemple défini d'une partie de la forme de réalisation représentée sur la figure 1; la figure 7 est un schéma d'un circuit mon- trant une autre forme de réalisation dela présente in- vention; c la figure 8 est un schéma d'un circuit mon- trant un exemple d'un circuit de production servant à la production de signaux de cadencement 0 VR; et la figure 9 est un schéma-bloc montrant une autre forme de réalisation de la présente' invention. Ci-après on va décrire des formes de réali- sation préféréesdel'invention. La figure 1 représente un schéma-bloc d'un exemple d'une mémoire dynamique à accès direct ou aléa- toire (désignéeci-après sous le terme de mémoire "RAM"), à laquelle la présente invention est appliquée. Le dessin montre la constitution interne d'une mémoire dynamique, dans laquelle le signal d'en- trée et le signal de sortie sont respectivement intro- duits et produits dans l'unité à 8 bits, c'est-à-dire une mémoire RAM dynamique comportant une structure de multi- plet, bien que la présente invention ne soit pas parti- culièrement limitée à une telle mémoire RAM dynamique. Chaque bloc représenté sur le dessin est for- mé sur un substrat semiconducteur, tel qu'un substrat en silicium, selon dès techniques connues de fabrica- tion de circuits intégrés à semiconducteurs Les blocs principaux de circuits sur le dessin sont représentés de manière à être conformes à la disposition géométri- que des blocs dans un circuit intégré à semiconducteurs utilisé dans la pratique. Dans cette forme de réalisation, le réseau de mémoire est subdivisé en réseaux de droite et de gau- che M-ARY 1 et M-ARY 2, bien que ceci ne soit pas particu- 'lièrement limitatif Chaqueréseau de mémoire est consti- tué par une pluralité de cellules de mémoires disposées sous la forme d'une matrice. Dans chaque réseau de mémoire M-ARY 1, M-ARY 2, huit couples de-lignes de transmission de données complémentai- res forment un ensemble et il est prévu une pluralité de tels ensembles Chaque couple de lignes de transmission de dcnnéescmnplémentaires est formé de manière à s'éten- dre suivant la direction longitudinale comme cela est représenté sur le dessin, En d'autres termes, cette forme de réalisation n'est pas d'un type dans lequel le réseau de mémoire est subdivisé en huit blocs (nappes ou bandes) et dans lequel les bits sont sélectionnés un par un à partir de-chaque bloc, mais une forme de réalisation dans laquelle une adresse est allouée ou affectée aux huit ensembles de couples de lignes de transmission de données complémen- taires, voisins les uns des autres à l'intérieur du même réseau de mémoire, et dans lequel les huit bits ( 8 cel- lules de mémoire) sont sélectionnés à partir d'une plu- ralité de cellules de mémoire raccordées respectivement aux huit enseibles respectivement voisins de couples de li- gnes de transmission de données complémentaires Chaque couple de lignes de transmission de données complémen- taires est disposé transversalement sur le dessin. Les lignes de sélection d'adresses du systè- me de rangées (lignes de transmission de mots) sont dis- posées de manière à s'étendre en commun suivant la di- rection transversale par rapport à chaque réseau de mé- moire M-AR Yl, M-ARY 2, et sont représentéescomme étant disposées successivement suivant la direction longitudi- nale sur le dessin. Chaque couple de lignes de transmission de données complémentaires est raccordé à huit couples de lignes de transmission de données complémentaires commu- nes CD 1, CD 2, par l'intermédiaire de commutateurs de co- lonnes C-SW 1, C-SW 2 Sur le dessin, les couples de lignes de transmission de données complémentaires communes sont formées de manière à s'étendre suivant la direction trans- versale Le couple de lignes de transmission de données complémentaires communes CD 1, CD 2 sont raccordées respec- tivement aux bornes d'entrée d'amplificateurs principaux M Al, MA 2. Des amplificateurs de détection ou de lecture SA 1, SA 2 reçoivent une tension de lecture faible aux bornes des lignes de transmission de données complémentaires et sont rendus opérants grâce à des signaux de cadencement 0 pa- En d'autres termes les amplificateurs de lecture reçoi- vent la tension de lecture, qui est transmise aux lignes de transmission de données complémentaires à partir des cellules de mémoire sélectionnées par les signaux de sor- tie d'un décodeur de lignes R-DCR, amplifient les poten- tiels respectifs des couples de lignes de transmission de données complémentaires et les amànent aux niveaux haut/ bas. Un tampon d'adresses de lignes R-ADB reçoit un signal d'adresse à m bits RAD de la part de la borne externe, produit des signaux d'adresses complémentaires internes _O à m-1 et les délivre au décodeur d'adresses de ligne R-DCR. Le décodeur d'adresses de lignes R-DCR sélec- tionne une ligne de transmission de mots en fonction des signaux d'adresses go à Ama en synchronisme avec le si- gnal de cadencement de sélection de lignes de transmission de mots O x. Un tampon d'adresses de colonnes C-ADB reçoit un signal d'adresse à m bits CAD de la part de la borne externe, produit des signaux d'adresses complémentaires internes a O à a 1 et les envoie au décodeur d'adresses de colonnes C-DCR. Pour sélectionner les huits couples de ligne de transmission de données complémentaires en fonction des adresses a à a 1 décritesci-dessus, le décodeur d'adresses de colonnes C-DCR décode les signaux d'adres- ses aà et produit des signaux de sélection sur la base des signaux décodés résultantset des signaux de cadencement de sélection de lignes de transmission de données O y Le signal de sélection est formé par le pro- duit logique essentiel du signal décodé et du signal de cadencement O y, bien que ceci ne soit pas particulière- ment limitatif Les signaux d'adresses complémentaires a à qi_-l (ao à -nj) sont constitués par les signaux d'adres- ses internes a O à am-1 (a O à an-1) possédant la même pha- se que les signaux d'adresses RAD (CAD) et que les signaux d'adresses internes a( à eam (Go à an-1) dont la phase est inversée par rapport aux précédents. Les commutateurs de colonnes C-SM 1 et C-SW 2 reçoivent les signaux de sélection décrits ci-dessus et raccordent les huit couples de lignes de transmission de données complémentaires, déterminés par les signaux d'adres- ses complémentaires internes a à an-1, aux huit couples de données complémentaires communes. Parmi une pluralité d'ensembles formés chacun par les huit couplesde lignes de transmission de données complémentaires, seul-l'ensemble déterminé par les si- gnaux d'adresses complémentairesinternes ao a anj est sélectionné par le commutateur de colonnes et les huit couplesde lignes de transmission de données complémentai- * res formant chaque ensemble-sont raccordés aux couples de lignes de transmission de données complémentaires com- munes correspondantes. Bien que ceci ne soit pas particulièrement limitatif, le signal d'adresses complémentaire interne an 1 d'ordre le plus élevé parmi une pluralité de signaux d'adresses complémentaires internes an à an 1 est le si- gnal d'adresse qui détermine si les cellules de mémoire faisant partie du réseau de mémoire M-ARY 1 sur le côté gauche doivent êtresélectionnées ou biensi les cellules de mémoire faisant partie du réseau de mémoire M-ARY 2 sur le côté droite doivent être sélectionnées En d'autres termes, le signal d'adresse interne an-1 d'ordre le plus élevé est le signal d'adresse qui détermine si le couple de lignes de transmission de données complémentaires pré- sents dans le réseau de mémoire M-ARY 1 sur la gauche ou les couples de lignes de transmission de données complé- mentaires présents dansle réseau de mémoire M-ARY 2 sur la droite doivent être raccordés aux couples de lignes de transmission de données complémentaires communes. Bien que ceci ne soit pas particulièrement limitatif,-les couples de lignes de transmission de don- nées complémentaires présentes dans le réseau de mémoire M-ARY 1 sur le c 6 té gauche sont raccordés aux couples de lignes de transmission de données complémentaires commu- nes lorsque le signal d'adresse d'ordre le plus élevé an-1 est au niveau haut (" 1 " logique) Lorsqu'il se trou- ve au niveau bas (" O " logique), les couples de lignes de transmission de données complémentaires présents dans le réseau de mémoire M-ARY 2 sur le c 6 té droit sont raccor- dés aux couples de transmission de données complémen- taires communes. Sur le dessin, le couple des lignes de trans- mission de données complémentaires et le couple des lignes de transmission de données complémentaires communes sont représentés,chaque couple, par une ligne afin de simpli- fier la représentation Bien qu'il ne faille y voir aucune limitation particulière, le signal de cadencement szy est produit par un circuit NON-OU G 3 ( G 4), qui reçoit le signal de ca- dencement Gym produit dans le générateur TG de signaux de commande, mentionné ultérieurement, et le signal de suppression 5 KL produit par le circuit à redondance men- tionné ultérieurement. Comme cela sera explicité ci-après de façon plus détaillée en référence à la figure 3 Le signal de suppression 5 KL est amené au niveau haut ('l" logique) lorsqu'un réseau de mémoire à redondance (réseau de mé- moire de réserve) R-ARY, qui est prévu de manière à dégager les bits défectueux utilisés Par conséquent, le signal de cadencement y décrit cidessus tombe au niveau bas (" O " logique) indépendamment du signal de cadencement 0-y et le signal de sélection tombe également au niveau bas (" 0 " logique) indépendamment du signal décodé déjà décrit Il en résulte que le couple de lignes de trans- mission de données complémentaires, présentes à l'inté- rieur du réseau de mémoire M-ARY, ne sont pas raccordées aux lignes de transmission de données complémentaires com- munes par l'intermédiaire du commutateur de colonnes. Lorsque d'autre part le réseau de mémoire M-ARY est sélectionné, le signal de suppression "KL tombe au niveau bas (" O " logique) Etant donné que le si- gnal de cadencement eym tombe au niveau bas à ce moment là, le signal de cadencement y décrit ci-dessus augmente en passant au niveau haut (" O " logique) en réponse à la chute du premier signal, ce qui provoque la formation du premier signal de sélection conformément au signal déco- dé décrit ci-dessus Il en résulte que les huit couples de lignes de transmission de données complémentaires con- formément aux signaux d'adresses complémentaires internes a a a 1 sont raccordées aux couples de lignes de trans- mission de données complémentaires communes correspondan- tes par l'intermédiaire du commutateur de colonnes. Un circuit d'entrée/sortie I/O est constitué par un tampon de sortie de données pour la lecture et par un tampon d'entrée de données pour l'enregistrement Les signaux de sortie de l'un des amplificateurs principaux M Al et MA 2, qui est rendu opérant à l'instant de la lec- ture, sont amplifiés par le tampon de sortie des données et sont ensuite appliqués à la borne de sortie DA Lors de l'exécution de l'opération d'enregistrement, les don- nées d'enregistrement, qui sont envoyées à la borne ex- ternes DA, sont appliquées aux couples de lignes de trans- mission de données complémentaires communes C Dl et CD 2 par l'intermédiaire du tampon d'entrée des données décrit ci-dessus La voie d'acheminement des signaux pour cette opération d'enregistrement n'est pas représentée sur le dessin afin de simplifier la représentation, Le tampon de sortie des données et le tampon d'entrée des données sont actionnés de façon complémentai- re par des signaux de commande non représentés, bien qu'un tel agencement ne soit pas limitatif en particulier. Le générateur TG des signaux de commande pro- duit différents types de signaux de cadencement nécessai- res pour le fonctionnement de la mémoire, lors de la ré- ception de deux signaux de commande externes (signaux de sélection de microplaquette ou de pastille) CS, de si- gnaux de validation d'enregistrement WE et des signaux de sortie (signaux de détection de modification) % du détec- teur ATD de transitior d'adresses, qui sera explicité ci- après de façon plus détaillée. La figure 5 représente le schéma d'un circuit montrant un exemple d'un tel détecteur de transitions d'adresses prévu pour les signaux d'adresses de colonnes CAD Le détecteur de transitiors d'adresses est constitué par des circuits OU-Exclusif EX à E Xn- 11 qui reçoivent les signaux d'adresses a O à an-l et les signaux de retardement des signaux d'adresses, qui sont formés lorsque ces derniers traversent des circuits de retarde- ment ou lignes à retard D O à Dn 1 ' et par un circuit OU OR 1 recevant les signaux de sortie de ces circuits OU- Exclusif, bien que cette construction ne soit pas limita- tive en particulier Lorsque l'un quelconque des signaux d'adres- ses varie, c'est-à-dire lorsque les potentiels des si- gnaux d'adresses varient, le détecteur de transitions d'adresses détecte cette modification et produit un si- gnal de détection ou de-modification du signal d'adres- ses. Dans la forme de réalisation décrite ci-des- sus il est prévu un détecteur de transitiônsd'adresses pour les signaux d'adresses ARD possédant la même consti- tution que celle du détecteur de transitionsd'adresses prévu pour les signaux d'adresses de colonnes CAD, bien que ceci ne soit pas limitatif en particulier Lorsque la combinaison logique OU-Exclusif du signal de sortie du détecteirde transitionr d'adresses pour les signaux d'adresses de colonnes ARD et le signal de ce détecteur pour les signaux d'adresses delignes est obtenue, les signaux de sortie O d'un détecteur ATD de transitions; d'adresses sont produits Par conséquent lorsque l'un quelconque des signaux d'adresses a O à an_ 1 et a O à am 1 varie, le détecteur ATD de transitiorsd'adresses produit les si- gnaux de détection de modification e des signaux d'adres- ses en réponse à ladite modification. Dans cette forme de réalisation, des réseaux de mémoire à redondance R-ARY 1 et R-ARY 2 sont prévus pour les réseaux de mémoire M-AR Yl et M-ARY 2 respecti- vement% Il est également prévu un circuit à redondan- ce RC constitué par les circuits de mémoire d'adresses, qui mémorisent les signaux d'adresses pour les lignes de transmission de données défectueuses, auquelles des bits défaillants (cellules de mémoire défectueuses)sont raccordées ou pour les lignes de transmission de données qui ne sont pas court-circuitées, c'est-à-dire les si- gnaux d'adresses (signaux d'adresses défectueuses),sélec- tionnant une telle ligne de transmission de données dé- fectueuse, et un circuit de comparaison d'adresses de colonnes, qui compare le signal d'adressedéfectueuse au signal d'adresse produit à partir du tampon d'adresses de colonnes C-ADB et détecte si ou non le signal d'adresse défectueuse mémorisé est appliqué à la mémoire RAM dynamique. Lorsqu'un signal d'adresse CAD désigne le si- gnal d'adresse défectueuse, le circuit à redondance RC le détecte etproduit un signal de suppression servant à inhiber la sélection du fonctionnement des lignes de transmission de données défectueuses à l'intérieur du ré- seau de mémoire M-AR Yl et M-ARY 2 Simultanément le cir- cuit à redondance RC produit les signaux de détection d'adresses défectueuses en les envoyant à un circuit de commutation COC Lors de la réception du signal de détection d'adresse défectueuse de la part du circuit à redondan-t ce RC, du signal d'adresse provenant du tampon d'adresses de colonnes C-ADB et du signal de cadencement de sélec- tion à redondance O YR' le circuit de commutation COC Dro- duit les signaux de sélection L et R qui sélectionnent le couple de lignes de transmission de données de l'un ou l'autre des réseaux de mémoire à redondance R-ARY 1 ou R-ARY 2 Il reçoit également un signal actif Oma de l'am- plificateur principal et, lorsque le réseau de mémoire M-ARY 1 sur le côté gauche ou le réseau à redondance R-ARY 1 sur le coté gauche est sélectionné, le circuit de commuta- tion COC produit un signal actif Oma L servant à activer l'amplificateur principal M Al situé sur la gauche Au con- traire, lorsque le réseau de mémoire M-ARY 2 situé sur le coté droit ou le réseau à redondance R-ARY 2 sur le c 6 oté droit est sélectionné, le circuit de commutation COC pro- duit un signal actif Oma R servant à activer l'amplifica- teur principal MA 2 situé sur le ccté droit. - Ce circuit à redondance RC et ce circuit de commutation COC seront décritsultérieurement d'une maniè- re plus;détaillée en référence aux figures 3 et 4, Par ailleurs, le signal de cadencement de sé- lection YR pour la redondance est réglé au niveau haut par exemple uniquement lorsque le réseau de mémoire à re- dondance est utilisé, ce qui a pour effet que le circuit de commutation COC peut sélectionner le réseau de mémoire à redondance Comme cela sera décrit de façon détaillée en référence à la figure 2, ce signal de àadencement YR est produit sur la base du signal de détection d'adresse défectueuse, qui est le signal de sortie du circuit à re- dondance RC Bien que des réseaux de mémoire à redondance similaires soient prévus pour les lignes de transmission de mots mentionnées ultérieurement, on les a omis sur la figure 1 afin de simplifier le dessin La figure 6 est un schéma d'un circuit mon- trant un exemple du réseau de mémoire M-ARY 1,d'un réseau de ménoire à redondance R-ARY 1 et de son circuit de sélection, qui sont représentés-sur un côté (côté aauche) sur la ficure 1. Dans la description qui va suivre, un transistor à effet de champ à grille isolée (désigné ci-après sous le terme de "transistor MOSFET") est un transistor MOSFET du type à canal n dans le cas o rien d'autre n'est spécifié Dans cette forme de réalisation, huit en- sembles de couples de lignes de transmission de données complémentaires communes CDL o CDL 7 et CD Lo CDL 7 sont formés de manière à permettre la lecture et l'enregis- trement dans l'unité à 8 bits, bien que cette construc- tion ne soit pas particulièrement limitative. Bien que ceci ne soit pas une limitation particulière, le réseau de mémoire à redondance R-ARYI inclut huit ensembles de couples de lignes à transmis- sion de données complémentaires Do - D 7 et Do D 7, une pluralité de lignes de transmission de mots formées de manièreà être transversalespar rapport aux lignes de transmission de données complémentaires et à être rac- cordées au décodeur de lignes R-DCR, et une pluralité de cellules de mémoire disposées en ces points d'inter- section conformément à une règle prédéterminée Le réseau de mémoire M-ARY 1 est constitué par une pluralité de réseauxde mémoire unités Dossé- dant des constitutions identiques, bien que cet agence- ment ne soit pas limitatif en particulier Chaque réseau de mémoire unité est constitué de la même manière que le réseau de mémoire à redondance RARY 1, décrit ci-dessus, bien qu'il n'y faille voir aucune limitation particu- lière En d'autres termes, -un réseau de mémoire unité comporte huits ensembles de lignes de transmission de données complémentaires, une pluralité de lignes de trans- mission de mots formées de manière à être disposées trans- versalement par rapport à ces couples de lignes de trans- mission de données complémentaires et une pluralité de cellules de mémoire disposées en ces points d'intersec- tion conformément à une règle prédéterminée. Des amplificateurs de lecture sont raccor- dés respectivement aux couples de lignes de transmis- sion de données complémentaires Sur le dessin,lesam- plificateurs de lecture sont représentés dans leur en- semble par "l'amplificateur de lecture SAV" à titre de simplification. Le commutateur de colonnes C-SW 1 est cons- titué par une pluralité de commutateursde colonnes uni- tés C-SWL C-SW Ln Tous les commutateurs de colonnes unités possèdent la même constitution, bien que cet agen- cement ne soit pas particulièrement limitatif, et com- prennent respectivement des transistors MOSFET en un nom- bre correspondant au nombre des lignes de transmission de données dans le réseau de mémoire à redondance R-ARY 1 et dans le réseau de mémoire unités En d'autre termes, un commutateur de colonnes unité dans cette forme de réali- sation comporte seize transistors MOSFET Les grilles des transistors MOSFET constituant le commutateur de colonnes unité sont raccordéesles unes aux autres en commun. Les couples de lignes de transmission de don- nées complémentaires présents dans le réseau de mémoire à-redondance RARY 1 et dans les réseaux de mémoire unités UMA 1 UM An sont raccordés aux lignes de-transmission de données complémentaires communes correspondantes par l'in- termédiaire des transistors MOSFET présents dans les com- mutateurs de colonnes unités correspondants C-SWL&, C-SWL 1 C-SW Ln Sur le dessin, on n'a représenté de façon détaillée que le réseau de mémoire à redondance R-PRY 1 et le commutateur de colonnes unité correspondant (commutateur de colonne à redondance) C-51 f L 1, Dans cette forme de réa- lisation, chaque réseau de mémoire unité UMA 1 UM An et chaque commutateur de colonnes unité C-SWL 1 C-SW Ln possèdent la même constitution que le réseau de mémoire à redondance R-ARY 1 et le commutateur de colonnes à redon- dance C-SWL O respectivement Cependant, 16 transistors MOSFET Q-l Qs 16 constituant le commutateur de colonnes à redondance (commutateur de colonnes unité) C-SWLQ correspondant au réseau de mémoire à redondance RARY 1 sont placés sous la commande de commutation de la part des signaux de sortie L du circuit de commutation COC, mais seize transistors MOSFET formant le commutateur de colonnesunité, qui est disposé de manière à correspon- dre au réseau de mémoire unité, sont placés sous la com- mande de commutation de la part des signaux de sélection provenant du décodeur de colonnes C-DCR La borne d'entrée de l'amplificateur princi- pal est raccordée à chaque couple de lignes de transmis- sion de données complémentaires communes Par conséquent huit amplificateurs principaux sont prévus dans cette for- me de réalisation, Ces amplificateurs principaux sont re- présentés dans leur ensemble par "l'amplificateur princi- pal MAM" à titre de simplification. La constitution de la cellule de mémoire et analogue va être décrite de façon détaillée ci-après en référence à la figure 2 Conformément à la construction décrite ci-dessus, la cellule de mémoire à 8 bits dési- rée peut être sélectionnée dans un réseau de mémoire uni- té désiré moyennant l'application des signaux d'adresses externes RAD et CAD à la mémoire RAM* En d'autres termes il est possible de sélectionner une telle cellule de mé- moire, parmi une pluralité de cellules de mémoire raccor- dées à une ligne de transmission de mots sélectionnée par le décodeur de colonnes R-DCR, qui est raccordé à la li- gne de transmission de données complémentaires du commu- tateur de colonnes unité sélectionné par le décodeur de colonnes C-DCR ou par le circuit de commutation Ici le terme "sélection du commutateur de colonne unité" si- gnifie que les transistors MOSPET constituant le commu- tateur de colonnes unité sont placés à l'état passant ou conducteur par les signaux de sélection provenant du décodeur de colonnes C-DCR par les signaux de sortie provenant du circuit de commutation COC Bien que l'on ait décrit la constitution de la partie de gauche de la figure 1, la partie de droite possède également la même constitution. S'il existe une quelconque cellule de mémoi- re défectueuse dans le réseau de mémoire unité UMA 1 par exemple, le commutateur de colonne unité C-SWL 1 corres- pondant à ce réseau de mémoire unité UMA 1 n'est pas sé- lectionné par le décodeur de colonn E C-DCR 1 Au lieu de cela le commutateur de colonne unité C-SWL O ou le com- mutateur de colonne C-SR 0 (non représenté) disposé de manière à correspondre au réseau de mémoire à redondan- ce dedroite R-ARY 2 est sélectionné comme cela sera ex- plicité de façon détaillée ci-après En d'autres termes, s'il existe un quelconque défaut dans la cellule de mé- moire ou analogue, la sélection du réseau de mémoire uni- té incluant la cellule de mémoire n'est plus réalisée. Au lieu de cela, la sélection est commut& sur le réseau de mémoire à redondance R-ARY 1 ou R-ARY 2 Ci-après, on va expliciter de façon plus dé- taillée, la présente invention Afin d'en faciliter la compréhension, on a représenté le réseau ae mémoire M-ARY 1, le réseau de mémoire à redondance R-ARY 1 et analogue pour seulement l'un des couples de transmission de données com- plémentaires. Sur la figure 2 on a représenté un exemple déterminé du réseau de mémoire (incluant le réseau de mémoire à redondance) et son circuit de sélection d'un coté (cdté de gauche). La mémoire RAM représenté sur le dessin pos- sède une capacité de mémorisation d'environ 256 kbits ( 256 x 1024 = 262 144 bits), bien que cette valeur ne soit pas limitative en particulier Etant donné que cette mémoire possède une constitution du type à multiplets, le signal d'adresse RAD est constitué par 8 bits de si- gnaux d'adresses A à A 7 tandis que le signal d'adresse CAD est constitué par 7 bits de signaux d'adresses A 8 à A 14 Le signal d'adresse a 9 est un signal qui correspond au signal d'adresse d'ordre le plus haut an i, bien que ceci ne soit pas limitatif en particulier. Un couple de lignes du réseau de mémoire M-ARY 1 sont représentées comme étant représentatives et les noeuds d'entrée et de sortie de la cellule de mémoire constituée par les commutateurs MOSFET Q 15 à Q 19 et un condensateur MOS sont raccordés à un couple de lignes de transmission de données complémentaires D, D, et ce selon un mode ré- gulier prédéterminé comme cela est représenté sur le des- sin. Comme représenté par un transistor MOSFET Q 14 ' le circuit de précharge PC 1 est constitué par un commuta- teur MOSFET interposé entre les deux lignes de transmis- sion de données complémentaires D, D* L'amplificateur de lecture SA est constitué par un circuit à bascule bistable CMOS (MOS de type com- plémentaire) qui à son tour est constitué par des tran- sistors MOSFET à canal p Q 7,Q 9 et par des transistors MOSFET à canal N Q 61 Q 8 d'une manière représentative, tandis que ses deux noeuds d'entrée et de sortie sont raccordés aux couples de lignes de transmission de don- nées complémentaires D, D, décrites ci-dessus La ten- sion Vcc d'une source d'alimentation en énergie est ap- pliquée au circuit à bascule bistable par l'intermédiai- re de transistors MOSFET à canal p Q branchés en parallèles, bien que ceci ne soit pas particulièrement limitatif et une tension de masse V du circuit est ss également appliquée par l'intermédiaire de transistor MOSFET à canal N Q 10 Q 11 montés en parallèle, Ces com- mutateurs de puissance MOSFET Q 10, Qll'et Q 12 ' Q 13 sont utilisés en commun pour les amplificateurs de lecture SA prévus pour les lignes similaires. Des signaux de cadencement complémentaires pal pal servant à l'activation des amplificateurs de lecture SA sont appliqués aux grilles des transistors MOSFET Q 10 et Q 12 et des signaux de cadencement complé- mentaires jpa 2 ' 6 pa 2 ' qui sont plus retardés que les si- gnaux de cadencement sal' pal sont appliqués au K tran- sisto MOSFET Qll' Q 13 ' Cet agencement est utilisé de manière à limiter le courant traversant les transistors MOSFET Qo 10 Q 12 ' possédant une conductance relativement faible, et par conséquent pour empacher la chute du ni- veau des lignes de transmission de données lorsque les amplificateurs de lecture sont actionnés par la faible tension de lecture provenant des cellules de mémoire. Une fois que la différence de potentiel entre les li- gnes de transmission de données complémentaires est ac- crue par l'opération d'amplification des amplificateurs de lecture SA, les transistors MOSFET Q 11 ' Q 13 possédant une conductance relativement élevée sont placés à l'état conducteur de manière à accélérer leur opération d'ampli- fication Par conséquent, l'opératiande lecture à grande * vitesse est effectuée tout en emp&chant la chute du ni- veau élevé des lignes de transmission de données complé- mentaires par subdivision de l'opération d'amplification des amplificateurs de lecture en deux échelons. Seule une partie de circuit (pour quatre li- gnes de transmission de mots) du décodeur de colonnes R-DCR est indiquée à titre d'exemple représentatif Par exemple le signal de sélection des lignes de transmission de mots pour les quatre bits de transmission de mots est produit par un circuit NON-ET d'un type CMOS constitué par lestransistos MOSFET à canal N Q 32 Q 36 recevant les signaux d'adresses a 2 a 6 et par les transistors MOSFET à canal p Q 37 Q 41 La sortie de ce circuit NON-ET est inversée par un inverseur CMOS IV 1, puis est transmiseaux grilles du transistor MOSFET Q 24 Q 27 par l'intermédiaire de transistors MOSFET Q 28 Q 31 Quatre types de signaux de cadencement de sélection de lignes de transmission de mots X 00 à xll constituant la combinaison des signaux décodés obtenus par suite du décodage des signaux d'adresses a 0, a 1, et les signaux de cadencement des lignes de transmission de mots x sont transmis à chaque ligne de transmission x de mots par l'intermédiaire des transistor MOSFET Q 24 - Q 27 décrits ci-dessus Pour placer les lignes de transmission de mots au potentiel de masse au moment de la non sélection, les transistors MOSFET Q 20 Q 23 sont disposés entre cha- que ligne de transmission de mots et la borne de poten- tiel de masse du circuit et le signal de sortie du cir- cuit NON-ET est appliqué à leurs grilles. Des transistors MOSFET Q O Q 5 de remise à l'état initial sont prévus pour chaque ligne de trans- mission de mots Lorsque les signaux de remise à l'état initial pw sont appliqués, ces transistors MOSFET de pw remise à l'état initial sont placés à l'état conducteur et le potentiel de la ligne de transmission de mots sé- lectionnée est ramenée à un potentiel de masse du cir- cuit qui est le potentiel de non sélection en rapport avec les cellules de mémoire. Comme cela est représenté par les transistors MOSFET Q 42 et Q 43, le commutateur de colonnes C-SW accou- ple de façon sélective les lignes de transmission de don- nées complémentaires D, D aux lignes de transmission de données complémentaires communes CD, C-D Le signal de sé- lection provenant du décodeur de colonnes C-DCR est appli- que aux grilles de ces transistors MOSFET Q 42 ' Q 43 Un transistor MOSFET de précharge Q 44 sembla- ble au transistor MOSFET Q 14 décrit ci-dessus est inter- posé entre les lignes de transmission de données complé- mentaires communes CD et CD Un couple de noeuds d'en- trée et de sortie de l'amplificateur principal MA, pos- sédant la meme constitution de circuit que l'amplifica- teur de lecture SA, sont raccordés à ces lignes de transmission de données complémentaires communes CD, CD Le circuit d'entrée/sortie I/O est constitué par le tam- pon d'entrée de données DIB et par un tampon de sortie de données DOB Ces tamponsd'entrée et de sortie sont actionnés de façon complémentaires par les signaux de cadencement $rw' rw, bien que cet agencement ne soit pas particulièrement limitatif Comme réseau demémoire à redondance dans cette forme de réalisation, deux lignes de transmission de mots (R-ARY 1 ') pour les couples de lignes de réserve et huit ensembles de couples de lignes de transmission de données complémentaires (R-AR Yi) pour la colonne de ré- serve sont prévus ', bien que ceci ne soit pas particu- lièrement limitatif Des transistors MOSFET Q 47 Q 50 sont prévusde manière à sélectionner ces deux lignes de transmission de mots,et des transistors MOSFET Q 45 et Q 46 sont prévus de manière à sélectionner un couple de lignes de transmission de données complémentaires servant de couple représentatif parmi les huits en- sembles de couples de lignes de transmission de données complémentaires décrites ci dessus. Le réseau de mémoire (incluant le réseau de mémoire à redondance} M-ARY 2 et son circuit de sélection sur l'autre c 6 té (côté de droite) sont constitués de la même manière que cela a été décrit ci-dessus. Dans cette forme de réalisation, deux ensem- bles (RC 1, RC 2) des circuits à redondance sont prévus pour les colonnes de réserve, bien que ceci ne soit pas particulièrement limitatif Le circuit de commutation COC est prévu de manière à sélectionner soit le réseau de mé- moire à redondance R-ARY 1, soit le réseau de mémoire à re- dondance R-ARY 2 en conformité avec les signaux de détec- tion d'adresses défectueuses, ACL,ACR émanant de ces deux circuits à redondance RC 1, RC 2 Le circuit de commuta- tion COC produit les signaux de cadencement ema L' dma R qui rendent l'amplificateur principal M Al ou MA 2 sélec- tivement opérationnel, l'amplificateur principal corres- pondant aux signaux de sélection L ou R pour le réseau de mémoire à redondance R-ARY 1 ou R-ARY 2 et aux réseaux de mémoire à redondance RARY 1 ou R-ARY 2 sélectionnés par le signal de sélection L ou R. La figure 3 est un schéma d'un circuit mon- trant un exemple du circuit à redondance décrit ci-des- sus, Bien que ceci ne soit pas limitatif, l'ensem- ble des circuits à redondance se compose de circuits de mémoire dont le nombre correspond au nombre des bits des signaux d'adresses et dans lesquels les signaux d'adres- ses défectueuses sont enregistrés,de circuits de comparai- son d'adresses prévus en un nombre identique et d'un cir- cuit de validation Sur le dessin un circuit de mémoire pour-la mémorisation d'un signal d'adresse défectueuse, un cir- cuit de comparaison d'adresses et un circuit de valida- tion sont représentés. Les bornes Pl à P 4 sont des bornes d'alimen- tation de tension de programme servant à l'enregistre- ment de signaux d'adresses défectueuses Lors de l'enre- gistrement des signaux d'adressesdéfectueuses prédéter- minés, une tension Vcc d'une source d'alimentation en énergie est appliquée aux bornes Pl, P 3 et le poten- tiel de masse du circuit est appliqué aux bornes P 2, P 4 Le circuit de validation est constitué par les éléments de circuit suivants Le transistor MOSFET de charge Q 47 et le transistor MOSFET Q 48 constituent un in- verseur et le drain et la grille du transistor MOSFET de charge Q 47 sont raccordésà la borne P 3 Le noeud de sor- tie de cet inverseur est raccordé à la grille d'un tran- sistor MOSFET de commande Q 49 destiné à faire fondre un fusible F 1 Le fusible F 1 est interposé entre le drain de ce transistor MOSFET Q 49 et la borne P et cette sour- ce est raccordée à la borne P 2 La grille du transistor VOSFET Q 48 est raccordée à la borne P 4 Urerésistance R 2 est interposée entre la borne P 4 et la tension d'alimen- tation Vcc, Le fusible F 1 est constitué par du polysili- cium, bien que l'invention n'y soit pas particulièrement limitée Lorsque des signaux d'adresses défectueuses prédé- terminés sont enregistrés, la tension d'alimentation en énergie Vcc est appliquée aux bornes P 1, P 3 et le poten- tiel de masse du circuit est appliqué aux bornes P 2, P 4. Par conséquent, le transistor MOSFET de commande Q 49 est placé à l'état conducteur et un courant traverse le fusi- ble F 1 et le fusible fond L'inverseur CMOS et les cir- cuits à bascule bistable suivants sont prévus de manière à établir si le fusible F 1 est fondu ou non. L'une des portes NON-ET CMOS est constitue par des transistors MOSFET à canal p Q 53, Q 54 et par des tran- sistors MOSFET à canal N Q 55, Q 5-6, tandis'que l'autre por- te est constituée par des transistors MOSFET à canal p Q 5 V Q 58 et par des transistors MOSFET à canal N Q 59, Q 6 O" Le noeud de sortie de l'une des portes NON-ET est raccordé au noeud d'entrée de l'autre porte et viceversa, ce qui forme un circuit à bascule bistable En d'autres termes, le noeud de sortie de l'une des portes NON-ET est raccordé au noeud d'entrée de l'au- tre porte et le noeud de sortie de l'autre porte est rac- cordé au noeud d'entrée de la première des portes NON-ET, ce qui forme un circuit à bascule bistable. 27- Les signaux de sortie prélevés surle drain du transistor MOSFET Q 49 décrit ci-dessus sont trans- mis au noeud d'entrée de l'inverseur CMOS constitué par un transistor MOSFET à canal p P 51 et par un tran- sistor MOSFET à canal N Q 52 et aux grilles des transis- tors MOSFET Q 53 et Q 55 formant l'autre noeud d'entrée de l'urades portes NON-ET constituant le circuit à bas- cule bistable décrit ci-dessus Les signaux de sortie de l'invention CMOS sci Lappliqués aux grilles de tran- sistors MOSFET Q 58 ' Q 60 formant l'autre noeud d'entrée de l'autre porte NON-ET contituant le circuit à bascu- le bistable et à la grille du transistor MOSFET Q 50 qui est juxtaposé en parallèle avec le transistor MOSFET de commande Q 49 ' Un signal de validation est produit lorsque le signal de sortie de llautre porte NONET traverse l'inverseur CMOS constitué par un transistor MOSFET à canal p Q 61 et par un transistor MOSFET à canal N Q 62. En d'autre termes le signal de validation k est formé par inversion du signal de sortie de l'autre porte NON-ET. De la même manière que le circuit de valida- tion décrit ci-dessus, le circuit de-mémoire, dans le- quel les signaux d'adresses défectueux sont enregistrés, comporte un inverseur qui à son tour est constitué par des transistors MOSFET Q 63 ' Q 64 ' par un fusible F 2 et par un transistor MOSFET de commande Q 65 ' Le circuit de mémoire comporte en outre un transistor MOSFET Q 66 qui est disposé en parallèle avec le transistor MOSFET de commande Q 65 afin de recevoir le signal d'adresse interne (pa exemple le signal d'adresse interne a 8 sur le dessin) de manière à valider l'enregistrement des signaux d'adresses défectueuses. Lors de l'enregistrement des signaux prédétermi- nées d'adresses défectueuses, la tension d'alimentation en énercie Vcc est appliquée aux borne P 1, P 3 et le po- tentiel de masse du circuit est appliqué aux bornes P 2, P 4. Ci-après, on va expliciter l'opération d'enre- gistrement des signaux d'adresses internes servant à dé- signer les lignes de transmission de données défectueuses, c'est-à-dire les signaux d'adresses internes a a 14, sans que ceci soit limitatif, pour les signaux d'adresses défectueux. Les signaux d'adresses à N bits ( 7 bits dans la présente forme de réalisation) sont nécessaires pour sélectionner un réseau de mémoire unité incluant les cou- ples de lignes de transmission de données défectueuses, parmi une pluralité de réseaux de mémoire unités Ces si- gnaux d'adresses internes sont enregistrés en tant que signaux d'adresses défectueux dans le circuit de mémoire décrit ci-dessus Afin de faciliter la compréhension, seul le signal d'adresse interne a 8 parmi les signaux d'adresses internes désignant le réseau de mémoire uni- té incluant les couples de lignes de transmission de don- nées défectueuses,c'est-à-dire le signal d'adresse dé- fectueuse a 8, va être explicité, mais ceci est également vrai pour les autres signaux d'adresses défectueuses. Parmi les signaux d'adresses défectueuses dé- signant le réseau de mémoire unité incluant le couple de lignes de transmission de données défectueuses,si le si- gnal d'adresse défectueuse a 8 est au niveau haut, le transistor MOSFET Q 66 e-st placé à l'état conducteur en réponse à ce niveau haut, tandis quele transistor MOSFET de commande Q 65 est placé à l'état bloqué Par conséquent, aucun courant ne traverse le fusible F 2 et ce dernier ne fond pas Parmi les signaux-d'adresses défectueuses dési- gnant le réseau de mémoire unité incluant le couple de lignes de transmission de données défectueuses, lorsque le signal d'adresse défectueuse a 8 est au niveau bas d'autre part, le transistor MOSFET Q 66 décrit ci-dessus est placé à l'état bloqué et le transistor MOSFET de com- 2539910- mande Q 65 est placé à l'état conducteur en réponse au ni- veau bas Par conséquent un courant circule dans le fusi- ble F 2 et fait fondre ce dernier C'est de cette manière qu'est réalisé l'enregistrement dans le fusible F 2 en fonction du signal d'adresse défectueuse a 8 Un inver- seur CMOS et un circuit à bascule bistable, qui sont ana- logues au circuit de validation décrit ci-dessus, sont prévus de manière à établir si le fusible F 2 est ou non fondu L'inverseur CMOS est constitué par un transistor MOSFET à canal p Q 68 et par un transistor MOSFET à canal n Q 69 et le circuit à bascule bistable CMOS est constitué par des transistors MOSFET à canal p Q 70, Q 71 et Q 74, Q 75 et par des transistors MOSFET à canal N Q 72, Q 73 et Q 76, 77. Un circuit de comparaison d'adresses est cons- titué par des transistors MOSFET à canal p Q 78 ' Q 79 et par des transistors MOSFET à canal p Q 80, Q 81 qui sont raccor- dés aux précédents Q 78, Q 79 en série, et par des transis- tors MOSFET à canal p Q 82 et Q 83 et par des transistors MOSFET à canal N Q 84, Q 85 qui sont raccordés en série avec les précédents Q 82, Q 83 ' et par un inverseur CMOS IV 2. Le signal d'adresse interne a 8 est appliqué aux grilles des transistors MOSFET Q 79, Q 80 décrits ci- dessus et le signal inversé de a 8, qui est formé par l'in- version de a 8 par l'inverseur IV 2, est appliqué aux gril- les des transistors MOSFET correspondants 831 Q 84 Les signaux d'adresses défectueuses a 8 et a, qui sont ver- rouillés par le circuit à bascule bistable CMOS, sont appliqués auttransistos MOSFET à canal p et aux transis- tors MOSFET à canal N disposés selon la disposition croisée comme par exemple les transistors MOSFET Q 78, Q 85 et les transistors MOSFET Q 81 ' Q 82. On va maintenant supposer que le signal d'adresse interne a 8 possédant le niveau haut (" 1 " logique) est mémorisé en tant que signal d'adresse défectueuses dans le circuit de mémoire Le fusible F 2 n'est pas fondu à cet instant si bien que le signal de sortie a 8 du circuit à bascule bistable CMOS est au niveau haut, tandis que a 8 est au niveau bas Par conséquent le transistor MOSFET à canal N Q 85 et le transistor MOSFET à canal p Q 82 sont à l'état passant. Lorsque les signaux d'adresses externes CAD,(A 8 A 14), qui placent le signal d'adresse inter- ne a 8 au niveau bas, sont appliqués à la mémoire RAM dynamique de manière à réaliser-l'enregistrement ou la lecture des données, le transistor MOSFET à canal p Q 79 est placé à l'état conducteur par le signal d'adres- se interne à niveau bas a 8 et le transistor MOSFET à canal N Q 84 est placé à l'état conducteur par le si- signal d'adresse interne à niveau bas a 8, qui est for- mé par inversion de la phase de a 8 par l'inverseur IV 2. De cette manière, lorsque le signal d'adres- se défectueux enregistré dans le circuit de mémoire ne coïncide pas avec le signal d'adresse interne appliqué au circuit de comparaison d'adresse par l'accès à la mémoire, le potentiel du signal de coïncidence ac 8 dé- livré parle circuit de comparaison d'adresses est placé au niveau bas (" O " logique) par les transistors MOSFET à canal N Q 84, Q 85. Lorsque les signaux d'adresses externes CAD (A 8 A 14), qui placent le signal d'adresse inter- ne a au niveau haut de manière à réaliser l'enregis- trement ou la lecture des données, sont appliqués à la mémoire RAM dynamique d'autre part, le transistor MOSFET à canal N Q 80 est placé à l'état conducteur en réponse au niveau haut du signal d'adresse interne a 8, et le transistor MOSFET à canal p Q 83 est placé à l'état conducteur par le signal a 8 qui est formé par inversion de la phase du signal d'adresse interne a 8 par l'inver- seur IV 2. Lorsque le signal d'adresse défectueuse enre- gistré dans le circuit de mémoire par avance coïncide par conséquent avec le signal d'adresse interne appli- qué au circuit de comparaison d'adresse par accès à la mémoire, le signal de coïncidence ac 8 produit par le circuit de comparaison d'adresses est placé au niveau haut (" 1 " logique) par les transistors MOSFET à canal P Q 82 et Q 83 qui sont placés à l'état conducteur. Les signaux de coïncidence ac 8 ac 14 (ac O -acn> 1) provenant d'une pluralité de circuits de comparaison d'adresses contenus dans un circuit à redondance, et les signaux de validation Ok provenant des circuits de validation contenus dans les circuits de comparaison d'adresses sont envoyés à,un circuit ET non représenté, et ce circuit ET produit le signal de détection d'adresse défectueuse ACL (ACR) Par consé- quent le signal de détection ACL (ACR) possédant le ni- veau haut (" 1 V" logique) est produit lorsque les signaux de coïncidence à niveau haut (" 1 " logique) ac 8 ac 14 sont produits à partir d'une pluralité de circuits de comparaison d'adresses et en outre lorsque le signal de validation Ok,possédant le niveau haut (" 1 " logique) est également produit par le circuit-de validation Si l'un quelconque des signaux de coïncidence ac 8 ac 14 et les signaux de validation Ok sont au niveau bas ("O" logique) d'autre part, le circuit à redondance produit le signal de détection ACL (ACR) à niveau bas ("O" logique) En d'autres termes, lorsque les signaux d'adresses externes CAD appliqués à la mémoire RAM dyna- mique désignent le réseau de mémoire unité contenant le couple de lignes de transmission de données défec- tueuse$,le circuit à redondance produit le signal de détection ACL (ou ACR) possédant le niveau " 1 " logi- que, et lorsque les signaux d'adresses externes CAD. désignent le réseau de mémoire unité ne contenant pas le couple de lignes de transmission de données défec- tueuses, le circuit à redondance produit le signal de détection ACL (ou ACR) ayantle niveau logique " O ". Bien que ceài ne soit;pas limitatif, le signal de détection ACL (ou ACR) est également appli- qué à la porte NON-OU G 4 (G 3) représentée sur la fi- gure 1 en tant que signal de suppression pour l'inhi- bition de la sélection du réseau de mémoire unité pré- sentant un défaut Comme cela a été décrit ci-dessus, lorsque les signaux d'adresse sélectionnant le couple de lign E de transmission de données défectueuses sont appliqués à la mémoire RAM dynamique, le signal de sé- lection ACL (ACR) varie en passant au niveau haut '(" 1 " logique) de telle sorte que la porte NON-OU G 4 (G 3) est fermée Par conséquent, le signal de cadencement y M n'estplus appliqué en tant que signal de cadence- ym ment çy au décodeur de colonnes C-DCR 1 (C-DCR 2) Il en résulte que le décodeur d'adresses de colonnes C-DCR 1 (C-DCR 2) ne produit plus un tel signal de sé- lection qui raccorde le couple de lignes de transmis- sion de données complémentaires au couple de lignes de transmission de données complémentaires communes etce avec le commutateur de colonne C-SW 1 (C-SW 2). Le circuit de validation décrit ci-dessus est prévu de manière à empêcher toute sélection indé- sirable des réseaux de mémoire à redondance Il existe de tels signaux d'adressesinternespourlesquels tousles signaux à coincidence ac 8 ac 14 passent au niveau haut (" 1 " logique), même s'il n'existe aucun couple des li- gnes detransmission de données défectueuses C'est pourquoi, sauf si ce circuit de validation est prévu, les réseaux de mémoire à redondance seront sélectionnés de façon indésirable Lorsque les signaux d'adresses sont enregistrés dans le circuit de mémoire, le circuit de mémorisation produit de façon automatique le signal de validation au niveau haut ('1 " logique) et lesignal de validation au niveau bas (" O " logique) lorsque l'en- registrement n'est pas effectué Pour cette raison, une combinaison ET est réalisée entre les signaux à coin- cidence ac 8 ac 14 et le sicnal de validation, et la sélection et la non sélection des réseaux de mémoire à redondance sont réalisées sur la base des signaux de détection résultants Par conséquent, il est possible d'empêcher les réseaux de mémoire à redondance d'être sélectionnés de façon indésirable. L'autre circuit à redondance est constitué de la même manière que le circuit à redondance décrit ci-dessus. La figure 4 est un schéma d'un circuit mon- trant un exemple du circuit de commutation G. A la porte NON-OU G sont appliqués les si- c gnaux d'adresses interne déterminant quelles cellules de mémoire doivent être sélectionnées dans l'un ou l'au- tre des réseaux de mémoire M-ARY 1 et M-ARY 2 parmi une pluralité de signaux d'adresses internes appliqués au décodeur d'adresses de colonnes, c'est-à-dire le signal d'adresse interne a 9 dans cet exemple de réalisation bn-i dan E l'exemple de:réalisation représenté sur la figure 1), sans que ceci soit limitatif, et le signal de détection ACL délivré par le circuit redondant RC 1 prévu pour le réseau de mémoire à redondance de gauche R-ARY 1 La sortie de cette porte NON-OU G 1,et le si- gnal de détection ACR délivré par le circuit à redon- dance RC 2 prévu pour le réseau de mémoire à redondan- ce de droite R-ARY 2 sont appliqués à la porte NON-OU G 2 Le signal de sortie de cette porte NON-OU G est utilisé en tant que signal de commande de commutation pour un multiplexeur. Le multiplexeur délivre respectivement le signal de cadencement de sélection YR en tant que si- gnal de sélection L ou R sur la base du signal de sortie de la porte NON-OU G, Le signal de sélection L est appli- qué au commutateur de colonnes unité (à redondance)pré- vu pour le réseau de mémoire à redondance R-ARY 1 de gau- che, tandis que le signal de sélection R est appliqué au commutateur de colonnes unité (à redondance) prévu pour le réseau de mémoire à redondance R-ARY 2 de droite Les réseaux de mémoire à redondance de droite et de gauche R-ARY 1 et R-ARY 2 sont sélectionnés de façon sélective par ces signaux de sélection L et R. Lorsque le signal de sortie de la porte NON-OU G 2 est au niveau haut (" 1 " logique), le multiplexeur est agencé de manière à produire le signal de cadencement e YR en tant que signal de sélection L, bien que cet agencement ne sont pas particulièrement limitatif Lorsque, au con- * traire, le signal de sortie de la porte NON-OU G 2 est au niveau bas (" O " logique),le multiplexeur est agencé de ma- nière à produire le signal de cadencement YR en tant que signal de sélection R. Dans cette forme de réalisation, le signal d'adresse a 9 (an -) est au niveau haut (" 1 " logique), les cellules de mémoire sont sélectionnées à partir du réseau de mémoire de gauche M-ARY 1 et lorsque le signal d'adresse as (an,_) est au niveau bas (" O " logique), les cellules de mémoire sont sélectionnées à partir du réseau de mémoire de droite M-ARY 2, bien que cet agencement ne soit pas non plus particulièrement limitatif. Comme cela est représenté sur la figure 8, le signal de cadencement de sélection YR est formé par le circuit OU OR 2 qui reçoit les signaux de détection ACL et ACR Ce n'est que lorsque le signal d'adresse externe, qui sélectionne le couple de lignes de transmission de données défectueuses,est appliqué à la mémoire RAM dyna- mique, que ces signaux de détection sont formés par les circuits à redondance Par conséquent, le circuit e R de production des signaux de cadencement, qui est constitué par ce circuit OU, forme le signal de cadencement çYR uni- que lorsque les signaux d'adresses, qui sélectionnent le couple de lignes de transmission de données défectueuses, sont appliqués à la mémoire RAM dynamique Par conséquent il est possible d'empêcher la sélection du réseau de mémoi- re à redondance à un instant indésirable. Un multiplexeur analogue au multiplexeur MPX décrit ci-dessus forme les signaux de cadencement de fonc- tionnement omr L' omr R pour les amplificateurs principaux MA 1, MA 2 (non représentés). En d'autres termes,lorsque le signal de sor- tie de la porte NON-OU G 2 décrite ci-dessus est au niveau haut, ce multiplexeur produit le signal de cadencement ma pour l'activation des amplificateurs principaux, en tant que signal de cadencement de fonctionnement pour l'ampli- ficateur principal MA 1 disposé sur la gauche Lorsque d'autre part le signal de sortie de la porte NON-OU G 2 est au niveau bas, le multiplexeur produit le signal de cadencement Oma en tant que signal de cadencement de fonc- tionnement ma R pour l'amplificateur principal MA 2 dispo- sé sur le c 6 té droit. Afin d'accroître la vitesse de fonctionnement à la lecture, dans cette forme de réalisation, l'amplifi- cateur principal MA 1 (MA 2) est agencé de manière à fonc- tionner selon deux échelons de la fême manière que l'am- plificateur de lecture décrit antérieurement, bien que cet agencement ne soit pas particulièrement limitatif. Par conséquent, lorsque le;signal de cadencement de fonc- tionnement ema L -(ma R) estproduit, un circuit de produc- tion de signaux de cadencement non représenté produit un signal de cadencement oma L 1 (qma R 1) correspondant au si- gnal de cadencement çpal pour l'amplificateur de lecture, un signal de cadencement ma L 1 (ema R 1) en tant que signal à phase inversée du signal précédent, un signal de caden- cement ema L 2 (oma R 2) correspondant au signal de cadencement çpa 2 pour l'amplificateur de lecture et un signal de caden- cement ima L 2 (ma R 2) en tant que signal à phase inversée du signal précédent, sur la base du signal de cadencement de fonctionnement Oma L (oma R) décrit ci-dessus C'est pour- quoi, lorsque les cellules de mémoire sont sélectionnées dans le réseau de mémoire M-ARY 1 ou dans le réseau de mé- moire à redondance R-ARY 1 disposé sur la gauche, l'ampli- ficateur principal MA 1 situé sur la gauche est mis en ac- tion, et lorsque les cellules de mémoire sont sélectionnées dans le réseau de mémoire M-ARY 2 ou dans le réseau de mé- moire à redondance R-ARY 2 disposé sur la droite, l'ampli- ficateur principal MA 2 situé sur la droite est mis en ac- tion. Ci-après on va décrire le fonctionnement de cette forme de réalisation. Lorsque le réseau de mémoire M-ARY 1 situé sur le côté gauche contient le couple de lignes de transmis- sion de données défectueuses et que les signaux d'adres- ses internes désignant ce couple de lignes de transmis- sion de données défectueuses sont mémorisés par avance dans les circuits de mémoire du circuit à redondance RC 1 prévu pour le réseau de mémoire MARY 1 situé sur le côté gauche, le circuit ài:redondance RC 1 produit le signal de détection CL au niveau haut (" 1 " logcrique) lorsque les si- gnaux d'adresses externes sélectionnant un tel couple de lignes de transmission de données défectueuses sont ap- pliqués à la mémoire RAM dynamique Dans ce cas, l'adres- se externe est un signal d'adresse tel qu'il sélectionne les cellules de mémoire faisant partie du réseau de mé- moire M-ARY 1 sur le côté gauche et par conséquent le si- gnal d'adresse interne a 9 est au niveau haut (" 1 " logi- que) Etant donné que le circuit à redondance RC 2 produit le signal de détection ACR à niveau bas (" O " logique), le signal de sortie de la porte NON-OU G 2 passe au niveau haut, de sorte que le multiplexeur MPX applique le si- gnal de sélection L au commutateur de colonnes unité C-SWLO prévu pour le réseau de mémoire à redondance de gauche R-ARY 1 En d'autres termes, le signal de ca- dencement O d R est appliqué au commutateur de colonnes unité C-SWL Il en résulte qu'il se produit un passa- ge par commutation du couple de lignes de transmission de données défectueuses présent dans le réseau de mé- moire M-ARY 1 sur le côté gauche au couple de lignes de transmission de données de réserve (à redondance) disposé de façon analogue sur le côté gauche Cela si- gnifie que le couple de lignes de transmission de don- nées de réserve situé sur la gauche est sélectionné à la plaque du couple de lignes de transmission de données situé dans le réseau de mémoire MARY 1 sur la gauche. Si le couple -des lignes de transmission de données défectueuses est contenu dans le réseau de mé- moire M-ARY 2 situé sur le côté droit, et si les signaux d'adresses internes désignant ce couple de lignes de transmission de données défectueuses sont mémorisés par avance dans les circuits de mémoire du circuit à redondance RC 2 prévu pour le réseau de mémoire M-ARY 2 sur le côté droit, ce circuit RC 2 produit le signal de détection ACR au niveau haut (" 1 " logique), lors- que les signaux d'adresses externes, qui sélection- nent un tel couple de lignes de transmission de don- nées défectueuses sont appliqués à la mémoire RAM dy- namique. Dans ce cas,les signaux d'adresses externes sont les signaux d'adresses qui sélectionnent les cellules de mémoire faisant partie du réseau de mémoire M-ARY 2 situé sur la droite, de sorte que le signal d'adresse interne a 9 est le signal au niveau bas (" 0 " logique) Le circuit à redondance RC 1 produit le signal ACL de détection à niveau bas Par conséquent la porte NON-OU G 1 forme le signal de sortie à niveau haut (" 1 " logique) et le si- gnal de sortie de la porte NON-OU G 2 devient un sianal à niveau bas (" O " logique) En réponse à cela, le mul- tiplexeur MPX délivre le signal de sélection R au commu- teur de colonnes unité C-SWRO prévu pour le réseau de mémoire à redondance R-ARY 2 situé sur la droite En dl au- tres termes, le signal de cadencement de sélection y R est appliqué au commutateur de colonnoe unité C-SWRO Il en résulte que le couple de lignes de transmission de données de réserve situé sur le côté droit est sélec- tionné à la place du-couple de lignes de transmission de données défectueuses dans le réseau de mémoire M-ARY 2 sur le côté droit Ci-après, on va supposer que le réseau de mémoire M-ARY 2 situé sur le côté droit contient le cou- ple de lianes de transmission de données défectueuseset que ce couple de lignes de transmission de données dé- fectueuses est mémorisé par avance dans le circuit de mémoire du circuit à redondance RC 1 prévu pour lec réseau de mémoire M-ARY 1 situé sur le côté gauche Si les signaux d'adresses externes sélectionnant un tel couple de lignes de transmission de données défectueuses sont appliqués à la mémoire RAM dynamique dans ce cas, le circuit à redondance RC 1 produit le signal ACL de dé- tection à niveau haut lorsque les signaux d'adresses ex- ternes sélectionnant un tel couple de lignes de transmis- sion de données défectueuses sont appliqués à la mémoire RAM dynamique Etant donné que dans ce cas*, les signaux d'adresses externes sont les signaux d'adresses qui sé- lectionnent les cellules de mémoire à partir du réseau de mémoire M-ARY sur la droite, le signal d'adresse in- terne a 9 est situé au niveau bas Par conséquent, la por- te NON-OU G, produit le signal de sortie à niveau bas. Le circuit à redondance RC 2 produit le signal ACR de dé- tection à niveau bas (" 0 " logique) Par conséquent le si- gnal de sortie de la porte NON-OU G 2 est au niveau haut et le multiplexeur MPX délivre le signal de sélection L (signal de cadencement de sélection R au commutateur de colonnes unité C-SWL, prévu pour le réseau de mémoi- re à redondance R-ARY 1 situé sur le côté gauche, en ré- ponse à cela Il en résulte qu'il se produit un passage parcommutation depuis le couple de lignes de transmis- sion de données défectueuses présentes dans le réseau de mémoire M-ARY 2 au couple de lignes de transmission de données de réserve disposées sur le côti gauche En d'autres termes, le couple de lignes de transmission de données de réserve disposées sur la gauche est sé- lectionné à la place du couple de lignestde-transmis- sion de données défectueuses disposées sur la droite. Si le réseau de mémoire M-ARY 1 situé sur la gauche contient le couple de lignes de transmission de données défectueuses et si les signaux d'adresses in- ternes désignant ce couple de lignes-de transmission de données défectueuses sont mémorisés par avance dans les circuits de mémoire du circuit à redondance RC 2 prévu pour le réseau de mémoire M-ARY 2 sur le côté droit, le circuit à redondance RC 2 produit le signal ACR de détec- tion à niveau haut lorsque les signaux d'adresses exter- nes sélectionnant un tel couple de lignes de transmission de données défectueuses sont appliqués à la mémoire RAM dynamiques Dans ce cas étant donné que les signaux d'adresses externes sont les signaux d'adresses qui sé- lectionnent les cellules de mémoire-à partir du réseau de mémoire M-ARY 1 situé sur le côté gauche, le signal d'adresse interne a 9 est situé au niveau haut (" 1 " lo- gique) Le circuit à redondance RC 1 produit le signal ACL de détection au niveau bas (" 0 " logique) Par con- séquent le signal de sortie de la porte NON-OU G 1 de- vient le signal à niveau bas (" 0 " logique) tandis que le signal de sortie de la porte NON-OU G 2 devient égale- ment le signal à niveau bas Par conséquent le multiplexeur MPX délivre le signal de sélection R (signal de cadence- ment de sélection ey R) au commutateur de colonnes unité C-SWL 0) prévu pour le réseau de mémoire à redondance R-ARY 2 situé sur le côté droit Il en résulte qu'il se produit un passage par commutation du couple de lignes de transmission de données défectueuses présentes dans le réseau de mémoire M-ARY 1 au couple de lignes de trans- mission de données de réserve disposées sur le côté droit. En d'autres termes, le couple de lignes de transmission de données de réserve disposées sur le côté gauche est sélectionné à la place du couple de lignes-de transmis- sion de données défectueuses disposées sur le côté droit. De cette manière, les réseaux de mémoire à re- dondance de droite et de gauche R-ARY 1, R-ARY 2 peuvent être sélectionnés librement par ces deux circuits à redon- dance. Pour la raison indiquée ci-dessus, les lignes de transmission de données de réserve de droite et de gau- che peuvent être sélectionnées à la place des deux lignes de transmission de données même si deux telles lignes de transmission de données défaillantes sont contenues dans lé même réseau de mémoire M-ARY 1 ou MARY 2 C'est pourquoi il devient possible d'utiliser effectivement les Signes de transmission de données de réserve et d'améliorer le rap- port ou taux d'éliminationdes bits défectueux. En d'autres termes, même si deux éléments de mémoire possédant le défaut existent dans le même réseau de mémoire, -il-est possible d'éliminer -les défauts en les affectant un par un aux réseaux de mémoire à redondance de droite et de gauche De cette manière il est possible d'améliorer le taux d'élimination des bits défaillants et d'améliorer de façon importante le rendement de pro- duction. Lorsque les signaux d'adresses défectueuses ne sont pas mémorisés -dans les circuits de mémoire des circuits è redondance RC 1 et RC 2,les signaux de détec- tion au niveau bas-ACL et ACR sont produits respective- ment par ces circuits Par conséquent, la porte NON-ET G 2 produit à cet instant le signal de sortie conformé- ment aux signaux d'adresses a 9 (an-1) Par conséquent, lorsque les signaux d'adresses CAD sélectionnant les cellules de mémoire faisant partie du réseau de mémoi- re M-ARY 1 situé sur le côté droit sont appliqués à la mémoire RAM dynamique pendant l'opération de lecture, le circuit de commutation COC produit les signaux de cadencement de fonctionnement O ma LV ma LV ema LV ma 12 aux amplificateurs principaux M Al situés sur le côté gauche, et lorsque les signaux d'adresses CRD sélection- nant les cellules de mémoire faisant partie du réseau de mémoire M-ARY 2 situé sur le côté droit sont appliqués à la mémoire RAM dynamique, le circuit de commutation COC envoie les signaux de cadencement de fonctionne- ma RV ma Ri' O ma R 2 f Xma R 2 aux amplificateurs prin- cipaux MA 2 situés sur le côté droit En d'autres termes les amplificateurs principaux M Al et MA 2 sont également actionnés de façon sélective dans ce cas. Dans cette forme de réalisation, le passage par commutation aux réseaux de mémoire à redondance peut être réalisé moyennant l'utilisation des moyens en forme de fusibles, de sorte que le rendement de contrôle et le coût peuvent être réduits Etant donné qu'une pluralité de lignes de transmission de mots réciproquement voisi- nes sont sélectionnées par le circuit décodeur d'adres- ses constitué par un circuit de porte logique, il n'est pas nécessaire de subdiviser en deux échelons l'interval- le de disposition (pas) suivant la direction transversa- le, présentant une surface relativement étendue pour la formation du circuit décodeur d'adresses, mais il est pcssible d'adapter ce pas au pas de disposition d'une Mlu- ralité de lianes de transmission de mots Par ccnséquent, l'apparition de parties vides sans utilité à l'intérieur de la microplaquette peut être empêchée. Les réseaux de mémoire dans la présente for- me ébréalisation courtcircuitent simplement les courples de lignes de transmission de données complémentaires (couplesde lignes de transmission de données complémen- taires communes) de manière à précharger les lianes de transmission de données complémentaires (les lianes de transmission de données complémentaires communes) au niveau intermédiaire égal à environ à la moitié de Vcc (Vcc/2) Par rapport au type dans lequel la précharge est realisée du niveau O volt au niveau Vcc, la varia- tion de niveau est par conséquent plus faible dans cet- te forme de réalisation et la tension de grille du tran- sistor MOSFET de précharge peut être appliquée d'une ma- nière suffisante même moyennant l'utilisation du niveau logique ordinaire (Vcc) à l'état non saturé C'est pour- quoi la vitesse de l'opération de précharge est accrue, et ce moyennant une réduction de la consommation d'éner- gie. Etant donné que le niveau de précharge est réglé au niveau intermédiaire éaal à environ la moitié de Vcc comme cela a été décrit cidessus,-la tension de grille (tension de sélection des lignes de transmission de mots) du commutateur MOSFET de la cellule de mémoire peut être appliqué de façon suffisante à l'état non sa- turé, même moyennant l'utilisation du niveau logique or- dinaire (Vcc) à l'instant de la lecture des cellules de mémoire, et la charge totale extraite des condensateurs de mémorisation de données peut être obtenue sans l'uti- lisation d'une tension auto-élévatrice qui serait néces- saire dans la mémoire RAM de type dynamique classique. Le niveau de précharae d'une des lianes de trans- mission de données,pour laquelle les cellules de mémoire ne sont pas sélectionnées, est utilisé en tant que ten- sion de référence de lecture et par conséquent des cel- lules fictives, qui seraient nécessairespour la mémoire RAM de type dynamique classique en vue de produire la tension de référence de lecture, ne sont pas nécessai- res dans cette forme de réalisation. La figure 7 est un schéma du circuit logique conforme à une autre forme de réalisation de la présente invention. Les commutateurs de colonnes et les décodeurs d'adresses de colonnes, que l'on va décrire, possèdent la même constitution que ceux de la-forme de réalisation re- présentée sur la figure 1, bien qu'il n'y ait là aucune limitation en particulier. Sur le dessin C-SW 1 et C-SW 2 représentent les commutateurs de colonnes, qui incluent les commutateurs de colonnes à redondance C-SWL et C-SWR O respectivement pour les réseaux de mémoire à redondance Bien que ceci- ne soit pas représenté sur le dessin, le commutateur de colonnes à redondance C-SW 1 (C-SW 2) et le commutateur de colonnes à redondance CSW Lo (C-SWR) à l'intérieur du précédent sont des commutateurs de colonnes pour le ré- seau de mémoire et pour les réseaux de mémoire à redon- dance représentés sur le côté droit (côté gauche de la figure 1). Bien que ceci ne soit pas représenté sur le dessin, le décodeur d'adresses R-DCR est intercalé entre les réseaux de mémoire de la même manière que cela est indiqué sur la figure 1 Des lignes communes de trans- mission de mots sont formées pour les deux réseaux de mémoire et pour deux réseaux de mémoire à redondance dé- crits ci-dessus de telle manière que les signaux de sé- lection provenant du décodeur d'adresses R-DCR sont ap- Pliqués à ces lianes de transmission de mots Les blocs de circuits principaux sur le dessin sont représentés en conformité avec l'agencement géométrique dans le cir- cuit intégré à semiconducteurs=-réel de la même manière que sur la figure 1. Parmi les commutateurs de colonnes C-SWL 1 (C-SWL 2), le, reste des commutateurs de colonnes autres que-le commutateur de colonnesà redondance C-SW Lo (C-SW Ro) sont commandés par-les signaux de sélection provenant du décodeur d'adresses de colonnes correspondant C-DCR 1 (C-DCR 2) Par conséquent, les commutateurs de colonnes raccordent huit ensembles de couples de lignes de trans- mission de données complémentaires faisant partie d'une pluralité de couples de lignes de transmission de données complémentaires formées dans les réseaux de mémoire, à huit ensembles correspondants de lignes de transmission de données complémentaires communes. Le décodeur d'adresses de colonnes C-DCR 1 (C-DCR 2) reçoit les signaux d'adresses internes complé- mentaires ao a-n I et le signal de sélection LL (RR) provenant du circuit de commutation COC mentionné ci- après et forme les signaux de sélection envoyés aux commutateurs de colonnes conformément aux signaux d'adresses internes complémentaires et au signal de sé- lection LL (RR) En d'autres termes, le décodeur d'adres- ses de colonnes décode le signal d'adresse interne com- plémentaire et le signal de sélection LL (RR) et forme les signaux de sélection devant être envoyés auxcommuta- teuis de colonnes Le fonctionnement du décodeur d'adres- ses de colonnes C-DCR 1 (C-DCR 2) est commandé par le si- gnal de cadencement y qui est formé sur la base du si- y gnal de sélection O ymet du signal de suppression KL (OKR) sans quoela présente invention y soit toutefois li- mitée. C-ADB représente un tampon d'adresses de co- lonnes, qui reçoit les signaux d'adresses externes, for- me les signaux d'adresses internes complémentaires ao 2 ainsi que le signal d'adresse interne a N 1 et délivre les signaux d'adresses complémentaires a a 2 aux décodeurs d'adresses de colonnes C-DCR 1 et C-DCR 2. Le signal d'adresse interne an-1 est un signal d'adresse qui détermine si les cellules de mémoire sont sé- lectionnées dans le réseau de mémoire situé sur le côté gauche ou sur le côté droit, Dans cette forme de réalisa- tion le signal d'adresse interne a est le signal d'adres- n-i 1 ses d'ordre le plus élevé Lorsqu'il est au niveau haut (" 1 " logique) par exemple, les cellules de mémoire sont sélectionnées dans le réseau de mémoire situé sur le cô- té gauche et lorsqu'il est au niveau bas (" 0 " logique), au contraire, les cellules de mémoire sont sélectionnées dans le réseau de mémoire situé sur le côté droit. * Le circuit de commutation COC est constitué par les portes NON-OU G 1, G 2 par des portes ET A 1 A 4 et par un inverseur IV 3. Le signal d'adresses an-1 et les signaux de détection ACL, ACR délivrés par les circuits à redon- dance RC 1, RC 2 sont appliqués aux portes ?>ON-OU G 1, G 2 de la même manière qu'aux portes NON-OU G 1, G 2 représen- tées sur la figure 4 La porte ET A 2 reçoit le signal de sortie (signal de sélection LL) de la porte NON-OU G 2 et le signal de cadencement ema servant à l'activation de l'amplificateur principal et forme le signal de cadence- ment Sma L servant à l'activation des amplificateurs prin- cipaux MA 1 raccordés aux couples de lignes de transmission de données complémentaires communes, disposés sur le côté gauche La porte ET A 1 reçoit le signal de sélection LL et les signaux de cadencement de sélection Ay R des réseaux de mémoire à redondance décrits en référence à la figure 8 par exemple et forme le signal de sélection L pour le commutateur de colonnes à redondance C-SWL O prévu pour le réseau de mémoire à redondance situé sur le côté gauche. Le sianal de sortie de la porte NON-OU G 2 est appliqué à l'inverseur IV 3 J La porte ET A 3 reçoit le signal de sélection RR formé par cet inverseur 1 V 3 et le signal de cadencement ema décrit ci-dessus et forme le signal de cadencement ma R servant à l'actionnement des amplifica- teurs principaux MA 2 raccordés aux couples de lignes de transmission de données complémentaires communes, dispo- sés sur la droite La porte ET G 4 reçoit le signal de sé- lection RR et le sianal de cadencement de sélection O k R et forme le signal de sélection R pour le commutateur de colonnes à redondance C-SW Ro prévu sur le réseau de mé- moire à redondance situé sur le côté droit. Conformément à la construction décrite ci-des- sus, il est possible de commuter et d'utiliser les réseaux de mémoire à redondance de droite et de gauche en utili'. sant un nombre relativement réduit d'éléments Il est éga- lement possible de sélectionner les réseaux de mémoire de droite et de gauche moyennant l'utilisation des signaux de sélection formés par le circuit de commutation COC. Lorsque les réseaux de mémoire à redondance de droite et de gauche ne sont pas utilisés, les signaux de sortie ACL et ACR des circuits à redondance RC 1, RC 2 sont au niveau bas (" O " logique) comme décrit ci-dessus. La valeur logique du signal de sélection LL servant de signal de sortie de la porte NON-OU G 2 est la même que la valeur logique du signal d'adresse an 1, qui détermi- ne lequel des réseaux de mémoire de droite et de gauche doit être sélectionné Pour cette raison, lorsque la va- leur logique du signal d'adresse an 1 est " 1 " en vue de réaliser la sélection du réseau de mémoire située sur le côté gauche, la valeur logique du signal de sélection LL devient également " 1 ", ce qui a pour effet que le décodeur d'adresses de colonnes C-DCR 1 situé sur le côté gauche fonctionne En d'autres termes, le décodeur d'adresses de colonnes C-DCR 1 applique les signaux de détection confor- mément aux signaux d'adresses complémentaires ao an-2 au commutateur de colonne C-SW 1 D'autre part, lorsque la valeur lonique eu signal d'adresse an_ 1 est " O " en vue de réaliser la, sélection du réseau de mémoire sur le côté droit, la valeur logique du signal de sélection RR devient " 1 " étant donné qu'il est prévu l'inverseur IV 3, de telle sorte que le décodeur d'adresses de colon- nes C-DCR 2 situé sur le côté droit fonctionne Il en ré- sulte que le décodeur d'adresses de colonnes C-DCR 2 pro- duit les signaux de sélection conformément aux signaux d'adresses complémentaires a an-2 et les envoie au -o -n-2 commutateur de colonnes C-SW 2 situé sur le côté droit. Etant donné que la valeur logique du signal de sélection RR est " O " lorsque le décodeur d'adresses de colonnes C-DCR 1 sur le côté gauche fonctionne, le décodeur d'adres- ses de colonnes C-DCR 2 ne fonctionne pas Ceci est égale- ment vrai pour le décodeur d'adresses de colonnes C-DCR 1 situé sur le côté gauche lorsqu'il est actionné par le signal de sélection RR. Comme cela a été expliqué en référence à la figure 4, le signal de sélection ACL ou ACR délivré par le circuit à redondance RC 1 ou RC 2 est au niveau haut (" 1 " logique), lorsque les signaux d'adresses externes qui sélectionnent les lignes de transmission de données défectueuses sont appliqués à la mémoire RAM dynamique. Il en résulte que, lorsque le réseau de mémoire à redon- dance situé sur le côté gauche est sélectionné, le si- gnal de sortie de la porte NON-OU G 2 est au niveau haut (" 1 " logique), et lorsque le réseau de mémoire à redon- dance situé sur le côté droit est sélectionné, le signal de sortie de la porte NON-OU G 2 est au niveau bas. D'autre part, lorsque le signal de détection ACL ou ACR est au niveau haut (" 1 " logique), le signal de cadencement de sélection y R est au niveau haut, com- me cela a été explicité en référence à la figure 8 Par conséquent, lorsque le signal de sélection IL est au ni- veau haut du réseau de mémoire à-redondance situé sur le côté gau- che, le signal de sortie L de la porte ET A est au ni- veau haut et le commutateur de colonnes à redondance C-SWL O prévupour le réseau de mémoire à redondance situé sur le côté gauche est sélectionné D'autre part, lorsque le signal de sortie de la porte NON-OU G 2 est au niveau bas'en vue de réaliser la sélection du réseau de mémoire à redondance situé sur le côté droit, le signal de sélec- tion RR 1 varie en passant au niveau haut étant donné que l'inverseur IV 3 est prévu Il en résulte que la porte ET A 4 forme le signal de sortie à niveau haut R et que le commutateur de colonnes à redondance C-SWR O prévu pour 1-5 le réseau de mémoire à redondance situé sur le côté droit est-;sélectionné. Lorsque les réseaux de mémoire à redondance doivent être sélectionnés, le signal de suppression O KL ( C'est pourquoi la porte NON-OU G 4 ( G 3) représentée sur la figure 1 est fermée et le signal de cadencement y n'est plus envoyé au décodeur d'adresses de colonnes. Par conséquent, le décodeur d'adresses de colonnes ne fonctionne pas Lorsque les réseaux de mémoire à redon- dance ne sont pas sélectionnés, les deux signaux de sé- lection ACL et ACR sont au niveau bas de sorte qu'aucun signal de cadencement de sélection e YR n'est formé Par conséquent les signaux de sélection à niveau haut L, R ne sont pas appliquésauxcommutateurs à redondance C-SWL O - C-SWE 0, par l'intermédiaire des portes ET A 1 i A 4 et les réseaux de mémoire à redondance ne sont pas sélectionnés. Lorsque le réseau de mémoire situé sur le côté gauche ou lorsque le réseau de mémoire à redondan- ce situé sur le côté gauche est sélectionné, le signal de sélection LL subsiste toujours au niveau haut (" 1 " lo- gigue) de sorte que la porte ET A 2 est ouverte et que le signal de cadencement ema est appliqué aux amplificateurs principaux M Al situés sur le côté gauche, en tant que si- gnal de cadencement ma L' D'autre part, lorsque le ré- seau de mémoire situé sur le côté droit ou le réseau de mémoire à redondance situé sur le côté droit est sélec- tionné, le signal de sélection RR reste toujours au ni- veau haut (" 1 " logique) de sorte que la porte ET A 3 est ouverte et que le signal de cadencement 6 ma est appli- qué aux deux amplificateurs principaux MA 2 situés sur le côté droit, en tant que signal de cadencement ma R' En d'autres termes, lorsque le réseau de mémoire situé sur le côté gauche ou le réseau de mémoire à redondan- ce situé sur le côté gauche est sélectionné, seuls les amplificateurs principaux M Al situés sur le côté gauche fonctionnent toujours, et lorsque le réseau de mémoire situé sur le côté droit ou le réseau de mémoire à redon- dance situé sur le côté droit est sélectionné, seuls les amplificateurs principaux MA 2 situés sur le côté droit fonctionnement toujours. Par conséquent, cette forme de réalisation permet de réaliser un passage par commutation entre les réseaux de mémoire à redondance de droite et de gauche et de sélectionner les réseaux de mémoire de droite et de gauche en utilisant un nombre relativement réduit d'éléments. Etant donné que cette forme de réalisation rend possible de faire également fonctionner de façon sélective l'un ou l'autre des amplificateurs principaux, que l'on doit faire fonctionner, il est possible de ré- duire la consommation d'énergie Chacun des amplifica- teurs principaux de droite et de gauche est constitué par huit amplificateurs principaux comme cela a été dé- crit en référence aux figures 1 et 2. Dans cette forme de réalisation, le circuit de mémoire dans lequel le signal d'adresse défectueuse an 1 est mémorisé, et le circuit de comparaison d'adres- ses servant à comparer le signal de sortie de ce circuit de mémoire au signal d'adresse interne n'a pas besoin d'être prévu dans les circuits à redondance RC 1 et RC 2. La figure 9 montre un autre exemple d'une- mémoire RAM dynamique, à laquelle la présente invention est appliquée. Sur le dessin, les blocs de circuits princi- paux sont représentés de manière à correspondre à la disposition géométrique réalisée dans un circuit intégré à semiconducteurs de la pratique. Sur le dessin, M-ARY 11 à M-ARY 14 représentés sur le côté gauche et MARY 21 à M-ARY 24 représentés sur le côté droit sont respectivement des réseaux de mémoire. Chacun des réseaux de mémoire M-A Ry 13, M-ARY 14 et M-ARY 23, M-ARY 24 incluent des réseaux de mémoire de réserve (à re- dondance) R-ARY 1 représenté sur le côté gauche et R-ARY 2 représenté sur le côté droit sont des réseaux de mémoire de réserve Les réseaux de mémoire M-ARY 13, 14, 23, 24 et les réseaux de mémoire M-ARY 11, 12, 21, 22, autres que les réseaux de mémoire de réserve, possèdent la mê- me constitution. Chaque réseau de mémoire est formé de maniè- re à s'étendre suivant la direction longitudinale et est constitué par plusieurs lignes de transmission de mots qui sont disposés de façon séquentielle suivant la direction transversale, par une pluralité de couples de lignes de transmission de données complémentaires qui sont formés de manière à s'étendre suivant la direc- tion transversale et sontdisposés de façon séquentielle suivant la direction longitudinale, par une pluralité de cellules de mémoire qui sont disposées auxpointsd'in- tersection entre les lignes de transmission de mots et les couples de lignes de transmission de données complé- mentaires, conformément à une règle prédéterminée. Chacun des circuits R-DCR 1 et R-DCR 2, qui sont représentés entre les réseaux de mémoire, est un décodeur d'adresses de lignes qui décode les signaux d'adres- s E Scomplémentaires internes et envoie les signaux de sé- lection aux lignes de transmission de mots Les signaux de sélection produits à partir du décodeur de lignes sont appliqués en commun aux lignes de transmission de mots des réseaux de mémoire,qui sont disposéesvertica- lement par rapport au décodeur de lignes En d'autres termes, les lignes de transmission de mots, qui sont formées suivant la direction verticale par rapport au décodeur de lignes, sont essentiellement raccordées les unes aux autres Par exemple, les lignes de trans- mission de mots présentes dans le réseau de mémoire M-ARY 11 et les lignes de transmission de mots présentes dans le réseau de mémoire M-ARY 13 sont essentielles rac- -cordées les unes aux autres. Chacun des circuits C-SW 11, C-SW 12 et C-SW 21, C-SW 22 représentés entre les deux réseaux de mémoire est un commutateur de colonnes, qui raccorde une plura- lité de couples de lignes de transmission de données complémentaires à une pluralité de couples de lignes de transmission de données complémentaires communes confor- mément aux signaux de sélection provenant des décodeurs de colonnes. Sur le dessin, chacun des circuits C-DCR 11, C-DCR 12, C-DCR 21, C-DCR 22 représentés entre des couples de commutateuxsde colonnes est un décodeur'd'adresses de colonnes, qui reçoit les signaux d'adresses complé- mentaires internes, les signaux de cadencement de sé- lection y et le signal de sélection LL (RR) en prove- nance du circuit de commutation, les décode et forme les signaux de sélection envoyés auxcommutateurs de co- lonnes. Huit couples de lignes de transmission de don- nées complémentaires communes sont prévues pour le réseau de mémoire situé sur le côté gauche et huit ensembles iden- tiques sont prévus pour le réseau de mémoire situé sur le côté droit Chacun des couples de lignes de transmission de données complémentaires communes est raccordé au noeud d'entrée/sortie de l'amplificateur principal Par consé- quent huit amplificateurs principaux sont prévus pour cha- cun des réseaux de mémoire de droite et de gauche Sur le dessin huit amplificateurs principaux prévus sur le côté gauche sont représentés par MA 1 en vue de simplifier le dessin et les amplificateurs principaux situés sur le cô- té droit sont représentés par MA 2 Le fonctionnement des amplificateurs principaux situés sur le côté gauche peut être commandé par des signaux de cadencement de fonction- nement ma L et le fonctionnement des amplificateurs prin- cipaux sur le côté droit est commandé par les signaux de cadencement ma R ema R' Les signaux de sortie provenant des amplifi- cateurs principaux MA 1-ou MA 2 sont produits par l'inter- médiaire d'un circuit d'entrée/sortie I/O possédant la même constitution que celle représentée sur la figure 2. Dans la mémoire de cette forme de réalisation, il est prévu deux circuits redondants possédant la même constitution que celle des circuits présents dans la for- me de réalisation précédente et un circuit de commutation (non représenté) possédant la même constitution que celle représentée sur la figure 7 En d'autres termes, il est prévu le circuit à redondance RC 1 pour le réseau de mé- moire à redondance R-ARY 1 situé sur le côté gauche, le circuit à redondance RC 2 prévu pour le réseau de mémoire à redondance R-ARY 2 situé sur le côté droit et le circuit de commutation COC pour la réception des signaux de détec- tion ACL ACR provenant de ces circuits à redondance RC 1, RC 2 Comme cela a été décrit en référence à la forme de réalisation précédente, le signal de cadencement de sélec- tion 5 y R' les signaux de cadencement çma servant à l'acti- vation des amplificateurs principaux et les signaux d'adres- ses internes prédéterminés an 1 (a 9) sont appliqués au cir- cuit de commutation COC, en plus des signaux de détection ACL, ACR décrits ci-dessus Le circuit de commutation COC produit les signaux de cadencement de fonctionnement mr L' emr R' les signaux de sélection RL, RR et les signaux de sélection L, R. Les signaux de cadencement de fonctionnement Omr L produits à partir du circuit de commutation sont ap- pliqués auxamplificateurs principaux MA 1 situés sur le côté gauche et les signaux de cadencement de fonctionne- ment ma R sont appliqués aux amplificateurs principaux ma Rs MA 2 situés sur le â 6 ôté droit Le signal de sélection LL produit à partir du circuit de commutation est appliqué aux décodeursdecolonnes C-DCR 11, C- DCR 12 situe sur le côté gauche et le signal de sélection RR est appliqué aux décodeurs de colonnes C-DCR 21, C-DCR 22 situé sur le côté droit Le signal de sélection L produit à partir du cir- cuit de commutation COC est appliqué au commutateur de colonnes de réserve (à redondance) C-SW Lo prévu pour le réseau de mémoire de rechange R-ARY 1 situé sur le côté gauche et le signal de sélection R est appliqué au com- mutateur de colonnes de réserve (à redondance) C-SWR O prévu pour le réseau de mémoire de réserve R-ARY 2 sur le côté droit. La mémoire RAM dynamique de cette forme de réalisation est une mémoire possédant une constitu- tion à multiplets et possédant une capacité de mémori- sation d'environ 256 kbits Des signaux d'adresses ex- ternes à 8 bits Ao a 7 sont appliqués à un tampon d'adresses de lignes (non représenté) qui forme les signaux d'adresses complémentaires internes devant être appliqués au décodeur d'adresses de lignes R-DCR. Les signaux d'adresses externes à 7 bits A 8 A 14 sont appliqués à un tampon d'adresses de colonnes (non repré- senté) qui forme les signaux d'adresses complémentaires, internes devant être appliqués au décodeur d'adresses de colonnes C-DCR. Les noeuds d'entrée/sortie des amplifica- teurs de lecture, non représentés sont raccordés aux cou- ples de lignes de transmission de données complémentaires. Dans la mémoire de la présente forme de réali- sation, le signal d'adresse interne a 9 est un signal d'adresse qui décide si les cellules de mémoire doivent être sélectionnées à partir des réseaux de mémoire M-ARY 11 à M-ARY 14 situés sur le côté gauche ou à partir des réseaux de mémoire M-ARY 21 à M-ARY 24 situés sur le côté droit Par exemple, lorsque le signal d'adresse interne a 9 est au ni- veau haut (" 1 " logique), les cellules de mémoire sont sé- lectionnées dans le réseau de mémoire situé sur le côté gauche, et lorsque ledit signal est au niveau bas (" O " lo- gique) d'autre part, les cellules de mémoire sont sélec- tionnées dans le réseau de mémoire situé sur le côté droit. Par conséquent, ce signal d'adresse interne a 9 est appli- qué au circuit de commutation décrit ci-dessus en tant que signal d'adresse interne prédéterminé an 1. Le signal d'adresse interne a 14 décide si les cellules de mémoire sont sélectionnées à partir des ré- seaux de mémoire M-ARY 11, 12, 21, 22 en amont des déco- deurs de lianes R-DCR 1, R-DCR 2 ou à partir des réseaux de mémoire M-ARY 13, 14, 23, 24 en aval des décodeurs de lignes Par exemple, lorsque le signal d'adresse inter- ne a 14 est au niveau haut (" 1 " logique), les cellules de mémoire sont sélectionnées à partir des réseaux de mémoire aval et, lorsque ce signal est au niveau bas (" O " logique), les cellules de mémoire sont sélectionnées à partir des réseaux de mémoire aval. Dans cette forme de réalisation, l'adresse commune est envoyée à quatre ensembles de groupes de li- gnes de transmission de données complémentaires qui sont voisines les unes des autres dans un couple de réseaux de mémoire disposésde telle manière que le décodeur de colonne est interposé entre eux En d'autres termes, l'adresse commune est envoyée à quatre ensembles de cou- ples de lignes de transmission de données complémentai- res voisines les unes des autres dans un des réseaux de mémoire et à quatre ensembles de lignes de transmission de données complémentaires voisines les unes des autres dans l'autre des réseaux de mémoire Cela signifie qu'un réseau de mémoire unité comprend quatre ensembles de cou- ples de lignes de transmission de données complémentaires dans l'un des réseaux de mémoire, quatre ensembles de cou- ples de lignes de transmission de données complémentaires dans l'autre des réseaux de mémoire, une pluralité de cel- lules de mémoire raccordées à ces couples de lignes de transmission de données complémentaires et une plurali- té de lignes de transmission raccordées, aux cellules de mémoire Le réseau de mémoire unité MA est indiqué à ti- tre représentatif sur le dessin. Le commutateur de colonne est constitué par une pluralité de commutateurs de colonnes unités Chaque commutateur de colonnes unité est constitué de 16 tran- sistors MOSFET qui font l'objet d'une commande de commu- tation de la part des signaux de sélection provenant du décodeur d'adresses de colonnes de manière à raccorder huit ensembles de couples de lignes de transmission de données complémentaires situées dans le réseau de mé- moire unité as huit ensembles correspondants de couples de lignes de transmission de données complémentaires com- munes Sur le dessin, le commutateur de colonnes unité C-SW Ln prévu pour le réseau de mémoire unité UMA est in- diqué de façon représentative. Le réseau de mémoire à redondance R-ARY 1 de transmission de données complémentaires qui sont dis- posés sur le côté gauche par rapport auxdécodeursde co- lonnes C-DCR 12 (C-DCR 22) et sont disposés en étant voi- sins les uns des autres, une pluralité de lignes de transmission de mots disposées de manière à croiser les couples de lignes de transmission de données complémen- taires, une pluralité de cellules de mémoire disposées auxpoints d'intersection suivant une règle prédéterminée, quatre ensembles de couples de lignes de transmission de données complémentaires qui sont disposés sur ladroite par rapport au décodeur de colonne C-DCR 12 (C-DCR 22) et sont voisins les uns des autres, une pluralité de lignes de transmission de mots disposéesde manière à croiser les couples de lignes de transmission de données complémen- taire, et une pluralité de cellules de mémoire disposées aux points d'intersection selon une règle prédéterminée. Afin de raccorder huit ensembles de couples de lignes de * transmission de données complémentaires aux huit ensem- bles correspondants &ecouples de lignes de transmission de données complémentaires communes, il est également prévu un commutateur de colonnes à redondance C-SWL O (C-SWR 0) constitué par des transistors MOSFET qui font l'objet d'une commande de commutation de la part du si- gnal de sélection L (R) provenant du circuit de commuta- tion COC. On ne donnera pas l'explication détaillée des réseaux de mémoire, des décodeurs de lignes, des am- plificateurs de détection ou de lecture et autres étant donné qu'il-s'agit là des mêmes composants que ceux in- diqués dans la forme de réalisation précédente. Le fonctionnement du circuit de commutation CGC est essentiellement identique à celui de la forme de réalisation représentée sur la figure 7 Lorsque des li- gnes de transmission de données défectueuses sont conte- nues dans les réseaux de mémoire M-ARY 11 à M-ARY 14 situés sur le côté gauche (ou dans les réseaux de mémoire M-ARY 21 à M-ARY 24 situés sur le côté droit), le circuit de commutation COC s'il est prévu permet de sélectionner le réseaude mémoire de réserve R-ARY 1 situé sur le côté gauche (ou le réseau de mémoire de réserve situé sur le côté droit)à la place des lianes de transmission de don- nées défectueuses Lorsque les lignes de transmission de données défectueuses sont contenues dans les réseaux de mémoire situés sr le côté gauche (ou darsles réseaux de mé- moire situés sur le côté droit), le circuit de commutation permet de sélectionner le réseau de mémoire de réserve sur le côté droit (ou le réseau de mémoire de réserve sur le côté gauche) à la place des lignes de transmission de données défectueuses Etant donné que la longueur des li- gnes de transmission de mots et celle des lignes de trans- mission de données peuvent être raccourcies, cette forme de réalisation permet de réaliser le fonctionnement à grande vitesse. La présente invention n'est pas limitée aux formes de réalisation indiquéesprécédemment en particu- lier. Le nombre des circuits à redondance et des réseaux de mémoire à redondance peut être de deux ou de plusieurs ensembles Par exemple, deux réseaux de mémoi- re à redondance sont prévus pour chacun des réseaux de mémoire de droite et de gauche Dans ce cas, un circuit à redondance est prévu pour chaque réseau de mémoire à redondance En d'autres termes, il est prévu au total quatre circuits à redondance Un circuit de commutation est prévu pour le ou les circuits à redondance prévus pour le réseau de mémoire à redondance de gauche, et pour le ou les circuits à redondance prévus pour le ré- seau de mémoire à redondance de droite C'est-à-dire que deux circuits de commutation sont prévus au total dans ce cas Même si quatre réseaux de mémoire unité conte- nant les lignes de transmission de données défectueuses sont formés dans l'un ou l'autre des réseaux de mémoire de droite et de gauche, la mémoire ne contenant essen- tiellement pas les lianes de transmission de données dé- fectueuses peut être obtenue moyennant l'utilisation d'un agencement qui est tel que deux réseaux de mémoire à redondance situés sur le côté gauche sont sélectionnés à la place des quatre réseaux de mémoire unitéscontenant les lignes de transmission de données effectives, et que deux réseaux de mémoire à redondance situés sur le côté droit sont sélectionnés à la place des deux réseaux de mémoire unitéssubsistants. Le circuit de commutation peut être également prévu pour le réseau de mémoire à redondance prévu pour la ligne (ligne de transmission de mots), c'est-à-dire pour les lignes de transmission de mots de réserve et pour les circuits à redondance prévus pour les lignes de transmission de mots, de manière à utiliser le réseau de mémoire à redondance en commun entre plusieurs réseaux de mémoire, comme cela a été décrit ci-dessus. Le circuit de commutation COC prévu pour le réseau de mémoire à redondance peut être réalisé par la com- binaison de circuits logiques extrêmement simples tels que décrits ci-dessus. Cependant, la constitution définie de ce cir- cuit de commutation n'est pas limitée à ce gui est indi- qué ci-dessus, en particulier. Par exemple, on suppose que lawlogique posi- tive utilisant le " 1 ' logique en tant que niveau haut est. utilisée dans les formes de réalisation décrites ci-des- sus; si les circuits logiques G 1, G 2 sont constitués par des portes NONOU utilisant un circuit CMOS dans ce cas, les niveaux des signaux de sortie sont formés par un mon- tage série de transistors MOSFET à canal p possédant une capacité de commande relativement faible C'est pourquoi il est préférable d'utiliser des portes NON-OU moyennant l'utilisation de signaux inversés de chaque signal d'en- trée Dans un tel cas, les transistors MOSFET à canal p servant à former le niveau du signal de sortie peuvent être disposés en parallèle de telle sorte qu'un circuit logique possédant une capacitéimportante de commande peut être constitué au moyen de transistors MOSFET relative- ment petits Ceci permet de réduire en supplément la tail- le du circuit de commutation. Dans ce cas, la logique du signal de comman- de de commutation appliqué à partir du circuit logique G 2 au multiplexeur diffère de celle de la forme de réali- sation décrite ci-dessus Pour cette raison, le multiple- xeur MPX produit le signal de cadencement de sélection y R en tant que signal de sélection L lorsque le signal de commande de commutation est au niveau bas, et le si- gnal de cadencement de sélection ç R en tant que signal de sélection R lorsque le signal de commande de commuta- tion est au niveau haut Sinon, le signal à phase inver- sée correspondant au signal de sortie du circuit logique G 2 est utilisé en tant que signal de commande de commu- tation Les signaux de cadencement ma Lv ma R servant à l'activation des amplificateurs principaux sont formés de la même manière que cela a été décrit ci-dessus. Le signal de cadencement de sélection y R peut être formé sur la base du signal de cadencement de sélection çym et du signal de détection C 4 està-dire que lorsque les mémoires à redondance sont sélectionnées, les signaux de cadencement de sélection ym sont formés ym de telle sorte que les signaux de cadencement de sélec- tion 5 y R peuvent être formés sur la base des signaux de cadencement de sélection gym et sur la base du signal de détection. Le nombre des lignes de transmission de don- nées formant le réseau de mémoire à redondance peut être supérieur au nombre des lignes de transmission de données formant le réseau de mémoire unité Par exemple, dans la forme de réalisation représentée dans la figure 1, le nombre des couples de lignes de transmission de données complémentaires formant le réseau de mémoire à redondan- ce peut être 9 (ensembles) Dans ce cas, le nombre des transistors MOSFET formant le commutateur de colonnes unité correspondant auxréseauxde mémoire à redondance est de 18 conformément à l'accroissement du nombre des lignes de transmission de données Le nombre des cou- ples des lignes de transmission de données complémen- taires du réseau de mémoire unité et du réseau de mé- moire à redondance n'a pas besoin d'êtrede huit ensem- bles, mais peut être par exemple de 9 ensembles Dans la forme de réalisation représentée sur la figure 9 par exemple, le réseau de mémoire unité UMA peut comporter quatre ensembles de couples de lignes de transmission de données formées sur le côté de droite par rapport au décodeur de colonnes C-DCR 11 et quatre ensembles de couples de lignes de transmission de données formées sur le côté gauche Dans ce cas, le réseau de mémoire unité devant être formé au-dessous de ce réseau de mé- moire unité UMA contient de préférence cinq ensembles de couples de lignes de transmission de données formées sur la droite par rapport aux décodeurs de colonnes C-DCR 11 et quatre ensembles de couples de lignes de transmission de donnéesfermées sur le côté droit Cet agencement permet d'empêcher l'apparition d'un vide non utilisé sur la-microplaquette Si le réseau de mémoire à redondance est constitué de la même manière que le réseau de mémoire unité décrit ci-dessus, il peut comprendre très aisément 9 ensembles de couples de li- gnes de transmission de données Dans ce cas, le nom- bre des transistors MOSFET constituant le commutateur de colonne unité est accru et simultanément les nombres des couples de lignes de transmission de données complé- mentaires et des amplificateurs principaux sont également accrus Par conséquent, le nombre des lignes de trans- mission de données constituant le réseau de mémoire unité et le réseaude mémoire à redondance peut être quelconque. Les réseaux de mémoire à redondance peuvent être disposés soit sur le côté droit soit sur le côté gauche seul Dans la forme ébréalisation représentée sur la figure 1 par exemple seul le réseau de mémoire à re- dondance est prévu et seul le circuit à redondance RC 1 est prévu en tant que circuit à redondance en réponse du réseau précédent Un signal à niveau -bas perma- nent est appliqué à l'un des noeuds d'entrée du circuit logique G 2 constituant le circuit de commutation COC à la place du signal de détection ACR provenant du cir- cuit à redondance RC 2 De cette façon, le réseau de mé- moire à redondance décrit ci-dessus peut être sélec- tionné à la place des lignes de transmission de données défectueuses dans le réseau de mémoire situé sur le cô- té droit ou dans le réseau de mémoire situé sur le côté gauche Conformément à cet agencement, les amplificateurs principaux M Al, MA 2 peuvent également être mis en fonc- tionnement de façon sélective de la même manière que ce- la est décrit ci-dessus, et les amplificateurs princi- paux M Al correspondant aux réseaux de mémoire à redondan- ce R-ARY 1 situéssur le côté droit peuvent être mis en fonctionnement lorsque le réseau de mémoire M-ARY 1 est sélectionné. En dehors de la mémoire RAM dynamique décri- te ci-dessus, la présente invention peut être appliquée d'une manière étendue à des mémoires ROM (mémoires mor- tes), à des mémoires RAM (mémoires à accès direct ou aléatoire) et analogues pour la lecture des données ou pour l'enregistrement/la lecture des données La présente invention peut être appliquée en particulier efficacement à ces mémoires prévues pour la lecture/l'enregistrement de données constituées par une pluralité de bits. REVENDICATIONS 1 Dispositif à semiconducteurs, caractérisé en ce qu'il comporte des premier et second réseaux de mémoire (M-ARY 1, M-ARY 2) comportant chacun une plurali- té de cellules de mémoire, des premier et second réseaux de mémoire de réserve (R-ARY 1, R-ARY 2) comportant chacun une pluralité de cellules de mémoire, et un premier cir- cuit de sélection (CD, C-SW, R-DCR, C-DCR, C-SW Lo, C-SW Ro, RC, COC) sélectionnant ladite cellule de mémoire désignée par des premiers signaux de sélection, dans l'un desdits premier et second réseaux de mémoire (MARY 1, M-ARY 2) et dans l'un desdits premier et second réseaux de mémoire de réserve (R-ARY 1, R-ARY 2), lors de la récepticndesdits pre- miers signaux de sélection, ledit premier circuit de sé- lection comprenant un premier circuit d'inhibition (RC) inhibant la sélection d'une cellule de mémoire défail- t. lant lorsque lesdits premier signaux de sélection sont les signaux de sélection qui sélectionnent ladite cellu- le de mémoire défaillante dans l'un ou l'autre desdits premier et second réseaux de mémoire, et un second circuit de sélection (COC) sélectionnant une cellule de mémoire dans l'un ou l'autre desdits premiers et second réseaux de mémoire de réserve à cet instant, ce qui a pour effet que la cellule de mémoire est sélectionnée dans l'un ou l'autre desdits premier et second réseaux de mémoire de réserve (R-ARY 1, R-ARY 2) à la place de la- dite cellule de mémoire défaillante, lorsque lesdits premiers signaux de sélection désignant ladite cellule de mémoire défaillante contenuedans lesdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2) lui sont ap- pliqués. 2 Dispositif de mémoire à semiconducteurs se- lon la revendication 1, caractérisé en ce que ledit pre- mier circuit de sélection (CD, C-SW, R-DCR, C-DCR, C-SW Lo, C-SW Ro, RC, COC) comporte en outre un troisième circuit de sélection (C-DCR) sélectionnant une cellule de mémoire dans l'un ou l'autre desdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2), que le fonctionnement dudit troisième circuit de sélection est commandé par des pre- miers sicmaux de commande produits par ledit premier cir- cuit d'inhibition (RC) et que ce premier circuit d'inhibi- tion produit des premiers signaux de commande lorsque les- dits premiei signaux de sélection sont des signaux sélec- tionnant ladite cellule de mémoire défaillante dans l'un ou l'autre desdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2). 3 Dispositif de mémoire à semiconducteurs selon la revendication 2, caractérisé en ce que ledit premier circuit d'inhibition(RC)-comporte un premier cir- cuit à redondance (RC 1) possédant une pluralité de pre- miers circuits de mémoire, dans lesquels des signaux de sélection désignant des cellules de mémoire défaillan- tes sont enregistrés, et un premier circuit de comparai- son comparant ledit signal de sélection mémorisé dans chacun desdits circuits de mémoire avec au moins une par- tie desdits premiers signaux de sélection, de telle sor- te que ledit premier signal de commande servant à comman- der le fonctionnement dudit troisième circuit de sélec- tion est appliqué depuis ledit premier circuit à redon- dance audit troisième circuit de sélection lorsque les- lesdits premiers sinaux desélection sont les signaux de sélection qui sélectionnent ladite cellule de mémoire défaillante. 4 Dispositif de mémoire à semiconducteurs selon la revendication 3, caractérisé en ce que ledit premier circuit d'inhibition (RC) comporte un second circuit à redondance (RC 2) possédant la même constitu- tion que ledit premier circuit à redondance (RC 1), et que le fonctionnement dudit troisième circuit de sélec- tion est commandé sur la base desdits premiers signaux de commande produits par ledit premier circuit à redondan- ce (RC 1) et des seconds signaux de commande produits par ledit second circuit à redondance (RC 2). Dispositif de mémoire à semiconducteurs selon la revendication 4, caractérisé en ce que ledit second circuit de sélection (COC) reçoit lesdits premiers et seconds signaux de commande et une partie desdits pre- miers signaux de sélection d'une pluralité desdits pre- miers signaux de sélection et produit un second signal de sélection servant à sélectionner une cellule de mémoi- re dans ledit premier réseau de mémoire de réserve (R-ARY 1) ou un troisième signal de sélection servant à sélectionner une cellule de mémoire dans ledit second réseau de mémoire de réserve (R-ARY 2). 6 Dispositif de mémoire à semiconducteurs se- lon la revendication 5, caractérisé en ce qu'une partie du- dit premier signal de sélection est un signal de sélection désignant la sélection d'une cellule de mémoire dans l'un ou l'autre desdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2). 7 Dispositif de mémoire à semiconducteurs se- lon la revendication 6, caractérisé en ce qu'il comporte en outre un circuit de commande (TG) servant à produire des signaux de cadencement et que ledit second circuit de sélection (COC) comprend un circuit logique recevant lesdits premier et second signaux de commande et une par- tie desdits premiers signaux de sélection et produisant un signal de commande de commutation, et un multiplexeur (MPX) recevant ledit signal de cadencement produit par ledit signal de commande et ledit signal de commutation produit par ledit circuit logique et produisant ledit signal de cadencement en tant que second ou troisième signal de sélection conformément audit signal de comman- de de commutation. 8 Dispositif de mémoire à semiconducteurs se- lon la revendication 7, caractérisé en ce que ledit troi- sième circuit de sélection (C-DCR) comporte un premier décodeur d'adresses (C-DCR 1) qui sélectionne ladite cel- lule de mémoire dans ledit premier réseau de mémoire (M-ARY 1) et dont le fonctionnement est commandé sur la base dudit premier signal de commande, et un second dé- codeur (C-DCR 2) qui sélectionne ladite cellule de mémoi- re dans ledit second réseau de mémoire (M-ARY 2) et dont le fonctionnement est commandé sur la base dudit second signal de commande. 9 Dispositif de mémoire à semiconducteurs se- lon la revendication 8, caractérisé en ce que lesdits pre- miers signaux de sélection sont appliqués auxdits premier et second décodeurs d'adresses de telle sorte qu'une cel- lule de mémoire est sélectionnée dans l'un desdits pre- mier et second réseauxde mémoire(M-ARY 1, M-ARY 2). Dispositif de mémoire à semiconducteurs selon la revendication 8, caractérisé en ce que ledit signal de commande de commutation et lesdits premiers signaux de sélection autres que lesdits premiers signaux de sélection appliqués audit second circuit de sélection (COC) sont appliqués auxdits premier et second dédodeurs d'adresses (C-DCR 1, C-DCR 2), de sorte que l'un ou l'au- tre desdits premier et second décodeurs d'adresses est actionné sur la base dudit signal de commande de commu- tation et qu'une cellule de mémoire est sélectionnée dans l'un ou l'autre desdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2). 11 Dispositif de mémoire à semiconducteurs selon la revendication 10, caractérisé en ce qu'une plu- ralité de cellules de mémoires possédant des bornes de commande et des bornes d'entrée/sortie sont disposées selcnune matrice dans chacun desdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2) et qu'une pluralité de cellules de mémoire possédant des bornes de comman- de des bornes d'entrée/sortie sont disposées selon une matrice dans chacun desdits premier et second réseaux de mémoire de réserve (R-ARY 1, R-ARY 2). 12 Dispositif de mémoire à semiconducteurs selon la revendication 11, caractérisé en ce qu'il com- porte en outre un quatrième circuit de sélection (R-DCR) recevant une pluralité de quatrième signaux de sélection et sélectionnant une ligne de cellules de mémoire dans chacun desdits premier et second ré-seaux de mémoire (M-ARY 1, M-ARY 2) et dans chacun desdits premier et second réseaux de mémoire de réserve (R-ARY 1, R-ARY 2), un second circuit de commande recevant une pluralité de signaux d'adresses et produisant lesdits premier et quatrième si- gnaux de sélection, que lesdits premier et second déco- deurs d'adresses sélectionnent des cellules de mémoire dans lesdits premier et second réseaux de mémoire, et que ledit second circuit de sélection sélectionne des colonnes de cellules de mémoire dans lesdits premier et second réseaux de mémoire de réserve. 13 Dispositif de mémoire à semiconducteurs selon la revendication 12, caractérisé en ce que ladite ligne de cellules de mémoire est constitue par des li- gnes de transmission de mots (WL) et par une pluralité de cellules de mémoire dont les bornes de commande sont raccordées auxditeslignes de transmission-de mots, et que ladite colonne de cellules de mémoire est consti- tuée par des couples de lignes de transmission de don- nées (DL) et par une pluralité de cellules de mémoire dont les bornes d'entrée/sortie sont raccordées auxdits couples de lignes de transmission de données. 14 Dispositif de mémoire à semiconducteurs selon la revendication 13, caractérisé en ce que ledit premier circuit de sélection comporte en -outre des pre- miers et seconds couples de lignes de transmission de données communes (CD 1, CD 2), un premier circuit commuta- teur de colonnes (C-SW 1), recevant le signal de sélec- tion produit par ledit premier décodeur d'adresses (C-DCR 1) et raccordant ledit premier couple de lignes de transmission de données communes au couple de lignes de transmission de données situél dans ladite colonne de cellules de mémoire dans ledit premier réseau de mé- moire (M-ARY 1) sélectionné par ledit signal de sélec- tion, un second circuit commutateur de colonnes(C-SW 2) recevant le signal de sélection produit à partir dudit second décodeur d'adresses (C- DCR 2) et raccordant ledit second couple de lignesde transmission de données communesau couple de lignes de transmission de données de ladite colonne de cellules de mémoire située dans - le second réseau de mémoire (M-ARY 2) désigné par ledit signal de sélection, un premier circuit commutateur de colonnesà redondance (C-SWL 0) recevant ledit second si- gnal de sélection produit à partir dudit second circuit de sélection et raccordant ledit premier couple de li- gnes de transmission de données communes au couple de lignes de transmission-de données de ladite colonne de cellules de mémoire dans ledit premier réseau de mémoi- re de réserve (R-ARY 1), et un second circuit commuta- teur de colonnes à redondance (C-SWR) recevant un troi- sième signal de sélection produit à partir dudit second circuit de sélection et raccordant -ledit second couple de lignes de transmission de données communes au cou- ple de lignes de transmission de données de ladite co- lonne de cellules de mémoire dans ledit second réseau de mémoire de réserve (R-ARY 2). 15 Dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comporte un premier réseau de mé- moire (M-ARY 1) comportant une pluralité de cellules de mémoire possédant des bornes de commande et d'entrée/sor- tie et agencé à la manière d'une matrice, un second réseau de mémoire (M-ARY 2) possédant la même constitution que le- dit premier réseau de mémoire (M-ARY 2), un premier ré- seau de mémoire de réserve (R-ARY 1)'comportant une plu- ralité de cellules de mémoire possédant des bornes de commande et d'entrée/sortie et agencé sous la forme d'une matrice, un premier circuit de sélection (R-DCR) sélectionnant des lignes de cellules de mémoire dans lesdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2) et dans ledit second réseau de mémoire de ré- serve (R-ARY 1), un second circuit de sélection (C-DCR 1, C-SW 1), qui reçoit une pluralité de premiers signaux de sélection et sélectionne ladite colonne de cellules de mémoire désignée par lesdits premiers signaux de sélection et dont le fonctionnement est commandé par un premier signal de commande, un troisième circuit de sélection (C-DCR 2, C-SW 2) quireçoit lesdits premiers si- gnaux de sélection et sélectionne la colonne de cellules de mémoire désignée par ledit premier signal de sélec- tion, dans ledit second réseau de mémoire (M-ARY 2) lors- que ledit premier circuit de sélection ne sélectionne pas la colonne de cellules de mémoire dans ledit pre- mier réseau de mémoiip (M-ARY 1), un quatrième circuit de sélection (CSWL, C-SWR) sélectionnant la colonne de cellules de mémoire dans ledit premier réseau de mémoi- re de réserve (R-ARY 1) lors de la réception d'un pre- mier signal de sélection, un premier circuit de sortie (MA 1) auquel les données provenant de la cellule de mé- moire sont envoyées lorsqu'une cellule de mémoire est sélectionnée par lesdits premier et second circuits de sélection dans ledit premier réseau de mémoire (M-ARY 1) et auquel les données provenant de la cellule de mémoire sont appliquées';lorsque la cellule de mémoire est sélec- tionnée par lesdits premier et quatrième circuit de sé- lection, dans ledit premier réseau de mémoire de réser- ve (R-ARY 1) et dont le fonctionnement est commandé par un premier signal de cadencement, un second circuit de sortie (MA 2), auquel les données de la cellule de mémoi- re sont appliquées lorsque la cellule de mémoire est sé- lectionnée par lesdits premier et troisième circuits de sélection à partir dudit second réseau de mémoire (M-ARY 2) et dont le fonctionnement est commandé par un second si- gnal de cadencement, un cinquième circuit de sélection (RC, COC) recevant un troisième signal de sélection et produisant ledit premier signal de commande inhibant le fonctionnement desdits seconds circuits de sélection, ledit premier signal de cadencement actionnant ledit premier circuit de sortie et ledit premier signal de sé- lection lorsque lesdits premiers-signaux de sélection sont les signaux de sélection qui désignent les colonnes de cellules de mémoire défectueuses dans ledit premier ou second réseau de mémoire (M-ARY 1, M-ARY 2), et produi- sant ledit premier ou second signal de cadencement ac- tionnant ledit circuit de sortie recevant les données provenant de ladite cellule de mémoire sélectionnée dans lesdits premier et seconr circuits de sortie, lorsque les- dits premiers signaux de sélection ne sont pas ceux qui désignent les colonnes de cellules de mémoire défectueu- ses, et un premier circuit de commande recevant une plu- ralité de signaux d'adresse produisant lesdits premier et-troisième signaux de sélection. 16 Dispositif de mémoire à semiconducteurs selon la revendication 15, caractérisé en ce que ledit cinquième circuit de sélection (RC,COC) ccaporte un premier circuit à redondance (RC 1)produisant ledit premier si- gnal de commande inhibant le fonctionnement dudit second circuit de sélection lorsque lesdits premiers signaux de sélection sont les signaux de sélection qui désignent des colonnnes de cellules de mémoire défectueuses dans ledit premier ou second réseau de mémoire et un premier signal de détection, et un circuit de commu- tation (COC) recevant le premier signal de détection pro- duit par ledit premier circuit à redondance (RC 1) et le- dit troisième signal de sélection, et produisant ledit premier signal de cadencement actionnant ledit premier circuit de sortie lorsque lesdits premiers signaux de sélection sont les signaux qui désignent les colonnes de cellules de mémoire défectueuses,et ledit second si- gnal de sélection, et produisant ledit premier ou second signal de cadencement pour l'actionnement d'un circuit de sortie recevant les données en provenant de la cellu- le de mémoire sélectionnée dans lesdits premier et se- cond circuits de sortie lorsque lesdits'premiers signaux de sélection ne sont pas les signaux désignant lesdites colonnes de cellules de mémoire défectueuses; 17 Dispositif de mémoire à semiconducteurs selon la revendication 16, caractérisé en ce que ledit troisième signal de sélection est un signal de sélection qui indique si lesditescolonnes de cellules de mémoire sont sélectionnées dans ledit premier réseau de mémoire (M-ARY 1) ou dans ledit second réseau de mémoire (M-ARY 2). 18 Dispositif de mémoire à semiconducteurs selon la revendication 17, caractérisé en ce qu'il com- porte en outre un second circuit de commande produisant un troisième signal de cadencement servant à déterminer le cadencement du fonctionnement desdits premier et se- cond circuitsde sortie et un quatrième signal de caden- cement servant à déterminer le cadencement avec lequel ledit second signal de sélection est appliqué audit qua- trième circuit de sélection, et que ledit circuit de commutation (COC) forme ledit premier ou second signal de cadencement pour faire fonctionner l'un ou l'autre desdits premiers et seconds circuits de sortie sur la base dudit troisième signal de cadencement, dudit pre mier signal de détection et dudit troisième signal de sélection, et ledit second signal de sélection sur la base dudit quatrième signal de cadencement, dudit pre- mier signal de détection et dudit troisième signal de sélection. 19 Dispositif de mémoire à semiconducteurs selon la revendication 18, caractérisé en ce que chacun desdits second et troisième circuitsde sélection (C-DCR, C-SW) reçoit ledit troisième signal de sélection, ce qui a pour effet qu'une colonne de cellulesde mémoire est sélectionnée dans lesdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2). 20 Dispositif de mémoire à semiconducteurs selon la revendication 18, caractérisé en ce que ledit circuit de commutation (COC) forme un quatrième signal de sélection servant à commander le fonctionnement du- dit second circuit de sélection et un cinquième signal de sélection servant à commander le fonctionnement du- dit troisième circuit de sélection, ce qui a pour ef- fet que lesdits second et troisième circuits de sé- lection sélectionnent une colonne de cellules de mémoi- re désignée par lesdits premiers signaux de sélection, dans lesdits premier et second réseaux de mémoire (M-ARY 1, M-ARY 2). 21 Dispositif de mémoire à semiconducteurs selon la revendication 20, caractérisé en ce que ledit prémier circuit à redondance (RC 1) inclut des circuits de mémoire mémorisant lesdits premiers signaux de sélec- tion désignant les colonnes de cellules de mémoire dé- fectueuses et une pluralité de circuits de comparaison comparant lesdits premiers signaux de sélection mémori- sés dans lesdits circuits de mémoire respectivement aux- dits premiers signaux de sélection devant être appliqués auxdits second et troisième circuitsde sélection, ce qui a pour effet que ledit premier circuit à redondanoe (RC 1) produit ledit premier signal de détection et ledit pre- -mier signal de commande inhibant le fonctionnement dudit second circuit de sélection lorsque ledit premier signal -2539910 de sélection mémorisé dans lesdits circuits de mémoire et ledit premier signal de sélection appliqué auxdits premier et troisième circuits de sélection coïncident ré- ciproquement. 22 Dispositif de mémoire à semiconducteurs selon la revendication 21, caractérisé en ce que ledit premier circuit de sortie est constitué par des amplifi- cateurs principaux (MA 1) dont le fonctionnement est com- mandé par ledit premier signal de cadencement et que le- dit second circuit de sortie est constitué par des ampli- ficateurs principaux (MA 2) dont le fonctionnement est commandé par ledit second signal de cadencement. 23 Dispositif de mémoire à semiconducteurs selon la revendication 22, caractérisé eni ce que ledit circuit de commutation (COC) comporte des circuits logi- ques (G 1,G 2) recevant ledit troisiènesignal de sélection et ledit premier signal de détection, un premier multi- plexeur (MPX) recevant le signal de commande de commuta- tion produit par lesdits circuits logiqueset ledit troi- sième signal de cadencement et produisent lesdits premier et second signaux de cadencement, et un second multi- plexeur (MPX) recevant ledit signal de commande de com- mutation et ledit quatrième signal de cadencement et produisant ledit second signal de sélection. 24 Dispositif de mémoire à semiconducteurs selon la revendication 18, caractérisé en ce-qu'il com- porte en outre un second réseau de mémoire de réserve (R-ARY 2), constitué par une pluralité de cellules de mé- moire comportant des bornes de commande et'des bornes d'entrée/sortie et agencé sous la forme d'une matrice, et dont les rangées de cellules de mémoire sont sélec- tionnées par ledit premier circuit de sélection, et un sixième circuit de sélection recevant un sixièe signal de sélection et sélectionnant ladite colonne de cellules de mémoire dans ledit second réseau de mémoire de réser- 2 539910 ve (R-ARY 2), ledit cinquième circuit de sélection (RC,00 C) comportant en outre un second circuit à redondance (RC 2) produisant un second signal de commande servant à inhi- ber le fonctionnement dudit troisième circuit de sélec- tion et ledit second signal de détection lorsque lesdits premiers signaux de sélection sont les signaux qui dé- signent une cellule de colonnesde mémoire défectueuses dans ledit premier ou second réseau de mémoire (M-ARY 1, M-ARY 2), et que, lorsque lesdites cellules de mémoire sont sélectionnées dans ledit second réseau de mémoire * de réserve (R-ARY 2) par lesdits premier et sixième cir- cuits de sélection, les données provenant de ladite cel- lule de mémoire sélectionnée sont appliquées auxdits second circuit de sortie, et que ledit circuit de com- mutation (COC) reçoit ledit second signal de détection et produit ledit premier signal de cadencement servant à inhiber lefonctionnement dudit premier circuit de sor- tie, ledit second signal de cadencement servant à faire fonctionner ledit second circuit de sortie et ledit sixiè- me signal de sélection, ce qui a pour effet que lorsque lesdits premiers signaux de sélection sont des signaux qui désignent une colonne de cellules de mémoire défec- tueuses,une cellule de mémoire est sélectionnée dans l'un ou l'autre desdits premier et second réseai Kde mémoire de réserve (R-ARY 1, R-ARY 2) , que ledit second circuit de sortie recevant lesdonnées de la part de la- dite cellule de mémoire sélectionnée dans lesdits pre- mier et second circuitsde sortie est actionné et que, lorsque lesdits premiers circuits de sélection ne sont pas ceux qui désignent une colonne de cellules de mémoi- re.défectueuses, une cellule de mémoire est sélectionnée dans l'un ou l'autre desdits premier:et second réseaux de mémoire (M-ARY 1, M-ARY 2) et que ledit circuit de sortie recevant les données de la part de ladite cellule de mé- moire sélectionnée dans lesdits premier et second cir- 2 539910 cuits de sortie est actionné. Dispositif de mémoire à semiconducteurs selon la revendication 24, caractérisé en ce que chacun desdits premier et second circuitsà redondance (RC 1,RC 2) comporte des circuits de mémoire servant à mémoriser le- dit premier signal de sélection désignant une colonne de cellule de mémoire défectueuse et un circuit de comparai- son servant à comparer lesdits premiers signaux de sé- lection mémorisés dans lesdits circuits de mémoire aux- dits premiers signaux de sélection devant être appliqués auxdits second et troisième circuits de sélectionce qui a pour effet que ledit premier circuit à redondance (RC 1) produit un premier signal de détection et ledit signal de commande servant à inhiber le fonctionnement dudit second circuit de sélection lorsque lesdits premiers si- gnaux de sélection mémorisés dans lesdits circuits de mé- moire de ces circuits coïncident avec lesdits premiers signaux de sélection devant être appliqués auxdits se- cond et troisième circuits de sélection, tandis que le- dit circuit à redondance (RC 2) produit ledit second si- gnal de détection et ledit-second signal de commande servant à inhiber le fonctionnement dudit troisième cir- cuit de sélection lorsque lesdits premiers signaux de sélection mémorisés dans lesdits circuits de mémoire de ces circuits coïncident avec lesdits premiers signaux de sélection devant être appliqués auxdits second et troisième circuits de sélection. 26 Dispositif de mémoire à semiconducteurs selon la revendication 25, caractérisé en ce que ledit premier circuit de sortie est constitué par des amplifi- cateurs principaux (MA 1) dont le fonctionnement est com- mandé par ledit premier signal de cadencement, et que le- dit second circuit de sortie est constitué par des ampli- ficateurs principaux (MA 2) dont Jefonctionnement est com- mandé par ledit second signal de cadencement. 27 Dispositif de mémoire à semiconducteurs selon la revendication 26, caractérisé en ce qoechacun des amplificateurs principaux (MA 1) est constitué par un circuit à bascule bistable CMOS, par un premier commuta- teur MOSFET interposé entre une des bornes d'alimenta- tion en énergie dudit circuit à bascule bistable CMOS et une borne d'une source d'alimentation en énergie, et par un second commutateur MOSFET interposé entre l'autre desdites bornes d'alimentation en énergie dudit circuit à bascule bistable CMOS et l'autre desdites bornes de la source d'alimentation en énergie. 28 Dispositif de mémoire à semiconducteurs selon la revendication 26, caractérisé en ce que ledit circuit de commutation (COC) comporte des circuits logi- quesurecevant ledit troisième signal de sélection et les- dits premier et second signaux de détection, un premier multiplexeur (MPX) recevant ledit signal de commande de commutation produit par lesdits circuits logiques, et le- dit troisième signal de commutation et produisant lesdits premier et second signaux de cadencement, un second mul- tiplexeur (MPX) recevant ledit signal de commande de com- mutation et ledit quatrième signal de cadencement et pro- duisant lesdits second et sixième signaux de sélection. 29 Dispositif de mémoire à semiconducteurs selon la revendication 28, caractérisé en-ce que chacune des lignes de cellules de mémoire est constituée par des lignes de transmission de mots (WL), et par une plurali- té de cellules de mémoire dont les bornes de commande sont raccordées auxditeslignesde transmission de mots, et que chacune desdites colonnes de cellules de mémoire est constituée par des lignes de données (D) et par une pluralité de cellules de mémoire dont les bornes d'entrée/ sortie sont raccordées auxdites lignes de transmission de données. Dispositif de mémoire à semiconducteurs selon la revendication 29, caractérisé en ce que ledit second signal de sélection (C-DCR 1 C-SW 1) comporte un premier décodeur d'adresses (C-DCR 1) et un premier cir- cuit commutateur (C-SW 1) recevant lesdits signaux de sé- lection produits à partir dudit premier décodeur d'adres- ses et raccordant des couples de lignes de transmission de données constituant la colonne de cellules de mémoire, qui est désignée par lesdits premiers signaux de sélec- tion, à un premier couple de lianes de transmission de données communes servant à transmettre des données de- puis lesdites cellules de mémoire audit premier circuit de sortie, et que ledit troisième circuit de sélection (C-DCR 2, C-SW 2), comporte un second décodeur d'adresses (C-DCR 2) et un second circuit commutateur (C-SW 2) rece- vant lesdits signaux de sélection produits par ledit se- cond décodeur d'adresses et raccordant des couples de lignes de transmission de données constituant la colon- ne de cellulesde mémoire, quiest désignée par lesdits premiers signaux de sélection, à un second couple de li- gnes de transmission de données communes servant àLtrans- mettre les données depuis ladite cellule de mémoire au- dit second circuit de sortie. 31 Dispositif de mémoire à semiconducteurs selon la revendication 30, caractérisé en ce que ledit troisième signal de sélection est appliqué à chacun desdits premier et second décodeursd'adresses et que l'un ou l'autre desdits premier et second décodeurs d'adresses produit un signal de sélection qui relie un couple de lignes de transmission de données à un couple de lignes de transmission de données communes. 32 Dispositif de mémoire à semiconducteurs selon la revendication 30, caractérisé en ce que ledit circuit de commutation (COC) produit un septième signal de sélection commandant le fonctionnement dudit premier décodeur d'adresses et un huitième signal de sélection commandant le fonctionnement dudit premier décodeur d'adres- ses et un huitième signal de sélection commandant le fonc- tionnement dudit second décodeird'adresses, et que l'un ou l'autre desdits premier et second décodeurs d'adresses produit un signal de sélection qui raccorde un couple de lignes de transmission de données à un couple de lignes de transmission de données communes. 33 Dispositif de mémoire à semiconducteurs selon la revendication 30, caractérisé en ce que ledit premier circuit de commutation (C-SW 1) relie une plurali- té de couples de lignes de transmission de données à une pluralité de premiers couples correspondants de lignes de transmission de données communes, auxquels sont rac- cordés lesdits premiers circuits de sortie, et qui sont désignés par lesdits signaux de sélection produits par le- dit premier décodeur d'adresses,et que ledit second cir- cuit de commutation (C-SW 2) relie une pluralité de cou- ples de lignes de transmission de données à une plurali- té de seconds couples correspondant de lignes de trans- mission de données communes, auxquels lesdits seconds circuits de sortie sont raccordés, et qui sont désignés par lesdits signaux de sélection produits par ledit se- cond décodeur d'adresses. 34 Dispo itif de mémoire à semiconducteurs selon la revendication 33, caractérisé en-ce que ledit quatrième circuit de sélection (C-SWL, C-SWR) est cons- titué par un troisième circuit de commutation (C-SWL) qui relie une pluralité de couples de lignes de transmission de données situées dans ledit premier réseau de mémoire de réserve (R-ARY 1) à uneplralité de premiers couples correspondants de lignes de transmission de données commu- nes, lors de la réception desdits troisièmes signaux de sélection, et que ledit cinquième circuit de sélection est constitué par un quatrième circuit de commutation (C-SWR) qui relie une pluralité de couples de lignes de transmission de données situées dans ledit second réseau de mémoire de réserve (R-ARY 2) à une pluralité de secon- des lignes correspondantes de transmission de données- communes lors de la réception desdits septième signaux de sélection. Dispositif de mémoire à semiconducteurs selon la revendication 34, caractérisé en ce que chacun desdits premier, second, troisième et quatrième circuits cb commutation est constitué par un transistor MOSFET de commutation interposé entre des lignes de transmission de données respectives et des lignes de transmission de données communes correspondantes. 36 Dispositif de mémoire à semiconducteurs selon la revendication 34, caractérisé en ce que ledit - premier réseau: de mémoire (ll-AP Y 112) est disposé en étant subsidivé de manière que soit intercalé entre ses parties ledit second circuit de sélection (R-DCR 1), que ledit premier réseau de mémoire de réserve (R-ARY 1) est agen- cé en-étant subdivisé de manière que soit intercalé entre ses parties ledit quatrième circuit de sélection, que ledit second réseau de mémoire (M-ARY 22) est agencé en étant subdivisé de manière qu'entre ses parties soit interposé ledit troisième circuit de sélection (C-DCR 2) et que ledit second réseau de mémoire de réserve (R-ARY 2) est agencé en étant subdivisé de manière qu'entre ses parties se trouve interposé ledit cinquième circuit de sélection, ce qui a pour effet que chacun desdits cir- cuits de sélection sélectionne une pluralité desdits couples de lignes de transmission de données dans ledit réseau de mémoire dans lequel est inséré ledit circuit de sélection, conformément au signal de sélection qui lui est appliqué, et relie ces couples de lignes de transmission de données à des couples correspondant de lignes de transmission de données communes. 37 Dispositif de mémoire à semiconducteurs selon la revendication 36, caractérisé en ce que ledit premier circuit de sélection (R-CDR) est constitué par deux circuits de sélection dont l'un (R-DCR 11) est agen- cé de manière à subdiviser ledit premier réseau de mé- moire (M-ARY 11) en deux parties et à intersecter à an gle droit ledit second circuit de sélection (R-DCR 1) et que l'autre desdits circuits de sélection (R-DCR 21) est agencé de manière à subdiviser ledit second réseau de mémoire (M-ARY 22) en deux parties et à intersecter à angle droit ledit troisième circuit de sélection (R-DCR 2). 38 Dispositif de mémoire à semiconducteurs selon la revendication 29, caractérisé en ce que chacu- ne desdites cellules de mémoire est constituée par un condensateur et par un transistor MOSFET -dont l'électrode de grille est raccordéeà une borne de commande, dont l'une des électrodes est raccordée à une borne d'entrée/ sortie et dont l'autre électrode est raccordée audit condensateur.