Brevet FR2541063A1 — publié le 19840817

La présente invention se rapporte aux systèmes de gestion des échanges pour les systèmes de commutation les plusmoder- nes permettant, par exemple, la fourniture de services large bande. La distribution de services à large bande jusque chez l'abonné nécessite l'introduction entre l'abonné et le commutateur central d'une unité de raccordement numérique multiservice commune aux divers systèmes de visiophonie de téléphonie ou de télédistribution selon 11 application. Cette unité de raccordement doit gérer la signalisation multiservice en effectuant les conversions nécessaires au dialogue avec le commutateur central. Les informations de signalisation, multiplexées avec les données utiles sur canal sémaphore doivent de fait être reçues par-un terminal sémaphore afin d'être aiguillées et traitées par l'unité de commande du réseau de commutation. Ainsi, un terminal sémaphore est un auxiliaire raccordé à un réseau de commutation permettant à une unité de commande d'acquérir un certain nombre de voies de signalisation. Un terminal sémaphore facilite donc l'accès et le traitement des voies de signalisation entrantes par l'unité de commande par une gestion adéquate pour un grand nombre d'abonnés. Des terminaux sémaphores pour commutation large bande ont déjà été évcqués dans diverses publications. Ainsi, la publication de la demanderesse aux Journées de l'Idate en septembre 1981 suggère l'utilisation d'une liaison de signalisation multiservice numérique reliant chacun des abonnés à une régie et gérée par une unité de raccordement introduite entre l'abonné et le système de commutation. Des fonctions essentielles de telles unités de commande sont essentiellement des fonctions associées au traitement d'appel (recherche de chemin, reher- che des points de connexion, etc...). Les terminaux sémaphores connus sont soit des unités câ- blées peu adaptées aux services et applications multiples soit des systèmes nécessitant un terminal de traitement par ligne. De tels terminaux semaphores nécessitent en outre des mémoires de grandes dimensions. La présente invention vise à réaliser un terminal sémaphore multiligne rapide dans sa gestion, comportant une mémoire re de dimension optimale compte tenu du nombre de lignes traitées. Le terminal sémaphore de l'invention comporte essentiellement deux processeurs frontaux recevant (resp. émettant) les voies de signalisation et les inscrivant (resp. les extrayant) dans une mémoire des messages commune et un troisième processeur assurant l'interface entre l'unité de commande et la mémoire des messages. Chaque processeur frontal inscrit l'adresse de chaque voie sémaphore dans une première partie de ladite mémoire des messages dite page réservée et le message proprement dit de ladite voie dans une seconde partie dite page banalisée. Selon une autre caractéristique de l'invention, le troisième processeur aiguille le message contenu dans les pages banalisées en fonction des instructions de l'unité de commande par un simple changement de l'adresse de la page réservée correspondant audit message. Selon une autre caractéristique de l'invention, le troisième processeur peut attribuer toute page banalisée à une voie sémaphore donnée, à tout instant. Selon une caractéristique préférée de l'invention, les processeurs frontaux se partagent une même mémoire de programme fonctionnant selon des phases opposées d'un même signal d'horloge. Le troisième processeur a accès à la mémoire des messages pendant la phase de l'un desdits processeurs frontaux, ledit processeur frontal concerné conservant la priorité d'accès. Selon une autre caractéristique de l'invention, le troisième processeur peut affecter les pages réservées à tout instant en fonction des messages entrants. D'autres avantages et caractéristiques apparaîtront à la lecture de la description suivante illustrée par des dessins. La figure 1 représente un schéma global d'un terminalsémaphore selon l'invention. La figure 2 est un diagramme de temps d'accès à la mémoire des messages. Un terminal sémaphore selon l'invention a pour but de recevoir et de traiter la signalisation issue d'un grand nombre d'abonnés, afin de permettre à l'unité de commande de l'auto commutateur d'acquérir un grand nombre de canaux sémaphores indépenclants portés par une même voie MIC et de superviser les alarmes de transmission de ce signal MIC. A chaque intervalle de temps MIC correspond un canal sémaphore indépendant. Les canaux MIC entrants multiplexés sont reçus selon l'invention par un démultiplexeur 1 représenté sur la figure 1 fournissant quatre trains numériques série à 512 kbit/s dénommés Xo, X1, X2, X3. Le train Xo comporte les intervalles de temps IT 0,4,8,12,16,20,24,28 du train MIC entrant. Le train X1 comporte les intervalles de temps IT 1,5,9,13,17,21,25,29, du train MIC entrant. Le train X2 comporte les IT 2,6,10,14, 18,22,26,30 du train MIC entrant tandis que le train X3 comporte les intervalles de temps 3,7,t1,15,19,23, 27,31 du train MIC entrant. Chaque train Xo, X1, X2, X3 est appliqué à l'en- trée d'un étage bit Bo, B1, B2, B3 respectivement. Chaque étage bit effectue diverses fonctions sur le train numérique X qui lui est appliqué.Chaque message entrant a une structure conforme à celle prescrite selon la procédure HDLC (high le vel data link control) définie par l'ISO (International Standard Organization) permettant de contrôler les erreurs et le flux des données sur une ligne. Ainsi, le format général d'une trame HDLC est le suivant Drapeau Adresse Commande Données Contrôle Drapeau l d ' erreurs ~ Une trame HDLC comporte en particulier une séquence drapeau en début et en fin de message et une séquence de code cyclique susceptible de contribuer à la reconnaissance de bits erronés. La longueur de chaque séquence peut être convenablement choisie en fonction de l'application. Ainsi, le champ de données se présente dans l'invention sous la forme de n octets (n6'JN). Les quatre étages bits, après ce traitement fournissent les quatre trains numériques en sortie en parallèle à l'entrée de deux processeurs frontaux FRT. Le processeur frontal FRTO est chargé de superviser les intervalles de temps pairs issus des trains Xo et X2 tandis que le processeur frontal FRT t est chargé de superviser les intervalles de temps impairs issus des trains numériques X1 et X3. Chaque processeur frontal a pour rôle essentiel de superviser l'émission et le transfert des messages issus des étages bits dans une mémoire. Cette mémoire vive 2 est organisée de façon patticulière selon l'invention. En effet, elle est divisée en deux secteurs, l'un appelé "pages banalisées", et l'autre "pages réservées". Les pages banalisées servent à recevoir les messages proprement dits tandis que les pages réservées servent à recevoir les adresses de pages banalisées ainsi qu'il apparattra ultérieurement. En effet, les messages contiennent des informations destinées à l'unité de commande 4. La mémoire des messages 2 est également accessible aléatoirement en écriture et en lecture par un processeur 3 raccordé à l'unité de commande 4 du réseau de connexion dans l'exemple de l'invention. Le processeur 3 assure la supervision des messages échanges avec l'unité 4 de commande et le routage des messages issus de la mémoire des messages 2. Cette mémoire des messages 2 est accessible aléatoirement en écriture et en lecture par les deux processeurs frontaux FRTO et SERTI ainsi que par le processeur 3. Un dialogue entre trois processeurs se partageant une me- mémoire de données peut paraître extr8mement complexe. L'invention résoud un tel problème, d'une part, grace à l'organisation de la mémoire des messages 2 (MMT) en deux secteurs, d'autre part, grace à la fonction de chaque processeur frontal. En effet, la mémoire des messages est organisée en 256 pages de 64 octets chacune. Les 32 premières pages ou pages ré servées sont affectées statiquement chacune a une voie sémaphore. Elles permettent de mettre en mémoire et d'échanger des commandes et des comptes rendus entre le processeur 3 et chaque processeur frontal FRTO ou FRT1. Comme chaque frontal reçoit 16 intervalles de temps de la trame MIC donc 16 voies de signalisation, chaque page réservée est affectée à une voie sémaphore. Chaque page réservée contient diverses instructions concernant cette voie sémaphore et en particulier l'adresse de la page banalisée mémorisant les données de cette voie sémaphore. Ces pages réservées permettant d'échanger des instructions entre le processeur 3 et les processeurs frontaux FRTO et FRT1 indépendamment de l'information proprement dite qui, elle, est stockée dans les pages banalisées. Ainsi, par exemple, ctest au moyen des pages réservées que le processeur 3 indique aux processeurs frontaux FRTO et FRTt dans quelle page banalisée le frontal peut accéder.En effet, pour économiser le nombre de pages banalisées en fonction des besoins, le processeur 3 peut attribuer les pages banalisées à chaque instant. Le processeur 3 est, par exemple, un microprocesseur 8 bits de type Motorola 6809. L'invention résoud également les problèmes posés par d'éventuels conflits d'accès des processeurs frontaux FRTO et FRT1, du processeur 3 à la mémoire des messages 2. La figure 2 représente le diagramme de temps d'accès à la mémoire des messages 2 pour chacun des trois processeurs. Une horloge locale, non représentée sur les dessins, par exemple un oscillateur de fréquence 20 MHz, fournit les rythmes né- cessaires au fonctionnement de ces processeurs frontaux FRTO et FRT1 et de la mémoire des messages 2. A partir de ce signal d'horloge, deux bascules, de types JK par exemple, non représentées, montées en diviseur de fréquence, genèrent les signaux suivants CLO et CLî qui sont deux signaux d'horloge de fréquence 5 MHz en stricte opposition de phase et qui sont appliqués respectivement aux processeurs frontaux FRTO et FRT1. Les signaux PRISON et PRISON sont les signaux internes de prise de bus par les processeurs frontaux,les rendant actifs avec les fronts montants. Les trois signaux ClO, C11 et PRIS1N gerent un bus à 3 états multiplexés. Lorsque ClO égale O le bus est utilisé par le processeur frontal 0. Quand ClO égale t, c'est Clt qui égale O et le bus est utilisé soit par le processeur frontal PRTI soiV7ie processeur 3 mais le processeur frontal FRTt garde la priorité et manifeste son intention d'utiliser le bus en abaissant le signal PRIS1N. Le signal PAGE est un signal d'adresse de page dans la mémoire des messages 2 ; il est formé de groupes de 8 bits.Le signal ADR est un signal d'adresse de mot dans la page concernée de la mémoire des messages 2 ; il est formé de groupes de 6 bits. Le signal WEN est le signal d'écriture dans la mémoire des messages 2. Le signal INES est le signal d'informations sortantes de la mémoire des messages 2, tandis que INEE est le signal d'informations entrantes dans la mémoire des messages 2. On constate que le signal DEMBUS N interne du processeur 3 de demande d'accès au bus n'est acquitté que lorsque PRIS1N égale 1. On constate également sur la figure 2 que le signal d'horloge DEMBUS est synchrone du signal d'horloge ClR du processeur frontal FRT1. Ainsi, chaque processeur frontal FRTO et FRT1 exécute le programme lu dans une mémoire morte de programme non représen tée commune à chacun de ces deux processeurs et peut traiter les messages durant le temps qui lui est alloué. Ainsi, comme représenté sur le diagramme de la figure 2, un processeur frontal peut charger un octet dans la mémoire des messages 2 en 200 ns ; les deux processeurs frontaux ont la priorité pour accéder à la mémoire des messages 2 aussi bien en lecture qu'en écriture.Le processeur 3 peut commander la réémission d'un message reçu sur une voie, au moyen d'une autre voie sémaphore et ceci sans changement ou extraction du message au moyen d'une autre mémoire mais par un ordre simplement sur l'adresse du message, adresse stockée dans une page réservée, donc sans changer le contenu de la page banalisée stockant le message proprement dit. Un tel aiguillage présente des avantages de souplesse, de rapidité de traitement et permet de réduire la dimension de la mémoire des messages 2. Ainsi, la présente invention décrit un terminal sémaphore multiligne capable de gérer 30 voies sémaphores mais elle s'appliquerait, sans changer le principe de l'invention, au traitement d'un plus grand nombre de voies, en fonction de la technologie utilisée. Un tel terminal sémaphore peut être utilisé de différentes façons ; il peut etre raccordé à un réseau de connexion ou non. Un terminal sémaphore selon l'invention est capable de traiter des voies de signalisation selon des protocoles déri vés de HDLC par exemple, conformes à l'avis X 25, X 75 du CCITT ou à la signalisation nO 7 du CCITT également. REVENDICATIONS 1 - Terminal sémaphore pour système de commutation multiservices, comprenant des moyens pour recevoir les voies de signalisation et des moyens pour les réémettre, caractérisé par le fait qu'il comporte essentiellement deux processeurs frontaux recevant (resp. émettant) lesdites voies de signalisation et les inscrivant (resp. les extrayant) dans une mémoire de messages commune et un troisième processeur assurant l'in- terface entre l'unité de commande et ladite mémoire des messages. 2 - Terminal sémaphore selon la revendication 1 caractérisé par le fait que chaque processeur frontal inscrit l'adresse de chaque voie sémaphore dans une première partie de ladite mémoire des messages dite page réservée et le message proprement dit de ladite voie dans une seconde partie dite page banalisée. 3 - Terminal sémaphore selon l'une des revendications-1 et 2 caractérisé par le fait que ledit troisième processeur aiguille ledit message contenu dans les pages banalisées en fonction des instructions de l'unité de commande par un simple changement de l'adresse de la page réservée correspondant au- dit message. 4 - Terminal sémaphore selon l'une des revendications 1 à 3 caractérisé par le fait que ledit troisième processeur peut attribuer toute page banalisée à une voie sémaphore donnée à tout instant. 5 - Terminal sémaphore selon l'une des revendications t à 3 caractérisé par le fait que lesdits processeurs frontaux se partagent une même mémoire de programme fonctionnant selon des phases opposées d'un même signal d'horloge. 6 - Terminal sémaphore selon la revendication 5 caractérisé par le fait que ledit troisième processeur a accès à la mémoire des messages pendant la phase de l'un desdits processeurs frontaux, ledit processeur frontal concerné conservant la priorité d'accès. 7 - Terminal sémaphore selon l'une des revendications 1 à 6 caractérisé par le fait que ledit troisième processeur peut affecter les pages réservées à tout instant en fonction des méssages entrants.