Brevet FR2538646A1 — publié le 19840629

La transmission directe de données digitales sur une ligne exige un codage particulier pour éviter une polarisation due à la composante continue de ladite ligne lorsqu'il se présente des longues suites de 1 ou de O. Afin d'assurer une lecture correcte au niveau des récepteurs, il est souvent nécessaire de combiner l'horloge de référence avec les données, ce qui impose une logique complexe pour séparer ces deux informations. Ces contraintes deviennent coûteuses et dans les systèmes connus la détection se fait d'une manière synchrone qui la rend sensible aux parasites. La présente invention, complètement asynchrone, bien que transportant accessoirement un signal pouvant servir d'horloge, n'exige pas de matériel complexe. Elle convient particulièrement pour les faibles débits car elle utilise la répétition de l--'information très utile en milieu perturbé. Le procédé selon l'invention repose sur la transmission d'un signal alternatif T1-T2 permettant l'annulation de la composante continue de polarisation parasite, entrecoupé d'un temps neutre T3 nécessaire au repérage et au décodage des deux alternances. Ce signal est superposé à la tension continue d'alimentation des terminaux esclaves. La position relative des deux alternances détermine deux possibilités pouvant prendre une valeur binaire arbitraire. Bien que pouvant être décodé rapidement de manière synchrone par analyse du sens de la transition entre les deux alternances (par analogie avec le code bi-phase), il est plus simple et plus économique de commander directement un déclencheur qui passera au niveau 1 avec les alternances positives et au niveau O avec les alternances négatives. Le déclencheur garde en mémoire la polarité de l'alternance précédant le temps neutre et durant celui-ci, ce qui a pour effet de générer un signal de rapport cyclique asymétrique.Après intégration de ce dernier signal, une composante continue, dont la valeur dépend du rapport entre la durée d'une alternance et celle de l'autre alternance ajoutée au temps neutre, détermine le signal utile par comparaison avec un seuil prédéterminé. I1 est nécessaire que cet état soit répété un certain nombre de fois avant d'être pris en compte. (T1 + T2 + T3) n fois fflEw Constante de temps de l'intégrateur de détection. La présence d'un signal parasite de durée inférieure à cette constante de temps ne sera donc pas détectée. Par variation de la longueur du temps neutre T3, il est aussi possible d'inclure une variable supplémentaire logique ou analogique au signal codé. Une horloge de référence est tirée simplement de la période de répétition du signal alternatif. Le procédé selon l'invention est caractérisé par la présence d'un temps neutre après un signal alternatif permettant la détection de la phase relative des alternances de durée T1 et T2 qui détermine un codage binaire - par la transmission d'une information supplémentaire qui peut être logique ou analogique, correspondant à la durée du temps neutre T3 par rapport aux temps T1/12, - par la transmission d'un signal pouvant servir d'horloge de référence et constitué par la somme de T1 + T2 + T3, - par l'asynchronisme du décodage lorsque la constante de temps d'intégration a une valeur plus grande que la somme T1 + T2 + T3 et que la durée de répétition du même élément binaire est plus grande que ladite constante de temps, ce qui conduit à une immunité aux parasites de durée inférieure à cette constante de temps d'intégration. Les dessins ci-joints donnés à titre d'exemple indicatif et non limitatif permettront aisément de comprende l'invention. Ils représentent un mode de réalisation préféré selon l'invention. La figure 1 représente le signal S avec, représentées notamment, la modulation superposée 1 et la tension continue 2 d'alimentation des signaux. La figure 2 représente la position relative de deux alternances. La figure 3 représente le signal au niveau du déclencheur, le temps horloge 3 et la composante continue d'intégration 4. La figure 4 représente le signal utile 5 à la sortie de l'intégrateur, le signal 6 à l'entrée de l'intégrateur et le signal S, le niveau moyen 7 et les seuils d'hystérésis 8. La figure 5 représente le schéma de montage d'une boucle à verrouillage de phase et d'un diviseur CTR qui est chargé de synchroniser la transmission sur le secteur 50 hz en coordination avec la bascule de données B. La figure 6 représente le terminal esclave. Le procédé selon l'invention (figure 1) repose sur la transmission d'un signal alternatif T1-T2 permettant l'annulation de la composante continue de polarisation parasite, entrecoupé d'un temps neutre T3 nécessaire au repérage et au décodage des deux alternances. Ce signal est superposé à la tension continue d'alimentation des terminaux esclaves. La position relative des deux alternances déterminedeux possibilités pouvant prendre une valeur binaire arbitraire (figure 2). Bien que pouvant être décodé rapidement de manière synchrone par analyse du sens de la transition entre les deux alternances (pr analogie avec le code bi-phase), il est plus simple et plus économique de commander directement un déclencheur qui passera au niveau 1 avec les alternances positives et au niveau 0 avec les alternances négatives. Le déclencheur garde en mémoire la polarité de l'alternance précédant le temps neutre et durant celui-ci (figure 3), ce qui a pour effet de générer un signal de rapport cyclique asymétrique.Après intégration de ce dernier signal, une composante continue, dont la valeur dépend du rapport entre la durée d'une alternance et celle de l'autre alternance ajoutée au temps neutre, détermine le signal utile par comparaison avec un seuil prédétermine. I1 est nécessaire que cet état soit répété un certain nombre de fois avant d'être pris en compte (figure 4). (T1 + T2 + T3) n fois = Constante de temps de l'intégrateur de détection. La présence d'un signal parasite de durée inférieure à cette constante de temps ne sera donc pas détectée. Par variation de la longueur du temps neutre T3, il est aussi possible d'inclure une variable supplémentaire logique ou analogique au signal codé. Une horloge de référence 3 est tirée simplement de la période de répétition du signal alternatif. Sur le schéma, représenté dans la figure 5, une boucle à verrouillage de phase PLL associée à un diviseur CTR est chargée de synchroniser la transmission sur le secteur 50 Hz en coordination avec la bascule de données B. La combinaison des signaux issus de la PLL et du CTR, est effectuée par les portes P1 et.P2 associées avec les transistors T1, T2 et le pont R1, R2, D1, D2. La position relative des deux alternances étant déterminée par P2 en fonction des données transitant par la bascule de données B, le signal modulateur recueilli au point nodal R1? Cl adapté en niveau et puissance par l'amplificateur Al associé aux compos-ants annexes R3 à R5, D3 et T3, alimente la ligne de transmission L sur laquelle sont connectés les terminaux esclaves. Le terminal esclave, représenté dans la figure 6, est protégé par Z1 et un fusible, et est constitué d'un générateur à courant constant G débitant dans une zener Z2 déterminant la tension d'alimentation des autres circuits. Cette tension est divisée par RI et R2 pour déterminer une tension de référence nécessaire aux autres circuits. La modulation présente sur la ligne L est rejetée par le générateur à courant constant G, est prélevée par C1 pour être appliquée à l'amplificateur Al polarisé par R3. Cet amplificateur est rebouclé par le réseau D1 à D4, R5, 56, C3 et une tension de réaction prélevée par C2 est appliquée par R4 au point nodal R3, C1, ce qui a pour effet d'augmenter l'impédance dynamique du circuit d'entrée. Le signal issu de Al (correspondant à celui de la figure 2) commande le déclencheur TG avec R7, R8. le signal provenant de TG (correspondant à celui de la figure 3) est porteur de l'horloge de référence qui est envoyée directement sur l'utilisation UART; il traverse également l'intégrateur R9, C4 qui détermine une composante continue pilotant le comparateur COMP avec R10, Roll. Les données issues de ce comparateur sont envoyées sur l'utilisation UART. En retour, les données issues de 1'UART commande le transistor T1 qui fait varier le courant consommé sur la ligne L par la résistance R12. Cette variation de consommation est détectée (voir la figure 5) aux bornes de R6 et transmises par C4, R7 à l'amplificateur A2 et ses composants annexes. D4 à D6 limitent l'amplitude du signal reçu. Le signal issu de A2 traverse un déclencheur TG parachevant la mise en forme du signal logique de retour. EXEMPLE DE COMMUNICATION La transmission des informations entre maître et esclaves s'effectue en mode série alterné par mots successifs respectant le format spécifique de 1'UART utilisé. Dans l'exemple de réalisation décrit, ce format est composé d'un start bit de synchronisation suivi de huit bits de données, d'un bit de parité et d'un stop bit. Chaque transmission comprend deux mots, le premier spécifiant le code adresse du terminal esclave auquel est destiné le mot de commande suivant. En retour, l'esclave qui a reconnu son adresse, répondra également par deux mots. Le premier sera cette même adresse, à fin de vérification par le circuit maître, suivi d'un mot de statut donnant le résultat de la commande spécifiée par le matte. Bien que pouvant fonctionner sur son propre oscillateur, 1'UART de notre exemple est asservi au signal d'horloge véhiculé par le code de transmission afin d'éliminer le coût d'un oscillateur à faible dérive. REVENDICATIONS 1. Procédé pour la transmission directe de données digitales sur une ligne caractérisé par la présence d'un temps neutre après un signal alternatif permettant la détection de la phase relative des alternances de durée T1 et T2 qui détermine un codage binaire. 2. Procédé pour la transmission directe de données digitales sur une ligne selon la revendication 1 caractérisé par la transmission d'une information supplémentaire qui peut être logique ou analogique, correspondant à la durée du temps neu-tre (T3) par rapport aux temps (T1/T2). 3. Procédé pour la transmission directe de données digitales sur une ligne selon l'une quelconque des revendication 1 ou 2 caractérisé par la transmission d'un signal pouvant servir d'horloge de référence et constitué par la somme de (T1 + T2 + T3). 4. Procédé pour la transmission directe de données digitales sur une ligne selon l'une quelconque des revendication 1, 2 ou- 3 caractérisé par l'asynchronisme du décodage lorsque la constante de temps d'intégration a une valeur plus grande que la somme (T1 + T2+ T3) et que la durée de répétition du même élément binaire est plus grande que ladite constante de temps. 5. Dispositif pour la transmission directe de données digitales sur une ligne pour la mise en oeuvre du procédé selon l'une quelconque des revendications, 1, 2, 3 ou 4 caractérisé par le fait qu'il comporte un temps neutre après un signal alternatif permettant la détection de la phase relative des alternances de durée T1 et T2 qui détermine un codage binaire. 6. Dispositif pour la transmission directe de données digitales sur une ligne pour la mise en oeuvre du procédé selon l'une quelconque des revendications, 1, 2, 3, 4 ou 5 caractérisé par la transmission d'une information supplémentaire qui peut être logique ou analogique, correspondant à la durée du temps neutre (T3) par rapport aux temps (T1/T2). 7. Dispositif pour la transmission directe de données digitales sur une ligne selon l'une quelconque des revendications, 1, 2, 3, 4, 5 ou 6 caractérisé par la transmission d'un signal pouvant servir d'horloge de référence et constitué par la somme de (T1 + T2 + T3).