Brevet FR2525029A1 — publié le 19831014

La présente invention a pour objet un procédé d'isolation d'une ligne conductrice dans un circuit intégré. Un tel procédé d'isolation est utilisable en particulier dans les procédés de fabrication de transistor MOS afin d'isoler la grille de ce transistor des connexions avec la source et le drain de ce dernier et d'obtenir ainsi des contacts électriques de la source et du drain auto-alignés par rapport à la grille du transistor. Actuellement, le positionnement de ces prises de contact se fait par alignement de deux niveaux de masquage, ce qui exige une certaine garde entre la grille du transistor et les prises de contact à cause de la précision limitée de la superposition des deux niveaux de masquage. Cette distance minimum entre la grille et les prises de contact de la source et du drain a deux conséquences principales. D'une part cette distance minimum conduit à des résistances en série entre le canal du transistor MOS et les contacts de source et de drain. Cet inconvénient apparait particulierement quand on réduit les dimensions des transistors. D'autre part, cette distance minimum limite la dimension minimale des transistors MOS et par conséquent la densité d'intégration. Une autre utilisation de ce procédé d'isolation apparaît dans les technologies de fabrication de circuits intégrés MOS comprenant plusieurs niveaux conducteurs en silicium polycristallin (Si poly). L'isolation entre ces niveaux est généralement réalisée par oxydation thermique du silicium polycristallin. Un tel procédé d'isolation présente un certain nombre d'inconvénients. En effet, une telle oxydation thermique ne peut avoir lieu qu'en utilisant des couches conductri ces, servant à la réalisation des lignes, réalisées en un matériau facilement oxydable, ce qui limite considérablement le choix du matériau constituant lesdites couches. Actuellement, ces couches conductrices sont réalisées en silicium polycristallin ou en siliciures. Par ailleurs, l'obtention, dans un-circuit intégré, d'une couche d'isolant par oxydation thermique d'une couche conductrice ne permet pas d'obtenir une couche d'isolant, c'est-à-dire d'oxyde, d1épais- seur élevée. Un contrôle précis de l'épaisseur de la couche d'oxyde est difficile à effectuer lorsque ces couches conductrices sont dopées. C'est le cas notamment dans les circuits intégrés, comportant deux couches conductrices en silicium polycristallin isolées l'une de l'autre, telles que dans les circuits intégrés CMOS formés de transistors MOS complémentaires, les uns à canal N les autres à canal P, ou dans les dispositifs à transfert de charge comme ceux connus sous la dénomination CCD (charge coupled device). La présente invention a justement pour objet un procédé d'isolation d'une ligne conductrice dans un circuit intégré permettant de remédier à ces inconvénients. Ce procédé permet notamment d'utiliser un grand nombre de matériaux pour la réalisation des lignes conductrices dans les circuits intégrés ainsi que d'augmenter la densité d'intégratoon des circuits MOS en permettant un auto-alignement des prises de contact de la source et du drain par rapport à la grille des transistors MOS. De façon plus précise l'invention a pour objet un procédé d'isolation d'une ligne conductrice dans un circuit intégré, ladite ligne conductrice étant déposée sur un support isolant, caractérisé en ce qu'il comprend les étapes successives suivantes : - dépôt sur une couche conductrice servant à réaliser la ligne d'une première couche d'isolant, - définition des dimensions de la ligne conductrice par masquage à l'aide d'une résine ;; - réalisation d'une gravure de la première couche d'isolant puis de la couche conductrice afin de réa liser la ligne conductrice, - dépôt sur le support, sur la première couche d'iso lant et sur les flancs de la ligne conductrice ainsi gravée, d'une deuxième couche d'isolant par un pro cédé de dépôt isotrope, et - réalisation d'une gravure de la deuxième couche d'isolant par un procédé de gravure anisotrope de façon à ne laisser de cette deuxième couche d'iso lant que des flancs isolants sur la ligne conductri ce, ayant une largeur définie par l'épaisseur de la deuxième couche d'isolant. Ce procédé d'isolation permet d'utiliser des lignes conductrices réalisées certes, en silicium polycristallin ou en siliciure mais aussi en métal, ce qui augmente considérablement le choix de matériaux pour la réalisation de ces lignes conductrices. Comme métal on peut utiliser le molybdène, le platine, le tantale, le titane et le tungstène. Selon un mode préféré de mise en oeuvre du procédé de l'invention, la première couche et/ou la deuxième couche d'isolant peuvent être réalisées en silice pure ou contenant 5 à 108 en poids de phosphore. Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, la deuxième couche d'isolant est déposée par un procédé de dépôt chimique en phase vapeur, à basse pression ou non. Le procédé d'isolation tel que décrit précédemment s'applique avantageusement lors de la fabrica tion d'un transistor MOS. Selon l'invention, le procédé de fabrication d'un transistor MOS se caractérise en ce qu'après la réalisation de l'oxyde de grille de ce transistor, il comprend les étapes suivantes - dépôt sur la couche d'oxyde de grille de la couche conductrice servant à réaliser l'électrode de grille du transistor, - dépôt sur la couche conductrice de la première cou che d'isolant, - définition des dimensions de l'électrode de grille par masquage à l'aide d'une résine, - réalisation d'une gravure de la première couche d'isolant puis de la couche conductrice afin de réa liser la grille du transistor, - implantation d'ions dans le substrat donnant un do page de type différent de celui du substrat de façon à définir la source et le drain du transistor, - réalisation d'un recuit du substrat implanté, - dépôt par un procédé de dépôt isotrope de la deuxiè me couche d'isolant sur la structure ainsi obtenue, - réalisation d'une gravure de la deuxième couche d'isolant et de l'oxyde de grille par un procédé de gravure anisotrope de façon à obtenir sur les flancs de l'électrode de grille des flancs isolants de lar geur définie par l'épaisseur de la deuxième couche d'isolant et à réaliser les trous de contact élec trique de la source et du drain du transistor, et - réalisation du trou de contact électrique sur l'électrode de grille du transistor, dépôt d'une couche conductrice d'interconnexion et gravure de celle-ci après masquage approprié. Un tel procédé de fabrication d'un transistor MOS permet d'obtenir les contacts électriques de la source et du drain de ce transistor auto-alignés par rapport à la grille du transistor. Cet auto-alignement permet de réduire la dimension de ce transistor et donc d'augmenter la densité d'intégration des circuits intégrés MOS. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux figures annexées sur lesquelles - les figures 1 à 3 représentent, schématiquement, les différentes étapes du procédé d'isolation selon l'invention, et - les figures 4 à 7 représentent, schématiquement, les différentes étapes du procédé de fabrication d'un transistor MOS selon l'invention ; les figures 4 à 6 représentent des vues en coupe transversale du tran sistor lui-même, et la figure 7 représente une vue en coupe de l'électrode de grille sur l'oxyde de champ du circuit intégré. Le procédé d'isolation conformement à l'invention, permet d'isoler dans un circuit intégré, toute ligne conductrice réalisée sur un support isolant. On entend par support la couche du circuit intégré qui est sous-jacente à la ligne conductrice. En se référant à la figure 1, le procédé d'isolation selon l'invention consiste, après avoir déposé une couche conductrice 2, servant à réaliser la ligne conductrice, sur un support isolant 4, à déposer, par exemple par la technique de dépôt chimique en phase vapeur, à basse pression ou non, une première couche d'isolant 6 sur la couche conductrice 2. L'étape suivante du procédé consiste à réaliser sur la première couche d'isolant 6 un masque de résine 8 selon les procédés classiques de la microlithographie afin de définir la dimension de la ligne conductrice 2. Après réalisation de ce masque 8, on grave successivement la première couche d'isolant 6 puis la couche conductrice 2 de préférence au moyen d'une gravure sèche anisotrope. La structure obtenue est représentée sur la figure 1. On dépose, ensuite par un procédé de dépôt isotrope, par exemple par la technique de dépôt chimique en phase vapeur, à basse pression ou non, sur le support 4, la première couche d'isolant 6 ainsi que sur les flancs de la ligne conductrice-2 une deuxième couche d'isolant 10, telle que représentée sur la figure 2. La dernière étape de ce procédé d'isolation consiste, comme représenté sur la figure 3, à graver la deuxième couche d'isolant 10. Selon l'invention, cette gravure se fait de façon anisotrope, c'est-àdire suivant une seule direction de l'espace, ce qui permet de ne laisser de la deuxième couche d'isolant 10 que les zones 12 situées sur les flancs de la première couche d'isolant 6 et sur les flancs de la couche conductrice 2 constituant la ligne conductrice. Cette gravure peut être réalisée, par exemple à l'aide d'un procédé de gravure ionique réactive. Un tel procédé de gravure permet d'obtenir des flancs isolants 12 dont la largeur est définie par l'épaisseur de la deuxième couche d'isolant 10. En effet, lorsque l'on dépose une deuxième couche d'isolant 10 d'épaisseur x (figure 2), on obtient par ce procédé de gravure des flancs isolants 12 de largeur égale à x (figure 3). Selon l'invention, ce procédé d'isolation permet d'isoler tout type de lignes conductrices. Il permet en particulier d'isoler les lignes conductrices réalisées en silicium polycristallin ou en siliciures comme dans l'art antérieur, mais aussi des lignes conductrices réalisées en un métal compatible avec les procédés de fabrication des circuits intégrés. Comme métaux utilisables on peut citer par exemple, le molybdène, le platine, le tantale, le titane, le tungstène. L'utilisation de lignes conductrices en l'un de ces métaux permettrait de remplacer avantageusement, dans les circuits intégrés, comportant actuellement deux couches conductrices en silicium polycristallin disposées l'une au-dessus de l'autre et séparées par une couche d'oxyde thermique, la couche en silicium polycristallin inférieure par l'un de ces métaux. En effet, ces métaux présentent une résistivité plus faible que le silicium polycristallin dopé, ce qui diminue les résistances d'interconnexion. Selon l'invention, la première et la deuxième couches d'isolant 6 et 10 peuvent être avantageusement réalisées en silice pure ou contenant 5 à 10% en poids de phosphore, comme dans l'art antérieur, mais les épaisseurs de chacune des couches peuvent être choisies avec une beaucoup plus grande liberté que dans le cas d'une isolation par oxydation thermique du silicium polycristallin. Le procédé d'isolation selon l'invention, d'un emploi très général, peut être avantageusement utilisé dans les étapes de fabrication des circuits intégrés MOS. Sur les figures 4 à 7 on a représenté, schématiquement, les différentes étapes d'un tel procédé de fabrication. De façon connue, la première étape du procédé de fabrication d'un circuit intégré MOS consiste à réaliser l'oxyde de champ de ce circuit. Afin de simplifier la description, ainsi que les figures illustrant le procédé de fabrication d'un transistor MOS, conformément à l'invention, l'oxyde de champ ne sera pas repris lors de la description de ce procédé. Toujours de façon connue, on réalise ensuite, comme représenté sur la figure 4, l'oxyde de grille 22, le dopage du substrat 20 afind'ajuster la tension de seuil du transistor et le dépôt de la couche conductrice 24 servant à réaliser l'électrode de grille. L'épaisseur de l'oxyde de grille 22 sera par exemple de 0,05 Bm. La couche conductrice 24 qui présente par exemple une épaisseur de 0,4 micron peut être réalisée en silicium polycristallin dopé, en siliciure, en mé tal tel que du molybdène, du platine, du tantale, du titane et du tungstène ou en une combinaison de ces matériaux. Conformément à l'invention, on dépose ensuite sur la couche conductrice 24 une première couche d'isolant 26 par exemple par la technique de dépôt chimique en phase vapeur, à basse pression ou non. Cette première couche d'isolant 26 réalisée de préférence en silice, pouvant contenir 5 à 10 8 en poids de phosphore, peut présenter une épaisseur variant de 0,2 à 0,5 micron. Après avoir réalisé un masque en résine 28 par les procédés classiques de la microlithographie sur la première couche d'isolant 26 afin de définir la dimension de la grille du transistor, on grave successivement, de préférence par des procédés de gravure sèche anisotrope la première couche d'isolant 26 et la couche conductrice 24. La structure obtenue est représentée sur la figure 4. Les étapes suivantes du procédé qui consistent à réaliser la source et le drain du transistor MOS sont identiques aux opérations faites dans l'art antérieur pour réaliser la source et le drain, après gravure de l'électrode de grille. La première étape consiste à implanter des ions dans le substrat 20, à travers la couche d'oxyde de grille 22, donnant un dopage de type différent de celui du substrat. Dans le cas d'un transistor MOS à canal N cette implantation peut être effectuée avec des ions électro-donneurs tels que des ions d'arsenic, par exemple à une énergie 2 de 100 keV et une dose 1016 atomes/cm . Cette implan- tation ionique est ensuite suivie d'une étape de recuit permettant de réarranger le réseau cristallin du substrat 20, perturbé lors de l'implantation ionique. On obtient alors deux régions latérales 30 et 32 correspondant respectivement à la source et au drain du transistor MOS. Dans le cas d'un substrat en silicium de type P les régions 30 et 32 seront de type N+.(figure5). Il est à noter que l'étape de recuit pourrait être faite à un autre moment de la fabrication du transistor, Conformément à l'invention, on dépose en suite,surla structure obtenue, c'est-à-dire sur la couche d'oxyde de grille 22 et sur la première couche d'isolant 26 une deuxième couche d'isolant 34 par un procédé de dépôt isotrope, par exemple par la technique de dépôt chimique en phase vapeur, à basse pression ou non. Cette couche d'isolant 34 présente par exemple une épaisseur variant de 0,2 à 1 micron. Elle est de préférence réalisée en silice pouvant contenir 5 à 10 % en poids de phosphore. La structure obtenue est représentée sur la figure 5. Après avoir réalisé par les procédés classiques de la microlithographie un masque de résine 35 sur la deuxième couche d'isolant 34, on grave cette couche d'isolant ainsi que la couche d'oxyde de grille 22 afin de réaliser les trous de contact électrique 37 et 38 respectivement de la source 30 et du drain 32 du transistor. La structure obtenue est représentée sur la figure 6. Contrairement à l'art antérieur, le masque 35 ne présente pas deux ouvertures distinctes cor respondant aux trous de contact pour la source et le drain respectivement, mais il présente une ouverture unique englobant les trous de contact de source et de drain ainsi que la grille du transistor MOS, tel que cela est visible sur la figure 6. Conformément à l'invention, cette gravure de la deuxième couche d'isolant 34 se fait de façon anisotrope de façon à ne laisser de cette deuxième couche d'isolant 34 que les zones 36 situées sur les flancs de la première couche d'isolant 26 et de la couche conductrice 24 ainsi que sur les régions protégées par le masque de résine 35. Comme précédemment, cette gravure peut être réalisée par exemple à l'aide d'un procédé de gravure ionique réactive. L'utilisation d'un tel procédé de gravure permet d'obtenir des trous de contact respectivement 37 et 38 pour la source 30 et le drain 32 du transistor, auto-alignés par rapport à la grille du transistor, c'est-à-dire par rapport à la couche conductrice 24 gravée.L'auto-alignement des trous de contact 37 et 38 signifie que la distance du bord des trous de contact 37 et 38 à l'électrode de grille 24 est définie, non pas par la précision de superposition des masques 28 et 35 comme c'est le cas dans l'art antérieur, mais par l'épaisseur des flancs 34 correspondant à l'épaisseur de la deuxième couche d'isolant 26. Cette épaisseur est définie avec une meilleure précision que la superposition des masques, ce qui permet de réduire notablement ladite distance. Un tel auto-alignement permet donc, par rapport aux transistors obtenus par les procédés de fabrication de l'art antérieur, de diminuer la dimension du transistor obtenu par le procédé de 1 'in- vention et par conséquent d'augmenter la densité d'intégration des circuits intégrés MOS. L'étape suivante du procédé consiste à réaliser le trou de contact électrique 40 de l'électrode de grille 24 du transistor. Ce trou de contact sera généralement situé dans une région telle que celle représentée sur la figure 7, située au-dessus de l'oxyde de champ 41 du circuit intégré, la figure 7 étant une vue en coupe de l'électrode de grille. La réalisation de ce trou de contact 40 se fait selon les procédés classiques par masquage à l'aide d'une résine 42 et gravure, de préférence par un procédé de gravure sèche anisotrope. Cette gravure concerne la première couche d'isolant 26 ou l'ensemble des deux couches d'isolant 26 et 34, selon que l'on aura ou non réalisé une ouverture dans le masque 35 à l'emplacement du circuit intégré où l'on réalise le trou de contact 40. Une variante du procédé de l'invention consiste à réaliser cette ouverture de contact 40 avant de réaliser les trous de contact 37 et 38 par le masque 35. Dans ce cas, le masque 35 ne doit pas présenter d'ouverture à l'emplacement où l'on a réalisé le trou de contact 40. La fabrication du transistor MOS se termine de façon identique aux procédés de l'art antérieur. En particulier, on dépose sur l'ensemble de la structure une couche conductrice non représentée, par exemple en aluminium, et d'épaisseur de 1 micron puis on grave cette couche conductrice, par exemple par attaque chimique en utilisant un masque approprié, de façon à réaliser les connexions électriques de la source, du drain et de la grille du transistor. REVENDICATIONS 1. Procédé d'isolation d'une ligne conductrice dans un circuit intégré, ladite ligne conductrice (2, 24) étant déposée sur un support isolant (4, 22), caractérisé en ce qu'il comprend les étapes successives suivantes : - dépôt sur une couche conductrice (2, 24) servant à réaliser la ligne d'une première couche d'isolant (6, 26), - définition des dimensions de la ligne conductrice par masquage à l'aide d'une résine (8, 28), - réalisation d'une gravure de la première couche d'isolant (6, 26) puis de la couche conductrice (2, 24) afin de réaliser la ligne conductrice, - dépôt sur le support (4, 22), sur la première couche d'isolant (6, 26) et sur les flancs de la ligne con ductrice ainsi gravée d'une deuxième couche d'iso lant (10, 34) par un procédé de dépôt isotrope, et - réalisation d'une gravure de la deuxième couche d'isolant (10, 34) par un procédé de gravure aniso trope de façon à ne laisser de cette deuxième couche d'isolant que des flancs isolants (12, 36) sur la ligne conductrice, ayant une largeur définie par l'épaisseur de la deuxième couche d'isolant. 2. Procédé d'isolation selon la revendication 1, caractérisé en ce que la couche conductrice (2, 24) est une couche de silicium polycristallin ou de siliciure. 3. Procédé d'isolation selon la revendication 1, caractérisé en ce que la couche conductrice (2, 24) est réalisée en un métal choisi dans le groupe comprenant le molybdène, le platine, le tantale, le titane et le tungstène. 4. Procédé d'isolation selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la première couche (6, 26) et/ou la deuxième couche (10, 34) d'isolant sont réalisées en silice pure ou contenant 5 à 10% en poids de phosphore. 5. Procédé d'isolation selon l'une quelconque des revendications 1 à 4, caractérisé en ce que la deuxième couche d'isolant (10, 34) est déposée par un procédé de dépôt chimique en phase vapeur, à basse pression ou non. 6. Procédé de fabrication d'un transistor MOS utilisant le procédé d'isolation selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'après la réalisation de l'oxyde de grille (22) de ce transistor, il comprend les étapes suivantes : - dépôt sur la couche d'oxyde de grille (22) de la couche conductrice (24) servant à réaliser l'élec trode de grille du transistor, - dépôt sur la couche conductrice (24) de la première couche d'isolant (26), - définition des dimensions de l'électrode de grille par masquage à l'aide d'une résine (28), - réalisation d'une gravure de la première couche d'isolant (26) puis de la couche conductrice (24) afin de réaliser la grille du transistor, - implantation d'ions dans le substrat (20) donnant un dopage de type différent de celui du substrat de façon à définir la source (30) et le drain (32) du transistor, - réalisation d'un recuit du substrat (20) implanté, - dépôt par un procédé de dépôt isotrope de la deuxiè me couche d'isolant (34) sur la structure ainsi ob tenue, - réalisation d'une gravure de la deuxième couche d'isolant (34) et de l'oxyde de grille (22) par un procédé de gravure anisotrope de façon à obtenir sur les flancs de l'électrode de grille des flancs iso lants (36) de largeur définie par l'épaisseur de la deuxième couche d'isolant et à réaliser les trous de contacts électriques (37, 38) de la source (30) et du drain (32) du transistor, et réalisation du trou de contact électrique (40) sur l'électrode de grille du transistor, dépôt d'une couche conductrice d'interconnexion et gravure de celle-ci après un masquage approprié.