Brevet FR2531588A1 — publié le 19840210

A Système multiplex numérique du quatrième ordre pour la transmission d'un certain nombre de signaux numériques à un débit binaire nominal de 44 736 kbits/s. A Arrière plan de l'invention La présente invention concerne un système mul- tiplex numérique du quatrième ordre pourvu d un émetteur comportant un multiplexeur numérique et d'un récepteur comportant un démultiplexeur numérique pour la transmission TDM (multiplexage par répartition dans le temps) d'un certain nombre de signaux numériques à un dé- bit binaire nominal du troisième ordre de 44 736 kbits/sec sur une voie numérique commune entre le dit multiplexeur et le dit démultiplexeuro En ce moment, il existe deux types d'hi 4 rarchies de systèmes multiplex MIC (modulation par impulsions et codage) pour lesquelles le CCITT a édicté des avis en ce qui concerne les méthodes de multiplexage, les jonctions (interfaces) et les systèmes de transmission -ar ligne (voir le livré jaune du CCITT, volume ISI, fascicule II Io 3, Avis des séries G 700 et G 900, Genève 1981). Un premier type de hiérarchie qui s'est répandu de manière générale en Europe est basé sur un système multiplex MIC du premier ordre présentant un débit binaire nominal de 2048 kbits/sec pour la transmission de 30 canaux téléphoniques, la loi A étant utilisée pour le codageo Dans cette première hiérarchie on atrouve le multiplexage selon des facteurs de quatre et les débits binaires nomi- naux recommandés sont de 8448 kbits/sec pour le deuxième ordre, 34 368 kbits/sec pour le troisième ordre et 139 264 kbits/sec pour le quatrième ordreo Un deuxième type d'hiérarchie s'est répandu surtout aux Etats-Unis d'Amérique Ce type est basé sur un système multiplex MIC du premier ordre présentant un débit binaire nominal de 1544 kbits/sec pour la transmis- sion de 24 canaux téléphoniques, la loi u étant utilisée pour le codage Dans cette seconde hiérarchie, le débit binaire nominal recommandé est de 6312 kbits/sec pour le deuxième ordre tandis que parmi les deux débits binaires nominaux recommandés pour le troisième ordre, le débit bi- naire de 44 736 kbits/sec est celui qui est le plus souvent utilisé Pour le quatrième ordre dans cette deuxième hiérar- chie, le CCITT n'a pas encore édicté de recommandation, mais le réseau de transmission numérique du système Bell aux Etats-Unis d'Amérique utilise pour le quatrième ordre actuel- lement un débit binaire nominal de 274 176 kbits/sec pour la transmission de six signaux numériques avec un débit binaire nominal du troisièee ordre de 440736 kbits/sec. Les systèmes de transmission par lignes numériques a grande distance pour ce débit binaire du quatrième ordre de 274 176 kbits/sec peuvent 4 tre réalisés par extension du réseau de transmission par lignes à grande distance déjà existant au moyen de syztèmes entièrement nouveaux à cet effet Etant donné qu'une partie très importante des frais exigés par chaque système de transmission par lignes à gran- de distance est formée par des frais qui sont nécessaires quel que soit le système que l'on utilise, comme par exemple les frais pour le céble lui-même, pour la pose de ce câble et pour la construction et l'équipement des stations termi- nales et des stations intermédiaires souterraines, lors de la réalisation pratique de nouveaux systèmes de transmission par lignes, on utilise de préférence les systèmes de trans- mission par lignes analogiques à grande distance déjà exis- tants Dans le cas ici considéré entrent en considération les systèmes de transmission par lignes analogiques du type L 4 et L 5 respectivement d'une capacité de 3600 et 10 800 canaux téléphoniques par câble coaxial de 9,52 mm ( 3/8 inch) et avec des distances nominales entre des stations intermé- diaires qui sont respectivement de 3218 m ( 2 miles) et 1609 m ( 1 mile) Lors de la transmission de signaux numériques à un débit binaire de 274 176 kbits/sec sur ces cibles coaxiaux de 9,52 mm ( 3,8 inch), les stations intermédiaires régéné- ratrices successives sont espacées au maxi- mum de 1737 m ( 5 700 feet) Ceci implique que l'on peut tirer profit du système L 5 existant en rempla- çant des amplificateurs intermédiaires analogiques par des amplificateurs intermédiaires régénératifs numéri- ques, mais cette solution a l'inconvenient de ramener la capacité du système existant de 10 8 o O canaux télé- phoniques à une capacité maximale de 4032 canaux télé- phoniques, tandis qu'un système L 5 n'est en outre pas disponible pour tous les trajets souhaités Ces incon- vénients n'existent pas lorsqu'on utilise le système L 4 disponible à une beaucoup plus grande 'chelle Dans ce dernier cas, on ne peut cependantpas se contenter de remplacer tous les amplificateurs intermédiaires analo- giques par des amplificateurs intermédiaires régénératifs numériques 9 mais il faut en outre intercaler une station intermédiaire supplémentaire pour un amplificateur in- termédiaire régénératif numérique chaque fois entre deux stations intermédiaires existantes successives, ce qui entraîne des frais supplémentaires élevés. B Résumé de l'invention L'invention a pour but de fournir une nouvelle conception d'un système multiples du quatrième ordre du type mentionné-plus haut qui rende possible une réalisa- tion attrayante du point de vue économique de ce système multiplex et avant tout du système de transmission par ligne numérique associé. Le système multiplex numérique du quatrième ordre conforme à l'invention est caractérisé en ce que le dit multiplexeur est conçu pour l'entrelacement cyclique de bit des trois signaux numériques présentant des débits binaires nominaux du troisième ordre de 440736 kbits/sec en un signal numérique composite présen- tant un débit binaire nominal du quatrième ordre de 139 264 kbits/sec et une trame qui comporte un signal de verrouillage de trame de 12 bits, plusieurs bits de service et en outre, pour chacun des trois signaux, à la fois un nombre N de bits d'information et un bit de Z 531588 justification avec cinq bits de service de justification associés, le dit nombre N étant choisi tel que le taux nominal de justification soit compris entre les valeurs 0,40 et 0,46 ou 0,54 et 0,60, cette trame étant répartie en six jeux successifs comportant des nombres d'interval- les de temps de bit égaux, étant entendu que > les bits du signal de verouillage de trame occupent les 12 premières positions de bit du premier jeu, les bits de service de justification du premier, du deuxième et du troisième des trois signaux occupent respectivement la première, la deuxième et la troisième position de bit successivement du deuxième jusqu'au sixième jeu compris, les bits de justification du premier, du deuxième et du troisième des trois signaux occupent respectivement la quatrième, la cinquième et la sixième position de bit du sixième jeu, les bits de service dans le quatrième jeu occupent les positions de bit suivant la troisième position-de bits et les bits d'information des trois signaux occupent cy- cliquement les autres positions de bit des six jeux, tandis que le dit démultiplexeur est conçu pour désentre- lacer le dit signal composite en vue d'obtenir les trois signaux. Bien que les deux hiérarchies existantes de systèmes multiplex MIC soient basées sur des débits binaires de premier ordre différents, à savoir 2048 kbits/sec et 1544 kbits/sec, le fait d'utiliser les me- sures conformes à l'invention assure que les systèmes multiplex de quatrième ordre dans les deux hiérarchies fonctionnent avec un même débit binaire nominal de 139 264 kbits/sec Abstraction faite encore d'avantages pour la réalisation des multiplexeurs et démultiplexeurs numériques, on obtient ainsi l'avantage important que dans les deux hiérarchies, on peut utiliser le même système de transmission par ligne numérique De plus, il semble que pour la réalisation pratique de ce système de transmission par ligne numérique, on puisse remarqua- blement tirer profit du réseau de transmission par lignes analogiques à grande distance existant déjà aux Etatso Unis d'Amériqueo En particulier, on peut utiliser le système L 4 disponible à grande échelle sans qu'une station intermédiaire supplémentaire pour un amplifica- teur intermédiaire régénératif numérique doive être introo duit chaque fois entre deux stations intermédiaires exis- -tantes successives. C Courte description des dessins Un mode de réalisation de l'invention et les avantages ainsi obtenus seront expliques à présent plus en détail avec référence aux dessins annexés dans lesquels: la Figo 1 est un schéma synoptique général d'un système multiplex numérique de quatrième ordre conforme a l'invention; * la Fig 2 illustre des diagrammes de séquences de temps pour une conversion d'un signal binaire en un signal présentant le format de code B 3 ZS; la Fig 3 est un schéma synoptique d'un adap- tateur B 3 ZS pour l'émetteur du système de la Fig 1 La Fig 4 est un schéma synoptique d'un réduc- teur de gigue pour l'émetteur du système représenté sur la Fig 1; la Fig 5 illustre des diagrammes de séquences de temps pour une conversion d'un signal binaire en un signal présentant le format de code CMI; la Fig 6 illustre des diagrammes de séquences de temps pour une trame du signal composite utilisé dans le système multiplex de la Fig 1, pour une trame réduite d'un signal tributaire qui en est dérivée et pour des signaux d'horloge qui y sont associés; la Fig 7 est un schéma synoptique d'un con- vertisseur-bloc pour l'émetteur du système de la Fig 1, et la Fig 8 est un schéma synoptique d'un convertisseur- bloc pour le récepteur du système représenté sur la Fig 1. D Description d'un exemple de réalisation La Fig 1 est le schéma synoptique général d'un système multiplex numérique de quatrième ordre comportant un émet- teur 1 et un récepteur 2 pour la transmission TDM de trois signaux numériques D 1, D 2, D 3 avec un débit binaire de troi- sième ordre nominal de 44 736 kbits/sec sur une voie numéri- que commune 3, le signal numérique composite sur cette voie 3 ayant un débit binaire de quatrième ordre nominal de 139 264 kbits/sec conformément à l'Avis G 703, 9 La struc- ture et la réalisation du système zmultiplex en question présentent de nombreux points de concordance avec celles des systèmes multiplex MIC d'ordre supérieur qui sont décrits dans Philips Telecoammunication Review, Vol 38, né 1, Janvier 1980, pages 11 à 22, et c'est pourquoi la description sui- vante sera principalement aiée sur les différences spêcifi- ques par rapport à ces systèmes connus. Selon l'Avis G 703 5, les trois signaux numériques D 1, D 2, D 3 sont présentés avec un débit binaire nominal de 44.736 kbits/sec dans le format de code B 3 ZS (code bipolaire avec substitution de trois zéros) et sur base de l'Avis G.752,t 1 3, la valeur maximum de l'amplitude de gigue de crête à crête peut être de 14 UI (intervalle unitaire) Les diagrammes de séquences de temps de la Fig 2 donnent un exemple de la conversion d'un signal binaire comportant des bits logiques 1 et des bits logiques O (diagramme a) en un signal codé B 3 ZS (diagrammes b et c) Les bits logiques 1 sont convertis en impulsions d'une durée active de 50 % et d'une polarité qui en règle générale est alternativement po- sitive et négative par rapport au niveau des bits logiques 0. Des exceptions sont des cas dans lesquels trois bits logiques O successifs apparaissent et, dans ces cas, chaque bloc de trois bits logiques O successifs est remplacé par BOV ou OOV, B représentant une impulsion qui satisfait aux règles du codage bipolaire et V une impulsion qui viole les règles du codage bipolaire Le choix de BOV ou OOV est effectué d'une manière telle que le nombre d'impulsions B entre des impulsions V successives soit impair Pour les diagrammes b et (c) de la Fig 2, on suppose qu'un nombre impair (pair) d'impulsions est transmis depuis la dernière impul- sion V. Etant donné que le traitement des signaux dans l'émet- teur 1 s'effectue sur base de signaux dans le code bin Alire normal, chacun des trois signaux codés B 3 ZS D 1, D 29 D 3 est appliqué à un adaptateur B 3 ZS 49 dans lequel, après régé nération à l'aide d'un signal d'horloge recupére, une con- version en un signal binaire est effectuée Chacun des si- gnaux binalres ainsi obtenus die d 2, d 3 est appliqué en même temps que le signal d'horloge a Ssocié à un réducteur de gigue 5 dans lequel lavaleurde l'amplitude de gigue de crte à crête est ramenéea en f cntion de la féquencede gigue, à ernvron l,5 UL Atire d'exemple O la Eg 03 est leschéema synoptique ds ltn des trois adaptateurs B 3 ZS identiques 4, en 11 oc=uzence l O adaptateur pcur Je signal D 1 et la Figo 4 est le schéma synopticua d u dss trois réductears de gigue identiques 5 e en l'ocmzeer le réduteu pair le signal binaire dl. Sur la Fig 3, le signal codé B 3 ZS DI-est appliqué à un amplificateur égalisateur 41 et le signal égalisé est régénéré dans un régénérateur 42 qui est commandé par un signal d'horloge de 44 o 736 cl Hz qui est récupéré de ce signal égalisé à l'aide d'un extracteur dohorloge 43 o Le signal ré- généré DI est à présent converti en un signal binaire dl à l'aide d'un décodeur B 3 ZS 44 qui est également commandé par le signal d'horloge récupéréo A la sortie de cet adaptateur 4 on dispose alors du signal binaire dl et du signal d'hor- loge récupéré de 44 o 736 k Hzo Ce dernier signal dthorloge est utilisé dans le réducteur de gigue 5 de la Fig 4 comme si- gnal d'horloge d'écriture pour inscrire le signal binaire dl dans une mémoire élastique 51 Cette mémoire élastique 51 est lue sous la commande d'un signal d'horloge de lecture qui provient d'un oscillateur contr 8 lé par variation de ten- sion (VCO) 52 présentant une fréquence de repos de 44 736 k Hz Pour obtenir un signal d'horloge de lecture dont la gigue soit nettement infé- rieure à celle du signal d'horloge d'écriture, on utilise une boucle à verrouillage de phase A cet effet, les si- gnaux d'horloge d'écriture et de lecture sont appliqués a un comparateur de phase 53 dont le signal de sortie est filtr 6 dans un filtre passe-bas 54 et est alors appli- qué à l'entrée de commande de l'oscillateur 52 A la sor- tie de ce réducteur de gigue 5, on dispose alors du signal binaire dl lu dans la mémoire 51 et du signal d'horloge de lecture de 44 736 l Hz provenant de l'oscillateur 52. Les signaux binaires dl, d 2, d 3 ainsi obtenus ne sont toutefois pas synchrones et de plus leur débit binaire nominal de 44 736 kbits/sec nvest pas précisément égal à un sous-multiple du débit binaire nominal de 139 264 kbits/sec du signal numérique composite En vue de pouvoir malgré tout multiplexer de manière synchrone dans 16 metteur 1, chacun des trois signaux binaires dl, d 2, d 3 est applique a un convertiseurzbloc 6 et y est converti en un signal binaire presentant un débit binaire nominal de 46 421 s,3 klbits/sec qui est precis 4 ment égal au 1/3 du débit binaire nominal de 139 264 kbits/sec et une trame dont la structure est dérivée de la structure de trame du signal numérique composite, comme explique ciaprés Les trois signaux binaires sortants dl O,d 20, d 30 des convertisseurs-bloc 6 sont synnchronises et sont appli- qués, dans une unité de multiplexage numérique 7, par l'intermédiaire de circuits-portes OU 8 à un convertisseur parallèle-série 9 dans lequel le multiplexage s'effectue sous la commande d'un signal d'horloge de système de 139 264 k Hz qui est fourni par un oscillateur stable 10. A la sortie du convertisseur parallèle-série 9 apparaît le signal numérique composite souhaité qui présente un débit binaire nominal de 139 264 kbits/sec. Ce signal numérique composite est appliqué à la voie numérique 3 qui comporte du côté émission un adapta- teur CMI 11 dans lequel le signal numérique composite est converti dans le format de code CMI (coded mark inversion) recommandé pour le débit binaire de 139 264 kbits/sec selon le Avis G 703, 9 Sur la Fig 5 S les diagrammes de séquences de temps donnent un exemple de-la conversion d'un signal binaire comportant des bits logiques 9 et des bits logiques O (diagramme a) en un signal codé C 1 I (diagramme b) Le code CMI est un code à deux niveaux dans lequel un bit logique O est codé d'une manière telle que chacun des deu niveaux, Ai et A 2, soit present pendant un intervalle de temps deun demi-bit (tout d'abord A 1 puis A 2) et un bit logique 1 est codé par 10 un des deux niveaux Al, A 2 pendant un intervalle de temps de bit complet et ce, d'une manière telle que le niveau change alternative ent pour des bits logiques 1 successifso Du côté de réception, la voie numérique 3 comporte un adapta= teur CMI 12 dans lequel, après égalisation et régénération à l'aide d'un signal d'horloge de système récupéréz de 139 264 ldz, une conversion du signal codé CW reçu dans le code binaire normal se produit A la sortie de l'adap- 0 tateur CMI 12 on dispose alors du signal numérique compo- site initial présentant un débit binaire nominal de 139 264 kbits/sec et le signal d'horloge de système initial de 139 264 k Hz. Ces signaux de sortie de l'adaptateur CMI 12 sont appliqués dans le récepteur 2 a une unité de démul- tiplexage numérique 13 Le signal numérique composite est appliqué dans l'unité de démultiplexage 13 à un détecteur de verrouillage 14 pour le signal de verrouillage de trame afin de synchroniser l'unité de démultiplexage 13 avec la trame de ce signal composite, et en outre à un convertis- seur série-parallèle 15 dans lequel le désentrelacement binaire du signal composite se produit Aux trois sorties du convertisseur série-parallèle 15 on dispose alors des trois signaux binaires d 1 O, d 20, d 30 d'un débit binaire de 46 421,3 kbits/sec et ces signaux sont chacun appliqués à un convertisseur-bloc 16 et y sont convertis en un signal binaire au débit binaire nominal initial de 44.736 kbits/sec Chacun des signaux binaires dl, d 2, d 3 ainsi obtenus est appliqué à un codeur B 3 ZS 17 et y est converti en un signal codé B 3 ZS Les trois signaux initiaux Dl, D 2, D 3 sont dès lors disponibles à la sor- tie des codeurs 33 ZS 17 dans le format de code B 3 ZS recommandé. Dans le système multiplex conforme à leinven- tion, les flux de bits des trois signaux tributaires dl, d 2, d 3 sont entrelacés cycliquement "bit par bite pour donner le flux de bits du signal composite, ce qui implique que, dans le flux de bits d'ordre supérieur, un bit du signal dl est suivi d'un bit du signal d 2 etc En général, il y a pluzizurs raisons pour lesquelles le flux de bits d'ordre supérieur doit présenter un débit binaire supérieur au triple du débit binaire des signaux tributaires dî, d 2, d 3 Une première raison est qu'un signal de verrouillage de trame propre doit être ajouté au flux de bits d'ordre supérieur pour rendre possible un désentrelacement correct dans les flux de bits tributaires, et en outre un certain nombre-de bits de service doit 9 tre ajouté pour faire fonctionner cor- rectement l'appareil associé au flux de bits d'ordre su- périeur et éventuellement pour fournir des facilités auxiliaires Une deuxième raison est qu'il faut tenir tête aux différences de fréquences entre les flux de bits tributaires qui peuvent provenir de sources indépendantes, et le signal d'horloge de système pour le flux de bits d'ordre supérieur Pour pouvoir compenser les différences de débit binaire, on utilise une justification positive selon laquelle, dans le flux de bits d'ordre supérieur et a intervalles réguliers sont attribués des intervalles de temps de bit dans lesquels ou bien un bit d'un signal tributaire est transmis, ou bien aucune information n'est transmise, selon les débits binaires relatifs des signaux tributaires et du signal composite L'état de ces inter- valles de temps de bit de justification est indiqué par un certain nombre de bits de service de justification associes et en particulier par un nombre impair, par exemple de trois ou de cinq, par intervalle de temps de bit de justification pour rendre possible une décision majoritaire concernant l'état et ainsi diminuer le ris- que de décision d'état erronée, étant donné qu'une dé- cision de'état erronée pour le flux de bits tributaires mène du c 6 té réception à une perte du verrouillage de trame De plus, le processus de justification provoque un accroissement de la gigue du flum de bits tributaires du c 6 té réceptiono Comme décrit dans "The Bell System Technical Journal"', volume 51 NO 1 D Janvier 1972, pages 165 a 207, le taux nominal de justification est un paramètre critique pour l'apport du pzocessus de jus- tification à cette gigueo Le taux nôminal de justifica- tion est défini comme étant le rapport du débit nomi- nal de justification (le débit auquel des bits de justi- fication qui ne contiennent pas d'informaations sont in- troduits lorsque les débits binaires du signal tributaire et du signal composite ont leur valeur nominale) au débit ma:imal de justification (le débit mximal auquel des bits de justification qui ne contiennent pas d'information peuvent tre introduits) D le taux nominal de justifica- tion e a une valeur comprise entre 0 et 1 En ce qui concerne l'apport du processus de justification à la gi- gue, il ressort des Fig O 13 à 16 de l'article mentionné en dernier lieu que la puissance de la gigue en fonction de test symétrique par rapport à C O 05 et atteint ses valeurs proportionnellement les plus basses pour des valeurs de comprises entre O 040 et 0,46 (ou 0,54 et 0,60). Lorsque le système multiplex d'ordre supérieur neest pas encore repris dans des avis, il est possible de choisir une structure de trame adequate du signal com- posite et une valeur favorable de, et ensuite de déri- ver le débit binaire nominal d'ordre supérieur sur base de la considération que le rapport du nombre de bits fourni par intervalle de trame par un signal tributaire au nombre de bits transmis par intervalle de trame par le signal composite doit être égal au rapport du débit binaire tributaire nominal au débit binaire d'ordre su- périeur nominal (pour des raisons pratiques, on choisit toujours pour ce dernier débit binaire un multiple entier de 8-kbits/sec en rapport avec la vitesse d'échantillon- nage nominale de 8000 échantillons par seconde pour le codage MIC de signaux de parole). Dans le présent système multiplex, le débit binaire d'ordre supérieur est cependant déjà fixé à la valeur nominale recommandée de 139 264 kbits/sec Actuel- lement aussi, on choisit une valeur avantageuse de f. mais on utiliser apres avoir finrt le nombre de bits à ajouter par trame au f 1 u de bits d'ordre supérieur, la considération précitée pour déterminer le nombre de bits d'information N qui est fourni par un signal tributaire a chaque intervalle de tramee Eu ce qui concerne le verrouillage de trame et la justificatica (positive), le présent système se ratache au syst e multiplex de quatrième ordre selon l Aviî o ? 751 1 5 En particulier, 12 bits de verrouillage de trame sont présents pour chaque trame et un bit de j 3 isfication avec cinq bits de service de justification associés pour chaque signal tributaire Lorsqu'oa choisit àprsent six bits de service par trame, le nombre total de bits par trame est de 3 N + 36 tandis qu'un signal tributaire fournit par intervalle de trame (N+tl -e bits contenant de l'informa- tion Pour N et e, la relation suivante est alors valable: N + 1 44 736 3 N + 36 = 39 264 ( 1) Pour un choix initial de e 0,57, la relation ( 1) donne une valeur de N = 306,69 Etant donné que la trame de 3 N = 36 bits est répartie dans six jeux successifs com- portant chacun des nombres de bits égaux et qu'en outre le nombre de bits par jeu doit être un triple entier, compte tenu de l'entrelacement cyclique t"bit par bit" des trois signaux tributaires, la valeur de N est finale- ment fixée à N = 306 de sorte que la trame comporte 954 bits qui sont r Epartis dans six jeux de 159 bits o 05 chacune Il ressort de la relation ( 1) que la valeur fi- nale de e est alors égale à P= 09,545 La structure finale de la trame est pour ce cas reproduite dans le diagramme de séquence de temps a de la Fig 6 pour lequel les positions de bit dans les six jeux I à VI sont attribuées de la manière suivante un signal de verrouillage de trame concentra F de 12 bits dans les 12 premières positions de bit du jeu I ce signal F a la forme PI, F 2 O F 12 = 12 110 103 600 et correspond à celui conforme à l'Avis Go 751 (voir tableau 2/G 751), les premiers bits de service de justification C In pour les signaux tributaires dn o N = 1 2, 3 dans les trois premières positions de bit du jeu IXI, les deuxièmes bits de service de justification C 2 N pour les signaux tributaires dn o N = 19 2, 3 dans les trois premières positions de bit du jeu IZXI, les troisièmes bits de service de justification C O n pour les signaux tributaires dn o N 1 2, 3 dans les trois premières positions de bit du jeu IV, les quatrièmes bits de service de justification C 4 n pour les signaux tributaires dn o N = 1,9 2, 3 dans les trois premières positions de bit du jeu V, les cinquièmes bits de service de justification C 5 n pour les signaux tributaires dn o N = 1, 2, 3 dans les trois premieres position de bit du jeu VI, les bits de justification Jn pour les signaux tributai- res dn o N = 1, 29 3 dans les positions de bit 4, 5 et 6 du jeu VI, les bits de service Sln et 52 N o N = 1,2, 3 dans les positions de bit respectives 4, 5, 6 et 7, 8, 9 du jeu IV, et les bits d'information des signaux tributaires dn o n = 1, 2, 3 répartis cycliquement sur les autres posi- tions de bit des six jeux I VI. A partir de la trame du signal composite telle que représentée dans le diagramme a de la Figo 6, on peut dériver pour chacun des signaux tributaires dl, d 2, d 3 une trame réduite qui est utilisée dans les con- vertisseurs-blocs 6 de l'émetteur 1 pour convertir les signaux binaires dl S D 2, D 3 a débit binaire nominal de 44.736 kbits/sec en des signaux binaires dl O, d 20, d 30 a débit binaire nominal de 46 o 421,3 kbits/sec (préci- sément égal au 1/3 du débit brna're nominal d'ordre su- périeur de 139 264 kbits/sec) Le diagramme de séquence de temps b de la Fig 6 donne un exemple d'une trame réduite qui est dérivée de la trame du diagramme a par le fait que la reproduction porte exclusivement sur les bits présents dans les positions de bit 1 + 3 p o A p = 0, 1, 2, o, 316, 317, la durée de chaque interval- le de temps de bit étant ainsi accrue selon un facteur trois et correspondant donc au débit binaire de 46 421,3 kbits/sec Le diagramme b de la Fig 6 donne donc la structure du signal qui est appliqué à unconvertisseur parallèle-série 9 sur la Fig 1 par le circuit-porte OU 8 qui reçoit le signal db O Dans cette trame réduite du diagramme b, les positions de bit 1, 2, 3, 4 dans le jeu I et les positions de bit 2, 3 dans le jeu IV sont respectivement réservées pour les bits du signal de verrouillage de trame F 1, F 4, F 7, F 10 (présentant les valeurs 1, 1, 1, 0) et les bits de service Sll, 512 qui dans l'unité de multiplexage 7, sont appliqués par l'in- termédiaire du circuit-porte OU 8 en question, tandis que-toutes les autres positions de bit sont attribuées aux bits du signal dl O Parmi les positions de bit mentionnées en dernier lieu, la première dans les jeux II à VI est réservée à un bit de service de justification et la deuxième dans le jeu VI à un bit de justification tandis que les positions de bit restantes sont occupées par des bits d'information du signal dl. La manière selon laquelle le signal tributaire dl est converti en signal dlo à trame réduite selon le diagramme b de la Fig 6 sera e 2 rpliquée avec rzférence a la Fig 7 qui montre un euemple d'un des trois conver- tisseurs-blocs identiques 6 de la Fig 1 Le signal d'horloge de lecture de 44 o 736 k Hz provenant du réducteur d'oscillation 5 sur la Fig 4 est utilisé sur la Fig 7 pour inscrire le signal binaire dl dans une mémoire élas- tique 61 o Cette memoire Mlastique 61 est lue-sous la commanda d'un signal d'horloge de lecture de 46 421,3 k Hz dot des impulsions d'horloge déterminées sont suppri= mies de telle sorte que la m&aoire 61 n'est alors pas làe. La suppression drimpulsions d'horloge s'effectue dans des inter alles de temps de bit fi:=es de la trams réduite dans le diagramme b de la Fig 6 et ce, dans les positions de bit 1, 2,, 4 du jeu L, 3 pons de bit 2 3 du j Ea D ekla position de bt 1 ds jeun Il à VI Dans le dîagramfa de s&qunoe de temps ds la Fig 6 cette suppression d'impulsions d'horloge est re- pr Osentre symboliquement par un bas niveau tandis qu'un haut niveau indique donc que la mîmvire GI est lue Ce signal d'horloge de lecture à "trous,, est produit dans une unité de multipleuage 7 de la Fig 9 à l'aide d'un distributeur d'horloge la qui dérive ce signal d'horloge de lecture ainsi que tous les signaum d'horloge nécessaio res d'une manière connue à partir du signal d'horloge de systeme de 139 264 k Hs de l'oscillateur 10 par division et sélection logiqueo En particulier, le distributeur d'horloge 18 prodỉt aussi un signal d'horloge pour la commande d'un circuit 19 qui, par l'intermédiaire du circuit-porte OU 8, introduit dans le flu= de bits du signal dl O les bits du signal de verrouillage de trame Fl, F 4, F 7, F 1 O et les bits de service S 19, 512 dans les positions de bit réservées a cet effet, en l'occurrence les positions de bit 1, 2, 3, 4 du jeu I et les positions de bit 2, 3 du jeu IV dans, la trame réduite du diagramme b de la Fig 6. Sur la Fig 7, dans la mémoire élastique 61, la lecture est donc plus rapide que l'écriture Pour éviter à présent que la mémoire 61 se vide de ce fait, son degré de remplissage est surveillé par un circuit d'étalonnage 62 Ce circuit d'étalônnage 62 produit, lors du dépassement par défaut d'un degré de remplissage déter- miné de la mémoire 61, un signal de commande pour un circuit-porte d'interdiction 63 afin de supprimer, dans le signal d'horloge de lecture à "trous" provenant du distributeur d'horloge 18 sur la Fig 1, la premiere impulsion d'horloge suivante dans la position de bit 2 du jeu VI de la trame réduite, de sorte que la mémoire 61 n'est alors pas lue et qu'un bit de justification J 1 ne contenant pas dlinformation est ajouté au signal lu dans la position de bit correcte (marquée par une croix dans le diagramme c de la Fig 6) Pour indiquer l'état sans information de ce bit de justification J g le cir- cuit d'étalonnage 62 produit alors cinq bits logiques 1 qui sont ajoutés au signal lu de la m 4 moire 61 à l'aide d'un circuit-porte OU 64 et ce, dans la premiere position de bit des jeux II à VI de la tramne réduite qui est ri- servée aux bits de service de justification C 1 à CIS. Aussi longtemps que le circuit d'étalonnage 62 ne consta- te pas de dépassement par défaut d'un degré de remplissa- ge déterminé de la mémoire 61, la mémoire 61 est lue dans l'intervalle de temps de bit 2 du jeu VI de la trame réduite et l'état de cet intervalle de temps de bit, qui contient alors un bit d'information du signal dl, est SO 30 dans ce cas indiqué par cinq bits logiques O dans les positions des bits de service de justification Cli à C 15. La conversion des autres signaux tributaires d 2, d 3 en signaux d 20, d SO s'effectue de manière analogue par utilisation de trames réduites de la même structure que celle indiquée dans le diagramme-b de la Fig 6, le circuit 19 introduisant à présent les bits du signal de verrouillage de trame F 2, F 5, FS, Fll et F 3, F 6, F 9, F 12 253 1588 ainsi que les bits de service 521, 522 et 531, 532 dans les flux de bits des signaux d 20, d 30 dans les positions de bit résezvées a cet effet en l'occurrence les positions de bit 1, 2, 3, 4 du jeu I et les positions de bit 2, 3 os 05 du jeu IV de la trame réduite. Pour obtenir à nouveau ces signaux dl O, d 20, d 30 aux trois sorties du convertisseur sériparallèle dans le récepteur 2, le convertisseur 15 est commandé par un signal d'horzloge de 46 421,3 k Hz dont les impul- sions dehorloge sont supprimées dans les intervalles de temps de bit pour les bits du signal de verrouillage de trame et les bits de service de la trame réduite Dans le diagramme de séquence de temps d de la Fig 6, ce signal d'horloge de conversion 'a "trous" est représente de la mzme manière que le signal d'horloge de lecture à "trous" dans le diagrame co Les deu: signaux d'horloge sont produits dans leunité de démultiplexage 13 de la Fig 1 par un distzributeur d'horloge 20 qui es synchro- nis$ au moyen deun détecteur de verrouillage 14 avec la trame du signal composite zeçu et qui dsérive les deux signaux d'horloge deune manière connue à partir du signal d'horloge de système récupéréz de 139 o 264 k Hz par division et sélection logique. La manière selon laquelle le signal dl O est converti en signal tributaire dl à l'aide du signal d'horloge de lecture à "trous" selon le diagramme c de la Fig 6 sera expliquée ci-après avec référence a la Fig 8 qui illustre un exemple de 'un des trois convert tisseurs-bloc identiques 16 de la Fig 1 Le signal d'horloge à "trous" provenant du distributeur d'horloge sur la Fig 1 est utilisé sur la Fig 8 pour inscrire le signal binaire dl O dans une mémoire élastique 161, étant entendu que les bits de service de justification Cll à C 15 ne sont cependant pas inscrits parce que, dans les intervalles de temps de bit réservés à cet effet, les impulsions d'horloge du signal d'horloge de lecture sont 1 8 absentes (voir le diagramme c de la Fig 6) L'état du bit de justification J est détecté à l'aide d'un déco- deur de justification 162 dans lequel une décision majo- ritaire concernant la valeur logique des bits de service de justification Cli à C 15 est prise et, lors de l'appa- rition d'au moins trois bits logiques 1 (la caractéris- tique pour un bit de justification sans information J 1), un signal de-commande pour un circuit-porte d'interdic- * tion 163 est produit pour introduire un "trou" supplé- le mentaire dans le signal d'horloge de lecture à "trous" et ce, par suppression de la première impulsion d'horloge suivante dans la position de bit 2 du jeu VI de la trame réduite parce que le bit de justification J n'est dans ce cas pas un bit d'information du signal dl et ne peut donc pas être inscrit dans la mémoire 161 L'inscription dans la mémoire élastique 161 ne se produit donc pas i des moments équidistants mais la lecture doit quant à elle se produire à des moments équidistants Le signal d'horloge de lecture pour la Mémoire 161 provient d'un oscillateur contrôlé par variation de tension (VCO) 164 présentant une fréquence de repos de 44 736 k Hz et connecté dans une boucle à verrouillage de phase Cette boucle comporte un comparateur de phase 165 auquel sont appliqués le signal d'horloge de 46 421,3 k Hz à "trous" utilisé pour l'inscription et le signal d'horloge de lec- ture de 44 736 k Hz et dont le signal de;sortie est fil- tré dans un filtre passe-bas 166 et est alors appliqué à l'entrée de commande de l'oscillateur 164 A la sortie du convertisseur-bloc 16 de la Fig 8 sont donc dispo- nibles le signal dl lu dans la mémoire 161 présentant le débit binaire nominal initial de 44 736 kbits/sec et le signal d'horloge associé présentant -la fréquence nominale initiale de 44 736 k Hz En utilisant une mémoire élastique 161 d'une capacité suffisamment grande et un filtre passe- bas 166 à fréquence de coupure suffisamment basse, on peut maintenir la gigue du signal tributaire dl à nou- veau obtenu d'une manière simple en dessous de limites admissibles Sous ce rapport, il convient de noter éga- lement que le choix des positions de bit pour les bits de service dans le jeu IV de la trame réduite a une influence favorable sur la répartition spectrale de cette gigue. Dans l'exemple de réalisation d Acrit, la trame du signal composite comporte 954 bits répartis en six jeux I à VI de 159 bits chacuno Au total six bits de service sont presents par trame dans les positions de bit 4 " 9 du jeu IV de sorte que la position de bit 4 du jeu IV peut être utilisée pour la transmission d'un avis d'alarme en retour vers l'appareil dans le r&cepteur lors- que des conditions d'erreurs spêcifiques dans l'appareil sont d&tectées dans l'émetteur Etant donné que chaque bit de service représente un canal s&pare d'une capacité de transmission de 14 G kbits/sec, une capacit de transmission de 730 kbits/sec est encore disponible pour toutes sortes de facilités auxiliaireso Lorsqu'une capacité de transmission totale woins élevée est suffisante pour des fonctions de service, on peut également choisir la presence de trois bits de service seulement dans la trame du signal composite Dans ce cas, il suffit cependant d'effetur une nouvelle dé= termination du nombre de bits duinformation N qui est fourni par un signal tributaire à chaque intervalle de trame Par analogie avec la relation ( 1), la relation suivante est à prsent valable pour' N et N o 1 t 44 736 ( 2) 3 N 33 139 264 Dans le cas d'un choix initial= 0257, il ressort de ( 2) que N = 280,14 Etant donne que la structu- re de trame n'est pour le reste pas modifiée et donc que les 3 N + 33 bits-sont répartis en six jeux contenant cha- cun un même nombre de bits égal à un triple entier, la valeur finale de N est alors fixée à N = 277 de sorte que 3 O la trame comporte alors 864 bits qui sont placés dans six jeux chacun de 144 bits Il ressort de ( 2) que la valeur finale de test égale à t= 0,456 Pour les fonctions de service, on dispose alors au total d'une capacité de transmission de 483 klbits/sec. R E V E ND ICAT ION S 1 Système multiplex numxrique du quatin ordrae pourvu d'un m'etsar comportant un muliplexeur numérique et d'un récepteur ccmporant un dmrultiplesur nunérique paour la transmission TDM (mfltple- e pa répatition dans lteps) d'un certain nombre de signaux numeriques a un débit binaire nominal du troisième ordre de 440736 kbits/sec sur une voie numérique commune entre le dit multiplexeur et le dit démultiplexeur, caracté - ris& en ce que le dit multiplexeur est conçu pour l Ven- trelacement cyclique de bit des trois signau numériques présentant des débits binaires nominaux du troisième ordre de 44 o 736 kbits/sec en un signal numérique Compo- site présentant un débit binaire nominal du quatrième ordre de 139 o 264 kbits/sec et une trame qui comporte un X 5 signal de verrouillage de trame de 12 bits, plusieurs bits de service et en outre, pour chacun des trois signaux la fois un nombre N de bits d'information et un bit de justification avec cinq bits de service de justification associ 6 s, le dit nombre N étant choisi tel que le taux nominal de justification soit compris entre les valeurs 0,40 et 0,46 ou 0,54 et 0,60, cette trame étant répartie en six jeux successifs comportant des nombres d'inter- valles de temps de bit égaux, étant entendu que: les bits du signal de verrouillage de trame occupent les 12 premières positions de bit du premier jeu, les bits de service de justification du premier, du deuxième et duztroisième des trois signaux occupent respectivement la première, la deuxième et la troisième position de bit successivement du deuxième jusqu'au sixième jeu compris, les bits de justification du premier, du deuxième et du troisième des trois signaux occupent respectivement la quatrième, la cinquième et la sixième position de bit du sixième jeu, les bits de service dans le quatrième jeu occupent les positions de bit suivant la troisième position de bit, et les bits d'information des trois signaux occupent cycliquement les autres positions de bit des six jeux, tandis que le dit démultiplexeur est conçu pour désen- trelacer le dit signal composite en vue d'obtenir les trois signaux. 2 Système multiplex numérique du quatrième ordre suivant la revendication 1, caractérisé en ce que la trame du dit signal composite comporte six bits de service qui, dans le quatrième jeu, occupent les posi- tions de bit quatre a neuú incluse. 3 Système multiple% numérique du quatrième ordre suivant la revendication 2, caractérisé en ce que la trame du dit signal composite comporte 954 intervalles de temps de bit répartis dans six jeux successifs de _ 159 intervalles de temps de bit.