Brevet FR2533738A1 — publié le 19840330

La présente invention concerne un dispositif de mémoire à semiconducteurs et plus particulièrement une mémoire dynamique à accès aléatoire ou direct (désignée ci-après sous le terme abrégé de "mémoire RAI dynamique") possédant un mode de fonctionnement selon lequel les don- nées constituées par un ensemble ou une pluralité de bits peuvent être lues 'ou enregistrées de façon séquentielle ou série. Le système de multiplexage d'adresses, selon lequel les signaux d'adresses sont appliqués séparément deux fois, ce qui constitue un système de désignation ou d'indication d'adresses,a été utilisé dans un dis Dositif- de mémoire à semiconducteurs possédant une capacité de mémoire importante, comme par exemple dans une mémoire RAM dynamique à 64 kbits ( 65536 bits), de manière à ré- duire le nombre des broches du boîtier contenant le dis- positif de mémoire Lorsqu'on utilise le système de mul- tiplexage d'adresses pour une mémoire RAM dynamique à 64 kbits, le nombre des broches sur le boîtier peut être égal à 16 En d'autres termes, la mémoire RAM dynamique à 64 kbits est placée dans un boîtier à 16 broches. Le fonctionnement de chaque broche est stan- dardisé, comme cela est illustré sur la figure 4 annexée à la présente demande, lorsque l'on dispose une mémoi- re RAM dynamique à 64 kbits dans un boîtier à 16 broches. En d'autres termes, les signaux d'adresses à 16 bits sont appliqués deux fois séparément aux broches 5-7 et aux broches 9-13 La broche 1 est en général utilisée pour le rafraîchissement ou la régénération, les broches 2 et 14 sont utilisées en tant que bornes d'entrée et de sortie des données et la broche 3 est utilisée comme bor- ne d'entrée d'un signal de validation d'enregistrement (WE) Les broches 4 et 15 sont utilisées en tant que bornes d'entrée pour un signal d'échantillonnage d'adres- ses de lignes RAS (désigné ci-après sous le terme "si- gnal RAS") et pour un signal d'échantillonnage d'adresses de colonnes CAS(désigné ci-après sous le terme de "signal CAS"), et les broches 8 et 16 sont utilisées comme bornes d'alimentation en énergie. Ces dernières années,les mémoires RAM dynami- ques à 256 kbits (= 262144 bits) ont connu un développe- ment intense Le nombre des signaux d'adresses est plus important dans une mémoire RAM dynamique à 256 kbits que dans une mémoire RAM dynamique à 64 kbits Afin de réali- ser une mémoire RAM dynamique à 256 bits tout en fixant une borne d'entrée pour les signaux de commande de régé- nération, la conception de l'agencement de la mémoire RAM classique à 64 kbits peut être modifiée soit en vue d'accroître le nombre des broches ou bornes, soit pour détecter le cadencement de régénération à partir de la relaticn des cadencements des signaux RAM et CAS, ce qui rend possible l'utilisation de la broche 1 du boi- tier à 16 broches en tant que borne d'entrée pour un si- gnal d'adresses A 8 Cependant, on perd la compatibilité entre la mémoire RAM dynamique à 64 kbits et la mémoire RAM dynamique à 256 kbits, dans le premier cas. Afin de développer une mémoire RAM possédant une capacité de mémorisation ou capacité de mémoire su- périeure à 1 Mbit (= 1024000 bits), un accroissement du nombre des broches est inévitable,sauf si le concept d'agencement lui-même peut être modifié C'est pourquoi un but de la présente invention est de fournir un dispo- sitif de mémoire à semiconducteurs possédant un mode de fonctionnement selon lequel des données formées de plu- sieurs bits peuvent être lues et enregistrées en série ou de façon séquentielle après que des signaux d'adres- ses aient été transmis, sans qu'il soit nécessaire de transmettre ou d'appliquer ultérieurement ces signaux d'adresses, et un mode de fonctionnement selon le- quel les données peuvent être lues ou enregistrées se- ion des éléments unitaires à un bit, conformément aux si- gnaux d'adresses. Un autre but de la présente invention est de fournir un dispositif à semiconducteurs pouvant posséder une capacité de mémorisation accrue, sans nécessiter l'ac- croissement du nombre de broches recevant les signaux d'adresses d'entrée. Ce problème est résolu conformément à l'in- vention, à l'aide d'un dispositif de mémoire à semicon- ducteurs, caractérisé par le fait qu'il comporte un ré- seau de cellules de mémoire possédant une pluralité de bornes d'entrée/sortie et dans lequel une pluralité de cellules de mémoire sont sélectionnées essentiellement simultanément et dans lequel lesdites mémoires ainsi sé- lectionnées sont raccordées aux bornes d'entrée/sortie d'une manière biunivoque, un circuit de commutation comportant une pluralité de bornes d'entrée/sortie pré- vues de manière à correspondre et à être raccordés aux- dites bornes d'entrée/sortie dudit réseau de cellules de mémoire selon une manière bi-univoque; une pluralité de bornes de commande et une borne commune d'en- trée/sortie raccordée de façon-sélective à l'une desdi- tes bornes d'entrée/sortie dudit circuit, un circuit d'entrée/sortie comportant une borne d'entrée/sortie raccordée à ladite borne commune d'entrée/sortie dudit circuit de commutation, une borne d'entrée et une bor- ne de sortie, ledit circuit d'entrée/sortie délivrant, au niveau de sa borne d'entrée/sortie, un signal corres- pondant à un signal appliqué à ladite borne d'entrée, ou, au niveau de ladite borne de sortie, un signal cor- respondant à un signal appliqué à ladite borne d'entrée/ sortie, un circuit de commande délivrant des si- gnaux de commande et un circuit de sélection -re- cevant le signal de commande délivré par ledit circuit de commande et plusieurs signaux corres- pondant à une pluralité de signaux d'adresses, et appliquant une pluralité de signaux de sélection auxdites bornes de commande dudit circuit de commutation, de manière à raccorder de façon sélective l'une desdites bornes d'entrée/sortie dudit circuit de commutation à ladite borne d'entrée commune d'entrée/ sortie. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur lesquels: la figure 1 est un schéma-bloc d'un dispo- sitif de mémoire à semiconducteurs conforme à une for- me de réalisation de la présente invention; la figure 2 est un chronogramme de fonction- nement du dispositif de la figure 1, lors de son fonction- nement normal; la figure 3 est un chronogramme du disposi- tif lorsque ce dernier fonctionne selon le mode de transmission par groupes de bits multiples; la figure 4 est une vue schématique de l'agen- cement des broches d'un boitier à 16 broches contenant un dispositif de mémoire à semiconducteurs possédant une ca- pacité de mémorisation de 64 kbits ou plus; la figure 5 est le schéma d'un circuit du dis- positif conforme à une forme de réalisation de la présen- te invention; et la figure 6 est un schéma-bloc d'un exemple du circuit de sélection présent dans le dispositif con- forme à la figure I. Ci-après, on va donner une description des formes de réalisation préférées de l'invention. La figure 1 représente un schéma-bloc d'une mémoire RAM dynamique à 256 kbits, à laquelle s'appli- que la présente invention Ce qu'on appelle le fonction- nement "en mode à transmission par groupes de bits multi- ples", selon lequel on peut effectuer une lecture et un enregistrement en série de données formées de plusieurs bits, comme par exemple de quatre bits, est adjoint à la mémoire RAM dynamique conforme à l'invention. La mémoire RAM dynamique selon la présente forme de réalisation peut être également utilise en tant que mémoire RAM dynamique ordinaire à 256 kbits, moyen- nant l'utilisation de la première broche en tant que borne d'entrée pour un signal d'adresse A 8. Sur le schéma, tous les blocs de circuits en- tourés par la ligne formée de tirets sont réalisés sur un substrat semiconducteur unique selon des techniques connues de fabrication des circuits intégrés à semicon- ducteurs Les bornes Din, WE, RAS, CAS, Dout, VCC, Vss et A à A 8 sont raccordées aux broches correspondantes prévues sur le boltier Mais lorsqu'on utilise cette mémoire RAM dynamique à 256 kbits uniquement selon le mode à transmission de bits multiples, l'adresse du bit de poids le plus important, le signal d'adresse A 8 dans cette forme de réalisation, n'est pas prévue, com- me cela sera décrit ci-après Par conséquent, la borne A 8 peut être omise et on peut prévoir, à la place de cette borne A 8 de transmission d'un signal d'adresse par exemple une borne de commande de régénération, rac- cordée à la broche correspondante (broche 1) du boitier. Dans ce cas, il sera nécessaire de prévoir le circuit nécessaire pour l'opération de régénération sur la mémoi- re RAM dynamique à 256 kbits-et d'appliquer un signal de commande réalisant la commande du fonctionnement à la borne de commande de régénération. Dans le schéma-bloc, la référence 1 désigne un réseau de cellules de mémoire, qui est subdivisé en qua- tre matrices de cellules de mémoire la, lb, lc et ld. Chaque matrice de cellules de mémoire la-ld possède une capacité de mémorisation de 64 kbits En d'autres termes 65536 cellules Ce mémoire dans chaque matrice de mémoire sont disposées selon une matrice de 512 (lignes) x 128 (colonnes) Les matrices de cellules de mémoire sont dis- posées de façon symétrique autour de décodeurs des X 2 a, E 2 b et de décodeurs des Y 3 a, 3 b, disposés en position centrée. Le chiffre de référence 4 désigne un circuit tampon d'adresses Plusieurs signaux d'adresses sont subdivisés et appliqués deux fois à partir d'un micro- processeur (désigné ci-après sous le terme de l"micro- processeur CPU"I) non représenté au circuit tampon d'adresses 4 Des signaux d'adresses des X Axo-AX 8 et des signaux d'adresses des Y AYO-AY 8 sont appliqués en mode d'exploitation en temps partagé depuis le micro- processeur CPU au circuit-tampon d'adresses 4 Le cir- cuit tampon d'adresses 4 est constitué par un certain nombre de tampons élémentaires d'adresses correspondant au nombre dés bits des signaux d'adresses appliqués au circuit tampon 4 Dans cette forme de réalisation, le circuit est constitué par 18 tampons élémentaires d'adresses Les tampons élémentaires d'adresses possè- dent la même constitution et chacun d'eux possède une fonction de verrouillage assurant le maintien des si- gnaux d'adresses-d'entrée, bien qu'il ne faille y voir aucune limitation particulière. Les chiffres de références 5 a et 5 b repré- sentent des générateurs de signaux de commande internes. Le générateur 5 a de signaux de commande internes déli- vre des signaux de commande appropriés RAS 2, O x et 0 PA à partir des signaux RAS qui lui sont appliqués en pro- venance du microprocesseur CPU Le générateur 5 b de si- gnaux de commande internes produit des signaux de com- mande appropriés CA 51, CA 52, CA 53, O y, O ma et 00 p, à partir des signaux CAS qui lui sont appliqués à partir -72533738 du microprocesseur CPU. Le signal RA 52 délivré par le générateur 5 a de signaux de commande interne est appliqué au circuit tampon d'adresses 4 Lorsque le signal RAS externe pas- se du niveau haut au niveau bas, le signal RA 52 augmen- te en synchronisme avec cette chute du signal précédent, comme cela est illustré sur la figure 2 Par conséquent, le circuit tampon d'adresses 4 reçoit et bloque ou main- tient les signaux d'adresses des X A xo AX 8 et délivre à la fois des signaux d'adresses internes ax O -a X 8 corres- pondant aixsignaux d'adresses Axo O Ax 8 i et des signaux d'adresses internes ax O -a X 8, qui sont en opposition de phase par rapport aux signaux d'adresses Ax Ax 8. Le signal 0 x (signal de cadencement de sé- lection de lignes de transmission de mots) délivré par le générateur Sa de signaux internes et les signaux d'adresses internes axi' ax ( i = 0-7) délivrés par le circuit tampon d'adresses 4 sont appliqués auxdéco- deurs des Y 2 a et 2 b respectivement Le signal O x de cadencement de sélection des lignes de transmission de mots passe au niveau haut peu de temps après le signal RA 52, lorsque le signal RAS passe au niveau bas Par conséquent, les décodeurs des X de droite et de gauche 2 a et 2 b sélectionnent chacun une ligne de transmis- sion de mots déterminée par les signaux d'adresses in- ternes a i, axi (i = 0-7) délivrés par le circuit tam- pon d'adresses 4, et placent les lignes à un niveau de sélection En d'autres termes, une ligne de transmis- sion de mots déterminée par les signaux d'adresses Axo- Ax 7 est sélectionnée par chacune des matrices de cellu- les de mémoire la-ld Lorsque le signal 0 PA appliqué à partir du générateur Sa de signaux internes à chaque matrice de cellules de mémoire la-id augmente à nouveau, les données provenant de toutes les cellules de mémoire raccordées aux lignes de transmission de mots sélection- nées par les décodeurs des X 2 a et 2 b sont amplifiées par des amplificateurs correspondant (non représentés), et sont respectivement bloqués ou conservés. Le signal CA 52 délivré par le générateur 5 b de signaux internes est également appliqué au circuit tampon d'adresses 4 de la même manière que le signal RA 52 Lorsque le signal CAS externe passe du niveau haut au niveau bas peu de temps après le signal RAS décrit ci-dessus, le signal RA 52 augmente en synchro- nisme avec le signal indiqué précédemment, comme cela est représenté sur la figure 2 Lorsque ceci se produit, le circuit tampon d'adresses 4 reçoit les signaux d'adresses des Y Ayo-Ay 8, qui lui sont appliqués, et les bloque ou les maintient Le tampon d'adresses 4 dé- livre ensuite à la fois des signaux d'adresses internes a O -ay 8 correspondant aux signaux d'adresses A O -A 8# et des signaux d'adresses internes a yo-ay 8, qui sont en opposition de phase par rapport aux signaux d'adresses AYO -AYB Parmi ces signaux d'adresses internes, les si- gnaux d'adresses internes ay -ay 7 et ay -ay 7 sont appli- qués respectivement auxdécodeurs des Y 3 a, 3 b. Le signal 0 y (signal de cadendement de sé- lection de lignes de transmission de données) produit par le générateur 5 b de signaux internes est appliqué aux décodeurs des Y 3 a et 3 b Le signal 0 y de cadencement de sélection des lignes de transmission de données mon- te un peu après la montée du signal CA 52, comme cela est représenté sur la figure 2 Lorsque le signal O y augmente, les décodeurs des Y 3 a et 3 b sélectionnent chacun une ligne de transmission de données (ou un couple de lignes de transmission de données) correspon- dant aux signaux d'adresses A YO-Ay 7 en provenance des matrices de mémoire la-id. Le signal O ma produit par le générateur 5 b de signaux internes est appliqué à quatre amplificateurs principaux M Al à MA 4 Le signal 0 ma augmente un peu après la montée du signal O y de cadencement de sélection de li- gnes de transmission de données, comme cela est représen- té sur la figure 2 Lorsque le signal O ma monte ou aug- mente, les données, qui sont conservées ou bloquées par quatre amplificateurs,sont raccordées aux quatre lignes de transmission de données (ou à quatre couples de li- gnes de transmission dedonnées) sélectionnées-par les décodeurs des Y 3 a et 3 b, sont simultanément amplifiées par les amplificateurs principaux M Al-MA 4 et sont blo- quées ou verrouillées. Le signal RAS et le signal CAS sont égale- ment appliqués à un générateur 6 de signaux de modifi- cation Lorsque la broche 1 du boîtier contenant le dis- positif de mémoire à semiconducteurs est utilisée en tant que borne d'entrée pour un signal d'adresse, à sa- voir lorsque les signaux d'adresses AYS et AY 8 (c'est-à- dire les bits possédant les adresses de poids les plus élevées) sont appliqués à la broche 1 selon une manière partagée dans le temps, le signal RAS passe du niveau haut au niveau bas, -puis le signal CAS passe du niveau haut au niveau bas Ensuite, ces signaux sont maintenus au niveau bas Par conséquent, le générateur 6 de signaux de modification produit un signal de commande O MF situé au niveau bas En réponse au signal de corÉmande O F si- tué au niveau bas, une porte Ga est ouverte et un cir- cuit de porte Gb délivre un signal de commande CASI en tant que signal de commande O c La référence 7 désigne un circuit de sélec- tion La figure 6 est un schéma-bloc d'un exemple de ce circuit de sélection 7 Le circuit de sélection 7 est constitué par un circuit à bascule bistable 12 qui ver- rouille les signaux d'adresses internes a x 8 ' ax 8 et- a Y 8, a Y 81 qui lui sont appliqués selon une manière par- tagée dans le temps, un décodeur 13 servant à décoder les signaux délivrés par le circuit à bascule bistable 12, c'est-à-dire les signaux d'adresses internes, et un re- gistre à décalage 11 servant à recevoir les signaux dé- codés délivrés par le décodeur 13 Le registre à déca- lage 11 est constitué par quatre registres 11-1, 11-2, 11-3 et 11-4 qui correspondent de manière bi-univoque aux signaux décodés délivrés par le décodeur 13 Lors- que le -signal de-commande (Impulsion de dêclage> DûV passe au niveau haut par exemple, chaque registre re- çoit soit le signal décodé correspondant provenant du décodeur 13, soit le signal délivré par le registre de l'étage précédent, en tant que signal d'entrée, et délivre un signal Correspondant au signal d'entrée lors- que l'impulsion de décalage O c tombe au niveau bas Cha- que registre est constitué par un circuit de mémoire à unbit, comme par exemple un circuit à bascule bistable, bien qu'il ne faille y voir là aucune limitation par- ticulière. Lors du mode de fonctionnement normal,la porte Ga est ouverte par le signal de commande O MF si- tué au niveau bas et délivré par le générateur 6 de si- gnaux de modification et les signaux d'adresses inter- nes a X 8, a X 8, ay 8 et ay 8 sont appliqués au circuit à bascule bistable 12 selon une manière partagée dans le temps par l'intermédiaire de cette porte Ga Les signaux d'adresses internes ainsi bloqués ou maintenus dans le circuit à bascule bistable 12 sont introduits dans le dé- codeur 13 et sont décodés par ce dernier Chaque signal décodé est envoyé au registre correspondant Simultané- ment, le signal de commande CA 51 est appliqué à chaque registre, en tant que signal de commande 0 c Le signal de commande CA 51 est un signal impulsionnel possédant une largeur d'impulsion prédéterminée et qui est formé en synchronisme avec le signal CAS tombant au niveau bas Lorsque ce signal impulsionnel passe par exemple au niveau haut, chaque registre reçoit le signal déco- dé délivré par le décodeur 13 et délivre un signal dé- codé en tant que signal de sortie lorsque le signal im- pulsionnel tombe au niveau bas Par conséquent l'une des lignes de sortie Nl-N 4 raccordées à ces registres est placée au niveau haut, et les autres sont placées au niveau bas L'une des portes G 1-G 4 est ouverte par la ligne de sortie du circuit de sélection 7, qui est pla- cée au niveau haut, de sorte qu'une unité des données verrouillée ou maintenue dans les amplificateurs prit- cipaux MA 1-MA 4 est appliquée un circuit tampon de sor- tie 8 et est délivré à l'extérieur. En d'autres termes, dans les données lues hors de chacune des quatre matrices de cellules de mé- moire, seules les données déterminées par les signaux d'adresses ax 8 f ay 8 (bits d'adressesde poids les plus élevés) sont appliquées au circuit tampon de sortie 8. Le circuit tampon de sortie 8 délivre les-données, qui lui sont appliquées, avec le même cadencement que celui du signal de sortie O OP délivré par le circuit 5 b de production de signaux internes. La référence 9 désigne un circuit tampon d'entrée auquel des données sont appliquées de l'exté- rieur La référence 10 désigne un générateur de signaux de commande de lecture/d'enregistrement, auquel un si- gnal de validation d'enregistrement WE est appliqué. Le signal de validation d'enregistrement WE est main- tenu au niveau haut pendant l'opératicnide lecture des données En réponse à ce signal de validation d'enregis- * trement WE au niveau haut, le générateur 10 de signaux de commande de lecture/d'enregistrement délivre un signal RW 2 possédant un potentiel qui rend inopérant le circuit tampon d'entrée 9 Par conséquent le circuit tampon d'en- trée 9 est maintenu inopérant pendant l'opération de lec- ture des données. Le signal de validation d'enregistrement WE est maintenu au niveau bas pendant l'opératicnd'enregis- trement des données -En réponse à ce niveau bas du si- gnal de validation d'enregistrement WE, le générateur 10 de commande de lecture/d'enregistrement délivre un si- gnal RW 2 possédant un potentiel qui rend actif le circuit tampon d'entrée 9 Par conséquent le circuit tampon d'en- trée 9 est rendu actif et délivre un signal de sortie qui correspond aux données Din qui lui sont appliquées de l'ex- térieur Le circuit de sélection 7 fonctionne de la même manière pendant l'opération de lecture décrite ci-dessus. C'est pourquoi le circuit de sélection 7 ouvre uniquement l'une des'quatre portes Gl à G 4, qui est déterminée par les signaux d'adresses d'entrée Ax 8 et Ay 8 Le signal délivré par le circuit tampon d'entrée 9 est envoyé à l'étage d'attaque correspondant faisant partie de qua- tre étages d'attaque d inl-din 4 par-l'intermédiaire de la porte qui a été ouverte. Un signal délivré par l'étage d'attaque, qui a reçu le signal délivré par le circuit tampon d'entrée 9 est appliqué au réseau de mémoire 1 par l'intermédiai- re de l'amplificateur principal correspondant faisant partie des quatre amplificateurs principaux M Al-MA 4. Les décodeurs des X 2 a et 2 b et les décodeurs des Y 3 a, 3 b sélectionnent chacun une cellule de mémoire faisant partie des matrices de cellules de mémoire la-ld,déter- minée par les signaux d'adresses AXO-Ax 7 et Ayo O Ay 7 ap- pliqués à ces décodeurs Les matrices de cellules de mé- moire et les amplificateurs principaux se correspondent d'une manière bi-univoque Un signal délivré par l'ampli- ficateur principal faisant partie des amplificateurs principaux MA 1-MA 4, qui a reçu le signal délivré par le circuit tampon d'entrée 9, est appliqué à la cellule de mémoire sélectionnée de la matrice de cellules de mé- moire correspondante et est enregistrée dans cette cel- lule de mémoire. Dans ce cas (ou pendant l'opération d'enregis- trement des données), le signal OOP possédant un potentiel (niveau haut) qui rend actif le circuit tampon d'entrée 8, n'est pas appliqué au circuit tampon 8 à partir du géné- rateur 5 b de signaux internes, de sorte que le circuit tampon 8 ne fonctionne pas Le signal O OP est produit sur la base du signal de commande RW 2 à partir du généra- teur 10 de signauxde signal de commande de lecture/d'en- registrement ou analogue, et passe au niveau bas lorsque les données doivent être enregistrées Le signal O OP pas- se au niveau haut lorsque les données doivent être lues. Lorsque la mémoire RAM dynamique à 256 kbits est utilisée selon le mode à transmission de bits multi- ples, les signaux d'adresses Ax -AX 8 et A -A sont in- troduits dans le circuit tampon d'adresses 4 en tant que résultat de la première chute du signal RAS et de la pre- mière chute du signal CAS, et ce de la même manière que dans le cas du mode de fonctionnement normal décrit ci- dessus Par conséquent, une cellule de mémoire est sé- lectionnée parmi chacune des quatre matrices de cellu- les de mémoire par les signaux d'adresses AXO Ax 7 et Ayo- AYV, et ce de la même manière que dans le cas du mode de fonctionnement normal décrit ci-dessus, et une cellule de mémoire est sélectionnée par les signaux d'adresses Ax 8 et A 8 provenant des quatre cellules de mémoire ain- si sélectionnées En d'autres termes, le circuit de sé- lection 7 fait passer au niveau haut uniquement une li- gne de sortie déterminée par les signaux d'adresses AX 8 et AY 8, et fait passer les autres lignes de sortie au niveau bas. Dans le mode à transmission de bits multi- ples, le signal CAS est modifié pendant un bref inter- valle de temps, comme cela est illustré sur la figure 3, alors que le signal RAS est maintenu au niveau bas. Le générateur 6 de signaux de modification décide si le mode est le mode normal ou le mode de trans- mission de bits multiples, en-se basant sur le signal RAS et sur le signal CAS Lorsque le signal CAS tombe au niveau bas après que le signal RAS soit tombé au ni- veau bas et que le signal CAS ne varie pas ultérieure- ment (mode normal), le générateur 6 de signaux de modi- fication produit un signal 0 NF de commande de niveau bas, comme décrit ci-dessus Lorsque le signal CAS tom- be au niveau bas après que le signal RAS soit tombé au niveau bas et que le signal CAS varie à nouveau ensuite (mode à transmission de bits multiples), le signal de commande 0 N est amené du niveau bas au niveau haut en synchronisme avec la seconde chute du signal CAS au niveau bas Etant donné que le signal de commande 0 NF est ainsi modifié en étant amené au niveau haut, la por- te Ga est fermée et la porte Gb délivre un signal de commande CAS' en tant que signal de commande 0 c Etant donné que la porte Ga est fermée, les signaux (les signaux d'adresses internes a x 81 ax 8, ay 8# a Y) délivrés par le circuit tampon d'adresses 4 ne sont plus appliqués au circuit de sélection 7 La por- te Gb applique le signal de commande CAS en tant que signal de commande 0 c au circuit de sélection 7, de sorte qu'il fonctionne à la manière d'un registre à dé- calage Le signal de commande CAS est un signal qui est formé sur la base du signal CAS et passe au niveau haut en synchronisme avec la chute du signal CAS au niveau bas Lorsque le signal CAS chute à nouveau, le signal de commande CAS' augmente à nouveau, en réponse, comme représenté sur lafigure 3 En d'autres termes, dans le mode à transmission de bits multiples, le signal de commande CAS' deviente un signal impulsionnel, qui, de façon répétitive, augmente du niveau bas au niveau haut, puis tombe du niveau haut au niveau bas. La ligne de sortie du circuit de sélection 7, qui passe la première au niveau haut dans le mode à transmission de bits multiples, est déterminée par les signaux d'adresses Axs et AY 8 qui sont introduits lors de la chute du signal RAS et lors de la chute du signal CAS, de la même manière que dans le cas du mode normal. En d'autres termes, le circuit de sélection 7 fonction- ne selon le mode à transmission de bits multiples, de la même manière que dans le mode normal jusqu'à ce que le signal RAS varie et que le signal CAS varie et varie une seconde fois On suppose par exemple que le décodeur 13 délivre au registre 11-2 un signal décodé au niveau haut au moyen des signaux d'adresses internes a X 8, a X 8 et, a Y 8# et ay 8, qui sont conformés sur la base des si- gnaux d'adresses A 8 et Ay 8 introduits lors de la chute des signaux RAS et CAS, et délivre des signaux à niveau bas décodés au reste des registres Dans ce cas, étant donné que l'impulsion de décalage 0 c (signal'de comman- de CA Sl) passe au niveau haut, chaque registre reçoit le signal décodé correspondant délivré par le décodeur 13 Lorsque l'impulsion de décalage 0 (signal de com- mande CA 51) tombe au niveau bas, le signal de sortie dé- livré par le registre 11-2 passe au niveau haut et les sortie des autres registres passent au niveau bas Le signal CAS augmente alors en passant au niveau haut. En synchronisme avec cette montée-du signal CAS au ni- veau haut, le générateur 5 b de signaux de commande in- terne produit le signal de commande à niveau haut CA 53. Lorsque le signal de commande CA 53 passe au niveau haut, le décodeur 13 situé à l'intérieur du circuit de sélec- tion 7 est rendu inopérant, et simultanément les signaux délivrés par le décodeur 13 ne sont alors pas appliqués aux registres De façon correspondante, chaque registre reçoit le signal délivré par l'étage, qui le précède, en tant que signal d'entrée - En d'autres termes, lorsque le signal CAS tom- be à nouveau au niveau bas, le signal de commande 0 NN pas- se au niveau haut et le signal de commande CAS' est appli- qué en tant qu'impulsion de décalage O c à chaque registre. Lorsque cette impulsion d'horloge de décalage O X (signal c de commande CAS') passe au niveau haut, le registre 11-1 par exemple reçoit le signal délivré par le registre 11-2 de l'étage précédent, en tant que signal d'entrée, et de façon similaire de registre 11-2 reçoit le signal déli- vré par le registre 11-3, en tant que signal d'entrée. Etant donné que le registre à décalage Il est constitué par une boucle formée de ces registres 11-1 à 11-4, le registre 11-4 reçoit le signal de sortie délivré par le registre 11-1 de l'étage précédent, en tant que signal d'entrée. Ensuite, lorsque le signal CAS' tombe à nou- veau au niveau bas, chaque registre délivre un signal correspondant au signal d'entrée introduit dans chaque registre C'est pourquoi, dans la forme de réalisation décrite ci-dessus, le signal délivré par le registre 11-1 passe au niveau haut lorsque le signal CAS' chute, et les signaux délivrés par-le restant des registres 11-2 à 11-4 varient en passant au niveau bas Toutes les fois que le signal CAS augmente à nouveau en passant au ni- veau haut et chute au niveau bas, le fonctionnement dé crit ci-dessus se répète En d'autres termes, les regis- tres 11-2, 11-1, 11-4 et 11-3 délivrent des signaux à niveau haut, de façon successive C'est-à-dire que tou- tes les fois que le signal CAS varie, les lignes de sor- tie N 2, N 1, N 4 et N 3 prennent tour-à-tour le niveau haut. Par conséquent, les circuits de porte G à 1 1 G 4 (g 1-g 4) correspondant aux lignes respectives de sor- tie du circuit de sélection 7 s'ouvrent séquentiellement. Dans la forme de réalisation décrite ci-dessus, le cir- cuit de porte G 2 (g 2) s'ouvre en premier et, chaque fois que le signal CAS chute,les circuitsde porte G 1, G 4 et G 3 (g 1, g 4, g 3) s'ouvrent séquentiellement. Comme cela a été décrit précédemment, une cellule de mémoire est sélectionnée parmi chacune des quatre matrices de mémoire par les signaux d'adresses Ax O-Ax 7 et AYOA y 7 Par conséquent, les amplificateurs principaux MA 1 à MA 4 correspondant à ces matrices de mé- moire amklifient et bloquent'les données provenant -dês cellules de mémoire sélectionnées parmi les matrices de cellules de mémoire correspondantes. Par conséquent, un circuit de porte est ou- vert en premier lieu par les signaux d'adresses Ax 8 et Ay 8 et les données verrouillées dans l'amplificateur principal correspondant sont appliquées au circuit tam- pon de sortie 8 et sont délivrées par ce dernier En- suite, chaque fois que le signal CAS chute, les données verrouillées dans les autres amplificateurs principaux sont appliquéesséquentiellement au circuit tampon de sor- tie 8 et sont luesde façon séquentielle Dans l'exemple décrit ci-dessus, les données verrouillées ou bloquées dans l'amplificateur principal MA 2 sont délivrées en premier, puis les données verrouillées ou bloquées dans l'amplificateur principal A 1, puis celle dans MA 4 et cel- les dans MA 3. Etant donné que le registre à décalage 11, qui fonctionne de manière à lire les données à quatre bits hors de l'amplificateur principal selon le mode de fonctionnement à transmission de bits multiples, est commandé par des modifications du signal CAS de la maniè- re décrite ci-dessus, les données peuvent être lues à une vitesse plus rapide que dans le système classique, dans lequel les données sont lues bit par bit hors du réseau de cellules de mémoire, par modification des signaux d'adresses. Lorsque les données sont enregistrées selon le mode à transmission de bits multiples, le générateur de signaux de commande d'enregistrement/de lecture délivre un signal de commande RW 2 qui rend actif le circuit tampon d'entrée, conformément au signal de va- lidation d'enregistrement WE situé au niveau bas Dans ce cas, le circuit tampon de sortie 8 est rendu inopé- rant par le signal O OP Lors d'une opération d'enregis- t Efement, comme-dans le cas de l'opération de iecture décrite ci-dessus, le registre à décalage 11 situé dans le circuit de sélection 7 est activé par la modification du signal CAS Par conséquent, les données à quatre bits sont enregistrées de façon séquentielle dans la cellule de mémoire de la matrice de mémoire correspondante fai- sant partie des matrices de mémoire la-1 d, par l'inter- médiaire des circuits de porte g 1-g 4. On suppose par exemple que de la même maniè- re que dans l'opération de lecture décrite ci-dessus,la ligne de sortie N 2 du circuit de sélection 7 doit venir en premier lieu au niveau haut et que les lignes de sor- tie Ni, N 4 et N 3 dans l'ordre prennent successivement séquentiellement le niveau haut conformément à la modi- fication du signal CAS La première unité des données est transmise à une cellule de mémoire située à l'inté- rieur de la matrice de mémoire lb par exemple, par l'in- termédiaire de la porte g 2, et l'élément suivant des don- nées est transmis à une cellule de mémoire située dans la matrice de cellules de mémoire la par l'intermédiaire de la porte g 1 De façon similaire les données ultérieu- res sont transmises et enregistrées dans une cellule de mémoire située dans la matrice de mémoire ld par l'in- termédiaire de porte g 4, et dans une cellule-de mémoire située à l'intérieur de la matrice de mémoire lc par l'intermédiaire de la porte g 3, respectivement Dans les matrices de mémoire la-ld, les cellules de mémoire dans lesquelles les données sont enregistrées, sont les cellules de mémoire déterminées par les signaux d'adres- ses A Xo O AX 7 et AYO-AY 7 ' Afin d'empêcher l'enregistrement de données non désirées dans les cellules de mémoire, le signal de commande O est appliqué au circuit tampon d'entrée 9 Ce circuit 9, reçoit des données extérieures en synchronisme avec le signal de commande 0 de manière c à empêcher des données indésirables d'être transmises aux cellules de mémoire. Lorsque le signal RAS et le signal CAS pas- sent au niveau bas pour réaliser la lecture ou l'enre- gistrement de données après que-cette mémoire RAM dyna- mique ait été utilisée dans le mode à transmission de bits multiples, de nouveaux signaux d'adresses internes correspondant auxsignaux d'adresses qui seront utili- sés à ce moment là, sont appliqués au circuit à bascu- le bistable 12 par l'intermédiaire de la porte Ga Le générateur 5 b de signauxde commande internesdélivre le signal de commande CAS 3 situé au niveau bas Cela si- gnifie que le décodeur 13 reçoit de nouveaux signaux d'adresses internes, les décode, et applique-les si- gnaux décodés au registre à décalage 11 Lorsque l'im- pulsion d'horloge de décalage O c passe au niveau haut, le registre à décalage 11 prend en charge les signaux décodés; et lorsque l'impulsion d'horloge de décalage 0 c passe au niveau bas, le registre à décalage 11 dé- livre les signaux correspondant aux signaux décodés qui ont été reçus Si le mode de fonctionnement ulté- rieur est le mode normal, le mode de fonctionnement normal décrit cidessus se déroule, et s'il s'agit du mode à transmission de bits multiples, ce mode de fonc- tion à transmission de bits multiples est mis en oeu- vre comme décrit ci-dessus. Dans le mode de fonctionnement avec trans- mission de bits multiples, les données à quatre bits peuvent être lues ou enregistrées de façon séquentiel- le de la manière décrite ci-dessus, simplement au moyen d'une modification du signal CAS une fois que les signaux d'adresses des X A o A X et les signaux d'adresses des Y AYO-AY 8 sont appliqués Dans le mode de fonctionnement - normal, les données peuvent être lues ou enregistrées dans une cellule de mémoire désirée en utilisant la bro- che 1 en tant que borne As de transmission des signaux d'adresses et en appliquant les signaux d'adresses AX 8 et AY 8 selon un mode partagé dans le temps, En d'autres termes, la mémoire RAM de cette forme de réalisation peut être utilisée en tant qu'une mémoire RAM à 256 kbits ordinaire, même dans le mode de transmission à bits mul- tiples Lorsque le dispositif de mémoire à semiconduc- teurs de cette forme de réalisation est utilisé dans le mode à transmission à bits multiples, les signaux d'adresses appliqués à la même broche dans le même cré- neau de partage temporel sont utilisés en tant que si- gnaux d'adresses, qui déterminent l'état initial de -la résistance de décalage utiliséepour la sélection d'une cellule de mémoire parmi une pluralité de celles de mé- moire sélectionnées dans le réseau de cellules de mémoi- res Par conséquent, si des signaux correspondant aux si- gnaux d'adresses sont produits à l'intérieur du disposi- tif de mémoire à scmiconducteurs, cette broche peut être utilisée à des fins autres que comme borne d'entrée pour les signaux d'adresses. Par exemple, on peut utiliser la construc- tion suivante Tout d'abord, un noeud d'entrée N du signal d'adresse A 8 du circuit tampon d'adresses 4 est isolé électriquement par rapport à la broche d'entrée des signaux d'adresses (broche 1) représentée sur la figure 4, et le noeud Nil est ensuite raccordé à un point de potentiel prédéterminé tel que par exemple le point du potentiel de masse du circuit Ensuite, comme représenté sur la figure 5, un noeud d'entrée N 5 d'in- verseurs IV 1, IV 2 formant les signaux d'adresses a X 8 et axs à partir des signaux d'adresses des Y AY 8 et un noeud d'entrée N 6 d'inverseurs IV 3, IV 4 formant les signaux d'adresses ay 8 et ay 8 à partir du signal d'adresses des Y ays sont placés respectivement à des potentiels prédéterminés Les noeuds N 7 et N o repré- sentés sur la figure sont raccordés respectivement à des potentiels prédéterminés Par conséquent, il ré- sulte de cet agencement que la borne d'entrée des si- gnaux d'adresses (broche 1) peut être utilisée pour d'autres buts Si la broche 1 ainsi économisée est uti- lisée en tant que borne pour un signal de commande de régénération ou de rafraîchissement, il est possible de rendre la mémoire RADI dynamique de la présente for- me de réalisation compatible avec des mémoires RAM à 64 kbits classiques, et sa capacité peut être accrue. Dans un tel cas, il faut prévoir le circuit nécessaire pour l'opération de régénération, à l'intérieur de ce dispositif de mémoire à semiconducteur. Si les signaux d'adresses qui seraient ap- pliqués à l'extérieur à la même broche selon un mode en temps partagé sont produits à l'intérieur du dispositif de mémoire à semiconducteurs tel que décrit ci-dessus, ce dispositif de mémoire fonctionnera toujours selon le mode à transmission par bits multiples Etant donné que les signauxd'adresses AX 8 et Ay 8 sont toujours mainte- nus à des potentiels prédéterminés respectifs, les si- gnaux d'adresses Ax 8 et Ay 8 p qui sont introduits lors de la première chute du signal RAS et lors de la pre- mière chute du signal CAS sont toujours des signaux constants Par conséquent, le registre constitué par l'ensemble des registres formant le registre à décala- ge 11, qui délivre le premier un signal de sortie à ni- veau haut, est toujours le même dans le mode de fonction- nement de transmission debits multiples Pour cette rai- son la séquence de fonctionnement des matrices de mémoi- re, à partir desquelles des données sont lues ou dans lesquelles les données sont enregistrées, est toujours la même Si les signaux appliqués au circuit de sélec- tion 7 sont produits dans le dispositif de mémoire à se- miconducteurs comme décrit ci-dessus, la porte Ga peut être -supprimée,, poguryu que des dispositions soienxtpri- ses afin d'empêcher les signaux délivrés par le circuit de sélection 7 d'exercer une influence nuisible quelcon- que sur le circuit tampon d'entrée 4. Si les noeuds N, à N 1 sur la figure 4 sont raccordés à leurs potentiels prédéterminés respectifs de manière à produire les signaux devant être appliqués au circuit de sélection 7 situés à l'intérieur du dispo- sitif de mémoire à semiconducteurs, les inverseurs IV 1 à IV 4 pour le signal d'adresse A 8 peuvent être supprimés. Ceci entraîne une réduction de la surface de la micropla- quette ou puce et une réduction du coût de production Ce- pendant les noeuds N 7 et N 8 et les noeuds Ng et N 10 doi- vent être raccordés à des potentiels réciproquement dif- férents (par exemple VSS et Vcc). Sur la figure 6, un circuit qui délivre des signaux possédant des tensions prédéterminées au regis- tre à décalage i lorsque l'impulsion d'horloge de déca- lage Oc (signal de courant de commande CA Sl) passe au niveau haut, peut être prévue à la place du décodeur 13 et du circuit à bascule bistable 12 Par exemple, on peut prévoir un circuit qui délivre un signal à ni- * veau au registre 11-1 et des signaux au niveau bas au reste des registres. Bien que la description ci-dessus concerne le cas dans lequel des signaux correspondant aux signaux d'adresses devant être appliqués extérieurement à la mê- me broche selon un mode en temps partagé sont produits à l'intérieur du dispositif de mémoire à semiconducteurs lui-même, un potentiel prédéterminé peut, sinon, être ap- pliqué à la broche 1 Par exemple, le potentiel de masse du circuit peut être appliqué en permanence à la broche 1 Dans ce cas, le dispositif de mémoire à semiconduc- teurs fonctionne selon le mode de transmission à bits multiples, de la même manière que lorsque les signaux d'adresses sont produits dans le dispositif de mémoire -à semiconducteurs Dans ce cas, en outre, le nombre des signaux d'adresses pour la mémoire RAM dynamique à 2-56 kbits est égal au nombre des signaux d'adresses pour une mémoire RAM dynamique à 64 kbits, de la même manière que lorsque des signaux correspondant auxsignaux d'adresses sont produits à l'intérieur du dispositif de mémoire à semiconducteurs, et de plus, étant donné que l'agence- ment des broches du boitier de la mémoire RAM dynamique à 256 kbits est essentiellement identique à celui de la mémoire RAM dynamique à 64 kbits, on peut obtenir une compatibilité entre une mémoire RAM dynamique à 64 kbits classiques et la mémoire RAM dynamique à 256 kbits, et la capacité de la mémoire dans le boîtier à 16 broches peut être accrue - Le signal de commande de régénération peut être appliqué à la broche 1 de la même manière que dans une mémoire RAM dynamique à 64 kbits classique Dans ce cas, le fonctionnement de lecture ou d'enregistrement des données peut être effectué lorsque le signal de com- mande de régénération est à un potentiel prédéterminé. De cette manière, il est possible d'obtenir aisément une mémoire possédant une capacité importante. Dans le dispositif de mémoire à semiconduc- teurs de la forme de réalisation décrite ci-dessus, les signaux d'adresses appliqués à la même broche selon un mode en temps partagé sont utilisés en tant que signaux d'adresses qui déterminent l'étage initial du registre à décalage qui est utilisé pour la sélection d'une cellule de mémoire à partir de l'ensemble des cellules de mémoi- re sélectionnés parmi le réseau de cellulesde mémoire. Pour cette raison, le dispositif de mémoire à semicon- ducteurs peut fonctionner aisément selon le mode à trans- mission de bits multiples simplement en plaçant cette broche à un potentiel prédéterminé Cependant, le dis- positif de mémoire à semiconducteurs ne peut pas fonc- tionner selon le mode à transmission de bits multiples à moins que les tensions (signaux) appliquées aux diffé- rentes broches varient dans le temps si l'étage initial du registre à décalage est déterminé par des signaux d'adresses appliqués à différentes broches En d'autres termes, un circuit spécifique est nécessaire pour modi- fier les tensions (signaux) appliquées aux broches se- lon une base temporelle. L'agencement des broches du boitier contenant la mémoire dynamique RAM de la présente forme de réalisa- tion est le même que celui d'une mémoire dynamique à 64 kbits classique, à la seule exception près de la bro- che 1 Par conséquent, on peut étendre ou accroître la puissance d'une mémoire RAM dynamique à 64 kbits pour obtenir une mémoire RAM dynamique à 256 kbits simple- ment en modifiant le câblage. Dans la forme de réalisation décrite ci-des- sus, des bits uniques de données, qui sont mémorisées dans les cellules de mémoire sélectionnées par les si- gnaux d'adresses Ao-A 7, sont simultanément lus et blo- quée par chacun des quatre amplificateurs et un regis- tre à décalage est actionné par un signal CAS de maniè- re à délivrer de façon séquentielle les données bloquées dans les amplificateurs principaux Par conséquent, les- données peuvent être enregistrées à une vitesse élevée. Dans le mode normal de fonctionnement, un circuit d&sé- lection 7 comprenant le registre à décalage est action- né par le bit de podds supérieur envoyé à la broche 1 de manière à sélectionner une cellule de mémoire parmi les cellules de mémoire sélectionnées chacun dans l'une des quatre matrices de cellules de mémoire Ceci entraîne un avantage du point de vue structurel pour le circuit étant donné que l'on peut obtenir aisément une mémoire RAM dynamique à 1 Mbit (= 1048576) sur la base de la même conception d'agencement que celui d'une mémoire RA Md-dynamique-à 256 'kbits, de la manièrë'suivante, Sans - modifier de beaucoup la conception du déCodeur d'adres- ses Tout d'abord, un réseau de cellulesde mémoire à 1 Mbits est subdivisé en quatre matrices de cellulesde mémoire (possédant chacun une capacité de mémorisation de 256 kbits) possédant le même agencement, et une cel- lule de mémoire sélectionnée à partir de chacune des ma- trices de mémoire par des signaux d'adresses Ao-A 8 Le circuit de sélection 7, qui fonctionne toujours selon le mode à transmission de bits multiples, sélectionne en ou- tre une cellule de mémoire parmi quatre cellulesde mémoi- re ainsi sélectionnées Si l'on utilise la broche 1 en tant que borne d'entrée pour le signal d'adresses A 8, il est possible d'inserrer le dispositif de mémoire à semi- conducteurs à 1 Mbit dans un boîtier à 16 broches. La présente invention n'est pas particuliè- rement limitée à la forme de réalisation décrite ci-des- sus Par exemple, on peut accroître le nombre des matri- ces de cellules de mémoire formant le réseau de cellules de mémoire, et les données délivrées par les matrices de mémoire peuvent être fournies de façon séquentielle par le registre à décalage par des dispositifs semblables. Dans un tel cas, la capacité du dispositif de mémoire peut être accrue sans augmenter le nombre des broches pour les signaux d'adresses, moyennant une affectation séquentielle des données d'entrée envoyées extérieurement aux matrices de cellules de mémoire par le registre de décalage ou analogue, lors de l'opération d'enregistrement Par conséquent, même un dispositif de mémoire à semiconducteurs possédant une capacité de mémo- risation de 1 Mbit ou plus peut être monté dans un bol- tier à 16 broches Chacun des registres décrit peut être du type recevant un signal délivré par le décodeur 13, en tant que signal de sortie, lorsque le signal de com- mande O NF est au niveau bas, et qui reçoit un signal de sortie du reg-istre d'un -étage précédent, en tant que si- gnal d'entrée, lorsque le signal de commande O NF est au niveau haut. REVENDICATIONS 1 Dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comporte un réseau de cellules de mémoire (l;la-ld) comportant plusieurs bornes d'en- trée/sortie, dans lequel plusieurs cellules de mémoire sont sélectionnées essentiellement simultanément et dans lequel lesdites cellules de mémoire ainsi sélec- tionné sont raccordées auxdites bornes d'entrée/sortie d'une manière biunivoque, un circuit de commutation ( (Ga Gb' G 1-G 4, g 1-g 4) comportant plusieurs bornes d'en- trée/sortie prévues de manière à correspondre et être raccordées aux bornes d'entrée/sortie dudit réseau de cellules de mémoire de façon biunivoque, plusieurs bornes de commande et une borne d'entrée/sortie raccor- dée de façon sélective à l'une desdites bornes d'entrée/ sortie dudit circuit, un circuit d'entrée/sortie ( 8,9) comportant une borne d'entrée/sortie raccordée à ladite borne d'entrée/sortie dudit circuit de commutation, une borne d'entrée et une borne de sortie, et qui délivre, à partir de ladite borne d'entrée/sortie, un signal cor- respondant à un signal appliqué à ladite borne d'entrée, *ou bien, à partir de ladite borne de sortie, un signal correspondant à un signal appliqué à ladite borne d'en- trée/sortie, un circuit de commande ( 5 a,5 b,6) délivrant les signaux de commande, et un circuit de sélection ( 4,7, 9) recevant le signal de commande délivré par ledit cir- cuit de commande et une pluralité de signaux correspon- dant à une pluralité de signaux d'adresses, et appli- quan t une pluralité de signaux de sélection auxdites bornes de commande dudit circuit de commutation pour réaliser le raccordement sélectif de l'une desdites bornes d'entrée/sortie du circuit de commutation à la- dite borne d'entrée/sortie commune. 2 Dispositif de mémoire à semiconducteurs selon la revendication 1, caractérisé par le fait que ledit circuit de sélection ( 4,7,9) comporte un second circuit de sélection ( 7) comportant une pluralité de bornes de sortie et qui reçoit plusieurs signaux cor- respondant auxdits signaux d'adresses et délivre une pluralité de seconds signaux de sélection déterminés par ladite pluralité de signaux ainsi reçus, et un registre à décalage ( 11) constitué par plusieurs registres ( 11-1 à 11-4) prévus de manière à correspondre de ma- nière bi-univoque auxdites bornes de sortie dudit se- cond circuit de sélection, ledit registre à décalage recevant lesdits seconds signaux de sélection appli- qués par l'intermédiaire desdites bornes de sortie, qui correspondent, et lesdits signaux de commande dé- livrés par ledit circuit de commande, et délivrant lesdits signaux de sélection qui relient l'une des bor- nes d'entrée/sortie dudit circuit de commutation déter- minées par lesdits seconds signaux de sélection à ladi- te borne d'entrée/sortie commune, et délivrant ensui- te lesdits signaux de sélection, qui relient de façon sélective et séquentielle lesdites bornes d'entrée/sor- tie dudit circuit de commutation à ladite borne d'entrée/ sortie commune chaque fois que ledit registre à décalage ( 11-1 à 11-4) est actionné en fonction desdits signaux de commande. 2 û 3 Dispositif de memoire a semiconducteurs selon la revendication 2, caractérisé en ce que ledit second circuit de sélection ( 7) comporte un circuit dé- codeur ( 13) décodant plusieurs signaux correspondant à une pluralité desdits signaux d'adresses. 4, Dispositif de mémoire à semiconducteurs selon la-revendication 3, caractérisé en ce que la plu- ralité desdits signaux correspondant à ladite pluralité des signaux d'adresses qui sont appliqués audit second circuit de sélection sont constitués par des premiers signaux basés sur des premiers signaux d'adresses appli- qués selon un premier cadencement et par des seconds si- gnaux basés sur des seconds signaux d'adresses appliqués selon un second cadencement. Dispositif de mémoire à semiconducteurs selon la revendication 4, caractérisé en ce que ledit circuit de commande ( 5 a,5 b,6) comporte une première bor- ne à laquelle un premier signal de commande déterminant ledit premier cadencement est appliqué, une seconde bor- ne à laquelle un second signal de commande déterminant ledit second cadencement est appliqué, et un second cir- cuit de commande ( 6) délivrant lesdits signaux de comman- de servant à faire fonctionner ledit registre à décalage lorsque lesdits premiers et seconds signaux de commande sont appliqués auxdites première et seconde born E selon une relation prédéterminée de cadencement, de telle sor- te que les cellules de mémoire sont sélectionnées de fa- çon séquentielle par ladite pluralité de cellules de mé- moire sélectionnées dans ledit réseau de cellules de mé- moire ( 1) et sont raccordées à ladite borne d'entrée/sor- tie dudit circuit d'entrée/sortie. 6 Dispositif de mémoire à semiconducteurs selon la revendication 5, caractérisé en ce qu'il com- porte en outre un troisième circuit de sélection ( 4) dé- livrant des signaux de sélection servant à sélectionner ladite pluralité de cellules de mémoire dans ledit ré- seau de cellules de mémoire, et dans lequel lesdites cellules de mémoire ainsi sélectionnées sont raccordées auxdites bornes d'entrée/sortie dudit réseau de cellu- les de-mémoire, ce qui permet de réaliser l'enregistre- ment ou la lecture de données dans ou hors desdites cel- lules de mémoire sélectionnées par l'intermédiaire des- dites bornes d'entrée/sortie. 7 Dispositif de mémoire à semiconducteurs selon la revendication 6, caractérisé en ce que ledit troisième circuit-de sélection comporte un premier cir- 3 (; cuit tampon qui reçoit et un premier signal d'adresse envoyé avec le premier cadencement et un second signai d'adresse envoyé avec le second cadencement et qui ap- plique lesdites premier et second signaux audit circuit décodeur, un second circuit tampon ( 4) qui reçoit une pluralité de troisièmes signaux d'adresses appliqués avec ledit premier cadencement et une pluralité de qua- trièmes signaux d'adresses envoyés selon ce dit second cadencement et délivre une pluralité de troisièmes si- gnaux basés sur ladite pluralité de troisièmes signaux d'adresses et une pluralité de quatrièmes signaux basés sur ladite pluralité de quatrièmes signaux d'adresses, et un second circuit décodeur qui reçoit la pluralité desdits troisième et quatrième signaux et délivre des signaux de sélection permettant de réaliser la sélec- tion de ladite pluralité de cellules de mémoire dans le- dit réseau de cellules de mémoire. 8 Dispositif de mémoire à semiconducteurs selon la revendication 7, caractérisé en ce que ledit troisième circuit de sélection comporte en outre, une borne commune recevant ledit premier signal d'adresse envoyé avec le premier cadencement ledit second signal d'adresse envoyé avec le second cadencement,et que les- dits premier et second signaux d'adresses sont appli- qués à partir de ladite borne commune audit premier circuit tampon. 9 Dispositif de mémoire à semiconducteurs selon la revendication 8, caractérisé en ce qu'il est emballé dans un boitier comportant plusieurs broches et que ladite borne commune dudit troisième circuit de sélection ( 4) est raccordé à l'une de ladite pluralité de broches. Dispositif de mémoire à semiconducteurs selon la revendication 9,_ caractérisé en ce que ladite broche, à; laquelle ladite borne commune dudit troisième 3 l borne commune dudit troisième circuit de sélection ( 4) est raccordée, est la broche ( 1). 11 Dispositif de mémoire à semiconducteurs selon la revendication 7, caractérisé en ce que le ré- seau de cellules de mémoire est constitué par une plura- lité de matrices de cellules de mémoire (la-ld) conte- nant une pluralité de cellules de mémoire, et que cha- cune desdites matrices de cellules de mémoire possède l'une de ladite pluralité de bornes d'entrée/sortie. 12 Dispositif de mémoire à semiconducteurs selon la revendication 2, caractérisé en ce que ledit circuit de commutation (Ga, Gb, G 1, G 4 gl-g 4) est cons- titué par une pluralité de circuits de porte constitués par des transistors à effet de champ à grille isolée. 13 Dispositif de mémoire à semiconducteurs selon la revendication 4, caractérisé en ce que ledit circuit de sélection ( 7) comporte un premier circuit à bascule bistable ( 12) maintenant lesdits premiers si- gnaux et appliquant lesdits premiers signaux retenus audit circuit décodeur, et un second circuit à bascule bistable maintenant lesdits seconds signaux et appli- quant lesdits seconds signaux retenus audit circuit dé- codeur. 14 Mémoire à semiconducteurs, caractérisée en ce qu'elle comporte un réseau de cellules de mémoire (l;la-ld) comportant plusieurs bornes d'èntrée/sortie, dans lequel plusieurs cellules de mémoire sont sélec- tionnées essentiellement simultanément et dans lequel lesdites cellules de mémoire ainsi sélectionnées sont raccordées auxdites bornes d'entrées/sortie d'une maniè- re bi-univoque, un circuit de commutation (Ga, Gb, G 1-G 4, g 1-g 4) comportant plusieurs bornes d'entrée/sortie pré- vues de manière à correspondre et être raccordées aux bornes d'entrée/sortie dudit réseau de cellules de mé- moire de façon bi-univoque, plusieurs bornes de comman- de et une borne d'entrée/sortie raccordées de façon sélec- tive à l'une desdites bornes d'entrée/sortie dudit circuit un circuit d'entrée/sortie ( 8,9)comportant une borne d'entrée/sortie raccordée à ladite borne d'entrée/sortie dudit circuit de commutation, une borne d'entrée et une borne de sortie, et délivrant à partir de ladite borne d'entrée/sortie, un signal correspondant à un signal ap- pliqué à ladite borne d'entrée, ou bien, à partir de la- dite borne de sortie, un signal correspondant à un si- gnal appliqué à ladite borne d'entrée/sortie, un circuit de.commande ( 5 a,5 b,6) délivrant des signaux de commande, et un circuit de sélection ( 4,7,9) délivrant auxdites bornes de commande dudit circuit de commutation un si- gnal de sélection qui relie une borne d'entrée/sortie prédéterminée de ladite pluralité desdites bornes d'en- trée/sortie dudit circuit de commutation à ladite borne commune d'entrée/sortie, et délivrant ensuite auxdites bornes de commande, des signaux de sélection qui relient séquentiellement et sélectivement une pluralité de bor- nes d'entrée/sortie autres que ladite borne d'entrée/ sortie à ladite borne commune d'entrée/sortie lorsque les signaux de commande sont délivrées par ledit cir- cuit de commande. Dispositif de mémoire à semiconducteurs selon la revendication 14, caractérisé en ce que ledit circuit de sélection ( 4,7,9) comporte un second circuit de sélection ( 7) possédant une pluralité de bornes de sortie et délivrant une pluralité de seconds signaux de sélection prédéterminés, et un registre à décalage ( 11-1 à 11-4) constitué par une pluralité de registres possédant les signaux de commande délivrés par ledit circuit de commande, et délivrant lesdits signaux de sélection qui relient l'une de ladite pluralité d'en- trée/sortie dudit circuit de commutation déterminées par lesdits seconds signaux de sélection à ladite borne d'entrée/sortie commune, puis délivrant lesdits signaux de sélection, qui raccordent séquentiellement et sélective- ment lesdites bornes d'entrée/sortie dudit circuit de commutation à ladite borne d'entrée/sortie commune tou- tes les fois que ledit registre à décalage est actionné en fonction des signaux de commande. 16 Dispositif de mémoire à semiconducteurs selon la revendication 15, caractérisé en-ce qu'il com- porte,en outre, un troisième circuit de sélection déli- vrant des signaux de sélection pour réaliser la sélec- tion de ladite pluralité de cellules de mémoire à par- tir dudit réseau de cellules de mémoire et que lesdites cellules de mémoire ainsi sélectionnées sont raccordées auxdites bornes d'entrée/sortie dudit réseau de cellules de mémoire, ce qui a pour effet de déclencher l'enregis- trement de la lecture de données dans ou hors desdites cellules de mémoire sélectionnées par l'intermédiaire desdites bornes d'entrée/sortie. 17 Dispositif de mémoire à semiconducteurs selon la revendication 7, caractérisé en ce que ledit troisième circuit de sélection ( 4) comporte un circuit tampon recevant une pluralité de troisièmes signaux d'adresses envoyés selon un premier cadencement et une pluralité de quatrièmes signaux d'adresses envoyés se- lon un second cadencement et délivrant une pluralité de troisième signaux basés sur ladite pluralité de troisièmes signaux d'adresses et une pluralité de qua- trièmessignaux d'adresses basés sur ladite pluralité de quatrièmes signaux d'adresses, et un circuit déco- deur recevant la pluralité desdits troisièmes et quatriè- mes signaux d'adresses et délivrant des signaux de sé- lection pour ladite sélection de ladite pluralité de cellules de mémoire dans ledit réseau de cellules de mémoire. 18 Dispositif de mémoire à semiconducteurs selon la revendication 17, caractérisé en ce que ledit circuit de commande ( 5 a,5 b,6) comporte un second circuit de commande possédant une première borne à laquelle un premier signal de commande déterminant ledit premier ca- dencement est appliqué et une seconde borne à laquelle un second signal de commande déterminant ledit second cadencement est appliqué, et que ledit second circuit de commande délivre lesdits signaux de commande servant à faire fonctionner ledit registre à décalage lorsque lesdits premiers et seconds de commande sont appliqués auxditespremières et secondes bornes selon une relation de cadencement prédéterminée, ce qui a pour effet que lesdites cellules de mémoire sont sélectionnées de fa- çon séquentielle parmi ladite pluralité de cellules de mémoire sélectionnéesdans ledit réseau de cellules de mémoire et sont raccordées à ladite borne d'entrée/sor- tie dudit circuit d'entrée/sortie. 19 Dispositif de mémoire à semiconducteurs selon la revendication 18, caractérisé par le fait qu'il est emballé dans un boitier comportant une pluralité de broches, ladite première borne dudit circuit de commande étant raccordée à l'une de deux broches de ladite plura- lité de broches, tandis que ladite seconde borne dudit circuit de commande est raccordée à l'autre desdites broches. Dispositif de mémoire à semiconducteurs selon la revendication 19, caractérisé en ce que ledit circuit de commutation est constitué par une pluralité de circuits de porte constitus par des transistors à ef- fet de champ à grille isolée. 21 Dispositif de mémoire à semiconducteurs selon la revendication 8, caractérisé en ce que le nom- bre desdites bornes d'entrée/sortie dudit réseau de cel- lules de mémoire est égal à quatre. 22 Dispositif de mémoire à semiconducteurs selon la revendication 9, caractérisé en ce que le nombre des bornes d'entrée/sortie dudit réseau de cellules de mémoire est égal à quatre. 23 Dispositif de mémoire à semiconducteurs selon la revendication 9, caractérisé en-ce que ladite première borne dudit circuit de commande est raccordée, à l'une de deux broches de ladite pluralité de broches, autre que celle raccordée à ladite borne commune dudit troisième circuit de sélection, tandis que ladite troi- sième borne dudit circuit de commande est raccordée à l'autre desdites deux broches. 24 Dispositif de mémoire à semiconducteurs selon la revendication 6, caractérisé en ce qu'il com- porte en outre une pluralité d'amplificateurs (MA 1-MA 4) dont chacun d'eux retient les données lues hors de la- dite cellule de mémoire sélectionnée. Dispositif de mémoire à semiconducteurs selon la revendication 16, caractérisé en ce qu'il com 4, porte en outre, une pluralité d'amplificateurs (MA 1-MA 4) dont chacun retient les données lues hors de ladite cel- lules de mémoire.