Brevet FR2526571A1 — publié le 19831110

S#STEMES MEMOIRES ACCESSIBLES PAR LEURS ADRESSES OU EN FONCTION DU CONTENU La présente invention concerne les systèmes mémoires dont les contenus organisés en ligne et en colonne sont accessibles, soit par leurs adresses, soit en fonction de la valeur de ces contenus. On sait qutil existe déà des mémoires dites mémoires associatives qui se composent de fonctions logiques associées à des mémoires contenues sous la dénomination RAM. Ces mémoires servent à retrouver l'information en fonction du contenu et non plus en fonction de l'adresse d'une information qui est supposée contenue dans une mémoire. Ce type de mémoire est souvent dénommé par les techniciens mémoire adressable par le contenu ou plus commu rsément par 1'abréviation CAM. De plus, on sait que depuis longtemps il existe des mémoires qui peuvent Titre interrogées en fonction d'une adresse pour connattre le contenu de l'information qui. se trouve a cette adresse. Les techniciens ont cherché a combiner ces deux types de mémoires pour en faire un système adapte a toutes les conditions dutilisation, notamment dans la vie comnerciale et industrielle. En fait, il n'existe pas de système mémoire accessible soit par leurs adresses, soit en fonction de la valeur de leur contenu qui soit d'une réalisation simple et ttli ait un emploi souple et peu complexe. La présente invention a pour but de réaliser un système mémoire dont les informations qu'il contient sont organisées de façon connues en ligne et en colonne, ces mémoires qui soient accessibles soit par leurs adresses soit en fonction de la valeur du contenu, et ceci dans un ensemble intégré et unitaire d'un prix de revient faible et ne présentant pas de complexité technique majeure Plus précisément la présente invention a pour objet un système mémoire dont les informations qu'il contient sont organisées de façon connue en ligne et en colonne qui soient accessibles, soit par l'adresse de ses informations, soit en fonction de la valeur de ses informations contenues mémorisées, caractérisé par le fait qu'il comprend un premier ensemble de blocs mesoie à une pluralité d'entrées et de sorties, des premiers moyens de conduction de données vers ledit bloc mémoire des seconds moyens de conduction dtinformation d'adresses vers ledit bloc mémoire cesdits seconds moyens comprenant en outre des troisièmes moyens de sélection suivant au moins une ligne, et des quatrièmes moyens de sélection suivant au moins une colonne, et des cinquièmes moyens de contre des informations contenues dans ledit bloc mémoire une pre mière pluralité d'entrées de commande et une pluralité de sorties aptes à délivrer lesdites informations sélectionnées. Selon une autre caractéristique de la présente invention, ledit ensemble de blocs mémoire comprend une pluralité de cellules mémoires élémentaires ayant des entrées de données et des entrées d'adresses, des sorties logiques de commande et des entrées d'horloge, et une entrée d'autorisation de sortie de ladite cellule, une pluralité de cellules de contz81e ayant une pluralité d'entrées de sélection connectées aux sorties desdites cellules mémoires, des entrées de sélection colonne, des entrées de sélection ligne, et des entrées de contrdle, chaque cellule étant reliée à une autre des cellules précédentes par des moyens de liaison aptes à transmettre un signal de carnage en recherche par contenu, lesdites cellules de centrale contenant des moyens de sortie de données aptes à autre connectés à des moyens de conduction de données. Selon une autre caractéristique de la présente invention, les cellules mémoires comportent chacune au moins une bascule flip-flop de type D, une horloge connectée à ladite bascule, cette dite mémoire ayant une entrée et une sortie, une porte logique dont une entrée est reliée & ladite sortie de ladite bascule, et un organe tampon du type buffer dont une entrée est reliée à la sortie de ladite bascule et dont la sortie est reliée à ladite entrée de ladite bascule, ledit organe tampon comprenant une entrée d'autorisation de sortie. Selon une autre caractéristique de la présente invention, ladite cellule mémoire comprend des moyens aptes a Outre activés par un signal bi-directionnel d'entrée et/ou de sortie. Selon une autre caractéristique de la présente invenx tion, ladite cellule de centrale comprend une pluralité de circuits constitués d'au moins un circuit NOR E dont le nombre d'entrées est égal au nombre de mots possibles des systèmes, un organe tampon du type buffer à sortie trois états genre tri-state, une porte logique ET S constituant l'entrée de sélection de ladite cellule, une pluralité de portes logiques, au moins deux bascules flip-flop de type D aptes à titre déclenchées par des signaux d'horloge sur les flancs descendant, et un registre de groupe constitué d'une pluralité de portes logiques OU et ET montées en bascule. Selon une autre caractéristique de la présente iSven- tion, ledit bloc mémoire comprend au plus une cellule de contrdle ayant un registre de curseur mémori sant un nunn logique. D'autres caractéristiques et avantages de la présente invention apparaftront au cours de la description suivante donné. en regard des dessins annexés à titre il lustratif mais nullement limitatif, dans lesquels - la figure 1 représente en schéma bloc généralisé, les différentes entrées et sorties de commande d'un système mémoire selon l'invention, - la figure 2 représente un ensemble de systèmes mémoire selon l'invention, associé & un microprocesseur représentant une possibilité d'application du système mémoire selon l'invention, - la figure 3 représente un schéma bloc illustrant l'organisation générale du système mémoire selon l'in- vent ion, - la figure 4 représente, sous forme plus détaillée, la réalisation du bloc mémoire selon la figure 3, - la figure 5 représente un exemple d'organisation d'une cellule mémoire telle qu'elle apparat dans la figure 6, - la figure 6 représente une organisation interne d'une cellule de contrôle telle qu'elle apparat en bloc sur la figure 4, - la figure 7 représente un autre mode de réalisation simplifié de la cellule de contrdle telle qu'elle apparant à la figure 4, - les figures 8, 9 et 10 représentent un mode de réalisation permettant d'élaborer un signal de recherche d'interrogation dudit système mémoire, - la figure 11 représente un mode de réalisation permettant l'écriture en accès dudit système mémoire par contenu, et, - la figure 12 représente, sous forme schématique, des moyens de commande du défilement des adresses. Il est préalablement mentionné que l'ensemble des figures représente un même mode de réalisation dlun système mémoire selon lfizlvention, et que, il est bien évident que chaque référence qui sera utilisée dans la présente description devra outre lue indifféremment sur chacune des figures quand elle apparat sur celles-ci. Il est de plus mentionné que dans un souci de permettre une compréhension plus facile de cette description, les différents moyens ont été désignés par des abréviations qui ont été utilisées comme références dans les dessins afin de permettre dlappréhender plus facilement la structure et le fonctionnement de chaque élément représenté, étant donné, de plus, que ces abréviations sont couramment utilisées par l'homme de l'art en la matière. En outre, les différents éléments unitaires constitutifs du système mémoire ont été représentés sous leur forme conventionnelle et ne seront pas plus amplement décrits sauf ceux qui ont été réalisés spécifiquement pour la mise en oeuvre de l'invention, comme par exemple la cellule mémoire (CM) qui apparu ait sur la figure 4 dans l'ensemble du système et dont un mode de réalisation est donné sur la figure 5. En revenant plus particulièrement à la présente invention, celle-ci concerne un système mémoire qui contient un certain nombre d'informations mémorisées d'ensembles de n éléments binaires ci-après dénommés e.b. Ces ensembles sont rangées pour fixer les idées et bien comprendre l'agencement dflrrptelle mémoire suivant des lignes et des colonnes Ces mémoires trouveront certainement une application dans beaucoup de domaines, qui soient industriels ou commerciaux, et c'est ainsi par exemple qu'avec un tel système mémoire selon l'invention, il serait possible de llutiliser par exemple dans le domaine aéronautique pour connattre toutes les données concernant les réservations de places en adressant ces informations, ou alors de connattre par exemple l'ensemble des personnes se prénommant "DUPONT't qui ont pris l'avion, c'est A dire en fonction du contenu de cette înformation,en l'occurrence le mot DUPONT sous forme de groupes de n éléments binaires. Le circuit faisant l'objet de la présente invention consiste en tui ensemble mémoire dont les contenus sont accessibles, soit classiquement par leur adresse physi qae dans le circuit, soit comme il sera décrit plus moins en fonction de la valeur de ce contenu Nous désignerons dans la suite ce circuit par système mémoire (mémoire accessible par contenu ou adresse), La mémoire est constituée essentiellement de - cellules mémoires élémentaires d'un e.b. (élément binaire) dont I'organisation nouvelle est également une caractéristique de la présente invention. Nous désignerons ces cellules sous le sigle CM. Les CMs sont en nombre égal au nombre dte.b. caractérisant la mémoire. - cellules de contre dont l'organisation nouvelle est également une caractéristique de la présente invention. Nous désignerons ces cellules par le sigle CT. Les CTs sont en nombre égal au nombre de mots caractérisant la mémoire. - un certain nombre de fonctions traditionnelles . un dérnultiplexeur, des portes logiques Un exemple d'organisation d'une mémoire de 256 mots de huit e.b. (donc 256 x 8 bits de mémoire) est donné sur les figures 3 et 4. On y trouve par exemple : - 256 CTs numérotées de O a 255 - 256x8 CMs numérotées de CM (g) à CM (255) - 2 démultiplexeurs fournissant 16 sorties chacun - 5 portes logiques - un bus de contrôle d'entrée 10 e.b. - un bus d'adresse t 8 e.b. - 2 bus de sélection de 16 e.b. issus des démultiplexeurs un bus de selection ligne un bus de sélection colonne On entrevoit ltorganisation interne de la mémoire, Les deux bus de sélection permettent d'adresser une CT parmi 256 contreles à son tour, grâce à 10 signaux, huit CMs ayant pour premier indice celui de la CT et le second, qui varie de O å 7, indiquant leur poids ainsi que celui de lteb. du bus de donnée ou du bus d'adresse auquel la CM est connectée. Présentation. La mémoire se présente sous la forme d'un ensemble échangeant des signaux avec ltextérieur par un certain nombre d'entrées/sorties (cf. figure ). - Le bus de données du système (huit e.b. dans l'exemple choisi) - Le bus d'adresse bas du système (meme format que le bus de données) - Le signal OS provenant du démultiplexage du bus d'adresse haut. - Le bus de contrdles des mémoires (dix e.b.) Trcis signaux d'entrée tINin, GRin1, GRin2) et trois signaux de sortie (INout, GRout1, GRout2) mettant chaque mémoire en liaison avec la précédente et la suivante. (Le signal INout peut également astre utilisé comme signal de statut ). Un exemple du système complet est donné sur la figure 2. Fonctionnement amplifié. La mémoire est une mémoire accessible par deux sortes d'accès : - laccès.par adresse - l'accès par contenu L'entrée MOD de la mémoire permet de sélectionner le MOD d'accès. Les informations sont effectivement groupées (par huit dans notre exemple particulier d'une mémoire de 256 mots de huit e.b.). A chaque groupe est assignée une adresse. En fait, & chaque adresse, trois e.b. de statut sont ajoutés aux e.b. de données0 Ces trois e.b. de statut correspondent aux sorties des registres - de groupe RG - de chadnage Rch - de curseur Rcu Ces trois registres ont un r81e particulier relatif à l'accès par contenu. De ces trois bits de statut sont tirés deux signaux : INout et GRoub. I - Accès par adresse MOD vaut 0. L'adresse est envoyée sur le bus correspondant et les échanges de données se font par le bus de données0 Lecture : mettre l'indicateur R/W de la mémoire à O Les entrées RSTF, SETF et Reset seront normalement à 0. Les données seront lues sur le bus de données. Ecriture : R/W = 1 RSTF, SETF et Reset normalement à 0 Les données sont transmises par le bus de données, Ecriture dans les bits de statut On peut écrire d'une manière adressée dans les bits de statut RG (registre de groupe) et Rcu (registre de cur seul) , Ecriture dans RG : Pendant une opération de lecture ou d'écriture par adresse, il suffit d'afficher 1 sur l'entrée RSTF pour mettre le bit RG de l'adresse spécifiée a O ou sur SETF pour le mettre à 1. Si un "1" est présent sur ces deux signaux, la mise à O est prioritaire. Si un 0" est présent sur les deux signaux, le bit RG n'est pas modifié (lecture ou écriture simple). Ecriture dans Rcu : il suffit, pendant une opération de lecture ou d'écriture par adresse d'envoyer un pulse sur Reset. TJn n1" sera alors enregistré dans le Rcu de l'adresse spécifié, et un "On sera automatiquement forcé dans les Rcu des autres adresses. En effet un "1" dans Rcu représente un curseur, et il ne doit y avoir qu'un seul curseur au plus dans la mémoire. il - Accès par contenu MOD = 1 OS indifférent Il nous faut maintenant éclairer les r81.es de RG, Rcu, Rch, de meme que ceux d'INout et de GRout. RG : les contenus de la mémoire (données) sont partagés en deux groupes - celles qui sont concernées par les demandes venues de l'extérieur de la mémoire - les autres L'indicateur RG a pour rôle de définir si la donnée mémorisée a la même adresse que lui appartient ou non à la classe "demandée". Lorsque l'on exécute une recherche sur une donnée, RG se mettra à l'état voulu si les conditions requises sont réunies. Cet état peut être O ou 1 selon des spécifications que nous verrons. Rcu : lorsqu'après on voudra savoir à quelles adresses il y a un RG à l'état voulu, il ne faudra pas que toutes les adresses soient envoyées simultanément car cela ferait un court-circuit. Il faut que chacune à leur tour les adresses soient envoyées. Celle qui enverra sera celle qui aura son Rcu à 1. Pour passer à la suivante, il faudra exécuter un CONT qui déplacera le curseur jusqufau Rcu de la suivante adresse concernée. Les adresses sortiront ainsi de manière classée. Rch sera expliqué plus loin, de meme qu'knout et GRout0 Ecriture à toutes les adresses qui ont RG dans un état spécifié GR = 1 Reset = O CONT = O R/W = i SETF et RSTF normalement à O TNV = O si on recherche un "1" dans les RG INV = 1 si on recherche un "O" Les données sont envoyées sur le bus de données. La valeur du bus d'adresse est indifférente. Recherche En plus de MOD = 1, GR = 1 et Reset = R/W = CONT = O Avant la premier recherche, il faut initialiser la mémoire en fixant en plus RSTF = 1 et SETF = O pendant l'opération, ce qu entraînera une mise à O de tous les RG de la mémoire. - Recherche des adresses oh se trouve un mot de 8 bits détermine - Exécuter une opération de recherche sur ce mot avec le contexte énoncé ci-dessus, mais avec RSTF = SETF = INV = O. Le résultat de cette recherche sera la mise à 1 du RG des adresses où l'identité a été rencontrée. Délimitation du champ utile. On peut ne s'intéresser qu'à un certain champ de la mé- moire, et l'on délimitera celui-ci en mettant un 1 dans le bit Rcu de l'adresse précédant son début à 1. Ceci sera fait par l'opération d'écriture dans Rcu qui a été vue plus haut. - Défilement et lecture des adresses ayant leur RG à 1. MOD = GR = 1 R/W = DEFT = SETF = RSTF = Reset = 0 On envoie durant l'opération un pulse positif sur CONT. Sur le bus de données va autre envoyée l'adresse de la première mémoire du champ dont le bit RG est à 1 après la redescente de CONT. Cette adresse deviendra alors la nouvelle limite inférieure du champ, son bit Rcu passant à 1. Lors de l'opération CONT suivante, l'adresse suivante ayant son RG à 1 sera envoyée, et ainsi de suite, autant de fols qu'on le voudra. Dès que l'adresse "suivante" n'est plus dans la mémoire, mais dans la suivante, le relais est automatique. il - Opérations logiques lors d'une recherche il s'agit d'opérations qui prennent en compte le passé immédiat des RG. On peut alors exécuter, durant une nouvelle opération de recherchez deux opérations logiques a/ n oun Lors de ltopération de recherche, on mettra INV = O en plus de MOD = 1, GR = ?, Reset = R/W = CONT = RSTF = SETF = 0. Après cette opération, un bit RG sera mis à 1 s'il y a identité, ou si il était à 1 précédemment. b/ "ET" ici, lors de 1 t opération de recherche, on mettra INV = 1. Après cette opération, un bit RG sera mis & t il y a identité et si il était à 1 précédemment. III - Une autre opération logique peut outre exécutée lors du défilement des adresses : en gardant le meme contexte que décrit pour l'opération de défilement donnée cidessus, mais en prenant INV = 1, les adresses envoyées seraient celles des mémoires ayant leur RG & 0. INV permet donc ici une inversion lorsqu'il est à 1. recherche avec chadnage. Cette opération qui permet d'utiliser toute la puissance de la mémoire consiste & rechercher, non pas un mot, mais une séquence de mots successifs. Après avoir recherché le premier de la manière énoncée ci-dessus, on procédera de la manière suivante pour les mots suivants. On aura MOD = 1, GR = Reset = R/W = CONT = RSTF = SETF = INV = 0. SENS permettra de définir si l'on recherche des mots qui se suivent, des adresses basses aux adresses hautes (on prendra alors SENS = 1) ou vice-versa (et on prendra SENS = 0). Le mot suivant est envoyé sur le bus d'adresse bas. I1 est possible de "sauter" un mot en envoyant SETF = i durant l'opération. On procédera de même pour le mot suivant de la"chaîne" jusqu'à ce que celle-ci soit terminée. On pourra alors faire défiler les adresses-comme il a été indiqué ci-dessus. Les adresses récupérées représen teront alors l'adresse du mot de la fin de chaque channe trouvée. L'opération transitoire. Entre chaque opération, la mémoire doit passer par un état transitoire, caractérisé par les états suivants MOD = Reset = CONT = O, GR = OS = 1. - Pour y arriver, on fixera dans l1 ordre OS, MOD puis GR (Reset et CONT étant toujours à 0 à la fin des opérations). - Pendant, on fixera les autres signaux à l'état qu'ils devront avoir lors de opération suivante. - Pour en partir, on fixera à leur nouvelle valeur, dans l'ordre : GR, MOD et puis OS. Organisation interne d'une cellule mémoire CM (cf.figure 5). La CM représentée figure 3 comprend trois éléments - un Flip/Flop de type I) avec horloge, caractérisée par son entrée E, sa sortie S et son entrée horloge Ho active haute. - un OU exclusif caractérisé par ses deux entrées El et E2, et par sa sortie On (n étant l'indice de la CM oonsi- dérée). - un organe tampon connu sous le nom de buffer à trois états de sortie (haut, bas et en haute 'impédance) genre tri-state, caractérisé par son entrée, sa sortie et un signal d'autorisation de sortie à l'actif bas EN. Interface d'une cellule CM. La CM est accessible par trois signaux d'entrée - EN - le signal d'horloge Ho - l'e.b. d'adresse ADBn (n étant l'indice de la. CM considérée). La CM fournit, en outre, un signal de sortie : Cn,Cn, qui rend compte de la comparaison de ADBn avec le contenu de la mémoire, comme il sera précisé plus loin, dans le paragraphe "fonctionnement". D'autre part, la CM possède un signal bidirectionnel d'entrée/sortie - DBn (n étant l'indice de la CM considérée)0 Lorsque la CM ne l'utilise pas, elle le laisse dans un état de haute impédance0 Fonctionnement d'une cellule mémoire CM. 1/ Transfert d'un e.b.du bus de données dans la mémoire écriture. Cette opération se produit dans le contexte suivant - EN est à l'état haut - Ho reçoit un pulse positif . EN étant à l'état haut lors de cette opération, la sortie du buffer présente une haute impédance et n'influe donc pas sur entrée E du Elip/flop D. . Le pulse positif envoyé sur Ho provoquera la mémorisation dans le Flip/Flop D de l'état (haut ou bus) présent alors sur l'entrée I)3n. . Durant cette opération, la mémoire ne prendra pas en compte l'état du signal On ; L'état de ADBn est donc sans importance à ce niveau. 2/ Transfert d'un e.b.de la mémoire vers le bus de données lecture. Cette opération se produit dans le contexte suivant . EN est à l'état bas . Ho est à l'état bas Les états respectifs EN bas et Ho haut ne peuvent autre simultanés. o EN étant à l'état bas lors de cette opération, la sortie du buffer recopiera sur DBn le contenu du Flip/ Flop D présent sur sa sortie S. . Ho étant à l'état bas, il n'y a pas modification du contenu du Flip/flop D pendant cette opération. e Pendant cette opération, la mémoire ne prendra pas en compte l'état du signal On ; l'état de ADBn est donc sans importance à ce niveau. 3j Comparaison du contenu de la CM avec l'e.b.ADBn du bus d'adresse. Cette opération s7 effectue de manière permanente grace au OU exclusif qui fournit un état bas lors de ltiden- titré . La mémoire ne prend en compte ltétat du signal On que lorsque EN est & état haut, et Ho à I'état bas. donc lorsqu'il nty a pas de transfert d'e.b. entre la CM et le bus de données. La cellule de contre CTo Organisation interne d'une cellule CT. Un exemple d'organisation d'une CT est représentée figure 6 dans le cas de mots de 8 e.b. Comme nous le verrons ci-dessous, cette organisation est indépendante de la longueur des mots, à ltexception de deux circuits. La CT comprend dans ce mode de réalisation 39 circuits(fig.6) - un circuit NOR E dont le nombre d'entrées est égal au nombre d7e.b. compris dans chaque mot du système (ici 8) - un organe tampon ou buffer B à sortie trois états genre tri-state dont le nombre d'entrées et de sorties égale le nombre d'e.b. compris dans chaque mot du système un ET S réalisant l'entrée de sélection de CT, ayant en entrées les élections lignes et colonnes (select Y et select X) - 34 autres portes logiques - 2 flip/flop de type D avec horloge à déclenchement sur les fronts descendants (logique négative). Registre de stockage de la CT - le registre de groupe RG est constitué des OU 2 et ET 5 montés en bascules R/S. La mise à 1 de ce registre est effectuée lorsqu'un 1 arrive et force le OU 2 (logique positive) La mise à O de ce registre est effectuée lorsqu'un O arrive et force le ET 5 (logique négative). Plusieurs signaux demandant, soit une mise à 1, soit une mise à O peuvent arriver au OU 2 et ET 5, qui effectuent un OU des ordres, mais pas un OU des signaux. La sortie de ce registre se trouve après la sortie du ET 5. Ce registre est donc à mise à O prioritaire0 - Le registre de chaînage est constitué du Flip/Flop 1. Son entrée E1 est mémorisée lors de la présence sur l'entrée d'horloge Hol d'un front descendant (logique négative). - Le registre de curseur est constitué du Flip/Flop 2. Son entrée E2 est mémorisée lors de la présence sur l'entrée d'horloge Ho2 d'un front descendant (logique négative). Interface d'une cellule de contrdle CT. La CT est accessible par 15 signaux d1entrées plus les Cn des CMs subordonnées à la CT considérée. - Ces entrées Co à Cn-1 provenant des CMs subordonnées à la CT considérée. - Deux entrées GRin1 et INin provenant de la CT d'adresse juste inférieure. - Une entrée GRin2 provenant de la CT d'adresse juste supérieure. - Les entrées amenées par le bus de contrele interne . R/W..... signal de lecture/écriture . LO signal de lecture en accès par contenu . MOD indicateur de choix d'accès . INV signal d'inversion de fonction du registre de groupe RG . RSTF.... signal de mise à O du registre de groupe . SETF.... signal de mise à 1 de registre de groupe . REMET... signal d'initialisation du registre curseur . CONT.... signal de continuation d'envoi d'adresses .GRe signal de chadnage en recherche par contenu actif bas . SENS.... indicateur de choix de sens de chadnage - Les deux entrées de sélection qui produisent Select . SELECT X :sélection colonnes . SELECT Y : sélection lignes La CT fournit en outre quatre signaux de sorties plus un nombre égal au nombre d7e.b. caractérisant un mot : - Ces n signaux DBo à DBn-1 vers le bus de données. Ces signaux sont laissés en état de haute impédance lors d'une non utilisation. - Deux signaux Ho et EN allant vers toutes les CMs subordonnées & la CT considérée. - Un signal INout allant vers le signal INln de la CT d'adresse juste supérieure. - Un signal GRout allant vers le signal GRin1 de la CT d'adresse juste supe1rieure et vers le signal GRin2 de la CT d'adresse juste inférieure. Rôle de la cellule de contrôle CT dans la mémoire. Une cellule CT reçoit des ordres par le bus de centrale interne de la mémoire, et contrdle en conséquence les CMs qui lui sont subordonnées. La CT a, pour se souvenir des événements antérieurs, trois registres de fonctions bien spécifiées. - Le registre de groupe dont le contenu indique que les OMs subordonnées à la CT considérée ont été reconnus comme ayant répondu à certaines conditions que nous exposerons par la suite. - Le registre de carnage qui sert, comme son nom voudrait ltindrquer, pendant (et entre) les opérations de chadnage de recherches par contenus. Son ralle est de conserver une trace du registre de groupe tel qu'il était lors de la recherche antérieure à celle en cours, car le registre de groupe est amené à astre modifié entre deux recherches "chaînées" et son passé est très important, comme nous le verrons. - Le registre de curseur qui sert à identifier une CT au plus, cette CT étant celle qui "a la parole" lors d'une opération de continuation : elle envoie son adresse sur le bus de données, les déplacements et la précision du raie de ce curseur vont être expliquées ultérieurement. La cellule de contre CT doit prendre en compte ses registres et les modifier lors des onze opérations dont elle est capable et dont voici la liste. - Opérations adressées 1. Lecture du mot contenu dans les CMs subordonnées & laCT adressée 2. Ecriture d'un mot dans les OMs subordonnées & la CT adressée 3. Modification du registre de groupe de la CT adres sée (mise à O ou à 1) 4. Mise du curseur sur la CT adressée - Opérations absolues 5. Modifications de tous les registres de groupes (mise à O ou à 1) - Opérations de recherche 6. Recherche d'identité ou de non identité avec un mot : résultat dans le registre de groupe 70 Recherche d'une suite de mots en chadnage (en allant des adresses basses vers les adresses hau tes ou vice-versa) : le résultat étant dans le re gistre de groupe 8. Saut d'un mot en recherche avec chadnags 9.Opération d'écriture lorsque le registre de groupe vaut un état défini 10. Opération transitoire présente entre deux opérations 11. Demande des adresses des CTs ayant leur registre de groupe dans un état défini ("continuation"). Une liaison permanente de CT à CT : la channe INin INout. I - Généralités sur la channe INin-INout Nous allons ici préciser le roule du registre du curseur. L'entrée INin d'une CT est, rappelons-le, reliée à la sortie INout de la CT d'adresse Juste inférieure. L'entrée IN'.n de la première CT doit être reliée d à la masse Rappelons également qu'il n'y a qu'une CT dans la mémoi- re (au plus) qui a son registre de curseur à 1. A) Cas des CTs situées avant celle qui a son registre de curseur à 1 : classe A 1/ Généralités : Si nous appelons S2 la sortie du F/F2, nous avons donc S2 = O pour toutes les CTs e la classe A 2/ Cas de la première CT INin valant O, la sortie du ET 28 est forcée à 0. OU 29 recopie alors S2, c'est-à-dire O sur INout. Le INin de la CT suivante vaudra donc 0. 3/ Cas de la CT suivante La CT suivante se trouve alors dans le même état que la première ; il en sera de même pour la troi sième, ainsi que les suivantes, jusqu'à ce que l'on arrive a celle qui a son registre de curseur à 1. Il est a noter que cet ensemble peut 8tre vide si c'est le registre curseur de la première CT qui est à 1. 3) Cas de la CT qui a son registre de curseur à 1 : classe B S2 valant 1, il force le OU 27 et par de là INout à I. C) Cas des CTs suivant celle de classe B mais ayant D'=O (D' correspond à la sortie du OU exclusif 12 ou entre la sortie du registre de groupe) : classe C 1/ Généralités sur cette classe S2=0, puisqu'une seule CT a S2=1 (classe B) .D' .-C 2/ Cas de la première CT de la classe C INin 1 D' valant 0, il amène un 1 à l'entrée du ET 28 après #cre passée par l'inverseur 27. L'autre entrée du ET 26 étant INin, sa sortie vaudra 1, forçant le OU 29, et donc INcut à 1. L'entrée INin de la CT suivante vaudra donc 1. 3/ Cas des entrées CTs de la classe C. La deuxième CT de cette classe aura 1 à son entrée INin, et se trouvera dans le mOme cas que la première. Il en sera de meme pour la troisième, et les suivantes jusqu'a ce que l'on arrive à une CT qui ait D'=1. Celle-ci aura donc également son entrée INin à 1. Cet ensemble peut être vide si la première CT suivant celle de classe B a D'=1. D3 Cas de la première CT après celle de classe B qui a D'=1 : classe D 1/ Généralités sur cette classe - S2 = O - D' = f t - INin = 1 D' à 1 force via l'inverseur 27 le ET 28 à O, la sortie du OU 29 recopiera donc S2, et donc 0, sur INout. L'entrée INin de la prochaine CT vaudra donc 0. Cet ensemble peut Autre vide. E) Cas des CTs suivant celle de classe D On a S2=0 et INin=O pour la première S2=0 pour toutes Ceci correspond au contexte auquel répond la classe A. Toutes ces CTs auront donc leur sortie INout & O. Cet ensemble peut être vide. Les transformations dans la channe INin-INout se sont automatiquement, dès que les CTs qui répondent aux conditions B) et D) ne sont plus les mêmes. Cela intervient donc après, soit une modification du registre de curseur, soit une modification du registre de groupe. Les opérations qui modifient le registre de groupe sont les opérations numéros 3,5,6,7,9 et parfois 11. Les opérations qui modifient le registre de curseur sont les opérations numéros 4,8. Fonctionnement des opérations adressées. L'indicateur de choix d'accès MOD se trouve donc à 0 : accès par adresse. Travaillant dans cette opération en accès par adresse, et en vue d'écriture, ltindicateur de chatnage GR vaut donc 1. A) Nous pouvons d'ores et déjà fixer des généralités sur ce mode de fonctionnement. - MOD vaut 0, ceci entratne au niveau de la mémoire, LC = O - MOD force également la sortie du ET 13 à O, le OU 14 aura donc Select en sortie. - MOD force également la sortie du ET 23 à 0, et laisse recopier Select à la sortie du ET 19, via ltinverseur 21. La sortie du OU 22, et par delà l'entrée du F/F2 sera donc Select. - Ceci entratne une non utilisation de INin, outre la chatne INin-INout, puisque celui-ci n'entrait que dans le ET 23 forcé à 0. - MOD étant inactif sur le OU 16, celui-ci recopiera Select en sortie. - GR valant 1, il interdit, via le NOR 3 et le NAND 7, une mise à O du registre de groupe (qui s'effectuerait avec un état O à l'entrée du ET 5). - GR force également GRout a 1, et ceci au niveau de toutes les CTs. Les entrées GRin1 et GRin2 vaudront donc 1 (Les cas de la première et de la dernière CT seront vus ultérieurement au paragraphe "fonctionnement gé néral") . - GRin1 et GRin2 valant 1, la sortie du groupe inverseur 30J ET 31, ET 32, OU 39 monté en sélecteur de données, vaudra obligatoirement 1. Ce "1" sera inactif sur les ET 1 et ET 9. - Nous avons vu que LC vaut 0. Celui-ci force donc le ET 1 à O, et la sortie du OU 4 (via le NAND 8) à 1. Ceci interdit à la sortie du NOR E toute modification du registre du groupe. - MOD force également le NAND 20 A 1, et donc le signal ADout interdisant au buffer B d'envoyer des données sur le bus de données. Les sorties du buffer sont donc laissées en état de haute impédance Df et INV sont donc inutilisés (outre dans la channe INin-INout). Le NOR 34 ne sert plus à rien. - L?opération de continuation ne faisant pas partie du groupe des opérations adressées, nous fixerons CONT à 0. - CONT bloque alors le ET 25 à 0, rendant inutile le OU 26. La sortie du ET 25 laisse passer Reset sans modi fications à travers le OU 24 jusqu'à l'entrée d"hor- loge du F/F2. Après ces simplifications, nous obtenons le schéma figure 7 (il indique le groupe des opérations adressées). (La channe INin-INout déJà expliquée nta pas été représentée). B) Fonctionnement des opérations adressées. Voyons maintenant en précision le fonctionnement des quatre opérations adressées énumérées au paragraphe rible de la cellule de contrtle CT dans la mémoire". 1/ Lecture du mot contenu dans les CMs subordonnées à la CT adressée. Pour qu'il y ait lecture, l'indicateur de lecture/écriture R/W doit autre positionné à 0. Les signaux RSTF, SETF et Reset ne concernent pas cette opération, peuvent être bas ou haut car les opérations qu'ils représentent peuvent être simultanées à une lecture. - R/W à O, va forcer le ET 15, et donc le signal Ho à 0. Ceci empOchera une écriture dans les CMs. - R/W valant 0, Select (sortie de l'inverseur 17) ira 'sur EN. EN étant actif bas, il y aura lecture si Select vaut 1, et donc si la CT est adressée (adressa ge ligne plus adressage colonne) 2/ Ecriture d'un mot dans les CMs subordonnées à la CT adressée Pour cette opération R/W = 1. R/W force donc EN à 1, interdisant toute lecture. Select, par contre, traverse le ET 15 sans modifications, et il y aura donc écriture Si Select vaut 1, et que donc la CT est adressée. 3/ Modification du registre de groupe de la CT adressée. RSTF et SETF Les seules modifications qui peuvent titre infligées aux registres de groupes, le sont par la sortie des ET 9 et NAND 10. Ces deux portes ont en commun le signal Select. Si ce dernier est a O, le ET 9 est forcé à O, et il nty a pas de mise à 1, et le NAND 10 est forcé à 1, empochant une mise à O du registre de groupe (rappelons que le signal de mise à O est actif bas). Donc pas de modifications du registre de groupe si la CT n'est pas adressée. Si Select est à 1, SETF traverse le ET 9. Il y aura donc mise à 1 si SETF=1. RSTF, lui, est inversé par le NAND 10. Il y aura donc mise à O si RSTF=1, et donc O une fois inversé. Les mises à O ou à 1 sont commandées respectivement par RSTE' et SETF, et ont lieu Si la CT est adressée. La haine INin-Inout est modifiée. Cette opération a lieu en même temps qu'une lecture ou qu'une écriture, R/W ne pouvant avoir que deux états. Pendant une lecture/écriture simple, on peut mettre RSTF = SETF = O. 4/ Plaçage du curseur sur la CT adressée : Reset Le curseur est un 7 présent dans un (et un seul au maxi mum) registre de curseur. Lors du front de descente du signal Reset (sur lequel on envoie un pulse positif), le signal Select est mémorisé dans le registre de curseur (F/F 2). Il y aura donc un t dans le registre de curseur de la CT adressée0 Pour mettre tous les registres de curseur & 0, on peut mettre l'entrée OS de la mémoire à 1 ou un état 1 sur MOD. Cette opération est simultanée à une opération de lecture/écriture. Cette opération modifie la channe INin-INout. Fonctionnement des opérations absolues. L'indicateur de choix d'accus ne se trouve donc pas en accès par adresse. Il est donc en accès par contenu MOD = 1 Modification des registres de groupe Il n'y a aucune raison autre en carnage : WR = 1 Nous allons ici simplement préciser le rible des signaux RSTF et SETF, mais rappelons-nous que nous sommes en mode d'accès par contenu, et que cette opération est obligatoirement simultanée avec une opération de recherche (lecture/écriture en accès par contenu). Il nous faut ici nous reporter à la figure 6. MOD à 1 force la sortie du OU 16 à 1, et tout se passe comme lors d'une opération de modification du registre de groupe adressée, avec la différence suivante : toutes les CTs sont "adressées" à cause du forçage du OU 16. Cette opération est simultanée à une recherche/lecture en accès par contenu, et elle modifie la channe INin- INout. Opérations de recherche. L'indicateur de choix d'accès se trouve alors en accès par contenu : MOD = 1, et, comme nous entreprenons une recherche, R/W = O (lecture). Essayons de simplifier la figure 6 en fonction de ces deux renseignements. Ajoutons Y, qu'au niveau de la mémoire (cf. figure 3), MOD force Select à O et qu'avec R/W, il fixe LC à 1. MOD ne peut d'ailleurs être à 1 que si Reset = O (cf. figure 3). Nous prenons de plus CONT = 0.- Nous avons donc - CONT = O - MOD = 1 - R/W = O - Select = O - LO = 1 - Reset = 0 MOD force le OU 16 à 1, permettant à RSTF et SETF de modifier le registre de groupe de toutes les CTs. MOD oriente également le groupe inverseur 21, ET 19, ET 23, OU 22, monté en sélecteur de données, vers INin qui arrive donc à I1 entrée du F/F 2. MOD, pour finir, est inactif sur le ET 13. MOD peut avoir un rdle particulier sur le F/F 1 lors de sa tombée à 0. Nous le verrons au paragraphe ttopéra- tion transitoire R/W force le ET 15 à O, rendant inutiles les OU 14, et ET 13. Ho vaut donc, O, et il n'y aura pas écriture dans les CMs subordonnées à la CT considérée. R/W est inactif sur le OU 18, mais... Select force ce OU 18 à 1, via l'inverseur 17. EN vaut donc 1, et les CMs subordonnées à la CT considérée n'enverront pas leur contenu sur le bus de données. Select est inactif à l'entrée du OU 16 et du ET 19 bloqué à O par MOD. LC valant 1, sera inactif sur les ET 1, NARD 8 et MAND 20, tandis qu'il forcera le NOR 34 à 0, de mEme que le NAND 20 sera forcé à 1. Les sorties du Buffer B se trouveront donc dans un état de haute impédance. CONT à O force la sortie du ET 25 à 0, rendant inutile le OU 26. L'horloge du Flip/Flop 2 est forcée à O puisque l'autre entrée du OU 24 (Reset) vaut O. INin est donc indifférent. La sortie du OU EXCLUSIF 12 ne mène donc plus nulle part, et peut donc autre supprimée de la figure simplifiée. Nous obtenons la figure 8 (Recherche). La channe INin-INout a été omise. I - Recher d'identité ou de non identité avec un mot mémoire. A/ Simplification sur la figure 8 Cette opération ne nécessitant pas de chadnage, on a GR = 1. SETF et RSTF agiront en "opération absolue. Une note leur sera dédiée à la fin de l'explication du fonction nement (qui les laissera de c8té). Dans cette note, on délimitera leur champ d'action. GR force la sortie du OU 6 à 1, de m#me yurçfrout. Ceci étant vrai au niveau de toutes les CTs, GRin1 et GRin2 vaudront 1. WR force également via le NOR 3, le NAND 7 à & l'entrée correspondante du ET sera donc à 1 et donc inactive. GRin1 et GRin2 étant à 1, la sortie du groupe inverseur 30, ET 30 et 31, OU 33 vaudra donc 1. Cette sortie rappelée GRin sur 1* figure sera inactive sur les ET 1 et 9. L'entrée SENS qui n'agissait que comme sélecteur de données dans le groupe cité plus haut sera donc indif férent. A la figure 8, se substitue alors la figure 9 (U) (le U rappelant que la "chacune" recherchée est d'une unité : On recherche par rapport à un mot mémoire). La channe INin-INout n'y est pas représentée. B/ Fonctionnement. Rappelons que le NOR E indique par un état 1 que le mot contenu dans les CMs subordonnées à la CT considère présente une identité avec le mot présent sur le Bus d'adresse. Nous avons vu que cette comparaison était permanente au paragraphe "fonctionnement d'une CM". Modification du registre de groupe. Elle peut se faire, soit par les signaux RSTF et SETF (cas qui a été présenté au paragraphe sur les opérations absolues), soit par la sortie du NOR E via les ET 1 ou OU 4. Le ET 1 oriente vers l'entrée de mise à 1 du registre de groupe, le OU 4 vers celle de mise à O (active basse). L' "aiguillage" egt opéré par le signal INV. Si INV est à O, il bloque la sortie du OU 4 via 1' "inverseur" 8, sortie inactive sur le ET 5. Il permet, par centre, via l'inverseur 11, à la sortie du NOR E d'accéder à l'entrée de mise a 1 (du OU 2)o S'il y a identité, alors le registre de groupe sera mis à 1. Sinon, il reste inchangé. Si INV est à 1, il bloque le ET 1, et permet a la sortie du NOR E d'accéder, via le OU 4, à l'entrée active basse de mise à O (du OU 5). S'il n'y a pas identité i.e, s'il y a non identité le registre de groupe est mis à 0. Sinon il reste inchangé, Cette opération peut modifier la channe INin-INout puisqu'agissant sur les registres de groupes. Lors d'une opération de forçage général des registres de groupes à O ou à 1 par RSTF ou SETF, ces derniers forcent INV de manière à ce que la recherche n'amène pas à forcer un m#me registre de groupes à O et à 1, cas qui créerait un dilemme. Il - Recherche d'une suite de mots en mémoire. A/ Simplification de la figure 8. GR, RSTF et INV valent O. Par la suite, nous prendrons également SETF = O, mais la modification ne sera portée qu'en pointillés sur le schéma car l'opération étudiée juste après (pour laquelle SETF = I) pourra ainsi utiliser le même schéma. SA est inactif sur le NOR E qui agit en inverseur, et sur le OU 6 qui devient transparent. RSTF force la sortie de ltinverseur10 qui devient inac- tive sur le ET 5 INV est inactif sur le ET 1 et force le OU 4 à 1 via ltinverseur 8. La sortie du OU 4 sera ainsi inactive sur le ET 5. Nous obtenons la figure 10 (chatnage). La channe INin-INout a été omise. B/ L'opération "recherche avec chaînage". 1/ SENS = imaginons que l'on veuille rechercher tous les "OSEE" (cu du moins les représentations en ASCII par exemple de "OSEE") contenus dans la mémoire. La première chose à faire serait de rechercher tous les "0 contenus dans la mémoire. Cela consiste en fait à exécuter une recherche "simple" du code ASCII de la lettre "0" en INV = O (pour que les registres de groupes des CTs concernées remettent à 1). C'est après queintervient la recherche avec chatnage. En effet, après on considérera les lettres "S" contenues dans la mémoire suivant une lettre "O" précédemment trouvée. Une CT, donc pour répondre à cette nouvelle exigence, devra présenter une identité entre le contenu de ses CMs et le code ASCII de la lettre S, mais il faudra, en plus, que la CT d'adresse Juste inférieure (que l'on définira comme étant la CT "précédente") ait présenté une identité avec le code ASCII du "O", c'est- & dire que son registre de groupes ait été & 1 après l'opération précédente. Il y aura donc "1" dans le registre de groupes d'une CT s'il y a identité, et s'il y avait un "1" dans le registre de groupes de la CT précédente après llopéra- tion précédente. Cette mise à "1" se produit ainsi là où il y a un "S" précédé d'un "O". Les "O" initialement trouvés ne répondent pas à cette exigence, et les registres de groupes des CTs qui présentaient une identité avec le code ASCII du "0" (c'est- à-dire dont le registre de groupes était à 1) devront entre mis à 0. Comment va-t-on reconnattre que tel ou tel registre de groupes était à 1 après l'opération précédente, ou s'il vient dextre mis à 1. Voilà comment l'on va procéder. Entre deux opérations, il y a une opération transitoire qui mémorise le registre de groupes dans le registre de chatnage. Lors d'une recherche avec chaînage, le registre de carnage jouera un double rôle : a) il "autorisera" la mise à "1" du registre de groupes de la CT suivante en cas d'identité. o) il remettra à O le registre de groupes si celui-ci était à 1 après l'opération précédente, à moins qu'il n'y ait identité et que la CT soit elle-m8me "autori sée". On voit qu'en fait, lors d'une recherche avec chatnage, le "1" qui était dans un registre de groupes disparate et réapparatt (s'il y a identité) dans le registre de groupes de la CT suivante. Pour chercher "OSEE" il y avait un "1" là où il y avait un "0". Puis, là où il y a un "S" précédé d'un "O" Puis, là où il y a un "E" précédé d'un ("S" précédé d'un non) i.e. là où il y a un "E" précédé d'un "OS"; Puis, ensuite, là où il y a un "E" précédé d'un ("E" précédé d'un "OS") i.e. là où il y a un "E" précédé d'un "OSE". C'est-à-dire qu'il y aura un "1" dans les registres de groupes de toutes les CTs dont les CMs contiennent le "E# final d'un "OSEE". 2/ SENS = O L' opération qui sera exécutée sera la même, à part qu'elle recherchera le mot "à l'envers". Une CT ne sera, en effet, plus autorisée par le registre de ohatnage de la CT précédente, mais par celui de la CT suivante. CX Le fonctionnement montre bien que c'est ce qui est exécuté. Nous allons, en étudiant le fonctionnement de l'opération de recherche avec chatnage, montrer qusil correspond à ce qui a été mentionné plus haut, cest-à-dire 1/ que le rôle de SENS est bien le meme 2/ que les paragraphes a) et b) du 1/ sont vérifiés. 1/ La sortie du registre de chadnage, qui doit autoriser la mise à "1" du registre de groupes de la CT suivante ou précédente, va sur GRout. A l'entrée de la CT, SENS aiguille sur le signal interne d'autorisation GRin, soit GRin1 (GRout de la CT précédente) Si SENS = 1, soit GRin2 (GRout de la CT suivante) si SENS = O. Donc si SENS = 1, la CT est autorisée par le registre de chaitnage de la CT précédente. Et, si SENS = O, elle est autorisée par celui de la CT suivante. SENS agit donc bien comme prévu. 2/ Le signal GRin entre dans le ET 1, et permet à la sortie du NOR E l'accès à l'entrée de mise à 1 du registre de groupes si GRin = 1, ou force le ET 1 à 0 dont la sortie sera inactive sur l'entrée du registre de groupes si GRin = O. La sortie du ET 1 indique donc qu'il y a identité et que la CT est "autorisée"0 GRin autorise bien la mise à 1 du registre de groupes en cas d'identité. Le paragraphe a) est donc vérifié. La sortie du registre de chadnage entre également dans le NAND 7, de même que la sortie du ET 1 inversée par l'inverseur 3. Un O à la sortie du NAND 7 provoquerait une mise à O du registre de groupes par forçage du ET 5, tandis qu'un 1 laisserait le registre de groupes inchangé. Un O à la sortie du NAND 7 serait due à la présence d'un "1" à la sortie du registre de chadnage, et d'un "O" à la sortie du ET 1. C'est-à-dire qu'il y aurait mise à O si le registre de chadnage est à 1, et si la sortie du ET 1 est à O. Ou bien, il y aurait mise a O si le registre de chadnage est à 1, sauf si la sortie du ET 1 est à 1, i.e. sauf s'il y a identité et si la CT considérée est "autorisée". Le paragraphe b) est donc aussi vérifié0 Nous avons également expliqué toute la figure 10. Nous pouvons donc maintenant affirmer que l'opération de recherche avec chaînage remplie bien la fonction exposée au paragrapge B/. 111/ Saut d'un mot en recherche avec chadnage. Le contexte est le m8me qu'en recherche avec chatnage à part que SETF = 1. Fonctionnement. GRin, au lieu de n'autoriser que la mise a 7 du registre de groupes en cas d'identité, autorise également la mise a 1 du registre de groupes par SETF. C'cst-à-dire que, pour reprendre l'exemple du mot "OSEE", on peut sauter le "S" par exemple en "affirmant" avec SETF que toute lettre suivant un "O" doit astre considé- rée. Ainsi, en continuant normalement pour les deux "E", on chercherait tous les E finals d'une chatne de quatre caractères commençant par un "0" et finissant par "EE". Opération d'écriture lorsque le registre de groupes est dans un état défini par INV. Nous sommes en mode d'accès par contenu (MOD = 1), nous allons exécuter une opération d'écriture /W = 1 et LC = O). Nous prenons de plus GR .- 1, CONT = O, Reset = O. Reset et CONT valant 0, l'horloge du F/F 2 reste fixe à O, et les circuits numéros 19,21,22,23 ainsi que le OU 26 ne servent plus a rien, R/W force le NOR 34 à O, et donc le NAND 20 à 1, dont la sortie n'autorisera pas la sortie de l'adresse de la CT sur le bus de données. Les sorties du buffer B seront donc dans un état de haute impédance. R/W force également le OU 18 à 1, empochant toute lecture des CMs. MOD à 1, Select à O (puisque MOD = 1), R/W à 1 rendent la channe CT 13, OU 14, ET 15 transparente, si bien que Ho recopiera la sortie D' du OU EXCLUSIF 12. GR force GRout à 1, et donc quel que soit SENS on a GRIN = GR force également le NAND 7 à 1 via le NOR 3, empochant une mise à O du registre de groupes par la sortie du registre de chatnage. MOD force le OU 16 à 1, et, comme GRin = 1, le ET 9 recopie SETF en sortie tandis que le NAND 10 agit comme un inverseur ayant RSTF en entrée. LO à O empOche le NOR E d'avoir accès au registre de groupes. Nous obtenons ainsi la figure 11 (écriture)0 (La channe INin-INout n'a pas été représentée). Fonctionnement. Il y aura écriture (Ho = 1) si Dl vaut 1, i.e. si le registre de groupes une fois inversé (si INV = 1) ou non (si INV = O) vaut 1. Défilement des adresses des CTs ayant leur registre de groupes dans un état défini par INV (continuation). Aj Simplification de la figure 60 Cela étant en rapport avec le contenu des registres de groupes, on a MOD = 1. Comme c'est une demande d'adresse, R/W = 0. Comme c'est un défilement d'adresse, 11 entrée DEFT de la mémoire est à O (cf. figure 1) et elle force LC à 0. On a, de plus, GR = 1, SETF = RSTF = O, et Reset = O Reset est inactif sur le OU 24 qui devient transparent. Le sélecteur de données formé par les circuits numéros 19,21,23 et 22 est aiguillé sur INin par MOD. C'est donc INin qui est présent à l'entrée du F/F 2. LO et R/W valent 0, la sortie du NOR 34 vaut 1, sortie qui est inactive sur le NAND 20. Il en est de mOme de MOD, et le NAND 20 agit comme un inverseur ayant pour entrée S2. MOD valant 1 force tous les Select de la mémoire à 0. Select forcera & son tour le OU 18 à 1 via l'inverseur 17. EN vaudra donc 1, empochant ainsi toute lecture des CMs. R/W à O force le ET 15 à O, et donc Ho empOchant toute écriture dans les CMsc Le ET 13 et le OU 14 ne mènent maintenant plus nulle part. SETF et RSTF à O forcent respectivement le ET 9 à O et le NAND 10 à 1, dont les sorties seront inactives sur le registre de groupes. Le OU 16 ne mène plus nulle part. LC à O interdit à la sortie du NOR E tout accès au registre de groupes. WR à 7 force GRout à 1 via le OU 6, et la sortie du NAND 7 à 1 également via le NOR 6. La sortie du NAND 7 sera alors inactive sur le registre de groupes. Nous obtenons ainsi la figure 12 (Défilement). (La channe INin-INout a été omise). B/ Fonctionnement. 1) on fixe CONT à 1, et INV selon la valeur du registre de groupes recherché (INv = O pour rechercher 7 ; INV = 1 pour rechercher 0). L'horloge H02 du registre de groupes passera à 1 si la sortie du OU 26 vaut 1 (CONT rend le ET 25 'I transparent" > donc, si la sortie du registre de curseur vaut 1, ou si I > ' vaut 1 (i.e. si le registre de groupes est à l'état souhaité). S2 à 1 (une seule CT est dans ce cas) autorise la sortie de l'adresse de la CT sur le bus de données, via ltin- verseur 20, mais cette sortie ne vous intéresse pas. INV agit sur la channe INin-INout. Nous attendrons donc que celle-ci soit "stabilisée" avant de continuer. Ceci se traduira par un délai dont la durée devra autre cal culée une fois que la mémoire sera construite. 2/ CONT retombe à O. Si l'entrée Ho2 du registre de curseur valait 1, cette entrée retomberait à O car CONT force la ET 25 à cette valeur. Si Ho2 passe de 1 à 0, il y a mémorisation de INin dans le registre de curseur. Sinon, les registres de curseur (qui étaient nécessairement à O car sinon ils auraient fait passer Ho2 à 1) restent à O. Si dans une CT le registre de curseur était à 1, INin valait O (et le paragraphe sur la channe INin-INout), le registre de curseur retomberait à 0. La première CT qui a son registre de groupes à l'état défini par INV après celle qui a son registre de groupes à 1 aura INin = 1. Le registre de curseur de cette CT sera alors mis à 1. Tous les Cts qui suivent auront INin à O, et ne pourront mémoriser qu'un G dans leur registre de curseur. La CT qui aura désormais son registre de curseur à 1 sera la première "après" celle qui avait son registre de curseur à #i quand CONT valait 0, qui répond à l'exigence d'avoir le registre de groupes à l'état défini par INV. La sortie du registre de groupes de cette CT autorisera la sortie de son adresse sur le bus de données via l'in- verseur 20. L'opération transitoire. L'opération transitoire est caractérisée par un état de transit par lequel passe la mémoire entre deux opérations prineipales. I - Contexte ~ l'entrée CS de la mémoire est à 1, ce qui se traduit par Select = O au niveau de toutes les CTs. . MOD = O et donc LC = O . OR = 1 . Reset = O . CONT = O Il - Que se passe-t-il durant cette opération ? GR force GRout à 1 et empêche à la sortie du F/F 1 la mise à O du registre de groupes via le NAND 7. Si MOD valait 1, sa descente mémoriserait le registre de groupes dans le F,/F 1. LC empoche au NOR E l'accès au registre de groupes0 MOD et Select à O empOchent la modification du registre de groupes par SETF ou RSTF. MOD et Select à O forcent Ho à O, empêchant ainsi toute écriture dans les Cs. Select force EN à 1 via l'inverseur 17, interdisant toute lecture des CMs. MOD force le NAND 20 à 1, interdisant la sortie de l'a- dresse de la CT sur le bus de données, et les sorties du buffer B se trouveront dans un état de haute impédance. Reset et CCNT à O empêchent toute écriture dars le registre de nurseur (F/F 2)o La seule opération exécutée sera donc la mise en mémoire du registre de groupes dans le registre de chaînage (F/ F t) si MOD valait 1 avant d'arriver à l'opération transitoire. III - Ordre dans lequel les signaux ont quitté leur état précédent. a) CS puis MOS puis enfin GR (Reset et CONT sont toujours A O à la fin d'une opération principale) b) puis tous les autres signaux (sauf Reset et CONT qui restent à O) peuvent se modifier durant la durée de l'opération transitoire pour se fixer à la valeur qu'ils devront avoir lors de l'opération principale suivante. IV - Départ de l'opération transitoire Après avoir fixé tous les autres signaux (sauf Reset et CONT) durant l'opération transitoire on fixe GR puis MOD puis OS. REVENDICATIONS 1/ Système mémoire dont les informations qu'il contient sont organisées, de façon connue, en ligne et en colonne qui soient accessibles, soit par ltadres- se de ses informations, soit en fonction de la valeur de ses informations contenues mémorisées, caractérisé par le fait qu'il comprend un premier ensemble de blocs mémoire (CT,CM) à une pluralité d'entrées et de sorties, des premiers moyens de conduction de données (DB) vers ledit bloc mémoire, des seconds moyens de conduction d'informationd'adresses (ADB) vers ledit bloc mémoire, cesdits seconds moyens comprenant en outre des troisièmes moyens de sélection suivant au moins une ligne (Y), r,et des quatrièmes moyens de sélec- tion suivant au moins une colonne (X), et des cinquièmes moyens de contrôle des informations (CB) contenues dans ledit bloc mémoire, une première pluralité d'entrées de commande (ININ,GRIN1... > et une pluralité de sorties (GROUT...) aptes à délivrer lesdites informations sélectionnées. 2/ système selon la revendication 1, caractérisé par le fait que ledit ensemble de blocs mémoire comprend une pluralité de cellules mémoires (CM) élémentaires ayant des entrées de données (DBn...) et des entrées d'adresses (ADBn.,.), des sorties logiques de commande (Cn) et des entrées d'horloge (Ho) et une entrée d'autorisation de sortie ) de ladite cellule, une pluralité de -cellules de contre (CT) ayant une pluralité d'entrées (on) de commande connectées aux sorties desdites cellules mémoires, des entrées de sélection colonne (X), des entrées de sélection ligne (y), et des entrées de contrdle, chaque cellule étant reliée à une autre des cellules précédentes par des moyens de liaison (GRIN,GROUT...) aptes à transmettre un signal de chatnage en recherche par contenu, lesdites cellules de contrele contenant des moyens de sortie de données (DBo-DBn) aptes à être connectés à des moyens de conduction de données. 3/ système selon la revendication 2, caractérisé par le fait que les cellules mémoires (CM)-comportent chacune au moins une bascule flip-flop (F/F) de type D, une horloge (Ho) connectée à ladite bascule, cette dite mémoire ayant une entrée (E) et une sortie (s), une porte logique dont une entrée est reliée à ladite sortie (S) de ladite bascule, et un organe tampon (du type buffer) dont une entrée est reliée à la sortie de ladite bascule et dont la sortie est reliée à ladite entrée de ladite bascule, ledit organe tampon comprenant une entrée drautorisation de sortie. 4/ système selon la revendication 3, caractérisé par le fait que ladite cellule mémoire (CM) comprend des moyens aptes à Outre activés par un signal bi-directionnel entrée et/ou de sortie. 5/ Système selon la revendication 1, caractérisé par le fait que ladite cellule de contrele (CT) comprend une pluralité de circuits constitués d'au moins un circuit NOR E dont le nombre d'entrées est égal au nombre de mots possibles des systèmes, un organe tampon (du type buffer) à sortie trois états genre tri-state, une porte logique (ET S) constituant l'entrée de sélection de ladite cellule, une pluralité de portes logiques (1,2,3#..), au moins deux bascules flip-flop (F/F) de type D aptes à être déclenchées par des signaux d'horloge (Ho) sur les flancs descendant, et un registre de groupe constitué d'une pluralité de portes logiques (OU et ET) montées en bascule. 6/ Système selon la revendication 5, caractérisé par le fait que ledit bloc mémoire comprend au plus une cellule de contreîe ayant un registre de curseur mémorisant un "un" logique. 7/ Système selon la revendication 1, caractérisé par le fait que l'ensemble des cellules de contr8le (CT) est organisé de façon à ce qu'il existe, gracie à une modification permanente et asynchrome par desdits moyens de liaison en channe (INin/INout) une pré-sélection de l'adresse de ladite cellule de contrôle étant dans l'état recherché dans lequel un registre de groupe (RG) de ladite cellule est dans un état défini, ceci permettant en temps masqué de pré-définir l'adresse d'une cellule de contrôle suivant chronologiquement ladite cellule à envoyer sur le bus de données, ainsi que dans le même temps de pré-définir ladite cellule suivante dont adresse est l'objet dune émission sur le bus de données pour une opération prochaine.