Brevet FR2530095A1 — publié le 19840113

La présente invention concerne un circuit de synchronisation pour décodeur Viterbi. Un codeur et un décodeur de composition utili- sant l'algorithme Viterbi permettent de réduire les taux d'erreur et d'augmenter le rapport effectif signal/bruit d'un système de transmission, et conviennent particulière- ment pour les télécommunications par satellite Un déco- deur Viterbi est décrit en détail dans un article ayant pour titre "The Viterbi Algorithm", Proceedings of the IEEE, Vol, 61, N O 3, mars 1973, pages 268 à 278 Le circuit de synchronisation pour un décodeur Viterbi doit non seule- ment établir une synchronisation de bits dans laquelle les " 1 " et les " O ' binaires reçus ont la même séquence de cou- rant de bit que la séquence transmise de "l" et de "" bi- naires,mais également établir une synchronisation de mots dans laquelle les " 1 " et les "" binaires des mots de code reçus coïncident dans le temps avec les " 1 " et les "" bi- naires des mots de code transmis Dans le but d'établir la synchronisation de mots, il a été de pratique courante d'ob- tenir un signal de synchronisation tel que des signaux de synchronisation de trame en provenance de systèmes à modu- lation par impulsions codées, par exemple Cependant, le format de synchronisation diffère d'un système à l'autre et il en résulte que le circuit de synchronisation pour un dé- 2 2530095 codeur Viterbi doit être conçu à la demande de manière à satisfaire le format particulier du système extérieur. Si le signal de synchronisation est difficile à obtenir à partir d'un système extérieur, l'application d'un déco- deur Viterbi à un tel système sera impossible. Ir Par conséquent, un objet de la présente invention est un circuit de synchronisation pour décodeur Viterbi qui élimine la nécessité d'extraire des signaux de synchronisa- tion à partir de sources extérieures. Une caractéristique de la présente invention est la fourniture d'un circuit de synchronisation pour décodeur Viterbi destiné à recevoir un courant de bits de mots de code et comportant un moyen pour donner un signal de syn- chronisation de mot dans le courant de bits, le décodeur Viterbi comportant un moyen pour donner un code d'adresse identifiant chaque état du décodeur dans son diagramme en treillis et un moyen pour donner une valeur métrique identi- fiée par le code d'adresse Un circuit de synchronisation comprend un déphaseur recevant le courant de bits et le si- gnal de synchronisation de mot de manière à introduire un retard au courant de bits en réponse à un signal de comman- de qui lui est appliqué Un premier détecteur détecte un maximum dans les valeurs métriques obtenues dans chaque sec- teur, Une mémoire est prévue pour le stockage des codes d'adresse obtenus et des valeurs métriques maximum détec- tées Un second détecteur est relié à la mémoire pour dé- tecter la présence d'un trajet entre les états adressés par les codes d'adresse produits en différents emplacements dans le temps, et générer un signal de sortie Un intégra- teur est relié au second détecteur de manière à intégrer son signal de sortie A la sortie de l'intégrateur est con- necté un troisième détecteur qui détecte le moment o la sortie de l'intégrateur atteint une valeur indicatrice d'un état de synchronisation de mot ou de non-synchronisation de mot du détecteur Viterbi Un signal de déphasage est pro- duit en réponse à un signal de sortie en provenance du troisième détecteur et appliqué au déphaseur comme signal de commande, 3, 2530095 Selon une autre caractéristique de la présente invention, le troisième moyen de détection comprend un comparateur qui compare le signal de sortie de l'intégra- teur à une valeur prédéterminée et produit une sortie de comparateur comme indication de l'état de non-synchronisa- tion de mots lorsque la valeur prédéterminée est atteinte. Différentes valeurs du déphasage sont représentées par une série de codes binaires recycliques Une mémoire est prévue pour le stockage du code binaire en réponse à la sortie du comparateur et pour appliquer le code binaire stocké au déphaseur Si l'état de non-synchronisation de mots se maintient, le code binaire suivant sera stocké dans la mé- moire et appliqué au déphaseur et le processus se poursui- vra jusqu'à ce qu'un état de synchronisation de mots soit établi. Selon encore une autre caractéristique de la pré- sente invention, le troisième moyen de détection comprend un détecteur devaleurs maximum pour détecter le moment o le signal de sortie de l'intégrateur atteint une valeur ma- ximum et produire un signal de sortie à titre d'indication d'un état de synchronisation de mots Différentes valeurs du signal de déphasage sont représentées par une série de codes binaires recycliques Une mémoire stocke le code bi- naire en l'absence du signal de sortie du détecteur de va- leurs maximum et applique le code binaire stocké au déphaseur jusqu'à ce que le détecteur de valeur maximum produise un signal de sortie. La présente invention sera bien comprise lors de la description suivante faite en liaison avec les dessins ci- joints dans lesquels: La figure 1 est un schéma sous forme de blocs d'un codeur de composition connu auquel est connecté le décodeur viterbi de la présente invention par des canaux de transmis- sion parallèles, et est présentée à des fins de description du fonctionnement du décodeur Viterbi de la présente inven- tion; La figure 2 est un schéma sous forme de blocs d'un convertisseur parallele-série devant être utilisé en 4, liaison avec le codeur de la figure 1, si l'on souhaite une transmission en série de bits; Les figures 3 a à 3 c sont des représentations schématiques des formats de code des signaux numériques transmis et reçus, et présentées à des fins de description d'états de synchronisation de mots et de non-synchronisa- tion de mots; La figure 4 est un schéma sous forme de blocs d'un premier mode de réalisation préféré de la présente in- Vention; Les figures 5 a et 5 b sont des diagrammes en treil- lis qui se produisent lors des états de non-synchronisation de mots et de synchronisation de mots; Les figures 6 et 7 sont des schémas sous forme de blocs du déphaseur de la figure 4; La figure 8 est un schéma de circuit d'un dépha- seur qui est utilisé lorsque le code de composition est transmis sous forme parallèle; et La figure 9 est un schéma sous forme de blocs d'un second mode de réalisation préféré de la présente in- vention. La figure 1 représente un codeur de composition d'o le décodeur Viterbi de la présente invention reçoit un signal codé Ce codeur est constitué de trois registres de décalage 202, 203 et 204 connectés en série de manière à recevoir un signal de code aux intervalles 2 T, comme repré- senté en figure 3 a, à une borne 201, une porte OU Exclusif 205 ayant ses entrées reliées aux sorties des registres de décalage 202, 203, 204 et une porte OU Exclusif 207 dont les entrées sont reliées aux sorties des registres de dé- calage 202 et 204 Des mots de code de composition de taux 1/2 ayant une longueur de contrainte 3 sont produits aux bornes 206 et 208 comme représenté en figure 3 b Les mots de code produits peuvent être transmis sous forme parallèle ou être couples aux bornes d'entrée 301 et 302 d'un conver- tisseur parallèle-série 303 (figure 2) La borne de sortie 304 du convertisseur est couplée à un modulateur, non repré- senté, de manière à moduler les bits de code sur une porteu- 2530095 se pour transmission. Pour obtenir un décodage correct du code de com- position, il est nécessaire qu'un décodeur Viterbi établis- se une synchronisation de bit ainsi qu'une synchronisation de mot Si le mot de code reçu est sous forme de série et est retardé d'un intervalle T, le décodeur Viterbi recon- naîtra l'entrée à retard comme une séquence de mots de code ( 1 ', 2)( 2 ', 3)( 3 ', 4) etc, comme représenté en figures 3 c, et s'il s'agit d'une forme parallèle, une fausse paire de codes sera traitée. En liaison avec la figure 4, on a représenté un décodeur Viterbi et un circuit de synchronisation construit pour ce décodeur selon un premier mode de réalisation de la présente invention Les mots de code de combinaison trans- mis sont démodulés par un démodulateur 100 dont le signal de synchronisation de bit est obtenu pour couplage à un di- viseur de fréquence 1/2 101 afin de produire un signal de synchronisation de mots à une borne 114 Les mots de code de combinaison démodulés sont appliqués à un déphaseur 102 Comme on le décrira en détail ultérieurement, le dépha- seur 102 fournit une séquence à commande par phase de cou- rants de bits à une ligne 104 et un signal de synchronisa- tion de mot à une ligne 115. Au déphaseur 102 est relié un décodeur Viterbi con- nu 103 Le signal de code de combinaison provenant du dépha- seur 102 est appliqué à un calculateur métrique de branche 131 qui reçoit les courants de bits appliqués en réponse au signal de synchronisation de mot de manière à calculer la valeur incrémentielle métrique de branche adressée par un générateur d'adresses d'"état" 136 qui comprend essentiel- lement un compteur Une mémoire métrique 134 reçoit la sor- tie d'un sélecteur de branche 133 pour stocker la valeur mé- trique de chaque "état" dans le diagramme en treillis de l'algorithme Viterbi et lit la valeur stockée pour applica- tion à un additionneur 132 o 5 il y a sommation avec la va- leur métrique incrémentielle, Le sélecteur métrique 133 est également synchronisé de manière à recevoir la sortie de l'additionneur 132 pour sélectionner la valeur métrique plus 6 2530095 grande (comptage de bit) des deux branches métriques con- nectées à chaque "état" La valeur métrique de la branche sélectionnée est appliquée à la mémoire métrique 134 et à une mémoire de trajet 135 qui est également synchronisée de manière à stocker le trajet métrique sélectionné et fournir des " 1 " et "O" binaires alors que le trajet sélec- tionné progresse dans le diagramme en treillis. Les figures 5 a et 5 b représentent des diagram- mes en treillis du décodeur Viterbi, dans le cas d'un état de synchronisation de mots et de non-synchronisation de mots, respectivement Les points noirs du diagramme représentent des "états" ayant une valeur métrique maximum, et les li- gnes en trait plein indiquent des trajets sélectionnés en- tre valeurs métriques maximum Si le décodeur Viterbi se trouve en synchronisation de mots avec le courant de bits transmis, les trajets métriques sélectionnés sont intercon- nectés les uns aux autres comme représenté en figure 5 a, et la valeur métrique maximum correspond à un maximum qui peut être pris par la valeur métrique de branche Par opposition, l'état de non-synchronisation de mots est appro- ximativement équivalent à un taux d'erreur de transmission de 50 %, et, dans la plupart des cas, les trajets métriques maximum ne sont pas interconnectés comme représenté en figu- re 5 b Cela signifie que la valeur métrique de l'état sui- vant qui est relié à l'état ayant une valeur métrique non maximum deviendra maximum lors du secteur suivant Par con- séquent, pendant l'état de synchronisation il est hautement probable qu'il existe un trajet entre "états" ayant des va- * leurs métriques maximum, alors que la probabilité de l'exis- tence d'un tel trajet est moindre pendant des états de non- synchronisation de mots On verra par conséquent que l'in- tégration de la sortie du sélecteur de branche 133 se tra- duit par un signal de niveau bas, indiquant la présence d'un état de nonsynchronisation de mots et par un signal de niveau haut indiquant la présence d'un état de synchroni- sation de mots, Le circuit de synchronisation de la présente in- vention est par conséquent relié à la sortie du sélecteur 7. de branche 133 Le circuit de synchronisation comprend un sélecteur de valeur métrique maximum 106, un registre de décalage 107, un sélecteur de trajet 108, un intégrateur numérique 109, un détecteur numérique de seuil ou compara- teur 110, une mémoire de phase 111 et un générateur de co- de binaire 113 Le sélecteur de valeur métrique maximum 106 comprend essentiellement une mémoire pour stocker la valeur métrique de chaque "état" du diagramme en treillis et un ensemble de commande qui compare les valeurs métri- ques stockées les unes aux autres pour sélectionner une valeur maximum pour application à un registre de décalage 107 Le registre 107 est chargé avec les codes d'adresse d'état des valeurs métriques maximum sélectionnées et des valeurs métriques maximum sélectionnées Le sélecteur de trajet 108 est relié à la sortie du registre de décalage 107 de manière à déterminer s'il y a un trajet entre états métriques maximum dans l'historique passé et états métri- ques maximum qui se sont produits jusqu'à maintenant, et applique sa sortie à l'intégrateur 109 Le comparateur 110 compare la sortie d'un intégrateur 109 à un niveau de seuil prédéterminé et applique une impulsion de validation d'écri- ture à la mménoire de phase 111 comme indication d'un état de non-synchronisation de mots lorsque la sortie de l'in- tégrateur tombe au niveau de seuil La mémoire de phase 111 est validée pour écrire l'information de décalage de phase en provenance du générateur de code binaire 113 qui produit une série de codes binaires recycliques représen- tant différentes quantités de décalage. En réponse à l'impulsion de validation d'éciitu- re, la mémoire 111 est mise à jour avec un code binaire de déphasage produit par le générateur de code binaire 113 qui a été incrémenté de un et applique le code binaire stocké par l'intermédiaire d'une ligne 112 au déphaseur 102 Le dé- phaseur 102 confère un retard d'un bit au courant de bit des mots de code de combinaison de la ligne 104 Si le déco- deur Viterbi est hors de synchronisation suivant un inter- valle d'un bit, un état de synchronisation de mot sera rapi- dement établi en réponse à l'impulsion de validation d'écri- 8. ture Si le décodeur est hors de synchronisation suivant un intervalle de deux bits, l'état de non-synchronisation de mots existe toujours et le générateur de code binaire 113 sera de nouveau incrémenté de un et la mémoire 111 mi- se à jour avec le code binaire incrémenté de manière à introduire un intervalle de deux bits Une fois que le sys- tème entre dans un état de synchronisation de mot, le com- parateur 110 produit un signal d'invalidation d'écriture pour la mémoire 111 de manière à faire fonctionner le déco- deur Viterbi avec la valeur de décalage la plus récente. Les figures 6 et 7 représentent des exemples de déphaseur 102 En figure 6, le déphaseur comprend un circuit numérique de retard 701 qui introduit un retard incrémentiel en réponse au code binaire fourni sur une li- gne 112 en provenance de la mémoire 111 et le signal de synchronisation de mot sur une ligne 114 est appliqué di- rectement à la borne de synchronisation 115 du décodeur Viterbi 103 En figure 7, les mots de code de combinaison présents à la borne 101 sont appliqués directement à la borne 104 du décodeur Viterbi 103 Un circuit numérique à retard 801 est disposé de manière à retarder le signal de synchronisation de mot à la borne 114 en réponse au code binaire présent à la borne 112 et fournit la synchronisa- tion de mot retardée à la borne 115. La figure 8 est une représentation d'un déphaseur 102 dans le cas d'une transmission en parallèle dans laquel- le les bornes de sortie 206 et 208 du codeur de combinai- son sont couplées par des canaux séparés au démodulateur Le déphaseur 102 pour la transmission en parallèle comprend une paire de bornes 901 et 902 qui sont couplées aux bornes 206 et 208, respectivement, et une paire de com- mutateurs 903 et 904 qui sont disposés de manière à inver- ser leurs connexions en provenance des bornes d'entrée 901 et 902 vers les bornes de sortie 906 et 907 en réponse à un signal de communication appliqué à une borne 905. La figure 9 est une représentation d'un second mode de réalisation du circuit de synchronisation qui est généralement similaire au circuit représenté en figure 4, 9. sauf toutefois qu'un détecteur de valeur maximum 200 est utilisé à la place du comparateur 110 Comme le trajet mné- trique est maximum au cours de conditions de synchronisa- tion de mot, le détecteur de valeur maximum 200 fournit un signal d'invalidation d'écriture, de niveau haut, pendant l'état de synchronisation de mot Pendant des conditions de non-synchronisation de mot, le détecteur de valeur maxi- mum 200 fournit un signal de validation d'écriture, de ni- veau bas, à la mémoire 111 pour l'amener à être mise à jour avec la valeur la plus récente du code binaire incrémentiel fourni par le générateur de code binaire 113 et applique le code binaire stocké au déphaseur 102 La mise à jour se poursuit tant que l'état de non-synchronisation de mot exis- te et que le décodeur Viterbi recherche la synchronisation de mot Dès que le décodeur Viterbi est synchronisé en mot, la différence entre les valeurs métriques maximum et mini- mum augmente,ce qui se traduit par l'apparition d'une valeur maximum à la sortie de l'intégrateur 109 Le détecteur de valeur maximum 200 fournit un signal d'invalidation d'écri- ture à la mémoire 111 pour l'amener à retenir la valeur de décalage la plus récente et conserver le décodeur Viterbi en synchronisme. La desciption précédente, ne représente que des modes de réalisation préférés de la présente invention La présente invention n'est pas limitée aux exemples de réalisa- tion qui viennent d'être décrits, elle est au contraire susceptible de modifications et de variantes qui apparaî- tront à l'homme de l'art. 250095 REVENDICATIONS - 1 Circuit de synchronisation pour décodeur Viterbi ( 103)destiné à recevoir un courant de bit de mots de code et -comportant un moyen pour donner un signal de syn- chronisation de mots en provenance du courant de bits, le décodeur Viterbi ( 103) ccmportant un moyen pour donner un code d'adresse ( 136) identifiant chaque 'tat du décodeur dans son diagramm=e en treillis et un moyen pour donner une valeur métrique ( 131) identifiée par le code d'adresse, caractérisé en O 10 ce qu'il comprend: un déphaseur ( 102) recevant le rcourant de bits et le signal de synchronisation de mot de manière à intro- duire un retard au courant de bits ou au signal de synchro- nisation en réponse à un signal de commande qui lui est ap- pliqué; un premier moyen de détection ( 106) pour détecter un maximum dans les valeurs métriques obtenues; une mémoire ( 107) pour stocker les codes d'adresses ob- tenus et les valeurs métriques maximum détectées; un second moyen de détection ( 108) relié à la méoire pour détecter la présence d'un trajet entre les états adres- sés par les codes d'adresse produits en différents emplace- ments dans le temps, et en tirer un signal de sortie; un royen d'intégration( 109)pour intégrer le signal sortie du second moyen de détection; -. un troisième moyen de détection ( 110,200) pour détecte le moyen o un signal de sortie du moyen d'intégration at- teint une valeur indicatrice d'un état de synchronisation de mot ou de non-synchronisation de mot du décodeur Viterbi; et un moyen ( 111,113) pour' produire un signal de déphasage en réponse à un signal de sortie en provenance du troisième moyen de détection et appliquer ce signal de déphasage au déphaseur comme signal de commande, 2 Circuit de synchronisation selon la revendica- tion 1, caractérisé en ce que le troisième moyen de détection comprend un comparateur î 10) pour canparer le signal de sortie du moyen d'intégration à une valeur prédéterminée et produi- re un signal de sortie de comparateur comme indication de l'état de non-synchronisation de mot lorsque la valeur pré- déterminée est atteinte. 3 Circuit de synchronisation selon la revendi- cation 2, caractérisé en ce que le moyen de production de signal de déphasage comprend un moyen de production de code binaire ( 113) pour produire une série de codes binaires recycli- ques représentant différentes valeurs du déphasage et un moyen de mémoire (lll)pour stocker un code binaire en iéponse au signal de sortie du comparateur et appliquer le code bi- naire stocké au déphaseur comme signal de commande. 4 Circuit de synchronisation selon la revendica- tion 3, caractérisé en ce que le moyen de mémoire ( 11 l)est agencé de manière à être invalidé pendant l'état de synchronisa- tion de mot de manière à successivement stocker et appliquer les codes binaires au déphaseur. Circuit de synchronisation selon la rteven- dication 1, caractérise en ce que le troisième moyen de dé- tection comprend un moyen de détection de valeur maximum ( 200) pour détecter le moment o le signal de sortie du moyen d'intégration ( 109)'atteintune valeur maximum et produire un signal de sortie comme indication de l'état de synchronisa- tion de mot. 6 Circuit de synchronisation selon la revendi- cation 5,caractérisé en ce que le moyen de production de signal de déphasage comprend un moyen de production de co- de binaire ( 113) pour produire une série de codes binaires -recy-. cliques représentant différentes valeurs du déphasage, et un moyen de mémoire ( 111) pour stocker un code'binaire en l'absan- ce du signal de sortie du moyen de détection de valeur maxi- mum et appliquer le code binaire stocké au déphaseur comme signal de commande jusqu'au moment o se produit le signal de sortie du moyen de détection de valeur maximum ( 200).