Brevet FR2528614A1 — publié le 19831216

L'invention concerne les mémoires réalisées notamment suivant la technologie des structures MOS à canal N, comprenant des transistors à canal induit et à canal implanté, et a notamment pour objet des mémoires à transistors. L'invention peut être appliquée aux circuits intégrés numériques à intégration poussée : microprocesseurs, ensembles à microprocesseurs, micro-ordinateurs à un seul cristal, blocs de mémoire. On connaît unememoire à transistors (brevet d'invention des Etats-Unis d'Amérique NO 4 004 281, 1977) à lecture de l'information sur deux colonnes d'une matrice de cellules-mémoires à adresses différentes. Cette mémoire comprend une matrice de cellulesmémoires, des décodeurs d'adresse, des circuits d'écriture et des amplificateurs de lecture, chaque cellule-mémoire comprenant un élément de stockage de l'information, une ligne d'écriture et deux lignes séparées de lecture de l'information. La mémoire connue comporte un grand nombre de composants, aussi occupe-t-elle une grande surface sur le cristal du circuit intégré. Il s'ensuit une réduction de l'intégration fonctionnelle du cristal. Parmi les dispositifs connus, la solution technique la plus proche de celle faisant l'objet de l'invention est la mémoire (revue "Elektronika", 1974, t.47, n05 p. 37 à 41) à lecture de l'information sur une colonne de la matrice de cellules-mémoires et à conjugaison des lignes d'écriture et lecture de l'information dans les cellulesmémoires, comprenant deux bus d'information à déphasage à rangs multiples et des cellules-mémoires groupées en matrice. Chaque ligne de cellules-mémoires est connectée à ses bus à déphasage et chaque cellule-mémoire comprend un élément de stockage de l'information et deux transistors à canal induit. Les drains des transistors sont reliés électriquement aux entrées-sorties à déphasage de l'élément de stokage de l'information, et is sources1 respectivement, à leurs bus d'information à déphasage. La mémoire comprend aussi des circuits d'écriture de l'information et des amplificateurs de lecture. Les sorties de chaque circuit d'écriture et la première entrée de chaque amplificateur de lecture sont connectées à leurs bus à déphasage ; la première entrée de chaque circuit, d'écriture et la sortie de chaque amplificateur de lecture sont connectées à l'entrée d'information et aux bus de sortie de la mémoire. Les seconde et la troisième entrées du circuit d'écriture sont respectivement connectées aux bus d'écriture et de lecture. Le dispositif comprend aussi un décodeur dont les entrées d'adresse sont connectées au bus d'adresse de la mémoire, et les sorties, aux électrodes de commande des transistors à canal induit de la colonne correspondante de cellules de la mémoire. Dans une telle mémoire, le nombre de composants est notablement réduit comparativement à la mémoire selon le brevet des Etats-Unis N04 004 281. Dans la mémoire connue, il est impossible de lire simultanément l'information sur deux colonnes de la matrice de cellules-mémoires à adresses différentes. Or ceci est nécessaire dans la réalisation des registres des microprocesseurs, car les entrées du dispositif arithmético-logique du microprocesseur doivent être attaquées par deux nombres, et le résultat de l'opération est exprimé par un seul nombre. La lecture successive de deux nombres à la mémoire entraîne un abaissement de la vitesse de fonctionnemait de la mémoire de 1,5 à 2 fois. On s'est donc proposé de mettre au point une mémoire à transistors dans laquelle la possibilité de la lecture de l'information simultanément sur deux colonnes de la matrice de cellules-mémoires à adresses différentes donnerait un accroissement de sa vitesse de fonctionnement, et la conjugaison des lignes d'écriture et de lecture de l'information dans la cellule-mémoire permettrait de réduire le nombre de composants. La solution consiste en une mémoire à transis tors, assurant l'écriture, le stockage et la lecture de l'information, la lecture étant simultanée sur deux colonnes de la matrice de cellules-mémoires à adresses différentes, comprenant deux bus d'information à rangs multiples, des cellules-mémoires groupées dans une matrice, dont chaque ligne est connectée à ses premier et second bus d'information à rangs multiples, et comportant chacune un élément de stockage de l'information et deux transistors à canal induit, dont les drains sont reliés électriquement aux entrées-sorties à déphasage de l'élément de stockage de l'information, les sources sont reliées aux premier et second bus d'information à rangs multiples, des circuits d'écriture de l'information, des amplificateurs de lecture pour la première direction de lecture de l'information, les sorties de chaque circuit d'écriture de l'information étant connectées aux bus d'information à rangs multiples, les premières entrées des amplificateurs de lecture pour la première direction de lecture de l'information étant connectées au premier bus d'information de leur ligne dans la matrice, la première entrée de chaque circuit d'écriture de l'information et la sortie de chaque amplificateur de lecture pour la première direction de lecture de l'information étant connectées respectivement aux bus d'entrée et de sortie d'information à rangs multiples de la mémoire, les seconde et troisième entrées de chaque circuit d'écriture de l'information étant respectivement connectées aux bus d'écriture et de lecture de la mémoire, les secondes entrées des amplificateurs de lecture pour la première direction de lecture de l'information étant connectées au bus de lecture, un décodeur d'adresse de première colonne de matrice, dont l'entrée à rangs multiples est connectée au bus d'adresse à rangs multiples de la mémoire, qui, d'après l'invention, comprend un décodeur d'adresse de seconde colonne de matrice pour rendre possible l'adressage à la seconde colonne de la matrice de cellules-mémoires, dont l'entrée à rangs multiples est connectée au bus d'adresse à rangs multiples, des circuits de commande de sélection de l'information pour rendre possible la lecture de l'information aux cellules-mémoires sur deux directions, ainsi que pour rendre possible la conjugaison des lignes d-técritures et de lecture de l'information de chaque cellule-mémoire, chacun de ces circuits ayant ses première et seconde entrées respectivement connectées aux bus d'écriture et de lecture de la mémoire, sa troisième entrée connectée à la sortie du décodeur d'adresse de la première colonne de matrice, sa quatrième entrée connectée à la sortie du décodeur d'adresse de la seconde colonne de matrice, ses première et seconde sorties respectivement connectées aux électrodes de commande des premier et second transistors de toutes les cellules-mémoires de sa colonne de matrice, des amplificateurs de lecture pour la seconde direction de lecture de l'information, dont les sorties sont connectées au bus de sortie d'information de la mémoire, les premières entrées sont connectées au second bus d'information, et les secondes entrées, au bus de lecture. Il est préférable que chaque circuit de commande de sélection de l'information comporte deux portes OU et trois portes ET, les premières entrées des première et troisième portes ET étant réunies et connectées au bus de lecture, les secondes entrées des première et seconde portes ET étant réunies et connectées à la sortie du décodeur d'adresse de la première colonne de matrice, la première entrée de la seconde porte ET étant connectée au bus d'écriture, la seconde entrée de la troisième porte ET étant connectée à la sortie du décodeur d'adresse de la seconde colonne de matrice, les sorties des première et troisième portes ET étant respectivement connectées aux premières entrées des première et seconde portes OU, la sortie de la seconde porte ET étant connectée aux secondes entrées réunies des première et seconde portes OU, et les sorties de ces première et seconde portes OU étant respectivement connectées aux électrodes de commande des premier et second transistors des cellules-mémoires. Le plus avantageux est de réaliser la cellulemémoire de telle façon qu'elle comprenne deux transistors à canal implanté, le premier étant connecté entre l'entrée sortie à déphasage de l'élément de stockage de l'information et le drain du premier transistor à canal induit, le second étant connecté entre la source du second transistor à canal induit et le second bus d'information à rangs multiples, et les électrodes de commande des premier et second transistors à canal implanté étant respectivement connectés aux première et seconde sorties du circuit de commande de sélection de l'information. L'invention permet d'accroître la vitesse de fonctionnement de la mémoire de 1,5 à 2 fois, sans augmentation du nombre de ses composants, d'augmenter de 1,5 fois le nombre de registres dans les microprocesseurs et les ensembles à microprocesseurs, tout en conservant la surface totale du cristal d'intégration et, par celamême, d'accroître la densité fonctionnelle d'intégration de 1,3 fois. L'invention sera mieux comprise et d'autres buts, détails, et avantages de celle-ci apparaîtront mieux a la lumière de la description explicative qui va suivre de différents modes de réalisation donnés uniquement à titre d'exemples non limitatifs, avec références aux dessins annexés dans lesquels - la figure 1 représente un schéma fonctionnel de la mémoire à transistors conforme à l'invention ~ - la figure 2 représente un schéma fonctionnel de réalisation du circuit de commande d'accès à l'information, conforme à l'invention - la figure 3 représente un schéma de principe de la cellule-mémoire conforme à l'invention. La mémoire à transistors, assurant l'écriture, le stockage et la lecture de l'information, la lecture étant simultanée sur deux colonnes de la matrice de cellules-mémoires à adresses différentes, comprend des bs 1î. 1k (figure 1), 21...2k d'information à rangs multiples, des cellules-mémoires 311...3kn groupées en matrice. Chaque ligne de cellules 3i1...3in(ou i est un nombre entier allant de 1 à k) est connectée aux bus et etchaque cellule 3i comporte un élément 4 de stockage de l'information et deux transistors 5, 6 à canal induit. Les drains 7, 8 des transistors 5, 6 sont reliés électriquement aux entrées-sorties à déphasage de l'élément 4 de stockage de l'information.Les sources 9, 10 des transistors 5, 6 sont reliées électriquement aux bus li, 2i d'information respectivement. La mémoire comprend en outre des circuits -111..11k d'écriture de l'information, des amplificateurs 121...12k de lecture pour la première direction de lecture de l'information. Les sorties 13i de-chaque circuit Il. d'écriture de l'information sont connectées aux bus 2i d'information à rangs multiples. L'entrée 14i de chacun des amplificateurs 12i est connectée au bus li d'information à rangs multiples de la ie ligne de la matrice. L'entrée 15 de chaque circuit Il. d'écriture et la sortie de chaque amplificateur 12. sont connectées respectivement au bus 16 d'entrée d'information à rangs multiples et au bus 17 de sortie de la mémoire. Les entrées 18, 19 de chaque circuit 11. d'écriture de l!riformation sont respectivement connectées aux bus 20, 21 d'écriture et de lecture de la mémoire. L'entrée 22 de chaque amplificateur 12. de lecture est connectée au bus 21 de lecture. La mémoire à transistors comprend égalemeat un décodeur 23 d'adresse de première colonne de matrice, dont l'entrée à rangs multiples - est connectée au bus 24 d'adresse à rangs multiples, un décodeur 25 d'adresse de seconde colonne de patrice rendant possible l'adressage à la seconde colonne de la matrice de cellules-mémoires. L'entrée à rangs multiples du décodeur 25 est connectée au bus 24 d'adresse à rangs multiples, La mémoire à transistors comprend aussi des circuits 261... 26n de commande de sélection de l'information, rendant possible la lecture de l'information des cellules 37j de lil mémoire sur deux directions, et donnant la possibilité de conjuguer les lignes d'écriture et de lecture de l'nformation à la cellule 3. Les entrées 27, 28 de chacun des circuits 261... 26n sont connectées au bus 20 d'écriture et au bus 21 de lecture. L'entrée 29 est connectée à la sortie du décodeur 23, et l'entrée 30, à la sortie du décodeur 25. Les première et seconde sorties du circuit 26. sont connectées aux électrodes de commande 31, 32 des transistors 5,- 6 de toutes les cellules 3ij...3kj. La mémoire à transistors comprend d'autre part des amplificateurs 331...33k de lecture pour la seconde direction de lecture de l'information, les sorties de ces amplificateurs 331.. 33k étant connectées au bus 34 de sortie d'information à rangs multiples. L'entrée 35i de chacun desamplificateurs 33i est connectée au bus 2i d'information à rangs multiples, et son entrée 36i, au bus 21 de lecture. Cha#que circuit 26.(figure 2) de commande de sélection comprend des portes OU 37, 38 et des portes ET 39,40, 41. L'entrée 42 de la porte Elr 39 et l'entrée 43 de la porte ET 41 sont réunies et connectées au bus 21 de lecture l'entrée 44 de la porte ET 39 et l'entrée 45 de la porte ET 40 sont réunies et connectées aux sorties du décodeur 23 (figure 1). L'entrée 46 (figure 2) de la porte ET 40 est connectée au bus 20 d'écriture, et l'entrée 47 de la porte ET 41 est connectée à la sortie du décodeur 25. Les sorties des portes ET 39, 41 sont connectées aux entrées 48, 49 des portes OU 37, 38. La sortie de la porte ET 40 est connectée aux entrées respectives 50,51 des portes OU 37, 38. Les sorties des portes OU 37, 38 sont respectivement connectées aux électrodes de commande 31, 32 des ransistors 5,6 (figure 1) des cellules-mémoires 31j.. . 3kj. Chaque cellule-mémoire 3## comprend des transistors 52 (figure 3), 53 à canal implanté, le transistor 52 étant connecté entre l'entrée-sortie 54 à déphasage de l'élément 4 de stockage de l'information et les drains 7 du transistor 5 à canal induit, et le transistor 53 étant connecté entre la source 10 du transistor 6 et le bus 2 d'information à rangs multiples. Les électrodes de commande 55, 56 des transistors 52, 53 sont réunis aux électrodes de commande 32, 31 des transistors 6, 5 et connectées aux sorties du circuit 26.. L'élément 4 de stockage de l'information comprend des transistors 57, 58 à canal induit et des transistors 59, 60 à canal implanté. Les sources des transitors 57, 58 sont réunies et connectées à une barre commune 61. Les sources des transistors 59, 60 sont réunies et connectées à la barre 62 d'alimentation. Les drains des transistors 57, 59 et les électrodes de commande des transistors 59, 58 sont réunis et connectés au drain 8 du transistor 6. Les drains des transistors 58, 60 et les électrodes de commande des transistors 60, 57 sont réunis et connectés à la sortie 54 à déphasage. La mémoire à transistors peut assurer l'écriture, le stockage et la lecture de l'information. Son fonctionnement est décrit sur des exemples d'écriture de l'information dans la colonne j de la matrice de cellules-mémoires 31J...2kj et de lecture de l'information aux colonnes 1 et m de la matrice de cellules-mémoires 31î 3kl' 31m--3km- L'écriture de l'information s'effectue en appliquant le code correspondant à l'adresse de la colonne de la matrice de cellules-mémoires 31J...3kj (figure 1) > sur le bus 24 d'adresse à rangs multiples, en appliquant le code correspondant aux données au bus 16 d'entrée d'information à rangs multiples et en appliquant l'impulsion d'écriture au bus 20 d'écriture.Le code d'adresse est décodé par le décodeur 23 et est appliqué aux entrées 29 des circuits 261 2Zn de commande de sélection. Comme le niveau "1 logique n'apparais qu'à la sortie j du décodeur 23, seul le circuit26j de commande de sélection bascule, et l'action de l'impulsion d'écriture attaquant son entrée 27 fait apparaître à ses sorties les signaux de sélection.Les signaux de sélection attaquent les électrodes de commande 31 et 32 des transistors 5 et 6 de la colonne j dans la matrice de cellules-mémoires 31j o Simultanément, les circuits 111..11k d'écriture élaborent un signal d'information à déphasage qui, sous l'action de l'impulsion d'écriture attaquant les entrées 18 des circuits 111...11k d'écriture, est transmis des sorties 131*o13k à déphasage aux bus 11~~~1k et 21...2k. Sous l'action des impulsions de sélection, les transistors 5 et 6 de la colonne j de la matrice deviennent passants et l'information est inscrite dans les cellules-mémoires 31j...3kj, c'est-àdire que l'information des bus 11...1k et 21...2k est transmise des sources 9, 10 aux drains 7, 8 des transistors 5 et 6 et aux entrées-sorties à déphasage de ltélément 4 de stockage de l'information. Pendant le stockage de l'information (absence d'impulsions d'écriture et de lecture), il n'y a pas de signaux de sélection aux sorties des circuits 261~~~26n ; les transistors 5 et 6 de toutes les cellules-mémoires 311...3kn sont bloqués et les éléments 4 de stockage de ces cellules conservent l'information inscrite auparavant. Les sorties 131...13k des circuits 111...11k et, respectivement, les bus 11...1k et 21...2k sont mis à l'état initial (colncidence des phases) : haut niveau du potentiel. La lecture de l'information à la mémoire à transistors s'effectue en appliquant le code d'adresse sur le bus 24 d'adresse à rangs multiples et en appliquant l'impulsion de lecture au bus 21 de lecture. Le code d'adresse contient les codes des adresses des colonnes 1 et m de la matrice de cellules-mémoires 31i...3klet 31m...3km. Les codes des adresses sont décodés par les décodeurs 23 et 25 et attaquent les entrées 29 et 30 des circuits 261...26n de commande de sélection. En accord avec la logique de fonctionnement des décodeurs 23, 25, le niveau "1 logique" est alors transmis de la sortie du décodeur 23 à l'entrée 29 du circuit 261 de commande de sélection, et de la sortie du décodeur 25 à l'entrée 27 du circuit 26m de commande de sélection.L'impulsion de lecture arrivée aux entrées 28 de tous les circuits 261.. 26n de commande de sélection provoquent l'apparition des signaux de sélection à la première sortie du circuit 26 de commande de sélection et à la deuxième sortie du circuit 26m de commande de sélection. Les signaux de sélection attaquent les électrodes de commande 31 des transistors 5 dans la colonne 1 de la matrice de cellules-mémoires 3îl. .23kl et les électrodes de commande 32 des transistors 6 dans la colonne m de la matrice de cellules-mémoires 31m...3km.Ceci provoque la mise à l'état passant des transistors 5 et 6 des colonnes 1 et m respectives de la matrice, et l'information est lue à travers eux, étant transmise aux bus 11...1k et 2î. 2k d'information, c'est-à-dire que l'information présente aux sorties à déphasage de l'élément 4 de stockage de l'information est transmise respectivement des drains 7 et 8 aux sources 9 et 10 des transistors 5 et 6 et, par conséquent, aux bus 11...1k et 21...2k. De la sorte, dans les cellules 311...3kn, les lignes d'écriture et de lecture sont constituées par les mêmes transistors 5 et 6. Ceci a permis de réduire -le nombre de composants dans la mémoire à transistors. Simultanément, à l'arrivée de l'impulsion de lecture, les sorties 131...13kdes circuits 111...11k d'écriture sont mises à l'état "repos". A travers les amplificateurs 12î. 12k et 331...33k, l'information des barres 1î.. 1k et 2#. . 2k est respectivement transmise aux bus 17 et 34 de sortie dtinformation à rangs multiples. Une telle lecture de l'information a permis d'accrottre la vitesse de fonctionnement de la mémoire, car l'information est lue simultanément sur deux colonnes de la matrice. Le circuit 26.(figure 2) de commande de sélection de 1 'iitbrmation fonctionne de la façon suivante. Pendant l'écriture de l'information dans la colonne j de la matrice de cellules-mémoires 31j...3kj, le niveau "1 logique" issu du décodeur 23 attaque l'entrée 45 de la porte ET 40, dont la seconde entrée 46 est attaquée par l'impulsion d'écriture venant du bus 20 d'écriture. Ceci provoque l'apparition du signal unité à la sortie de la porte ET 40. Ce signal unité attaque respectivement les entrées 50 et 51 des portes OU 37 et 38, en provoquant ainsi l'apparition des signaux de sélection à leurs sorties. Pendant la lecture de l'information dans la mémoire, l'entrée 44 de la porte ET 39 du circuit 261, ainsi que l'entrée 47 de la porte ET 41 du circuit 26m, sont attaquées par les niveaux " 1 logique" issus des décodeurs 23 et 25. Les entrées 42 des portes ET 39 et les entrées 47 des portes ET 41 de tous les circuits 261..,26,de sélection sont attaquées par l'impulsion de lecture venant du bus 20. Ceci provoque l'apparition des signaux unité aux sorties des portes ET 39 et 41 des circuits 261 et 26m respectivement. Ces signaux attaquent les entrées 48 et 49 des portes OU 37 et 38 et sont ainsi transmis aux sorties des circuits 261 et 26m en provoquant l'apparition des signaux de sélection à la première sortie du circuit 261 et à la seconde sortie du circuit 26m. Dans la cellule-mémoire 3i j (figure 3), les tran- sistors 52 et 53 à canal implanté jouent un r81e auxiliaire. Ils sont toujours passants, que le niveau appliqué à leurs électrodes de commande 55 et 56 soit le "O logique" ou le "1 logique". Leur fonction est de relier électriquement le drain 7 du transistor 5 à l'entrée-sortie 54 à déphasage de l'élément 4 de stockage, ainsi quela source 10 du transistor 6 au bus 2i d'information. L'introduction de ces transistors dans la cellule 3ii permet de réduire la surface qu'elle occupe sur le cristal quand elle est réalisée avec des électrodes de commande au silicium polycristallin auto-alignées. Les transistors à électrodes de commande autoalignées se forment aux intersections de la barre en silicium polycristallin avec la zone drain-source.Etant donné que dans la technologie à électrodes de commande auto-alignées l'intersection de la cellule-mémoire par les barres en silicium polycristallin des électrodes de commande respectives 31 et 32 des transistors 5 et 6 provoque la formation d'encore deux transistors 52 et 53, pour assurer la liaison électrique des transistors 5 et 6 avec les bus I et 2 et avec les entrées-sorties à déphasage de l'élément 4 de stockage de l'information, les transistors 52 et 53 sont réalisés à canal implanté. La cellule-mémoire 3i fonctionne de la façon suivante. Lors de l'écriture de l'information, les signaux de sélection attaquent respectivement les électrodes de commande 31, 56 et 32, 55 des transistors 5, 53 et 6,52 ces transistors deviennent passants. Simultanément, les bus 1i et 2. transmettent l'information à déphasage, par i i exemple, le bus 1i transmet le O (bas potentiel), et le bus 2i, le "1" (haut potentiel). A travers les transistors passants 5 et 52, le O va à la première entrée-sortie 54 à déphasage de l'élément 4 de stockage, et, à travers les transistors passants 53 et 6, le "1" va à la seconde entrée-sortie 54 à déphasage de l'élément 4 de stockage. Comme les transistors 59 et 60 àcanal implanté jouent le r81e de transistors de charge pour les transistors 57 et 58 à canal induit, ils ont une grande résistance quand ils sont passants. Du fait de la grande résistance du transistor 60 à canal implanté, le niveau s'établissant à la première entrée-sortie 54 à déphasage à travers les transistors passants 5 et 52 est le niveau "O" (bas potentiel), Ce signal attaque l'électrode de commande du transistor 57 et bloque ce transistor : la seconde entrée-sortie 54 à déphasage de l'élément 4 de stockage se trouve mise en niveau 1 logique". Ce signal est transmis à l'électrode de commande du transistor 58 et met celui-ci à l'état passant. Après achèvement des impulsions de sélection, l'élément 4 de stockage de l'information reste dans cet état. Pendant la lecture de l'information, la cellule 3ii est attaquée par une impulsion de sélection. En supposant que cette impulsion attaque les électrodes de commande 31 et 56 des transistors 5 et 53, ceci provoquera la mise du transistor 5 à l'état passant et le bus 1i se déchargera jusqu'au bas niveau à travers les transistors passants 5, 52 et 58. C'est ainsi qu'est lue l'information à la cellule-mémoire L'invention permet d'accroitre la vitesse de fonctionnement de la mémoire à transistors de 1,5 à 2 fois, sans augmentation du nombre de composants. R E V E N D I C A T I O N S 1. Mémoire à transistors, assurant l'écriture, le stockage et la lecture de l'information, la lecture étant simultanée sur deux directions, ce qui correspond à la lecture simultanée de l'information sur deux colonnes de la matrice de cellules-mémoires à adresses différentes, du type comprenant deux bus (11~~~1k), (21...2k) d'information à rangs multiples, des cellules-mémoires (311...3kn) groupées dans une matrice, dont chaque ligne est connectée aux bus (li, 2i > d'information à rangs multiples, et comportant chacune un élément (4) de stockage de l'information et deux transistors (5, 6) à canal induit, dont les drains (7, 8) sont reliés électriquement aux entrées-sorties à déphasage de l'élément (4) de stockage de l'information, les sources (9 10) sont reliées aux bus (1i, 2i > d'information à rangs multiples, des circuits (111...11k) d'écriture de l'information, des amplificateurs (121...12k) de lectu#re pour la première direction de lecture de l'information, les sorties (13i) de chaque circuit (11i) d'écriture de l'information étant connectées aux bus (li, 2t) d'information à rangs multiples, l'entrée (14i) de chaque amplificateur (12i) de lecture pour la première direction de lecture de l'information étant connectée au bus (li) d'information à rangs multiples de la ligne i dans la matrice, l'entrée (15) de chaque circuit (11i) d'écriture de l'information et la sortie de chaque amplificateur (12i) de lecture pour la première direction de lecture de l'information étant respectivement connectées aux bus (16, 17) d'entrée et de sortie d'information à rangs multiples de la mémoire, les entrées (18, 19) de chaque circuit (11i) d'écriture de l'information étant respectivement connectées aux bus (20,21) d'écriture et de lecture de la mémoire, les secondes entrées (22) des amplificateurs (121...12k) de lecture pour la première direction de lecture de l'information étant connectées au bus (21) de lecture, un décodeur (23) d'adresse de première colonne de matrice, dont l'entrée à rangs multiples est connectée au bus (24) d'adresse à rangs multiples de la mémoire, caractérisée en ce qu'elle comprend un décodeur (25) d'adresse de seconde colonne de matrice pour rendre possible l'adressage à la seconde colonne de la matrice de cellules-mémoires, l'entrée à rangs multiples de ce décodeur (25) étant connectée au bus (24) d'adresse à rangs multiples, des circuits (261...26n) de commande de sélection de l'information pour rendre possible la lecture de l'information aux cellules-mémoires (3ij sur deux directions, ainsi que pour rendre possible la conjugaison des lignes d'écriture et de lecture de l'information de chaque cellulemémoire (3ij) chacun des circuits (261....26n) ayant ses première et seconde entrées respectivement connectées aux bus (20,21) d'écriture et de lecture de la mémoire, son entrée (29) connectée à la sortie du décodeur (23) d'adresse de la première colonne de matrice, et son entrée (30) connectée à la sortie du décodeur (25) d'adresse de la seconde colonne de matrice, ses première et seconde sorties respectivement connectées aux électrodes de commande (31, 32) des transistors (5, 6) des cellules-mémoires 3kj) de sa colonne de matrice, des amplificateurs (331... 33k) de lecture pour la seconde direction de lecture de l'information, les sorties de ces amplificateurs (331...~~ 33k) étant connectées au bus (34) de sortie d'information à rangs multiples de la mémoire, l'entrée (35i) de chacun d'eux étant connectée au bus (2i) d'information à rangs multiples, et l'entrée (36i) de chacun d'eux, au bus (21) de lecture. 2. Mémoire selon la revendication 1,caractêrisdeen ce que chaque circuit (26i) de commande de sélection de l'information comprend des portes OU (37, 38) et des portes ET (39, 40, 41), les entrées (42, 43) des portes ET (39, 41) étant réunies et connectées au bus (21) de lecture, les entrées (44, 45) des portes ET (39, 40) étant réunies et connectées à la sortie du décodeur (23) d'adresse de première colonne de matrice, l'entrée (46) de la porte ET (40) étant connectée au bus (20) d'écriture, l'entrée (47) de la porte ET (41) étant connectée à la sortie du décodeur (25) d'adresse de seconde colonne de matrice, les sorties des portes ET (39, 41) étant respectivement connectées aux entrées (48, 49) des portes OU (37, 38), la sortie de la porte ET (40) étant connectée aux entrées (50, 51) réunies des portes OU (37, 38), et les sorties de ces portes OU (37, 38) étant respectivement connectées aux électrodes de commande (31, 32) des transistors (5, 6) des cellulesmémoires (311 3kn) 3. Mémoire selon l'une des revendications 1 et 2, caractérisée en ce que chaque cellule-mémoire (3..) comprend i3 des transistors (52,53) à canal implanté, le premier étant connecté entre l'entree-sortie (54) à déphasage de l'élément (4) de stockage de l'information et le drain (7) du premier transistor (5) à canal induit, le second étant connecté entre la source (10) du second transistor (6) à canal induit et le bus (2i) d'information à rangs multiples, et les électrodes de commande (55, 56) des transistors (52, 53) à canal implanté étant respectivement connectées aux première et seconde sorties du circuit (26j) de commande de sélection de l'information.