Brevet FR2533366A1 — publié le 19840323

PROCEDE DE REALISATION DE TRANSISTORS PAR INTEGRATION MONOLITHIQUE SUR UN SUBSTRAT SEMICONDUCTEUR. L'invention concerne un procédé de réalisation de transistors à structure verticale de type PNP et/ou de type NPN, par intégration monolithique sur un substrat de matériau semiconducteur. On connait des structures monolithiques comportant des transistors dits verticaux de type NPN et/ou de type PNP, élaborés sur un même substrat de type P ou de type N, et munis chacun d'une région isolante de type opposé à celui du substrat. On peut se reporter par exemple à ce sujet à l'ouvrage "Handbook of Semiconductor Electronics", de LLOYD P. HUNTER, troisième édition, Mc GRAW-HILL BOOK Company. A la figure 5-6 (b), page 5-10, on trouve la représentation d'une structure comportant un transistor PNP et un transistor NPN élaborés sur un substrat de type N, les explications correspondantes étant fournies à la page 5-11. Dans cette structure connue, un transistor de type NPN réalisé par exemple sur un substrat de type P, comporte à partir du substrat, une couche de type N la plus profonde du transistor, qui constitue le collecteur du transistor et qui constitue en même temps la région isolante, une couche de type P et une couche de type N qui constituent respectivement la base et l'émetteur du transistor. Un transistor de type PNP réalisé sur un substrat du même type P comporte une couche supplémentaire, c'est-à-dire à partir du substrat,-une couche de type N qui constitue la région isolante, une couche de type P la plus profonde du transistor, qui constitue le collecteur du transistor, enfin une couche de type N et une couche de type P qui constituent respectivement la base et l'émetteur du transistor. Comme le remarque l'auteur de l'ouvrage précité à la fin du paragraphe 5-2c, dans une structure de ce genre, il se forme des transistors parasites et des circuits à quatre couches à fonction d'interrupteur sous certaines conditions de polarisation. Il peut en résulter des courants de fuite des transistors utiles vers le substrat, et donc un défaut d'isolement entre ces transistors, ce qui limite l'emploi de cette technique. La présente invention a pour but de pallier ces inconvénients, en fournissant -un procédé permettant la suppression de toute fuite de courant des transistors vers le substrat, quels que soient les potentiels appliqués aux électrodes de ces transistors Conformément à l'invention, un procédé de réalisation-de transistors à structure verticale de type PNP et/ou de type NPN sur un substrat de matériau semiconducteur est caractérisé en ce que - chaque transistor est obtenu par l'implantation dans un subs trat de type de conductivité P ou N, d'un caisson constitué de couches de matériau semiconducteur de conductivités alter nées, dont le nombre n est au moins égal à deux , la couche du caisson la plus éloignée du substrat constituant la couche de collecteur du transistor à partir de laquelle sont implan tées les couches de base, puis d'émetteur ;; - parmi ces n couches, on constitue au moins un couple de deux couches adjacentes entre lesquelles est élaborée une résistan ce de valeur faible ou quasiment nulle, des couples consécutifs utilisant des couches différentes. La description suivante, en regard des dessins annexés, le tout donné à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée. La figure 1 est une représentation schématique d'un transistor de type NPN et d'un transistor de type PNP élaborés sur un substrat de type P, conformément au procédé de l'invention. La figure 2 est un schéma équivalent d'un transistor de type NPN élaboré suivant le procédé de l'invention sur un substrat de type P. Sur la figure 1, on a utilisé pour montrer des transistors élaborés à l'aide du procédé de l'invention, une représentation très simplifiée qui montre seulement l'ordre de succes sion des différentes couches, mais qui est suffissante pour comprendre l'invention. Il est évident pour l'homme de l'art que ces couches sont en réalité élaborées en creux dans un substrat, suivant des procédés connus et décrits par exemple dans l''ouvra- ge précité de LLOYD P. HUNTER. La figure. 1 montre un substrat 1 de type P sur lequel sont élaborés un transistor NPN (partie la de la figure) et un transistor PNP (partie lb de la figure). Les couches de type P sont représentées avec des hachures et les couches de type N sont sans hachures. Le transistor de type NPN représenté sur la partie la de la figure 1 comporte une couche de collecteur 2 de type N, sur laquellè est implantée de façon classique une couche de base 3, puis une couche d'émetteur 4. Ces trois couches 2, 3, 4 forment le transistor utile T de type NPN déterminant les courants de collecteur, de base et d'émetteur qui apparaissent sur les électrodes du transistor. Dans la structure connue des transistors verticaux avec région isolante, la couche de collecteur 2 de type N est implantée directement sur le substrat 1 de type P et l'on a 1' in- convénient précité de courants de fuite vers le substrat, sous certaines conditions de polarisation du transistor utile T, du fait du transistor parasite que peut former le substrat 1 avec les couches 2 et 3. Pour pallier cet inconvénient, suivant le procédé de l'invention, le transistor utile T est obtenu par implantationdans un caisson constitué de couches de conductivités alternées, dont le nombre n est au moins égal à deux . Dans l'exemple représente en la et correspondant au minimum de couches pour un transistor NPN élaboré sur un substrat de type P, le caisson est formé de trois couches, la couche 2 de type N, qui constitue le collecteur du transistor T, la couche 5 de type P et la couche 6 de type N. Les couches 3 et 4 de base et d'émetteur sont élaborées de façon classique sur la couche de collecteur 2.Parmi les n couches constituant le caisson, on constitue au moins un couple de deux couches adjacentes entre lesquelles est élaborée une ré sistance de valeur faible ou quasiment nulle destinée à courtcircuiter pratiquement ces deux couches, des couples consécutifs utilisant des couches différentes. Dans l'exemple repré-senté en la, pour lequel n = 3, on ne peut constituer en même temps qu'un couple de couches adjacentes, qui peut être soit le couple formé par les couches 5 et 6, soit le couple formé par les couches 2 et 5. Dans le cas représenté en la, on a utilisé le couple formé par les couches 5 et 6 et entre ces deux couches on a représenté par un élément résistant 7 la résistance de valeur faible ou quasiment nulle, à élaborer entre les deux couches 5 et 6.Cette résistance peut être formée par exemple par une métallisation des surfaces adjacentes apparentes de ces couches. Un transistor de type PNP réalisé sur le même substrat 1 de type P suivant le procédé de l'invention, est représenté sur la partie lb de la figure 1. Ce transistor comporte une couche de collecteur 8 de type P sur laquelle est implantée de façon classique une couche de base 9, puis une couche d'émetteur ID,- ces trois couches 8, 9, 10 déterminant le transistor utile-T' de type PNP. Dans la structure connue des transistors verticaux, une couche Il de type N formant une région isolante est interposée entre la couche de collecteur 8 et le substrat 1. Mais il se produit encore des courants de fuite vers le substrat, dans certaines conditions de polarisation du fait que des transistors parasites et un dispositif parasite à 4 couches peuvent se former entre les différentes couches et le substrat 1. Pour pallier cet inconvénient, suivant le procédé de l'invention, le transistor utile T' est implanté dans un caisson formé de couches de conductivités alternées dont le nombre n est au minimum de 3, dans le cas d'un transistor T' PNP formé sur un substrat de type P. Dans le cas d'un caisson de 4 couches représenté en lb sur la figure 1, ce caisson comporte la couche 8 de type P qui constitue le collecteur du transistor T', la couche ll de type N, la couche 12 de type P et enfin la couche 13 de type N; adjacente au substrat 1. Entre les deux couches adjacentes 12 et 13 les plus proches du substrat 1, est élaborée une résistance représentée par l'élément résistant 14 de valeur faible ou quasiment nulle destiné à court-circuiter ces deux couches.On pourrait#aussi élaborer cette résistance entre les deux couches adjacentes 11 et 12 ou entre les deux couches adjacentes 8 et 11. Dans le cas représenté en lb où le nombre de couches n est égal à 4, on pourrait aussi élaborer en même temps deux résistances de court-circuit, l'une entre les couches 8 et 11, l'autre entre les couches 12 et 13, puisque ces deux couples de couches comportent des couches différentes. Un peut expliquer les propriétés des transistors formés suivant le procédé de l'invention en construisant un schéma électrique équivalent de la structure à couches de conductivités alternées que forment ces transistors. Pour construire un tel schéma, on peut utiliser le modèle décrit dans l'ouvrage de LLOYD P. HUNTER à la page 4-40, paragraphe 4-7a. Sur la figure 2 on a construit par exemple le schéma électrique équivalent au transistor NPN de la partie la de la figure 1. Le transistor utile T a été représenté en traits épais avec ses connexions d'émetteur é, de base b et de collecteur c reliées respectivement aux couches 4, 3 et 2. Les couches 3, 2, 5, 6 et le substrat 1 déterminent 3 transistors parasites T1, T2 T3. Le transistor T1 de type PNP est formé par les couches 3, 2 et 5. Le transistor T2 de type NPN est formé par les couches 2, 5 et 6. Enfin le transistor T3 de type PNP est formé par les couches 5, 6 et par le substrat 1. On en déduit aisément les connexions représentées entre les électrodes des transistors T, T1, T2, T3.Le collecteur du transistor T3 est connecté au substrat qui est relié de façon classique au point de potentiel le plus bas du circuit, par exemple à la masse. La résistance 7 élaborée entre les couches 5 et 6 est connectée sur le schéma équivalent entre la base et l'émetteur du transistor T3. Puisque cette résistance 7 a une valeur faible ou quasiment nulle, elle établit pratiquement un court-circuit entre la base et l'émetteur du transistor T3, de sorte que le courant de collecteur du transistor T3 qui pourrait former un courant de fuite vers le substrat est toujours pratiquement nul, quels que soient les potentiels appliqués sur les électrodes e, b, c du transistor utile T. On obtiendrait la même propriété en élaborant une résistance de court-circuit entre la couche 2 et la couche 5, puisque sur le schéma équivalent cette résistance serait connectée entre la base et l'émetteur du transistor T2, ce qui annulerait en toutes circonstances le courant de collecteur du transistor 'T2 et donc les courants de base et de collecteur du transistor T3. On pourrait démontrer de la même manière, que le transistor PNP construit comme le représente la partie lb de la figure 1, n'a aucun courant de fuite vers le substrat, quels que soient les potentiels appliqués sur les électrodes du transistor utile T'. Au lieu d'utiliser un caisson à n = 3 couches pour implanter un transistor NPN sur un substrat de type P, on pourrait utiliser un caisson à nombre de couches n = 5, 7...etc. De même au lieu d'utiliser un caisson à 2 ou 4 couches pour implanter un transistor PNP sur un substrat de type P, on pourrait utiliser un caisson à nombre de couches n = 6, 8 ... etc. Bien entendu le procédé de l'invention s'applique à la réalisation de transistors sur un substrat de type N. Il est aisé de déduire des explications qui précèdent que,pour un transistor de type PNP, le caisson peut avoir un nombre de couches de conductivités alternées n = 3, 5, 7... etc, et pour un transistor de type NPN, le caisson peut avoir un nombre de couches de conductivités alternées n = 2, 4, 6, 8 ... etc. REVENDICATION : 1. Procédé de réalisation de transistors à structure verticale de type PNP et/ou de type NPN, par intégration monolithique sur un substrat. de matériau semiconducteur, caractérisé en ce que : - chaque transistor est obtenu par l'implantation dans un subs trat de type de conductivité P ou N, d'un caisson constitué de couches de matériau semiconducteur de conductivités alternées, dont le nombre n est au moins égal à deux , la couche du cais son la plus éloignée du substrat constituant la couche de col lecteur du transistor à partir de laquelle sont implantées les couches de base, puis dtémetteur ; ; - parmi ces n couches, on constitue au moins unit couple de deux couches adjacentes entre lesquelles est élaborée une résistan ce de valeur faible ou quasiment nulle, des couples consécutifs utilisant des couches différentes.