Brevet FR2527030A1 — publié le 19831118

i SYSTEME DE TRANSMISSION EN MULTIPLEX TEMPOREL La présente invention concerne un système de trans- mission en multiplex temporel qui comprend un ordinateur cen- tral, un ensemble de terminaux adressables et une ligne de signal qui connecte les terminaux à l'ordinateur central de façon à placer des objets à commander, connectés aux termi- naux, sous la commande centralisée de l'ordinateur cental, et à placer des objets à contrôler, connectés aux terminaux, sous le contrôle centralisé de l'ordinateur central. La figure 1 montre le schéma d'un système de trans- mission en multiplex temporel classique Un ordinateur cen- tral 3 et un ensemble de terminaux adressables 51 à 55 sont connectés ensemble par une ligne de signal 6 L'ordinateur central 3 et les terminaux 51 à 55 sont en outre connectés par une ligne d'énergie 2, provenant d'un tableau de distri- bution 3 et correspondant au réseau général de distribution d'énergie électrique Les terminaux respectifs sont connectés à des objets à commander (par exemple des charges 4) ou à des objets à contrôler (par exemple un capteur 7 et un interrup- teur mural 8) L'ordinateur central 3 et les charges sont alimentés par l'énergie du secteur qui provient de la ligne d'énergie 2 et qui constitue leur énergie d'alimentation. Chacun des terminaux 51 à 55 reçoit également de l'énergie d'alimentation par redressement à double alternance d'un si- gnal d'émission SS qui est émis dans le mode de transmission en multiplex temporel par l'intermédiaire de la ligne de si- gna I 6, du type bifilaire, à partir de l'ordinateur central 3 Les terminaux 51 à 55 reçoivent le signal d'émission SS et commandent les charges 4 Le capteur 7 peut être de façon caractéristique un capteur de la lumière du jour, un capteur de température ou un détecteur d'incendie/vol Des données de contr 8 le provenant du capteur 7 sont renvoyées vers l'or- dinateur central sous la forme d'un signal de réponse RS, par l'intermédiaire du terminal 53 L'interrupteur mural 8 comporte des éléments d'interrupteur 8 a et 8 b Le terminal transmet vers l'ordinateur central 3 une représentation électrique des états opérationnels des éléments d'interrup- teur 8 a et 8 b. La figure 2 montre le signal d'émission qui est transmis de l'ordinateur central vers les terminaux Le si- gnal d'émission SS pour chacun des terminaux consiste en une séquence série qui comprend une impulsion de départ SP d'une largeur légèrement supérieure, une impulsion correspondant à un bit de valeur logique " 1 ", des données d'adresse à M bits AD, destinées à la section d'un terminal désiré, un bit de parité de données d'adresse, AP, une impulsion correspondant à un bit de valeur logique " 1 ", des données de commande à N bits CD, pour la commande de l'objet à commander dans le terminal sélectionné, un bit de parité de données de commande OP, et un signal d'attente de réponse WP, destiné à la réception du signal de réponse provenant du terminal On notera que des impulsions d'une largeur supérieure dans les données d'adres- se AD et les données de commande CD désignent une valeur lo- gique "'1 ",et celles d'une largeur inférieure désignent une valeur logique " O O" Une durée d'attente de réponse TW au cours de laquelle est émis le signal d'attente de réponse WP a une longueur suffisante Ces composantes de signal sont émises pour chaque adresse d'une manière cyclique, sous la forme du signal d'émission SS issu de l'ordinateur central 3. Les terminaux 51 à 55 lisent les données de comman-* de CD extraites du signal d'émission SS que l'ordinateur cen- tral 3 émet par la ligne de signal 6, et ils commandent leurs charges associées 4 En outre, les terminaux 51 à 55 renvoient le signal de réponse RS vers l'ordinateur central, dans le- mode de courant, pendant la durée d'attente de réponse TW du signal d'émission SS La figure 3 montre le signal de réponse que le terminal émet vers l'ordinateur central Le signal de réponse RS est représenté sous une forme comprenant les don- nées de contrôle I 1 à I 5 provenant des objets à contrôler, comme le capteur et des objets analogues, et 1 N bit de parité P Comme avec le signal d'émission SS, des impulsions de cou- rant d'une largeur supérieure dansle signal de réponse RS désignent la valeur logique " 1 ", et celles d'une largeur in- férieure désignent la valeur logique " O " A la réception du signal de réponse RS provenant de l'un quelconque des termi- naux 51 à 55, l'ordinateur central 3 contr 6 le l'état des ob- jets à contrôler, comme le capteur et des objets analogues. Si on suppose que les données d'adresse AD dans le signal d'émission SS ont une longueur de 8 bits, le système de transmission en multiplex temporel classique envisagé ci- dessus ne dispose pas de plus de 256 adresses Ceci présente le problème qui consiste en ce que le nombre total de termi- naux pouvant être connectés à l'ordinateur central munique 3 ne dépasse pas 256 Bien que dans certaines circonstances, une augmentation du nombre de bits des données d'adresse-AD puisse augmenter le nombre total de terminaux 5 pouvant être connectés, ceci présente un autre problème consistant dans l'augmentation de la durée nécessaire pour que l'ordinateur central 3 accède à tous les terminaux 5 Une autre technique possible consiste à diviser l'ensemble des terminaux 5 en plusieurs groupes et à affecter la même adresse aux terminaux appartenant à un meme groupe Cependant, cette technique est elle-même désavantageuse dans la mesure o l'ordinateur cen- tral 3 ne peut pas assurer une fonction de contrôle fiable, à cause du chevauchement temporel des signaux de réponse provenant des différents terminaux Il demeure donc un besoin portant sur un système de transmission en multiplex temporel dans lequel les signaux de réponse provenant de plusieurs ter- minaux ayant la même adresse ne se chevauchent pas dans le temps. L'invention porte sur un système de transmission en multiplex temorel dans lequel un ordinateur central et un ensemble de terinaiux adressables sont connectés ensemble au moyen d'une ligne de signal, pour placer des objets à t coemander connoct-és aux terminaux, sous la commande centra- lisée de l'ordinateu-r central et des objets à contrôler, cormectés aux terminaux, sous le contrôle centralisé de l'or- dinateur central L'ordinateur central comporte des moyens émission destinés à émettre pour chaque adresse, de manière c-yclique, -les domnnes d'adresse pour adresser les terminaux, des données de comiande polur commander les objets à commander, et des signaux d'attente de réponse, pour la réception d'un sienal de réponse à partir de terminaux quelconques On notera qu' ue durée d'attente de réponse pendant laquelle le signal d'attente de réponse est émis est divisée en un ensemble de blocs de réponse L'ordinateur central comporte en outre des premiers moyens de réception destinés à recevoir le signal de rétonse provenant de l'uin quelconque des terminaux pendant la durée d'attente de réponse, et à extraire des données de con- +r Cle contenues dans ce signal de réponse Chaque terminal de l'ensemble coalrend des seconds moyens de réception destinés à recevoir le signal émis par l'ordinateur central, et des moyens de fixation d'adresse destinés à fixer une adresse af- fectée au terminal considéré La m me adresse est fixée pour un nombre de terminaux inférieur au nombre de blocs de répon- se En outre, chaque terminal comporte des moyens de décision d'.adresse destinés à déterminer si l'adresse définie par les données d'adresse reçues concorde avec l'adresse fixée à l'avance, des moyens de génération de signal de commande des- tinés à produire un signal de commande correspondant aux don- nées de commande en cas de concordance, déterminée par les moyens de décision d'adresse, des moyens de réponse destinés à recevoir à partir des objets à contrôler des données de contrôle en nombre inférieur au nombre de blocs de réponse, et à fourinir, pour chaque bloc de réponse présélectionné, le signal de réponse comprenant les données de contrôle, et des moyens de sélection destinés à sélectionner certains des blocs de réponse dans lesquels les moyens de réponse doivent émettre le signal de répônse. Conformément à l'invention, le signal d'émission qui est émis par l'ordinateur central permet d'accéder à un groupe de terminaux dont l'adresse fixée est identique aux données d'adresse contenues dans le signal d'émission les terminaux appartenant à ce groupe fournissent simultanément les signaux de commande, sous l'effet des données de commande contenues dans le signal d'émission, et ces signaux de commande comman- dent les objets à commander D'autre part, les données de con- trôle provenant des objets à contrôler sont appliquées aux terminaux respectifs qui renvoient à leur tour le signal de réponse comprenant le signal de contrôle, pendant la période d'attente de réponse du signal d'émission Les moyens de sé- lection qui font partie des terminaux sélectionnent celui des blocs de réponse dans lequel le signal de réponse est renvoyé. Du fait de l'absence de chevauchement des signaux de réponse renvoyés par les terminaux du même groupe, l'ordinateur cen- tral peut déterminer quels sont les terminaux qui renvoient le signal de réponse L'ordinateur central assure donc une bonne surveillance des objets à cont;r 8 ler. Un but principal de l'invention est donc de procurer un système de transmission en multiplex temporel dans lequel il n'y ait pas de chevauchement des signaux de réponse prove- nant d'un ensemble de terminaux auxquels une même adresse est affectée. Un avantage principal de l'invention réside dans le fait que l'ordinateur central peut exercer une supervision précise et sûre des objets à contrôler, connectés aux termi- naux, du fait de l'absence de chevauchement des signaux de réponse qui proviennent de l'ensemble de terminaux auxquels une même adresse est affectée. Un autre avantage de l'invention consiste en ce qu'on peut augmenter le nombre de terminaux pouvant etre con- nectés, sans que ceci nécessite une plus longue durée pour accéder à tous les terminaux, du fait que la même adresse est affectée à un groupe de terminaux. Un autre avantage encore de l'invention consiste dans la possib Iité d'effectuer à la fois une opération de com- mande et une opération de contr 6 le par mu seul adressage du groupe de terminaux auxquels une meme adresse est affectée. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs i, suite de la description se réfère aux dessins annexés srw lesquels: La figre I est un schema d'un système de transmis- sion en multiplex temporel classique, la figure 2 représente un signal d'émission émis par un ordinateur central vers des terminaux I La figure 3 représente nlm signal de réponse renvoyé par le terminal vers l'ordinateur central; La figure 4 est un schéma synoptique montrant l'en- semble d'un mode de réalisation de l'invention; La figure 5 est un diagramme séquentiel représentant des signaux de réponse qui proviennent des terminaux de la figure 4; La figure 6 est un schéma synoptique d'un exemple d'ordinateur central utilisé avec '1 invention; La figure 7 représente des signaux destinés à la description du fonctionnement du mode de réalisation de l'in- vention; La figure 8 est un organigramme décrivant le fonc- tionnement de l'ordinateur central; La figure 9 est un schéma d'un exemple d'un terminal utilisé avec l'invention; La figure 10 est un schéma synoptique d'un exemple d'un circuit de réponse apparaissant sur la figure 9; La figure il représente des signaux de réponse pro- venant d'un registre à décalage apparaissant sur la figure 10; La figure 12 représente un autre exemple du terminal utilisé avec l'invention; La figure 13 est un schéma synoptique montrant un autre exemple de circuit de réponse; La figure 14 montre encore un autre exemple de ter- minal conforme à l'invention; La figure 15 est un diagramme séquentiel décrivant le fonctionnement du terminal qui est représenté sur la figure 14; La figure 16 est un schéma synoptique qi montre encore un autre exemple de circuit de réponse; et La figure 17 représente des signaux de réponse pro- venant d'un registre à décalage qui apparaît sur la figure 16. La figure 4 est un schéma synoptique montrant l'en- semble d'un mode de réalisation de l'invention Plusieurs ter- minaux 51 à 56 sont connectés à un ordinateur central par une ligne de signal 6 Parmi les terminaux 51 à 56, les termi- naux 51 à 54 ont la même adresse A Les terminaux restants 55 et 56 ont la même adresse B Le terminal 51 comporte des in- terrupteurs de sélection 511 à 515 destinés à sélectionner l'un des blocs de réponse dans lequel son signal de réponse R 51 doit être émis Sous l'effet d'un signal d'émission SS provenant de l'ordinateur central 3, le terminal 51 produit des signaux de commande RD 11 à RD 15 pour un ou plusieurs des objets à commander En outre, le terminal 51 reçoit des don- nées de contrôle Ill à I 15 provenant d'un ou de plusieurs des objets à contrôler Ce qui précède s'applique également aux * terminaux restants 52 à 56 Dans ce cas, des blocs de réponse différents sont sélectionnés à l'avance au moyen des inter- rupteurs de sélection dans les terminaux-51 à 54 pour les- quels on a fixé la même adresse En d'autres termes, l'in- teriupteur de sélection 511 est fermé dans le terminal 51; les interrupteurs de sélection 522 et 523 sont fermés dans le terminal 52; l'interrupteur 534 est fermé dans le termi- naul 53; et l'interrupter 545 est fermé dans le terminal 54. Tous les autres interrupteurs sont ouverts On décrira le fonction nement de ce mode de réalisation en se référant à la figure 5 - La fiazre 5 est un diagramme séquentiel montrant des signaux de répcnse qui proviennent des terminaux de la figure 4 Dans le cas oi tous les interrupteurs de sélection S 11 à 515 sont fermés, le terminal 51 émet le signal de répon- se R 51, comprenant les données de contrôle I 11 à I 15 qui ap- ?araissent S 4:a tiellement pendant les blocs de réponse res- pectifs Pl à B 5 Cepend ant, du fait que seul l'interrupteur de sélection Sll est fermé dans le terminal 51, comme décrit pr cêdedr ment, le signal à émettre par le terminal 51 est le signal de réponse P 51 qui comprend 1 muniquement les données de contrôle I 11 ayant ue va Leur logique" 1 "pendant le bloc de ré- ponse 31 Le terminal 51 ne fournit aucmun signal de réponse R 51 pendant les autres blocs de réponse B 2 à B 5 Du fait que seuis les interrupteurs de sélection 822 et 523 sont fermés dans le terminal 52, le signal de réponse R 52 provenant du terminal 52 ne comprend que les données de contrôle I 22 ayant ne valeur lcgiqie " O " pendant le bloc de réponse B 2 et les dornnées de coniltrole 123 ayant la valeur logique " 1 " pendant le bloc de réponse B 3 En outre, du fait que seul l'interrup- te'ur de sélection 334 est fermé dans le terminal 53, le signal de réponse R 53 émiés par le terminal 53 ne comprend que les données de contr O le 134 ayant la valeur logique "O", pendant le bloc de réponse B 4 Du fait que seul l'interrupteur de sé- lection 545 est fermé dans le terminal 54, ce dernier émet le signal de réionse R 54 qui ne comprend que les données de con- trôle I 45 ayant la valeur logique " 1 ", pendant le bloc de réponse B 5 En d'autres termes, les données de contrôle qui sont renvoyées vers l'ordinateur central 3 dépendent des in- terrupteurs de sélection qui sont fermés dans les terminaux respectifs Comm e indiqué précédemment, les signaux de répon- se provenant des terminaux 51 à 54 ne se chevauchent dans au- cun cas, du fait qu'un bloc de réponse différent est présé- lectionné au moyen des interrupteurs de sélection, pour cha- que terminal de l'ensemble de terminaux ayant la même adres- se Le signal de réponse RS que doit recevoir l'ordinateur central 3 consiste en une série formée par le signal de ré- ponse R 51 pendant le bloc de réponse Bl, le signal de répon- se R 52 pendant les blocs de réponse B 2 et B 3, le signal de réponse R 53 pendant le bloc de réponse B 4 et le signal de ré- ponse R 54 pendant le bloc de réponse B 5 L'ordinateur central 3 prélève séquentiellement les signaux de réponse RS qui sont émis en série et détermine, en fonction du bloc de réponse, quel est le terminal qui a émis le signal de réponse consid é- ré En d'autres termes, dans le mode de réalisation représen- té, l'ordinateur central 3 détermine que le signal de réponse considéré apparaissant pendant le bloc de réponse Bl est ce- lui qui comprend les données de contrôle Ill, émises par le terminal 51, que les signaux de réponse apparaissant pendant les blocs de réponse B 2 et B 3 sont ceux qui comprennent les données de réponse I 22 et I 23, émises par le terminal 52, que le signal de réponse apparaissant pendant le bloc de réponse B 4 est celui qui comprend les données de réponse I 34, émises par le terminal 53, et que le signal de réponse apparaissant pendant le bloc de réponse B 5 est celui qui comprend les don- nées de contrôle I 45, émises par le terminal 54 Ceci permet à l'ordinateur principal 3 de contrôler l'ensemble des termi- naux 51 à 54 en adressant une seule fois les terminaux On notera en outre que tous les terminaux 51 à 55 ayant la même adresse A sont placés simultanément sous la commande du si- gnal d'émission SS provenant de l'ordinateur central 3. On va maintenant considérer de façon plus détaillée l'ordinateur central et les terminaux dans le mode de réali- sation de la figure 4 La figure 6 est un schéma synoptique d'un exemple d'ordinateur central utilisé avec l'invention. Une unité centrale (UC) principale 31 est connectée à une UC de transmission 32 qui est elle-même connectée à un circuit récepteur 34 et à un circuit émetteur 35 La ligne de signal 6 mentionnée précédemment est connectée au circuit récepteur 34 et au circuit émetteur, En outre, un compteur 33 est connecté à l'UC de transmission 32 L'UC de transmission com- porte un séquenceur incorporé La description qui suit, se référant aux figures 7 et 8, permettra de mieux comprendre le fonctionnlement de l'ordinateur central 3 dont les détails ap- paraissent sur la figure 6 La Figure 7 montre des signaux destinés à la description du mode de réalisation de l'inven- tion considéré ci-dessus le figure 8 est un organigramme destiné à la description du fonctiionnement de l'ordinateur central La moitié supérieure de la fi-ure 7 représente le signal d'émission SS qui est émis par l'ordinateur central 3 et les signaux de réponse RS que reçoit l'ordinateur central 3, tandis que la moitié inférieure de la figure 7 sera envi- sagée ultérieurement Su ^r a, figura 8, à l'étape ST 1, le si- gnal d'émission SS est placé à la valeur logique "O" dans l'UC de transmission 32, un indicateur de temporisateur est placé à '" O " et le temporisa-teur 2 S est positionné A l''tape ST 2, on déternine si l'indicateur de temporisateur est à " 1 ". On effectue ceci dans le but de déterminer l'état du tempo- risateur TS S'il est à " 1 ", le programme passe à l'étape ST 3 dans laquelle le signal d'émission SS est placé à la valeur logique " 1 ", l'indicateu de temporisateur est placé à " O ", et le temporisateur TS est positionnrmé L'UO de transmission 32 appelle à l'étape ST 4 les données de transmission prove- nant de l'UC principale 31, et elle les reçoit à l'étape ST 5. A l'étape ST 6, on détermine si l'indicateur de temporisateur est à "'l", et s'il est à " 1 ", le programme passe à l'étape ST 7, dans laquelle le signal d'émission SS comprenant les données d'adresse AD et les données de commande CD est émis par l'UC de transmission 32, tandis que le nombre P d'impul- sioiis de signal est incrémente unité par unité A l'étape ST 8, on détermine si le nombre d'impulsions de signal P a atteint sa valeur finale et, dans l'affirmative, le program- me passe à l'étape ST 9 dans laquelle le signald'émission 53 est élevé à la valeur logique " 1 ", l'indicateur de tempori- sateur est placé à " O " et le temporisateur CD est positionné. Le signal de réponse RS est reçu à l'étape ST 1 O A l'étape ST 11, on détermine si l'indicateur de temporisateur est à " 1 " et, s'il est à " 1 ", le programme passe à l'étape ST 12. A l'étape ST 12, le nombre N de blocs reçus est incrémenté unité par unité A l'étape ST 13, on détermine si le nombre N a atteint sa valeur maximale et, si la valeur maximale est atteinte, le progranmmne progresse en passant à l'étape ST 14. Dans le cas contraire, le programme retourne à l'étape ST 9. Les données reçues sont converties en " 1 " ou en " O " à l'étape ST 14 et elles sont émises vers l'UC principale 31 à l'étape ST 15 Le programme retourne ensuite à l'étape ST 1 En passant par les étapes précédentes, l'ordinateur central 3 émet le signal d'émission SS et reçoit les signaux de réponse RS. La figure 9 est un schéma d'un exemple des termi- naux utilisés avec l'invention Un circuit d'interface 22 est connecté à la ligne de signal 6 et un circuit oscillateur 14, un circuit de réponse 17, un circuit de décision de don- nées de commande 18 et un circuit de décision d'adresse 19 sont connectés au circuit d'interface 22 Un compteur 15 est connecté au circuit oscillateur 14 et un circuit logique de commande 16 et le circuit de réponse 17 sont connectés au compteur 15 Le circuit logique de commande 16 est connecté au circuit de décision de données de commande 18 et au circuit de décision d'adresse 19 Un circuit de bascules de sortie 20 est connecté au circuit de décision de données de cormmande 18, tandis qu'un circuit d'interrupteurs de fixation d'adresse SW est connecté au circuit de décision d'adresse 19 Le circuit d'interface 22 établit une interface appropriée entre le ter- minal 5 et l'ordinateur central 3 Le signal d'émission SS qui provient de l'ordinateur central 3 par la ligne de signal 6 est redressé à double alternance par un pont de diodes 9 et il charge des condensateurs de lissage 11 et 12 par l'intermé- diaire d'une diode de blocage du courant -inverse, 10, ce qui établit lune alimentation commandée appropriée +VDD pour le terminal 5 Le signal d'émission 3 SS est, mis en forme par une diode zener 13 et il est appliqué au circuit oscillateur 14. Le circuit oscillateur 14 fonctionne an auto-oscillation avec ne tension d'entrée de niveau haut et son auto-oscillation s'arrête avec une tension d'entrée d'un niveau bas Le comp- teur 15 compte les impulsions de sortie provenant du circuit oscillateur 14 et il apylique au circuit logique de commande 16 et auj circuit d réronse 17 des signaux d'horloge compre- nant un signal d'hor 1 oge de chanzament de bloc CKB, etc Le circuit de décision de donnrées de commande 18 prélève les -oon:Yres de commande CD d-ans le signal d'ém ission SS, sous la comnande du circuit logique de cormmarde 16 En outre, le cir- cuit de décision d'adresse prélèv-e les donmées d'adresse AD dans le signal d' émission SS, sous la commriande du circuit lo- gique de coirmarnde 16 Le circuit de bascules de sortie-20 mé- tocrise le si-nal de sortie du circuit de décision de domnnées de comande 18 et il fournit des signaux de commande RD 1 à RD 5 Le circuit l'inrterupte-Ltrs de fixation d'adresse SW con- nect Ié au circuit de décision d'adresse 19, comprend des in- terrupteurs de fixation d'adresse SW 1 à SW 8, destinés à défi- nir une adresse propre au terminal 5 associé Le circuit de décision d'adresse 19 détermine si l'adresse qui est identi- fiée par les données d'adresse AD incorporées au signal d'emission S S concorde avec l'adresse fixée et, si les deux concordent, il autorise le fonctionnement du circuit de déci- sion de données de conmmande 18, par l'intermédiaire du cir- cuit logique de commande 16 De ce fait, le circuit de déci- siou de données de commandel S prélè-ve dans le signal d'émis- sion SS les données de commande CD qui suivent les données d'adresse AD, et il fournit les signaaux de commande RD 1 à RD 5, par 'lintermédiaire du circuit de bascules de sortie Comme indioué précédemment, les signaux de commande sont fournis par l'ensemble des terminaux ayant la même adresse Des in- terrupteurs de sélection 51 à 55 sont connectés au circuit de réponse 17 et, lorsque certains de ces interrupteurs de sélection sont fermés, les données de contrôle correspondan- tes sont émises par le circuit de réponse 17, en tant que signal de réponse RS, pendant les blocs de réponse corres- pondants Lorsque ceci se produit, le circuit de réponse 17 émet une impulsion de largeur supérieure lorsque les données de contrôle ont la valeur logique " 1 ", et un impulsion de largeur inférieure lorsque les données de contro Ale ont la va- leur logique " O O" Cependant, lorsque certains des interrup- teurs de sélection 51 à 55 sont ouverts, le circuit de répon- se 17 n'émet ni l'impulsion large ni l'impulsion étroite pen- dant les blocs de réponse correspondants Un étage de sortie du circuit de réponse 17 est connecté à la base d'un transis- tor 21 dans le circuit d'interface 22 Si le signal de répon- se RS monte à un niveau haut, le transistor 21 devient con- ducteur, ce qui fait que la ligne de signal 6 est placée dans un état à faible impédance, par l'intermédiaire du transistor 21 et d'une résistance 23, et le signal de réponse RS est renvoyé vers l'ordinateur central dans le mode de courant En d'autres termes, les signaux de réponse ne se chevauchent ja- mais sur la ligne de signal 6, aussi longtemps qu'un interrup- * teur de sélection différent est fermé pour chacun des termi- naux ayant la même adresse. On va maintenant entrer dans le détail du circuit de réponse 17 qui est représenté sur la figure 9 La figure montre sous forme de schéma synoptique un exemple du cir- cuit de réponse de la figure 9 Le circuit de réponse 17 comprend un compteur 171 connecté au compteur 15 de la figure 309, des multiplexeurs 172 et 173 connectés au compteur 171 et un registre à décalage 175 connecté aux multiplexeurs 172 et 173 Une entrée IN du multiplexeur 172reçoit en parallèle les données de contr 8 le I 1 à I 5, tandis qu'une entrée IN du multiplexeur 173 reçoit en parallèle des représentations élec- triques des états des interrupteurs de sélection 51 à 55 Le compteur 171 reçoit le signal d'horloge de changement de bloc CKB, et le registre à décalage 175 reçoit un signal d'horloge de sélection parallèle/série P/S et nm signal d'horloge CK. Les formes de ces signaux son représentées dans la moitié inférieure de la figure 7 Les multiplexeurs 172 et 173 réa- gissent au signal d'horloge de changement de bloc CKB en présentant en sortie les données d'entrée, en série pour cha- que bloc de réponse On supposera maintenant que seul l'in- terrupteur de sélection 51, par exemple, est fermé Une sor- tie O du mltiplexeur 173 ft-rnitt un signal ayant la valeur logique " 1 " pendant le bloc de réponse B 1 Un inverseur 174 fournit donc un signal ayant la valeur logique "O", pour une borne de restauration R du registre à décalage 175 Dans ces conditions, le registre à décalage 175 n'est pas restaurés Dans le cas o seules les données de contr Cle I 1 parmi les données de contrôle I 1 à I 5, ont la valeur logique " 1 ", une sortie O du multiplexeur 172 four;ait un signal ayant la va- leur logique " 1 " pendant le bloc de réponse 31 et applique ce signal à une entrée i 2 du registre à décalage 175 Ie regis- tre à décalage 175 fournit un signal ayant les valeurs logi- ques " 1100 " en tant que signal de réponse RS, par sa sortie 0 On note dans ce cas que le signal de réponse RS ayant les valeurs logiques " 1100:' correspond à l'impulsion large, comme on le voit en A snur la figlure 11 Lorsque les données de con- trôle I 1 ont ?a vraleur logique "O", un signal de valeur logi- que "O O " est appliqué à l'entrée i 2 du registre à décalage 175, pendant le bloc de répo Lse 31 Le signal que la sortie O du registre à décalage 175 fournit ean tant que signal de réponse RS prend les valeurs logiques " 1000 " Dans ce cas, comme on le voit en B sur la figure 11, le signal de réponse RS corres- pond à l'impulsion étroite Du -fait que les interrupteurs de sélection 52 à 35 sont ouvrerts, le registre à décalage 175 est restaur pendant les blocs de réponse 32 à 35, ce qui fait que le registre à décalage 175 ne fournit aucun signal de réponse RS. la figure 12 montre un autre exemple du terminal 5 conforme à l'invention Chaque interrupteur de sélection 51 à 55 consiste en un transistor branché en collecteur commun. La base de chaque transistor reçoit les données de contrôle respectives I 1 à I 5 Lorsque toutes les données de contrôle I 1 à I 5 ont la valeur logique " O ", le terminal 5 ne produit pas le signal de réponse RS pour la ligne de signal 6 Si certaines des données de contrôle Il à I 5 ont la valeur logi- que " 1 ", l'interrupteur correspondant parmi les interrupteurs de sélection 51 à 55 devient conducteur, ce qui fait que l'impulsion large (c'est-à-dire la valeur logique " 1 ")est renvoyée pendant le bloc de réponse correspondant, et il n'y a aucun signal de réponse pendant les blocs de réponse res- tants Le terminal 5 représenté sur' la figure 12 fonctionne très efficacement, en particulier lorsque des objets à con- trôler ayant exactement la même fonction sont installés à un certain nombre d'emplacements Par exemple, dans le cas oh les terminaux 5 ayant la même adresse sont respectivement installés dans chacune des chambres d'un hôtel ou d'tun immeu- ble analogue, mune section d'entrée relative aux données de contrôle I 1 est connectée à des dispositifs d'alarme d'incen- die dans les chambres respectives, une section d'entrée rela- tive aux données de contrôle I 2 est connectée à des disposi- tifs d'alarme de fuite de gaz dans les chambres respectives, l'équivalent pour les données de contrôle I 3 est connecté à des dispositifs d'alarme de fuite électrique dans les chambres respectives et l'équivalent pour les données de contrôle I 4 est connecté à des interrupteurs d'alarme à utiliser en cas d'urgence, dans les chambres respectives Avec une telle con- figuration, alors qu'aucun signal de réponse RS n'est émis par l'un quelconque des terminaux en l'absence d'une condition anormale, les données de contrôle I 1 prennent la Valeur logi- que " 1 " et le signal de réponse RS est émis pendant le premier bloc de réponse, si par exemple un incendie se déclare Ainsi, à condition que les objets à contrôler dans les chambres res- ceetives soient connectés aux terminaux 5 dans les chambres, J. 'ordirmteur central 5 peut contraler les objets à contrôler en adressant simtlement les terminaux une seule fois Avec le terminal 5 qui est représenté sur la figure 12, il-n'est pas nécessaire de prépositionner les interrupteurs de sélec- tion pour chacun des terminalux Ceci vient du fait que seules les données de contrôle ayant la valeur logique " 1 " sont ren- oyées brrsr l'ordinateur central 3 pendant les blocs de ré- ponse correspondants. On va ?aintenant considérer un autre exemple du circluit de réeonse 17 destiné à être utilisé dans le terminal qui est repr Eenté su r la figure 12 La figure 13 est un schéma synoptique d' ui tel autre exemple du circuit de répon- se 17 On n'envisagera que ce qui distingue cet exemple du circuit de réponse 17 de la figure 10 Les données de contro- le I 1 à I 5 sont appliquées en parallèle à l'entrée IN du mul- tiplexeur 173 Lorsque toutes les données de contrôle I 1 à I 5 ont la valeur logique "O", le registre à décalage 175 est res- tauré pendant tous les blocs de réponse et il ne produit pas le signal de réponse RS Cependant, si on suppose que certai- nes des données logiques I 1 à I 5 ont la valeur logique " 1 ", le registre à décalage 175 fournit le signal de réponse RS ayant la valeur logique " 1 ", pendant le bloc de réponse cor- respondant. La figure 14 montre encore un autre exemple du terminal 5 conforme à l'invention Dans ce mode de réalisa- tion, les données de contrôle I 2, I 4 et I 6, parmi les données de contrôle I 1 à I 6 appliquées aux terminaux 5, sont les in- verses logiques des données de contrô 181 e I 1, I 3 et I 5, fournis par des inverseurs 30 à 32 Les interrupteurs de sélection 52, 54 et 56 sont supprimes et leurs fonctions sont assurées p-er les interrupteurs de sélection 51, 53 et 55 La figure 15 est un diagramme séquentiel qui décrit le fonctiomnnement du terminal représenté sur la figure 14 On supposera par exem- pie que trois terminaux 5 du type représenté sur la figure 14 sont connectés à la ligne de signal 6 et que la même adresse est affectée aux trois terminaux L'interrupteur de sélection 51 est fermé dans le premier terminal, l'interrupteur de sé- lection 53 est fermé dans le second terminal et l'interrup- teur de sélection 55 est fermé dans le troisième terminal. Si les données de contr 8 le Il, I 3 et I 5 ont les valeurs lo- giques respectives " 1 ", " O " et " 1 ", le signal de réponse R 51 que le premier terminal émet vers l'ordinateur central est " 10 " pendant les blocs de réponse Bi 1 et B 2, le signal de ré- ponse R 52 qui est émis par le second terminal est " 01 " pen- dant les blocs de réponse B 3 et B 4, et le signal de réponse R 53 provenant du troisième terminal est " 10 "t, pendant les blocs de réponse B 5 et B 6 Il n'y a donc aucun chevauchement dans le temps des signaux de réponse provenant des terminaux respectifs L'ordinateur central 3 évalue la somme des valeurs logiques pendant les blocs de réponse Bl et B 2, la somme des valeurs'logiques pendant les blocs de réponse B 3 et-B 4 et la somme des valeurs logiques pendant les blocs de réponse B 5 et B 6 Si chacune des sommes est un nombre impair, l'ordina- teur central reçoit en tant que données de contrôle effecti- ves les valeurs logiques émises pendant les blocs de réponse B 1, B 3 et B 5 Au contraire, si l'une quelconque des sommes est un nombre pair, l'ordinateur central demande aux termi- naux d'émettre à nouveau les signaux de réponse Ce fonction- nement réduit au minimum les erreurs de transmission. On va maintenant expliquer un exemple du circuit de réponse 17 capable de produire les signaux de réponse qu'on voit sur la figure 15 La figure 16 montre un schéma synopti- que d'un tel exemple du circuit de réponse 17 On n'envisage- ra ci-après que ce qui distingue cet exemple vis-à-vis des circuits de réponse 17 représentés sur les figures 10 et 13. Une entrée i 2 d'un registre à décalage 176 est connectée à la sortie O du multiplexeur 172 qui est représenté sur les figu- res 10 et 13 L'entrée de l'inverseur 174 est connectée à la sortie O du multiplexeur 173 qui est représenté sur les figu- res 10 et 13 L'entrée i 2 du registre à décalage 176 est en outre connectée à une entrée i 3 par un inverseur 177 Lors- qu'un signal provenant du:multiplexeux 172 présente la valeur logique " 1 ", une sortie 0 du registre à décalage 176 fournit des signaux " 111010 " en tant que signal de réponse RS la for- me des signaux résultants est représentée en A sur la figure 17 D'autre part, lorsque le signal provenant du multiplexeur 172 présente la valeur logique " O ", le signal de réponse que fournit le registre à décalage 176 est " 10110 " Le signal résid-Lant est représentê en B sur la figure 17. Il va de soi que de nombreuses modifications peu- vent être apportes au disositif décrit et représenteé, sans sortir du cadre de l'invention. REVE DICATIONS 1 Système de transmission en multiplex temporel dans lequel un ordinateur central ( 3) et un ensemble de ter- minaux adressables ( 51-56) sont connectés ensemble au moyen d'une ligne de signal, pour placer des objets à commander, connectés aux terminaux, sous la commande centralisée de l'ordinateur central ( 3), et des objets à contrôler, connec- tés aux terminaux, sous le contrôle centralisé de l'ordina- teur central; caractérisé en ce que l'ordinateur central ( 3) comprend: des moyens d'émission ( 32, 35) destinés à émettre pour chaque adresse, d'une manière cyclique, des données d'adresse (AD) destinées à l'adressage des terminalux, des données de commande (CD) destinées à la commande des objets à commander, et des signaux d'attente de réponse (WP) pour- la réception d'un signal de réponse provenant de l'un quel- conque des terminaux, une durée d'attente de réponse pendant laquelle le signal d'attente de réponse est émis étant divi- sée en mun ensemble de blocs de réponse; et des premiers moyens de réception ( 32, 34) destinés à recevoir le signal de réponse provenant de l'un quelconque des terminaux pendant la durée d'attente de réponse, et à extraire des données de con- trôle (I 1-I 5) contenues dans le signal de réponse; et en ce que chaque terminal de l'ensemble de terminaux comprend: des seconds moyens de réception ( 22, 14, 15, 16) destinés à rece- voir unl signal émis par l'ordinateur central ( 3); des moyens de fixation d'adresse (SW) destinés à fixer une adresse affec- tee au terminal, la même adresse étant fixée pour mun nombre de terminaux inférieur au nombre de blocs de réponse; des moyens de décision d'adresse ( 19) connectés aux seconds moyens de réception et aux moyens de fixation d'adresse (SW) de façon à déterminer si l'adresse définie par les données d'adresse (AD) concorde avec l'adresse fixée à l'avance; des moyens de sortie de signaux de commande ( 18, 20) connectés aux seconds moyens de réception ( 22, 14, 15, 16) et aux moyens de décision d'adresse ( 19) de façon à fournir un signal de commande cor- respondant aux données de commande (CD), en cas de concordan- ce déterminée par les moyens de décision d'adresse ( 19); des moyens de réponse ( 17) destinés à recevoir à partir des objets à contr 8 ler les données de controle (I 1-I 5) dont le nombre est inférieur au nombre des blocs de réponse, et à fournir pour chaque bloc de réponse présélectionné le signal de réponse co:rr renant ces doî-mées de contr Cle; et des moyens de sélec- tion (SI-35) co-rnectés aux moyens de réponse pour sélectionner certains des blocs de réponse dans lesquels les moyens de ré- ponse ( 17) doivent,mettre Je signal de réponse. 2 Systême de transmission en multiplex temporel selon la revendication 1, caractérisé en ce qu'un bloc de ré- ponse différent est présélectior né pour chaque terminal de l'ensemble des terrdnaux ( 51-54) ayant la mime adresse, à l'aide des moyens de sélection (SI 1-55) incorporés aux termi- tnaux. 3 Système de transmission en multiplex temporel selon la revendication 1, caractérisé en ce que les moyens de sélection ( 51-55) reçoivent également les données de contr 1 le (I 1-15) et ces moyens de sélection sélectionnent le bloc de réponse dans lequel les données de contrôle ayant une valeur logique 111 " sont émises. 4 Syvstème de transmission en multiplex temporel selon la revendication 2, caractérisé en ce que les moyens de réponse ( 17) fournissent le signal de réponse sous la forme d'une paire comprenant l'mune des données de contrôle (I 1-I 5) et son inverse, au point de vue de la valeur logique. Système de transmission en multiplex temporel selon la reverdication 3, caractérisé en ce que les moyens de réponse ( 17) fournissent le signal de réponse sous la forme d'une paire comprenant l'une des données de contr Ale (I 1-I 5) et son inverse, au point de vue de la valeur logique. 6 Système de transmission en multiplex temporel selon la revendication 2, caractérisé en ce que les moyens de réponse ( 17) comprennent: un compteur ( 171) connecté aux se- 2527 Q 30 conds moyens de réception ( 22, 14, 15, 16) de façon à spé- cifier le bloc de réponse; un premier multiplexeur ( 172) connecté au compteur ( 171) et recevant les données de contrd- le (I 1-I 5) sous forme parallèle; et un registre à décalage ( 175) connecté à une sortie du premier multiplexeur pour four- nir le signal de réponse; et en ce que les moyens de sélec- tion comprennent: des moyens de commutation ( 51-55) destinés à sélectionner le bloc de réponse dans lequel les moyens de réponse doivent émettre le signal de réponse, de façon qu'un bloc de réponse différent soit présêlectionné pour chaque terminal de l'ensemble de terminaux ( 5154) ayant la mdme adresse; et un second multiplexeur ( 173) connlecté au comp- teur ( 171),aux moyens de commutation ( 51-55) et au registre à décalage ( 175) pour restaurer le registre à décalage pen- dant les blocs de réponse qui ne sont pas sélectionnés par les moyens de commutation ( 51-55). 7 Système de transmission en multiplex temporel selon la revendication 3, caractérisé en ce que les moyens de réponse ( 17) comprennent: un compteur ( 171) connecté aux seconds moyens de réception ( 22, 14, 15, 16) pour spécifier le bloc de réponse; unm premier multiplexeur ( 172) connecté au compteur ( 171) et recevant les données de contr 8 le (Il- I 5) sous forme parallèle; et un registre à décalage (i 75) connecté à une sortie du premier multiplexeur ( 172) pour fournir le signal de réponse; et en ce que les moyens de sélection comprennent: un second multiplexeur ( 173) connec- té au compteur ( 171) et au registre à décalage ( 1 75) et re- cevant les données de contrôle (I 1-I 5), sous forme parallè- le, de façon à restaurer le registre à décalage ( 175) pen- dant le bloc de réponse dans lequel il n'y a pas de données de contrôle ayant la valeur logique " 1 ". 8 Système de transmission en multiplex temporel selon l'une quelconque des revendications 6 ou 7, caractéri- sé en ce que le registre à décalage ( 175) fournit le signal de réponse sous la forme d'une paire comprenant l'une des donn 6 es de contrôle (IlI 7) et son inverse, au point de vue de la valeur logique.