Brevet FR2530854A1 — publié le 19840127

-1 La présente invention se rapporte aux dispositifs de traitement numérique et concerne plus particulièrement la réduction du nombre des positions adressables en mémoire et par conséquent, du nombre des mémoires permanentes nécessaires pour des calculs numériques de tables de consultation tout en maintenant la précision souhaitée. Des tables de consultation en mémoire pour effectuer les opérations arithmétiques sont bien connues dans l'état de la technique Mais le nombre des positions en mémoire ou le nombre des mémoires permanentes nécessaires pose souvent une limite même avec l'augmenta- tion continuelle de la capacité de ces mémoires grâce aux progrès technologiques. Différents procédés ont été utilisés pour réduire la capacité des mémoires permanentes. Par exemple, l'élimination des bits de moindre poids réduit les conditions de mémorisation, mais entraîne une perte permanente de précision, particulièrement pour les petites valeurs Un autre procédé est décrit dans le brevet des Etats-Unis d'Amérique n' 3 735 110 selon lequel un générateur de sinus/cosinus comporte une mémoire permanente qui ne mémorise que les sinus des angles Une identité trigonométrique est utilisée pour obtenir les valeurs des cosinus, apportant ainsi une réduction de la capacité nécessaire en positions de mémoire Selon le brevet des Etats-Unis N O 3,917 905, la capacité de mémoire est réduite en décalant d'abord les bits d'entrée de données représentant les valeurs des nombres vers leurs valeurs les plus significatives lorsque la valeur du plus grand des deux nombres d'entrée est inférieure à celle permise par la capacité maximale d'un mot, et en utilisant qu'un certain nombre des bits de données d'ordre supérieur décalés comme adresse d'entrée d'une table de consultation Cette solution est applicable pour le calcul d'un rapport arithmétique de deux nombres ou un échelonnement linéaire mais ne s'applique pas en général à des tables numériques lorsque la sortie de table peut être utilisée ou non pour un rapport arithmétique. En plus des techniques de consultations de table, une autre solution pour trouver l'inverse d'un nombre est un procédé empirique consistant en soustractions, dépassement négatif, mise au repos et décalage dans une séquence répétitive, mais les solutions de ce genre sont extrêmement lentes Le brevet des Etats-Unis d'Amérique n 3 648 038 décrit une autre technique pour obtenir l Vinverse d'un nombre consistant en une technique de déroulement en série utilisant des circuits logiques de combinaisons et des pyramides d'additionneurs à préservation de retenue nécessitant tous une partie machine considérable. L'invention concerne, donc un appareil d'adressage vernier, dont deux modes de réalisation seront décrits, destinés à effectuer des opérations mathématiques linéaires ou non en utilisant un minimum de positions de mémoire dans des tables de consultation en mémoire permanente. Un mode de réalisation de 1 Vinvention comporte un registre qui mémorise un premier mot de données d'entrée comprenant plusieurs échelles d'adresses vernier pour réduire les conditions de-mémorisation, une mémoire permanente réagissant aux échelles d'adresses à v Ernier en mémorisant des valeurs numériques avec une précision croissante en vue de leur traitement mathématique, la quantification des valeurs numériques étant déterminée par la longueur binaire d'un mot numérique mémorisée dans la mémoire permanente et un dispositif de décodage qui coopère avec les échelles d'adresses à vernier pour sélectionner l'une des valeurs numériques dans la mémoire permanente L'échelle d'adresses à vernier consiste en plusieurs positions d'adresses à vernier le long du mot de données d'entrée, chacune des positions consistant en plusieurs bits La mémoire permanente consiste-en plusieurs mémoires permanentes réagissant chacune une échelle d'adresses à vernier comprenant une mémoire permanente de positions plus significatives et une mémoire permanente de positions moins significatives. Les valeurs numériques mémorisées dans la mémoire permanente comprennent l'inverse d'une adresse de mémoires de chaque position, augmentée de'la moitié d'un niveau de quantification pour accroître la ptécision de ces valeurs numériques, l'inverse étant multipliée par une constante ayant toute valeur y compris celle dont il résulte l'inverse vrai pour une valeur numérique, Un autre mode de réalisation de l'invention comporte un premier multiplicateur pour obtenir le carré -d'un premier mot de données d'entrée, un second multiplicateur pour obtenir le carré d'un second mot de données d'entrée, un dispositif pour additionner ensemble la sortie du premier avec celle du second multimlicateur, un registre qui mémorise la sortie de l'additionneur, cette sortie consistant en plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, une mémoire permanente réagissant aux échelles d'adresses à vernier pour mémoriser des valeurs numériques avec une précision croissante en vue de traitement mathématique, la quantification des valeurs numériques étant déterminée par la longueur diun- mot numérique mémorisé dans la mémoire permanente, un dispositif de décodage qui coopère avec les échelles d'adresses à vern Ier pour sélectionner l'une des valeurs numériques dans la mémoire permanente, ces valeurs numériques comprenant une racine carrée de la somme de valeurs de carrés additicnnée plus la moitié d'un niveau de quantification pour accroître la précision des valeurs numériques Les échelles d'adresses à vernier comprennent plusieurs posi- tions d'adresses à vernier avec la sortie d'additionneurs la sortie étant mémorisée dans le registre La mémoire perranente consiste en plusieurs mémoires permanentes réaaissant chacune à une échelle d'adresses à vernier, comprenant une mémoire permanente de positions plus significatives, une mémoire permanente de positions intermédiaires et une mémoire permanente de positions moins significatives. L'invention concerne également un procédé d'exécution d'opérations mathématiques utilisant des tables de consultation en mémoire permanente, et consistant essentiellement à mémoriser dans un registre un-premier mot de données d'entrée comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, à mémoriser les valeurs numériques pour lesdites opérations mathématiques-dans la mémoire permanente réagissant aux échelles d'adresses à vernier, la quantification de ces valeurs numériques étant déterminée par la longueur d'un mot numérique mémorisé dans la mémoire permanente, à calculer des valeurs numériques inverses pour chacune des positions de mémoire permanente, plus la moitié d'un niveau de quantification pour accroître la précision des valeurs numériques, l'inverse étant multipliée par une constante ayant toute valeur y compris celle dont il résulte l'inverse vrai, et à sélectionner l'une des valeurs numériques dans la mémoire permanente par un dispositif de décodage en coopération avec les échelles d'adresses à vernier. L'invention concerne également un procédé de détermination de la valeur de la racine carrée d'une somme de carrés, consistant essentiellement à élever au carré un premier mot de données d'enr e en utilisant un premier multiplicateur, à lear au carré un second mot de données d'entrée en utilisant un second multiplicateur, à additionner ensemble les sorzies du premier multipli- cateur et du second dans un add ioonneur, à mémoriser la sortie de l'additionneur dans le registre, la sortie consistant en plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, à mémoriser des valeurs numériques pour dézerminer la valeur dans une mémoire permanente en fonction des échelles d'adresses à vernier, la quantification des valeurs numériques étant déterminée dans la longueur d'un mot numérique, mémorisé dans la mémoire permanente, à calculer une valeur numérique pour chacune des positions de m-moire permanente en prenant la racine carrée de la somme des carrés plus une moitié d'un niveau de quantification zour accroître la précision des valeurs numériques, et à sélectionner l'une des valeurs numériques dans la mémoire permanente par un dispositif de décodage en coopération avec les échelles d'adresses à vernier. D'autres caractéristicues de l'invention apparai- tront au cours de la description qui va suivreo Aux dessins annexés, donnés uniquement à titre d'exemples nullement limitatifs: La figure 1 est un schérma de principe d'un appareil de changement d'échelle ou'd'échelonnenent inverse selon l'invention La figure 2 montre trois échelles de positions d'adresses à vernier de mémoire permanente pour sélectionner différentes mémoires, La figure 3 montre un mot d'entrée à 15 bits du registre Y de l'appareil d'échelonnement inverse avec la virgule binaire placée pour l'échelonnement 12/3 ou pour l'échelonnement 15/0, des échelles de positions d'adresses à vernier MSP et LS? étant également représentées, La figure 4 A est un graphe de l'inverse d'un nombre Y multiplié par N en fonction du nombre Y pour l'éche- lonnement 12/3, montrant la compression d'erreurs qui apparaît pour des nombres inverses, La figure 4 B est un gra Dhe de l'inverse d'un nombre Y multiplié par N en fonction du nomb Dre Y pour l'éche- lonnement 15/0, montrant la compression d'erreur qui apparaît pour des nombres inverses, La figure 5 est un graphe montrant le pourcentage d'erreurs pour O'N/Y avec deux niveaux d'entrée Y différents, La figure 6 est un schéma de principe d'un autre mode de réalisation de l'invention, pour déterminer la valeur de la racine carrée de la sonmme de deux carrés, La figure 7 montre trois échelles de positions d'adresses à vernier, pour les mémoires permanentes du mode de la réalisation de la figure 6, La figure 8 A montre la fonction de densité de probabilité de l'erreur de table en mémoire permanente pour un niveau Y, - La figure 8 B montre la fonction de densité de probabilité de l'erreur de table de mémoire permanente pour un demi-niveau Y, La figure 9 A montre l'erreur de troncature pour un nombre fini de niveaux de quantification mémorisés dans une table en mémoire permanente, St La figure 9 B montre l'erreur d'arrondi pour un nombre fini de niveaux de quantification mémorisés dans une table en mémoire permanente. La figure 1 est donc un schéma de principe d'un appareil d'échelonnement inverse utilisant un adressage à vernier selon l'invention L'appareil d'échelonnement inverse peut être utilisé dans un processeur de signaux numériques pour le contrôle de fausses alarmes Un mot binaire à 15 bits ( 14-0) représentant une entrée Y -7 42 est chargée dans un registre Y 20 Les quatre bits de plus grand poids ( 14-11) à la sortie du registre Y 20 sont transmis au décodeur 22 d'autorisation de sortie qui- détermine si des données peuvent être obtenues dans la mémoire permanente d'-inverse 24 de positions plus signifi- catives au lieu de la mémoire inverse 26 de positions moins significatives Les 11 bits de plus grand poids ( 14-4) à la sortie du registre Y 20 adressent la mémoire d'inverse de plus grand poids 24 et les 11 bits de moindre poids ( 10-0) adressent la mémoire d'inverse de moindre poids 26 Les données mémorisées dans ces mémoires permanentes sont CN/Y, o OCN est une constante de niveau de bruit efficace La fonction O N/Y est supposée d'une précision infinie Pour améliorer la précision due à la quantifiaation d'un registre de longueur finie, les données réelles mémorisées dans la mémoire permanente mettent en oeuvre un procédé d'une phase de demi-niveau de quantification pour l'arrondi Les données réelles mémorisées dans une mémoire permanente sur Cr N/(Y + 1/2 niveau) L'inverse vrai de chaque adresse Y de mémoire permanente apparaît quande-N = 1 ou 1/Y La sortie à 16 bits de chaque mémoire permanente 24 et 26 est reliée à une entrée d'un multiplexeur 28 Une seconde entrée du multiplexeur 28 reçoit une constante de dérivation à 16 bits pour certaines conditions d'application à unradar Une constante courante de dériva- tion est Y = îN Le multiplexeur 28 sélectionne normalement la sortie des mémoires permanentes 24 et 26, à moins qu'un signal 46 d'erreurs de parité Y apparaisse ou qu'un signal 47 de commande de dérivation apparaisse à l'entrée d'une porte NON-OU 29 La sortie de la porte NON-OU 29 est connectée au multiplexeur 28 et le commande pour qu'il sélectionne les entrée 44 de constante de dérivation. La sortie à 16 bits du multiplexeur 28 est reliée à un multiplicateur 40 Ce dernier comporte un registre ON/Y qui reçoit et mémorise la sortie N/Y du multiplexeur 28,un registre X 32 qui reçoit et mémorise une entrée X 48 à 16 bits, un réseau multiplicateur 34 qui effectue la multiplication (O^N/Y) (X) et un registre de sortie 36 qui mémorise le produit de la multiplication représentée par la sortie 49 ( 9 N/Y) X. Le multiplicateur 40 peut être réalisé au moyen d'un 0 multiplicateur d'intégration poussée MPY-16 HJ fabriqué par TRW qui comprend un registre UN/Y 30, un registre X 32 et un registre de sortie 36 en plus du réseau multiplicateur 34 Le décodeur d'autorisation de sortie peut être réalisé au moyen d'une porte NON-ET LS 20 et un inverseur L 5240 en circuits intégrés La mémoire permanente d'inverse de plus grand poids 24 et la mémoire permanente d'inverse de moindre poids 26 peuvent être réalisées chacune avec deux mémoires permanentes programmables 2716 fabriquées par INTEL qui délivrent chacune une sortie à 16 bits de plus grand poids; chaque mémoire permanente 2716 contient 16384 bits organisés en 2048 mots de 8 bits chacun Le multiplexeur 28 peut être un circuit intégré de sélecteur/multiplexeur de données LS 157. La figure 2 représente une échelle d'adresses à vernier avec trois positions comprenant une adresse à vernier 55 de mémoire permanente de positions moins significatives (LSP), une adresse à vernier 56 de mémoire permanente de positions intermédiaires (ISP) et une adresse à vernier 57 de mémoire permanente de positions plus significatives(MSP) Les quatre bits de-plus grand poids 54 des bits d'adresses inverses 52 sont décodés pour autoriser les mémoires voulues et les bits à l'intérieur de la position d'adresses à vernier adressent directement une position dans la mémoire permanente La figure 3 montre les deux échelles d'adresses à vernier utilisées pour le mode de réalisation à échelonnement inverse de la figure 1 L'adresse de mémoire permanente de positions moins significatives comporte des bits 10 à O et l'adresse permanente de positions plus significatives comporte des bits 14 à 4 La virgule binaire est supposée se trouver entre les positions binaires 3 et 2 pour l'échelonnement 12/3 ou après la position binaire 0 pour l'échelonnement 15/Ou Une échelle d'adresses à vernier constitue un moyen de réduire le nombre des positions adressables en mémoire nécessaires dans des tables de consultation numé- riques Cette solution ne limité pas la précision de fonctions linéaires et non-linéaires utilisant des données provenant des tables de consultation La précision requise détermine l'échelonnement et le niveau de quantification, ou le nombre des bits de sortie dans une table de consultation en mémoire permanente Cette contrainte détermine l'échelonne- ment et les niveaux de quantification des données d'entrée utilisées pour adresser la table en mémoire permanente et le nombre des bits d'entrée de moindre poids qui peuvent etre abandonnés en passant d'une table de mémoire perma- nente à une autre quand la longueur du mot augmente La capacité des tables numériques pour les inverses, les puissances, les racines, les logarithmes, les fonctions trigonométriques et exponentielles peuvent être réduites en utilisant une échelle d'adresses à vernier sans perte de précision. Dans une application courante à radar, le signal reçu subit un filtrage adapté et son enveloppe est détectée. Un traitement constant d'un signal de taux de fausses alarmes estime le niveau moyen d'interférences Y et normalise l'entrée suivante Y avant détection Le processus de normalisation et de détection est g 1 O *o N X > T OU: CN = niveau de bruit efficace établi par le récepteur radar, Y = nombre moyen de niveaux d'interférences X = nombre de niveaux du signal reçu T = SEUIL D'ALARME La sortie échelonnée représentée sur la figure 1 est le produit de l'entrée actuelle X par l'inverse N/Y. Le nombre d'entrées Y est de simple précision et l'inverse 0 r N/Y est de double précision avec un quotient et un reste. Quand l'inverse est utilisé pour normaliser le niveau du signal reçu sur le niveau de bruit du récepteur radar ( GN) et si le résultat-est supérieur à l'imité, une unité est mémorisée dans la table de mémoires permanentes program- mables pour passer le signal avec un gain unitaire comme le montrent les figures 4 A et 4 B L'avantage d'une échelle d'adresses à vernier est la possibilité de maintenir ou de changer la fonction à tout niveau d'entrée Y. L'application au radar nécessite trois bits supplémentaires pour les constantes de temps d'estimation d'interférences de 1/2, 1/4 et 1/8 L'entrée (X) à échelonner est justifiée à gauche à 12 bits, avec les trois bits de moindre poids remplacés par des zéros. Quand l'entrée X est une donnée à 10 bits, les deux bits de plus grand poids sont mis à zéro pour utiliser les mêmes mémoires permanentes pour des données à 10 bits ou 12 bits La sortie normalisée est échelonnée à 12/3 ou 15/O pour éviter les pertes de quantification résultant de l'estimation. Parmi les figures 4 A et 4 B, la figure 4 A est un graphe de l'inverse d"un nombre Y multiplié par"N, en fonction du nombre Y pour l'échelonnement 12/3 montrant la compression d'erreurs qui se produit pour le nombre inverse résultant d'incréments égaux du nombre Y qui n'a pas d'incréments égaux sur l'axe des inverses, les nombres inverses sont comprimés quand le nombre Y augmente. La figure 4 B est un graphe similaire pour un niveau de signal Y avec un échelonnement 15/0 Indépendamment de lt'échelonnement utilisé dans le système de numération binaire, le nombre mémorisé à une adresse de mémoire permanente a la même valeur numérique Si l'on suppose par exemple un nombre binaire Y pour la mémoire perma- nente-d'inverse 26 de moindre poids de la manière suivante: Y 1 l O O OO O I Echelle 12/3 4 2 1 1/2 1/4 1/8 1/16 Echelle 15/0 32 16 8 4 2 1 1/2 t 00 N LSP 1/2 niveau Pour échelle 12/3,N = 2 et CN 2 ______ 2 = 0,4923-07692 = ( 0,011111100000010 y + 1/2 niveau 4 + 1/16 Nombre binaire pou table en mémoire Pour échelle 15/0,0 r N = 16 et table en mémoire d'inverses tN 16 16 = 0,492307692 = ( 0,011111100000010) Y + 1/2 niveau 32 + 0,5 Les tableaux 1 et 2 montrent le reste des nombres mémorisés dans la mémoire d'inverses 24 de plus grand poids et la mémoire d'inverses 26 de moindre poids pour des nombres inverses multipliés par la constante N Les tableaux montrent également l'échelle d'adresses à 11 bits pour les 2048;mots mémorisés dans chaque mémoire permanente et le demi-niveau pour l'échelonnement Y 15/0 et 12/3 utilisé pour augmenter la précision des nombres mémorisés dans les mémoires permanentes. Des incréments égaux du niveau de signal Y indiqués pour un niveau sur les figures 4 A et 4 B ne correspondent pas à des pourcentages d'erreurs égaux pour le signal transformé sur l'axe des inverses Cela est vrai pour toutes les fonctions même une ligne droite passant par l'origine Les petits nombres, les fractions -ou les nombres entiers représentent le plus grand pourcentage d'erreurs Les erreurs maximales apparaissent pour les petits nombres, pour lesquels le signal d'erreur varie en fonction du niveau du signal Y Le cas d'erreur effectif est plus grand pour les plus petits signaux que pour les plus grands La compression d'erreurs est telle qu'avec les mémoires permanentes programmables 2 K x 8, deux seulement sont nécessaires pour maintenir l,'erreur entre les mémoires à 0,4 % La figure 5 montre les caractéristiques d'erreurs pour les petits nombres. Quand le bruit est échelonné à 12/3 pour deux niveaux d'entrée ou à 15/0 pour 16 niveaux d'entrée, les trois bits supplémentaires de quantification réduisent l'erreur maximale à 3 % L'addition des 3 bits supplémentaires pour la quantification d'estimation réduit le pourcentage d'erreur de 6 d B par bit L'avantage de cette organisation est que les erreurs maximales sont établies par la longueur de mots et le nombre des bits conservés pour la sortie est échelonné Les deux échelles de la figure 5, 12/3 et 15/0 montrent que les techniques de réduction des erreurs de quantification augmentent le niveau de bruit d'ensemble ou augmentent le nombre des bits pour la quantification ( 3 dans le cas présent). Si îN est égal à un, la table de sortie est une table d'inverse vrai L'avantage de l'échelonnement d'adresses à vernier est que cette technique peut être appliquée à la longueur de mots d'entrée et que la fonction de sortie peut être vraie ou adaptative en fonction du niveau d'entrée utilisé pour adresser les mémoires permanentes. Le signal d'entrée ou l'adresse d'une mémoire permanente ne comportent qu'un nombre fini de niveaux de quantification Le plus petit gradin est à niveau ou un gradin de quantification Q Lorsqu'aucun bit supplémen- taire n'est disponible pour l'arrondi, le signal d'erreur est inférieur ou égal à Q Quand la sortie transformée utilise le niveau du signal d'entrée augmenté de la moitié du plus petit niveau ou de la moitié d'un gradin de quantification Q/2, comme le montrent les figures 4 A, 4 B et 5, le signal d'erreur est réduit de 50 % et cela augmente la précision des valeurs numériques mémorisées dans les mémoires permanentes L'erreur est égale ou inférieure à Q/2, égale ou supérieure à -Q/2 Ce procédé transforme la fonction d'erreur d'une fonction de densité de probabilités pour une troncature Pt(e) en une fonction de densité de probabilités pour l'arrondi P (e) comme le montrent les figures 8 A et 8 B Comme le montrent les figures 5, 9 A et 9 B, le procédé par demi- niveau de mémorisation de nombres arrondis plutôt que tronqués dans la mémoire permanente réduit l'erreur de 50 % La figure 9 A montre que lorsque le nombre des niveaux de quantification augmente, l'erreur de troncature devient inférieure et la figure 9 B montre que l'erreur d'arrondi est 50 % inférieure à l'erreur de troncature de la figure 9 A et diminue quand le nombre des niveaux de quantification augmente. La figure 6 est un schéma de principe d'un autre mode de réalisation comprenant un appareil d'adressage à vernier Ce mode de réalisation est un détecteur d'en- veloppes numériques Un détecteur d'enveloppes détermine la valeur d'un nombre complexe et tire profit de l'amélio- ration de précision due à la compression d'erreurs quand les nombres augmentent, et la précision est en outre augmentée en utilisant un procédé d'un demi-niveau de quantification pour l'arrondi comme le montrent les figures 9 A et 9 B L'erreur maximale est déterminée par le nombre des bits maintenus pour la valeur de sortie et non par des approximations utilisées pour produire la valeur La précision requise détermine le nombre des bits de sortie et cette contrainte détermine le nombre des bits de moindre poids qui peuvent être négligés en passant d'une table de mémoire permanente à la suivante quand la longueur du mot augmente, Une entrée I 61 est reliée à un multiplicateur 60 et une entrée Q 63 est reliée à un multiplicateur 62 Ces deux multiplicateurs sont des multiplicateurs à 12 x 12 bits qui forment le carré de chacune des entrée I et Q La sortie I 2 du multiplicateur est appliquée à une entrée d'un additionneur 64 et la sortie Q 2 du multiplicateur 62 est reliée à l'autre entrée de l'additionneur 64 Ce dernier produit une somme maximale I 2 + Q 2 de 23 bits, le 23 ème bit de la somme 12 + Q 2 est utilisé pour indiquer un dépassement et pour adresser la mémoire permanente de positions de plus grand poids afin de produire une amplitude maximale quand un dépassement se produit Un traitement cohérent de signaux dans une appli- cation de radar impose que l'amplitude maximale soit égale à la valeur maximale de l'amplitude de la composante I ou Q La sortie à 23 bits de l'additionneur 64 est mémorisée -15 dans un registre de sommes 66 La sortie à 23 bits du registre de sommes 66 fournit les trois adresses d'échelles à vernier pour la mémoire permanente 70 de plus grand poids, la mémoire permanente 72 de poids intermédiaire et la mémoire permanente 74 de moindre poids Comme le montre la figure 7, l'adresse à vernier de mémoire permanente de poids intermédiaire ISP élimine les 5 premiers bits de la sortie du registre de sommes 66 et l'adresse à vernier de mémoire permanente de plus grand poids élimine 7 autres bits supplémentaires Les plus petits nombres représentés par les adresses à vernier de mémoire permanente de moindre poids sont ceux qui déterminent l'erreur maximale et qui permettent d'abandonner de plus-en plus de bits de moindre poids quandl 'échelle d'addresses à vernier se déplace vers le plus hautes adresses de mémoire permanente. La sortie à 23 bits du registre de sommes 66 est reliée aux mémoires permanentes 70, 72 et 74 comme le montre la figure 7 Les bits 10-0 sont connectés aux entrées d'adresses à 11 bits de la mémoire permanente de moindre poids 74; les bits 15-5 sont connectés aux adresses à 11 bits de la mémoire de poids intermédiaire 72; et les bits 22-12 sont connectés à l'entrée d'adresse à 11 bits de la mémoire de plus grand poids 70 Les tableaux 3, 4 et 5 indiquent les valeurs des nombres mémorisés dans la mémoire de plus grand poids 70, la mémoire de poids inter- médiaire 72 et la mémoire de moindre poids 74 Les tableaux montrent également l'échelle d'adresses à 11 bits pour les 2048 mots mémorisés dans chaque mémoire permanente et le demi-niveau pour Y utilisé pour augmenter la précision des nombres mémorisés dans ces mémoires Les 12 bits les plus significatifs ( 22 à 1-1)-de la sortie du registre de sommes 66 sont décodés pour déterminer la mémoire permanente qui doit être autorisée à la sortie de valeurs La mémoire permanente 74 de moindre poids est sélectionnée quand les bits 22 à 11 sont tous au niveau logique zéro; la mémoire de poids intermédiaire 72 est sélectionnée quand le bit le plus élevé au niveau un se trouve entre les bits 15 et 11; et la mémoire 70 de plus grand poids est sélectionnée quand le bit le plus élevé au niveau un se trouve entre les bits 22 et 16 La sortie de la mémoire de plus grand poids 70, de la mémoire de poids intermédiaire 72 ou de la mémoire de moindre poids 74 est connectée à un registre de valeur 76 qui mémorise la valeur de sortie. Pour en revenir à la figure 6, les multiplicateurs et 62 peuvent être réalisés par des multiplicateurs d'intégration poussée MPY-12 HJ fabriqués par TRW L'addition- neur 64 peut consister en des circuits intégrés, L 5381 et L 5182 Le registre de sommes 66 peut consister en des circuits intégrés L'5374 et ledécodeur 68 d'autorisation de sortie peut être réalisé avec des circuits intégrés L 5260, L 502 et LSOO La mémoire permanente 70 de plus grand poids, la mémoire permanente 72 de poids intermé- diaire et la mémoire permanente 74 de moindre poids peuvent être réalisées avec des mémoires permanentes programmables 2716 fabriquées par INTEL; chaque mémoire permanente 2716 comporte 16384 bits organisés comme 2048 mots à 8 bits par mot. Cela termine-la description des différents modes de l'invention Cependant, de nombreuses modifications et variantes peuvent y être apportées sans sortir de son cadre ni de son esprit Par exemple, en ce qui concerne le mode de réalisation d'échelonnement inverse, la longueur du registre Y peut être modifiée pour traiter des données d'entrée Y 42 d'une longueur de 12, 15, 20 ou 24 bits En ce qui concerne le mode de réalisation de détermination de l'amplitude d'un nombre complexe, l'entrée I 61 et l'entrée Q 63 peuvent recevoir des données à 12, 15, 20 ou 24 bits, avec une modification correspondante de la longueur binaire du multiplicateur Les deux modes de réalisation peuvent utiliser toute mémoire permanente organisée en M mots de N bits selon l'application La mémoire permanente choisie pour une application au radar était à 2048 mots de 8 bits. Il est bien évident que de nombreuses autres modifications peuvent être apportées aux modes de réalisation décrits et illustrés sans sortir du cadre ni de l'esprit de l'invention. TABLE 1 Tables d'inverses LSP Echelle 15/O 0 N = 16 1/2 niveau= 1/2 Echelle 12/3 CN= 2 1/2 nliveau= 1/16 Données ROM MSP i o_ I _ Y l 2 niveau Commen Itairç: 1.0)uantifie nombres décimaux pour 1. 0 précision de sortie requise et 1.0 mémorise nombres binaires dans table FOM * -Sortie table 1 0 for Y 1.0 - 9142 i 35714 Sortie table our Y 492307692 1110000 \N Virgule binaire pour échelle table ROM 1/15 007818226 Adr,:se 32 POM Ils D 00781 44079 Adro-sj-u 8 L-SB. 3.6 r Z 1 IZZI 1 Zlo 124512 256 128 64 32 16 8 4 4 i 1 j Lzz 128 64 32 16 8 4 2 i 1/2 1/4 1/ 1/16 J Eliei l Iu L dr uîSîI Echelle Y 15/O Echelle Y 12/3 Numéro de bit L-LSP 1/2 niveau LSB *\I Adresse poids x de Y LSB Adresses ROM o 1/8 2/8 1 7/8 2 1/8 255 6 /8 255 7 /8 Poid, -binaire * O N Co Ln Echelle 15/-4 ON= 16 1/2 niveau = 8 3 1776 TABLE 2,Table d'inverses v * Echelle 12/1 UN= 2 1/2 niveau= 1 MSP Donnée ROM LSP a livean U 007782101 v- Commentaires -ortie table p Dur Y 10241 512 I 256 I 128 4, I * i ' I Ech E 1 i i i 4 16384 8192 4096 2048 11024 512 1256 1128 64 32 16 8:Ech E 1 I 20481024 512 256 128 64 32 16 8 4 2 i Eche 1 * I I il 3 2 mlle d'adresse MSP îlle Y 15/O îlle Y 12/3 1 O 'Numnéro debit c N M-êSP 1. 51 p * 1 y = 1/2 niveau Adresse poids r',k) Ln c> Co Ln x de Y LSB not Used Adresse ROM MS? Poids 1 binaire TABLE 3 ROM LSP Donné es d'am,- plitude_____ \/f+)+/2 niveau o 1.224745 1.581139 2.915476 45.249309 Données Log 3 9794 9.2942 33 1122 Commentaires Quantifie nombres décimaux pour précision de sortie requise et mé- morisa nomibres binaires Étans table ROM. Sortie de table pour amplitudoe ou valuurs Wcuy t'., O Poids binaire 1/2 Echel'le d'adresse LSP = Echelle 1 a 1 + Q 2 N\uméro de bit :LSP 1/2 niveau LSB *I 2 + = Adresse poids x du LSB Adresse OM LSP O i o i Co Ln TABLE 4 ROM ISP Adresse RUM ISP O not used 63 J o (i 2 +Q 2)* o Données d'ampli- tude - (I 2 +Q 2)+ 1/2 niveau 45.43127 45.78209 255 96875 Données Log ( 20 Log,&I +Q)+l/2 niveau 33.1471 33 2139 Commentaires Quantifie nombres décimaux pour précision de sortie requise et mémorise nombres binaires dans table ROM. Sortie de table pour amplitudes ou valeur Log. 48.1637 t 1- Adresse ISP 1026 i 512 1 2561 1281 64 32 16 i 8 I 4 2 215 214 81921 4096 2048 1024 512 256 128 64 32 16 14 13 12 il 10 9 8 7 6 5 4 Echelle 12 + Q 2 Numéro de bit LSP 1/2 niveau LSB *I 2 + Q 2 = Adresse poids x du LSB vu C Co Ln, c&I 1 '\ 3:5 ROM MSP tude ( 12 + 02) \/Y 2 *Q)+ 41/2 niveau 9 96923 267 73120 Données Lo(j ( 20 f,oglo\/i 4 07 >+i/î_niveau 48 2984 48 5540 Commentaires uantifile nombres décimaux -pour précision de sortie requise et mnémorise nambres bi naires di 1 iz table ROM. Sortie de table pour amplitudes ou valeurs Log. I 1 I 1 Adresse MSP I I I I 10241 5121 ' 2561 12864 132 16 8 4 12 ij 1 222 2211 220 219 21 1 1 1 1 12496 j. -22 1 21 1 20 i 19 1181 i 17 ? 16115 1 4 113 T 12- I ff 48 i -14 Echelle d'adresses MSP Echelle 12 + Q 2 Numéro de bit tméaseent 1 F Bit = 1 t 1/2 niveau ROM MSP i.s R, r +Q Adresse pods X du LSB the le + Q 2 ' LSB Adr esse 4 190208 ove r flow Bit 22 = 1 2046 49945 f 047 t 2047 66 2202 66 2223 66 2223 66 2223 Poids binaire Co ul 1 1 1 1 REVENDICATIONS 1 Dispositif d'adressage, caractérisé en ce qu'il comporte un registre ( 20) destiné à mémoriser un premier mot de données d'entrée comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de - mise en mémoire, des mémoires permanentes, ( 24,26) réagissant auxdites échelles d'adresses à vernier en mémorisant des valeurs numériques avec une précision croissante en traitement mathématique, la quantification desdites valeurs numériques étant déterrinée par la longueur binaire d'un mot numérique mémorisé dans lesdites memoires permanentes, et un dispositif de décodage ( 22) coopérant avec lesdites échelles d'adresses à vernier pour sélectionner l'une desdites valeurs numériques dans lesdites mémoires permanentes. 2 S Dispositif selon la revendication 1, caractérisé en ce que lesdites échelles d'adresses à vernier consistent en plusieurs positions d'adresses à vernier avec ledit mot d'entrée de donnéesi chacune desdites positions comprenant plusieurs bits. 3 Dispositif selon la revendication 1, caractérisé en ce que lesdites valeurs numériques mémorisées dans lesdites mémoires permanentes consistent en des valeurs inverses de plusieurs nombres multipliées par une constante, ladite constante étant un nombre comprenant celui dont il résulte une valeur inverse vraie O 4 Dispositif selon la revendication 3, caractérisé en ce que ladite constante peut être déterminée par un niveau de bruit efficace établi dans un récepteur radar. Dispositif selon la revendication 1, caractérisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente de positions plus significatives O 6 Dispositif selon la revendication 1, carac- térisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent d'une mémoire permanente ( 26) de positions moins significatives. 7 Dispositif d'adressage, caractérisé en ce qu'il comporte un registre ( 20) destiné à mémoriser un premier mot de données d'entrée comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, des mémoires permanentes ( 24, 26) réagissant auxdites échelles d'adresses à vernier en mémorisant les valeurs numériques avec une précision croissante pour un traitement mathématique, la quantifi- cation desdites valeurs numériques étant déterminée par la longueur binaire d'un-mot numérique mémorisé dans lesdites mémoires permanentes, un dispositif de décodage ( 22) ccopérant avec lesdites échelles d'adresses à vernier en sélectionnant l'une desdites valeurs numériques dans lesdites mémoires permanentes, un multiplexeur ( 28) destiné à sélectionner un mot de données dans lesdites mémoires permanentes ou à partir d'une seconde source de mots de données d'entrée et un multiplicateur ( 40) destiné à multiplier un mot de données provenant du multiplexeur par un troisième mot de données d'entrée. 8 Dispositif selon la revendication 7, caractérisé en ce que lesdites échelles d'adresses à vernier comprennent plusieurs positions d'adressesà vernier avec ledit mot de données d'entrée, chacune desdites positions comprenant plusieurs bits. 9 Dispositif selon la revendication 7, caractérisé en ce que lesdites valeurs numériques mémorisées dans lesdites mémoires permanentes consistent en des valeurs inverses de plusieurs nombres multipliés par une constante, ladite constante étant tout nombre comprenant celui dont il résulte une valeur inverse vraie. 2 g 3 0854 Dispositif selon la revendication 9, caractérisé en ce que ladite constante peut être déterminée par un niveau de bruit efficace établi dans un récepteur radar. 11 Dispositif selon la revendication 7, caractérisé en ce que lesdites mémoires perranentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 24) de positions plus significatives. 12 Dispositif selon la revendication 7, caractérisé en ce que lesdites mémoires pertanentes réagissant auxdites échelles d'adresses à vernier ccmprennent une mémoire permanente ( 26) en positions moins significatives. 13 Dispositif selon la revendication 7, caractérisé en ce que ledit multiplexeur ( 28) comporte -un dispositif de commande ( 29) pour sélectionner une constante de déri- vation. 14 Dispositif selon la revendication 7-, caractérisé en ce que ledit multiplicateur ( 40) remplit une fonction d'échelonnement sur ledit troisième mot de données d'entrée. Dispositif selon la revendication 7, caractérisé en ce que ledit multiplicateur ( 40) comporte plusieurs registres de mémorisation ( 30, 32) et un réseau multiplica- teur ( 34) pour remplir ladite fonction d'échelonnement sur ledit troisième mot de données d'entrée. 16 Dispositif d'adressage, caractérisé en ce qu'àl comporte un registre ( 20) destiné à mémoriser un premier mot de données d'entrée comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, des mémoires permanentes ( 24, 26) réagissant auxdites échelles d'adresses à vernier en mémorisant des valeurs numériques pour traitement mathématique, la quantification desdites valeurs numériques est déterminée par la longueur binaire d'un mot numérique mémorisé dans lesdites mémoires permanentes, lesdites valeurs numériques comprenant l'inverse d'une somme d'une adresse de mémoire permanente de chaque position de mémorisation, augmentée de la moitié d'un niveau de quantification pour accroître la précision desdites valeurs numériques, ledit inverse étant multiplié par une constante ayant toutes valeurs comprenant celles dent il résulte un inverse vrai, et un dispositif de décodage ( 22) coopérant avec lesdites échelles d'adresses à vernier pour sélectionner l'une des- dites valeurs nr -mirques dans lesdites mémoires permanentes. 17 Disz Dsitif selon la revendication 16, caractérisé en ce que lesdizes échelles d'adresses à vernier comprennent plusieurs positions d'adresses à vernier avec ledit mot de données d'erée, chacune desdites positions comprenant plusieurs bits. 18 Dispos Ltif selon la revendication 16, caractérisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 24) de positions plus significatives. 19 Dispositif selon la revendication 16, caractérisé en ce que lesdites zémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 26) de positions moins significatives. Dispositif d'adressage, caractérisé en ce qu'il comporte un registre ( 20) destiné à mémoriser un premier mot de données d'entrée comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, des mémoires permanentes, ( 24, 26) réagissant auxdites échelles d'adresses à vernier, en mémorisant des valeurs numériques pour un traitement mathématique, la quantification desdites valeurs numériques étant déterminée par la longueur binaire d'un mot numé- rique mémorisé dans lesdites mémoires permanentes, lesdites valeurs numériques comprenant l'inverse d'une adresse de mémoire permanente de chaque position de mémorisation augmentée de la moitiée d'un niveau de quantification pour accroître la précision desdites valeurs numériques, ledit inverse étant multiplié par une constante ayant toute va Leur y compris celle dont il résulte un inverse vrai, un dispositif de décodage ( 22) coopérant avec lesdites échelles d'adresses à vernier pour sélectionner l'une desditee valeurs numériques dans lesdites mémoires permanentes, un multiplexeur ( 28) destiné à sélectionner un mot de données provenant desdites mémoires permanentes ou d'une seconde source de mots de données d'entrée et un multipli- cateur ( 40) destiné à multiplier un mot de données prove- nant dudit multiplexeur par un troisième mot de données d'entrée. 21 o Dispositif selon la revendication 20, caractérisé en ce que lesdites échelles d'adresses à vernier comprennent plusieurs positions d'adresses à vernier avec ledit mot de données d'entrée, chacune desdites positions comprenant plusieurs bits. 22 Dispositif selon la revendication 20, caractérisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente de positions plus significatives. 23 Dispositif selon la revendication 20, carac- térisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 26) de positions plus significatives. 24 Dispositif selon la revendication 20, caracté- risé en ce que ledit multiplexeur ( 28) comporte un dispositif de commande ( 29) pour sélectionner une constante de dérivation. Dispositif selon la revendication 20, caracré- risé en ce que ledit multiplicateur ( 40) remplit une fonction d'échelonnement sur ledit troisième mot de données d'entrée. 26 Dispositif selon la revendication 20, caracté- risé en ce que ledit multiplicateur ( 40) comporte plusieurs registres de mémorisation, ( 30, 32) et un réseau multiplicateur ( 34) pour remplir lesdites fonctions d'échelonnement sur ledit troisième mot de données d'entrée. 27 Dispositif d'adressage, caractérisé en ce qu'il comporte un premier multiplicateur ( 60) destiné à produire le carré d'un premier mot de données d'entrée, un second multiplicateur ( 62) destiné à produire le carré d'un second mot de données d'entrée, un additionneur ( 64) destiné à additionner ensemble les sorties dudit premier multiplicateur et dudit second multiplicateur, un registre ( 66) destiné à mémoriser la sortie dudit additionneur, ladite sortie comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, des- mémoires permanentes ( 70, 72, 74) réagissant auxdites échelles d'adresses à vernier en mémorisant des valeurs numériques avec une précision accrue en vue d'un traitement mathématique, la quantification desdites valeurs numériques étant déterminée par la longueur binaire d'un mot numérique mémorisé dans lesdites mémoires permanentes et un dispositif de décodage ( 68) qui coopère avec lesdites échelles d'adresses à vernier pour sélectionner l'une desdites valeurs numériques dans lesdites mémoires permanentes. 28 Dispositif selon la revendication 27, caractérisé en ce que lesdites échelles d'adresses à vernier comprennent plusieurs positions d'adresses à vernier avec ladite sortie d'additionneur, ladite sortie étant mémorisée dans ledit registre. 29 Dispositif selon la revendication 27, caractérisé en ce que lesdites valeurs numériques mémorisées dans lesdites mémoires permanentes consistent en des valeurs de racines carrées de plusieurs nombres. -2530854 -30 Dispositif selon la revendication 27, carac- térisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 70) de positions plus significatives. 31 Dispositif selon la revendication 27, caractérisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 72) de positions de poids intermédiaire. 32 Dispositif selon la revendication 27, carac- térisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 74) en positions moins significatives. 33 Dispositif selon la revendication 27, caractérisé en ce que ledit additionneur ( 64) contient un bit de dépassement pour identifier une condition d'erreur et limitant la valeur provenant desdites mémoires permanentes à une valeur maximale permise par ladite mémoire permanente de positions plus significatives. 34 Dispositif d'adressage, caractérisé en ce qu'il comporte un premier multiplicateur ( 60) destiné à produire le carré d'un premier mot de données d'entrée, un second multiplicateur ( 62) destiné à produire le carré d'un second mot de données d'entrée, un additionneur ( 64) destiné à additionner ensemble les sorties dudit premier multiplicateur et dudit second multiplicateur, un premier registre ( 66) destiné à mémoriser la sortie dudit additionnet ladite sortie comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, des mémoires permanentes, ( 70, 72, 74) réagissant auxdites échelles d'adresses à vernier en mémorisant les valeurs numériques avec une précision croissante pour un traitement mathématique, la quantification desdites valeurs numériques étant déterminée par la longueur binaire d'un mot numérique mémorisé dans lesdites mémoires permanentes, un dispo- sitif de décodage ( 68) coopérant avec lesdites échelles d'adresses à vernier pour sélectionner l'une desdites valeurs numériques dans lesdites mémoires permanentes et un second registre ( 76) destiné à mémoriser desvaleurs numériques sélectionnées dans lesdites mémoires perma- nentes. Dispositif selon la revendication 34, caractérisé en ce que lesdites échelles d'adresses à vernier comprennent plusieurs positions d'adresses à vernier avec ladite sortie de l'additionneur, ladite sortie étant mémorisée dans ledit registre. 36 Dispositif selon la revendication 34, caracté- risé en ce que lesdites valeurs numériques mémorisées dans lesdites mémoires permanentes consisitent en des racines carrées de plusieurs nombres. 37 Dispositif selon la revendication 34, caracté- risé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 70) de positions plus significatives. 38 Dispositif selon la revendication 34, carac- térisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 72) de position de poids intermédiaire. 39 Dispositif selon la revendication 34, carac- térisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 74) de positions moins significatives. Dispositif selon la revendication 34, caractérisé en ce que ledit additionneur ( 64) contient un bit de dépassement pour identifier une condition d'erreur et limiter la valeur provenant desdites mémoires permanentes à une valeur maximale permise par ladite mémoire permanente en positions plus significatives. 41 Dispositif d'adressage, caractérisé en ce qu'il comporte un premier multiplicateur ( 60) destiné à produire le carré d'un premier mot de données d'entrée, un second multiplicateur ( 62) destiné à produire le carré d'un second mot de données d'entrée, un additionneur ( 64) destiné à additionner ensemble les sorties dudit premier multiplicateur et dudit second multiplicateur, un registre ( 66) destiné à mémoriser la sortie dudit additionneur, ladite sortie consistant en plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, des mémoires permanentes, ( 70, 72, 74) réagissant auxdites échelles d'adresses à vernier pour mémoriser des valeurs numériques en vue d'un traitement mathématique, la quantification desdites valeurs numériques étant déterminée par la longueur binaire d'un mot numérique mémorisé dans lesdites mémoires permanentes, un dispositif de décodage ( 68) coopérant avec lesdites échelles d'adresses à vernier pour sélectionner l'une desdites valeurs numériques dans lesdites mémoires permanentes, et lesdites valeurs numériques dans lesdites mémoires permanentes consistant en la racine carrée d'une somme de valeurs élevées au carré plus un deminiveau de quantification pour accroître la précision desdites valeurs numériques. 42 Dispositif selon la revendication 41, caractérisé ei ce que lesdites échelles d'adresses à vernier comprennent -plusieurs positions d'adresses à vernier avec ladite sortie d'additionneur, ladite sortie étant mémorisée dans ledit registre. 43 Dispositif selon la revendication 41, caracté- risé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 70) de positions plus significatives. 44 Dispositif selon la revendication 41, carac- térisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses a vernier comprennent une mémoire permanente ( 72) de positions de poids intermé- diaire. Dispositif selon la re 7 endication 41 c 4 arctrise en ce que lesdites méemoires permaaen tes réagissant auz-dites chelles d'adresses à vernier comprennent une mémoire permanente ( 74) de positions mo oins significatives S 46 Dispositif selon la revndication 39, caraccri-sé n ce que ledit additionneur ( 64) contient un bit de dépassement pour quantifier une condition derreur et pour limiter la a Ileur proj enant 'esd es mem:o res ea -a- mences a une valeur maximale permise par lad 3 i-e mémo re permanente de positions plus significatives. 47 Dispositif d'adressage, caractérisé en ce qu'il cozyporte un premier multiplicateur ( 60) destiné à prcà(uiue le carrë d'un premier m*ot de dones d'entrée, un se;ond nult iplicateur ( 62) destiné à produire le carré d'un second mot de données d'entrée, un additionneur ( 64) destiné a addit-iofnner ensemble les sorties dudit premier multipli- cateur et dudit second multiplicateur, un premier regis-re ( 66) destiné à mémoriser la sortie dudit additionnreur, ladite sortie comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, des mémoires permanentes ( 70, 72, 74) réagissant auxdites échelles d'adresses à vernier en mémorisant des valeurs numériqgues en vue d'un traitement i Lathématique; la quantifi- cation desdites valeurs numériques étant déterminée par la longueur binaire d'un mot numérique mémorisé dans lesdites mémoires permanentes, un dispositif de décodage ( 68) coopérant avec lesdites échelles d'adresses à vernier pour sélectionner l'une desdites valeurs numériques dans lesdites mémoires permanentes, un second registre ( 76) destiné à mémoriser des valeurs numériques sélectionnées dans lesdites mémoires permanentes, et lesdites valeurs numériques dans lesdites mémoires permanentes consistant en la racine carrée d'une somme de carrés, augmentée de la moitié d'un niveau de quantification pour accroître la précision desdites valeurs numériques. 48 Dispositif selon la revendication 47, caractérisé en ce que lesdites échelles d'adresses à vernier consistent en plusieurs positions d'adresses à vernier avec ladite sortie d'additionneur, ladite sortie étant mémorisée dans ledit registre 49 Dispositif selon la revendication 47, caractérisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 70) de positions de plus grand poids O Dispositif selon la revendication 47, carac- térisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 72) de positions de poids intermédiaire. 51 Dispositif selon la revendication 47, carac- térisé en ce que lesdites mémoires permanentes réagissant auxdites échelles d'adresses à vernier comprennent une mémoire permanente ( 74) de positions de moindre poids. 52 Dispositif selon la revendication 47, caractérisé en ce que ledit additionneur ( 64) contient un bit de dépassement pour identifier une condition d'erreur et pour limiter la valeur provenant desdites mémoires permanentes à une valeur maximale permise par ladite mémoire perma- nente de positions plus significatives. 53 Procédé d'exécution d'un traitement mathématique utilisant des tables de consultation en mémoire permanente, procédé caractérisé en ce qu'il consiste essentiellement à mémoriser dans un registre ( 20) un premier mot de données d'entrée comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, à mémoriser des valeurs numériques pour ledit traitement mathématique dans des mérmoires permanentes ( 24, 26) réa- gissant auxdites échelles d'adresses à vernier, la quantification desdites valeurs numéricques étant déterminée par la longueur binaire d'un mot numérique mémorisé dans lesdites mémoires permanentes, à calculer lesdites valeurs numériques pour chacune desdites positions de mémoire permanente en prenant l'inverse d'une adresse de mémoire permanente à chaque position de mémorisation, augmentée de la moitié d'un niveau de quantification pour accroître la précision desdites valeurs numériques, ledit inverse étant multiplié par une constante ayant toute valeur comprenant celle dont il résulte un inverse vrai et à sélectionner l'une desdites valeurs numériques dans lesdites mémoires permanentes par un dispositif de décodage ( 22) coopérant avec lesdites échelles d'adresses à vernier. 54 Procédé selon la revendication 53, caractérisé en ce que lesdites échelles d'adresses à vernier comprennent plusieurs positions d'adresses à vernier avec ledit mot de données d'entrée, chacune desdites positions comprenant plusieurs bits. Procédé selon la revendication 54, caractérisé en ce que la mémorisation desdites valeurs numériques dans les mémoires permanentes consiste à utiliser une mémoire permanente ( 24) en positions plus significatives. 56 Procédé selon la revendication 53, caractérisé en ce que la mémorisation desdites valeurs numériques dans les mémoires permanentes consiste à utiliser une mémoire permanente ( 26) de positions moins significatives. 57 Procédé de détermination de la valeur de racine carrée d'une somme de valeur, caractérisé en ce qu'il consiste essentiellement à élever au carré un premier mot de données d'entrée en utilisant un premier multiplicateur ( 60) à élever au carré un second mot de données d'entrée en utilisant un second multiplicateur ( 62), à additionner ensemble les sorties dudit premier multiplicateur et dudit second multiplicateur dans un additionneur ( 64), à mémoriser la sortie dudit additionneur dans un registre ( 66), ladite sortie comprenant plusieurs échelles d'adresses à vernier pour réduire les conditions de mise en mémoire, à mémoriser des valeurs numériques pour déterminer lesdites valeurs dans des mémoires perma- nentes ( 70, 72, 74) réagissant auxdites échelles d'adresses à vernier, la quantification desdites valeurs numériques étant déterminée par la longueur binaire d'un mot nuàé- rique mémorisé dans lesdites mémoires permanentes, à calculer une valeur numérique pour chacune desdites positions de mémoires permanentes en prenant la racine carrée d'une somme de carrés, augmentée de la moitié d'un niveau de quantification pour accroftre la précision desdites valeurs numériques; et à sélectionner l'une desdites valeurs numériques dans lesdites mémoires permanentes par un dispositif de décodage ( 68), en coopération avec lesdites échelles d'adresses à vernier. 58, Procédé selon la revendication 57, caractérisé en que lesdites échelles d'adresses à vernier comprennent plusieurs positions d'adresses à vernier avec ladite sortie d'additionneur, ladite sortie étant mémorisée dans ledit registre. 59 o Procédé selon la revendication 57, caractérisé en ce que la mémorisation desdites valeurs numériques dans des mémoires permanentes consiste à utiliser une mémoire permanente ( 70) de positions les plus signifi- cativeso. Procédé selon la revendication 57, caractérisé en ce que la mémorisation desdites valeurs numériques dans des mémoires permanentes consiste à utiliser une -36 mémoire permanente ( 72) de positions de poids inter- médiaire. 61 Procédé selon la revendication 57, caractérisé en ce que la mémorisation desdites valeurs numériques dans des-mémoires permanentes consiste à utiliser une mémoire permanente ( 74) en positions moins significatives. 62 Procédé selon la revendication 57, caractérisé en ce que l'addition desdites sorties dudit premier multi- plicateur et dudit second multiplicateur comprend un bit de dépassement pour identifier une condition d'erreur et pour limiter la valeur provenant desdites mémoires permanentes à une valeur maximale permise par ladite mémoire permanente de positions plus signficatives.