Brevet FR2526567A1 — publié le 19831110

DISPOSITIF D'AFFICHAGE A MATRICE DE POINTS La présente invention concerne les dispositifs d'affichage à matrice de points et, plus particulièrement, les dispositifs ayant un circuit de commande et un panneau d'affichage électrooptique matriciel comprenant un ensemble d'électrodes de ligne, un ensemble d'électrodes de colonne croisant lesdites électrodes de ligne, et une couche d'un matériau, tel qu'un cristal liquide ou un matériau électro-luminescent, susceptible de répondre à l'application d'un champ électrique par une modification de son comportement optique, cette couche étant interposée entre lesdits ensembles d'électrodes. La demande de brevet britannique no 2.001.794 décrit un dispositif d'affichage à matrice de points dans lequel les électrodes de ligne sont chacune reliées à une sortie respective d'un premier registre à décalage à sorties verrouillables, et dans lequel chaque électrode de colonne est reliée à une sortie respective d'un second registre à décalage dont lesdites sorties sont également verrouillables. Un circuit de commande applique une première séquence déterminée d'états logiques sur la borne d'entrée du premier registre à décalage, et une seconde séquence déterminée d'états logiques, sur la borne d'entrée du second registre à décalage. Ces deux séquences d'états logiques sont appliquées simultanément et de façon synchrone sur lesdites bornes d'entrée des registres à décalage.Lorsque le premier registre a reçu sur sa borne d'entrée un nombre d'états logiques correspondant au nombre de lignes de la matrice et que le second registre a reçu sur sa borne d'entrée un nombre d'états logiques correspondant au nombre de colonnes de la matrice, les sorties de ces deux registres sont déverrouillées simultanément, de sorte que les électrodes de ligne et les électrodes de colonne sont mises chacune dans un état logique déterminé. L'utilisation de registres à décalage pour la commande des niveaux logiques des électrodes de ce dispositif d'affichage connu confère à ce dernier une lenteur de réponse qui constitue un inconvénient grave, notamment pour des applications telles que l'affichage de textes en caractères alpha-nL'uériques. L'invention a notamment pour but de remédier à cet inconvé- nient. A cet effet, le circuit de commande du dispositif d1affi- chage conforme à l'invention comprend des registres à entrées et sorties parallèles. Les entrées d'un même registre sont chacune connectée à un conducteur respectif, d'un bus de sortie de données d'un circuit de traitement de l'information, tel qu'un microprocesseur. Chaque registre est, en outre, muni de moyens pour rendre à volonté les éléments de mémoire qu'il comporte sensibles ou insensibles aux états logiques des entrées dudit registre. Selon un mode de réalisation actuellement préféré de l'invention, les électrodes de colonne, mais aussi les électrodes de ligne du panneau d'affichage sont chacune directement reliée à une sortie d'un registre. Chaque registre possède une borne d'insensibilisation des entrées, dont la mise à l'état logique "O" rend inactives les entrées du registre, ctest-å-dire isole électriquement de chaque entrée, l'élément de mémoire associé à cette entrée. La mise à l'état "1" de ladite borne dtinsensibi- lisation des entrées assure la liaison électrique entre chaque entrée du registre et l'élément de mémoire auquel cette entrée est associée. Le bus de sortie de données du circuit de traitement de l'information comporte, de préférence, autant de conducteurs que chaque registre comporte d'entrées (ou de sorties).Enfin, chaque borne d'insensibilisastion des entrées des registres est connectée à une sortie respective d'un décodeur d'adresse recevant les informations d'un bus de sortie d'adressage du circuit de traitement de l'information. Grâce à cet agencement, il est possible d'afficher à l'aide du panneau d'affichage matriciel, une image complexe en un temps très court en chargeant successivement chacun des registres avec une suite d'états logiques présents sur les conducteurs de bus de sortie de données, le bus de sortie d'adressage assurant simultanément la sélection du registre devant être chargé avec ladite suite d'états. Les caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation, description faite en référence aux dessins annexés dans lesquels - la fig. 1 est un schéma synoptique d'un dispositif d'affichage selon un mode de réalisation de l'invention; - la fig. la est une coupe suivant le plan A-A de la fig 1; - la fig. 2 représente le schéma électrique de chaque registre du dispositif de la fig. 1, selon un exemple de réalisation; - la fig. 3 représente, en correspondance temporelle, les signaux appliqués sur les différentes électrodes du panneau d'affichage du dispositif de la fig. 1, selon un mode de réalisation de l'invention; et - la fig. 4 représente l'organigramme du programme exécuté par le microprocesseur utilisé par le dispositif de la fig. 1. Le dispositif d'affichage, représenté sur la fig. 1, comprend un panneau d'affichage à cristal liquide 1 ayant deux réseaux d'électrodes disposées de part et d'autre d'une couche de cristal liquide, par exemple une couche de cristal liquide nématique à anisotropie diélectrique positive contenant des molécules dichroiques. Le panneau 1 comprend deux parois la et lb entre lesquelles est disposée une couche de cristal liquide lc (fig. la). Comme on peut le voir sur la fig 1, l'un des réseaux d'électrodes est composé d'électrodes de ligne parallèles et horizontales 2, et le deuxième réseau d'électrodes se compose d'electrodes de colonne 3 verticales et orthogonales auxdites électrodes de ligne 2. Chaque électrode 2, 3 du panneau 1 est reliée à une sortie lO0a respective d'un circuit de commande 100. Dans le texte qui suit, une électrode de ligne ou de colonne sera désignée soit par la référence 2 ou 3 soit, dans le cas où l'on veut préciser son rang ou indice k, par la référence 2k ou 3k Selon l'exemple de la fig. 1, chaque électrode de ligne 2 est directement reliée à une sortie respective d'un premier registre 4 à huit entrées et huit sorties parallèles. Les huit premières electrodes de colonne 3 sont chacune directement reliées à une sortie respective d'un deuxième registre 5 à huit entrées et huit sorties parallèles. Enfin, les huit dernières électrodes de colonne 3 du panneau 1 sont chacune directement reliées à une sortie respective d'un troisième registre 6 à huit sorties parallèles. Chaque borne d'entrée d'un registre 4, 5 ou 6 est directement reliée à une conducteur respectif d'un bus de sortie de données 7 de huit conducteurs (ou de huit bits) issu d'un port de sortie 7a d'un microprocesseur 8. Sur la fig. 1, les entrées de chaque registre ainsi que les conducteurs du bus de données 7 sont numérotes de 1 à 8. Les entrées de même numéro des registres sont reliées à un même conducteur portant ce numéro, du bus de données 7. Chaque registre 4 à 6 possède une borne d'insensibilisation des entrées 9. Chacune des bornes d'insensibilisation des entrées 9 est reliée à une borne de sortie respective d'un décodeur d'adresse 10 ayant deux entrées reliées chacune à un conducteur respectif d'un bus de sortie d'adressage 11 issu d'un second port de sortie 11a du micro-processeur 8. Le microprocesseur 8 est relié par un bus bi-directionnel 12a à une mémoire morte 12, et par un second bus bi-directionnel 13 à une mémoire vive 14. Le microprocesseur reçoit, de la part d'un dispositif d'entrée de données 15 connecté à un port d'entrée 15a du microprocesseur 8, des informations d'entrée identifiant ce qui doit être affiché par le panneau 1. En réponse à cette information d'entrée, le microprocesseur 8 prélève dans la mémoire morte 12 un ensemble de données correcpondant à l'image à afficher par le panneau 1 et il transfert cet ensemble de données dans la mémoire vive 14. Le circuit de commande 100 se compose ainsi des registres 4 à 6, du microprocesseur 8 et des circuits et éléments associés 10 à 15. Chaque registre 4 à 6 peut être du type de celui qui a été représenté sur la fig. 2. Comme on peut le voir sur cette figu re, le registre comporte autant de bascules d'entrée 16 qu'il possède d'entrées el à e8, et autant de bascules de sortie 17 qu'il possède de sorties sl à Les bascules 16 et 17 sont des bascules du type D à verrouillage (ces bascules étant également connues sous la dénomination de "LATCHES de type D"). Chaque bascule 16 comporte donc : une entrée D reliée à une borne d'entrée e respective, du registre, une entrée d'horloge CUC reliée à la borne d'insensibilisation des entrées 9 du registre, et une sortie Q reliée à l'entrée D d'une bascule de sortie 17 correspondante.Les entrées d'horloge ClK des bascules de sortie 17 sont toutes reliées à une borne de verrouillage des sorties 18 du registre tandis que la sortie Q de chaque bascule de sortie 17 est reliée à une sortie s respective du registre. Au lieu du registre représenté sur la fig. 2, on pourrait utiliser un registre du type de celui commercialisé par la société NATIONAL SEMICONDUCTOR (Etats Unis), sous la réf. CD 4034. Le décodeur d'adresse 10 peut être constitué par le circuit commercialisé par la société NATIONAL SEMICONDUCTOR sous la réf. 4514. Le microprocesseur 8 est, par exemple, constitue par le circuit commercialisé par la société ZILOG sous la réf. ZBO. La mémoire morte 12 contient une pluralité d'ensembles de données, dont chaque ensemble correspond à une image, par exemple à un caractère ou un signe alpha-numerique, devant être affiche par le panneau 1. Selon le présent exemple, chacun de ces ensembles contient 24 mots ou nombres binaires T. de 8 bits chacun. Dans l'exemple présentement décrit, on utilise un procédé de commande du type dit : "statique inverse" qui est decrit dans la demande de brevet britannique no 2,001,794. Selon ce procédé, si n est le nombre d'électrodes de ligne du panneau d'affichage utilise, la commande de ce panneau d'affichage est effectuée de la façon suivante On engendre n +1 signaux logiques S satisfaisant aux condi tisons fl) et (2) ci-dessous pour tous entiers p et q tels que p Z q, 1 (1) Valeur efficace de (Sp - Sq) # Vth, et p q) (2j Valeur efficace de où Vth est la tension minimale qu'il faut appliquer entre une électrode de ligne et une électrode de colonne pour modifier la transparence de la couche de cristal liquide à l endroit où ces deux électrodes se croisent, et où Valeur efficace de On applique sur chaque électrode de ligne 2k le signal 5k de même indice.Sur chaque électrode de colonne 3, on applique - soit le signal Sn+1 Si aucun des points de la colonne correspondante ne doit être différencié, - soit, si un point de cette colonne doit être différencié, tel que le point X sur la fig. 1, on applique sur cette électro de de colonne le signal S de même indice p que celui de ltélec- p trode de ligne 2 croisant audit point à différencier, la dite p colonne. Selon l'exemple représenté sur la fig. 1, le panneau d'affichage 1 comporte huit électrodes de ligne 2. La commande du panneau 1 nécessite donc d'élaborer neuf signaux logiques S1 à Sg > différents l'un de l'autre, et satisfaisant aux conditions (1) et (2). Un exemple de tels signaux S1 à Sg est représenté sur la fig. 3. Les signaux S de la figure 3 sont des signaux périodiques de même période T; ils sont déphasés deux à deux de T/9 et ils sont constitués chacun par une suite d'impulsions de durée "a" = T/9. Pour simplifier la présente description, on a choisi de faire afficher par le panneau 1 un simple point représenté sur la fig. 1 par un petit cercle X, ce point se trouvant au croisement entre la cinquième électrode de ligne 25 et la huitième électrode de colonne 38. Selon le procédé de commande du type "statique inverse" précité, on applique, sur chacune des électrodes de ligne 2kX un signal Sk de même indice. Sur chacune des électrodes de colonne 3k, à l'exception de l'électrode 38, on applique le signal Sg et, sur électrode 38' on applique le signal S5 qui est appliqué sur l'électrode Le tableau ci-dessous représente l'ensemble des mots Ti, qui est associé à l'affichage du point X représenté sur la fig. 1. TABLEAU j i T. 1 1 10000000 2 2 00000000 3 3 00000000 1 4 01000000 2 5 00000000 3 6 00000000 1 7 00100000 2 8 00000000 3 9 00000000 1 10 0 0 O 1 0 0 0 0 2 11 0 0 0 0 0 O 0 0 3 12 0 0 0 0 0 0 0 0 1 13 0 0 0 0 i 0 0 0 2 14 0 0 0 O 0 0 0 1 3 15 0 0 0 0 0 0 0 0 1 16 0 0 0 0 0 1 0 0 2 17 0 0 0 0 0 0 0 0 3 18 0 0 0 0 0 0 0 0 1 19 0 0 0 0 0 0 1 0 2 20 0 0 0 0 0 0 0 0 3 21 0 0 0 0 0 0 0 0 1 22 0 0 0 0 0 0 0 1 2 23 0 0 0 O 0 0 0 0 3 24 0 O 0 0 O 0 0 0 1 25 0 0 0 Ô 0 0 0 0 2 26 1 1 1 1 I 1 1 0 3 27 1 1 1 1 1 1 1 1 La fig. 4 représente l'organigramme du programme selon lequel doit fonctionner le microprocesseur 8 pour appliquer sur les électrodes de ligne 2 et sur les électrodes de colonne 3 les signaux S permettant l'affichage d'une image particulière et, notamment, d'un signe alpha-numérique ou d'une suite de tels signes. Comme cela a été dit plus haut, chacune de ces images est associée à un ensemble de données, tel que l'ensemble {tu}, inscrit dans la mémoire morte 12. Comme on peut le voir sur le tableau ci-dessus, chaque mot T. est repéré par un indice i allant selon le présent exemple de 1 à 27 et par un second indice j allant selon le présent exemple de I à 3, et revenant périodiquement au memes valeurs. Comme on peut le voir sur la fig. 4, le programme du microprocesseur 8 commence par la lecture des information d'entrée fournies par le dispositif d'entrée 15. A la suite de cette lecture, le microprocesseur 8 prélève dans la mémoire morte 12 un ensemble de données ( li} tel que l'ensemble du tableau ci-dessus, correspondant auxdites informations d'entrée, et il transfère cet ensemble de donnée dans la mémoire vive 14. L'in- dice i puis l'indice j sont initialisés à la valeur "1".Le bus- d'adressage 11 est alors chargé avec l'adresse du premier registre 4 et le bus de données 7 est chargé avec les huit bits du premier mot T1 de l'ensemble { Ti 3. Le décodeur d'adresse 10 est agencé pour, en réponse à l'adresse j d'un registre 4 à 6 fournie par le bus 11, appliquer sur la borne d'insensibilisation des entrées 9 de ce registre l'état logique "1" et, sur la borne 9 des autres registres, l'état logique "0". Ainsi, lorsque indice j est initialisé à la valeur "1", le décodeur d'adresse 10 applique l'état logique "1" sur la borne 9 du premier registre 4 et -l'état logique "0" sur les bornes 9 des autres registres 5 et 6. Ceci permet la mise en mémoire par les bascules d'entrée 16 du seul registre 4, des états logiques présents sur les conducteurs du bus de donnée 7. On incrémente alors les indices i et j et on recommence les mêmes opérations avec le mot suivant T2 de l'ensemble {tu}, le registre mettant en mémoire les différents bits de ce second mot T2, étant maintenant le registre 5. Selon le programme de la fig. 4, chaque fois que l'indice j atteint le nombre P de registres, ici le nombre 3, une sortie 19 du micro-processeur 8 est mise à l'état logique "1", état qui est appliqué sur les bornes 18 de verrouillage des sorties des registres 4 à 6. Ceci provoque la mise de chaque sortie des registres 4 à 6 dans l'état dans lequel se trouve la bascule d'entrée 16 correspondant à ladite sortie. Les mêmes processus de chargement des registres 4 à 6 et d'application des états logiques mémorisés par les bascules d'entrée 16, sur les sorties des registres 4 à 6 et donc sur les électrodes 2 et 3 du panneau 1, se répètent neuf fois afin de produire les signaux S1 à Sg, représentés sur la fig. 3, signaux dont la période est égale à neuf fois la durée "a" du niveau logique tel. A cet effet, comme on peut le voir sur la fig. 4, l'indice j est ré-initialisé à "1" chaque fois qu'il dépasse le nombre P de registres utilisés. Au lieu de signaux S représentés à la Fig. 3, on pourrait utiliser des signaux logiques S d'un autre type pourvu qu'ils satisfassent aux conditions (1) et (2) données ci-dessus. En particulier, on peut utiliser des signaux du type pseudo-aléatoire. Par ailleurs, au lieu du procédé de commande "statique inverse" décrit ci-dessus > on pourrait utiliser un autre procédé, par exemple, du type connu sous le terme de "multiplexage". Un procédé de ce type est, par exemple, décrit dans l'article de Marshall Williams paru dans "1980 Wescon Professional Program" (Workshop on multiplexed Liquid Crystal Display, Anaheim, California. Sept. 16-18, 1980). Un tel procédé nécessite l'application sur chaque électrode de ligne 2 d'un signal de balayage ayant au moins trois niveaux de tension. Pour produire de tels signaux à partir d'une succession d'états logiques présents sur les sorties du registre 4, le circuit de commande 100 doit comprendre en outre, interposés entre les sorties du registre 4 et les sorties 100a connectées aux électrodes de la ligne 2, des moyens électroniques convenables. Ces moyens comprennent, par exemple, des multiplexeurs associés chacun à une électrode de ligne 2.Chaque multiplexeur a deux entrées de commande reliées chacune à une sortie du registre 4, plusieurs entrées de tension recevant chacune une tension électrique de valeur différente, et une sortie connectée à l'électrode de ligne 2 à laquelle il est associé. Par ailleurs il est avantageux d'intégrer au panneau 1, pour constituer un dispositif d'affichage unitaire 101, les registres 4 à 6 et le décodeur d'adresse 10 de la façon suivante : les registres 4 à 6 et le décodeur 10 sont fixés, par exemple, sur l'une des parois la ou lb du panneau 1. Les connexions électriques des sorties des registres avec les électrodes 2 et 3, celles des bornes de commande 9 avec le décodeur 10, celles des entrées des registres avec huit bornes de sortie 102, destinées à être chacune connectée à un conducteur du bus 7, et enfin, celles du décodeur 10 avec deux bornes de sortie 103, destinées à être connectées chacune à un conducteur respectif du bus 11, toutes ces connexions peuvent être réalisées sous la forme de conducteurs en couche mince déposés sur les parois la et lb du panneau 1. Ainsi, on obtient une unité d'affichage qui, bien qu'ayant huit électrodes de ligne et 16 électrodes de colonne, ne comporte que 10 bornes de sortie 102,103 à relier aux conducteurs des bus 7 et 11. REVENDICATIONS 1. Dispositif d'affichage électro-optique à matrice de points, comprenant a) un panneau d'affichage (1) comprenant un ensemble d'électrodes de ligne (2), un ensemble d'électrodes de colonne (3) croisant lesdites électrodes de ligne, et une couche (lc) d'un matériau succeptible de répondre à l'application d'un champ électrique par une modification de son comportement optique, cette couche étant interposée entre ledit ensemble d'électrodes de ligne et ledit ensemble d'électrodes colonne, et b) un circuit de commande (100) comprenant : une pluralité de bornes de sorties (100 a) reliées chacune à une électrode (2,3) respective dudit panneau d'affichage (1) et des registres (4 à 6) ayant chacun des éléments de mémoire (16) ainsi qu'une pluralité de sorties verrouillables (sl à sg) reliées chacune à un élément de mémoire (16) respectif, ainsi qu'à une borne de sortie (100a) respective, caractérisé en ce que lesdits registres (4 à 6) sont des registres du type à entrées et sorties parallèles, en ce que chaque registre comprend des moyens (9,16) répondant à un signal de commande en rendant lesdits éléments de mémoire dudit registre insensibles aux états logiques présents sur les entrées (el à e8) du registre, et en ce que ledit circuit de commande comprend en outre, un circuit de traitement de l'information (8) ayant un bus de sortie de données (7) dont chaque conducteur est connecté à une entrée (el à e8) respective de chaque registre (4 à 6), ainsi qu'un bus de sortie d'adressage (11) relié auxdits moyens d'insensibilisation des entrées. 2. Dispositif d'affichage selon la revendication 1, caractérisé en ce qu'un décodeur d'adresse (10) est interposé entre le bus de sortie d'adressage (11) du circuit de traitement de l'information (8) et lesdits moyens d'insensibilisation des entrées (9, 16). 3. Dispositif d'affichage selon l'une des revendications 1 et 2, caractérisé en ce que les électrodes de ligne (2) et les électrodes de colonne (3) sont chacune directement connectée à une sortie (sl à sg) d'un registre (4 à 6). 4. Dispositif selon l'une des revendications 1 à 3, caractérisé en ce que lesdits registres (4 à 6) et/ou ledit décodeur d'adresse (10) sont intégrés au panneau d'affichage (1) pour former un dispositif d'affichage unitaire (101).