Brevet FR2533093A1 — publié le 19840316

Procédé de codage d'un flux de bits d'information, dis- positif de mise en oeuvre de ce procédé et dispositif de décodage d'un flux de bits d'information. L'invention concerne un procédé de codage d'un flux de bits d'information d'un signal binaire de source en un flux de bits d'information d'un signal binaire de canal dans un système de transmission, notamment un sys- tème d'enregistrement et de lecture d'un signal d'enregis- trement sur un support d'information, le flux de bits du signal de source étant subdivisé en une suite ininterrompue d'un nombre limité de mots de source admissibles de longueur variable, mots de source admissibles qui sont convertis en mots de canal correspondants, chaque bits d'information d'un mot de source aboutissant à deux bits de canal du mot de canal. Lors de la recherche de techniques de codage pour la conversion d'un signal d'information numérique en un si- gnal d'enregistrement binaire approprié à un milieu de trans- mission déterminé, par exemple, un support d'information magnétique ou un disque optique, un grand nombre de facteurs entrent en jeu Parmi ces facteurs, on cite: 1 La largeur de bande requise pour le code de canal choisi doit être compatible avec la largeur de bande dis- ponible du milieu de transmission Cela impose une limite supérieure à cette largeur de bande requise, ce qui signifie que des transitions successives entre les deux valeurs logiques du signal binaire de canal doivent être séparées par une distance minimale spécifique. 2 En général, on souhaite un code de canal qui est autorythmeur, c'est-àdire que le signal d'horloge requis pour le décodage de ce code de canal peut être déduit du flux de bits lui-même, de sorte qu'il n'est pas nécessaire que ce flux de bits comporte des mots-séparés de synchroni- sation d'horloge Cette exigence impose une limite à la dis- tance maximale entre deux transitions successives dans le signal de canal. 3 La fenêtre de temps du décodage, c'est-à-dire la valeur de la durée dans laquelle il faut détecter la pré- sence ou l'absence d'une transition du signal Plus cette fenêtre-de temps est petite, plus les exigences à imposer au milieu de transmission, le support d'information par exemple, et à l'équipement correspondant sont strictes. 4 La propagation d'erreurs, c'est-à-dire le nombre de bits d'information incorrectement décodés à la suite d'un seul bit de canal erroné Plus cette propagation d'er- reurs est faible, moins on a besoin de l'utilisation de systèmes de correction d'erreurs, par exemple, l'addition de bits de parité. Finalement, la complexité de l'électronique néces- saire au codage et au décodage, ce qui, évidemment, pré- sente un grand intérêt notamment pour les applications grand public z Dans l'une des techniques de codage possibles, citées dans le préambule, le flux de bits du signal de source est subdivisé en une suite ininterrompue d'un nombre limité de mots de source admissibles de longueur variable et ces mots de source distincts sont convertis en des mots de canal correspondants Cette technique de codage est décrite, par exemple, dans IBM, Journal of Research and Development, Juillet 1970, pages 376 à 383 Dans cet article sont décrits plusieurs codes appartenant à cette tech- nique de codage, description dont il résulte que cette technique de codage permet de respecter les exigences 1 et 2 et de satisfaire dans une mesure raisonnable à l'exigence 5. Toutefois, il ressort également de cet article que dans cette technique de codage, la propagation d'erreurs peut donner lieu à des problèmes Voilà pourquoi, lors de l'ap- plication de cette technique de codage, on est souvent amené à prendre des mesures additionnelles pour diminuer la propagation d'erreurs, comme décrites, par exemple, dans le brevet des Etats-Unis d'Amérique N 03 689 899 Toutefois, ces mesures augmentent notablement la complexité de l'appareil- lage nécessaire. Or, l'invention vise à fournir un procédé du genre décrit dans le préambule qui respecte à un très haut degré les exigences précitées et, à cet effet, elle est remar - quable en ce que le flu de-bits du signal de source est subdivisé en les mots de source admissibles indiqués sur le tableau ci-dessous, et en ce que ces mots de source sont convertis en les mots de canal également indiqués sur-ce tableau. Mots de source Mots de canal 0100 1 i 1 1000 0 ( 1) O ' 00 ( 1) 0000 000 100100 Le procédé conforme à l'invention présente l'avan- tage important de respecter à un très haut degré les exi- gences imposées sans qu'il soit nécessaire de prendre des- mesures spéciales qui augmenteraient la complexité de l'ap- pareillage nécessaire. De préférence, un dispositif de mise en oeuvre du procédé conforme à l'invention est remarquable en ce qu'il est muni d'un premier registre à dcalage -servant à recevoir et à décaler les bits dtinformation du signal de source a une première fréquence d'horloge, d'un second registre à décalage servant a recevoir et à décaler les bits de canal du signal de canal à une se- conde fréquence d'horloge 9 égale au double de la première fréquence d'horloge et d'un circuit logique servant à convertir les mots de source admissibles en les mots de canal correspondants- circuit logique comportant trois entrées qui sont reliées à trois cellules successives X 1 X 29 X 3, du premier registre à décalage, deux entrées qui sont reliées à une première et à une seconde cellules Y 1, Y 2 du second registre à déca- lage ainsi que deux sorties qui sont reliées à une troi- sième et à une quatrième cellules Y 3, Y 4 du second registre à décalage, alors que-ce circuit logique a été conçu pour appliquer deux valeurs logiques Y 3 et Yî respectivement à la troisième cellule Y 3 et à la quatrième cellule Y 4 du second registre à décalage suivant l'algorithme suivant: y 3 = 71 Y 2 l% 1 52 '3 + X 1 x'2 Y 4 = 2 L;Yl 'l Y 2 1 1 x 1, x 2, x 3, i-1 Y 2 étant respectivemeift les valeurs logiques des bits d'information et de canal présents dans les cel- lules correspondantes de registre à décalage X 1, X 2, X 3, Y 1, Y 2. Un dispositif de décodage d'un signal de canal ob- tenu par la mise en oeuvre du procédé conforme à l'inven- tion est remarquable en ce qu'il est muni, d'une part, d'un registre à décalage servant à recevoir des bits de canal successifs à la fréquence d'horloge du signal de canal et, d'autre part, un circuit logique ayant six entrées qui sont reliées à six cellules Z à Z 6 de ce registre à décalage pour la réception des valeurs logiques de six bits de canal successifs du signal de canal et, de troisième part d'une sortie servant à délivrer le signal de source, le circuit logique étant conçu pour délivrer sur sa sortie une valeur logique W suivant l'algorithme suivant W = Y 1 Y 4 + Yi Y 4 + Y 3 Y 6 Y 1 à Y 6 étant respectivement les valeurs logiques des bits de canal présents dans les cellules correspondantes Z 1 à Z 6 du registre à décalage. Les deux dispositifs se distinguent par leur simpli- cité et, par conséquent, ils conviennent très bien à être utilisés dans des appareils grand public. La description suivante, en regard du dessin annexé, permettra de mieux comprendre comment l'invention est réalisée. La figure 1 illustre la règle de codage. La figure 2 illustre la conversion du flux de bits d'un signal de source en le flux de bits d'un signal de canal. La figure 3 représente un mode de réalisation d'un dispositif de codage. La figure 4 représente un mode de réalisation d'un dispositif de décodage. Sur le tableau de la figure 1 est illustrée la règle de codage utilisée lors de la mise en oeuvre du procédé conforme à l'invention Selon cette règle de codage, on distingue dans un signal de source binaire appliqué cinq mots admissibles W a W 5 ces mots Ws ayant des longueurs différentes, c'est-à-dire que le mot W a une longueur de 3 bits d'information, le mot W 3 une longueur de 1 bit d'information et les mots W 2, W 4 et W 5 une longueur de 2 bits d'information Le chiffre 1 mis entre paranthèses sur le tableau Ws pour les mots W 2 et W 3 indique que le mot concerné 00 ou O n'est accepté que si le bit d'information succédant à ce mot a la valeur logique I Ij I 1 Q Pour illustrer cette règle de codage, la figure 2 illustre en référence à un exemple d'un signal de source S la conversion en un signal de canal C par lamise en oeuvre du procédé conforme à l'invention Le signal de source S est subdivisé en des mots successifs des types admissibles W 1 à W 5 Le flux de bits donné à titre d'exemple, aboutit alors à la succession ici indiquée de mots des types W à W 5. Chacun de ces mots de source distingués dans le flux de bit est alors converti en le mot de canal correspondant Wc selon. le tableau de la figure 1, ce qui donne le signal de canal C de la figure 2 Ensuite, ce signal de canal C peut être modulé par la modulation dite de non-retour à zéro (NRZ), ce qui produit le signal R qui est enregistré, par exemple, sur un support d'information. Ce signal d'enregistrement R présente alors les propriétés suivantes: 1 La distance minimale entre deux flancs successifs est de 1,5 T, T étant la longueur d'un seul bit d'information du signal de source S. 2 La distance maximale entre deux flancs successifs est de 4,5 T, ce qui est suffisamment faible pour garantir un système autorythmeur. 3 La fenêtre de temps de décodage est de 0,5 T, ce qui est encore suffisamment grand pour assurer un fonctionnement sûr, même lors de la lecture d'un support d'information. Toutefois, les avantages importants du codage con- forme à l'invention se traduisent par la simplicité de l'électronique nécessaire au codage et au décodage ainsi que par la propagation d'erreurs, ce qui sera montré en ré- férence au dispositif de codage de la figure 3 et au dis- positif de décodage de la figure 4. Le dispositif de codage de la figure 3 comporte un registre à décalage X recevant sur son entrée le signal de source S qui est décalé à travers ce registre à la fré- quence d'horloge f, qui correspond à la fréquence de bit du signal de source S Ce registre à décalage X n'a qu'a comporter trois cellules X 1 à X 3 pour la réception de trois bits d'information successifs du signal de source S Ces trois cellules X 1, X 2, X 3 sont reliées à trois entrées il, i 2, i 3 d'un circuit logique LC pour permettre d'appliquer à ce circuit les valeurs logiques x 1, x 2, x 3 des bits d'in- formation de signal de source S présents dans ces cellules. Le dispositif de codage comporte un second registre à décalage Y muni de quatre cellules Y 1 à Y 4 et dont le contenu d'informations est décalé à la fréquence d'horloge 2 f De toute évidence, le signald'horloge pour le registre à décalage Y est en synchronisme avec le signal d'horloge pour le registre à décalage X Les cellules Y 1 et Y 2 sont reliées à deux entrées i 4 et i 5 du circuit logique LC pour l'alimentation des valeurs logiques y 1 et Y 2 des bits de signal de canal présents dans ces cellules Y 1 et Y 2 De plus, deux sorties 1 et 02 du circuit logique LC sont reliées aux cellules Y 3 et Y 4 du registre à décalage Y pour le stockage dans ces cellules des valeurs logiques y 3 et y 4 pour les bits concernés du signal de canal, valeurs logiques qui sont en- gendrées par le circuit logique LC. Par conséquent, le circuit logique LC déduit, d'une part, les valeurs logiques y et y 4 pour les bits contenus dans les cellules Y 3 et Y 4 à partir des valeurs logiques x 1, x 2, x 3 des bits d'information de signal de source pré- sents dans les cellules X 1, X 2, X 3 du registre à décalage X et, d'autre part, les valeurs logiques y 1 et Y 2 des bits de signal de canal présents dans les cellules Y 1 et Y 2 du registre à décalage Y, et cela selon les algorithmes: Y 3 = Yi Y-2;il x-2 x-3 + x 1 x Y 4 = x X y + 1 y- x 2 1 + 12 1 Ces deux algorithmes permettent d'obtenir auto- matiquement la conversion, représentée sur les figures 1 et 2, du signal de source S-en signal de canal C Etant donné que lors de l'application des trois premiers bits d'information d'un signal de source S, les valeurs logiques y 1 et y 2 ne sont pas encore définies, il est nécessaire d'introduire une condition de début A cet effet, il suffit d'introduire la valeur logique " O " comme condition de début dans les deux cellules Y 1 et Y 2 du registre à décalage. Le signal de canal C obtenu sur la sortie du re- gistre à décalage Y est alors modulé de façon connue suivant la méthode NRZ dans le modulateur M, ce qui donne le signal d'enregistrement R de la figure 2. Le dispositif de décodage de la figure 1 comporte tout d'abord un démodulateur D dit de NRZ qui convertit le signal d'enregistrement R applique de la figure 2 en le signal de canal C Ce signal de canal C est appliqué à un registre à décalage Z, qui n'a qu'à comporter six cellules Z 1 à Z 6 et est reçu dans ce registre à la fréquence d'hors loge 2 ff Ces cellules Z, à Z 6 sont reliées aux entrées d'un circuit logique LD pour l'application à ce circuit des valeurs logiques y 1 à Y 6 des bits du signal de canal pré- sents dans ces cellules A une fréquence d'horloge fó, c Test- à-dire chaque fois après le décalage des bits du signal de canal C à travers deux cellules du registre à décalage Z, ce circuit logique déduit de ces valeurs logiques y 1 à y 6 la valeur logique X d'=n bit d'information du signal de source S suivant l'algorithme: X = y 1 Y 4 + Y 1 Y 4 + Y 3 Y 6 Ainsi, le signal de source origimal apparaît à nouveau sur la sortie du circuit logique LD Dans cette technique de décodage, le premier bit d'information du signal de source original n'est pas décodé En général, cela ne constitue guère un inconvénient De plus, éventuellement, on peut y remédier en appliquant, avant les-bits du signal de canal, deux bits de valeur logique " O "' comme condition de début au registre de'décalage Z, de sorte qu'on introduit comme condition de début y 1 = Y 2 = O et que le décodage débute au premier bit du signal de canal dans la cellule Z 3 du registre à décalage Z - Il est à remarquer que les notations "O" et " 1 " utilisées pour les deux valeurs logiques des signaux bi- naires ne doivent pas être prises dans un sens absolu Dé toute évidence, il est possible d'inverser la logique. Il est évident que dans le dispositif de décodage de la figure 4, il suffit d'utiliser chaque fois pour le décodage une suite de 6 bits de canal du signal de canal. Cela signifie qu'un bit de canal erroné n'aboutit qu'à trois bits d'information erronés du signal décodé S, de sorte que la propagation d'erreurs du codage choisi n'est que très faible. t REVENDICATIONS. 1 Procédé de codage d'un flux de bits d'information d'un signal binaire de source en un flux de bits d'infor- mation d'un signal binaire de canal dans un système de transmission, notamment un système d'enregistrement et de lecture d'un signal d'enregistrement sur un support d'in- formation, le flux de bit du signal de source étant subdi- visé en une suite ininterrompue d'un nombre limité de mots de source admissibles de longueur variable, mots de source admissibles qui sont convertis en mots de canal corres- pondants, chaque bit d'information d'un mot de source abou- tissant à deux bits de canal du mot de canal, caractérisé en ce que le flux de bits du signal de source est subdivisé en les mots de source admissibles indiqués sur le tableau ci-dessous, et en ce que ces mots de source sont convertis en les mots de canal également indiqués sur ce tableau. Mots de source Mots de canal 0100 il 1000 O (-t) 00 00 ( 1) 0000 000 100100 2 Dispositif de mise en oeuvre du procédé selon la revendication 1, caractérisé en ce qu'il est muni d'un premier registre à décalage servant à recevoir et à décaler les bits d'information du signal de source à une première fréquence d'horloge. d'un second registre à décalage servant à recevoir et à décaler les bits de canal du signal de canal à une seconde fréquence d'horloge, égale au double de la première fréquence d'horloge et d'un circuit logique servant à convertir les mots de source admissibles en les mots de canal correspondants, circuit logique comportant trois entrées qui sont reliées à trois cellulessuccessives X 1, X 2, X 3 du premier registre à décalage, deux entrées qui sont reliées à une première et à une seconde cellules Y du second registre à dé- i 2 calage ainsi que deux sorties qui sont reliées à une troi- sième et à une quatrième cellules Y 3, Y 4 du second registre à décalage, alors que ce circuit logique a été conçu pour appliquer deux valeurs logiques y 3 et y 4 respectivement à la troisième cellule Y 3 et à la quatrième cellule Y 4 du second registre à décalage suivant l'algorithme suivant = Y 2 Lxi x 2 x 3 + xx Y 4 = X 2 jf 1 Yi + Y 1 Y 2 X 1} x 1, x 2, X 3 Y 1 Y 2 étant respectivement les valeurs logiques des bits d'information et de canal présents dans les cel- lules correspondantes de registre à-décalage X 1, X 2, X 3, y Y 2 1 ' 2- 3 Dispositif de décodage d'un signal de canal obtenu par la mise en oeuvre du procédé selon la revendication 1, caractérisé en ce que le dispositif est muni, d'une part d'un registre à décalage servant à recevoir des bits de canal successifs à la fréquence d'hor- loge du signal de canal et d'autre part, d'un circuit logique ayant six entrées qui sont reliées à six cellules Z à Z 6 de ce registre à décalage pour la réception des valeurs logiques de six bits -de canal successifs du signal de canal et, de troisième part, d'une sortie servant à délivrer le signal de source, le circuit logique étant conçu pour délivrer sur sa sortie une valeur logique W suivant l'algorithme suivant: W =,y Y 4 + Yi Y 4 + Y 3 6 Y 1 à y 6 étant respectivement les valeurs logiques des bits de canal présents dans les cellules correspondantes Zl à Z 6 du registre à décalage. 4 Support d'information muni d'un signal binaire d'en- registrement obtenu par la mise en oeuvre du procédé selon la revendication 1.