Brevet FR2526586A1 — publié le 19831110

TRANSISTOR A EFFET DE CHAMP A GRILLE PROFONDE ET PROCEDE DE FABRICATION La présente invention concerne un transistor à effet de champ et elle vise à obtenir un transistor présentant une résistance réduite à l'état passant. On a représenté aux figures 1 et 2 un exemple de structure classique de transistor MOS (metal-oxyde-seniconducteur), respectivement en coupe longitudinale (fig 1) et en coupe transversale (fig 2) selon la ligne A-A de la figure 1. Le transistor, formé sur un substrat de silicium, co# porte une région de source 10, dopée par une impureté d'un premier type de conductivité, par exemple Nt (MOS à canal N), une région de drain 12, du même type N+, une région de canal 14 du type opposé, P, séparant la région de source de la région de drain. Ces régions se situent à l'intérieur d'une zone active de transistor délimitée par des murs d'isolement en oxyde de silicium épais 16 sous lesquels peuvent être prévues des régions 18 dopées de type P évitant la création d'une couche d'inversion de conductivité sous l'oxyde épais. Une électrode de source 20 en silicium polycristallin vient en contact avec la région de source 10 et une électrode de drain 22 vient en contact avec la région de drain 12. Une électrode de grille 24, également en silicium polycristallin, surplombe la région de canal entre la source et le drain et est isolée d'elle par une couche isolante mince 26 (en oxyde de silicium). Des conducteurs d'aluminium 28, 30, 32 en contact avec les électrodes de source, drain et grille respectivement, servent à relier ce transistor à d'autres éléments de circuit. Un oxyde de protection 33 recouvre l'ensemble. Cette structure de base de transistor MOS à grille isolée n'est qu'un exemple défini sommairement pour montrer l'apport de la présente invention, mais cet apport serait le même pour un transistor de structure différente, par exemple un transistor dont les électrodes seraient interdigitées, un transistor de type D MOS (MOS à canal diffusé) dont la région de canal proprement dite de type P n'occuperait qu'une petite partie de l'intervalle entre la source et le drain, etc. Dans le transistor de la figure 1, la résistance à l'état passant est définie, en dehors des résistances des connexions, essentiellement par la résistance de la couche d'inversion de type de conductivité formée sous la grille 24 lorsque celle-ci est portée à un potentiel suffisant (positif pour un transistor à canal N). Cette couche d'inversion est une zone mince 34 s'entendant dans toute la région de canal 14, immédiatement sous l'oxyde mince 26 surplombe par la grille 24 dans cette zone de faible épaisseur e, le type de conductivité du semiconducteur, qui est normalement le type P (pour un transistor à canal N), est inversé et devient N à cause de la proximité de la grille dont le potentiel positif attire une grande quantité de charges électriques mobiles négatives.Cette couche d'inversion constitue ce qu'on appelle le canal de type N entre la source et le drain. La résistance propre de cette couche dépend évidemment de sa longueur L (distance entre région de source et drain), de sa largeur W (distance transversale sur laquelle la grille n'est séparée du silicium que par de l'oxyde mince), de son épaisseur e, et de la conductivité du silicium dans la couche. Ces deux dernieres caractéristiques, épaisseur et conductivité sont supposés fixées pour un potentiel donne de la grille, une épaisseur donnée d'oxyde de silicium, et une conductivité initiale donnée du canal. La longueur L est diminuée autant que possible dans la mesure ou la technologie le permet. Pour diminuer la résistance du transistor, il faudrait augmenter la section de passage du courant, donc en pratique augmenter la largeur (W) du transistor, mais ce serait au prix d'un accroissement de la surface de celui-ci, ce qui est souvent indésirable. La présente invention propose donc une nouvelle structure de transistor permettant d'accroitre la distance W sur laquelle s'étend la couche d'inversion (transversalement à la direction de circulation du courant entre source et drain), sans augmenter la surface du transistor. Le transistor selon l'invention comprend une grille s'étendant en profondeur dans le substrat sur pratiquement toute la longueur du canal entre la région de source et la région de drain, à l'intérieur d'au moins une rainure formée dans le semiconducteur, la grille étant isolée de la région de canal par une couche isolante mince recouvrant complètement la surface intérieure de la rainure. La rainure (ou les rainures) est de préférence plus profonde que large. En dehors des rainures, la région de canal est recouverte d'une couche isolante mince ellemême recouverte par la grille. La grille est de préférence en silicium polycristallin déposé en phase vapeur à basse pression. D'autres caractéristiques et avantages de l'invention apparattront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels - les figures 1 et 2 déjà décrites représentent un transistor MOS de type classique - la figure 3 représente en coupe transversale la modification faite selon l'invention sur le transistor représenté à la figure 2 - les figures 4 et 5 représentent en coupe longitudinale le transistor de la figure 3, respectivement selon les lignes CC et DD de la figure 3, et elles montrent la modification faite selon l'invention par rapport au transistor représenté à la figure 1. - la figure 6 représente une vue en perspective, partiellement éclatée, du transistor selon l'invention, avant dépôt d'oxyde de protection et de contacts métalliques. - les figures 7a à 7i représentent les principales étapes de fabrication du transistor selon l'invention. Dans les figures 3 à 6 on a utilisé les mêmes références qu'aux figures 1 et 2 pour désigner les mêmes éléments. Sur la figure 3, représentant l'analogue de la figure 2, ctest-à-dire un transistor vu en coupe transversale, selon la ligne A'A' de la figure 4 qui est une coupe longitudinale, on voit que la grille 24 du transistor selon l'invention n'est pas simplement constitué par une couche plane de silicium polycristallin, mais elle présente des extensions 36 en profondeur dans le substrat, la couche d'oxyde mince 26 s'étendant tout autour de ces extensions pour les isoler de la région de canal.Plus précisément, les extensions se situent a l'intérieur de rainures formées dans le silicium monocristallin du substrat, ces rainures étant entièrement recouvertes intérieurement d'une couche isolante mince (d'oxyde) ; les rainures s'étendent sur pratiquement toute la longueur L du canal entre la source et le drain, comme on peut le voir sur la figure 4 qui représente une coupe selon la ligne CC de la figure 3 donc une coupe longitudinale dans le plan vertical de symétrie d'une rainure. Entre deux rainures, s'il y en a plusieurs (ce qui est souhaitable), la grille se présente sous forme d'une surface horizontale recouvrant de l'oxyde mince formé à la surface supérieure du canal ; la figure 5 montre une coupe selon la ligne DD de la figure 3, donc une coupe dans un plan vertical entre deux rainures. Il s1 agit donc d'une coupe tout à fait similaire à celle d'un transistor normal (figure 1). Si on se reporte à nouveau à la figure 3, et par référence à la figure 2, on voit que la largeur sur laquelle s'étend la couche d'inversion n'est plus la largeur du transistor lui-meme. Elle est bien plus importante car la couche d'inversion s'étend de manière sinueuse sur toute la périphérie des extensions 36 de la grille ; en effet, la couche d'inversion existe partout où la grille n'est séparée de la région de canal 14 que par une couche d'oxyde mince. Plus les rainures sont nombreuses et profondes, plus la largeur effective de la couche d'inversion est augmentée par rap port à la largeur du transistor, à condition que la couche Nt 12 s'étende assez profondement. Par conséquent, sans avoir à augmenter la surface de celui-ci, on peut réduire notablement la résistance du transistor dans l'état passant. Cette diminution de résistance se fait de plus sans création d'une capacité parasite due à la couche d'inversion si on prend des rainures suffisamment rapprochées les unes des autres pour que les couches d'inversion de deux faces conductrices en vis à vis se rejoignent pratiquement. La figure 6 montre, de manière plus visible, en perspective, l'agencement des électrodes du transistor, avec ltélectrode de grille 24 partiellement coupée pour montrer les rainures parallèles 38 formées dans la région de canal ; sur cette figure, on a supprimé l'oxyde de protection 33 et on n'a pas représenté les contacts conducteurs 28, 30, 32. On va maintenant décrire en référence aux figures 7a à 7i les étapes essentielles d'un procédé de fabrication permettant d'aboutir à la structure de transistor selon l'invention. Partant d'un substrat semiconducteur, par exemple en silicium monocristallin de type P, on effectue s'il y a lieu une étape de délimitation d'une zone active de transistor en formant un mur d'oxyde de silicium épais 16 entourant cette zone, par un procédé d'oxydation localisée classique comprenant un dépit d'oxyde de silicium mince, un dépit de nitrure de silicium, une gravure de nitrure pour de finir les zones actives, une implantation de bore dans les zones inactives non recouvertes de nitrure, pour former les couches de type Pf 18 sous les murs d'oxyde épais, une oxydation prolongée pour former de l'oxyde épais, une dissolution du nitrure et une désoxydation superficielle pour mettre à nu le silicium monocristallin dans les zones actives. Ces étapes sont tout à fait classiques. On cherche alors à réaliser les rainures (38) dans le silicium polycristallin. Pour cela, on peut déposer sur le substrat une couche d'aluminium 40 (par évaporation sous vide), puis une couche de résine protectrice 42 (fig 7a). On grave la résine 42 de manière à ne la laisser subsister qu'aux emplacements désirés pour les rainures. On anodise l'aluminium là ou la résine ne le protège plus, pour le transformer en alumine 44, par passage dans un bain d'acide sulfurique ou phosphorique (Fig 7b). On élimine alors la résine et on dissout l'aluminium 42 subsistant sous la résine et on effectue une gravure sèche anisotrope (gravure ionique réactive au fluorure de soufre par exemple) du silicium monocristallin du substrat. L'alumine 44 constitue un masque de protection en dehors des zones de rainures. Les rainures 38 sont ainsi formées (Figure 7c). On élimine l'alumine 44 et on effectue une oxydation mince du substrat pour créer dans toute la zone active, y compris sur toute la surface intérieure des rainures 38, une couche d'oxyde mince 26 qui est l'oxyde de grille du transistor, d'une épaisseur de quelques centaines d'angströms (Figure 7d). On grave cet oxyde 26 pour dénuder des régions 46 de contact pour les électrodes de source et de drain (Figure 7e). On dépose une couche de silicium polycristallin 48 (en phase vapeur à basse pression), par exemple par décomposition de silane éventuellement- en présence de phosphine. Le dépit à basse pression a l'avantage de présenter un fort pouvoir couvrant de sorte que le silicium polycristallin se dépose à l'intérieur des rainures et peut les remplir complètement si elles sont suffisam- ment étroites (Figure 7f). On peut procéder alors à un dopage au phosphore pour doper fortement le silicium polycristallin qui pourra ainsi servir de source de diffusion de phosphore pour le silicium monocristallin du substrat. Des régions de source et de drain 10 et 12 sont donc créées au dessous des endroits où le silicium polycristallin est en contact avec le silicium monocristallin du fait de l'elimination de zones d'oxyde mince 26 (Figure 7g). Il serait également possible d'envisager un dopage profond préalable au dépôt de silicium polycrista#llin pour uniformiser la largeur de canal entre le haut et le bas des rainures. On grave ensuite le silicium polycristallin selon un motif destiné à former trois électrodes séparées et des interconnexions : une électrode de source 20 comprenant une partie en contact avec la région de source 10, une électrode de drain 22 comprenant une partie en contact avec la région de drain 12, et une électrode de grille 24 dont la longueur est pratiquement égale à la longueur des rainures 38 (Figure 7h). On peut alors effectuer une implantation d'arsenic pour doper le silicium monocristallin là où il n'est pas recouvert de silicium polycristallin ou d'oxyde épais, c'est à dire entre l'électrode de source et l'électrode de grille. On prolonge-ainsi jusqu'au bord de la grille les régions de source 10 et de drain 12 de manière que la région de canal (entre région de source et région de drain) soit entièrement surplombée par l'electrode de grille sans que celle-ci ne déborde sur les régions de source et de drain (Figure 7i). Le procédé de fabrication se termine de manière classique par un dépôt d'oxyde de silicium à basse température, une gravure de l'oxyde pour dénuder le silicium polycristallin en vue de réaliser des contacts, un dépôt d'un composé métallique aluminiumsilicium pour réaliser des connexions conductrices, une gravure de ce dépôt métallique, un dépôt d'oxyde de silicium de protection, et une ouverture de plots de contact pour des connexions extérieures. On aboutit ainsi à la structure de transistor selon l'invention. A titre d'exemple, les rainures peuvent avoir une profondeur de 5 microns ou plus, une largeur de quelques microns, et elles peuvent être espacées de 1 à quelques microns. A titre de variante, on pourrait former le masque d'alumine 44 protégeant le silicium lors de la gravure des rainures par un procédé de "lift-off" : on dépose une couche de résine que l'on grave en laissant subsister la résine à l'emplacement des rainures seulement ; on effectue alors un dépôt d'alumine par pulvérisation cathodique ; puis, on élimine la résine ce qui fait disparaitre l'alumine recouvrant la résine mais non l'alumine déposée aux emplacements non recouverts de résine REVENDICATIONS 1. Transistor à effet de champ à grille isolée, formé dans un substrat semiconducteur et comprenant une région de source (10), une région de drain (12) et une région de canal (14), caractérisé en ce que la grille (24) s'étend en profondeur dans le semiconducteur sur pratiquement toute la longueur du canal entre la région de source et la région de drain, à l'intérieur d'au moins une rainure (38) formée dans le semiconducteur, la grille étant isolée de la région de canal par une couche isolante mince (26) recouvrant complètement la surface intérieure de la rainure. 2. Transistor selon la revendication 1, caractérisé par le fait que la rainure (38) est plus profonde que large. 3. Transistor selon l'une des revendications 1 et 2, caractérisé par le fait que la surface supérieure de la région de canal en dehors des rainures est recouverte d'une couche isolante mince (26) elle-meme recouverte par la grille (24). 4. Transistor selon l'une des revendications 1 à 3, caractérisé par le fait que la grille est en silicium polycristallin. 5. Procédé -de fabrication d'un transistor à effet de champ, caractérisé par le fait qu'il comporte une étape de formation de rainures (38) dans un substrat semiconducteur, suivie d'une oxydation de la surface du silicium, pour créer une couche mince d'oxyde de grille (26) y compris à l'intérieur des rainures (38), et une étape de dépôt de silicium polycristallin à l'intérieur des rainures et au-dessus de l'intervalle entre les rainures. 6. Procéde selon la revendication 5, caractérisé par le fait que les rainures sont creusées par gravure ionique réactive sur une profondeur supérieure à leur largeur. 7. Procédé selon la revendication 6, caractérisé par le fait qu'un masque d'alumine est formé en dehors de ltemplacement des rainures à creuser.