Brevet FR2525013A1 — publié le 19831014

La présente invention concerne les mémoires à semiconducteurs dynamiques à intégration poussée et elle a trait, plus particulièrement, aux mémoires dont chaque point-mémoire est formé par un transistor MOS Des configurations de mémoire dynamiques dites à accès aléatoire (appelées ci-après mémoires RAM par opposition aux mémoires mortes ROM) sont déjà connues dans la technique. La Fig.1 des dessins annexés, montre un schéma électrique d'un point d'une telle mémoire RAM dynamique. Ce point-mémoire comprend un transistor MOS 1 dont le circuit source-drain 2 est connecté à une ligne de bit 3 de la mémoire pour l'éxécution des opérations de lecture/ écriture et également à une capacité de stockage 4. La grille 5 du transistor 1 est reliée à une ligne d'adresse 6. Les Fig.2 à 4 représentent respectivement par une vue en plan et par deux coupes suivant les lignes 3-3 et 4-4 de la Fig.2, deux points-mémoire d'une telle mémoire RAM. Les points-mémoire sont réalisés sur un substrat 8 en silicium du type P dans lequel des régions N+9 sont crées au niveau de chaque point et ces réglo nus N+ sont reliées tous à une région 10 de type N+ orientée suivant une colonne qui est ménagée dans le substrat et qui dessert tous les points-mémoire. Ainsi, chaque région N 9 forme la source ou le drain d'un transistor MOS d'un point-mémoire donné. Le substrat 8 est recouvert d'une couche d'oxyde de silicium épaisse 11 dans laquelle sont prévues des régions 12 et 13 en silicium polycristallin qui seront appelées ci-après région poly 1 et région poly 2, respectivement et qui sont obtenues au cours de stades de fabrication différents de sorte qu'on les qualifie de " couche poly 1 de premier niveau " et " couche poly 2 de second niveau" dans la suite de la présente description. Il est à remarquer que dans un même niveau poly 1 ou poly 2, les régions en silicium polycristallin peuvent être situées à des distances différentes du substrat de la pastille, le terme " niveau " s'appliquant donc spécifiquement à des stades de fabrication différents. La région poly 1,12 de chaque point-mémoire est reliée à une bande poly 1,14, qui s'étend le long de la colonne de points-mémoire et qui est destinée à être raccordée à un potentiel VDD formant ainsi la ligne 7 de la Fig. 1. Les régions 12 et la bande 14 sont électriquement connectées les unes aux autres et sont obtenues au cours de la même opération de dépôt. Cependant, on notera d'après les Fig.3 et 4, qu'elles ne sont pas disposées à la même distance du substrat 8, les régions 12 en étant séparées d'une distance d inférieure à la distance D séparant la bande 14 de ce susbtrat. C'est ainsi que lors de l'application de la couche poly 1, de premier niveau, les régions 12 sont délimitées sur le substrat 8 pour former les capacités de stockage 4 dont la première armature est constituée par une région appauvrie ou inversée 15 du substrat en vertu de la tension VDD qui est appliquée aux régions 12, formant pour chaque capacité une autre armature. La capacité de stockage 4 apparait dans la zone entourée d'un trait mixte sur la Fig.3. La grille 5 du transistor MOS est formée par la région poly 2,13 qui présente une forme à peu près rectangulaire (Fig.2) et qui est connectée à un dépit d'aluminium 16 sur la face supérieure de la couche 11 d'oxyde de silicium et orientée selon les rangées de points-mémoire pour former les lignes d'adresse 6. La connexion entre ces lignes d'adresse et les régions poly 2 est réalisée par des ouvertures 17 en aluminium déposées dans la couche d'oxyde mettant en contact l'aluminium et le polysilicium. L'ensemble que l'on vient de décrire constitue ainsi une mémoire à accès direct ou mémoire vive, chaque point mémoire pouvant emmagasiner une information binaire dans sa capacité de stockage 4. Cependant, cette mémoire doit être rafraîchie périodiquement (par exemple avec une périodicité de quelques milli-secondes), car les charges conservées sur les capacités de stockage ne sont pas stables en raison des fuites pouvant se produire dans la structure de l'ensemble semi-conducteur intégré. Ainsi, il est impossible d'utiliser un agencement tel que l'on vient de le décrire pour constituer une mémoire morte ou mémoire ROM, car la disposition physique des éléments d'une mém#oire RA > I n'est pas compatible avec celle d'une mémoire ROM. Or, il est souhaitable de pouvoir concevoir sur une même pastille semi-conductrice les deux types de mémoire en les réalisant à l'aide de la même technologie de fabrication et en pouvant choisir en fonction des besoins la zone de la mémoire affectée à la fonction RAM et celle formant la fonction ROM. L'invention a pour but d'apporter une solution à ce problème et elle a donc pour objet une mémoire mixte RAM/ROM réalisée sur un même substrat semi-conducteur et comportant un réseau de points-mémoire agencés par rangées et colonnes avec des lignes d'adresse agencées suivant les rangées et des lignes de lecture/écriture et des lignes de polarisation agencées suivant les colonnes, les points-mémoire affectés à la fonction RAM comprenant chacun un seul transistor MOS, l'une des électrodes de source ou de drain de ce transistor étant formée par une zone diffusée N+ du substrat, raccordé à l'une desdites lignes de lecture/écriture, tandis que l'autre électrode de source ou de drain est formée par une région inversée créée par du silicium polycristallin du premier niveau, raccordée à une bande de silicium polycristallin destinée à être soumise à un potentiel de polarisation pour que cette région constitue vis-à-vis du substrat une capacité de stockage pour la mémorisation de 11 information binaire, tandis que la grille du transistor est formée par une région de silicium polycristallin du deuxième niveau,raccordée à l'une desdites lignes d'adresse, cette mémoire mixte étant caractérisée en ce que les points-mémoire affectés à la fonction ROM sont définis par du silicium polycristallin situé à deux niveaux qui sont ceux du silicium polycristallin des points-mémoire RAM, en ce que les points-mémoire ROM faisant partie d'une colonne donnée sont raccordés tous à une ligne de tension de polarisation formée par le premier niveau de silicium polycristallin et raccordée à l'une de ses extrémités audit potentiel de polarisation, et étant prévue à une distance uniforme dudit substrat telle que chaque point-mémoire présente une capacité de stockage , la bande de matériau appauvrie du substrat créée par ladite ligne de tension étant reliée a un potentiel prédéterminé différent dudit potentiel de polarisation, tandis que seuls les points-mémoire affectés à un niveau binaire donné sont pourvus d'un transistor MOS destiné à relier par son trajet drain-source, la capacité de stockage de ce point à ladite ligne de lecture/écriture respective. Il résulte de ces caractéristiques que lorsqu'un point-mémoire ROM est affecté d'un niveau binaire donné, par exemple un 1, il est privé de transistor au moment de la fabrication de la pastille de mémoire de telle sorte que lorsque ce point-mémoire est adressé par la ligne d'adresse, c'est le niveau de tension de la ligne de lecture/écriture qui est perçu par les circuits de décodage. Il n'y a de ce fait aucun risque de perte d'information de ce niveau binaire dans la partie ROM de la pas tille-memoire. D'autre part, lorsqu'un point-mémoire ROM représente l'autre niveau binaire, c'est-à-dire le zéro, il comporte un transistor MOS aunmoyen duquel lorsqu'il est adressé par la ligne d'adresse, la charge de la capacité de ce point-mémoire est appliquée à la ligne lecture/écriture. Or, comme les capacités des points-mémoire zéro sont toutes raccordées à la masse par un trajet de fuite, il s'agit en fait d'une absence de charge qui est détectée par les circuits de décodage, de sorte que les phénomènes de fuite inhérents à la pastille ne peuvent détériorer l'information zéro de ce point. Par conséquent, aucun des deux niveaux logiques n'a à être rafraîchi périodiquement et la partie mémoire ROM de la pastille conserve indéfiniment son information. L'invention est exposée ci-après plus en détail à l'aide de dessins représentant seulement un mode d'exécution, sur lesquels - la Fig.1 est un schéma électrique d'un point-mémoire RAM dynamique classique à un transistor MOS par bit; - la Fig.2 est une vue en plan schématique montrant l'implantation de deux points-mémoire RAM suivant la Fig.1 sous forme de circuit intégré; - la Fig.3 est une vue en coupe suivant la ligne 3-3 de la Fig.2; - la Fig.4 est une vue en coupe suivant la ligne 4-4 de la Fig.2; - la Fig.5 est une vue schématique en plan analogue à la Fig.2 montrant trois points-mémoire ROM suivant l'invent ion; - les Fig. 6A à 6D sont des vues en coupe respectivement suivant les lignes 6A-6A, 6B-6B, 6C-6C et 6D-6D de la Fig. 5;; - la Fig.7 est un schéma électrique équivalent correspondant aux trois points-mémoire de la Fig.5; - la Fig.8 est une vue en plan d'un exemple pratique de réalisation de circuit intégré à deux points-mémoire RAM; - la Fig.9 est une vue en plan d'un exemple pratique de réalisation de circuit intégré à deux points-mémoire ROM, suivant l'invention. Les Fig.5 et 6A à 6D montrent schématiquement l'agencement de trois points-mémoire ROM 50A, 50B et SOC qui suivant l'invention sont agencés sur un substrat 8 de matériau semi-conducteur P- qui peut être celui de la Fig.1. D'une façon générale, on notera que l'invention vise à fournir une mémoire mixte comportant sur une même pastille semi-conductrice, une partie de mémoire RAM et une partie de mémoire ROM, dont la dimension et la capacité peuvent varier en fonction des besoins,l'une au dépens de l'autre. Les cas limites se situeraient au niveau d'une pastille entièrement agencée en points-mémoire RAM ou entièrement en points-mémoire ROM. Bien entendu, en pratique,la pastille comportera en général les deux parties en même temps, l'avantage de l'invention résultant du fait que par les mêmes opérations de fabrication, on peut, par le seul jeu des masquages appropriés, obtenir des parties RAM et ROM en fonction des besoins. Toutefois, une pastille entièrement agencée en ROM est considérée comme entrant dans le cadre de l'invention. Ceci étant, on voit que l'agencement de la Fig.5 comporte une ligne lecture/écriture 51 formée par une bande diffusée de matériau N agencée en direction des colonnes de la mémoire et pourvue, en face de certains points mémoire, d'une région diffusée 52 s'étendant perpendiculairement à cette bande. Cette région diffusée constitue (on ne constitue pas dans le point 50C) la source ou le drain d'un transistor MOS. Une bande 53 en silicium polycristallin est prévue dans la couche 54 d'oxyde de silicium qui est prévue sur le substrat. Cette bande qui est donc en 1 poly 1 " s'étend selon la direction des colonnes de la mémoire à une distance uniforme d du substrat de sorte qu'une couche d'oxyde mince 55 s'étend en-dessous d'elle sur toute la longueur des colonnes. La bande de poly 1,53 est raccordée à la tension de polarisation VDD par l'une de ses ex extrémités. Ainsi, elle crée dans le substrat 8 en matériau P , une région appauvrie 56 qui constitue l'une des armatures fictives d'une capacité dont la bande de poly 1,53 forme l'autre armature.La région appauvrie 56 qui a également une forme allongée s'étend selon la direction des colonnes et est raccordée à une tension Vss qui peut être la masse comme représentée.Ainsi, entre deux points-mémoi- re adjacents selon la direction des colonnes, c'est-à-dire les capacités fictives formées par la bande poly 1,53 et la région appauvrie 56, se trouve constituée un transistor 57 qui forme une fuite de charge à la masse par l'intermédiaire de toutes les régions semblables des autres points-mémoire électriquement en série. La bande 53 de poly 1 comporte des régions latérales 58 qui dans les points-mémoire pourvus d'un transistor MOS s'étendent perpendiculairement à la bande 53 pour crier la source ou le drain de ce transistor. Ce dernier, désigné par la référence générale 59 comporte un canal 60 en-dessous d'une région 61 de poly 2, de second niveau et reliée à une ligne d'adresse 62 s'étendant selon la direction des rangées de la mémoire. A l'endroit du transistor 59, la région 61 de poly 2 est située près du substrat 8 dont elle est séparée par une mince couche d'oxyde 63. On notera que du fait de l'absence d'une région latérale 52 de la bande de polarité N+ diffusée, et de la région latérale 58 en poly 1, le point-mémoire SOC ne comporte pas de transistor MOS. Le fonctionnement de la mémoire mixte et plus particulièrement de sa partie ROM sera maintenant décrit à propos de la Fig.7 qui représente un schéma électrique équivalent de l'agencement représenté sur la Fig.5. Les points-mémoire 50A et 50B sont pourvus de transistor et représentent des valeurs binaires zéro (bitl ), tandis que le point-mémoire SOC est de valeur un (bit). On voit que la ligne 51 lecture/écriture (qui dans ce cas n'est qu'une ligne de lecture, car il s'agît d'une partie de mémoire ROM) est raccordée à l'une des extrémités d'un comparateur de lecture 64, l'autre entrée de celui-ci étant connectée à une cellule de référence 65 fournissant une tension de référence d'une valeur prédéterminée. La ligne de lecture 51 est capacitivement reliée à la masse (Vss) par une capacité 66 inhérente au circuit intégré. Les capacités de stockage de chaque point-mémoire, tel que 50A et 50B, sont maintenues constamment déchargées par les trajets de fuite à la masse formés par les transistors 57 en série de tous les points mémoire de la colonne considérée. Lorsqu'une ligne d'adresse 62 d'un tel point-mémoire est excitée, le transistor 59 en devient conducteur par la région poly 2,61 qui en forme la grille, si bien que la capacité de stockage de ce point est connectée à la ligne de lecture 51. Cette ligne, préalablement chargée à une tension V prend alors une tension qui est déterminée par le rapport entre la capacité de stockage et la capacité 66 de la ligne de lecture. Cette tension est alors inférieure à celle fournie par la cellule de référence 65 et le comparateur fournit un signal logique O à sa sortie. Simultanément, la capacité de stockage est complétement déchargée par le comparateur (en quelque sorte elle est rafraîchie) pour ce qui concerne la charge qui n'a pas été déviée à la masse par la série de transistors 57 d'impédance élevée qui fonctionnent évidemment avec une constante de temps élevée. Par ailleurs, toute alimentation à travers d'autres points-mémoire de la partie ROM est évitée à travers ces mêmes transistors. La tension de référence de la cellule 65 est ajustée à une valeur telle que le niveau zéro est clairement marqué lorsqu'un point-mémoire zéro est adressé. Lorsqu'un point-mémoire 1 est adressé, aucun transistor ne peut relier la ligne de lecture 51 à une capacité de stockage et de ce fait celle-ci applique la tension V au comparateur 64, ce qui fait apparaître le signal logique "un" à la sortie de ce dernier, car la tension V est, par construction toujours supérieure à la tension de référence engendrée par la cellule 65. La Fig.8 montre une vue schématique de deux points mémoire RAM dont le schéma équivalent apparaît sur la Fig.l, tandis que la Fig.9 montre une même vue de deux points-mémoire ROM, selon une configuration compacte réalisable en pratique. On voit clairement d'après ces figures que la conception générale des parties RAM et ROM de la mémoire est identique et que le point ROM se distingue du point w~M uniquement au centre de la configuration par la continuité de la " bande " appauvrie (en-dessous du contact de la ligne d'adresse 62). Par ailleurs, on remarquera que les points ROM de bit 1 ou O se distinguent par l'absence ou la présence d'une connexion avec la ligne de lecture 51. L'invention fournit donc une structure de mémoire mixte du type MOS dynamique dans laquelle on peut déterminer facilement la partie affectée à la mémoire vive et celle destinée à la mémoire morte par un simple choix du premier niveau de masquage formant les régions N+ des transistors. La vitesse de cette mémoire mixte est identique à celle d'une mémoire dynamique du type RAM uniquement. Le rapport entre les capacités des parties RAM et ROM peut être choisi librement au gré de l'utilisateur pour un nombre total donné de points-mémoire, tous les points-mémoire pouvant être adressés de la même façon par des décodeurs de lignes d'adresses et des amplificateurs de lecture communs. REVENDICATIONS 1. Mémoire mixte RAM/ROM réalisée sur un même substrat semi-conducteur (8) et comportant un réseau de pointsmémoire (1;50A,50B;50C) agencés par rangées et colonnes avec des lignes d'adresse (6;62) agencées suivant les rangées et des lignes de lecture/écriture (3;51) et des lignes de polarisation (7;;53) agencées suivant des colonnes les points-mémoire (1) affectés à la fonction RAM comprenant chacun un seul transistor MOS (2) à deux niveaux de silicium polycristallin, l'une des électrodes de source ou de drain de ce transistor étant formée par une zone diffusée N+ (9) du substrat raccordée à l'une desdites lignes de lecture/écriture, tandis cue l'autre électrode de source ou de drain est formée d'une zone inversée créée par une bande de silicium polycristallin du premier niveau raccordée à une bande (12) de silicium polycristallin destinée à être soumise à un potentiel de polarisation (VDD) la zone inversée constituant ainsi vis à vis du substrat (8) et vis à vis de la bande de silicium de premier niveau, une capacité de stockage (4) pour la mémorisation de l'information binaire, tandis que la grille du transistor est formée par une région (13) de silicium polycristallin du deuxième niveau raccordée à l'une desdites lignes d'adresse, cette mémoire mixte étant caractérisée en ce que les points-mémoire (50A,50B,50C) affectés à la fonction ROM sont définis par du silicium polycristallin (53,61) situé à deux niveaux qui sont ceux du silicium polycristallin des points-mémoire RAM, en ce que les points-mémoire ROM faisant partie d'une colonne donnée sont raccordés tous à une zone inversée créée par une ligne de tension de polarisation (53) formée par le premier niveau de silicium polycristallin et raccordée à l'une de ses extrémités audit potentiel de polarisation (VDD) tout en étant prévue à une distance uniforme dudit substrat (8) telle que chaque point-mémoire présente une capacité de stockage, la bande de matériau appauvri du substrat créée par ladite ligne de tension étant reliée à un potentiel prédéterminé différent dudit potentiel de polarisation (vs), tandis que seuls les points-mémoire (50A,50B) affectés à un niveau binaire donné (O) sont pourvus d'un transistor MOS (53) destiné à relier par son trajet drain-source, la capacité de stockage de ce point à ladite ligne de lecture/écriture respective (51). 2. Mémoire suivant la revendication 1, caractérisée en ce que les points-mémoire ROM pourvus de transistor DIOS (59) représentent le niveau binaire zéro, tandis que ceux dépourvus d'un transistor MOS représentent le niveau binaire un.