Brevet FR2533349A1 — publié le 19840323

La présente invention concerne une mémoire RAM (mémoire à accès direct ou aléatoire) du type dyna- mique utilisant des composants MOS (métal-oxyde-semicon- ducteur) pour un système de multiplexage d'adresses,dans lequel les signaux d'adresses dé lignes et les signaux d'adresses de colonnes par exemple parmi différents signaux d'adresses, sont multiplexés de façon séquentiel- le ou en série, puis sont envoyés à la mémoire. Dans le cas de la réalisation d'une mé- moire MOSRAM de type dynamique (désignée ci-après sous le terme abrégé de mémoire "D-RAMI") disposée sur une mi- croplaquette ou puoe IC (à circuits intégrés), les blocs des circuits principaux et le câblage principal -de ces blocs sont agencés comme indiqué ci-après à titre d'exem- ple Un tampon d'adresses de lignes et un tampon d'adres- ses de colonnes sont disposés sur la partie périphérique de la microplaquette à circuits intégrés, plusieurs ré- seaux de mémoire sont disposés sur la partie de la mi- croplaquette à circuits intégrés, qui se trouve en de- hors de la partie périphérique, de manière à être dis- tants les uns des autres, et des décodeurs d'adresses tels que des décodeurs de lignes et de colonnes sont dis- posés en correspondance avec ledit ensemble de réseaux de mémoire, de manière à réunir ces derniers A titre d'exemple, le décodeur d'adresses est disposé entre les deux réseaux de mémoire voisins l'un de l'autre. Les conducteurs du câblage de sortie du tam- pon d'adresses de colonnes et les conducteurs du tampon de câblage de sortie du tampon d'adresses éblignes sont formés sur la surface ou zone de la microplaquette à cir- cuits imprimés, autre que la surface ou zone o les ré- seaux de mémoire sont disposés, et ils s'étendent res- pectivement jusqu'aux décodeurs de lignes et aux déco- deurs de colonnes Les nombres des conducteurs de cibla- ge de sortie sont relativement importants Ceci est du au fait que tous les signaux d'adresses de sortie dés tan- pons d'adresses sont traités selon deux signaux d'adresses complémentaires En outre, les distances entre les tampons d'adresses disposés sur la partie périphérique, la micro- plaquette à circuits intégrés et les décodeurs d'adresses disposés sur la partie centrale de cette microplaquette sont relativement longues C'est pourquoi la surface du câblage devant être prévuesur la microplaquette à circuits intégrés prend une valeur élevée et la surface servant à disposer les réseaux de mémoire prend une valeur relati- vement faible Par conséquent un accroissement du nombre de cellules de mémoire devant être formées sur une surfa- ce ou zone fixe, c'est-à-dire un accroissement de la den- sité d'intégration du circuit intégré, est limité par la surface de câblage qui est relativement étendre-. Compte tenu du fait que, dans la mémoire D-RAM du système de multiplexage d'adresses, des signaux d'adres- ses de lignes et des signaux d'adresses de colonnessont introduits de façon séquentielle ou en série dans le temps, l'auteur à la base de la présente invention a imaginé, avant la présente invention,d'utiliser un seul tampon d'adresses pour qu'il serve à la fois de tampon d'adres- ses de ligneset de tampon d'adresses de colonnes, de ma- nière à avoir un câblage de sortie commun pour ces tampons. Lorsque l'on réalise ainsi un câblage de sortie commun, la surface de câblage peut être réduite et par conséquent il est possible d'intégrer un nombre plus important de cellules de mémoire Cependant, les recherches effectuées par l'auteur à la base de la présente invention ont révé- lé que l'utilisation commune du tampon d'adresses pose un nouveau problème, comme indiqué ci-après Etant donné que le tampon d'adresses est constitué par un circuit dynami- que, le noeud prédéterminé du circuit doit être préchargé avant le déclenchement du fonctionnement de ce circuit. C'est pourquoi, après que le tampon d'adresses a fonction- né après que lui ont été appliqués les signaux d'adres- ses de lignes, le tampon d'adressesdoit être préchargé avant que les signaux d'adresses de 'colonnes lui -soient applà'qués La précharge requiert un intervalle de temps prédéterminé qui n'est pas négligeable C'est pourquoi, dans le cas o le tampon d'adress esdoit être mis en fonc- tionnement de façon continue à grande vitesse, la vites- se de fonctionnement est limitée par l'intervalle de temps pris pour la précharge C'est-à-dire que lorsque le tampon d'adresses est commun, l'amélioration de la vitesse de fonctionnement d'une mémoire D-RAM est 'limi- tée - Un but de la présente invention est de four-' nir une mémoire MOSFET de type'dynamique pour un systè- me de multiplexage d'adresses, qui possède une vitesse supérieure de fonctionnement et également une densité supérieure d'intégration, Afin d'atteindre ce but, dans la mémoire MOSRAM de type dynamique conforme à la présente inven- tion, un tampon d'adresses de lignes D-ADB et - un tan pon d'adresses de colonnes C-ADB sont prévus séparé- ment et le câblage de sortie du tampon d'adresses de lignes R-ADB et celui du tampon d'adressesde colonnes C-ADB sont rendus communs par l'intermédiaire d'un mul- tiplexeur MBX. Etant donné que le tampon d'adresses de li- gnes R-ADB et le tampon d'adresses de colonnes C-ADB sont prévus ou disposés séparément, le tampon d'adres-' ses de colonnes C-ADB peut être placé à un état pré- chargé sans qu'il soit nécessaire d'attendre la fin du fonctionnement du tampon d'adresses de lignes Par con- séquent, dans le cas o le tampon d'adresses de lignes R-ADB et le tampon d'adresses de colonnes C-ADB doivent fonctionner de façon continue à une vitesse accrue, l'accroissement de la vitesse de fonctionnement n'est pas limité par l'intervalle de temps de précharge nécessaire au tampon d'adresses de colonnes C-ADB. C'est pourquoi il est possible d'accroitre la vitesse de fonctionnement de la mémoire MOSRAM de ty- pe dynamique du système de multiplexage d'adresses En outre, étant donné que le câblage de sortie du tampon. d'adresses de lignes R-ADB et celui du tampon d'adres- ses de colonnes C-ADB sont rendus communs grâce au mul- tiplexeur MPX, la surface ou la zone du câblage est di- visée par deux C'est pourquoi il est possible d'accroi- tre le nombre des cellules de mémoire devant être formée sur une surface fixe d'une microplaquette à circuits in- tégrés, c'est-à-dire en d'autres termes, d'améliorer la densité d'intégration de la mémoire MOSRAM. , -D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur les- quels: la figure 1 représente un schéma-bloc montrant une forme de réalisation de la présente invention; la figure 2 est un diagramme du circuit mon- trant une forme possible de réalisation de la présente invention; la figure 3 est un chronogramme servant à ex- pliciter le fonctionnement de positionnement des adresses de la forme de réalisation de l'invention; et la figure 4 est-un diagramme de circuit mon- trant une autre forme de réalisation d'un décodeur de colonnes C-DCR. On va décrire ci-après d'une manière détail- lée la présente invention en référence à des formes de réalisation de cette dernière. Sur la figure 1 se trouve représente un sché- mé-bloc du circuit d'une mémoire D-RAM selon une forme de réalisation de l'invention Sans que l'invention y soit parti- culièrement limitée, la mémoire D-RAM représentée compor- te huit réseaux de mémoire M-ARY 1 à M-ARY 8 comportant chacun des cellules de-mémoire disposées suivant 128-li- gnes fois 64 colonnes, c'est-à-dire présentant une capa- cité de mémoire de 8192 bits (environ 8 kbits) et cette mémoire possède une capacité blobale d'environ 75 kbits. L'agencement des blocs des circuits principaux sur la figure est représenté conformément à la disposition géo- métrique de ces blocs dans le cas o ces blocs sont réel- lement fabriqués sur une microplaquette à circuits i nté- grés. Les lignes de sélection d'adresses du groupe de lignes (lignes de transmission de mots WL) de chacun des réseaux de mémoire M-ARY 1 à M-ARY 8 sont alimentées par 128 signaux de sortie de décodeur, qui sont obtenus à partir des signaux d'adresses Ao-A* 6 Il en résulte que l'une quelconque des 128 lignes de transmission de mots WL est sélectionnée et est amenéeà un niveau haut dans chaque réseau de mémoire. Dans ce cas, afin de réduire la longueur du câblage de la ligne de transmission de mots WL dans cha- que réseau de mémoire, c'est-à-dire afin de réduire le temps de retard de propagation de la transmission d'un signal depuis une extrémité jusqu'à l'autre extrémité de la ligne de transmission de mots WL, quatre décodeurs de lignes R-DCR 1 à R-DCR 4 sont disposés respectivement entre les deux réseaux de mémoire voisins, ainsi qu'en- tre les réseaux de mémoire M-ARY 1 et M-ARY 3. Un décodeur de colonnes C-DCR fournit 128 signaux de sortie de décodage sur la base des signaux d'adresses A 9-A 15 Le décodeur de colonnes C-DCR sélec- tionne quatre colonnes simltanément Ainsi, les colonnes supérieure et inférieure voisines dans les réseaux de mémoires disposés des deux cotés du déocdeur de colon- nes C-DCR, à savoir quatre colonnes au total, sont sé- sélectionnées par les sorties de décodage de sélection de co- lonnesaamenées simultanément à un niveau haut. Afin de sélectionner en supplément l'une quelconque des quatre colonnes, les signaux d'adresses A 7 à A 8 sont alloués Par exemple, le signal A 7 est af- fecté ou attribué à la sélection latérale et le signal A 8 est affecté à la section verticale. Il est prévu un générateur O YIJ-SG de signaux 0 YI wqui fournit quatre combinaisons de signaux à par- tir des signaux d'adresses A 7 et A 8 Il est prévu des sélecteurs CSW-51 et CSW-52 à commutateurs de colonnes qui sélectionnent l'une quelconque des quatres colonnes sur la base des signaux de sortie O O y, o Y O l O Y 1 et o Y 11 du circuit O YIJ-SG De cette manière, un décodeur servant à sé- lectionner la colonne du réseau de mémoire est subdivi- sé en les deux étages constitués par le décodeur de colonnes C-DCR et les sélecteurs CSW-Sl, CSW-52 à commu- tateurs de colonnes Le rôle essentiel dé la subdivision du décodeur en deux étages est d'empêcher toute appari- tion d'une surface nue inutile à l'intérieur de la mi- croplaquette à circuits intégrés C'est-à-dire que la longueur verticale du décodeur de colonnes C-DCR et cel- le des parties des réseaux de mémoire disposées sur les deux côtés de ce décodeur ne peuvent ainsi pas être for- tement différentes, ce qui a pour effet que les blocs de circuit sont disposés sur la microplaquette à circuits intégrés d'une manière ordonnée et sans espace perdu ou inactif De façon plus spécifique, la surface d'occupa- tion de portes NON-OU portant un couple de lignes de transmission de signaux de sortie de droite et de gauche du décodeur de colonnes D-DCR possède une largeur re- lativement importante C'est pourquoi, dans le cas ou le décodeur est réalisé en un étage, la longueur verti- cale du décodeur dé colonnes C-DCR devient importante par 253334, :' 7 rapport à celle -des parties du réseau de mémoire Pour cette raison, lorsque l'on subdivise le décodeur en deux étages, le nombre des transistors servant à constituer les portes NON-OU est réduit, ce qui diminue la surface d'occupation de ces portes En outre, le nombre des portes NON-OU devant constituer le décodeur de colonnes C-DCR est réduit, ce qui permet de régler la longueur égale du décodeur de colonnes C-DCR Le second objectif -de cette subdivision du décodeur en deux étages est de ré- duire le nombre des portes NON-OU devant être raccordées à une ligne de transmission de signaux d'adresses, ce qui a pour effet qu'une charge devant être accouplée à une ligne de transmission 'de signaux d'adresses est ré- duite, ce qui améliore la vitesse de Commutation dans la ligne de transmission de signaux d'adresses. Dans cette forme de réalisation, afin d'ac- croitre la vitesse de fonctionnement de la mémoire MOSRAM de type dynamique du système de multiplexage d'adresses, on dispose séparément un tampon d'adresses de lignes R- ADB et un tampcnd'adresses de coionnes C-ADB conformé- ment à l'idée technique à- la base de la présente inven- tion. Le-tampon d'adresses de lignes R-ADB reçoit les signaux d'adresses de lignes A 0-A 7 parmi les signaux d'adresses de colonnes externes a 8 bits A 0-A 7 et A 8-A 15, introduits selon un mode multiplexé, en synchronisme avec un signal interne de cadencement O ar possédant le niveau ar haut formé conformément à la modification du signal d'échantillonnage d'adresses RAS, amenant ce dernier au niveau bas A cet instant, le noeud prédéterminé du cir- cuit interne du tampon d'adresses de lignes R-ADB est préchargé d' avance Par conséquent le tampon d'adresses de lignes R-ADB forme huit sortes de signaux d'adresses de lignes complémentaires-a-a 7 en recevant les signaux d'adresses de lignes A 0-A 7. Le tampon d'adresses de colonnes C-ADB reçoit les signaux d'adresses de colonnes à huit bits A 0-A 15 en synchronisme avec un signal decadencement interne O a ac possédant le niveau haut et formé conformément à-la mo- dification d'un signal d'échantillonnage d'adresses CAS passant à un niveau bas A cet instant, le noeud prédéter- miné du circuit interne du tampon d'adresses de colonnes C-ADB est préchargé par avance Ainsi le tampon d'adresses de colonnes C-ADB forme huit sortes de signaux d'adresses de colonnes complémentaires a 8-a 15 en recevant les signaux d'adresses de colonnes A 8-A 15 Etant donné que le tampon d'adresses de lignes R-ADB et le tampon d'adresses de colonnes C-ADB sont dispo- sés séparément, le tampon d'adresses de colonnes C-ADB peut être placé à l'état préchargé sans attendre la fin du fonctionnement du tampon d'adresses de lignes R-ADB. C'est pourquoi, dans le cas o le tampced-'adresses de li- gnes R-ADB et le tampon d'adresses de colonnes C-ADB doi- vent être mis en fonctionnement continu à grande vitesse, l'accroissement de la vitesses de fonctionnement n'est par limités par l'intervalle de temps de précharge du tam- pon d'adresses de colonnes C-ADB. C'est pourquoi, conformément à cette forme de réalisation,' la vitesse de fonctionnement de la mémoire MOSRAM de type dynamique du système de multiplexage d'adresses peut é tre;:accrue. En outre, dans la présente forme de réalisa- tion, afin de réunir les cellules de mémoire selon un agencement présentant une densité supérieure, on accou- ple le câblage de sortie du tampon d'adresses de lignes R-ADB et celui du tampon d'adresses de colonnes C-ADB à des lignes communes de transmission de signaux d'adresses complémentaires CR-ADL par l'intermédiaire d'un multiple- xeur MPX, conformément à l'idée technique à la base de la présente invention Les signaux de sortie du tampon d'adres- ses R-ADB et ceux du tampon d'adresses C-ADB sont trans- mis de façon séquentielle dans le temps aux lignes de transmission de signaux d'adresses communes CR-ADL par l'intermédiaire du multiplexeur MPX, dont le fonction- nement est commandé par les signaux de cadencement in- terne O ar' O ac* Par conséquent-les signaux d'adresses complémentaires a -a 7 et a 8-a 15 sont encore maintenus à l'état multiplexés. Sur la figure 1, les huit sortes de lignes de transmission d'adresses complémentaires (signaux d'adresses de colonnes/lignes) CR-ADL s'étendent verti- calement dans la partie centrale du dessin (en réalité les lignes de transmission de signaux d'adresses complé- mentaires communes CR-ADL sont disposées sur la micro- plaquette à circuits imprimés de manière à traverser es- sentiellement la partie médiane du décodeur de colonnes C-DCR) Etant donné que ces lignes de transmission de signaux d'adresses complémentaires communes CR-ADS sont utilisées en commun pour les signaux d'adresses complé- mentaires de sélection de lignesa -a 7 et pour les signaux d'adresses complémentaires de sélection de colonnes a 8-a 15 le nombre des conducteurs de câblage et la surface d'oc- cupation de ces derniersdiminuent de moitié par rapport au cas o les lignes d e transmission-de signaux d'adres- ses sont disposées de façon indépendante en conformité avec les lignes et les colonnes. Etant donné que, de cette manière, le câbla- ge de sortie du tampon d'adresses de lignes R-ADB et ce- lui du tampon d'adresses de colonnes C-ADB sont rendus communs grâce au multiplexeur MPX, la surface de câbla- ge est divisée par deux Ceci rend possible un accrois- sement du nombre des cellules de mémoire devant être formées sur une surface fixe de la microplaquette à cir- cuits intégrés, c'est-à-dire d'intégrer les cellules de mémoire avec une densité supérieure d'intégration. Les lignes de transmission d'adresses de colon- nes/lignes CL-ADL sont branchées à la fois dans les direc- -tions de droite et de gauche et sont raccordées aux déco- deurs de lignes R-DCR 1 à R-DCR 4 par l'intermédiaire de commutateurs inverseurs SW qui sont disposés à proximi- té, entre les premières et secondes lignes des réseaux de mémoire et entre les troisièmes et quatrièmes lignes de ces réseaux. Les opérations de commutation des commuta- teurs inverseurs FW sont commandées par le signal de cadencement ar de manière à transmettre uniquement par leur intermédiaire les signaux d'adresses de lignes complémentaires a -a 7 Le fait que le décodeur de colon- C-DCR passe dans son état de fonctionnement ou dans son état de non fonctionnement, est déterminé par le fait que le signal de cadencement O df du groupe de colonnes (signal de commande des décodeurs de colonnes) est au niveau haut ou au niveau bas Par conséquent, on obtient une distinction des signaux d'adresses de colonnes com- plémentaires multiplexées a 8-a 15 par rapport aux signaux d'adresses complémentaires a -a 7- Sur la figure 2, on a représenté un schéma du circuit d'une forme de réalisation préférée du multi- plexeur MPX, du décodeur de colonnes C-DCR, du décodeur de lignes R-DCR et du commutateur inverseur SW mention- nés ci-dessus. Des transistors MOSFET à grille de transfert (transistors à effet de champ à grille isolée) 1, Q 2 constituent le multiplexeur MPX, tandis qu'un transis- tor MOSFET Q 7 constitue le commutateur inverseur SW. Le signal de cadencement ar est appliqué à la grille du transistor MOSFET Q 1 en vue de transmettre le signal de sortie du tampon d'adresses de lignes R-ADB du tran- sistor MOSFET Q 7 décrit ci-dessus, tandis que le signal de cadencement 0 at est appliqué à la grille du transis- tor MOSFET Q 2 afin de réaliser la transmission du signal de sortie du tampon d'adresses de colonnes C-ADB. Le décodeur de lignes R-DCR est constitué par plusieurs circuits de portes NON-OU L'un des cir- * cuits de porte NON-OU est constitué par exemple par un transistor MOSFET de précharge Q 8 et par des transis- tors MOSFET Q 9 ' Q 10 ' constituant-un bloc logique De' façon analogue, le décodeur de colonnes C-DCR est cons- titué par plusieurs circuits de porte NON-OU, dont l'une est constitué, par exemple, par un transistor MOSFET de précharge Q 3 et par un transistor MOSFET Q 4, Q 5 constituant le bloc logique, semblable à celui indi- qué ci-dessus, et par un transistor MOSFET Q 10 disposé entre la source commune des transistors MOSFET Q 4 ' Q 5 constituant le bloc logique et un point,de masse La porte de ce transistor MOSFET Q 6 est alimentée par le signal de cadencement O df' Ci-après on va décrire les fonctionnements des circuits de la mémoire D-RAM au cours du positionne- ment d'une adresse, enise référant à un chronogramme représenté sur la figure 3. Conformément au passage du signal d'échantil- lonnage d'adresses RAS au niveau bas, le signal de caden- cement O ar passe du niveau bas au nivea-uhaut Le tampon d'adresses R-ADB fonctionne en synchronisme avec le pas- sage du signal de cadencement O ar au niveau haut, avec ar ae comme résultat que les huit sortes de signaux d'adresses supplémentaires ao-_a 7 correspondant aux signaux d'adres- ses externes A 0-A 7 sont formés Ces signaux d'adresses complémentaires a 1-a 7 sont transmis aux décodeurs de li- gnes R-DCR 1 à R-DCR 4 par l'intermédiaire du multiplexeur MPX constitué par les transistors MOSFET Qi' etc et par l'intermédiaire du commutateur inverseur SW constitué par le transistor MOSFET Q 7 ' lestransistors MOSFET Q 1 et Q 7 étant placés à l'état "conducteur" par le niveau haut du signal de cadencement O ' ar Ensuite, lors de la montée d'un signal de ca- dencement de sélection de lignes de transmission de mots x à son niveau haut, les signaux de sélection des lignes de transmission de mots sont formés respectivement par les quatre décodeurs de lignes R-DCR 1 à R-DCR 4 et sont transmis aux lignes de transmission de mots R-WL des ré- seaux de mémoire Par conséquent, la sélection des li- gnes de transmission de mots est réalisée. Ultérieurement le signal de cadencement O ar est amené au niveau bas avant l'introduction des signaux d'adresses de colonnes A 8-A 15 Après un intervalle de temps d'attente du fonctionnement de sélection des lignes de transmission-de mots, un signal de cadencement O pa est pa amené au niveau haut Les amplificateurs de lecture ou de détection S Al-SA 8 sont activés par le niveau haut du signal de cadencement O pa, de manière à amplifier les données mémorisées lues hors des cellules de mémoire sé- lectionnées et transmises dans les lignes de transmission de données DL. Ensuite le signal de cadencement O df passe au niveau bas au niveau haut conformément à la modification du signal d'échantillonnage d'adresses CAS, qui amène ce signal au niveau bas Le décodeur de-colonnes C-DCR passe à l'action étant donné que l'interrupteur d'alimen- tation en énergie, à savoir le transistor MOSFET Q 6 de ce décodeur est placé à l'état "conducteur" par le si- gnal de cadencement O df situé au niveau haut Lorsque le signal de cadencement O ac a augmenté en passant au niveau haut en étant légèrement en retard par rapport au caden- cement de montée du signal de cadencement O df amenant ce dernier au niveau haut, le tampon d'adresses C-ADB est pla- cé à son état de fonctionnement, de manière à former les huit sortes de signaux d'adresses complémentaires a 8-a 15, correspondant aux signaux d'adresses externes A 8-A 15 Ces signaux d'adresses complémentaires a -a, 5 sont transmis au décodeur de colonnes C-DCR par l'intermédiaire du mul- tiplexeur MPX constitué par les transistors MOSFET Q 2 ' etc, le transistor MOSFET Q 2 étant maintenu à l'état "conducteur" par le niveau haut du signal de cadence- ment O ac' Etant donné qu'à cet instant le signal de ca- dencement O ar est déjà au niveau bas, le commutateur inverseur SW (Q 7) est à l'état "bloqué" et par consé- quent les signaux d'adresses complémentaires -a 5 ne sont pas appliqués au décodeur de lignes R-DCR Les signaux d'adresses de lignes A 0-a sont maintenus à l'entrée du décodeur de lignes R-DCR. Ultérieurement, lors de la montée d'un si- gnal O y de commande du commutateur de colonnes amenant ce signal à son niveau haut, le générateur O YIJ-SG de si- gnaux O YIJ est amené, en réponse, dans son état de fonc- tionnement Le signal d'adresse complémentaire a 7 cor- respondant au signal d'adresse A 7 et le signal d'adres- se complémentaire a 8 correspondant au signal d'adresse A 8 ont été respectivement appliqués au générateur O YIJ-SG de signaux O YIJ, par avance, lorsque le signal de caden- cement O ar et le signal de cadencement O ac sont passés au niveau haut Par consequent, lorsque le signal O y de commande du commutateur de colonnes est passé au niveau haut, le générateur O YIJ-SG de signauxo O ij transmet des signaux de cadencement de sélection de colonnes O Y 00-o Yl aux sélecteurs à commutateurs de colonnes CSW-51, CSW-52 essentiellement en même temps que la montée dudit signal. De cette manière, deux transistors parmi les couples de transistors MOSFET qui sont prévus en un nom- bre global de 512, dans les commutateurs de colonnes C-SW 1 et C-SW 2 sont sélectionnés par les signaux de sor- tie du décodeur de colonnes C-DCR et du générateur O YIJ-SG de signaux O YIJ' Il en résulte que deux des lignes de transmission de données DL et DL dans le réseau de mé- moire sont raccordés à une ligne commune de transmission de données CDL-CDL par l'intermédiaire des deux transis- tors MOSFET sélectionnés. Dans la mémoire D-RAM de la forme de réalisa- tion décrite, les lignes de transmission de signaux d'adresses complémentaires communes (CR-ADL) servant à envoyer les huit types de signaux d'adresses complémen- taires aux décodeurs de colonnes R-DCR 1 à R-DCR 4 et au décodeur de colonnes C-DCR peuvent être utilisés en commun de sorte que la densité d'intégration de la micro- plaquette à circuits imprimés peut être fortement accrue. A ce sujet, étant donné que la surface d'oc- cupation des lignes de transmission de signaux d'adresses peut être réduite compte-tenu de l'utilisation en commun des lignes de transmission de signaux d'adresses CR-ADL, les cellules de mémoire peuvent être disposées avec une densité d'environ 50 fois supérieure suivant la direction latérale, que dans le cas o les lignes de transmission de signaux d'adresses ne sont pas utilisés en commun Etant donné que les 512 cellules de mémoire peuvent être formées suivant la direction verticale comme cela a été décrit pré- précédemment, il est possible d'opérer une réduction d'en- semble à une surface correspondant à environ 4 kbits, ex- primée en termes de surface d'occupation des cellules de mémoire. En outre, étant donné que cette forme de réali- sation est équipée des taorpons d'adresses indépendants pour les signauxd'adresses de lignes A 0-A 16 et pour les signaux d'adresses de colonnes A 8-A 15, l'opération de réception des signaux d'adresses peut être rendue rapide Dans le cas o un tampon d'adresses est utilisé en commun pour les signaux d'adresses de lignes et pour les signaux d'adresses de colonnes, une opération de précharge, qui prend un intervalle de temps relativement long, est né- : cessaire pour la réception des signaux d'adresses de co- lonnes après la réception des signaux d'adresses de li- gnes et par conséquent l'opération de réception des si- gnaux d'adresses est retardée de l'intervalle'de temps de précharge La figure 4 est un schéma de parties de cir- cuit essentielles montrant une autre forme de réalisa- tion de la présente invention. Dans cette forme de réalisation, grace à l'utilisation du-fait que les lignes'communes de trans- mission de'données CDL-CDL sont câblées suivant la me- me direction que celle des lignes de transmission de si- gnaux d'adresses CR-ADL, certaines des lignes de trans- mission de signaux d'adresses CR-ADL sont utilisées en commun en tant que lignes communes de transmission de données CDL-CDL La raison de la possibilité d'une tel-. le utilisation commune réside dans le fait que le caden- cement, selon lequel les signaux de 'données de lecture/ d'enregistrement sont transmis aux lignes communes de transmission de données CDL-CDL, est'en retard par rap port à la transmission des signaux d'adresses de colon- nes supplémentaires a 8 -a 5 au décodeur de colonnes C-DCR par l'intermédiaire des lignes de transmission de signaux d'adresses C-ADL. Dans le cas o les lignes communes de trans- mission de données CDL-CDL et les lignes de transmission de signaux d'adresses CR-ADL sont utiliséesen commun de cette manière, il est nécessaie d'adjoindre la fonction de verrouillage des signaux d'adresses Le décodeur de co- lonnes D-DCR est constitué par des transistors MOSFET Q 3- Q 5 semblables à ceux du décodeur de colonnes C-DCR de la figure 2 Les éléments de circuit, qui vont être indi- qués ci-après et qui constituent un circuit de verrouil- lage LA, sont adjoints à l'étage de sortie du décodeur de colonnes CR-DCR. Le signal de sortie d'une porte NON-OU cons- tituant le décodeur de colonnes C-DCR est transmis à la grille d'un transistor MOSFET Q 14 constituant le sélec- teur à commutateur de-colonnes CSW-S, par l'intermédiai- re d'un transistor MOSFET formant porte de transfert, à nouveau prévu La grille du transistor MOSFET Q 12 formant porte de transfert est raccordée à un transistor MOSFET de précharge Q 11 et à un transistor MOSFET de décharge Q 13 ' dont la grille est alimentée par le signal O YIJ de cadencement de la sélection des commutateurs de -colonnes, qui a été transmis par le transistor MOSFET Q 14 Ci-après on va décrire les opérations du cir- cuit de cette forme de réalisation. Lorsque les signaux d'adresses de colonnes appliqués à partir des lignes de transmission de signaux d'adresses complémentaires CR-ADR aux grilles des tran- sistors MOSFET d'entrée du décodeur de colonnes C-DCR sont tous 'au niveau bas et que la sortie de décodage de ce décodeur est au niveau haut, le signal de caden- cement O YIJ place à l'étt-"conducteur" les transistors MOSFET Q 15 et Q 16 constituant les commutateurs de colon- nes C-SW et place également à l'état "conducteur" le tran- sistor MOSFET de décharge Q 13 ' de sorte que le transistor MOSFET Q 12 passe à l'état "bloqué"'. Par conséquent le signal de sortie de décoda- ge est retenu au niveau de la grille du transistor MOSFET Q 14 ' En même temps que se produit le passage à l'état con- ducteur des transistors MOSFET Q 15 ' Q 16 constituant le commutateur de colonnes C-SW, dans le mode de lecture, les signaux lus hors des lignes de transmission de données DL-DL sont transmis à certaines des lignes de transmis- sion de signaux d'adresses complémentaires communes CR-ADL et sont envoyés aux entrées d'un tampon de sortie de don- nées non représenté (DOB sur la figure 1)>-, tandis que dans le mode d'enregistrement, des données d'enregistrement formées par un tampc d'entrée de données non représenté (DIB) sont transférés depuis les lignes de transmission de signaux d'adresses complémentaires communes CR- ADL aux lignes de transmission de données DL-DL. Même lorsque, à cet instant, les transistors MOSFET Q 5, Q 6 etc des circuits logiques, constituant le décodeur de colonnes C-DCR, sont placés à l'état"con- ducteur" par les signaux de données présents dans les lignes de transmission de sianaux d'adresses, aucune in- fluence n'est exercée étant donné que le transistor MOSFET Q 12 est à l'état "bloqué". Dans cette forme de réalisation, la surface de câblage des lignes de transmission de données commune CDL-CDL peut être réduite par l'utilisation en commun des lignes communes de transmission de données CDL-CDL et des lignes de transmission de signaux d'adresses complémentai- res communes CR-ADL, de sorte que l'amélioration de la den- sité d'intégration de la micro-plaquette à circuits inté- grés peut être obtenue d'une manière encore plus efficace. La présente invention n'est pas limitée aux formes de réalisation indiquées précédemment. L'agencement des réseaux de mémoire peut être tout autre que le type à huit nappes indiqué précédemment et par exemple on peut utiliser le type à quatre nappes tant que les lignes de transmission de signaux d'adresses de lignes et les lignes de transmission de signaux d'adres- ses de colonnes et/ou les lignes communes de transmission de données sont disposées en parallèle. Il va sans dire que lorsque l'utilisation en commun des lignes de transmission de signaux d'adresses rendnécessaire de précharger ou de repositionner de telles lignes lors de la transmission de différents signaux, il est prévu un circuit à cet effet. En outre, la configuration et les agencements possibles des circuits périphériques peuvent présenter différents aspects, c'est-à-dire que la présente inven- tion peut être appliquée de façon généralisée dans les mémoires D-RAM du système de multiplexage d'adresses. REVENDICATIONS 1 Mémoire MOSRAM de type dynamique, caracté risée en ce qu'elle comporte un tampon d'adresses de i -: gnes(R-ADB) qui forme, sur la base des signaux d'adresses de lignes d'entrée, des signaux d'adresses de lignes com- plémentaires leur correspondant, et ce en synchronisme avec un premier signal de cadencement interne, un tampon d'adresses de colonnes (C-ADB), qui forme sur la base des signaux d'adresses de colonnes introduits tout en étant multiplexé de façon séquentielle dans le temps avec les signaux d'adresses de colonnes, des signaux d'adresses de colonnes complémentaires correspondant auxdits signaux et ce en synchronisme avec un second signal de cadencement interne, un multiplexeur (MPX) qui réalise le multiplexa- ge séquentiel dans le temps des signaux d'adresses de li- gnes complémentaires et des signaux d'adresses-de colon- nes complémentaires et les transmet à des lignes de trans- mission de signaux d'adresses complémentaires communes - (CR-ADL), en synchronisme avec les premier et second si- gnaux-de cadencement interne, un décodeur de colonnes (R-DCR) qui forme un signal de sélection de lignes de trans- mission de mots (DW) sur la base des signaux d'adresses de lignes complémentaires transmis auxdites lignes de transmis- sion de signaux d'adresses complémentaires communes, et un décodeur de colonnes (C-DCR), qui forme un signal de sélection de "lignes de transmission de données de la ba- se des signaux d'adresses de colonnes complémentaires transmis auxdites lignes de transmission de signaux. d'adresses complémentaires communes. 2 Mémoire MOSRAM de type dynamique selon la revendication 1, caractérisée en ce qu'elle comporte en outre, un circuit formant porte de transfert (Q 12) qui transmet de façon sélective les signaux d'adresses de li- gnes complémentaires transmis auxdites-lignes de trans- mission de signaux d'adresses complémentaires communes, audit décodeur de colonnes (R-DCR). 3 Mémoire MOSRAM de type dynamique selon la revendication 2, caractérisée en ce que ledit décodeur de colonnes C-DCR est commandé de manière à fonctionner uniquement lorsque les signaux d'adresses de colonnes complémentaires sont transmis auxdites lignes de trans- mission de signaux d'adresses complémentaires communes (CR-CDR). 4 Mémoire MOSRAM du type dynamique selon la revendication 3, caractérisée en ce qu'elle comporte en outre un transistor MOSFET de commutation (Q 15, Q 16) dont la voie source-drainaccouple la ligrmcommune de transmis- sion de signaux de données complémentaires (CR-ADL) et une ligne de transmission de données (DL-DL) aux bornes d'entrée/sortie d'une cellule de mémoire qui leur est accouplée, et un circuit de verrouillage (LA) qui ver- rouille le signal de sortie dudit décodeur de colonnes (C-DCR) et qui applique ce signal à une porte dudit transistor MOSFET de commutation (Q 15 'Q 16),des signaux d'entrée/sortie de la cellule de mémoire étant trans- mis par ladite ligne commune de transmission de signaux d'adresses complémentaires (CR-ADL).