Brevet FR2528604A1 — publié le 19831216

La présente invention se rapporte à un procédé pour afficher une image unifiée ou coordonnée sur les écrans de plusieurs dispositifs d'affichage et, plus particulièrement à un procédé selon lequel chacun des dispositifs d'affichage fonctionne individuellement tout en maintenant une relation de synchronisme avec les autres, ainsi qu'à un appareil pour la mise en oeuvre de ce procédé. En considérant par exemple des appareils de jeu télévisuels classi- ques, dont chacun comporte, un seul écran cathodique pour afficher une image mobile pour chaque jeu, on constate que ces appareils sont satisfaisants lorsqu'ils sont utilisés pour des jeux d'adresse, mais sont incapables d'offrir aux joueurs de plus grandes satisfactions avec des excitations et sensations réalistes. En réfléchissant sur le problème classique ci-dessus, la présente invention se propose de procurer un procédé pour afficher une image unifiée ou coordonnée sur des écrans cathodiques de plusieurs dispositifs d'affichage, et un appareil pour la mise en oeuvre de ce procédé. L'invention est caractérisée par l'affichage d'une image unifiée ou coordonnée sur les écrans cathodiques des différents dispositifs d'affichage dont chacun opère individuellement, des données d'éléments d'image, désignées ci-après par "points", conservées dans une mémoire, étant lues en synchronisme. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre faite sans aucun caractère limitatif, en réfé- rence aux dessins annexés dans lesquels: la figure 1 illustre un procédé conforme à l'invention la figure 2 illustre un autre procédé selon l'invention la figure 3 est un schéma par blocs d'un mode de réalisation de l'invention; la figure 4 est un schéma par blocs détaillé d'un premier circuit de disposition d'image; la figure 5 est un chronogramme d'un signal de sortie d'un compteur de chiffres inférieurs; la figure 6 est un schéma par blocs détaillé d'un second circuit de disposition d'image; la figure 7 est un schéma d'un circuit de commutation pour un compteur ternaire; la figure 8 est un chronogramme d'un signal d'entrée et d'un signal de sortie d'un compteur ternaire; la figure 9 illustre des exemples de positionnement mutuel des écrans cathodiques utilisés dans la présente invention; et la figure 10 représente des vues destinées à expliquer l'effet de surbalayage. On va décrire maintenant l'invention en se basant sur les dessins. La figure 1 est une esquisse illustrant le procédé de l'invention, qui a été conçu pour afficher une large image coordonnée sur des écrans A, B et C, dont chacun fait partie d'une unité d'affichage CRT (à tube cathodique) la, lb ou lc fonctionnant individuellement. Or, il est difficile en utilisant des techniques classiques d'afficher une image mobile coordonnée sur les écrans A, B, et C, dont chacun appartient à un dispositif d'affichage CRT la, lb, lc, à fonctionnement individuel. En conséquence, selon la caractéristique première de la présente invention, les dispositifs d'affichage CRT la, lb, lc sont conçus pour fonction- ner en synchronisme et les informations d'image qu'ils reçoivent sont fournies par une mémoire M 1. Dans la mémoire M 1, les informations d'image préparées pour être affichées sur les écrans cathodiques A, B, C sont conservées de telle manière qu'à chaque bloc de cellules de mémoire (qualifié ci-après "le bloc de mémoires") pour 8 x 8 éléments d'image, est affectée une adresse qui est l'une des adres- ses consécutives a O a O z, a 10 alz Ensuite, les informations d'image contenues dans les trois blocs de mémoires et préparées pour être affichées sur le point correspondant Pa' Pb' P de chacun des trois écrans A, B, C sont lues dans la mémoire M 1 et sont distribuéesà chacun des dispositifs d'affichage successivement selon une trame. En supposant que les adresses des blocs de mémoires logés aux points m, mb, m de la mémoire M 1 correspondant à chacun des points Pa' Pb, P de chacun des trois écrans A, B, C, sont n (r+k), n (s+k), et n (t+k) (k: 0, 1, 2) comme représenté sur la figure 1 (b),ce sont d'abord les données des adresses n (r+ 0), n (s+ 0), n (t+O) qui sont destinées à être lues. Etant donné eue les données doivent être lues successivement selon une trame pour chacun des dispositifs d'affichage CRT, des données parallèles comprenant 8 éléments d'image pour une ligne de trame % O sont lues dans les trois blocs de mémoires dans l'ordre suivant: Q: n(r+ 0), Z O: n(s+ 0) , O: n(t+ 0), comme représenté sur la figure 1 (d), pour chacun des dispositifs d'affichage CRT, après avoir subi une conversion parallèle-série comme repré- senté sur la figure 1 (e) La lecture continue dans l'ordre suivant: % O: n. (r+il), O: n (s+ 1), Z O: n (t+ 1) (du bloc suivant) 1: n (r+ 0), * O: n (s+ 0), Z 1: n (t+ 0) (pour la ligne de trame suivante t 1) Quand cette routine est finie pour la rangée n, la même lecture est exécutée pour la rangée suivante n+ i. A ce stade, pour synchroniser la vitesse de babayage du dispositif d'affichage CRT avec la vitesse de lecture des données de la mémoire M 1 con- tenues dans les trois blocs, la donnée d'un point d'une ligne de trame contenue dans les trois blocs de la mémoire M 1 doit être lue pendant une période de temps au.cours de laquelle un même nombre de points sont balayés dans une ligne de la trame. Dans l'intervalle, du fait que le signal des données relatives aux éléments d'image lues dans la mémoire M 1 se présentent sous la forme d'un signal en parallèle de 8 bits, il faut un temps relativement long pour que ce signal soit disponible aux fins d'affichage, à cause de la nécessité de le convertir en un signal en serie. En fait, le procédé ci-dessus est adapté pour afficher des images statiques ou fixes, et non pas des images actives De plus, du fait que ces images actives sont souvent affichées sur une partie d'un écran, il est moins nécessaire de préparer une mémoire pour tous les éléments d'image En consé- quence, un procédé tel qu'illustré par la figure 2, est prévu selon la présente invention pour ces images actives. Des données spécifiées se rapportant à un motif d'image sont con- servées dans une mémoire M 2, données dont chacune prévue, par exemple, pour un élément d'image 8 x 8 est lue dans un bloc à un instant donné En supposant qu'un bloc de données X 'et un bloc de données X de la mémoire M 2 a pour affi- O 1 2 a cher un motif Q ont été préparés pour etre lus comme représenté sur la figure 2 (b), afin d'afficher le motif Q sur un point P'b de l'écran cathodique central B, des signaux de données en parallèle de O X O et % O X 1, dont chacun, s'il se rapporte à 8 éléments d'image, est lu successivement selon une trame, comme représenté sur la figure 2 (c), puis est conservé dans une mémoire de ligne M 2 b prévue pour chacune des lignes de trame, à un instant donné avec les adres- ses Ah après avoir été converti en un signal série Dans ce cas, puisqu'il n'y a pas besoin d'afficher des images sur les écrans cathodiques A et C et sur la zone de repos de l'écran cathodique B, des données nulles sont fournies leurs points (ce qui pratiquement revient à n'inscrire aucune donnée) avec les adresses Ah et sont conservées dans la ligne de mémoire M 2 b de la même façon. De la meme manière, les données conservees dans la ligne de mémoire M 2 b sont lues successivement et sont distribuées à chacun des écrans cathodi- sues pour tous les élémentsd'image de ceux-ci. La figure 3 représente un schéma par blocs d'un mode de réalisation de l'invention comprenant trois écrans cathodiques. Un CPU 1 01 commande les données d'image des différents écrans catho- diques en pilotant un PROM 1 02 qui engendre successivement des séquences de programmes, et un RAMO 103. Un circuit de commande des tubes cathodiques 106 assure la synchroni- sation de tous les circuits sous la commande du CPU 101. Un premier circuit de disposition d'image I est constitué par une unité traitant des images statiques ou à mouvement relativement lent, dans laquelle un RAM vidéo 108 et un générateur de motif 109 forment un ensemble équivalent à la mémoire M 1 représentée sur la figure t En ce qui concerne les données de motif, celles-ci sont traitées dans des blocs, par exemple, dans des blocs prévus pour 8 x 8 éléments d'image. Un multiplexeur-synchronisateur 107 inscrit des signaux d'une adresse d'écriture RAM vidéo a, d'une donnée de sélection de motifs d, de données de couleur d, qui sont lues du CPU 101, dans le RAM vidéo 108 Plus précisément, les signaux d'adresse d'écriture RAM vidéo a sont numérotés consécutivement d'une façon telle que si la mémoire M 1 comporte latéralement blocs, le numéro O soit donné à une adresse ao O représentée sur la figure I (a), de même 199 pour aoz, 200 pour a 11, 399 pour alz Ensuite, les signaux d'adresse désignés contenus dans le RAM vidéo 108 sont lus et transférés au générateur de motif 109 par utilisation des signaux d'adresse de lecture laté- rale a Rh engendrés dans le multiplexeur-synchronisateur 107 et des signaux d'adresse de lecteure longitudinale a Rv sont extraits du bloc correspondant de données de motif d'image dudit générateur de motif 109 Comme mentionné pré- cédemment, lesdits signaux d'adresse de lecture latérale n'ont pas de numéros consécutifs parce que les données des éléments d'image des points Pa' Pb Pc' dont chacun se rapporte à l'un des trois écrans cathodiques A, B, C doivent être lues en même temps Après qu'un certain bloc a été désigné, les signaux d'image sont lus successivement selon une trame en étant commandés par des signaux d'adresse de trame du circuit de cammnde 106 du CRT Enh mme temps que s'effec- tue la lecture des données de motif, des données correspondantes de couleur sont lues de la zone désignée du RAM vidéo 108, et sont ensuite distribuées dans les trois verrous 111 a, 111 b, 111 c et dans les convertisseurs P/S 112 a, 112 b, 112 e par un distributeur 110 Les verrous 111 a, 111 b, 111 c soutiennent les 'signaux de données de couleur dc, tandis que les convertisseurs P/S 112 a, 112 b, 112 c convertisseurs de parallèle en série, les signaux de données de motif d du gdnérateur de motif 109, les deux signaux étant en synchronisme P dans les circuits de commande vidéo 123 a, 123 b, 123 c. Un second circuit de disposition d'image II est une unité qui traite des images à mouvement relativement rapide, ainsi que des images qui recouvrent ou chevauchent d'autres objets (aussi mentionnées précédemment en référence à la figure 2), et qui comprend un sélecteur de-bloc de motif 114, un générateur de motif 115, un générateur de couleur 117 qui forment un ensemble équivalent à ladite mémoire M 2 a, et un RAM de trame 120 qui est équivalent à ladite mémoire M 2 b. Un générateur d'adresse de sélection de motifs 113 place, dans le secteur de bloc de motif 114, des signaux, qui sont un signal d'adresse de sélection de motif A et un signal de première adresse, longitudinale A vo pro- ps pvo venant du CPU 101, ainsi qu'un signal d'adresse de motif latéral Aph engendré dans ledit circuit 113, afin de lire un signal d'adresse (Ab) pour désigner un -bloc de mémoire correspondant du générateur de motif 115 qui contient des don- nées de motif et du générateur de couleur 117 qui contient des données de couleur. Sous la commande du signal d'adresse de lecture du bloc de motif Ab venant du sélecteur de bloc de motif 114 et d'un signal d'adresse de trame Ar venant du générateur d'adresse de sélection de motifs 113, les données se rapportant à une ligne de trame ( 8 points; conservées dans un bloc de mémoire du générateur de motif 115 sont amenées à un convertisseur P/S 116, tandis que les données de couleur sont gardées sur un verrou 118 En d'autres termes, les données de motif D se rapportant à 8 éléments d'image tels que Qo Xo, OX 1 (représentés P sur la figure 2 (c) sont entrées dans le convertisseur P/S 116, tandis que les données de couleur D sont conservées sur le verrou 118 Des signaux de données -c de motif parallèle Dp sont convertis en un signal série, lequel signal et le signal de données de couleur conservé sur le verrou -118 sont entrés dans le RAM de trame 120 pour chaque point (comme représenté sur la figure 2 (d)) Un générateur d'adresse RAM de trame et de synchronisation R/W 119 tient un signal de première adresse latérale Ay D (à condition qu'un motif doit etre affiché sur le point P'b de l'écran cathodique central B, laquelle adresse A h D concerne - un élément d'image de référence) et engendre le signal d'adresse latéral Ah en synchronisme avec le signal de données de motif D issu duconvertisseur P/S 116 et avec le signal de données de couleur D provenant du verrou 118, afin d'inscrire des données de point (données de motif et de couleur) dans les rangées correctes des cellules de mémoire du RAM de trame 120. Ledit signal d'adresse Ah est prévu pour que chaque donnée de point de la zone désignée du RAM de trame 120 soit lue (comme indiqué sur la figure 2 (e)) Ledit circuit 119 a un compteur pour distribuer le signal de donnée à chacun des écrans cathodiques en synchronisme par l'intermédiaire d'un distri- buteur 121. Les verrous 122 a, 122 b, 122 c maintiennent chaque donnée de point pendant un certain temps et l'envoient vers les circuits de commande vidéo 123 a, 123 b, 123 c Les circuits de commande vidéo 123 a, 123 b, 123 e exécutent des travaux, tels qu'un travail pour déterminer la priorité entre les signaux de données des motifs d'image quand une lecture superposée est pratiquée pour convertir un signal de couleur en signaux de composantes de couleur R G B, ces circuits de commande assurant finalement la sortie d'un signal de synchronisa- tion horizontale, d'un signal de synchronisation verticale et desdits signaux R G B pour les dispositifs d'affichage cathodiques Sur la figure 3, on voit une unité 124 qui est un dispositif de sortie et une unité 125 qui est un dis- positif d'entrée possédant un volant de direction 2, une pédale d'embrayage 3, une pédale d'accélérateur 4, etc La figure 4 est donnée pour expliquer en détail le premier circuit de disposition d'image I et ce qui suit est une explication du processus d'é- criture et du processus de lecture des données de point pour le RAM vidéo 108. Le RAM vidéo 108 a une capacité suffisante pour générer les motifs d'image devant être fournis aux trois écrans cathodiques, qui sont commandés par des signaux d'adresse d'écriture du RAM vidéo a, venant du CPU 101 pendant les instants de suppression de l'affichage, les données de sélection de motifs d et les données de couleur d étant inscrites dans le RAM 41 o 8 avec les adresses p c correspondantes pour afficher une image. Un multiplexeur 107-7 exécute le transfert entre le signal de donnée, les signaux d'adresse d'écriture a du CPU 101 (pour le temps d'écriture) et un groupe de signaux d'adresse delecture latérale a Rh provenant d'un compteur d'adresse latérale 107-2 à travers un circuit de sommation 107-4 (mentionné plus loin) et un signal d'adresse de lecture longitudinale a RV du circuit de commande cathodique CET 106 (pour le temps de lecture) Dans l'étage d'écriture du RAM vidéo 108, un signal d'une première adresse a Rho du compteur d'adresse latérale 107-2 est inscrit en même temps. Dans l'étage d'écriture du RAM vidéo 108, ledit premier signal d'adresse A est lu du RAM vidéo 108 à un instant de suppression du balayage vertical, ce signal étant conservé sur un verrou 107-1, puis introduit dans le compteur d'adresse latérale 107-2 légèrement avant d'être mis en balayage pour déclencher le comptage avec le commencement du balayagede la trame L'adresse du bloc du RAM vidéo 108 est désignée par un signal d'adresse obtenu au moyen du circuit de sommation 107-4, c'est-à-dire, à partir du signal d'adresse de lecture latérale a Rh et du signal d'adresselongitudinale a Rv provenant du circuit de commande cathodique CRT 106 Dans ce casles adresses des trois blocs du RAM 108 se rapportant au même emplacement des écrans cathodiques doivent être lues simultanément, comme on l'a mentionné plus haut. Ce qui suit est une explication concernant le déroulementdu procédé cidessus. Les données d'adresse et de couleur pour l'affichage sur les écrans cathodiques A, B, C, conservées dans le RAM vidéo 108 sous la forme de blocs de données, sont maintenant supposées être des signaux de 10 bits et les deux chiffres les plus élevés de ceux-ci sont des signaux d'adresse prévus pour commander la commutation des écrans cathodiques CRT de telle manière que lors- que ceux-ci sont 00, l'écran A fasse l'objet d'un affichage, de même 01 pour l'écran B et 11 pour l'écran C Le signal d'adresse latérale change ces deux chiffres les plus élevés successivement dans lesdites trois formes afin de lire les données désignées de chacun des blocs correspondants dans lun temps T 0, qui est le tiers de celui nécessaire pour afficher une ligne de trame sur un écran. Plus précisément, en se référant à la figure 5, on voit un signal d'horloge C 1 synchronisé avec l'instant d'affichage d'un point qui est intro- duit dans un compteur de chiffre inférieur 107-3, tandis querlessignaux de trois bits de son double cycle C 20, de son cycle quadruple C 21, de son cycle octuple C 22 sont délivrés par le compteur 107-3 Quand ledit compteur 107-3 compte huit impulsions du signal d'horloge C 1 (instant to) , un signal S est émis par un circuit ET 107-5 qui a obtenu lesdits signaux de trois bits C 20, C 21, C 22 dans le compteur d'adresse latérale 107-2 Etant donné que le signal 21 ' 22 de sortie dudit compteur 107-2 est un signal de numéro compté du signal de bloc SO, ce-signal de sortie n'est autre qu'un signal d'adresse latérale devant être donné à chaque bloc de mémoire. De plus, étant donné que les deux chiffres les plus élevés du signal de sortie de trois bits du compteur de chiffre inférieur 107-3 qui composent ledit signal tournent dans l'ordre 00, 01, 10 dans le temps TO pour un bloc, ce signal est appliqué au circuit de sommation 107-4 pour 8 tre additionné aux deux chiffres les plus élevés du nombre en train d'8 tre compté dans le compteur d'adresse latérale 107-2 On obtient ainsi du circuit de sommation 107-4 trois signaux d'adresse qui correspondent aux m 8 mes points de chacun des écrans catho- diques Un signal d'adresse de motif a et un signal de données de couleur D p c pour le générateur de motif 109 suont lus d'une certaine position du RAM vidéo 108 qui est désignée en utilisant les signaux ci-dessus et les signaux d'adresse longitudinale provenant d'un circuit de commande cathodique 106 Alors, en obéissant audit signal d'adresse et à l'adresse de trame a du circuit de com- mande cathodique CRT 106, le signal de données de motif d lu du générateur p de motif 109 est maintenu sur les verrous 110-2 a, 110-2 b, 110-2 c et une donne de couleur lue du EAM vidéo 108 est maintenue sur les verrous 110-la, 110-lb, -1 c comme suit Plus précisément, les verrous sont commandés par des signaux de séleetion d'écran SA' ?B 3 S Cqui sont emis par un décodeur 107-6 qui décode les deux chiffres les plus élevés du nombre compté dans ledit compteur de chiffre inférieur 107-3, lequel signal de données de sortie d et un signal de données p de couleur d sont mélangés et sont distribués aux verrous pour chaque écran c cathodique. La figure 6, représente la structure détaillée du second circuit de dispositicn d'image MI. Tout d'abord, des données se rapportant à des éléments d'image (par exemple, X 0, X 1, ccrme représenté sur la figure 2 (b))pour composer des images, sont conservées dans des blocs de 8 x 8 dans le générateur de motif 115, un motif d'image spécifié (par exemple, un caractère A) pouvant 8 tre obtenu par une combinaison de ces blocs de données Le sélecteur de bloc de motif 114 conserve les numéros des adresses desdits blocs de données de point afin de réaliser les combinaisons de motifs possibles Ainsi, quand un signal d'adres- se de sélection de motif spécifié retenu sur un verrou d'adresse de sélection de motif 113-1 est désigné par le CPU 101, des adresses de bloc multiples cor- respondantes sont désignées et les données sont lues pour être fournies afin d'afficher un motif, comme représenté sur la figure 2 (a). Plus précisément, d'abord une adresse de sélection de motif de l'image désirée devant être affichée (par exemple, un caractère A) est intro- duite préalablement dans le verrou d'adresse de sélection de motif 113-1 par le CPU 1, tandis qu'une première adresse longitudinale Apvo pour le sélecteur de bloc de motif 114 est introduite préalablement du CP Ul dans le générateur d'adresse longitudinale et latérale 113-2 Ensuite, en utilisant le signal d'adresse de sélection de motifs A qui est retenu sur un verrou d'adresse de sélection de motifs 113-1, et des signaux d'adresse latérale et longitudinale Aph" A déterminés sur lesdits signaux, le signal d'adresse de bloc de motif Ab est engendré dans le sélecteur de blocs de motifs 114 Une donnée de motif D pour une ligne de trame spécifiée conservée dans un bloc de mémoire d'un générateur de motif 115- 1 et des données de couleur D pour la ligne de trame c engendrées dans le générateur 117, sont lues en synchronisme avec le signal d'adresse de trame A (dans le cas présent, A comprend les trois chiffres les plus bas d'un signal d'adresse latérale A (figure 2 (c)). Cette routine de lecture est répétée jusqu'à ce que toutes les données d'image se rapportant à un objet ont été complétées, puis le signal de données de motif D est entré dans le convertisseur P/S 116, tandis que le signal de données de couleur D est entré et retenu sur le verrou 118. Il est à noter que le procédé de la présente invention adopte une mémoire temporaire 113-3 pour commander la synchronisation de la lecture des données D, D de chaque ligne de trame et exécute un agrandissement ou une réduction verticale des données d'image Mais, ceci n'étant pas l'élément prin- cipal de l'invention, a été volontairement omis dans l'explication Le conver- tisseur P/S -116 transforme un signal de données parallèle en un signal série et entre les données de point par les verrous 119-1, 119-2 dans un RAM de trame -2 et un RAM de trame 120-3 A ce stade, il est possible que se produise une lecture superposée ou une lecture amincie pour exécuter un agrandissement, une réduction, mais ceci a été omis de l'explication car ce n'est par un élé- ment principal de l'invention. En utilisant les signaux des trois chiffres les plus bas Ah du nombre compté dans les compteurs d'adresse latérale 119-4, 119-5, un circuit de commutation de données de point 119-3 juge si le signal d'adresse A h est un nombre impair ou un nombre pair pour commuter lesdits verrous 119-1, 119-2, afin que le verrou 119-1 assure la conservation des données de point ayant une adresse paire, tandis que le verrou 119-2 retient les données de point ayant une adresse impaire. Un RAM de trame 120-2 et un RAM de trame 120-3, qui sont des mé- moiresdestinées à conserver des données d'image, opèrent de telle manière que le signal de données soit inscrit dans le RAM de trame des numéros impairs -3 pendant qu'un signal de données conservé est lu du RAM de trame des numéros pairs 120-2 et qu'au contraire le signal de données soit inscrit dans le RAM de trame des numéros pairs 120-2 pendant qu'un signal de donnéesconservé est lu du RAM de trame des numéros impairs 120-3. Ledit RAM de trame des numéros pairs 120-2 comprend un RAM de points de numéros pairs 120-2 a et un RAM de points de numéros impairs 120-2 b, tandis que le RAM de trame des numéros impairs 120-3 comprend un RAM de points de numéros pairs 120-3 a et un RAM de points de numéros impairs 120-3 b, qui sont sous la commande d'un signal de points de numéros pairs S, d'un signal de points de numéros impairs Sb et d'un signal de trame S provenant d'un circuit de commande R/W 120-1 concernant les fonctions d'écriture et de lecture. Les compteurs d'adresse latérale 119-4, 119-5 sont-prévus pour donner des adresses latérales Ah(Ah,Ahb) aux données qui doivent être entrées dans le RAM de trame 120-2 et le RAM de trame 120-3 En prenant le compteur d'adresse latéral 119-4 comme exemple, on voit que de la même manière que ci-dessus, un premier signal d'adresse latérale Ah pour déterminer sur quelle partie les données de motif désignées conservées dans le RA 4 de trame doivent être affi- chées sur les écrans cathodiques A, B, C, est entré à partir du CPU 1. De plus, pendant que les données conservées sont affichées sur les écrans cathodiques, ledit compteur 119-4 délivre des adresses de numéros pairs latérales Aha pour les données qui doivent être inscrites dans le RAM de trame -2 en comptant le nombre des adresses à partir de la première adresse laté- rale Ah pour chaque donnée de point, et donne aussi les adresses pour chaque donnée de motif de point D et les données de couleur D destinées à être con- p c servées dans les deux unités du RAM de trame des numéros pairs 120-2 a, 120-2 b, aucun des signaux d'adresse ainsi donné n'étant équivalent à une donnée nulle. Dans cette situation, le signal d'adresse de données de motif D pour chaque P RAM de trame des numéros pairs 120-2 a, 120-2 b doit recevoir une adresse indi- viduelle, afin qu'une écriture simultanée pour chaque RAM puisse être exécutée dans le temps d'un point (temps pour afficher un point sur un écran cathodique), ce qui a pour résultatd'écourter le temps. À Les données pour les éléments d'image d'une ligne de trame des écrans cathodiques A, B, C sont distribuées dans un groupe de données de points de numéros pairs au RAM de trame 120-2 et dans un groupe de données de points de numéros impairs au RAM de trame 120-3 avec des nombres consécutifs Ah pour caque groupe (comme représenté sur la figure 2 (d)) tandis que les verrous 119-1, 119-2 délivrent des données de motif D et des données de couleur D p c pour un positionneient latéral correct desdites deux unités des RAM de trame -2, 120-3, sous la commande du dispositif de commande R/W 120-1. Comme pour la lecture des données des deux unités des RAM de trame -2, 120-3, les données de point devant être affichées sur les mêmes points P' P'b' P' de chacun des écrans cathodiques respectifs sont lues, tandis que les données relatives à 1 point sont affichées. La commutation entre les écrans cathodiques est réalisée par un compteur 21 (représenté sur la figure 7) de chacun des compteurs d'adresse latérale de manière à obtenir un signal de deux bits qui change de forme dans l'ordre de 00,'01, 10 dans le temps pendant lequel une donnée de point est affichée par ledit compteur ternaire 21, comme représenté sur la figure 8. Certainesexplications supplémentaires du fonctionnement dudit compteur ternaire 21 sont les suivantes: en premier, le plus élevé des deuxchiffres du nombre contenu dans le compteur ternaire 21 est relié à la tête du nombre contenu dans le compteur binaire 23, ce qui fait qu'un signal d'hor- loge C 2 est introduit dans le compteur binaire 23 qui compte le nombre des points d'un écran cathodique afin de faire avancer en conséquence le nombre du compteur ternaire dans l'ordre de 00, 01, 10, quand une donnée est inscrite dans le RAM de trame 120, ou bien un signal d'horloge est introduit dans le compteur ternaire 21 pour faire avancer directement le nombre du compteur ter- naire 21 dans l'ordre de 00, 01, 10 quand des données sont inscrites dans le RAM de trame 120 afin de lire les signaux d'adresse latérale Aho dans l'ordre de OO Aho (correspondant au point P' de l'écran cathodique A), 01 Aho (pour le point P' de l'écran cathodique B), 10 Ao (pour le point P' de l'écran cathodique C) dans le temps T O nécessaire pour afficher un point sur un écran cathodique Ensuite, le compteur ternaire 21 émet un signal de report Pf toutes les trois impulsions de l'horloge C 2 (temps TO nécessaire pour afficher un élément d'image sur un écran cathodique) vers le compteur binaire 23 afin de désigner les signaux d'adresse latérale dans l'ordre de 00 Ah (pour P'), 01 Ah our P'b), 10 Ah(pour P'C) O Ah 2 (pour P'a), O l Ah 2 (pour P'b), 10 Ah 2 (pour P') c afin de lire les données d'image correspondantes. zn outre, dans le RAM de trame des numéros pairs 120-2 ( 120-2 a, 120-2 b) et dans le RAM de trame des numéros impairs RAM 120-3 ( 120-3 a, 120-4 a) , les données des points de numéros pairs et des points de numéros impairs reçoivent les mêmes signaux d'adresse, les premiers étant introduits dans un multiplexeur 121-6, tandis que les derniers sont introduits dans un multiplexeur 121-7 respectivement sous la commande des signaux d'adresse latérale, quand ceux-ci sont délivrés par les compteurs d'adresse latérale 119-4, 119-5 comme il a été indiqué précédemment Le multiplexeur 121-6 exécute la commutation entre les données se rapportant aux lignes paires de la trame et les données des lignes impaires en accord avec le signal-d'adresse de RAM Ar à chaque ligne de trame, r et le multiplexeur 121-7 opère de la même façon pour les lignes impaires. Les données des éléments d'image qui sont lues des deux unités des RAM de trame 121-2, 120-3 sont maintenues en temps partagé sur Ies verrous 121-3 a, 121-3 b, 121-3 c pour être distribuées à chacun des écrans A, B, C sous la commande des signaux de sélection d'écran SA', SB', SC'. Le multiplexeur 121-1 exécute une commutation entre un signal à deux bits du compteur ternaire 21 d'un compteur d'adresse latérale de RAM de trame des numéros pairs 119-4 et d'un signal de deux bits du compteur ternaire 21 d'un compteur d'adresse latérale de RAPM de trame des numéros impairs 119-5 en accord avec les signaux d'adresse de trame A qui désigne la trame des r numéros pairs ou impairs qui est active, tandis qu'un décodeur 121-2 entre les signaux de sortie du multiplexeur 121-1 pour obtenir les signaux de sélection d'écran S' S'BS $' A' B' C' Le multiplexeur 121-3 a, 121-8 b, 121-8 c exécute une commutation entre un signal de points de numéros pairs et un signal de points de numéros impairs pour introduire des données d'image dans les verrous t 22 a, 122 b, 122 c Lesdits verrous 122 a, 122 b, 122 c synchronisent les données d'entrée présentant un retard afin d'introduire une donnée synchronisée dans les circuits de commande vidéo (a), (b),(c) en même temps. Les figures 9 a et 9 b représentent deux exemples de la disposition des écrans cathodiques de la présente invention'quand ils sont utilisés à une machine de jeu Sur la figure 9 (a), les écrans cathodiques A, B, C sont disposés dans un même plan vertical en face du siège 5 du joueur, tandis que la figure 9 (b) montre les trois écrans cathodiques A, B, C disposés autour du siège 5 du joueur de manière à former les côtés d'un polygone et, de pré- férence, de manière à délimiter deux angles obtus identiques La disposition de la figure 9 (a) n'offre aux joueurs qu'une impression superficielle, prin- cipalement parce qu'il n'est pas tenu compte du champ visuel de ceux-ci Par contre, la disposition représentée sur la figure 9 (b) donne aux joueurs une sorte d'image tridimensionnelle qui offre à ceux-ci une sensation plus réaliste. Sur les figures 9 a et 9 b, le référence 6 désigne un demi-miroir prévu pour masquer les bords des écrans cathodiques. Comme autre moyen pour améliorer la continuité entre les faces de chacun des écrans, il est préférable d'adopter un procédé de surbalayage Par exemple, la figure 10 (a) montre un cas o ce procédé n'a pas été adopté, tandis que la figure 10 (b) représente un cas o l'effet de ce procédé a pour résultat une continuité naturelle de l'image sans utilisation du demi-miroir 6. Ce qui précède est une explication du procédé de l'invention dans laquelle une image d'un objet doit être affichée sur tous les écrans, mais cette invention permet également d'afficher une image individuelle sur chaque écran cathodique (chaque image étant, évidemment, une composante pour présenter une scène. En considérant un tel procédé appliqué à un appareil de jeu télévi- suel avec trois écrans cathodiques, par exemple, machine dans laquelle l'écran de gauche peut montrer l'image de combattants débarquant d'un véhicule, l'écran de droite peut montrer une image de missiles d'interception venant juste d'être tirés, tandis que l'écran central peut afficher l'image d'un champ de bataille, chacun de ces écrans est indépendant pour présenter une scène. Comme on l'a mentionné plus haut, l'invention est capable de pré- senter une image unifiée large en utilisant des écrans cathodiques faciles à 1 1 fabriquer, car chacun d'eux est congu pour opérer individuellement; le pro- cédé de l'invention apporte en outre une plus grande satisfaction aux joueurs quand il est appliqué à des appareils de jeu. REVENDICATIONS 1 Procédé pour afficher une image unifiée sur plusieurs dispositifs d'affichage, caractérisé en ce qu'il consiste a) à commander chacun desdits dispositifs d'affichage individuelle- ment en maintenant une relation de synchronisme entre chacun d'eux; et b) à entrer dans lesdits dispositifs d'affichage des données d'élé- ments d'image conservées dans une mémoire. 2 Procédé selon la revendication 1, caractérisé en ce que les données des éléments d'image sont conservées, sous forme de blocs, dans une mémoire ayant des adresses consécutives et en ce que les données des éléments d'image se rapportant à un même point des écrans cathodiques desdits dispositifs d'af- fichage sont lues approximativement simultanément dans ladite mémoire pour être distribuées à chacun des dispositifs d'affichage. 3 Procédé selon la revendication 1, caractérisé en ce que les données des éléments d'image conservées, sous forme de blocs, dans une première mémoire avec des adresses, sont réarrangées en unités d'un élément d'image et sont ordonnées suivant une séquence de trame pour être conservées dans une seconde mémoire avant d'être distribuées auxdits dispositifs d'affichage. 4 Procédé selon la revendication 3, caractérisé en ce qu'on utilise une seconde mémoire équipée d'une mémoire de trame de numéros pairs pour con- server les données des éléments d'image appartenant aux lignes de numéros paires de la trame et d'une mémoire de trame de numéros impairs pour conserver les données des éléments d'image appartenant aux lignes de trame de numéros impairs, des opérations de lecture et d'écriture étant exécutées reciproque- ment sur lesdites mémoires. Procédé selon la revendication 4, caractérisé en ce qu'une mémoire pour conserver les données des éléments d'image appartenant aux points de nu- méros pairs et une mémoire pour conserver les données des éléments d'image appartenant aux points de numéros impairs équipent à la fois la mémoire de trame des numéros pairs et la mémoire de trame des numéros impairs, sur les- quelles des opérations d'écriture et de lecture sont exécutées simultanément. 6 Appareil ayant plusieurs dispositifs d'affichage pour afficher une image unifiée, caractérisé en ce qu'il comprend a) un certain nombre de dispositifs d'affichage, dont chacun est commandé individuellement en maintenant une relation de synchronisme entre eux, et dont les écrans sont dispos 6 S dans un mmre plan vertical ou de manière à former plusieurs cotés d'un polygone. 7 Appareil selon la revendication 6, caractérisé en ce que les écrans des dispositifs d'affichage sont disposés de manière à former deux angles obtus identiques.