Brevet FR2529415A1 — publié le 19831230

La présente invention concerne un système de transmission gui prévoit l'envoi, sur un unique support physique en fibre optique, d'un flux de données secondaire en même temps qu'un flux de données principal, codifié suivant des codes de ligne du type 1B/2B. Dans les systèmes de transmission, qu'ils soient sur support physique ou sur support hertzien, il est prévu l'envoi au terminal éloigné d'un flux de données principal, ainsi que d'un flux de données secondaire ou de service, présentant une capacité inférieure à celle du flux principal. Le flux de données secondaire est en effet constitué par des données et par de la phonie, dont la transmission est exigée pour permettre la gestion du système. Le flux de données secondaire sera donc obtenu en multipliant le contenu d'un ou de plusieurs canaux de données, par l'intermédiaire desquels sont envoyées des informations concernant l'état de la ligne (par exemple, le pourcentage d'erreur des régé nérateurs, la présence d'alarmes éventuels, etc.) ,et le contenu d'un ou de plusieurs canaux téléphoniques, grâce auxquels peut s'établir la conversation entre le personnel chargé de la gestion de la ligne. Dans les systèmes de transmission sur support physique en câble coaxial (cuivre), le flux de donnees principal est généralement codifié par des codes de ligne qui laissent libre la partie du spectre de la fréquence allant de la fréquence zéro à environ un centième de la fréquence de chiffre du flux principal. Dans les systèmes en câble coaxial, on utilise donc cette partie du spectre pour transmettre les données du flux secondaire, Au con traire, la phonie eat généralemeat tranFmAse au moyen d'un des couples en cuivre qui sont câblés, en même temps qu'un nombre déterminé de tubes coaxiaux, dans les câbles commerciaux. Dans les systèmes de transmission sur suppsrt physique en fibre optique, l'emploi, pour la transmission des données du flux secondaire, du spectre des fréquences qui se trouve en dessous du spectre occupé par le flux de données principal, n'est pas possible, vu que dans la fibre optique il n'y a pas de signal électrique; il n'est donc pas possible de séparer les données du flux secondaire des données du flux principal, moyennant une opération de filtrage. De plus, l'association de couples en cuivre au câble optique se révèle de moins en moins intéressante, au fur et à mesure que s'améliorent les caractéristiques de la fibre, les longueurs de parcours entre deux stations de-régénération deviennent de plus en plus longues. De surcroit, la présence de couples en cuivre n'est pas compatible avec la tendance à éliminer du câble optique tout conducteur métallique, afin de soustraire le câble de l'influence de la foudre, de courants engendrés par les lignes électriques, etc. Certaines solutions connues prevoient la transmission du flux de données moyennant une fibre optiquè de service, ajou tée à la fibre principale. Cette solution, toutefois, est cotteu- se, d'abord à cause du prix de la fibre et ensuite parce qu'elle exige l'installation de relais actifs pour le flux secondaire dans chaque station de répétition du flux principal. D'autres solutions, également connues, prévoient la transmission du flux secondaire sur la même fibre que celle qui transmet le flux principal, grâce à la technique de la "bit insertion". Cette technique prévoit le multiplexage du flux secondaire et du flux principal, avec augmentation de la vitesse de chiffre du système. Elle exige, par conséquent, la présence d'appareils de multiplexage et de démultiplexage pour le rassem- blement et l'extraction des différents flux de données, appareils dont l'encombrement et le prix augmentent sensiblement ceux des terminaux et des répétiteurs de ligne. Le but de cette invention est la réalisation d'un système de transmission capable de permettre 1'envoi du flux de données principal et du flux de données secondaire sur une unique fibre optique, sans déterminer une augmentation de la vitesse de chiffre et sans trop augmenter le coût des terminaux et des répétiteurs de ligne. Le système de transmission à la base de cette invention prévoit la codification des données du flux primaire suivant un des codes de ligne du type 1B/2B. Ce type de codes prévoit la transmission de chaque bit du code d'origine au moyen de deux bits. Compte tenu que, généralement, est exigée la transmission de trois valeurs possibles du code d'origine et que, avec deux bits, on peut obtenir quatre configurations binaires, il s'ensuit qu'une ce ces configurations n'est pas utilisée par le code de ligne et que, par conséquent, elle peut être utilisée pour la transmission des bits du flux des données secondaire. Considérons, par exemple, un terminal de ligne utilisant comme code d'origine, le code HDBS et, comme code de ligne, le code HDB3/CMI. Le code HDB3/CMI prévoit la transmission des signaux exprimés en code HDB3 suivant les règles ci-après - les +1 du code HDB3 sont transmis comme ""1-1"; - les "-1" du code HDB3 sont transmis comme "O-O"; - les "O" du code HDB3 sont transmis par "0-1". On peut noter que la configuration "1-O" n'est jamais utilisée par le code HDB3/CMI, si bien au'elle peut être exploitée pour la mesure des erreurs et pour la transmission du flux de données secondaire. On peut également remarquer que la configuration "0-1" est utilisée pour la codification des bits "zéro" du code HDB3 et que, par conséquent, cette figuration a une fréquence moyenne. de 50%. Vu que cette configuration est extrêmement fréquente, il s'ensuit que son remplacement par la configuration "1-0" peut être très fréquente, au point de pouvoir remplacer un mot "l-O'J tous les trois ou quatre mots 0-1, Vu que ce remplacement niintéres- se que le premier "bit zéro" suivant la disparition d'un bit "un" dans le flux secondaire, il s'ensuit qu'il n'y a pas de changements sensibles dans les caractéristiques du signal, en ce qui concerne ni sa valeur moyenne, ni le contenu d'information de synchronisme. Le système de transmission, qui est la base de la présente invention, prévoit le remplacement de la configuration "0-1 par la configuration "1-O"., chaque fois qu'est exigée la transmission d'un bit "un" du flux des données secondaire. Le bit "zéro" du flux de données secondaire n' est pas transmis, mais il est déduit en réception par l'absence de la configuration "1-0", dans le temps de bit correspondant. La vitesse de transmission, qui est à la base de la présente invention, peut etre déterminée en tenant compte du temps de bit T' du flux secondaire et du temps de bit T du flux principal. En effet, si T' = n .T, la probabilité de n'avoir aucun "zéro" dans le code HDB3 (intervalle utile pour la transmission du canal secondaire) est 2-n et, en particulier pour n = 20, elle est de 10 6 pour. n = 30, elle est de pour n = 40, elle est de 10 Le système de transmission, selon l'invention, sur la base de la fréquence de chiffre du flux de données primaire, permet ainsi la transmission d'un flux de données secondaire, présentant à titre d'orientation, une fréquence de chiffre - sur un flux primaire à 2 M bits, permet la transmission de 400 - 50 K bits du flux secondaire, - sur un flux primaire à 8 M bits, permet la transmission de 400 à 200 X bits du flux secondaire; ; - sur un flux primaire à 34 M bits, permet la transmission de 1700 - 850 K bits du flux secondaire L'objet de la présente invention consiste donc dans un système de transmission qui prévoit l'envoi, sur un unique support physique en fibre optique, d'un flux de données secondaire en même temps qu'un flux de données primaire, codifié suivant des codes de ligne du type 1B/2B. La station émettrice du système de transmission comprend une unité d'insertion, qui prévoit la présence, en combinaison, des éléments caractéristiques suivants - des premiers systèmes à même de convertit le flux de données principal du code d'origine au code de ligne; - des seconds systèmes à même d'émettre en sortie une impulsion en réponse à la présence d'un bit "zéro" dans le flux de données parvenant en entrée aux premiers systèmes; - des troisièmes systèmes à même d'activer sa propre sortie en réponse à la présence d'un bit "un" dans le flux de données secondaire;; - des quatrièmes systèmes à même de rendre disponible en sortie la configuration inutilisée par le code de ligne, en réponse tant à l'activation de la sortie des troisièmes systemes qu'à la présence d'une impulsion en sortie aux seconds systèmes, et également capables d'introduire cette configuration dans le flux de données converti par les premiers systèmes. La station réceptrice du système de transmission comprend une unité d'extraction, qui prévoit la présence, en combinaison, des éléments caractéristiques suivants : - des cinquièmes systèmes à même de retarder d'une valeur égale à un temps de bit du code de ligne le flux de données reçu et capables de le convertir du code de ligne en code d'origine; - des sixièmes systèmes à même d'émettre en sortie une impulsion, en réponse à chaque relevé de cette configuration binaire non utilisée par le code de ligne, dans le flux de données reçu par les cinquièmes systèmes; - des septième systèmes capables de reconstituer le flux de données secondaire, sur la base des impulsions disponibles à la sortie des sixièmes systèmes. D'autres caractéristiques de l'invention seront fournies par la description ci-après, qui constitue un exemple non limitatif de réalisation et qui est accompagnée par des figures, où : - la figure 1 montre la structure d'un système de transmission sur support physique en fibre optique, utilisant le principe qui est à la base de la présente invention; - la figure 2 montre, en détail, l'unité d'insertion UI de la figure 1, réalisée suivant l'invention; - la figure 2a montre des formes d'onde relative à la figure 2; - la figure 3 montre en détail l'unité d'extraction UE de la figure 1, réalisée selon l'invention; - les figures- 3b et 3c montrent des formes d'onde relatives à la figure 3;; - la figure 4 montre en détail une des stations de régénération RG de la figure 1, servant à extraire et à introduire les données du flux secondaire. Dans la figure 1 est illustré un système de transmission sur support physique en fibre optique FO, qui relie une station émettrice ST à une station réceptrice SR; la fibre optique FO est divisée en tronçons, à la fin de chacun desquels est installée une station de régénération Rugi. La station émettrice ST prévoit la présence d'une multiplicité de sources de données SP, qui envoient un nombre équivalent de flux de données à un appareil de multiplexing MX. Cette unité s'emploie à effectuer une opération de rassemblement et à effectuer une opération de conversion du code binaire en code d'origine HDB3. A la sortie de l'unité MX correspond donc un flux de données principal, codifié dans le code HDB3, qui parvient en entrée à une unité d'insertion UI. La station ST prévoit, par ailleurs, la présence d'une source de données secondaires SS, à la sortie de laquelle correspond un flux de données secondaires, comprenant, par exemple, aussi bien phonie que données. En l'absence de données du flux secondaire, l'unité UI pourvoit à convertir le flux de données principal du code HDB3 au code HDB3/CMI, ainsi qu'à envoyer le flux de données ainsi converti à la station réceptrice, au moyen de la fibre optique FO. Comme il a été dit, le code HDB3/CMI prévoit la codification "0-1" et ne prévoit pas l'emploi de la configuration "1-O". En présence d'un bit "un" dans le flux secondaire, l'unité UI pourvoit à effectuer un remplacement de la configuration "0-1" par la configuration "1-0", comme il sera mieux spécifié plus loin, lors de l'illustration de la figure 2. Le bit "zéro" du flux secondaire n'est pas transmis, mais sera déuitten récep- tza par suitedelbsence de la configuration "1-0" dans le temps de bit correspondant.La station réceptrice SR prévoit la présence d'une unité d'extraction UE, capable de convertir, du code HDB3/CMT en code HDB3, le flux de données reçu à.l'entrée, et capable également de reconstituer le flux de données secondaire sur la base des relevés de cette configuration "1-0"* Le flux de données secondaire est envoyé à un récepteur RS, tandis que le flux de données principal est envoyé à un démultiplicateur DM, qui extrait les flux prévus et les envoie aux récepteurs RP, après avoir effectué une opération de conversion du code HDB3 au code binaire. Dans la figure 2 est illustrée en détail l'unité UI de la figure 1, réalisée selon l'invention, qui prévoit la présence des éléments caractéristiques suivants - des premiers systèmes M1 capables de convertir le code HDB3 en code HDB3/CMI; - des seconds systèmes M2 à même d'émettre à la sortie une impulsion en réponse à la présence d'un bit "zéro" dans le flux de données principal en code HDB3; - des troisièmes systèmes M3capables d'activer leur sortie en pré-sence d'un bit "un" dans le flux de données secondaire;; - des quatrième systèmes M4 propres à rendre disponible, à la sortie, cette configuration "1-0", en réponse tant à l'activation de la sortie des troisièmes systèmes M3 qu'en présence d'une impulsion à la sortie aux seconds systèmes M2, et capables d'introduire cette configuration dans le flux de données converti par les premiers systèmes. Toujours dans la figure 2, on notera que les premiers systèmes M1 prévoient la présence d'un transformateur TR1, dont le bobinage primaire présente une extrémité à laquélle est appliqué le flux principal, codifie suivant le code HDB3 et illustré dans le diagramme la de la figure 2a, et qu'il présente également l'autre extrémité reliée à la masse. Le bobinage secondaire de l'unité TR1 est pourvu d'une prise centrale, reliée à la masse et aux extrémités 2a et 3a reliées à un circuit bistable de type D, indiqués par FF1 et FF2. Sur ces extrémités se trouvent les signaux illustrés dans les diagrammes respectifs de la figure 2a, où ne sont pas reportées les impulsions négatives, vu que les circuits bistables FF1 et FF2 interprètent les niveaux négatifs comme niveau logique zéro. Les unîté FP1 et ?F2 reçoivent, sur les entrées de temporisation, une séquence d'impulsions CKL2, illustrée dans le diagramme 4a de la figure 2a, qui est obtenue au moyen d'une unité d'extraction UE1 des impulsions de temporisation du flux principal et au moyen d'une première et d'une seconde unité de retard UR1 et UR2. A la sortie de l'unité FF1 et à la sortie de l'unité FF2 correspondent les signaux illustrés dans les diagrammes 6a et 7a, qui illustrent respectivement les impulsions positives et les impulsions négatives du code HDB3, dont la durée colncide avec le temps de bit du code d'origine. A la sortie invertie de l'unité FF2 est branchée une unité de produit logique A1, qui reçoit, sur la deuxième entrée, la sortie des quatre systèmes M4. En particulier, en l'absence de données dans le flux secondaire, à la sortie des systèmes M4 correspond la séquence d'impulsions de temporisation CKt2, illustrée dans le diagramme 4a, et, par conséquent, à la sortie de l'unité A1 correspond la séquence d'impulsions illustrée dans le diagramme 8a. La sortie de l'unité A1 et la sortie de l'unité FF1 parviennent en entrée à une unité de OR logique 1 à la sortie de laquelle correspond le signal codifié selon le code CMI, comme illustré dans le diagramme 9a de la figure 2a. Comme on peut le remarquer, le signal illustré dans le diagramme 9a exprime le signal illustré dans le diagramme 1, codifié suivant les règles HDB3/CMI, spécifiées précédemment. On remarquera également que les impulsions zéro du signal codifié selon le code HDB3 sont transmises avec la configuration "0-1", en l'absence de données du flux secondaire, alors qu'elles sont transmises avec la configuration "1-0" en présence de ces données, comme illustré ci-après, pour ce qui concerne le diagramme 21a. I1 faut savoir que cette substitution n'est effectuée que dans le premier bit "zéro", si bien que les circuits (non illustrés) chargés de l'identification du-début du temps de bit ne sont pas sensibles à cette substitution. Les signaux 2a et 3a parviennent en entrée à une unité de OR logique 02, prévue dans les seconds systèmes M2, à la sortie de laquelle correspond un signal représenté dans le diagramme llat La-sortie de l'unité 02 est reIieet .11 entrée donnés, d'un circuit bistable supplémentaire de type D FF3, qui reçoit en entrée la séquence d'impulsions de temporisation CK, obtenue de la séquence CK fournie par l'unité UE1 A la sortie invertie de l'unité FF3 correspond le signal représenté dans le diagramme 12a, où l'on constate une impulsion en correspondance d'impulsions "zéro" dans le flux principal, illustrée dans le diagramme la. Chacune de ces impulsions détermine un intervalle de temps utile pour la transmission d'un bit "un" du flux secondaire. Dans le diagramme 13a de la figure 2a est illustrée la séquence d'impulsions de temporisation CK 1 qui est disponible à la sortie de l'unité de retard UR1, tandis que, dans le diagramme 14a est illustrée une impulsion exprimant un bit "un" du flux secondaire, qui; est destiné à être transmis au cours d'un de ces intervalles de temps définis par les impulsions illustrées dans le diagramme 12a. L'impulsion illustrée dans le diagramme 14a est envoyée à un circuit "Slicer" SL, à la sortie de laquelle est branché un circuit de dérivation, constitué par la résistance R et par la capacité C; cette impulsion détermine donc la commutation dans l'état ON d'un circuit bistable de type set-reset FF4 A la sortie de ce dernier correspond l'impulsion illustrée dans le diagramme 15a, qui exprime une demande de transmission de données du flux secondaire, laquelle est envoyée en entrée à une unité de produit logique A2, qui fait partie des quatrièmes systèmes M4. L'unité A2 reçoit, sur la seconde entrée, la sortie 12a des seconds systèmes M2 et applique, sur l'entrée de données d'un circuit bistable de type D FF5, l'impulsion représentée dans le diagramme 16a. L'unité FF5 reçoit, sur l'entrée de temporisation, la séquence d'impulsion CKy1 (illustrée dans le diagramme 13a) et rend disponible, en sortie, l'impulsion représentée dans le diagramme 17a, dont le front de montée annule le circuit bistable FF4. La sortie 19a de l'unité PF5 et la sortie invertie de cette même unité parviennent en entrée à deux unités de produit logique A3 et A4, qui reçoivent, sur la seconde entrée, la sé quence d'impulsions de temporisation CK#1 (diagramme 13a) et CK#1. La sortie des unités A3 et A4 parvient en entrée à une unité d'OR logique 03, à la sortie de laquelle correspond la séquence d'impulsions représentée dans le diagramme l8a. Cette séquence, en correspondance de l'intervalle de temps défini par l'impulsion représentée dans le diagramme 17a, présente la configuration "1-O", non utilisée par le code HDB3/CMI. La séquence en sortie à l'unité 03 est synchronisée au moyen d'un circuit bistable de type D FF6, qui reçoit, sur llen- trée de temporisation, la séquence d'impulsions CK'ct2, illustrée dans le diagramme 5a et obtenue au moyen d'une unité DV1, propre à rendre disponible en sortie une impulsion en correspondance de chaque transition de la séquence qu'elle reçoit en entrée A la sortie de unité FF6 correspond la séquence d'impulsions représentée dans le diagramme 19a, qui présente cette configuration "1-0" synchrone avec la configuration 0-1", représentée sur le diagramme 9a en pointillé. La sortie de l'unité F6 est reliée en entrée à l'unité de produit logique A1, à la sortie de laquelle correspond la séquence d'impulsions 20a et, conséquemment, à la sortie de l'unité Oî correspond la séquence d'impulsions 21az Cette dernière séquence d'impulsions est donc relative à la transmission simultanée; dans l'intervalle de temps marqué par la zone hachurée, d'un "zéro" du flux principal et d'un "un" du flux secondaire. Dans la figure 3 est illustrée en détail l'unité d'extraction UE de la figure 1, réalisée suivant l'invention, qui prévoit la présence en combinaison des éléments caractéristiques suivants - cinquièmes systèmes M5 propres à retarder d'une valeur égale au temps de bit du code HDB3/CMI le flux de données reçu et de le convertir du code HDB3/CMI au code HpB35 - sixièmes systèmes M6 propres à émettre en sortie une impulsion en réponse à chaque relevé de la configuration binaire "1-0", non utilisée par le code HDB3/CMI. - septièmes systèmes M7 propres à reconstituer le flux de données secondaire sur la base des impulsions disponibles à la sortie des sixièmes systèmes. En ce qui concerne toujours la figure 3, on peut voir que les cinquièmes systèmes prévoient la présence d'un circuit d'échantillonnage CC propre à recevoir le flux de données présent sur la ligne, ainsi qu'à fournir en sortie et sur la sortie invertie les impulsions en code HDB3/CMI présentant les fronts rapides, comme illustré dans les diagrammes temporels correspondants lb et 7b de la figure 3b. L'unité CC effectue l'échantillonnage sur la base de la séquence d'impulsions CK' (voir diagramme llb), disponibles à la sortie d'une unité de dérivation DV2, qui reçoit en entrée la séquence d'impulsions CK (illustrées dans le diagramme lob), disponibles à la sortie d'une unité UE2 d'extraction des impulsions de temporisation. A la sortie de l'unité CC est branchE un registre coulissant SR, propre à retarder, d'une valeur égale à la pério- de du signal HDB3/CMI, les données d'entrée, comme illustré dans les diagrammes 2b et 2b. Les impulsions présentes à l'entrée et à la sortie de l'unité SR parviennent à une cinquième et à une sixième unité de produit logique A5 et A6, et, en particulier, l'unité A5 reçoit en entrée les séquences lb et 2b et rend disponible en sortie la séquence illustrée dans le diagramme 6b, tandis que l'unité A6 reçoit en entrée les séquences 7b et 2b et rend disponible en sortie la séquence illustrée dans le diagramme 7b. La sortie des unités A5 et A6 est pourvue, à l'entrée données d'un circuit bistable de type D, FF7 et FF6, circuits qui reçoivent sur l'entrée de temporisation la séquence d'impulsions CK'qG3, illustrée dans le diagramme 4b, disponible à la sortie d'une unité de dérivation DV3, qui est reliée à la sortie d'une unité de retardement UR3. A la sortie des unités FF7 et FF8 correspondent les séquences d'impulsions représentées respectivement dans les diagrammes 8b et 9b, qui parviennent en entrée, ainsi que les unités de produit logique A7 et A8 Ces dernières reçoivent, sur la seconde entrée, la séquence d'impulsions CKpS illustrée dans le diagramme lOb, et émettent les séquences d'impulsions représentées respectivement dans les diagrammes 12b et 13b. A la sortie des unités A7 et A8 est reliée une unité fonctionnelle, comprenant un couple de transistors TS1 et TS2, ainsi qu'un transformateur TR2, sur le bobinage secondaire duquel est disponible le flux de données principal, en code HDB3, comme illustré dans le diagramme 14b. La sortie invertie de l'unité CC et la sortie de l'unité SR parviennent également en entrée à une unité de produit logique Agx faisant partie des sixièmes systèmes M6, à la sortie de laquelle correspond la séquence d'impulsions représentée dans le diagramme 3b. La sortie de l'unité Ag parvient sur l'entrée d'un circuit bistable de type D, FF9, qui reçoit, sur l'entrée de temporisation, la séquence d'impulsions CK+G3, illustrée dans le diagramme 4b, qui présente une impulsion en coincidence avec la seconde moitié du temps de bit; conséquemment, une seule des impulsionsillustrées dans le diagramme 3b coïncide avec une impulsion de la séquence 4b, si bien que, à la sortie de l'unité FF9, correspond l'impulsion illustrée dans le diagramme 5bt La présence de cette impulsion indique que, dans le flux de données reçu, se trouve un bit "un" du flux secondaire, ainsi qu'il sera mieux illustré plus loin. La reconstitution du flux de données secondaire est en effet effectuée au moyen des septièmes systèmes M7, sur la base des impulsions, illustrées dans le diagramme 5b, fournies par les sixièmes systèmes M6. Le fonctionnement des septièmes systèmes M7 est illustré à l'aide des formes d'onde de la figure 3c, qui montre les impulsions du flux de données secondaire, en admettant qu'une impulsion secondaire soit transmise toutes les vingt impulsions du flux de données principal, en code HDB3. Dans le diagramme lc est représenté une pluralité d'intervalles temporels, d'une durée égale au temps d'un bit du flux de données secondaires, et l'on suppose que ce flux présente la configuration représentée. Dans le diagramme 2c est représentée la séquence d'i ~ pulsions fournie par les sixièmes systèmes M6, séquence qui re- pète, à échelle réduite, celle illustrée dans le diagramme 5be Dans le diagramme 2c, on suppose que le premier bit "un" est transmis au cours de la première moitié du temps de bit, que le second bit "un" est transmis au début du temps de bit et que le troisième bit "un" est transmis dans la seconde moitié du temps de bit La séquence 2c parvient en entrée à un circuit bistable de type set-reset FF10, ainsi que, en entrée, à une unité UE3 d'extraction des impulsions de temporisation CK5 du flux secondaire, qui rend disponible en sortie la séquence illustrée dans le diagramme 3c. L'unité FF10 reçoit sur l'entrée de mise au zéro cette séquence 3c et rend disponible en sortie la séquence d'impulsions représentéedans le diagramme 4c. Cette dernière séquence parvient sur l'entrée de données d'un circuit bistable de type D, FF11, qui reçoit sur l'entrée de temporisation la séquence 3c. A la sortie de l'unité FF11 est disponible le flux secondaire reconstitu,é comme illustré dans le diagramme 5c, qui répète la configuration binaire de la figure lc avec un retard légèrement inférieur à un temps de bit Pour ce qui concerne la figure 1, il est à noter que la transmission du flux de données secondaire ne comporte aucune modification des régénérateurs RG si, en eux, n'est pas exigée l'extraction et/ou l'insertion du flux de données secondaire. En effet, la conformation est effectuée bit par bit et, par conséquent, cette configuration "1-O" non utilisée est reconstituée de la même façon que les autres configurations. Si, au contraire, l'extraction ou l'insertion du flux de données secondaire est exigée, le ou les régénérateurs doivent être équipés de circuits presque coincidents avec ceux illustrés dans les figures 2 et 3, comme cela est illustré à la figure 4. Ce type d'unité prévoit la présence d'un commutateur CM, dont l'entrée 1 est reliée à la sortie du circuit d'échantillonnage CC, tandis que l'entrée 2 est reliée à la sortie de l'unité d'insertion. En effet, lorsque l'extraction des données n'est pas exigée, l'unité RG envoie sur la traite successive le signal reconstruit par l'unité CC, alors que dans le cas contraire, elle envoie les données disponibles à la sortie d'une unité M5-M1.Cette dernière prévoit la présence de certains des organes présents dans les cinquièmes systèmes M5 et certains des organes présents dans les premiers systèmes M1 Par rapport aux cinquièmes systèmes M5, illustrés dans la figure 3, l'unité M5-M1 prévoit la présence des unités CC, SR, A5, A6, FF7, EF8, tandis que, par rapport aux premiers systèmes M1 de la figure 2, elle prévoit la présence des unités A1 et Ol A la sortie des sixièmes systèmes Mg est reliée une unité de mesure du pourcentage d'erreur BER, qui, par exemple, peut être constituée par un compteur. En effet, en l'absence du flux de données secondaire, la configuration "1-0" ne devrait pas être présente en ligne et, donc, l'identification de cette configuration, de la part des sixièmes systèmes M6, indique laprésence d'une erreur. La mesure du pourcentage d'erreur peut donc etre effectuée, en omettant la transmission du flux de données secondaire et en comptant les impulsions qui correspondent à la sortie des sixièmes systèmes M6. Le bon fonctionnement de unité BER peut être vérifié en omettant la transmission du flux de données secondaire et en remplaçant sur commande quelques mots "0-1" par les mots défendus "1-0" (par exemple, un mot défendu tous les 106), afin de s'assurer que les circuits BER mesurent réellement le pourcentage d'erreur introduit sur le signal. - REVENDICATIONS 1.- Système de transmission, sur support physique en fibre optique, d'un flux de données secondaire et d'un flux de données principal, codifié suivant des codes de ligne du type 1B/2B, caractérisé par le fait que la station émettrice du systè- me de transmission comprend une unité d'insertion (UI), qui prévoit la présence en combinaison des éléments caractéristiques suivants - premiers systèmes (M1), propres à convertir le flux de données à envoyer à la station réceptrice, du code d'origine dans le code de ligne; - seconds systèmes (M2) propres à émettre en sortie une impulsion en réponse à la présence d'un bit "zéro" dans le flux de données principal, parvenant en entrée aux premiers systèmes;; - troisièmes systèmes (M3), propres à activer leur sortie en réponse à la présence d'un bit "un" dans le flux de données secondaire; - quatrièmes systèmes (M4), propres à rendre disponible en sortie la configuration non utilisée par le code de ligne, en réponse tant à l'activation de la sortie des troisièmes systemes (M3) qu'à la présence d'une impulsion en sortie aux seconds systèmes (M2) et propres, également, à introduire cette configuration dans le flux de données converti par les premiers systèmes (M1); caractérisé ensuite par le fait que la station réceptrice du système de transmission comprend une unité d'extraction (UE), qui prévoit la présence en combinaison des éléments caractéristiques suivants - cinquièmes systèmes (M5), propres à retarder, d'une valeur égale à un temps de bit du code de ligne, le flux de données reçu, ainsi qu'à le convertir du code de ligne dans le code d'origine; - sixièmes systèmes (M6), propres à émettre en sortie une impulsion en réponse à chaque relevé, dans le flux de données reçu des cinquièmes systèmes, de cette configuration binaire non utilisée par le code de ligne; - septièmes systèmes (M7), propres à reconstituer le flux de données secondaire sur la base des impulsions disponibles à la sortie des sixièmes systèmes (M6). 2*- Système suivant la revendication 1, caractérisé par le fait que les premiers systèmes (M1) prévoient la présence en combinaison des éléments caractérstiques suivants - un premier transformateur (TR1), dont le bobinage primaire présente une extrémité reliée à la masse et une extrémité à laquelle est appliqué le flux principal, et dont le bobinage secondaire présente une prise centrale reliée à la masse; - un premier et un second circuit bistable (FF1 et FF2) de type D, dont l'entrée des données est reliée à une extrémité (respectivement 2 et 3) du bobinage secondaire du premier transformateur (TR1) et à l'entrée de temporisation duquel est appliquée une séquence d'impulsions de temporisation, extraite du flux principal de données et retardée d'une valeur;; - une première unité de produit logique (A1), dont la première entré est reliée à la sortie invertie du second circuit bistable et dont la seconde entrée est reliée à la sortie des quatrièmes systèmes (M4); - une premiere unité d'OR logique (01), à l'entrée de laquelle est reliée la sortie du premier circuit bistable (FF1), ainsi que la sortie de la première unité de produit logique (Al > 3.- Système suivant les revendications 1 et 2, caractérisé par le fait que ces seconds systèmes (M2) prévoient la présence en combinaison des éléments caractéristiques suivants:: - une seconde unité d'OR logique (02), dont les entrées sont reliées aux extrémités du bobinage secondaire du premier transformateur (TR1); - un troisième circuit bistable (FF3) de type D, à l'entrée de temporisation duquel est appliquée une séquence d'impulsions (CK), extraite du flux principal de données et inverties Système suivant la revendication 1, caractérisé par le fait que ces troisièmes système (M3) prévoient la présence en combinaison des éléments caractéristiques suivants - un circuit "slicer" (SL), à l'entrée duquel est appliqué le flux secondaire de données; - un circuit dérivateur (R,C), branché à la sortie du circuit "slicer";; - un quatrième circuit bistable (FF4) de type set-reset, dont l'entrée de set est reliée à la sortie du circuit dérivateur (R,C) et à l'entrée de reset duquel est appliqué un signal, prélevé par les quatrièmes systèmes (M4). 5.- Système suivant la revendication 1, caractérisé par le fait que ces quatrièmes systemes (M4) prévoient la présence en combinaison des éléments caractéristiques suivants - une seconde unité de produit logique (A2), dont la première entrée est reliée à la sortie invertie du troisième circuit bistable (FF3) et dont la seconde entrée est reliée à la sortie du quatrième circuit bistable (FF4);; - un cinquième circuit bistable (FF5) de type D, dont l'entrée des données est reliée à la sortie de la seconde unité de produit logique et à l'entrée de temporisation duquel est appliquée une séquence d'impulsions, extraite du flux principal et retardée d'une valeur l - une troisième et une quatrième unité de produit logique (A3 et A4), dont la première entrée est reliée à la sortie et, respectivement, à la sortie invertie du cinquième circuit bistable et à la seconde entrée de laquelle est appliquée la même séquence d'impulsions de temporisation, appliquée en entrée au cinquième circuit bistable (FF5) et respectivement, la même séquence invertie (CKt CK1);; - une troisième unité d'OR logique (03), dont les entrées sont reliées aux sorties de la troisième et de la quatrième unité de produit logique (A3 et A4); - un sixième circuit bistable (FF6) de type D, dont ltentrée donnés est reliée à la sortie de la troisième unité d'OR logique (03) et à l'entrée de temporisation duquel est appliquée, au moyen d'un dérivateur (DV1), la même séquence d'impulsions que celle appliquée au cinquieme circuit bistable. 6.- Système suivant la revendication 1, caractérisé par le fait que ces cinquièmes systèmes (M5) prévoient la présence en combinaison des éléments c2ractéristiques suivants : - un circuit d'échantillonnage (CC), auquel est appliqué le signal provenant de la ligne; - un registre à décalage (SR), propre à retarder d'une valeur égale à un temps de bit du code de ligne le signal présent à la sortie, et à la sortie invertie, du circuit d'échantillonnage (CC); - une cinquième et une sixième unité de produit logique (A5 et A6 > , qui reçoivent en entrée la sortie et, respectivement, la sortie invertie du circuit d'échantillonnage (CC), ainsi que, respectivement, la sortie et la sortie invertie du registre à décalage (SR);; - un septième et un-huitieme circuit bistable (FF7 et FF8) dont l'entrée données est reliée à une sortie respectivement de la cinquième et de la sixième unité de produit logique (A5 et A6) et à l'entrée de temporisation duquel est appliquée une séquence dQmpulsions (CK'5y3), extraite des données reçues, dérivée et retardée d'une valeur #3; - une septième et une huitième unité de produit logique (A7 et A8), à la première éntrée de laquelle est reliée respectivement une sortie du septième et du huitième circuit bistable (FF7 et FF8), et à la deuxieme entrée de laquelle est appliquée la sé quence d'impulsions (CK ) extraite des données reçues; ; p - un second transformateur (TR2), aux extrémités du bobinage duquel sont branchées, respectivement, la sortie de la septième et la sortie de la huitième unité de produit logique (A7 et A8) et à l'extrémité du bobinage secondaire duquel est disponible le flux principal des données. 7.- Système suivant la revendication 1, caractérisé par le fait que ces sixièmes systèmes (M6) prévoient la présence en combinaison des éléments caractéristiques suivants - une neuxième unité de produit logique (Ag), dont la première entrée est reliée à la sortie invertie du circuit d'échantillonnage (CC), et dont la seconde entrée est reliée à la sortie du registre à décalage (SR); un neuvième circuit bistable (FF9) de type D, dont l'entrée données est reliée à la sortie de la neuvieme unité de produit logique (Ag) et à l'entrée de temporisation duquel est appliquée la même séquence d'impulsions (CK'y3) appliquée en entrée aux septième et huitième circuits bistable (FF7 et FF8). 8.- Système suivant la revendication 1, caractérisé par le fait que ces septièmes systèmes (M7) prévoient la présence en combinaison des éléments caractéristiques suivants - un dixième circuit bistable (FF10) de type set-reset, à l'en- trée de set duquel est reliée la sortie du neuvième circuit-bistable (FF9); - une unité d'extraction (UE3) des impulsions de temporisation (CKs) du flux secondaire, dont la sortie est reliée à l'entrée de reset du dixième circuit bistable (FF10); - un onzième circuit bistable lFFll) de type D, dont entrée données est reliée à la sortie du dixième circuit bistable (FF10), et dont -'entrée de temporisation est reliée à la sortie de cette unité d'extraction (UE3).