Brevet FR2533385A1 — publié le 19840323

CIRCUIT D'iNTERFACE NUMERIQUE ADAPTATEUR DE DEBITS La présente invention Se rapporte aux circuits d'interface numérique adaptateur de débits qui permettent de recevoir des signaux numériques ayant des débits donnés, et de traiter ces signaux pour les transmettre à un débit différent en fonction des caractéristiques particulières de l'application. Généralement pour la transmission de données numériques on utilise des liaisons dites "spécialisée" qui permettent d'effectuer soit des liaisons point à point soit d'avoir accès à des réseaux de commutation de données numériques connus. Les débits binaires couramment utilisés en téléinformatique sont des débits de 2400 bits, 4800 bits/s ou 9600 bits. Pour répondre à des besoins exprimés par l'administration (CCIT1) qui sont notamment d'emprunter le réseau téléphonique numérique commuté, il est nécessaire d'équiper les autocommutateurs téléphoniques de circuits capables de recevoir des données synchrones ou asynchrones dont les débits ont été mentionnés ci-dessus et également des débits multiples de 2 Kb/s.Ces circuits doivent en outre traiter ces données pour qu'elles puissent etre prise en compte par ces autocommutateurs. I1 est bien évident que cette solution présente l'avantage d'être bien moins onéreuse que la location de lignes spécialisées et offre en plus une grande souplesse grâce à la possibilité de commutation qu'offre le réseau téléphonique à commutation de circuits. Les centraux téléphoniques ont des réseaux de connexion qui brassent des supports ayant des débits de 64 kbits/s. Ces supports sont classiquement appelés jonctions MIC, et sont des jonctions multiplexées définies par l'avis G732 du CCITT. Or les circuits d'interface numérique existant déjà dans certaines applications particulières ne répondent pas du tout aux normes établies en matière de commutation téléphonique et aux caractéristiques des nouveaux centraux de commutation téléphonique. Dans ce but, I'invention propose un circuit d'interface numérique permettant d'adapter les signaux provenant d'équipements terminaux amont et notamment des périphériques téléinformatiques, aux supports MIC des autocommutateurs ainsi qu'à leurs réseaux de maillage. L'invention a donc pour objet un circuit d'interface numérique adaptateur de débits, relié an amont à des équipements terminaux de données et en aval à des équipements de commutation temporelle comprenant un réseau de connexion une unité de traitement et de commande, recevant des signaux numériques ayant des débits donnés, traitant ces signaux pour les transmettre à un débit différent, principalement caractérise en ce qu'il comprend: - des moyens de réception et d'émission pour d'une part recevoir des premiers signaux numériques incidents ayant un débit donné et les signaux d'horloge associés provenant des équipements amont, les signaux incidents étant constitués par des mots de N éléments binaires en série; pour traiter ces signaux et émettre vers les équipements aval des signaux multiplexés à un débit donné, ces signaux étant constitués de trames divisées en intervalles de temps comportant des mots constitués par N éléments binaires et pour, d'autre part, recevoir des signaux multiplexés provenant des équipements aval et ayant le même débit que les signaux multiplexés émis vers ces équipements et également constitués par des trames divisées en intervalles de temps comportant des mots constitués par N éléments binaires, traiter ces signaux et délivrer des signaux numériques émergents et les signaux d'horloge associés, ces signaux étant délivrés à un débit donné et émis vers l'équipement amont correspondant. D'autres particularités et avantages de l'invention apparaîtront clairement dans la description suivante présentée à titre d'exemple non limitatif et faite en regard des figures annexées qui représentent: - figure l, un schéma synoptique d'un circuit d'interface numérique selon l'invention, désigné sous le non abrégé de CIN; - figure 2, quelques variantes au niveau des entrées et sorties du CIN selon l'invention; - figure 3, le schéma du circuit de traitement d00 dans sa fonction de traitement des informations numériques entrantes et d'aiguillage vers un IT d'une jonction MIC ; - figure 4, un tableau récapitulatif d'un ensemble de débits écoulés par le CIN;; - figure 5, le schéma du circuit de traitement 100 dans sa fonction de traitement des informations numériques sortante et de génération de débits numériques différents; - figure 6, le schéma du générateur d'horloges synchrones 301 selon la figure 4 - figure 7, le schéma d'un circuit d'exploration et de distribution d'informations 101 selon la figure 1 - figure 8, le schéma d'un circuit de détection des drapeaux selon la figure 1; - figure 9, le schéma d'un circuit 103 de préparation des octets dans le sens équipement amont vers équipement aval pour le multiplex X50 selon la figure 1. Le synoptique simplifié du CIN représenté sur la figure 1 permet de définir les liaisons avec son environnement et les fonctions essentielles qu'il réalise. Les différentes fonctions sont représentées sous formes de blocs qui sont une vue de l'esprit permettant ainsi de synthétiser le fonctionnement du CIN. Le CIN est un circuit destiné à être intégré, mais pour mieux faire apparaître ses caractéristiques on décrira une maquette comportant un ensemble de circuits (intégrés) qui permettent de réaliser toutes ses fonctions. Le CIN collabore avec un microprocesseur MP qui n'a pas été représenté, seule la liaison BUS incluant le bus de données et le bus d'adressage est représentée. Le CIN reçoit des signaux numériques R et HR provenant d'équipements terminaux amont qui sont notamment des terminaux informatiques et émet en retour vers ces terminaux des signaux numériques E et HE. Le CIN traite les signaux R et émet vers des équipements aval de commutation temporelle, des signaux multiplexés JE sur des supports MIC et reçoit en retour des signaux multiplexés 3R transmis par des supports MIC. Un circuit de traitement bidirectionnel 100 permet de recevoir des signaux numériques incidents R et d'adapter les débits entrants de ces signaux R au débit défini par l'avis G 732 du CCITT qui est de 64 kbits/s, et délivrer les signaux multiplexés 3E émergents, transmis par des supports MIC. Ce circuit 100 permet également de recevoir des signaux multiplexés JR incident provenant de jonctions MIC et de les traiter pour délivrer des signaux émergents asynchrones ou synchrones, à des débits donnés suivant le terminal vers lequel ils sont acheminés. Un circuit d'intervention 181 bidirectionnel permet au CIN d'explorer des informations issues de son environnement et distribuer des informations à cet environnement. I1 permet par exemple d'être relié à un ou plusieurs modems distant et de pouvoir dialoguer avec ces modems suivant l'avis V24 ou X24 du CCITT. Dans notre réalisation particulière, le CIN étant relié à un ou plusieurs modems de terminaux distants par des liaisons V24 ou X24, le circuit d'invention 101 permet en fait d'explorer et de distribuer l'état de certains fils de ces liaisons. Un circuit de gestion de procédure 102, permet de traiter des jonctions multiplexées JE et/ou JR supportant des messages HDLC (à procédure de commande de contrôle à haut niveau), utilisés par exemple pour la commutation de paquets. Le circuit 103 permet d'intervenir au niveau du contenu des mots numériques de n éléments binaires arrivant à partir d'un signal R et/ou JR. Dans cette réalisation particulière les mots considérés sont des octets ils contiennent huit éléments binaires (8 bits). Selon certaines applications spécifiques, les huit bits de chaque information ne contiennent en fait que six bits utiles à l'information transportée. Les deux autres bits permettent de transporter des états de la liaison de commande avec le terminal émetteur. Ces états sont donnés par le circuit 101. Le circuit 103 permet de préparer des mots repondant à la spécification X50. Le CIN permet donc de fournir des signaux constitués par des mots répondant à la spécification X50 à des circuits annexes, aptes à préparer des trames en vue d'obtenir un multiplex X50. Un registre d'état et de commande 104 en liaison par l'intermédiaire du bus, avec le microprocesseur permet de transmettre les ordres venant du microprocesseur, à des instants significatifs aux différents sous ensembles du CIN. Sur la figure 2 on a représenté trois types de boîtiers pour illustrer trois réalisations particulières dans lesquelles les entrées et sorties du CIN diffèrent suivant l'application particulière. Ces boîtiers ont 40 broches d'entrées-sorties. I1 comportent tous, deux broches pour l'alimentation une broche pour une commande trois états CS, une broche pour faire une remise à zéro RESET, une broche pour le signal d'horloge générale HM et une broche pour le signal de synchronisation de trames. Le premier boîtier CINI possède quatre broches pour être en liaison avec une voie numérique NI, lui permettant de recevoir les signaux R et HR et de délivrer les signaux E et HE. Il possède quatre broches pour pouvoir être en liaison avec deux jonctions MIC (MIC1 et MIC2). I1 comporte six broches pour recevoir les signaux d'horloge et d'alimentation du microprocesseur, trois broches pour la liaison avec les lignes de commande du microprocesseur qui donnent des ordres d'écriture et de lecture R/W, de validation mémoire VMA et recoivent des ordres d'interruption lRQ, cinq brqches pour l'adressage et huit broches pour les données. L'originalité de ce circuit vient du nombre important de broches réservées à la fonction d'intervention sur l'environnement.Le nombre de fils testés dune liaison, qu'il peut avoir avec un modem, est de seize puisqu'il a seize broches de connexion. Ce premier circuit peut donc être utilisé pour des liaisons avec des modems sophistiqués. Le deuxième boîtier CIN2 peut être en liaison avec deux voies numériques NI et N2, il possède six broches à cet effet. I1 peut transmettre les signaux émergents sur deux jonctions MIC" il possède quatre broches à cet effet. I1 comporte seize broches pour les liaisons avec le microprocesseur. I1 comporte quatorze broches pour la liaison avec les deux modems distants. Ce circuit permet d'économiser deux jonctions MIC par rapport au premier circuit, puisqu'il peut être en liaisons avec deux voies numériques. Le troisième boîtier CJN3 peut être en liaison avec quatre voies numériques N1-N4, il possède dix broches à cet effet. Il peut transmettre les signaux émergents sur quatre supports de jonctions MIC, il possède huit broches à cet effet. Ce circuit ne possède plus que six broches pour assurer la fonction d'intervention sur certains fils des liaisons avec le modem, ce qui peut être insuffisant pour certaines applications. Sur la figure 3, on a représenté le schéma du circuit de traitement 100 dans lequel, les circuits représentés permettent de mettre en oeuvre le traitement des informations numeriques entrantes et provenant par exemple du modem d'un terminal distant, et l'aiguillage de ces informations vers un intervalle de temps ou IT, d'une jonction MIC, JE. Les signaux d'horloge utilisés pour le traitement des informations numériques sont ceux qui sont utilisés classiquement dans la commutation temporelle à savoir une horloge générale HM à 2 MHz, un signal H64 à 64 kHz qui est l'horloge de synchronisation des intervalles de temps, et un signal STR de verrouillage de trame. Les signaux R de débits asynchrones ou synchrones sont transmis en série à l'entrée d'un registre 200 convertisseur série-parallèle. Lorsque le signal R est asynchrone le microprocesseur informe le CIN que ce signal R est un signal asynchrone. Pour cela une bascule 105 du registre d'état 104 bloque le signal d'horloge de réception HR à l'aide d'une porte "ET " 201 et permet de prendre en compte un signal d'horloge H64 à 64 kHz à l'aide d'une porte "ET" 202 et d'une porte "OU" 203. Ce signal reçu R est donc échantillonné à la rapidité de 64 kbits/s grâce à l'horloge H64 générée par un diviseur binaire 204. Ce diviseur 204 reçoit pour cela le signal d'horloge HM à 2,048 MHz et le signal de synchronisation de trame STR émis par le microprocesseur. Un ensemble de signaux d'horloge H128, H64-H8 sont obtenus à la sortie de ce diviseur 204, et les signaux H64-H8 sont utilisés par un circuit PAL 205 (réseau logique programmable) qui permet d'obtenir un signal de validation pour chaque IT, référencé par VALITl-VALIT32. Un multiplexeur 206 reçoit ces signaux VALITl-VALlT32 et permet de sélectionner l'un de ces signaux parmi les trente-deux, par décodage sur cinq bits de l'lT choisi parmi les trente-deux IT d'une trame. Le décodage permettant cette sélection est transmis par un registre 106 du registre d'état et de commande 104 qui est commandé par la liaison bus le reliant au microprocesseur. Le nombre de bits utiles dans chaque IT reçu est donné par le microprocesseur. Pour cela un registre 107 du registre d'état et de commande 104 adresse une mémoire de données 207 et permet ainsi de lire dans cette mémoire 207 le nombre de bits utiles à prendre en compte pour chaque IT. Un codeur 208 reçoit l'indication du nombre de bits utiles et code ce nombre sur trois bits, le maximum étant de huit bits utiles. Ces trois bits de codage du nombre de bits utiles dans l'lT est transmis à un comparateur 209 qui reçoit par ailleurs le résultat du comptage d'un compteur 210. Lorsque les données qu'il reçoit sont égales, la sortie A=B remet à zéro le compteur 210 et permet åe charger le ou les bits utiles dans un registre 211 par l'intermédiaire d'un ensemble de huit portes "ET" 212 commandées par la mémoire 207. L'information stockée dans ce registre 211 est réinjectée à l'entrée série de ce registre 211 autant de fois qu'il est nécessaire pour atteindre le débit de 64 kbits/s. Ces informations sont transmises en série au rythme de l'horloge HM, et sous le contrôle du signal VALITn par l'intermédiaire d'une porte "ET" 213 vers un multiplexeur 214. Le multiplexeur 214 activé par une porte "ET" 215 délivre ces informations vers un support MIC, soit sur l'une de ses quatre sorties prises comme exemple JEî-JE4, Si le CIN a la possibilité d'être relié à quatre jonctions MIC. Le choix de la sortie est transmis par l'intermédiaire du microprocesseur et d'un codeur 108 qui commande les entrées de sélection du multiplexeur 214. Les signaux de débit synchrones sont traités pratiquement de la même manière que les signaux asynchrones. Le microprocesseur informe le CIN que le signal reçu R est synchrone. La bascule 105 bloque le signal H64 et c'est l'horloge d'émission HR qui est prise en compte à la réception à l'aide des portes 201-203. La suite du traitement des données est identique à ce qui a été décrit cidessus. Sur la figure 4 on a représenté un tableau récapitulatif de quelques débits que peut traiter le CIN; les débits ayant des applications particulièrement intéressantes sont signalés par un triangle noir. En abscisse n représente le nombre de bits utile qu'il peut y avoir dans un mots de n bits pour une application donnée. En ordonnée, m représente le nombre de fois que le même mot (I'octet) est répété pour écouler le débit désiré, soit d = (n/m) x 8 Kbits/s. Ce nombre m représente donc le nombre de trames dans lesquelles apparat le même mot. Sur la figure 5, on a représenté le schéma du circuit de traitement 100 dans lequel les circuits représentés permettent de mettre en oeuvre le traitement des informations numériques sortantes, consistant à extraire le contenu de chaque IT d'un signal émergent JE et à générer les signaux E à des débits numériques donnés, différents selon l'application. Le débit numérique asynchrone est régénéré sous le contrôle du signal d'horloge H64. Le décodeur 108 permet de sélectionner une jonction MIC, JR, parmi les jonctions entrantes par un décodage sur 2 bits activant les deux entrées de sélections d'un multiplexeur 300 à quatre entrées (car on s'est limité à une liaison avec quatre jonctions MIC). Le registre 106 permet de décoder le numéro des IT sur cinq bits (car il y a trente-deux IT dans une trame MIC). Ce décodage est utilisé pour activer les entrées de sélection du multiplexeur 206 représenté en pointillé sur cette figure car il intervient également sur la figure 4. Ce multiplexeur 206 délivre le signal VALITn qui permet d'activer un générateur d'horloge synchrone 301. Ce circuit 301 est apte à génèrer le signal d'horloge d'émission HE désiré, il sera décrit avec plus de détail ultérieurement. L'horloge d'émission HE désirée est générée à parfir d'un signal de commande d'horloge se présentant sur huit bits dans cet exemple, obtenus aux sorties de la mémoire de données 207 également représentée sur la figure 4. Les données séries de la voie MIC sélectionnée par le circuit 300 sont transmises octet par octet à un convertisseur série-parallèle 302 dont l'entrée d'horloge est activée par le signal de sortie de la porte "ET" 213 qui reçoit en entrée le signal VALITn correspondant et le signal HM. Ces données. de huit bits sont ensuite transmises à l'entrée d'un. convertisseur parallèle-série 303 qui se charge sur la commande d'un signal de sortie d'un comparateur 304. Le convertisseur 303 délivre les données de huit bits en série au rythme de l'horloge d'émission HE qui a été choisi. L'horloge d'émission HE est différente selon que le signal est envoyé vers l'un ou l'autre des terminaux en liaison avec le CIN. Cette horloge HE est générée par le générateur 301 décrit ultérieurement. Des sous-débits ont été définis pour atteindre un débit de 64 kbits/s. Avant d'émettre les signaux vers chacun des terminaux en liaison avec le circuit, il faut supprimer les octets qui ont été répétés dans plusieurs trames successives pour atteindre le débit de 64 kbits/s. Pour -cela le comparateur 304, la mémoire 207 et un compteur synchrone 305 collaborent pour délivrer un signal de chargement en sortie du comparateur 304. Ce signal de chargement est utilisé pour valider l'entrée de charge- ment du registre 304, permettant de ne charger et délivrer chaque octet qu'une seule fois vers la sortie E. La mémoire 207 reçoit du registre 107 une information donnant le nombre de trames dans lesquelles un octet relatif à un signal multiplexé donné apparaît. Le compteur 305 compte le nombre de trame à partir du signal de synchronisation de trame STR. Le comparateur 304 reçoit les informations de la mémoire 207 et du compteur 305.Losque les données A et B sont égales, le compteur 305 est remis à zéro et l'octet stocké dans le registre 303 est délivré, au rythme de l'horloge HE du générateur 301. Un ensemble de portes "ET" 306-308 et "OU" 309 permet de charger le registre 303 soit à partir de l'horloge HE soit à partir de l'horloge H64 selon que les données à émettre sont synchrones ou non. Le générateur d'horloge 301 représenté sur la figure 6 permet à partir de deux diviseurs en série 310 et 311 d'obtenir le signal d'horloge d'émission HE désiré en fonction des données lues dans la mémoire 207. En effet ces données lues à l'adresse donnée par le microprocesseur, permettent de programmer les diviseur 310 et 311 pour obtenir à la sortie le signal HE désiré. Le signal d'horloge utilisé pour l'horloge du diviseur 310 est un signal de 48 kbits/s. Pour obtenir par exemple un signal à 2400 bits/s, il faut diviser le signal de 48 kbits/s par 20. Dans cette réalisation particulière, le circuit d'exploration et de distribution 101 qui est représenté en détail sur la figure 7, permet au CIN d'effectuer le contrôle d'un fil d'une liaison normalisée V24 ou X24 reliant un modem au CIN. Ce circuit permet d'explorer ou de distribuer un bit arrivant sur un fil de la liaison. Un circuit logique 401 commande l'ouverture ou la fermeture de deux portes logiques à trois états 402 et 403 selon que le circuit 101 doit explorer ou distribuer sur le fil associé. Dans le cas de l'exploration la porte 403 est ouverte, une porte logique 404 commande la lecture de cette donnée qui est envoyée au microprocesseur. Une logique d'interruption 405 initialisée par le microprocesseur permet d'interrompre ce dernier uniquement lors des changements d'états, et de se limiter au nombre de bits désirés. L'ensemble des commandes sont transmises par adressage donné par un décodeur d'adresse 406. Un circuit logique 407 alimenté par des informations internes émises en cours de fonctionnement du circuit 101, permet d'augmenter le champ d'adresse à l'entrée du décodeur 406. Dans le cas de la distribution la porte 402 est ouverte. Un circuit logique de distribution 408 contient le bit a émettre et émet ce bit sur commande du microprocesseur. Les circuits logiques de la figure 7 ont été représentés avec détail, par exemple le circuit 401 comprend une bascule 410, et une porte "ET" 411. Le circuit 404 peut être réalisé par une porte "ET". Le circuit 405 comprend un premier ensemble 405A comportant un comparateur 412, et une bascule 413 qui mémorisent la sollicitation d'interruption, un deuxième ensemble 405B comportant une porte "ET" 414 et une bascule 415 qui constituent le masque d'interruption, positionné par le microprocesseur et un troisième ensemble 405C comportant une bascule 416 la bascule d'interruption elle-même et une porte "OU" 417 pour sa remise à zéro éventuelle, les différents ensembles de sollicitation d'IT sont reliés en "ou cablé" grâce à la porte 418, vers la bascule d'lT 416. Le circuit 407 comprend une porte "ET" 419 et deux bascules 420 et 421 dont les sorties délivrent les deux bits d'extension d'adresse. Les références AO, Al, A2 sont des adresses données par le bus d'adressage reliant le circuit aux sorties d'adressage du microprocesseur. Les références R/W, VMA, IRQ correspondent respectivement aux ordres de lecture/écriture, validation mémoire et interruption émis ou reçus par le microprocesseur. Les références DO-D3 sont des données bidirection- nelles transmises sur le bus de données reliant le circuit au bus de données du microprocesseur. Sur la figure 8 on a représenté le circuit 102 de gestion de procédure qui permet la détection multiplexée de drapeaux et le stockage des informations utiles à communiquer au microprocesseur par interruption. Ce circuit 102 est destiné à recevoir les données dune jonction MIC entrante JE et/ou sortante JR. Chaque intervalle de temps ITO, IT1, IT31 contient un octet qui est chargé respectivement dans un registre 500 - 531 sous la commande des signaux VALITO-)tALIT31 au rythme de l'horloge HM. Un groupe de huit multiplexeurs 536-544 à trente-deux entrées et une sortie reçoivent chacun respectivement trenteHeux bits provenant des trente-deux IT et ayant le même numéro d'ordre dans chaque IT. Par exemple le multiplexeur 536 reçoit le premier bit des ITO, IT1, IT31. Un décodeur 545 permet sur commande des signaux STR et HM de sélectionner un numéro d'IT, la sortie de chaque multiplexeur délivre le bit appartenant à cet IT. Un comparateur 546 reçoit l'IT sélectionné et reçoit par ailleurs un octet correspondant au drapeau à détecter. Le comparateur 546 compare ces deux octets, et lorsqu'il y a égalité l'état de l'octet est mémorisé dans une mémoire 547 à 32 x 1 bits. Cette mémoire 547 permet en fait de mémoriser l'état des trente-deux IT d'une trame donnée, soit l'état "FLAG" soit "FLAG" Un multiplexeur 548 permet daller écrire puis lire dans la mémoire 547. Il reçoit les adresses d'écriture du décodeur 545, et les adresses de lecture d'un circuit d'adressage 549 activé par l'horloge HM. Les données lues dans la mémoire 547 sont --inscrites dans une deuxième mémoire 550 identique, dite mémoire des états antérieurs ce qui permet de mémoriser les trente-deux états des trente-deux IT d'une trame. Lorsque le circuit 102 reçoit la trame suivante, l'état des trentedeux IT est mémorisé dans la mémoire 547. Un comparateur 551 reçoit ces différents états et les compare avec les états antérieurs. Lorsqu'il détecte un changement d'état entre deux IT multiplexés, le circuit d'adressage 549 adresse une pile 552 de trente-deux octets du type LîFO (dernier entré, premier sorti) afin d'y stocker immédiatement l'octet utile par l'intermédiaire de portes à trois états dont deux sont représentées et référencées respectivement 553 et 554. La sélection de ces portes est obtenue à partir d'un décodeur 555. Le contenu de la pile 552 à l'adresse indiquée est lu par le microprocesseur, dès que ce dernier a reçu l'interruption générée par le circuit 551 simultanément au processus décrit ci-dessus. Sur la figure 9 on a représenté le circuit 103 qui permet de préparer les octets dans le sens équipement amont vers équipement aval pour le multiplex normalisé X50. Ce multiplex permet de réaliser des jonctions internationales entre réseaux de données synchrones. Dans la spécification X50 l'octet est défini de la façon suivante: le premier bit F sert de verrouillage d'enveloppe (d'octet), les six bits suivant sont les bits utiles (portant l'information proprement dite) et le dernier bit S est un bit d'état. Les bits F et S définissent l'enveloppe de l'octet. Au niveau de la spécification X21 c'est-à-dire celle à laquelle on s'intéresse puisqu'il s'agit plus particulièrement de relier un équipement terminal de traitement de données et un équipement de commutation temporelle, il faut dans le sens émission, émettre sur le bit S l'état du fil C de l'interface X21, et dans le sens réception extraire l'état du fil I de cet interface. Le circuit d'exploration et de distribution 101 va permettre de connaître l'état des fils C et I et d'introduire ces états dans le bit S. Le circuit 103 est un circuit logique qui permet de préparer les octets à la spécification X50 et permet ainsi de contribuer à la génération d'un multiplex X50. Il comprend pour cela un ensemble de portes "ET" 600, connectées aux sorties du registre 200 et au circuit 215 un ensemble de portes "OU" 601 connectées en entrée au circuit 212 et aux portes 600 et en sortie aux entrées du registre 211. Il comprend également un diviseur par six 602 et une logique de commande 603 du registre 211. Une baScule 109 du registre d'état et de commande 104 permet de mettre en service ou non le circuit 103. Lorsque ce circuit 103 est en service, la bascule 109 sélectionne les portes 600 et inhibe le circuit 212 ce qui permet d'effectuer le chargement des octets dans le registre 211 en opèrant un décalage vers la droite. Le diviseur 602 est activé par la bascule 109 en même temps que les portes 600. Il génère un signal de décomptage par six des six bits utiles à sa sortie, activant le circuit logique 603. Ce circuit génère deux signaux aptes à commander les entrées de chargement en parallèle du registre 211. Ainsi lorsque l'ordre de préparation de l'octet selon l'avis X50 est donné, le registre 211 se remplit en laissant le premier et le dernier étage S et F libres selon les normes. L'étage contenant l'état S est rempli par le circuit d'exploration et de distribution qui donne l'état du fil C chaque fois que six bits utiles sont stockés Sinon, lorsque l'ordre X5û est donné et que A = B à la sortie du comparateur 209 représenté sur la figure 3, le circuit 603 génère des signaux qui provoque le chargement en parallèle dans le registre. Le registre 211 permet soit de rentrer les données en parallèle telles qu'elles se présentent, soit d'effectuer un décalage lors du chargement de ces données à l'aide du circuit 603, et soit de charger des données-série. Dans le sens équipement aval vers équipement amont le circuit permettant de préparer les octets au multiplex X50 est identique évidemment et s'insère entre les registres 302 et 303 On distribue alors dans le bit S l'état du fil I. En conclusion le CIN tel qu'il a été décrit, permet par exemple d'être utilisé comme interface numérique adaptateur de débits entre des équipements amont du type terminal informatique et des équipements aval du type autocommutateur téléphonique à commutation temporelle. Il peut donc être relié à un modem de terminal grSce à un nombre variable de bornes (ce nombre variant suivant l'applicatioro par lesquelles il reçoit et il émet un ou des signaux numériques de données R, E et les signaux d'horloges associés HR, HE; et il peut être relié à un autocommutateur téléphonique grâce à un nombre variable de bornes par lesquelles il émet et reçoit un ou des signaux numériques multiplexés JE, JR; les autres bornes permettent de relier le circuit CIN à l'unité de traitement et de commande MP qui gère les différents sous ensembles du CIN. Le CIN peut notamment être relié en amont à un terminal dont les débits sont classés dans la norme X1 du CCITT, et en aval à un réseau de connexion temporelle de canaux à 64 kbits/s Le CIN peut dans ce cas permettre d'effectuer de la commutation de circuit X21 entre terminaux selon les normes du CCITT. Le CIN permet de préparer l'enveloppe F, S des données selon la spécification X50. Il contribue ainsi à la génération d'un multiplex X50 par le réseau de connexion. REVENDICATIONS 1. Circuit dXinterface numérique adaptateur de débits, relié en amont à des équipements terminaux de données et en aval à des équipements de commutation temporelle comprenant un réseau de connexion, une unité de traitement et de commande (M P), recevant des signaux numériques ayant des débits donnés, traitant ce signaux pour les transmettre à un débit différent, caractérisé en ce qu'il comprend: - des moyens de réception et d'émission (100) pour d'une part recevoir des premiers signaux numériques incidents (EX ayant un débit donné et les signaux d'horloge associés (WR) provenant des équipements amont, les signaux incidents étant constitués par des mots de N éléments binaires en série; pour traiter ces signaux et émettre vers les équipements aval des signaux multiplexés (JE) à un débit donné, ces signaux étant constitués de trames divisées en intervalles de temps comportant des mots constitués par N éléments binaires et pour, d'autre part, recevoir des signaux multiplexés (JR) provenant des équipements aval et ayant le même débit que les signaux multiplexés (JE) émis vers ces équipements et également constitués par des trames divisées en intervalles de temps comportant des mots constitués par N élements binaires, traiter ces signaux et délivrer des signaux numériques émergents (E) et les signaux d'horloge associés (HE), ces signaux étant délivrés à un débits donné et émis vers l'équipement amont correspondant. 2. Circuit d'interface selon la revendication 1, caractérisé en ce qu'il comprend en outre des moyens (101) pour recevoir des signaux de signalisation provenant des équipements amont, pour transmettre ces signaux à l'unité de traitement (MP) qui détecte des états spécifiques qu'elle transmet à des instants significatifs; - des moyens (103) pour prendre en compte des signaux numériques spécifiques émis et/ou reçus par les moyens de réception et d'émission (100), recevant les états spécifiques transmis par l'unité de traitement (MP), incorporant ces états dans les signaux reçus et retransmettant ces signaux ainsi traités aux moyens d'émission et de réception (100). 3. Circuit d'interface selon la revendication 1, caractérisé en ce qu'il comprend en outre des moyens (102) pour effectuer une détection multiplexée des mots ayant un format spécifique des signaux multiplexés (JR), provenant des équipements aval et envoyer un message d'interruption vers l'unité de traitement (MP) selon que ces mots ont ce format ou non. 4. Circuit d'interface selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comprend en outre des moyens de stockage d'état et de commande (104) permettant par l'intermédiaire du bus de liaison avec l'unité de commande et de traitement (MP) d'activer les différents moyens constituant le circuit d'interface. 5. Circuit d'interface selon l'une quelconque des revendications 1 à 4, caractérisé en ce que les moyens de réception et d'émission (100) comprennent: - des moyens (200) pour stocker successivement chaque mot d'un signal incident (R) et les délivrer à des instants donnés; - des moyens (211, 212) pour recevoir ces mots, stocker n éléments binaires utiles de chaque mot, n pouvant prendre les valeurs 1 à N et délivrer ces mots pendant un intervalle de temps donné de-p trames successives appartenant à l'un des signaux multiplexés (JE) émis pour atteindre le débit désiré; - des moyens (207-210) pour masquer les éléments binaires non utiles dans chaque mot ; et en ce qu'ils comprennent également - des moyens (300) pour démultiplexer les signaux multiplexés (JR) ; - des moyens (301-303) pour recevoir les signaux démultiplexés et stocker une seule fois les mots apparaissant sur p trames, et délivrer ces mots à un débit donné vers réquipement amont correspondant; - des moyens (304, 305, 207) permettant de compter le nombre de trames p dans lesquelles apparait un même mot et délivrant un signal de déverrouillage lorsqu'un nouveau mot apparait pendant un intervalle de temps donné pour permettre le stockage de ce mot la première fois qu'il apparait. 6 Circuit d'interface selon l'une quelconque des revendications 1 à 5, caractérisé en ce que les moyens (101) pour recevoir les signaux de signalisation comprennent; - des moyens (401, 403) permettant d'explorer la liaison avec les équipements amont et de détecter des changements d'états; - des moyens (405) permettant de solliciter un signal d'interruption vers l'unité de traitement dès qu'un changement d'état a été détecté; des moyens (401, 402) permettant de distribuer ces changements d'états aux moyens de prise en compte (103). 7. Circuit d'interface selon l'une quelconque des revendications 1 à 6, caractérisé en ce que les moyens de prise en compte (103) comprennent: - des moyens (601, 602, 6033 de modification du stokage des éléments binaires utiles dans un mot, lorsque le nombre d'éléments binaires utiles dans le mot est inférieur à N, et compléter le mot en incorporant des éléments binaires traduisant l'état de la liaison aves les équipements amont; - des moyens (600) pour inhiber ou activer les moyens de modification sur ordre de l'unité de commande (MP). 8. Circuit d'interface selon l'une quelconque des revendications 1 à 7, caractérisé en ce que les moyens (102) pour détecter des mots ayant un format spécifique comprennent; - des moyens (500-531)-de stockage de groupe de mot d'une trame donnée; - des moyens de multiplexage (536-544, 546) et de comparaison (536) de chaque mot avec un mot de format spécifique; - des moyens (550,547) de mémorisation de l'état du format de chaque mot; - des moyens (552, 555) de mémorisation et de lecture du mot chaque fois que l'état de son format est modifié. 9. Circuit d'interface selon Pune quelconque des revendications 1 à 8, caractérisé en ce qu'il est réalisé sous la forme d'un circuit intégré à intégration à grande échelle comportant quarante bornes consistant en deux bornes d'alimentation, une borne de remise à zéro, une borne pour une commande trois état, une borne pour le signal d'horloge générale, une borne pour le signal de synchronisation de trame et vingt bornes pour une liaison avec simultanément, au plus deux équipements terminaux amont, dix bornes pour la liaison avec l'unité de traitement et de commande et quatre bornes pour la liaison avec les équipements aval. 10. Circuit d'interface selon l'une quelconque des revendications 1 à 9, caractérisé en ce qu'il est relié en amont à un terminal dont les débits sont classés dans la norme X1, et en aval à un réseau dé connexion temporelle de canaux à 64 kbits/s, contribuant à la commutation de type circuit normalisé X21 entre terminaux. 11. Circuit d'interface selon l'une quelconque des revendications 1 à 10, caractérisé en ce que les moyens (103) permettent alors de préparer l'enveloppe des données selon la spécification X50 et contribuent ainsi à la génération d'un multiplex X50 par le réseau de connexion.