Brevet FR2535552A1 — publié le 19840504

Appareil et procédé pour la synthèse d'un signal d'excitation destiné au test actif d'un circuit intégré La présente invention concerne le test des circuits intégrés et plus particulièrement des excitateurs de circuits intégrés qui sont capablesd'engendrer des formes d'on- des qui soient compatibles avec la famille logique du circuit intégré soumis au test- Il existe de nombreux dispositifs complexes à circuits intégrés sur le marché des nombreuses familles logiques et certains de ces dispositifs comprennent des familles logiques mélangées Pour tester un dispositif interne complexe qui présente cent vingt huit broches ou peut-être plus, il faut adresser de manière appropriée toutes ces broches pendant le test Ceci néces- site la connaissance préalable des caractéristiques de forme d'on- des que nécessite la broche particulière en ce qui concerne le signal d'entrée et le signal de sortie attendu, le cas échéant. De nombreux circuits intégrés complexes font une double utili- sation des broches, du fait de leur complexité et des limites mécaniques du nombre de broches externes que chaque dispositif peut comporter Ainsi, l'appareil de test de circuit intégré doit savoir au préalable si chacune des broches du circuit en cours de test est seulement pour l'entrée, seulement pour la sortie ou bi- directionnelle. En outre, chaque broche de circuit intégré peut être constituée par une broche à deux ou trois états. Les systèmes de test de circuits intégrés de la technique connue ont généralement été limités à la capacité de tester des circuits intégrés d'une seule famille logique (par exemple logique transistor-transistor -r 2 I ou logique à 5 couplage d' émetteur ECL) Le modèle Tektronix 3280 est un tel système de test pour des dispositifs à circuit imprimé du type EC Lo En outre, la plupart des systèmes de tests actuellement disponibles pour le test des circuits intégrés sont commandés par ordinateurs. Ce dont on a besoin, c'est un excitateur de circuits intégrés qui, présente une faible période de transition 2 2535552 de l'entrée à la sortie, qui peut engendrer des signaux ayant des périodes de transition d'états qui sont suffisamment rapides pour égaler celles de la famille logique la plus rapide des cir- cuits intégrés (par exemple, ECL) qui soit en outre programma- ble pour retarder la période de transition d'états pour s'adapter à des familles logiques moins rapides de circuits intégrés, c'est- à-dire programmable en amplitude d'états pour égaler les niveaux de tension nécessaires requis par chaque famille logique de cir- cuit intégré, et qui ait une faible capacité de sortie en vue d'effectuer un test réaliste de dispositif à trois états. L'invention a pour objet un circuit de ce type, c'est-à-dire un circuit de conversion d'impulsions destiné à convertir un premier signal numérique compatible avec une première famille logique présentant des premiers niveaux logiques prédéter- minés haut et bas et des taux de basculement positif et négatif prédé- terminés en un second signal numérique compatible avec une seconde famille logique présentant des seconds niveaux logiques prédétermi- nés haut et bas et des seconds taux de basculement rositif et négatif prédéterminés. Selon l'invention, ce circuit de conversion d'im- pulsions comprend un premier organe pour recevoir ledit premier signal numérique et des signaux représentatifs des niveaux logiques prédéterminés haut et bas et les taux debasculernent positif et négatif prédétermi- nés compatibles avec la seconde famille logique, un premier organe de transformation de tension pour détecter de manière continue l'état logique et les transitions d'états dudit premier signal numérique, un organe de réglage du taux debasculement -our établir des taux de transition d'étapes logiques en réponse aux signaux recommantatifs des taux de balayage prédéterminéspositif ou négatif, aux instants -.de transition détectées par ledit organe de transformation de tension, un premier organe de blocage pour établir les taux logiques haut et bas du second signal numérique en réponse aux signaux présen- tatifs des niveaux logiques prédéterminés haut et bas et les 3. taux de transition établis par l'organe de réglage du taux de balayage, et un organe de sortie pour présenter un second signal numérique composite. L'appareil et le procédé selon l'invention comprennent également des moyens pour supprimer la conversion pendant une autre période prédéterminée Pendant la période d'i- nhibition,la ligne de sortie est flottante En d'autres termes, l'autre signal numérique est un signal à trois étapes. D'autres caractéristiques et avantages de l'in- vention ressortiront de la description qui suit, faite en se réfé- rant aux dessins ci-annexés sur lesquels: la Fig 1 est un schéma synoptique simplifié d'un appareil automatique de test de circuits intégrés commandé par un ordi- nateur et comprenant l'excitateur de circuit intégré conforme à la présente invention, -la Fig 2 est un schéma synoptique plus détaillé d'un mode préfé- ré de réalisation de l'excitateur de circuits intégrés conforme à la présente invention, et la Fig 4 A et la Fig 4 B sont des schémas correspondants au schéma synoptique du mode de réalisation préféré de la Fig 3 qui est un schéma synoptique simplifié d'un mode de réalisation préféré d'un excitateur de circuits intégrés conforme à la pré- sente invention. Chacune des différentes familles de circuits logiques engendre et accepte des signaux présentant des niveaux de signal logique et des temps de montée et descente de transition de l'état logique qui sont caractéristiques Ainsi, un appareil de test logique universel doit pouvoir ajuster ces composantes de signal pour réaliser une liaison appropriée avec le circuit inté- gré que l'on a choisi de tester Du fait que chaque broche de circuit intégré à tester peut nécessiter un signal présentant une chaîne binaire sélectionnée et peut nécessiter un signal présen- tant des caractéristiques pour une famille logique différente, il faut inclure dans l'appareil de tests une carte de broche qui peut 4 2535552 être programmée de manière individuelle pour chaque broche du circuit intégré à tester Chacune de ces cartes doit également être capable de recevoir comme de transmettre du fait que de nombreuses de broches de circuits intégrés sont des broches de sortie aussi bien que des broches d'entrée. En outre, le retard du signal de l'entrée à la sortie de chaque carte de broche doit être réduit au minimum pour maintenir une certaine mesure de la précision de la position du front du signal Ceci est particulièrement important en ce qui concerne le caractère répétitif des résultats, étant donné que chaque broche du circuit intégré sous test est activée à peu près au même moment et que dans les circuits intégrés d'un ordinateur il y a une certaine interaction entre les signaux appliqués aux différentes broches. Pour pouvoir fournir la vitesse nécessaire sur les gammes de familles logiques pouvant être testées avec le cir- cuit selon le mode de réalisation préféré, la vitesse de ce cir- cuit doit être au moins aussi rapide que la plus rapide des famil- les logiques pouvant être testées (c'est-à-dire les temps de&montée et de descente les plus courts) Dans la technologie courante, la technique ECL est la famille la plus rapide et c'est pourquoi la majorité des composants de chaque carte de broche sera de cette famille. Si on se réfère maintenant à la Fig 1, on voit un ordinateur 14 constituant une unité de test et communiquant avec une carte de broche 12 qui, à son tour, communique avec une seule broche d'un élément 10 à circuit intégré en cours de test. Dans l'unité complète de test, l'ordinateur 14 de l'unité adressera autant de cartes de broche qu'il y a de broches sur les éléments à circuit intégré 10. L'ordinateur d'unité de test 14 comprend une uni- té centrale 16, un processeur de configuration 18 et une unité de synchronisation 20 La carte de broches 12 comprend une logique de formatage d'excitation 26, une unité de formatage d'inhibition 28, un excitateur 30, un circuit tampon 32, un comparateur 34 et un circuit d'échantillonnage-blocage 36. 5. Lors du fonctionnement, l'ordinateur d'unité de test 14 définit la configuration logique et la synchronisation des impulsions à appliquer à chacune des broches de l'élément de circuit intégré à tester 10 et chacune des cartes de broche 12 engendre les impulsions appropriées qui présentent les caracté- ristiques appropriées pour être appliquées à la broche de l'élé- ment à tester 10 avec laquelle elle est en communication Dans l'ordinateur 14, ceci est fait sous le contrôle de l'unité cen- trale 16 Le processeur de configuration 18 (par exemple modèle 2952 de la Sté Tektronix) peut engendrer les signaux de test selon un algorithme ou à partir de configurations mémorisées au préalable pour les formats nécessaires à la famille logique et les exigences du signal de broche pour de nombreux circuits inté- grés mis en mémoire au préalable -L'unité de synchronisation 20 (par exemple le modèle 2945 de la Sté Tektronix) engendre des signaux de synchronisation nécessaires pour chacune des broches de l'élément à tester 10 en combinaison avec une mémoire morte (ROM) 24 dans laquelle est mémorisée l'information de synchroni- sation des broches pour de nombreux circuits intégrés. La configuration des broches et l'information de synchronisation concernant le circuit intégré qui a été choisi sont ensuite appliquées à la carte de broche 12 qui adresse la broche considérée de luélément à tester 10 La logique de formatage d'excitation 26 et la logique de formatage d'inhibition 28 reçoi- vent ces signaux La sortie de chacune de ces logiques est appliquée à l'excitateur 30 La fonction de la logique de formatage d&exci- tation est de synthétiser les impulsions qui présententl'inforlation de synchronisation et de configuration appropriées pour l'appliquer à la broche de l'élément à tester 10 par l'intermédiaire de l'exci- tateur 30 De manière similaire, la logique de formatage d'inhibition 28 synthétise les signaux et leur synchronisation pour l'application à l'excitateur 30, afin de faire passer l'impédance de sortie de l'excitateur 30 à une valeur infinie à l'instant approprié (c'est-à- dire qu'il n'y a plus de signal provenant de l'excitateur 30 et ap- pliqué à l'élément à tester 10). 6. Ceci est nécessaire lorsque l'élément à tester délivre un signal de sortie à la carte de broche 12 à partir de la broche sous test Il y a lieu de noter ici que l'excitateur est soit dans le mode excitation, soit dans le mode inhibition; il ne peut être dans les deux modes simultanément En outre, l'ex- citateur 30 ne doit pas être placé dans le mode d'inhibition si la broche adressée de l'élément à tester 10 n'est pas à la fois une broche d'entrée et une broche de sortie. Lorsque l'élément à tester 10 fournit un signal de sortie à la carte de broche 12 (l'excitateur 30 étant en mode d'inhibition), ce signal est appliqué au comparateur 34 par l'in- termédiaire du circuit tampon 32 Ce signal est ensuite comparé à la sortie attendue de l'élément à tester 10 au moyen du compara- teur 34 Si l'on détecte une erreur, le code complémentaire (FLAG) d'erreur est formé pour cette broche et transmis à l'ordi- nateur d'unité de test 14 Si l'onn'attendpas de signal de sortie sur cette broche d'élément à tester 10, l'ordinateur d'unité de test 14 reçoit l'instruction d'ignorer un code complémentaire d'erreur provenant de cette carte de broche 12. La Fig 2 représente avec plus de détails l'or- dinateur 14 et la carte de broche 12 L'ordinateur 14 est repré- senté avec des convertisseurs numériques-analogiques 52 à 12 bits avec le circuit de verrouillage associé et des convertisseurs- numériques-analogiques 50 à 16 bits tous également commandés par l'unité centrale 16 La carte de broche 12 est représentée avec plus de détails dans les zones du circuit d'échantillonnage-blo- cage et du comparateur 34 Le circuit d'échantillonnage-blocage 36 comprend un circuit d'échantillonnage-blocage haut 38 et un circuit d'échantillonnage-blocage bas 40 Le comparateur 34 comprend un comparateur haut 42, un comparateur bas 44, un cir- cuit d'échantillonnage-blocage 46 du comparateur haut et un cir- cuit d'échantillonnaqe-blocaqe 48 du comnarateur bas. Les circuits d'échantillonnage-blocaqe 38 et fournissent, en réponse au convertisseur numérique-analogique a 16 bits 50, les valeurs de tension d'états logiques haut et bas respectivement à l'excitateur 30 pour égaler les niveaux d'anpli- 7. tude de la famille logique de l'élément à tester 10 La paire de convertisseurs numériques-analogiques 52 à 12 bits fournit l'information de taux de basculement positif et négatif à l'ex- citateur 30, afin d'égaler les temps de montée et de descente des signaux de la famille logique de l'élément à tester 10, ou plus particulièrement, les caractéristiques de la famille logique de la broche particulière de l'élément à tester 10 qui est adres- sé par la carte de broche 12 sélectionnée Ces valeurs sont trans- férés en réponse à l'échantillonnage (STROBE) fourni par l'unité centrale 16. L'amplitude ou les tensions d'états logiquesdu signal de sortie attendu en provenance de l'élément à tester 10 est réglée de ma- nière similaire en utilisant les circuits d'échantillonnage-blo- cage 46 et 48 des comparateurs haut et bas. L'objet principal de cette description est l'excitateur programmable 30 qui est représenté en détail aux Fig 3 et 4 On se réfèrera maintenant à la Fig 3 qui représente le schéma synoptique détaillé de l'excitateur 30 qui comprend des convertisseurs tensioncourant 62-64, des transformateurs de tension 54,56,58 et 60, des étages de basculement positif 66 et négatif 72, des commandes d'inhibition positive 68 et négative 70, un circuit de polarisation et de déconnection 74, des circuits de verrouillage positif 76, d'inhibition négative 78, d'inhibition positive 80 et de verrouillage négatif 82, des étages de sortie positive 84 et négative 94, des terminaisons d'inversion 86 et 92, et des diodes d'inhibition 88 et 90. L'excitateur 30 nécessite une entrée numérique différentielle pour chacun des signaux d'excitation et d'inhibition à des niveaux logiques ECL standardisés On a également besoin de signaux analogiques qui sont représentatifs des taux de basculement positif et négatif de la famille logique de l'élément à tester 10 et de deux tensions analogiqu E, afin d'établir les niveaux de tension d'états logiques de la famille logique de l'élément à tester 10. Les signaux différentiels d'excitation (DRIVE) sont appliqués chacun aixtransformateuisde tension 54 et 56 qui fournissent un courant différentiel commuté aux étages de basculement négatif 66 et de basculement positif 72 respectivement. 8. Si l'on suppose que le signal d'excitation (DRIVE) a été à son niveau haut et que le signal d'inhibition (INHIBIT) est au niveau bas, alors le signal de sortie (OUTPUT) est au niveau bas avec un niveau de tension sensiblement égal à VL, c'est-à-dire le niveau de sortie d'état logique bas transmis par le circuit de verrouillage négatif 82 et l'étage de sortie négative 94 Dans cette condition, la sortie de l'étage de bas- culement positif 66 est à son état de faible courant et la sor- tie de l'étage 72 de basculement négatif est à son état de courant élevé La majorité du courant de sortie de l'étage 66 traverse le circuit de polarisation et de déconnexion 74 en passant du noeud de connexion I au noeud de connection II La compensation de ce courant excite les bases des transistors de l'étage de sortie positive 84 L'étage de basculement négatif 72 fait chuter le courant provenant de l'étage 66 et le courant de base des transis- tors de l'étage de sortie négative 94, la compensation du courant élevé de l'étage 72 étant fourniepar la tension VL par l'intermé- diaire du circuit de verrouillage négatif 82, ce qui place le si- gnal de sortie à une tension à niveau bas. Si l'on suppose maintenant que le signal d'ex- citation (DRIVE) passe au niveau haut, la sortie de l'étage de basculement négatif 72 va commuter à son état de courant bas et la sortie de l'étage de commutation positive 66 va commuter à son état de courant élevé Les tensions au noeud de connexion I et II vont commencer à se déplacer positivement à l'unisson à une vitesse qui est déterminée par la quantité de courant en excès provenant de l'étage de basculement positif 66 et de l'ensemble du dispositif et de la capacité parasite de substrat au noeud de connexion I et II Cela continuera jusqu'à ce que la tension au noeud I excède la valeur VH; à cet instant, le circuit de verrouillage positif 76 va verrouiller le noeud I et stopper l'excursion de tension des noeuds de connexion I et II, ce qui établit-une tension à niveau élevé pour le signal de sortie. Le courant en excès provenant de l'étage de basculement 66 ou 72 et la capacité parasite déterminent la tran- sition ou le taux de basculement des tensions au noeud de connexion. 9. Ce courant peut être réduit par des moyens internes à l'étage de basculement 66 ou 72 en coopération avec le convertisseur tension-courant 62 ou 64 respectivement, ce qui permet la pro- graimmation des vitesses de transition positive et négative. On suppose maintenant que le signal d'inhibi- tion (INHIBIT) change pour penser à l'état logique haut Les transformateurs de tension de commande 54 et 56 vont réagir à l état logique haut du signal d'inhibition (INHIBIT) et vont forcer les étages de basculement positif et négatif 66 et 72 à présenter l'état de faible courant de sortie De manière simul- tanée, les transformateurs de tension d'inhibition 58 et 60 vont entraîner la commutation du courantde sortie des deux circuits d'inhibition négative 68 et positive 70 à l'état de courant élevé. Le circuit de verrouillage d'inhibition négative 78 verrouille la tension du noeud I à la valeur VL De manière similaire, i'ex- citateur d'inhibition positive 70 rend le noeud II positif jus- qu'à ce que le verrouillage d'inhibition positive 80 verrouille la tension du noeud II à la valeur VH Dans ces conditions, les diodes d'inhibition 88 et 90 sont polariséesen inverse, ce qui déconnecte ou inhibe la sortie de l'excitateur 30. Les Fig 4 A et 4 B présentent de manière sché- matique la réalisation de l'excitateur 30 qui est représenté à la Fig 3, le circuit étant divisé en des blocs qui ont les mêmes numéros de références que les blocs représentés à la Fig 3. Le circuit comprend deux trajets opérationnels, le trajet d Uexci- tation et le trajet d'inhibition, le premier de ces trajets cons- tituant le trajet primaire. Fonctionnement en excitation Les signaux numériques différentiels d'excita- tion (DRIVE) sont appliqués aux transformateurs de tension 54 et 56; chacun de ces derniers est constitué d'un amplificateur dif- férentiel qui reçoit le signal d'excitation sur la base des tran- sistors Q 2 et Q 12 pour chacun des transformateurs de tension et le signal d'excitation inverse (DRIVE) est appliqué à la base des transistors opposes Q 1 et Q 11 La fonction des transformateurs 10. de tension est de transformer les niveaux logiques d'entrée d'ex- citation qui sont à des niveaux correspondant à la technique ECL (de 0,8 V à 1,6 V) pour obtenir les niveaux logiques désirés de la famille de circuit intégré de l'élément à tester 10 par l'intermédiaire des étages debasculerent positif 66 et négatif 72. Chacun des signaux différentiels d'excitation attaque les trans- formateursde tension 54 et 56 de manière différentielle Dans le transformateur de tension 54, des diodes CR 1 et CR 2 sont branchés en opposition entre les émetteurs des transistors QI et Q 2 La fonction de ces diodes est de forcer le courant de collecteur du transistor Qi à passer d'environ liîA à environ 7 m A Lorsque le signal d'excitation devient positif, par exemple, le transistor Q 2 est commuté de l'état à lm A à l'état à 7 m A Lorsque le transis- tor Q 2 est commuté, il fait chuter la base du transistor Q 5 de l'étage de basculement positif 66 Cet étage de basculement posi- tif 66 comprend également une paire de transistors montés en dif- férentiel Q 4 et Q 5 La base du transistor Q 5 subissant une chute de tension, les transistors Q 4 et Q 5 sont maintenant à une tension supérieure qui est compatible avec la dernière variation de la sortie du circuit Ainsi, lorsque le transistor Q 5 subit une fai- ble chute de tension, le transistor Q 4 est débloqué, ce qui cause la commutation d'un courant élevé entre les transistors Q 4 et Q 5 Cette commutation de courant signifie que le transistor Q 5 fonctionne à son taux de basculement maximal avec un courant de collecteur approximativement égal à 25 m A Le courant de col- lecteur dans le transistor Q 5 peut varier de 5 m A à videà 3 Om A a son niveau haut Lorsque le transistor Q 5 est à son niveau haut, le noeud de connexion I subit une augmentation positive de tension d'environ 1 V par nanoseconde jusqu'à ce que sa tension excède la valeur VH du fait de la chute de tension à travers la diode Schottky CR 8 du circuit de verrouillage d'inhibition positive 76. Au même instant, le noeud de connexion II subit une augmentation de tension positive par l'intermédiaire du circuit de polarisation et de déconnexion 74 qui est constitué d'une chaîne de cinq diodes en série désignées par CR 40 à CR 41. Le second transformateur de tension 56 qui est attaqué par des signaux numériques différentiels (DRIVE) comporte également une paire de transistors montés en diffé- rentiel Q 11 et Q 12 Cette paire de transistors fonctionne en opposition exacte à la paire différentielle de transistors du transformateur de tension 54 Par exemple, lorsque le signal (DRIVE) devient positif, le transistor Q 12 passe à un état de courant de collecteur de lm A et le transistor Q 11 à un état de courant de collecteur de 7 m A Lorsque cela se produit, le transistor Q 15 de l'étage de basculement négatif 72 est commuté à son état de courant de collecteur de 5 m A L'étage de bascule- ment négatif 72 comporte également une paire de transistors montés en différentiel Q 14 et Q 15 Ainsi, lorsque le transistor Q 15 passe à son état de faible courant, le transistor Q 14 passe à son état de courant de collecteur élevé Ainsi le résultat réel de la commutation des transformateurs de tension 54 et 56 est de forcer le transistor Q 5 à passer de son état à courant de collecteur élevé et Il à se poursuivre l'une l'autre du fait qu'il existe toujours. un courant d'environ 5 m A qui circule à travers le circuit de pola- risation et de déconnexion 74 Du fait que ce circuit de polarisa- tion et de déconnexion 74 comprend une cha 1 ne de diodes en série, on maintient une tension d'environ 3,1 V entre les noeuds de connexion I et Il. Lorsque le transistor Q 5 est commuté à son état de courant de collecteur élevé, la tension au noeud I est déter- minée par la tension VH additionnée de la chute de tension sur la diode CR 8 qui constitue le circuit de verrouillage positif 76. 12. La diode CR 18 du circuit de verrouillage négatif 82 est polarisée en inverse dans ces conditions 'Si les signaux d'excitation DRIVE et DRIVE réalisent des commutations d'états, les transistors Q 5 et Q 15 vont également réaliser des commutations d'états qui ont pour résultat que le noeud II subit une chute de tension jusqu'à environ la valeur VL à travers la diode CR 18 qui est conductrice, le noeud I étant maintenu à une tension supérieure de 3,1 V à la tension VL. La différence de 3,1 V entre les tensions aux noeuds I et II est nécessaire pour maintenir les étages de sortie 84 et 94 dans la zone active pendant tout le cycle opérationnel de l'excitateur 30, Ainsi, une chute de tension est maintenue aux bornes des résistances R 6 A, R 6 B et R 6 C ainsi qu'aux bornes des résistances R 16 A, R 16 B et R 16 C dans les circuits de termi- naison inverse 86 et 92 respectivement Ainsi, on maintient un courant de collecteur d'environ 10 m A à travers les transistors Q 6 A, Q 6 B et Q 6 C ainsi que Q 16 A, Q 16 B et Q 16 C de l'étage de sor- tie positive 84 et de l'étage de sortie négative 94 respectivement. Les niveaux de tension d'états logiques haut et bas du signal qui doit être fourni à la sortie de l'excitateur 30 ont été établis par les circuits d'échantillonnage-blocage 38 et , qui sont représentés dans la Fig 2, comme cela a été décrit plus haut De ce fait, l'excitateur 30 fait régler les niveaux du signal de sortie à ces niveaux choisis préalablement. L'excitateur 30 est également capable de régler les temps de montée et de descente ou les taux de basculement positif et négatif du signal de sortie à des valeurs présélection- nées Ceci est réalisé par les étages de basculement positif 66 et négatif 72 On fait varier le taux de basculement positif en commandant le courant circulant du point commun aux diodes en opposition CR 4 et CR 5 qui sont reliées entre les émetteurs des transistors Q 4 et Q 5 de l'étage de basculement positif 66. Le courant qui établit letaux maximal de basculement positif est déterminé par des résistances R 5 A et R 5 B à une certaine valeur déterminée par la chute de tension sur la diode ZENER Z 1, 13. la chute de tension base-émetteur aux bornes du transistor Q 5 et la chute de tension aux bornes de la diode CR 5 Si la diode ZENER Z 1 est une diode ZENER de 5,6 V, la tension à la borne commune aux diodes CR 4 et CR 5 est, de manière typique, d'environ 4,5 V et, par suite, le courant est celui qui est nécessaire pour crier une variation de tension aux bornes de la capacité parasite du circuit auxnoeudsde connexion I et I Io En fait, il existe une capacité parasite d e à la conformation du circuit, auxtransis- tors,aux diodes, etc, tout cela s'additionnant pour donner une valeur approximative de 25 p F et, lorsque cela est couplé avec un courant non compensé de 25 m A, cela produit un taux de bascu- lement de 1 Volt par nanoseconde. En programmant la réduction du courant circu- lant à partir de la borne commune aux diodes CR 4 et CR 5, on peut régler le taux de basculemento Un faible courant qui est disponi- ble pour changer la capacité parasite à la même tension, fournira un taux de basculement faible (c'est-à-dire un temps de montée réduit) On peut faire varier le courant provenant des diodes CR 4 et CR 5 au moyen du convertisseur de tension en courant 62 qui comprend un amplificateur Ul et un transistor à effet de champ Q 101. L'amplificateur Ul fonctionne sous la commande d'un signal analogi- que (V SLEW POSITIVE) fourni par le convertisseur numérique-analo- giqueà 12 bitsde l'ordinateur 14 comme représenté à la Fig 2 La tension appliquée à l'amplificateur Ul varie de manière typique dans une gamme de O à 10 V pour produire à travers le transistor à effet de champ Q 101 I un courant variant de O à 25 m A En d'autres termes, plus il y a de courant qui circule à travers le transistor Q 101 ' plus le courant qui est extrait du noeud de connexion entre les diodes CR 4 et CR 5 est important, et il en résulte qu'il y a moins de courant disponible pour être commuté entre les noeuds de connexion I et II par le transistor Q 5, ce qui commande le taux de basculement positif. Le taux de basculement négatif est réglable de manière similaire aux moyens de l'étage de basculement négatif 72 et du convertisseur de tension en courant 64 qui reçoit un signal 14 2535552 analogique V SLEW NEGATIVE Il y a lieu de noter cependant que les taux de basculement positif et négatif peuvent être réglés indépendamment l'un de l'autre, ce qui fournit la possibilité d'avoir un taux de basculement positif très lent et un taux de basculement négatif très rapide ou toute combinaison quelconque nécessaire pour l'adaptation aux caractéristiques de l'élément à tester 10. Fonctionnement en inhibition La seconde paire de signaux d'entrée numériques différentiels appliquée à l'excitateur 30 est le signal d'inhini- tion (INHIBIT) Ces signaux sont appliqués auxtransformateursde tension 50 et 60 ainsi qu'aux transformateurs de tension du signal d'excitation 54 et 56 Le signal d'inhibition est également un signal dont le niveau correspond aux caractéristiques des circuits ECL Chacun des transformateurs de tension 58 et 60 comprend une paire de transistors montée en différentiel Q 21 et Q 22, Q 31 et Q 32, respectivement La sortie du transformateur de tension 58 est appli- quée à l'excitateur d'inhibition négative 68 et la sortie du trans- formateur de tension 60 est appliquée à l'excitateur d'inhibition positive 70 Les excitateurs d'inhibition 68 et 70 comportent chacun une paire de transistors montée en différentiel Q 24 et Q 25, Q 34 et Q 35, respectivement Lorsque le signal d'inhibition passe à sa valeur élevée, le transistor-Q 25 de l'excitateur d'inhibition négative 68 est commuté à un état de courant collecteur élevé en sréponse à la sortie du transformateur de courant 58 En réponse, la tension au noeud de connexion I subit une chute négative jusqu'à ce que le circuit de verrouillage d'inhibition négative 78 qui comprend la diode CR 9, soit rendu conducteur Il en résulte que le noeud I voit sa tension chuter à la valeur VL De manière similaire, le transformateur de tension 60 fait passer le transistor Q 35 de l'excitateur d'inhibition positive 70 à son état de courant col l ec- teur élevé et il en résulte que la tension du noeud de connexion II est augmentée jusqu'à la valeur VH alors que le circuit de verrouil- lage positif 80, qui comprend la diode CR 19, devient polarisé dans le sens direct Il en résulte que le circuit de polarisation et de 15. déconnexion 74 est activé, ce qui cause l'inversion de la tension auxnoeuds I et Il Il y a lieu de noter à ce point de vue que, dans cette condition, avec une tension au noeud II plus élevée que celle du noeud I, il n'y a plus un écart de 3,1 V entre ces deux noeuds. Cette inversion de la tension de noeuds entraîne le blocage des transistors Q 6 et 016 de l'étage de sortie positive 84 et de l'é- tage de sortie négative 94, respectivement En d'autres termes, du fait que la tension du noeud II augmente, les transistors Q 16 sont bloqués et lorsque la tension du noeud I diminue, les transis- tors Q 6 sont bloqués; il en résulte une sortie flottante provenant de l'excitateur 30 dans le mode d'inhibition Ceci laisse les diodes d'inhibition 88 et 90,qui sont des diodes Schottky à faible capacité, reliées à la sortie de l'excitateur 30 et il en résulte qu'il y a une ligne de sortie à très faible capacité dans le mode d'inhibition. Pour éviter que les transformateurs de tension 54 et 56 et leurs unités associées ne s'opposent au mode d'inhibi- * tion, on a inséré des transistors Q 3 et Q 13 dans les transformateurs de tension 54 et 56 respectivement Ces transistors Q 3 et Q 13 sont sensibles au signal d'inhibition appliqué et, lorsque l'inhibition est réelle, chacun de ces transistors est activé, ce qui fait pas- ser le courant de collecteur de sortie des transistors Q 5 et Q 15 des étages de basculement positif 66 et négatif 72 à la valeur de courant de collecteur de 5 m A et permet de ce fait l'inversion du noeud I et II Sans la présence des transistors Q 3 et Q 13, l'un des transistors Q 5 et Q 15 serait à l'état de courant collecteur élevé et l'autre serait un état de courant collecteur faible, les signaux d'excitation et d'inhibition s'opposant l'un à l'autre en causant une forte dissipation de chaleur dans le circuit C'est pourquoi les transistors Q 5 et Q 15 ne sont jamais conducteurs en même temps que les transistors Q 25 et Q 35 et vice-versa. 16. REVENDICATIOENS 1 Circuit de conversion d'impulsions destiné à convertir un premier signal numérique compatible avec un pre- mière famille logique qui possède des premiers niveaux logiques haut et bas prédéterminés et des premiers taux de basculement positif et négatif prédéterminés, en un second signal numérique compatible avec une seconde famille logique qui possède des seconds niveaux logiques haut et bas prédéterminés et des seconds taux de basculement positif et négatif prédéterminés, caractérisé en ce qu'il comprend: des premiers organes pour recevoir ledit premier signal numérique ainsi que des signaux représentatifs des niveaux logiques haut et bas prédéterminés et des taux de basculement positif et négatif prédéterminés compatibles avec la seconde famille logique, un premier organe de transformation de tension ( 54-56) pour dé- tecter de manière continue l'état logique et les transitions d'états dudit premier signal numérique, des organe de réglage du taux de basculement ( 62,64,66,68,70,72) pour déterminer des taux de transition d'états logiques en réponse aux signaux représentatifs dex taux de basculement positif et négatif prédéterminés, aux instants de transition détectés par ledit organe de transformation de tension, des premiers organes de verrouillage ( 76,78,80,82) pour détermi- ner les niveaux logiques haut et bas du second signal numérique en réponse aux signaux représentatifs des niveaux logiques haut et bas prédéterminés et en réponse aux taux de transition déter- miné par des organes de réglage du taux de basculement et, des organes de sortie ( 84,86,88,90,92,94) pour fournir un second signal numérique composite. 2 Circuit de conversion d'impulsions selon la revendication 1, caractérisé en ce que ledit premier organe de transformation de tension ( 54,56) comprend un premier organe d'am- plification différentielle (Ql,Q 2,Qll,Q 12) compatible avec la première famille logique. 17. 3 Circuit de conversion d'impulsions selon la revendication 2, caractérisé en ce que lesdits organes de réglage du taux de basculement comprennent un premier organe de conversion de tension en-courant ( 62) branché pour recevoir le signal de tension représentatif du taux de basculement positif prédéterminé en vue d'engendrer un courant représentatif de ce dernier, un deuxième organe convertisseur de tension en courant ( 64) branché pour recevoir un signal de tension représentatif du taux de basculement négatif prédéterminé en vue d engendrer un courant représentatif de ce derniers un second organe d'amplification différentielle (Q 4,Q 5) sensible au signal de sortie du premier organe d'ampli- fication différentielle (Ql Q 1 l,Q 12), en vue d'engendrer une transition du courant de sortie pour entraîner la transition de l'état logique du circuit en passant de l'état bas à l'état haut pour obtenir le taux de basculement positif prédéterminé, et, un troisième organe amplificateur différentiel (Q 14,Q 15) sen- sible au signal de sortie du premier organe amplificateur dif- férentiel en vue d'engendrer une transition de courant de sor- tie pour entraîner la transition d'état logique du circuit en passant de l'état haut à l'état bas pour obtenir le taux de basculement négatif prédéterminé. 4 Circuit de conversion d'impulsions selon la revendication 3, caractérisé en ce que la sortie du second amplificateur différentiel (Q 4,Q 5) constitue le noeud de conne- xion I et la sortie du troisième amplificateur différentiel (Q 14 Q 15) 'constitue le noeud de connexion Il et en ce que ledit premier organe de verrouillage comprend: un organe de verrouillage positif ( 76) relié au noeud de conne- x ion I et branché de manière à recevoir le signal représentatif du niveau' logique haut prédéterminé pour fixer l'amplitude en régime stable de la tension au noeud de connexion I-à la valeur du signal représentatif du niveau logique haut prédéterminé, et 18. un organe de verrouillage négatif relié au noeud de connexion II et branché de manière à recevoir le signal représentatif du niveau logique bas prédéterminé pour fixer l'amplitude en régi- me stable de la tension au noeud de connexion II à la valeur-du signal représentatif du niveau logique bas prédéterminé. Circuit de conversion d'impulsion selon la revendication 4, caractérisé en ce que les organes de sortie com- prennent: -des transistors (Q 6 A, Q 6 B,Q 6 CQ 16 AQ 16 B,Q 16 C) branchés entre les noeuds de connexion I et II, et un organe de polarisation ( 74) branché entre les-noeuds de con- nexion I et II en vue de maintenir une séparation de tension constante entre lesdits noeuds de connexion pour maintenir les- dits transistors polarisés dans la zone active. 6 Circuit de conversion d'impulsion selon la revendication 5, caractérisé en ce que: ledit organe de polarisation ( 74) maintient une différence de tension présélectionnée entre les noeuds I et II, le second organe amplificateur différentiel (Q 4,Q 5) présente un courant de sortie élevé et un courant de sortie faible lorsque ledit premier signal numérique est à son niveau logique haut et à son niveau logique bas respectivement, et le troisième organe amplificateur différentiel (Q 14,Q 15) présente un courant de sortie élevé-et un courant de sortie faible lorsque ledit premier signal numérique est à son niveau logique bas et à son niveau logique haut, respectivement. 7 Circuit de conversion d'impulsion selon la revendication 6, caractérisé en ce que les taux de basculement positif et négatif du second signal numérique résultent de la dif- férence entre les courants de sortie des second et troisième ampli- ficateurs différentiels et de la capacité parasite du circuit. 8 Circuit de conversion d'impulsion selon la revendication 1, caractérisé en ce que: ledit premier organe reçoit également un signal d'inhibition de sortie et en ce que ledit circuit comprend en outre un deuxième 19. organe transformateur de tension ( 58,60) pour-détecter le signal d'inhibition et pour bloquer la sortie dudit second signal numérique pendant cette période. 9 Circuit de conversion d' impulsion selon la revendication 8, caractérisé en ce que ledit second organe de transformation de tension comprend un quatrième organe amplificateur différentiel (Q 21,Q 22,Q 31,Q 32) pour détecter la période d'inhibition du signal d'inhibition et un second organe de verrouillage pour bloquer la sortie en forçant les organes de sortie à fournir une borne de sortie flottante. Circuit de conversion d'impulsion selon la revendication 4, caractérisé en ce que ledit premier moyen reçoit également un signal d'inhibition de sortie et en ce que ledit circuit comprend en outre un deuxième organe de transfor- mation de tension pour détecter la période d'inhibition du si- gnal d'inhibition et pour bloquer la sortie dudit second signal numérique pendant cette période en inversant les tensions aux noeuds I et Il. 11 Circuit de conversion d'impulsion selon la revendication 10, caractérisé en ce que ledit second organe transformateur de tension comprend un quatrième organe amplifi- cateur différentiel branché entre lesdits premiers organes et les noeuds I et -Il, en vue de détecter la période d'inhibition et d'inverser les tensions aux noeuds I et Il et un second or- gane de verrouillage pour bloquer la sortie en forçant les organes de sortie à fournir une borne de sortie flottante en verrouillant les noeuds I et II au niveau logique haut et bas prédéterminés de la seconde famille numérique, respectivement. 12 Procédé de conversion d'un premier signal numérique compatible avec une première famille logique en un second signal numérique compatible avec une seconde famille logi-, que qui présente des niveaux logiques haut et bas prédéterminés et des taux de basculement positif et négatif prédéterminés, caractérisée en ce qu'elle comporte les étapes suivantes 20. a) contrôle en continu de l'état logique et détection des tran- sitions d'états dudit premier signal numérique, b) établissement de taux de transition d'état logique corres- pondant auxtaux de basculement positif et négatif prédéterminés aux périodes de transition d'états détectéespour le premier signal numérique, c) transformation des niveaux d'états logiques haut et bas du premier signal numérique en des niveaux d'états logiques haut et bas prédéterminésdu second signal numérique respectivement et d) liaison des niveaux logiques haut et bas prédéterminés l'un avec l'autre avec le taux de transition d'états correspondant pour former le second sinal numérique. 13 Procédé selon la revendication 12, carac- térisé en ce que les taux de transition du premier signal numéri- que sont au moins aussi rapides que les taux de transition du second signal numérique. 14 Procédé selon la revendication 12, carac- térisé en ce qu'il comprend en outre l'étape d'inhibition de la conversion en réponse à un signal d'inhibition prédéterminée.