Brevet FR2534046A1 — publié le 19840406

SYSTEME D'INTERFACE A CONTROLE AUTOMATIQUE DE FONCTIONNEMENT EN TEMPS REEL, ET PROCEDE DE MISE EN OEUVRE La présente invention se rapporte aux systèmes d'interface à contrôle automatique de fonctionnement en temps réel, qui sont utilisés notamment pour le contrôle de processus et les systèmes de calcul en temps réel qui traitent un très grand nombre de données. Ces systèmes d'interface sont particulièrement adaptés à la gestion du fonctionnement des simulateurs d'entraînement. D'une manière connue, les systèmes d'interface assurent le transfert cyclique, entre un calculateur numérique et des circuits extérieurs d'utilisation, de données d'entrée à prendre en compte par le calculateur et de données de sortie traitées par ce dernier. Les systèmes d'interface comprennent un certain nombre de circuits parmi lesquels principalement une unité de commande, des ensembles d'entrées, des ensembles de sorties et des circuits de liaison par bus qui relient l'unité de commande d'une part au calculateur et d'autre part aux ensembles d'entrées et aux ensembles de sorties. L'unité de commande, en liaison avec le calculateur, assure la gestion du transfert. Les ensemble#s d'entrées et les ensembles de sorties effectuent sur les signaux qui véhiculent les données, les opé rations nécessaires à ce transfert.Ce sont: les multiplexages et démulti pIexages, les mémorisations, les conversions dans le sens numérique 1- analogique ou dans le sens inverse, ainsi que les adaptations en tension et en puissance. Ainsi, chacun de ces ensembles comprend des circuits adaptés aux opérations mentionnées et groupés en un grand nombre de voies d'entrée ou de sortie identiques reliées aux circuits extérieurs. Dans un simulateur d'entraînement au pilotage des avions ou à la conduite des centrales nucléaires, le nombre des voies peut être consi dérable et atteindre plusieurs milliers. Les signaux qui véhiculent les données sont, suivant la nature des circuits extérieurs, de deux types: les signaux binaires ou de commutation-en tout ou rien, et les signaux analogiques "en continu". Les ensembles d'entrées et de sorties sont disposés sur des cartes de circuit imprimé, amovibles pour leur main tenance. Si l'on considère, par exemple, un simulateur de l'avion Airbus, le nombre de cartes et le nombre de voies d'entrée et de sortie sont respectivement d'environ: - 25 et 1600 pour les entrées binaires; - 35 et 2200 pour les sorties binaires; - 6 et 190 pour les entrées analogiques; - 25 et 400 pour les sorties analogiques. Bien que la fiabilité des matériels soit élevée, la présence d'opérateurs de maintenance, auprès du simulateur et des circuits d'interface, est nécessaire en raison du taux de disponibilité de 98% exigé pour un tel simulateur. Etant donné l'importance des circuits électroniques et la complexité de ce type de matériel, il est évident que la localisation et la détermination d'une panne peuvent être des tâches longues et difficiles et que des moyens appropriés qui peuvent les faciliter sont indispensables. Selon l'invention les circuits d'interface du système comprennent des moyens de contrôle qui détectent et localisent les défauts de fonctionnement indépendamment du fonctionnement général et en informent les opérateurs de maintenance. Pour cela chacun des ensembles d'entrées et des ensembles de sorties comprend des circuits de contrôle qui détectent les erreurs produites pendant les transferts de données dans l'ensemble considéré, et qui en avertissent l'unité de commande par un signal d'erreur en réaction à ces signaux; - cette unité de commande signale chaque erreur au calculateur par un signal d'interruption et ne lui indique qu'à sa demande la nature des erreurs détectées ainsi que les adresses des voies défectueuses;; - elle fournit aux ensembles de sorties une donnée de test précédant chaque donnée à transférer et consistant en la donnée de même adresse, transférée au cycle de sorties précédent et mise en mémoire par cette unité ~ - pour chaque erreur détectée dans un ensemble d'entrées, elle fournit au calculateur l'adresse de la voie défectueuse ainsi que la donnée d'entrée transférée sur cette voie vers le calculateur au cycle d'entrées précédent et mise en mémoire par cette unité; - le calculateur indique aux opérateurs la nature des erreurs ainsi que les adresses des voies défectueuses. Le contrôle des erreurs se fait ainsi sans interrompre les transferts de données et sur chacune des données transférées. D'autres particularités et avantages de l'invention apparaîtront clairement dans la description suivante présentée à titre d'exemple non limitatif et faite en regard des figures annexées qui représentent: - la figure 1, le schéma général des circuits électroniques d'un simulateur comportant des circuits d'interface selon l'invention; - la figure 2, le schéma de principe et d'interconnexion des ensembles d'entrées et de sorties de l'une des unités d'échange ECH de la figure I - la figure 3, le schéma de l'unité de commande UC de la figure 1 ; - la figure 4, le schéma de principe et d'interconnexion des circuits de liaison différentielle AUC et AUE entre l'unité de commande et les unités d'échange;; - les figures 5 et 6, respectivement le schéma d'un ensemble de sorties binaires, et le diagramme des signaux correspondant au fonctionnement de cet ensemble; - les figures 7 et 8, respectivement le schéma d'un ensemble de sorties analogiques, et le diagramme des signaux correspondant au fonctionnement de cet ensemble; - les figures 9 et 10, respectivement le schéma d'un ensemble d'entrées analogiques, et le diagramme des signaux correspondant au fonctionnement de cet ensemble; - la figure 11, le schéma d'un ensemble d'entrées binaires; - la figure 12, le diagramme général des cycles d'entrées et des cycles de sorties; - les figures 13 et 14, les diagrammes des signaux relatifs aux ensembles d'entrées binaires; - la figure 15, le schéma d'un ensemble de portes d'entrées CMT;; - la figure 16, le schéma d'une porte d'entrée PE de l'ensemble CMT de la figure 15 ; - les figures 17 et 18, les tableaux représentatifs des signaux de commande des circuits CMT pendant les cycles d'entrées, -et pendant le forçage des entrées binaires au cours des cycles de sorties; - la figure 19, l'organigramme de fonctionnement de l'unité de commande lors des cycles de sorties, - la figure 20, l'organigramme de fonctionnement de l'unité de commande lors des cycles d'entrées; - la figure 21, un tableau de correspondance entre les niveaux des signaux d'entrée et ceux des signaux de sortie d'un circuit CL de la figure 4;; - la figure 22, une représentation symbolique de différents contrôles complémentaires pouvant être effectués dans les circuits d'interface, avec leurs points d'insertion dans les organigrammes des figures 19 et 20. Dans le schéma de la figure 1, des circuits d'interface sont connectés entre un calculateur CA et divers circuits d'utilisation CU1, CU2 ... CUn correspondant par exemple au poste instructeur du simu lateur de vol ou aux panneaux de visualisation. De manière classique, les circuits d'interface comprennent principalement une unité de commande UC connectée au calculateur CA et des unités d'échange ECH connectées respectivement aux divers circuits d'utilisation. L'unité de commande est reliée aux différentes unités d'échange par des circuits de liaison différentielle par bus; ces circuits comprennent entre autres des circuits AUC d'adaptation à l'unité de commande et des circuits AUE d'adaptation aux unités d'échange. Une console CO, pouvant comprendre une imprimante, permet aux opérateurs de maintenance de dialoguer-avec le calculateur et d'être avertis par celui-ci des erreurs de fonctionnement détectées. Une unité d'échange ECH, telle que représentée en figure 2, comprend, dans un panier, des ensembles d'entrées analogiques EA et d'entrées binaires EB, et des ensembles de sorties analogiques SA et de sorties binaires SB, disposés respectivement sur des cartes de circuits, amovibles pour leur maintenance, en nombre adapté à celui des données échangées avec les circuits d'utilisation considérés. Dans chaque ensemble d'entrées ou de sorties, se trouvent, selon l'invention, des circuits de transfert CT et des circuits de contrôle CC. Les ensembles EA, EB, SA et SB sont reliés, d'une part, aux circuits d'utilisation CU et d'autre part, et par l'intermédiaire de liaisons, en multiplex, aux circuits d'adaptation AUE de l'unité d'échange considérée.Les signaux échangés avec le circuit AUE comportent notamment un signal BET, émis par les circuits de contrôle CC, qui avertit l'unité de commande UC qu'une erreur de fonctionnement s'est produite dans l'ensemble adressé. Les autres signaux seront décrits dans la suite du texte. Selon l'invention l'unité de commande UC est organisée suivant le schéma synoptique de la figure 3. Un premier registre d'information RIC1 et un second registre d'information RIC2 bidirectionnels, sont connectés au calculateur par un bus BC. Un registre de donnée RDI et un registre d'adresse RAI sont connectés aux ensembles d'entrées et de sorties par l'intermédiaire des bus BD de données et des bus BA d'adresses puis des circuits de liaison différentielle. Le registre RDI est bidirectionnel tandis que le registre RAI est unidirectionnel vers les ensembles d'entrées et de sorties. Une mémoire MA d'adresses de voie comprend une première partie d'une table d'erreurs n0 I ainsi qu'une table d'erreurs n0 2.Une mémoire MD de données ~ comprend une seconde partie de la table d'erreurs n0 1. Ces deux mémoires sont connectées à un compteur d'adresses-mémoires CAM. Une unité de calcul UCA comprend (non représentés sur le schéma): une unité arithmétique et logique, un séquenceur, et des mémoires mortes contenant un microprogramme. Un bus interne d'adresses BIA relie entre eux les registres RIC1 et RAI, la mémoire MA, le compteur CAM et l'unité de calcul UCA. Un bus interne de données BID relie entre eux les registres RIC2 et RDI, la mémoire MD et l'unité de calcul UCA. Des circuits multiplexeur et démultiplexeur MUC et DMUC, assurent la sélection et l'orientation des signaux échangés entre l'unité de commande et le calculateur.Il s'agit, par exemple, de signaux de validation d'ordres VOR ou de validation de données VDO ainsi que d'interruption IT et d'acquisition ACQ. Des circuits, multiplexeur MU!, et démultiplexeur DMUI, assurent la sélection et l'orientation des signaux échangés par l'unité de commande par l'intermédiaire des circuits de liaison différentielle. Il s'agit principalement des signaux de validation VAL transmis aux ensembles d'entrées et de sorties, d'un signal de déclenchement de test TST transmis aux ensembles d'entrées binaires, d'un signal de fin de conversion FDC provenant des ensembles d'entrées et de sorties analogiques et enfin des signaux BP, BME et EP émis par les circuits d'adaptation AE et décrits plus loin.Les circuits multiplexeurs et démultiplexeurs ainsi que les divers circuits de l'unité de commande sont commandés par l'unité de calcul UCA au moyen de micro-commandes. Les circuits de liaison différentielle sont représentés schématiquement sur la figure 4, par l'ensemble AUC d'adaptation à l'unité de commande, et par un des ensembles d'adaptation AUE aux unités d'échange. L'ensemble AUC est relié aux ensembles AUE par des voies différentielles multiplexées VM. Les ensembles AUC et AUE comprennent essentiellement des amplificateurs différentiels AD sur chacune des voies qui permettent les raccordement multiplexés. Les ensembles AUE comprennent en plus le cas échéant des circuits permettant des contrôles des voies différentielles. Un circuit de parité CP calcule la parité des mots d'adresse et de donnée parvenant aux unités d'échange par le bus BA et BD et envoie cette parité par un signal BP à l'unité de commande.Un circuit RP de reconnaissance de l'unité d'échange est connecté sur le bus d'adresse BA et fournit un signal DA qui commande le déblocage des amplificateurs AD lorsque ce circuit détecte l'adresse de l'unité d'échange à laquelle il appartient. Un circuit logique CL- reçoit le signal DA, le signal BET et un signal OL décrit plus loin. Les informations contenues dans ces signaux sont transmises à l'unité de commande par les signaux BME et EP, après un transcodage réalisé par le circuit CL. Ces signaux EP et BME sont interprétés ensemble par l'unité de commande suivant le tableau de la figure 21. Ainsi le signal BET émis par les circuits de contrôles propres aux ensembles d'entrées ou de sorties en panne ne parvient pas explicitement à l'unité de commande, mais l'information qu'il représente est transmise à cette dernière par l'intermédiaire des signaux BME et EP. Le signal OL n'est fourni qu'en maintenance, par une carte auxiliaire (non représentée) comprenant des générateurs de signaux de stimulation et des circuits de détection et qui est enfichée temporairement dans l'unité d'échange. Il est constitué par un niveau "0" et signifie que l'unité d'échange fonctionne "OFF-LINE", ctest-à-dire d'une manière autonome. Le transfert des données par les circuits d'interface commence par une période d'initialisation I suivie alternativement par des cycles d'entrées et par des cycles de sorties. Cette séquence est représentée schématiquement sur la première ligne de la figure 12. Au cours de l'initialisation, le calculateur place le compteur CAM de l'unité de commande (figure 3) en position initiale et fournit à cette unité, dans un ordre déterminé, les adresses des voies d'entrée puis les adresses des voies de sortie. Ces adresses sont rangées au fur et à mesure de leur réception dans la mémoire MA à des adresses-mémoires successives. Dans la suite de la description de la structure et du fonctionnement des circuits d'interface, on décrit tout d'abord les ensembles de sorties et les ensembles d'entrées, puis ensuite les fonctionnements correspondants de l'unité de commande. Les cartes, ou ensembles, de sorties binaires (figure 5) échangent, avec l'unité de commande et par l'intermédiaire des circuits de liaison différentielles, les signaux représentés schématiquement sur la figure 6. Elles reçoivent, par le bus BD les données numériques de sortie DS précédées des données de test DT, et les adresses par le bus BA. Elles reçoivent aussi les signaux de validation VAL T et VAL SB. Elles envoient enfin, à l'unité de commande le signal d'erreur BET et aux circuits extérieurs d'utilisation les données binaires de sortie DBS, par exemple sur quatre voies comprenant chacune seize sorties. Chaque voie comprend un registre R à seize bits et un ensemble d'amplification A. A chaque cycle de sorties binaires sur les voies des différentes cartes de sorties binaires, les données numériques DS sont, par groupe de seize, successivement réparties, enregistrées et leurs signaux amplifiés, pour former les données binaires de sortie DBS. L'acces à un registre R donné, d'un groupe de données numériques DS,- est commandé par un signal (S5 à S8) fourni par un circuit DV de décodage de voie. Celui-ci reçoit les adresses de voie par le bus de voie BAV (sous-ensemble du bus BA) ainsi qu'un signal de commande S2 fourni par une porte logique PLI. Le signal S2 résulte d'une condition ET entre le signal VAL SB et un signal 53 fourni par un circuit DC de décodage d'adresse de carte qui décode le sousensemble du bus BA complémentaire de BAV. Un groupe de données numériques de sortie DS ne devient disponible en sortie, en tant que groupe de données binaires DBS, que sur commande du signal VAL SB. Selon l'invention, ce signal VAL SB n'est fourni à l'unité de commande- qu'à condition, entre autres, que l'unité de contrôle UCA ait effectué un contrôle SEF pour la voie en cours. Les circuits de contrôle CC4 (figure 2), pour chaque voie adressée et avant que chaque groupe de données de sortie DS ne soit fourni par l'unité de commande, assurent respectivement plusieurs fonctions. Ils comprennent principalement (figure 5): un circuit multiplexeur MU, un comparateur C et une porte PT. Le circuit multiplexeur MU sélectionne parmi les données binaires DBS transférées au cycle précédent et encore - présentes en sortie, un groupe de données binaires sélectionnées DBSS, déterminées par l'adresse de la voie en cours. Des dispositifs séparateurs S évitent que les signaux de sortie, représentant les données DBS et présentant des valeurs diverses de tension en fonction des circuits extérieurs, ne soient appliqués directement au circuit multiplexeur. Le comparateur C effectue une comparaison entre les données binaires sélectionnées DBSS et les données de test DT et fournit un signal S1 lorsque la comparaison indique que les données comparées ne sont pas deux à deux identiques. La porte PT, à trois états, reçoit le signal Si et n'autorise sa transmission vers l'unité de commande, en tant que signal BET, que sur commande d'un signal S4. Ce signal est fourni par une porte logique PL2 et résulte d'une condition ET entre le signal VAL T et le signal S3. Sur la figure 6, sont indiqués les instants des différents contrôles: PS, PAR, SEF et CEP propres au transfert des données binaires de sortie. Les cartes, ou ensembles, de sorties analogiques (figure 7) échangent, avec l'unité de commande et par l'intermédiaire des circuits de liaison différentielle, les signaux représentés schématiquement sur la figure 8. Elles reçoivent, les données numériques de sortie DS précédées des données de test DT par le bus BD, et les adresses par le bus BA. Elles reçoivent aussi les signaux de validation VAL T et VAL SA. Elles-envoient enfin, à l'unité de commande les signaux FDC et BET et aux circuits extérieurs d'utilisation, les données analogiques de sortie DAS sur un nombre de voies distinctes égal par exemple à seize. Chaque voie comprend un registre R1, un convertisseur numérique/analogique C N/A, un filtre F de lissage et un amplificateur A. A chaque cycle de sorties analogiques, les données numériques DS sont successivement réparties, enregistrées puis converties en données analogiques de sortie DAS sur les différentes voies. L'accès à un registre Rl d'une donnée numérique DS, est commandé par un signal SI fourni par un circuit DV de décodage d'adresse de voie. Celui-ci reçoit les adresses de voie par le bus BAV (sous-ensemble du bus BA) ainsi qu'un signal de commande 52 fourni par une porte logique PL3. Le signal S2 résulte d'une condition ET entre le signal VAL SA et un signal S3 fourni par un circuit DC de décodage d'adresse de carte qui décode le sous-ensemble du bus BA complémentaire de BAV.Une donnée numérique de sortie DS n'est ainsi convertie en une donnée analogique DAS que sur commande du signal de VAL SA. Selon l'invention, le signal VAL SA n'est fourni par l'unité de commande qu'à condition, entre autres, que l'unité de calcul UCA ait effectué un contrôle SEF pour la voie en cours. Les circuits de contrôle CC3 (figure 2), pour chaque voie adressée et avant que la donnée numérique de sortie DS ne soit fournie par l'unité de commande assurent respectivement plusieurs fonctions. Ils comprennent principalement (figure 7): un circuit multiplexeur MU, un registre R2, un convertisseur C N/A, un comparateur C et une porte PT. Le circuit multiplexeur MU sélectionne parmi les données analogiques DAS converties au cycle précèdent et présentes en sortie, une donnée analogique sélectionnée DASS déterminée par l'adresse de la voie en cours sur le bus BAV. Le registre R2 est chargé par la donnée numérique de test DT envoyée par l'unité de commande et qui précède sur le bus BD la donnée numérique de sortie DS. Ce registre est commandé par un signal S4 fourni par une porte logique PL4 et qui résulte d'une condition ET entre le signal VAL T et le signal 53. Le convertisseur numérique/analogique C N/A convertit la donnée DT, enregistrée et fournie par le registre R2, en une donnée analogique de test DAT. Le comparateur C effectue# une comparaison entre la donnée analogique DASS et la donnée analogique de test DAT et fournit un signal SE lorsque la comparaison indique que les données comparées ne sont pas identiques. La porte PT, à trois états, reçoit le signal SE et n'autorise sa transmission vers l'unité de commande, en tant que signal BET, que sur commande du signal 54. Le signal VAL SA et le signal VAL T commandent en outre l'émission par la carte considérée, du signal FDC de fin de conversion. Ainsi, ces deux signaux, à travers une porte OU logique PL2, puis par une porte logique PLI, commandent en condition ET avec le signal 53, un circuit monostable CM qui délivre le signal FDC dont la durée est supérieure au temps maximum de conversion des convertisseurs. Ce dernier signal est envoyé à l'unité de commande par l'intermédiaire d'un étage S séparateur à transistor à collecteur ouvert. Sur la figure 8 sont indiqués les instants des différents contrôles: PS, PAR, SEF et CEP, propres au transfert des données analogiques de sortie. Les cartes, ou ensembles, d'entrées analogiques (figure 9) échangent, avec l'unité de commande et par l'intermédiaire des circuits de liaison différentielle, les signaux représentés schématiquement sur la figure 10. Elles reçoivent les adresses par le bus BA et fournissent les données numériques d'entrée DE par le bus BD. De plus, elles reçoivent le signal VAL EA et le signal VAL T et fournissent le signal FDC et le signal BET. Elles reçoivent enfin, des circuits extérieurs d'utilisation, les données analogiques d'entrée DAE, par exemple par trente deux liaisons différentielles. A chaque cycle d'entrées analogiques, les données analogiques DAE sont sélectionnées une à une par un circuit multiplexeur MUl, en fonction des adresses transmises par le bus BA d'adresses sur un sous-ensemble de celui-ci. L'adresse de la carte considérée est décodée par un circuit de décodage DC qui fournit un signal S7 sur le sous-ensemble complémentaire. L'adresse de voie est fournie directement sans décodage. Pour chaque adresse de voie, le multiplexeur fournit par l'intermédiaire d'un amplificateur différentiel ADl, un signal analogique représentant une première donnée sélectionnée PDS. Le signal analogique correspondant est appliqué à un convertisseur analogique/numérique C A/N et converti en une donnée numérique DE. La conversion est déclenchée par le front arrière d'un signal S1.Lorsqu'elle est terminée le convertisseur CA/N fournit un signal Sl Le convertisseur comprend en sortie un registre qui contient et fournit la donnée numérique d'entrée DE. Celle-ci est transmise sur le bus BD par l'intermédiaire d'un ensemble de portes EPT ouvertes seulement pendant la durée d'un signal S6. Le signal Si est fourni par un circuit monostable CM déclenché par le signal S6. Ce signal est luimeme fourni par une porte logique PL1. Il résulte d'une condition ET entre le signal S7 et le signal VAL EA. Le signal de fin de conversion FDC est fourni par une bascule B commandée par le signal S6 et le signal S2. Le signal FDC est transmis à l'unité de commande par l'intermédiaire d'une porte PTI à trois états, qu#i n'est ouverte que lorsque la carte considérée est adressée, sur commande du signal S7. Ainsi, la transmission à l'unité de commande des données d'entrée DE, est commandée par le signal VAL EA. Selon l'invention, le - signal VAL EA n'est fourni par l'unité de commande qu'à condition que celle-ci ait effectué un contrôle SEF et constaté lors de celui-ci que le signal BET n'est pas forcé au niveau bas. Les circuits de contrôle CC2 (figure 2), pour chaque voie adressée et avant #que les données d'entrée DE ne soient fournies à l'unité de commande, assurent respectivement plusieurs fonctions. Ils comprennent principalement: un second multiplexeur MU2, un convertisseur C N/A, des comparateurs Cl et C2, des bascules B1 et B2 et des portes-PL2, PL3, PT2. Le second multiplexeur MU2 sélectionne, parmi les données analogiques d'entrée DAE et en fonction de l'adresse en cours, une seconde donnée d'entrée sélectionnée SDS. Comme le premier multiplexeur MU1, le second multiplexeur MU2 est suivi par un amplificateur différentiel AD2. Le convertisseur numérique/analogique C NIA, convertit la donnée numérique d'entrée DE correspondante, en une donnée analogique de contrôle DAC. Le premier comparateur CI effectue une comparaison entre la première donnée sélectionnée PDS;et la seconde donnée sélectionnée SDS, dont le résultat, une identité ou non des données comparées, est mémorisé par un signal S8 dans une bascule B1. Cette mémorisation est déclenchée par le front arrière du signal SI. La bascule est remise en position initiale par le signal S6, en correspondance avec le front avant du signal VAL EA. La bascule B1 fournit un signal 53 dont le niveau est haut lorsque les deux données comparées sont identiques. Le second comparateur C2 effectue une comparaison entre la première donnée sélectionnée PDS et la donnée analogique de contrôle DAC, dont le résultat, une identité ou non des données comparées, est mémorisé par un signal S9 dans une bascule B2. La mémorisation est déclenchée par le front montant du signal S2. Comme la bascule Bl, la bascule B2 est remise en position initiale par le signal 56. La bascule B2 fournit un signal S4 dont le niveau est haut lorsque les deux données comparées sont identiques. La porte logique PL2 fournit un signal SE qui résulte d'une condition NON-ET entre les signaux S3 et S4. Le signal S10 est transmis, en tant que signal BET, à l'unité de commande par une porte PT2, à trois états, dont l'ouverture est commandée par un signal 55. Ce signal est fourni par la porte logique PL3 et résulte d'une condition ET entre le signal VAL T et le signal S7. Les cartes, ou ensembles, d'entrées binaires (figure 11) échangent, avec l'unité de commande et par l'intermédiaire des circuits de liaison différentielle, les signaux représentés schématiquement sur la figure 14. Elles reçoivent les adresses par le bus BA et fournissent les données numériques d'entrée DE par le bus BD. De plus, elles reçoivent le signal VAL EB, le signal VAL T et le signal de test TST. Elles fournissent le signal BET. Elles reçoivent enfin, des circuits extérieurs d'utilisation, les données binaires d'entrée DBE, par exemple sur quatre voies Vl, V2, Vy V4 comprenant chacune seize entrées binaires distinctes. A chaque cycle d'entrées de données binaires, les données binaires DBE présentes sur les voies d'entrée sont successivement sélectionnées par des circuits CMT de multiplexage et de test situés respectivement sur chacune de ces voies. Pour chaque adresse de voie, les données DBS sélectionnées et fournies par le circuit CMT situé sur la voie en cours sont chargées dans un registre RG. Le chargement est commandé par un signal 54 (figure 14) fourni par un circuit R à retard à partir d'un signal 58 issu d'une porte logique PL1 et résultant d'une condition ET entre le signal VAL EB et un signal S7 fourni par un circuit DC de décodage de carte. Les données sélectionnées DBS, chargées- dans le registre RG, sont fournies par celui-ci en tant que données binaires enregistrées DBER.Ces dernières données parviennent, par l'intermédiaire d'un ensemble de portes à trois états EPT, et en tant que données numériques d'entrée DE, sur le bus BD. L'ouverture de l'ensemble EPT est commandée par le signal S8. Selon l'invention, le signal VAL EB n'est fourni par l'unité de commande qu'à condition qu'un contrôle SEF effectué par celle-ci ait montré auparavant que le signal BET lui parvenant n'est pas forcé au niveau bas. Les circuits CMT sont commandés par des signaux H et B fournis par un circuit de commande CD. A chaque cycle d'entrées de données binaires, ces derniers signaux sont obtenus à partir des adresses de voie qui parviennent par un multiplexeur MU2 et sous la forme des signaux 55 aux circuits CD. Ces derniers comprennent essentiellement des mémoires mortes chargées par les signaux A et B et adressées par S5. Un circuit CMT, tel que représenté par exemple en figure 15, comprend autant de portes d'entrées PE que de données binaires distinctes par voie. Chaque porte présente une entrée E et une sortie S. Chaque sortie est connectée aux sorties de même rang des autres circuits CMT pour former le bus de multiplexage vers le registre RG.Les portes PE possèdent des bornes P et Q de commande connectées respectivement entre elles et à des transistors de commande Tl et T2 dont le blocage ou la conduction sont assurés par les signaux H et B. Chaque porte PE comprend, dans un exemple de réalisation représenté en figure 16, un phototransistor PT excité par une photodiode D3 alimentée par deux diodes Dl et D2 et une résistance R3. Les circuits CMT sont complétés par un réseau de résistances d'alimentation RR (Figure lui), connectées en parallèle respectivement aux sorties S, des portes d'entrées PE. Ces résistances per mettent d'obtenir un niveau haut (l) sur les sorties pour lesquelles le phototransistor est bloqué. Dans chaque circuit CMT, les portes sont commandées simultanément. Le tableau de la figure 17 résume le fonctionnement correspondant aux entrées E des données binaires successivement sur les quatre voies V1, V2, V3 et V4 de chaque carte et en fonction des signaux H1, H2, H3, H4 et B1, B2, B3, B4. Lorsque ces signaux, pour un circuit CMT donné, sont tous les deux à niveau bas (0), les données binaires DBE ont accès à la carte. En effet, les transistors T1 sont conducteurs, tandis que les transistors T2 sont bloqués. En conséquence, les bornes P étant alimentées, les niveaux S de sortie sont identiques aux niveaux E entrée. Lorsque le signal H est à niveau 1 tandis que le signal B est à niveau 0, les deux transistors T1 et T2 sont bloqués, et il en résulte que les portes d'entrée correspondantes sont elles-mêmes bloqués. En plus du multiplexage des données DBE qu'ils assurent, les circuits CMT ainsi que le circuit CD participent, selon l'invention, au contrôle de la carte. Les opérations de contrôle de chaque carte d'entrées binaires s'effectuent pour chaque voie en deux temps. Un premier contrôle partiel Cl est effectué pendant les cycles de sorties et pendant la période d'initialisation, au moyen de données binaires de forçage fournies par chaque carte. Un second contrôle partiel C2 est effectué, au cycle suivant d'entrées de données binaires, sur des données d'entrée elles-mêmes. Pendant le premier contrôle partiel Cl, l'unité de commande envoie aux cartes d'entrées binaires un signal de test TST. Celui-ci provoque dans chacune de ces cartes la production de données de forçage dans les voies d'entrée et, avec ces données, le contrôle du fonctionnement d'une partie de chaque voie. Le premier contrôle partiel ainsi déclenché par le signal de test comprend, simultanément sur toutes les cartes d'entrés binaires et successivement pour chaque voie, deux périodes de test: une période To de "test à 0" pour laquelle les données de forçage introduites sur les entrées sont constituées par des zéros, et une période T1 de "test à 1" pour laquelle les données de forçage sur les entrées sont constituées par des uns. Le tableau de la figure 18 résume le fonctionnement des circuits CMT pendant le premier contrôle partiel Cl. Pendant la période Tos les circuits CMT sont successivement commandés pour le forçage (T01 à To4) par un signal H à niveau 0 et un signal B à niveau 1. Ceci a pour effet de rendre conducteurs simultanément les transistors T1 et T2, de mettre par conséquent au niveau 0 toutes les sorties S du circuit commandé, et de présenter ainsi au registre RG des premières données de forçage DFl constituées par un ensemble de zéros. Simultanément les circuits CMT qui ne sont pas forcés sont bloqués par un signal H au niveau 1 et par un signal B au niveau 0. Pendant la période Tl, les circuits CMT sont successivement commandés pour le forçage, par un signal H au niveau l et par un signal B au niveau 0. Ceci a pour effet de bloquer les transistors T1 et T2, de mettre à 1 toutes les sorties S du circuit commandé, et de présenter ainsi au registre RG des secondes données de forçage DF2 ainsi constituées par un ensemble de 1. Simultanément, les circuits CMT qui ne sont pas forcés sont commandés par des signaux PI et B, tous deux au niveau 1, qui ont respectivement pour effet de bloquer les transistors T1, et de rendre conducteurs les transistors T2. Pendant le premier contrôle partiel Cl, le circuit de commande CD produit les signaux H et B à partir des signaux S5 et S3 sur commande du signal TST (figures Il et 13) Ce signal commande également le multiplexeur MU2 et un générateur G. Les signaux S5 sont alors constitués par les adresses successives des voies qui sont fournies sous la forme des signaux S2 par le générateur G. Le générateur G fournit également un signal S3 qui détermine les périodes de "test à 0" et de "test à 1". Ces trois signaux S3, S5 et TST déterminent ainsi complètement les donnéees de forçage DF.Ces données sont chargées dans le registre RG sur commande d'un signal S0 fourni ainsi par le générateur G. Elles sont disponibles en sortie du registre RG, en tant que des données de forçage enregistrées DFE. Un comparateur C effectue, pour chacune des périodes To et T1 et pour chaque voie adressée par forçage; une comparaison entre les données DFE et les données binaires de référence DBR. Ces dernières données sont obtenues par un ensemble de conducteurs alimentés chacun par le signal S3. Elles parviennent au comparateur par un multiplexeur MUI commandé par le signal TST. Lorsque les données comparées ne sont pas identiques, le comparateur C fournit un signal S6 signifiant qu'une erreur de fonctionnement a eu lieu sur la voie en cours de test. Cette information est stockée dans une mémoire M à une adresse correspondant à l'adresse de la voie. Elle parvient à cette mémoire par un signal S9, fourni par une porte logique PL4, et qui résulte d'une condition ET entre le signal S6 et un signal de validation SI fourni par le générateur G.La mémoire M est effacée, au préalable par le front avant du signal TST, et adressée par le signal S5. La comparaison est effectuée pour le forçage à zéro et pour le forçage à un. Ainsi, le premier contrôle partiel étant effectué, une information stockée dans la mémoire, signifie qu'une "première erreur" a été détectée pendant l'une, au moins, des périodes To et T1. Le second contrôle partiel C2 a lieu durant le cycle des entrées binaires. Les données binaires DBS sélectionnées, voie par voie, sont chargées successivement dans le registre RG, fournies par celui-ci sur commande du signal S4 en tant que données binaires DBER, et transmises sur le bus BD par les portes EPT en tant que données numériques d'entrée DE. Pendant le cycle d'entrées binaires, le signal TST est au niveau 0. En conséquence, le multiplexeur MU2 envoie les adresses de voie par les signaux S5, à la mémoire M. Pour chaque adresse, la mémoire fournit sous la forme d'un signal S10, l'information éventuellement stockée à cette adresse et signifiant qu'une première erreur a été détectée pour la voie correspondante lors du premier contrôle partiel. Le multiplexeur MUl envoie les données numériques d'entrée DE au comparateur C.Celui-ci compare, à chaque adresse de voie, les données DBER et les données DE et fournit un signal S6 lorsque ces données ne sont pas identiques. Ce signal signifie qu'une "seconde erreur" a eu lieu sur la voie en cours; la dénomination seconde erreur n'impliquant pas l'existence d'une première erreur déjà mentionnée. Une porte logique "OU" PL3, reçoit les signaux S6 et S10 et fournit un signal S11 signifiant qu'au moins une des premières ou secondes erreurs a été détectée par les circuits de contrôle. Ce signal n'est transmis à l'unité de commande, en tant que signal BET, que pendant la durée d'ouverture d'une porte PT à trois états. Cette porte est commandée par un signal 512 fourni par une porte logique PL2, et résulte d'une condition ET entre le signal S7 et le signal VAL T. Les cycles d'entrées et les cycles de sorties se déroulent suivant les organigramme des figures 19 et 20 qui conviennent aussi bien pour les données binaires que pour les données analogiques. Ils traduisent le fonctionnement de base des circuits d'interface selon l'invention. Ce fonctionnement se caractérise notamment par deux contrôles: le contrôle SEF et le contrôle CEP, décrits en détail ci-après. D'autres contrôles peuvent être également effectués. Leurs symboles graphiques sont groupés suivant le tableau de la figure 22. Ils viennent s'insérer respectivement dans les organigrammes aux points indiqués sur le tableau: les points q b, c, d, pour les entrées et les points e, f, g, h, pour les sorties. Les contrôles portent sur diverses erreurs de fonctionnement. Ils sont désignés comme suit: Contrôles Erreurs CEP Carte en panne SEF Signal BET forcé PNA PEM Panier non alimenté Panier en maintenance FDC Erreur de fin de conversion BF Bus forcé PAR Erreur de parité SY Synchronisation Lors d'un contrôle SEF, le signal VAL T étant au niveau 1, si le signal BET est forcé au niveau 0 et que par conséquent le signal BME est au niveau O (figure 21), tandis que le signal EP est au niveau 1, l'unité de calcul UCA transfère du registre RAI dans la table d'erreurs N01 l'adresse de la voie en cours à laquelle elle joint un code signifiant "Signal d'Erreur Forcé", puis envoie au calculateur un signal d'interruption. Si le signal BET est au niveau 1, l'opération suivante est effectuée. Lors d'un contrôle CtEP, le signal VAL T étant au niveau 0, si le signal BET est au niveau 1, et que par conséquent les signaux EP et BME sont au niveau 1, l'unité de calcul transfère du registre RAI dans la table d'erreurs N 1 l'adresse de la voie en cours, à laquelle elle joint un code signifiant "Erreur carte en panne", puis envoie au calculateur un signal d'interruption. Si le signal BET est au niveau 0, l'opération suivante est effectuée Lors d'un contrôle PNA, si les niveaux des signaux EP et BME sont égaux à 0, l'unité de calcul UCA transfère du registre RAI dans la table d'erreurs N01 l'adresse de la voie en cours, à laquelle elle joint un code signifiant "Panier non alimenté", puis envoie au calculateur un signal d'interruption. Lors d'un contrôle PEM, si le niveau du signal BME est égal à 1 tandis que celui du signal EP est égal à 0, l'unité de calcul UCA transfère du registre RAI dans la table d 'erreurs ND1 l'adresse de la voie en cours, à laquelle elle joint un code signifiant "Panier en maintenance", puis envoie au calculateur un signal d'interruption, Les contrôle PNA et PEM, n'étant jamais faits l'un sans l'autre, sont globalement appelés "Contrôle PHS" (panier hors service). Lors d'un contrôle FDC, l'unité de calcul UCA contrôle la descente puis la remontée du signal FDC. Si chacun de ces changements de niveau n'a pas lieu avant un délai déterminé, elle transfère du registre RAI dans la table d'erreurs N0 1 l'adresse de la voie en cours, à laquelle elle joint un code signifiant "Erreur FDC", puis envoie au calculateur un signal d'interruption. Lors d'un contrôle BF, si l'un des bits du bus de données BD est forcé au niveau 0 l'unité de calcul UCA transfère du registre RAI dans la table d'erreurs N01 l'adresse de la voie en cours, à laquelle elle joint un code signifiant "Bus forcé" et envoie au calculateur un signal d'interruption. Lors d'un contrôle PAR, l'unité de calcul UCA, lorsqu'elle reçoit le signal BP et en cas d'erreur de parité, transfère du registre RAI dans la table d'erreur N02 l'adresse de la voie en cours. Le contrôle est répété jusqu'à disparition de l'erreur. Après un nombre déterminé N de contrôles, portant sur une ou plusieurs voies et mettant chacun en évidence une erreur, l'unité de calcul envoie au calculateur une interruption d'arrêt de transfert, ainsi que les adresses situées dans la table d'erreurs N 2. Ces adresses sont fournies, sous forme de message et par une imprimante, à l'opérateur chargé de les interprétèr. Lors d'un contrôle SY, l'unité de calcul compare l'adresse contenue dans le registre RIC1 et l'adresse fournie par la mémoire d'adresse MA ; si les deux adresses différent, l'unité de commande fournit le signal "Arrêt de transfert", et si les deux adresses sont identiques l'unité de calcul passe à l'opération suivante, propre au cycle de transfert considéré. Les opérations relatives à l'organigramme des sorties représenté en figure 19 commencent par l'envoi, du calculateur à l'unité de commande, par le registre RIC1 et par le registre RIC2, d'un mot d'ordre qui annonce un cycle de sorties de N données. Le calculateur envoie de plus à l'unité de commande un signal de validation d'ordre. Cette unité envoie ensuite aux ensembles d'entrées binaires le signal TST, à niveau haut. Puis l'unité de calcul met le compteur d'adresse-mémoires CAM en position initiale. Le calculateur envoie ensuite à l'unité de commande, par le registre RIC1, l'adresse An de la voie en cours, et par le registre RIC2, une donnée Dn de sortie correspondant à la voie en cours. Il envoie de plus à cette unité un signal de validation de donnée. L'unité de calcul procède ensuite au contrôle SY. Si une erreur est détectée, l'unité de commande envoie au calculateur un signal "Arrêt de transfert". Sinon l'opération suivante est effectuée. L'unité de calcul transfère alors l'adresse fournie par la mémoire d'adresse MA dans le registre d'adresse RAI, et transfère la donnée de test fournie par la mémoire de données MD dans le registre de donnée RDI; L'unité de commande procède ensuite au contrôle SEF. Elle effectue alors les opérations propres à ce contrôle. Si une erreur est détectée, l'unité de commande envoie, notamment, au calculateur un signal d'interruption, puis l'unité de calcul incrémente le compteur d'adressesmémoires CAM. Sinon, l'unité de commande envoie le signal VAL T à niveau bas. Puis l'unité de commande procède au contrôle CEP. Elle effectue les opérations déjà décrites relatives à ce contrôle. Si une erreur est détectée, elle envoie, notamment, au calculateur un signal d'interruption, puis elle cesse l'envoi du signal VAL T, qui revient au niveau 1. Ensuite l'unité de calcul transfère la donnée contenue dans le registre RIC2, d'une part dans le registre RDI, et d'autre part dans la mémoire de données MD, où elle constitue la donnée de test pour la même adresse de voie et pour le cycle de sortie suivant; L'unité de commande procède ensuite à l'envoi d'un signal de validation de sortie, puis cesse l'envoi de celui-ci; L'unité de calcul incrémente ensuite le compteur d'adressesmémoires CAM, puis compare son contenu à N. Si le contenu est inférieur à N, le calculateur et l'unité de commande procèdent aux sorties de la donnée et de l'adresse suivantes. Si le- contenu est égal à N, le cycle de sorties est terminé et l'unité de commande attend du calculateur le mot d'ordre suivant. Si une interruption au moins a lieu dans le cycle considéré, 'entre les cycles suivants le calculateur transmet à l'unité de commande un mot d'ordre demandant la liste des erreurs, puis l'unité de commande fournit au calculateur les mots de code d'erreur enregistrés dans la table N 1 ainsi que les adresses correspondantes des voies défectueuses. Les opérations relatives à l'organigramme des entrées représenté en figure 20 commencent par l'envoi, du calculateur à l'unité de commande, par le registre RIC1 et par le registre RIC2, d'un mot d'ordre qui annonce un cycle de sorties de N données. Le calculateur envoie de plus à l'unité de commande un signal de validation d'ordre. Cette unité envoie ensuite aux ensembles d'entrées binaires un signal TST, au niveau 0. Puis l'unité de calcul met le compteur CAM en position initiale. Elle transfère ensuite, de la mémoire d'adresses MA dans le registre RAI, l'adresse de la voie en cours. Puis l'unité de commande procède au contrôle SEF. Elle effectue les opérations -décrites pour ce contrôle. Si une erreur est détectée elle envoie, notamment, une interruption au calculateur. De plus l'unité de calcul transfère l'adresse de la voie en cours, de la mémoire MA dans le registre RIC1, et transfère dans le registre RIC2 la donnée d'entrée mise en mémoire au cycle précédent. Puis elle incrémente le compteur CAM pour l'entrée de la donnée suivante. Si aucune erreur n'est détectée l'unité de calcul passe à l'opération suivante, et l'unité de commande envoie alors un signal de validation d'entrée, puis le signal VAL T.au niveau bas. L'unité de commande procède ensuite au contrôle CEP. -Elle effectue les opérations propres à ce contrôle. Si une erreur est détectée elle envoie, notamment, une interruption au calculateur. De plus, comme pour le contrôle SEF, l'unité de calcul transfère l'adresse de la voie en cours de la mémoire MA dans le registre RIC1, et elle transfère dans le registre RIC2 la donnée d'entrée mise en mémoire au cycle précédent. Puis elle incrémente le compteur CAM pour l'entrée de la donnée suivante. Si aucune erreur n'est détectée l'unité de calcul passe à l'opération suivante, et l'unité de commande cesse l'envoi du signal VAL T qui revient au niveau 1. L'unité de calcul transfère ensuite le contenu de la mémoire MA dans le registre RI [ C1, et elle transfère le contenu du registre RDI dans le registre RIC2 ainsi que dans la mémoire de données MD. Puis l'unité de commande cesse l'envoi du signal de validation d'entrée. L'unité de calcul incrémente ensuite le compteur d'adressesmémoires CAM, puis compare son contenu à N. Si le contenu est inférieur à N, le calculateur et l'unité de commande procèdent aux sorties de la donnée et de l'adresse suivantes. Si le contenu est égal à N, le cycle de sorties est terminé, et l'unité de commande attend du calculateur le mot d'ordre suivant. Si une interruption au moins a lieu au cours du cycle considéré, entre les cycles suivants le calculateur transmet à l'unité de commande un mot d'ordre demandant la liste des erreurs, puis l'unité de calcul fournit au calculateur les mots de code d'erreur enregistrés dans la table N0 1, ainsi que les adresses correspondantes des voies défectueuses. REVENDICATIONS 1. Système d'interface à contrôle automatique de fonctionnement en temps réel, pour transférer des données entre un calculateur (CA) et des circuits d'utilisation (CU), du type comprenant une unité de commande (UC) connectée, d'une part au calculateur, et d'autre part, par des circuits de liaison différentielle par bus (AUC, AUE, UC), à des ensembles d'entrées ou de sorties (ECH) analogiques ou numériques eux-mêmes connectés directement aux circuits d'utilisation par un ensemble de voies, caractérisé en ce que les ensembles d'entrées ou de sorties (ECH) comprennent des circuits de contrôle (CC) qui détectent les erreurs de transfert de données en comparant en entrée et en sortie une donnée de test fournie par l'unité de commande (CD) et en transmettant un signal d'erreur (BET) à l'unité de commande, laquelle retransmet cette information au calculateur (CA) par un signal d'interruption (IT), et lui indique sur sa demande la donnée erronée détectée et l'adresse de la voie défectueuse. 2. Système d'interface selon la revendication 1, caractérisé en ce que l'unité de commande (UC) comprend: - un premier et un deuxième registre d'informations (RIC1, RIC2) bidirectionnel connecté au calculateur (CA) ; - un registre de données (RDI) bidirectionnel connecté, d'une part au deuxième registre d'informations par un bus interne d'adresses (BIA), et d'autre part aux ensembles d'entrées et de sorties (ECH) par les circuits de liaison différentielle; - un registre d'adresses (RAI) unidirectionnel connecté, en entrée au premier registre d'informations par un bus interne de données, et en sortie aux ensembles d'entrées et de sorties (ECH) par les circuits de liaison différentielle;; - une mémoire d'adresses de voies (MA) reliée au bus interne d'adresses, et contenant une première partie d'une première table d'erreurs et une deuxième table d'erreurs; - une mémoire de donnée (MD) reliée au bus interne de données, et contenant une seconde partie de la première table d'erreurs; - un compteur d'adresses-mémoire (CAM) connecté aux mémoires d'adresses de voies et de données;' - une unité de calcul (UCA) reliée aux bus internes d'adresses et de données; - un premier circuit multiplexeur (MUC) et un premier circuit démultiplexeur (DMUC) connectés, d'une part à l'unité de calcul (UCA), et d'autre part au calculateur (CA), pour sélectionner et orienter les signaux d'exploitation entre le calculateur et l'unité de calcul;; - un deuxième circuit multiplexeur (MU et un deuxième circuit démultiplexeur (DMUI) connectés, d'une part à l'unité de calcul (UCA), et d'autre part aux ensembles d'entrées et de sorties (ECH) par les circuits de liaison différentielle, -pour sélectionner et- orienter les signaux d'exploitation entre l'unité de calcul et les ensembles d'entrées et de sorties. 3. Système d'interface selon la revendication 5 caractérisé en ce qu'un ensemble de sorties numérique (figure 5) comprend: - un ensemble de registres de sortie (R) pour recevoir les données numériques du bus de données (BD) et les retransmettre aux circuits d'utilisation (CU) par un ensemble d'amplificateurs (A) ; - un décodeur de voies (DV) pour recevoir du bus d'adresses (BA) l'adresse de la voie et sélectionner le registre de sortie (R) correspondant; - un décodeur de carte (DC) pour recevoir du bus d'adresses (BA) l'adresse de -la carte et valider le décodeur de voies par l'intermédiaire d'une première porte ET (PL1), laquelle reçoit également un premier signal de validation du deuxième démultiplexeur (DMUI) de l'unité de commande (vu) ;; - un multiplexeur (MU) pour sélectionner les données numériques en sortie des amplificateurs (A) sous la commande de l'adresse de voie reçue du bus d'adresses (BA) - un comparateur (C) pour comparer les données reçues sur le bus de données (BD) et celles sélectionnées par le; multiplexeur (MU), et délivrer un signal d'erreur en cas de non concordance; - une porte (PT) pour transmettre le signal d'erreur à l'unité de commande (UC) sous la commande d'une deuxième porte ET (PL2), laquelle reçoit le signal de validation du décodeur de cartes (DC) et un deuxième signal de validation du deuxième démultiplexeur (DMU de l'unité de commande. 4. Système d'interface selon la revendication 2, caractérisé en ce qu'un ensemble de sorties analogiques (figure 7) comprend: - un ensemble de premiers registres (R1) pour recevoir des données numériques du bus de donnée (BD); - un ensemble de moyens de conversion numérique/analogique (CN/A, F, A) pour convertir ces données numériques en données analogiques et les transmettre aux circuits d'utilisation (CU) ; - un décodeur de voies (DV) pour recevoir du bus d'adresses (BA) l'adresse de la voie et sélectionner le registre (R1) correspondant;; - un décodeur de carte (DC) pour recevoir du bus d'adresses (BA) l'adresse de la carte et valider le décodeur de voies par l'intermédiaire d'une troisième porte ET (PL3), laquelle reçoit également un premier signal de validation du deuxième démultiplexeur (DMUI) de l'unité de commande (vu) ; - un multiplexeur (MU) pour sélectionner les données analogiques sous la commande de l'adresse de voie reçue du bus d'adresse (BA) ; - un deuxième registre (R2) pour recevoir les données numériques du bus de données et les mémoriser sous la commande d'une quatrième porte ET (PL4), laquelle reçoit le signal de validation du décodeur de carte (DC) et un signal de validation du deuxième démultiplexeur (DMU1) de l'unité de commande;; - un convertisseur numérique-analogique (N/A) relié en entrée au deuxième registre; - un comparateur pour comparer les données sélectionnées par le multi plexeur (MU) et celles fournies par le convertisseur numérique/ analogique; - une porte (PT) pour transmettre le signal d'erreur à l'unité de commande sous la commande du même signal de commande que celui du deuxième registre. 5. Système d'interface selon la revendication 2, caractérisé en ce qu'un ensemble d'entrées analogiques (figure 9) comprend: - un premier multiplexeur (MU1) pour sélectionner sous la commande du bus d'adresses (BA), et d'un décodeur de carte (DC) relié lui aussi au bus d'adresse, une voie provenant des circuits d'utilisation (CU) - un convertisseur analogique/numérique (CA/N) pour convertir le signal analogique provenant de la voie ainsi sélectionnée, en un signal de sortie numérique; - une première porte ET (PL1) revevant le signal de sortie du décodeur de carte (DC) et un premier signal de validation émis par le deuxième démultiplexeur (DMU de l'unité de commande; - une monostable (CM) > déclenchée par la première porte ET, pour commander le convertisseur analogique/numérique;; - un ensemble de portes (EPT) ouvertes par la première porte ET pour délivrer le signal de sortie numérique sur le bus de données (BD) - un convertisseur numérique/analogique (CN/A) pour convertir le signal de sortie numérique du bus de donnée; - un deuxième multiplexeur (MU2) pour sélectionner, sous la commande du bus d'adresses, et du décodeur de carte, une voie provenant des circuits d'utilisation - un premier comparateur (C1) pour comparer les signaux analogiques sélectionnés par les deux multiplexeurs et délivrer un premier signal d'erreur en cas de non concordance; - une première bascule (B1) pour mémoriser le premier signal d'erreur;; - un deuxième comparateur (C2) pour comparer les signaux analogiques sélectionnés par le premier multiplexeur (MU1) et ceux délivrés par le convertisseur numérique/analogique (CN/A), et délivrer un deuxième signal d'erreur en cas de non concordance; - une deuxième bascule (B2) pour mémoriser le deuxième signal d'erreur; - une porte NON-ET pour combiner les deux signaux d'erreur; - une porte (PT2) pour transmettre le signal de sortie de la porte NON-ET à l'unité de commande sous la commande d'une deuxième porte ET (PL3), laquelle reçoit le signal de sortie du décodeur de carte (DC) et du deuxième démultiplexeur (DMU1) de l'unité de commande un signal de validation. 6. Système d'interface selon la revendication 2, caractérisé en ce qu'un ensemble d'entrées analogiques (figure 11) comprend: - un ensemble de circuits de multiplexage (CMT) pour sélectionner une voie provenant des circuits d'exploitation; - des moyens (CD, MU2', G) pour commander les circuits de multiplexage à partir des adresses de voies fournies par le bus d'adresses (BA), et d'un premier signal fourni par le deuxième démultiplexeur (DMUI) de l'unité de commande (UC); - une première porte ET (PLI) recevant le signal de sortie d'un décodeur de carte connecté au bus d'adresses, et un deuxième signal fourni par le deuxième multiplexeur (DMUI) de l'unité de commande;; - un registre (RG) pour recevoir les données sélectionnées par les circuits de multiplexage, sous la commande du signal de sortie de la première porte ET retardé par un circuit de retard (R); - un ensemble de portes (EPT) pour délivrer sur le bus de données (BD) les données mémorisées dans le registre (RG) sous la commande directe du signal de sortie de la première pprte; - un multiplexeur (MU1) pour choisir entre des signaux fournis par les moyens de commande (G) des circuits de multiplexage et identiques à des données, et les signaux de sortie de l'ensemble de portes (EPT) qui alimente le bus de données, sous la commande du premier signal fourni par le deuxième démultiplexeur de l'unité de commande;; - un comparateur (C) pour comparer les signaux de sortie du registre (RG) et ceux du multiplexeur (MU1), et délivrer un signal d'erreur en cas de non-concordance; - une deuxième porte ET (PL4) pour combiner le signal de sortie du comparateur et un signal de validation fourni par les moyens de commande (G) des premiers circuits de multiplexage; - une mémoire (M) pour mémoriser le signal de sortie de la deuxième porte ET; - une porte OU pour combiner le signal de sortie du comparateur et le signal de sortie de la mémoire;; - une porte (PT) pour transmettre le Signal de sortie de la porte OU à l'unité de commande (UC) sous la commande d'une troisième porte ET (PL2) recevant le signal de sortie du décodeur de carte (DC), et du deuxième démultiplexeur (DMU de l'unité de commande un signal' de validation. 7. Procédé de mise en oeuvre d'un sytème selon l'une quelconque des revendications 2 à 6, caractérisé en ce qu'il comprend les étapes suivantes à chaque cycle de sorties de données: - le calculateur (CA) envoie à l'unité de commande (UC), par le -premier registre (RIC1) et par le deuxième registre (RIC2), un mot d'ordre annonçant un cycle de sorties de N données, et il envoie à cette unité un signal de validation d'ordre; - l'unité de commande (UC) envoie un signal TST à niveau haut aux ensembles d'entrées binaires; - l'unité de calcul (UCA) met le compteur d'adresses-mémoires (CAM) en position initiale;; - le calculateur (CA) envoie à l'unité de commande (UC), par le premier registre (RIC 1), l'adresse An de la voie en cours et, par le deuxième registre (RIC2), une donnée Dn de sortie correspondånt à la voie en cours, et il envoie à cette unité un signal de validation de donnée; - l'unité de calcul (UCA) procède à un contrôle SY où elle compare l'adresse contenue dans le premier registre (RIC1) et l'adresse fournie par la mémoire d'adresse (MA) ; si les deux adresses sont différentes l'unité de commande (UC) envoie un signal Arrêt de Transfert, et si les deux adresses sont identiques elle passe à l'opération suivante; - l'unité de calcul {UCA) transfère l'adresse fournie par la mémoire d'adresse (MA) dans le registre d'adresse (RAI), et elle transfère la donnée de test fournie par la mémoire de donnée (MD) dans le registre de donnée (RD ;; - l'unité de commande (UC) procède à un contrôle SEF où, si un signal BET est forcé au niveau bas, l'unité de calcul transfère, du registre d'adresse (RAI) dans la table d'erreurs NO 1, l'adresse de la voie en cours, à laquelle elle joint un code signifiant Signal d'Erreur Forcé, puis elle envoie au calculateur (CA) un signal d'interruption et elle incrémente le compteur d'adresses (CAM) pour la sortie de la donnée suivante, et, si lei signal BET n'est pas forcé au niveau bas, elle envoie un signal VALT au niveau bas;; - l'unité de commande (UC) procède à un contrôle CEP où, si le signal BET n'est pas au niveau bas, l'unité de calcul transfère, du registre d'adresse (RAI) dans la table d'erreurs n0 1, l'adresse de la voie en cours, à laquelle elle joint un code signifiant Erreur Carte en Panne, puis elle envoie au calculateur un signal d'interruption, et, si le signal BET est au niveau bas, elle passe à l'opération suivante; - l'unité de commande (UCA) cesse l'envoi du signal VALT qui retourne au niveau haut; - l'unité de calcul (UC) transfère la donnée contenue dans le deuxième registre (RIC2) d'une part dans le registre d'adresse (RDI), et d'autre part dans la mémoire donnée (MD), où elle constitue la donnée de test pour la même adresse de voie et pour le cycle de sortie suivant;; - l'unité de commande (UC) envoie un signal de validation de sortie, puis cesse l'envoi de celui-ci; - l'unité de calcul (UCA) incrémente ensuite le compteur d'adressesmémoires (CAM), puis compare son contenu à N; si le contenu est inférieur à N, le calculateur (CA) et l'unité de commande délivrent la donnée et l'adresse suivantes, et, si le contenu est égal à N, le cycle de sorties s'arrête et l'unité de commande attend du calculateur le mot d'ordre suivant; - s'il y a au moins une interruption dans le cycle considéré, entre les cycles de transfert suivants le calculateur (CA) transmet à l'unité de commande (UC) un mot d'ordre demandant la liste des erreurs, et l'unité de calcul (UCA) envoie au calculateur les mots de code d'erreur enregistrés dans la table n0 1 ainsi que les adresses correspondantes des voies défectueuses. 8. Procédé pour la mise en oeuvre d'un système selon l'une quelconque des revendications 2 à 6, caractérisé en ce qu'il comprend les étapes suivantes à chaque cycle d'entrées de données: - le calculateur (CA) envoie à l'unité de commande, par le premier registre (RIC1) et par le deuxième registre (RIC2), un mot d'ordre annonçant un cycle d'entrées de N données, et il envoie à cette unité un signal de validation d'ordre; - l'unité de commande (UC) envoie aux ensembles d'entrées binaire un signal TST à niveau bas; - l'unité de calcul (UCA) met le compteur d'adresses-mémoires (CAM) en position initiale; - l'unité de calcul (UCA) transfère de la mémoire d'adresse (MA) dans le registre d'adresse (RAI) l'adresse de la voie en cours;; - l'unité de commande (UC) procède à un contrôle SEF où, si le signal BET est forcé au niveau bas, l'unité de calcul (UCA) transfère tout d'abord, du registre d'adresse (RAI) dans la table d'erreurs n0 1, l'adresse de la voie en cours à laquelle elle joint un code signifiant "Signal d'Erreur Forcé", puis elle envoie au calculateur (CA) un signal d'interruption; l'unité de calcul (UCA) transfère ensuite l'adresse de la voie en cours de la mémoire d'adresse (MA) dans le premier registre (RIC1), et, dans le deuxième registre (RIC2), la donnée d'entrée mise en mémoire au cycle précédent, puis elle incrémente le compteur d'adresse (CAM) pour l'entrée de la donnée suivante; si le signal BET n'est pas forcé au niveau bas, l'unité de commande (UC) envoie un signal de validation, puis un signal VAL T au niveau bas; - l'unité de commande (UC) procède à un contrôle CEP où, si le signal BET n'est pas au niveau bas, l'unité de calcul transfère, du registre d'adresse (RAI) dans la table d'erreurs n0 1, l'adresse de la voie en cours, à laquelle elle joint un code signifiant "Erreur Carte en Panne", puis elle envoie au calculateur un signal d'interruption;; l'unité de calcul (UCA) transfère ensuite l'adresse de la voie en cours de la mémoire d'adresse (MA) dans le premier registre (RIC1), puis la donnée transférée au cycle précédent, de la mémoire de donnée (MD) dans le deuxième registre (RIC2), elle incrémente ensuite le compteur d'adresse (CAM) pour l'entrée de la donnée suivante, et, si le signal BET est au niveau bas, elle passe à l'opération suivante; - l'unité de commande (UC) cesse l'envoi du signal VAL T qui retourne au niveau haut; ; - l'unité de commande (UC) transfère le contenu de la mémoire d'adresse (MA) dans le premier registre (RIC1), et elle transfère le contenu du registre de données (RD dans le deuxième registre (RIC2) et dans la mémoire de données (MD) ; - l'unité de commande (UC) cesse l'envoi du signal de validation d'entrée; - l'unité de calcul (UCA) incrémente ensuite le compteur d'adressesmémoires (CAM) puis compare son contenu à N; si ce contenu est inférieur à N, le calculateur (CA) et l'unité de commande (UC) procèdent aux entrées de la donnée et de l'adresse suivantes; si le contenu est égal à N le cycle d'entrée s'arrete et l'unité de commande (UC) attend du calculateur (CA) le mot d'ordre suivant; - s'il y a au moins une interruption, entre les cycles de transfert suivants le calculateur (CA) transmet à l'unité de commande (UC) un mot d'ordre demandant la liste des erreurs et l'unité de calcul (UCA) envoie au calculateur les mots de code d'erreur enregistrés dans la table n0 1 ainsi que les adresses correspondantes des voies défectueuses. 9. Procédé pour la mise en oeuvre d'un système selon l'une quelconque des revendications 2 à 6, dans lequel à chaque cycle d'entrées de données analogiques et parmi des données analogiques d'entrée DAE fournies par les circuits d'utilisation sur plusieurs voies, on sélectionne, à chaque adresse de voie déterminée par un signal d'adresse de voie, une première donnée sélectionnée PDS qui est ensuite convertie en une donnée numérique d'entrée DE qui est transmise à l'unité de commande, caractérisé en ce que les circuits de contrôle effectuent à chaque adresse de voie les opérations successives suivantes:: - sélection, parmi les données analogiques d'entrée DAE d'une seconde donnée d'entrée sélectionnée SDS correspondant à l'adresse de voie; - conversion en une donnée analogique de contrôle DAC de la donnée numérique d'entrée DE; - première comparaison entre la première donnée sélectionnée PDS et la seconde donnée sélectionnée SDS; cette comparaison donnant un premier résultat indiquant ou non une identité des données comparées; - seconde comparaison entre la première donnée sélectionnée PDS et la donnée analogique de contrôle DAC; cette comparaison donnant un second résultat indiquant ou non une identité des données comparées; - envoi à l'unité de commande (UC), d'un signal d'erreur BET, l'informant que le fonctionnement de la voie adressée n'est pas correct, lorsqu'une non identité de données est indiquée, soit par le second résultat, soit par le premier résultat; - conversion de la première donnée sélectionnée PDS relative au cycle en cours et à la voie adressée, qui constitue alors la donnée numérique d'entrée DE, seulement sur commande du #signal de validation VAL EA. 10. Procédé pour la mise en oeuvre d'un système selon l'une quelconque des revendications 2 à 6, dans lequel à chaque cycle d'entrées de données binaires, parmi des données binaires DBE fournies par les circuits d'utilisation sur plusieurs voies, et pour chaque voie déterminée par une adresse de voie, on sélectionne des données binaires DBS qui sont chargées par un registre (RG) en tant que données binaires enregistrées DBER, et qui sont transmises unité de commande par un ensemble de portes EPT en tant que données numériques d'entrée DE, caractérisé en ce que, pendant l'un des cycles de sorties précédant chaque cycle d'entrées de données binaires, les circuits de contrôle de chaque ensemble d'entrées binaires, pour chaque voie et lors d'un premier contrôle partiel, effectuent les opérations successives suivantes: - forçage de la voie d'entrée considérée, par des données de forçage DF ; - génération de données de référence DBR, identiques aux données de forçage; - chargement des données de forçage DF dans le registre (RG) comme données de forçage enregistrées DFE; - premières comparaisons entre les données de forçage enregistrées DFE et les données de référence DBR ; - enregistrement, jusqu'au cycle d'entrées de données binaires suivant, d'une première erreur lorsqu'au moins une desdites comparaisons a révélé une non identité des données comparées; et en ce que, lors de chaque cycle d'entrées de données binaires, les circuits de contrôle de chaque ensemble d'entrées binaires, pour chaque voie et lors d'un second contrôle partiel, effectuent les opérations successives suivantes;; - seconde comparaison entre les données numériques d'entrée DE et les données binaires enregistrées DBER; cette comparaison révélant une seconde erreur en cas de non identité des données comparées; - envoi à l'unité de commande d'un signal d'erreur BET, l'informant que le fonctionnement de la voie adressée n'est pas correct, lorsqu'au moins une des première et seconde erreurs a été révélée. 11. Procédé pour la mise en oeuvre d'un système selon l'une quelconque des revendications 2 à 6, dans lequel dans les ensembles de sorties analogiques des données numériques de sorties DS sont, à chaque cycle de sorties -de données analogiques, réparties, enregistrées puis converties en données analogiques de sortie DAS en fonction d'un signal d'adresse de voie, respectivement sur un ensemble de voies de sortie identiques vers les circuits d'utilisation, caractérisé en ce que les circuitsde contrôle des ensembles de sorties analogiques, pour chaque voie adressée, avant que la donnée numérique de sortie DS ne soit fournie par l'unité de commande, effectuent les opérations successives suivantes:: - sélection, parmi les données analogiques de sortie DAS converties au cycle de sorties précédent, d'une donnée analogique sélectionnée DASS, déterminée par l'adresse en cours; - enregistrement de la donnée numérique de test DT relative à la voie adressée et précédant la donnée numérique de sortie DS, et conversion de la donnée DT en donnée analogique de test DAT; - une comparaison entre la donnée analogique DASS sélectionnée et la donnée analogique de test DAT; - envoi à l'unité de commande d'un signal d'erreur BET, lorsque le résultat de la comparaison indique que les données comparées ne sont pas identiques; - mise en registre et conversion de la donnée numérique de sortie DS relative au cycle en cours et à la voie adressée, qui constitue alors la donnée analogique de sortie DAS, seulement sur commande d'un signal de validation VAL SA. 12. Procédé pour la mise en oeuvre d'un système selon l'une quelconque des revendications 2 à 6, dans lequel, dans les ensembles de sorties binaires, des données numériques de sortie DS sont, à chaque cycle de sorties de données binaires, fournies par l'unité de commande, réparties sur un ensemble de voies de sortie identiques, et mises en registres sur lesdites voies, en tant que données binaires de sortie DBS, par des registres déterminés chacun par une- adresse de voie, caractérisé en ce que les circuits de contrôle des ensembles de sorties binaires, pour chaque adresse de voie, avant que les données numériques de sortie DS ne soient fournies par l'unité de commande, effectuent les opérations suivantes: : - sélection, parmi les données binaires de sortie DBS chargées en registre au cycle de sorties précédent, des données binaires sélectionnées DBSS, ; - comparaison entre les données binaires sélectionnées DBSS et les données de test DT précédant les données numériques de sortie DS - envoi à l'unité de commande d'un signal d'erreur BET lorsque le résultat de la comparaison indique que les données comparées ne sont pas identiques; - chargement des données numériques de sortie DS relatives au cycle en cours et à la voie adressée en registre, qui constituent alors les données binaires de sortie DBS, seulement sur commande d'un signal de validation VAL SB envoyé par l'unité de commande.