Brevet FR2528612A1 — publié le 19831216

CIRCUIT AMPLIFICATEUR DE DETECTION POUR MEMOIRE 1 L'invention se rapporte aux circuits pour lire ou écrire des données dans une mémoire En particulier, l'in- vention se rapporte à un circuit amplificateur de détection permettant une commande précise de tensions de seuil pendant le fonctionnement d'un point de mémoire. De tels circuits amplificateurs pour mémoire sont décrits par exemple dans l'article de MUKAI et al intitulé "I Tltra High Speed 1 K-bit-RAM with 7,5 ns Access Time", 1977 ISSCC Digest of Technical Papers, pages 78, 79. Malheureusement, ces circuits ne permettent pas un temps d'accès suffisamment rapide car le seuil de lecture dcit avoir un potentiel sensiblement plus élevé que celui des lignes de mots non adressés De plus, dans certains de cvs circuits, il faut récupérer, au début de chaque cycle, la ligne de mot qui n'a plus de signal d'adresse, ce qui augmente encore le temps d'accès pour la lecture. L'invention a pour objet un circuit amplificateur de détection dans lequel le niveau de lecture des lignes de bit peut prendre une valeur à peine plus élevée que le niveau des lignes de mot qui ne sont plus adressées, rédui- sant ainsi le temps d'accès de lecture En outre, le cir- cuit amplificateur de l'invention commence-à récupérer la ligne de mot adressée dès que les données ont été reçues, de sorte qu'il n'est pas nécessaire de récupérer la ligne de mot qu'on n'utilise plus comme adresse, au début de chaque cycle Le temps d'accès de lecture est ainsi encore amélioré. -2- 1 Dans un mode de réalisation, un circuit amplifica- teur de détection pour la commande d'un point de mémoire relié à une ligne de mot et à une première et une deuxième lignes de bit comprend une bascule bistable ayant deux bornes d'entrée et une borne de sortie, une première borne d'entrée étant connectée à une source de signaux d'horloge ou de signaux appropriés de validation; un circuit d'adres- sage de ligne de mot connecté à la borne de sortie de la bascule et à la ligne de mot, et comportant une borne d'adresse pour recevoir une information d adresse; des premier et deuxièir# circuits de lecture/écriture connectés respectivement aux première et deuxième lignes de bit, chacun desdits circuits de lecture/écriture ayant une borne de commande adaptée à recevoir des signaux de commande et une borne de sortie; et des circuits logiques de porte ayant une sortie connectée à la deuxième borne d'entrée de la bascule, et deux entrées reliées aux bornes de sortie respectives des premier et deuxième circuits de lecture/ écriture. Les caractéristiques de l'invention ressortiront d'ailleurs de la description qui va suivre, donnée à titre d'exemple non limitatif en référence aux dessins annexés dans lesquels: La figure 1 est un schéma d'un mode de réalisa- tion des circuits amplificateurs de l'invention; La figure 2 présente, en fonction du temps, la forme de signaux montrant le fonctionnement de ces circuits en mode lecture; et La figure 3 représente la forme de signaux montrant le fonctionnement de ces circuits en mode écriture. En référence à la figure 1, un 'point" de mémoire est relié à une ligne de mot Wl et à une paire de lignes de bit Bl et B 2 Le point de mémoire 10 est représenté en détail, un autre point de mémoire Il est représenté schéma- tiquement et des lignes et colonnes de tels points sont indiquées par des points de suspension. -3- 1 Le circuit amplificateur de détection associé à ces points de mémoire comprend un circuit d'adressage de ligne de mot 25 associé à la ligne de mot Wl Un autre circuit d'adressage 26 est associé à la ligne de mot W 2, d'autres circuits d'adressage étant indiqués par les points de suspension Une pluralité de circuits d'adressage de lignes de mots 25 et 26 sont reliés à une bascule bistable de vali- dation 20 qui a une entrée S adaptée à recevoir un signal de validation comme, par exemple, un signal d'horloge L'en- trée R de la bascule 20 est connectée à une porte OU 22. Chaque circuit d'adressage 25 comprend un transistor Q 7 connecté entre une borne d'adresse ADDR et la ligne de mot appropriée W Le circuit d'adressage comprend aussi deux diodes D 3 et D 4 et une résistance R 5. Chaque ligne de bit de la mémoire comprend un cir- scuit de lecture/écriture tel que 29 ou 30 Le circuit de lecture/écriture 29 est relié à la ligne de bit Bl, tandis que le circuit de lecture/écriture 30 est relié à la ligne de bit B 2 La borne de sortie SADO de chaque circuit de lecture/écriture est reliée à la porte OU 22 et à une bas- cule de sortie 33 Chaque ligne de bit Bl, B 2 est reliée à une source de courant correspondante 34 et 35. Le fonctionnement du circuit amplificateur de détection va maintenant être expliqué en rapport avec le point de mémoire 10 bien que le point de mémoire actif à un instant donné dépende de l'information d'adresse fournie. On va décrire successivement le fonctionnement en mode lecture, puis en mode écriture. Au départ, le signal de validation appliqué à l'en- trée S de la bascule 20 est à un niveau bas, et aucune ligne de mot W n'est active Cet état est représenté par la partie des signaux précédant l'instant Tl sur la figure 2. L'impulsion d'horloge représentée sur la première ligne de cette figure met à l'état de travail la bascule 20 et démarre le cycle de lecture La ligne F passe à un niveau haut, ce qui, en combinaison avec l'information d'adresse appliquée à la borne ADDR 1, fait passer la ligne de mot Wl à un état haut. -4- 1 Par la suite, on suppose que le transistor Q 2 est initialement conducteur au début du cycle de lecture Le point A est donc plus négatif que le point B Le potentiel croissant du point C polarise la diode Dl dans le sens direct et, par conséquent, le potentiel du point A commence à augmenter en même temps que celui du point C Le poten- tiel du point B est entraîné vers le haut par la valeur croissante du point A et le couplage capacitif entre les points A et B Toutefois, le potentiel du point B croît plus lentement que celui du point A du fait du diviseur de tension formé par les condensateurs C 12 et C 2, tout en res- tant plus positif que le point A Lorsque le potentiel du point B atteint un certain seuil à l'instant T 2, le transis- tor Ql commence à entrer en compétition avec le transistor Q 5 pour le courant de la ligne de bit, bloquant ainsi le transistor Q 5 Ceci a pour effet d'élever le potentiel sur la borne de sortie SADO 1, c'est-à-dire au collecteur de QS, et de remettre à l'état de repos la bascule de validation En même temps, le signal de la sortie SADO 1 met à l'état actif la bascule de sortie 33 pour fournir un signal de sortie lorsque la ligne de mot n'est plus adressée La remise à l'état de repos de la bascule 20 replace la ligne F à un niveau bas de signal, ce qui supprime le signal d'adresse sur la ligne de mot et ramène le circuit amplifi- cateur de détection à son état initial. Le fonctionnement, en mode lecture, du circuit amplificateur de détection permet d'utiliser, pour les seuils de lecture des bornes WRCI et WRCO des valeurs tout juste supérieures au niveau d'absence d'adresse de la ligne de mot, améliorant ainsi le temps d'accès de lecture De plus, le système commence à ramener la ligne de mot adressée à sa condition non adressée dès que les données ont été reçues sur la sortie de la bascule 33, grâce aux connexions vers la porte OU 22 Ceci rend inutile la récupération, au début de chaque cycle, de la ligne de mot sur laquelle on vient de supprimer le signal d'adresse, améliorant encore le temps d'accès de lecture. 2 528612 -5- 1 Le fonctionnement du cycle d'écriture est similaire à celui du cycle de lecture On supposera que le transistor Q 2 est initialement conducteur, ce qui représente un état du point de mémoire, et que l'on désire rendre passant le transistor Q 3 pour représenter l'autre état du point de mémoire Pour ce faire, on élève le potentiel de la base du transistor Q 5 (WRC 1) à une valeur supérieure au potentiel de la borne WRCO La borne WRCO est maintenue au potentiel de lecture, et lorsque la tension au point A est devenue suffi- samment positive pour rendre conducteur le transistor Q 4, le point B devient plus négatif que le point A et bloque le transistor Q 6 Le signal de sortie résultant au point H (SADO 0) traverse la porte 22 et remet à l'état de repos la bascule 20 La ligne de mot revient au niveau de signal d'absence d'adresse Ce fonctionnement apparaît plus clairement sur la figure 3 qui représente les signaux de potentiels aux points A, B, C, F et H L'avantage de cette façon d'écrire les données dans la mémoire est que l'écri- ture se produit à l'instant o le point de mémoire est le plus disposé à changer d'état Le fait d'appliquer un signal de direction positive au point le plus négatif diminue le temps de basculement du point. Le mode de réalisation qui vient d'être décrit peut évidemment faire l'objet de nombreuses variantes sans sortir du cadre de l'invention. -6- 1 REVENDICATIONS 1 Circuit amplificateur de détection pour la commande d'un point de mémoire ( 10) relié à une ligne de mot (W 1) et à une première et une deuxième lignes de de bit (B 1, B 2), caractérisé en ce qu'il comprend: une bascile de validation ( 20) ayant une première li C (S) et une deuxième (R) borne d'entrée et une borne de sor- tie, la première borne d'entrée (S) étant reliée à une source de signaux de validation; un circuit d'adressage de ligne de mot ( 25) connecté à la sortie de la bascule de validation ( 20) et à la ligne de mot (W 1) et ayant une borne d'adresse (ADDR 1) adaptée à recevoir l'information d'adresse; un premier ( 29) et un deuxième ( 30) circuit de lecture/écriture respectivement connectés aux première (B 1) et deuxième (B 2) lignes de bit, chacun desdits circuits d'adresse comprenant une borne de commande (WRC) pour rece- voir des signaux de commande et une borne de sortie (SADO); et des moyens logiques de porte ( 22) ayant une sor- tie connectée à la deuxième borne d'entrée (R) de la bascule ( 20) et deux entrées connectées respectivement aux bornes de sortie (SADO 0, SADO 1) des premier et deuxième circuits de lecture/écriture ( 29, 30). 2 Circuit amplificateur selon la revendication 1, caractérisé en ce que chacun desdits circuits de lecture/ écriture ( 29, 30) comprend un transistor (Q 5, Q 6) ayant une base connectée à la borne de commande (WRC), un, émetteur connecté à une ligne de bit (B 1, B 2) et un collecteur connecté à la borne de sortie (SADO). 2 x 28612 -7 - 3 Circuit amplificateur selon la revendication 2, caractérisé en ce que chacun desdits circuits de lecture/ écriture ( 29, 30) comprend de plus une source de courant ( 34, 35) connectée à la ligne de bit correspondante. 4 Circuit amplificateur selon la revendication 3, caractérisé en ce que chacun desdits circuits de lecture/ écriture ( 29, 30) comprend de plus une résistance (R 3, R 4) connectée entre le collecteur dudit transistor et une première source de tension (VCC). Circuit amplificateur selon l'une des revendi- cations 1 à 4, caractérisé en ce que ledit circuit d'adres- sage de ligne de mot ( 25) comprend un transistor d'adressage (Q 7) ayant une base reliée à la borne d'adresse (ADDR 1) pour recevoir l'informa- tion d'adresse, un émetteur connecté à la ligne de mot (Wl) et un collecteur connecté à une deuxième source de tension (Vcc) et une résistance (R 5) connectée entre la base et une troisième source de tension (Vcc> 6 Circuit amplificateur selon la revendication 5, caractérisé en ce que: une première diode (D 4) est connectée entre la base du transistor d'adressage (Q 7) et la bascule de valida- tion ( 20); et une deuxième diode (D 3) est connectée entre ladite base et la borne d'adresse (ADDR 1). 7 Circuit amplificateur selon l'une des revendi- cations 1 à 6, caractérisé en ce que les moyens logiques de porte ( 22) sont formés par une porte OU 22. -8 1 8 Circuit amplificateur selon l'une des revendi- cations 1 à 7, caractérisé en ce qu'il comprend de plus une bascule de sortie ( 33) connectée à la borne de sortie (SADO 0, SADO 1) des premier et deuxième circuits de lecture/écriture ( 29, 30).